(57)【要約】【課題】半導体装置に搭載される半導体集積回路の組み合わせに自由度をもたせ、且つ、バーンイン時に不揮発性メモリの全メモリ領域にアクセス可能な自己テスト機能内蔵の半導体装置を提供する。【解決手段】ＩＤチップ５から得られた識別子に基づいて、ＢＩＳＴチップ７が、当該半導体装置に搭載されているＣＰＵチップ１の種類とメモリチップ３の記憶サイズ等を認識し、これらの情報を処理手段に提供する。どのようなＣＰＵチップ１とメモリチップ３の組合せにも対応でき、半導体装置に搭載される半導体集積回路の組み合わせに自由度をもたせることができる。【選択図】図１
2006038670.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体集積回路が１つのパッケージ内に実装されて自己テストの機能を有する半導体装置であって、
前記自己テストを実行する処理手段を有する一の半導体集積回路と、
前記自己テストの対象となる回路を有する他の半導体集積回路と、
識別子をもつ識別手段と、
前記識別手段から前記識別子を読み出し、当該識別子に応じて前記処理手段での自己テストに必要な少なくとも前記処理手段または前記自己テストの対象となる前記回路に関する情報を前記処理手段に伝達する必要情報入力手段と
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記自己テストの対象となる前記回路が、記憶回路であることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記必要情報入力手段から前記処理手段に伝達される情報が、前記処理手段の種類または前記記憶回路の記憶サイズを含むことを特徴とする半導体装置。
【請求項４】
請求項１または請求項３に記載の半導体装置であって、
前記必要情報入力手段と前記処理手段とが、１つの集積回路として構成されたことを特徴とする半導体装置。
【請求項５】
請求項１から請求項４のいずれかに記載の半導体装置であって、
前記識別手段と前記自己テストの対象となる前記回路とが、１つの集積回路として構成されたことを特徴とする半導体装置。
【請求項６】
請求項１から請求項５のいずれかに記載の半導体装置であって、
前記他の半導体集積回路が複数搭載され、
それぞれの前記他の半導体集積回路に対して、複数の前記識別手段がそれぞれ対応づけられて搭載されたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数の半導体集積回路が１つのパッケージに実装された半導体装置に関し、特に加速試験としてのバーンイン等の自己テスト機能が内蔵された半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置の分野においては、近年、複数の半導体集積回路（ダイチップ）が１つのパッケージ内に実装されて封止されたＳＩＰ（System In Package）が利用されている。このようなＳＩＰにおいては、加速試験（試験時間を短縮する目的で、基準条件より厳しい条件で行う試験）として、例えば、特許文献１のように、バーンイン（Burn-in：電気的バイアスを与えた状態で、例えば１００〜１５０℃程度の高温下で動作させる試験）が実行されることがある。そして、ＳＩＰにおいては、バーンインを実行するためのＢＩＳＴ（Built in Self-test：組込自己テスト）回路が内蔵されたものがある。
【０００３】
このような半導体装置において、バーンインを実行する際、不揮発性メモリに予め格納された所定のバーンインプログラムを読み出し、このバーンインプログラムを中央演算装置（以下ＣＰＵ）が実行することにより、半導体装置の自己テストを実行する。
【０００４】
【特許文献１】特開平１１−２７１１９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、種類の異なるいくつかの半導体装置が存在し、それぞれの半導体装置に、互いに異なる複数種類のＣＰＵや、メモリサイズ及びデータ読み書きの方式等が互いに異なる不揮発性メモリがそれぞれ組み合わされて内蔵されることがある。
【０００６】
ここで、従来のバーンインプログラムは、半導体装置に内蔵されているＣＰＵの命令セットや不揮発性メモリのメモリサイズ及びデータ読み書きの方式等に依存して設計せざるを得ないことから、各半導体装置の種類に応じてそれぞれ異なって設計されていた。そして、個々の半導体装置に対して非対応のバーンインプログラムを適用することが不可能であることから、ＣＰＵと不揮発性メモリとが選択的に組み合わされた個々の半導体装置について、バーンインプログラムが個々に一対一に対応するように用意する必要があった。
【０００７】
したがって、ＣＰＵと不揮発性メモリを別チップとして製造するＳＩＰにおいては、（１）ＣＰＵ側にプログラムを搭載する場合、このＣＰＵに組み合わされる不揮発性メモリのメモリサイズ及びデータ読み書きの方式等が不明である、（２）不揮発性メモリ側にプログラムを搭載する場合は、命令セットの違いによりＣＰＵが制限される、といった２つの問題があって、半導体装置内の半導体集積回路（ＣＰＵ及び不揮発性メモリ）の組み合わせの自由度に制限があり、自由な設計を阻害する要因となっていた。
【０００８】
そこで、本発明の課題は、半導体装置に搭載される半導体集積回路の組み合わせに自由度をもたせ、且つ、バーンイン時に不揮発性メモリの全メモリ領域にアクセス可能な自己テスト機能内蔵の半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決すべく、この発明は、複数の半導体集積回路が１つのパッケージ内に実装されて自己テストの機能を有する半導体装置であって、前記自己テストを実行する処理手段を有する一の半導体集積回路と、前記自己テストの対象となる回路を有する他の半導体集積回路と、識別子をもつ識別手段と、前記識別手段から前記識別子を読み出し、当該識別子に応じて前記処理手段での自己テストに必要な少なくとも前記処理手段または前記自己テストの対象となる前記回路に関する情報を前記処理手段に伝達する必要情報入力手段とを備えるものである。
【発明の効果】
【００１０】
この半導体装置によると、識別手段から得られた識別子に基づいて、必要情報入力手段が、当該半導体装置に搭載されている処理手段の種類や自己テストの対象となる回路の情報（例えば、記憶回路の記憶サイズ）を認識し、これらの情報を処理手段に提供するので、処理手段と自己テストの対象となる回路の様々な組合せについて、自己テスト時に例えば記憶回路の全記憶領域にアクセスするなどの適正な処理を行いながら、支障無く自己テストを実行でき便利である。
【００１１】
しかも、識別手段と必要情報入力手段を各半導体装置内に組み込むだけで、処理手段と自己テストの対象となる回路に関して様々な組合せの自己テストを行うことができ、この半導体装置として自由な設計を行うことができる。
【００１２】
さらに、処理手段において使用するプログラムを１本化できる利点がある。
【発明を実施するための最良の形態】
【００１３】
｛第１実施形態｝
＜構成＞
図１は本発明の第１実施形態に係る半導体装置を示すブロック図である。この半導体装置は、図１の如く、複数の半導体集積回路（ダイチップ）が１つのパッケージ内に実装されて封止されたＳＩＰ（System In Package）であって、加速試験としてのバーンイン機能が内蔵されたものである。そして、この半導体装置は、従来備えられていたＣＰＵチップ（処理手段）１と、不揮発性メモリであるメモリチップ（記憶回路）３と、識別子（ＩＤ情報）をもつ識別可能な識別手段としてのＩＤチップ５と、その識別子を読み出してバーンイン等の動作を定めるのに必要な情報をＣＰＵチップ１に伝達する必要情報入力手段（以下「ＢＩＳＴチップ」と称す）７とを備える。
【００１４】
ＣＰＵチップ１は、その種類によって特定の命令セットを保有して構成され、当該命令セットに応じたプログラムによって動作する機能要素であって、特に、半導体装置の出荷前の段階等において、後述のＢＩＳＴチップ７からメモリチップ３のメモリサイズ及びデータ読み書きの方式等が与えられたときに、これらの情報に応じて、予め保有しているバーンインプログラムで定義されたバーンイン処理手順で、メモリチップ３についてＢＩＳＴチップ７から入手したメモリサイズ及びデータ読み書きの方式等に応じて当該半導体装置のバーンインによる自己テストを実行する機能を有している。即ち、ＣＰＵチップ１には、バーンインプログラムとしては、ＣＰＵチップ１やメモリチップ３の組み合わせとして予め予想される全ての組合せに対応できるように設定されており、複数の種類のＣＰＵチップ１の命令セットに対応可能であり且つ様々なメモリサイズ及びデータ読み書きの方式のメモリチップ３にも対応可能に構成されている。
【００１５】
メモリチップ３は、例えばフラッシュＲＯＭ等の書き換え可能な不揮発性メモリであって、その種類に応じて定められたメモリサイズの記憶容量を有して、その種類に応じたデータ読み書きの方式に設定されて構成されている。
【００１６】
尚、従来においては、バーンインの対象となる不揮発性メモリ自身の内部にバーンインプログラムが予め格納されており、そのバーンインプログラムをＣＰＵが読み出してバーンインによる自己テストを実行していたのに対して、この実施形態においては、バーンインプログラムがＣＰＵチップ１内に予め格納されていることから、メモリチップ３内にはバーンインプログラムが格納されている必要がなくなる。
【００１７】
ＩＤチップ５は、当該半導体装置内に組み込まれるＣＰＵチップ１の種類やメモリチップ３のメモリサイズ及びデータ読み書きの方式等の組合せを識別可能に特定するための識別子（ＩＤ情報）が予め格納されている。このＩＤチップ５としては、例えばメモリチップ３とは別に設けられた不揮発性メモリ等が使用される。
【００１８】
ＢＩＳＴチップ７は、内部にロジック回路（図示省略）が内蔵された論理機能要素であって、様々なＩＤチップ５が保有する複数の識別子を読み出して、この識別子に基づいてメモリチップ３のメモリサイズ及びデータ読み書きの方式等を認識し、この認識されたメモリサイズ及びデータ読み書きの方式等の情報をＣＰＵチップ１に出力する。
【００１９】
＜動作＞
上記構成の半導体装置の動作を図２に沿って説明する。半導体装置の出荷前の段階等においては、まず、図２中のステップＳ０１において、この半導体装置のＢＩＳＴチップ７が起動し、内部のロジック回路が動作すると、ステップＳ０２で、ＢＩＳＴチップ７はＩＤチップ５内のデータの読み出しを行う。
【００２０】
このとき、ＩＤチップ５は、内部に予め格納された識別子（ＩＤ情報）をＢＩＳＴチップ７に出力する（ステップＳ０３）。
【００２１】
ＢＩＳＴチップ７は、ステップＳ０４において、ＩＤチップ５から読み出した識別子（ＩＤ情報）に基づいて、メモリチップ３のメモリサイズ（例えば、５１２ＫＢや７６８ＫＢ等）及びデータ読み書きの方式等を認識する。そして、このメモリサイズ及びデータ読み書きの方式等の情報をＣＰＵチップ１に出力する。
【００２２】
そうすると、ＣＰＵチップ１は、ステップＳ０５において、予め保有していたバーンインプログラムで定義されているバーンイン処理手順で、メモリチップ３のメモリサイズ及びデータ読み書きの方式等に応じて、当該メモリチップ３にアクセスし、当該半導体装置のバーンインによる自己テストを実行する。
【００２３】
ところで、例えば図３の如く、種類の異なるいくつかの半導体装置１０１ａ〜１０１ｃが存在している場合に、それぞれの半導体装置１０１ａ〜１０１ｃは、互いに異なる複数種類のＣＰＵチップ１０３ａ，１０３ｂや、メモリサイズ及びデータ読み書きの方式等の互いに異なるメモリチップ１０５ａ，１０５ｂがそれぞれ組み合わされたＳＩＰとして構成される。図３の例においては、第１の半導体装置１０１ａに第１のＣＰＵチップ（ＣＰＵ−Ａ）１０３ａと第１のメモリチップ（ＭＥＭＯＲＹ−Ａ）１０５ａが搭載され、第２の半導体装置１０１ｂに第１のＣＰＵチップ（ＣＰＵ−Ａ）１０３ａと第２のメモリチップ（ＭＥＭＯＲＹ−Ｂ）１０５ｂが搭載され、第３の半導体装置１０１ｃに第２のＣＰＵチップ（ＣＰＵ−Ｂ）１０３ｂと第２のメモリチップ（ＭＥＭＯＲＹ−Ｂ）１０５ｂが搭載されている。
【００２４】
そして、従来のバーンインプログラム１０７ａ〜１０７ｃは、ＣＰＵチップ１０３ａ，１０３ｂの命令セット及びメモリチップ１０５ａ，１０５ｂのメモリサイズ及びデータ読み書きの方式等に依存して定義されていたため、ＣＰＵチップ１０３ａ，１０３ｂとメモリチップ１０５ａ，１０５ｂを別チップとして製造するＳＩＰにおいては、半導体装置１０１ａ〜１０１ｃに内蔵されているＣＰＵチップの種類やメモリチップ１０５ａ，１０５ｂのメモリサイズ及びデータ読み書きの方式等によりそれぞれ異なって設計されており、ＣＰＵチップ１０３ａ，１０３ｂとメモリチップ１０５ａ，１０５ｂとが選択的に組み合わされた個々の半導体装置１０１ａ〜１０１ｃの種類毎に、図３のように、異なるバーンインプログラム１０７ａ〜１０７ｃが一対一に対応して製作されていた。即ち、従来においては、第１のプログラム１０７ａは第１の半導体装置１０１ａに、第２のプログラム１０７ｂは第２の半導体装置１０１ｂに、第３のプログラム１０７ｃは第３の半導体装置１０１ｃにのみ、それぞれ対応しており、例えば第２の半導体装置１０１ｂに第１のプログラム１０７ａを適用してバーンインを実行することが不可能であった。
【００２５】
したがって、従来においては、ＣＰＵチップ１０３ａ，１０３ｂ側にバーンインプログラムを搭載すると、これにメモリチップ１０５ａ，１０５ｂがアセンブリされる場合に、そのメモリチップ１０５ａ，１０５ｂのメモリサイズ及びデータ読み書きの方式等が不明であり、また、メモリチップ１０５ａ，１０５ｂ側にバーンインプログラムを搭載すると、このメモリチップ１０５ａ，１０５ｂにＣＰＵチップ１０３ａ，１０３ｂがアセンブリされる際に、どのような種類のＣＰＵチップ１０３ａ，１０３ｂがアセンブリされるか不明であるため、そのＣＰＵチップ１０３ａ，１０３ｂの命令セットが不明であることから、ＣＰＵチップ１０３ａ，１０３ｂの種類が制限されるという問題があった。
【００２６】
これに対して、この実施形態によると、ＩＤチップ５から得られた識別子（ＩＤ情報）に基づいて、ＢＩＳＴチップ７が、当該半導体装置に搭載されているＣＰＵチップ１の種類とメモリチップ３のメモリサイズ及びその読み書きの方式等を認識し、これらの情報をＣＰＵチップ１に提供するので、ＣＰＵチップ１とメモリチップ３の様々な組合せについて、バーンイン時にメモリチップ３の全メモリ領域にアクセスしながら、支障無く自己テストを実行でき便利である。
【００２７】
しかも、ＢＩＳＴチップ７を各半導体装置内に組み込むだけで、ＣＰＵチップ１０３ａ，１０３ｂの種類とメモリチップ１０５ａ，１０５ｂのメモリサイズ等に関して様々な組合せの自己テスト機能内蔵の半導体装置を実現することができ、この半導体装置として自由な設計を行うことができる。
【００２８】
また、各ＳＩＰでテストプログラムを１本化できる利点がある。
【００２９】
さらに、ＢＩＳＴチップ７をロジック専用プロセスで設計できるため便利である。
【００３０】
尚、この実施形態では、バーンイン時の動作について説明したが、同様の手法によって、バーンイン以外のどのような自己テストによるメモリテストも可能となることは勿論である。
【００３１】
｛第２実施形態｝
図４は本発明の第２実施形態に係る半導体装置を示すブロック図である。なお、図４では第１実施形態と同様の機能を有する要素については同一符号を付している。
【００３２】
第１実施形態においては、図１のように、ＢＩＳＴチップ７がＣＰＵチップ１やメモリチップ３とは別のダイチップとして搭載されていたのに対して、この実施の形態の半導体装置は、図４の如く、ＢＩＳＴチップ７とＣＰＵチップ１とが、１つの集積回路として構成されている。
【００３３】
その他の構成については第１実施形態と同様である。特に、ＩＤチップ５内に格納された識別子（ＩＤ情報）に基づいて、ＣＰＵチップ１にワンチップ化されたＢＩＳＴチップ７が、当該半導体装置に搭載されているＣＰＵチップ１の種類とメモリチップ３のメモリサイズ及びその読み書きの方式等を認識し、これらに応じてバーンインプログラムをＣＰＵチップ１で処理する点で、第１実施形態と同様である。
【００３４】
ここで、ＢＩＳＴチップ７とＣＰＵチップ１とを１つの集積回路として構成する場合において、仮にメモリチップ３のメモリサイズやデータ読み書きの方式等がＣＰＵチップ１で判別できなければ、バーンイン時等の自己テストにおいて、メモリチップ３の全メモリ領域にアクセスしながら、支障無く自己テストを実行することが困難である。
【００３５】
しかしながら、この実施形態では、ＢＩＳＴチップ７が、ＩＤチップ５内に格納された識別子（ＩＤ情報）に基づいて、ＣＰＵチップ１にワンチップ化されたＢＩＳＴチップ７が、当該半導体装置に搭載されているＣＰＵチップ１の種類とメモリチップ３のメモリサイズ及びその読み書きの方式等を認識し、これらに適したバーンインプログラムをＣＰＵチップ１で処理するので、メモリチップ３のメモリサイズやデータ読み書きの方式等をＣＰＵチップ１によって容易に判別できる。したがって、バーンイン時等の自己テストにおいて、メモリチップ３の全メモリ領域にアクセスしながら、支障無く自己テストを実行することができる。
【００３６】
また、ＢＩＳＴチップ７がＣＰＵチップ１と一体化されているため、ダイチップを半導体装置に組み込む際等において、取り扱いに便利である。
【００３７】
｛第３実施形態｝
図５は本発明の第３実施形態に係る半導体装置を示すブロック図である。なお、図５では第１実施形態と同様の機能を有する要素については同一符号を付している。
【００３８】
第１実施形態においては、図１のように、ＩＤチップ５がメモリチップ３とは別のダイチップとして搭載されていたのに対して、この実施の形態の半導体装置は、図５の如く、ＩＤチップ５とメモリチップ３とが、１つの集積回路として構成されている。
【００３９】
かかる構成によっても、第１実施形態と同様の利点がある。
【００４０】
尚、図５においては、ＢＩＳＴチップ７がＣＰＵチップ１と別のダイチップとして構成されていたが、第２実施形態と同様に、ＢＩＳＴチップ７とＣＰＵチップ１とが１つの集積回路（ダイチップ）として構成されていてもよい。
【００４１】
｛第４実施形態｝
図６は本発明の第４実施形態に係る半導体装置を示す図である。
【００４２】
この実施の形態の半導体装置は、図６の如く、１個のＣＰＵチップ１と、複数のメモリチップ３ａ，３ｂと、ＣＰＵチップ１に接続された１個のＢＩＳＴチップ７と、その他の周辺回路が内蔵された周辺チップ９と、各メモリチップ３ａ，３ｂ及び周辺チップ９のそれぞれに１対１で対応付けられたＩＤチップ５ａ〜５ｃとを備え、これらが１つのパッケージ内に実装されている。
【００４３】
一のＩＤチップ５ａには一方のメモリチップ３ａに対応する識別子（ＩＤ情報）が格納され、他のＩＤチップ５ｂには他方のメモリチップ３ｂに対応する識別子（ＩＤ情報）が格納され、さらに他のＩＤチップ５ｃには周辺チップ９に対応する識別子（ＩＤ情報）が格納されている。そして、ＩＤチップ５ａとメモリチップ３ａとは１つの集積回路１３ａとして構成され、ＩＤチップ５ｂとメモリチップ３ｂも１つの集積回路１３ｂとして構成され、ＩＤチップ５ｃと周辺チップ９も１つの集積回路１３ｃとして構成されている。
【００４４】
そして、ＣＰＵチップ１及び各集積回路１３ａ〜１３ｃはバス１１によって互いに接続されており、このバス１１を通じて各部位１，１３ａ〜１３ｃが相互にバス通信可能に構成されている。
【００４５】
かかる構成において、ＢＩＳＴチップ７は、まず集積回路１３ａのＩＤチップ５ａから識別子を受け取り、この識別子がＣＰＵチップ１に与えられて、ＣＰＵチップ１によりメモリチップ３ａのメモリサイズが認識される。次に、ＢＩＳＴチップ７は、集積回路１３ｂのＩＤチップ５ｂから識別子を受け取り、この識別子がＣＰＵチップ１に与えられて、ＣＰＵチップ１によりメモリチップ３ｂのメモリサイズが認識される。さらに、ＢＩＳＴチップ７は、集積回路１３ｃのＩＤチップ５ｃから識別子を受け取り、この識別子がＣＰＵチップ１に与えられて、ＣＰＵチップ１により周辺チップ９の種類が認識される。
【００４６】
そして、ＣＰＵチップ１は、ＢＩＳＴチップ７からの情報に基づいて認識したメモリチップ３ａ，３ｂのメモリサイズや周辺チップ９の種類等に応じて、バーンインプログラムを処理してバーンインを実行する。
【００４７】
このようにすることで、複数のメモリチップ３ａ，３ｂや、その他の周辺チップ９を、同一のバーンインプログラムによりＣＰＵチップ１が動作することでまとめて自己テストすることができ、個々の集積回路１３ａ〜１３ｃを別々に自己テストする場合に比べて効率の良い自己テストを行うことができる。しかも、各集積回路１３ａ〜１３ｃ内のメモリチップ３ａ，３ｂのメモリサイズ等や周辺チップ９の種類等の様々な組合せに対して、各ＩＤチップ５ａ〜５ｃからの情報に基づいて対応することが可能である。しかも、搭載されるメモリチップ３ａ，３ｂや周辺チップ９のそれぞれにＩＤチップ５ａ〜５ｃを設けるだけでよいので、同時にテストできるメモリチップ３ａ，３ｂ及び周辺チップ９の数（同測数）を増やすことが可能である。したがって、様々な組合せの自己テスト機能内蔵の半導体装置を実現することができ、この半導体装置として自由な設計を行うことができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１実施形態に係る半導体装置を示すブロック図である。
【図２】本発明の第１実施形態に係る半導体装置の処理動作を示す図である。
【図３】本発明の第１実施形態に係る半導体装置の効果を説明するための比較例の動作を示す図である。
【図４】本発明の第２実施形態に係る半導体装置を示すブロック図である。
【図５】本発明の第３実施形態に係る半導体装置を示すブロック図である。
【図６】本発明の第４実施形態に係る半導体装置を示すブロック図である。
【符号の説明】
【００４９】
１  ＣＰＵチップ、３  メモリチップ、５、５ａ〜５ｃ  ＩＤチップ、７  ＢＩＳＴチップ、９  周辺チップ、１１  バス、１３ａ〜１３ｃ  集積回路。
【図１】
2006038670.tif 000003
【図２】
2006038670.tif 000004
【図３】
2006038670.tif 000005
【図４】
2006038670.tif 000006
【図５】
2006038670.tif 000007
【図６】
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