(57)【要約】【課題】ＳＯＩ基板の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、上記いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響を抑制することができ、回路設計上の自由度が確保された半導体装置およびその製造方法を提供する。【解決手段】低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、埋め込み酸化膜３に達する第１トレンチ４によって互いに絶縁分離され、第１半導体層１における埋め込み酸化膜３上に、第１半導体層１と同じ導電型で不純物濃度が高い第１不純物層１ａが形成され、低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、第１半導体層１中に第２埋め込み酸化膜３ａが形成されてなる半導体装置１００とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
埋め込み酸化膜を有するＳＯＩ構造半導体基板の主面側の第１半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、
前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第１トレンチによって互いに絶縁分離され、
前記第１半導体層における前記埋め込み酸化膜上に、前記第１半導体層と同じ導電型で不純物濃度が高い第１不純物層が形成され、
前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、前記第１半導体層中に第２埋め込み酸化膜が形成され、
前記第２埋め込み酸化膜により、前記第１半導体層の表層部に形成される前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路と前記第１不純物層とが、互いに絶縁分離されてなることを特徴とする半導体装置。
【請求項２】
前記第２埋め込み酸化膜が形成される回路が、前記レベルシフト回路であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記レベルシフト回路におけるＭＯＳトランジスタのソース拡散領域の先端が、もしくはソース拡散領域とドレイン拡散領域の先端が、前記第２埋め込み酸化膜に達していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１半導体層が、ｎ導電型であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記低電位基準回路が、ＧＮＤ基準回路であり、前記高電位基準回路が、浮遊基準回路であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体装置が、インバータ駆動用の高耐圧ＩＣであることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
埋め込み酸化膜を有するＳＯＩ構造半導体基板の主面側の第１半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなり、
前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第１トレンチによって互いに絶縁分離され、
前記第１半導体層における前記埋め込み酸化膜上に、前記第１半導体層と同じ導電型で不純物濃度が高い第１不純物層が形成され、
前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、前記第１半導体層中に第２埋め込み酸化膜が形成されてなる半導体装置の製造方法であって、
前記第２埋め込み酸化膜を、酸素イオン注入により形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記酸素イオン注入を、前記第１トレンチの形成前に行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記酸素イオン注入を、前記第１トレンチの形成後に行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
埋め込み酸化膜を有するＳＯＩ構造半導体基板の主面側の第１半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、
前記ＳＯＩ構造半導体基板の裏面側の第２半導体層における前記埋め込み酸化膜下に、前記第２半導体層と同じ導電型で不純物濃度が高い第２不純物領域が形成され、
主面側から前記埋め込み酸化膜を貫通して前記第２不純物領域に達するトレンチであって、当該トレンチ内部に側壁絶縁膜を介して前記第２不純物領域と同じ導電型の不純物を含有する多結晶シリコンが埋め込まれた第２トレンチが形成され、
前記第２トレンチに埋め込まれた多結晶シリコンを介して、前記第２不純物領域の電位が、主面側において固定されてなることを特徴とする半導体装置。
【請求項１１】
前記第２不純物領域が、前記低電位基準回路とレベルシフト回路の境界部または前記高電位基準回路とレベルシフト回路の境界部の少なくとも一方の境界部において、前記埋め込み酸化膜下に形成されてなることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第２不純物領域が、前記ＳＯＩ構造半導体基板の全面において、前記埋め込み酸化膜下に形成されてなることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第１トレンチによって互いに絶縁分離されてなることを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記第２トレンチに隣接して、前記第１トレンチが配置されてなることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第２トレンチの幅が、前記第１トレンチの幅より大きいことを特徴とする請求項１３または１４に記載の半導体装置。
【請求項１６】
前記第１半導体層が、ｎ導電型であることを特徴とする請求項１０乃至１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記低電位基準回路が、ＧＮＤ基準回路であり、前記高電位基準回路が、浮遊基準回路あることを特徴とする請求項１０乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記半導体装置が、インバータ駆動用の高耐圧ＩＣであることを特徴とする請求項１０乃至１７のいずれか一項に記載の半導体装置。
【請求項１９】
埋め込み酸化膜を有するＳＯＩ構造半導体基板の主面側の第１半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられ、
前記ＳＯＩ構造半導体基板の裏面側の第２半導体層における前記埋め込み酸化膜下に、前記第２半導体層と同じ導電型で不純物濃度が高い第２不純物領域が形成され、
主面側から前記埋め込み酸化膜を貫通して前記第２不純物領域に達するトレンチであって、当該トレンチ内部に側壁絶縁膜を介して前記第２不純物領域と同じ導電型の不純物を含有する多結晶シリコンが埋め込まれた第２トレンチが形成されてなる半導体装置の製造方法であって、
前記第２不純物領域を、前記多結晶シリコンを埋め込む前に第２トレンチの開口部から不純物をイオン注入して形成することを特徴とする半導体装置の製造方法。
【請求項２０】
埋め込み酸化膜を有するＳＯＩ構造半導体基板の主面側の第１半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられ、
前記ＳＯＩ構造半導体基板の裏面側の第２半導体層における前記埋め込み酸化膜下に、前記第２半導体層と同じ導電型で不純物濃度が高い第２不純物領域が形成され、
主面側から前記埋め込み酸化膜を貫通して前記第２不純物領域に達するトレンチであって、当該トレンチ内部に、側壁絶縁膜を介して前記第２不純物領域と同じ導電型の不純物を含有する多結晶シリコンが埋め込まれた第２トレンチが形成されてなる半導体装置の製造方法であって、
前記ＳＯＩ構造半導体基板を基板貼り合わせ法により形成し、前記第２不純物領域を貼り合わされる前の一方の基板表面に予め形成しておくことを特徴とする半導体装置の製造方法。
【請求項２１】
前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第１トレンチによって互いに絶縁分離されてなり、
前記第１トレンチと前記第２トレンチを形成するためのエッチングを、同一工程により行うことを特徴とする請求項１９または２０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込み酸化膜を有するＳＯＩ構造半導体基板の主面側の第１半導体層に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
埋め込み酸化膜を有するＳＯＩ（Silicon On Insulator）構造半導体基板の主面側の第１半導体層に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置およびその製造方法が、例えば、特許第３３８４３９９号公報（特許文献１）および特開２００４−６５５５号公報（特許文献２）に開示されている。
【０００３】
図１０（ａ）は、特許文献１に開示されているモータ制御用インバータのパワー部分を中心に説明する回路構成図である。三相モータＭｏを駆動するために用いるパワーデバイス（ここでは、ＩＧＢＴであるＱ１〜Ｑ６とダイオードであるＤ１〜Ｄ６を示す）は、ブリッジ回路を構成し、同一パッケージに収納されたパワーモジュールの構造をしている。主電源ＶCCは、通常、直流１００〜４００Ｖと高電圧である。主電源ＶCCの高電位側をＶCCH 、低電位側をＶCCL と表した場合、ＶCCHに接続されるＩＧＢＴＱ１〜Ｑ３を駆動するためには、ＩＧＢＴのゲート電極の電位はこれよりさらに高電位となる。このため、駆動回路には、フォトカプラー（ＰＣ：Photo Coupler）や高耐圧ＩＣ（ＨＶＩＣ：High Voltage Integrated Circuit）９０が用いられる。駆動回路の入出力端子（Ｉ／Ｏ：Input / Output）は、通常マイクロコンピュータへ接続され、そのマイクロコンピュータにより、インバータ全体の制御がなされる。
【０００４】
図１０（ｂ）に、図１０（ａ）で用いられる高耐圧ＩＣ（ＨＶＩＣ）の内部構成ユニットのブロック図を示す。
【０００５】
図１０（ｂ）に示す高耐圧ＩＣ９０は、制御回路（ＣＵ：Control Unit）、低電位基準回路であるゲート駆動回路ＧＤＵ（Gate Drive Unit）４〜６、高電位基準回路であるゲート駆動回路ＧＤＵ１〜３およびレベルシフト回路（ＬＳＵ：Level Shift Unit）から構成されている。制御回路ＣＵは、入出力端子Ｉ／Ｏを通してマイクロコンピュータと信号のやりとりを行い、図１０（ａ）のどのＩＧＢＴをオンさせ、どれをオフさせるかの制御信号を発生させる。低電位基準回路であるゲート駆動回路ＧＤＵ（Gate Drive Unit）４〜６は、図１０（ａ）の主電源ＶCCの低電位側ＶCCLに接続するＩＧＢＴＱ４〜Ｑ６を駆動する。高電位基準回路であるゲート駆動回路ＧＤＵ１〜３は、図１０（ａ）の主電源ＶCCの高電位側ＶCCHに接続するＩＧＢＴＱ１〜Ｑ３を駆動する。レベルシフト回路ＬＳＵは、ＶCCL レベルの制御回路ＣＵの信号と、ＶCCHレベルとＶCCL レベルの間を行き来するＧＤＵ１〜３の信号（ＳＩＮ１〜３、ＳＯＵＴ１〜３）との間を、媒介する働きをする。
【０００６】
上記図１０（ａ），（ｂ）に示す高耐圧ＩＣ９０のように、低電位基準回路と高電位基準回路が設けられた半導体装置では、低電位基準回路の形成領域と高電位基準回路の形成領域を分離する構造が採用されている。上記の分離構造としては、ｐｎ接合を用いる接合分離構造と、ＳｉＯ２などの誘電体を用いる誘電体分離構造が一般的である。
【０００７】
図１１に、特許文献２に開示されている従来の高耐圧ＩＣを示す。
【０００８】
図１１に示す高耐圧ＩＣ９１は、低電位（ＧＮＤ）基準回路、高電位（浮遊）基準回路およびレベルシフト回路が設けられてなる半導体装置であって、ＧＮＤ基準回路の形成領域と浮遊基準回路およびレベルシフト回路の形成領域の分離には、ｐｎ接合分離が用いられている。
【０００９】
図１１に示すｐｎ接合分離を用いた高耐圧ＩＣ９１では、分離に用いるｐｎ接合の各々に接合容量が存在して一種のコンデンサが形成されるので、このコンデンサに急峻に変化する電圧が印加されると、充電電流（変位電流）がｐｎ接合の接合面全面に流れる。当該充電電流は、図中に示す寄生トランジスタＰＴｒ１，２を動作させ、回路の誤動作や素子破壊を引き起こす場合が有るといった問題点が有った。
【００１０】
一方、図１２に、誘電体分離構造の高耐圧ＩＣとして、ＳＯＩ基板とトレンチ分離を用いた従来のインバータ駆動用高耐圧ＩＣを示す。
【００１１】
図１２に示す高耐圧ＩＣ９２には、埋め込み酸化膜３を有するＳＯＩ構造半導体基板１０の主面側の半導体層１に、低電位（ＧＮＤ）基準回路、高電位（浮遊）基準回路およびレベルシフト回路が、それぞれ設けられている。また、ＧＮＤ基準回路、浮遊基準回路およびレベルシフト回路の各形成領域は、ＳＯＩ基板の埋め込み酸化膜３とトレンチ４の側壁酸化膜４ｓにより絶縁（誘電体）分離されている。
【００１２】
高耐圧ＩＣ９２のレベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため高耐圧の回路素子が必要である。図１２に示したレベルシフト回路形成領域の回路素子は、ＳＯＩ−ＲＥＳＵＲＦ構造をとっている。
【００１３】
図１３に示すように、この構造においては、横方向耐圧（Ｌ）を一般に言われる表面ｐ型不純物層と埋め込み酸化膜３によって形成されるＳＯＩ−ＲＥＳＵＲＦ構造で確保する。また、ドレイン下部の縦方向耐圧（Ｖ）は、ドレインから埋め込み酸化膜３の間における低濃度の半導体層１と埋め込み酸化膜３の両方で電界を緩和させる。
【特許文献１】特許第３３８４３９９号公報
【特許文献２】特開２００４−６５５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
図１２の高耐圧ＩＣ９２では、ＧＮＤ基準回路、浮遊基準回路およびレベルシフト回路の各形成領域が、埋め込み酸化膜３とトレンチ４の側壁酸化膜４ｓに囲まれている。このため、図１１に示すｐｎ接合分離を用いた高耐圧ＩＣ９１と異なり、寄生トランジスタ動作は起きない。しかしながら図１２の高耐圧ＩＣ９２では、図中に示したように、埋め込み酸化膜３を挟んで一種のコンデンサＣ１〜Ｃ３が形成されている。従って、図１１のｐｎ接合分離を用いた高耐圧ＩＣ９１と同様に、トレンチ４によって絶縁分離された一つの回路形成領域に急峻に変化する電圧が印加されると、充電電流（変位電流）が流れ、近傍にある別の回路形成領域において容量結合により空乏層の開閉が行われる。
【００１５】
例えば、数１００Ｖ〜１２００Ｖで動作する浮遊基準回路のＶＵＨとしてスイッチングによるノイズパルス電圧が印加されると、図１４（ａ），（ｂ）に示すように、ＧＮＤ基準回路形成領域では、主面側の半導体層１において埋め込み酸化膜３から空乏層１ｅが拡がる。特に、埋め込み酸化膜３下の半導体層（支持基板）２の抵抗率が大きい場合には、支持基板２の電位固定が弱いため、その影響が大きい。
【００１６】
図１４（ａ），（ｂ）に示す空乏層１ｅの拡がりによる回路素子への影響については、例えばバイポーラトランジスタのような基板深さ方向に活性領域が存在する素子において影響が大きく、これらが誤動作する確率が高まる。この空乏層１ｅの拡がりによる回路素子への影響を回避するため、表面デバイスのみで回路を構成する等も考えられるが、これでは回路設計上の制約が大きくなる。
【００１７】
そこで本発明は、ＳＯＩ基板の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、上記いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響を抑制することができ、回路設計上の自由度が確保された半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１８】
請求項１〜６に記載の発明は、埋め込み酸化膜を有するＳＯＩ構造半導体基板の主面側の第１半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる、第１の半導体装置に関する発明である。
【００１９】
請求項１に記載の発明は、前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第１トレンチによって互いに絶縁分離され、前記第１半導体層における前記埋め込み酸化膜上に、前記第１半導体層と同じ導電型で不純物濃度が高い第１不純物層が形成され、前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、前記第１半導体層中に第２埋め込み酸化膜が形成され、前記第２埋め込み酸化膜により、前記第１半導体層の表層部に形成される前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路と前記第１不純物層とが、互いに絶縁分離されてなることを特徴としている。
【００２０】
上記半導体装置においては、ＳＯＩ構造半導体基板の主面側の第１半導体層に形成された低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、埋め込み酸化膜に達する第１トレンチによって互いに絶縁分離されているため、寄生トランジスタ動作が発生しない。また、第１半導体層における埋め込み酸化膜上に不純物濃度が高い第１不純物層が形成されているため、上記トレンチによって絶縁分離された一つの回路形成領域に急峻に変化する電圧が印加されても、近傍にある別の回路形成領域における空乏層の拡がりを抑制することができる。
【００２１】
以上のようにして、当該半導体装置は、ＳＯＩ基板の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、上記いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響が抑制された半導体装置とすることができる。
【００２２】
ここで、上記回路に用いられる回路素子の中には、回路素子のソース−ドレイン耐圧を上げるため、ソース−ドレイン間の距離を大きくして、埋め込み酸化膜からの空乏層の拡がりでソース−ドレイン間を完全空乏化するよう設計された（ＳＯＩ−ＲＥＳＵＲＦ構造の）回路素子がある。このような回路素子に対して、上記埋め込み酸化膜上に形成した第１不純物層は、埋め込み酸化膜からの空乏層の拡がりを抑制するため、ソース−ドレイン耐圧を低下させることになる。しかしながら上記半導体装置においては、低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、第１半導体層中に第２埋め込み酸化膜が形成され、これにより上記回路と第１不純物層とが互いに絶縁分離されている。このため、第２埋め込み酸化膜が導入される低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域では、再びソース−ドレイン間を完全空乏化するように設計された回路素子を用いることができ、当該回路素子の耐圧低下を抑制することができる。
【００２３】
以上のようにして、当該半導体装置は、ＳＯＩ基板の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、回路設計上の自由度が確保された半導体装置とすることができる。
【００２４】
請求項２に記載のように、上記半導体装置は、前記第２埋め込み酸化膜が形成される回路が、前記レベルシフト回路である場合に好適である。
【００２５】
レベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため高耐圧の回路素子が必要であり、上記した埋め込み酸化膜からの空乏層の拡がりでソース−ドレイン間を完全空乏化するよう設計された回路素子がよく用いられる。従って、このような回路素子が形成されるレベルシフト回路の形成領域に第２埋め込み酸化膜を導入することで、上記した第１不純物層による空乏層の拡がり抑制効果と第２埋め込み酸化膜による耐圧低下抑制効果を、効率的に発揮させることができる。
【００２６】
請求項３に記載のように、上記した回路素子におけるソース−ドレイン間の完全空乏化を実現するためには、前記レベルシフト回路におけるＭＯＳトランジスタのソース拡散領域の先端が、もしくはソース拡散領域とドレイン拡散領域の先端が、前記第２埋め込み酸化膜に達していることが好ましい。
【００２７】
請求項４に記載のように、ＳＯＩ構造半導体基板を用いる上記半導体装置においては、前記第１半導体層が、ｎ導電型であることが好ましい。
【００２８】
請求項５に記載のように、上記半導体装置においては、例えば、前記低電位基準回路をＧＮＤ（グランド）基準回路とし、前記高電位基準回路を浮遊基準回路とすることができる。
【００２９】
請求項６に記載のように、前記半導体装置は、インバータ駆動用の高耐圧ＩＣに好適である。
【００３０】
請求項７〜９に記載の発明は、上記第１の半導体装置の製造方法に関する発明である。
【００３１】
請求項７に記載の発明は、上記半導体装置の特徴である前記第２埋め込み酸化膜を、酸素イオン注入により形成することを特徴としている。これにより、上記半導体装置を容易に形成することができ、安価な半導体装置とすることができる。請求項８に記載のように、前記酸素イオン注入は、前記第１トレンチの形成前に行うこともできるし、請求項９に記載のように、前記第１トレンチの形成後に行うこともできる。
【００３２】
尚、上記請求項７〜９に記載の製造方法に製造される第１の半導体装置の作用効果については上記したとおりであり、その説明は省略する。
【００３３】
請求項１０〜１８に記載の発明は、埋め込み酸化膜を有するＳＯＩ構造半導体基板の主面側の第１半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる、第２の半導体装置に関する発明である。
【００３４】
請求項１０に記載の発明は、前記ＳＯＩ構造半導体基板の裏面側の第２半導体層における前記埋め込み酸化膜下に、前記第２半導体層と同じ導電型で不純物濃度が高い第２不純物領域が形成され、主面側から前記埋め込み酸化膜を貫通して前記第２不純物領域に達するトレンチであって、当該トレンチ内部に側壁絶縁膜を介して前記第２不純物領域と同じ導電型の不純物を含有する多結晶シリコンが埋め込まれた第２トレンチが形成され、前記第２トレンチに埋め込まれた多結晶シリコンを介して、前記第２不純物領域の電位が、主面側において固定されてなることを特徴としている。
【００３５】
上記半導体装置においては、第２半導体層における埋め込み酸化膜下に、第２半導体層と同じ導電型で不純物濃度が高い第２不純物領域が形成されており、この第２不純物領域の電位が、第２トレンチに埋め込まれた多結晶シリコンを介して、主面側において固定されている。従って、当該半導体装置では、低電位基準回路、高電位基準回路およびレベルシフト回路のいずれか一つの回路形成領域に急峻に変化する電圧が印加されても、第２不純物領域が障害となり、近傍にある別の回路形成領域への影響が抑制される。
【００３６】
当該半導体装置は、支持基板である第２半導体層全体を高濃度にする場合に較べて、プロセス加工中における不純物の気相拡散を抑制することができ、この不純物拡散による第１半導体層の表層部に形成される回路素子の特性ばらつきを低減することができる。また、他の電位固定方法として、第１半導体層の表層部に回路素子を形成した後、必要な領域を裏面からエッチングし、金属膜で電位を固定する方法が考えられる。しかしながら、この裏面エッチングする方法に較べて、上記半導体装置における電位固定方法は、ＳＯＩ構造半導体基板の応力変動を抑制することができ、この応力変動による回路素子の特性変動を低減することができる。
【００３７】
以上のようにして、当該半導体装置は、ＳＯＩ基板の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、上記いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響が抑制された半導体装置とすることができる。
【００３８】
尚、上記半導体装置は、埋め込み酸化膜下の第２半導体層に第２不純物領域を形成するものであり、埋め込み酸化膜上の第１半導体層に形成する上記各回路の回路素子には影響が及ばず、回路設計は従来の半導体装置と同様に行うことができる。
【００３９】
以上のようにして、当該半導体装置は、ＳＯＩ基板の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、回路設計上の自由度が確保された半導体装置とすることができる。
【００４０】
請求項１１に記載のように、前記第２不純物領域は、例えば、前記低電位基準回路とレベルシフト回路の境界部または前記高電位基準回路とレベルシフト回路の境界部の少なくとも一方の境界部において、前記埋め込み酸化膜下に形成することができる。
【００４１】
これにより、上記第２不純物領域による電位固定効果を効率的に発揮させると共に、第２トレンチを介した主面側での電位固定を両立させても、回路設計上の自由度を最大限に確保することができる。
【００４２】
請求項１２に記載のように、前記第２不純物領域は、例えば、前記ＳＯＩ構造半導体基板の全面において、前記埋め込み酸化膜下に形成することができる。
【００４３】
これにより、上記第２不純物領域による電位固定効果を確実に発揮させると共に、第２トレンチを介した主面側での電位固定を両立させても、回路設計上の自由度を最大限に確保することができる。
【００４４】
請求項１３に記載のように、前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域は、前記埋め込み酸化膜に達する第１トレンチによって互いに絶縁分離されてなることが好ましい。これにより、上記半導体装置における寄生トランジスタ動作の発生を防止することができる。
【００４５】
請求項１４に記載のように、上記半導体装置においては、前記第２トレンチに隣接して、前記第１トレンチが配置されてなることが好ましい。また、請求項１５に記載のように、前記第２トレンチの幅は、前記第１トレンチの幅より大きいことが好ましい。これにより、第１トレンチと第２トレンチを形成するためのエッチングを、同一工程により行うことができる。
【００４６】
請求項４〜６と同様、請求項１６に記載のように、ＳＯＩ構造半導体基板を用いる上記半導体装置においては、前記第１半導体層が、ｎ導電型であることが好ましい。請求項１７に記載のように、上記半導体装置においては、例えば、前記低電位基準回路をＧＮＤ（グランド）基準回路とし、前記高電位基準回路を浮遊基準回路とすることができる。請求項１８に記載のように、前記半導体装置は、インバータ駆動用の高耐圧ＩＣに好適である。
【００４７】
請求項１９〜２１に記載の発明は、上記第２の半導体装置の製造方法に関する発明である。
【００４８】
請求項１９に記載の発明は、上記半導体装置の特徴である前記第２不純物領域を、前記多結晶シリコンを埋め込む前に第２トレンチの開口部から不純物をイオン注入して形成することを特徴としている。
【００４９】
これによれば、第２半導体層における任意の領域に第２不純物領域を形成することができる。
【００５０】
請求項２０に記載の発明は、前記ＳＯＩ構造半導体基板を基板貼り合わせ法により形成し、上記半導体装置の特徴である前記第２不純物領域を、貼り合わされる前の一方の基板表面に予め形成しておくことを特徴としている。
【００５１】
これによれば、第２不純物領域を、ＳＯＩ構造半導体基板の全面において、埋め込み酸化膜下に形成することができる。
【００５２】
請求項２１に記載のように、前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第１トレンチによって互いに絶縁分離する場合には、前記第１トレンチと前記第２トレンチを形成するためのエッチングを、同一工程により行うことが好ましい。これにより、上記半導体装置を安価に製造することができる。
【００５３】
尚、上記請求項１９〜２１に記載の製造方法に製造される第２の半導体装置の作用効果については上記したとおりであり、その説明は省略する。
【発明を実施するための最良の形態】
【００５４】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００５５】
（第１の実施形態）
図１は、本実施形態における半導体装置１００の模式的な断面図である。尚、図１の半導体装置１００において、図１２の半導体装置（高耐圧ＩＣ）９２と同様の部分については、同じ符号を付した。
【００５６】
図１に示す半導体装置１００は、図１２の半導体装置９２と同様のインバータ駆動用高耐圧ＩＣである。図１の半導体装置１００では、図１２の半導体装置９２と同様に、埋め込み酸化膜３を有するＳＯＩ構造半導体基板１１の主面側の第１半導体層１に、低電位（ＧＮＤ）基準回路、高電位（浮遊）基準回路およびレベルシフト回路が、それぞれ設けられている。また、ＧＮＤ基準回路、浮遊基準回路およびレベルシフト回路の各形成領域は、図１に示すように、ＳＯＩ基板１１の埋め込み酸化膜３とトレンチ４の側壁酸化膜４ｓにより、互いに絶縁分離されている。このため、図１の半導体装置１００においても、図１２の半導体装置９２と同様に、寄生トランジスタ動作が発生しない。
【００５７】
図１の半導体装置１００では、図１２の半導体装置９２と異なり、ｎ導電型の第１半導体層１における埋め込み酸化膜３上に、第１半導体層１と同じ導電型で不純物濃度が高い（ｎ＋）第１不純物層１ａが形成されている。図１の半導体装置１００においても、図１２の半導体装置９２と同様にして、埋め込み酸化膜３を挟んで図１２に示した一種のコンデンサＣ１〜Ｃ３が形成されることになる。しかしながら図１の半導体装置１００では、高不純物濃度の第１不純物層１ａにより、トレンチ４によって絶縁分離された一つの回路形成領域に急峻に変化する電圧が印加されても、近傍にある別の回路形成領域における空乏層の拡がりが抑制される。すなわち、図１の下段に示したＭＯＳダイオードにおける最大空乏層幅を与える式に従って、不純物濃度が高いほど最大空乏層幅は小さくなる。このため、高不純物濃度の第１不純物層１ａがある図１の半導体装置１００では、第１不純物層１ａが無い図１２の半導体装置９２に比較して、空乏層の拡がりが抑制される。
【００５８】
以上のようにして、図１の半導体装置１００は、ＳＯＩ基板１１の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、上記いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響が抑制された半導体装置とすることができる。
【００５９】
また、図１の半導体装置１００は、レベルシフト回路の形成領域において、第１半導体層１中には第２埋め込み酸化膜３ａが形成されており、この第２埋め込み酸化膜３ａにより、第１半導体層１の表層部に形成されるレベルシフト回路と第１不純物層１ａとが、互いに絶縁分離されている。
【００６０】
ここで、レベルシフト回路に用いられる回路素子の中には、回路素子のソース−ドレイン耐圧を上げるため、図１に示すようにソース（Ｓ）−ドレイン（Ｄ）間の距離を大きくして、埋め込み酸化膜３からの空乏層の拡がりでソース−ドレイン間を完全空乏化するよう設計された（ＳＯＩ−ＲＥＳＵＲＦ構造の）回路素子がある。このような回路素子に対して、上記埋め込み酸化膜３上に形成した第１不純物層１ａは、埋め込み酸化膜３からの空乏層の拡がりを抑制するため、ソース−ドレイン耐圧を低下させることになる。
【００６１】
これに対して、第２埋め込み酸化膜３ａが導入された図１の半導体装置１００におけるレベルシフト回路の形成領域では、再びソース−ドレイン間を完全空乏化するように設計された（ＳＯＩ−ＲＥＳＵＲＦ構造の）回路素子を用いることができ、当該回路素子の耐圧低下を抑制することができる。尚、上記した回路素子におけるソース−ドレイン間の完全空乏化を実現するためには、レベルシフト回路におけるＭＯＳトランジスタのソース拡散領域の先端が、もしくはソース拡散領域とドレイン拡散領域の先端が、第２埋め込み酸化膜３ａに達していることが好ましい。
【００６２】
以上のようにして、図１の半導体装置１００は、表面デバイスのみで回路を構成する等の回路設計上の制約を回避することができ、回路設計上の自由度が確保された半導体装置とすることができる。
【００６３】
図１の半導体装置１００では、第２埋め込み酸化膜３ａがレベルシフト回路のみに形成されている。レベルシフト回路においては、低電位基準回路と高電位基準回路を繋ぐため高耐圧の回路素子が必要であり、上記した埋め込み酸化膜３からの空乏層の拡がりでソース−ドレイン間を完全空乏化するよう設計された回路素子がよく用いられる。従って、このような回路素子が形成されるレベルシフト回路の形成領域に第２埋め込み酸化膜３ａを導入することで、上記した第１不純物層１ａによる空乏層の拡がり抑制効果と第２埋め込み酸化膜３ａによる耐圧低下抑制効果を、効率的に発揮させることができる。
【００６４】
上記したように、第２埋め込み酸化膜３ａは、高耐圧の回路素子が必要なレベルシフト回路に形成して、好適である。しかしながらこれに限らず、第２埋め込み酸化膜３ａは、高耐圧の回路素子が必要な他の低電位基準回路や高電位基準回路に形成しても効果的である。
【００６５】
次に、図１に示す半導体装置１００の製造方法を説明する。
【００６６】
図２（ａ）〜（ｄ）は、半導体装置１００の特徴である第１不純物層１ａと第２埋め込み酸化膜３ａの形成方法を示す工程別断面図である。
【００６７】
図２（ａ）に示すように、第１不純物層１ａは、ＳＯＩ基板１１の準備段階において、予め形成しておく。すなわち、第１半導体層１となる一方のシリコン（Ｓｉ）基板の表面に不純物を注入して第１不純物層１ａを形成し、第２半導体層２となるもう一方のシリコン（Ｓｉ）基板に対向させて、通常用いられる基板貼り合わせ法により貼り合わせる。この基板貼り合わせ時に、埋め込み酸化膜３が形成される。次に、第１半導体層１を所定の厚さに研磨する。これにより、埋め込み酸化膜３上に第１不純物層１ａが形成されたＳＯＩ構造半導体基板１１が形成される。
【００６８】
次に、第１半導体層１の表面を熱酸化膜１ｂで覆う。次に、熱酸化膜１ｂ上にフォトレジスト膜を形成し、レベルシフト回路形成領域を開口部とするマスクＭ１にパターニングする。
【００６９】
次に、マスクＭ１の開口部から第１半導体層１の所定の深さに、酸素イオンを注入する。酸素イオンを注入後、マスクＭ１を利用して、レベルシフト回路形成領域における熱酸化膜１ｂを除去する。
【００７０】
次に、図２（ｂ）に示すように、マスクＭ１を除去した後、高温でアニールして、酸素イオン注入領域を第２埋め込み酸化膜３ａに改質すると共に、イオン注入ダメージを回復させる。引き続き酸化処理を行い、レベルシフト回路形成領域を局所酸化して、レベルシフト回路形成領域において厚い熱酸化膜１ｂを形成する。このレベルシフト回路形成領域における熱酸化膜１ｂの厚い部分は、図２（ｄ）のトレンチ形成における位置決め基準となる。
【００７１】
次に、図２（ｃ）に示すように、熱酸化膜１ｂ上に、トレンチ・エッチングのマスクとなる窒化シリコン（ＳｉＮ）膜１ｃと酸化シリコン（ＳｉＯ）膜１ｄを、順次堆積する。
【００７２】
次に、図２（ｄ）に示すように、フォトレジストをマスクとしてＳｉＮ膜１ｃとＳｉＯ膜１ｄにおけるトレンチ形成領域を開口し、フォトレジストを除去後、ＳｉＯ膜１ｄをマスクとしてシリコン（Ｓｉ）異方性エッチングにより、トレンチ４を形成する。尚、第１半導体層１の表層部に形成されるレベルシフト回路と第１不純物層１ａとが互いに絶縁分離されるように、後工程におけるトレンチ４の側壁酸化膜が第２埋め込み酸化膜３ａの端部に当接する位置で、トレンチ４が形成される。
【００７３】
図２（ｄ）以降は、トレンチ４の側壁酸化膜を形成した後、トレンチ４を埋め戻し、通常の半導体装置の製造工程を用いて、第１半導体層１の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路を形成する。
【００７４】
以上で、図１に示す半導体装置１００が製造される。
【００７５】
図２（ａ）〜（ｄ）に示した半導体装置１００の製造工程においては、第２埋め込み酸化膜３ａとトレンチ４の形成順序を逆にしてもよい。図３（ａ）〜（ｄ）は、トレンチ４を先に形成する場合の工程別断面図である。
【００７６】
この場合には、図３（ａ）に示すように、基板貼り合わせ法によるＳＯＩ構造半導体基板１１を準備した後、第１半導体層１上に熱酸化膜１ｂ、窒化シリコン（ＳｉＮ）膜１ｃおよび酸化シリコン（ＳｉＯ）膜１ｄを順次堆積する。
【００７７】
次に、フォトレジストをマスクとしてＳｉＮ膜１ｃとＳｉＯ膜１ｄにおけるトレンチ形成領域を開口し、フォトレジストを除去後、ＳｉＯ膜１ｄをマスクとしてシリコン（Ｓｉ）異方性エッチングにより、トレンチ４を形成する。
【００７８】
次に、図３（ｂ）に示すように、熱酸化してトレンチ４に側壁酸化膜４ｓを形成し、多結晶シリコン（もしくは誘電体）４ｕにより、トレンチ４を埋め戻す（堆積後、エッチバック）。
【００７９】
次に、図３（ｃ）に示すように、上層のＳｉＯ膜１ｄとＳｉＮ膜１ｃを除去する。次に、熱酸化膜１ｂ上にフォトレジスト膜を形成し、レベルシフト回路形成領域を開口部とするマスクＭ２にパターニングする。
【００８０】
次に、マスクＭ２の開口部から第１半導体層１の所定の深さに、酸素イオンを注入する。
【００８１】
次に、図３（ｄ）に示すように、マスクＭ２を除去した後、高温でアニールして、酸素イオン注入領域を第２埋め込み酸化膜３ａに改質すると共に、イオン注入ダメージを回復させる。
【００８２】
図３（ｄ）以降は、通常の半導体装置の製造工程を用いて、第１半導体層１の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路を形成する。
【００８３】
以上で、図１に示す半導体装置１００が製造される。
【００８４】
図２（ａ）〜（ｄ）もしくは図３（ａ）〜（ｄ）に示す半導体装置１００の製造方法は、いずれも、第２埋め込み酸化膜３ａを、酸素イオン注入により形成している。これにより、上記したように半導体装置１００を容易に形成することができ、安価な半導体装置とすることができる。
【００８５】
（第２の実施形態）
第１実施形態では、ＳＯＩ構造半導体基板の埋め込み酸化膜上に高不純物濃度の第１不純物層が形成され、これにより、いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響が抑制された半導体装置およびその製造方法を示した。本実施形態は、ＳＯＩ構造半導体基板の埋め込み酸化膜下に、高不純物濃度の第２不純物領域が形成された半導体装置およびその製造方法に関する。以下、本実施形態について、図に基づいて説明する。
【００８６】
図４は、本実施形態における半導体装置１０１の模式的な断面図である。尚、図４の半導体装置１０１においても、図１２の半導体装置（高耐圧ＩＣ）９２と同様の部分については、同じ符号を付した。
【００８７】
図４に示す半導体装置１０１も、図１２の半導体装置９２と同様のインバータ駆動用高耐圧ＩＣである。図４の半導体装置１０１では、図１２の半導体装置９２と同様に、埋め込み酸化膜３を有するＳＯＩ構造半導体基板１０の主面側の第１半導体層１に、低電位（ＧＮＤ）基準回路、高電位（浮遊）基準回路およびレベルシフト回路が、それぞれ設けられている。また、ＧＮＤ基準回路、浮遊基準回路およびレベルシフト回路の各形成領域は、図４に示すように、ＳＯＩ基板１０の埋め込み酸化膜３と第１トレンチ４の側壁酸化膜により、互いに絶縁分離されている。このため、図４の半導体装置１０１においても、図１２の半導体装置９２と同様に、寄生トランジスタ動作が発生しない。
【００８８】
図４の半導体装置１０１では、図１２の半導体装置９２と異なり、ＧＮＤ基準回路とレベルシフト回路の境界部において、ｎ導電型の第２半導体層２における埋め込み酸化膜３下に、第２半導体層２と同じ導電型で不純物濃度が高い（ｎ＋）第２不純物領域２ａが形成されている。また、半導体装置１０１では、ＳＯＩ基板１０の主面側から埋め込み酸化膜３を貫通して第２不純物領域２ａに達する、第２トレンチ５が形成されている。第２トレンチ５の内部には、側壁絶縁膜５ｓを介して第２不純物領域２ａと同じ導電型の不純物を含有する多結晶シリコン５ｕが埋め込まれている。この第２トレンチ５に埋め込まれた多結晶シリコン５ｕを介して、第２不純物領域２ａの電位が、ＳＯＩ基板１０の主面側において固定されている。
【００８９】
図４の半導体装置１０１においても、図１２の半導体装置９２と同様にして、埋め込み酸化膜３を挟んで図１２に示した一種のコンデンサＣ１〜Ｃ３が形成されることになる。しかしながら図４の半導体装置１０１では、第１トレンチ４によって絶縁分離された一つの回路形成領域に急峻に変化する電圧が印加されても、高不純物濃度の第２不純物領域２ａが障害となり、近傍にある別の回路形成領域への影響が抑制される。
【００９０】
尚、第２不純物領域２ａの形成位置は、低電位（ＧＮＤ）基準回路とレベルシフト回路の境界部に限らず、例えば高電位（浮遊）基準回路とレベルシフト回路の境界部に形成されていても、同様の障害効果を発揮させることができる。第２不純物領域２ａの形成位置は、各回路の境界部以外としてもよいが、各回路の境界部に形成することで、第２不純物領域２ａによる電位固定効果を効率的に発揮させると共に、第２トレンチ５を介した主面側での電位固定を両立させても、回路設計上の自由度を最大限に確保することができる。また、図４に示す半導体装置１０１のように、第２トレンチ５に隣接して、第１第１トレンチ４が配置されてなることが好ましい。さらに、第２トレンチ５の幅は、第１第１トレンチ４の幅より大きいことが好ましい。これにより、後述するように、第１トレンチ４と第２トレンチ５を形成するためのエッチングを、同一工程により行うことができる。
【００９１】
図５に別の半導体装置１０２を示す。図４の半導体装置１０１では、第２不純物領域２ａがＧＮＤ基準回路とレベルシフト回路の境界部においてＳＯＩ基板１０の埋め込み酸化膜３下に形成されていた。これに対して、図５の半導体装置１０２では、第２半導体層２と同じ導電型で不純物濃度が高い（ｎ＋）第２不純物領域２ｂが、ＳＯＩ構造半導体基板１２の全面において、埋め込み酸化膜３下に形成されている。このように、第２不純物領域２ｂを埋め込み酸化膜３下の全面に形成することで、第２不純物領域２ｂによる電位固定効果を確実に発揮させると共に、第２トレンチ５を介した主面側での電位固定を両立させても、回路設計上の自由度を最大限に確保することができる。
【００９２】
図４，５に示す半導体装置１０１，１０２は、支持基板である第２半導体層２全体を高濃度にする場合に較べて、プロセス加工中における不純物の気相拡散を抑制することができ、この不純物拡散による第１半導体層１の表層部に形成される回路素子の特性ばらつきを低減することができる。また、他の電位固定方法として、第１半導体層１の表層部に回路素子を形成した後、必要な領域を裏面からエッチングし、金属膜で電位を固定する方法が考えられる。しかしながら、この裏面エッチングする方法に較べて、図４，５の半導体装置１０１，１０２における電位固定方法は、ＳＯＩ構造半導体基板１０，１２の応力変動を抑制することができ、この応力変動による回路素子の特性変動を低減することができる。
【００９３】
以上のようにして、図４，５の半導体装置１０１，１０２は、ＳＯＩ基板１０，１２の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、上記いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響が抑制された半導体装置とすることができる。
【００９４】
尚、半導体装置１０１，１０２は、埋め込み酸化膜３下の第２半導体層２に第２不純物領域２ａ，２ｂを形成するものであり、埋め込み酸化膜３上の第１半導体層１に形成する上記各回路の回路素子には影響が及ばず、回路設計は従来の半導体装置と同様に行うことができる。従って、回路設計上の自由度も、従来の図１２に示す半導体装置９２と同様に確保されている。
【００９５】
次に、図４に示す半導体装置１０１の製造方法を説明する。
【００９６】
図６〜８は、半導体装置１０１の特徴である第２不純物領域２ａと第２トレンチ５の形成方法を示す工程別断面図である。
【００９７】
図６（ａ）に示すように、基板貼り合わせ法によるＳＯＩ構造半導体基板１０を準備した後、第１半導体層１上に熱酸化膜１ｂ、窒化シリコン（ＳｉＮ）膜１ｃおよび酸化シリコン（ＳｉＯ）膜１ｄを順次堆積する。ＳｉＯ膜１ｄはトレンチエッチング時のマスクとして用いられ、ＳｉＮ膜１ｃはマスクとして用いられたＳｉＯ膜１ｄをエッチング後に除去するためのストッパとなる。エッチングマスクとして用いられるＳｉＯ膜１ｄの膜厚は、エッチング時の膜減り量を考慮して、厚く堆積させる。
【００９８】
次に、フォトレジストをマスクとして、ＳｉＮ膜１ｃとＳｉＯ膜１ｄにおける第１トレンチ４と第２トレンチ５の形成領域を開口する。この際、第２トレンチ５の幅ｔは、第１トレンチ４の幅ｓより大きく設定しておく。ＳｉＮ膜１ｃとＳｉＯ膜１ｄを完全に除去できるまでオーバーエッチングして、レジストマスクを除去する。
【００９９】
次に、図６（ｂ）に示すように、ＳｉＯ膜１ｄに対し選択比２０以上有するＳｉドライエッチング（ＳＦ６、Ｏ２を含む低温のＥＣＲエッチング処理）にて、第１半導体層１に第１トレンチ４と第２トレンチ５を形成する。
【０１００】
ここで、図９に、上記エッチングによるトレンチ幅とエッチングレートの関係を示す。図９の結果より、トレンチ幅が大きくなるほど、エッチングレートが増大する。第２トレンチ５の幅ｔが第１トレンチ４の幅ｓより大きく設定してあるのは、このトレンチ幅の違いによるエッチングレートの差を利用するためである。
【０１０１】
従って、図６（ｂ）に示すように、第１トレンチ４と第２トレンチ５のエッチングを同時に行うと、最初に幅の広い第２トレンチ５の先端が埋め込み酸化膜３に到達し、この段階で第１半導体層１のエッチングを終了する。
【０１０２】
続いて、図６（ｃ）に示すように、酸化膜エッチングを行い、埋め込み酸化膜３が露出している第２トレンチ５のみエッチングして、第２トレンチ５の先端を支持基板である第２半導体層２に到達させる。
【０１０３】
続いて、図７（ａ）に示すように、Ｓｉエッチングを行い、第１トレンチ４の先端を埋め込み酸化膜３に到達させる。その際には、第２トレンチ５の先端の支持基板である第２半導体層２も同時に削れる。
【０１０４】
次に、図７（ｂ）に示すように、トレンチマスクをそのまま利用して、第２トレンチ５の先端の第２半導体層２にリン（Ｐ）をイオン注入し、第２不純物領域２ａとなるリンイオン注入領域を形成する。尚、イオン注入時の加速電圧は、注入イオンがＳｉＯ膜１ｄ、ＳｉＮ膜１ｃおよび熱酸化膜１ｂからなる積層膜を通過できない範囲に設定する。
【０１０５】
次に、図７（ｃ）に示すように、熱酸化処理を行い、第１トレンチ４と第２トレンチ５に側壁酸化膜４ｓ，５ｓを形成する。この熱酸化処理によって、同時に第２半導体層２におけるリンイオン注入領域の拡散・活性化を行い、第２不純物領域２ａを形成する。
【０１０６】
次に、図８（ａ）に示すように、異方性のＳｉＯ２エッチングを用いて、前工程において第２トレンチ５の底に形成された酸化膜を除去する。エッチング条件は、側壁酸化膜４ｓ，５ｓおよび第１トレンチ４の底に露出する埋め込み酸化膜３を除去しない条件に設定する。
【０１０７】
次に、図８（ｂ）に示すように、ｎ導電型の不純物を高濃度に含有し（ｎ＋）導電性のある多結晶シリコン５ｕを全面に堆積して、第１トレンチ４と第２トレンチ５を埋め戻す。
【０１０８】
次に、図８（ｃ）に示すように、ＳｉＮ膜１ｃをストッパとして、ＣＭＰ（Chemical Mechanical Polishing）により、ＳＯＩ基板１０の上面に堆積した多結晶シリコン５ｕとＳｉＯ膜１ｄを除去する。
【０１０９】
図８（ｃ）以降は、通常の半導体装置の製造工程を用いて、第１半導体層１の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路を形成する。
【０１１０】
以上で、図４に示す半導体装置１０１が製造される。
【０１１１】
尚、図５に示す半導体装置１０２の製造については、第２不純物領域２ｂを、ＳＯＩ基板１２の準備段階において、予め形成しておく。すなわち、支持基板である第２半導体層２となる一方のシリコン（Ｓｉ）基板の表面に不純物を注入して第２不純物領域２ｂを形成し、第１半導体層１となるもう一方のシリコン（Ｓｉ）基板に対向させて、通常用いられる基板貼り合わせ法により貼り合わせる。この基板貼り合わせ時に、埋め込み酸化膜３が形成される。次に、第１半導体層１を所定の厚さに研磨する。これにより、埋め込み酸化膜３下に第２不純物領域２ｂが形成されたＳＯＩ構造半導体基板１２が形成される。
【０１１２】
このＳＯＩ基板１２を用いて、図７（ｂ）に示したイオン注入工程を除いた図６〜図８に示した工程を用いて、図５に示す半導体装置１０２が製造される。
【０１１３】
図６〜図８に示した半導体装置１０１，１０２の製造方法は、第１トレンチ４と第２トレンチ５を形成するためのエッチングを、同一工程で行っている。このため、半導体装置１０１，１０２を安価に製造することができる。
【０１１４】
（他の実施形態）
上記実施形態の半導体装置１００〜１０３は、いずれも、第１半導体層１と第２半導体層２がｎ導電型のＳＯＩ構造半導体基板１０〜１２を用いた半導体装置であった。しかしながら、本発明の半導体装置はこれに限らず、ｐ導電型のＳＯＩ構造半導体基板を用いた半導体装置であってもよい。尚、この場合には、上記実施形態において示した各図の導電型がすべて逆転する。
【０１１５】
また上記形態の半導体装置では、低電位基準回路をＧＮＤ（グランド）基準回路とし、高電位基準回路を浮遊基準回路とする、インバータ駆動用の高耐圧ＩＣであった。しかしながら、本発明の半導体装置はこれに限らず、低電位と高電位の２つの異なる基準電位回路とこれらを接続するレベルシフト回路が設けられてなる任意の半導体装置に適用することができる。
【図面の簡単な説明】
【０１１６】
【図１】第１実施形態における半導体装置の模式的な断面図である。
【図２】（ａ）〜（ｄ）は、図１の半導体装置の製造方法を説明する図で、図１の半導体装置の特徴である第１不純物層と第２埋め込み酸化膜の形成方法を示す工程別断面図である。
【図３】（ａ）〜（ｄ）は、図１の半導体装置の製造方法を説明する図で、トレンチを先に形成する場合の工程別断面図である。
【図４】第２実施形態における半導体装置の模式的な断面図である。
【図５】第２実施形態における別の半導体装置の模式的な断面図である。
【図６】（ａ）〜（ｃ）は、図４の半導体装置の特徴である第２不純物領域と第２トレンチの形成方法を示す工程別断面図である。
【図７】（ａ）〜（ｃ）は、図４の半導体装置の特徴である第２不純物領域と第２トレンチの形成方法を示す工程別断面図である。
【図８】（ａ）〜（ｃ）は、図４の半導体装置の特徴である第２不純物領域と第２トレンチの形成方法を示す工程別断面図である。
【図９】トレンチ幅とエッチングレートの関係を示す図である。
【図１０】（ａ）は、特許文献１に開示されているモータ制御用インバータのパワー部分を中心に説明する回路構成図である。（ｂ）は、（ａ）で用いられる高耐圧ＩＣ（ＨＶＩＣ）の内部構成ユニットのブロック図である。
【図１１】特許文献２に開示されている従来の高耐圧ＩＣを示す図である。
【図１２】誘電体分離構造の高耐圧ＩＣとして、ＳＯＩ基板とトレンチ分離を用いた従来のインバータ駆動用高耐圧ＩＣを示す図である。
【図１３】ＳＯＩ−ＲＥＳＵＲＦ構造を説明する図である。
【図１４】（ａ），（ｂ）は、ＧＮＤ基準回路形成領域における空乏層の拡がりを示す図である。
【符号の説明】
【０１１７】
９０〜９２，１００〜１０２  半導体装置（高耐圧ＩＣ）
１０〜１２  ＳＯＩ構造半導体基板
１  第１半導体層
１ａ  第１不純物層
２  第２半導体層（支持基板）
２ａ，２ｂ  第２不純物領域
３  埋め込み酸化膜
３ａ  第２埋め込み酸化膜
４  （第１）トレンチ
４ｓ  側壁酸化膜
５  第２トレンチ
５ｓ  側壁絶縁膜（酸化膜）
５ｕ  多結晶シリコン
【図１】
2006093229.tif 000003
【図２】
2006093229.tif 000004
【図３】
2006093229.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2006093229.tif 000009
【図８】
2006093229.tif 000010
【図９】
2006093229.tif 000011
【図１０】
2006093229.tif 000012
【図１１】
2006093229.tif 000013
【図１２】
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【図１３】
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【図１４】
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