(57)【要約】【課題】  入出力端子を複数の群に分離して、群ごとに任意に選択してハイ・レベルに設定することが可能なＰＤＰデータドライバを提供する。【解決手段】  開示されるＰＤＰデータドライバは、順次配列された複数のデータドライバＩＣで構成され、各データドライバＩＣの出力制御用回路１０３Ａにおいて、入出力端子を画面を構成する複数の色の順に順次配列して複数の群に分離するとともに、各入出力に対応して第１のゲート列ＧＡ１，…，ＧＡ３ｎと第２のゲート列ＧＢ１，…，ＧＢ３ｎとを順次設け、第１のゲート列において、第１の制御入力ＨＢＬＫ１〜ＨＢＬＫ３に応じて複数の群ごとに、入力データをそのまま出力するか又はハイ・レベルに設定するかの制御を行い、第２のゲート列において、第２の制御入力ＬＢＬＫに応じて第１のゲート列のすべての出力をそのまま転送するか又はロウ・レベルに設定するかの制御を行う。【選択図】  図１
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【特許請求の範囲】
【請求項１】
プラズマディスプレイパネル（以下、ＰＤＰと略す）のデータ電極群を表示データに従って駆動するＰＤＰデータドライバを、順次配列された複数のデータドライバＩＣで構成するとともに、各データドライバＩＣの出力制御用回路において、
入出力端子をＰＤＰの画面を構成する複数の色の表示セルの順に順次配列して前記色ごとの複数の群に、または前記複数の色のいくつかを同じ群とした複数の群に分離するとともに、各入出力に対応して第１のゲート列を設け、前記第１のゲート列において、第１の制御入力に応じて前記複数の群ごとに、入力データをそのまま出力するか、またはハイ・レベルあるいはロウ・レベルに設定するかの制御を行うように構成されていることを特徴とするＰＤＰデータドライバ。
【請求項２】
前記第１のゲート列に続いて第２のゲート列を設け、該第２のゲート列において、第２の制御信号に応じて前記第１のゲート列のすべての出力データをそのまま出力するか、またはハイ・レベルあるいはロウ・レベルに設定するかの制御を行うように構成されていることを特徴とする請求項１記載のＰＤＰデータドライバ。
【請求項３】
前記第１のゲート列に続いて第２のゲート列を設け、該第２のゲート列において、第２の制御信号に応じて前記複数の群ごとに、対応する前記第１のゲート列の出力データをそのまま出力するか、またはハイ・レベルあるいはロウ・レベルに設定するかの制御を行うように構成されていることを特徴とする請求項１記載のＰＤＰデータドライバ。
【請求項４】
前記画面を構成する複数の色が赤，緑，青の３色であり、前記複数の群が前記３色に対応する３群からなることを特徴とする請求項１乃至３のいずれか一記載のＰＤＰデータドライバ。
【請求項５】
前記画面を構成する複数の色が赤，緑，青の３色であり、前記複数の群が前記３色のうち２色に対応する第１の群とその他の色に対応する第２の群とからなることを特徴とする請求項１乃至３のいずれか一記載のＰＤＰデータドライバ。
【請求項６】
ＰＤＰのデータ電極群を表示データに従って駆動するＰＤＰデータドライバを、順次配列された複数のデータドライバＩＣで構成するとともに、各データドライバＩＣの出力制御用回路において、入出力端子をＰＤＰの画面を構成する複数の色の表示セルの順に順次配列して前記色ごとの複数の群に分離するとともに、各入出力に対応して第１のゲート列と第２のゲート列とを順次設け、
前記第１のゲート列において、第１の制御入力に応じて第１の群ごとに、入力データをそのまま出力するかまたはハイ・レベルに設定するかの制御を行い、第１のタイミング調整入力に応じて、前記ハイ・レベルのタイミングを設定する制御を行うとともに、第２のゲート列において、第２の制御入力に応じて第１の群ごとに、前記第１のゲート列の対応する出力データをそのまま転送するかまたはロウ・レベルに設定するかの制御を行い、第１のタイミング調整入力に応じて、前記ロウ・レベルのタイミングを設定する制御を行い、前記第１のゲート列において、第１の制御入力に応じて第２の群ごとに、入力データをそのまま出力するかまたはハイ・レベルに設定するかの制御を行い、第２のタイミング調整入力に応じて、前記ハイ・レベルのタイミングを設定する制御を行うとともに、第２のゲート列において、第２の制御入力に応じて第２の群ごとに、前記第１のゲート列の対応する出力データをそのまま転送するかまたはロウ・レベルに設定するかの制御を行い、第２のタイミング調整入力に応じて、前記ロウ・レベルのタイミングを設定する制御を行い、前記第１のゲート列において、第１の制御入力に応じて第３の群ごとに、入力データをそのまま出力するかまたはハイ・レベルに設定するかの制御を行い、第３のタイミング調整入力に応じて、前記ハイ・レベルのタイミングを設定する制御を行うとともに、第２のゲート列において、第２の制御入力に応じて第３の群ごとに、前記第１のゲート列の対応する出力データをそのまま転送するかまたはロウ・レベルに設定するかの制御を行い、第３のタイミング調整入力に応じて、前記ロウ・レベルのタイミングを設定する制御を行うように構成されていることを特徴とするＰＤＰデータドライバ。
【請求項７】
前記画面を構成する複数の色が赤，緑，青の３色であり、前記複数の群が前記３色に対応する３群からなることを特徴とする請求項６記載のＰＤＰデータドライバ。
【請求項８】
請求項１乃至５のいずれか一記載のＰＤＰデータドライバを備え、ＰＤＰの予備放電期間において走査電極に鋸歯状波からなる予備放電パルスを印加して走査電極と維持電極及びデータ電極との間に予備放電を発生させたのち、予備放電パルス印加中に前記ＰＤＰデータドライバによって前記複数の群ごとにデータ電極をハイ・レベルに設定する制御を行って予備放電を終了させることによって、前記予備放電の終止時期を前記複数の群ごとに制御するように構成されていることを特徴とするＰＤＰの駆動方法。
【請求項９】
請求項１乃至５のいずれか一記載のＰＤＰデータドライバを備え、ＰＤＰの書き込み放電期間において、各データ電極に対する表示データの入力中に、前記ＰＤＰデータドライバによって、各データ電極を前記複数の群ごとにタイミングをずらしてロウ・レベルに設定する制御を行うことによって、各データ電極に対するデータパルスの印加タイミングを前記複数の群ごとにずらす制御を行うように構成されていることを特徴とするＰＤＰの駆動方法。
【請求項１０】
互いに平行な走査電極と維持電極とからなる電極対を複数備えた第１の基板と、前記電極対に直交するように複数のデータ電極を備えた第２の基板とを対向して配置し、駆動用回路によって前記電極対とデータ電極とを駆動して、両基板間の前記電極対とデータ電極との交点ごとに形成された表示セルを発光させるように構成されたＰＤＰに対して、アナログ画像信号またはディジタル画像信号をフォーマット変換して形成したディジタル画像情報を信号処理して前記ＰＤＰを駆動するための信号を出力するディジタル信号処理用回路と制御用回路及び電源用回路とを付加して形成したプラズマ表示装置であって、
前記データ電極を駆動するための駆動用回路が、請求項１乃至７のいずれか一記載のＰＤＰデータドライバからなることを特徴とするプラズマ表示装置。
【請求項１１】
互いに平行な走査電極と維持電極とからなる電極対を複数備えた第１の基板と、前記電極対に直交するように複数のデータ電極を備えた第２の基板とを対向して配置し、駆動用回路によって前記電極対とデータ電極とを駆動して、両基板間の前記電極対とデータ電極との交点ごとに形成された表示セルを発光させるように構成されたＰＤＰに対して、アナログ画像信号またはディジタル画像信号をフォーマット変換して形成したディジタル画像情報を信号処理して前記ＰＤＰを駆動するための信号を出力するディジタル信号処理用回路と制御用回路及び電源用回路とを付加して形成したプラズマ表示装置において、
前記ＰＤＰを、請求項８または９記載のＰＤＰの駆動方法によって駆動することを特徴とするプラズマ表示装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、プラズマディスプレイパネル（ＰＤＰ）用のデータドライバと、ＰＤＰの駆動方法、及びこれらを用いたプラズマ表示装置とプラズマ表示装置の制御方法とに関する。
【背景技術】
【０００２】
プラズマディスプレイパネル（以下、ＰＤＰと略す）は、一般に薄型構造であって、ちらつきがなく表示コントラスト比が大きく、また、大画面化することが比較的容易であり、応答速度が速いとともに、自発光型であって、蛍光体の選択に応じて多色発光も可能である等の、多くの特徴を有している。
このため近年において、ＰＤＰは、コンピュータ関連の表示装置、及び家庭用薄型テレビ受像機等の分野において、広く利用されるようになっている。
【０００３】
ＰＤＰには、その動作方式に応じて、電極が誘電体で被覆されていて、間接的に交流放電の状態で動作させる交流放電型のものと、電極が放電空間に露出していて、直流放電の状態で動作させる直流放電型のものとがある。
さらに交流放電型には、駆動方式として、放電セルのメモリ機能を利用するメモリ動作型のものと、放電セルのメモリ機能を利用しないリフレッシュ動作型のものとがある。
リフレッシュ動作型の場合は、表示容量が大きくなると輝度が低下するため、主として小型の表示容量の小さいＰＤＰの場合に使用されている。近年において薄型テレビ受像機に用いられているのは、主として、交流放電メモリ動作型のものである。
【０００４】
図１５は、一般的な交流放電メモリ動作型ＰＤＰにおける、一つの表示セルの構成を断面図によって示したものである。
交流放電メモリ動作型ＰＤＰの各表示セルは、図１５に示すように、ガラスからなる背面絶縁基板１と、ガラスからなる前面絶縁基板２と、前面絶縁基板２上に形成された透明な走査電極３と、同じく透明な維持電極４と、走査電極３に重なるように配置されたトレース電極５と、維持電極４に重なるように配置されたトレース電極６と、背面絶縁基板１上に、走査電極３及び維持電極４と直交して形成されたデータ電極７と、ヘリウム（Ｈ），ネオン（Ｎｅ），及びキセノン（Ｘｅ）等、又はこれらの混合ガスからなる放電ガスが充填されている放電ガス空間８と、放電ガス空間８を確保するとともに、表示セルを区切るための隔壁９と、放電ガスの放電によって発生した紫外線を可視光線１０に変換する蛍光体１１と、走査電極３及び維持電極４を覆う誘電体膜１２と、誘電体膜１２を放電から保護するための酸化マグネシウム（ＭｇＯ）等からなる保護層１３と、データ電極７を覆う誘電体膜１４とから概略構成されている。
【０００５】
次に、選択された表示セルの放電動作について、図１５を参照して説明する。
走査電極３とデータ電極７との間に、放電しきい値を超えるパルス電圧を印加して放電を開始させると、このパルス電圧の極性に対応して、正負の電荷が誘電体膜１２と誘電体膜１４の表面に吸引されて電荷の堆積を生じる。この電荷の堆積に起因する等価的な内部電圧である壁電圧は、パルス電圧と逆極性になるため、放電の成長とともに表示セル内部の実効電圧が低下し、印加されるパルス電圧が一定値を保持していても放電を維持することができず、遂には放電が停止する。
この後に、隣接する走査電極３と維持電極４との間に、壁電圧と同極性のパルス電圧である維持パルスを印加すると、壁電圧の分が実効電圧として重畳されるため、維持パルスの電圧振幅が小さくても、放電しきい値を超えて放電することができる。従って、維持パルスを走査電極３と維持電極４の間に印加し続けることによって、放電を維持することが可能となる。
この機能が放電セルのメモリ機能である。また、走査電極３又は維持電極４に、壁電圧を中和するような幅の広い低電圧パルス、又は幅の狭い維持パルス電圧程度のパルスである細幅消去パルスや、その変移時間が数Ｖ／マイクロ秒程度の緩やかなパルスを印加することによって、上述の維持放電を停止させることができる。
【０００６】
次に、図１６を参照して、従来のＰＤＰの駆動装置の構成を説明する。図１６においては、従来のＰＤＰの駆動装置の一例を、ブロック図によって示している。
ＰＤＰ２１には、その一方の面に、互いに平行な維持電極群４２及び走査電極群５３が設けられているとともに、対向面に、維持電極群４２及び走査電極群５３と直交する方向にデータ電極群３２が設けられていて、維持電極及び走査電極とデータ電極とのそれぞれの交点の位置に、表示セル２２が形成されるようになっている。維持電極Ｘは、各走査電極Ｙ１，Ｙ２，Ｙ３，…，Ｙｎ（ｎは任意の正の整数）に対応してこれに接近して設けられ、一端が互いに共通に接続されている。
【０００７】
次に、従来のＰＤＰの駆動装置における、表示セル２２を駆動するために必要な複数種類のドライバ回路や、これらドライバ回路を制御するための制御回路の構成を説明する。
表示セル２２のアドレス放電を目的として、１ライン分のデータ電極群３２のデータ駆動を行うデータドライバ３１と、表示セル２２の維持放電を目的として維持電極群４２に対して共通に維持放電を行わせる維持側ドライバ回路４０と、走査電極群５３に対して共通に維持放電を行わせる走査側ドライバ回路５０とが設けられている。
さらに、アドレス期間において選択書き込み放電を行う目的で、走査電極Ｙ１〜Ｙｎからなる走査電極群５３に対して順次、走査を行う走査ドライバ５５が設けられている。走査ドライバ５５は、走査側ドライバ回路５０によって、自身の供給電源に維持パルスを印加して維持放電を行わせる。
【０００８】
制御回路６１は、データドライバ３１，維持側ドライバ回路４０，走査側ドライバ回路５０，走査ドライバ５５及びＰＤＰ２１の動作のすべてを制御する。
制御回路６１の主要部は、表示データ制御部６２と駆動タイミング制御部６３とから構成されている。表示データ制御部６２は、外部から入力される表示データを、ＰＤＰ２１を駆動するためのデータに並べ替える機能と、並べ替えられた表示データ列を一旦格納しておいて、アドレス放電時に走査ドライバ５５の順次走査に合わせてデータドライバ３１に表示データＤＡＴＡとして転送する機能とを有している。駆動タイミング制御部６３は、外部から入力されるドットクロック等の各種信号を、ＰＤＰ２１を駆動するための内部制御信号に変換して、各ドライバとドライバ回路を制御する。
【０００９】
次に、図１７を参照して、従来のＰＤＰの駆動装置における、駆動シーケンスについて説明する。図１７は、従来のＰＤＰの駆動装置において、１フィールドに複数のサブフィールドを形成した状態を示すタイムチャートである。
図１７においては、例えば、１６．７ｍｓの期間を有する１フィールドを分割して形成される順次異なる重みを有するサブフィールド（以下、ＳＦと略す）の数を８に設定している。そしてこれらサブフィールドを適当に組み合わせて駆動シーケンスを規定することによって、２５６階調を表示できるようにしている。
それぞれのサブフィールドは、そのサブフィールドの重みに応じた表示データの書き込みを行う走査期間と、書き込み指定がなされた表示データを表示する維持放電期間とに分かれており、各サブフィールドを重ね合わせて１フィールドの画像を表示するようになっている。
【００１０】
図１８は、ある重みを持つサブフィールドの詳細な動作を示したものであって、維持電極Ｘに印加される共通の維持電極駆動波形Ｗｘと、走査電極Ｙ１〜Ｙｎに印加される走査電極駆動波形Ｗｙ１〜Ｗｙｎと、データ電極Ｄ１〜Ｄｋに印加されるデータ電極駆動波形Ｗｄｉ（１≦ｉ≦ｋ）とを示している。
サブフィールドの１周期は、走査期間と維持放電期間とで構成され、走査期間は、予備放電期間と書き込み放電期間とで構成されていて、これらを繰り返すことによって、所望の映像表示を実現するようになっている。なお、予備放電期間は、必要に応じて使用されるものであって、省略してもよい。
【００１１】
予備放電期間は、書き込み放電期間において安定した書き込み放電を実現するために、放電ガス空間内に活性粒子及び壁電荷を生成するための期間であって、ＰＤＰの全表示セルを同時に放電させる予備放電パルスと、予備放電パルスの印加によって生成された壁電荷のうちの、書き込み放電及び維持放電を阻害する電荷を消滅させるための予備放電消去パルスとによって形成される。
また、維持放電期間は、書き込み放電期間において書き込み放電を行った表示セルにおいて所望の輝度を得るために、メモリ動作を利用した維持放電を行って発光させる期間である。
【００１２】
予備放電期間においては、まず維持電極Ｘに対して予備放電パルスＰｐを印加して、すべての表示セルにおいて放電を起こさせる。その後、走査電極Ｙ１〜Ｙｎに予備放電消去パルスＰｐｅを印加して消去放電を発生させて、予備放電パルスによって堆積した壁電荷を消去する。
続いて、書き込み放電期間では、走査電極Ｙ１〜Ｙｎに走査パルスＰｗを線順次に印加し、さらに映像表示データに対応してデータ電極Ｄｉ（１≦ｉ≦ｋ）にデータパルスＰｄを選択的に印加して、表示すべきセルにおいて書き込み放電を発生させて壁電荷を生成する。
続いて、維持放電期間において、書き込み放電を起こした表示セルのみが、維持パルスＰｃ及びＰｓによって継続的に維持放電を発生させる。最後の維持放電が最終維持パルスＰｃｅによって行われたのち、維持放電消去パルスＰｓｅによって、形成されていた壁電荷を消去し、維持放電を停止させることによって１面の発光動作が完了する。
なお、ＰＤＰの輝度は放電回数、すなわちパルス電圧の単位時間内の繰り返し数に比例する。
【００１３】
次に、従来のＰＤＰにおける、アドレス放電を発生させるためのアドレスドライバ回路の動作について、さらに詳細に説明する。
図１６に示されたデータドライバ３１は、一般に、表示データ出力端子を数十から数百持つＰＤＰデータドライバＩＣを複数個用いて構成されている。
ＰＤＰデータドライバＩＣ（以下、単にデータドライバＩＣと略す）は、ＰＤＰパネルに，表示データに応じたデータパルスを出力する機能を有している。一般に、データドライバＩＣは、データパルスを出力する端子を数十から数百持ち、そのデータパルスは、ハイ・レベル又はロウ・レベルの２値からなっている。
【００１４】
データドライバＩＣは、例えば、図１９に示されるように、シフトレジスタ１０１と、ラッチ回路１０２と、出力制御回路１０３と、高耐圧バッファ１０４とから概略構成されている。
シフトレジスタ１０１は、１個又は複数個の表示データ入力端子から入力される表示データＤＡＴＡ１０５を、クロックＣＬＫ１０６によって転送して保持する機能を持っている。ラッチ回路１０２はレジスタからなり、シフトレジスタ１０１に蓄積された表示データを、ラッチ入力端子ＬＥ１０７からのラッチ信号によって取り込んで保持する機能を持つ。ラッチ回路１０２に取り込まれた表示データは、出力制御回路１０３と高耐圧バッファ１０４を経てデータパルスとして出力端子１０８から出力される。
【００１５】
一般に、出力制御回路１０３は、データドライバＩＣの全データパルス出力をハイ・レベルに設定する（以下、ハイ・ブランクという）ためのハイ・ブランキング信号を入力するハイ・ブランク制御端子ＨＢＬＫ１０９と、全データパルスをロウ・レベルに設定する（以下、ロウ・ブランクという）ためのロウ・ブランキング信号を入力するロウ・ブランク制御端子ＬＢＬＫ１１０とを備えている。ただし、ハイ・ブランク制御端子ＨＢＬＫ１０９及びロウ・ブランク制御端子ＬＢＬＫ１１０とは、全データパルス出力を同時に制御することを目的としているので、各データドライバＩＣには、それぞれ１端子のみを具備している。
【００１６】
データドライバＩＣの出力制御回路１０３と高耐圧バッファ１０４は、例えば、図２０に示されるような構成を有している。
出力制御回路１０３は、図２０に示されるように、バッファ列Ｂａ１，Ｂａ２，Ｂａ３，…，Ｂａ（ｎ−２) ，Ｂａ（ｎ−１），Ｂａｎと、ナンド回路からなるゲート列Ｇａ１，Ｇａ２，Ｇａ３，…，Ｇａ（ｎ−２) ，Ｇａ（ｎ−１），Ｇａｎと、ナンド回路からなるゲート列Ｇｂ１，Ｇｂ２，Ｇｂ３，…，Ｇｂ（ｎ−２) ，Ｇｂ（ｎ−１），Ｇｂｎとを備えている。
ゲート列Ｇａ１，Ｇａ２，Ｇａ３，…，Ｇａ（ｎ−２) ，Ｇａ（ｎ−１），Ｇａｎを構成するすべてのナンドゲードは、一方の入力を、それぞれ前段のバッファ列Ｂａ１，Ｂａ２，ＢＡａ，…，Ｂａ（ｎ−２) ，Ｂａ（ｎ−１），Ｂａｎを経て入力データＩＤＡＴＡ１，ＩＤＡＴＡ２，ＩＤＡＴＡ３，…，ＩＤＡＴＡ（ｎ−２) ，ＩＤＡＴＡ（ｎ−１），ＩＤＡＴＡｎに接続され、他方の入力を並列にハイ・ブランク制御端子ＨＢＬＫに接続されている。
さらに、ゲート列Ｇｂ１，Ｇｂ２，Ｇｂ３，…，Ｇｂ（ｎ−２) ，Ｇｂ（ｎ−１），Ｇｂｎを構成するすべてのナンドゲードは、一方の入力を、それぞれ前段のゲート列Ｇａ１，Ｇａ２，Ｇａ３，…，Ｇａ（ｎ−２) ，Ｇａ（ｎ−１），Ｇａｎの出力に接続され、他方の入力を並列にロウ・ブランク制御端子ＬＢＬＫに接続されている。
【００１７】
また、高耐圧バッファ１０４は、入力をそれぞれ前段のゲート列Ｇｂ１，Ｇｂ２，Ｇｂ３，…，Ｇｂ（ｎ−２) ，Ｇｂ（ｎ−１），Ｇｂｎの出力に接続され、出力をそれぞれ出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴ（ｎ−２) ，ＯＵＴ（ｎ−１），ＯＵＴｎに接続されるとともに、高圧電源と接地間に接続された、高耐圧のバッファ回路Ｂｂ１，…，Ｂｂｎからなっている。
【００１８】
図２０に示す回路では、ハイ・ブランク制御端子ＨＢＬＫとロウ・ブランク制御端子ＬＢＬＫはともにロウ・アクティブのため、ともにハイ・レベルのときは、前段のラッチ回路から入力される表示データＩＤＡＴＡ１〜ＩＤＡＴＡｎはそのまま出力される。ハイ・ブランク制御端子ＨＢＬＫのみアクティブ（ロウ・レベル）に設定されると、入力データに関係なく全出力がハイ・レベル（ハイ・ブランク）となる。また、ロウ・ブランク制御端子ＬＢＬＫをアクティブ（ロウ・レベル）に設定すると、入力データに関係なく全出力がロウ・レベル（ロウ・ブランク）となる。
ここで、ハイ・ブランクの状態では、データ電極をハイ・レベル（例えば８０Ｖ程度）にすることによって、データ電極と走査電極間の電圧が低下するので、両電極間の対向放電が停止するように制御される。また、ロウ・ブランクの状態では、データ電極におけるデータパルスの印加を強制的に終了する。
なお、このようなデータドライバＩＣについては、例えば非特許文献１にも記載されている。ただし非特許文献１においては、データドライバの出力電圧をハイ・レベル，ロウ・レベル又はハイ・インピーダンスに制御することが記載されているが、本発明においては、出力電圧をハイ・レベルとロウ・レベルに制御する点のみを対象としている。
【００１９】
図２１は、データドライバＩＣと、ＰＤＰとの一般的な接続方法を示したものである。
図２１に示されるように、ＰＤＰ２１においては、データ電極が、赤表示セル，緑表示セル，青表示セル（以降、赤をＲ，緑をＧ，青をＢと表示する）ごとにあって、その順序で配列されており、これに対してデータドライバＩＣの出力端子を順次接続する。
ＰＤＰ２１においては、上述のように、アドレス期間において、データ電極にデータパルスを印加して表示すべきセルの選択を行うが、このとき、制御回路６１から各データドライバＩＣに対して、表示データＤＡＴＡ，クロックＣＬＫ，ラッチ信号，ハイ・ブランキング信号及びロウ・ブランキング信号等をそれぞれの入力端子に入力し、これによってデータドライバ３１はＰＤＰ２１へデータパルスを出力する。
【非特許文献１】ＮＥＣペーパ・マシン：μＰＤ１６３７３，日本電気株式会社  汎用デバイス事業本部  販売技術支援グループ発行，March 2001（ｐ．５，真理値表３（ドライバ部）他参照）
【発明の開示】
【発明が解決しようとする課題】
【００２０】
ＰＤＰは、ＲＧＢの各色のセルで構成されていて、各セルにはＲＧＢのいずれかの色の蛍光体が塗布されている。ＲＧＢの各色の蛍光体は、物性的な特性が異なるため、各色ごとのセルの電圧特性が異なるものとなる場合がある。
この際、色ごとの電圧特性の差が大きいと、表示時に誤点灯が生じるため、表示品位が低下したり、あるいは必要なパネル駆動電圧が上昇するために駆動回路素子の耐電圧を高めることが必要になって製品のコストアップを招くといった問題を生じることになる。
【００２１】
これに対して、ＰＤＰにおいて、ＲＧＢの各色のセルを独立に駆動できるのはデータ電極なので、書き込み期間以外の各期間において、ＲＧＢに対応する各色のセルのデータ電極にそれぞれ独立に駆動パルスを印加することによって、各色の電圧特性を補償する駆動方法が考えられる。
この場合、図２１に示されたようなＰＤＰ２１とデータドライバ３１との接続関係の場合に、ＲＧＢの各色のセルにそれぞれ独立に駆動パルスを印加するためには、データドライバに表示データを入力して、データドライバの各色の出力端子ごとにパルス出力のオン／オフを制御することが必要となる。
しかしながら、データドライバを構成するデータドライバＩＣのシフトレジスタへ表示データを転送するためには、数μｓｅｃの時間が必要なため、ＲＧＢの各色ごとに独立に制御できるようにするためには、パルス切り替え時に、このようなデータ転送時間が必要になるという制約が発生することになる。
【００２２】
このような問題を回避するための方法として、図２２に示すように、ＰＤＰの各色ごとに、データドライバを分離してそれぞれ独立に設けることが考えられる。一般的なデータドライバＩＣには、前述のように、その全出力端子を強制的にハイ・レベル又はロウ・レベルに設定する機能があるので、この機能を利用すれば、データ転送を行うことなしに、データ電極に駆動パルスを印加することが可能となる。この場合は、図２１に示された接続では、ＲＧＢの各色ごとに独立に制御することができないので、図２２に示すようにデータドライバを各色ごとに独立して設けることによって、ＲＧＢの各色ごとに独立に制御することが可能になる。
【００２３】
しかしながら、ＰＤＰとデータドライバＩＣとの間で図２２に示すような接続を行おうとすると、データドライバ３１からＰＤＰ２１までの配線が複雑になるというデメリットが発生する。
一般に、データドライバ３１とＰＤＰ２１との接続は、フレキシブルプリント基板（以降、ＦＰＣと略す）等によって接続する方法がとられている。そこで、データドライバＩＣを搭載したプリント基板とＰＤＰとを接続するＦＰＣ内において、図２２に示すような接続を行おうとすると、プリント基板の形状が大きくなるか、又はプリント基板の層数を増加させることが必要となって、コストアップが避けられないことになる。
【００２４】
特に、最近のＰＤＰでは、コストダウンのためにデータドライバＩＣを直接、ＦＰＣ上に実装するＣＯＦ（Chip On Film）やＴＣＰ（Tape Carrier Package  ) 等を用いるのが一般的であり、このような場合に、図２２に示されたような配線を行うためには、最低３個のデータドライバＩＣをＦＰＣ上に実装することが必要となってＦＰＣの形状が大きくなり、そのため、プリント基板上にデータドライバＩＣを実装するよりもコストアップになってしまうことになる。
さらに、ＦＰＣ上で図２２に示されたように配線を引き回すためには、両面ＦＰＣを使用する必要があるため、さらにコストアップになるので、現実的にはこのような形態をとることは不可能である。また、ＦＰＣに、出力端子数を少なくした複数個のデータドライバＩＣを搭載することも考えられるが、この場合はＩＣの使用数が増加するため、コストアップになることを避けられない。
【００２５】
この発明は上述の事情に鑑みてなされたものであって、ＰＤＰにおけるＲＧＢの各色の蛍光体の電圧特性の違い等の補償をコストアップなしに実現することを可能にする、ＰＤＰ用のデータドライバと、これを用いたプラズマ表示装置及びプラズマ表示装置の制御方法を提供することを目的としている。
【課題を解決するための手段】
【００２６】
上記課題を解決するため、請求項１記載の発明はＰＤＰデータドライバに係り、プラズマディスプレイパネル（以下、ＰＤＰと略す）のデータ電極群を表示データに従って駆動するＰＤＰデータドライバを、順次配列された複数のデータドライバＩＣで構成するとともに、各データドライバＩＣの出力制御用回路において、入出力端子をＰＤＰの画面を構成する複数の色の表示セルの順に順次配列して上記色ごとの複数の群に、または上記複数の色のいくつかを同じ群とした複数の群に分離するとともに、各入出力に対応して第１のゲート列を設け、上記第１のゲート列において、第１の制御入力に応じて上記複数の群ごとに、入力データをそのまま出力するか、またはハイ・レベルあるいはロウ・レベルに設定するかの制御を行うように構成されていることを特徴としている。
【００２７】
また、請求項２記載の発明は、請求項１記載のＰＤＰデータドライバに係り、上記第１のゲート列に続いて第２のゲート列を設け、該第２のゲート列において、第２の制御信号に応じて上記第１のゲート列のすべての出力データをそのまま出力するか、またはハイ・レベルあるいはロウ・レベルに設定するかの制御を行うように構成されていることを特徴としている。
なお、上記第１のゲート列が上記第１の制御信号に応じて上記複数の群ごとに入力データをそのまま出力するかまたはハイレベルに設定するかの制御を行うときは、上記第２のゲート列は上記第２の制御信号に応じて上記第１のゲート列のすべての出力をそのまま出力するかまたはロウレベルに設定するかの制御を行うように構成されていることが望ましい。
また、上記第１のゲート列が上記第１の制御信号に応じて上記複数の群ごとに入力データをそのまま出力するかまたはロウレベルに設定するかの制御を行うときは、上記第２のゲート列は上記第２の制御信号に応じて上記第１のゲート列のすべての出力をそのまま出力するかまたはハイレベルに設定するかの制御を行うように構成されていることが望ましい。
【００２８】
また、請求項３記載の発明は、請求項１記載のＰＤＰデータドライバに係り、上記第１のゲート列に続いて第２のゲート列を設け、該第２のゲート列において、第２の制御信号に応じて上記複数の群ごとに、対応する上記第１のゲート列の出力データをそのまま出力するか、またはハイ・レベルあるいはロウ・レベルに設定するかの制御を行うように構成されていることを特徴としている。
【００２９】
また、請求項４記載の発明は、請求項１乃至３のいずれか一記載のＰＤＰデータドライバに係り、上記画面を構成する複数の色が赤，緑，青の３色であり、上記複数の群が上記３色に対応する３群からなることを特徴としている。
【００３０】
また、請求項５記載の発明は、請求項１乃至３のいずれか一記載のＰＤＰデータドライバに係り、上記画面を構成する複数の色が赤，緑，青の３色であり、上記複数の群が上記３色のうち２色に対応する第１の群とその他の色に対応する第２の群とからなることを特徴としている。
【００３１】
また、請求項６記載の発明はＰＤＰデータドライバに係り、ＰＤＰのデータ電極群を表示データに従って駆動するＰＤＰデータドライバを、順次配列された複数のデータドライバＩＣで構成するとともに、各データドライバＩＣの出力制御用回路において、入出力端子をＰＤＰの画面を構成する複数の色の表示セルの順に順次配列して上記色ごとの複数の群に分離するとともに、各入出力に対応して第１のゲート列と第２のゲート列とを順次設け、上記第１のゲート列において、第１の制御入力に応じて第１の群ごとに、入力データをそのまま出力するかまたはハイ・レベルに設定するかの制御を行い、第１のタイミング調整入力に応じて、上記ハイ・レベルのタイミングを設定する制御を行うとともに、第２のゲート列において、第２の制御入力に応じて第１の群ごとに、上記第１のゲート列の対応する出力データをそのまま転送するかまたはロウ・レベルに設定するかの制御を行い、第１のタイミング調整入力に応じて、上記ロウ・レベルのタイミングを設定する制御を行い、上記第１のゲート列において、第１の制御入力に応じて第２の群ごとに、入力データをそのまま出力するかまたはハイ・レベルに設定するかの制御を行い、第２のタイミング調整入力に応じて、上記ハイ・レベルのタイミングを設定する制御を行うとともに、第２のゲート列において、第２の制御入力に応じて第２の群ごとに、上記第１のゲート列の対応する出力データをそのまま転送するかまたはロウ・レベルに設定するかの制御を行い、第２のタイミング調整入力に応じて、上記ロウ・レベルのタイミングを設定する制御を行い、上記第１のゲート列において、第１の制御入力に応じて第３の群ごとに、入力データをそのまま出力するかまたはハイ・レベルに設定するかの制御を行い、第３のタイミング調整入力に応じて、上記ハイ・レベルのタイミングを設定する制御を行うとともに、第２のゲート列において、第２の制御入力に応じて第３の群ごとに、上記第１のゲート列の対応する出力データをそのまま転送するかまたはロウ・レベルに設定するかの制御を行い、第３のタイミング調整入力に応じて、上記ロウ・レベルのタイミングを設定する制御を行うように構成されていることを特徴としている。
【００３２】
また、請求項７記載の発明は、請求項５記載のＰＤＰデータドライバに係り、上記画面を構成する複数の色が赤，緑，青の３色であり、上記複数の群が上記３色に対応する３群からなることを特徴としている。
【００３３】
また、請求項８記載の発明はＰＤＰの駆動方法に係り、請求項１乃至５のいずれか一記載のＰＤＰデータドライバを備え、ＰＤＰの予備放電期間において走査電極に鋸歯状波からなる予備放電パルスを印加して走査電極と維持電極及びデータ電極との間に予備放電を発生させたのち、予備放電パルス印加中に上記ＰＤＰデータドライバによって上記複数の群ごとにデータ電極をハイ・レベルに設定する制御を行って予備放電を終了させることによって、上記予備放電の終止時期を上記複数の群ごとに制御するように構成されていることを特徴としている。
【００３４】
また、請求項９記載の発明はＰＤＰの駆動方法に係り、請求項１乃至５のいずれか一記載のＰＤＰデータドライバを備え、ＰＤＰの書き込み放電期間において、各データ電極に対する表示データの入力中に、上記ＰＤＰデータドライバによって、各データ電極を上記複数の群ごとにタイミングをずらしてロウ・レベルに設定する制御を行うことによって、各データ電極に対するデータパルスの印加タイミングを上記複数の群ごとにずらす制御を行うように構成されていることを特徴としている。
【００３５】
また、請求項１０記載の発明はプラズマ表示装置に係り、互いに平行な走査電極と維持電極とからなる電極対を複数備えた第１の基板と、上記電極対に直交するように複数のデータ電極を備えた第２の基板とを対向して配置し、駆動用回路によって上記電極対とデータ電極とを駆動して、両基板間の上記電極対とデータ電極との交点ごとに形成された表示セルを発光させるように構成されたＰＤＰに対して、アナログ画像信号またはディジタル画像信号をフォーマット変換して形成したディジタル画像情報を信号処理して上記ＰＤＰを駆動するための信号を出力するディジタル信号処理用回路と制御用回路及び電源用回路とを付加して形成したプラズマ表示装置であって、上記データ電極を駆動するための駆動用回路が、請求項１乃至７のいずれか一記載のＰＤＰデータドライバからなることを特徴としている。
【００３６】
また、請求項１１記載の発明はプラズマ表示装置の制御方法に係り、互いに平行な走査電極と維持電極とからなる電極対を複数備えた第１の基板と、上記電極対に直交するように複数のデータ電極を備えた第２の基板とを対向して配置し、駆動用回路によって上記電極対とデータ電極とを駆動して、両基板間の上記電極対とデータ電極との交点ごとに形成された表示セルを発光させるように構成されたＰＤＰに対して、アナログ画像信号またはディジタル画像信号をフォーマット変換して形成したディジタル画像情報を信号処理して上記ＰＤＰを駆動するための信号を出力するディジタル信号処理用回路と制御用回路及び電源用回路とを付加して形成したプラズマ表示装置において、上記ＰＤＰを、請求項８または９記載のＰＤＰの駆動方法によって駆動することを特徴としている。
【発明の効果】
【００３７】
この発明によれば、ＰＤＰデータドライバを、順次配列された複数のデータドライバＩＣで構成するとともに、各データドライバＩＣの出力制御用回路において、入出力端子を画面を構成する複数の色の順に順次配列して複数の群に分離するとともに、制御入力に応じて複数の群ごとに、入力データをそのまま出力するか又はハイ・レベルに設定するかの制御を行うようにしたので、各色ごとにデータドライバを独立させる必要がなく、従って、データドライバＩＣとＰＤＰ間の配線を複雑化することなしに、ＰＤＰの予備放電期間において、予備放電パルス印加中に複数の群ごとにデータ電極をハイ・レベルに設定する制御を行って予備放電を終了させることによって、予備放電の終止時期を複数の色ごとに制御することができる。
【００３８】
また、この発明によれば、ＰＤＰデータドライバを、順次配列された複数のデータドライバＩＣで構成するとともに、各データドライバＩＣの出力制御用回路において、入出力端子を画面を構成する複数の色の順に順次配列して複数の群に分離するとともに、制御入力に応じて複数の群ごとに、入力データをそのまま出力するか又はハイ・レベルに設定するかの制御と、入力データをそのまま出力するか又はロウ・レベルに設定するかの制御とを行うようにしたので、各色ごとにデータドライバを独立させる必要がなく、従って、データドライバＩＣとＰＤＰ間の配線を複雑化することなしに、予備放電パルス印加中に複数の群ごとにデータ電極をハイ・レベルに設定する制御を行って予備放電を終了させることによって、予備放電の終止時期を複数の色ごとに制御するとともに、また、ＰＤＰの書き込み放電期間において、各データ電極に対する表示データの入力中に、各データ電極を複数の群ごとにタイミングをずらしてロウ・レベルに設定する制御を行うことによって、各データ電極に対するデータパルスの印加タイミングを複数の群ごとにずらす制御を行うことができる。
【発明を実施するための最良の形態】
【００３９】
ＰＤＰのデータ電極群を表示データに従って駆動するＰＤＰデータドライバを、順次配列された複数のデータドライバＩＣで構成するとともに、各データドライバＩＣの出力制御用回路において、入出力端子を画面を構成する複数の色の順に順次配列して複数の群に分離するとともに、各入出力に対応して第１のゲート列と第２のゲート列とを順次設け、第１のゲート列において、第１の制御入力に応じて複数の群ごとに、入力データをそのまま出力するか又はハイ・レベルに設定するかの制御を行い、第２のゲート列において、第２の制御入力に応じて第１のゲート列のすべての出力をそのまま転送するか又はロウ・レベルに設定するかの制御を行う。
【実施例１】
【００４０】
図１は、本発明の第１実施例であるＰＤＰデータドライバＩＣにおける、出力制御回路と高耐圧バッファの構成を示す回路図、図２は、本実施例におけるＰＤＰデータドライバＩＣの出力制御回路と高耐圧バッファの真理値表を示す図、図３は、本実施例におけるＰＤＰデータドライバＩＣの出力制御回路と高耐圧バッファの動作を示すタイミングチャート、図４は、本実施例のＰＤＰデータドライバＩＣを用いてＰＤＰにおけるＲＧＢの各電極を独立に制御するための接続を示す図、図５は、一般的なＰＤＰの予備放電期間の駆動方法を示すタイミングチャート、図６は、本実施例におけるＰＤＰの予備放電期間の駆動方法を示すタイミングチャートである。
【００４１】
この例のＰＤＰデータドライバＩＣは、図１に示すように、出力制御回路１０３Ａと高耐圧バッファ１０４Ａとからなっている。
出力制御回路１０３Ａは、バッファ列ＢＡ１，ＢＡ２，ＢＡ３，…，ＢＡ（３ｎ−２) ，ＢＡ（３ｎ−１），ＢＡ３ｎと、ナンド回路からなるゲート列ＧＡ１，ＧＡ２，ＧＡ３，…，ＧＡ（３ｎ−２) ，ＧＡ（３ｎ−１），ＧＡ３ｎと、ナンド回路からなるゲート列ＧＢ１，ＧＢ２，ＧＢ３，…，ＧＢ（３ｎ−２) ，ＧＢ（３ｎ−１），ＧＢ３ｎとを備えている。
ゲート列ＧＡ１，ＧＡ２，ＧＡ３，…，ＧＡ（３ｎ−２) ，ＧＡ（３ｎ−１），ＧＡ３ｎを構成するすべてのナンドゲードは、一方の入力を、それぞれ前段のバッファ列ＢＡ１，ＢＡ２，ＢＡ３，…，ＢＡ（３ｎ−２) ，ＢＡ（３ｎ−１），ＢＡ３ｎを介して入力データＩＤＡＴＡ１，ＩＤＡＴＡ２，ＩＤＡＴＡ３，…，ＩＤＡＴＡ（３ｎ−２) ，ＩＤＡＴＡ（３ｎ−１），ＩＤＡＴＡ３ｎに接続されているが、他方の入力は、ＧＡ１，ＧＡ４，…，ＧＡ（３ｎ−２) は、第１のハイ・ブランク制御端子ＨＢＬＫ１に接続され、ＧＡ２，ＧＡ５，…，ＧＡ（３ｎ−１) は、第２のハイ・ブランク制御端子ＨＢＬＫ２に接続され、ＧＡ３，ＧＡ６，…，ＧＡ３ｎは、第３のハイ・ブランク制御端子ＨＢＬＫ３に接続されている。
さらに、ゲート列ＧＢ１，ＧＢ２，ＧＢ３，…，ＧＢ（３ｎ−２) ，ＧＢ（３ｎ−１），ＧＢ３ｎを構成するすべてのナンドゲードは、一方の入力を、それぞれ前段のゲート列ＧＡ１，ＧＡ２，ＧＡ３，…，ＧＡ（３ｎ−２) ，ＧＡ（３ｎ−１），ＧＡ３ｎの出力に接続されているが、他方の入力は、すべてロウ・ブランク制御端子ＬＢＬＫに接続されている。
【００４２】
また、高耐圧バッファ１０４Ａは、入力をそれぞれ前段のゲート列ＧＢ１，ＧＢ２，ＧＢ３，…，ＧＢ（３ｎ−２) ，ＧＢ（３ｎ−１），ＧＢ３ｎの出力に接続され、出力をそれぞれ出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴ（３ｎ−２) ，ＯＵＴ（３ｎ−１），ＯＵＴ３ｎに接続されるとともに、高圧電源と接地間に接続された、高耐圧のバッファ回路ＢＢ１，…，ＢＢ３ｎからなっている。
【００４３】
このように、この例のデータドライバＩＣにおいては、その出力が３群に分割されていて、並び順に３ｎ−２，３ｎ−１，及び３ｎで表される分割された３群に対応して、ハイ・ブランク制御端子ＨＢＬＫ１，ＨＢＬＫ２，ＨＢＬＫ３を備えることによって、３群の出力を独立にハイ・ブランクに設定することができる。
【００４４】
図１に示された回路の場合、ＰＤＰデータドライバＩＣの出力制御回路と高耐圧バッファの真理値表は図２に示すようになる。すなわち、
ハイ・ブランク制御端子ＨＢＬＫ１，ＨＢＬＫ２およびＨＢＬＫ３と、ロウ・ブランク制御端子ＬＢＬＫは、それぞれロウ・アクティブのため、ハイ・ブランク制御端子ＨＢＬＫ１，ＨＢＬＫ２，ＨＢＬＫ３およびロウ・ブランク制御端子ＬＢＬＫがすべてハイ・レベルのときは、前段のラッチ回路から入力される表示データＩＤＡＴＡ（３ｎ−２），ＩＤＡＴＡ（３ｎ−１），ＩＤＡＴＡ３ｎに対応する出力には、表示データがそのまま出力される。
ハイ・ブランク制御端子ＨＢＬＫ１のみアクティブ（ロウ・レベル）に設定されると、入力データに関係なく、出力データＯＵＴ１，ＯＵＴ４，…，ＯＵＴ（３ｎ−２）がハイ・レベル（ハイ・ブランク）になる。
また、ハイ・ブランク制御端子ＨＢＬＫ２のみアクティブ（ロウ・レベル）に設定されると、入力データに関係なく、出力データＯＵＴ２，ＯＵＴ５，…，ＯＵＴ（３ｎ−１）がハイ・レベル（ハイ・ブランク）になる。
さらに、ハイ・ブランク制御端子ＨＢＬＫ３のみアクティブ（ロウ・レベル）に設定されると、入力データに関係なく、出力データＯＵＴ３，ＯＵＴ６，…，ＯＵＴ３ｎがハイ・レベル（ハイ・ブランク）になる。
【００４５】
従って、図１に示された回路における、ＰＤＰデータドライバＩＣの出力制御回路と高耐圧バッファの動作は、図３に示されたタイミングチャートのようになり、３分割された出力群において、独立にハイ・ブランク制御を行うことが可能となる。
図３においては、出力ＯＵＴ（３ｎ−２），ＯＵＴ（３ｎ−１）又はＯＵＴ３ｎをハイ・ブランクに設定することによって、それぞれ表示データＩＤＡＴＡ（３ｎ−２），ＩＤＡＴＡ（３ｎ−１）又はＩＤＡＴＡ３ｎに対応するデータ電極がハイ・レベル（例えば８０Ｖ程度）になり、データ電極と走査電極間の電圧が低下して、両電極間の対向放電が停止する制御が、それぞれ独立に行われる。なお、ロウ・ブランクの状態では、表示データＩＤＡＴＡ（３ｎ−２），ＩＤＡＴＡ（３ｎ−１），ＩＤＡＴＡ３ｎに対応するデータ電極におけるデータパルスの印加が、一斉に強制的に終了する。
【００４６】
このように、この例のデータドライバによれば、赤（Ｒ），緑（Ｇ），青（Ｂ）の各色に対応する表示データＩＤＡＴＡ（３ｎ−２），ＩＤＡＴＡ（３ｎ−１），ＩＤＡＴＡ３ｎに対するハイ・ブランクの設定を各色独立に行うことができるとともに、各色のデータ電極におけるロウ・ブランクの設定を一斉に行うことができる。
【００４７】
次に、図４，図５，図６を用いて、この例のデータドライバの好適な応用例について説明する。
ＰＤＰにおいては、各色のデータ電極が、Ｒ，Ｇ，Ｂ，Ｒ，Ｇ，Ｂ，Ｒ，…のように順次配列されている。この場合のＲＧＢ各色のセルの電圧特性の違いを、入力波形の制御によって補償することができる。そのため、この例においては、第１群〜第３群の３群に分けられたデータドライバＩＣの出力端子を、図４に示すように、それぞれＰＤＰ２１のＲ，Ｇ，Ｂの各電極に接続する。
【００４８】
以下においては、図１に示された回路構成を有するＰＤＰにおける駆動例を説明する。この駆動方法は、図１７に示されたＰＤＰ駆動波形のうちの予備放電期間において、このデータドライバＩＣの機能を利用するものである。
図１７に示された予備放電パルスＰｐは鋸歯状波であって、その電位変化は１マイクロ秒あたり数Ｖ程度の勾配を持ち、その最終到達電位がおおむね３００Ｖから４００Ｖのパルスである。
この予備放電パルスＰｐが印加されて、その電位が走査電極と維持電極間およびデータ電極間の放電開始電圧を超えると微弱な放電が発生して、電位が変化している間、放電が持続する。そして、最終到達電位に達すると放電が停止する。予備放電パルスは、セル内の活性化と壁電荷の均一化を目的として印加されるものである。
【００４９】
ＰＤＰにおいては、各色のセルはＲ，Ｇ，Ｂの各色の蛍光体で塗り分けられているが、前述のように蛍光体の電気的特性の違い等によって、各色のセルにおける電圧特性が異なっている。
このように各色のセルにおける電圧特性が異なる場合、蛍光体がデータ基板上にあることから、データ電極と走査電極間、またはデータ電極と維持電極間の放電開始電圧に顕著な差異が生じる。
【００５０】
例えば、データ電極と走査電極間の放電開始電圧が、Ｒセルの場合１９０Ｖ、Ｇセルの場合１９５Ｖ、Ｂセルの場合２００Ｖであったとし、予備放電パルスＰｐの最終到達電位が３００Ｖであったとすると、一般的なＰＤＰの場合は図５に示すように、予備放電パルスＰｐの電位が１９０Ｖに達するとＲセルの放電が開始され、次にＧセルの放電が開始され、最後にＢセルの放電が開始されて、その後、予備放電パルスＰｐの電位が３００Ｖに達するまでそれぞれのセルの放電が持続して、電位の上昇が停止したとき放電も停止する。なお、図５に示す発光波形Ｒ，Ｇ，Ｂは、それぞれ走査電極とデータ電極Ｗｄ−Ｒ，Ｗｄ−Ｇ，Ｗｄ−Ｂ間に発生する放電発光波形である。
この場合の放電においては、データ電極が陰極となるため、データ電極には正極性の壁電荷が蓄積するが、この壁電荷量は、放電持続期間が長いＲセルが最も多く、Ｇセルがこれに次ぎ、Ｂセルが最も少ない。
【００５１】
このようにして蓄積された壁電荷は、その後、書き込み放電期間において、データ電極に印加される正極性のデータパルスに重畳されることによって放電開始電圧を低下させ、書き込み放電が発生しやすくなる効果を生じる。
この際、放電開始電圧が最も高いＢセルにおいて、このような効果が十分に生じるように予備放電パルスＰｐの最終到達電位が設定されるため、放電開始電圧が低いセル、特に放電開始電圧が最も低いＲセルでは、過剰の予備放電が発生していることとなる。
予備放電は、セルの選択，非選択にかかわらず発生するため、黒表示となるべきセルの輝度を上昇させる結果となって、いわゆる「黒浮き」の現象を発生させて、画像の表示品位を低下させることとなる。
【００５２】
これに対して、この例のデータドライバＩＣにおいては、予備放電発生後、予備放電パルスＰｐの印加中に、データ電極にデータバイアスパルスＰｄｂを印加して、放電開始電圧が低いセルの予備放電持続期間を短縮させることによって、放電開始電圧が低いセルにおける過剰の予備放電を抑制して、黒表示セルの輝度上昇を防止する。
図６は、この例のデータドライバＩＣを用いたＰＤＰにおける予備放電期間の駆動方法を示すタイミングチャートである。
この例においては、予備放電発生後、予備放電パルスＰｐの印加中に、データ電極にデータバイアスパルスＰｄｂを印加し、このパルスの振幅を８０Ｖとして、データ電極と走査電極間に印加される電圧を８０Ｖ低下させることによって、データ電極と走査電極間の予備放電を停止させるようにする。なお、図６に示す発光波形Ｒ，Ｇ，Ｂは、それぞれ走査電極とデータ電極Ｗｄ−Ｒ，Ｗｄ−Ｇ，Ｗｄ−Ｂ間に発生する放電発光波形である。
【００５３】
図６に示すように、図示の順序で、Ｒデータ電極Ｗｄ−Ｒにデータバイアス電圧Ｐｄｂ（Ｒ）を印加し、Ｇデータ電極Ｗｄ−Ｇにデータバイアス電圧Ｐｄｂ（Ｇ）を印加することによって、ＲセルとＧセルとにおける過剰の予備放電を停止させることができる。
このように、ＲセルとＧセルにおける過剰の予備放電を防止することによって、黒表示の輝度の上昇を抑制して、画像の表示品位を向上させることが可能となる。
【００５４】
しかしながら実際には、上述のデータドライバＩＣの駆動方法では、予備放電パルスの立ち上がり勾配が１マイクロ秒につき６Ｖの電位変化であった場合、データバイアスパルスＰｄｂとして、１マイクロ秒以下の間隔でパルスを印加することが必要なため、シフトレジスタ１０１のデータ転送動作を考慮すると、通常のデータ表示信号としてこのような信号の転送を行う時間がない。
そこで、データバイアスパルスＰｄｂを用いる代わりに、データ電極に対するハイ・ブランク設定の機能を利用する。そのため、図１に示されたように、出力を強制的にハイ・レベルにするためのハイ・ブランキング機能をＲ，Ｇ，Ｂに３分割して、分割した各ハイ・ブランク制御端子ＨＢＬＫ１〜３によって制御される出力端子を、ＰＤＰのＲ，Ｇ，Ｂの各データ電極に接続することによって、データバイアスパルスＰｄｂの場合と同じ８０Ｖのパルスをハイ・ブランク制御によって予備放電期間中に与えるようにして、このような過剰の予備放電の制御を可能にする。
【００５５】
このようにこの例のデータドライバＩＣでは、出力制御回路１０３Ａにおいて、ハイ・ブランクの制御を行うハイ・ブランク制御端子をＲ，Ｇ，Ｂのセルごとに分割して制御するとともに、予備放電パルスＰｐの印加中に、予備放電開始電圧が低い色のセルに対応するデータ電極をハイ・ブランクにして、このような放電開始電圧が低いセルの予備放電持続期間を短縮させることによって、各色ごとにデータドライバを独立させる必要なしに、従って、データドライバＩＣとＰＤＰ間の配線を複雑化することなく、各色のセルにおける蛍光体の電圧特性の相違に基づく予備放電期間の違いを補償して、特定の色のセルで発生している過剰の予備放電を抑制し、画像表示品位の向上を図ることができる。
なお、図１９に示された従来のデータドライバＩＣでも、予備放電期間における予備放電の抑制を行うことが可能であるが、この例のように色ごとに独立に放電期間の制御を行うことはできない。
【００５６】
図１〜図３に示すように、この例においては、ハイ・ブランク制御端子ＨＢＬＫ１〜３をロウ・レベルに設定することによって、それぞれ出力ＯＵＴ（３ｎ−２），ＯＵＴ（３ｎ−１），ＯＵＴ３ｎをハイ・ブランクに設定し、ロウ・ブランク制御端子ＬＢＬＫをロウ・レベルに設定することによって、出力ＯＵＴ（３ｎ−２），ＯＵＴ（３ｎ−１），ＯＵＴ３ｎをロウ・ブランクに設定しているが、ロウ・ブランク制御端子ＬＢＬＫをロウ・レベルに設定する代わりに、データ信号によってＯＵＴ（３ｎ−２），ＯＵＴ（３ｎ−１），ＯＵＴ３ｎの全出力をロウ・レベルに設定することもできる。この場合、ゲート列ＧＢ１，ＧＢ２，ＧＢ３，…，ＧＢ（３ｎ−２) ，ＧＢ（３ｎ−１），ＧＢ３ｎは不要となるので、出力制御回路１０３Ａをより簡単な構成とすることができる。
また、この例においては、各色のセルごとに、データ電極と走査電極間の予備放電の停止タイミングを独立に制御しているが、例えば、ＲセルとＧセルの放電開始電圧の差が小さく、Ｂセルの放電開始電圧と他の色のセルの放電開始電圧の差だけが大きい場合には、図１に示す構成において、ハイ・ブランク制御端子ＨＢＬＫ１，ＨＢＬＫ２の２端子のみによって、Ｒセル及びＧセルの予備放電の停止タイミングと、Ｂセルの予備放電の停止タイミングとを独立に制御するようにしてもよく、これによって、出力制御回路１０３Ａの構成をさらに簡単にすることができる。
【実施例２】
【００５７】
図７は、本発明の第２実施例であるＰＤＰデータドライバＩＣにおける、出力制御回路と高耐圧バッファの構成を示す回路図、図８は、本実施例におけるＰＤＰデータドライバＩＣの出力制御回路と高耐圧バッファの真理値表を示す図、図９は、本実施例におけるプラズマディスプレイの書き込み放電期間の駆動方法を示すタイミングチャート、図１０はプラズマディスプレイパネルにおける隣接データ電極間の静電容量を示す模式図である。
【００５８】
この例のＰＤＰデータドライバＩＣは、図７に示すように、出力制御回路１０３Ｂと高耐圧バッファ１０４Ａとからなっている。
出力制御回路１０３Ｂにおける、バッファ列ＢＡ１，ＢＡ２，ＢＡ３，…，ＢＡ（３ｎ−２) ，ＢＡ（３ｎ−１），ＢＡ３ｎと、ナンド回路からなるゲート列ＧＡ１，ＧＡ２，ＧＡ３，…，ＧＡ（３ｎ−２) ，ＧＡ（３ｎ−１），ＧＡ３ｎとからなる構成は、図１に示された第１実施例の回路と同様であるが、ナンド回路からなるゲート列ＧＣ１，ＧＣ２，ＧＣ３，…，ＧＣ（３ｎ−２) ，ＧＣ（３ｎ−１），ＧＣ３ｎに対するロウ・ブランク制御信号の入力方法が異なっている。
高耐圧バッファ１０４Ａは、図１に示された第１実施例の場合と同様である。
【００５９】
ゲート列ＧＡ１，ＧＡ２，ＧＡ３，…，ＧＡ（３ｎ−２) ，ＧＡ（３ｎ−１），ＧＡ３ｎを構成するすべてのナンドゲードは、一方の入力を、それぞれ前段のバッファ列ＢＡ１，ＢＡ２，ＢＡ３，…，ＢＡ（３ｎ−２) ，ＢＡ（３ｎ−１），ＢＡ３ｎの出力に接続されているが、他方の入力は、ＧＡ１，ＧＡ４，…，ＧＡ（３ｎ−２) は、第１のハイ・ブランク端子ＨＢＬＫ１に接続され、ＧＡ２，ＧＡ５，…，ＧＡ（３ｎ−１) は、第２のハイ・ブランク端子ＨＢＬＫ２に接続され、ＧＡ３，ＧＡ６，…，ＧＡ３ｎは、第３のハイ・ブランク端子ＨＢＬＫ３に接続されている。
また、ゲート列ＧＢ１，ＧＢ２，ＧＢ３，…，ＧＢ（３ｎ−２) ，ＧＢ（３ｎ−１），ＧＢ３ｎを構成するすべてのナンドゲードは、一方の入力を、それぞれ前段のゲート列ＧＡ１，ＧＡ２，ＧＡ３，…，ＧＡ（３ｎ−２) ，ＧＡ（３ｎ−１），ＢＧ３ｎの出力に接続されているが、他方の入力は、ＧＢ１，ＧＢ４，…，ＧＢ（３ｎ−２) は、第１のロウ・ブランク端子ＬＢＬＫ１に接続され、ＧＢ２，ＧＢ５，…，ＧＢ（３ｎ−１) は、第２のロウ・ブランク端子ＬＢＬＫ２に接続され、ＧＢ３，ＧＢ６，…，ＧＢ３ｎは、第３のロウ・ブランク端子ＬＢＬＫ３に接続されている。
【００６０】
このように、この例のデータドライバＩＣにおいては、その出力が３群に分割されているので、並び順に３ｎ−２，３ｎ−１，及び３ｎで表される分割された３群に対応して、それぞれハイ・ブランク制御端子ＨＢＬＫ１，ＨＢＬＫ２，ＨＢＬＫ３と、ロウ・ブランク制御端子ＬＢＬＫ１，ＬＢＬＫ２，ＬＢＬＫ３とを備えることによって、３群の出力をそれぞれ独立にハイ・ブランクとロウ・ブランクとに設定することができる。
【００６１】
図７に示された回路の場合、ＰＤＰデータドライバＩＣの出力制御回路と高耐圧バッファの真理値表は図８に示すようになる。
ハイ・ブランク制御端子ＨＢＬＫ１，ＨＢＬＫ２，ＨＢＬＫ３と、ロウ・ブランク制御端子ＬＢＬＫ１，ＬＢＬＫ２，ＬＢＬＫ３は、それぞれロウ・アクティブである。
ハイ・ブランク制御端子ＨＢＬＫ１，ロウ・ブランク制御端子ＬＢＬＫ１がともにハイ・レベルのときは、前段のラッチ回路から入力される表示データＩＤＡＴＡ１，ＩＤＡＴＡ４，…，ＩＤＡＴＡ（３ｎ−２）はそのままそのままＯＵＴ１，ＯＵＴ４，…，ＯＵＴ（３ｎ−２）に出力される。ハイ・ブランク制御端子ＨＢＬＫ１のみアクティブ（ロウ・レベル）に設定すると、入力データに関係なく、出力ＯＵＴ１，ＯＵＴ４，…，ＯＵＴ（３ｎ−２）がハイ・レベル（ハイ・ブランク）となる。また、ロウ・ブランク制御端子ＬＢＬＫ１をアクティブ（ロウ・レベル）に設定すると、出力ＯＵＴ１，ＯＵＴ４，…，ＯＵＴ（３ｎ−２）がロウ・レベル（ハイ・ブランク）となる。
【００６２】
また、ハイ・ブランク制御端子ＨＢＬＫ２，ロウ・ブランク制御端子ＬＢＬＫ２がともにハイ・レベルのときは、前段のラッチ回路から入力される表示データＩＤＡＴＡ２，ＩＤＡＴＡ５，…，ＩＤＡＴＡ（３ｎ−１）はそのままＯＵＴ２，ＯＵＴ５，…，ＯＵＴ（３ｎ−１）に出力される。ハイ・ブランク制御端子ＨＢＬＫ２のみアクティブ（ロウ・レベル）に設定すると、入力データに関係なく、出力ＯＵＴ２，ＯＵＴ５，…，ＯＵＴ（３ｎ−１）がハイ・レベル（ハイ・ブランク）となる。また、ロウ・ブランク制御端子ｌＢＬＫ２をアクティブ（ロウ・レベル）に設定すると、出力ＯＵＴ２，ＯＵＴ５，…，ＯＵＴ（３ｎ−１）がロウ・レベル（ロウ・ブランク）となる。
【００６３】
また同様に、ハイ・ブランク制御端子ＨＢＬＫ３，ロウ・ブランク制御端子ＬＢＬＫ３がともにハイ・レベルのときは、前段のラッチ回路から入力される表示データＩＤＡＴＡ３，ＩＤＡＴＡ６，…，ＩＤＡＴＡ３ｎはそのままＯＵＴ３，ＯＵＴ６，…，ＯＵＴ３ｎに出力される。ハイ・ブランク制御端子ＨＢＬＫ３のみアクティブ（ロウ・レベル）に設定すると、入力データに関係なく、出力ＯＵＴ３，ＯＵＴ６，…，ＯＵＴ３ｎがハイ・レベル（ハイ・ブランク）となる。また、ロウ・ブランク制御端子ｌＢＬＫ３をアクティブ（ロウ・レベル）に設定すると、出力ＯＵＴ３，ＯＵＴ６，…，ＯＵＴ３ｎがロウ・レベル（ロウ・ブランク）となる。
【００６４】
このように、図７で示される回路では、データドライバＩＣの３群に分割された、３ｎ−２，３ｎ−１，３ｎで表される出力端子の出力群に対応して、それぞれハイ・ブランク制御端子ＨＢＬＫ１，ＨＢＬＫ２，ＨＢＬＫ３と、ロウ・ブランク制御端子ＬＢＬＫ１，ＬＢＬＫ２，ＬＢＬＫ３とを備えて、３群の出力をそれぞれ独立にハイ・ブランクとロウ・ブランクとに制御することができる。
図７の構成の場合、ハイ・ブランク制御端子だけでなく、ロウ・ブランク制御端子も３分割されているので、第１実施例の場合と同様な予備放電期間におけるＰＤＰ駆動制御を行うことができるとともに、これと異なる駆動制御を行うことも可能になる。
【００６５】
次に、図９，図１０を用いて、この例のデータドライバの好適な応用例について説明する。
前述のように、書き込み放電期間では、データ電極に表示データに応じたデータパルスが印加される。このとき、データ電極を充放電するための変位電流が流れることによって、電磁波が発生する。しかも、全データ電極が同時に駆動されるため、この電磁波のレベルが高く、ノイズの原因となり得る。
そこでこの例のデータドライバＩＣにおいては、３分割されたロウ・ブランキングを利用して、同時期に駆動されるデータ電極数を減少させることによって、電磁波を抑制することができる。
【００６６】
この例のデータドライバＩＣにおいては、３分割されたロウ・ブランキングを用いて図９に示すタイミングチャートに従って、書き込み放電期間におけるデータ電極の駆動を行う。
図９において、Ｐｄ（Ｒ），Ｐｄ（Ｇ），Ｐｄ（Ｂ）は、それぞれＲデータ電極，Ｇデータ電極，Ｂデータ電極に印加するデータパルスの波形を示し、ＬＢＬＫ（Ｒ），ＬＢＬＫ（Ｇ），ＬＢＬＫ（Ｂ）は、それぞれＲデータ電極，Ｇデータ電極，Ｂデータ電極を駆動するロウ・ブランキング信号、ＬＥは、シフトレジスタ１０１内のデータを高耐圧バッファ１０４へ転送するラッチイネーブル信号である。また、Ｖｄは、データパルスの出力電圧の波高値を示し、数十Ｖに設定される。各ＬＢＬＫ信号とＬＥ信号におけるＨはロジック信号のハイレベルを示し、Ｌは同じくロウレベルを示している。一般的に、Ｈは数Ｖ（例えば５Ｖ以下）程度の電圧であり、ＬはＧＮＤレベルである。
【００６７】
この例のデータドライバＩＣにおいては、データパルスの終了時に、Ｒ，Ｇ，Ｂの各電極群において、タイミングをずらしてロウ・ブランキングをアクティブにして、データパルスをＧＮＤレベルにする。次に、ＬＥ信号をアクティブにして、次の表示データをシフトレジスタから高耐圧バッファへ転送する。その後、Ｒ，Ｇ，Ｂの各電極群に対して異なるタイミングでロウ・ブランキングを解除して、次のデータパルスを印加する。
このようにすることによって、データパルスの印加タイミングをＲ，Ｇ，Ｂの各電極群ごとにずらすことが可能となる。
【００６８】
このように、この例のデータドライバＩＣにおいては、各色ごとにデータドライバを独立させる必要なしに、従って、データドライバＩＣとＰＤＰ間の配線を複雑化することなく、Ｒ，Ｇ，Ｂのデータパルス印加タイミングを少しずつずらすことによって、同一時間内におけるデータ電極の駆動数を減少させることができるので、変位電流に基づく電磁波を抑制することが可能となる。
またＲ，Ｇ，Ｂの各色ごとにデータ電極に対するデータパルスの印加タイミングをずらすため、この例の駆動方法では、隣接しているデータ電極間のデータパルス印加タイミングがずれることになるが、隣接するデータ電極間では、図１０に示すように静電容量を持つため、隣接セル間で同時にパルスを印加する場合と比べて、データパルスの立ち上がりが緩やかになる。従って、同時に駆動するデータ電極数が同じでも、隣接データ電極間でデータパルスの印加タイミングをずらすこの例の駆動方法の方が、電磁波の抑制効果をより向上させることができる。
この例のデータドライバＩＣによれば、前述のように、第１実施例の場合と同様な、ハイ・ブランク設定機能を利用した予備放電期間におけるＰＤＰ駆動制御を行うことによって、画質を向上させることも可能なことはいうまでもない。
【００６９】
上述のように、この例のデータドライバＩＣにおいては、ロウ・ブランク設定機能またはハイ・ブランク設定機能によって、予備放電期間におけるＰＤＰ駆動制御を行うことができる。従って、図７に示された構成において、ゲート列ＧＡ１，ＧＡ２，ＧＡ３，…，ＧＡ（３ｎ−２) ，ＧＡ（３ｎ−１），ＧＡ３ｎまたはゲート列ＧＣ１，ＧＣ２，ＧＣ３，…，ＧＣ（３ｎ−２) ，ＧＣ（３ｎ−１），ＧＣ３ｎのいずれか一方のみを設けることによって、所望の制御を行うことができる。
また、第２実施例においては、隣接データ電極間におけるデータパルスの印加タイミングをずらす制御を行うことができればよく、セルの色に対応して３つの印加タイミングで駆動を行う必要は特にない。従って、順次配置されたセルの配列順に、６つの印加タイミングまたは９つの印加タイミングで駆動してもよく、または、セルの色とは無関係に、４つの印加タイミングまたは８つの印加タイミングで駆動してもよい。
また、順次配列されるセルの配列順に、データパルスの印加を、任意の数のタイミングにずらすこともできる。
【実施例３】
【００７０】
図１１は、本発明の第３実施例であるＰＤＰデータドライバＩＣにおける、出力制御回路と高耐圧バッファの構成を示す回路図、図１２は、本実施例におけるＰＤＰデータドライバＩＣの出力制御回路と高耐圧バッファの動作を示すタイミングチャートである。
【００７１】
この例のＰＤＰデータドライバＩＣにおける、出力制御回路１０３Ｃと高耐圧バッファ１０４Ａは、図１１に示すような構成を有している。
出力制御回路１０３Ｃにおける、バッファ列ＢＡ１，ＢＡ２，ＢＡ３，…，ＢＡ（３ｎ−２) ，ＢＡ（３ｎ−１），ＢＡ３ｎと、高耐圧バッファ１０４Ａとは図１に示された第１実施例の場合と同様である。
【００７２】
ゲート列ＧＤ１，ＧＤ２，ＧＤ３，…，ＧＤ（３ｎ−２) ，ＧＤ（３ｎ−１），ＧＤ３ｎを構成するすべてのナンドゲードは、一方の入力を、バッファＢＣ１を介してハイ・ブランクに設定可能な状態を選択する入力端子ＨＢＬＫに接続されているが、他方の入力は、ＧＤ１，ＧＤ４，…，ＧＤ（３ｎ−２) は、第１のブランク・タイミング調整入力ＩＮ１に接続され、ＧＤ２，ＧＤ５，…，ＧＤ（３ｎ−１) は、第２のブランク・タイミング調整入力ＩＮ２に接続され、ＧＤ３，ＧＤ６，…，ＧＤ３ｎは、第３のブランク・タイミング調整入力ＩＮ３に接続されている。
ゲート列ＧＥ１，ＧＥ２，ＧＥ３，…，ＧＥ（３ｎ−２) ，ＧＥ（３ｎ−１），ＧＥ３ｎを構成するすべてのナンドゲードは、一方の入力を、それぞれ前段のバッファ列ＢＡ１，ＢＡ２，ＢＡ３，…，ＢＡ（３ｎ−２) ，ＢＡ（３ｎ−１），ＢＡ３ｎの出力に接続され、他方の入力は、それぞれ前段のゲート列ＧＤ１，ＧＤ２，ＧＤ３，…，ＧＤ（３ｎ−２) ，ＧＤ（３ｎ−１），ＧＤ３ｎの出力に接続されている。
【００７３】
ゲート列ＧＦ１，ＧＦ２，ＧＦ３，…，ＧＦ（３ｎ−２) ，ＧＦ（３ｎ−１），ＧＦ３ｎを構成するすべてのナンドゲードは、一方の入力を、バッファＢＣ２を介してロウ・ブランクに設定可能な状態を選択する入力端子ＬＢＬＫに接続されているが、他方の入力は、ＧＦ１，ＧＦ４，…，ＧＦ（３ｎ−２) は、第１のブランク・タイミング調整入力ＩＮ１に接続され、ＧＦ２，ＧＦ５，…，ＧＦ（３ｎ−１) は、第２のブランク・タイミング調整入力ＩＮ２に接続され、ＧＦ３，ＧＦ６，…，ＧＦ３ｎは、第３のブランク・タイミング調整入力ＩＮ３に接続されている。
ゲート列ＧＧ１，ＧＧ２，ＧＧ３，…，ＧＧ（３ｎ−２) ，ＧＧ（３ｎ−１），ＧＧ３ｎを構成するすべてのナンドゲードは、一方の入力を、それぞれ前段のゲート列ＧＥ１，ＧＥ２，ＧＥ３，…，ＧＥ（３ｎ−２) ，ＧＥ（３ｎ−１），ＧＥ３ｎの出力に接続され、他方の入力は、それぞれ前段のゲート列ＧＦ１，ＧＦ２，ＧＦ３，…，ＧＦ（３ｎ−２) ，ＧＦ（３ｎ−１），ＧＦ３ｎの出力に接続されている。
【００７４】
この例のデータドライバＩＣは、その出力端子が、３ｎ−２，３ｎ−１，３ｎで表される３群に分割されているとともに、分割された３群の出力を、ハイ・ブランクおよびロウ・ブランクに設定可能な状態を選択する入力端子ＨＢＬＫおよびＬＢＬＫと、分割された３群に対応するブランク・タイミング調整入力ＩＮ１，ＩＮ２およびＩＮ３を具備し、３群の出力のブランク・タイミングを独立に調整可能にする回路構成を有している。
このように、ハイ・ブランク設定入力およびロウ・ブランク設定入力を持ち、分割された出力群の数と同数のブランク・タイミング調整入力を持つことによって、それぞれの出力群のハイ・ブランクとロウ・ブランクのブランク・タイミングを独立に調整することができるようになっている。
【００７５】
図１１に示された回路は、図１２の動作タイミングチャートによって示されるように、ＨＢＬＫ入力およびＬＢＬＫ入力によって、それぞれハイ・ブランクおよびロウ・ブランクを設定可能な状態を選択できる。ＨＢＬＫ入力およびＬＢＬＫ入力はそれぞれロウ・アクティブであるため、ＨＢＬＫ入力およびＬＢＬＫ入力がともにハイ・レベルのときは、前段のラッチ回路から入力される表示データＩＤＡＴＡ１，ＩＤＡＴＡ２，ＩＤＡＴＡ３，…，ＩＤＡＴＡ（３ｎ−２），ＩＤＡＴＡ（３ｎ−１），ＩＤＡＴＡ３ｎはそのまま出力される。また、ＨＢＬＫ入力またはＬＢＬＫ入力がアクティブ（ロウ・レベル）であっても、ブランク・タイミング調整入力がＩＮ１，ＩＮ２，ＩＮ３がノン・アクティブ（ロウ・レベル）であれば、表示データはそのまま出力される。
【００７６】
ハイ・ブランクまたはロウ・ブランクに設定するためには、ＨＢＬＫ入力またはＬＢＬＫ入力がアクティブ（ロウ・レベル）である期間に、ブランク・タイミング調整入力ＩＮ１，ＩＮ２，ＩＮ３をアクティブ（ハイ・レベル）にすることが必要である。ブランク・タイミング調整入力ＩＮ１，ＩＮ２，ＩＮ３はそれぞれ出力ＯＵＴ（３ｎ−２），ＯＵＴ（３ｎ−１），ＯＵＴ３ｎに対応しているため、ブランク・タイミング調整入力ＩＮ１，ＩＮ２，ＩＮ３によって、３分割された出力群のブランク・タイミングを調整することが可能となる。
【００７７】
このように、この例のデータドライバＩＣでは、ハイ・ブランクとロウ・ブランクを異なる出力群で同時に設定することはできないという制約があるが、３分割された出力群のハイ・ブランクおよびロウ・ブランクのタイミングを独立に制御することができる。
なお、この例のデータドライバＩＣにおいても、第１実施例の場合と同様なハイ・ブランク設定機能を利用したＰＤＰ駆動制御、及び第２実施例の場合と同様な、ハイ・ブランク設定機能及びロウ・ブランク設定機能を利用したＰＤＰ駆動制御が可能であることはいうまでもない。
【実施例４】
【００７８】
図１３は、本発明の第４実施例であるプラズマ表示装置の構成を示すブロック図である。
この例のプラズマ表示装置は、そのデータドライバが、第１実施例〜第３実施例に示されたデータドライバＩＣから構成されている点に特徴を有している。
この例のプラズマ表示装置２００は、モジュール構造を有するものとして構成されており、具体的には、図１３に示すように、アナログインタフェース２２０とプラズマディスプレイパネルモジュール２３０とから構成されている。プラズマディスプレイパネルモジュール２３０は、プラズマディスプレイパネル２５０を含んでいる。
【００７９】
アナログインタフェース２２０は、クロマ・デコーダを備えたＹ／Ｃ分離回路２２１と、Ａ／Ｄ変換回路２２２と、ＰＬＬ回路を含む同期信号制御回路２２３と、画像フォーマット変換回路２２４と、逆γ（ガンマ）変換回路２２５と、システム・コントロール回路２２６と、ＰＬＥ制御回路２２７とから構成されている。
アナログインタフェース２２０は、概略的には、受信したアナログ映像信号をディジタル信号に変換したのち、これをプラズマディスプレイパネルモジュール２３０に供給する機能を有している。
【００８０】
例えば、テレビチューナから発信されたアナログ映像信号は、Ｙ／Ｃ分離回路２２１において、ＲＧＢの各色の輝度信号に分解されたのち、Ａ／Ｄ変換回路２２２においてディジタル信号に変換される。
その後、プラズマディスプレイパネルモジュール２３０の画素構成と映像信号の画素構成とが異なる場合には、画像フォーマット変換回路２２４において、必要な画像フォーマットの変換の処理が行われる。
【００８１】
プラズマディスプレイパネルにおける、入力信号に対する表示輝度の特性は線型的なものであるが、通常の映像信号はＣＲＴ（陰極線管）の特性に合わせて、予め補正（γ補正）が施されている。
そこで、Ａ／Ｄ変換回路２２２において、映像信号のＡ／Ｄ変換を行ったのち、逆γ変換回路２２５において、映像信号に対して逆γ変換を施して、線形特性に復元されたディジタル映像信号を生成する。このようにして生成されたディジタル映像信号は、ＲＧＢ映像信号として、プラズマディスプレイパネルモジュール２３０に出力される。
【００８２】
アナログ映像信号には、Ａ／Ｄ変換用のサンプリングクロック信号およびデータクロック信号が含まれていないため、同期信号制御回路２２３に内蔵されているＰＬＬ（位相同期ループ）回路が、アナログ映像信号と同時に供給される水平同期信号を基準として、サンプリングクロック信号およびデータクロック信号を生成して、プラズマディスプレイパネルモジュール２３０に供給する。
アナログインタフェース２２０のＰＬＥ制御回路２２７は、プラズマディスプレイパネルの輝度制御を行う。具体的には、平均輝度レベルが所定値以下である場合には表示輝度を上昇させ、平均輝度レベルが所定値を超える場合には、表示輝度を低下させるように制御する。
システム・コントロール回路２２６は、プラズマディスプレイパネルモジュール２３０に対して、各種制御信号を出力する。
【００８３】
プラズマディスプレイパネルモジュール２３０は、さらに、ディジタル信号処理・制御回路２３１と、パネル部２３２と、ＤＣ／ＤＣコンバータを内蔵するモジュール内電源回路２３３とから構成されている。
ディジタル信号処理・制御回路２３１は、入力インタフェース信号処理回路２３４と、フレームメモリ２３５と、メモリ制御回路２３６と、ドライバ制御回路２３７とを含んでいる。
【００８４】
例えば、入力インタフェース信号処理回路２３４に入力された映像信号の平均輝度レベルは、入力インタフェース信号処理回路２３４内の入力信号平均輝度レベル演算回路（不図示）によって計算されて、例えば５ビットデータとして出力される。
また、ＰＬＥ制御回路２２７は、平均輝度レベルに応じてＰＬＥ制御データを設定して、入力インタフェース信号処理回路２３４内の輝度レベル制御回路（不図示）に供給する。
【００８５】
ディジタル信号処理・制御回路２３１では、入力インタフェース信号処理回路２３４において、上記の各種入力信号の処理を行ったのち、制御信号をパネル部２３２に送信する。これと同時に、メモリ制御回路２３６はメモリ制御信号を、ドライバ制御回路２３７はドライバ制御信号を、それぞれパネル部２３２に送信する。
【００８６】
パネル部２３２は、プラズマディスプレイパネル２５０と、プラズマディスプレイパネル２５０の走査電極を駆動する走査ドライバ２３８と、プラズマディスプレイパネル２５０のデータ電極を駆動するデータドライバ２３９と、プラズマディスプレイパネル２５０および走査ドライバ２３８にパルス電圧を供給する高圧パルス回路２４０と、高圧パルス回路２４０からの余剰電力を回収する電力回収回路２４１とから構成されている。
【００８７】
プラズマディスプレイパネル２５０は、例えば１３６５個×７６８個に配列された画素を有するものとして構成されている。プラズマディスプレイパネル２５０においては、走査ドライバ２３８が走査電極を制御し、データドライバ２３９がデータ電極を制御することによって、これらの画素のうちの所定の画素の点灯または非点灯が制御されて、所望の画像表示が行われる。
なお、ロジック用電源（不図示）が、ディジタル信号処理・制御回路２３１およびパネル部２３２にロジック用電力を供給している。さらに、モジュール内電源回路２３３は、表示用電源から直流電力を供給されて、この直流電力の電圧を所定の電圧に変換したのち、パネル部２３２に供給している。
【００８８】
このようなプラズマ表示装置において、データドライバ２３９を第１実施例〜第３実施例のいずれかに示されたデータドライバＩＣから構成して、データドライバ出力をＲＧＢの３群に分割してＰＤＰに出力し、それぞれの実施例に詳細に説明されたブランキングの制御を行うことによって、各色ごとにデータドライバを独立させる必要なく、データドライバとＰＤＰ間の配線構造を複雑化することによるコストアップなしに、それぞれの実施例によって得られる特有の効果を得ることができる。
すなわち、第１実施例のデータドライバＩＣを採用した場合には、Ｒ，Ｇ，Ｂの各色に対応する表示データに対するハイ・ブランクの設定を各色独立に行うことができる。そして、この機能を利用して、予備放電期間におけるデータ電極と走査電極間の予備放電の時間を色ごとに制御することによって、ＲＧＢ各色の蛍光体の電圧特性の違いに応じた適切な時間の予備放電を行わせて、表示品位を向上することができる。
【００８９】
また、第２実施例または第３実施例のデータドライバＩＣを採用した場合には、Ｒ，Ｇ，Ｂの各色に対応する表示データに対するハイ・ブランクの設定とロウ・ブランクの設定とを各色独立に行うことができる。そして、ハイ・ブランク設定機能を利用して、予備放電期間におけるデータ電極と走査電極間の対向放電の時間を色ごとに制御することによって、ＲＧＢ各色の蛍光体の電圧特性の違いに応じた適切な時間の予備放電を行わせて、表示品位を向上することができるとともに、ロウ・ブランク設定機能を利用して、データパルスの印加タイミングを色ごとにずらすことによって、ノイズの原因となる電磁波の発生を抑制することができる。
【００９０】
この例においては、図１３に示されるように、アナログインタフェース２２０を備えたプラズマ表示装置について説明したが、アナログインタフェース２２０の代わりにディジタルインタフェースを備え、入力としてアナログ画像信号の代わりにディジタル画像信号を用いる場合が考えられる。
【００９１】
図１４は、パソコン（ＰＣ）入力信号がディジタルＲＧＢ信号、テレビ入力信号がディジタル輝度信号とディジタル色差信号とからなる場合のプラズマ表示装置２００Ａの構成例を示したものであって、ディジタルインタフェース２２０Ａとプラズマディスプレイパネルモジュール２３０とから概略構成されている。このうち、プラズマディスプレイパネルモジュール２３０は、図１３に示された場合と同様である。
ディジタルインタフェース２２０Ａは、画像フォーマット変換回路２２４と、逆γ変換回路２２５と、システム・コントロール回路２２６と、ＰＬＥ制御回路２２７と、ＲＧＢ変換回路２２８と、クロック作成回路２２９とから概略構成されている。これらのうち、システム・コントロール回路２２６，ＰＬＥ制御回路２２７は図１３に示された場合と同様である。
入力がディジタルＲＧＢ信号とディジタル輝度信号とディジタル色差信号とからなる場合は、クロック信号は別に入力されるので、図１３に示された同期信号制御回路は不要であり、入力される同期信号とクロック信号から、クロック作成回路２２９によってサンプリングクロック信号とデータクロック信号が作成される。
【００９２】
ＲＧＢ変換回路２２８は、ディジタル輝度信号とディジタル色差信号をディジタルＲＧＢ信号に変換する。画像フォーマット変換回路２２４は、プラズマディスプレイパネルモジュール２３０の画素構成と変換されたディジタルＲＧＢ信号の画素構成が異なる場合に、画像フォーマットの変換の処理を行う。逆γ変換回路２２５は、入力ディジタル画像信号がＣＲＴの特性に合わせてγ補正が行われている場合、逆γ補正を行って、線形特性に復元されたＲＧＢ映像信号として出力する。
【００９３】
このように、図１４に示されたプラズマ表示装置では、入力がディジタル画像信号であっても、プラズマディスプレイパネルモジュール２３０においてアナログ画像信号の場合と同様の画像表示を行うことができる。
【００９４】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、各実施例において、ハイ・ブランク設定を行うゲート列と、ロウ・ブランク設定を行うゲート列との配置の順序は、逆であってもよい。またゲート列を構成するゲート回路はナンドゲートに限らず、他のゲート素子であってもよい。
【産業上の利用可能性】
【００９５】
この発明のＰＤＰデータドライバ、ＰＤＰの駆動方法、プラズマ表示装置及びその制御方法は、テレビ用プラズマディスプレイパネル及びテレビ用プラズマ表示装置に限らず、あらゆる種類のコンピュータ装置，制御装置，計測装置，娯楽用装置及びその他の各種装置の表示器として使用されるプラズマディスプレイパネル及びプラズマ表示装置に適用することが可能である。
【図面の簡単な説明】
【００９６】
【図１】本発明の第１実施例であるＰＤＰデータドライバＩＣにおける、出力制御回路と高耐圧バッファの構成を示す回路図である。
【図２】同実施例におけるＰＤＰデータドライバＩＣの出力制御回路と高耐圧バッファの真理値表を示す図である。
【図３】同実施例におけるＰＤＰデータドライバＩＣの出力制御回路と高耐圧バッファの動作を示すタイミングチャートである。
【図４】同実施例のＰＤＰデータドライバＩＣを用いてＰＤＰにおけるＲＧＢの各電極を独立に制御するための接続を示す図である。
【図５】一般的なＰＤＰの予備放電期間の駆動方法を示すタイミングチャートである。
【図６】同実施例におけるＰＤＰの予備放電期間の駆動方法を示すタイミングチャートである。
【図７】本発明の第２実施例であるＰＤＰデータドライバＩＣにおける、出力制御回路と高耐圧バッファの構成を示す回路図である。
【図８】同実施例におけるＰＤＰデータドライバＩＣの出力制御回路と高耐圧バッファの真理値表を示す図である。
【図９】同実施例におけるプラズマディスプレイの書き込み放電期間の駆動方法を示すタイミングチャートである。
【図１０】プラズマディスプレイパネルにおける隣接データ電極間の静電容量を示す模式図である。
【図１１】本発明の第３実施例であるＰＤＰデータドライバＩＣにおける、出力制御回路と高耐圧バッファの構成を示す回路図である。
【図１２】同実施例におけるＰＤＰデータドライバＩＣの出力制御回路と高耐圧バッファの動作を示すタイミングチャートである。
【図１３】本発明の第４実施例であるプラズマ表示装置の構成を示すブロック図である。
【図１４】ＰＣ入力信号がディジタルＲＧＢ信号、テレビ入力信号がディジタル輝度信号とディジタル色差信号とからなる場合のプラズマ表示装置の構成例を示すブロック図である。
【図１５】一般的な交流放電メモリ動作型ＰＤＰにおける表示セルの構成を示す断面図である。
【図１６】一般的なＰＤＰの駆動装置の一例を示すブロック図である。
【図１７】一般的なＰＤＰにおける１フィールドの動作を示すタイムチャートである。
【図１８】一般的なＰＤＰにおける１サブフィールドの動作を示すタイムチャートである。
【図１９】一般的なＰＤＰデータドライバＩＣの回路構成を示すブロック図である。
【図２０】一般的なＰＤＰデータドライバＩＣにおける出力制御回路と高耐圧バッファの回路構成を示す図である。
【図２１】ＰＤＰとＰＤＰデータドライバとの一般的な接続を示す図である。
【図２２】従来のＰＤＰデータドライバＩＣを用いて、ＰＤＰのＲＧＢ各電極を独立に制御するための接続を示す図である。
【符号の説明】
【００９７】
２１    ＰＤＰ
３１    データドライバ
１０１    シフトレジスタ
１０２    ラッチ回路
１０３，１０３Ａ，１０３Ｂ，１０３Ｃ    出力制御回路
１０４，１０４Ａ    高耐圧バッファ
ＢＡ１，ＢＡ２，ＢＡ３，ＢＡ４，ＢＡ５，ＢＡ６，…，ＢＡ（３ｎ−２），ＢＡ（３ｎ−１），ＢＡ３ｎ，ＢＣ１，ＢＣ２    バッファ
ＢＢ１，…，ＢＢ３ｎ    高耐圧バッファ回路
ＧＡ１，ＧＡ２，ＧＡ３，…，ＧＡ（３ｎ−２），ＧＡ（３ｎ−１），ＧＡ３ｎ，ＧＢ１，ＧＢ２，ＧＢ３，…，ＧＢ（３ｎ−２），ＧＢ（３ｎ−１），ＧＢ３ｎ，ＧＣ１，ＧＣ２，ＧＣ３，…，ＧＣ（３ｎ−２），ＧＣ（３ｎ−１），ＧＣ３ｎ，ＧＤ１，ＧＤ２，ＧＤ３，…，ＧＤ（３ｎ−２），ＧＤ（３ｎ−１），ＧＤ３ｎ，ＧＥ１，ＧＥ２，ＧＥ３，…，ＧＥ（３ｎ−２），ＧＥ（３ｎ−１），ＧＥ３ｎ，ＧＦ１，ＧＦ２，ＧＦ３，…，ＧＦ（３ｎ−２），ＧＦ（３ｎ−１），ＧＦ３ｎ，ＧＧ１，ＧＧ２，ＧＧ３，…，ＧＧ（３ｎ−２），ＧＧ（３ｎ−１），ＧＧ３ｎ    ナンドゲート
【図１】
2006065316.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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