(57)【要約】【課題】動作回路の増加に対応して、十分な電力を安定して供給可能な半導体記憶装置を提供する。【解決手段】コラムデコーダ１０８を含む内部周辺回路の動作時に、クロック発生回路１１３からＶＤＣＥ信号が出力され、周辺用ＶＤＣ回路１１７に入力されると、ｉｎｔ．Ｖｃｃの供給能力が向上し、入力手段１２０，出力バッファ１１２，センスアンプ１０９を除くコラムデコーダ１０８を含む内部周辺回路にｉｎｔ．Ｖｃｃを供給する。【選択図】図１
2006277936.tif 000002
【特許請求の範囲】
【請求項１】
与えられた１つのアドレスに応答して第１の数のデータを入出力する第１の語構成と、与えられた１つのアドレスに応答して第２の数のデータを入出力する第２の語構成とを選択的に活性化する活性化手段と、
前記活性化手段を含む周辺回路と、
外部電源電圧に基づいて内部電源電圧を発生し、前記第２の語構成が活性化されるとき、前記周辺回路に供給する内部電源電圧の供給能力が向上する内部電源電圧供給手段とを備えた、半導体記憶装置。
【請求項２】
前記内部電源電圧供給手段は、
常時、内部電源電圧を出力する第１の内部電源電圧出力手段と、
前記第２の語構成が活性化されるとき、内部電源電圧を出力する第２の内部電源電圧出力手段とをさらに備えた、請求項１に記載の半導体記憶装置。
【請求項３】
前記内部電源電圧供給手段は、
前記内部電源電圧を出力するための内部電源電圧出力ノードと、
一方のソース／ドレイン電極が第１の外部電源ノードに接続され、他方のソース／ドレイン電極が前記内部電源電圧出力ノードに接続された第１のＭＯＳトランジスタと、
反転入力端子に基準電圧が入力され、非反転入力端子が前記内部電源電圧出力ノードに接続され、出力端子が前記第１のＭＯＳトランジスタのゲート電極に接続された差動増幅器と、
一方のソース／ドレイン電極が前記内部電源電圧出力ノードに接続され、他方のソース／ドレイン電極が第２の外部電源ノードに接続された第２のＭＯＳトランジスタと、
を備え、
前記差動増幅器は、
一方のソース／ドレイン電極が前記第１の外部電源ノードに接続された第３のＭＯＳトランジスタと、
一方のソース／ドレイン電極が前記第１の外部電源ノードに接続され、他方のソース／ドレイン電極が出力端子に接続され、ゲート電極が前記第３のＭＯＳトランジスタのゲート電極と前記第３のＭＯＳトランジスタの他方のソース／ドレイン電極とに接続された第４のＭＯＳトランジスタと、
一方のソース／ドレイン電極が前記第３のＭＯＳトランジスタの他方のソース／ドレイン電極と前記第３のＭＯＳトランジスタのゲート電とに接続された第５のＭＯＳトランジスタと、
一方のソース／ドレイン電極が前記第４のＭＯＳトランジスタの他方のソース／ドレイン電極に接続され、ゲート電極に基準電圧が与えられた第６のＭＯＳトランジスタと、
一方のソース／ドレイン電極が前記第５のＭＯＳトランジスタの他方のソース／ドレイン電極と前記第６のＭＯＳトランジスタの他方のソース／ドレイン電極とに接続され、他方のソース／ドレイン電極が第２の外部電源ノードに接続された第７のＭＯＳトランジスタと、
前記第７のＭＯＳトランジスタのゲート電極にゲート電圧を発生し供給するゲート電圧発生手段とを備えた、請求項１に記載の半導体記憶装置。
【請求項４】
前記ゲート電圧発生手段は、
前記第２の語構成が非活性化状態のとき第１の電圧を発生し、前記第２の語構成が活性化されるとき前記第１の電圧よりも高い第２の電圧を発生する、請求項３に記載の半導体記憶装置。
【請求項５】
前記内部電源電圧供給手段は、
内部電源電圧を出力するための内部電源電圧出力ノードと、
一方のソース／ドレイン電極が第１の外部電源ノードに接続され、他方のソース／ドレイン電極が前記内部電源電圧出力ノードに接続された第１のＭＯＳトランジスタと、
一方のソース／ドレイン電極は第２の外部電源ノードに接続され、他方のソース／ドレイン電極が前記内部電源電圧出力ノードに接続された第２のＭＯＳトランジスタと、
反転入力端子に基準電圧が入力され、非反転入力端子が前記内部電源電圧出力ノードに接続され、出力端子が前記第１のＭＯＳトランジスタのゲート電極に接続された差動増幅器と、
前記第２の語構成が活性化されるとき、前記差動増幅器の出力端子と前記第１のＭＯＳトランジスタのゲート電極とを接続するスイッチング手段とを備えた、請求項１に記載の半導体記憶装置。
【請求項６】
前記第２の語構成が非活性化状態のとき、前記第２のＭＯＳトランジスタをオフにする制御手段をさらに備えた、請求項５に記載の半導体記憶装置。
【請求項７】
前記第２の内部電源電圧出力手段は、
前記内部電源電圧を出力するための内部電源電圧出力ノードと、
一方のソース／ドレイン電極が外部電源ノードに接続され、他方のソース／ドレイン電極が前記内部電源電圧出力ノードに接続されたＭＯＳトランジスタと、
反転入力端子に基準電圧が入力され、非反転入力端子が前記内部電源電圧出力ノードに接続された差動増幅器と、
前記第２の語構成が活性化されるとき、前記ＭＯＳトランジスタのゲート電極と前記差動増幅器の出力端子とを接続するスイッチング手段とを備えた、請求項２に記載の半導体記憶装置。
【請求項８】
前記第２の語構成が非活性化状態のとき、前記第２のＭＯＳトランジスタをオフにする制御手段をさらに備えた、請求項７に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、内部回路に内部電源電圧を供給する回路を含む半導体記憶装置に関する。
【背景技術】
【０００２】
図２５は、従来の半導体記憶装置２６００の構成を示すブロック図である。
以下、図中同一符号は同一または相当部分を示す。
【０００３】
図２５を参照して、半導体記憶装置２６００は、行および列に配置された複数のメモリセルを含むメモリセルアレイ１０５と、複数のメモリセルに接続された複数のワード線ＷＬおよびビット線ＢＬと、行（ワード線）を選択するためのロウデコーダ１０７と、列（ビット線）を選択するためのコラムデコーダ１０８と、外部信号を内部信号に変換する入力初段１２０と、入力初段１２０からの内部信号に応答して内部アドレスを生成するアドレスバッファ１０６と、後述のコラムデコーダ１０８を含みコラムデコーダ１０８に連動するコラム系１３０と、昇圧電圧Ｖｐｐを発生する昇圧電圧発生回路（以下、Ｖｐｐ回路と称す）１１８と、センスアンプ１０９に内部電源電圧を供給するセンスアンプ用降圧回路（以下、センスアンプ用ＶＤＣ回路と称す）１１６と、入力初段１２０とセンスアンプ１０９とコラム系１３０内の出力バッファ１１２を除く内部周辺回路へ内部電源電圧を供給する周辺用降圧回路（以下、周辺用ＶＤＣ回路と称す）２６０１とを備える。
【０００４】
入力初段１２０は、さらに、外部ロウアドレスストローブ信号（以下、ｅｘｔ．／ＲＡＳと称す）を内部ロウアドレスストローブ信号（以下、ｉｎｔ．／ＲＡＳと称す）に変換するＲＡＳバッファ１０１と、外部コラムアドレスストローブ信号（以下、ｅｘｔ．／ＣＡＳと称す）を内部コラムアドレスストローブ信号（以下、ｉｎｔ．／ＣＡＳと称す）に変換するＣＡＳバッファ１０２と、外部ライトイネーブル信号（以下、ｅｘｔ．／ＷＥと称す）を内部ライトイネーブル信号（以下、ｉｎｔ．／ＷＥと称す）に変換するＷＥバッファ１０３と、外部アウトプットイネーブル信号（以下、ｅｘｔ．／ＯＥと称す）を内部アウトプットイネーブル信号（以下、ｉｎｔ．／ＯＥと称す）に変換するＯＥバッファ１０４とを備える。
【０００５】
コラム系１３０は、さらに、コラムアドレスに基づいてビット線を選択するコラムデコーダ１０８と、選択されたビット線に接続されたメモリセルから読出されたデータをさらに増幅するプリアンプ１１１と、外部データ入出力ピン（以下、ｅｘｔ．ＤＱピンと称す）にデータを出力する出力バッファ１１２と、プリアンプ１１１や出力バッファ１１２を制御するためのクロック信号を発生するクロック発生回路１１３と、ｅｘｔ．ＤＱピンからデータが入力されるデータインバッファ１１４と、メモリセルへの書込を制御するライトドライバ１１５とを備える。
【０００６】
図２６は、図２５の周辺用ＶＤＣ回路２６０１を示す回路図である。
図２６を参照して、周辺用ＶＤＣ回路２６０１は、内部電源電圧（以下、ｉｎｔ．Ｖｃｃと称す）を出力するためのｉｎｔ．Ｖｃｃ出力ノードＮ１と、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）２０１と、差動増幅器２０５とを備える。
【０００７】
ＰＭＯＳトランジスタ２０１のソース電極は外部電源電圧（以下、ｅｘｔ．Ｖｃｃと称す）を与えるｅｘｔ．Ｖｃｃノードに接続され、ドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ１と差動増幅器２０５の非反転入力端子（＋）とに接続され、ゲート電極は差動増幅器２０５の出力端子に接続されている。差動増幅器の反転入力端子には基準電圧Ｖｒｅｆが入力されている。
【０００８】
周辺用ＶＤＣ回路２６０１において、ｉｎｔ．Ｖｃｃ出力ノードＮ１における電圧ｉｎｔ．Ｖｃｃと基準電圧Ｖｒｅｆとが比較され、ｉｎｔ．ＶｃｃがＶｒｅｆと等しくなるようにＰＭＯＳトランジスタ２０５のゲート電圧が制御され、ｅｘｔ．Ｖｃｃに基づいてｉｎｔ．Ｖｃｃが発生され、半導体記憶装置２６００の内部周辺回路に供給される。
【０００９】
さて、半導体記憶装置２６００では、ｅｘｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳは、ＲＡＳバッファ１０１およびＣＡＳバッファ１０２によりｉｎｔ．／ＲＡＳおよびｉｎｔ．／ＣＡＳに変換されている。ここで、外部アドレス（以下ｅｘｔ．Ａｄｄと称す）が入力され、アドレスバッファ１０６に取込まれると、電圧レベルがシフトされ、ｉｎｔ．ＲＡＳ（ロウアドレスおよびコラムアドレス）が生成される。そして、ｉｎｔ．ＲＡＳとｉｎｔ．ＣＡＳの立下がりに応答して、このロウアドレスとコラムアドレスとに対応するワード線およびビット線に接続されたメモリセルが選択され、このメモリセルにおいてデータが読出または書込まれる。
【００１０】
たとえば、データ読出時、まず、ロウデコーダ１０７で、ロウアドレスに対応するワード線が選択され、ワード線に接続された複数のメモリセルの各々に接続された複数のビット線を介して、順に入力されるコラムアドレスに対応するメモリセルからのデータが読出され、センスアンプ１０９に伝送され増幅される。そして、増幅されたデータは、入出力線（以下、Ｉ／Ｏ線と称す）１１０を介してプリアンプ１１１に伝送される。データは、プリアンプ１１１でさらに増幅され、出力バッファ１１２からｅｘｔ．ＤＱピンへデータが出力される。このとき、クロック発生回路１１３から発生されるクロック信号により、プリアンプ１１や出力バッファ１１２の出力やイコライズのタイミングが制御されている。
【００１１】
また、データ書込時では、ｅｘｔ．ＤＱピンから入力されたデータは、データインバッファ１１４を介し、ライトドライバ１１５に送られる。そして、読出時と同様に、まず、ロウデコーダ１０７によりロウアドレスに対応するワード線が選択され、次に、コラムデコーダ１０８により、コラムアドレスに対応するビット線に接続されたメモリセルが順に選択されて、ライトドライバ１１５からのデータが、Ｉ／Ｏ線１１０を介して伝送され書込まれていく。
【００１２】
このように、読出／書込動作の１サイクルのうち、半導体記憶装置の消費電力が大きくなるのは、コラムアドレスの入力に対応して動作するコラム系１３０を中心とする内部周辺回路が動作するときである。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、図２５の従来の半導体記憶装置２６００に備えられた周辺用ＶＤＣ回路２６０１のｉｎｔ．Ｖｃｃの供給能力を高めるため、系のゲインを大きくすると、図２５に示した周辺用ＶＤＣ回路２６０１は、ｉｎｔ．Ｖｃｃ出力ノードＮ１の電位がフィードバックされているので、ゲインが大きすぎると発振する場合があるという問題点があった。
【００１４】
図２７は、従来の半導体記憶装置２８００の他の構成を示すブロック図である。
図２７を参照して、半導体基板２８００は、図２５の半導体記憶装置２６００において、プリアンプ１１１と出力バッファ１１２とデータインバッファ１１４とライトドライバ１１５とを、プリアンプ１１１ａ，１１１ｂと出力バッファ１１２ａ，１１２ｂとデータインバッファ１１４ａ，１１４ｂとライトドライバ１１５ａ、１１５ｂとを備え複数のｅｘｔ．ＤＱピンを有する入出力回路１，２とに置換え、入出力回路１，２と周辺用ＶＤＣ回路２６０１との間にｅｘｔ．ＶｃｃまたはＧＮＤに選択的に接続されるパッド１７０５をさらに備えたものである。
【００１５】
他の回路構成およびそれらの動作は、半導体記憶装置２６００と同様であるので説明を省略する。
【００１６】
半導体記憶装置２８００は、与えられた１つのアドレスに応答して入出力されるデータの数が大小さまざまな複数の語構成、たとえば、×１，×４，×８，×１６語構成などの中からいずれかの語構成を選択可能なものである。語構成の切換はパッド１７０５に与える電圧に基づいて発生される活性化信号により選択される。
【００１７】
この語構成の選択可能な半導体記憶装置２８００においては、入出力されるデータの数が多くなるに互い動作する内部周辺回路が増加する。よって、より大きな語構成を選択すれば消費電力も大きくなるので、前述のコラム系動作時の場合と同様に、周辺回路ＶＤＣ２６０１のｉｎｔ．Ｖｃｃ供給能力を高めようとすると、周辺用ＶＤＣ回路２６０１が発振する可能性が高くなるという問題点があった。
【００１８】
本発明は、以上のような問題点を解決するためになされたもので、動作回路の増加に対応して、十分なｉｎｔ．Ｖｃｃの安定した供給が可能となる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の請求項１に係る半導体記憶装置は、与えられた１つのアドレスに応答して第１の数のデータを入出力する第１の語構成と、与えられた１つのアドレスに応答して第２の数のデータを入出力する第２の語構成とを選択的に活性化する活性化手段と、活性化手段を含む周辺回路と、外部電源電圧に基づいて内部電源電圧を発生し、第２の語構成が活性化されるとき、周辺回路に供給する内部電源電圧の供給能力が向上する内部電源電圧供給手段とを設けたものである。
【００２０】
本発明の請求項２に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、内部電源電圧供給手段に、常時、内部電源電圧を出力する第１の内部電源電圧出力手段と、第２の語構成が活性化されるとき、内部電源電圧を出力する第２の内部電源電圧出力手段とをさらに設けたものである。
【００２１】
本発明の請求項３に係る半導体記憶装置は、請求項１の半導体記憶装置において、内部電源電圧供給手段に、内部電源電圧を出力するための内部電源電圧出力ノードと、一方のソース／ドレイン電極が第１の外部電源ノードに接続され、他方のソース／ドレイン電極が内部電源電圧出力ノードに接続された第１のＭＯＳトランジスタと、反転入力端子に基準電圧が入力され、非反転入力端子が内部電源電圧出力ノードに接続され、出力端子が第１のＭＯＳトランジスタのゲート電極に接続された差動増幅器と、一方のソース／ドレイン電極が内部電源電圧出力ノードに接続され、他方のソース／ドレイン電極が第２の外部電源ノードに接続された第２のＭＯＳトランジスタと、を設け、差動増幅器に、一方のソース／ドレイン電極が第１の外部電源ノードに接続された第３のＭＯＳトランジスタと、一方のソース／ドレイン電極が第１の外部電源ノードに接続され、他方のソース／ドレイン電極が出力端子に接続され、ゲート電極が第３のＭＯＳトランジスタのゲート電極と第３のＭＯＳトランジスタの他方のソース／ドレイン電極とに接続された第４のＭＯＳトランジスタと、一方のソース／ドのレイン電極が第３のＭＯＳトランジスタの他方のソース／ドレイン電極と第３のＭＯＳトランジスタのゲート電極とに接続された第５のＭＯＳトランジスタと、一方のソース／ドレイン電極が第４のＭＯＳトランジスタの他方のソース／ドレイン電極に接続され、ゲート電極に基準電圧が供給された第６のＭＯＳトランジスタと、一方のソース／ドレイン電極が第５のＭＯＳトランジスタの他方のソース／ドレイン電極と第６のＭＯＳトランジスタの他方のソース／ドレイン電極とに接続され、他方のソース／ドレイン電極が第２の外部電源ノードに接続された第７のＭＯＳトランジスタと、第７のＭＯＳトランジスタのゲート電極にゲート電圧を発生し供給するゲート電圧発生手段とを設けたものである。
【００２２】
本発明の請求項４に係る半導体記憶装置は、請求項３の半導体記憶装置において、ゲート電圧発生手段は、第２の語構成が非活性化状態のとき第１の電圧を供給し、第２の語構成が活性化されるとき第１の電圧よりも高い第２の電圧を供給する。
【００２３】
本発明の請求項５に係る半導体記憶装置は、請求項１の半導体記憶装置において、内部電源電圧供給手段に、内部電源電圧を出力するための内部電源電圧出力ノードと、一方のソース／ドレイン電極が第１の外部電源ノードに接続され、他方のソース／ドレイン電極が内部電源電圧出力ノードに接続された第１のＭＯＳトランジスタと、一方のソース／ドレイン電極は第２の外部電源ノードに接続され、他方のソース／ドレイン電極が内部電源電圧出力ノードに接続された第２のＭＯＳトランジスタと、反転入力端子に基準電圧が入力され、非反転入力端子が内部電源電圧出力ノードに接続され、出力端子が第１のＭＯＳトランジスタのゲート電極に接続された差動増幅器と、第２の語構成が活性化されるとき、差動増幅器の出力端子と第１のＭＯＳトランジスタのゲート電極とを接続するスイッチング手段とを設けたものである。
【００２４】
本発明の請求項６に係る半導体記憶装置は、請求項５の半導体記憶装置において、第２の語構成が非活性化状態のとき、第２のＭＯＳトランジスタをオフにする制御手段をさらに設けたものである。
【００２５】
本発明の請求項７に係る半導体記憶装置は、請求項２の半導体記憶装置において、第２の内部電源電圧出力手段に、内部電源電圧を出力するための内部電源電圧出力ノードと、一方のソース／ドレイン電極が外部電源ノードに接続され、他方のソース／ドレイン電極が内部電源電圧出力ノードに接続されたＭＯＳトランジスタと、反転入力端子に基準電圧が入力され、非反転入力端子が内部電源電圧出力ノードに接続された差動増幅器と、第２の語構成が活性化されるとき、ＭＯＳトランジスタのゲート電極と差動増幅器の出力端子とを接続するスイッチング手段とを設けたものである。
【００２６】
本発明の請求項８に係る半導体記憶装置は、請求項７の半導体記憶装置において、第２の語構成が非活性化状態のとき、第２のＭＯＳトランジスタをオフにする制御手段をさらに設けたものである。
【発明の効果】
【００２７】
本発明の請求項１の半導体記憶装置は、大きな語構成への切換えに伴う動作回路の増加に対応して、十分な内部電源電圧を安定して供給することが可能な半導体記憶装置を提供することができる。
【００２８】
本発明の請求項２の半導体記憶装置は、請求項１の半導体記憶装置の効果に加えて、大きな語構成へ切換えられるとき、内部電源電圧が第２の内部電源電圧出力手段から動作回路に供給される。
【００２９】
本発明の請求項３の半導体記憶装置は、請求項１の半導体記憶装置の効果に加えて、ゲート電圧発生手段で差動増幅器内の第７のＭＯＳトランジスタのゲート電極のゲート電圧を制御することにより、差動増幅器のゲインを調整し、所望の電力を安定して供給することが可能となる。
【００３０】
本発明の請求項４の半導体記憶装置は、請求項３の半導体記憶装置の効果に加えて、ゲート電圧発生手段で差動増幅器内の第７のＭＯＳトランジスタのゲート電極のゲート電圧を制御することにより、差動増幅器のゲインをアップし、より大きな電力を安定して供給することが可能となる。
【００３１】
本発明の請求項５の半導体記憶装置は、請求項１の半導体記憶装置の効果に加えて、大きな語構成へ切換えられたとき、内部電源電圧の供給能力が向上し、大きな電力を供給することが可能となる。
【００３２】
本発明の請求項６の半導体記憶装置は、請求項５の半導体記憶装置の効果に加えて、語構成が小さいとき、内部電源電圧の供給能力が小さくなり、供給される電力を少なくすることが可能となる。
【００３３】
本発明の請求項７の半導体記憶装置は、請求項２の半導体記憶装置の効果に加えて、大きな語構成へ切換えられたとき、内部電源電圧が第２の内部電源電圧出力手段から動作回路に供給される。
【００３４】
本発明の請求項８の半導体記憶装置は、請求項７の半導体記憶装置の効果に加えて、語構成が小さいとき、第２の内部電源電圧出力手段から内部電源電圧が供給されなくなる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態を図面を参照しながら説明する。
（１）  実施の形態１
図１は、本発明の半導体記憶装置の実施の形態１の半導体記憶装置１００の構成を示すブロック図である。
【００３６】
図１を参照して、半導体記憶装置１００は、行および列に配置された複数のメモリセルを含むメモリセルアレイ１０５と、複数のメモリセルに接続された複数のワード線ＷＬと、複数のメモリセルに接続され複数のワード線ＷＬと交差する複数のビット線ＢＬと、行（ワード線）を選択するためのロウデコーダ１０７と、列（ビット線）を選択するための外部デコーダ１０８と、外部信号を内部信号に変換する入力初段１２０と、入力初段１２０からの内部信号に応答して内部アドレスを生成するアドレスバッファ１０６と、後述のコラムデコーダを含みコラムデコーダ１０８に連動するコラム系１３０と、昇圧電圧Ｖｐｐを発生するＶｐ１１８ｐ回路と、センスアンプ１０９に内部電源電圧を供給するセンスアンプ用ＶＤＣ回路１１６と、入力初段１２０とセンスアンプ１０９とコラム系１３０内の出力バッファ１１２を除く内部周辺回路へ内部電源電圧を供給する周辺用ＶＤＣ回路１１７とを備える。
【００３７】
入力初段１２０は、さらに、ｅｘｔ．／ＲＡＳをｉｎｔ．／ＲＡＳに変換するＲＡＳバッファ１０１と、ｅｘｔ．／ＣＡＳをｉｎｔ．／ＣＡＳに変換するＣＡＳバッファ１０２と、ｅｘｔ．／ＷＥをｉｎｔ．／ＷＥに変換するＷＥバッファ１０３と、ｅｘｔ．／ＯＥをｉｎｔ．／ＯＥに変換するＯＥバッファ１０４とを備える。
【００３８】
コラム系１３０は、さらに、コラムアドレスに基づいてビット線を選択するコラムデコーダ１０８と、選択されたビット線に接続されたメモリセルからＩ／Ｏ線を介して得られたデータをさらに増幅するプリアンプ１１１と、ｅｘｔ．ＤＱピンへ増幅されたデータを出力する出力バッファ１１２と、プリアンプ１１１および出力バッファ１１２の各々のデータ出力やイコライズのタイミングを制御するクロック信号を発生するクロック発生回路１１３と、ｅｘｔ．ＤＱピンからデータが入力されるデータインバッファ１１４と、メモリセルへの書込を制御するライトドライバ１１５とを備える。
【００３９】
ＲＡＳバッファ１０１は、クロック発生回路１１３とアドレスバッファ１０６とに接続されている。ＣＡＳバッファ１０２は、クロック発生回路１１３とアドレスバッファ１０６とデータインバッファ１１４とライトイドライバ１１５とに接続されている。ＷＥバッファ１０３は、クロック発生回路１１３とデータインバッファ１１４とライトドライバ１１５とに接続されている。ＯＥバッファ１０４は、クロック発生回路１１３に接続されている。
【００４０】
アドレスバッファ１０６は、ロウデコーダ１０７とコラムデコーダ１０８とに接続されている。ロウデコーダ１０７は、メモリセルアレイ１０５内の複数のワード線ＷＬに接続されている。センスアンプ１０９は、メモリセルアレイ１０５内の複数のビット線ＢＬに接続されている。複数のワード線ＷＬと複数のビット線ＢＬとの各々交差点に複数のメモリセルが配置されている。センスアンプ１０９とプリアンプ１１１とライトドライバ１１５とは、Ｉ／Ｏ線により接続されている。
【００４１】
Ｖｐｐ回路１１８は、ｅｘｔ．Ｖｃｃに基づいて、半導体記憶装置１００の内部回路に接続され（図示せず）、昇圧電圧Ｖｐｐを供給している。センスアンプ用ＶＤＣ回路１１６は、主としてセンスアンプ１０９に接続され（図示せず）、ｅｘｔ．Ｖｃｃに基づいて、ｉｎｔ．Ｖｃｃを供給している。周辺用ＶＤＣ回路１１７は、クロック発生回路１１３に接続され、後述のＶＤＣＥ信号が入力されることにより、たとえば、入力初段１２０と出力バッファ１１２とセンスアンプ１０９を除くコラム系１３０内の上記各回路やアドレスバッファ１０６などに接続され（図示せず）、ｅｘｔ．Ｖｃｃに基づいて、それらの回路にｉｎｔ．Ｖｃｃを供給する。
【００４２】
半導体記憶装置１００において、ｅｘｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳは、ＲＡＳバッファ１０１およびＣＡＳバッファ１０２によりｉｎｔ．／ＲＡＳおよびｉｎｔ．／ＣＡＳに変換されている。ここで、外部アドレス（以下ｅｘｔ．Ａｄｄと称す）が入力され、アドレスバッファ１０６に取込まれると、電圧レベルがシフトされ、ｉｎｔ．ＲＡＳ（ロウアドレスおよびコラムアドレス）が生成される。そして、ｉｎｔ．ＲＡＳとｉｎｔ．ＣＡＳの立下がりに応答して、このロウアドレスとコラムアドレスとに対応するワード線およびビット線に接続されたメモリセルが選択され、このメモリセルにおいてデータが読出または書込まれる。
【００４３】
たとえば、データ読出時、まず、ロウデコーダ１０７で、ロウアドレスに対応するワード線が選択され、ワード線に接続された複数のメモリセルの各々に接続された複数のビット線を介して、順に入力されるコラムアドレスに対応するメモリセルからのデータが読出され、センスアンプ１０９に伝送され増幅される。そして、増幅されたデータは、入出力線（以下、Ｉ／Ｏ線と称す）１１０を介してプリアンプ１１１に伝送される。データは、プリアンプ１１１でさらに増幅され、出力バッファ１１２からｅｘｔ．ＤＱピンへデータが出力される。このとき、クロック発生回路１１３から発生されるクロック信号により、プリアンプ１１や出力バッファ１１２の出力やイコライズのタイミングが制御されている。
【００４４】
また、データ書込時では、ｅｘｔ．ＤＱピンから入力されたデータは、データインバッファ１１４を介し、ライトドライバ１１５に送られる。そして、読出時と同様に、まず、ロウデコーダ１０７によりロウアドレスに対応するワード線が選択され、次に、コラムデコーダ１０８により、コラムアドレスに対応するビット線に接続されたメモリセルが順に選択されて、ライトドライバ１１５からのデータが、Ｉ／Ｏ線１１０を介して伝送され書込まれていく。
【００４５】
図２は、図１の周辺用ＶＤＣ回路１１７の一例である周辺用ＶＤＣ回路２００を示す回路図である。
【００４６】
図２を参照して、周辺用ＶＤＣ回路２００は、ＰＭＯＳトランジスタ２０１と抵抗素子２０３と差動増幅器２０５とＮＭＯＳトランジスタ２０７とゲート電圧供給回路２０９とを備える。
【００４７】
ＰＭＯＳトランジスタ２０１のソース電極は外部電源ノードに接続され、ドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ１に接続され、ゲート電極は差動増幅器２０５の出力端子に接続されている。抵抗素子２０３の一方端子はｉｎｔ．Ｖｃｃ出力ノードＮ１に接続され、他方端はＮＭＯＳトランジスタ２０７のドレイン電極に接続されている。ＮＭＯＳトランジスタ２０７のソース電極は接地され、ゲート電極はゲート電圧供給手段２０９に接続されている。差動増幅器２０５の非反転入力端子（＋）は抵抗素子２０３の他方端に接続され、反転入力端子（−）には基準電圧Ｖｒｅｆが入力されている。
【００４８】
ここで、たとえば、抵抗素子２０３の代わりにＰＭＯＳトランジスタが挿入されたり、抵抗素子２０３とＮＭＯＳトランジスタ２０７との間に、さらにダイオ−ド接続された電圧降下のためのＰＭＯＳトランジスタなどが接続されていてもよい。
【００４９】
周辺用ＶＤＣ回路２００において、ｉｎｔ．Ｖｃｃが高抵抗２０３（抵抗値Ｒ）により分圧され、ｉｎｔ．ＶｃｃからΔＶ＝ＲＩ電圧降下された電圧がフィードバックされている。これにより、周辺用ＶＤＣ回路２００の感度を上げることができる。電流ＩはＮＭＯＳトランジスタ２０７を流れる電流である。
【００５０】
ところで、ＮＭＯＳトランジスタ２０７は飽和領域で動作しており、電流Ｉはゲート電圧ＶG1に依存する。ゲート電圧ＶG1を一定にすれば、電流Ｉを一定にすることができ、安定して周辺用ＶＤＣ回路２００の感度を上げることが可能となる。
【００５１】
図３は、従来のゲート電圧供給回路３０９を示す回路図である。
図３を参照して、ゲート電圧供給回路３０９は、定電流源３０１と、ＰＭＯＳトランジスタ３０３とを備える。
【００５２】
従来のゲート電圧供給回路３０９においては、外部電源ノードとゲート電圧供給ノードＮ２との間に定電流源３０１が接続されている。ＰＭＯＳトランジスタ３０３のソース電極はゲート電圧供給ノードＮ２に接続され、バックゲート電極は外部電源ノードに接続され、ドレイン電極は接地されている。
【００５３】
このように、従来のゲート電圧供給回路３０９では、ＰＭＯＳトランジスタ３０３の基板降下によりゲート電圧ＶG1のｅｘｔ．Ｖｃｃ依存性が大きかった。そのため、ｉｎｔ．Ｖｃｃもまたｅｘｔ．Ｖｃｃへの依存性が大きかった。したがって、図２の周辺用ＶＤＣ回路２００にこのゲート電圧供給回路３０９を用いると、ＮＭＯＳトランジスタ２０７を流れる電流Ｉが安定せず、周辺用ＶＤＣ回路２００の感度を安定して上げることができなかった。
【００５４】
図４は、図２のゲート電圧供給回路２０９の例２０９ａを示す回路図である。
図４を参照して、ゲート電圧供給回路２０９ａは、定電流源３０１とＰＭＯＳトランジスタ４０３ａとを備える。
【００５５】
外部電源ノードとゲート電圧供給ノードＮ２との間に定電流源３０１が接続されている。ＰＭＯＳトランジスタ４０３ａのソース電極とバックゲート電極とはゲート電圧供給ノードＮ２に接続され、ドレイン電極とゲート電極とは接地されている。
【００５６】
このように、ＰＭＯＳトランジスタ４０３ａのバックゲート電極をゲート電圧供給ノードＮ２に接続することにより、基板降下がなくなり、ｅｘｔ．Ｖｃｃにゲート電圧ＶG1がつられることなく、ほぼ一定のゲート電圧ＶG1をゲート電圧供給ノードＮ２から供給することができる。すなわち、ゲート電圧ＶG1のｅｘｔ．Ｖｃｃ依存性をほぼなくすことができる。よって、図２の周辺用ＶＤＣ回路２００のＮＭＯＳトランジスタ２０７を流れる電流Ｉが安定し、周辺用ＶＤＣ回路２００の感度を安定して上げることが可能となる。
【００５７】
図５は、図２のゲート電圧供給回路２０９の他の例２０９ｂを示す回路図である。
図５を参照して、ゲート電圧供給回路２０９ｂは、定電流源３０１と基板電圧を供給する基板電圧供給回路４０５とＰＭＯＳトランジスタ４０３ｂとを備える。
【００５８】
外部電源ノードとゲート電圧供給ノードＮ２との間に定電流３０１が接続されている。ＰＭＯＳトランジスタ４０３ｂのソース電極はゲート電圧供給ノードＮ２に接続され、ドレイン電極とゲート電極とは接地されている。さらに、ＰＭＯＳトランジスタ４０３ｂのバックゲート電極には、基板電圧供給回路４０５の出力ノ−ドに接続され、基板電圧が供給されている。
【００５９】
このように、ＰＭＯＳトランジスタ４０３ｂのバックゲート電極に基板電圧を供給することにより、基板降下がなくなり、ｅｘｔ．Ｖｃｃにゲート電圧ＶG1がつられることなく、ほぼ一定のゲート電圧ＶG1をゲート電圧供給ノードＮ２から供給することができる。すなわち、図３のゲート電圧供給回路２０９ａの場合と同様に、ゲート電圧ＶG1のｅｘｔ．Ｖｃｃ依存性をほぼなくすことができる。よって、図２の周辺用ＶＤＣ回路２００のＮＭＯＳトランジスタ２０７を流れる電流Ｉが安定し、周辺用ＶＤＣ回路２００の感度を安定して上げることが可能となる。
【００６０】
図６は、図２の差動増幅器２０５の他の例である差動増幅器１０００を示す回路図である。
【００６１】
図６を参照して、差動増幅器１０００は、ＰＭＯＳトランジスタ１００１，１００２と、ＮＭＯＳトランジスタ１００３〜１００５と、ゲート電圧発生回路１００６とを備える。
【００６２】
ＰＭＯＳトランジスタ１００１，１００２の各々のソース電極は外部電源ノードに接続され、ゲート電極は共通に接続されている。ＮＭＯＳトランジスタ１００３のドレイン電極はＰＭＯＳトランジスタ１００１のドレイン電極に接続され、ゲート電極はｉｎｔ．Ｖｃｃ出力ノードに接続されている。ＰＭＯＳトランジスタ１００２のドレイン電極は差動増幅器１０００の出力端子（ＯＵＴ）に接続されている。ＮＭＯＳトランジスタ１００４のドレイン電極もまた出力端子（ＯＵＴ）に接続され、ゲート電極には基準電圧Ｖｒｅｆが与えられる。ＮＭＯＳトランジスタ１００３，１００４の各々ソース電極はＮＭＯＳトランジスタ１００５のドレイン電極に接続されている。ＮＭＯＳトランジスタ１００５のソース電極は接地され、ゲート電極はゲート電圧供給回路１００６に接続されている。
【００６３】
ここで、ＮＭＯＳトランジスタ１００５ドレイン電極とＮＭＯＳトランジスタ１００３およびＮＭＯＳトランジスタ１００４の各々のソ−ス電極の接続点との間に、スイッチとして動作するＮＭＯＳトランジスタなどが挿入されることもある。
【００６４】
図７は、図６のゲート電圧供給回路１００６を示す回路図である。
図７を参照して、ゲート電圧供給回路１００６は、定電流源１１０１と、ＰＭＯＳトランジスタ１１０２，１１０３と、ＮＭＯＳトランジスタ１１０４と、インバータ１１０５とを備える。
【００６５】
外部電源ノードとゲート電圧供給ノードＮ３との間に定電流源１１０１が接続されている。ＰＭＯＳトランジスタ１１０２のソース電極はゲート電圧供給ノードＮ３に接続され、ドレイン電極とゲート電極とはＰＭＯＳトランジスタ１１０３のソース電極に接続されている。ＰＭＯＳトランジスタ１１０３のドレイン電極とゲート電極とは接地されている。ＮＭＯＳトランジスタ１１０４のドレイン電極はゲート電圧供給ノードＮ３に接続され、ソース電極はＰＭＯＳトランジスタ１１０２のドレイン電極およびゲート電極に接続されている。ＮＭＯＳトランジスタトランジスタ１１０４のゲート電極にはインバータ１１０５の出力ノードが接続されている。インバータ１１０５の入力ノードには、クロック発生回路１１３からダウンコンバータイネーブル信号（以下、ＶＤＣＥ信号と称す）が入力されている。
【００６６】
上記ＶＤＣＥ信号は、たとえば、消費電力の大きくなるコラム系動作時に、周辺用ＶＤＣ回路１１７がコラムデコーダ１０８を含む内部周辺回路に送る電力を大きくする（ｉｎｔ．Ｖｃｃの供給能力を向上させる）ための制御信号である。
【００６７】
以下に、ＶＤＣＥ信号の発生回路について説明する。
図８は、ＣＡＴ信号発生回路５００を示す回路図である。
【００６８】
図８を参照して、ＣＡＴ信号発生回路５００は、ＰＭＯＳトランジスタ５０１〜５０４と、ＮＭＯＳトランジスタ５０５，５０６と、インバータ５０７とを備える。
【００６９】
ＣＡＴ信号発生回路５００は、アドレス信号の各ビットに対応して設けられる。（ｎビットの場合はｎ個のＣＡＴ信号発生回路が設けられる。）
アドレス信号のｉ番目のビットＡｄｄ［ｉ］が入力されると、ｅｘｔ．Ｖｃｃに基づいてＣＡＴ［ｉ］信号が発生される。（ＣＡＴ［ｉ］信号を総称してＣＡＴ信号という。）
図９は、アドレス変化検知信号（以下、ＡＴＤ信号と称す）発生回路６００を示す回路図である。
【００７０】
図９を参照して、ＡＴＤ信号発生回路６００は、遅延回路６０１と、インバータ６０２，６０４，６０５と、ＮＯＲ回路６０３と、ｎ個のＮＭＯＳトランジスタ６０６［ｉ］（ｉ＝１〜ｎ）と、ＰＭＯＳトランジスタ６０７とを備える。
【００７１】
ＡＴＤ信号発生回路６００において、ＮＭＯＳトランジスタ６０６［ｉ］（ｉ＝１〜ｎ）は、アドレス信号の各ビット（この例においてはｎビットとしている）に対応して設けられ、図８のＣＡＴ信号発生回路５００によりオンオフする。そして、それらとｉｎｔ．／ＣＥとに基づいて、アドレスの変化が検知されるとパルスを生成するＡＴＤ信号が発生される。
【００７２】
図１０は、ＡＴＤＮ信号発生回路７００を示す回路図である。
図１０を参照して、ＡＴＤＮ信号発生回路７００は、遅延回路７０１と、インバータ７０２と、ＮＡＮＤ回路７０３とを備える。
【００７３】
ＡＴＤＮ信号発生回路７００は、ＡＴＤ信号発生回路６００から発生されたパルス幅の短いＡＴＤ信号をもとに、ｉｎｔ／ＣＥを用いることにより適当なパルス幅のＡＴＤＮ信号を発生する。
【００７４】
図１１は、コラムデコーダイネーブル信号（以下、ＣＤＥ信号と称す）発生回路８００を示す回路図である。
【００７５】
図１１を参照して、ＣＤＥ信号発生回路８００は、インバータ８０１〜８０３と、ＮＡＮＤ回路８０４，８０５と、遅延回路８０６とを備える。
【００７６】
ＣＤＥ信号発生回路８００は、図９のＡＴＤＮ信号発生回路６００から発生されたＡＴＤＮ信号とｉｎｔ．／ＣＥとに基づいて、コラムデコーダ１０８（図２７）を活性化するためのＣＤＥ信号を発生する。
【００７７】
そして、図１０のＡＴＤＮ信号発生回路７００に発生されたＡＴＤＮ信号または図１１のＣＤＥ信号発生回路８００により発生されたＣＤＥ信号を、上記ＶＤＣＥ信号として用いることができる。
【００７８】
図１２は、ＶＤＣＥ信号発生回路の動作を説明するためのタイミングチャートである。
図１２のタイミングチャートを用いて図８〜１０の各回路の動作を説明する。
【００７９】
図１２を参照して、ｉｎｔ．ＡｄｄのＸおよびＹは、それぞれＸアドレス（ロウアドレス）およびＹアドレス（コラムアドレス）の入力を示す。
【００８０】
ｉｎｔ．／ＲＡＳが活性化されＬ（論理ロー）レベルに立下がると、ｉｎｔ．／ＣＥが活性化されＬレベルに立下がる。これにより図１０のＡＴＤＮ信号発生回路７００は、非動作時Ｈ（論理ハイ）レベルであったＡＴＤＮ信号をＬレベルに立下げる。そして、その後、アドレスが変化するごとに、遅延回路６０１により定められるパルス幅（通常５ｎｓｅｃ程度）のパルスを発生する。このときのＡＴＤＮ信号発生回路７００におけるノードＮFの変化は図示のとおりである。すなわち、ノードＮFにおいて、ＣＡＴ信号によりＬレベルのパルスが発生し、遅延回路６０１によりｄｅｌａｙ１のパルス幅（通常５ｎｓｅｃ程度）が決定される。
【００８１】
そして、図１０のＡＴＤＮ信号発生回路７００により、コラムデコーダ１０８を含む内部周辺回路が活性化されるときに活性化されＨレベルとなるＡＴＤＮ信号が発生され、それがＶＤＣＥ信号として用いられる。このときのＡＴＤＮ信号発生回路７００におけるノードＮGの変化は図示のとおりである。すなわち、ノードＮGにおいて、入力されたｉｎｔ．／ＣＥは遅延回路７０１によりｄｅｌａｙ３だけ遅延されＡＮＤ回路７０３に入力される。ＡＴＤＮ信号はこのノードＮGにおける信号によりＡＴＤＮ信号の始めのＨレベルの部分が削除されている。
【００８２】
また、図１１のＣＤＥ信号発生回路８００の各ノードＮA，ＮB，ＮC，ＮD，ＮEにおける信号の変化は図示のとおりである。すなわち、ノードＮAにおいては、ＡＴＤ信号がインバータ８０１により反転された信号が発生する。ノードＮBにおいては、ｉｎｔ．／ＣＥがインバータ８０２により反転された信号が発生する。ノードＮE においては、ノードＮDにおける信号が遅延回路８０６によりｄｅｌａｙ２の分だけ遅延された信号が発生する。ノードＮDにおいては、ノードＮA，ＮE，ＮBにおける信号がＮＡＮＤ回路で論理和された信号が発生する。ＣＤＥ信号は、ノードＮDにおける信号がインバータ８０３により反転されかつ遅延回路８０６によりｄｅｌａｙ２だけ遅延された信号である。
【００８３】
このＣＤＥ信号は、ｉｎｔ．／ＣＥがＬレベルになり、コラムデコーダ１０８を含む内部周辺回路が活性化されるとき、ｄｅｌａｙ２のパルス幅（通常１５ｎｓ程度）のパルスを発生し、その後アドレスが変化するごとに同様のパルスが発生する。
【００８４】
以上のようにして発生されたＡＴＤＮ信号またはＣＤＥ信号をＶＤＣＥ信号として用いることにより、図７のゲート電圧発生回路１００６において、このデコーダ１０８（を含む内部周辺回路）の非動作時は、インバータ１００５にＬレベルの信号が入力される。すると、ＮＭＯＳトランジスタ１１０４がオンし、ゲート電圧供給ノードＮ３とＰＭＯＳトランジスタ１１０３のソース電極とが短絡される。よって、ゲート電圧供給ノードＮ３から供給されるゲート電圧ＶG2は、ＰＭＯＳトランジスタ１１０３のしきい値電圧Ｖｔｈｐのみによる電圧Ｖｔｈｐとなる。
【００８５】
一方、コラムデコーダ１０８（を含む内部周辺回路）の動作時は、インバータ１００５にＨレベルのパルスが入力される。すると、ＮＭＯＳトランジスタ１００４がオフし、ゲート電圧供給ノードＮ３から供給されるゲート電圧ＶG2は、ＰＭＯＳトランジスタ１１０２とＰＭＯＳトランジスタ１１０３との２つのＰＭＯＳトランジスタのしきい値電圧分である２×Ｖｔｈｐとなって、コラムデコーダ１０８（を含む内部周辺回路）の非動作時よりも高い電圧となる。
【００８６】
したがって、コラムデコーダ１０８の動作時には、ゲート電圧供給ノードＮ３から供給されるゲート電圧ＶG2が高くなるので、コラムデコーダ１０８の動作時にのみ図６の差動増幅器１０００のゲインがアップする。
【００８７】
よって、消費電力が多いコラムデコーダ１０８を含む内部周辺回路の動作時に、より大きな電力を安定して供給することが可能となる。
【００８８】
（２）  実施の形態２
図１３は、本発明の半導体記憶装置の実施の形態２の半導体記憶装置内の周辺用ＶＤＣ回路１２００を示す回路図である。
【００８９】
図１３を参照して、周辺用ＶＤＣ回路１２００は、ｉｎｔ．Ｖｃｃ出力ノードＮ１と、ＰＭＯＳトランジスタ２０１，１２０１，１２０２と、ＮＭＯＳトランジスタ１２０３と、差動増幅器２０５とを備える。
【００９０】
ＰＭＯＳトランジスタ２０１のソース電極は外部電源ノードに接続され、ドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ１に接続されている。ＰＭＯＳトランジスタ１２０１のソース電極は外部電源ノードに接続され、ドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ１に接続されている。差動増幅器２０５の反転入力端子には基準電圧Ｖｒｅｆは入力され、非反転入力端子はｉｎｔ．Ｖｃｃ出力ノードＮ１に接続され、出力端子はＰＭＯＳトランジスタ１２０１のゲート電極に接続されている。ＰＭＯＳトランジスタ１２０４のソース電極は外部電源ノードに接続され、ドレイン電極はＰＭＯＳトランジスタ２０１のゲート電極に接続され、ゲート電極はＶＤＣＥ信号が与えられる。ＮＭＯＳトランジスタ１２０３のソース電極はＰＭＯＳトランジスタ２０１のゲート電極に接続され、ドレイン電極は差動増幅器２０５の出力端子に接続され、ゲート電極はＶＤＣＥ信号が与えられる。
【００９１】
ＶＤＣＥ信号は図１２に示したものを使用することができる。
コラムデコーダ１０８を含む内部周辺回路の非動作時にはＶＤＣＥ信号はＬレベルとなるので、ＮＭＯＳトランジスタ１２０３はオフし、差動増幅器２０５の出力端子とＰＭＯＳトランジスタ２０１のゲート電極とが遮断される。また、ＰＭＯＳトランジスタ１２０２がオンし、ＰＭＯＳトランジスタ２０１のゲート電極に外部電源ノードからｅｘｔ．Ｖｃｃが与えられる。これにより、ＰＭＯＳトランジスタ２０１は完全にオフされる。
【００９２】
よって、動作するのはＰＭＯＳトランジスタ１２０１と差動増幅器２０５のみとなり、ｉｎｔ．Ｖｃｃの供給能力が小さくなり、供給される電力は少なくなる。
【００９３】
一方、コラムデコーダ１０８を含む内部周辺回路の動作時には、ＶＤＣＥ信号はＨレベルとなるので、ＮＭＯＳトランジスタ１２０３がオンし、差動増幅器２０５の出力端子とＰＭＯＳトランジスタ２０１のゲート電極とが接続される。また、ＰＭＯＳトランジスタ１２０２はオフし、ＰＭＯＳトランジスタ２０１のゲート電極は外部電源ノードからｅｘｔ．Ｖｃｃが与えられなくなり、差動増幅器２０５の出力端子の電圧に対応してＰＭＯＳトランジスタ２０１の導通状態が制御される。すなわち、ＰＭＯＳトランジスタ２０１はＰＭＯＳトランジスタ１２０１と同様に、ｉｎｔ．Ｖｃｃが基準電圧Ｖｒｅｆと等しくなるように、ｅｘｔ．Ｖｃｃに基づいてｉｎｔ．Ｖｃｃ出力ノードＮ１に電圧が供給される。
【００９４】
したがって、周辺用ＶＤＣ回路１１７ａは、図２７の従来の周辺用ＶＤＣ回路２６０１と比較して、ＰＭＯＳトランジスタ２０１による電圧供給分、ｉｎｔ．Ｖｃｃの供給能力が向上し、消費電力が増加するコラムデコーダ１０８を含む内部周辺回路の動作時にのみ、大きな電力を供給することが可能となる。
【００９５】
図１３においてＰＭＯＳトランジスタ１２０２を省くこともできるが、ＰＭＯＳトランジスタ１２０１を完全にオフするためには設けた方がよい。
【００９６】
差動増幅器２０５を図６の差動増幅器１０００に置き換えると、より供給能力が向上する。
【００９７】
（３）  実施の形態３
図１４は、本発明の実施の形態３の半導体装置１３００の構成を示すブロック図である。
【００９８】
図１４を参照して、半導体記憶装置１３００は、図１の半導体記憶装置１００において、周辺用ＶＤＣ回路１１７を、周辺用ＶＤＣ回路２６０１と周辺用ＶＤＣ回路１３１７とに置き換えたものである。
【００９９】
周辺用ＶＤＣ回路２６０１は、ｉｎｔ．Ｖｃｃを出力するためのｉｎｔ．Ｖｃｃ出力ノードＮ１とＰＭＯＳトランジスタと、差動増幅器２０５とを備える。
【０１００】
周辺用ＶＤＣ回路２６０１において、ＰＭＯＳトランジスタ２０１のソース電極はｅｘｔ．Ｖｃｃを与えるｅｘｔ．Ｖｃｃノードに接続され、ドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ１と差動増幅器２０５の非反転入力端子（＋）とに接続され、ゲート電極は差動増幅器２０５の出力端子に接続されている。差動増幅器の反転入力端子には基準電圧Ｖｒｅｆが入力されている。
【０１０１】
周辺用ＶＤＣ回路２６０１において、ｉｎｔ．Ｖｃｃ出力ノードＮ１における電圧ｉｎｔ．Ｖｃｃと基準電圧Ｖｒｅｆとが比較され、ｉｎｔ．ＶｃｃがＶｒｅｆと等しくなるようにＰＭＯＳトランジスタ２０５のゲート電圧が制御され、ｅｘｔ．Ｖｃｃに基づいてｉｎｔ．Ｖｃｃが発生され、半導体記憶装置２６００の内部周辺回路に供給される。そして、半導体記憶装置１３００内の入力初段１２０と出力バッファ１１２とセンスアンプ１０９以外の内部回路に接続され、半導体記憶装置１３００がアクティブ状態のとき、常時、ｉｎｔ．Ｖｃｃを供給する。周辺用ＶＤＣ回路１３１７は、コラムデコーダ１０８を含む内部周辺回路に接続され、コラムデコーダ１０８を含む内部周辺回路の動作時に活性化され、ｉｎｔ．Ｖｃｃを供給する。
【０１０２】
周辺用ＶＤＣ回路１３１７はクロック発生回路１１３に接続され、クロック発生回路１１３からＶＤＣＥ信号が入力される。
【０１０３】
半導体記憶装置１３００の他の回路構成およびそれらの接続関係は、図１の半導体記憶装置１００の場合と同様であるので説明を省略する。
【０１０４】
図１５は、図１４の周辺用ＶＤＣ回路１３００の一例である周辺用ＶＤＣ回路１４００を示す回路図である。
【０１０５】
図１５を参照して、周辺用ＶＤＣ回路１４００は、ＰＭＯＳトランジスタ２０１，１２０２と、ＮＭＯＳトランジスタ１２０３と、差動増幅器２０５とを備える。
【０１０６】
差動増幅器２０５の反対入力端子には基準電圧Ｖｒｅｆが入力され、非反転入力端子はｉｎｔ．Ｖｃｃ出力ノードＮ１が接続されている。ＰＭＯＳトランジスタ２０１のソース電極は外部電源ノードに接続され、ドレイン電極はｉｎｔ．Ｖｃｃ出力ノードＮ１に接続され、ゲート電極は差動増幅器２０５の出力端子に接続されている。ＰＭＯＳトランジスタ１２０２は、ソース電極が外部電源ノードに接続され、ドレイン電極がＰＭＯＳトランジスタ２０１のゲート電極に接続され、ゲート電極にはＶＤＣＥ信号が入力される。ＮＭＯＳトランジスタ１２０３は、ソース電極がＰＭＯＳトランジスタ２０１のゲート電極に接続され、ドレイン電極が差動増幅器２０５の出力端子に接続され、ゲート電極にはＶＤＣ信号が入力されている。
【０１０７】
周辺用ＶＤＣ回路１４００において、コラムデコーダ１０８を含む内部周辺回路の非動作時には、ＶＤＣＥ信号がＬレベルとなるので、ＮＭＯＳトランジスタ１２０３がオフし、差動増幅器２０５の出力端子とＰＭＯＳトランジスタ２０１のゲート電極とが遮断される。また、ＰＭＯＳトランジスタ１２０２がオンし、ＰＭＯＳトランジスタ２０１のゲート電極に、外部電源ノードからｅｘｔ．Ｖｃｃが与えられる。これにより、ＰＭＯＳトランジスタ２０１が完全にオフする。
【０１０８】
コラムデコーダ１０８を含む内部周辺回路の動作時には、ＶＤＣＥ信号がＨレベルとなるので、ＮＭＯＳトランジスタ１２０３がオンし、差動増幅器２０５の出力端子とＰＭＯＳトランジスタ２０１のゲート電極とが接続される。また、ＰＭＯＳトランジスタ１２０２がオフし、ＰＭＯＳトランジスタ２０１のゲート電極には外部電源ノードからｅｘｔ．Ｖｃｃが与えられなくなって、差動増幅器２０５の出力端子の電圧に対応してＰＭＯＳトランジスタ２０１の導通状態が制御される。すなわち、ＰＭＯＳトランジスタ２０１はコラムデコーダ１０８を含む内部周辺回路の動作時のみ活性化され、内部周辺回路にｉｎｔ．Ｖｃｃを供給する。
【０１０９】
したがって、消費電力が増加するコラムデコーダを含む内部周辺回路の動作時にｉｎｔ．Ｖｃｃの供給能力が向上し、大きな電力を安定して供給することが可能となる。
【０１１０】
図１６は、図１５の周辺用ＶＤＣ回路１４００の改良例である周辺用ＶＤＣ回路１５００を示す回路図である。
【０１１１】
図１６を参照して、周辺用ＶＤＣ回路１１５００は、図１５の周辺用ＶＤＣ回路１４００に、さらに、ＰＭＯＳトランジスタ１５０１〜１５０３とインバータとを備えたものである。
【０１１２】
ＰＭＯＳトランジスタ１５０１のソース電極は外部電源ノードに接続され、ドレイン電極およびゲート電極はノードＮHでＰＭＯＳトランジスタ１５０２のソース電極に接続されている。ＰＭＯＳトランジスタ１５０２のドレイン電極はノードＮIでＰＭＯＳトランジスタ１２０２のソース電極に接続され、ゲート電極にはｉｎｔ．／ＲＡＳが入力される。ＰＭＯＳトランジスタ１５０３のソース電極は外部電源ノードに接続され、ドレイン電極はＰＭＯＳトランジスタ２０１のゲート電極に接続され、ゲート電極はインバータ１５０４の出力ノードに接続されている。インバータ１５０４の入力ノードにはｉｎｔ．／ＲＡＳが入力されている。ＰＭＯＳトランジスタ１２０２のドレイン電極とＰＭＯＳトランジスタ２０１のゲート電極との接続ノードをノードＮJとする。
【０１１３】
図１７は、図１６の周辺用ＶＤＣ回路１５００の動作を説明するためのタイミングチャートである。
【０１１４】
図１７のタイミングチャートを参照して周辺用ＶＤＣ回路１５００の動作を説明する。
スタンバイ時、ｉｎｔ．／ＲＡＳはＨレベルであるので、ＰＭＯＳトランジスタ１５０３がオンし、ＰＭＯＳトランジスタ２０１のゲート電極に外部電源ノードからｅｘｔ．Ｖｃｃが供給され、ＰＭＯＳトランジスタ２０１はオフ状態となっている。よって、ｉｎｔ．Ｖｃｃ出力ノードＮ１にはｉｎｔ．Ｖｃｃが供給されていない。また、リーク電流も流れないので、電力が浪費されない。
【０１１５】
一方、アクティブ時には、ｉｎｔ．／ＲＡＳがＬレベルとなるので、ＰＭＯＳトランジスタ１５０３がオフする。また、ＰＭＯＳトランジスタ１５０２がオンしているので、ノードＮH，ＮIの電圧は（ｅｘｔ．Ｖｃｃ−Ｖｔｈｐ）となる。（ＶｔｈｐはＰＭＯＳトランジスタ１５０１のしきい値電圧である。）
ここで、コラムデコーダ１０８を含む内部周辺回路の非動作時には、ＶＤＣ信号はＬレベルとなるので、ＮＭＯＳトランジスタ１２０３がオフし、差動増幅器２０５の出力端子とＰＭＯＳトランジスタ２０１のゲート電極とが遮断される。また、ＰＭＯＳトランジスタ１２０２がオンし、ＰＭＯＳトランジスタ２０１のゲート電極に、既に昇圧されていたノードＮIの電圧（ｅｘｔＶｃｃ−Ｖｔｈｐ）が与えられる。
【０１１６】
コラムアドレスの切換えは通常非常に短い周期で高速に行なわれるが、このようにノードＮIの電位を予めｅｘｔ．Ｖｃｃと接地電位との中間電位に昇圧（プリチャ−ジ）しておくことにより、ＰＭＯＳトランジスタ２０１を完全に、かつ、素早くオン／オフすることが可能となる。したがって、コラムアドレスの切換えにスムーズに追従してｉｎｔ．Ｖｃｃを供給することが可能となる。
【０１１７】
上記周辺用ＶＤＣ回路１４００，１５００には、本発明の実施の形態１で用いられている図４のゲート電圧供給回路２０９および図７のゲート電圧発生回路１００６を用いることが可能であり、実施の形態１の場合と同様の効果を得ることができる。
【０１１８】
また、ＶＤＣＥ信号も実施の形態１の場合と同様のものを使用することができる。
（４）  実施の形態４
図１８は、本発明の半導体記憶装置の実施の形態４の半導体記憶装置１７００の構成を示すブロック図である。
【０１１９】
図１８を参照して、半導体記憶装置１７００は、実施の形態１の図１の半導体記憶装置１００において、プリアンプ１１１と出力バッファ１１２とデータインバッファ１１４とライトドライバ１１５とを、プリアンプ１１１ａ，１１１ｂと出力バッファ１１２ａ，１１２ｂとデータインバッファ１１４ａ，１１４ｂとライトドライバ１１５ａ，１１５ｂとし、それらを複数のｅｘｔ．ＤＱピンを有する入出力回路１，２として、入出力回路１，２と周辺用ＶＤＣ回路１１７との間にｅｘｔ．ＶｃｃまたはＧＮＤに選択的に接続されるパッド１７０５をさらに備えたものである。
【０１２０】
実施の形態４の半導体記憶装置１７００内の他の回路構成は、前述の実施の形態１の半導体記憶装置１００と同様の回路を用いることができ、それらの動作は同様であるので説明を省略する。
【０１２１】
半導体記憶装置１７００は、与えられた１つのアドレスに応答して入出力されるデータの数が大小さまざまな複数の語構成、たとえば、×１，×８，×１６語構成などの中からいずれかの語構成を選択可能なものである。語構成の切換はパッド１７０５に与える電圧に基づいて発生される活性化信号により選択される。
【０１２２】
図１９は、図１８の半導体記憶装置１７００の主要部分１８００を示すブロック図である。
【０１２３】
図１９を参照して、主要部分１８００は、×８語構成と×１６語構成との切換えが可能な場合を一例として示したものである。
【０１２４】
半導体記憶装置１７００の主要部分１８００は、外部データ入出力ピンｅｘｔ．ＤＱと、アクティブ時に、常時、活性化されるプリアンプ，出力バッファ，データインバッファ，ライトドライバ１１１ａ，１１２ａ，１１４ａ，１１５ａ（以下、総称して入出力回路１とする）と、×１６語構成が選択的に活性されたときのみ活性化されるプリアンプ，出力バッファ，データインバッファ，ライトドライバ１１１ｂ，１１２ｂ，１１４ｂ，１１５ｂ（以下、総称して入出力回路２とする）と、ｅｘｔ．Ｖｃｃまたは接地電位（ＧＮＤ）のうちいずれかに接続可能なパッド１７０５と、入出力回路１，２にｉｎｔ．Ｖｃｃを供給する周辺用ＶＤＣ回路１３１７とを備える。
【０１２５】
外部データ入出力ピンｅｘｔ．ＤＱは、さらに、１６本のｅｘｔ．ＤＱ０〜ｅｘｔ．ＤＱ１５の外部データ入出力ピンを有する。
【０１２６】
外部データ入出力ピンｅｘｔ．ＤＱ０〜ｅｘｔ．ＤＱ７は、入出力回路内１の出力バッファ１１２ａとデータインバッファ１１４ａとに接続されている。外部データ入出力ピンｅｘｔ．ＤＱ８〜ｅｘｔ．ＤＱ１５は入出力回路２内の出力バッファ１１２ｂとデータインバッファ１１４ｂとに接続されている。
【０１２７】
×８語構成と×１６語構成とのどちらの語構成を選択するかは、パッド１７０５にｅｘｔ．ＶｃｃとＧＮＤとのどちらを接続するかにより決定される。
【０１２８】
たとえば、ＧＮＤが接続されたときは、×８語構成が選択され、ｅｘｔ．Ｖｃｃが接続されたときは、×１６語構成が選択されるようにする。この場合、ｅｘｔ．Ｖｃｃが接続されたとき入出力回路１が活性化され、かつ、周辺用ＶＤＣ回路１１７のｉｎｔ．Ｖｃｃ供給能力を向上させるための制御信号（以下、１６Ｅ信号と称す）が、入出力回路２と周辺用ＶＤＣ回路１１７とに出力される。
【０１２９】
周辺用ＶＤＣ回路１３１７は、入出力回路１と入出力回路２とに接続されている。
パッド１７０５は、上述のようにｅｘｔ．Ｖｃｃまたは接地電圧（ＧＮＤ）のいずれかに接続され、入出力回路２と周辺用ＶＤＣ回路１１７とに接続されている。
【０１３０】
周辺用ＶＤＣ回路１１７は、実施の形態１の図２〜１２で説明したのと同様の周辺用ＶＤＣ回路を利用可能である。ただし、ＶＤＣＥ信号の代わりに１６Ｅ信号を入力したものとなる。
【０１３１】
図２０は、図１９の周辺用ＶＤＣ回路１１７内の差動増幅器２０５のゲート電圧発生回路１９００を示す回路図である。
【０１３２】
図１６を参照して、ゲート電圧発生回路１９００は、実施の形態１の図７のゲート電圧発生回路１００６において、ＶＤＣＥ信号を１６Ｅ信号に変えたものである。
【０１３３】
これにより、実施の形態１で述べたのと同様の効果を得ることができる。
そして、実施の形態１の図７〜１２で説明したのと同様に、図７のゲート電圧発生回路１００６において、ＶＤＣＥ信号を上記１６Ｅ信号に変えるだけで、周辺用ＶＤＣ回路１１７は、×１６語構成が選択的に活性化されたときに、入出力回路１と入出力回路２とにより、大きな電力を安定して供給することが可能となる。
【０１３４】
（５）  実施の形態５
図２１は、本発明の半導体記憶装置の実施の形態５の半導体記憶装置内の周辺用ＶＤＣ回路２０００を示す回路図である。
【０１３５】
実施の形態５の半導体記憶装置内の他の回路構成は、前述の実施の形態１の半導体記憶装置１００と同様の回路を用いることができ、それらの動作は同様であるので説明を省略する。
【０１３６】
図２１を参照して、周辺用ＶＤＣ回路２０００は、実施の形態２で説明した図１３の周辺用ＶＤＣ回路１２００において、ＶＤＣＥ信号を上記１６Ｅ信号に変えたものである。
【０１３７】
これにより、周辺用ＶＤＣ回路１２００の場合と同様にして、消費電力が増加する×１６語構成が選択的に活性化されたときに、入出力回路１と入出力回路２とにより、大きな電力を安定して供給することが可能となる。
【０１３８】
（６）  実施の形態６
図２２は、本発明の半導体記憶装置の実施の形態６の半導体記憶装置２１００の構成を示すブロック図である。
【０１３９】
図２２を参照して、半導体記憶装置２１００は、前述の実施の形態３の図１４の半導体記憶装置１３００において、前述の図１８と同様に複数のｅｘｔ．ＤＱピンを有する入出力回路１，２を備え、入出力回路１，２と周辺用ＶＤＣ回路１１７との間にｅｘｔ．ＶｃｃまたはＧＮＤに選択的に接続されるパッド１７０５をさらに備えたものである。
【０１４０】
実施の形態６の半導体記憶装置内の他の回路構成は、前述の実施の形態３の半導体記憶装置１３００と同様の回路を用いることができ、それらの動作は同様であるので説明を省略する。
【０１４１】
図２３は、図２２の半導体記憶装置２１００の主要部分２２００を示すブロック図である。
【０１４２】
図２３を参照して、半導体記憶装置２１００の主要部分２２００は、外部データ入出力ピンｅｘｔ．ＤＱと、アクティブ時に、常時、活性化される入出力回路１と、×１６語構成が選択的に活性化されたときのみ活性化される入出力回路２と、入出力回路１にｉｎｔ．Ｖｃｃを供給する周辺用ＶＤＣ回路２６０１と、入出力回路２にｉｎｔ．Ｖｃｃを供給する周辺用ＶＤＣ回路１３１７と、ｅｘｔ．Ｖｃｃまたは接地電位（ＧＮＤ）のいずれかに接続可能なパッド１７０５とを備える。
【０１４３】
外部データ入出力ピンｅｘｔ．ＤＱは、さらに、ｅｘｔ．ＤＱ０〜ｅｘｔ．ＤＱ１５とを備える。
【０１４４】
外部データ入出力ピンｅｘｔ．ＤＱ０〜ｅｘｔ．ＤＱ７は入出力回路１内の出力バッファ１１２ａとデータインバッファ１１４ａとに接続され、外部データ入出力ピンｅｘｔ．ＤＱ８〜ｅｘｔ．ＤＱ１５は入出力回路２内の出力バッファ１１２ｂとデータインバッファ１１５ｂとに接続されている。×８語構成のときはデータ入出力ピンｅｘｔ．ＤＱ０〜ｅｘｔ．ＤＱ７でのみデータの入出力が行なわれ、入出力回路１のみが活性化される。×１６語構成が選択されたときは、外部データ入出力ピンｅｘｔ．ＤＱ０〜ｅｘｔ．ＤＱ１５のすべてのピンでデータの入出力が行なわれ、入出力回路１に加え入出力回路２も活性化される。
【０１４５】
周辺用ＶＤＣ回路２６０１は入出力回路１に接続され、周辺用ＶＤＣ回路１３１７は入出力回路２に接続されている。パッド１７０５は、実施の形態３の場合と同様に、ＧＮＤを接続すると×８語構成が選択され、ｅｘｔ．Ｖｃｃが接続されると×１６語構成が選択されるようになっている。
【０１４６】
パッド１７０５は、入出力回路２と周辺用ＶＤＣ回路１３１７とに接続され、入出力回路２と周辺用ＶＤＣ回路１３１７とに、×１６語構成が選択されたときには実施の形態３で用いたのと全く同様の１６Ｅ信号を出力する。
【０１４７】
パッド１７０５にＧＮＤが接続され、×８語構成が選択されたときは、外部データ入出力ピンｅｘｔ．ＤＱ０〜ｅｘｔ．ＤＱ７でのみデータの入出力が行なわれ、入出力回路１と周辺用ＶＤＣ回路２６０１のみが活性化される。周辺用ＶＤＣ回路２６０１は入出力回路１にｉｎｔ．Ｖｃｃを供給する。
【０１４８】
ｅｘｔ．Ｖｃｃがパッド１７０５に接続され、×１６語構成が選択された場合は、パッド１７０５から入出力回路２と周辺用ＶＤＣ回路１３１７とに１６Ｅ信号が入力され、入出力回路２と周辺用ＶＤＣ回路１３１７とが活性化される。そして、入出力ピンｅｘｔ．ＤＱ０〜ｅｘｔ．ＤＱ１５のすべてのピンでデータの入出力が行なわれ、入出力回路２には周辺用ＶＤＣ回路１３１７からｉｎｔ．Ｖｃｃが供給される。
【０１４９】
図２４は、図２３の周辺用ＶＤＣ回路１３１７の一例である周辺用ＶＤＣ回路２３００を示す回路図である。
【０１５０】
図２４を参照して、周辺用ＶＤＣ回路２３００は、実施の形態３の図１５の周辺用ＶＤＣ回路１４００において、ＶＤＣＥ信号を上記１６Ｅ信号に変えたものである。
【０１５１】
これにより、周辺用ＶＤＣ回路１４００を使用した場合と同様に、×１６語構成が選択的に活性化されたときのみ周辺用ＶＤＣ回路２３００から入出力回路２にｉｎｔ．Ｖｃｃが供給される。
【０１５２】
したがって、×１６語構成が選択され消費電力が増加しても、周辺用ＶＤＣ回路２３００でそれを補う電力を供給することが可能となる。
【図面の簡単な説明】
【０１５３】
【図１】本発明の半導体記憶装置の実施の形態１の半導体記憶装置の構成を示すブロック図である。
【図２】図１の周辺用ＶＤＣ回路の例を示す回路図である。
【図３】従来のゲート電圧供給回路を示す回路図である。
【図４】図２のゲート電圧供給回路を例を示す回路図である。
【図５】図２のゲート電圧供給回路を他の例を示す回路図である。
【図６】周辺用ＶＤＣ回路内の差動増幅器を示す回路図である。
【図７】図６のゲート電圧供給回路を示す回路図である。
【図８】ＣＡＴ信号発生回路を示す回路図である。
【図９】ＡＴＤ信号発生回路を示す回路図である。
【図１０】ＡＴＤＮ信号発生回路を示す回路図である。
【図１１】ＣＥＴ信号発生回路を示す回路図である。
【図１２】ＶＤＣ信号の発生を示すタイミングチャートである。
【図１３】本発明の半導体記憶装置の実施の形態２の半導体記憶装置内の周辺用ＶＤＣ回路を示す回路図である。
【図１４】本発明の半導体記憶装置の実施の形態３の半導体記憶装置の構成を示すブロック図である。
【図１５】図１４の周辺用ＶＤＣ回路を示す回路図である。
【図１６】図１５の周辺用ＶＤＣ回路の改良例である周辺用ＶＤＣ回路を示す回路図である。
【図１７】図１６の周辺用ＶＤＣ回路の動作を説明するためのタイミングチャートである。
【図１８】本発明の半導体記憶装置の実施の形態４の半導体記憶装置の構成を示すブロック図である。
【図１９】図１８の半導体記憶装置の主要部分の構成を示すブロック図である。
【図２０】図１９の周辺用ＶＤＣ回路内の差動増幅器のゲート電圧発生回路を示す回路図である。
【図２１】本発明の半導体記憶装置の実施の形態５の半導体記憶装置内の周辺用ＶＤＣ回路を示す回路図である。
【図２２】本発明の半導体記憶装置の実施の形態６の半導体記憶装置の構成を示すブロック図である。
【図２３】図２２の半導体記憶装置の主要部分の構成を示すブロック図である。
【図２４】図２２の１６Ｅ信号が入力される周辺用ＶＤＣ回路を示す回路図である。
【図２５】従来の半導体記憶装置の構成を示すブロック図である。
【図２６】図２５の周辺用ＶＤＣ回路を示す回路図である。
【図２７】従来の半導体記憶装置の他の例を示すブロック図である。
【符号の説明】
【０１５４】
１００，１３００，１７００，２１００  半導体記憶装置、１１７，２００，１２００，１３１７，１４００，２０００，２３００  周辺用ＶＤＣ回路、１０５  メモリセルアレイ、１３０  コラム系、Ｎ１  ｉｎｔ．Ｖｃｃ出力ノ−ド、２０５，１０００  差動増幅器、２０９ａ，２０９ｂ  ゲート電圧供給回路、Ｎ２  ゲ−ト電圧供給ノ−ド、１００６，１９００  ゲート電圧発生回路、４０５  基板電圧供給回路、２０３  抵抗素子、３０１，１００１  電流源、２０１，４０３ａ，４０３ｂ，１００１，１００２，１２０１，１２０２，１２０２，１５０１，１５０２，１５０３  ＰＭＯＳトランジスタ、２０７，１００３，１００４，１００５，１２０３  ＮＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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