(57)【要約】【課題】  ラダー抵抗の測定回数を削減し、ラダー抵抗の精度を測定する時間を短縮する。【解決手段】  半導体集積回路の試験装置１には、被試験半導体集積回路ＤＵＴとしての液晶ソースドライバ２、差動増幅回路アレイモジュール３、システムＬＳＩ用テスタ４、及び基準電圧発生回路５が設けられている。液晶ソースドライバ２の各ＤＡＣ内にそれぞれ設けられた抵抗分割回路部７は、ラダー抵抗Ｒ１乃至Ｒ２５６、及びスイッチＳＷ１乃至ＳＷ２５７から構成され、抵抗分割された電圧を出力電圧Ｖｏｕｔとして出力する。ラダー抵抗の精度の評価はＤＡＣ内に設けられたスイッチをオンさせて、互いに数量が同一で、且つ２組のラダー抵抗の精度を同時に評価することにより、評価時間を半減している。【選択図】  図１
2006093833.tif 000002
【特許請求の範囲】
【請求項１】
高電位側電源と低電位側電源との間に縦続接続されたラダー抵抗、及び複数のスイッチを有する抵抗分割回路を内蔵する被試験半導体集積回路と、
前記スイッチをオンして、互いに数量が同一で、且つ２組の前記ラダー抵抗の抵抗分割された電圧を前記抵抗分割回路の出力電圧として入力し、前記高電位側電源と前記低電位側電源との間の中間電圧を基準電圧とし、前記出力電圧と前記基準電圧とを比較増幅し、増幅信号を出力する差動増幅回路と、
前記増幅信号を入力し、前記出力電圧が所定の出力電圧規格を満足するかの判定を行うコンパレータを有し、この判定結果を判定結果信号として出力するテスタと
を具備することを特徴とする半導体集積回路の試験装置。
【請求項２】
高電位側電源と低電位側電源との間に縦続接続されたラダー抵抗、及び複数のスイッチを有する抵抗分割回路を内蔵する被試験半導体集積回路と、
被試験前記ラダー抵抗の数が偶数の場合、前記スイッチをオンして、互いに数量が同一で、且つ２組の前記ラダー抵抗の抵抗分割された電圧を前記抵抗分割回路の出力電圧として入力し、前記高電位側電源と前記低電位側電源との間の中間電圧を基準電圧とし、被試験前記ラダー抵抗の数が奇数の場合、前記スイッチをオンして、互いに数量が異なり、且つ２組の前記ラダー抵抗の抵抗分割された電圧を前記抵抗分割回路の出力電圧として入力し、前記高電位側電源と前記低電位側電源との間の中間電圧に前記ラダー抵抗が分割された割合を乗算した電圧を基準電圧とし、前記出力電圧と前記基準電圧とを比較増幅し、増幅信号を出力する差動増幅回路と、
前記増幅信号を入力し、前記出力電圧が所定の出力電圧規格を満足するかの判定を行うコンパレータを有し、この判定結果を判定結果信号として出力するテスタと
を具備することを特徴とする半導体集積回路の試験装置。
【請求項３】
前記基準電圧は、前記テスタから出力された制御信号が基準電圧発生回路に入力され、前記制御信号にもとづいて前記基準電圧発生回路が動作して出力されたものであることを特徴とする請求項１又は２記載の半導体集積回路の試験装置。
【請求項４】
抵抗分割回路のスイッチをオンして、互いに数量が同一で、且つ２組の前記抵抗分割回路のラダー抵抗の抵抗分割された電圧を前記抵抗分割回路の出力電圧として出力する工程と、
前記出力電圧を入力し、高電位側電源と低電位側電源との間の中間電圧を基準電圧とし、前記出力電圧と前記基準電圧とを比較増幅する工程と、
前記比較増幅信号を入力し、前記出力電圧が所定の出力電圧規格を満足するかの判定を行う工程と、
前記判定結果を判定結果信号として出力する工程と
を具備することを特徴とする半導体集積回路の試験方法。
【請求項５】
抵抗分割回路のスイッチをオンして、互いに数量が同一で、且つ２組の前記抵抗分割回路のラダー抵抗の抵抗分割された電圧を前記抵抗分割回路の第１の出力電圧として出力する工程と、
前記第１の出力電圧を入力し、高電位側電源と低電位側電源との間の中間電圧を第１の基準電圧とし、前記第１の出力電圧と前記第１の基準電圧とを比較増幅し、第１の比較増幅信号を出力する工程と、
前記第１の比較増幅信号を入力し、前記第１の出力電圧が所定の出力電圧規格を満足するかの第１の判定を行う工程と、
抵抗分割回路のスイッチをオンして、互いに数量が異なり、且つ２組の前記抵抗分割回路のラダー抵抗の抵抗分割された電圧を前記抵抗分割回路の第２の出力電圧として出力する工程と、
前記第２の出力電圧を入力し、高電位側電源と低電位側電源との間の中間電圧に前記ラダー抵抗が分割された割合を乗算した電圧を第２の基準電圧とし、前記第２の出力電圧と前記第２の基準電圧とを比較増幅し、第２の比較増幅信号を出力する工程と、
前記第２の比較増幅信号を入力し、前記第２の出力電圧が所定の出力電圧規格を満足するかの第２の判定を行う工程と、
前記第１及び第２の判定結果を判定結果信号として出力する工程と
を具備することを特徴とする半導体集積回路の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の試験装置及び試験方法に係り、特にアナログ信号をデジタル信号に変換するＡＤＣ（Analog  to  Digital  Converter）、デジタル信号をアナログ信号に変換するＤＡＣ（Digital  to  Analog  Converter）、或いはＡＤＣ、ＤＡＣなどを内蔵する半導体集積回路の試験装置及び試験方法に関する。
【背景技術】
【０００２】
アナログ・デジタル混在の半導体集積回路（ＬＳＩ）に内蔵されるアナログ回路としてのＤＡＣ、ＡＤＣや、アナログ半導体集積回路又はアナログ・デジタル混在の半導体集積回路に内蔵される電子ボリウム回路には、ラダー抵抗回路網のような抵抗分割回路が設けられている。この抵抗分割回路は、高電位側電源と低電位側電源との間の電位差を抵抗分割して分割電圧を形成し、この電圧を出力する。そして、この電圧が所定の精度、即ち抵抗の精度がすべて規格の範囲内に形成されているかの確認をテスタで行っている（例えば、特許文献１参照。）。
【０００３】
ところが、ＤＡＣ、ＡＤＣ、或いは電子ボリウム回路などに要求される階調精度が高くなるにつれてラダー抵抗の数量が増大し、抵抗の精度を測定する回数が増加し、測定時間が増大するという問題点がある。
【特許文献１】特開２００２−１０７４２３号公報（頁１１、図７）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ラダー抵抗の測定回数を削減し、ラダー抵抗の精度を測定する時間を短縮する半導体集積回路の試験装置及び試験方法を提供する。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の半導体集積回路の試験装置は、高電位側電源と低電位側電源との間に縦続接続されたラダー抵抗、及び複数のスイッチを有する抵抗分割回路を内蔵する被試験半導体集積回路と、前記スイッチをオンして、互いに数量が同一で、且つ２組の前記ラダー抵抗の抵抗分割された電圧を前記抵抗分割回路の出力電圧として入力し、前記高電位側電源と前記低電位側電源との間の中間電圧を基準電圧とし、前記出力電圧と前記基準電圧とを比較増幅し、増幅信号を出力する差動増幅回路と、前記増幅信号を入力し、前記出力電圧が所定の出力電圧規格を満足するかの判定を行うコンパレータを有し、この判定結果を判定結果信号として出力するテスタとを具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の一態様の半導体集積回路の試験方法は、抵抗分割回路のスイッチをオンして、互いに数量が同一で、且つ２組の前記抵抗分割回路のラダー抵抗の抵抗分割された電圧を前記抵抗分割回路の出力電圧として出力する工程と、前記出力電圧を入力し、高電位側電源と低電位側電源との間の中間電圧を基準電圧とし、前記出力電圧と前記基準電圧とを比較増幅する工程と、前記比較増幅信号を入力し、前記出力電圧が所定の出力電圧規格を満足するかの判定を行う工程と、前記判定結果を判定結果信号として出力する工程とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ラダー抵抗の測定回数を削減し、ラダー抵抗の精度を測定する時間を短縮する半導体集積回路の試験装置及び試験方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体集積回路の試験装置及び試験方法について、図面を参照して説明する。図１は半導体集積回路の試験装置の概略を示すブロック図、図２はＤＡＣの抵抗分割回路部を示す回路図である。
【００１０】
図１に示すように、半導体集積回路の試験装置１には、被試験半導体集積回路ＤＵＴ（Device  Under  Test）としての液晶ソースドライバ２、差動増幅回路アレイモジュール３、システムＬＳＩ用テスタ４、及び基準電圧発生回路５が設けられている。
【００１１】
液晶ソースドライバ２は、出力アンプ（図示していない）を介して、液晶パネルの各ソース信号ラインに２５６階調（８ビット）表示用電圧をそれぞれ出力するＤＡＣ１０ａ乃至１０ｎ（ｎ個）と、各ＤＡＣに接続され、出力信号を差動表示アレイモジュール３に出力する出力端子ＯＵＴ１乃至ＯＵＴｎ（ｎ個）と、テスタ４から出力される制御信号などを入力する入力端子Ｉｎｂとを有している。
【００１２】
差動増幅回路アレイモジュール３は、液晶ソースドライバ２から出力された信号を入力端子ＩＮ１乃至ＩＮｎを介してそれぞれ入力する差動増幅回路１１ａ乃至１１ｎ（ｎ個）と、各差動増幅回路に接続され、出力信号をテスタ４に出力する出力端子ＯＵＴ１１乃至ＯＵＴｎｎ（ｎ個）と、テスタ４から出力された出力信号を入力する入力端子ＩＮａとを有している。差動増幅回路１１ａ乃至１１ｎは、ＤＡＣから出力された信号と、基準電圧発生回路５から出力された信号（基準電圧）とを入力し、出力端子ＯＵＴ１１乃至ＯＵＴｎｎを介して、それぞれ差動増幅した信号をテスタ４に出力する。
【００１３】
テスタ４は、差動増幅回路アレイモジュール３から出力された信号を入力し、この信号が所定の範囲内であるかの判定を行うコンパレータ６を有し、その結果を判定結果信号として出力する。
【００１４】
基準電圧発生回路５は、テスタ４からの制御信号を入力し、ＤＵＴ或いは測定モードごとに異なる基準電圧を発生し、入力端子ＩＮａを介してその信号を差動増幅回路アレイモジュール３の差動増幅回路１１ａ乃至１１ｎに送信する。
【００１５】
図２に示すように、ＤＡＣ１０ａ乃至１０ｎ内にそれぞれ設けられた抵抗分割回路部７は、縦続接続されたラダー抵抗Ｒ１乃至Ｒ２５６、及びスイッチＳＷ１乃至ＳＷ２５７から構成され、抵抗分割された電圧を出力電圧Ｖｏｕｔとして出力する。なお、ラダー抵抗はストリング抵抗とも呼称される。
【００１６】
抵抗Ｒ１は、一端が高電位側電源ＡＶｄｄに接続され、他端が抵抗Ｒ２に接続されている。抵抗Ｒ３は、一端が抵抗Ｒ２に接続され、他端が抵抗Ｒ４（記載せず）に接続されている。抵抗Ｒ２５５は、一端が抵抗Ｒ２５４（記載せず）に接続され、他端が抵抗Ｒ２５６に接続されている。抵抗Ｒ２５６は他端が低電位側電源ＡＶｓｓに接続されている。
【００１７】
スイッチＳＷ１は、高電位側電源ＡＶｄｄと出力電圧Ｖｏｕｔ側の間に設けられている。スイッチＳＷ２は、抵抗Ｒ１及びＲ２の間の接続ノードと出力電圧Ｖｏｕｔ側の間に設けられている。スイッチＳＷ３は、抵抗Ｒ２及びＲ３の間の接続ノードと出力電圧Ｖｏｕｔ側の間に設けられている。スイッチＳＷ４は、抵抗Ｒ３及びＲ４（記載せず）の間の接続ノードと出力電圧Ｖｏｕｔ側の間に設けられている。スイッチＳＷ２５５は、抵抗Ｒ２５４（記載せず）及びＲ２５５の間の接続ノードと出力電圧Ｖｏｕｔ側の間に設けられている。スイッチＳＷ２５６は、抵抗Ｒ２５５及びＲ２５６の間の接続ノードと出力電圧Ｖｏｕｔ側の間に設けられている。スイッチＳＷ２５７は、抵抗Ｒ２５６及び低電位側電源ＡＶｓｓの間の接続ノードと出力電圧Ｖｏｕｔ側の間に設けられている。
【００１８】
ここで、スイッチＳＷ１乃至ＳＷ２５７には、インバータを介して制御信号がゲートに入力されるＰｃｈ  ＭＯＳトランジスタと、制御信号がゲートに入力されるＮｃｈ  ＭＯＳトランジスタから構成されるトランスファーゲート（アナログＳＷとも呼称される）を用いてもよい。このトランスファーゲートは、制御信号が“Ｈｉｇｈ”レベルのときにオンし、制御信号が“Ｌｏｗ”レベルのときにオフする。
【００１９】
次に、液晶ソースドライバ２のＤＡＣ内に設けられたラダー抵抗の評価方法について図３及び図４を参照して説明する。図３はＤＡＣのラダー抵抗の評価方法を示すフローチャート、図４はラダー抵抗の出力電圧と出力電圧規格とを示す図である。
【００２０】
図３に示すように、まず、テスタ４から出力された制御信号によりスイッチＳＷ２、ＳＷ２５６をオンさせる。ここで、出力電圧Ｖｏｕｔ（１回目）は
Vout(1回目)＝R256／(R1＋R256)・・・・・・・・・・式（１）
と表すことができる。抵抗Ｒ１、Ｒ２５６はそれぞれ製造バラツキを有しているので
Vout(１回目)＝(Rs+ΔR256)／{(Rs+ΔR1) +(Rs+ΔR256)｝・・・式（２）
と表すことができる。なお，Ｒｓは設計での抵抗値（理想値）、ΔＲ１及びΔＲ２５６は設計での抵抗値（理想値）からのズレ（バラツキ）である。次に、出力電圧Ｖｏｕｔ（１回目）は、差動増幅回路アレイモジュール３の差動増幅回路に送信され、差動増幅回路は基準電圧発生回路５から出力された基準電圧と出力電圧Ｖｏｕｔ（１回目）とを比較増幅する。ここで、設計での抵抗値（理想値）からのズレ（バラツキ）がない場合の抵抗Ｒ１、Ｒ２５６を考慮し、高電位側電源電圧（ＡＶｄｄ）と低電位側電源電圧（ＡＶｓｓ）との間の中間電圧として、基準電圧（Ｖｒｅｆ）は
Vref＝(AVdd−AVss)／2・・・・・・・・・・式（3）
を用いている。続いて、差動増幅回路で比較増幅した信号はテスタ４に送信される（ステップＳ１）。
【００２１】
次に、テスタ４は、出力電圧Ｖｏｕｔ（１回目）が図４に示すように、所定の出力電圧規格を満足するかの判定を行う。ここで、上限値及び下限値は、設計での抵抗値（理想値）からのズレ（バラツキ）がない場合の電圧｛（ＡＶｄｄ−ＡＶｓｓ）／２｝に対するズレ量として定め、例えば、ΔＲ１に対してΔＲ２５６のズレ量が小さく、規格内であればＯＫ（Ｖｏｕｔ１ａ）と判断し、ΔＲ１に対してΔＲ２５６のズレ量が大きく、規格外であればＮＧ（Ｖｏｕｔ１ｂ）と判断する。出力電圧Ｖｏｕｔ（１回目）がＮＧの場合、測定を終了し、出力電圧Ｖｏｕｔ（１回目）がＯＫの場合、次のステップに進む（ステップＳ２）。
【００２２】
続いて、テスタ４から出力された制御信号によりスイッチＳＷ３、ＳＷ２５５をオンさせる。ここで、出力電圧Ｖｏｕｔ（２回目）は
Vout(２回目)＝(R255+R256)／(R1+R2+R255+R256)・・・・・・・・・・式（４）
と表すことができる。次に、出力電圧Ｖｏｕｔ（２回目）は、差動増幅回路アレイモジュール３の差動増幅回路に送信され、差動増幅回路は基準電圧発生回路５から出力された基準電圧と出力電圧Ｖｏｕｔ（２回目）とを比較増幅する。続いて、差動増幅回路で比較増幅した信号はテスタ４に送信される（ステップＳ３）。
【００２３】
次に、テスタ４は、出力電圧Ｖｏｕｔ（２回目）が図４に示すように、所定の出力電圧規格を満足するかの判定を行う。ここで、上限値及び下限値は、設計での抵抗値（理想値）からのズレ（バラツキ）がない場合の電圧｛（ＡＶｄｄ−ＡＶｓｓ）／２｝に対するズレ量として定め、例えば、ΔＲ１、ΔＲ２、ΔＲ２５５、及びΔＲ２５６の相互のズレ量が小さく、規格内であればＯＫと判断し、ΔＲ１、ΔＲ２、ΔＲ２５５、及びΔＲ２５６の相互のズレ量が大きく、規格外であればＮＧと判断する。出力電圧Ｖｏｕｔ（２回目）がＮＧの場合、測定を終了し、出力電圧Ｖｏｕｔ（２回目）がＯＫの場合、次のステップに進む（ステップＳ４）。なお、出力電圧Ｖｏｕｔ（３回目）から出力電圧Ｖｏｕｔ（１２７回目）の測定及び判定は、出力電圧Ｖｏｕｔ（１回目）、Ｖｏｕｔ（２回目）と同様なステップで進めるので説明を省略する。
【００２４】
続いて、テスタ４から出力された制御信号によりスイッチＳＷ１２９をオンさせる。ここで、出力電圧Ｖｏｕｔ（１２８回目）は
Vout(128回目)＝(R129+・・・+R256)／(R1+・・・+R256)・・・・・・・・・・式（５）
と表すことができる。次に、出力電圧Ｖｏｕｔ（１２８回目）は、差動増幅回路アレイモジュール３の差動増幅回路に送信され、差動増幅回路は基準電圧発生回路５から出力された基準電圧と出力電圧Ｖｏｕｔ（１２８回目）とを比較増幅する。続いて、差動増幅回路で比較増幅した信号はテスタ４に送信される（ステップＳ５）。
【００２５】
次に、テスタ４は、出力電圧Ｖｏｕｔ（１２８回目）が図４に示すように、所定の出力電圧規格を満足するかの判定を行う。ここで、上限値及び下限値は、設計での抵抗値（理想値）からのズレ（バラツキ）がない場合の電圧｛（ＡＶｄｄ−ＡＶｓｓ）／２｝に対するズレ量として定め、例えば、ΔＲ１乃至ΔＲ２５６の相互のズレ量が小さく、規格内であればＯＫと判断し、ΔＲ１乃至ΔＲ２５６の相互のズレ量が大きく、規格外であればＮＧと判断する（ステップＳ６）。
【００２６】
ここで、出力電圧Ｖｏｕｔと次の出力電圧Ｖｏｕｔを測定する間の期間は、測定データの安定性を確保するために１ｍｓとし、出力電圧Ｖｏｕｔの測定から所定の出力電圧規格を満足するかの判定を行うまでの期間を３ｍｓとしている。また、１回目の測定を抵抗Ｒ１とＲ２で抵抗分割された電圧を測定し、１２８回目（最後）に抵抗Ｒ１乃至Ｒ１２８と抵抗Ｒ１２９乃至Ｒ２５６で抵抗分割された電圧を測定しているが、例えば、１回目の測定を抵抗Ｒ１乃至Ｒ１２８と抵抗Ｒ１２９乃至Ｒ２５６で抵抗分割された電圧を測定し、１２８回目（最後）に抵抗Ｒ１とＲ２で抵抗分割された電圧を測定するなど、測定順序を適宜入れ替えてもよい。
【００２７】
上述したように、本実施例の半導体集積回路の試験装置及び試験方法では、液晶ソースドライバ２内に設けられ、ラダー抵抗を有するＤＡＣ、ラダー抵抗の出力電圧と基準電圧発生回路５から出力された基準電圧とを比較増幅する差動増幅回路、及び差動増幅回路から出力された出力電圧が所定の範囲内であるかの判定を行うコンパレータ６を有するテスタが設けられている。そして、ＤＡＣ内のスイッチをオンさせて、互いに数量が同一で、且つ２組のラダー抵抗の精度を同時に評価している。このため、ラダー抵抗の精度を評価する時間を従来よりも半減することができ、テストコストを低減できるので液晶ソースドライバ２のコストを低減することができる。
【００２８】
なお、本実施例では、ＤＡＣの諧調表示を２５６階調（８ビット）にしているが、８ビット以外、例えば、６ビット（６４階調）や１０ビット（１０２４階調）などにしてもよい。
【実施例２】
【００２９】
次に、本発明の実施例２に係る半導体集積回路の試験方法について、図面を参照して説明する。図５はＤＡＣのラダー抵抗の評価方法を示すフローチャートである。本実施例では、実施例１の半導体集積回路の試験装置を用い、測定方法を変更している。
【００３０】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３１】
図５に示すように、まず、テスタ４から出力された制御信号によりスイッチＳＷ２乃至ＳＷ２５６をオンさせる。ここで、出力電圧Ｖｏｕｔ（１回目）は、式（１）と同一である（ステップＳ１１）。出力電圧Ｖｏｕｔ（１回目）が所定の出力電圧規格を満足するかの判定は、ステップＳ２と同様なので説明を省略する。
【００３２】
次に、テスタ４から出力された制御信号によりスイッチＳＷ３乃至ＳＷ２５５をオンさせる。ここで、出力電圧Ｖｏｕｔ（２回目）は、式（４）と同一である（ステップＳ１２）。出力電圧Ｖｏｕｔ（２回目）が所定の出力電圧規格を満足するかの判定は、ステップＳ３と同様なので説明を省略する。なお、出力電圧Ｖｏｕｔ（３回目）から出力電圧Ｖｏｕｔ（１２７回目）の測定及び判定は、出力電圧Ｖｏｕｔ（１回目）、Ｖｏｕｔ（２回目）と同様なステップで進めるので説明を省略し、出力電圧Ｖｏｕｔ（１２８回目）の測定及び判定は、実施例１と同様なので説明を省略する。
【００３３】
ここで、１回目の測定を抵抗Ｒ１とＲ２で抵抗分割された電圧を測定し、１２８回目（最後）に抵抗Ｒ１乃至Ｒ１２８と抵抗Ｒ１２９乃至Ｒ２５６で抵抗分割された電圧を測定しているが、例えば、１回目の測定を抵抗Ｒ１乃至Ｒ１２８と抵抗Ｒ１２９乃至Ｒ２５６で抵抗分割された電圧を測定し、１２８回目（最後）に抵抗Ｒ１とＲ２で抵抗分割された電圧を測定するなど、測定順序を適宜入れ替えてもよい。
【００３４】
上述したように、本実施例の半導体集積回路の試験方法では液晶ソースドライバ２内に設けられ、ラダー抵抗を有するＤＡＣ、ラダー抵抗の出力電圧と基準電圧発生回路５から出力された基準電圧とを比較増幅する差動増幅回路、及び差動増幅回路から出力された出力電圧が所定の範囲内であるかの判定を行うコンパレータ６を有するテスタが設けられている。そして、ＤＡＣ内のスイッチをオンさせて同時に、互いに数量が同一で、且つ２組のラダー抵抗の精度を評価している。このため、実施例１と同じ効果を有する。
【実施例３】
【００３５】
次に、本発明の実施例３に係る半導体集積回路の試験方法について、図面を参照して説明する。図６は電子ボリウム回路を示す回路図である。本実施例では、実施例１の半導体集積回路の試験装置を用い、１８１個のラダー抵抗の精度を測定している。
【００３６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３７】
図６に示すように、電子ボリウム回路６は、縦続接続されたラダー抵抗Ｒ１乃至Ｒ１８１、及びスイッチＳＷ１乃至ＳＷ１８２から構成される抵抗分割回路であり、抵抗分割された電圧を出力電圧Ｖｏｕｔとして出力する。
【００３８】
抵抗Ｒ１は、一端が高電位側電源ＡＶｄｄに接続され、他端が抵抗Ｒ２に接続されている。抵抗Ｒ３は、一端が抵抗Ｒ２に接続され、他端が抵抗Ｒ４（記載せず）に接続されている。抵抗Ｒ１８０は、一端が抵抗Ｒ１７９（記載せず）に接続され、他端が抵抗Ｒ１８１に接続されている。抵抗Ｒ１８１は他端が低電位側電源ＡＶｓｓに接続されている。
【００３９】
スイッチＳＷ１は、高電位側電源ＡＶｄｄと出力電圧Ｖｏｕｔ側の間に設けられている。スイッチＳＷ２は、抵抗Ｒ１及びＲ２の間の接続ノードと出力電圧Ｖｏｕｔ側の間に設けられている。スイッチＳＷ３は、抵抗Ｒ２及びＲ３の間の接続ノードと出力電圧Ｖｏｕｔ側の間に設けられている。スイッチＳＷ４は、抵抗Ｒ３及びＲ４（記載せず）の間の接続ノードと出力電圧Ｖｏｕｔ側の間に設けられている。スイッチＳＷ１８０は、抵抗１７９（記載せず）及びＲ１８０の間の接続ノードと出力電圧Ｖｏｕｔ側の間に設けられている。スイッチＳＷ１８１は、抵抗Ｒ１８０及びＲ１８１の間の接続ノードと出力電圧Ｖｏｕｔ側の間に設けられている。スイッチＳＷ１８２は、抵抗１８１及び低電位側電源ＡＶｓｓの間の接続ノードと出力電圧Ｖｏｕｔ側の間に設けられている。
【００４０】
次に、電子ボリウム回路内に設けられたラダー抵抗の評価方法について図７及び図８を参照して説明する。図７は電子ボリウム回路のラダー抵抗の評価方法を示すフローチャート、図８はラダー抵抗の出力電圧と出力電圧規格とを示す図、図８（ａ）は測定するラダー抵抗が偶数個の場合の出力電圧と出力電圧規格とを示す図、図８（ｂ）は測定するラダー抵抗が奇数個（１８１個）の場合の出力電圧と出力電圧規格とを示す図である。
【００４１】
図７に示すように、まず、テスタ４から出力された制御信号によりスイッチＳＷ２、ＳＷ１８１をオンさせる。ここで、出力電圧Ｖｏｕｔ（１回目）は
Vout(1回目)＝R181／(R1＋R181)・・・・・・・・・・式（６）
と表すことができる。次に、出力電圧Ｖｏｕｔ（１回目）は、差動増幅回路アレイモジュール３の差動増幅回路に送信され、差動増幅回路は基準電圧発生回路５から出力された基準電圧と出力電圧Ｖｏｕｔ（１回目）とを比較増幅する。ここで、設計での抵抗値（理想値）からのズレ（バラツキ）がない場合の抵抗Ｒ１、Ｒ１８１を考慮し、高電位側電源電圧（ＡＶｄｄ）と低電位側電源電圧（ＡＶｓｓ）との間の中間電圧として、基準電圧（Ｖｒｅｆ）は
Vref＝(AVdd−Avss)／2・・・・・・・・・・式（７）
を用いている。続いて、差動増幅回路で比較増幅した信号はテスタ４に送信される（ステップＳ２１）。
【００４２】
次に、テスタ４は、出力電圧Ｖｏｕｔ（１回目）が図８（ａ）に示すように、所定の出力電圧規格を満足するかの判定を行う。判定は実施例１と同様に行う（ステップＳ２２）。
【００４３】
続いて、テスタ４から出力された制御信号によりスイッチＳＷ３、ＳＷ１８０をオンさせる。ここで、出力電圧Ｖｏｕｔ（２回目）は
Vout(２回目)＝(R180+R181)／(R1+R2+R180+R181)・・・・・・・・・・式（８）
と表すことができる。次に、出力電圧Ｖｏｕｔ（２回目）は、差動増幅回路アレイモジュール３の差動増幅回路に送信され、差動増幅回路は基準電圧発生回路５から出力された基準電圧と出力電圧Ｖｏｕｔ（２回目）とを比較増幅する。そして、差動増幅回路で比較増幅した信号はテスタ４に送信される（ステップＳ２３）。
【００４４】
続いて、テスタ４は、出力電圧Ｖｏｕｔ（２回目）が図８（ａ）に示すように、所定の出力電圧規格を満足するかの判定を行う。判定は実施例１と同様に行う（ステップＳ２４）。なお、出力電圧Ｖｏｕｔ（３回目）から出力電圧Ｖｏｕｔ（９０回目）の測定及び判定は、出力電圧Ｖｏｕｔ（１回目）、Ｖｏｕｔ（２回目）と同様なステップで進めるので説明を省略する。
【００４５】
次に、テスタ４から出力された制御信号によりスイッチＳＷ９１をオンさせる。ここで、出力電圧Ｖｏｕｔ（９１回目）は
Vout(９１回目)＝(R91+・・・+R181)／(R1+・・・+R181)・・・・・・・・・・式（９）
と表すことができる。ここで、基準電圧（Ｖｒｅｆ）は、スイッチＳＷ９１で分割される抵抗（抵抗Ｒ１乃至Ｒ９０ｖｓ抵抗Ｒ９１乃至Ｒ１８１）を考慮して
Vref＝(AVdd−Avss)×(91／181)・・・・・・・・・・式（１０）
を用いている。続いて、差動増幅回路で比較増幅した信号はテスタ４に送信される（ステップＳ２５）。ここで、スイッチＳＷ９１をオンさせているが、スイッチＳＷ９２をオンさせてもよい。この場合、出力電圧Ｖｏｕｔ（９１回目）は
Vout(９１回目)＝(R92+・・・+R181)／(R1+・・・+R181)・・・・・・・式（１１）
と表され、基準電圧（Ｖｒｅｆ）は
Vref＝(AVdd−Avss)×(90／181)・・・・・・・・・・式（１０）
を用いる。
【００４６】
次に、テスタ４は、出力電圧Ｖｏｕｔ（９１回目）が図８（ｂ）に示すように、所定の出力電圧規格を満足するかの判定を行う。ここで、上限値及び下限値は、設計での抵抗値（理想値）からのズレ（バラツキ）がない場合の電圧｛（ＡＶｄｄ−ＡＶｓｓ）×（９１／１８１）｝に対するズレ量として定め、例えば、ΔＲ１乃至ΔＲ１８１の相互のズレ量が小さく、規格内であればＯＫと判断し、ΔＲ１乃至ΔＲ１８１の相互のズレ量が大きく、規格外であればＮＧと判断する（ステップＳ２６）。
【００４７】
上述したように、本実施例の半導体集積回路の試験方法では、ラダー抵抗を有する電子ボリウム回路８、ラダー抵抗の出力電圧と基準電圧発生回路５から出力された基準電圧とを比較増幅する差動増幅回路、及び差動増幅回路から出力された出力電圧が所定の範囲内であるかの判定を行うコンパレータ６を有するテスタが設けられている。そして、ＤＡＣ内のスイッチをオンさせて、互いに数量が同一で、且つ２組のラダー抵抗の精度を同時に順次評価し、最後にスイッチＳＷ９１で分割される抵抗（抵抗Ｒ１乃至Ｒ９０の偶数個の抵抗ｖｓ抵抗Ｒ９１乃至Ｒ１８１の奇数個の抵抗）の精度を評価している。このため、ラダー抵抗の精度を評価する時間を従来よりもほぼ半減することができ、テストコストを低減できるので電子ボリウム回路を内蔵する半導体集積回路のコストを低減することができる。
【００４８】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４９】
例えば、実施例では、ＤＵＴを液晶ソースドライバＬＳＩのＤＡＣにしているが、ＤＡＣ  ＩＣ或いはＡＤＣ  ＩＣにも適用でき、ＤＡＣ及びＡＤＣを1つ以上内蔵するＳｏＣなどにも適用できる。また、差動増幅回路アレイモジュール３や基準電圧発生回路５をテスタ４内に設けてもよい。
【００５０】
更に、実施例３では、電子ボリウム回路内に設けられたラダー抵抗の数を１８１個にしているが、１８１個以外の奇数個又は偶数個にしてもよい。
【００５１】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ２ｍ＋１個（ただし、ｍは1以上の正の整数）のラダー抵抗を有する抵抗分割回路のスイッチをオンして、互いに数量が同一で、且つ２組の前記抵抗分割回路のラダー抵抗の抵抗分割された電圧を前記抵抗分割回路の第１の出力電圧として出力する工程と、前記第１の出力電圧を入力し、高電位側電源と低電位側電源との間の中間電圧を第１の基準電圧とし、前記第１の出力電圧と前記第１の基準電圧とを比較増幅し、第１の比較増幅信号を出力する工程と、前記第１の比較増幅信号を入力し、前記第１の出力電圧が所定の出力電圧規格を満足するかの第１の判定を行う工程と、抵抗分割回路のスイッチをオンして、互いに数量が異なり、且つ２組の前記抵抗分割回路のラダー抵抗の抵抗分割された電圧を前記抵抗分割回路の第２の出力電圧として出力する工程と、前記第２の出力電圧を入力し、高電位側電源と低電位側電源との間の中間電圧に前記ラダー抵抗が分割された割合であるｍ／（２ｍ＋１）を乗算した電圧を第２の基準電圧とし、前記第２の出力電圧と前記第２の基準電圧とを比較増幅し、第２の比較増幅信号を出力する工程と、前記第２の比較増幅信号を入力し、前記第２の出力電圧が所定の出力電圧規格を満足するかの第２の判定を行う工程と、前記第１及び第２の判定結果を判定結果信号として出力する工程とを具備する半導体集積回路の試験方法。
【００５２】
（付記２）  ２ｍ＋１個（ただし、ｍは1以上の正の整数）のラダー抵抗を有する抵抗分割回路のスイッチをオンして、互いに数量が同一で、且つ２組の前記抵抗分割回路のラダー抵抗の抵抗分割された電圧を前記抵抗分割回路の第１の出力電圧として出力する工程と、前記第１の出力電圧を入力し、高電位側電源と低電位側電源との間の中間電圧を第１の基準電圧とし、前記第１の出力電圧と前記第１の基準電圧とを比較増幅し、第１の比較増幅信号を出力する工程と、前記第１の比較増幅信号を入力し、前記第１の出力電圧が所定の出力電圧規格を満足するかの第１の判定を行う工程と、抵抗分割回路のスイッチをオンして、互いに数量が異なり、且つ２組の前記抵抗分割回路のラダー抵抗の抵抗分割された電圧を前記抵抗分割回路の第２の出力電圧として出力する工程と、前記第２の出力電圧を入力し、高電位側電源と低電位側電源との間の中間電圧に前記ラダー抵抗が分割された割合である（ｍ＋１）／（２ｍ＋１）を乗算した電圧を第２の基準電圧とし、前記第２の出力電圧と前記第２の基準電圧とを比較増幅し、第２の比較増幅信号を出力する工程と、前記第２の比較増幅信号を入力し、前記第２の出力電圧が所定の出力電圧規格を満足するかの第２の判定を行う工程と、前記第１及び第２の判定結果を判定結果信号として出力する工程とを具備する半導体集積回路の試験方法。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例１に係る半導体集積回路の試験装置の概略を示すブロック図。
【図２】本発明の実施例１に係るＤＡＣの抵抗分割回路部を示す回路図。
【図３】本発明の実施例１に係るＤＡＣのラダー抵抗の評価方法を示すフローチャート。
【図４】本発明の実施例１に係るラダー抵抗の出力電圧と出力電圧規格とを示す図。
【図５】本発明の実施例２に係るＤＡＣのラダー抵抗の評価方法を示すフローチャート。
【図６】本発明の実施例３に係る電子ボリウム回路を示す回路図。
【図７】本発明の実施例３に係る電子ボリウム回路のラダー抵抗の評価方法を示すフローチャート。
【図８】本発明の実施例３に係るラダー抵抗の出力電圧と出力電圧規格とを示す図。
【符号の説明】
【００５４】
１  半導体集積回路の試験装置
２  液晶ソースドライバ（ＤＵＴ）
３  差動増幅回路アレイモジュール
４  テスタ（システムＬＳＩ用）
５  基準電圧発生回路
６  コンパレータ
７  抵抗分割回路部
８  電子ボリウム回路
１０ａ、１０ｂ、１０ｃ、１０ｎ  ＤＡＣ
１１ａ、１１ｂ、１１ｃ、１１ｎ  差動増幅回路
ＡＶｄｄ  高電位側電源
ＡＶｓｓ  低電位側電源
ＩＮ１、ＩＮｎ、ＩＮ１１、ＩＮｎｎ、Ｉｎａ、Ｉｎｂ  入力端子
Ｒ１、Ｒ２、Ｒ３、Ｒ１８０、Ｒ１８１、Ｒ２５５、Ｒ２５６  ラダー抵抗
ＯＵＴ１、ＯＵＴｎ、ＯＵＴ１１、ＯＵＴｎｎ  出力端子
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ１８０、ＳＷ１８１、ＳＷ１８２、ＳＷ２５５、ＳＷ２５６、ＳＷ２５７  スイッチ
Ｖｏｕｔ  出力電圧
【図１】
2006093833.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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