(57)【要約】【課題】  本発明は、回路規模の増大を抑制することができる半導体記憶装置及びそのテスト方法を提供する。【解決手段】  ワード線を不活性化することにより、第１及び第２のトランジスタをオフ状態にするステップと、スキャンデータ入力端子から入力されるスキャンデータを、第１及び第２のシフトビット線を介して、スキャンデータ出力端子側に位置するメモリセルに順次シフトするステップとを備えることを特徴とする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
第１のインバータの出力側、第２のインバータの入力側及び第１のトランジスタの一端が接続された第１のノードと、第１のインバータの入力側、第２のインバータの出力側及び第２のトランジスタの一端が接続された第２のノードとにデータを書き込み保持するメモリセルが、少なくともカラム方向に沿って複数配置されたメモリセルアレイと、
前記メモリセルアレイにおけるロウ方向に沿って配置され、前記第１及び第２のトランジスタのゲート電極に接続されたワード線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、前記第１のトランジスタの他端に接続された第１のビット線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、前記第２のトランジスタの他端に接続された第２のビット線と、
前記メモリセルに対応して設けられた第３及び第４のトランジスタと、
前記メモリセルアレイにおけるロウ方向に沿って配置され、前記第３及び第４のトランジスタのゲート電極に接続されたシフトイネーブル信号線と、
前記メモリセルアレイにおけるロウ方向に沿って配置され、前記第１及び第２のインバータの電源端子に接続されたライトイネーブル信号線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、前記第３のトランジスタの両端が直列接続されると共に、前記第１のノードが接続された第１のシフトビット線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、前記第４のトランジスタの両端が直列接続されると共に、前記第２のノードが接続された第２のシフトビット線と、
前記第１のシフトビット線及び第２のシフトビット線にスキャンデータを入力するスキャンデータ入力端子と、
前記第１のシフトビット線及び／又は前記第２のシフトビット線から転送されてきた前記スキャンデータを出力するスキャンデータ出力端子と、
前記シフトイネーブル信号線及び前記ライトイネーブル信号線の電位を所定タイミングで変化させるタイミング信号を生成するタイミング発生器と
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記タイミング発生器は、
さらに前記ワード線の電位を所定タイミングで変化させるタイミング信号を生成することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記スキャンデータ入力端子は、
第１のシフトビット線の一端に接続され、さらに前記第２のシフトビット線の一端に第３のインバータを介して接続されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
第１のインバータの出力側、第２のインバータの入力側及び第１のトランジスタの一端が接続された第１のノードと、第１のインバータの入力側、第２のインバータの出力側及び第２のトランジスタの一端が接続された第２のノードとにデータを書き込み保持するメモリセルが、少なくともカラム方向に沿って複数配置されたメモリセルアレイと、
前記メモリセルアレイにおけるロウ方向に沿って配置され、前記第１及び第２のトランジスタのゲート電極に接続されたワード線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、第３のトランジスタの両端が直列接続されると共に、前記第１のノードが接続された第１のシフトビット線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、第４のトランジスタの両端が直列接続されると共に、前記第２のノードが接続された第２のシフトビット線と、
前記第１のシフトビット線及び第２のシフトビット線にスキャンデータを入力するスキャンデータ入力端子と、
前記第１のシフトビット線及び／又は前記第２のシフトビット線から転送されてきた前記スキャンデータを出力するスキャンデータ出力端子とを有する半導体記憶装置をテストする際に、
前記ワード線を不活性化することにより、前記第１及び第２のトランジスタをオフ状態にするステップと、
前記スキャンデータ入力端子から入力される前記スキャンデータを、前記第１及び第２のシフトビット線を介して、前記スキャンデータ出力端子側に位置する前記メモリセルに順次シフトするステップと
を備えることを特徴とする半導体記憶装置のテスト方法。
【請求項５】
前記スキャンデータをシフトするステップは、
所望の前記メモリセルに含まれる前記第１及び第２のインバータに供給する電源をオフ状態にするステップと、
前記所望のメモリセルに対して設けられている前記第３及び第４のトランジスタをオン状態にし、前記所望のメモリセルと前記所望のメモリセルに対して前記スキャンデータ入力端子側に隣接する前記メモリセルとの間を導通状態にすることにより、前記スキャンデータをシフトするステップと、
前記第１及び第２のインバータに供給する電源をオン状態にすることにより、前記スキャンデータを保持するステップと
を備えることを特徴とする請求項４記載の半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びそのテスト方法に関する。
【背景技術】
【０００２】
ＬＳＩに内蔵されているＳＲＡＭは、一般的には、ＢＩＳＴ（ビルトインセルフテスト）と呼ばれる手法を用いてテストが行われている。このＢＩＳＴは、ＬＳＩ内部にテスタ機能を組み込むことにより、メモリテスタを用いることなくテストを行う手法である。
【０００３】
しかし、ＬＳＩに容量の小さいＳＲＡＭが数多く配置されている場合には、ＢＩＳＴを実行するためのＢＩＳＴ回路を実装すると、当該ＢＩＳＴ回路によって論理ゲートが増加し、回路規模が増大するという問題があった。
【０００４】
以下、ＢＩＳＴに関する文献名を記載する。
【特許文献１】特開２０００−９９５５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、回路規模の増大を抑制することができる半導体記憶装置及びそのテスト方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様による半導体記憶装置によれば、
第１のインバータの出力側、第２のインバータの入力側及び第１のトランジスタの一端が接続された第１のノードと、第１のインバータの入力側、第２のインバータの出力側及び第２のトランジスタの一端が接続された第２のノードとにデータを書き込み保持するメモリセルが、少なくともカラム方向に沿って複数配置されたメモリセルアレイと、
前記メモリセルアレイにおけるロウ方向に沿って配置され、前記第１及び第２のトランジスタのゲート電極に接続されたワード線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、前記第１のトランジスタの他端に接続された第１のビット線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、前記第２のトランジスタの他端に接続された第２のビット線と、
前記メモリセルに対応して設けられた第３及び第４のトランジスタと、
前記メモリセルアレイにおけるロウ方向に沿って配置され、前記第３及び第４のトランジスタのゲート電極に接続されたシフトイネーブル信号線と、
前記メモリセルアレイにおけるロウ方向に沿って配置され、前記第１及び第２のインバータの電源端子に接続されたライトイネーブル信号線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、前記第３のトランジスタの両端が直列接続されると共に、前記第１のノードが接続された第１のシフトビット線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、前記第４のトランジスタの両端が直列接続されると共に、前記第２のノードが接続された第２のシフトビット線と、
前記第１のシフトビット線及び第２のシフトビット線にスキャンデータを入力するスキャンデータ入力端子と、
前記第１のシフトビット線及び／又は前記第２のシフトビット線から転送されてきた前記スキャンデータを出力するスキャンデータ出力端子と、
前記シフトイネーブル信号線及び前記ライトイネーブル信号線の電位を所定タイミングで変化させるタイミング信号を生成するタイミング発生器と
を備えることを特徴とする。
【０００７】
また本発明の一態様による半導体記憶装置のテスト方法によれば、
第１のインバータの出力側、第２のインバータの入力側及び第１のトランジスタの一端が接続された第１のノードと、第１のインバータの入力側、第２のインバータの出力側及び第２のトランジスタの一端が接続された第２のノードとにデータを書き込み保持するメモリセルが、少なくともカラム方向に沿って複数配置されたメモリセルアレイと、
前記メモリセルアレイにおけるロウ方向に沿って配置され、前記第１及び第２のトランジスタのゲート電極に接続されたワード線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、第３のトランジスタの両端が直列接続されると共に、前記第１のノードが接続された第１のシフトビット線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、第４のトランジスタの両端が直列接続されると共に、前記第２のノードが接続された第２のシフトビット線と、
前記第１のシフトビット線及び第２のシフトビット線にスキャンデータを入力するスキャンデータ入力端子と、
前記第１のシフトビット線及び／又は前記第２のシフトビット線から転送されてきた前記スキャンデータを出力するスキャンデータ出力端子とを有する半導体記憶装置をテストする際に、
前記ワード線を不活性化することにより、前記第１及び第２のトランジスタをオフ状態にするステップと、
前記スキャンデータ入力端子から入力される前記スキャンデータを、前記第１及び第２のシフトビット線を介して、前記スキャンデータ出力端子側に位置する前記メモリセルに順次シフトするステップと
を備えることを特徴とする。
【発明の効果】
【０００８】
本発明の半導体記憶装置及びそのテスト方法によれば、回路規模の増大を抑制することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。
【００１０】
図１に、本発明の実施の形態によるＳＲＡＭ１０の構成を示し、図２に、メモリセルアレイ２０の具体的な構成を示す。なお、図２におけるｘはロウアドレスを示し、ｙはカラムアドレスを示す。
【００１１】
メモリセルアレイ２０は、メモリセルＭＣをマトリクス状に配置することによって形成され、メモリセルＭＣは、ロウ方向に沿って配置されたワード線ＷＬと、カラム方向に沿って配置されたビット線対ＢＩＴ及び／ＢＩＴにそれぞれ接続されている。なおメモリセルアレイ２０は、少なくともカラム方向に沿って複数配置されていれば良い。
【００１２】
コントローラ３０は、アドレスデコーダ４０及び読み書き制御回路５０にクロック信号及び制御信号を出力することにより、アドレスデコーダ４０及び読み書き制御回路５０の動作を制御する。
【００１３】
アドレスデコーダ４０及び読み書き制御回路５０は、それぞれタイミング発生器４０Ａ及び５０Ａを有し、コントローラ３０から与えられたクロック信号をタイミング発生器４０Ａ及び５０Ａに入力する。タイミング発生器４０Ａ及び５０Ａは、このクロック信号に基づいて種々のタイミング信号を生成し、アドレスデコーダ４０及び読み書き制御回路５０は、このタイミング信号に基づいて動作する。
【００１４】
アドレスデコーダ４０は、外部から与えられたロウアドレスに基づいて所望のワード線ＷＬを選択し、当該選択したワード線ＷＬの電位を“Ｈ”レベルにして活性化する。
【００１５】
読み書き制御回路５０は、カラムデコーダ、センスアンプ及びビット線選択スイッチなどを有し、メモリセルＭＣに対するデータの書き込み及び読み出しを実行する。
【００１６】
メモリセルＭＣは、フルＣＭＯＳ型と呼ばれるものであり、それぞれの入力側と出力側が接続されたＣＭＯＳインバータ（以下、これをインバータと呼ぶ）ＩＮＶ１０及びＩＮＶ２０と、データの書き込み及び読み出しを行うためのトランジスタＴｒ１０及びＴｒ２０とからなる。
【００１７】
このメモリセルＭＣにデータを書き込む場合には、ワード線ＷＬの電位を“Ｈ”レベルにして、トランジスタＴｒ１０及びＴｒ２０をオン状態にする。その際、例えばビット線ＢＩＴの電位を“Ｈ”レベルにすると共に、ビット線／ＢＩＴの電位を“Ｌ”レベルにした場合には、メモリセルＭＣの左ノードＮＬにはデータ“１”が書き込まれると共に、右ノードＮＲにはデータ“０”が書き込まれる。
【００１８】
これに対して、ビット線ＢＩＴの電位を“Ｌ”レベルにすると共に、ビット線／ＢＩＴの電位を“Ｈ”レベルにした場合には、メモリセルＭＣの左ノードＮＬにはデータ“０”が書き込まれると共に、右ノードＮＲにはデータ“１”が書き込まれる。
【００１９】
そして、ワード線ＷＬの電位を“Ｌ”レベルにして、トランジスタＴｒ１０及びＴｒ２０をオフ状態にすることにより、インバータＩＮＶ１０及びＩＮＶ２０に電源が供給されていることを条件として、左ノードＮＬ及び右ノードＮＲに書き込まれたデータを保持する。
【００２０】
メモリセルＭＣからデータを読み出す場合には、ワード線ＷＬの電位を“Ｈ”レベルにして、トランジスタＴｒ１０及びＴｒ２０をオン状態にすることにより、ビット線ＢＩＴ及び／ＢＩＴを介して、左ノードＮＬ及び右ノードＮＲに書き込まれたデータが読み出される。
【００２１】
さらに、本実施の形態の場合、スキャンシフトを行うために、トランジスタＴｒ３０及びＴｒ４０が設けられると共に、トランジスタＴｒ３０及びＴｒ４０のゲート電極に接続されたシフトイネーブル信号線ＳＥＮと、インバータＩＮＶ１０及びＩＮＶ２０の電源端子に接続されたライトイネーブル信号線ＷＥＮとがロウ方向に沿って設けられ、さらに左ノードＮＬに接続されたシフトビット線ＳＢと、右ノードＮＲに接続されたシフトビット線／ＳＢとがカラム方向に沿って設けられている。
【００２２】
ここで図３に、本実施の形態によるスキャンシフト処理手順ＲＴ１０を示し、図４に、スキャンシフトを行う場合におけるタイミングチャートを示す。この図３においてコントローラ３０は、図示しないＣＰＵからスキャンシフトモードに切り換えるためのモード切換信号が供給され、スキャンシフト処理手順ＲＴ１０に入ると、ステップＳＰ１０において、ＳＲＡＭ１０を通常動作モードからスキャンインモードに移行させる。この場合、アドレスデコーダ４０は、各ワード線ＷＬの電位を“Ｌ”レベルにして、トランジスタＴｒ１０及びＴｒ２０を全てオフ状態にする。
【００２３】
ステップＳＰ２０において、アドレスデコーダ４０は、コントローラ３０から供給されるクロック信号が“Ｌ”レベルから“Ｈ”レベルに変化したことを検出すると（図４（ａ））、続くステップＳＰ３０において、ロウアドレスｘに“０”を設定する。
【００２４】
ステップＳＰ４０において、アドレスデコーダ４０は、ライトイネーブル信号線ＷＥＮ[０]の電位を“Ｈ”レベルから“Ｌ”レベルにすることにより（図４（ｂ））、メモリセルＭＣ[０、ｙ]のインバータＩＮＶ１０及びＩＮＶ２０に供給する電源をオフ状態にする。これによりアドレスデコーダ４０は、メモリセルＭＣ[０、ｙ]にそれまでに保持されていたデータを消滅させ、データを書き込むことができる状態にする。
【００２５】
ステップＳＰ５０において、アドレスデコーダ４０は、シフトイネーブル信号線ＳＥＮ[０]の電位を“Ｌ”レベルから“Ｈ”レベルにすることにより（図４（ｃ））、信号線ＳＥＮ[０]に接続されているトランジスタＴｒ３０及びＴｒ４０をオン状態にする。
【００２６】
これにより、メモリセルＭＣ[１、ｙ]の左ノードＮＬに保持されているデータは、メモリセルＭＣ[０、ｙ]の左ノードＮＬにシフトされると共に、メモリセルＭＣ[１、ｙ]の右ノードＮＲに保持されているデータは、メモリセルＭＣ[０、ｙ]の右ノードＮＲにシフトされる。すなわち、メモリセルＭＣ[１、ｙ]に保持されているデータは、メモリセルＭＣ[０、ｙ]にシフトされ、コピーされる。
【００２７】
ステップＳＰ６０において、アドレスデコーダ４０は、ライトイネーブル信号線ＷＥＮ[０]の電位を“Ｌ”レベルから“Ｈ”レベルにすることにより（図４（ｂ））、メモリセルＭＣ[０,ｙ]のインバータＩＮＶ１０及びＩＮＶ２０に供給する電源をオン状態にする。これにより、メモリセルＭＣ[０、ｙ]にシフトされたデータが保持される。
【００２８】
ステップＳＰ７０において、アドレスデコーダ４０は、シフトイネーブル信号線ＳＥＮ[０]の電位を“Ｈ”レベルから“Ｌ”レベルにすることにより（図４（ｃ））、シフトイネーブル信号線ＳＥＮ[０]に接続されているトランジスタＴｒ３０及びＴｒ４０をオフ状態にする。
【００２９】
ステップＳＰ８０において、コントローラ５０は、ロウアドレスｘに“１”を加算し、続くステップＳＰ９０において、ロウアドレスｘがｎに等しいか否かを判定する。
【００３０】
この場合、ロウアドレスｘは“１”であるため、アドレスデコーダ４０は、ステップＳＰ４０に戻って上述のステップＳＰ４０〜ＳＰ８０を繰り返し、メモリセルＭＣ[２、０]に保持されているデータを、メモリセルＭＣ[１、０]にシフトしてコピーする。
【００３１】
このように、アドレスデコーダ４０は、ロウアドレスｘ＝１、２、３、…の順に、ライトイネーブル信号線ＷＥＮ[ｘ−１]の電位を“Ｈ”レベルから“Ｌ”レベルにすると共に（図４（ｄ））、シフトイネーブル信号線ＳＥＮ[ｘ−１]の電位を“Ｌ”レベルから“Ｈ”レベルにすることにより（図４（ｅ））、メモリセルＭＣ[ｘ、ｙ]に保持されているデータを、メモリセルＭＣ[ｘ−１、ｙ]にシフトしてコピーしていく。
【００３２】
そして、アドレスデコーダ４０は、ロウアドレスｘがｎ−１の場合には、ライトイネーブル信号線ＷＥＮ[ｎ−１]の電位を“Ｈ”レベルから“Ｌ”レベルにすると共に（図４（ｈ））、シフトイネーブル信号線ＳＥＮ[ｎ−１]の電位を“Ｌ”レベルから“Ｈ”レベルにする（図４（ｉ））。
【００３３】
これにより、外部から読み書き制御回路５０及びスキャンデータ入力端子ＳＩＮ[ｙ]を介してシリアルに与えられるスキャンインデータは、メモリセルＭＣ[ｎ−１、ｙ]の左ノードＮＬに書き込まれると共に、インバータＩＮＶ３０によって反転されたスキャンインデータは、メモリセルＭＣ[ｎ−１、ｙ]の右ノードＮＲに書き込まれる
そしてステップＳＰ８０において、コントローラ５０は、ロウアドレスｘ＝ｎ−１に“１”を加算する。この場合、ロウアドレスｘは“ｎ”になるため、ステップＳＰ９０において肯定結果が得られ、このときコントローラ３０は、ステップＳＰ１００において、１ビット分のシフトが完了したと判断し、続くステップＳＰ１１０に移ってスキャンシフト処理手順ＲＴ１０を終了する。
【００３４】
さらに、かかるスキャンシフト処理手順ＲＴ１０を実行することにより、メモリセルＭＣ[ｎ−１、ｙ]に保持されているスキャンインデータは、メモリセルＭＣ[ｎ−２、ｙ]にシフトされ、新たにメモリセルＭＣ[ｎ−１、ｙ]にスキャンインデータが書き込まれる。
【００３５】
このようにスキャンシフト処理手順ＲＴ１０を順次繰り返すことにより、メモリセルＭＣ[０、ｙ]〜[ｎ−１、ｙ]にスキャンインデータを書き込む。
【００３６】
この状態において、コントローラ３０は、スキャンインモードからキャプチャモードに移行し、所望の１つのメモリセルＭＣに対して通常の書き込み動作を行うことにより、当該メモリセルＭＣに対してデータの上書きを行う。
【００３７】
そしてコントローラ３０は、キャプチャモードからスキャンアウトモードに移行し、スキャンデータ出力端子ＳＯＵＴ[ｙ]及び読み書き制御回路５０を介して、メモリセルＭＣ[０、ｙ]に保持されているデータをスキャンアウトデータとして外部に出力させる。
【００３８】
これと共に、コントローラ３０は、上述のスキャンシフト処理手順ＲＴ１０を行うことにより、メモリセルＭＣ[１、ｙ]に保持されているデータをメモリセルＭＣ[０、ｙ]にシフトさせ、これ以降、ロウアドレスｘ＝２、３、…の順に、メモリセルＭＣ[ｘ、ｙ] に保持されているデータを、メモリセルＭＣ[ｘ−１、ｙ]にシフトしてコピーしていく。
【００３９】
そして、コントローラ３０は、メモリセルＭＣ[ｎ−１、ｙ]に保持されているデータをメモリセルＭＣ[ｎ−２、ｙ]にシフトしてコピーさせると、スキャンシフト処理手順ＲＴ１０を終了する。
【００４０】
これ以降、スキャンインモードと同様に、スキャンアウトモードに移行するときにメモリセルＭＣ[ｎ−１、ｙ]に保持されていたスキャンインデータがスキャンデータ出力端子ＳＯＵＴ[ｙ]から読み書き制御回路５０に出力されるまで、スキャンシフト処理手順ＲＴ１０を繰り返すことにより、出力されたデータをスキャンアウトデータとしてシリアルに順次出力する。
【００４１】
このようにして、出力されたスキャンアウトデータは、読み書き制御回路５０や図示しない他のテスト対象回路などを介してメモリテスタに出力され、当該メモリテスタにおいてＳＲＡＭ１０の良否が判定される。
【００４２】
このように本実施の形態によれば、従来と比較して、既存のＳＲＡＭに簡易な回路を付加するだけで、ＳＲＡＭ１０のテストを行うことができ、これにより回路規模の増大を抑制することができる。なお、このＳＲＡＭ１０は、ＦＩＦＯ（first-in first-out）など、種々の回路に適用することが可能である。
【００４３】
なお、上述の実施の形態は一例であって、本発明を限定するものではない。例えばスキャンインデータをメモリセルＭＣ[ｎ−１、ｙ]に入力してスキャンシフトを実行し、メモリセルＭＣ[０、ｙ]からスキャンアウトデータとして出力させたが、スキャンインデータをメモリセルＭＣ[０、ｙ]に入力してスキャンシフトを実行し、メモリセルＭＣ[ｎ−１、ｙ]からスキャンアウトデータとして出力させても良い。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態によるＳＲＡＭの構成を示すブロック図である。
【図２】同ＳＲＡＭのメモリセルアレイの構成を示すブロック図である。
【図３】スキャンシフト処理手順を示すフローチャートである。
【図４】スキャンシフトを実行する場合におけるタイミングチャートである。
【符号の説明】
【００４５】
１０  ＳＲＡＭ
２０  メモリセルアレイ
３０  コントローラ
４０  アドレスデコーダ
５０  読み書き制御回路
ＭＣ  メモリセル
ＩＮＶ１０，ＩＮＶ２０、ＩＮＶ３０  インバータ
Ｔｒ１０、Ｔｒ２０、Ｔｒ３０、Ｔｒ４０  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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