(57)【要約】【課題】時分割駆動によるデータ電位の書き込み精度やノイズに対する安定性を維持しつつ、配線構造の複雑化を抑制することのできる新規の電気光学装置及び電子機器を実現する。【解決手段】本発明の電気光学装置は、複数の画素に対応して設けられた複数のデータ線と、複数のデータ線Ｘ１〜Ｘ８に対応して設けられた出力線ＤＯ１に複数のデータ線に供給すべき画素の階調を規定する複数のデータ電位を時系列的に出力するように構成されたデータ出力回路４１と、出力線の出力を時分割することで得られるデータ電位を複数のデータ線に時系列的に書き込む時分割回路４２と、複数のデータ線間の少なくとも一部に配置され、所定電位に導電接続されたシールド線１２と、複数のデータ線とシールド線との間にそれぞれ接続された負荷容量１２，１３，１４と、を具備することを特徴とする。【選択図】図７
2006119404.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素と、当該複数の画素のそれぞれに対応して設けられた複数のデータ線と、
前記画素の階調を規定する複数のデータ電位を時系列的に出力線に出力するデータ出力回
路と、
出力された前記出力線の前記データ電位を時分割して前記複数のデータ線に時系列的に書
き込む時分割回路とを備え、前記複数の画素の光学状態を電気的に制御する電気光学装置
において、
前記複数のデータ線間の少なくとも一部に配置され、所定電位に導電接続されたシール
ド線と、
前記複数のデータ線と前記シールド線との間にそれぞれ構成された負荷容量と、
を具備することを特徴とする電気光学装置。
【請求項２】
前記シールド線は、前記時分割回路と前記複数の画素が配列されてなる駆動領域との間
に設けられていることを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記負荷容量は、前記時分割回路と前記複数の画素が配列されてなる駆動領域との間に
設けられていることを特徴とする請求項１又は２に記載の電気光学装置。
【請求項４】
前記時分割回路は、前記出力線とこれに対応する前記複数のデータ線の間にそれぞれ設
けられたスイッチング素子を含み、
当該複数のスイッチング素子は、前記出力線に導電接続された入力側電極部と、前記デ
ータ線に導電接続された出力側電極部とを有し、
前記複数のスイッチング素子は、前記入力側電極部同士、及び、前記出力側電極部同士
が相互に隣接する態様で配列されていることを特徴とする請求項１乃至３のいずれか一項
に記載の電気光学装置。
【請求項５】
前記画素に対応して設けられた画素電極と、該画素電極と前記データ線との間に導電接
続された非線形素子と、該非線形素の制御電極に接続される走査線とをさらに具備し、
前記負荷容量は、前記制御電極と同一の層を一方の電極とし、前記非線形素子の半導体
層と同一の層を他方の電極とし、前記制御電極と前記半導体層との間に設けられる絶縁膜
と同一の層を誘電体として構成されることを特徴とする請求項１乃至４のいずれか一項に
記載の電気光学装置。
【請求項６】
前記画素と並列に設けられた保持容量をさらに具備し、
前記負荷容量は、前記保持容量を構成する複数の要素とそれぞれ同一の層により形成さ
れていることを特徴とする請求項１乃至４のいずれか一項に記載の電気光学装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の電気光学装置を備えたことを特徴とする電子機
器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電気光学装置及び電子機器に係り、特に、アクティブマトリクス型電気光学装
置に適用する場合に好適な装置構造に関する。
【背景技術】
【０００２】
一般に、アクティブマトリクス型の電気光学装置においては、画素毎に非線形素子が設
けられるとともに、これらの非線形素子には所定の電位を供給するためのデータ線がそれ
ぞれ接続されている。これらのデータ線には、制御信号によって動作するドライバ回路か
ら、表示データに応じて、各画素に所定の階調状態を実現するためのデータ電位が供給さ
れる。また、画素行を選択するための走査線及びこの走査線を駆動する走査線駆動回路が
設けられ、この走査線と上記データ線の交差点に対応してそれぞれの上記画素が構成され
る。そして、上記のデータ線は、走査線によって選択された画素行に属する複数の画素に
対してそれぞれ上記非線形素子を介して上記データ電位を供給する。
【０００３】
ところで、一般的には、上記ドライバ回路に設けられた複数の出力線に上記データ線が
１対１の関係でそれぞれ接続され、ドライバ回路の出力がそのまま対応するデータ線に供
給される。しかし、この場合、電気光学装置が高精細化して画素密度が高くなると、デー
タ線の形成ピッチが小さくなるので、ドライバ回路の出力線の形成ピッチも小さくする必
要が生ずる。このため、ドライバ回路をＩＣで構成する場合、ＩＣの出力ピンの形成ピッ
チの微細化によってＩＣ実装が困難になったり、電気光学装置の画素数の増大に対応する
出力ピン数の増加によりＩＣが大型化したりするという問題がある。
【０００４】
そこで、ドライバＩＣの出力ピン数の削減を図り、出力ピン間のピッチを確保する方法
として、いわゆる時分割駆動法を用いた液晶表示装置が提案されている。この時分割駆動
法は、複数本のデータ線を一組とし、この一組のデータ線毎に一本の出力線をドライバ回
路に設け、ドライバ回路が各出力線に対して上記一組のデータ線に与える複数のデータ電
位を時系列的に出力するように構成するとともに、この出力線と一組内の複数のデータ線
との間に時分割スイッチを設け、この時分割スイッチにより出力線の出力を時分割して上
記データ電位を一組内の複数の各データ線に順次分配するといった駆動方法である。
【０００５】
上記のような電気光学装置においては、一つの出力線から複数のデータ線にデータ電位
を振り分けるようにしていることにより、データ線間のスイッチングが必要になるととも
にデータ線への書き込み時間が短くなることに起因してデータ電位の不安定性を招き易い
ことから、データ電位の安定性を確保するための提案が従来からなされている。
【０００６】
例えば、液晶表示装置において、データ線間に異なる位相及び振幅の信号が入力される
ことによるクロストークを防止するために、データ電位を保持するためのサンプルホール
ド回路を備えたデータ線駆動系において、選択信号線、出力線、データ線などにシールド
配線を設けることが提案されている（例えば、以下の特許文献１参照）。
【０００７】
また、時分割駆動時のデータ電位のオーバーシュートやアンダーシュートを低減するた
めに、出力線或いはデータ線に負荷容量を接続することも提案されている（例えば、以下
の特許文献２参照。）。
【特許文献１】特開平０６−１１６８４号公報（特に、図１及び図２並びにこれらの説明部分）
【特許文献２】特開平１１−２４９６２０号公報（特に、図１及び図４並びにこれらの説明部分）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述のシールド配線を備えた液晶表示装置では、各配線に沿ってシール
ド配線を設けることで隣接配線間の寄生容量が低減され、クロストークなどを防止するこ
とができるが、データドライバの選択信号線と出力線（入力用バスライン）のシールド配
線との間の容量が増加するため、時分割駆動を実施するための選択信号波形がなまってし
まい、特にフル規格のＨＤＴＶ対応のような高精細で高い駆動周波数を有する液晶表示装
置にあっては、データ線へのデータ電位の書き込み精度に影響が出るという問題点がある
。また、選択信号線、出力線及びデータ線にそれぞれシールド配線を設けることで、配線
構造が複雑になり、構造上の理由により表示の高精細化が難しくなるという問題点もある
。
【０００９】
一方、前述の負荷容量を備えた液晶表示装置では、出力線やデータ線に負荷容量を接続
することで出力電位やデータ電位の安定化を図ることができるが、隣接配線間の寄生容量
による影響を十分に低減することができず、この影響を低減するには負荷容量を大きくす
る必要があるが、時分割駆動法による時系列的な出力態様やデータ線への短い書き込み時
間では、負荷容量を大きくすると、それに伴って増大する充電時間によりデータ電位の精
度を確保することができなくなるといった問題点がある。
【００１０】
そこで、本発明は上記の問題点を解決するものであり、その課題は、時分割駆動による
データ電位の書き込み精度やノイズに対する安定性を維持しつつ、配線構造の複雑化を抑
制することのできる新規の電気光学装置及び電子機器を実現することにある。
【課題を解決するための手段】
【００１１】
斯かる実情に鑑み、本発明の電気光学装置は、複数の画素と、当該複数の画素のそれぞ
れに対応して設けられた複数のデータ線と、前記画素の階調を規定する複数のデータ電位
を時系列的に出力線に出力するデータ出力回路と、出力された前記出力線の前記データ電
位を時分割して前記複数のデータ線に時系列的に書き込む時分割回路とを備え、前記複数
の画素の光学状態を電気的に制御する電気光学装置において、前記複数のデータ線間の少
なくとも一部に配置され、所定電位に導電接続されたシールド線と、前記複数のデータ線
と前記シールド線との間にそれぞれ構成された負荷容量と、を具備することを特徴とする
。
【００１２】
この発明によれば、複数のデータ線間の少なくとも一部に配置されたシールド線により
、隣接するデータ線間の寄生容量に基づくデータ電位への影響を低減することができると
ともに、データ線にそれぞれ設けられた負荷容量によってデータ電位の安定化を図ること
ができるため、データ電位の安定性を高めることができ、電気光学効果に対する高い制御
性を確保することができる。また、負荷容量はデータ線とシールド線との間に構成されて
いるため、配線構造の複雑化を抑制することができ、電気光学装置の高精細化にも容易に
対応できるように構成できる。
【００１３】
本発明において、前記シールド線は、前記時分割回路と前記複数の画素が配列されてな
る駆動領域との間に設けられていることが好ましい。データ線間のシールド効果を得るに
はシールド線がデータ線間に配置されてさえすればよいが、時分割回路内にシールド線を
設けると、時分割回路とシールド線との間の容量結合により却って不具合が生ずる恐れが
あり、また、駆動領域内にシールド線を設けると、駆動領域内の配線構造が複雑になると
ともに、画素の開口率の低下をもたらす恐れがある。これらに較べて、時分割回路と駆動
領域との間に設けたシールド線は、データ線に対する有効なシールド効果を有するととも
に、駆動領域に対する構造上及び光学的な悪影響を与えることもない。なお、本発明にお
いては、シールド線が時分割回路と駆動領域との間におけるデータ線間に形成されていれ
ばよく、時分割回路内や駆動領域内にもシールド線が形成されることを排除するものでは
ない。
【００１４】
本発明において、前記負荷容量は、前記時分割回路と前記複数の画素が配列されてなる
駆動領域との間に設けられていることが好ましい。データ線の電位安定性を確保するには
負荷容量がデータ線に接続されてさえすればよいが、時分割回路内にシールド線を設ける
と、時分割回路とシールド線との間の容量結合により却って不具合が生ずる恐れがあり、
また、駆動領域内に負荷容量を設けると、駆動領域内の構造が複雑になるとともに、画素
の開口率の低下をもたらす恐れがある。これらに較べて、時分割回路と駆動領域との間に
設けた負荷容量は、データ線に対する有効な電位安定化効果を有するとともに、駆動領域
に対する構造上及び光学的な悪影響を与えることもない。なお、本発明においては、負荷
容量がデータ線とシールド線の間に接続されるので、シールド線と負荷容量が共に時分割
回路と駆動領域との間に形成されることが最も望ましい。
【００１５】
本発明において、前記時分割回路は、前記出力線と前記複数のデータ線の間にそれぞれ
設けられたスイッチング素子を含み、当該複数のスイッチング素子は、前記出力線に導電
接続された入力側電極部と、前記データ線に導電接続された出力側電極部とを有し、前記
複数のスイッチング素子は、前記入力側電極部同士、及び、前記出力側電極部同士が相互
に隣接する態様で配列されていることが好ましい。これによれば、入力側電極部同士、及
び、出力側電極部同士が相互に隣接する態様で複数のスイッチング素子が時分割回路内に
て配列されていることにより、隣接するスイッチング素子間の入力側電極部と出力側電極
部との間の容量結合が弱くなるため、スイッチング素子間の電気的影響に基づくデータ電
位の変動を抑制することができる。
【００１６】
本発明において、前記画素に対応して設けられた画素電極と、該画素電極と前記データ
線との間に導電接続された非線形素子と、該非線形素子の制御電極に接続される走査線と
をさらに具備し、前記負荷容量は、前記制御電極と同一の層を一方の電極とし、前記非線
形素子の半導体層と同一の層を他方の電極とし、前記制御電極と前記半導体層との間に設
けられる絶縁膜と同一の層を誘電体として構成されることが好ましい。これによれば、製
造工数を増加させずに電気光学装置を製造することが可能になる。
【００１７】
本発明において、前記画素と並列に設けられた保持容量をさらに具備し、前記負荷容量
は、前記保持容量を構成する複数の要素とそれぞれ同一の層により形成されていることが
好ましい。この場合にも、製造工数を増加させずに電気光学装置を製造することが可能に
なる。
【００１８】
上記発明に係る電気光学装置は、種々の電子機器に搭載される。このような電子機器と
しては、電気光学装置を表示手段とする携帯電話、携帯型情報端末、電子時計、テレビジ
ョン装置、モニタ装置などが挙げられる。また、液晶ライトバルブなどの光変調手段とし
て上記の電気光学装置を用いた投射型表示装置でもよい。
【００１９】
なお、上記各発明において、前記画素は、前記データ線と、これに直交する走査線との
交点に対応してマトリクス状に配列され、前記時分割回路により前記出力線から複数のデ
ータ線へ書き込まれたデータ電位は、走査線によって選択された行に属する画素に非線形
素子（例えば、ＴＦＴ（薄膜トランジスタ）などのトランジスタ）を介して供給されるよ
うに構成することが望ましい。
【発明を実施するための最良の形態】
【００２０】
次に、添付図面を参照して本発明の実施形態について詳細に説明する。最初に、本実施
形態の基本構成例について説明する。なお、以下で参照する各図においては、各層や各部
材を図面上で認識可能な程度の大きさとするため、各層や各部材ごとに縮尺を異ならせて
あり、実際に構成した場合の寸法とも異なる。
【００２１】
［基本構成例］
図１は、本実施形態に係る電気光学装置の基本構成例を示すブロック構成図である。表
示部１は、例えば、ＴＦＴ（薄膜トランジスタ）等のスイッチング素子によって液晶素子
を駆動するアクティブマトリクス型の表示パネルである。この表示部１には、ｍドット×
ｎライン分の画素２がマトリクス状（二次元平面的）に並んでいる。また、表示部１には
、それぞれが行方向（Ｘ方向）に延在しているｎ本の走査線Ｙ１〜Ｙｎ＝Ｙｊと、それぞ
れが列方向（Ｙ方向）に延在しているｍ本のデータ線Ｘ１〜Ｘｍ＝Ｘｋとが設けられてお
り、これらの交差に対応して画素２が配置されている。なお、以下の説明において、表示
部１中のある画素２を特定する場合、データ線Ｘｋの添字ｋ＝１〜ｍと走査線Ｙｊの添字
ｊ＝１〜ｎとを用い、これらの交差に対応する画素２を（ｋ，ｊ）と表現するものとする
。例えば、最も左上の画素２は（１，１)であり、最も右下の画素２は（ｍ，ｎ）となる
。
【００２２】
図２は、液晶を用いた画素２の等価回路図である。１つの画素２は、非線形素子である
ＴＦＴ２１、液晶容量２２および保持容量（蓄積容量）２３によって構成されている。Ｔ
ＦＴ２１のソースは１本のデータ線Ｘｋに接続され、そのゲートは１本の走査線Ｙｊに接
続されている。同一列に並んだ画素２に関しては、それぞれのＴＦＴ２１のソースが同じ
データ線Ｘｋに接続されている。また、同一行に並んだ画素２に関しては、それぞれのＴ
ＦＴ２１のゲートが同じ走査線Ｙｊに接続されている。ＴＦＴ２１のドレインは、並列に
設けられた液晶容量２２と保持容量２３とに共通接続されている。液晶容量２２は、画素
電極２２ａと、対向電極２２ｂと、これらの電極２２ａ，２２ｂ間に挟持された液晶層と
によって構成されている。保持容量２３は、画素電極２２ａと図示しない共通容量電極と
の間に形成されており、ＴＦＴ２１に接続される側とは反対の端子に電位Ｖｃｓが供給さ
れる。この保持容量２３によって、液晶に蓄積される電荷のリークの影響が抑制される。
【００２３】
一方、画素電極２２ａ側には、データ線ＸｋからＴＦＴ２１を介してデータ電位Ｖ等が
印加され、この電位レベルに応じて、液晶容量２２と保持容量２３とが充放電される。こ
れにより、画素電極２２ａと対向電極２２ｂとの間の電位差（液晶の印加電位）に応じて
液晶層の透過率が制御され、画素２においてデータ電位Ｖに対応する所定の階調が得られ
るようになっている。
【００２４】
ここで、画素２の駆動は、液晶の長寿命化を図るべく、所定の期間毎に電位極性を反転
させる交流化駆動によって行われる。電位極性は、液晶層に作用する電界の向き、換言す
れば、液晶層の印加電位の正逆に基づいて定義される。本実施形態では、交流化駆動の一
方式であるコモンＤＣ駆動、すなわち、対向電極２２ｂに印加される電位Ｖｌｃｏｍと共
通容量電極に印加される電位Ｖｃｓとを一定に維持し、画素電極２２ａ側の極性を反転さ
せる駆動方式を採用している。
【００２５】
制御回路５は、図示しない上位装置より入力される垂直同期信号Ｖｓ、水平同期信号Ｈ
ｓ、ドットクロック信号ＤＣＬＫ等の外部信号に基づいて、走査線駆動回路３、データ線
駆動回路４およびフレームメモリ６を同期制御する。この同期制御の下、走査線駆動回路
３およびデータ線駆動回路４は、互いに協働して表示部１の表示制御を行う。なお、本実
施形態では、高速表示によってフリッカの発生を抑制すべく、リフレッシュレート（垂直
同期周波数）を通常の２倍に相当する１２０［Ｈｚ］に設定した倍速駆動を採用している
。この場合、垂直同期信号Ｖｓによって規定される１フレーム（１／６０［ｓｅｃ］）は
２つのフィールドで構成され、１フレームにおいて２回の線順次走査が行われることにな
る。
【００２６】
走査線駆動回路３は、シフトレジスタ、出力回路等を主体に構成されており、各走査線
Ｙ１〜Ｙｎに走査信号ＳＥＬを出力することで、１本の走査線Ｙｊが選択される期間に相
当する１水平走査期間（１Ｈ）毎に、走査線Ｙ１〜Ｙｎを順次選択していく。走査信号Ｓ
ＥＬは、高電位レベル（以下「Ｈレベル」という）または低電位レベル（以下「Ｌレベル
」という）の２値的なレベルをとり、データの書込対象となる画素行に対応する走査線Ｙ
ｊはＨレベル、これ以外の走査線ＹｊはＬレベルにそれぞれ設定される。この走査信号Ｓ
ＥＬにより、データの書込対象となる画素行が順次選択され、画素２に書き込まれたデー
タは１フィールドに亘って保持される。
【００２７】
フレームメモリ６は、表示部１の解像度に相当するｍ×ｎビットのメモリ空間を少なく
とも有し、上位装置から入力される表示データをフレーム単位で格納・保持する。フレー
ムメモリ６へのデータの書き込み、および、フレームメモリ６からのデータの読み出しは
、制御回路５によって制御される。ここで、画素２の階調を規定する表示データＤは、一
例として、Ｄ０〜Ｄ５の６ビットで構成される６４階調データである。フレームメモリ６
より読み出された表示データＤは、６ビットのバスを介して、データ線駆動回路４にシリ
アルに転送される。
【００２８】
フレームメモリ６の後段に設けられたデータ線駆動回路４は、走査線駆動回路３と協働
して、データの書込対象となる画素行に供給すべきデータをデータ線Ｘ１〜Ｘｍに一斉に
出力する。図１に示したように、データ線駆動回路４は、ドライバＩＣ４１および時分割
回路４２で構成されている。ドライバＩＣ４１は、画素２がマトリクス状に形成された表
示パネルとは別体で設けられており、ｉ本の出力ピンＰＩＮ１〜ＰＩＮｉには、出力線Ｄ
Ｏ１〜ＤＯｉが接続されている。時分割回路４２は、製造コストの低減を図るべく、ポリ
シリコンＴＦＴ等によって表示パネルに一体形成されている。
【００２９】
ドライバＩＣ４１は、今回データを書き込む画素行に対するデータの出力と、次回にデ
ータを書き込む画素行に関するデータの点順次的なラッチとを同時に行う。図３は、ドラ
イバＩＣ４１のブロック構成図である。このドライバＩＣ４１には、Ｘシフトレジスタ４
１ａ、第１のラッチ回路４１ｂ、第２のラッチ回路４１ｃ、切替スイッチ群４１ｄおよび
Ｄ／Ａ変換回路４１ｅといった主要な回路が内蔵されている。Ｘシフトレジスタ４１ａは
、水平走査期間１Ｈの最初に供給されるスタート信号ＳＴをクロック信号ＣＬＸにしたが
って転送し、ラッチ信号Ｓ１，Ｓ２，Ｓ３，…，ＳｍのいずれかをＨレベル、それ以外を
Ｌレベルに設定する。第１のラッチ回路４１ｂは、ラッチ信号Ｓ１，Ｓ２，Ｓ３，…，Ｓ
ｍの立ち下がり時において、シリアルデータとして供給されたｍ個の６ビットデータＤを
順次ラッチする。第２のラッチ回路４１ｃは、第１のラッチ回路４１ｂにおいてラッチさ
れたデータＤをラッチパルスＬＰの立ち下がり時において同時にラッチする。ラッチされ
たｍ個のデータＤは、次の水平走査期間１Ｈにおいて、デジタルデータであるデータ信号
ｄ１〜ｄｍとして、第２のラッチ回路４１ｃよりパラレルに出力される。
【００３０】
データ信号ｄ１〜ｄｍは、一例として、３本のデータ線単位で設けられたｍ／３個（＝
ｉ個）の切替スイッチ群４１ｄによって、３画素分の時系列的なデータとしてグループ化
される。ここで、図３において、単一の切替スイッチ群４１ｄは４つのスイッチのセット
として図示されているが、実際には、６ビット分のスイッチ群を４系統有している。この
とき、同一系統中の６個のスイッチは常に同様に動作するので、以下、６個のスイッチを
１つのスイッチとみなして説明する。
【００３１】
それぞれの切替スイッチ群４１ｄには、第２のラッチ回路４１ｃより出力された３画素
分のデータ信号（例えば、ｄ１〜ｄ３）が入力される他、補正データｄａｍｄも入力され
る。この補正データｄａｍｄは、後述する補正電位Ｖａｍｄの電位レベルを規定するデジ
タルデータである。切替スイッチ群４１ｄを構成する４つのスイッチは、４つの制御信号
ＣＮＴ１〜ＣＮＴ４のいずれかによって導通制御され、オフセットしたタイミングで択一
的に順次オンしていく。これによって、水平走査期間１Ｈにおいて、補正データｄａｍｄ
と３画素分のデータ信号ｄ１〜ｄ３とのセットは、この順序（ｄａｍｄ，ｄ１，ｄ２，ｄ
３の順）で時系列化され、切替スイッチ群４１ｄより時系列的に出力される。
【００３２】
Ｄ／Ａ変換回路４１ｅは、それぞれの切替スイッチ群４１ｄから出力された一連のデジ
タルデータをＤ／Ａ変換し、アナログデータとしての電位を生成する。これにより、補正
データｄａｍｄは補正電位Ｖａｍｄに変換され、３画素単位で時系列化されたデータ信号
ｄ１〜ｄｍはデータ電位に変換された上で、出力ピンＰＩＮ１〜ＰＩＮｉより時系列的に
出力される。
【００３３】
図１に示したように、ドライバＩＣ４１の出力ピンＰＩＮ１〜ＰＩＮｉには、出力線Ｄ
Ｏ１〜ＤＯｉのいずれかが接続されている。１本の出力線ＤＯには、互いに隣接した３本
のデータ線Ｘｋ−１，Ｘｋ，Ｘｋ＋１がグループ化されて対応付けられており、１本の出
力線とグループ化されたデータ線Ｘｋ−１，Ｘｋ，Ｘｋ＋１との間には、時分割回路４２
が出力線単位で設けられている。それぞれの時分割回路４２は、グループ化されたデータ
線Ｘｋ−１，Ｘｋ，Ｘｋ＋１の本数に相当する３個の選択スイッチを有しており、それぞ
れの選択スイッチは、制御回路５からの選択信号ＳＳ１〜ＳＳ３のいずれかによって導通
制御される。選択信号ＳＳ１〜ＳＳ３は、同一のグループ内における選択スイッチのオン
選択期間（すなわち後述する書き込み期間）を規定しており、ドライバＩＣ４１からの時
系列的な信号出力と同期している。ｉ個の時分割回路４２は、同様の構成を有しており、
かつ、すべてが同時並行的に動作するので、以下の説明では、データ電位Ｖ１〜Ｖ３が出
力される出力線ＤＯ１系のみに着目して説明する。
【００３４】
なお、上記基本構成例のうち、図３に示すドライバＩＣの他の基本構成例を図５に示す
。図５は、他の構成例に係るドライバＩＣ４１のブロック構成図である。同図の構成が図
３に示した構成と異なる点は、Ｄ／Ａ変換回路４１ｅの後段に切替スイッチ群４１ｄを設
けた点である。なお、単一の切替スイッチ群４１ｄは、その入力がアナログ電位であるか
ら、図３の場合とは異なり、図示したような４つのスイッチのみで構成されている。なお
、これ以外の点については、第１の実施形態と同様であるから、同一の符号を付してここ
での説明を省略する。
【００３５】
ある切替スイッチ群４１ｄには、Ｄ／Ａ変換回路４１ｅより出力された３画素分のデー
タ電位（例えば、Ｖ１〜Ｖ３）が入力される他、補正電位Ｖａｍｄも入力される。そして
、切替スイッチ群４１ｄを構成する４個のスイッチは、４つの制御信号ＣＮＴ１〜ＣＮＴ
４のいずれかによって導通制御され、オフセットしたタイミングで択一的に順次オンして
いく。これによって、水平走査期間１Ｈにおいて、補正電位Ｖａｍｄおよび３画素分のデ
ータ電位Ｖ１〜Ｖ３は、この順序（Ｖａｍｄ，Ｖ１，Ｖ２，Ｖ３の順）で時系列化され、
対応する出力ピンＰＩＮ１よりシリアルに出力される。
【００３６】
［基本構成例の動作］
上記のように構成された基本構成例の動作を図４に示す。図４は、基本構成例に係る時
分割駆動のタイミングチャートである。出力線ＤＯ１に接続された最左の時分割回路４２
は、出力線ＤＯ１に出力された補正電位Ｖａｍｄを３本のデータ線Ｘ１〜Ｘ３に供給し、
また、時系列的な３画素分のデータ電位を時分割し、これにより得られた個々のデータ電
位をデータ線Ｘ１〜Ｘ３のいずれかに振り分ける。具体的には、１フィールドにおける最
初の水平走査期間１Ｈでは、走査信号ＳＥＬ１がＨレベルになって、最上の走査線Ｙ１が
選択される。この水平走査期間１Ｈにおいて、出力線ＤＯ１には、まず補正電位Ｖａｍｄ
が出力され、これに続いて、データ線Ｘ１〜Ｘ３と走査線Ｙ１との各交差に対応する３画
素分のデータ電位Ｖ（１，１），Ｖ（２，１），Ｖ（３，１）が順次出力される。
【００３７】
出力線ＤＯ１に補正電位Ｖａｍｄが出力されている状態において、３つの選択信号ＳＳ
１〜ＳＳ３が同時にＨレベルになって、時分割回路４２を構成する３個のスイッチが同時
にオンする。これにより、出力線ＤＯ１に出力された補正電位Ｖａｍｄがデータ線Ｘ１〜
Ｘ３に一斉に供給される。すなわち、データ電位Ｖ（１，１），Ｖ（２，１），Ｖ（３，
１）の供給に先立ち、補正電位Ｖａｍｄによるデータ線Ｘ１〜Ｘ３の充放電が行われる。
補正電位Ｖａｍｄは、縦クロストークの影響を低減するための電位であり、本実施形態で
は一定値０[Ｖ]に設定されている。ただし、この補正電位Ｖａｍｄは、３本のデータ線に
対して同時ではなく適宜の順序で時系列的に供給されても構わない。
【００３８】
つぎに、出力線ＤＯ１にデータ電位Ｖ（１，１）が出力されている状態では、選択信号
ＳＳ１のみがＨレベルになって、時分割回路４２を構成するスイッチのうち、データ線Ｘ
１に対応するスイッチのみがオンする。これにより、出力線ＤＯ１に出力されたデータ電
位Ｖ（１，１）がデータ線Ｘ１に供給され、このデータ電位Ｖ（１，１）に応じて、画素
（１，１）に対するデータの書き込みが行われる。出力線ＤＯ１にデータ電位Ｖ（１，１
）が出力されている間は、データ線Ｘ２，Ｘ３に対応するスイッチはオフのままなので、
データ線Ｘ２，Ｘ３上の電位は、補正電位Ｖａｍｄに維持される（正確には、電位レベル
はリークによって経時的に減少していく）。
【００３９】
続いて、出力線ＤＯ１にデータ電位Ｖ（２，１）が出力されている状態では、選択信号
ＳＳ２のみがＨレベルになって、時分割回路４２を構成するスイッチのうち、データ線Ｘ
２に対応するスイッチのみがオンする。これにより、出力線ＤＯ１に出力されたデータ電
位Ｖ（２，１）がデータ線Ｘ２に供給され、このデータ電位Ｖ（２，１）に応じて、画素
（２，１）に対するデータの書き込みが行われる。出力線ＤＯ１にデータ電位Ｖ（２，１
）が出力されている間は、データ線Ｘ１，Ｘ３に対応するスイッチはオフのままなので、
データ線Ｘ１はデータ電位Ｖ（１，１）、データ線Ｘ３は補正電位Ｖａｍｄにそれぞれ維
持される。
【００４０】
最後に、出力線ＤＯ１にデータ電位Ｖ（３，１）が出力されている状態では、選択信号
ＳＳ３のみがＨレベルになって、時分割回路４２を構成するスイッチのうち、データ線Ｘ
３に対応するスイッチのみがオンする。これにより、出力線ＤＯ１に出力されたデータ電
位Ｖ（３，１）がデータ線Ｘ３に供給され、このデータ電位Ｖ（３，１）に応じて、画素
（３，１）に対するデータの書き込みが行われる。出力線ＤＯ１にデータ電位Ｖ（３，１
）が出力されている間は、データ線Ｘ１，Ｘ２に対応するスイッチはオフのままなので、
データ線Ｘ１はデータ電位Ｖ（１，１）、データ線Ｘ２はデータ電位Ｖ（２，１）にそれ
ぞれ維持される。
【００４１】
次の水平走査期間１Ｈでは、走査信号ＳＥＬ２がＨレベルになって、上から２番目の走
査線Ｙ２が選択される。この水平走査期間１Ｈにおいて、出力線ＤＯ1には、まず補正電
位Ｖａｍｄが出力され、これに続いて、データ線Ｘ１〜Ｘ３と走査線Ｙ２との各交差に対
応する３画素分のデータ電位Ｖ（１，２），Ｖ（２，２），Ｖ（３，２）が順次出力され
る。この水平走査期間１Ｈにおけるプロセスは、出力線ＤＯ１に出力される電位の極性が
反転している点を除けば、先の水平走査期間１Ｈと同様であり、補正電位Ｖａｍｄの一斉
供給と、時系列的なデータ電位Ｖ（１，２），Ｖ（２，２），Ｖ（３，２）の振り分けと
が行われる。これ以降についても同様であり、最下の走査線Ｙｎが選択されるまで、１Ｈ
毎に極性反転を行いながら、それぞれの画素行に対する補正電位Ｖａｍｄの供給と、これ
に続くデータ電位の振り分けとが線順次的に行われていく。なお、図４において、出力線
ＤＯ１に出力される電位の極性が１Ｈ期間ごとに反転した例で示してあるが、１フィール
ドごとに極性反転する場合や１フレームごとに極性反転する場合も同様に動作する。
【００４２】
また、出力線ＤＯ２系については、振分対象となるデータ線がＸ４〜Ｘ６になり、振分
対象となる電位がこれに応じて異なる点を除けば、上述した出力線ＤＯ１系と同一のプロ
セスが並行して行われる。この点は、出力線ＤＯｉに至るまでの各系についても同様であ
る。
【００４３】
なお、上述した実施形態では、補正電位Ｖａｍｄをデータ電位Ｖ（駆動電圧）のほぼ中
間値である０[Ｖ]に設定しているが、液晶のオフ電位（０Ｖ）とオン電位（５Ｖ或いは−
５Ｖ）の組合せや、オン電位（５Ｖ或いは−５Ｖ）や、オンとオフ電位の中間的な電位、
或いは、同時に補正電位Ｖａｍｄを印加するデータ線に印加するデータ電位のほぼ平均と
なる補正電位Ｖａｍｄであってもよく、具体的な値は、表示パネルの特性やＴＦＴの特性
に応じて適宜設定すればよい。補正電位Ｖａｍｄは、回路構成の複雑さ等を考慮すると、
表示すべき画素２の階調に依存しない電位であることが好ましいが、表示データＤの平均
値等に応じて、可変に設定することも可能である。また、所定の期間（例えば１Ｈ）毎に
、０[Ｖ]と５[Ｖ]とを交互に切り替えてもよい。この点は、後述する各実施形態において
も同様である。
【００４４】
なお、上記の動作とは異なり、所定の期間（例えば１Ｈ）毎に、時分割回路４２を構成
するスイッチの選択順序を入れ替えることにより、データ電位Ｖをデータ線Ｘ１，Ｘ２，
Ｘ３に振り分ける順序を入れ替えることもできる。これにより、それぞれの出力線ＤＯ１
〜ＤＯｉに供給されたデータ電位Ｖの供給の順序が１Ｈ毎に逆転する。また、データ電位
Ｖをデータ線Ｘに振り分ける順序を１本の走査線Ｙｊが選択される期間（１Ｈ）毎に入れ
替えるのではなく、すべての走査線Ｙ１〜Ｙｎが選択される期間（１フィールド）毎に入
れ替えてもよく、また、１Ｈ毎かつ１フィールド毎に入れ替えを行うことも可能である。
【００４５】
［実施形態］
次に、図７を参照して本発明に係る実施形態について説明する。本実施形態の基本構成
は上記基本構成例と同様に構成でき、また、その駆動方法についても基本的に上記の各動
作例と同様であるので、対応する部分には同一符号を付し、同様の部分については説明を
省略する。
【００４６】
本実施形態では、図６に示すように、表示部１を有する本体１００Ｐと、この本体１０
０Ｐに対して直接若しくは間接的に接続された回路基板（例えば、本体１００Ｐに直接実
装されたフレキシブル回路基板や間接的に電子機器内に設置された基板など）１００Ｆと
を有する。本体１００Ｐには、上述の表示部１と、上記走査線駆動回路３と、上記データ
線駆動回路４と、表示部１の検査を行うための検査回路７とが設けられている。ここで、
走査線駆動回路３、データ線駆動回路４及び検査回路７は、例えば、それぞれ半導体集積
回路チップにて構成され、本体１００Ｐに実装されてもよく、或いは、本体１００Ｐに直
接（例えば基板上に）形成されてもよい。
【００４７】
また、回路基板１００Ｆには、上記制御回路５及び上記フレームメモリ６が設けられて
いる。また、この回路基板１００Ｆには、制御回路５から導出される制御端子５ａ及びフ
レームメモリ６から導出されるデータ端子６ａが設けられ、これらは本体１００Ｐ上のデ
ータ線駆動回路４に接続されている。また、回路基板１００Ｆには接地電位などの基準電
位を供給する基準端子８が設けられ、この基準端子８は上記本体１００Ｐ上に設けられた
基準電位線９に導電接続されている。
【００４８】
本体１００Ｐにおいて、表示部１の外縁には、上記基準電位線９に導電接続された基準
電位線１１が設けられ、この基準電位線１１は表示部１の外周に沿って伸びるように形成
されている。また、データ線駆動回路４と表示部１との間には、データ線Ｘ１〜Ｘｍに沿
って複数のシールド線１２が形成され、これらのシールド線１２は上記基準電位線１１に
導電接続されている。これらのシールド線１２は複数のデータ線Ｘ１〜Ｘｍの間に配置さ
れている。シールド線１２は、データ線駆動回路４から表示部１に向けて伸びるデータ線
Ｘ１〜Ｘｍに沿って、データ線駆動回路４と表示部１の間に限定された状態で形成されて
いる。
【００４９】
また、データ線駆動回路４と表示部１の間には、データ線Ｘ１〜Ｘｍ（具体的には、デ
ータ線Ｘ１〜Ｘｍ及びこれらに導電接続された後述する接続電極１４（図７乃至図９参照
））との間に負荷容量を形成する対向電極１３が形成されている。この対向電極１３は、
上記シールド線１２に導電接続されている。
【００５０】
図７は、本実施形態におけるデータ線駆動回路４の時分割回路４２から表示部１の外縁
までの構造を模式的に示す概略平面図である。時分割回路４２には、複数の選択信号線Ｓ
Ｓ１〜ＳＳ８が導入され、これらの選択信号線と、ドライバＩＣ４１から導出される出力
線ＤＯ１〜ＤＯｉに接続されたスイッチング素子ＳＷ１〜ＳＷ８が設けられている。ここ
で、図７に示す例では、図１とは異なり、出力線ＤＯ１〜ＤＯｉのそれぞれに対して８つ
のデータ線Ｘ１〜Ｘ８が対応するように構成され、これに整合するように、８つの選択信
号線ＳＳ１〜ＳＳ８が設けられるとともに、各出力線と８つのデータ線毎に８つのスイッ
チング素子ＳＷ１〜ＳＷ８が設けられている。ただし、図１に示す基本構成例と同様に、
一つの出力線に幾つのデータ線を対応させるかは適宜に設定できる。なお、以下において
は、一つの出力線ＤＯ１と、これに対応するデータ線Ｘ１〜Ｘ８についてのみ説明し、出
力線ＤＯ２及びこれに対応するデータ線Ｘ９〜Ｘ１６以降、出力線ＤＯｉ及びこれに対応
するデータ線Ｘｍ−７〜Ｘｍまでは全て同様に構成されるので、説明を省略する。
【００５１】
スイッチング素子ＳＷ１〜ＳＷ８は、半導体層１５と、この半導体層１５のソース領域
に導電接続されるソース電極１６と、半導体層１５のドレイン領域に導電接続されるドレ
イン電極１７と、半導体層１５のチャネル領域に対して、図８（ａ）に示す絶縁膜１９を
介して対向するゲート電極１８とを備えている。ソース電極１６は上記出力線ＤＯ１に導
電接続され、ドレイン電極１７は上記データ線Ｘ１〜Ｘ８のいずれかに導電接続される。
また、ゲート電極１８は上記選択信号線ＳＳ１〜ＳＳ８のいずれかに導電接続されている
。
【００５２】
これらのスイッチング素子ＳＷ１〜ＳＷ８は、表示部１の外縁に沿って一列に配列され
ており、隣接するスイッチング素子間において、ソース電極１６同士、及び、ドレイン電
極１７同士が常に隣接するように形成されている。これによって、隣接するスイッチング
素子間において、一方のスイッチング素子のソース電極１６と、他方のスイッチング素子
のドレイン電極１７とが隣接することによる、スイッチング素子間の容量結合の度合を低
減することができ、当該容量結合によるデータ電位の変動を抑制することができる。なお
、本実施形態において、スイッチング素子は各時分割回路４２毎に８つずつ設けられてい
るが、これらの８×ｉ個のスイッチング素子は上記と同様に全て一列に配列され、全ての
隣接するスイッチング素子間においてソース電極同士及びドレイン電極同士が隣接するよ
うになっている。
【００５３】
本実施形態では、データ線駆動回路４（具体的には時分割回路４２）と表示部１との間
に、データ線Ｘ１〜Ｘｍの間に配置されるシールド線１２が設けられるとともに、当該シ
ールド線１２に導電接続された負荷容量が設けられている。この負荷容量は、シールド線
１２に導電接続された対向電極１３と、データ線Ｘ１〜Ｘｍに導電接続された接続電極１
４との間に図８（ｂ）に示す絶縁膜１９を介した態様で構成されている。ここで、図示例
の場合、対向電極１３は、データ線Ｘ１〜Ｘ８と接続電極１４とで上下から挟持された構
造を有し、これによって、負荷容量が対向電極１３と接続電極１４の間だけでなく、デー
タ線と対向電極１３との間にも形成されるようになっている。これは、後述するように接
続電極１４を半導体層で形成した場合でも、負荷容量の容量値を十分に確保する上で有効
である。
【００５４】
本実施形態では、対向電極１３はシールド線１２に導電接続され、その結果、基準電位
線９，１１と同じ電位に保持されるようになっている。これによって、負荷容量の基準電
位がほぼ一定になるため、データ線Ｘ１〜Ｘ８の電位安定性を確実に得ることができる。
特に、液晶素子の駆動電圧−透過率特性では中間階調において最も傾きが急峻になるため
、中間階調において極めて高い電位安定性が要求されるが、本実施形態では中間階調にお
ける要求にも十分に応えうるデータ電位の安定性を実現できる。
【００５５】
また、負荷容量を構成する対向電極１３がシールド線１２を介して基準電位に接続され
ていることで、負荷容量周りの配線構造の複雑化を抑制することができるから、レイアウ
ト設計や製造が容易になるとともに、電気光学装置の高精細化にも容易に対応できるよう
になる。
【００５６】
図示例の場合、対向電極１３は、データ線毎に設けられる全ての負荷容量について一体
に構成されている。これによって、ライン反転駆動を行う際にも対向電極１３の電位変動
を抑制することができるなど、各負荷容量の基準電位の更なる安定化を図ることができる
とともに、対向電極１３の大面積化により負荷容量として必要な容量値を容易に確保でき
るという利点が生ずる。
【００５７】
表示部１の近傍において、シールド線１２は基準電位線１１に接続されている。この様
子は、図８（ｃ）の断面構造に示されている。図示のように基準電位線１１がシールド線
１２及びデータ線Ｘ１〜Ｘ８と重なるように伸び、各シールド線１２が直下の基準電位線
１１に導電接続されることで、シールド線１２の電位の安定によりシールド効果をさらに
高めることができ、その結果、隣接するデータ線間の寄生容量を実質的にきわめて小さく
することができる。
【００５８】
次に、図９を参照して、本実施形態のより具体的な構造について説明する。図９は、本
実施形態の表示部１内の拡大断面及び表示部１外のデータ線とシールド線の形成領域の格
段断面を共に示す拡大部分断面図である。
【００５９】
図９に示すように、表示部１では、第１基板１１０と第２基板１２０とが図示しないシ
ール材で１〜１０μｍ程度の所定の間隔を隔てて相互に固定され、その間に液晶１０３が
封入された構造を有する。ここで、図６に示す本体１００Ｐは、上記のように第１基板１
１０と第２基板１２０の間に液晶１０３が配置されたセル構造を有する表示部１の周りに
、第１基板１１０が第２基板１２０の外形よりも外側に張り出してなる張り出し領域が設
けられ、この張り出し領域上に種々の配線回路構造が形成されるとともに、その他の回路
を構成するＩＣが実装された状態となっている。なお、本体１００Ｐを形成するために第
１基板１１０と第２基板１２０とを接着固定する図示しないシール材の配置領域は、例え
ば、時分割回路４２内の選択信号線ＳＳ１〜ＳＳ８の導入部分と、スイッチング素子ＳＷ
１〜ＳＷ８の形成部分との間に設定される。
【００６０】
第１基板１１０においては、透明基板１１１上の画素間領域に配置される素子形成領域
に遮光層１１０Ｂが形成されている。この遮光層１１０Ｂは、透明基板１１１側から入射
する光が内部に入り込むのを遮断するための層である。この遮光層１１０Ｂは、本実施形
態においては、例えば、１５０ｎｍ〜３００ｎｍの膜厚を有したタングステンシリサイド
（ＷＳｉ）で構成されている。
【００６１】
透明基板１１１及び遮光層１１０Ｂ上には絶縁層１１２が形成されている。絶縁層１１
２は、本実施形態においては、例えば、０．７μｍ〜１．１μｍの膜厚を有した二酸化珪
素（ＳｉＯ２）で構成されている。そして、絶縁層１１２上における遮光層１１０Ｂと対
向する位置（図中右側）には、本実施形態においては多結晶シリコン（ポリシリコン）で
構成された膜厚３０ｎｍ〜６０ｎｍの島状の半導体層１１４が形成されている。半導体層
１１４は、図中左側から順に、高濃度ソース領域、低濃度ソース領域、チャネル領域、低
濃度ドレイン領域、高濃度ドレイン領域が形成されてなるＬＤＤ構造を有することが望ま
しい。
【００６２】
半導体層１１４上にはゲート絶縁膜１１５が形成されている。このゲート絶縁膜１１５
は、本実施形態においては、例えば、４０ｎｍ〜１０００ｎｍの膜厚を有した二酸化珪素
（ＳｉＯ２）で構成されている。また、ゲート絶縁膜１１５上における半導体層１１４の
チャネル領域に対向する位置にはゲート電極１１６が形成されている。このゲート電極１
１６は、本実施形態においては、例えば、３００〜４００ｎｍの膜厚を有した多結晶シリ
コン（ポリシリコン）で構成されている。ゲート電極１１６は図示しない走査線Ｙ１〜Ｙ
ｎに接続されている。
【００６３】
そして、絶縁層１１２、ゲート絶縁膜１１５及びゲート電極１１６上には、第１層間絶
縁層１１３が形成されている。第１層間絶縁層１１３は、例えば、４００〜１０００ｎｍ
の膜厚を有した二酸化珪素（ＳｉＯ２）で構成されている。第１層間絶縁層１１３上の所
定の位置には、データ線１１７（例えば上記のＸ１）が形成されている。このデータ線１
１７は、例えば、その膜厚が３００ｎｍ〜７００ｎｍ程度のアルミニウム（Ａｌ）と窒化
チタン（ＴｉＮ）との積層体といった導電性材料で構成されている。このデータ線１１７
は、例えば、上記半導体層１１４の高濃度ソース領域に導電接続された多結晶シリコン（
ポリシリコン）などで形成されるソース電極に対して、第１層間絶縁層１１３を貫通する
コンタクトホールを介して導電接続されている。
【００６４】
また、上記データ線１１７の上には第２層間絶縁層１１８が形成されている。この第２
層間絶縁層１１８は、例えば、４００〜１０００ｎｍの膜厚を有した二酸化珪素（ＳｉＯ
２）で構成されている。この第２層間絶縁層１１８上には、ＩＴＯ（インジウムスズ酸化
物）などの透明導電体で構成された画素電極１１９が形成されている。この画素電極１１
９は、上記第１層間絶縁層１１３及び第２層間絶縁層１１８を貫通するコンタクトホール
を介して、上記半導体層１１４の高濃度ドレイン領域上に形成されたドレイン電極と導電
接続されている。なお、半導体層１１４、ゲート絶縁膜１１５、ゲート電極１１６、上記
ソース電極及びドレイン電極は、非線形素子である上記のＴＦＴ２１を構成する。
【００６５】
なお、絶縁層１１２上には、上記半導体層１１４と同一の層で構成され、上記半導体層
１１４の高濃度ドレイン領域と導電接続される接続電極２４が設けられ、この接続電極２
４上には、上記ゲート絶縁膜１１５と同一の層で構成される絶縁膜２５が形成され、さら
に、絶縁膜２５の上には、図示しない容量線（例えば、走査線と平行に形成される。）に
導電接続された接続電極２６が、上記ゲート電極１１６と同一の層で形成される。これら
の接続電極２４、絶縁膜２５及び接続電極２６は、画素毎に液晶容量と並列に設けられる
保持容量（蓄積容量）２３（図２参照）を構成している。
【００６６】
第２層間絶縁層１１８及び画素電極１１９上には、ポリイミド樹脂などで構成される配
向膜１１０Ｒが形成され、この配向膜１１０Ｒによって液晶１０３が所定の初期配向状態
になるように規制される。
【００６７】
一方、第２基板１２０においては、上記と同様の透明基板１２１上の画素間領域に遮光
層１２０Ｂが形成されている。この遮光層１２０Ｂは、液晶１０３側から出射する光を遮
光するためのものであり、例えば、黒色樹脂や低反射クロム膜などで構成される。透明基
板１２１及び遮光層１２０Ｂ上にはＩＴＯなどの透明導電体で構成される共通電極１２２
が形成される。この共通電極１２２は、上記画素電極１１９との間に所定の電界を生じさ
せ、この電界により液晶１０３の配向状態を制御するものである。ここで、画素電極１１
９と共通電極１２２とが平面的に重なり、しかも、遮光層１１０Ｂ，１２０Ｂによって覆
われていない領域が画素領域となる。また、共通電極１２２上には上記と同様の配向膜１
２０Ｒが形成されている。
【００６８】
本実施形態に係る表示部１外のデータ線Ｘ１〜Ｘｍ、シールド線１２及び負荷容量は、
図９に示すように、表示部１の内部構造（非線形素子であるＴＦＴや保持容量など）を構
成する各層と同一の層で構成されている。例えば、上記接続電極１４は、上記半導体層１
１４や接続電極２４と同一の層で構成される。また、上記絶縁膜１９は、上記ゲート絶縁
膜１１５や絶縁膜２５と同一の層で構成される。さらに、上記対向電極１３は、上記ゲー
ト電極１１６や接続電極２６と同一の層で構成される。また、データ線Ｘ１〜Ｘｍ及びシ
ールド線１２は、上記データ線１１７と同一の層で構成される。
【００６９】
以上のように、本実施形態の特徴であるシールド線１２や負荷容量が本来の電気光学装
置の内部構造と同一の層で構成されることにより、製造工程における工数が増加すること
がなく、ほとんど従来の同様の製造コストで電気光学装置を製造することが可能になる。
【００７０】
以上説明したように、本実施形態によれば、以下の効果を奏する。
（１）データ線間にシールド線を設けることにより、データ線間の容量結合を低減する
ことができるため、データ電位の変動を抑制することができる。
（２）データ線に負荷容量を接続することにより、容量結合によるデータ電位の変動を
低減することができる。
（３）シールド線に負荷容量が接続されていることにより、配線構造の複雑化を抑制で
き、レイアウト設計や製造を容易に行うことができるとともに、高精細化にも容易に対応
できる。
（４）スイッチング素子の配列態様に工夫を加えることによって、スイッチング素子間
の容量結合を低減することができるため、データ電位の変動を抑制できる。
（５）シールド線や負荷容量を非線形素子や保持容量（蓄積容量）と同一の層で構成す
ることにより、製造工数を増大させず、製造コストの増加を抑制できる。
【００７１】
なお、上記の実施形態は本発明を構成する場合の一例に過ぎず、本発明は上記実施形態
に限定されるものではない。例えば、上記実施形態では、時分割回路４２と表示部１の間
にのみシールド線１２を形成しているが、時分割回路４２内や表示部１内にもシールド線
１２を形成することができ、また、シールド線１２を表示部１と検査回路７との間に設け
てもよい。
【００７２】
また、上記実施形態では、負荷容量を時分割回路４２と表示部１の間（具体的にはデー
タ線の時分割回路４２側の端部）に形成しているが、時分割回路４２とは反対側のデータ
線の端部（表示部１の反対側）に負荷容量を設けてもよく、データ線の両端部に共に設け
ても構わない。
【００７３】
さらに、上述の実施形態では、液晶素子を用いた場合を例に説明したが、本発明はこれ
に限定されるものではなく、有機ＥＬ素子、デジタルマイクロミラーデバイス（ＤＭＤ）
、或いは、ＦＥＤ（Field Emission Display）やＳＥＤ（Surface-Conduction Electron-
Emitter Display）等にも適用可能である。
【００７４】
そして、上述した各実施形態に係る電気光学装置は、例えば、テレビジョン装置、プロ
ジェクタ装置、携帯電話機、携帯端末、モバイル型コンピュータ、パーソナルコンピュー
タ等を含む様々な電子機器に実装可能である。これらの電子機器に上述の電気光学装置を
実装すれば、電子機器の商品価値を一層高めることができ、市場における電子機器の商品
訴求力の向上を図ることができる。
【図面の簡単な説明】
【００７５】
【図１】電気光学装置の基本構成例を示すブロック構成図。
【図２】液晶を用いた画素の等価回路図。
【図３】ドライバＩＣのブロック構成図。
【図４】基本構成例における時分割駆動のタイミングチャート。
【図５】異なるドライバＩＣのブロック構成図。
【図６】実施形態の全体構成を示す概略平面図。
【図７】実施形態における時分割回路から表示部外縁までの詳細構造を示す概略平面図。
【図８】実施形態におけるスイッチング素子の形成領域の概略断面図（ａ）、負荷容量の形成領域の概略断面図（ｂ）、及び、シールド線と基準電位線の接続部の概略断面図（ｃ）。
【図９】実施形態における表示部内の概略断面、並びに、シールド線及び負荷容量の形成領域の概略断面を共に示す概略部分縦断面図。
【符号の説明】
【００７６】
１…表示部、２…画素、３…走査線駆動回路、４…データ線駆動回路、５…制御回路、６
…フレームメモリ、２１…ＴＦＴ、２２…液晶容量、２３…保持容量、４１…ドライバＩ
Ｃ、４２…時分割回路、ＤＯ１〜ＤＯｉ…出力線、ＳＳ１〜ＳＳ８…選択信号線、Ｘ１〜
Ｘｍ…データ線、Ｙ１〜Ｙｎ…走査線、ＳＷ１〜ＳＷ８…スイッチング素子、９，１１…
基準電位線、１２…シールド線、１３…対向電極、１４…接続電極、１５…半導体層、１
６…ソース電極、１７…ドレイン電極、１８…ゲート電極、１９…絶縁膜
【図１】
2006119404.tif 000003
【図２】
2006119404.tif 000004
【図３】
2006119404.tif 000005
【図４】
2006119404.tif 000006
【図５】
2006119404.tif 000007
【図６】
2006119404.tif 000008
【図７】
2006119404.tif 000009
【図８】
2006119404.tif 000010
【図９】
2006119404.tif 000011