(57)【要約】【課題】  斜めイオン注入を行うにも拘わらず、電極等の導電膜下に注入されるイオンの量や注入位置のばらつきを低減する。【解決手段】  ｐ型のシリコン基板１上の全面にゲート酸化膜２を形成する。ゲート酸化膜２上にポリシリコン層を形成し、これをパターニングしてゲート電極３とする。イオン注入調整膜として、シリコン窒化膜１１４を、ゲート電極３を含むシリコン基板１の全面に形成する。シリコン窒化膜１１４は、ゲート電極３に側壁３ａにも形成される。ゲート電極３をマスクとして、ｎ型のイオンをシリコン基板１に対して斜め方向から注入して、第１のドレイン領域５を形成する。このとき、ゲート電極３の側壁３ａに形成されたシリコン窒化膜４がイオンを抑制するため、ゲート電極３の側壁３ａにはイオンが到達しない。よって、イオンがゲート電極３を突き抜けてシリコン基板１内に注入されることはない。【選択図】  図１
2006093520.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域上に絶縁膜が形成され更に前記絶縁膜上にパターニングされた導電膜が形成された半導体基板を準備する工程と、
前記導電膜の所定の側壁から進入しようとするイオンを抑制するようにイオン注入を調整するイオン注入調整膜を、少なくとも前記側壁を覆うように形成する工程と、
前記イオン注入調整膜の形成後に、前記導電膜をマスクの少なくとも一部として、前記半導体基板の表面に垂直な方向に対して傾いた方向から前記半導体領域にイオンを注入する第１のイオン注入工程と、
を備えたことを特徴とするイオン注入方法。
【請求項２】
前記第１のイオン注入工程の前又は後に、前記導電膜をマスクの少なくとも一部として、前記半導体基板の表面に垂直な方向又は前記第１のイオン注入工程におけるイオン注入方向よりも前記垂直な方向に近い方向から前記半導体領域にイオンを注入する第２のイオン注入工程を、備えたことを特徴とする請求項１記載のイオン注入方法。
【請求項３】
前記導電膜は、ポリシリコン層を含むことを特徴とする請求項１又は２記載のイオン注入方法。
【請求項４】
ＬＤＤ構造を有する電界効果トランジスタの製造方法であって、請求項１乃至３のいずれかに記載のイオン注入方法を用い、前記導電膜がゲート電極であることを特徴とする電界効果トランジスタの製造方法。
【請求項５】
第１導電型の半導体領域と、前記半導体領域中に設けられた第２導電型の電荷蓄積領域と、前記電荷蓄積領域と前記半導体領域表面との間に設けられ前記半導体領域表面に現れる第１導電型の空乏化防止領域と、前記半導体領域における前記電荷蓄積領域及び空乏化防止領域と対向する領域中に設けられかつ電荷増幅に用いるためのトランジスタと、前記空乏化防止領域と前記トランジスタが設けられた領域との間でかつ前記半導体領域表面上に絶縁膜を介して設けられて前記電荷蓄積領域から前記トランジスタへの電荷の転送を制御する転送ゲート電極とを具備する固体撮像素子の製造方法であって、
前記半導体領域上に前記絶縁膜が形成され更に前記絶縁膜上に前記転送ゲート電極が形成された半導体基板を準備する工程と、
前記転送ゲート電極の所定の側壁から進入しようとするイオンを抑制するようにイオン注入を調整するイオン注入調整膜を、少なくとも前記側壁を覆うように形成する工程と、
前記イオン注入調整膜の形成後に、前記転送ゲート電極をマスクの少なくとも一部として、前記半導体基板の表面に垂直な方向に対して傾いた方向から前記半導体領域に第２導電型のイオンを注入して、前記電荷蓄積領域を形成する工程と、
前記電荷蓄積領域の形成の前又は後に、前記転送ゲート電極をマスクの少なくとも一部として、前記半導体基板の表面に垂直な方向又は前記第２導電型のイオンの注入の方向よりも前記垂直な方向に近い方向から前記半導体領域に第１導電型のイオンを注入して、前記空乏化防止領域を形成する工程と、
を備えたことを特徴とする固体撮像素子の製造方法。
【請求項６】
前記電荷蓄積領域の形成の後でかつ前記空乏化防止領域の形成の後に、前記イオン注入調整膜を除去する工程を備えたことを特徴とする請求項５記載の固体撮像素子の製造方法。
【請求項７】
前記転送ゲート電極は、ポリシリコン層を含むことを特徴とする請求項５又は６記載の固体撮像素子の製造方法。
【請求項８】
前記イオン注入調整膜は、シリコン窒化膜であることを特徴とする請求項５乃至７のいずれかに記載の固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イオン注入方法に関するものであり、特に、斜めイオン注入を利用して電極等の導電膜に対してセルフアライン的にイオン注入を行うイオン注入方法に関するものである。また、本発明は、このようなイオン注入方法を用いた、電界効果トランジスタの製造方法及び固体撮像素子の製造方法に関するものである。
【背景技術】
【０００２】
従来より、ゲート電極をマスクに用いたセルフアラインによるイオン注入方法は周知である。これは、基板上にポリシリコン等の電極を形成し、これをマスクとしてイオン注入を行い、不純物拡散領域を形成する技術である。この技術は、例えばＭＯＳトランジスタの製造にて実施されている。
【０００３】
一方、斜めイオン注入方法も周知の技術である。ゲート電極をマスクとして、当該ゲート電極の下に入り込む方向に斜めからイオン注入すれば、ゲート電極下まで所望の不純物拡散領域が形成される。斜めイオン注入方法では、イオン注入の方向等を設定することで、ゲート電極の位置に対する前記不純物拡散領域の端部位置を制御性良く設定することができる。
【０００４】
したがって、斜めイオン注入方法を採用すれば、ソース領域やドレイン領域におけるゲート電極端部下に低濃度拡散領域を配置したＬＤＤ（Lightly Doped Drain）構造を有する電界効果トランジスタなどを容易に製造することが可能となる（例えば、下記特許文献１）。
【０００５】
また、斜めイオン注入方法を用いて、固体撮像素子の埋込みフォトダイオードを形成する技術も提案されている（例えば、下記特許文献２）。
【特許文献１】特開昭６２−１５５５６５号公報
【特許文献２】特開平１１−１２６８９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ゲート電極下に入り込むように斜めイオン注入を行なうと、ゲート電極下に注入されるイオンの量や注入位置にばらつきが生じ、これにより、ＬＤＤ構造を有する電界効果トランジスタや固体撮像素子などの半導体素子の素子特性にばらつきが生じていた。このようなばらつきは、一つのウエハ内で製造される半導体素子間においても、また、製造ロット間においても、生じていた。
【０００７】
本発明は、このような事情に鑑みてなされたもので、斜めイオン注入を行うにも拘わらず、電極等の導電膜下に注入されるイオンの量や注入位置のばらつきを低減することができるイオン注入方法を提供することを目的とする。また、本発明は、このようなイオン注入方法を用いることで、素子特性のばらつきを低減することができる、ＬＤＤ構造を有する電界効果トランジスタや固体撮像素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
マスクがポリシリコンからなるか否かに拘わらず、マスクに対して垂直にイオン注入する場合、そのマスクがある一定値以上の厚さを有しているなら、イオンはマスクで完全に遮断される。
【０００９】
一方、前述したように斜めイオン注入を行なう場合、イオンの一部はマスクの側壁から入射される。このとき、マスク側壁における基板に近い領域に入射したイオンが通ろうとするマスク内の距離は、マスクの厚さより短くなる。このため、側壁から入射されるイオンは、基板に近い領域において、マスクを通過してマスク下の基板内に注入される。
【００１０】
ここで、仮に、常に同じイオン注入角度で斜めイオン注入を行なうとすれば、マスクの側壁から入射しマスクを通過してマスク下に注入されるイオンの量及び注入位置には、変化が生じないはずである。つまり、原理的には、前記半導体素子の素子特性に、ばらつきは生じないはずである。しかし、製造上のイオン注入角度のばらつきにより生ずる素子特性のばらつきに比べて、製造された半導体素子の特性のばらつきは、大きなものであった。
【００１１】
本発明者は、研究の結果、前記ばらつきの原因を突き止めた。以下、その原因について説明する。
【００１２】
セルフアライン的に不純物拡散領域を形成する際、イオン注入のマスクとして使用するゲート電極等の導電膜は、一般的にポリシリコン層を含んでいる。ポリシリコン層は、微粒子であるグレインが凝集されている。イオン注入を行なうとき、イオンは、このグレインとグレインの間を通過し易い。
【００１３】
一方、グレインの大きさ（グレインサイズ）や、グレインとグレインの間隔等は、ある一定値を中心とした分布を有し、この一定値や分布はポリシリコン層を形成する条件で変化する。したがって、半導体素子を製造する工程でウエハ上にポリシリコン層を形成すると、ウエハ内及びウエハ間において、グレインサイズ等にばらつきが生じている。さらに、製造ロット間では、形成温度，圧力等のばらつきにより、同一ロット内よりもグレインサイズ等のばらつきが大きくなる。
グレインサイズやグレインとグレインの間隔が異なれば、イオンの通過の程度や位置もそれに伴って変化する。よって、ポリシリコン層下に注入されるイオンの量及び注入位置も変化し、半導体素子の特性にばらつきが生じるのである。なお、前記導電膜がポリシリコン層を含んでいなくても、ポリシリコンと同様にグレイを凝集したような材料を前記導電膜が含んでいれば、前記導電膜がポリシリコン層を含んでいる場合と同様のばらつきが生ずる。
【００１４】
本発明者は、このような原因究明の結果、ゲート電極等の導電膜の側壁から進入しようとするイオンを抑制するようにイオン注入を調整するイオン注入調整膜を、少なくとも前記側壁を覆うように形成した後に、斜めイオン注入を行うことで、前記ばらつきを低減することができることを見出した。この場合、斜めイオン注入の際に、イオン注入調整膜によって、前記導電膜の側壁から進入しようとするイオンが抑制されるので、前記導電膜下に注入されるイオンの量及び注入位置のばらつきが低減され、ひいては、半導体素子の特性のばらつきが低減されるのである。
【００１５】
本発明はこのような新たな知見に基づいてなされたものであり、本発明の第１の態様によるイオン注入方法は、半導体領域上に絶縁膜が形成され更に前記絶縁膜上にパターニングされた導電膜が形成された半導体基板を準備する工程と、前記導電膜の所定の側壁から進入しようとするイオンを抑制するようにイオン注入を調整するイオン注入調整膜を、少なくとも前記側壁を覆うように形成する工程と、前記イオン注入調整膜の形成後に、前記導電膜をマスクの少なくとも一部として、前記半導体基板の表面に垂直な方向に対して傾いた方向から前記半導体領域にイオンを注入する第１のイオン注入工程と、を備えたものである。
【００１６】
本発明の第２の態様によるイオン注入方法は、前記第１の態様において、前記第１のイオン注入工程の前又は後に、前記導電膜をマスクの少なくとも一部として、前記半導体基板の表面に垂直な方向又は前記第１のイオン注入工程におけるイオン注入方向よりも前記垂直な方向に近い方向から前記半導体領域にイオンを注入する第２のイオン注入工程を、備えたものである。
【００１７】
本発明の第３の態様によるイオン注入方法は、前記第１又は第２の態様において、前記導電膜は、ポリシリコン層を含むものである。
【００１８】
本発明の第４の態様による電界効果トランジスタの製造方法は、ＬＤＤ構造を有する電界効果トランジスタの製造方法であって、前記第１乃至第３のいずれかの態様によるイオン注入方法を用い、前記導電膜がゲート電極であるものである。
【００１９】
本発明の第５の態様による固体撮像素子の製造方法は、（i）第１導電型の半導体領域と、前記半導体領域中に設けられた第２導電型の電荷蓄積領域と、前記電荷蓄積領域と前記半導体領域表面との間に設けられ前記半導体領域表面に現れる第１導電型の空乏化防止領域と、前記半導体領域における前記電荷蓄積領域及び空乏化防止領域と対向する領域中に設けられかつ電荷増幅に用いるためのトランジスタと、前記空乏化防止領域と前記トランジスタが設けられた領域との間でかつ前記半導体領域表面上に絶縁膜を介して設けられて前記電荷蓄積領域から前記トランジスタへの電荷の転送を制御する転送ゲート電極とを具備する固体撮像素子の製造方法であって、（ii）前記半導体領域上に前記絶縁膜が形成され更に前記絶縁膜上に前記転送ゲート電極が形成された半導体基板を準備する工程と、（iii）前記転送ゲート電極の所定の側壁から進入しようとするイオンを抑制するようにイオン注入を調整するイオン注入調整膜を、少なくとも前記側壁を覆うように形成する工程と、（iv）前記イオン注入調整膜の形成後に、前記転送ゲート電極をマスクの少なくとも一部として、前記半導体基板の表面に垂直な方向に対して傾いた方向から前記半導体領域に第２導電型のイオンを注入して、前記電荷蓄積領域を形成する工程と、（v）前記電荷蓄積領域の形成の前又は後に、前記転送ゲート電極をマスクの少なくとも一部として、前記半導体基板の表面に垂直な方向又は前記第２導電型のイオンの注入の方向よりも前記垂直な方向に近い方向から前記半導体領域に第１導電型のイオンを注入して、前記空乏化防止領域を形成する工程と、を備えたものである。
【００２０】
本発明の第６の態様による固体撮像素子の製造方法は、前記第５の態様において、前記電荷蓄積領域の形成の後でかつ前記空乏化防止領域の形成の後に、前記イオン注入調整膜を除去する工程を備えたものである。
【００２１】
本発明の第７の態様による固体撮像素子の製造方法は、前記第５又は第６の態様において、前記転送ゲート電極は、ポリシリコン層を含むものである。
【００２２】
本発明の第８の態様による固体撮像素子の製造方法は、前記第５乃至第７のいずれかの態様において、前記イオン注入調整膜はシリコン窒化膜であるものである。
【００２３】
なお、前記第１乃至第７の態様では、前記イオン注入調整膜は、前述したようにイオン注入を調整できるものであればよく、シリコン窒化膜に限定されるものではないが、ポリシリコンに比べてイオン抑制に関するばらつきが生じ難い材料（例えば、多結晶材料以外の材料など）を用いることが好ましい。
【発明の効果】
【００２４】
本発明によれば、斜めイオン注入を行うにも拘わらず、電極等の導電膜下に注入されるイオンの量や注入位置のばらつきを低減することができるイオン注入方法を提供することができる。また、本発明によれば、このようなイオン注入方法を用いることで、素子特性のばらつきを低減することができる、ＬＤＤ構造を有する電界効果トランジスタや固体撮像素子の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明によるイオン注入方法、並びに、これを用いた電界効果トランジスタの製造方法及び固体撮像素子の製造方法について、図面を参照して説明する。
【００２６】
［第１の実施の形態］
【００２７】
図１は、本発明によるイオン注入方法を用いた本発明の第１の実施の形態による電界効果トランジスタ製造方法の各工程を模式的に示す概略断面図である。
【００２８】
本実施の形態では、まず、半導体基板としてｐ型のシリコン基板１を準備し、その上の全面に熱酸化等により絶縁膜としてのゲート酸化膜２を形成する。次に、ゲート酸化膜２上に、ポリシリコン層を０．４μｍの厚さで形成し、このポリシリコン層をパターニングしてゲート電極３とする。この状態を示したのが図１（ａ）である。本実施の形態では、ゲート電極３をポリシリコン層の一層のみで構成したが、電気抵抗値を下げるため、ゲート電極３を、例えば、ポリシリコン層とその上に形成したタングステンシリサイド膜とからなる２層膜で構成してもよい。
【００２９】
次いで、ゲート電極３の所定の側壁から進入しようとするイオンを抑制するようにイオン注入を調整するイオン注入調整膜として、厚さ６１ｎｍのシリコン窒化膜４を、ＣＶＤ法等により、図１（ｂ）に示すように、ゲート電極３を含むシリコン基板１の全面に形成する。シリコン窒化膜４は、ゲート電極３の側壁３ａ（図１（ａ）参照）にも６１ｎｍの厚さで形成される。本実施の形態では、シリコン窒化膜４のパターニングは行わないが、少なくともゲート電極３のドレイン領域側（図中の左側）の側壁にシリコン窒化膜４を残せば、他の箇所（例えば、ゲート酸化膜２上の領域）のシリコン窒化膜４を除去するように、シリコン窒化膜４をパターニングしてもよい。
【００３０】
次に、ゲート電極３をマスクの少なくとも一部として第１のイオン注入を行なう。この工程では、ｎ型のイオンをシリコン基板１に対して斜め方向から低濃度で注入して、低濃度の第１のドレイン領域５を形成する。なお、同時にソース領域の一部の領域６も形成される。この状態を示したのが図１（ｂ）である。ここでは、ドレイン領域側のゲート電極３の下部にイオンが入り込むように、シリコン基板１の表面に垂直な方向に対して角度θだけ傾いた方向からイオンを注入する。
【００３１】
その注入角度θは、イオン注入の加速電圧などの条件に応じて適宜設定すれば良い。ただし、本実施の形態では、シリコン窒化膜４がゲート電極３の側壁のみならずゲート酸化膜２上にも形成されているので、ゲート電極３の側壁に形成されたシリコン窒化膜４がイオンを抑制する一方、ゲート酸化膜２上に形成されたシリコン窒化膜４がイオンを通過させるように、注入角度θを４５゜より小さく設定する。もっとも、前述したように、ゲート酸化膜２上の領域のシリコン窒化膜４を除去するようにシリコン窒化膜４を予めパターニングする場合には、注入角度θを４５゜以上としてもよい。
【００３２】
本実施の形態では、第１のイオン注入において、イオン種をリンとし、加速電圧を８０ＫｅＶとし、注入角度θを３０゜に設定している。リンイオンは、この加速電圧ではシリコン窒化膜の中を約７０ｎｍまでしか到達できない（以下、この距離を「飛程距離」と称す）。ゲート電極３の側壁３ａには、前述したように、シリコン窒化膜４が６１ｎｍの厚さで形成されている。したがって、注入角度θを３０°に設定すれば、ゲート電極３の側壁３ａにはイオンが到達せず、これにより、イオンがゲート電極３を突き抜けてシリコン基板１内に注入されることはない。このため、ゲート電極３下に注入されるイオンの量や注入位置は、ゲート電極３を構成しているポリシリコン層のグレインサイズ等のばらつきの影響を受けることがなくなり、その結果、ゲート電極３下に注入されるイオンの量や注入位置のばらつきが低減される。よって、ばらつき無く制御性良く第１のドレイン領域５を形成することができる。
【００３３】
次に、ゲート電極３をマスクの少なくとも一部として第２のイオン注入を行なう。この工程では、ｎ型のイオンをシリコン基板１に対してその表面に垂直の方向（シリコン基板１の表面に垂直な方向、すなわち、注入角度θ＝０゜の方向）から高濃度で注入して、第２のドレイン領域７を形成する。なお、同時にソース領域８も形成される。この状態を示したのが図１（ｃ）である。なお、図１（ｂ）に示す第１のドレイン領域５のうち第２のイオン注入が行われる領域は、高濃度の第２のドレイン領域７の一部になる。したがって、ドレイン領域は、ゲート電極３下の低濃度の第１のドレイン領域５と、それよりもゲート電極３から遠くに位置する高濃度の第２のドレイン領域７とから構成され、ＬＤＤ構造が実現される。また、図１（ｂ）に示す低濃度の領域６にも第２のイオン注入が行われるため、領域６は高濃度のソース領域８の一部になる。
【００３４】
なお、本実施の形態では、第２のイオン注入において、イオン種をリンとし、注入角度θを０゜としている。しかし、シリコン基板１の面方位によりチャネリング（面方位によって，イオンが通り抜けてしまう現象）が生ずるような場合には、イオン注入方向を若干傾けてもよい。例えば、シリコン基板１の面方位が（１００）の場合、注入角度θを７゜程度にしてもよい。
【００３５】
前記第１のイオン注入及び前記第２のイオン注入の後に、熱処理を行うことで、注入したイオンを活性化する。実際には、この熱処理によって、第１及び第２のドレイン領域５，７及びソース領域８の形成が終了する。なお、本実施の形態のように一度にまとめて熱処理を行うのではなく、前記第１及び第２のイオン注入の各々が終了する度に熱処理を行ってもよい。
【００３６】
以上により、ＬＤＤ構造を有する電界効果トランジスタを製造することができる。
【００３７】
本実施の形態によれば、前記第１のイオン注入でいわゆる斜めイオン注入を行うので、第１のイオン注入における注入角度θを適宜設定することで、ゲート電極３の位置に対する第１のドレイン領域（ＬＤＤ領域）５の端部位置を制御性良く設定することができる。しかも、前記第１のイオン注入はゲート電極３の側壁３ａにイオン注入調整膜としてのシリコン窒化膜４が存在する状態で行われるので、前述したように、ゲート電極３下に注入されるイオンの量や注入位置のばらつきが低減され、第１のドレイン領域５の端部位置等のばらつきが低減される。よって、本実施の形態によれば、製造された電界効果トランジスタの素子特性のばらつきが低減される。
【００３８】
なお、本実施の形態では、ドレイン領域にのみＬＤＤ領域（第１のドレイン領域５）を設けていたが、ソース領域にもＬＤＤ領域を設けてもよい。この場合、例えば、前記第１のイオン注入を、シリコン基板１をその表面に垂直な方向の軸回りに回転させながら行うことで、ドレイン領域側のゲート電極３下のみならずソース領域側のゲート電極３下にもイオンが入り込むようにすればよい。
【００３９】
また、前記第１及び第２のイオン注入の順序は逆にしてもよい。
【００４０】
さらに、各部の寸法やその他の数値、各部の材料等は、前述した例に限定されるものではないし、また、各部の導電型を前述した例と逆の導電型にしてもよいことは、言うまでもない。
［第２の実施の形態］
【００４１】
次に、本発明によるイオン注入方法を用いた本発明の第２の実施の形態による固体撮像素子製造方法について、説明する。
【００４２】
図２は、本実施の形態による固体撮像素子製造方法により製造される固体撮像素子の全体の回路構成を示す回路図である。図３は、図２中の画素を示す概略平面図である。図４は、図３中のＸ−Ｘ’線に沿った概略断面図である。
【００４３】
本実施の形態による固体撮像素子製造方法により製造される固体撮像素子は、特許文献２に開示された固体撮像素子と同一であり、また、その回路構成は特開平８−２９３５９１号公報に開示された固体撮像素子の回路構成と同一である。
【００４４】
本実施の形態による固体撮像素子製造方法により製造される固体撮像素子は、感度を高めるために画素部に信号増幅用のトランジスタを設けた増幅型固体撮像素子と呼ばれる素子の一つである。この固体撮像素子は、受光部における入射光に応じて生成された電荷を蓄積する電荷蓄積部と、受け取った電荷に応じた信号を出力する増幅トランジスタが分離して形成され、それらの間に設けられた転送ゲート電極（トランスファーゲート、ＴＧ）によって電荷蓄積部から増幅トランジスタへの電荷の転送を制御するものである。
【００４５】
この固体撮像素子の単位画素３１は、図２及び図３に示すように、受光部としての埋込みフォトダイオード（ＢＰＤ）１１と、光電変換された電荷を増幅する増幅トランジスタとしての接合型電界効果トランジスタ（ＪＦＥＴ）１２と、ＢＰＤ１１からＪＦＥＴ１２への電荷の転送を制御するＴＧ１３と、ＪＦＥＴ１２のゲートにリセット電位を与えるリセットドレイン（ＲＳＤ）１４と、ＪＦＥＴ１２のリセット動作を制御するリセットゲート（ＲＳＧ）１５などから構成されている。なお、図２において、３１ａはＴＧ１３等により構成される転送制御素子（ｎチャネル型ＭＯＳＦＥＴ）、３１ｂはＲＳＧ１５等により構成されるリセット素子（Ｐチャネル型ＭＯＳＦＥＴ）である。
【００４６】
図４に示すように、ｐ型シリコン基板１０１中にｎ型ウエル１０２が設けられている。このｎ型ウエル１０２中に、ＢＰＤ１１のｐ型電荷蓄積層１０３、ｎ型空乏化防止層１０４、ＪＦＥＴ１２の半導体基板表面側のゲートとして用いられるｐ型ゲート１０５、ＪＦＥＴ１２のチャネルとして用いられるｎ型チャネル１０６、ＪＦＥＴ１２のチャネルの下側のゲートとして用いられる深部ｐ型ゲート１０７、ＪＦＥＴ１２のソースとして用いられるｎ型ソース１０８、及びＪＦＥＴ１２のドレインや素子分離に用いられるｎ型ドレイン１０９が設けられている。ＢＰＤ１１は、ｐ型電荷蓄積層１０３とｎ型空乏化防止層１０４とから構成されている。
【００４７】
更に、ｎ型空乏化防止層１０４及びＪＦＥＴ１２のｐ型ゲート１０５の間でかつ基板１０１の表面上には、ＢＰＤ１１からＪＦＥＴ１２への電荷の転送を制御する電極であるＴＧ１３が、図示しない絶縁膜（例えばシリコン酸化膜）を介して設けられている。ＴＧ１３は、例えば、ポリシリコン層の一層のみで構成してもよいし、電気抵抗値を下げるため、ポリシリコン層とその上に形成したタングステンシリサイド膜とからなる２層膜で構成してもよい。
【００４８】
この固体撮像素子では、図４に示すように、ｐ型電荷蓄積層１０３のＪＦＥＴ１２と対向する側の端部は、ｎ型空乏化防止層１０４のＪＦＥＴ１２と対向する側の端部より若干ＪＦＥＴ１２側にありすなわち若干ＪＦＥＴ１２側に突き出しており、かつ基板１０１の表面すなわちＮ型ウエル１０２の表面とは接しないように形成されている。このように、ｐ型電荷蓄積層１０３は、転送ゲート電極１３の下にまで延在している。ｐ型電荷蓄積層１０３のＪＦＥＴ１２と対向する側の端部がｎ型空乏化防止層１０４のＪＦＥＴ１２と対向する側の端部からＪＦＥＴ１２側へ突き出している距離は、０．０（オンライン）〜０．２μｍであることが好ましい。
【００４９】
なお、ｐ型ゲート１０５及び深部ｐ型ゲート１０７と、ｎ型ウエル１０２及びｎ型空乏化防止層１０４は、それぞれ図示しない部分で接続されて同電位となっている。更に、図４では、ＪＦＥＴ１２のｎ型ソース１０８に接続されるアルミ配線などは省略してある。
【００５０】
なお、この固体撮像素子は、図２に示すように、単位画素３１の他に、垂直ソースライン３２ａ，３２ｂ，３２ｃ、クロックライン３３ａ，３３ｂ，３３ｃ，５０ａ，５０ｂ，５０ｃ、垂直走査回路３４、駆動パルス発生回路３７、行ライン３７ａ、信号出力線３８、暗出力線３９、水平走査回路４０、駆動パルス発生回路４１，４２、光信号用クロックライン４１ａ、暗出力用クロックライン４２ａ、水平読出し選択用ＭＯＳトランジスタＴＨＳ１，ＴＨＳ２，ＴＨＳ３，ＴＨＤ１，ＴＨＤ２，ＴＨＤ３、暗光信号転送用ＭＯＳトランジスタＴＳ１，ＴＳ２，ＴＳ３、暗出力転送用ＭＯＳトランジスタＴＤ１，ＴＤ２，ＴＤ３、光信号出力蓄積用コンデンサＣＳ１，ＣＳ２，ＣＳ３、暗出力蓄積用コンデンサＣＤ１，ＣＤ２，ＣＤ３、リセット用トランジスタＴＲＶ１，ＴＲＶ２，ＴＲＶ３、ソースフォロワ読み出し用定電流源４４ａ，４４ｂ，４４ｃなどを有している。
【００５１】
次に、本実施の形態による固体撮像素子製造方法である、前述した図２乃至図４に示す固体撮像素子を製造する方法について、図５及び図６を参照して説明する。この製造方法のうち、受光部の製造工程以外の工程については、従来の固体撮像素子製造方法と同一であるのでその説明は省略し、ここでは、転送ゲート電極（ＴＧ）１３及び受光部（埋込みフォトダイオードＢＰＤ１１）の部分の製造工程についてのみ説明する。図５乃至図６はこの製造工程の各工程を模式的に示す概略断面図であり、図４の一部を拡大したものに対応している。
【００５２】
公知の半導体製造技術などを用いて、ｐ型のシリコン基板１０１にｎ型ウエル１０２が設けられる。後述するように、このｎ型ウエル１０２中に、ｐ型電荷蓄積層１０３及びｎ型空乏化防止層１０４が形成されることになる。もっとも、例えば、シリコン基板１０１としてｎ＋型の基板を用い、前記ｎ型ウエル１０２に相当する半導体領域として、基板１０１上にｎ型のエピタキシャル層を形成してもよい。この場合、後述する工程によって、このエピタキシャル層中にｐ型電荷蓄積層１０３及びｎ型空乏化防止層１０４が形成されることになる。
【００５３】
次に、ｎ型ウエル１０２上に、熱酸化等により絶縁膜としてのシリコン酸化膜からなるゲート酸化膜１１３を形成する。その後、ゲート酸化膜１１３上に、ポリシリコン層を０．４μｍの厚さで形成し、このポリシリコン層をパターニングして転送ゲート電極（ＴＧ）１３とする。この状態を示したのが図５（ａ）である。本実施の形態では、転送ゲート電極１３をポリシリコン層の一層のみで構成したが、転送ゲート電極１３を、例えば、ポリシリコン層とその上に形成したタングステンシリサイド膜とからなる２層膜で構成してもよい。
【００５４】
次いで、転送ゲート電極１３の所定の側壁から進入しようとするイオンを抑制するようにイオン注入を調整するイオン注入調整膜として、厚さ０．４μｍのシリコン窒化膜１１４を、ＣＶＤ法等により、図５（ａ）に示す状態のシリコン基板１０１の全面に形成する。引き続いて、埋込みフォトダイオード（ＢＰＤ）１１となる領域が開口するように、シリコン窒化膜１１４を、パターニングする。この工程により、シリコン窒化膜１１４は、転送ゲート電極１３の側壁１３ａ（図５（ａ）参照）及び転送ゲート電極１３の上面に残るようにパターニングされる。この状態を示したのが図５（ｂ）である。
【００５５】
なお、シリコン窒化膜１１４のパターニングは、例えば、周知のフォトリソ技術を用いてレジストによるエッチングマスクを形成し、周知のドライエッチング技術を用いて異方性エッチングすることによって、行なう。シリコン窒化膜は、シリコン酸化膜とのエッチング選択比が優れている。このため、シリコン窒化膜１１４をエッチングすることで、シリコン酸化膜からなるゲート酸化膜１１３が除去されることはない。このため、受光部上のゲート酸化膜１１３の膜厚が変化することがない。
【００５６】
次に、転送ゲート電極１３をマスクの少なくとも一部として第１のイオン注入を行なう。この工程では、ｐ型のイオンをシリコン基板１０１に対して斜め方向から注入して、電荷蓄積領域１０３を形成する。ここでは、ボロンイオンを用い、転送ゲート電極１３の下部にイオンが入り込むように、図５（ｃ）に示すように、シリコン基板１の表面に垂直な方向に対して角度θだけ傾いた方向からイオンを注入する。
【００５７】
その注入角度θは、１０°〜６０°であることが好ましく、３０°〜５０°であることがより好ましい。また、注入の加速電圧を制御することによって、ｎ型ウエル１０２の表面から例えば０．３〜１μｍ程度の深さに電荷蓄積領域１０３の不純物濃度のピークがくるように調整される。
【００５８】
本実施の形態では、加速電圧を１３０ＫｅＶとし、注入角度θを５０°に設定している。ボロンイオンの飛程距離は、この加速電圧では約０．４μｍである。転送ゲート電極１３の側壁１３ａには、前述したように、シリコン窒化膜１１４が０．４μｍの厚さで形成されている。したがって、転送ゲート電極１３の側壁１３ａにはイオンが到達せず、これにより、イオンが転送ゲート電極１３を突き抜けてｎ型ウエル１０２内に注入されることはない。このため、転送ゲート電極１３下に注入されるイオンの量や注入位置は、転送ゲート電極１３を構成しているポリシリコン層のグレインサイズ等のばらつきの影響を受けることがなくなり、その結果、転送ゲート電極１３下に注入されるイオンの量や注入位置のばらつきが低減される。よって、ばらつき無く制御性良く電荷蓄積領域１０３を形成することができる。この状態を示したのが図５（ｃ）である。
【００５９】
次に、転送ゲート電極１３をマスクの少なくとも一部として第２のイオン注入を行なう。この工程では、ｎ型のイオンをシリコン基板１０１の表面に垂直の方向（シリコン基板１０１の表面に垂直な方向、すなわち、注入角度θ＝０゜の方向）からｎ型ウエル１０２に注入して、ｎ型ウエル１０２内でかつ電荷蓄積領域１０３とシリコン基板１０１表面すなわちｎ型ウエル１０２表面との間の領域にに、空乏化防止層１０４を形成する。この状態を示したのが図６（ａ）である。
【００６０】
なお、本実施の形態では、第２のイオン注入において、イオン種をリンとし、注入角度θを０゜としている。しかし、シリコン基板１０１の面方位によりチャネリングが生ずるような場合には、イオン注入方向を若干傾けてもよい。注入角度θは、チャネリングが防止される角度で、かつ、可能な限り小さい角度に設定することが好ましい。例えば、シリコン基板１０１の面方位が（１００）の場合、注入角度θを７゜程度にしてもよい。
【００６１】
前記第１のイオン注入及び前記第２のイオン注入の後に、熱処理を行うことで、注入したイオンを活性化する。実際には、この熱処理によって、電荷蓄積領域１０３及び空乏化防止層１０４の形成が終了する。なお、本実施の形態のように一度にまとめて熱処理を行うのではなく、前記第１及び第２のイオン注入の各々が終了する度に熱処理を行ってもよい。
【００６２】
その後、エッチング等により、シリコン窒化膜１１４を除去する。この状態を示したのが図６（ｂ）である。
【００６３】
以上により、転送ゲート電極１３及び埋込みフォトダイオードＢＰＤ１１の部分の製造工程が終了する。
【００６４】
本実施の形態によれば、前記第１のイオン注入でいわゆる斜めイオン注入を行うので、第１のイオン注入における注入角度θを適宜設定することで、転送ゲート電極１３の位置に対する電荷蓄積層１０３の端部位置を制御性良く設定することができる。しかも、前記第１のイオン注入は転送ゲート電極１３の側壁１３ａにイオン注入調整膜としてのシリコン窒化膜１１４が存在する状態で行われるので、前述したように、転送ゲート電極１３下に注入されるイオンの量や注入位置のばらつきが低減され、電荷蓄積層１０３の端部位置等のばらつきが低減される。よって、本実施の形態によれば、製造された固体撮像素子の素子特性のばらつきが低減される。
【００６５】
なお、本実施の形態では、前述したように、シリコン窒化膜１１４を、埋込みフォトダイオード１１となる領域が開口するようにパターニングする。しかし、前記第１の実施の形態のように、前記第１のイオン注入の注入角度θを４５゜より小さく設定するとともに、埋込みフォトダイオード１１となる領域ではイオンを通過させかつ転送ゲート電極１３の側壁１３ａの領域ではイオンを遮断させるようにシリコン窒化膜１１４の膜厚を選択すれば、シリコン窒化膜１１４をパターニングすることなく全面配置したまま、前記第１のイオン注入を行ってもよい。
【００６６】
また、前記第１及び第２のイオン注入の順序は逆にしてもよい。
【００６７】
さらに、各部の寸法やその他の数値、各部の材料等は、前述した例に限定されるものではないし、また、各部の導電型を前述した例と逆の導電型にしてもよいことは、言うまでもない。
【００６８】
以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。
【００６９】
前記第１及び第２の実施の形態は、本発明によるイオン注入方法をＬＤＤ構造を有する電界効果トランジスタの製造方法や固体撮像素子の製造方法に適用した例であったが、本発明によるイオン注入方法は、それらの製造方法のみならず、他の種々の半導体素子の製造方法にも適用することができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施の形態による電界効果トランジスタ製造方法の各工程を模式的に示す概略断面図である。
【図２】本発明の第２の実施の形態による固体撮像素子製造方法により製造される固体撮像素子の全体の回路構成を示す回路図である。
【図３】図２中の画素を示す概略平面図である。
【図４】図３中のＸ−Ｘ’線に沿った概略断面図である。
【図５】図２乃至図４に示す固体撮像素子を製造する方法における各工程を模式的に示す概略断面図である。
【図６】図５に引き続く工程を模式的に示す概略断面図である。
【符号の説明】
【００７１】
１，１０１  シリコン基板
２，１１３  ゲート酸化膜
３  ゲート電極
４，１１４  シリコン窒化膜（イオン注入調整膜）
１１  埋込みフォトダイオード（ＢＰＤ）
１２  接合型電界効果トランジスタ（ＪＦＥＴ）
１３  転送ゲート電極（ＴＧ）
１０２  ｎ型ウエル
１０３  電荷蓄積層
１０４  空乏化防止層
【図１】
2006093520.tif 000003
【図２】
2006093520.tif 000004
【図３】
2006093520.tif 000005
【図４】
2006093520.tif 000006
【図５】
2006093520.tif 000007
【図６】
2006093520.tif 000008