(57)【要約】【課題】  工程数を削減し、低コストで製造できる固体撮像素子を提供する。【解決手段】  固体撮像素子１００において、第１Ｎ型半導体領域１２４とＰＭＯＳ領域１１２のＮウェル１２２とを同一の工程で形成することにより、第１Ｎ型半導体領域１２４とＰＭＯＳ領域１１２のＮウェル１２２との深さ方向Ｎ型不純物濃度プロファイルを略同一にしている。ここで、第１Ｎ型半導体領域１２４とＮウェル１２２とを同一工程で形成することにより、固体撮像素子の製造工程数を削減することができるため、Ｎ型不純物をイオン注入および拡散させる際に固体撮像素子１００に過剰に熱履歴を与えることを抑制することができる。また、したがって、熱履歴が過剰に与えられることによる不純物の過剰な拡散などを抑制することによって、固体撮像素子１００の歩留まりを向上させることができる。【選択図】  図２
2006041196.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたＰＮ接合型フォトセンサを有するイメージセンサ部と、
前記半導体基板上に形成されたＣＭＯＳ回路部と、
を含み、
前記イメージセンサ部は；
第２導電型ウェルと、
前記第２導電型ウェル内に形成され、前記ＰＮ接合型フォトセンサを構成する第１の第１導電型半導体領域と、
を含み、
前記ＣＭＯＳ回路部は；
第１導電型ウェルと、
前記第１導電型ウェル内に形成された第２導電型ＭＯＳトランジスタと、
を含み、
前記第１導電型ウェルと、前記第１の第１導電型半導体領域とは、略同一の深さ方向不純物濃度プロファイルを有することを特徴とする固体撮像素子。
【請求項２】
請求項１に記載の固体撮像素子において、
前記イメージセンサ部の前記第２導電型ウェル内に、前記ＰＮ接合型フォトセンサの形成された領域とは別の領域にさらに電荷転送部を有し、
前記電荷転送部において、前記第２導電型ウェル内に第２の第１導電型半導体領域を有することを特徴とする固体撮像素子。
【請求項３】
請求項２に記載の固体撮像素子において、
前記第２の第１導電型半導体領域と、前記第１の第１導電型半導体領域および前記第１導電型ウェルとは、異なる深さ方向不純物濃度プロファイルを有することを特徴とする固体撮像素子。
【請求項４】
請求項２に記載の固体撮像素子において、
前記第２の第１導電型半導体領域と前記第１の第１導電型半導体領域と前記第１導電型ウェルとは、略同一の深さ方向不純物濃度プロファイルを有することを特徴とする固体撮像素子。
【請求項５】
半導体基板と、
前記半導体基板上に形成されたＰＮ接合型フォトセンサを有するイメージセンサ部と、
前記半導体基板上に形成されたＣＭＯＳ回路部と、
を含み、
前記イメージセンサ部は；
第２導電型ウェルと、
前記第２導電型ウェル内に形成され、前記ＰＮ接合型フォトセンサを構成する第１の第１導電型半導体領域と、
電荷転送部と、
前記電荷転送部において前記第２導電型ウェル内に形成された第２の第１導電型半導体領域と、
を含み、
前記ＣＭＯＳ回路部は；
第１導電型ウェルと、
前記第１導電型ウェル内に形成された第２導電型ＭＯＳトランジスタと、
を含み、
前記第１導電型ウェルと、前記第２の第１導電型半導体領域とは、略同一の深さ方向不純物濃度プロファイルを有することを特徴とする固体撮像素子。
【請求項６】
請求項１乃至５いずれかに記載の固体撮像素子において、
前記半導体基板が、第１導電型を有することを特徴とする固体撮像素子。
【請求項７】
請求項１乃至６いずれかに記載の固体撮像素子において、
前記第１導電型ウェルの不純物濃度が、前記半導体基板の不純物濃度より高いことを特徴とする固体撮像素子。
【請求項８】
請求項１乃至５いずれかに記載の固体撮像素子において、
前記半導体基板が、第２導電型を有することを特徴とする固体撮像素子。
【請求項９】
請求項１乃至８いずれかに記載の固体撮像素子において、
前記第１導電型ウェルの深さは、前記第２導電型ウェルの深さよりも浅いことを特徴とする固体撮像素子。
【請求項１０】
請求項１乃至９いずれかに記載の固体撮像素子において、
前記イメージセンサ部と前記ＣＭＯＳ回路部とに、略同一の深さ方向不純物濃度プロファイルを有する第２導電型ウェルを備えることを特徴とする固体撮像素子。
【請求項１１】
請求項１乃至１０いずれかに記載の固体撮像素子において、
前記第１の第１導電型半導体領域の上部に、さらに第２導電型半導体領域が形成されることを特徴とする固体撮像素子。
【請求項１２】
半導体基板上に、ＰＮ接合型フォトセンサを有するイメージセンサ部と、ＣＭＯＳ回路部とを備える固体撮像素子の製造方法であって、
前記半導体基板表面の前記イメージセンサ部に第１の第２導電型ウェルを形成し、前記ＣＭＯＳ回路部の第１導電型ＭＯＳトランジスタ形成領域に第２の第２導電型ウェルを形成する工程と、
前記イメージセンサ部において前記第１の第２導電型ウェル内に第１の第１導電型半導体領域を形成するのと同時に、前記半導体基板表面において第２導電型ＭＯＳトランジスタ形成領域に第１導電型ウェルを形成する工程と、
を含むことを特徴とする固体撮像素子の製造方法。
【請求項１３】
半導体基板上に、ＰＮ接合型フォトセンサと電荷転送部とを有するイメージセンサ部と、ＣＭＯＳ回路部とを備える固体撮像素子の製造方法であって、
前記半導体基板表面の前記イメージセンサ部に第１の第２導電型ウェルを形成し、前記ＣＭＯＳ回路部の第１導電型ＭＯＳトランジスタ形成領域に第２の第２導電型ウェルを形成する工程と、
前記ＰＮ接合型フォトセンサ部形成領域において前記第１の第２導電型ウェル内に第１の第１導電型半導体領域を形成する工程と、
前記電荷転送部形成領域において前記第１の第２導電型ウェル内に第２の第１導電型半導体領域を形成する工程と、
前記半導体基板表面において第２導電型ＭＯＳトランジスタ形成領域に第１導電型ウェルを形成する工程と、
を含み、
前記第１の第１導電型半導体領域と、前記第２の第１導電型半導体領域と、前記第１導電型ウェルとを同時に形成することを特徴とする固体撮像素子の製造方法。
【請求項１４】
半導体基板上に、ＰＮ接合型フォトセンサと電荷転送部とからなるイメージセンサ部と、ＣＭＯＳ回路部とを備える固体撮像素子の製造方法であって、
前記半導体基板表面の前記イメージセンサ部に第１の第２導電型ウェルを形成する工程と、
前記ＣＭＯＳ回路部の第１導電型ＭＯＳトランジスタ形成領域に第２の第２導電型ウェルを形成する工程と、
前記イメージセンサ部の前記第１の第２導電型ウェル内に、前記ＰＮ接合型フォトセンサを構成する第１の第１導電型半導体領域を形成する工程と、
前記イメージセンサ部の前記第１の第２導電型ウェル内の前記電荷転送部が形成される領域に第２の第１導電型半導体領域を形成するのと同時に、前記半導体基板表面において第２導電型ＭＯＳトランジスタ形成領域に第１導電型ウェルを形成する工程と、
を含むことを特徴とする固体撮像素子の製造方法。
【請求項１５】
請求項１２乃至１４いずれかに記載の固体撮像素子の製造方法において、
前記半導体基板が、第１導電型を有することを特徴とする固体撮像素子の製造方法。
【請求項１６】
請求項１２乃至１５いずれかに記載の固体撮像素子の製造方法において、
前記第１導電型ウェルの不純物濃度が、前記半導体基板の不純物濃度より高いことを特徴とする固体撮像素子の製造方法。
【請求項１７】
請求項１２乃至１４いずれかに記載の固体撮像素子の製造方法において、
前記半導体基板が、第２導電型を有することを特徴とする固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子およびその製造方法に関する。
【背景技術】
【０００２】
ＰＮ接合型フォトセンサと電荷転送部とからなる固体撮像素子は、ＣＭＯＳ製造プロセスと互換性があるため、ＣＭＯＳ回路と同一チップに製造される。ここで、ＣＭＯＳ回路は、固体撮像素子において、出力部や周辺回路部として用いられる。
【０００３】
以下、この種の固体撮像素子の従来技術について説明する。
【０００４】
図１１は、従来のＰＮ接合型フォトセンサ部（以下フォトセンサ部）と電荷転送部とからなるイメージセンサ部とＣＭＯＳ回路部とが同一チップ上に形成された従来の固体撮像素子１の一例の断面図である。
【０００５】
フォトセンサ部６ではＮ型半導体基板１４の表面に形成された第１Ｐウェル１８内の表面に、ＰＮ接合を形成するように第１Ｎ型半導体領域２４が形成されている。また、電荷転送部８では、第１Ｐウェル１８内の表面に第２Ｎ型半導体領域２６が形成され、その上にゲート絶縁膜２８を介して電荷転送電極３０が形成されている。
【０００６】
【特許文献１】特開平１１−２８９０７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
【０００８】
特許文献１記載の技術において、第１Ｐウェル１８と第２Ｐウェル２０とは別工程で形成される。また、第１Ｎ型半導体領域２４、第２Ｎ型半導体領域２６、Ｎウェル２２についてもそれぞれ別工程で形成される。そのため、工程数が増加し、熱履歴が過剰になるという点で改善の余地を有していた。
【０００９】
ここで、特許文献１には、イメージセンサ部のＰウェルとＣＭＯＳ回路部のＰウェルとを同一工程で形成することが開示されている。しかし、イメージセンサ部に関しては、ＭＯＳゲート型フォトセンサについてしか記載されていなく、ＰＮ接合型フォトセンサについては記載されていないため、ＰＮ接合型フォトセンサを形成するためのＮ型半導体領域に関してはなんら開示されていない。
【００１０】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、ＰＮ接合型フォトセンサとＣＭＯＳ回路を同一チップに有する固体撮像素子において、高い歩留まりを実現させる固体撮像素子を提供することにある。
【課題を解決するための手段】
【００１１】
本発明によれば、半導体基板と、半導体基板上に形成されたＰＮ接合型フォトセンサを有するイメージセンサ部と、半導体基板上に形成されたＣＭＯＳ回路部と、を含み、イメージセンサ部は、第２導電型ウェルと、第２導電型ウェル内に形成され、ＰＮ接合型フォトセンサを構成する第１の第１導電型半導体領域と、を含み、ＣＭＯＳ回路部は、第１導電型ウェルと、第１導電型ウェル内に形成された第２導電型ＭＯＳトランジスタと、を含み、第１導電型ウェルと、第１の第１導電型半導体領域とは、略同一の深さ方向不純物濃度プロファイルを有することを特徴とする固体撮像素子が提供される。
【００１２】
本発明によれば、第１導電型ウェルと、第１の第１導電型半導体領域とは、略同一の深さ方向不純物濃度プロファイルを有し、同一工程で製造し得る構成となっている。そのため、固体撮像素子の製造工程数を削減することができ、第１導電型不純物をイオン注入および拡散させる際に、固体撮像素子に過剰に熱履歴を与えることを抑制することができる。したがって、高い歩留まりを実現させる固体撮像素子が提供される。
【００１３】
本発明によれば、半導体基板と、半導体基板上に形成されたＰＮ接合型フォトセンサを有するイメージセンサ部と、半導体基板上に形成されたＣＭＯＳ回路部と、を含み、イメージセンサ部は、第２導電型ウェルと、第２導電型ウェル内に形成され、ＰＮ接合型フォトセンサを構成する第１の第１導電型半導体領域と、電荷転送部と、電荷転送部において第２導電型ウェル内に形成された第２の第１導電型半導体領域と、を含み、ＣＭＯＳ回路部は、第１導電型ウェルと、第１導電型ウェル内に形成された第２導電型ＭＯＳトランジスタと、を含み、第１導電型ウェルと、第２の第１導電型半導体領域とは、略同一の深さ方向不純物濃度プロファイルを有することを特徴とする固体撮像素子が提供される。
【００１４】
本発明によれば、第１導電型ウェルと、第２の第１導電型半導体領域とは、略同一の深さ方向不純物濃度プロファイルを有し、同一工程で製造し得る構成となっている。そのため、固体撮像素子の製造工程数を削減することができ、第１導電型不純物をイオン注入および拡散させる際に、固体撮像素子に過剰に熱履歴を与えることを抑制することができる。したがって、高い歩留まりを実現させる固体撮像素子が提供される。
【００１５】
本発明によれば、半導体基板上に、ＰＮ接合型フォトセンサを有するイメージセンサ部と、ＣＭＯＳ回路部とを備える固体撮像素子の製造方法であって、半導体基板表面のイメージセンサ部に第１の第２導電型ウェルを形成し、ＣＭＯＳ回路部の第１導電型ＭＯＳトランジスタ形成領域に第２の第２導電型ウェルを形成する工程と、イメージセンサ部において第１の第２導電型ウェル内に第１の第１導電型半導体領域を形成するのと同時に、半導体基板表面において第２導電型ＭＯＳトランジスタ形成領域に第１導電型ウェルを形成する工程と、を含むことを特徴とする固体撮像素子の製造方法が提供される。
【００１６】
本発明によれば、第１の第１導電型半導体領域と、第１導電型ウェルとを、同一工程で形成することにより、簡便な工程で効率よく高い歩留まりの固体撮像素子を製造することができる。
【００１７】
本発明によれば、半導体基板上に、ＰＮ接合型フォトセンサと電荷転送部とを有するイメージセンサ部と、ＣＭＯＳ回路部とを備える固体撮像素子の製造方法であって、半導体基板表面のイメージセンサ部に第１の第２導電型ウェルを形成し、ＣＭＯＳ回路部の第１導電型ＭＯＳトランジスタ形成領域に第２の第２導電型ウェルを形成する工程と、ＰＮ接合型フォトセンサ部形成領域において第１の第２導電型ウェル内に第１の第１導電型半導体領域を形成する工程と、電荷転送部形成領域において第１の第２導電型ウェル内に第２の第１導電型半導体領域を形成する工程と、半導体基板表面において第２導電型ＭＯＳトランジスタ形成領域に第１導電型ウェルを形成する工程と、を含み、第１の第１導電型半導体領域と、第２の第１導電型半導体領域と、第１導電型ウェルとを同時に形成することを特徴とする固体撮像素子の製造方法が提供される。
【００１８】
本発明によれば、第１の第１導電型半導体領域と、第２の第１導電型半導体領域と、第１導電型ウェルとを同時に形成することにより、簡便な工程で効率よく高い歩留まりの固体撮像素子を製造することができる。
【００１９】
本発明によれば、半導体基板上に、ＰＮ接合型フォトセンサと電荷転送部とからなるイメージセンサ部と、ＣＭＯＳ回路部とを備える固体撮像素子の製造方法であって、半導体基板表面のイメージセンサ部に第１の第２導電型ウェルを形成する工程と、ＣＭＯＳ回路部の第１導電型ＭＯＳトランジスタ形成領域に第２の第２導電型ウェルを形成する工程と、イメージセンサ部の第１の第２導電型ウェル内に、ＰＮ接合型フォトセンサを構成する第１の第１導電型半導体領域を形成する工程と、イメージセンサ部の第１の第２導電型ウェル内の電荷転送部が形成される領域に第２の第１導電型半導体領域を形成するのと同時に、半導体基板表面において第２導電型ＭＯＳトランジスタ形成領域に第１導電型ウェルを形成する工程と、を含むことを特徴とする固体撮像素子の製造方法が提供される。
【００２０】
本発明によれば、第２の第１導電型半導体領域と、第１導電型ウェルとを、同一工程で形成することにより、簡便な工程で効率よく高い歩留まりの固体撮像素子を製造することができる。
【発明の効果】
【００２１】
本発明によれば、ＰＮ接合型フォトセンサとＣＭＯＳ回路を同一チップに有する固体撮像素子において、高い歩留まりを実現させる固体撮像素子が提供される。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２３】
以下に説明する各実施形態に係る固体撮像素子は、同一半導体チップ上にイメージセンサ部とＣＭＯＳ回路部とを有している。イメージセンサ部は、ＰＮ接合型フォトセンサ部（以下フォトセンサ部）を有しており、第３の実施形態において説明する固体撮像素子を除き、電荷転送部をも有している。ＣＭＯＳ回路部は、電荷転送部からの出力回路や周辺回路として動作するためのものである。以下、本実施形態に係る固体撮像素子について説明する。
【００２４】
第１の実施の形態
図１は、本実施形態に係る固体撮像素子１００の平面概略図である。固体撮像素子１００のイメージセンサ部１０２は、第１導電型半導体基板であるＮ型半導体基板１１４上に形成された複数のフォトダイオード１５４を含むフォトセンサ部１０６と、ＣＣＤシフトレジスタ１５６を含む電荷転送部１０８を有している。電荷転送部１０８は、Ｎ型半導体基板１１４上に、つまり同一基板上に、形成されたＣＭＯＳ回路部１０４からなる出力部に接続されている。なお、図１においては１次元ＣＣＤである形態について説明したが、２次元ＣＣＤについても同様に適用することができる。
【００２５】
図２は、本実施形態に係る固体撮像素子１００の断面概略図である。イメージセンサ部１０２の断面は、図１のａ−ａ’の断面を示す。
【００２６】
イメージセンサ部１０２では、Ｎ型半導体基板１１４の表面に、第２導電型ウェルであるＰウェル１１８が形成されている。一方、ＣＭＯＳ回路部１０４では、ＣＭＯＳ回路を構成するＮＭＯＳトランジスタ１４２を形成する領域（以下ＮＭＯＳ領域１１０）に、Ｐウェル１２０が形成され、Ｐウェル１２０内にＮＭＯＳトランジスタ１４２が形成されている。本実施形態においては、イメージセンサ部１０２のＰウェル１１８とＮＭＯＳ領域１１０のＰウェル１２０とは、たとえばボロンなどのＰ型不純物が同一の工程においてイオン注入されたものであり、深さ方向Ｐ型不純物濃度プロファイルが略同一である。Ｐウェル１１８およびＰウェル１２０の深さは、ここでは、Ｎ型半導体基板１１４の表面から６〜８μｍ程度としており、ボロンなどのＰ型不純物の濃度は、表面近傍で、たとえば、１Ｅ１５ｃｍ−３程度（Ｅｎは、１０のｎ乗を示す。以下同様）とする。
【００２７】
ここで、Ｐ型不純物の濃度は二次イオン質量分析器（ＳＩＭＳ）を用いて測定することができる。また、深さ方向不純物濃度プロファイルが略同一であるとは、同じ深さ地点における不純物濃度が略同一であるということであり、「略同一」であるとは、２つ以上の領域に同一プロセスで不純物を導入した際の深さ方向のプロファイルのバラツキの程度を許容するものとする。
【００２８】
フォトセンサ部１０６のＰウェル１１８内の表面には、第１の第１導電型半導体領域である第１Ｎ型半導体領域１２４が形成されている。また、第１Ｎ型半導体領域１２４とＰウェル１１８とによってＰＮ接合型フォトセンサが構成される。一方、ＣＭＯＳ回路部１０４には、ＣＭＯＳ回路を構成する第２導電型ＭＯＳトランジスタであるＰＭＯＳトランジスタ１５２が形成される領域（以下ＰＭＯＳ領域１１２）内に、Ｎ型半導体基板１１４よりも不純物濃度の高い第１導電型ウェルであるＮウェル１２２が形成され、Ｎウェル１２２内にＰＭＯＳトランジスタ１５２が形成されている。本実施形態においては、第１Ｎ型半導体領域１２４とＮウェル１２２とは、たとえばリンなどのＮ型不純物が同一の工程においてイオン注入されたものであり、深さ方向Ｎ型不純物濃度プロファイルが略同一である。ここで、第１Ｎ型半導体領域１２４およびＮウェル１２２の深さは、たとえば、Ｎ型半導体基板１１４の表面から１〜１．１μｍ程度であり、リンなどのＮ型不純物の濃度は表面近傍で、たとえば、１Ｅ１６ｃｍ−３程度である。つまり、Ｎウェル１２２の深さは、Ｐウェル１１８およびＰウェル１２０の深さよりも浅い。ここで、Ｎ型不純物の濃度は二次イオン質量分析器（ＳＩＭＳ）を用いて測定することができる。ここで、「略同一」とは、プロセス上のバラツキから許容されるものとする。
【００２９】
さらに、電荷転送部１０８のＰウェル１１８内の表面近傍には、第２の第１導電型半導体領域である第２Ｎ型半導体領域１２６が形成されている。第２Ｎ型半導体領域１２６は、たとえばリンなどのＮ型不純物がイオン注入されたものであり、第１Ｎ型半導体領域１２４およびＮウェル１２２とは別工程で形成されたものである。すなわち、第２Ｎ型半導体領域１２６は、深さ方向Ｎ型不純物濃度プロファイルが、第１Ｎ型半導体領域１２４およびＮウェル１２２とは異なる。たとえば、第２Ｎ型半導体領域１２６の深さは０．５μｍ程度であり、リンの濃度は表面近傍で１Ｅ１６ｃｍ−３程度である。このように、第２Ｎ型半導体領域１２６は、第１Ｎ型半導体領域１２４より、その深さが浅くてもよい。なお、第２Ｎ型半導体領域１２６上には、ゲート絶縁膜１２８を介してポリシリコンからなる電荷転送電極１３０が形成されている。
【００３０】
ＣＭＯＳ回路部１０４において、ＮＭＯＳ領域１１０のＰウェル１２０内の表面には、ソースドレインをなすＮ型拡散層１３６、Ｎ＋型拡散層１３４が形成されている。また、Ｎ型半導体基板１１４表面に形成されたゲート絶縁膜１３８を介して形成されたポリシリコンからなるゲート電極１４０とからなるＮＭＯＳトランジスタ１４２が形成されている。同様に、ＰＭＯＳ領域１１２のＮウェル１２２内の表面にはソースドレインをなすＰ型拡散層１４６、Ｐ＋型拡散層１４４、Ｎ型半導体基板１１４表面に形成されたゲート絶縁膜１４８を介して形成されたポリシリコンからなるゲート電極１５０とからなるＰＭＯＳトランジスタ１５２が形成されている。ここで、ＮＭＯＳトランジスタ１４２とＰＭＯＳトランジスタ１５２とは、素子分離絶縁膜１３２によって分離されている。
【００３１】
ここで、電荷転送部１０８の第２Ｎ型半導体領域１２６上のゲート絶縁膜１２８、ＮＭＯＳトランジスタ１４２のゲート絶縁膜１３８、およびＰＭＯＳトランジスタ１５２のゲート絶縁膜１４８は同一工程で形成されたものでもよく、たとえば、その膜厚は０．０８μｍ程度であり、材質はシリコン酸化膜などである。また、特性をより向上させるため、それぞれのゲート絶縁膜は、別の工程で形成され、膜厚や材質を異なるものとしてもよい。
【００３２】
さらに、ラッチアップを抑制するために、ＣＭＯＳ回路部１０４において、Ｐウェル１２０とＮウェル１２２とは６μｍ程度離れて形成されることが望ましい。また、ＮＭＯＳトランジスタ１４２は、Ｐウェル１２０内にて、その端から８μｍ程度離れて形成されることが望ましい。同様に、ＰＭＯＳトランジスタ１５２は、Ｎウェル１２２内にて、その端から８μｍ程度離れて形成されることが望ましい。
【００３３】
以下、図７〜図８を用いて、固体撮像素子１００の製造プロセスについて説明する。
【００３４】
図７（ａ）に示すように、Ｎ型半導体基板１１４上において、イメージセンサ部１０２とＮＭＯＳ領域１１０となる領域を除いた表面上に、酸化膜１８１とフォトレジスト１８３を形成し、イメージセンサ部１０２となる領域およびＮＭＯＳ領域１１０となる領域に、選択的に、たとえばボロンなどのＰ型不純物を１５０ｋｅＶ程度の注入エネルギー、１．５Ｅ１２ｃｍ−２程度の注入量でイオン注入を施す。
【００３５】
次に、図７（ｂ）に示すように、酸化膜１８１とフォトレジスト１８３とを除去して、熱処理を施すことにより、イメージセンサ部１０２とＮＭＯＳ領域１１０にＰウェル１１８とＰウェル１２０とを形成する。ここで、第１の第２導電型ウェルであるＰウェル１１８と第２の第２導電型ウェルであるＰウェル１２０の形成は、イオン注入を施すことにより同一工程で同時に行っている。これによって、この後の工程の熱処理による影響も含め、たとえば、深さが約６〜８μｍ程度、表面近傍のボロンなどのＰ型不純物濃度の濃度が１Ｅ１５ｃｍ−３程度のＰウェル１１８とＰウェル１２０とを形成する。
【００３６】
ついで、図７（ｃ）に示すように、フォトセンサ部１０６とＰＭＯＳ領域１１２を除いた表面上に酸化膜１８５とフォトレジスト１８７を形成し、フォトセンサ部１０６とＰＭＯＳ領域１１２とに、選択的に、たとえば、リンなどのＮ型不純物を８０ｋｅＶ程度の注入エネルギー、３Ｅ１２ｃｍ−２程度の注入量で同時にイオン注入を施す。
【００３７】
続いて、図８（ａ）に示すように、酸化膜１８５とフォトレジスト１８７とを除去して、熱処理を施すことによって、フォトセンサ部１０６の第１Ｎ型半導体領域１２４と、ＰＭＯＳ領域１１２のＮウェル１２２とを同一工程で同時に形成する。これによって、この後の工程の熱処理による影響も含め、たとえば、深さが１μｍ程度、表面近傍のリンなどのＮ型不純物濃度が１Ｅ１６ｃｍ−３程度の第１Ｎ型半導体領域１２４とＮウェル１２２とを形成する。
【００３８】
次に、図８（ｂ）に示すように、同様に酸化膜（不図示）とフォトレジスト（不図示）を用いた選択的なイオン注入と熱処理によって、電荷転送部１０８の第２Ｎ型半導体領域１２６を形成する。このイオン注入は、たとえば、リンなどのＮ型不純物を８０ｋｅＶ程度の注入エネルギー、２Ｅ１２ｃｍ−２程度の注入量でイオン注入を施すものである。これによって、たとえば、深さが０．５μｍ程度、表面近傍のリンの濃度が１Ｅ１６ｃｍ−３程度の第２Ｎ型半導体領域１２６が形成される。このように、第２Ｎ型半導体領域１２６の形成を、第１Ｎ型半導体領域１２４とＮウェル１２２の形成とは異なる工程で行うので、第１Ｎ型半導体領域１２４およびＮウェル１２２とは、深さ方向Ｎ型不純物濃度プロファイルが異なるものとなる。
【００３９】
次に、既知の方法によって、素子分離絶縁膜１３２、ＣＭＯＳ回路部１０４のＮＭＯＳトランジスタ１４２のソースドレインとなるＮ型拡散層１３６、Ｎ＋型拡散層１３４、ＰＭＯＳトランジスタ１５２のソースドレインとなるＰ型拡散層１４６とＰ＋型拡散層１４４とを形成し、電荷転送部１０８のゲート絶縁膜１２８、ＮＭＯＳトランジスタ１４２のゲート絶縁膜１３８、およびＰＭＯＳトランジスタ１５２のゲート絶縁膜１４８を形成し、さらに、電荷転送部１０８の電荷転送電極１３０、ＮＭＯＳトランジスタ１４２のゲート電極１４０、およびＰＭＯＳトランジスタ１５２のゲート電極１５０を形成する（図２）。以上のプロセスにより、固体撮像素子１００を製造することができる。ここで、電荷転送部１０８の第２Ｎ型半導体領域１２６上のゲート絶縁膜１２８、ＮＭＯＳトランジスタ１４２のゲート絶縁膜１３８、およびＰＭＯＳトランジスタ１５２のゲート絶縁膜１４８は同一工程で形成してもよいし、別の工程で形成してもよい。同一工程で形成することにより、工程数をより削減することができる。また、別の工程で形成することにより、それぞれの特性をより向上させることもできる。また、電荷転送部１０８の電荷転送電極１３０、ＮＭＯＳトランジスタ１４２のゲート電極１４０、およびＰＭＯＳトランジスタ１５２のゲート電極１５０についても同一工程で形成してもよいし、別の工程で形成してもよい。同一工程で形成することにより、工程数をより削減することができる。また、別の工程で形成することにより、それぞれの特性をより向上させることもできる。
【００４０】
以下、固体撮像素子１００およびその製造方法の効果について説明する。
【００４１】
従来技術においては、第１Ｎ型半導体領域２４とＰＭＯＳ領域１２のＮウェル２２の深さ方向のＮ型不純物濃度プロファイルはそれぞれ異なるものであった。すなわち、第１Ｎ型半導体領域２４とＮウェル２２の特性をそれぞれ適切なものとする要請があったために、異なるＮ型不純物濃度プロファイルとすることが求められていたからである。そのため、第１Ｎ型半導体領域２４とＮウェル２２とは別の工程で形成されていた。また、ＣＭＯＳ回路部４の２つのウェルである第２Ｐウェル２０、Ｎウェル２２の深さは、ほぼ同一に設計されるというのが通常であった。これに対して、本発明者は、本実施形態で説明したイオン注入条件を採用し、不純物濃度プロファイルを最適化することにより、第１Ｎ型半導体領域１２４とＮウェル１２２とを同一工程で形成し、第１Ｎ型半導体領域１２４とＮウェル１２２の深さ方向Ｎ型不純物濃度プロファイルが略同一であっても、固体撮像素子１００の一部として機能するイメージセンサ部１０２の特性とＣＭＯＳ回路部１０４の特性とを良好に維持することができるため、不純物濃度プロファイルが同一であったとしても、固体撮像素子１００を良好に機能させることができることを見出した。また、本発明の発明者は、Ｐウェル１２０の深さとＮウェル１２２の深さとが異なっていたとしても、ＣＭＯＳ回路部１０４の一部として機能するＰウェル１２０の特性とＮウェル１２２の特性とを、より良好に維持することができるため、Ｐウェル１１８およびＰウェル１２０の深さとＮウェル１２２の深さとが異なっていたとしても、ＣＭＯＳ回路部１０４を良好に機能させることができることを見出した。本発明は、かかる知見に基づいてなされたものであり、固体撮像素子１００において、第１Ｎ型半導体領域１２４とＰＭＯＳ領域１１２のＮウェル１２２とを同一の工程で形成することにより、第１Ｎ型半導体領域１２４とＰＭＯＳ領域１１２のＮウェル１２２との深さ方向Ｎ型不純物濃度プロファイルを略同一にしている。ここで、第１Ｎ型半導体領域１２４とＮウェル１２２とを同一工程で形成することにより、固体撮像素子の製造工程数を削減することができるため、Ｎ型不純物をイオン注入および拡散させる際に固体撮像素子１００に過剰に熱履歴を与えることを抑制することができる。また、したがって、熱履歴が過剰に与えられることによる不純物の過剰な拡散などを抑制することによって、固体撮像素子１００の歩留まりを向上させることができる。
【００４２】
また、イメージセンサ部１０２のＰウェル１１８とＮＭＯＳ領域１１０のＰウェル１２０とを同一工程で形成することにより、深さ方向Ｐ型不純物濃度プロファイルを略同一とすることができる。ここでＰウェル１１８とＰウェル１２０とを同一工程で形成することにより、固体撮像素子１００の製造工程数を、より削減することができる。そのため、Ｐ型不純物を注入する際に固体撮像素子１００に過剰な熱履歴を与えることを、より効果的に抑制することができる。ここで、Ｐウェル１１８とＰウェル１２０とを同一工程で形成し、Ｐウェル１１８とＰウェル１２０の深さ方向Ｐ型不純物濃度プロファイルが略同一であっても、固体撮像素子１００の一部として機能するイメージセンサ部１０２の特性とＣＭＯＳ回路部１０４の特性とを、より良好に維持することができる。したがって、熱履歴が過剰に与えられることによる不純物の拡散などを、より効果的に抑制することによって、固体撮像素子１００の歩留まりを、より向上させることができる。また、製造工程数を減少させることができるので、固体撮像素子１００の低コスト化を可能とする。
【００４３】
また、固体撮像素子１００の製造プロセスにおいては、フォトセンサ部１０６の第１Ｎ型半導体領域１２４と、ＰＭＯＳ領域１１２のＮウェル１２２とを同一工程で形成することによって、製造工程数を削減することができる。そのため、固体撮像素子１００の低コスト化を可能とする。
【００４４】
第２の実施の形態
第１の実施の形態においては、第１Ｎ型半導体領域１２４とＮウェル１２２とが同一工程で形成され、第２Ｎ型半導体領域１２６はそれとは別の工程で形成された形態について説明したが、本実施形態においては図３に示すように、第１Ｎ型半導体領域１８０とＮウェル１８２と第２Ｎ型半導体領域１１６の３つを同一の工程、すなわち、同一のイオン注入条件などで形成された固体撮像素子２００について説明する。なお、固体撮像素子２００のその他の構造および製造プロセスは第１の実施の形態で説明した固体撮像素子１００と同様である。
【００４５】
ここで、第１Ｎ型半導体領域１８０と、Ｎウェル１８２と、第２Ｎ型半導体領域１１６とはいずれも、略同一の深さ方向Ｎ型不純物濃度プロファイルを有しており、たとえば、その深さは０．８μｍ程度であり、Ｎ型不純物濃度は表面近傍で１Ｅ１６ｃｍ−３程度である。ここで、「略同一」とは、プロセス上のバラツキから許容されるものとする。
【００４６】
以下、本実施形態に係る固体撮像素子２００の製造プロセスについて説明する。
【００４７】
本実施形態においては、まず、第１の実施形態で説明した図７（ａ）〜図７（ｂ）までのプロセスを用いる。
【００４８】
次に、フォトセンサ部１０６の第１Ｎ型半導体領域１８０、ＰＭＯＳ領域１１２のＮウェル１８２、および電荷転送部１０８の第２Ｎ型半導体領域１１６を同一の工程、つまり、同一のイオン注入エネルギー、イオン注入量などの条件で同時に形成する。たとえば、リンなどのＮ型不純物を８０ｋｅＶ程度のイオン注入エネルギー、３Ｅ１２ｃｍ−２程度のイオン注入量でイオン注入を施す（図９）。これによって、たとえば、深さが０．８μｍ程度、表面近傍のリンなどのＮ型不純物濃度が１Ｅ１６ｃｍ−３程度の第１Ｎ型半導体領域１８０、Ｎウェル１８２、および第２Ｎ型半導体領域１１６が形成される。ついで、既知の方法により、素子分離絶縁膜１３２、ＣＭＯＳ回路部１０４のＮＭＯＳトランジスタ１４２のソースドレインとなるＮ型拡散層１３６、Ｎ＋型拡散層１３４、ＰＭＯＳトランジスタ１５２のソースドレインとなるＰ型拡散層１４６とＰ＋型拡散層１４４とを形成し、電荷転送部１０８のゲート絶縁膜１２８、ＮＭＯＳトランジスタ１４２のゲート絶縁膜１３８、およびＰＭＯＳトランジスタ１５２のゲート絶縁膜１４８を形成し、さらに、電荷転送部１０８の電荷転送電極１３０、ＮＭＯＳトランジスタ１４２のゲート電極１４０、およびＰＭＯＳトランジスタ１５２のゲート電極１５０を形成する（図３）。以上のプロセスにより、固体撮像素子２００を製造することができる。
【００４９】
以下、固体撮像素子２００およびその製造プロセスの効果について説明する。
【００５０】
本実施形態においては、第１Ｎ型半導体領域１８０と第２Ｎ型半導体領域１１６とＮウェル１８２とが略同一の深さ方向不純物濃度プロファイルを有している。ここで、第１Ｎ型半導体領域１８０と第２Ｎ型半導体領域１１６とＮウェル１８２とを同一工程で形成することにより、さらに、製造工程数を削減することができる。そのため、第１の実施の形態が奏する効果に加えて、さらに、Ｎ型不純物をイオン注入および拡散させる際に固体撮像素子２００に過剰な熱履歴を与えることを効果的に抑制することができる。したがって、固体撮像素子２００の歩留まりを、より向上させることができる。
【００５１】
固体撮像素子２００の製造方法においては、第１Ｎ型半導体領域１８０と第２Ｎ型半導体領域１１６とＮウェル１８２とを同一工程で形成するため、固体撮像素子２００の製造プロセスにかかる工程数を、より削減することができる。そのため、固体撮像素子２００の低コスト化を可能とする。
【００５２】
また、Ｐウェル１１８とＰウェル１２０とを同一工程で形成することにより、第１の実施の形態と同様の効果を奏することができる。
【００５３】
第３の実施の形態
第１の実施形態および第２の実施の形態においては、ＣＣＤシフトレジスタからなる電荷転送部を有するＣＣＤセンサである固体撮像素子について説明したが、本実施形態においては図２の固体撮像素子１００と比較して、電荷転送部１０８を有しないＣＭＯＳセンサである固体撮像素子２２０について説明する。なお、その他の構成は図２の固体撮像素子と同様である。
【００５４】
図４は、本実施形態に係る固体撮像素子２２０の断面概略図である。
【００５５】
ＣＭＯＳセンサにおいては、各ピクセルのフォトセンサ部１０６のフォトダイオード（不図示）にＭＯＳトランジスタ（不図示）が接続されている。すなわち、イメージセンサ部１５８に、前述したＣＣＤセンサにおける電荷転送部がない。そのため、図４に示す固体撮像素子２２０は、電荷転送部がないことを除けば、第１の実施の形態で説明した固体撮像素子１００（図１）と同様の構成である。したがって、本実施形態において、固体撮像素子２２０の第１Ｎ型半導体領域１２４とＮウェル１２２とは、同一の工程で形成されたものであり、略同一の深さ方向Ｎ型不純物濃度プロファイルを有する。また、たとえば、その深さは１μｍ程度であり、不純物濃度は表面近傍で１Ｅ１６ｃｍ−３程度である。ここで、「略同一」とは、プロセス上のバラツキから許容されるものとする。
【００５６】
以下、本実施形態に係る固体撮像素子２２０の製造プロセスについて説明する。
【００５７】
固体撮像素子２２０は、第１の実施の形態および第２の実施の形態で説明した固体撮像素子が有する電荷転送部と第２Ｎ型半導体領域を有しない。そのため、第１の実施の形態の製造プロセスを説明する図７〜図８において、第２Ｎ型半導体領域１２６を含む電荷転送部１０８の形成プロセスを除外することにより、固体撮像素子２２０を製造することができる（図４）。
【００５８】
ここで、固体撮像素子２２０は、第１の実施形態と同様の効果を奏する。さらに、Ｐウェル１１８とＰウェル１２０とを同一工程で形成することにより、第１の実施の形態と同様の効果を奏することができる。  
【００５９】
第４の実施の形態
図５は、本実施形態に係る固体撮像素子２４０の断面概略図であり、イメージセンサ部１６０の断面は、図１のａ−ａ’の断面を示す。
【００６０】
第１の実施の形態においては、第１Ｎ型半導体領域１２４とＮウェル１２２とが同一の工程で形成された形態について説明したが、本実施の形態においては第２の第１導電型半導体領域である第２Ｎ型半導体領域１８４と第１導電型ウェルであるＮウェル１８６とが同一の工程で形成された形態について説明する。
【００６１】
ここで、第１Ｎ型半導体領域１６４は、Ｎウェル１８６および第２Ｎ型半導体領域１８４を形成する工程とは別の工程で形成されたものであり、その深さ方向のＮ型不純物濃度プロファイルは、第２Ｎ型半導体領域１８４およびＮウェル１８６の深さ方向のＮ型不純物濃度プロファイルとは異なる。本実施形態において、それ以外の構成については第１の実施の形態で説明した固体撮像素子１００と同様である。また、本実施形態において説明した固体撮像素子２４０は、ＣＣＤシフトレジスタからなる電荷転送部を有するＣＣＤセンサである固体撮像素子にも適用することができる。
【００６２】
固体撮像素子２４０において、第２Ｎ型半導体領域１８４とＮウェル１８６は、たとえば、リンなどのＮ型不純物が同一の工程において注入されたものであり、略同一の深さ方向Ｎ型不純物濃度プロファイルを有する。また、Ｐウェル１１８とＰウェル１２０とが同一の工程で形成されている。ここでは、深さは０．８μｍ程度、リンなどのＮ型不純物濃度は表面近傍で１Ｅ１６ｃｍ−３程度としており、Ｎ型半導体基板１１４よりも不純物濃度が高い。ここで、「略同一」とは、プロセス上のバラツキから許容されるものとする。
【００６３】
第１Ｎ型半導体領域１６４は、第２Ｎ型半導体領域１８４およびＮウェル１８６とは別の工程で形成されたものであり、たとえば、深さは１μｍ程度であり、リンなどのＮ型不純物濃度は表面近傍で１Ｅ１６ｃｍ−３程度である。この場合でも、第２Ｎ型半導体領域１８４の深さは、第１Ｎ型半導体領域１６４の深さよりも浅いほうが好ましい。
【００６４】
以下、本実施形態に係る固体撮像素子２４０の製造プロセスについて説明する。
【００６５】
本実施形態においては、まず、第１の実施形態で説明した図７（ａ）〜図７（ｂ）までのプロセスを用いる。
【００６６】
次に、図１０（ａ）に示すように、イメージセンサ部１６０のフォトセンサ部１６２を除いた表面上に酸化膜１８５とフォトレジスト１８７を形成し、フォトセンサ部１６２に、選択的なイオン注入と熱処理によって、フォトセンサ部１６２の第１Ｎ型半導体領域１６４を形成する。このイオン注入は、たとえば、リンなどのＮ型不純物を８０ｋｅＶ程度の注入エネルギー、３Ｅ１２ｃｍ−２程度の注入量でイオン注入を施すものである。これによって、たとえば、深さが１μｍ程度、表面近傍のリンの濃度が１Ｅ１６ｃｍ−３程度の第１Ｎ型半導体領域１６４を形成する（図１０（ｂ））。
【００６７】
ついで、電荷転送部１０８とＰＭＯＳ領域１１２を除いた表面上に酸化膜（不図示）とフォトレジスト（不図示）を形成し、電荷転送部１０８とＰＭＯＳ領域１１２とに、選択的に、たとえば、リンなどのＮ型不純物を８０ｋｅＶ程度の注入エネルギー、３Ｅ１２ｃｍ−２程度の注入量でイオン注入を同時に施す。続いて、酸化膜（不図示）とフォトレジスト（不図示）とを除去して、熱処理を施すことによって、電荷転送部１０８の第２Ｎ型半導体領域１８４と、ＰＭＯＳ領域１１２のＮウェル１８６とを同一工程で同時に形成する。これによって、この後の工程の熱処理による影響も含め、たとえば、深さが０．８μｍ程度、表面近傍のリンなどのＮ型不純物濃度が１Ｅ１６ｃｍ−３程度の第２Ｎ型半導体領域１８４とＮウェル１８６とを形成する（図１０（ｃ））。このように、第１Ｎ型半導体領域１６４の形成を、第２Ｎ型半導体領域１８４とＮウェル１８６の形成とは異なる工程で行うので、第１Ｎ型半導体領域１６４と、第２Ｎ型半導体領域１８４およびＮウェル１８６とでは、深さ方向Ｎ型不純物濃度プロファイルが異なるものとなる。
【００６８】
次に、既知の方法により、素子分離絶縁膜１３２、ＣＭＯＳ回路部１０４のＮＭＯＳトランジスタ１４２のソースドレインとなるＮ型拡散層１３６、Ｎ＋型拡散層１３４、ＰＭＯＳトランジスタ１５２のソースドレインとなるＰ型拡散層１４６とＰ＋型拡散層１４４とを形成し、電荷転送部１０８のゲート絶縁膜１２８、ＮＭＯＳトランジスタ１４２のゲート絶縁膜１３８、およびＰＭＯＳトランジスタ１５２のゲート絶縁膜１４８を形成し、さらに、電荷転送部１０８の電荷転送電極１３０、ＮＭＯＳトランジスタ１４２のゲート電極１４０、およびＰＭＯＳトランジスタ１５２のゲート電極１５０を形成する（図５）。以上のプロセスにより固体撮像素子２４０を製造することができる。
【００６９】
固体撮像素子２４０は、第２Ｎ型半導体領域１８４とＮウェル１８６とが同一工程で形成され、第２Ｎ型半導体領域１８４とＮウェル１８６とが略同一の深さ方向Ｎ型不純物濃度プロファイルを有することにより、第１の実施形態と同様の効果を奏することができる。
【００７０】
また、固体撮像素子２４０の製造プロセスにおいては、電荷転送部１０８の第２Ｎ型半導体領域１８４と、ＰＭＯＳ領域１１２のＮウェル１８６とを同時に形成することによって、第１の実施形態と同様の効果を奏することができる。
【００７１】
また、イメージセンサ部１６０のＰウェル１１８とＮＭＯＳ領域１１０のＰウェル１２０とを同一工程により形成し、略同一の深さ方向Ｐ型不純物濃度プロファイルを有することにより、第１の実施形態と同様の効果を奏することができる。
【００７２】
第５の実施の形態
図６は、本実施形態に係る固体撮像素子２６０の断面概略図である。第１の実施の形態と同様、イメージセンサ部１６６の断面は、図１のａ−ａ’の断面を示す。
【００７３】
本実施形態における固体撮像素子２６０は、第１Ｎ型半導体領域１６４内の上側の表面から０．２μｍ程度の領域に、さらに第２導電型半導体領域であるＰ型半導体領域１７０を形成した点で第１の実施の形態における固体撮像素子１００と異なる。ここで、Ｐ型半導体領域１７０は、たとえば、ボロンなどのＰ型不純物が注入されたものであり、たとえば、ボロンの濃度は表面近傍で１Ｅ１７ｃｍ−３程度である。Ｐ型半導体領域１７０が形成されている点以外は第１の実施の形態で説明した固体撮像素子１００と同様の構成である。
【００７４】
Ｐ型半導体領域１７０を第１Ｎ型半導体領域１６４内の上側の表面近傍に形成することによって、第１Ｎ型半導体領域１６４からの、光励起による電子以外の、たとえば熱励起などに起因する電子をトラップすることができる。すなわち、固体撮像素子２６０に発生するノイズを低減することができる。
【００７５】
以下、固体撮像素子２６０の製造プロセスについて説明する。
【００７６】
本実施形態においては、第１の実施の形態と同様に各領域を形成した後（図７〜図８）、第１Ｎ型半導体領域１６４に選択的に、たとえば、ボロンなどのＰ型不純物を５０ｋｅＶ程度の注入エネルギー、１Ｅ１３ｃｍ−２程度の注入量でイオン注入を施すことによって、第１Ｎ型半導体領域１６４の上側にＰ型半導体領域１７０を形成する。これによって、たとえば、深さが０．２μｍ程度、ボロンなどのＰ型不純物の濃度が表面近傍で１Ｅ１７ｃｍ−３程度のＰ型半導体領域１７０を形成することができる（図６）。以上のプロセスにより、固体撮像素子２６０を製造することができる。
【００７７】
以下、固体撮像素子２６０の効果について説明する。
【００７８】
固体撮像素子２６０においては、第１の実施の形態から第４の実施の形態まで説明した効果に加えて、Ｐ型半導体領域１７０が第１Ｎ型半導体領域１６４内の上側の表面近傍に形成されることによって、第１Ｎ型半導体領域１６４からの、光励起による電子以外の、たとえば熱励起などに起因する電子をトラップすることができる。そのため、固体撮像素子２６０に発生するノイズを低減することができる。
【００７９】
また、Ｐウェル１１８とＰウェル１２０とを、同一工程で形成することにより、第１の実施形態と同様の効果を奏することができるとともに、固体撮像素子２６０に発生するノイズを低減することができる。
【００８０】
また、本実施形態の構成は、前述の各実施形態に適用することができ、その場合にも前述の効果を奏することができる。
【００８１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００８２】
たとえば、上記実施形態においては、Ｎ型半導体基板１１４を半導体基板として用いる形態について説明したが、Ｐ型半導体基板を半導体基板として用いてもよい。また、ウェルなどの各導電領域は、上記の例と反対の導電型により構成してもよい。
【００８３】
また、上記実施形態においては、イメージセンサ部のＰウェルとＣＭＯＳ回路部のＰウェルとを、同一工程で形成する形態について説明したが、それぞれの特性に合わせて、イメージセンサ部のＰウェル１１８とＣＭＯＳ回路部のＰウェル１２０とを別の工程で形成してもよい。
【図面の簡単な説明】
【００８４】
【図１】実施の形態に係る固体撮像素子を模式的に示した平面図である。
【図２】実施の形態に係る固体撮像素子を模式的に示した断面図である。
【図３】実施の形態に係る固体撮像素子を模式的に示した断面図である。
【図４】実施の形態に係る固体撮像素子を模式的に示した断面図である。
【図５】実施の形態に係る固体撮像素子を模式的に示した断面図である。
【図６】実施の形態に係る固体撮像素子を模式的に示した断面図である。
【図７】実施の形態に係る固体撮像素子の製造工程を模式的に示した工程断面図である。
【図８】実施の形態に係る固体撮像素子の製造工程を模式的に示した工程断面図である。
【図９】実施の形態に係る固体撮像素子の製造工程を模式的に示した工程断面図である。
【図１０】実施の形態に係る固体撮像素子の製造工程を模式的に示した工程断面図である。
【図１１】従来の技術に係る固体撮像素子を模式的に示した断面図である。
【符号の説明】
【００８５】
１００      固体撮像素子
１０２      イメージセンサ部
１０４      ＣＭＯＳ回路部
１０６      フォトセンサ部
１０８      電荷転送部
１１０      ＮＭＯＳ領域
１１２      ＰＭＯＳ領域
１１４      Ｎ型半導体基板
１１６      第２Ｎ型半導体領域
１１８      Ｐウェル
１２０      Ｐウェル
１２２      Ｎウェル
１２４      第１Ｎ型半導体領域
１２６      第２Ｎ型半導体領域
１２８      ゲート絶縁膜
１３０      電荷転送電極
１３２      素子分離絶縁膜
１３４      Ｎ＋型拡散層
１３６      Ｎ型拡散層
１３８      ゲート絶縁膜
１４０      ゲート電極
１４２      ＮＭＯＳトランジスタ
１４４      Ｐ＋型拡散層
１４６      Ｐ型拡散層
１４８      ゲート絶縁膜
１５０      ゲート電極
１５２      ＰＭＯＳトランジスタ
１５４      フォトダイオード
１５６      ＣＣＤシフトレジスタ
１５８      イメージセンサ部
１６０      イメージセンサ部
１６４      第１Ｎ型半導体領域
１６６      イメージセンサ部
１７０      Ｐ型半導体領域
１８０      第１Ｎ型半導体領域
１８１      酸化膜
１８２      Ｎウェル
１８３      フォトレジスト
１８４      第２Ｎ型半導体領域
１８５      酸化膜
１８６      Ｎウェル
１８７      フォトレジスト
２００      固体撮像素子
２２０      固体撮像素子
２４０      固体撮像素子
２６０      固体撮像素子
【図１】
2006041196.tif 000003
【図２】
2006041196.tif 000004
【図３】
2006041196.tif 000005
【図４】
2006041196.tif 000006
【図５】
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【図６】
2006041196.tif 000008
【図７】
2006041196.tif 000009
【図８】
2006041196.tif 000010
【図９】
2006041196.tif 000011
【図１０】
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【図１１】
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