(57)【要約】【課題】等価直列インダクタンス低減効果を向上し得る積層型キャパシタ及び積層型キャパシタアレイを提供すること。【解決手段】積層型キャパシタはその本体に誘電体層４１ａ、４１ｂと第１及び第２内部電極４２、４３とを順次積層し、本体の上下面の少なくとも一面に外部端子を設け、これに連結して導電性バイアホール４４、４５の少なくとも一方を設ける。各誘電体層に一つ以上の内部電極を互いに分離して形成し、誘電体層を挟んで互いに重畳して配置する。内部電極は一つ以上の引出部４２’、４３’を有する。バイアホールは第２内部電極とは電気的に絶縁されながら、第１内部電極の引出部を通して形成され、一つ以上の第２導電性バイアホールは第１内部電極とは電気的に絶縁されながら、第２内部電極の引出部を通して形成される。また、このキャパシタ構造を複数個含む積層型キャパシタアレイを提供する。【選択図】          図４−ａ
2006165514.tif 000002
【特許請求の範囲】
【請求項１】
複数個の誘電体層が積層され形成されたキャパシタ本体；
上記複数個の誘電体層上に各々形成された複数個の第１及び第２内部電極；
上記キャパシタ本体の上面及び下面中少なくとも一面に形成された少なくとも一つの第１及び第２外部端子；及び、
上記キャパシタ本体の積層方向に形成され上記第１及び第２外部端子に各々連結された少なくとも一つの第１及び第２導電性バイアホールを含み、
上記複数個の誘電体層各々に少なくとも一つの第１及び第２内部電極が互いに分離されるように形成され、上記第１及び第２内部電極は一誘電体層を挟んで互いに重畳されるように配置され、上記第１及び第２内部電極は各々異なる誘電体層上に形成された第１及び第２内部電極と重畳される位置に少なくとも一つの引出部を有し、
上記少なくとも一つの第１導電性バイアホールは上記第２内部電極とは電気的に絶縁されながら、上記第１内部電極の引出部を通して形成され、
上記少なくとも一つの第２導電性バイアホールは上記第１内部電極とは電気的に絶縁されながら、上記第２内部電極の引出部を通して形成されることを特徴とする積層型キャパシタ。
【請求項２】
上記複数個の誘電体層各々に一つの第１内部電極と一つの第２内部電極が形成され、
上記少なくとも一つの引出部は同一の誘電体層上の隣接した他の内部電極に向かって延長され、上記第１及び第２内部電極は各々上記隣接した他の内部電極の引出部と対応する領域にはその引出部と離隔されるように凹部を有することを特徴とする請求項１に記載の積層型キャパシタ。
【請求項３】
上記第１及び第２内部電極中少なくとも一つは各誘電体層に複数個で形成され、同一の誘電体上において交互に配置されることを特徴とする請求項１に記載の積層型キャパシタ。
【請求項４】
上記複数個の第１及び第２内部電極は一方向に沿って交互に配置されることを特徴とする請求項３に記載の積層型キャパシタ。
【請求項５】
上記少なくとも一つの引出部は上記第１及び第２内部電極の少なくとも一辺に形成され、上記第１及び第２内部電極は各々上記少なくとも一つの引出部と対向する辺領域に少なくとも一つの凹部を有することを特徴とする請求項４に記載の積層型キャパシタ。
【請求項６】
同一の誘電体層上に形成された第１及び第２内部電極は同一のパターン形状を有することを特徴とする請求項４に記載の積層型キャパシタ。
【請求項７】
上記第１及び第２内部電極は各々、同一の誘電体層上の隣接した他の内部電極と隣接した辺に少なくとも一つの引出部と少なくとも一つの凹部を有することを特徴とする請求項４に記載の積層型キャパシタ。
【請求項８】
上記第１及び第２内部電極の隣接した辺に形成された少なくとも一つの引出部と少なくとも一つの凹部は交互に配置されることを特徴とする請求項７に記載の積層型キャパシタ。
【請求項９】
複数個の誘電体層が積層され形成されたキャパシタ本体と、上記複数個の誘電体層上において分離された複数個の領域に各々形成された複数個のキャパシタ部を含むことを特徴とする積層型キャパシタアレイにおいて、
上記複数個のキャパシタ部は各々、
上記複数個の誘電体層の一領域に形成された複数個の第１及び第２内部電極と、
上記キャパシタ本体の上面及び下面中少なくとも一面に形成された少なくとも一つの第１及び第２外部端子と、上記キャパシタ本体の積層方向に形成され上記第１及び第２外部端子に各々連結された少なくとも一つの第１及び第２導電性バイアホールを含み、
上記複数個の誘電体層各々に少なくとも一つの第１及び第２内部電極が互いに分離されるように形成され、上記第１及び第２内部電極は一誘電体層を挟んで互いに重畳されるように配置され、上記第１及び第２内部電極は各々異なる誘電体層上に形成された第１及び第２内部電極と重畳される位置に少なくとも一つの引出部を有し、
上記少なくとも一つの第１導電性バイアホールは上記第２内部電極とは電気的に絶縁されながら、上記第１内部電極の引出部を通して形成され、上記少なくとも一つの第２導電性バイアホールは上記第１内部電極とは電気的に絶縁されながら、上記第２内部電極の引出部を通して形成される積層型キャパシタアレイ。
【請求項１０】
上記複数個のキャパシタ中少なくとも一つは
上記複数個の誘電体層各々に一つの第１内部電極と一つの第２内部電極が形成され、上記少なくとも一つの引出部が同一の誘電体層上の隣接した他の内部電極に向かって延長され、上記第１及び第２内部電極は各々上記隣接した他の内部電極の引出部と対応する領域にはその引出部と離隔されるように凹部を有することを特徴とする請求項９に記載の積層型キャパシタアレイ。
【請求項１１】
上記複数個のキャパシタ中少なくとも一つは
上記第１及び第２内部電極中少なくとも一つが各誘電体層に複数個で形成され、同一の誘電体上において交互に配置されることを特徴とする請求項９に記載の積層型キャパシタアレイ。
【請求項１２】
上記複数個のキャパシタ中少なくとも一つは、
上記複数個の第１及び第２内部電極が一方向に沿って交互に配置されることを特徴とする請求項１１に記載の積層型キャパシタアレイ。
【請求項１３】
上記複数個のキャパシタ部は各々同一の方向に配列される第１及び第２内部電極を含む請求項１２に記載の積層型キャパシタアレイ。
【請求項１４】
上記複数個のキャパシタ中少なくとも一つは、
上記少なくとも一つの引出部が上記第１及び第２内部電極の少なくとも一辺に形成され、上記第１及び第２内部電極が各々上記少なくとも一つの引出部と対向する辺の領域に少なくとも一つの凹部を有することを特徴とする請求項１２に記載の積層型キャパシタアレイ。
【請求項１５】
上記複数個のキャパシタ中少なくとも一つは、
同一の誘電体層上に形成された第１及び第２内部電極が同一のパターン形状を有することを特徴とする請求項１２に記載の積層型キャパシタアレイ。
【請求項１６】
上記複数個のキャパシタ中少なくとも一つは
上記第１及び第２内部電極が各々同一の誘電体層上の隣接した他の内部電極と隣接した辺に少なくとも一つの引出部と少なくとも一つの凹部を有することを特徴とする請求項１２に記載の積層型キャパシタアレイ。
【請求項１７】
上記第１及び第２内部電極の隣接した辺に形成された少なくとも一つの引出部と少なくとも一つの凹部は交互に配置されることを特徴とする請求項１６に記載の積層型キャパシタアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層型キャパシタ及び積層型キャパシタアレイに関する。より詳しくは、高周波回路においてデカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ  ｃａｐａｃｉｔｏｒ）に適した等価直列インダクタンス成分（ＥＳＬ）を低減可能な積層型キャパシタと、これを利用した積層型キャパシタアレイに関する。
【背景技術】
【０００２】
一般に、積層型チップキャパシタ（ＭＬＣＣ）は複数個の誘電体層間に内部電極が挟まれた構造を有する。こうしたＭＬＣＣは小型であり、高容量が保障され、かつ実装が容易であるといった利点から、様々な電子装置の部品として広く使用されるが、とりわけＬＳＩなどの電源回路において半導体チップと電源間に接続されたデカップリングキャパシタとして積極的に用いられている。
【０００３】
デカップリングキャパシタ用ＭＬＣＣは急激な電流変動を抑制し電源回路の安定化のために、より低い等価直列インダクタンス（ＥＳＬ）値を有することが要求される。こうしたニーズは最近電子装置の高周波化と高電流化の傾向につれてますます増加しつつある。
【０００４】
一般に、従来の等価直列インダクタンスを下げる方案として、特許文献１には新たなリードの配列構造を用いる方案が提案されている。こうした形態の一例として、異なる極性を有する第１及び第２内部電極において隣接したリードが交互に配列された積層型キャパシタを図１−ａ及び図１−ｂに示す。
【０００５】
図１−ａによると、従来の積層型キャパシタ（１０）は複数の誘電体層（１１ａ、１１ｂ）各々に第１及び第２内部電極（１２、１３）が交互に形成された構造を有する。上記第１及び第２内部電極（１２、１３）の対向する両辺には各々２個のリード（１４、１５）が設けられる。
【０００６】
図１−ａに示された内部電極（１２、１３）が形成された誘電体層（１１ａ、１１ｂ）は積層されて図１−ｂに示すようにキャパシタ本体（１１）を形成し、さらに、各リード（１４、１５）に連結された外部端子（１６、１７）を形成して積層型チップキャパシタ（１０）に完成される。
【０００７】
ここで、上記第１内部電極（１２）のリード（１４）は上記第２内部電極（１３）の隣接したリード（１５）と交互に配置されるので、隣接した内部電極（１２、１３）において電流方向が矢印で表示されたように相互逆方向に形成される。したがって、各内部電極（１２または１３）に発生した寄生インダクタンス成分が他の隣接した内部電極（１３または１２）から発生する成分と部分的に相殺し、低ＥＳＬ特性を具現することが可能になる。
【０００８】
しかし、従来の積層型キャパシタにおいては、内部電極内における電流の流れを相殺させることのみが関心の的となっていた。すなわち、内部電極のリードまたは内部電極の構造自体を変更してＥＳＬを低減する方式のみを採用し、より優れたＥＳＬ低減効果のために積層型キャパシタの全体構造を変更する方案までには及んでいなかった。
【０００９】
一方、最近部品の小型化などへのニーズにより、同一もしくは相違する静電容量を有する２個以上のキャパシタを一つのチップに具現したアレイが要望されている。しかしながら、上記従来の方案においては複数のリードが必要となるが、外部面積が制限されることにより、この方案は適切な方案として認められない。
【００１０】
図２−ａ及び図２−ｂは従来の積層型キャパシタアレイの構造を示す。
【００１１】
図２−ａに示すように、従来の積層型キャパシタアレイは複数の誘電体層（２１ａ、２１ｂ）各々に２個の第１内部電極（２２ａ、２２ｂ）と２個の第２内部電極（２３ａ、２３ｂ）が形成される。上記第１及び第２内部電極（２２ａ、２２ｂ、２３ａ、２３ｂ）は一辺から引出されたリード（２４ａ、２４ｂ、２５ａ、２５ｂ）を有する。図２−ａに示された第１及び第２内部電極（２２ａ、２２ｂ、２３ａ、２３ｂ）が形成された誘電体層（２１ａ、２１ｂ）は積層され、図２−ｂに示すようにキャパシタ本体（２１）を構成し、各リード（２４ａ、２４ｂ、２５ａ、２５ｂ）に連結された外部端子（２６ａ、２６ｂ、２７ａ、２７ｂ）を形成して積層型キャパシタ（２０）に完成する。
【００１２】
このような構造において、一つの領域の第１及び第２内部電極（２２ａ、２３ａ）と、異なる領域の第１及び第２内部電極（２２ｂ、２３ｂ）とは独立してキャパシタ電極として働く。
【００１３】
しかし、図２−ａ及び図２−ｂに説明したように、従来の積層型キャパシタアレイ（２０）は各キャパシタ部が水平的配列になることにより、３個またはそれ以上のキャパシタを構成する際に小型化させ難い欠点を有する。
【００１４】
さらに、デカップリングキャパシタとして作用するためには、等価直列インダクタンス（ＥＳＬ）を低減させる方案が必要になるが、上記特許文献１において提案されたＥＳＬ低減のためのリード構造を用いても外部面積の制限による困難がある。すなわち、図２−ａに示された積層型キャパシタアレイにおいて一つの内部電極の一辺においてリードを２倍に増加させる場合、キャパシタの個数に応じてその自乗でリード数が増加するが、実際上制限される外部面積において増加したリードを適切に形成させがたい。
【００１５】
したがって、当技術分野においては積層型キャパシタ自体の構造を変更することによりＥＳＬをより効果的に減少させ、ひいては積層型キャパシタアレイ構造にもより効果的に用いられる新たな積層型キャパシタおよびこれを利用した積層型キャパシタアレイが要望されてきた。
【００１６】
【特許文献１】米国特許５、８８０、９２５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は上述した従来の技術の問題を解決するためのものであり、その目的は同一の誘電体層上に第１及び第２内部電極が分離されるように形成すると同時に、隣接した異なる誘電体上の第１及び第２内部電極が互いに重畳されるように配置し、上記第１及び第２内部電極を積層方向に形成された導電性バイアホールを通してキャパシタ本体の上面または下面に設けられた外部端子に連結することにより、ＥＳＬ低減効果を向上させ得る積層型キャパシタを提供することである。
【００１８】
本発明の他の目的は、上記積層型キャパシタ構造を少なくとも一つのキャパシタ部として用いた複数個のキャパシタ部を有する積層型キャパシタアレイを提供することである。
【課題を解決するための手段】
【００１９】
上記技術的課題を成し遂げるために、本発明は、複数個の誘電体層が積層され形成されたキャパシタ本体と、上記複数個の誘電体層上に各々形成された複数個の第１及び第２内部電極と、上記キャパシタ本体の上面及び下面中少なくとも一面に形成された少なくとも一つの第１及び第２外部端子と、上記キャパシタ本体の積層方向に形成され上記第１及び第２外部端子に各々連結された少なくとも一つの第１及び第２導電性バイアホールとを含み、上記複数個の誘電体層各々に少なくとも一つの第１及び第２内部電極が互いに分離されるように形成され、上記第１及び第２内部電極は一誘電体層を挟んで互いに重畳されるように配置され、上記第１及び第２内部電極は各々異なる誘電体層上に形成された第１及び第２内部電極と重畳される位置に少なくとも一つの引出部を有し、上記少なくとも一つの第１導電性バイアホールは上記第２内部電極とは電気的に絶縁されながら、上記第１内部電極の引出部を通して形成され、上記少なくとも一つの第２導電性バイアホールは上記第１内部電極とは電気的に絶縁されながら、上記第２内部電極の引出部を通して形成されることを特徴とする積層型キャパシタを提供する。
【００２０】
本発明の一実施形態において、上記複数個の誘電体層各々に一つの第１内部電極と一つの第２内部電極が形成され、上記少なくとも一つの引出部は同一の誘電体層上の隣接した他の内部電極に向かって延長され、上記第１及び第２内部電極は各々上記隣接した他の内部電極の引出部と対応する領域にはその引出部と離隔するように凹部を有することが可能である。
【００２１】
本発明の他の実施形態においては、上記第１及び第２内部電極中少なくとも一つは各誘電体層に複数個で形成され、この場合に同一誘電体上において交互に配置されることが好ましい。より好ましくは、同一誘電体層上に形成された複数個の第１及び第２内部電極は一方向に沿って交互に配置される。
【００２２】
好ましくは、上記少なくとも一つの引出部は上記第１及び第２内部電極の少なくとも一辺に形成され、上記第１及び第２内部電極は各々上記少なくとも一つの引出部と対向する辺の領域に少なくとも一つの凹部を有する。
【００２３】
この場合に、より簡素な外部端子配列を得るために、同一の誘電体層上に形成された第１及び第２内部電極は同一のパターン形状を有することが可能である。
【００２４】
さらに、上記第１及び第２内部電極は各々同一誘電体層上の隣接した他の内部電極と隣接した辺に少なくとも一つの引出部と少なくとも一つの凹部を有することが可能である。この場合に、各引出部に形成される他極性の導電性バイアホールがより隣接して配置されるように、上記第１及び第２内部電極の隣接した辺に形成された少なくとも一つの引出部と少なくとも一つの凹部は交互に配置されることが好ましい。
【００２５】
さらに、本発明は上記積層型キャパシタを含む積層型キャパシタアレイを提供する。本発明による積層型キャパシタアレイは、複数個の誘電体層が積層され形成されたキャパシタ本体と、上記複数個の誘電体層上において分離された複数個の領域に各々形成された複数個のキャパシタ部を含む積層型キャパシタアレイにおいて、上記複数個のキャパシタ部は各々上記複数個の誘電体層の一領域に形成された複数個の第１及び第２内部電極と、上記キャパシタ本体の上面及び下面中少なくとも一面に形成された少なくとも一つの第１及び第２外部端子と、上記キャパシタ本体の積層方向に形成され上記第１及び第２外部端子に各々連結された少なくとも一つの第１及び第２導電性バイアホールとを含み、上記複数個の誘電体層各々に少なくとも一つの第１及び第２内部電極が互いに分離されるように形成され、上記第１及び第２内部電極は一誘電体層を挟んで互いに重畳されるように配置され、上記第１及び第２内部電極は各々異なる誘電体層上に形成された第１及び第２内部電極と重畳される位置に少なくとも一つの引出部を有し、上記少なくとも一つの第１導電性バイアホールは上記第２内部電極とは電気的に絶縁されながら、上記第１内部電極の引出部を通して形成され、上記少なくとも一つの第２導電性バイアホールは上記第１内部電極とは電気的に絶縁されながら、上記第２内部電極の引出部を通して形成されることを特徴とする。
【発明の効果】
【００２６】
上述したように、本発明によると、同一の誘電体層上に第１及び第２内部電極が分離されるように形成すると同時に、隣接した異なる誘電体上の第１及び第２内部電極が互いに重畳されるように配置し、上記第１及び第２内部電極を積層方向に形成された導電性バイアホールを通してキャパシタ本体の上面または下面に設けられた外部端子に連結することにより、ＥＳＬ低減効果を向上させ、ひいては本発明による積層型キャパシタ構造は低ＥＳＬ特性を有する積層型キャパシタアレイ構造にも有利に用いることが可能である。
【発明を実施するための最良の形態】
【００２７】
以下、添付の図を参照に本発明の様々な実施形態について説明する。
【００２８】
図３−ａ及び図３−ｂはそれぞれ本発明の一実施形態による積層型キャパシタを示す分解斜視図及び概略斜視図である。
【００２９】
図３−ａ及び図３−ｂによると、本実施形態による積層型キャパシタ（３０）はキャパシタ本体を構成する複数個の誘電体層（３１ａ、３１ｂ）と、上記誘電体層（３１ａ、３１ｂ）に各々形成された複数個の第１及び第２内部電極（３２、３３）を含む。上記第１内部電極（３２）と第２内部電極（３３）とは所定の間隙で互いに分離されるように一つの誘電体層（３１ａまたは３１ｂ）に共に形成され、特定誘電体層（３１ａまたは３１ｂ）を挟んで第１及び第２内部電極（３２、３３）が互いに重畳されるように配置される。すなわち、一つの誘電体層（３１ａまたは３１ｂ）に形成された第１及び第２内部電極（３２、３３）は各々隣接した異なる誘電体層（３１ｂまたは３１ａ）に形成された第２及び第１内部電極（３３、３２）とは重畳された位置に配列される。
【００３０】
さらに、上記第１及び第２内部電極（３２、３３）は突出した引出部（３２'、３３'）を有し、上記引出部（３２'、３３'）は他の誘電体層（３１ａまたは３１ｂ） 上に同一極性の内部電極（３２、３３）の引出部（３２'、３３'）と互いに重畳されながら他の極性を有する内部電極の引出部（３３'、３２'）とは重畳されないように配置される。こうした配列をより効果的に具現するために、上記第１及び第２内部電極（３２、３３）は各々他の内部電極（３３、３２）の引出部（３３'、３２'）と離隔されるように凹部（３２"、３３"）を有することが好ましい。
【００３１】
さらに、本実施形態のように、上記引出部（３２'、３３'）は各々同一の誘電体層（３１ａ、３１ｂ）上に他の内部電極（３３、３２）に向かって延長されるように形成し得る。上記引出部（３２'、３３'）を通して第１及び第２導電性バイアホール（３４、３５）が形成され、他の誘電体層（３１ａ、３１ｂ）上に形成された第１及び第２内部電極（３２、３３）は互いに連結される。より具体的には、上記第１導電性バイアホール（３４）は第２内部電極（３３）とは電気的に絶縁されながら、各誘電体層（３１ａ、３１ｂ）上の第１内部電極（３２）を互いに連結させ、上記第２導電性バイアホール（３５）は第１内部電極（３２）とは電気的に絶縁されながら、各誘電体層（３１ａ、３１ｂ）上の第２内部電極（３３）を互いに連結させる。
【００３２】
ここで、上記引出部（３２'、３３'）は上記凹部（３２"、３３"）と共に第１及び第２導電性バイアホール（３４、３５）に用いた同一極性の内部電極（３２、３３）同士の連結を効果的に実現し得るように提供される。
【００３３】
このように、本積層型キャパシタ（３０）は、同一誘電体層（３１ａ、３１ｂ）上に第１及び第２内部電極（３２、３３）を共存させながら隣接した誘電体層（３１ｂ、３１ａ）間には互いに交差するように配置させ、第１及び第２導電性バイアホール（３４、３５）を通して同一極性の内部電極（３２、３３）を互いに連結させることにより、複数の単位キャパシタ（第１及び第２内部電極（３２、３３））により定義されたキャパシタンス成分）が一つのキャパシタで作動するように並列連結させることが可能である。
【００３４】
図３−ｂは、図３−ａに示した誘電体層（３１ａ、３１ｂ）を積層して完成させた積層型キャパシタ（３０）の外部斜視図である。
【００３５】
図３−ａと共に、図３−ｂを参照すると、上記複数個の誘電体層（３１ａ、３１ｂ）が積層されたキャパシタ本体（３１）の上面には第１及び第２導電性バイアホール（３４、３５）と連結された第１及び第２外部端子（３６、３７）が形成される。図２−ｂにおいてキャパシタ本体（３１）の下面は図示されないが、下面にも上面と同様に、第１及び第２外部端子を第１及び第２導電性バイアホール（３４、３５）と連結されるように形成し得る。
【００３６】
図３−ｃは、図３−ａの積層型キャパシタにおいてＥＳＬ低減効果を説明するための概略図である。上述した積層型キャパシタにおいては、第１外部端子（３６）と第２外部端子（３７）に電圧を印加する際、図３−ｃに示すように、上記第１外部端子（３６）に連結された第1導電性バイアホール（３４）とそれに隣接した第２導電性バイアホール（３５）においては相互逆の磁束が発生して相殺され、電極の両端部に端子を連結する場合より電流経路が短く形成されるので、大幅なＥＳＬ低減効果が図れる。
【００３７】
本実施形態においては、各誘電体層（３１ａ、３１ｂ）に一つの第１内部電極（３２）と一つの第２内部電極（３３）が形成された積層型キャパシタ（３０）を例示し説明したが、同一の誘電体層上に第１及び第２内部電極中少なくとも一つは複数個で提供され互いに交差するように配列することが可能である。この場合に、内部電極の配列構造を簡素化するために、一方向に沿って形成されることが好ましい。こうした実施形態は図４−ａないし図４−ｃに例示される。
【００３８】
図４−ａは本発明に用いられる隣接した第１及び第２誘電体層（４１ａ、４１ｂ）の第１及び第２内部電極（４２、４３）の配列構造を示す。ここで、上記第１及び第２誘電体層（４１ａ、４１ｂ）は各々複数個で交互に積層され積層型キャパシタの本体（図４−ｂまたは図４−ｃの４１参照）を構成するものと理解し得る。
【００３９】
図４−ａには、上記第１誘電体層（４１ａ）上に１個の第１内部電極（４２）と２個の第２内部電極（４３）が交互に配列され、上記第１誘電体層（４１a）と隣接した第２誘電体層（４１ｂ）上には２個の第１内部電極（４２）と１個の第２内部電極（４３）が交互に配列された形態が示してある。
【００４０】
上記第１誘電体層（４１a）上に形成された第１及び第２内部電極（４２、４３）は、上記第２誘電体層（４１ｂ）上に形成された第２及び第１内部電極（４３、４２）と各々重畳された位置に配置される。
【００４１】
本実施形態においては、上記第１及び第２内部電極（４２、４３）は一辺に２個の引出部（４２'、４３'）と１個の凹部（４２"、４３"）が交互に形成され、対向する他の辺に１個の引出部（４２'、４３'）と２個の凹部（４２"、４３"）が形成されたパターンで同一に形成される。
【００４２】
上記引出部（４２'、４３'）は、他の誘電体層（４１ｂ、４１ａ）の同一極性の内部電極（４２、４３）同士で連結されるように互いに重畳された位置に形成され、上記引出部（４２'、４３'）に対向する辺の領域に形成された凹部（４２"、４３"）は他の誘電体層（４１ａ、４１ｂ）の他極性の内部電極（４３、４２）とは連結されないように該引出部（４３'、４２'）と重畳される位置に形成される。
【００４３】
上記凹部（４２"、４３"）はその内部電極（４２、４３）を隣接した他の内部電極（４３、４２）の引出部（４３'、４２'）と所定の間隙で離隔させると同時に、他極性の内部電極（４３、４２）を連結する導電性バイアホール（４５、４４）との望まない接続を防止する役目を果たす。ここで、上記導電性バイアホールは４４、４５で表示された領域に形成されるが、その構造については図４−ｂ及び図４−ｃを参照することができる。
【００４４】
図４−ｂ及び図４−ｃは図４ａの誘電体層（４１ａ、４１ｂ）が積層され製造された積層型キャパシタを各々Ａ‐Ａ'、Ｂ‐Ｂ'で切開した側断面図である。
【００４５】
図４−ｂ及び図４−ｃには、第１及び第２導電性バイアホール（４４、４５）を通して異なる誘電体層（４１ａ、４１ｂ）に形成された第１及び第２内部電極（４２、４３）が連結される構造を示す。上記第１及び第２導電性バイアホール（４４、４５）は、キャパシタ本体（４１）の上下面に第１及び第２外部端子（４６、４７）と連結される。上記第１及び第２外部端子（４６、４７）を通して電源が供給されると、第１及び第２導電性バイアホール（４４、４５）を通して、隣接した異なる誘電体層（４１ａ、４１ｂ）に各々形成された第１及び第２内部電極（４２、４３）間に静電容量が発生する。この際、各単位キャパシタの静電容量は並列連結されているので、一つのキャパシタとして作用する。
【００４６】
さらに、積層型キャパシタの作動過程において、第１及び第２導電性バイアホール（４４、４５）が互いに隣接して構成されるので、図３−ｃに説明したように、相互逆方向に発生する磁束が相殺され、ＥＳＬ低減の効果が図れる。
【００４７】
本発明による積層型キャパシタにおいて、内部電極の数とパターン形状を様々に変更することが可能である。図５ａないし図５ｃは各々本発明のさらに他の実施形態による積層型キャパシタに用いられた内部電極構造と導電性バイアホールの配置を示す。
【００４８】
図５ａには、上記第１誘電体層（５１ａ）上に２個の第１内部電極（５２）と２個の第２内部電極（５３）が一方向に沿って交互に配列され、上記第１誘電体層（５１ａ）と隣接した第２誘電体層（５１ｂ）上には２個の第１内部電極（５２）と２個の第２内部電極（５３）が交互に一方向に沿って配列される形態が示してある。
【００４９】
上記第１誘電体層（５１ａ）上に形成された第１及び第２内部電極（５２、５３）は、上記第２誘電体層（５１ｂ）上に形成された第２及び第１内部電極（５３、５２）と各々重畳された位置に配置される。
【００５０】
本実施形態においては、上記第１及び第２内部電極（５３、５２）は、一辺に１個の引出部（５２'、５３'）と１個の凹部（５２"、５３"）が交互に形成され、対向する他の辺に１個の引出部（５２'、５３'）と１個の凹部（５２"、５３"）が形成されるパターンで同一に形成される。
【００５１】
本実施形態においても、図４ａの実施形態と同様に、上記引出部（５２'、５３'）は他の誘電体層（５１ｂ、５１ａ）の同一極性の内部電極（５２、５３）同士で連結され得るように互いに重畳された位置に形成され、上記引出部（５２'、５３'）に対向する辺の領域に形成された凹部（５２"、５３"）は、他の誘電体層（５１ａ、５１ｂ）の他極性の内部電極（５３、５２）とは連結されないように、該引出部（５３'、５２'）と重畳される位置に形成される。
【００５２】
図５ｂ及び図５ｃは、図５ａの誘電体層（５１ａ、５１ｂ）が積層され製造された積層型キャパシタを各々Ａ‐Ａ'、Ｂ‐Ｂ'で切開した側断面図である。
【００５３】
図５ｂ及び図５ｃには、第１及び第２導電性バイアホール（５４、５５）を通して異なる誘電体層（５１ａ、５１ｂ）に形成された第１及び第２内部電極（５２、５３）が連結された構造が示してある。上記第１及び第２導電性バイアホール（５４、５５）はキャパシタ本体（５１）の上下面に第１及び第２外部端子（５６、５７）と連結される。上記第１及び第２外部端子（５６、５７）を通して電源が供給されると、第１及び第２導電性バイアホール（５４、５５）を通して、隣接した異なる誘電体層（５１ａ、５１ｂ）に各々形成された第１及び第２内部電極（５２、５３）間に静電容量が発生する。この際、各単位キャパシタの静電容量は並列連結されるので、一つのキャパシタとして作用する。
【００５４】
本発明による新たな積層型キャパシタ構造は単一チップ形態のキャパシタアレイとして有利に適用され得る。
【００５５】
図６は本発明の一実施形態による積層型キャパシタアレイに用いられる内部電極構造を示す。図６に示した第１及び第２誘電体層（６１ａ、６１ｂ）は各々複数個として交互に積層され積層型キャパシタの本体を構成するものとして理解することができる。
【００５６】
図６には、各々Ａ領域とＢ領域とに区分された上記第１及び第２誘電体層（６１ａ、６１ｂ）が示してある。各々の領域には同一配列で第１及び第２内部電極（６２ａ、６２ｂ、６３ａ、６３ｂ）が形成される。即ち、上記第１誘電体層（６１ａ）の各領域には２個の第１内部電極（６２ａ、６２ｂ）と２個の第２内部電極（６３ａ、６３ｂ）が交互に配列され、上記第１誘電体層（６１ａ）と隣接した第２誘電体層（６１ｂ）の各領域にも２個の第１内部電極（６２ａ、６２ｂ）と２個の第２内部電極（６３ａ、６３ｂ）が交互に配列される。
【００５７】
本実施形態においては、上記第１及び第２内部電極（６２ａ、６２ｂ、６３ａ、６３ｂ）は図４−ａに示された内部電極（４２、４３）のパターンと類似するように、一辺に２個の引出部（６２'ａ、６２'ｂ、６３'ａ、６３'ｂ）と１個の凹部（６２"ａ、６２"ｂ、６３"ａ、６３"ｂ）が交互に形成され、対向する他の辺に１個の引出部（６２'ａ、６２'ｂ、６３'ａ、６３'ｂ）と２個の凹部（６２"ａ、６２"ｂ、６３"ａ、６３"ｂ）が形成されたパターンを有する。
【００５８】
さらに、各領域において各々第１及び第２内部電極（６２ａ、６２ｂ、６３ａ、６３ｂ）は上記引出部（６２'ａ、６２'ｂ、６３'ａ、６３'ｂ）を通して第１及び第２導電性バイアホール（６４ａ、６４ｂ、６５）が形成され、同一極性の内部電極（６２ａ、６２ｂ、６３ａ、６３ｂ）同士が互いに連結される。
【００５９】
ここで、上記第１及び第２誘電体層（６１ａ、６１ｂ）のＡ領域に形成された第１及び第２内部電極（６２ａ、６３ａ）は、第１及び第２導電性バイアホール（６４ａ、６５）により連結され一つのキャパシタとして作用し、上記第１及び第２誘電体層（６１ａ、６１ｂ）のＢ領域に形成された第１及び第２内部電極（６２ｂ、６３ｂ）は、第１及び第２導電性バイアホール（６４ｂ、６５）により連結され一つのキャパシタとして作用する。
【００６０】
本実施形態においては２個のキャパシタ部を有する積層型キャパシタアレイを例示したが、誘電体層領域を３個以上に分離してさらなるキャパシタ部を形成することが可能である。さらに、２個のキャパシタ部を形成する第１及び第２内部電極は相互平行に配列され、２個のキャパシタが縦方向に配列された形態を例示したが、図６において中央に配置された第１内部電極と第２内部電極間の引出部を除去し、導電性バイアホールを形成しないことにより、横方向にも形成することが可能である。
【００６１】
さらに、図６に示した積層型キャパシタアレイは等しい静電容量値を有する２個のキャパシタ部を含んだ形態で例示されるが、図７のように相違する静電容量値を有するように具現することも可能である。
【００６２】
図７は、本発明の他の実施形態であって、他の静電容量値を有する２個のキャパシタ部を有する積層型キャパシタアレイの内部電極構造を示す。
【００６３】
図７には、図６と類似するようにＡ領域とＢ領域とに区分された上記第１及び第２誘電体層（７１ａ、７１ｂ）が示してある。上記第１誘電体層（７１ａ）の各領域には２個の第１内部電極（７２ａ、７２ｂ）と２個の第２内部電極（７３ａ、７３ｂ）が交互に配列され、上記第１誘電体層（７１ａ）と隣接した第２誘電体層（７１ｂ）の各領域にも２個の第１内部電極（７２ａ、７２ｂ）と２個の第２内部電極（７３ａ、７３ｂ）が交互に配列される。但し、Ａ領域の第１及び第２内部電極はＢ領域の第１及び第２内部電極に比して大面積を有し、他のパターン形態を有する。すなわち、Ａ領域の第１及び第２内部電極（７２ａ、７３ａ）は図６と同様に、各々一辺に２個の引出部（７２'ａ、７３'ａ）と１個の凹部（７２"ａ、７３"ａ）が交互に形成され、対向する他の辺に１個の引出部（７２'ａ、７３'ａ）と２個の凹部（７２"ａ、７３"ａ）が形成されたパターンを有するが、Ｂ領域の第１及び第２内部電極（７２ｂ、７３ｂ）は一辺に１個の引出部（７２'ｂ、７３'ｂ）と１個の凹部（７２"ｂ、７３"ｂ）が形成され、対向する他の辺に１個の引出部（７２'ｂ、７３'ｂ）と1個の凹部（７２"ｂ、７３"ｂ）が形成されたパターンを有する。
【００６４】
さらに、各領域において各々第１及び第２内部電極（７２ａ、７２ｂ、７３ａ、７３ｂ）は上記引出部（７２'ａ、７２'ｂ、７３'ａ、７３'ｂ）を通して第１及び第２導電性バイアホール（７４ａ、７４ｂ、７５）が形成され、同一極性の内部電極（７２ａ、７２ｂ、７３ａ、７３ｂ）同士が互いに連結される。
【００６５】
ここで、一つのキャパシタ部は上記第１及び第２誘電体層（７１ａ、７１ｂ）のＡ領域に形成された第１及び第２内部電極（７２ａ、７３ａ）を含み、他のキャパシタ部は上記第１及び第２誘電体層（７１ａ、７１ｂ）のＢ領域に形成された第１及び第２内部電極（７２ｂ、７３ｂ）を含む。さらに、Ａ領域のキャパシタ部はＢ領域のキャパシタより大きい電極面積を有するので、大きい静電容量値を有する。
【００６６】
このように、本発明は異なる静電容量値を有する２個以上のキャパシタ部を含んだ積層型キャパシタアレイを提供することが可能である。
【００６７】
上述した実施形態及び添付の図は好ましい実施形態の例示に過ぎず、本発明は添付の請求範囲により限定される。さらに、本発明は請求範囲に記載された本発明の技術的思想を外れない範囲内において様々な形態の置換、変形及び変更が可能なことは当技術分野において通常の知識を有する者にとっては自明である。
【産業上の利用可能性】
【００６８】
本発明の積層型キャパシタおよび積層型キャパシタアレイは高周波回路においてデカップリングキャパシタとして適している。
【図面の簡単な説明】
【００６９】
【図１−ａ】従来の一例による積層型キャパシタを示す分解斜視図である。
【図１−ｂ】従来の一例による積層型キャパシタを示す概略斜視図である。
【図２−ａ】従来の一例による積層型キャパシタアレイを示す分解斜視図である。
【図２−ｂ】従来の一例による積層型キャパシタアレイを示す概略斜視図である。
【図３−ａ】本発明の一実施形態による積層型キャパシタを示す分解斜視図である。
【図３−ｂ】本発明の一実施形態による積層型キャパシタを示す概略斜視図である。
【図３−ｃ】図３−ａの積層型キャパシタにおいてＥＳＬ低減効果を説明するための概略図である。
【図４−ａ】本発明の他の実施形態による積層型キャパシタに用いられた内部電極構造と導電性バイアホールの配置を示す概略平面図である。
【図４−ｂ】本発明の他の実施形態による積層型キャパシタに用いられた内部電極構造と導電性バイアホールの配置を示す概略断面図である。
【図４−ｃ】本発明の他の実施形態による積層型キャパシタに用いられた内部電極構造と導電性バイアホールの配置を示す概略断面図である。
【図５−ａ】本発明のさらに他の実施形態による積層型キャパシタに用いられた内部電極構造と導電性バイアホールの配置を示す概略平面図である。
【図５−ｂ】本発明のさらに他の実施形態による積層型キャパシタに用いられた内部電極構造と導電性バイアホールの配置を示す概略断面図である。
【図５−ｃ】本発明のさらに他の実施形態による積層型キャパシタに用いられた内部電極構造と導電性バイアホールの配置を示す概略断面図である。
【図６】本発明の一実施形態による積層型キャパシタアレイに用いられた内部電極構造を示す概略平面図である。
【図７】本発明の他の実施形態による積層型キャパシタアレイに用いられた内部電極構造を示す概略平面図である。
【符号の説明】
【００７０】
３０  積層型キャパシタ
３１、４１、５１  （キャパシタ）本体
３１ａ、４１ａ，５１ａ，６１ａ、７１ａ  第１誘電体層
３１ｂ、４１ｂ、５１ｂ、６１ｂ、７１ｂ  第２誘電体層
３２、４２、５２、６２ａ、６２ｂ、６２ａ、６２ｂ、７２ａ、７２ｂ  第１内部電極
３２'、３３'、４２'、４３'、５２’、５３’、６２'ａ、６２'ｂ、６３'ａ、６３'ｂ、７２'ａ、７３'ａ  引出部
３２"、３３"、４２"、４３"、５２″、５３″、６２"ａ、６２"ｂ、６３"ａ、６３"ｂ、７２"ａ、７３"ａ  凹部
３３、４３、５３、６３ａ、６３ｂ、６３ａ、６３ｂ、７３ａ、７３ｂ  第２内部電極
３４、４４、５４、６４ａ、６４ｂ、７４ａ、７４ｂ  第１導電性バイアホール
３５、４５、５５、６５  第２導電性バイアホール
３６、４６、５６  第１外部端子
３７、４７、５７  第２外部端子
４１ａ，５１ａ  第１誘電体層
４１ｂ、５１ｂ  第２誘電体層
【図１−ａ】
2006165514.tif 000003
【図１−ｂ】
2006165514.tif 000004
【図２−ａ】
2006165514.tif 000005
【図２−ｂ】
2006165514.tif 000006
【図３−ａ】
2006165514.tif 000007
【図３−ｂ】
2006165514.tif 000008
【図３−ｃ】
2006165514.tif 000009
【図４−ａ】
2006165514.tif 000010
【図４−ｂ】
2006165514.tif 000011
【図４−ｃ】
2006165514.tif 000012
【図５−ａ】
2006165514.tif 000013
【図５−ｂ】
2006165514.tif 000014
【図５−ｃ】
2006165514.tif 000015
【図６】
2006165514.tif 000016
【図７】
2006165514.tif 000017