(57)【要約】【課題】  チップサイズを増大させることなく、メモリセルアレイの外部にダミーメモリセルを配置した半導体記憶装置を提供する。【解決手段】  半導体基板主面の内部領域に配置された内部メモリセルアレイと、内部領域に配置され、内部メモリセルアレイ内のメモリセルを選択するための行デコーダおよび列デコーダと、内部領域に配置され、内部メモリセルアレイ内の選択されたメモリセルへ情報を書き込み、または記憶情報を読み出すための周辺回路と、内部領域２５の外周領域に内部メモリセルアレイと隣接して配置され、内部メモリセルアレイと電気的に分離された外部メモリセルアレイとを有する。【選択図】  図１
2006041492.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板主面の内部領域に配置された内部メモリセルアレイと、
前記内部領域に配置され、前記内部メモリセルアレイ内のメモリセルを選択するための行デコーダおよび列デコーダと、
前記内部領域に配置され、前記内部メモリセルアレイ内の選択されたメモリセルへ情報を書き込み、または記憶情報を読み出すための周辺回路と、
前記内部領域の外周領域に前記内部メモリセルアレイと隣接して配置され、前記内部メモリセルアレイと電気的に分離された外部メモリセルアレイと
を具備すること特徴とする半導体記憶装置。
【請求項２】
前記内部メモリセルアレイ上に配置されるビット線、ワード線およびセレクト線と前記外部メモリセルアレイ上に配置されるビット線、ワード線およびセレクト線は、いずれも電気的に分離されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記外部メモリセルアレイの外周端と前記半導体基板主面の外周端とが一致していることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
半導体ウェーハ主面に格子状のダイシングラインパターンを形成する工程と、
前記ダイシングラインパターンで囲まれた矩形状格子にユニットパターンを形成する工程と、
前記ダイシングラインパターンに沿って切断し、前記ユニットパターンを個々に分離する工程とを具備し、
前記ユニットパターンは、前記矩形状格子の内部領域の一端部側に配置された内部メモリセルアレイパターンと、前記内部領域に前記内部メモリセルアレイパターンと隣接して配置された行デコーダおよび列デコーダパターンと、前記内部領域の他端部側に配置されて前記内部メモリセルアレイパターン内のメモリセルへ情報を書き込み、または記憶情報を読み出すための周辺回路パターンと、前記内部領域の外周領域に前記内部メモリセルアレイパターンと隣接して配置され、前記内部メモリセルアレイパターンと電気的に分離された外部メモリセルアレイパターンとを有し、一方向の前記矩形状格子には、前記周辺回路パターンの向きが交互に反対になるように配置され、前記一方向と直交する方向の前記矩形状格子には、前記周辺回路パターンの向きが同一となるように配置されていることを特徴とする半導体記憶装置の製造方法。
【請求項５】
半導体基板主面に形成され１辺が素子領域端面に接して配置されたメモリセルアレイと、
前記メモリセルアレイ内のメモリセルを選択するための行デコーダおよび列デコーダと、
前記１辺と対向する他辺に隣接して形成され、前記メモリセルアレイに電圧を供給する昇圧回路とを含む周辺回路と、
前記周辺回路に隣接して形成された接続パッドを具備し、
前記周辺回路はＭＩＭ型キャパシタを有し、前記ＭＩＭ型キャパシタの２つの金属層はそれぞれ異なるキャパシタ専用配線を介して異なる電圧印加端子に接続されていること特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係わり、特に集積化に好適な構造を有する半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置において、高集積化、低コスト化等を目的として回路の微細化が進められている。この微細化のためには、光リソグラフィにより形成されるパターンの微細化がまず必要となる。
【０００３】
パターンの微細化は、一般に縮小投影露光装置において短波長の光源と開口率ＮＡの大きな露光レンズを使用して解像度を高めることがおこなわれている。  
更に、解像度を高める技術として、ハーフトーン位相シフトレチクルの使用や、変形照明といった、いわゆる超解像技術が用いられるようになってきている。
【０００４】
上述したような超解像技術は、たとえば、半導体記憶装置のメモリセルアレイのような、周期的に配置されたパターンに対しては、非常に有効な技術である。しかしながら、メモリセルアレイの端部のように、非周期的なパターンに対しては、あまり有効な技術とはなり得ない。というのは、非周期的なパターンにおいては、光の回折や、光の干渉の様相が、周期的なパターンの場合とは異なるからである。
【０００５】
メモリセルアレイの内部と外部とではパターン密度に差があるので、内部にフォーカスすると外部はフォーカスが合わなくなり、両方を満足する領域が狭くなる。従って、露光量やフォーカスにズレが生じた場合、外部のメモリセルアレイのパターンは、その内部のメモリセルアレイのパターンと比べて、その寸法変動が大きくなってしまう。
【０００６】
そのため、メモリセルアレイの外部に位置するメモリセルを、電気的に使用しないダミーメモリセルとしている（例えば、特許文献１参照。）。
【０００７】
従来、電気的に使用しないダミーメモリセルは行デコーダまたは列デコーダには接続されていなかったが、メモリセルアレイのワード線およびビット線には共通接続されていた。そのため、ダミーメモリセルが機械的な損傷を受けた場合に、メモリセルアレイのリーク電流が増大する問題がある。
【０００８】
従って、ダミーメモリセルアレイの外周端はチップに分割する際に機械的な損傷が及ばない距離だけ半導体基板の外周端から離して配置されているので、チップサイズが増大するという問題がある。
【特許文献１】特開２００２−７６１４８号公報（６頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、チップサイズを増大させることなく、チップ内の有効面積を増加した、半導体記憶装置およびその製造方法、を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様の半導体記憶装置では、半導体基板主面の内部領域に配置された内部メモリセルアレイと、前記内部領域に配置され、前記内部メモリセルアレイ内のメモリセルを選択するための行デコーダおよび列デコーダと、前記内部領域に配置され、前記内部メモリセルアレイ内の選択されたメモリセルへ情報を書き込み、または記憶情報を読み出すための周辺回路と、前記内部領域の外周領域に前記内部メモリセルアレイと隣接して配置され、前記内部メモリセルアレイと電気的に分離された外部メモリセルアレイとを具備すること特徴としている。
【発明の効果】
【００１１】
本発明によれば、チップサイズを増大させることなく、チップ内の有効面積を増加した、半導体記憶装置が得られる。
【００１２】
これにより、チップサイズを増大させることなく、外部のメモリセルアレイをダミーメモリセルとしてチップの端部付近に配置することができる。  
従って、小型で信頼性の高い半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例について図面を参照しながら説明する。
【００１４】
（第一の実施例）
本発明の第一の実施例に係る半導体記憶装置について、図１乃至図３を用いて説明する。本実施例は浮遊ゲートを有する不揮発性半導体記憶装置の例であり、図１は不揮発性半導体記憶装置を示す図、図２はメモリセルアレイの要部を示す平面図、図３はメモリセルアレイの要部を示す断面図で、図３（ａ）は図２のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図３（ｂ）は図２のB−B線に沿って切断し、矢印方向に眺めた断面図である。
【００１５】
図１に示すように、本実施例の不揮発性半導体記憶装置１１は、半導体基板の主面に配置されたメモリセルアレイ１２、１３と、メモリセルアレイ１２、１３内のメモリセルを選択するための行デコーダ１４および列デコーダ１５、１６と、メモリセルアレイ１２、１３内の選択されたメモリセルへ情報を書き込み、または記憶情報を読み出すための周辺回路１７と、周辺回路１７を外部回路に電気的接続するための接続パッド１８とを有している。
【００１６】
メモリセルアレイ１２は、内部メモリセルアレイ２１と外部メモリセルアレイ２２を有し、外部メモリセルアレイ２２ａ、２２ｂ、２２ｃは、内部メモリセルアレイ２１の行デコーダ１４に隣接しない外周三方を取り囲むように配置されている。
【００１７】
同様に、メモリセルアレイ１３は、内部メモリセルアレイ２３と外部メモリセルアレイ２４を有し、外部メモリセルアレイ２４ａ、２４ｂ、２４ｃは、内部メモリセルアレイ２３の行デコーダ１４に隣接しない外周三方を取り囲むように配置されている。
【００１８】
外部メモリセルアレイ２２は、外部メモリセルアレイ２２のビット線またはワード線を内部メモリセルアレイ２１のビット線またはワード線に未接続にすることで、内部メモリセルアレイ２１から電気的に分離され、不活性化されている。
【００１９】
同様に、外部メモリセルアレイ２４は、外部メモリセルアレイ２４のビット線またはワード線を内部メモリセルアレイ２３のビット線またはワード線に未接続にすることで、内部メモリセルアレイ２３から電気的に分離され、不活性化されている。
【００２０】
更に、外部メモリセルアレイ２２ａ、２２ｂ、２４ａ、２４ｂは、破線で示す内部メモリセルアレイ２１、２３と、行デコーダ１４と、列デコーダ１５、１６と、周辺回路１７および接続パッド１８とが配置された電気的に活性な内部領域２５より外側に配置されている。
【００２１】
外部メモリセルアレイ２２ａ、２２ｂ、２４ａ、２４ｂの端部はチップ２６の端部と略等しい位置に配置されている。
【００２２】
上述した不揮発性半導体記憶装置１１においては、不揮発性半導体記憶装置１１を多数形成した半導体ウェーハをダイシングしてチップ２６に分割する際に、チップ２６の端部に配置された外部メモリセルアレイ２２ａ、２２ｂ、２４ａ、２４ｂにマイクロクラックやチッピングなどの機械的な損傷が生じる。
【００２３】
しかし、電気的に活性な内部領域２５は、チップ２６の端部よりダイシング時の機械的損傷が及ばないだけの距離Ｌ１、例えば２５μｍ程度離れているので、不揮発性半導体記憶装置１１の動作に支障を及ぼさない。
【００２４】
これにより、チップサイズを増大させることなく、外部メモリセルアレイ２２ａ、２２ｂ、２４ａ、２４ｂをダミーメモリセルとしてチップ２６の端部付近に配置することが可能である。
【００２５】
次に、メモリセルアレイ１２の角部２７について、内部メモリセルアレイ２１と外部メモリセルアレイ２２の構造を詳しく説明する。  
図２に示すように、角部２７のメモリセルアレイはビット線３１とワード線３２が互いに直交して配置され、直交部３３にメモリセルが形成されている。ビット線３１は列デコーダ１５に、ワード線３２は行デコーダ１４にそれぞれ接続されている。
【００２６】
ビット線３１上の一部分に、ビット線３１を金属配線（図示せず）を介してセンスアンプ（図示せず）に接続するためのビット線コンタクトホール３４が形成されている。  
ビット線コンタクトホール３４の両側には、２ｎ、例えば８本のワード線３２を単位とするメモリセルブロックを選択するためのセレクト線３５がワード線３２と平行に所定の間隔で配置されている。
【００２７】
電気的に活性な内部領域２５を境にしてビット線未配線部３６で、ビット線３１が外部メモリセルアレイ２２側の外部ビット線３１ａと内部メモリセルアレイ２１側の内部ビット線３１ｂとに分割されている。
【００２８】
同様に、ワード線未配線部３７で、ワード線３２が外部メモリセルアレイ２２側の外部ワード線３２ａと内部メモリセル２１側の内部ワード線３２ｂとに分割されている。
【００２９】
更に、セレクト線未配線部３８で、セレクト線３５が外部メモリセルアレイ２２側の外部セレクト線３５ａと内部メモリセル２１側の内部セレクト線３５ｂとに分割されている。
【００３０】
次に、図３に示すように、半導体基板のｐウェル領域４１の上部にビット線３１ａ、３１ｂがある。また、ビット線３１ａ、３１ｂ上には図示されていない上部表面ゲート絶縁膜を介して複数の浮遊ゲート４２がそれぞれ離間形成されている。浮遊ゲート４２上に図示しない絶縁膜を介して、制御ゲートとして動作するワード線３２ａ、３２ｂがそれぞれ形成されている。
【００３１】
電気的に活性な内部領域と電気的に不活性な外部領域の境界である２５を境にしてビット線未配線部３６で、離間対向したビット線３１ａと３１ｂの距離Ｌ２が広く設定されている。
【００３２】
ワード線未配線部３７で、ワード線３２が外部メモリセルアレイ２２側の外部ワード線３２ａと内部メモリセル２１側の内部ワード線３２ｂとに分割されている。
【００３３】
これにより、内部メモリセルアレイ２１、２３から外部メモリセルアレイ２２、２４を電気的に分離することが可能である。
【００３４】
次に、不揮発性半導体記憶装置１１の製造方法について説明する。図４は半導体ウェーハ上に転写するレチクル上のパターンを示す図、図５は不揮発性半導体装置１１がチップに分割された状態を示す図である。
【００３５】
図４に示すように、不揮発性半導体記憶装置１１を製造するための露光工程で用いられるレチクル５１は、基板、例えば石英ガラス基板と、基板主面に配置された格子状のダイシングライン領域５２、５３と、ダイシングライン領域５２、５３で囲まれた矩形状格子に配置されたユニットパターン５４を有している。以下、レチクルについて、図４に基づいて、図１を参照しながら説明する。
【００３６】
ユニットパターン５４には、ダイシングラインパターン５３、５２で囲まれた矩形状格子の内部領域２５の一端部側に内部メモリセルアレイ２１、２３が配置されている。内部領域２５には内部メモリセルアレイ２１、２３に隣接して行デコーダ１４および列デコーダ１５、１６パターンが配置されている。内部領域２５の他端部側には、内部メモリセルアレイ２１、２３内のメモリセルへ情報を書き込み、または記憶情報を読み出すための周辺回路１７パターンが配置されている。内部領域２５の外周領域には内部メモリセルアレイ２１、２３と電気的に分離された外部メモリセルアレイパターン２２、２４が内部メモリセルアレイ２１、２３パターンと隣接して配置されている。
【００３７】
一方向の矩形状格子には、周辺回路１７パターンの向きが交互に反対になるようにユニットパターン５４が配置され、一方向と直交する方向の矩形状格子には、周辺回路１７パターンの向きが同一となるようにユニットパターン５４が配置されている。
【００３８】
即ち、外部メモリセルアレイ２２ａは、隣接する矩形状格子中の外部メモリセルアレイ２４ａとダイシング幅Ｗだけ離間して対向している。
【００３９】
また、外部メモリセルアレイ２２ｂは、隣接する矩形状格子中の外部メモリセルアレイ２４ｂとダイシング幅Ｗだけ離間して対向している。
【００４０】
外部メモリセルアレイ２２ａ、２４ａが離間対向したダイシング領域および外部メモリセルアレイ２２ｂ、２４ｂが離間対向したダイシング領域には、外部メモリセルアレイ２２ａ、２２ｂ、２４ａ、２４ｂに連続したメモリセルアレイＣ、Ｄがそれぞれ形成されている。
【００４１】
ダイシング領域に形成されたメモリセルアレイＣ、Ｄは、内部メモリセルアレイ２１、２３と電気的に分離されているので、ダミーメモリセルである。
【００４２】
次に、縮小投影露光装置により半導体ウェーハ上にレチクル５１のパターンを転写し、周知のプロセスにより、不揮発性半導体記憶装置１１を形成した。
【００４３】
最後に、図５に示すように、不揮発性半導体記憶装置１１を多数形成した半導体ウェーハをダイシングブレードによりダイシングライン５２、５３に沿って切断することにより、チップ２６が得られる。
【００４４】
以上説明したように、本発明の第一の実施例に係る不揮発性半導体記憶装置１１では、外部メモリセルアレイ２２、２４を内部メモリセルアレイ２１、２３から電気的に分離し、且つ電気的に活性な内部領域２５の外側に配置したので、チップ２６に分割する際に外部メモリセルアレイ２２、２４に損傷が発生しても、内部メモリセルアレイ２１、２３の動作に支障を及ぼさない。
【００４５】
そのため、チップサイズを増大させることなく、外部メモリセルアレイ２２、２４をダミーメモリセルとしてチップの端部付近に配置することができる。  
従って、小型で信頼性の高い不揮発性半導体記憶装置を提供することができる。
【００４６】
（第二の実施例）
次に本発明の第二の実施例について図面を参照して詳細に説明する。本第二の実施例は第一の実施例の図１に図示した周辺回路１７の構成に関する。なお、本実施例に関しては、不揮発性半導体記憶装置のレイアウトは図１に示したものに限ることはなく、図６に示したものでも適用可能である。また、これらのレイアウトに限定されるものではない。
【００４７】
図６に示したレイアウトを,図１に示したレイアウトと比較して説明する。図１と同一の部分には同一の符号を付す。図１と同様の部分については説明を省略する。図６に示したレイアウトでは、メモリセルアレイは内部メモリセルアレイ２１のみがある。外部メモリセルアレイ２２はない。行デコーダ４は内部メモリセル（図中メモリセル２１）の外側にある。ほかは、図１と変わりはない。
【００４８】
本実施形態の周辺回路部の拡大図を図７に模式的に示す。回路専用領域５０と配線専用領域５１が交互に配置されている。ここで、回路専用領域はメモリセルを制御する各種の制御回路、電源回路、昇圧回路などにより構成されている。一方、配線専用領域には回路専用領域の各回路を接続する配線が形成されている。
【００４９】
すなわち、回路専用領域のシリコン基板上には回路用のトランジスタが多く形成されている。一方、配線専用領域にはシリコン基板上に形成されたトランジスタ等の能動素子は少なく、上層配線層が形成されている領域が多い。
【００５０】
配線専用領域の配線状態を、周辺回路領域の一部を抜き出して、模式的に図８に示す。ここに示すように、配線専用領域には図上の縦方向、すなわち、図６のメモリセル部からパッド配列部に向かう方向に平行に、配線５２が形成されている。これらの配線は、図中横方向に配置された、前記配線５２とは別の配線層に形成されている、横方向配線５５，５６などと、主に配線専用領域で、コンタクトホール５７を介して電気的に接続されている。横方向配線５５，５６などは前記配線５２とは別の配線層に形成されている。
【００５１】
次に電源間に配置される、電源間キャパシタについて説明する。周辺回路部に配置されたＶｄｄ，Ｖｓｓ等の電源ノードから発した電圧は配線５６,５７等を介して回路に印加される。この間の配線抵抗は極力低抵抗になるように設計する必要があるが、半導体装置自体を縮小するためには配線幅を細くすることが避けられず、配線抵抗は大きくなる場合がある。
【００５２】
これらの配線抵抗は、大きな過渡電流が流れた場合には、一時的な電源電圧降下を引き起こす場合がある。これらの電源電圧降下があると回路の誤作動が発生する場合があり、好ましくない。このような電圧降下を防止する方策として、電源間にキャパシタを設けることが行われている。
【００５３】
本実施例では、図９に示すようにこのキャパシタ６０を前記配線専用領域５１内に配置した。このキャパシタは例えば、シリコン基板の拡散層上に絶縁膜を介してポリシリコン層を積層したいわゆるＭＩＭ構造のキャパシタでよい。しかし、このようなキャパシタを回路専用領域に配置する場合にはその領域にほかのトランジスタ等を形成することができず、キャパシタ用の領域が独立して必要になる。
【００５４】
一方、本実施例では、配線専用領域にキャパシタは設置可能である一方、その上部には電気的に離間して配線を形成することが可能である。従って、新規にキャパシタ用の配置領域を確保する必要がない。例えば、図８の回路専用領域５０Ａ，５０Ｂにはさまれた配線専用領域５１上には上層配線５２が形成されている。
【００５５】
一方、この領域のシリコン基板表面について、図９に対応する５０Ａ，５０Ｂとその間の５１を示す。５０Ａ，５０Ｂの互いに対向する領域に、Ｖｄｄ，Ｖｓｓ端子が配置されている。その間の配線専用領域５１上のシリコン表面に、ＭＩＭ型キャパシタ６０が形成されている。
【００５６】
６０はＶｄｄ，Ｖｓｓ両端子間にそれぞれの端子に電気的に接続して配置されている。一方、上層配線５２とは接続されていない。これにより、同一のシリコン基板領域上の領域に、独立に機能する、配線５２と電源間キャパシタ５１を形成することができる。
【００５７】
（第三の実施例）
次に本発明の第三の実施例に付き図面を用いて説明する。なお、第一の実施例、第二の実施例と同一の部分には同一の符号を付して説明を省略する。
【００５８】
図１０に、第二の実施例の図８と同様に周辺回路部の一部を図示する。図8とほぼ同様であるが、５０Ａ，５０Ｂ間の５１領域に、５０Ａ側、５０Ｂ側に沿ってそれぞれ、新規の配線５４，５３が配置されている。
【００５９】
一方、図１１に、第二の実施例の図１０と同様に図１０のシリコン基板表面部の概要を示す。図１１では図１０と異なり、ＶｄｄノードとＶｓｓノードが位置的に対向していない。また、Ｖｓｓノードは５１中のキャパシタ６０と対向しているが、Ｖｄｄはキャパシタ６０と対向していない。
【００６０】
このような場合、上記の実施例２では、Ｖｄｄ，Ｖｓｓ間にキャパシタを接続することができなかった。本実施例３では、ＶｄｄノードをＶｄｄ専用配線５４に接続し、５４からキャパシタに接続する。同様にＶｓｓノードをＶｓｓ専用配線５５に接続し、５５からキャパシタに接続する。この実施例では、５４，５５は周辺回路部の上部から下部まで連続して形成されているためＶｄｄノードとＶｓｓノードが離間していても、また、キャパシタが、ＶｄｄノードとＶｓｓノードと対向していなくても、キャパシタを接続することが可能である。
【００６１】
図１２は図１１のキャパシタ６０部分の断面概要図である。図１１のキャパシタ６０は５４に接続される下部電極５１１と５３に接続される上部電極５１２と、その間の絶縁膜５１０Ｂから構成される。ここで、５１２は図３の制御ゲート３２と、５１１は図３の浮遊ゲート４２とそれぞれ対応している。すなわち、１２は図３の制御ゲート３２と、５１１は図３の浮遊ゲート４２とそれぞれほぼ同一の厚さであり、ほぼ同一の材質である。従って、このキャパシタは図３のメモリセルアレイと同時に形成することが可能であり、製造工程が増加することがない。
【００６２】
また、図１１のキャパシタ６０の54に接続される層に図１２のウェル５１０を、53に接続される層に下部電極５１１を、それぞれ用いても良い。この場合も、５１０は図３のビット線３１と、５１１は図３の浮遊ゲート４２とそれぞれ対応している。すなわち、５１０は図３のビット線３１と、５１１は図３の浮遊ゲート４２とそれぞれほぼ同一の厚さであり、ほぼ同一の材質である。従って、このキャパシタは図３のメモリセルアレイと同時に形成することが可能であり、製造工程が増加することがない。
【００６３】
上述した各実施例においては、２つのメモリセルアレイを有する不揮発性半導体記憶装置の場合について説明したが、本発明はこれに限定されるものではなく、更に多くのメモリセルを有する不揮発性半導体記憶装置に適用しても構わない。
【００６４】
また、ダミーメモリセルアレイを有する他の半導体記憶装置、例えばＤＲＡＭ（Dynamic Random Access Memory）に適用しても構わない。
【００６５】
以上の本発明の各実施例には、下記の半導体記憶装置が開示されている。
【００６６】
半導体基板主面の内部領域に配置された内部メモリセルアレイと、前記内部領域に配置され、前記内部メモリセルアレイ内のメモリセルを選択するための行デコーダおよび列デコーダと、前記内部領域に配置され、前記内部メモリセルアレイ内の選択されたメモリセルへ情報を書き込み、または記憶情報を読み出すための周辺回路と、前記内部領域の外周領域に前記内部メモリセルアレイと隣接して配置され、前記内部メモリセルアレイと電気的に分離された外部メモリセルアレイとを具備すること特徴とする半導体記憶装置。
【００６７】
さらに、前記内部メモリセルアレイ上に配置されるビット線、ワード線およびセレクト線と前記外部メモリセルアレイ上に配置されるビット線、ワード線およびセレクト線は、いずれも電気的に分離されていることを特徴とする半導体記憶装置。
【００６８】
さらに、前記外部メモリセルアレイの外周端と前記半導体基板主面の外周端とが一致していることを特徴とする半導体記憶装置。
【００６９】
また、以上の本発明の各実施例には、下記の半導体記憶装置の製造方法が開示されている。
【００７０】
半導体ウェーハ主面に格子状のダイシングラインパターンを形成する工程と、前記ダイシングラインパターンで囲まれた矩形状格子にユニットパターンを形成する工程と、前記ダイシングラインパターンに沿って切断し、前記ユニットパターンを個々に分離する工程とを具備し、前記ユニットパターンは、前記矩形状格子の内部領域の一端部側に配置された内部メモリセルアレイパターンと、前記内部領域に前記内部メモリセルアレイパターンと隣接して配置された行デコーダおよび列デコーダパターンと、前記内部領域の他端部側に配置されて前記内部メモリセルアレイパターン内のメモリセルへ情報を書き込み、または記憶情報を読み出すための周辺回路パターンと、前記内部領域の外周領域に前記内部メモリセルアレイパターンと隣接して配置され、前記内部メモリセルアレイパターンと電気的に分離された外部メモリセルアレイパターンとを有し、一方向の前記矩形状格子には、前記周辺回路パターンの向きが交互に反対になるように配置され、前記一方向と直交する方向の前記矩形状格子には、前記周辺回路パターンの向きが同一となるように配置されていることを特徴とする半導体記憶装置の製造方法。
【００７１】
また、以上の本発明の各実施例には、下記の半導体記憶装置が開示されている。
【００７２】
半導体基板主面に形成され１辺が素子領域端面に接して配置されたメモリセルアレイと、前記メモリセルアレイ内のメモリセルを選択するための行デコーダおよび列デコーダと、前記１辺と対向する他辺に隣接して形成され、前記メモリセルアレイに電圧を供給する昇圧回路とを含む周辺回路と、前記周辺回路に隣接して形成された接続パッドを具備し、
前記周辺回路はキャパシタを有し、前記キャパシタはキャパシタ配線を介して電圧印加端子に接続されていること特徴とする半導体記憶装置。
【００７３】
また、以上の本発明の各実施例には、下記のレティクルが開示されている。
【００７４】
基板と、前記基板主面に配置された格子状のダイシングラインパターンと、前記ダイシングラインパターンで囲まれた矩形状格子の内部領域の一端部側に内部メモリセルアレイパターンが配置され、前記内部領域に前記内部メモリセルアレイと隣接して行デコーダおよび列デコーダパターンが配置され、前記内部領域の他端部側に、前記内部メモリセルアレイ内のメモリセルへ情報を書き込み、または記憶情報を読み出すための周辺回路パターンが配置され、前記内部領域の外周領域に前記内部メモリセルアレイと電気的に分離された外部メモリセルアレイパターンが前記内部メモリセルアレイパターンと隣接して配置されたユニットパターンとを具備し、一方向の前記矩形状格子には、前記周辺回路パターンの向きが交互に反対になるように前記ユニットパターンが配置され、前記一方向と直交する方向の前記矩形状格子には、前記周辺回路パターンの向きが同一となるように前記ユニットパターンが配置されていることを特徴とするレチクル。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施例に係る不揮発性半導体記憶装置を示す図。
【図２】本発明の実施例に係る角部のメモリセルアレイを示す平面図。
【図３】本発明の実施例に係る角部のメモリセルアレイを示す断面図で、図３（ａ）は図２のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図３（ｂ）は図２のＢ−Ｂ線に沿って切断し、矢印方向に眺めた断面図。
【図４】本発明の実施例に係るメモリセルアレイを半導体基板上に転写するレチクル上のパターンを示す図。
【図５】本発明の実施例に係る不揮発性半導体記憶装置がチップに分割された状態を示す図。
【図６】本発明の第二の実施例にかかる不揮発性半導体記憶装置を示す図。
【図７】本発明の第二の実施例にかかる不揮発性半導体記憶装置の周辺回路を示す図。
【図８】本発明の第二の実施例にかかる不揮発性半導体記憶装置の周辺回路の一部を示す図。
【図９】本発明の第二の実施例にかかる不揮発性半導体記憶装置の周辺回路のキャパシタ説明する図。
【図１０】本発明の第三の実施例にかかる不揮発性半導体記憶装置の周辺回路の一部を示す図。
【図１１】本発明の第三の実施例にかかる不揮発性半導体記憶装置の周辺回路のキャパシタを説明する図。
【図１２】図１１のキャパシタの断面概要図。
【符号の説明】
【００７６】
１１  不揮発性半導体記憶装置
１２、１３  メモリセルアレイ
１４  行デコーダ
１５、１６  列デコーダ
１７  周辺回路
１８  接続パッド
２１、２３  内部メモリセルアレイ
２２、２４  外部メモリセルアレイ
２５  内部領域
２６  チップ
２７  角部
【図１】
2006041492.tif 000003
【図２】
2006041492.tif 000004
【図３】
2006041492.tif 000005
【図４】
2006041492.tif 000006
【図５】
2006041492.tif 000007
【図６】
2006041492.tif 000008
【図７】
2006041492.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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