(57)【要約】【課題】  高いＯＮ電流を有し、しかも消費電力の低いＣＭＯＳ回路を実現するためのＭＩＳトランジスタ構造を提供する。【解決手段】  ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）とｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のそれぞれのゲート絶縁膜５は、酸化ハフニウム膜で構成されている。また、ゲート電極１８は、ゲート絶縁膜５と接する領域の近傍において、Ｐｔ原子に対するＳｉ原子の比がほぼ１（ＰｔＳｉx：ｘ＝１）のＰｔシリサイド膜で構成されている。ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極１７は、ゲート絶縁膜５と接する領域の近傍において、Ｐｔ原子に対するＳｉ原子の比が１未満（ＰｔＳｉx：ｘ＜１）のＰｔシリサイド膜で構成され、ゲート電極１７のフェルミレベルピニングが抑制されている。【選択図】  図１２
2006108355.tif 000002
【特許請求の範囲】
【請求項１】
単結晶シリコンからなる半導体基板の主面の第１領域にｎチャネル型ＭＩＳトランジスタが形成され、前記主面の第２領域にｐチャネル型ＭＩＳトランジスタが形成された半導体装置であって、
前記ｎチャネル型ＭＩＳトランジスタおよび前記ｐチャネル型ＭＩＳトランジスタのそれぞれは、ハフニウム酸化物を主体として含むゲート絶縁膜上に、シリコン膜とメタル膜とを固相反応させて形成したメタルシリサイド膜で構成されたゲート電極を備え、
前記ｎチャネル型ＭＩＳトランジスタのゲート電極を構成する前記メタルシリサイド膜は、前記ゲート絶縁膜と接する領域の近傍において、メタル原子に対するシリコン原子の比がほぼ１であり、
前記ｐチャネル型ＭＩＳトランジスタのゲート電極を構成する前記メタルシリサイド膜は、前記ゲート絶縁膜と接する領域の近傍において、メタル原子に対するシリコン原子の比が、前記ｎチャネル型ＭＩＳトランジスタの前記比よりも小さいことを特徴とする半導体装置。
【請求項２】
前記メタル膜は、プラチナ膜、ニッケル膜、ルテニウム膜およびイリジウム膜からなる群より選ばれたいずれか一種のメタル膜であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記メタル膜は、プラチナ膜であることを特徴とする請求項２記載の半導体装置。
【請求項４】
単結晶シリコンからなる半導体基板の主面の第１領域にｎチャネル型ＭＩＳトランジスタが形成され、前記主面の第２領域にｐチャネル型ＭＩＳトランジスタが形成された半導体装置であって、
前記ｎチャネル型ＭＩＳトランジスタは、ハフニウム酸化物を主体として含むゲート絶縁膜上に、シリコン膜と第１メタル膜とを固相反応させて形成した第１メタルシリサイド膜で構成されたゲート電極を備え、
前記ｐチャネル型ＭＩＳトランジスタは、ハフニウム酸化物を主体として含むゲート絶縁膜上に、シリコン膜と第２メタル膜とを固相反応させて形成した第２メタルシリサイド膜で構成されたゲート電極を備え、
前記ｎチャネル型ＭＩＳトランジスタのゲート電極を構成する前記第１メタルシリサイド膜は、前記ゲート絶縁膜と接する領域の近傍において、第１メタル原子に対するシリコン原子の比がほぼ１であり、
前記ｐチャネル型ＭＩＳトランジスタのゲート電極を構成する前記第２メタルシリサイド膜は、前記ゲート絶縁膜と接する領域の近傍において、第２メタル原子に対するシリコン原子の比が１未満であることを特徴とする半導体装置。
【請求項５】
前記第１メタル膜は、プラチナ膜、ニッケル膜、ルテニウム膜およびイリジウム膜からなる群より選ばれたいずれか一種のメタル膜であり、前記第２メタル膜は、前記群より選ばれたいずれか一種のうち、前記第１メタル膜を構成する元素とは異なる元素で構成されたメタル膜であることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１メタル膜は、ニッケル膜であり、前記第２メタル膜は、プラチナ膜であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記ゲート絶縁膜は、ＨｆＯ、Ｈｆ-Ｓｉ-Ｏ、Ｈｆ-Ｓｉ-Ｏ-Ｎ、Ｈｆ-Ａｌ-ＯおよびＨｆ-Ａｌ-Ｏ-Ｎからなる群より選択された少なくとも一種のハフニウム酸化物を主体として含むことを特徴とする請求項１記載の半導体装置。
【請求項８】
単結晶シリコンからなる半導体基板の主面の第１領域にｎチャネル型ＭＩＳトランジスタを形成し、前記主面の第２領域にｐチャネル型ＭＩＳトランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面に、ハフニウム酸化物を主体として含むゲート絶縁膜を形成する工程、
（ｂ）前記第１領域の前記ゲート絶縁膜上に前記ｎチャネル型ＭＩＳトランジスタの第１シリコンゲート電極を形成し、前記第２領域の前記ゲート絶縁膜上に前記ｐチャネル型ＭＩＳトランジスタの第２シリコンゲート電極を形成する工程、
（ｃ）前記半導体基板の主面上に、前記第１および第２シリコンゲート電極よりも厚い膜厚の第１絶縁膜を堆積した後、前記第１絶縁膜の表面を平坦化することにより、前記第１および第２シリコンゲート電極のそれぞれの表面を、前記第１絶縁膜の表面に露出させる工程、
（ｄ）前記第１絶縁膜の表面に露出した前記第１および第２シリコンゲート電極のそれぞれをエッチングすることによって、前記第１および第２シリコンゲート電極のそれぞれの表面を前記第１絶縁膜の表面よりも下方に後退させる工程、
（ｅ）前記工程（ｄ）の後、前記第１および第２シリコンゲート電極のそれぞれの上部に、前記第１シリコンゲート電極の膜厚とほぼ同じ膜厚を有するメタル膜を積層する工程、
（ｆ）前記第１シリコンゲート電極の上部に積層された前記メタル膜の上部を第２絶縁膜で選択的に覆った後、前記第２シリコンゲート電極の上部に積層された前記メタル膜の上部に、さらにメタル膜を積層する工程、
（ｇ）前記半導体基板を加熱し、前記第１および第２シリコンゲート電極のそれぞれと前記メタル膜とを固相反応させることにより、
前記ゲート絶縁膜と接する領域の近傍において、メタル原子に対するシリコン原子の比がほぼ１のメタルシリサイド膜からなる前記ｎチャネル型ＭＩＳトランジスタのゲート電極を形成し、
前記ゲート絶縁膜と接する領域の近傍において、メタル原子に対するシリコン原子の比が前記ｎチャネル型ＭＩＳトランジスタの前記比よりも小さいメタルシリサイド膜からなる前記ｐチャネル型ＭＩＳトランジスタのゲート電極を形成する工程、
を含む半導体装置の製造方法。
【請求項９】
前記工程（ｆ）において積層する前記メタル膜の膜厚は、前記工程（ｅ）において積層する前記メタル膜の膜厚の２倍以上であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｆ）において積層する前記メタル膜の膜厚は、前記工程（ｅ）において積層する前記メタル膜の膜厚の４倍以上であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｅ）において積層する前記メタル膜の膜厚と、前記工程（ｆ）において積層する前記メタル膜の膜厚とを合わせた膜厚は、前記第２シリコンゲート電極の膜厚の１０倍以上であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１２】
前記メタル膜は、プラチナ膜、ニッケル膜、ルテニウム膜およびイリジウム膜からなる群より選ばれたいずれか一種のメタル膜であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１３】
前記メタル膜は、プラチナ膜であることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記ゲート絶縁膜は、前記工程（ｂ）の直前に形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１５】
前記ゲート絶縁膜は、ＨｆＯ、Ｈｆ-Ｓｉ-Ｏ、Ｈｆ-Ｓｉ-Ｏ-Ｎ、Ｈｆ-Ａｌ-ＯおよびＨｆ-Ａｌ-Ｏ-Ｎからなる群より選択された少なくとも一種のハフニウム酸化物を主体として含むことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｅ）は、
（ｅ−１）前記第１シリコンゲート電極の上部に、第１メタル膜を積層する工程、
（ｅ−２）前記第２シリコンゲート電極の上部に、第２メタル膜を積層する工程、
を含み、
前記工程（ｆ）において、前記第２メタル膜の上部にさらに積層する前記メタル膜は、第２メタル膜であり、
前記第１メタル膜と前記第２メタル膜は、互いに異なる元素で構成され、
前記第２メタル膜の膜厚は、前記第２シリコンゲート電極の３倍以上であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１７】
前記第１メタル膜は、ニッケル膜またはチタン膜であり、前記第２メタル膜は、プラチナ膜であることを特徴とする請求項１６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、Ｈｆ（ハフニウム）系ゲート絶縁膜上にゲート電極を形成したｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタでＣＭＯＳ回路を構成する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を構成するｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタは、ゲート絶縁膜材料として酸化シリコン膜を用い、このゲート酸化膜上に形成されるゲート電極材料として、多結晶シリコン膜、あるいは多結晶シリコン膜上にＷ（タングステン）シリサイド膜やＣｏ（コバルト）シリサイド膜などのメタルシリサイド膜を重ねた積層膜（ポリサイド膜）を用いている。
【０００３】
そして、ｎチャネル型ＭＩＳトランジスタのゲート電極を構成する多結晶シリコン膜にｎ型不純物（リン、ヒ素など）を導入し、ゲート電極の仕事関数（フェルミ準位）をＳｉの伝導帯近傍（４．０５ｅＶ近傍）に設定することによって、しきい値電圧の低下を図っている。一方、ｐチャネル型ＭＩＳトランジスタのゲート電極を構成する多結晶シリコン膜にはｐ型不純物（ホウ素など）を導入し、ゲート電極の仕事関数をＳｉの価電子帯近傍（５．１７ｅＶ近傍）に設定することによって、しきい値電圧の低下を図っている。
【０００４】
ところが、近年、半導体集積回路を構成するＭＩＳトランジスタの微細化に伴って、ゲート酸化膜の薄膜化が急速に進んでいることから、ＭＩＳトランジスタをＯＮ状態にするためにゲート電極に電圧を印加した際、ゲート酸化膜界面近傍のゲート電極（多結晶シリコン膜）内に生じる空乏化の影響が次第に顕著になり、ゲート酸化膜の膜厚が見かけ上厚くなる結果、ＯＮ電流の確保が難しくなり、トランジスタの動作速度の低下が顕著になってきた。
【０００５】
また、ゲート酸化膜の膜厚が薄くなると、ダイレクトトンネリングと呼ばれる量子効果によって電子がゲート酸化膜中を通り抜けるようになるために、リーク電流が増大する。さらに、ｐチャネル型ＭＩＳトランジスタにおいては、ゲート電極（多結晶シリコン膜）中のホウ素がゲート酸化膜を通じて基板に拡散し、チャンネル領域の不純物濃度を高めるために、しきい値電圧が変動する。
【０００６】
そこで、ゲート絶縁膜材料を酸化シリコンよりも誘電率の高い絶縁材料（高誘電体材料）に置き換えると共に、ゲート電極材料を多結晶シリコン（またはポリサイド）からメタルシリサイドあるいはメタルに置き換える検討が進められている（例えば特許文献１〜５参照）。
【０００７】
これは、ゲート絶縁膜を高誘電体膜で構成した場合、酸化シリコン膜厚換算容量が同じであっても、実際の物理膜厚を（高誘電体膜の誘電率/酸化シリコン膜の誘電率）倍だけ厚くできるので、結果としてリーク電流を低減することができるからである。高誘電体材料としては、Ｈｆ（ハフニウム）酸化物やＺｒ（ジルコニウム）酸化物といった種々の金属酸化物が検討されている。
【０００８】
また、多結晶シリコンを含まない材料でゲート電極を構成することにより、前述した空乏化の影響によるＯＮ電流の低減や、ゲート電極から基板へのホウ素漏れといった問題も回避することができる。
【０００９】
特許文献１〜３には、ｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタを形成する場合において、ゲート絶縁膜に前提としてシリコン系ゲート絶縁膜、さらに付加的に高誘電体膜を形成した後、Ｐｔ（プラチナ）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ｃｏ、Ｔａ（タンタル）、Ｚｒのような金属膜を堆積し、一方の金属膜をマスクしてもう一方の金属膜にシリコンをイオン注入することにより金属シリサイドを形成し、金属膜の電極と金属シリサイド膜の電極をそれぞれ形成してｐチャネル型ＭＩＳトランジスタとｎチャネル型トランジスタを形成する方法の開示があり、ｐチャネル型ＭＩＳトランジスタには高い仕事関数の材料を、ｎチャネル型ＭＩＳトランジスタには低い仕事関数の材料を用いることが開示されている。また、特許文献１〜３のＦｉｇ．１２、Ｆｉｇ．１３には第１ゲート電極と第２ゲート電極をそれぞれ金属シリサイドで形成する場合において、第１ゲート電極の金属シリサイドへのシリコンのイオン注入量を第２ゲート電極へのシリコンのイオン注入量に比べて小さくすることにより第２ゲート電極の仕事関数を大きくすることが開示されている。
【００１０】
また、特許文献３〜５には、金属の仕事関数のリストが示されている。なお、このリストに示された仕事関数の測定方法は、金属膜の仕事関数を直接測定したものかと推測される。
【００１１】
酸化シリコン膜や酸窒化シリコン膜のようなシリコン系ゲート絶縁膜上に形成したゲート電極の仕事関数は、比較的そのまま電気特性に反映される。しかしながら、Ｈｆ系酸化物に代表される高誘電率材料をゲート絶縁膜に用いた場合、シリコン系ゲート絶縁膜を用いた場合と比較して実効的に仕事関数が変化することが知られており、フェルミレベルピニングとして解釈されている(非特許文献１)。
【特許文献１】特開２００４−１５８５９３号公報
【特許文献２】特開２００４−１５２９９５号公報
【特許文献３】米国特許公開２００４／００６５９３０Ａ１号公報
【特許文献４】米国特許第６，４７５，９０８  Ｂ１号公報
【特許文献５】米国特許第６，７５０，５１９  Ｂ２号公報
【非特許文献１】IEEE TRANSACTIONS ON ELECTRON DEVICES、VOL.51、No.6、JUNE 2004、pp.971-984
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ＣＭＯＳ回路は、低消費電力設計が重要であり、そのためにはｎチャネル型ＭＩＳトランジスタとｐチャネル型ＭＩＳトランジスタのそれぞれのしきい値電圧を低減する必要がある。
【００１３】
そこで、ゲート絶縁膜材料をＨｆ酸化物のような高誘電体材料で構成し、かつゲート電極材料をメタルシリサイドあるいはメタルに置き換えるに際しても、ｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタにおいて、それぞれに適した仕事関数を有するゲート電極材料を選択し、しきい値電圧の上昇を抑えることが要求される。
【００１４】
ところが、前記の従来技術は、ゲート絶縁膜を酸化シリコン膜から高誘電体膜に置き換えた場合、高誘電体膜上に形成されるメタルシリサイドの仕事関数が実効的に変動するフェルミレベルピニングについてはまったく考慮されていなかった。
【００１５】
例えば、前記特許文献１（特開２００４−１５８５９３号公報）は、ハフニウム酸化膜からなるゲート絶縁膜上にＷ（タングステン）膜と白金シリサイド膜との積層膜からなるゲート電極を形成したｐチャネルＭＩＳＦＥＴを開示している。そして、「白金シリサイド及びタングステンの仕事関数は共に４．８−４．９ｅＶ程度のため、ｐチャネルＭＩＳＦＥＴのゲート電極として適切な値となる」（明細書段落００３８欄参照）と説明している。
【００１６】
しかし、本発明者の検討によると、ハフニウム系ゲート絶縁膜上にＰｔＳｉやＮｉＳｉのようなメタルシリサイドからなるゲート電極を形成した場合に、シリコン系ゲート絶縁膜上に形成した場合と比較して、フェルミレベルピニングによる実効的な仕事関数の低下が観測された。例えば、Ｐｔシリサイドからなるゲート電極の場合、酸化シリコン膜上では４．８−４．９ｅＶの仕事関数を有するのに対し、酸化ハフニウム膜上では実効的に４．５−４．６ｅＶとなり、Ｓｉの伝導帯方向へのフェルミレベルピニングが認められた。従って、酸化ハフニウム膜で構成されたゲート絶縁膜を有するｐチャネル型ＭＩＳトランジスタのゲート電極をＰｔシリサイド膜で構成した場合は、ｐチャネル型ＭＩＳトランジスタのしきい値電圧が上昇するので、ＣＭＯＳ回路の低消費電力設計が困難となる。
【００１７】
また、Ｎｉシリサイドからなるゲート電極の場合は、酸化シリコン膜上では４．６−４．７ｅＶの仕事関数が、酸化ハフニウム膜上では実効的に４．４−４．５ｅＶとなり、やはりＳｉの伝導帯方向へのシフト（フェルミレベルピニング）が認められた。すなわち、酸化ハフニウム膜で構成されたゲート絶縁膜を有するｐチャネル型ＭＩＳトランジスタのゲート電極をＮｉシリサイド膜で構成した場合も、ｐチャネル型ＭＩＳトランジスタのしきい値電圧が上昇するので、ＣＭＯＳ回路の低消費電力設計が困難となる。
【００１８】
また、金属膜にシリコンをイオン注入して金属シリサイド膜を形成する従来技術の場合、シリコンの注入量によっては金属膜の剥離や破裂等の問題が生じる。さらに、金属膜以外の絶縁領域にシリコンが大量に注入されると、絶縁膜の絶縁性が低下するという問題も生じる。
【００１９】
本発明の目的は、高いＯＮ電流を有し、しかも消費電力の低いＣＭＯＳ回路を実現する技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
本発明は、単結晶シリコンからなる半導体基板の主面の第１領域にｎチャネル型ＭＩＳトランジスタが形成され、前記主面の第２領域にｐチャネル型ＭＩＳトランジスタが形成された半導体装置において、前記ｎチャネル型ＭＩＳトランジスタおよび前記ｐチャネル型ＭＩＳトランジスタのそれぞれは、ハフニウム酸化物を主体として含むゲート絶縁膜上に、シリコン膜とメタル膜とを固相反応させて形成したメタルシリサイド膜で構成されたゲート電極を備え、前記ｎチャネル型ＭＩＳトランジスタのゲート電極を構成する前記メタルシリサイド膜は、前記ゲート絶縁膜と接する領域の近傍において、メタル原子に対するシリコン原子の比がほぼ１であり、前記ｐチャネル型ＭＩＳトランジスタのゲート電極を構成する前記メタルシリサイド膜は、前記ゲート絶縁膜と接する領域の近傍において、メタル原子に対するシリコン原子の比が、前記ｎチャネル型ＭＩＳトランジスタの前記比よりも小さいものである。
【００２３】
また、本発明は、上記半導体装置を次のような工程によって製造するものである。
（ａ）前記半導体基板の主面に、ハフニウム酸化物を主体として含むゲート絶縁膜を形成する工程、
（ｂ）前記第１領域の前記ゲート絶縁膜上に前記ｎチャネル型ＭＩＳトランジスタの第１シリコンゲート電極を形成し、前記第２領域の前記ゲート絶縁膜上に前記ｐチャネル型ＭＩＳトランジスタの第２シリコンゲート電極を形成する工程、
（ｃ）前記半導体基板の主面上に、前記第１および第２シリコンゲート電極よりも厚い膜厚の第１絶縁膜を堆積した後、前記第１絶縁膜の表面を平坦化することにより、前記第１および第２シリコンゲート電極のそれぞれの表面を、前記第１絶縁膜の表面に露出させる工程、
（ｄ）前記第１絶縁膜の表面に露出した前記第１および第２シリコンゲート電極のそれぞれをエッチングすることによって、前記第１および第２シリコンゲート電極のそれぞれの表面を前記第１絶縁膜の表面よりも下方に後退させる工程、
（ｅ）前記工程（ｄ）の後、前記第１および第２シリコンゲート電極のそれぞれの上部に、前記第１および第２シリコンゲート電極の膜厚とほぼ同じ膜厚を有するメタル膜を積層する工程、
（ｆ）前記第１シリコンゲート電極の上部に積層された前記メタル膜の上部を第２絶縁膜で選択的に覆った後、前記第２シリコンゲート電極の上部に積層された前記メタル膜の上部に、さらにメタル膜を積層する工程、
（ｇ）前記半導体基板を加熱し、前記第１および第２シリコンゲート電極のそれぞれと前記メタル膜とを固相反応させることにより、
前記ゲート絶縁膜と接する領域の近傍において、メタル原子に対するシリコン原子の比がほぼ１のメタルシリサイド膜からなる前記ｎチャネル型ＭＩＳトランジスタのゲート電極を形成し、
前記ゲート絶縁膜と接する領域の近傍において、メタル原子に対するシリコン原子の比が前記ｎチャネル型ＭＩＳトランジスタの前記比よりも小さいメタルシリサイド膜からなる前記ｐチャネル型ＭＩＳトランジスタのゲート電極を形成する工程。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
ｎチャネル型ＭＩＳトランジスタのゲート電極を、メタル原子に対するシリコン原子の比が約１のメタルシリサイド膜で構成し、ｐチャネル型ＭＩＳトランジスタのゲート電極を、メタル原子に対するシリコン原子の比が１未満のメタルシリサイド膜で構成することにより、ｐチャネル型ＭＩＳトランジスタのしきい値電圧の上昇を抑制することができるので、高いＯＮ電流を有し、かつ消費電力の低いＣＭＯＳ回路を実現することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施の形態１）
本実施の形態によるｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法について、図１〜図１４を用いて説明する。
【００２８】
まず、図１に示すように、ｐ型の単結晶シリコンからなる半導体基板（以下、基板という）１の主面に周知のＳＴＩ（Shallow Trench Isolation）技術を用いて素子分離溝２を形成した後、ｎチャネル型ＭＩＳトランジスタ形成領域の基板１にホウ素をイオン注入し、ｐチャネル型ＭＩＳトランジスタ形成領域の基板１にリンをイオン注入する。続いて、基板１を熱処理し、上記不純物（ホウ素およびリン）を基板１中に拡散させることによって、基板１の主面にｐ型ウエル３とｎ型ウエル４とを形成する。
【００２９】
次に、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に、ＭＩＳトランジスタのしきい値電圧を調整するための不純物をイオン注入した後、図２に示すように、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に、酸化ハフニウム膜からなるゲート絶縁膜５を形成する。酸化ハフニウム膜は、ＣＶＤ法あるいは原子層制御成膜（ＡＬＤ：Atomic Layer Deposition）法を用いて堆積し、その膜厚は１．５ｎｍ〜４．０ｎｍ程度とする。
【００３０】
なお、周知の湿式酸化法を用いて基板１の表面に膜厚０．４ｎｍ〜１．５ｎｍ程度の薄い酸化シリコン膜を形成した後、この酸化シリコン膜上に上記の方法で酸化ハフニウム膜を堆積することにより、酸化シリコン膜と酸化ハフニウム膜との積層膜からなるゲート絶縁膜を形成してもよい。この場合は、下層の酸化シリコン膜に窒素を導入することによって酸窒化シリコン膜を形成し、その上部に酸化ハフニウム膜を積層してゲート絶縁膜を形成してもよい。
【００３１】
このように、本実施の形態は、ゲート絶縁膜５を酸化ハフニウム膜、あるいは酸（窒）化シリコン膜と酸化ハフニウム膜との積層膜で構成するが、酸化ハフニウム膜に代えて、例えばＨｆ-Ｓｉ-Ｏ膜、Ｈｆ-Ｓｉ-Ｏ-Ｎ膜、Ｈｆ-Ａｌ-Ｏ膜、Ｈｆ-Ａｌ-Ｏ-Ｎ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウム等の酸化物を導入したハフニウム系絶縁膜を使用することもできる。これらのハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜よりも誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果を得ることができる。これらのハフニウム系絶縁膜は、ＣＶＤ法、ＡＬＤ法あるいはスパッタリング法を用いて堆積することができる。
【００３２】
次に、図３に示すように、基板１上にＣＶＤ法を用いて堆積した多結晶シリコン膜（またはアモルファスシリコン膜）をパターニングすることによって、ｐ型ウエル３とｎ型ウエル４のそれぞれのゲート絶縁膜５上にシリコンゲート電極６を形成する。
【００３３】
次に、図４に示すように、ｐ型ウエル３にリンまたはヒ素をイオン注入してｎ-型半導体領域８を形成し、ｎ型ウエル３にホウ素をイオン注入してｐ-型半導体領域９を形成した後、シリコンゲート電極６の側壁にサイドウォールスペーサ１０を形成する。ｎ-型半導体領域８は、ｎチャネル型ＭＩＳトランジスタをＬＤＤ(Lightly Doped Drain)構造にするために形成する。同様に、ｐ-型半導体領域９は、ｐチャネル型ＭＩＳトランジスタをＬＤＤ構造にするために形成する。サイドウォールスペーサ１０は、基板１上にＣＶＤ法で酸化シリコン膜を堆積し、続いてこの酸化シリコン膜を異方性エッチングすることによって形成する。
【００３４】
次に、図５に示すように、ｐ型ウエル３にリンまたはヒ素をイオン注入し、ｎ型ウエル３にホウ素をイオン注入した後、基板１を熱処理してこれらの不純物を拡散させることにより、ｐ型ウエル３にｎ+型半導体領域（ソース、ドレイン）１１を形成し、ｎ型ウエル４にｐ+型半導体領域（ソース、ドレイン）１２を形成する。
【００３５】
次に、図６に示すように、基板１上にＣＶＤ法で酸化シリコン膜１５を堆積した後、化学的機械研磨法を用いて酸化シリコン膜１５の表面を研磨、平坦化することによって、酸化シリコン膜１５の表面にシリコンゲート電極６の表面を露出させる。
【００３６】
次に、図７に示すように、酸化シリコン膜１５の表面に露出したシリコンゲート電極６をドライエッチングまたはウェットエッチングすることによって、シリコンゲート電極６の表面を酸化シリコン膜１５の表面よりも下方に後退させる。
【００３７】
なお、前記図３に示す工程で、多結晶シリコン膜（またはアモルファスシリコン膜）の上部に酸化シリコン系のキャップ絶縁膜を堆積し、このキャップ絶縁膜と多結晶シリコン膜（またはアモルファスシリコン膜）とをパターニングしてシリコンゲート電極６を形成し、その後、図７に示す工程で、酸化シリコン膜１５の表面に露出したキャップ絶縁膜をエッチングすることによって、シリコンゲート電極６の表面と酸化シリコン膜１５の表面との間に段差を設けるようにしてもよい。この場合は、キャップ絶縁膜をエッチングする際にサイドウォールスペーサ１０や酸化シリコン膜１５がエッチングされるのを防ぐために、サイドウォールスペーサ１０を窒化シリコン膜などで形成したり、酸化シリコン膜１５とキャップ絶縁膜とをエッチング選択比の異なる酸化シリコン系絶縁膜で構成したりする必要がある。
【００３８】
次に、図８に示すように、基板１上にスパッタリング法でＰｔ膜７ａを堆積した後、化学的機械研磨法を用い、酸化シリコン膜１５の表面が露出するまでＰｔ膜７ａの表面を研磨することにより、シリコンゲート電極６の上部のみにＰｔ膜７ａを残す。このとき、シリコンゲート電極６の膜厚とＰｔ膜７ａの膜厚がほぼ等しくなるように、あらかじめシリコンゲート電極６の後退量を設定しておく。すなわち、シリコンゲート電極６中に含まれるＳｉ原子の数と、シリコンゲート電極６上のＰｔ膜７ａ中に含まれるＰｔ原子の数とがほぼ等しくなるように、両者の膜厚比を設定する。
【００３９】
次に、図９に示すように、基板１上にＣＶＤ法で堆積した窒化シリコン膜１６をパターニングすることによって、ｐ型ウエル３側のＰｔ膜７ａの上部を窒化シリコン膜１６で覆い、ｎ型ウエル４側のＰｔ膜７ａの表面を露出させる。
【００４０】
次に、基板１上にスパッタリング法でＰｔ膜７ｂを堆積した後、基板１を４００℃〜６００℃程度の温度(Ｔsil)で加熱する。これにより、図１０に示すように、ｎ型ウエル４側では、シリコンゲート電極６とその上部のＰｔ膜７ａ、７ｂとが反応し、両者の化合物であるＰｔシリサイドからなるゲート電極１７が形成される。前述したように、シリコンゲート電極６の膜厚とＰｔ膜７ａの膜厚はほぼ等しいので、Ｐｔ膜７ａとＰｔ膜７ｂの合計の膜厚は、シリコンゲート電極６の膜厚よりも大である。すなわち、２層のＰｔ膜７ａ、７ｂ中に含まれるＰｔ原子の数は、シリコンゲート電極６中に含まれるＳｉ原子の数よりも多い。従って、シリコンゲート電極６とＰｔ膜７ａ、７ｂとの反応によって形成されたＰｔシリサイド膜（ゲート電極１７）は、ゲート絶縁膜５と接する領域の近傍において、Ｐｔ原子に対するＳｉ原子の比が１未満（ＰｔＳｉx：ｘ＜１）となる。
【００４１】
一方、ｐ型ウエル３側では、Ｐｔ膜７ａとＰｔ膜７ｂとの間に窒化シリコン膜１６が介在しているので、シリコンゲート電極６は、Ｐｔ膜７ａとのみ反応し、両者の化合物であるＰｔシリサイドからなるゲート電極１８が形成される。前述したように、シリコンゲート電極６中に含まれるＳｉ原子の数とＰｔ膜７ａ中に含まれるＰｔ原子の数はほぼ等しいので、シリコンゲート電極６とＰｔ膜７ａとの反応によって形成されたＰｔシリサイド膜は、ゲート絶縁膜５と接する領域の近傍において、Ｐｔ原子に対するＳｉ原子の比がほぼ１（ＰｔＳｉx：ｘ＝１）となる。
【００４２】
このように、シリコンゲート電極６と反応するＰｔ膜の膜厚をｐ型ウエル３側よりもｎ型ウエル４側で厚くすることにより、ｐ型ウエル３側に形成されるゲート電極１８は、ゲート絶縁膜５と接する領域の近傍において、ＰｔとＳｉとの比がほぼ等しいＰｔシリサイド膜となり、ｎ型ウエル４側に形成されるゲート電極１７は、ゲート絶縁膜５と接する領域の近傍において、Ｓｉに比べてＰｔの割合が多いＰｔシリサイド膜となる。
【００４３】
次に、図１１に示すように、強酸を用いたウェットエッチングまたは化学的機械研磨法によって未反応のＰｔ膜７ｂを除去し、続いて、熱リン酸を用いたウェットエッチングで窒化シリコン膜１６を除去することにより、２種類のＰｔシリサイド膜からなるゲート電極１７、１８の表面をそれぞれ露出させる。ここまでの工程により、ｐ型ウエル３側には、ゲート絶縁膜５と接する領域の近傍において、Ｐｔに対するＳｉの比がほぼ１のＰｔシリサイド膜で構成されたゲート電極１８を有するｎチャネル型ＭＩＳトランジスタ（Ｑｎ）が形成される。また、ｎ型ウエル４側には、ゲート絶縁膜５と接する領域の近傍において、Ｓｉに比べてＰｔの割合が多いＰｔシリサイド膜で構成されたゲート電極１７を有するｐチャネル型ＭＩＳトランジスタ（Ｑｐ）が形成される。
【００４４】
図１２は、ゲート絶縁膜をそれぞれ酸化シリコン膜と酸化ハフニウム膜で形成した場合において、ゲート電極をＰｔ／Ｓｉ比を変えて形成したＰｔシリサイド膜で形成したときのＰｔ／Ｓｉ比と、このＰｔシリサイド膜で構成されたゲート電極の仕事関数との関係を示すグラフであり、横軸はシリコンゲート電極とその上部に堆積するＰｔ膜との膜厚比、縦軸はＰｔシリサイド膜で構成されたゲート電極のフラットバンド電圧（ＶFB）をそれぞれ示している。また、図中のＴsilはシリサイド化反応温度、Ｔacはソース・ドレインの不純物を活性化させるアニール温度を示している。
【００４５】
このグラフから、ゲート絶縁膜を酸化シリコン膜から酸化ハフニウムに変えた場合、Ｐｔシリサイド膜で構成されたゲート電極のフラットバンド電圧（ＶFB）は、フェルミレベルピニングによって低下するが、シリコンゲート電極に対するＰｔ膜の膜厚比を増やしていくと、フラットバンド電圧（ＶFB）の低下が抑制されることが分かる。すなわち、Ｓｉに対するＰｔの割合が多いＰｔシリサイド膜であるほど、フラットバンド電圧（ＶFB）の低下が抑制される。
【００４６】
例えば膜厚が１００ｎｍのシリコンゲート電極上に膜厚が１００ｎｍのＰｔ膜を積層してＰｔシリサイド膜を形成した場合、フラットバンド電圧（ＶFB）は−０．４Ｖであった。これに対し、膜厚が１０ｎｍのシリコンゲート電極上に膜厚が１００ｎｍのＰｔ膜を積層してＰｔシリサイド膜を形成した場合、フラットバンド電圧（ＶFB）は−０．２Ｖであった。従って、膜厚が１０ｎｍのシリコンゲート電極上に膜厚が１００ｎｍのＰｔ膜を積層して形成したＰｔシリサイド膜をｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極１７に用いた場合には、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のしきい値電圧を０．２Ｖ低減することができた。
【００４７】
Ｐｔ膜７ｂの膜厚は、ｎ型ウエル４側に形成されたシリコンゲート電極６の上部において、２層のＰｔ膜７ａ、７ｂの合計の膜厚がシリコンゲート電極６の膜厚の３倍以上、好ましくは５倍以上となるように設定する。前述したように、Ｐｔ膜７ａの膜厚は、シリコンゲート電極６の膜厚とほぼ等しいので、Ｐｔ膜７ｂの膜厚は、シリコンゲート電極６の膜厚の２倍以上、好ましくは４倍以上となるように設定する。これにより、実用的なしきい値電圧を有するｐチャネル型ＭＩＳトランジスタ（Ｑｐ）を実現することができる。
【００４８】
また、前記図７に示す工程で、シリコンゲート電極６の表面を酸化シリコン膜１５の表面よりも下方に後退させる際、シリコンゲート電極６の膜厚をｐ型ウエル３側よりもｎ型ウエル４側で薄くしてもよい。このようにすると、ｎ型ウエル４側に形成されたシリコンゲート電極６の膜厚に対するＰｔ膜（７ａ、７ｂ）の膜厚比を容易に大きくすることができる。
【００４９】
次に、図１３に示すように、酸化シリコン膜１５上にＣＶＤ法で酸化シリコン膜１９を堆積し、フォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜１９および酸化シリコン膜１５にコンタクトホール２０を形成した後、コンタクトホール２０の内部にプラグ２１を形成する。プラグ２１は、コンタクトホール２０の内部を含む酸化シリコン膜１９上にスパッタリング法で窒化チタン（ＴｉＮ）膜とタングステン（Ｗ）膜とを堆積し、続いて、酸化シリコン膜１９上のＴｉＮ膜とＷ膜とを化学的機械研磨法で除去することによって形成する。
【００５０】
次に、図１４に示すように、酸化シリコン膜１９上にメタル配線２２を形成する。メタル配線２２は、酸化シリコン膜１９上にスパッタリング法でＷ膜やＡｌ合金膜などの金属膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこの金属膜をパターニングすることによって形成する。
【００５１】
本実施の形態では、シリコンゲート電極６とＰｔ膜（７ａ、７ｂ）とを固相反応させてＰｔシリサイド膜を形成したが、Ｐｔ膜に代えてＮｉ膜、Ｒｕ膜またはＩｒ膜を用いても同様の効果を得ることができる。
【００５２】
（実施の形態２）
本実施の形態によるｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）の製造方法について、図１５〜図２５を用いて説明する。
【００５３】
まず、前記実施の形態１の図１を用いて説明した方法により、基板１の主面に素子分離溝２、ｐ型ウエル３およびｎ型ウエル４をそれぞれ形成し、続いて、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に、ＭＩＳトランジスタのしきい値電圧を調整するための不純物をイオン注入する。次に、図１５に示すように、基板１を熱酸化することによって、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に、酸化シリコンからなるゲート絶縁膜３０を形成する。
【００５４】
次に、図１６に示すように、基板１上にＣＶＤ法を用いて多結晶シリコン膜（またはアモルファスシリコン膜）を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこの多結晶シリコン膜をパターニングすることにより、ｐ型ウエル３とｎ型ウエル４のそれぞれのゲート絶縁膜３０上にシリコンゲート電極３１を形成する。このシリコンゲート電極３１は、後述する工程で基板１上から除去されるダミーのゲート電極である。従って、その材料は、シリコンに限定されるものではなく、酸化シリコン系の絶縁膜に対するエッチング選択比が高い各種の絶縁材料や金属材料であってもよい。
【００５５】
次に、図１７に示すように、前記実施の形態１の図４〜図６を用いて説明した方法により、ｎ-型半導体領域８、ｐ-型半導体領域９、サイドウォールスペーサ１０、ｎ+型半導体領域（ソース、ドレイン）１１およびｐ+型半導体領域（ソース、ドレイン）１２を順次形成し、続いて基板１上に堆積した酸化シリコン膜１５の表面を化学的機械研磨法で研磨、平坦化することにより、酸化シリコン膜１５の表面にシリコンゲート電極３１の表面を露出させる。
【００５６】
次に、図１８に示すように、シリコンゲート電極３１とその下部のゲート絶縁膜３２とをそれぞれエッチングによって除去することにより、基板１（ｐ型ウエル３、ｎ型ウエル４）の表面を露出させる。
【００５７】
次に、図１９に示すように、基板１上にゲート絶縁膜３２を形成する。ゲート絶縁膜３２は、前記実施の形態１で例示した各種ハフニウム系絶縁材料のうちのいずれかを使用し、ＣＶＤ法、ＡＬＤ法あるいはスパッタリング法などを用い、シリコンゲート電極３１とゲート絶縁膜３２との除去によって生じた凹溝の内部を埋め込まない程度の薄い膜厚で堆積する。
【００５８】
次に、図２０に示すように、基板１上にＣＶＤ法を用いて多結晶シリコン膜（またはアモルファスシリコン膜）３３を堆積した後、多結晶シリコン膜３３をエッチングすることによって、その表面を酸化シリコン膜１５の表面よりも下方に後退させ、続いて、図２１に示すように、多結晶シリコン膜３３で覆われていない領域のシリコンゲート電極３１をエッチングによって除去する。
【００５９】
次に、図２２に示すように、基板１上にスパッタリング法でＮｉ（ニッケル）膜３４を堆積した後、化学的機械研磨法を用い、酸化シリコン膜１５の表面が露出するまでＮｉ膜３４の表面を研磨することにより、多結晶シリコン膜３３の上部のみにＮｉ膜３４を残す。このとき、多結晶シリコン膜３３の膜厚とＮｉ膜３４の膜厚がほぼ等しくなるように、あらかじめ多結晶シリコン膜３３の膜厚を設定しておく。すなわち、多結晶シリコン膜３３中に含まれるＳｉ原子の数と、Ｎｉ膜３４中に含まれるＮｉ原子の数とがほぼ等しくなるように、両者の膜厚比を設定する。
【００６０】
次に、図２３に示すように、基板１上にＣＶＤ法で堆積した窒化シリコン膜３５をパターニングすることによって、ｐ型ウエル３側のＮｉ膜３４の上部を窒化シリコン膜３５で覆った後、ｎ型ウエル４側のＮｉ膜３４をエッチングによって除去することにより、ｎ型ウエル４側の多結晶シリコン膜３３を露出させる。
【００６１】
次に、図２４に示すように、基板１上にスパッタリング法でＰｔ膜３６を堆積する。このとき、Ｐｔ膜３５の膜厚は、前記実施の形態１のＰｔ膜７ｂと同様、ｎ型ウエル４側の多結晶シリコン膜３３の上部において、多結晶シリコン膜３３の膜厚の３倍以上、好ましくは５倍以上となるように設定する。
【００６２】
次に、基板１を４００℃〜６００℃程度の温度で加熱する。これにより、図２５に示すように、ｎ型ウエル４側では、多結晶シリコン膜３３とその上部のＰｔ膜３６とが反応し、両者の化合物であるＰｔシリサイドからなるゲート電極３７が形成される。前述したように、Ｐｔ膜３６の膜厚は多結晶シリコン膜３３の膜厚よりも厚いので、Ｐｔ膜３６中に含まれるＰｔ原子の数は、多結晶シリコン膜３３中に含まれるＳｉ原子の数よりも多い。従って、多結晶シリコン膜３３とＰｔ膜３６との反応によって形成されたＰｔシリサイド膜（ゲート電極３７）は、ゲート絶縁膜３２と接する領域の近傍において、Ｐｔに対するＳｉの比が１未満（ＰｔＳｉx：ｘ＜１）となる。
【００６３】
一方、ｐ型ウエル３側では、Ｎｉ膜３４とＰｔ膜３６との間に窒化シリコン膜３５が介在しているので、多結晶シリコン膜３３は、Ｎｉ膜３４とのみ反応し、両者の化合物であるＮｉシリサイドからなるゲート電極３８が形成される。前述したように、多結晶シリコン膜３３中に含まれるＳｉ原子の数とＮｉ膜３４中に含まれるＮｉ原子の数はほぼ等しいので、多結晶シリコン膜３３とＮｉ膜３４との反応によって形成されたＮｉシリサイド膜は、ゲート絶縁膜３２と接する領域の近傍において、Ｎｉに対するＳｉの比がほぼ１（ＮｉＳｉx：ｘ＝１）となる。
【００６４】
次に、図２６に示すように、強酸を用いたウェットエッチングまたは化学的機械研磨法によって未反応のＰｔ膜３６を除去し、続いて、熱リン酸を用いたウェットエッチングで窒化シリコン膜３５を除去することにより、ゲート電極３７、３８の表面をそれぞれ露出させる。ここまでの工程により、ｐ型ウエル３側には、ゲート絶縁膜３２と接する領域の近傍において、Ｎｉに対するＳｉの比がほぼ１のＮｉシリサイド膜で構成されたゲート電極３８を有するｎチャネル型ＭＩＳトランジスタ（Ｑｎ）が形成される。また、ｎ型ウエル４側には、ゲート絶縁膜３２と接する領域の近傍において、Ｓｉに比べてＰｔの割合が多いＰｔシリサイド膜で構成されたゲート電極３７を有するｐチャネル型ＭＩＳトランジスタ（Ｑｐ）が形成される。その後の工程は、前記実施の形態１の図１３、図１４を用いて説明した工程と同じであるので、説明は省略する。
【００６５】
本実施の形態は、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極３８をＮｉシリサイド膜で構成したことに特徴がある。前記実施の形態１のように、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極１７をＰｔシリサイド膜で構成した場合、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のフラットバンド電圧（ＶFB）は−０．４Ｖであった。これに対して、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極３８をＮｉシリサイド膜で構成した場合、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のフラットバンド電圧（ＶFB）は−０．６Ｖとなるので、その分、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のしきい値電圧をさらに低減することができる。
【００６６】
また、本実施の形態の製造方法によれば、多結晶シリコン膜３３を堆積する工程の直前の工程でゲート絶縁膜３２を形成するので、ゲート絶縁膜３２の汚染や劣化を防止することができ、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）の信頼性が向上する。
【００６７】
本実施の形態では、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極３８をＮｉシリサイド膜で構成し、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極３７をＰｔシリサイド膜で構成したが、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極３８をＴｉシリサイド膜で構成し、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極３７をＰｔシリサイド膜で構成した場合でも、同様の効果を得ることができる。なお、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極３８をＴｉシリサイド膜で構成した場合、Ｔｉに対するＳｉの比は１でも１未満でもよい。
【００６８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６９】
本発明は、Ｈｆ系ゲート絶縁膜を有するｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタでＣＭＯＳ回路を構成する半導体装置に適用することができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の一実施の形態であるｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図２】図１に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図３】図２に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図４】図３に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図５】図４に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図６】図５に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図７】図６に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図８】図７に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図９】図８に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１０】図９に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１１】図１０に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１２】Ｐｔ／Ｓｉ比を変えて形成したＰｔシリサイド膜と、このＰｔシリサイド膜で構成されたゲート電極を有するＭＩＳキャパシタのフラットバンド電圧（ゲート電極の仕事関数が直接反映する）との関係を示すグラフである。
【図１３】図１１に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１４】図１３に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１５】本発明の他の実施の形態であるｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１６】図１５に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１７】図１６に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１８】図１７に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１９】図１８に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図２０】図１９に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図２１】図２０に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図２２】図２１に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図２３】図２２に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図２４】図２３に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図２５】図２４に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図２６】図２５に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【符号の説明】
【００７１】
１  半導体基板
２  素子分離溝
３  ｐ型ウエル
４  ｎ型ウエル
５  ゲート絶縁膜
６  シリコンゲート電極
７ａ、７ｂ  Ｐｔ膜
８  ｎ-型半導体領域
９  ｐ-型半導体領域
１０  サイドウォールスペーサ
１１  ｎ+型半導体領域（ソース、ドレイン）
１２  ｐ+型半導体領域（ソース、ドレイン）
１５  酸化シリコン膜
１６  窒化シリコン膜
１７、１８  ゲート電極
１９  酸化シリコン膜
２０  コンタクトホール
２１  プラグ
２２  メタル配線
３０  ゲート絶縁膜
３１  シリコンゲート電極
３２  ゲート絶縁膜
３３  多結晶シリコン膜
３４  Ｎｉ膜
３５  窒化シリコン膜
３６  Ｐｔ膜
３７、３８  ゲート電極
Ｑｎ  ｎ型ＭＩＳトランジスタ
Ｑｐ  ｐ型ＭＩＳトランジスタ
【図１】
2006108355.tif 000003
【図２】
2006108355.tif 000004
【図３】
2006108355.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2006108355.tif 000009
【図８】
2006108355.tif 000010
【図９】
2006108355.tif 000011
【図１０】
2006108355.tif 000012
【図１１】
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【図１２】
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【図１３】
2006108355.tif 000015
【図１４】
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【図１５】
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【図１６】
2006108355.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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