(57)【要約】【課題】半導体記憶素子及びその製造方法が提供される。 【解決手段】この素子は長軸及び短軸を有する棒型の第１及び第２活性領域を含む。前記第１活性領域と前記第２活性領域は各々短軸方向に一定間隔離隔されて配列される。前記第２活性領域は前記第１活性領域から長軸方向に一定間隔離隔されて配置され、短軸方向に前記第１活性領域に対して１／２ピッチ移動して配置される。既存の斜線型の６Ｆ２セル構造と異なって、水平軸及び垂直軸方向の棒型の６Ｆ２セル構造を有するので、レチクル製作の時、セグメント分割によるドローイング時間に比べてドローイング時間を顕著に減少させることができる。【選択図】図３
2006108691.tif 000002
【特許請求の範囲】
【請求項１】
複数の活性領域を含み、各活性領域は第１軸方向の長さと第２軸方向の幅とを有し、前記第１軸方向の長さは前記第２軸方向の幅よりも大きく、複数の活性領域は第２軸方向に複数の活性領域コラムを提供し、隣接コラムの活性領域は第２軸方向にオフセットされた基板と、
前記活性領域を囲む基板に形成された素子分離膜とを含むことを特徴とする半導体装置。
【請求項２】
各コラムで隣接する活性領域は前記第２軸方向に活性領域の幅で離隔されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
隣接したコラムの活性領域は前記第２軸方向に活性領域の幅でオフセットされたことを特徴とする請求項２に記載の半導体装置。
【請求項４】
隣接したコラムの活性領域は前記第２軸方向に活性領域の幅の２倍より小さくオフセットされたことを特徴とする請求項１に記載の半導体装置。
【請求項５】
隣接したコラムの活性領域は前記第２軸方向に少なくとも活性領域の幅の約半分オフセットされたことを特徴とする請求項１に記載の半導体装置。
【請求項６】
複数の活性領域の各々は略長方形とされたことを特徴とする請求項１に記載の半導体装置。
【請求項７】
隣接したコラムは前記第１軸方向に活性領域の幅で離隔されたことを特徴とする請求項１に記載の半導体装置。
【請求項８】
活性領域の長さは活性領域の幅の５倍であることを特徴とする請求項１に記載の半導体装置。
【請求項９】
各コラムの活性領域の端部は前記第１軸方向に整列されたことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記基板上に複数のワードライン対をさらに含み、各ワードライン対は各コラムの活性領域の上部を横切り、ワードライン対の両側の活性領域に各々第１及び第２ソース領域を定義し、ワードライン対の間のコラムにおける活性領域にドレイン領域を定義することを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記ワードライン対の各ワードラインは前記活性領域の幅と同一の幅を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ワードライン対の各ワードラインは前記活性領域の幅で離隔されたことを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記活性領域の第１及び第２ソース領域の各々は第１軸方向に前記活性領域の幅と同一の長さを有することを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記基板上の複数のビットラインをさらに含み、前記ビットラインの各々は複数のワードライン対の上部を横切り、各コラムのドレイン領域のうちの一つに接続されたことを特徴とする請求項１０に記載の半導体装置。
【請求項１５】
各ビットラインの一部分は、コラムにおける二つの活性領域の間に配置され、二つの活性領域の各々に平行であることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
各ビットラインは、コラム内の隣接した活性領域のドレイン領域の間に配置されたことを特徴とする請求項１４に記載の半導体装置。
【請求項１７】
ビットラインとドレイン領域との間に連結されたドレインパッドをさらに含み、前記ドレインパッドの一部分は前記ビットラインと前記素子分離膜との間の基板に対する垂直線上にあることを特徴とする請求項１４に記載の半導体装置。
【請求項１８】
各ビットラインは、隣接したコラムのドレイン領域を他方向に横切ることを特徴とする請求項１４に記載の半導体装置。
【請求項１９】
ビットラインの他方向は前記第１軸方向及び前記第２軸方向と非平行であることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
複数の情報貯蔵素子をさらに含み、各情報貯蔵素子はソース領域に各々連結されたことを特徴とする請求項１４に記載の半導体装置。
【請求項２１】
各ワードラインは情報貯蔵素子の一部分と活性領域との間の基板に対する垂直線上に配置されたことを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
一コラム内の隣接した活性領域の情報貯蔵素子は少なくとも活性領域の幅で離隔されたことを特徴とする請求項２０に記載の半導体装置。
【請求項２３】
複数の活性領域を含み、各活性領域は第１軸方向の長さと第２軸方向の幅とを有し、前記長さは前記幅より大きくて、複数の活性領域は前記第２軸方向に複数の活性領域コラムを提供する基板と、
前記基板上のワードライン対と、
前記複数のワードライン対を横切る複数のビットラインとを含み、
各ワードライン対は各コラムの活性領域を横切ってワードラインの間の各活性領域にドレイン領域を定義し、各ビットラインは各コラムのドレイン領域のうちの一つに電気的に連結され、各ビットラインは隣接した活性領域のドレイン領域の間に配置されたことを特徴とする半導体装置。
【請求項２４】
各活性領域のドレイン領域の間に配置されたビットラインは前記第２軸方向と平行することを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記活性領域を囲む基板に形成された素子分離膜と、
ビットラインとドレイン領域との間に電気的に連結されたドレインパッドをさらに含み、
前記ドレインパッドは前記ビットラインと前記素子分離膜との間の基板に対する垂直線上に配置されたことを特徴とする請求項２３に記載の半導体装置。
【請求項２６】
隣接したコラムの活性領域は前記第２軸方向にオフセットされたことを特徴とする請求項２３に記載の半導体装置。
【請求項２７】
コラムの隣接した活性領域は前記第２軸方向に活性領域の幅で離隔されたことを特徴とする請求項２６に記載の半導体装置。
【請求項２８】
隣接したコラムの活性領域は前記第２軸方向に前記活性領域の幅でオフセットされたことを特徴とする請求項２７に記載の半導体装置。
【請求項２９】
隣接したコラムの活性領域は前記第２軸方向に活性領域幅の少なくとも約半分オフセットされたことを特徴とする請求項２６に記載の半導体装置。
【請求項３０】
隣接したコラムの活性領域は前記第２軸方向に活性領域幅の２倍より小さくオフセットされたことを特徴とする請求項２６に記載の半導体装置。
【請求項３１】
複数の活性領域の各々は略長方形とされたことを特徴とする請求項２３に記載の半導体装置。
【請求項３２】
活性領域の長さは活性領域の幅の５倍であることを特徴とする請求項２３に記載の半導体装置。
【請求項３３】
複数のワードライン対の各ワードラインの幅は前記活性領域の幅と同一であることを特徴とする請求項２３に記載の半導体装置。
【請求項３４】
ワードライン対のワードラインは前記活性領域の幅だけ離隔されたことを特徴とする請求項２３に記載の半導体装置。
【請求項３５】
前記ワードライン対によって前記活性領域の両端にソース領域が定義され、
複数の情報貯蔵素子をさらに含み、各情報貯蔵素子は各ソース領域に接続されたことを特徴とする請求項２３に記載の半導体装置。
【請求項３６】
各ワードラインは隣接した情報貯蔵素子の一部分と基板との間の基板に対する垂直線上に位置することを特徴とする請求項３５に記載の半導体装置。
【請求項３７】
コラム内で隣接する活性領域の情報貯蔵素子は少なくとも活性領域の幅だけ離隔されたことを特徴とする請求項３５に記載の半導体装置。
【請求項３８】
複数の活性領域を含み、各活性領域は第１軸方向の長さ及び第２軸方向の幅を有し、前記第１軸方向の長さは前記第２軸方向の幅より大きくて、複数の活性領域を第２軸方向に活性領域コラムを提供する半導体基板と、
前記半導体基板上の複数のワードライン対と、
前記ワードライン対を横切る複数のビットラインとを含み、
前記ワードライン対は各コラムの活性領域を横切り、ワードライン対のワードラインの間の活性領域にドレイン領域を定義し、各ビットラインは各コラムのドレイン領域のうちの一つに電気的に連結され、各ビットラインは隣接したコラムの活性領域のドレイン領域を他方向に横切ることを特徴とする半導体装置。
【請求項３９】
前記他方向は前記第１軸方向及び前記第２軸方向と非平行であることを特徴とする請求項３８に記載の半導体装置。
【請求項４０】
隣接したコラムの活性領域は第２軸方向にオフセットされたことを特徴とする請求項３８に記載の半導体装置。
【請求項４１】
コラム内で隣接する活性領域は前記第２軸方向に活性領域の幅で離隔されたことを特徴とする請求項４０に記載の半導体装置。
【請求項４２】
隣接したコラムの活性領域は前記第２軸方向に前記活性領域の幅でオフセットされたことを特徴とする請求項４１に記載の半導体装置。
【請求項４３】
隣接したコラムの活性領域は前記第２軸方向に活性領域幅の少なくとも約半分オフセットされたことを特徴とする請求項４０に記載の半導体装置。
【請求項４４】
隣接したコラムの活性領域は前記第２軸方向に活性領域幅の２倍より小さくオフセットされたことを特徴とする請求項４０に記載の半導体装置。
【請求項４５】
複数の活性領域の各々は略長方形とされたことを特徴とする請求項３８に記載の半導体装置。
【請求項４６】
活性領域の長さは活性領域の幅の５倍であることを特徴とする請求項３８に記載の半導体装置。
【請求項４７】
複数のワードライン対の各ワードラインの幅は前記活性領域の幅と同一であることを特徴とする請求項３８に記載の半導体装置。
【請求項４８】
ワードライン対のワードラインは前記活性領域の幅だけ離隔されたことを特徴とする請求項３８に記載の半導体装置。
【請求項４９】
前記ワードライン対によって前記活性領域の両端にソース領域が定義され、
複数の情報貯蔵素子をさらに含み、各情報貯蔵素子は各ソース領域に接続されたことを特徴とする請求項３８に記載の半導体装置。
【請求項５０】
各ワードラインは隣接した情報貯蔵素子の一部分と基板との間の基板に対する垂直線上に位置することを特徴とする請求項４９に記載の半導体装置。
【請求項５１】
コラム内で隣接する活性領域の情報貯蔵素子は少なくとも活性領域の幅で離隔されたことを特徴とする請求項４９に記載の半導体装置。
【請求項５２】
幅より大きい長さの活性領域を有する半導体基板と、
前記活性領域を囲む基板に形成された素子分離膜と、
前記基板上に形成されて前記活性領域を横切る第１及び第２ワードラインと、
第１及び第２情報貯蔵素子を含み、前記第１及び第２ワードラインは前記第１及び第２ワードラインの間の活性領域にドレイン領域を定義し、前記活性領域の両端に第１及び第２ソース領域を定義することが特徴であり、
前記第１及び第２情報貯蔵素子は前記第１及び第２ソース領域に各々接続され、前記第１及び第２ワードラインは前記第１及び第２情報貯蔵素子の各々と前記基板との間の基板に対する垂直線上に位置することを特徴とする半導体装置。
【請求項５３】
前記ドレイン領域上のドレインプラグと、
前記第１及び第２ワードラインを横切るビットラインとをさらに含み、
前記ドレインプラグの一部分は前記素子分離膜の上部に伸張され、前記ビットラインは前記ドレインプラグを通じて前記ドレイン領域に電気的に連結され、前記ドレイン領域の一部分は前記ビットラインと前記素子分離膜との間に位置することを特徴とする請求項５２に記載の半導体装置。
【請求項５４】
前記ドレイン領域に接続された前記ビットラインの一部分は前記活性領域の長さに対して平行であることを特徴とする請求項５３に記載の半導体装置。
【請求項５５】
前記ドレイン領域に電気的に連結されたビットラインをさらに含み、前記ビットラインは前記活性領域の長さ及び幅に対して傾いた方向にドレイン領域を横切ることを特徴とする請求項５２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶素子及びその製造方法に係り、さらに具体的にセルの面積が６Ｆ２である高集積半導体記憶素子及びその製造方法に関する。
【背景技術】
【０００２】
スイッチング素子と情報貯蔵素子で構成された記憶セルで構成される普遍的な半導体記憶素子のセルアレイはセル面積が８Ｆ２構造である。ここでＦはデザインルールに適用された最小線幅を示す。素子の高集積化のために記憶セルが占める面積を減らす方法が要求されており、このような要求に応じて半導体記憶素子は８Ｆ２構造から６Ｆ２セル構造に変わる趨勢である。現在開発されて紹介された６Ｆ２構造のセルアレイの活性領域は斜線型（ｄｉａｇｏｎａｌ）を有する。
【０００３】
図１及び図２は既存の斜線型活性領域で構成されたセルアレイの一部分を示す図である。
【０００４】
図１及び図２に示したように、既存のセルアレイ構造は複数の斜線型の活性領域で構成され、隣合う活性領域が長軸方向に向き合って配置されている。斜線形状をレチクル上に定義するためには露光しようとする領域を所定幅のセグメントＳ、Ｓ'に分割して不連続的に露光する。したがって、垂直または水平軸方向を有する四角形構造に比較してレチクル製作時間が多くかかり、パターンとパターンとの間の距離Ｂ、Ｂ'とパターンの勾配に応じてセグメントの大きさが決められるので、パターンの修正を容易く行えない。また、図示したように、長軸方向が互いに向き合ってパターンが配置される場合、隣合うパターン間の距離が最小線幅Ａになる場合、基板に転写されたパターンにブリッジが発生するおそれがあり、図２のように隣合うパターンが斜線で向き合う場合にはパターンの間の距離Ａ'は最小線幅より狭くなってブリッジの発生確率がさらに高くなる。
【０００５】
露光工程で正常なパターンを形成するために、パターンの傾いた軸に対応する方向の光源が光学的に要求される。したがって、パターンの軸に対応する方向の光を選択して照射するための独特な構造のアパーチュアを光学系で採択する必要があるといった工程装置の選択においても制約がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の課題は、水平及び垂直方向の軸を有する構造の活性領域で構成されたセルアレイを提供することにある。
【０００７】
本発明の別の課題は、デザインが容易であり、光学的に安定したパターンで構成されたセルアレイを提供することにある。
【課題を解決するための手段】
【０００８】
上述の課題を達成するために本発明は長軸及び短軸を有する棒型の活性領域で構成されたセルアレイを有する半導体記憶素子を提供する。
【０００９】
この素子は、長軸及び短軸を有する棒型の第１及び第２活性領域を含む。前記第１活性領域と前記第２活性領域は各々短軸方向に一定間隔離隔されて配列される。前記第２活性領域は前記第１活性領域から長軸方向に一定間隔離隔されて配置され、短軸方向に前記第１活性領域に対して１／２ピッチ移動して配置される。
【００１０】
具体的に、前記第１及び第２活性領域は隣接した活性領域と各軸方向に最小線幅だけ離隔され、前記第１及び第２活性領域の長軸方向の長さは最小線幅の５倍に形成される時、記憶セルは６Ｆ２構造を有することができる。
【００１１】
この素子は、前記第１活性領域または前記第２活性領域の上部を横切るワードライン対をさらに含むことができる。前記ワードライン対はその下部の活性領域を三つの領域で分割する。前記ワードライン対は最小線幅のワードラインで構成されることができ、前記ワードライン対によって分割された領域は前記活性領域の長軸方向の長さが最小線幅を有することができる。
【００１２】
この素子は前記第１活性領域及び前記第２活性領域に交互に接続された複数のビットラインをさらに含むことができる。前記ビットラインは複数の第１活性領域と、前記第１活性領域から一方向に１／２ピッチだけ移動されて配置された複数の第２活性領域に交互に接続することができる。具体的に、前記ビットラインは隣接した一対の第１活性領域の間と、前記第１活性領域から一方向に１／２ピッチだけ移動されて配置された一対の第２活性領域の間に配置されるか、前記第１活性領域の上部を一方向に斜めに横切り、 第２活性領域の上部に他方向に斜めに横切るジグザグ形態で配置されることができる。
【００１３】
前記ビットラインが第１活性領域の間と第１活性領域から１／２ピッチだけ移動されて配置された第２活性領域の間に配置される場合、前記ワードライン対をなすワードラインの間の分割された活性領域に接続され、一方向に伸張されて前記ビットラインと重畳されたドレインパッドを通じて前記第１及び第２活性領域に接続することができる。
【００１４】
この素子は前記ワードライン対の両側の分割された活性領域に各々接続された情報貯蔵素子（ｄａｔａ ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）をさらに含むことができる。前記情報貯蔵素子はキャパシタまたは抵抗素子でありうる。例えば、強誘電体記憶素子またはＤＲＡＭの場合、前記情報貯蔵素子はキャパシタでありうる。相変換記憶素子またはＭＴＪ素子（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌｉｎｇ ｊｕｃｔｉｏｎ ｄｅｖｉｃｅ）の場合、前記情報貯蔵素子は抵抗素子でありうる。前記情報貯蔵素子は前記第１及び第２活性領域に々接続されたソースパッドと、前記ソースパッドと前記情報貯蔵素子との間に介在されたバッファ電極を通じて第１または第２活性領域に接続することができる。前記バッファ電極の一部分は前記ワードラインの上部に重畳されることもできる。前記情報貯蔵素子は前記ソースパッドの上部に重畳され、一方向に伸張されて前記ワードラインの上部に重畳されるか、または前記ワードラインの上部に重畳された側壁を有し、前記ワードラインの上部に重畳された側壁に対向する側壁は前記第１または第２活性領域に重畳されることもできる。前記情報貯蔵素子は前記活性領域の短軸方向に最小線幅だけ離隔されて配置することができる。
【００１５】
上述の課題を達成するために本発明は、長軸及び短軸を有する棒型の活性領域で構成されたセルアレイを有する半導体記憶素子の製造方法を提供する。この方法は、半導体基板に素子分離膜を形成して長軸及び短軸を有する棒型の第１及び第２活性領域を画定することを含む。前記第１活性領域及び前記第２活性領域は各々短軸方向に一定間隔離隔されて配列し、前記第２活性領域は前記第１活性領域から長軸方向に一定間隔離隔され、短軸方向に前記第１活性領域に対して１／２ピッチ移動して配置する。
【００１６】
前記第１活性領域または前記第２活性領域の上部を横切り、その下部の活性領域を三つの領域で分割する複数のワードライン対を形成し、前記第１活性領域と前記第１活性領域に交互に接続された複数のビットラインを形成する。前記ワードライン対の両側に分割された活性領域に各々接続された複数の情報貯蔵素子を形成する段階を含む。
【００１７】
本発明は前記ワードライン対が形成された基板の全面に第１層間絶縁膜を形成し、前記第１層間絶縁膜を貫通して前記ワードライン対を構成するワードラインの間の分割された活性領域に接続されたドレインパッドと前記ワードライン対の両側の分割された活性領域に各々接続されたソースパッドを形成する段階をさらに含むことができる。
【００１８】
この際、前記ドレインパッドは一方向に伸張されて前記素子分離膜の上部に重畳されるように形成する。前記ドレインパッド及び前記ソースパッドが形成された基板の全面に第２層間絶縁膜を形成し、前記第２層間絶縁膜を貫通して前記ドレインパッドに接続させることができる。前記ビットラインは隣接した一対の第１活性領域の間と、前記第１活性領域から一方向に１／２ピッチだけ移動されて配置された一対の第２活性領域の間に配置して、前記第２層間絶縁膜を貫通して前記ドレインパッドに接続させることができる。前記ビットラインが形成された基板の全面に第３層間絶縁膜を形成して、前記第３層間絶縁膜、前記第２層間絶縁膜を順に貫通して前記ソースパッドに接続された情報貯蔵素子を形成する段階をさらに含むこともできる。
【００１９】
本発明で前記ビットラインは前記第１活性領域の上部を一方向に斜めに横切り、第２活性領域の上部を他方向に斜めに横切るジグザグ形態で配置することもできる。前記ビットラインが形成された基板の全面に第３層間絶縁膜を形成して、前記第３層間絶縁膜、前記第２層間絶縁膜を順に貫通して前記ソースパッドに接続された情報貯蔵素子を形成することができる。
【発明の効果】
【００２０】
本発明によると、既存の斜線型６Ｆ２セル構造と異なって、水平軸及び垂直軸方向の棒型６Ｆ２セル構造を有するので、レチクル製作の時、セグメント分割によるドローイング時間に比べてドローイング時間を顕著に減少させることができ、セグメントで構成された斜線型セル構造に比べてパターン修正の余裕度が高い。また、露光工程や他の工程で使用されるアパーチュアを使う照明系を採択することができるので、斜線型セル構造に比べて使用装備の制限が少ない。
【００２１】
さらに、パターンの長軸が互いに向き合わずに、１／２ピッチだけ交差して配置されるので、長軸の近接によるブリッジを防止することができる。
【発明を実施するための最良の形態】
【００２２】
以下、添付の図を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層または基板“上”にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在することもできるものである。明細書の全体にわたって同一の参照番号に表示された部分は同一の構成要素を示す。
【００２３】
図３及び図４は各々本発明の第１実施形態及び第２実施形態による半導体記憶素子のセルアレイを示す平面図である。
【００２４】
図３に示すように、第１実施形態による半導体記憶素子は長軸及び短軸を有する棒型の第１活性領域１０２ａ及び第２活性領域１０２ｂを含む。活性領域の長軸は基板の水平軸（または垂直軸）であり、短軸は基板の垂直軸（または水平軸）でありうる。前記第１活性領域１０２ａは短軸方向に一定間隔に配列され、前記第２活性領域１０２ｂも短軸方向に一定間隔離隔されて配列される。前記第２活性領域１０２ｂは長軸方向に前記第１活性領域１０２ａから一定間隔離隔されて配置され、短軸方向には前記第１活性領域１０２ａに対して１／２ピッチ移動して配置される。セルアレイは前記第１活性領域１０２ａで構成された列と前記第２活性領域１０２ｂで構成された列が相互に配置されて構成される。前記第１活性領域１０２ａと前記第２活性領域１０２ｂは同一の形態を有する。前記第１活性領域１０２ａと前記第２活性領域１０２ｂは長軸方向の長さは最小線幅の５倍であり、各活性領域は隣合う活性領域と、短軸方向または長軸方向に最小線幅だけ離隔されて配置される。
【００２５】
前記第１活性領域１０２ａまたは前記第２活性領域１０２ｂの上部を横切って二つのワードライン１０４からなるワードライン対が配置される。前記ワードライン対を構成するワードライン１０４は最小線幅を有する。前記ワードライン対は前記第１活性領域１０２ａまたは前記第２活性領域１０２ｂを三つの領域で分割する。前記ワードライン対を構成するワードラインの間に分割された活性領域にドレインパッド１０６ｄが接続され、前記ワードライン対の両側の分割された活性領域に各々ソースパッド１０６ｂが接続される。前記ドレインパッド１０６ｄは前記活性領域の上部から伸張されて前記活性領域の間の領域、すなわち素子分離領域に重畳される。前記ワードライン１０４の上部を横切ってビットライン１１０が配置される。前記ビットライン１１０は前記第１活性領域１０２ａ及び前記第２活性領域１０２ｂに交互に接続される。前記ビットライン１１０は前記ドレインパッド１０６ｄを通じて前記第１活性領域１０２ａ及び前記第２活性領域１０２ｂに連結される。前記ビットライン１１０は一対の第１活性領域１０２ａの間を通って、前記第１活性領域１０２ａから一方向に１／２ピッチ移動して配置された一対の第２活性領域１０２ｂの間を通る。前記ドレインパッド１０６ｄは前記活性領域から伸張されて素子分離領域まで伸張されるので、前記ビットライン１１０と重畳されて接続されることができる。前記ビットライン１１０も最小線幅を有することができ、隣合うビットラインと最小線幅だけ離隔されて配置されることができる。前記ビットライン１１０はビットラインプラグ１０８を通じて前記ドレインパッド１０６ｄに連結されることができる。前記ビットラインプラグ１０８は前記ビットラインに一体型に形成されることもできる。
【００２６】
前記ワードライン対の両側に分割された活性領域に各々情報貯蔵素子１１６が接続される。ＤＲＡＭの場合、前記情報貯蔵素子はシリンダ型のキャパシタ、ボックス型のキャパシタまたはＭＩＭキャパシタでありうる。強誘電体記憶素子の場合、強誘電体キャパシタでありうる。相変換記憶素子の場合、相変換抵抗素子でありうる。磁気記憶素子の場合、ＭＴＪ抵抗素子でありうる。
【００２７】
前記情報貯蔵素子１１６は前記ソースパッド１０６ｂを通じて活性領域に接続されることができる。前記ソースパッド１０６ｂと前記情報貯蔵素子１１６との間にバッファ電極１１４がさらに形成されることもできる。前記バッファ電極１１４は前記ソースパッド１０６ｂの上部に重畳され、一部分は前記ワードラインの上部に重畳される。前記バッファ電極１１４は活性領域の中央に向けて配置する構造を有するので、隣接した活性領域に連結される情報貯蔵素子１１６の間の間隔を広げることができる。前記バッファ電極１１４はストレージプラグ１１２を通じて前記ソースパッド１０６ｂに接続され、前記情報貯蔵素子１１６は前記バッファ電極１１４、前記ソースパッド１０６ｂ及び前記ソースパッド１０６ｂを通じて前記活性領域に接続される。
【００２８】
図示しないが、前記ストレージプラグ１１２は直接前記情報貯蔵素子１１６に連結されることもできる。この際には前記バッファ電極１１４は形成されない。
【００２９】
また、前記情報貯蔵素子１１６は前記ソースパッド１０６ｂの上部に一部分重畳されるように形成されて互いに隣合う第１活性領域及び第２活性領域上に形成される情報貯蔵素子の間隔がさらに離隔されるように形成することもできる。すなわち、前記情報貯蔵素子１１６は前記ワードラインの上部に重畳された側壁を有し、前記ワードラインの上部に重畳された側壁に対向する側壁は前記活性領域の上部に重畳された構造を有することができる。
【００３０】
図４に示すように、第２実施形態による半導体記憶素子の活性領域の配列は前記第１実施形態と同一の配列を有する。この記憶素子のセルアレイは長軸及び短軸を有する棒型の第１活性領域２０２ａ及び第２活性領域２０２ｂを含む。前記第１活性領域２０２ａは短軸方向に一定間隔に配列され、前記第２活性領域２０２ｂも短軸方向に一定間隔離隔されて配列される。前記第２活性領域２０２ｂは長軸方向に前記第１活性領域２０２ａから一定間隔離隔されて配置され、長軸方向には前記第１活性領域２０２ａに対して１／２ピッチ移動して配置される。セルアレイは前記第１活性領域２０２ａで構成された列と前記第２活性領域２０２ｂで構成された列が相互に配置されて構成される。前記第１活性領域２０２ａと前記第２活性領域２０２ｂは同一の形態を有する。前記第１活性領域２０２ａと前記第２活性領域２０２ｂは長軸方向の長さは最小線幅の５倍であり、各活性領域は隣合う活性領域と、短軸方向または長軸方向に最小線幅だけ離隔されて配置される。
【００３１】
前記第１活性領域２０２ａまたは前記第２活性領域２０２ｂの上部を横切って二つのワードライン２０４からなるワードライン対が配置される。前記ワードライン対を構成するワードライン２０４は最小線幅を有する。前記ワードライン対は前記第１活性領域２０２ａまたは前記第２活性領域２０２ｂを三つの領域で分割する。前記ワードライン対を構成するワードラインの間に分割された活性領域にドレインパッド２０６ｄが接続され、前記ワードライン対の両側に分割された活性領域に各々ソースパッド２０６ｂが接続される。前記ワードライン２０４の上部を横切ってビットライン２１０が配置される。前記ビットライン２１０は前記第１活性領域２０２ａ及び前記第２活性領域２０２ｂに交互に接続される。前記ビットライン２１０は前記ドレインパッド２０６ｄを通じて前記第１活性領域２０２ａ及び前記第２活性領域２０２ｂに連結される。前記ビットライン２１０は第１活性領域２０２ａを一方向に斜めに横切り、第２活性領域２０２ｂを他方向に斜めに横切るジグザグ形態で配置される。したがって、前記ドレインパッド２０６ｄは第１実施形態と異なって、前記活性領域上にだけ位置することができる。第２実施形態の前記ビットライン２１０も最小線幅を有することができ、隣合うビットラインと最小線幅だけ離隔されて配置されることができる。前記ビットライン２１０はビットラインプラグ２０８を通じて前記ドレインパッド２０６ｄに連結されることができる。前記ビットラインプラグ２０８は前記ビットラインに一体型に形成されることもできる。
【００３２】
前記ワードライン対の両側に分割された活性領域に各々情報貯蔵素子２１６が接続される。ＤＲＡＭの場合、前記情報貯蔵素子はシリンダ型のキャパシタ、ボックス型のキャパシタまたはＭＩＭキャパシタでありうる。強誘電体記憶素子の場合、強誘電体キャパシタでありうる。相変換記憶素子の場合、相変換抵抗素子でありうる。磁気記憶素子の場合、ＭＴＪ抵抗素子でありうる。
【００３３】
前記情報貯蔵素子２１６は前記ソースパッド２０６ｂを通じて活性領域に接続されることができる。前記ソースパッド２０６ｂと前記情報貯蔵素子２１６との間にバッファ電極２１４がさらに形成されることもできる。前記バッファ電極２１４は前記ソースパッド２０６ｂの上部に重畳され、一部分は前記ワードラインの上部に重畳される。前記バッファ電極２１４は活性領域の中央を向ける構造を有するので、隣接した活性領域に連結される情報貯蔵素子２１６の間の間隔を広けることができる。前記バッファ電極２１４はストレージプラグ２１２を通じて前記ソースパッド２０６ｂに接続されて、前記情報貯蔵素子２１６は前記バッファ電極２１４、前記ソースパッド２０６ｂ及び前記ソースパッド２０６ｂを通じて前記活性領域に接続される。
【００３４】
図示しないが、前記ストレージプラグ２１２は直接前記情報貯蔵素子２１６に連結されることもできる。この際には前記バッファ電極２１４は形成されない。
【００３５】
また、前記情報貯蔵素子２１６は前記ソースパッド２０６ｂの上部に一部分重畳されるように形成されて互いに隣合う第１活性領域及び第２活性領域上に形成される情報貯蔵素子の間隔がさらに離隔されるように形成することもできる。すなわち、前記情報貯蔵素子２１６は前記ワードラインの上部に重畳された側壁を有し、前記ワードラインの上部に重畳された側壁に対向する側壁は前記活性領域の上部に重畳された構造を有することができる。
【００３６】
図５乃至図９、図１０Ａ、１０Ｂ及び１０Ｃは本発明の第１実施形態による半導体記憶素子の製造方法を説明するための平面図である。
【００３７】
図５に示すように、基板１００に素子分離膜を形成して第１活性領域１０２ａ及び第２活性領域１０２ｂを形成する。前記第１活性領域１０２ａ及び前記第２活性領域１０２ｂは長軸及び短軸を有する棒形態で形成し、短軸方向に第１活性領域１０２ａ及び第２活性領域１０２ｂが各々一定間隔に配列する。第１活性領域の列と第２活性領域の列はセルアレイで相互に配列する。第１活性領域１０２ａは最小線幅間隔に配置され、第２活性領域１０２ｂも最小線幅間隔に配列する。第１活性領域１０２ａと第２活性領域１０２ｂは長軸方向に最小線幅間隔を有する。第２活性領域１０２ｂは短軸方向には前記第１活性領域１０２ａに対して１／２ピッチ移動して配置する。前記第１活性領域１０２ａ及び前記第２活性領域１０２ｂは同一の形状を有し、長軸方向には最小線幅の５倍長さを有する。短軸方向には最小線幅を有することができる。
【００３８】
図６に示すように、前記第１活性領域１０２ａまたは前記第２活性領域１０２ｂの上部を横切るワードライン１０４を形成する。二つのワードラインで構成されたワードライン対が第１活性領域１０２ａまたは第２活性領域１０２ｂの上部を横切るように形成する。したがって、前記第１活性領域１０２ａまたは前記第２活性領域１０２ｂは前記ワードライン対によって三つの領域に分割される。前記ワードライン１０４は最小線幅を有する。前記ワードライン１０４によって分割された活性領域は長軸方向に最小線幅を有する。
【００３９】
図７に示すように、前記ワードライン対をなす二つのワードライン１０４の間の分割された活性領域にドレインパッド１０６ｄを形成し、前記ワードライン対の両側に分割された活性領域に各々ソースパッド１０６ｂを形成する。前記ドレインパッド１０６ｄは前記活性領域から一方向に伸張されて素子分離膜の上部に重畳されるように配置する。前記ドレインパッド１０６ｄ及び前記ソースパッド１０６ｂは前記ワードラインが形成された基板を覆う第１層間絶縁膜を形成し、自己整列コンタクト（ＳＡＣ; Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）工程を適用して形成することができる。
【００４０】
図８に示すように、前記ワードライン１０４の上部を横切り、第１活性領域１０２ａ 及び第２活性領域１０２ｂに相互に接続されたビットライン１１０を形成する。前記ビットライン１１０は隣合う第１活性領域１０２ａの間を通って、前記第１活性領域１０２ａから一方向に１／２ピッチ移動して配置された第２活性領域１０２ｂの間を通るように形成する。前記ビットライン１１０はビットラインプラグ１０８を通じて前記ドレインパッド１０６ｄに連結されることができる。したがって、前記ソースパッド１０６ｂ及び前記ドレインパッド１０６ｄが形成された基板の全面に第２層間絶縁膜を形成し、前記絶縁膜を貫通して前記ドレインパッド１０６ｄに連結されたビットラインプラグ１０８を形成した後に、前記ビットラインプラグ１０８に接続されたビットラインを形成することもできる。これと他の方法で、デュアルダマシン工程を適用して前記ドレインパッド１０６ｄが露出したコンタクトホールを形成すると同時に、ビットライン溝を形成し、前記コンタクトホール及び溝に導電膜を満たしてビットラインが直接ドレインパッドに連結されるように形成することもできる。
【００４１】
図９に示すように、ストレージプラグ１１２を通じて前記ソースパッド１０６ｂに接続されたバッファ電極１１４を形成する。前記バッファ電極１１４は第１活性領域に連結される情報貯蔵素子と隣接した第２活性領域に連結される情報貯蔵素子の間の間隔を確保して、情報貯蔵素子の占有面積を増加させる役割を果たす。
【００４２】
前記ビットライン１１０が形成された基板の全面に第３層間絶縁膜を形成し、前記第３層間絶縁膜と前記第２層間絶縁膜とを順に貫通して前記ソースパッド１０６ｂに連結されたストレージプラグ１１２を形成し、前記ストレージプラグ１１２上に前記バッファ電極１１４を形成することができる。
【００４３】
図１０Ａに示すように、前記バッファ電極１１４の上部に各々情報貯蔵素子１１６を形成する。前記情報貯蔵素子１１６は前記ワードラインの上部に重畳されるように形成して占有面積を増加させることができる。前記情報貯蔵素子１１６は半導体記憶素子の種類に応じてキャパシタまたは抵抗素子で形成することができ、情報貯蔵素子１１６の形成方法は各記憶素子の種類に応じて変形されることができ、通常の技術を適用して形成することができる。
【００４４】
図１０Ｂは第１実施形態の変形例を示す平面図である。この変形例はバッファ電極１１４を形成しない。すなわち図９の段階で、バッファ電極を形成せず、ストレージプラグ１１２ａを形成した後、情報貯蔵素子１１６ａを前記ストレージプラグ１１２ａ上に直接連結することもできる。前記情報貯蔵素子１１６ａは一部分が前記ワードラインの上部に重畳されるように形成する。
【００４５】
図１０Ｃは第１実施形態の他の変形例を示す平面図である。この変形例は情報貯蔵素子１１６の占有面積増加よりは第１活性領域１０２ａに接続される情報貯蔵素子と第２活性領域１０２ｂに接続される情報貯蔵素子との間の間隔を確保する目的として適用されることができる。この実施形態で、前記情報貯蔵素子１１６ｂは前記ソースパッド１０６ｂの上部で側傍にシフトされて前記ワードライン１０４の上部に重畳された側壁を有し、前記ワードラインの上部に重畳された側壁の対向する側壁は下部の活性領域上に重畳される。この構造は、前記バッファ電極１１４を含むので可能である。したがって、余裕空間を活用することで、隣接した情報貯蔵素子の間の短絡を防止することができる。
【００４６】
図１１乃至図１３、１４Ａ、１４Ｂ及び１４Ｃは本発明の第２実施形態による半導体記憶素子の製造方法を説明するための平面図である。
【００４７】
図１１に示すように、上述の第１実施形態と同一の方法で第１活性領域２０２ａ及び第２活性領域２０２ｂを形成して、ワードライン対を形成する。
【００４８】
前記ワードライン対をなす二つのワードライン２０４の間の分割された活性領域にドレインパッド２０６ｄを形成し、前記ワードライン対の両側に分割された活性領域に各々ソースパッド２０６ｂを形成する。第１実施形態と異なって、前記ドレインパッド２０６ｄは前記活性領域から一方向に伸張されず、前記活性領域上に形成する。前記ドレインパッド２０６ｄ及び前記ソースパッド２０６ｂは前記ワードラインが形成された基板を覆う第１層間絶縁膜を形成し、自己整列コンタクト（ＳＡＣ; Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）工程を適用して形成することができる。
【００４９】
図１２に示すように、前記ワードライン２０４の上部を横切り、第１活性領域２０２ａ及び第２活性領域２０２ｂに相互に接続されたビットライン２１０を形成する。前記ビットライン２１０は第１活性領域２０２ａを一方向に斜めに横切り、第２活性領域２０２ｂに他方向に斜めに横切るジグザグ形態で配置する。前記ビットライン２１０は第１活性領域２０２ａと前記第１活性領域２０２ａから一方向に１／２ピッチだけ移動して配置された第２活性領域２０２ｂに連結する。前記ビットライン２１０はビットラインプラグ２０８を通じて前記ドレインパッド２０６ｄに連結されることができる。したがって、前記ソースパッド２０６ｂ及び前記ドレインパッド２０６ｄが形成された基板の全面に第２層間絶縁膜を形成し、前記絶縁膜を貫通して前記ドレインパッド２０６ｄに連結されたビットラインプラグ２０８を形成した後に前記ビットラインプラグ２０８に接続されたビットラインを形成することもできる。これと他の方法で、デュアルダマシン工程を適用して前記ドレインパッド２０６ｄが露出したコンタクトホールを形成すると同時にビットライン溝を形成し、前記コンタクトホール及び溝に導電膜を満たしてビットラインが直接ドレインパッドに連結されるように形成することもできる。
【００５０】
図１３に示すように、ストレージプラグ２１２を通じて前記ソースパッド２０６ｂに接続されたバッファ電極２１４を形成する。前記バッファ電極２１４は第１活性領域に連結される情報貯蔵素子と隣接した第２活性領域に連結される情報貯蔵素子との間の間隔を確保して、情報貯蔵素子の占有面積を増加させる役割を果たす。
【００５１】
前記ビットライン２１０が形成された基板の全面に第３層間絶縁膜を形成して、前記第３層間絶縁膜と前記第２層間絶縁膜とを順に貫通して前記ソースパッド２０６ｂに連結されたストレージプラグ２１２を形成し、前記ストレージプラグ２１２上に前記バッファ電極２１４を形成することができる。
【００５２】
図１４Ａに示すように、前記バッファ電極２１４の上部に各々情報貯蔵素子２１６を形成する。前記情報貯蔵素子２１６は前記ワードラインの上部に重畳されるように形成して占有面積を増加させることができる。前記情報貯蔵素子２１６は半導体記憶素子の種類に応じてキャパシタまたは抵抗素子で形成することができ、情報貯蔵素子２１６の形成方法は各記憶素子の種類に応じて変形されることができ、通常の技術を適用して形成することができる。
【００５３】
図１４Ｂは第２実施形態の変形例を示す平面図である。この変形例はバッファ電極２１４を形成しない。すなわち図９の段階で、バッファ電極を形成せず、ストレージプラグ２１２ａを形成した後、情報貯蔵素子２１６ａを前記ストレージプラグ２１２ａ上に直接連結することもできる。前記情報貯蔵素子２１６ａは一部分が前記ワードラインの上部に重畳されるように形成する。
【００５４】
図１４Ｃは第２実施形態の他の変形例を示す平面図である。この変形例は情報貯蔵素子２１６の占有面積増加よりは第１活性領域２０２ａに接続される情報貯蔵素子と第２活性領域２０２ｂに接続される情報貯蔵素子との間の間隔を確保する目的として適用されることができる。この実施形態で、前記情報貯蔵素子２１６ｂは前記ソースパッド２０６ｂの上部で側傍にシフトされて前記ワードライン２０４の上部に重畳された側壁を有し、前記ワードラインの上部に重畳された側壁の対向する側壁は下部の活性領域上に重畳される。この構造は前記バッファ電極２１４を含むので可能である。したがって、余裕空間を活用することで、隣接した情報貯蔵素子間の短絡を防止することができる。
【００５５】
図１５Ａ、１５Ｂ及び１５Ｃは本発明の望ましい実施形態による半導体記憶素子の断面図である。
【００５６】
ここでシリンダ型のストレージノードを有するＤＲＡＭセルを例としてあげて説明した。しかし、本発明はここに限定されず、ＤＲＡＭセルの以外にスイッチング素子と情報貯蔵素子で構成された記憶セルを有する半導体記憶素子に適用されることができる。
【００５７】
図１５Ａに示すように、基板３００上に素子分離膜が形成されて活性領域３０２を画定している。前記活性領域３０２の上部を横切って二つのワードライン３０４で構成されたワードライン対が配置されるが、前記ワードライン対が形成された基板上に平坦な第１層間絶縁膜３０７を形成して、前記第１層間絶縁膜３０７をパターニングして前記ワードラインに自己整列されたコンタクトホール３０８を形成して、前記コンタクトホール内に導電物質を満たしてソースパッド３０６ｂ及びドレインパッド３０６ｄを形成する。ソースパッド３０６ｂ及びドレインパッド３０６ｄが形成された基板の全面に第２層間絶縁膜３０９が覆われており、前記第２層間絶縁膜３０９を貫通して前記ドレインパッド３０６ｄにビットライン３１０が接続される。前記ビットライン３１０が形成された基板の全面に第３層間絶縁膜３１１が覆われており、前記第３層間絶縁膜３１１及び第２層間絶縁膜３０９を順に貫通して前記ソースパッド３０６ｂにストレージプラグ３１２が連結される。
【００５８】
前記ストレージプラグ３１２上にバッファ電極３１４が接続される。前記バッファ電極３１４は一部分が前記ワードライン３０４の上部に重畳されている。前記バッファ電極３１４が形成された基板３００の全面に第４層間絶縁膜３１３が形成され、前記バッファ電極３１４上にストレージ電極３１６が接続される。前記ストレージ電極３１６Ａは支持層３１５によって支持されることもできる。
【００５９】
図１５Ａで前記ストレージ電極３１６ａは前記ワードライン３０４の上部に重畳されることができる。すなわち、ストレージ電極の表面積を増加させるために隣接した他の活性領域に形成されたストレージ電極との間隔を維持しながら、相対的に余裕のある空間であるワードラインの上部までストレージ電極の占有面積を増加させることができる。しかし、ストレージ電極の面積を考慮せず、隣接したストレージ電極との間隔を維持するために図 １５Ｂに示したように、ストレージ電極３１６ｂを活性領域の中央にシフトされるように形成することもできる。図１５Ｃはバッファ電極３１４を形成せず、ストレージプラグ３１２に直接連結されたストレージ電極３１６ｃを図示している。
【００６０】
図１６Ａ乃至１６Ｃは上述の本発明の第１実施形態に適用されたパッドマスクを示す図である。
【００６１】
図１６Ａに示したように、ドレインパッド及びソースパッドを形成するためのマスク４０５は活性領域の間の素子分離領域を覆う棒型のマスク領域で構成されてワードライン４０４と、ワードラインの間の領域を露出させる開口部４０７ａを有する。
【００６２】
図１６Ｂは活性領域形成マスクの逆相でパッドマスク４０５を形成することができる。このパッドマスク４０５は活性領域に該当する部分に開口部４０７ｂを有するので、ワードライン４０５とワードラインの間の領域が露出する。
【００６３】
図１６Ｃはドレインパッド及びソースパッドが形成される領域に第１開口部４０７ｃ'と第２開口部４０７ｃを有するパッドマスクを図示する。前記第１開口部４０７ｃ'は前記ドレインパッドを形成するためのコンタクトホールを定義し、前記第２開口部４０７ｃは前記ソースパッドを形成するためのコンタクトホールを定義する。前記第１開口部４０７ｃ'及び第２開口部４０７ｃは前記ワードラインの上部に一部分重畳されることができる。
【００６４】
以上のように多様なパッドマスクを使用して第１実施形態のドレインパッド及びソースパッドを形成することができる。第１実施形態はドレインパッドが素子分離領域まで伸張されるので、前記パッドマスクの開口部４０７ａ、４０７ｂ、４０７ｃ'は広げられた部分を含む。
【００６５】
図１７Ａ乃至１７Ｃは上述の本発明の第２実施形態に適用されたパッドマスクを示す図である。
【００６６】
図１７Ａ乃至図１７Ｃのパッドマスクは各々の図１６Ａ乃至図１６Ｃのパッドマスクと類似の形態を有する。ただ、開口部４０７ａ'、４０７ｂ'、４０７ｄの形態で前記第１実施形態のパッドマスクと異なって、ドレインパッドを形成するための広げられた部分を有しない。その以外のワードライン４０５と開口部４０７ａ'、４０７ｂ'、４０７ｄの位置は第１実施形態のパッドマスクと同一である。
【図面の簡単な説明】
【００６７】
【図１】従来のＤＲＡＭセルアレイを示す平面図である。
【図２】従来のＤＲＡＭセルアレイを示す平面図である。
【図３】本発明の実施形態による半導体記憶素子アレイを示す平面図である。
【図４】本発明の実施形態による半導体記憶素子アレイを示す平面図である。
【図５】本発明の第１実施形態による半導体記憶素子の製造方法を説明するための平面図である。
【図６】本発明の第１実施形態による半導体記憶素子の製造方法を説明するための平面図である。
【図７】本発明の第１実施形態による半導体記憶素子の製造方法を説明するための平面図である。
【図８】本発明の第１実施形態による半導体記憶素子の製造方法を説明するための平面図である。
【図９】本発明の第１実施形態による半導体記憶素子の製造方法を説明するための平面図である。
【図１０Ａ】本発明の第１実施形態による半導体記憶素子の製造方法を説明するための平面図である。
【図１０Ｂ】本発明の第１実施形態による半導体記憶素子の製造方法を説明するための平面図である。
【図１０Ｃ】本発明の第１実施形態による半導体記憶素子の製造方法を説明するための平面図である。
【図１１】本発明の第２実施形態による半導体記憶素子の製造方法を説明するための平面図である。
【図１２】本発明の第２実施形態による半導体記憶素子の製造方法を説明するための平面図である。
【図１３】本発明の第２実施形態による半導体記憶素子の製造方法を説明するための平面図である。
【図１４Ａ】本発明の第２実施形態による半導体記憶素子の製造方法を説明するための平面図である。
【図１４Ｂ】本発明の第２実施形態による半導体記憶素子の製造方法を説明するための平面図である。
【図１４Ｃ】本発明の第２実施形態による半導体記憶素子の製造方法を説明するための平面図である。
【図１５Ａ】本発明の望ましい実施形態による半導体記憶素子の断面図である。
【図１５Ｂ】本発明の望ましい実施形態による半導体記憶素子の断面図である。
【図１５Ｃ】本発明の望ましい実施形態による半導体記憶素子の断面図である。
【図１６Ａ】本発明の第１実施形態による半導体記憶素子のパッドマスクを示す図である。
【図１６Ｂ】本発明の第１実施形態による半導体記憶素子のパッドマスクを示す図である。
【図１６Ｃ】本発明の第１実施形態による半導体記憶素子のパッドマスクを示す図である。
【図１７Ａ】本発明の第２実施形態による半導体記憶素子のパッドマスクを示す図である。
【図１７Ｂ】本発明の第２実施形態による半導体記憶素子のパッドマスクを示す図である。
【図１７Ｃ】本発明の第２実施形態による半導体記憶素子のパッドマスクを示す図である。
【符号の説明】
【００６８】
１００、３００  基板
１０２ａ、２０２ａ  第１活性領域
１０２ｂ、２０２ｂ  第２活性領域
１０４、２０４、３０４、４０４  ワードライン
１０６ｂ、２０６ｂ  ソースパッド
１０６ｄ、２０６ｄ  ドレインパッド
１０８、２０８  ビットラインプラグ
１１０、２１０、３１０  ビットライン
１１２、１１２ａ、２１２、２１２ａ、３１２  ストレージプラグ
１１４、２１４、３１４  バッファ電極
１１６、１１６ａ、２１６、２１６ａ  情報貯蔵素子
３０２  活性領域
３０７  第１層間絶縁膜
３０８  コンタクトホール
３０９  第２層間絶縁膜
３１１  第３層間絶縁膜
３１３  第４層間絶縁膜
３１５  支持層
３１６ａ、３１６Ａ、３１６ｂ、３１６ｃ  ストレージ電極
４０５  マスク
４０７、４０７ａ'、４０７ｂ'、４０７ｄ  開口部
４０７ｃ  第２開口部
４０７ｃ'  第１開口部
【図１】
2006108691.tif 000003
【図２】
2006108691.tif 000004
【図３】
2006108691.tif 000005
【図４】
2006108691.tif 000006
【図５】
2006108691.tif 000007
【図６】
2006108691.tif 000008
【図７】
2006108691.tif 000009
【図８】
2006108691.tif 000010
【図９】
2006108691.tif 000011
【図１０Ａ】
2006108691.tif 000012
【図１０Ｂ】
2006108691.tif 000013
【図１０Ｃ】
2006108691.tif 000014
【図１１】
2006108691.tif 000015
【図１２】
2006108691.tif 000016
【図１３】
2006108691.tif 000017
【図１４Ａ】
2006108691.tif 000018
【図１４Ｂ】
2006108691.tif 000019
【図１４Ｃ】
2006108691.tif 000020
【図１５Ａ】
2006108691.tif 000021
【図１５Ｂ】
2006108691.tif 000022
【図１５Ｃ】
2006108691.tif 000023
【図１６Ａ】
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【図１６Ｂ】
2006108691.tif 000025
【図１６Ｃ】
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【図１７Ａ】
2006108691.tif 000027
【図１７Ｂ】
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【図１７Ｃ】
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