(57)【要約】【課題】  行走査型のＣＭＯＳセンサを多チャンネル並列読み出しによって、読み出し速度を高速化する際に、水平ブランキング時間による総合読み出し時間の短縮効果の悪さを改善する。【解決手段】  行走査型のＣＭＯＳセンサは、多チャンネル並列読み出しによって、読み出し速度を容易に高速化することができるが、ｎ＋１行目の画像データを行メモリへストアする所謂水平ブランキング時間は短縮できない為、チャンネルを増やせば増やすほど総合の読み出し時間はあまり短縮化できなかった。本件ではこれを解決するため、水平ブランキング時間に行っていたｎ＋１行目の画像データを行メモリへストアする動作をｎ行目の画像データの行メモリからの列走査読み出し中に行うことで、ブランキング時間を実質無くし、効果的な高速読み出しを実現する。また併せて、両者を同時に行うことにより列走査読み出しにノイズが飛び込むことを低減している。【選択図】        図１
2006093816.tif 000002
【特許請求の範囲】
【請求項１】
行走査型の固体撮像素子を用いた撮像装置において、行メモリ群を少なくとも２セット備え、ｎ行目の画像データがストアされた第１の行メモリ群から、順次、列走査しながら各画素の画像データが出力されている最中に、同時並行してｎ＋１行目の画像データを第２の行メモリ群にストアすることで、総合の読み出し時間を短縮することを特徴とする固体撮像装置。
【請求項２】
前記、第１の行メモリ群からの列走査読み出し回路は、同時並行して行われる第２の行メモリ群へのストア動作に伴う電気的ノイズを防ぐために、第１の行メモリ群に隣接して併設される読み出しのための第１の出力線に隣接してその周辺のノイズを拾うためのノイズ検知アンテナの役目を持つ第２のダミー出力線を設け、第１と第２の出力線の差動信号をとることで、同相ノイズを軽減することを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルスチルカメラのような固体撮像装置に関するものである。
【背景技術】
【０００２】
近年、固体撮像装置は高画素化と高速化が強く求められるようになってきている。デジタルスチルカメラにおいては数メガピクセルから十数メガピクセルもの高画素数が見受けられる。また速度も秒間十コマ程度の製品化も求められてきている。
【０００３】
一方ビデオカメラにおいてもＣＣＤを使って、画面を左右二分割して読み出す２ｃｈ並列読み出しにより、二百万画素を秒３０コマで読み出せる製品も出始めて来ている。
【０００４】
このようなニーズの中で固体撮像素子は短時間に大量の画素出力を出すために、多チャンネル並列出力が容易なＣＭＯＳセンサが注目されてきている。
【０００５】
ＣＭＯＳセンサは画素の出力を選択スイッチを介して読み出し用の出力線に読み出すわけだが、その配線は画素の周囲に方眼状に配置されるために配線抵抗と配線容量が大きく画素ごとに読み出したのでは読み出し出力線の配線容量をチャージするのに時間がかかり、結果として高速に読めなくなってしまいかねない。
【０００６】
従って、回路の大きさと高速性のバランスをとって行走査型の読み出し方式をとることが一般的である。
【０００７】
行走査型読み出しとは２次元に配置された撮像素子の上下などの辺側に行走査用のメモリを設け、水平ブランキング期間中に第ｎ行の画像データをまとめて前記メモリに転送し、その後、そのメモリから順次列走査し各画素のデータを出力するものである。
【０００８】
図２は従来の行走査タイプのＣＭＯＳセンサの高速化の方法を示した図である。
【０００９】
ＴｈｂｌｎｋはＣＴ転送時間を表し、Ｔｒｅａｄは水平の画素読み出し時間を表す。
【００１０】
ＣＴ転送時間とは２次元配列の撮像センサ画素を一行分まとめてこのタイミングで行メモリ容量群ＣＴに転送する時間のことで一般には水平ブランキングのタイミングに行う。
【００１１】
Ｔｒｅａｄは行メモリ群ＣＴから列方向に走査して順次選択的に出力端子から画素信号を読み出しするタイミングであり、高速化のために多チャンネル出力にすればＴｒｅａｄはチャンネル数の分だけは分数的に時間が短縮される。
【００１２】
例えば、２チャンネルならばＴｒｅａｄは１チャンネル時に比べて半減でき、４チャンネルなら１／４に短縮される。
【００１３】
このように、１水平走査時間はＴｈｂｌｎｋ＋Ｔｒｅａｄであらわされ、これが垂直行数分だけ繰り返されて、１枚分の画像が読み出される。これ以外にＴｖｂｌｎｋの蓄積時間（≒露光時間）が一コマのシーケンスには含まれる。
【００１４】
連写コマ速をあげようとした時に多チャンネル化でＴｒｅａｄは短縮できるがＴｈｂｌｎｋやＴｖｂｌｎｋは短縮できない。
【００１５】
蓄積時間Ｔｖｂｌｎｋはセンサ感度や被写体輝度にもからみ、必要不可欠な要素なのであきらめもつくが、Ｔｈｂｌｎｋだけは回路の工夫などで多少は短縮できる。しかし、一行分のＣＴ転送には、縦方向の配線をドライブしてＣＴのキャパシタに信号電荷をチャージする為、それなりに時間はかかり、また、この際にＣＭＯＳセンサ特有の画素ＦＰＮ（読み出しトランジスタのＶＴＨばらつきが支配的ではあるが）を除去したりするシーケンスがはいる為に、大幅には短縮できない。
【００１６】
図３は読み出しチャンネル数を増やしていった時の秒間コマ数を表したグラフである。画素数１０００万画素で縦横比が２：３、蓄積時間を２０ｍｓ、読み出し周波数を１６ＭＨＺ、行メモリＣｔへの行転送時間すなわち水平ブランキング時間を１５ｕｓでおこなうと８ｃｈ並列読みで秒間７コマに対して、１６ｃｈでも秒間１０コマ程度までしか高速化できない。このとき、水平のブランキング時間と読み出し時間はなんとほぼ同じ時間となり、いかに多チャンネル化を使っても読み出しの効率が悪くなっているかがわかる。
【００１７】
もう少し詳細に数字をあげると、１０００万画素で３：２では水平画素数約４０００画素、垂直画素数約２６００画素、１６チャンネルで１６ＭＨＺで読み出し、全画面のＴｈｒｅａｄ≒４０ｍｓ、全画面のＴｈｂｌｎｋ≒４０ｍｓ、Ｔｖｂｌｎｋ≒２０ｍｓとなり１コマ１００ｍｓとなる。
【００１８】
このようにコマ速をあげるには高速になればなるほどＴｈｂｌｎｋの比重が増大してくる為、何らかの対策が望まれる。
【００１９】
次に具体的に図４で従来回路の動作を説明する。
【００２０】
図４は、従来のＣＭＯＳ型固体撮像装置の等価回路図である。図６は、図４の水平転送スイッチＮ５１１〜Ｎ５１３、リセットスイッチＮ５１４、水平走査回路ブロック５、差動増幅回路５１の模式的な実装平面図である。なお、図６には、第一の配線層及び第二の配線層の二つの配線層で上記各部を接続している様子を示している。
【００２１】
図４には、以下説明する画素部１と、垂直走査回路ブロック２と、水平走査回路ブロック５と、入力ＭＯＳトランジスタＮ５１と、負荷ＭＯＳトランジスタＮ５２〜Ｎ５４と、クランプ容量Ｃ０１〜Ｃ０３と、クランプスイッチＮ５５〜Ｎ５７と、転送スイッチＮ５８〜Ｎ５１０と、信号保持容量ＣＴ１〜ＣＴ３と、水平転送スイッチＮ５１１〜５１３と、リセットスイッチＮ５１４と、差動増幅回路５１とを備えている。
【００２２】
画素部１に備えられているフォトダイオードＤ１１〜Ｄ３３は、光信号電荷を発生する。ここではアノード側が接地されている。フォトダイオードＤ１１〜Ｄ３３のカソード側は、転送ＭＯＳトランジスタＭ１１１〜Ｍ１３３を介して増幅ＭＯＳトランジスタＭ３１１〜Ｍ３３３のゲートに接続されている。
【００２３】
また、増幅ＭＯＳトランジスタＭ３１１〜Ｍ３３３のゲートには、これをリセットするためのリセットＭＯＳトランジスタＭ２１１〜Ｍ２３３のソースが接続され、リセットＭＯＳトランジスタＭ２１１〜Ｍ２３３のドレインは、リセット電源に接続されている。
【００２４】
さらに、増幅ＭＯＳトランジスタＭ３１１〜Ｍ３３３のドレインは電源に接続され、ソースは選択ＭＯＳトランジスタＭ４１１〜Ｍ４３３のドレインに接続されている。転送ＭＯＳトランジスタＭ１１１のゲートは、横方向に延長して配置される第１の行選択線（垂直走査線）ＰＴＸ１に接続される。
【００２５】
同じ行に配置された他の画素セルの同様な転送ＭＯＳトランジスタＭ１２１，Ｍ１３１のゲートも第１の行選択線ＰＴＸ１に共通に接続される。リセットＭＯＳトランジスタＭ２１１のゲートは、横方向に延長して配置される第２の行選択線（垂直走査線）ＰＲＥＳ１に接続される。
【００２６】
同じ行に配置された他の画素セルの同様なリセットＭＯＳトランジスタＭ２２１，Ｍ２３１のゲートも第２の行選択線ＰＲＥＳ１に共通に接続される。選択ＭＯＳトランジスタＭ４１１のゲートは、横方向に延長して配置される第３の行選択線（垂直走査線）ＰＳＥＬ１に接続される。
【００２７】
同じ行に配置された他の画素セルの同様な選択ＭＯＳトランジスタＭ４２１，Ｍ４３１のゲートも第３の行選択線ＰＳＥＬ１に共通に接続される。これら第１〜第３の行選択線は、垂直走査回路ブロック２に接続され、後述する動作タイミングに基づいて信号電圧が供給される。
【００２８】
図４に示されている残りの行においても同様な構成の画素セルと、行選択線が設けられる。これらの行選択線には、垂直走査回路ブロック２により形成されたＰＴＸ２〜ＰＴＸ３、ＰＲＥＳ２〜ＰＲＥＳ３、ＰＳＥＬ２〜ＰＳＥＬ３が供給される。選択ＭＯＳトランジスタＭ４１１のソースは、縦方向に延長して配置される垂直信号線Ｖ１に接続される。
【００２９】
同じ列に配置される画素セルの同様な選択ＭＯＳトランジスタＭ４１２，Ｍ４１３のソースも垂直信号線Ｖ１に接続される。垂直信号線Ｖ１は負荷手段である負荷ＭＯＳトランジスタＮ５２に接続される。
【００３０】
図４に示されている残りの垂直信号線Ｖ２〜Ｖ３においても同様に選択ＭＯＳトランジスタ、負荷ＭＯＳトランジスタが接続される。
【００３１】
さらに、負荷ＭＯＳトランジスタＮ５２〜Ｎ５４のソースは共通のＧＮＤライン４に、ゲートは入力ＭＯＳトランジスタＮ５１のゲート及びドレインに共通に接続されるとともに電圧入力端子Ｖｂｉａｓに接続される。
【００３２】
垂直信号線Ｖ１は、クランプ容量Ｃ０１と転送スイッチＮ５８を介して信号を一時保持するための容量ＣＴ１に接続され、水平転送スイッチＮ５１１を介して差動増幅回路５１の反転入力端子（水平出力線）に接続される。
【００３３】
差動増幅回路５１の正転入力端子は水平出力線のリセット電圧Ｖｒｅｓに、反転入力端子はリセットスイッチＮ５１４を介して水平出力線のリセット電圧Ｖｒｅｓにそれぞれ接続される。信号保持容量ＣＴ１の逆側の端子は接地されている。
【００３４】
クランプ容量Ｃ０１と転送スイッチＮ５８との接続点はクランプスイッチＮ５５を介してクランプ電源に接続される。水平転送スイッチＮ５１１のゲートは信号線Ｈ１に接続され、水平走査回路ブロック５に接続される。
【００３５】
図４に示されている残りの列Ｖ２〜Ｖ３においても同様な構成の読み出し回路が設けられる。また、各列に接続されたクランプスイッチＮ５５〜Ｎ５７のゲート及び転送スイッチＮ５８〜Ｎ５１０のゲートは、クランプ信号入力端子ＰＣ０Ｒ及び転送信号入力端子ＰＴにそれぞれ共通に接続され、後述する動作タイミングに基づいてそれぞれ信号電圧が供給される。
【００３６】
図５は、図４に示すＣＭＯＳ型固体撮像装置の動作を示すタイミングチャートである。フォトダイオードＤ１１〜Ｄ３３からの光信号電荷の読み出しに先立って、リセットＭＯＳトランジスタＭ２１１〜Ｍ２３１のゲートＰＲＥＳ１がハイレベルとなる。
【００３７】
これによって、増幅ＭＯＳトランジスタＭ３１１〜Ｍ３３１のゲートがリセット電源にリセットされる。リセットＭＯＳトランジスタＭ２１１〜Ｍ２３１のゲートＰＲＥＳ１がローレベルに復帰すると同時にクランプスイッチＮ５５〜Ｎ５７のゲートＰＣ０Ｒがハイレベルになった後に、選択ＭＯＳトランジスタＭ４１１〜Ｍ４３１のゲートＰＳＥＬ１がハイレベルとなる。
【００３８】
これによって、リセットノイズが重畳されたリセット信号（ノイズ信号）が垂直信号線Ｖ１〜Ｖ３に読み出されクランプ容量Ｃ０１〜Ｃ０３にクランプされる。同時に転送スイッチＮ５８〜Ｎ５１０のゲートＰＴがハイレベルとなり、信号保持容量ＣＴ１〜ＣＴ３がクランプ電圧にリセットされる。
【００３９】
つぎに、クランプスイッチＮ５５〜Ｎ５７のゲートＰＣ０Ｒがローレベルに復帰する。つぎに、転送ＭＯＳトランジスタＭ１１１〜Ｍ１３１のゲートＰＴＸ１がハイレベルとなり、フォトダイオードＤ１１〜Ｄ３１の光信号電荷が、増幅ＭＯＳトランジスタＭ３１１〜Ｍ３３１のゲートに転送されると同時に光信号が垂直信号線Ｖ１〜Ｖ３に読み出される。
【００４０】
つぎに、転送ＭＯＳトランジスタＭ１１１〜Ｍ１３１のゲートＰＴＸ１がローレベルに復帰した後、転送スイッチＮ５８〜Ｎ５１０のゲートＰＴがローレベルとなる。これによって、リセット信号からの変化分（光信号）が信号保持容量ＣＴ１〜ＣＴ３に読み出される。
【００４１】
ここまでの動作で、第１行目に接続された画素セルの光信号が、それぞれの列に接続された信号保持容量ＣＴ１〜ＣＴ３に保持される。
【００４２】
つぎに、リセットＭＯＳトランジスタＭ２１１〜Ｍ２３１のゲートＰＲＥＳ１及び転送ＭＯＳトランジスタＭ１１１〜Ｍ１３１のゲートＰＴＸ１がハイレベルとなり、フォトダイオードＤ１１〜Ｄ３１の光信号電荷がリセットされる。
【００４３】
この後、水平走査回路ブロック５から供給され信号線Ｈ１〜Ｈ３を伝送する信号によって、各列の水平転送スイッチＮ５１１〜Ｎ５１３のゲートが順次ハイレベルとなり、信号保持容量ＣＴ１〜ＣＴ３に保持されていた電圧が、順次水平出力線に読み出され、出力端子ＯＵＴに順次出力される。
【００４４】
各列の信号読み出しの合間でリセットスイッチＮ５１４によって水平出力線がリセット電圧Ｖｒｅｓにリセットされる。以上で、第１行目に接続された画素セルの読み出しが完了する。以下同様に、垂直走査回路ブロックからの信号によって第２行目以降に接続された画素セルの信号が順次読み出され、全画素セルの読み出しが完了する。
【００４５】
以上のように、従来の図４の回路では図５の「１行目前半や２行目前半の各（１）〜（９）」に示すタイミングで図２のＴｈｂｌｎｋのような時間がかかっていた為、高速化には限界があった。
【特許文献１】特開平１０−１５５１００号公報
【発明の開示】
【発明が解決しようとする課題】
【００４６】
そこで図７に示すように、ＴｈｂｌｎｋをＴｒｅａｄの裏（バックグラウンド）で行うことで、実質Ｔｒｅａｄ時間をゼロにすることができれば上記例のような１０００万画素でも８チャンネルで秒間１０コマが達成されるようになる。
【００４７】
例えば、バックグラウンドでＴｈｂｌｎｋが実行できれば、８ｃｈでも全画面のＴｒｅａｄ≒８０ｍｓ、Ｔｖｂｌｎｋ≒２０ｍｓとなり、１コマ１００ｍｓとなる。
【００４８】
このためには基本的に図８に示すように、ＣＴを複数行分設け、一方のＣＴ行を順次読み出している最中にもう片方のＣＴ行に画素部からの信号を行一括転送することで水平ブランキング時間を短縮する。詳細は図１に基づいて後述するが、図８に基づき概略を説明する。
【００４９】
二次元配列された画素部に対してメモリ部ＣＴを奇数行用と偶数行用の２セット設け、画面上部から順次垂直選択ＳＲ（シフトレジスタ）を縦方向に走査しながら、ＣＴ部に転送すべき行を選択していく。例えば、奇数ｎ行目のデータが既にＣＴ部（奇数行用）にあり、水平選択ＳＲ（シフトレジスタ）で横方向に走査しながら、順次画素出力が読み出されていくとすると、その裏（バックグラウンド）で偶数ｎ＋１行目の信号が偶数行用のＣＴ部に一括転送される。こうすることでＣＴ部は奇数行用と偶数行用の２セット必要になるが、画素部のチップサイズに比べれば、ＣＴ部のサイズは小さいので、余計にもっても、さほどチップサイズが大きくなるわけではなく、むしろ、高速化のメリットの方が大きい。
【００５０】
しかしながら、図８の時間短縮のためには図４のタイプの出力形式では同相ノイズに弱くＴｒｅａｄとＴｈｂｌｎｋを同時並行的に行うと、ＴｈｂｌｎｋにともなうＣＴ群チャージが一行分まとめて同時に行うので、その電流性ノイズがセンサーチップ基板の電源やグランドを短時間に激しくゆすり、同相ノイズがＴｒｅａｄの画素読み出し信号に飛び込んでしまう。これに対する対策を行うことが、不可欠となる。これは図６でも示したが、出力アンプのマイナス入力はそのアルミ配線周辺の電源やグランド等の電圧的変動の影響を直接、容量結合によって受けてしまうが、プラス入力の基準電圧Ｖｒｅｓには配線長の違いによって同様にはノイズが乗ることは無い。したがって、ｎ＋１行のＣＴへの一括電荷転送によって発生する電流性のノイズによってゆすられる電源やグランドなどのノイズの飛び込みが出力アンプのマイナス、プラス入力で異なり、結果として、出力アンプが正しい画素信号出力を出すことができなくなってしまう。
【００５１】
もう少し詳しく図４の出力アンプ５１の入力部のタイプで説明すると、従来の技術では、水平転送スイッチＮ５１１〜Ｎ５１３のソースが共通に接続された水平出力線が、水平転送スイッチＮ５１１〜Ｎ５１３のゲート・ソース間容量を介してゲート端子を駆動する信号線Ｈ１〜Ｈ３に容量結合されている。
【００５２】
また、水平出力線は、水平走査回路ブロック５からの信号線Ｈ１〜Ｈ３の配線と重なっており容量結合している。信号線Ｈ１〜Ｈ３を通る信号は水平走査回路ブロック５の電源及びＧＮＤから供給されており、結果的に水平走査回路ブロック５の電源及びＧＮＤに容量結合している。
【００５３】
さらに、水平出力線の配線は半導体基板上に設けられており、半導体基板とも容量結合している。図５を用いて説明した駆動方法のように、水平出力線に信号が読み出されるタイミングでは入力端子はハイインピーダンス（フローティング）の状態であり、容量結合による外乱ノイズの影響を受けやすい。
【００５４】
水平走査回路ブロック５の電源及びＧＮＤは一般的に、デジタル回路の貫通電流等の影響により、スパイク状のノイズが重畳していることが多く、このノイズが水平出力線に影響を与える。結果的に差動増幅回路５１の出力波形（センサ出力波形）に影響を与え、本来の被写体の像が得られないという問題があった。そして、この外乱ノイズに弱いという回路特徴はＴｈｂｌｎｋとＴｈｒｅａｄを同時並行して行うことによってさらにノイズの悪さを露呈してしまう。
【００５５】
そこで、本発明は、差動増幅回路の出力にノイズ等の影響を与えない固体撮像装置を提供することで高速性と低ノイズ性の両立をはかることを課題としている。
【課題を解決するための手段】
【００５６】
上記課題を解決するために、行走査型の固体撮像素子を用いた撮像装置において、行メモリ群を少なくとも２セット備え、ｎ行目の画像データがストアされた第１の行メモリ群から、順次、列走査しながら各画素の画像データが出力されている最中に、同時並行してｎ＋１行目の画像データを第２の行メモリ群にストアすることで、総合の読み出し時間を短縮するとともに、被写体からの光を複数の光電変換素子で信号電荷に変換し、前記各光電変換素子で変換された信号電荷を、リファレンス信号が供給される差動増幅回路で増幅することによって、前記被写体の画像信号を生成する固体撮像装置において、前記各光電変換素子からの信号を前記差動増幅回路へ順次出力する第１の出力線と所望の信号線との結合容量と、前記差動増幅回路へと前記リファレンス信号を供給する第２の出力線と前記所望の信号線との結合容量とを合わせている。
【００５７】
すなわち、本発明は、差動増幅回路への入力信号にダミーのアンテナ線をはわせ、両入力とも同じようにノイズ等を重畳させることで、差動増幅回路でノイズ等を差分して、差動増幅回路の出力信号からノイズ等を除去するようにしている。
【発明の効果】
【００５８】
本発明によると、各光電変換素子で変換された信号電荷を増幅する差動増幅回路への入力信号に、ダミーの同相ノイズ検知用のアンテナ線をはわせ、信号線と同じようにノイズ等を重畳させているので、差動増幅回路でノイズ等が差分され、出力信号からノイズ等を除去するようにしている。その為、画素部から行メモリ群ＣＴへの転送（従来の水平ブランキングの相当）と行メモリ群から水平走査による読み出しを同時並行して行うことによって生じるＣＴ転送のノイズの飛び込みを低減しながら高速化と低ノイズ化を両立させることができた。
【００５９】
ＣＭＯＳイメージセンサーの持つ多チャンネル化による高速化の障害になっていた大きな壁をこれによりブレークできるようになった。
【発明を実施するための最良の形態】
【００６０】
以下本発明を実施するための最良の形態を、実施例により詳しく説明する。
【実施例】
【００６１】
図１は、本発明の第１実施形態の固体撮像装置の等価回路図である。図１の画素部１、入力ＭＯＳトランジスタＮ５１、負荷ＭＯＳトランジスタＮ５２〜Ｎ５４、クランプ容量Ｃ０１〜Ｃ０３、クランプスイッチＮ５５〜Ｎ５７、転送スイッチＮ５８〜Ｎ５１０、信号保持容量ＣＴ１〜ＣＴ３は、図４と同様の構成である。なお、図１において、図４に示した部分と同様の部分には同一符号を付している。
【００６２】
信号を一時保持するための容量ＣＴ１〜ＣＴ３は、水平転送スイッチＮ５１１〜Ｎ５１３を介して差動増幅回路５１の反転入力端子（水平出力線）に接続され、水平出力線はリセットスイッチＮ５１４を介してリセット電圧Ｖｒｅｓに接続される。
【００６３】
水平転送スイッチＮ５１１〜Ｎ５１３のゲートは信号線Ｈ１〜Ｈ３に接続され、水平走査回路ブロック５に接続される。
【００６４】
差動増幅回路５１の正転入力端子には、ドレインがリセット電圧Ｖｒｅｓに接続されたスイッチＮ１１〜Ｎ１３が接続され、スイッチＮ１１〜Ｎ１３のゲートは水平転送スイッチＮ５１１〜Ｎ５１３と同様、信号線Ｈ１〜Ｈ３に接続される。
【００６５】
さらに、正転入力端子はリセットスイッチＮ５１４を介してリセット電圧Ｖｒｅｓに接続される。
【００６６】
特に限定はしないが、水平転送スイッチＮ５１１〜Ｎ５１３とスイッチＮ１１〜Ｎ１３、リセットスイッチＮ５１４とＮ１４は同一形状のスイッチである方が望ましい。
【００６７】
また、図１では簡単のため３行３列の２次元画素アレイとしているが、このサイズに限定したものではなく、さらに、１次元のリニアセンサについても同様の構成が採れることはいうまでもない。
【００６８】
つぎに、本実施形態の固体撮像装置の動作について説明する。信号保持容量ＣＴ１〜ＣＴ３に保持するまでの動作は、図５に基づく説明と同様である。
【００６９】
信号保持容量ＣＴ１〜ＣＴ３に保持された信号は、水平走査回路ブロック５から供給され信号線Ｈ１〜Ｈ３を伝送する信号によって、各列の水平転送スイッチＮ５１１〜Ｎ５１３のゲートが順次ハイレベルとなり、水平出力線に読み出される。
【００７０】
また、水平走査回路ブロック５から供給され信号線Ｈ１〜Ｈ３を伝送する信号によって、スイッチＮ１１〜Ｎ１３のゲートも順次ハイレベルとなり、差動増幅回路５１の正転入力端子には、水平出力線に信号が読み出されるタイミングに同期してリセット電圧Ｖｒｅｓが読み出される。
【００７１】
各列の信号読み出しの合間でリセットスイッチＮ５１４，Ｎ１４によって水平出力線及び差動増幅回路５１の正転入力端子が水平出力線のリセット電圧Ｖｒｅｓにリセットされる。出力端子ＯＵＴには、正転入力信号と反転入力信号との差信号が所望のゲインで増幅されて出力される。
【００７２】
このような動作において、水平出力線には例えば、水平走査回路ブロック５から供給され信号線Ｈ１〜Ｈ３を伝送する信号や水平出力線のリセット信号ＰＣＨＲＥＳのクロックリークが発生する。また、水平出力線は水平転送スイッチＮ５１１〜Ｎ５１３のゲート・ソース間容量によって信号線Ｈ１〜Ｈ３と容量結合している。
【００７３】
水平走査回路ブロック５から供給され信号線Ｈ１〜Ｈ３を伝送する信号は順次ハイレベルとなるため、ほとんどの期間、水平走査回路ブロック５のＧＮＤから供給されるローレベルを出力している。
【００７４】
ところで、本実施形態では差動増幅回路５１の正転入力端子にも水平出力線と同様、リセットスイッチＮ１４と、水平転送スイッチと同一の信号がゲートに入力されたスイッチＮ１１〜Ｎ１３が接続されているため、正転入力端子も反転入力端子と同様にクロックリークやスパイク状のノイズの影響を受ける。
【００７５】
これらのノイズ成分は反転入力端子と正転入力端子間で同相の成分であり、差動増幅回路５１で除去されるので、出力端子ＯＵＴに影響を与えることはない。
【００７６】
回路ブロック５２はＣＴや水平読みだし走査部や読み出し差動アンプを含むブロックを指す。このあたりの内部の構成はアンプの入力形式をのぞけば図４の従来回路とほぼ同様である。図１ではこれに加え、高速性をあげるために、この５２のブロックをもう１セット設けている。これが回路ブロック６２である。回路ブロック６２の構成要件は回路ブロック５２と全く同じであり、入力信号だけが異なっている。両者比較すると、ＰＴに対してＰＴ２、ＯＵＴに対してＯＵＴ２となっており、５２の回路ブロックが奇数行用の回路ブロックだとすると、６２の回路ブロックは偶数行用の回路ブロックと言うことになる。
【００７７】
次に、図９を説明する。
これも基本的には図５で説明したタイミングとほぼ同じであるが、水平走査部による読み出しと垂直走査部によるＣＴ群への転送とが同時並行して行われている。図５では１行目を前半部と後半部に分け、前半部でＰＲＥＳ１，ＰＳＥＬ１，ＰＴＸ１，ＰＣ０Ｒ，ＰＴなどの信号が激しく変化して画素部から垂直出力線群を通ってＣＴ群に信号電荷転送が行われるタイミングと後半部ではＨ１、Ｈ２、Ｈ３、ＰＣＨＲＥＳなどが激しく変化し、水平走査部の動作による読み出しが行われている。そしてその両者が各行交互に行われている。
【００７８】
それに対して、図９ではその両者が同時並行で行われており、例えば図９の２行目（１）〜（９）のタイミングをみるとＰＲＥＳ２，ＰＳＥＬ２，ＰＴＸ２，ＰＣ０Ｒ，ＰＴ２が激しく動いている最中にＨ１，Ｈ２，Ｈ３，ＰＣＨＲＥＳも同時に激しく動いている。これは２行目の画素信号が６２の回路ブロックに含まれる偶数行用のＣＴ群に転送している最中にも同時並行して、１行目の画素データが回路ブロック５２に含まれる奇数行用のＣＴ群から水平走査されながらＯＵＴ端子から読み出されているわけである。
【００７９】
逆に図９の３行目（１）〜（９）のタイミングになるとＰＲＥＳ３，ＰＳＥＬ３，ＰＴＸ３，ＰＣ０Ｒ，ＰＴが激しく動いている最中にＨ６１，Ｈ６２，Ｈ６３，ＰＣＨＲＥＳも同時に激しく動いている。これは３行目の画素信号が５２の回路ブロックに含まれる奇数行用のＣＴ群に転送している最中にも同時並行して、２行目の画素データが回路ブロック６２に含まれる偶数行用のＣＴ群から水平走査されながらＯＵＴ２端子から読み出されているわけである。
【００８０】
これらを次々と繰り返すことで図５に対して図９ではステートが半減して同時並列動作により高速化していることがわかる。
この例では奇数行と偶数行の２セットのブロックを持っているが水平走査部の読み出しが多チャンネル化によってさらに高速化した場合には２セット以上持つことも考え得る。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施形態の固体撮像装置の等価回路図である。
【図２】従来のＣＭＯＳ型固体撮像装置の概略タイミング図である。
【図３】従来のＣＭＯＳ型固体撮像装置の多チャンネル化にとるコマ速を表したグラフである。（実線  従来のコマ速、破線  本発明提案のコマ速）
【図４】従来のＣＭＯＳ型固体撮像装置の等価回路図である。
【図５】図４に示すＣＭＯＳ型固体撮像装置の動作を示すタイミングチャートである。
【図６】図４の水平転送スイッチＮ５１１〜Ｎ５１３、リセットスイッチＮ５１４、水平走査回路ブロック５、差動増幅回路５１の模式的な実装平面図である。
【図７】本発明の狙いとする概略タイミング図である。
【図８】本発明の狙いとする概略回路ブロック図である。
【図９】本発明のＣＭＯＳ型固体撮像装置の動作を示すタイミングチャートである。
【符号の説明】
【００８２】
１    画素部
２    垂直走査回路ブロック
４    ＧＮＤライン
５    水平走査回路ブロック
５１    差動増幅回路
Ｃ０１〜Ｃ０３    クランプ容量
ＣＴ１〜ＣＴ３    信号保持容量
Ｎ５１    入力ＭＯＳトランジスタ
Ｎ５２〜Ｎ５４    負荷ＭＯＳトランジスタ
Ｎ５５〜Ｎ５７    クランプスイッチ
Ｎ５８〜Ｎ５１０    転送スイッチ
Ｎ５１１〜５１３    水平転送スイッチ
Ｎ５１４    リセットスイッチ
５２    奇数行用回路ブロック
６２    偶数行用回路ブロック
【図１】
2006093816.tif 000003
【図２】
2006093816.tif 000004
【図３】
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【図４】
2006093816.tif 000006
【図５】
2006093816.tif 000007
【図６】
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【図７】
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【図９】
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【図８】
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