(57)【要約】【課題】シリコン内に形成されたシーム部を熱処理により消滅させることにより、シーム部が外部に露出することを防止して、シリコン膜をエッチバックした後に残渣が残ることを防止することができ、また、エッチングを良好に行うことができると共に、シリコン膜上を酸化する際にシリコン膜内も酸化されることを防止することができる半導体装置の製造方法を提供する。【解決手段】半導体基板１０の主表面側に形成された凹部にシリコン膜を堆積する工程と、シーム部５１が形成されたシリコン膜５０に１０００℃以上にて熱処理を施す工程とを備える。【選択図】        図１３
2006040959.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面側に形成された凹部にシリコン膜を堆積する工程と、
前記シリコン膜に１０００℃以上にて熱処理を施す工程と、
を備える、半導体装置の製造方法。
【請求項２】
１％以上の酸素を含む雰囲気中で前記熱処理を行う、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記熱処理により前記シリコンの表面にシリコン酸化膜が形成され、
前記熱処理後に前記シリコン酸化膜を除去する工程をさらに備える、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記シリコン酸化膜をフッ酸により除去する、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記凹部の底部の幅に対する高さの比であるアスペクト比が４以上である、請求項１から請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記シリコン膜上に絶縁膜を堆積する工程をさらに備える、請求項１から請求項５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記絶縁膜が、酸化膜、窒化膜および酸化膜の積層膜である、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記絶縁膜をエッチングする工程と、
前記シリコン膜をエッチングする工程と、
をさらに備える、請求項６または請求項７に記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜上に導電膜を堆積する工程と、
前記導電膜をパターニングする工程と、
をさらに備える、請求項６から請求項８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記導電膜をマスクとして、前記シリコン膜と前記絶縁膜とをエッチングする、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記熱処理前に、前記シリコン膜にイオン注入を行なう工程をさらに備える、
請求項１から請求項１０に記載の半導体装置の製造方法。  
【請求項１２】
前記イオン注入のドーズ量を１×１０1５／ｃｍ３以上とする、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記イオン注入のイオン種は、Ａｓ、Ｂ、ＢＦ２、Ｎ２、Ｐ、Ｓｂ、Ｓｉ、Ｇｅのいずれか１つである、請求項１１または請求項１２に記載の半導体装置の製造方法。
【請求項１４】
半導体基板の主表面上に第１絶縁膜を介して複数の第１導電膜を形成する工程と、
前記第１導電膜を覆うようにして第２絶縁膜を形成する工程と、
前記第２絶縁膜の凹部にシリコン膜を埋め込む工程と、
前記シリコン膜に１０００℃以上の温度で熱処理を施す工程と、
前記シリコン膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に第２導電膜を形成する工程と、
前記第２導電膜をパターニングする工程と、
前記パターニングされた前記第２導電膜をマスクとして、前記第３絶縁膜をパターニングする工程と、
前記パターニングされた前記第２導電膜をマスクとして、前記シリコン膜をパターニングすることにより、前記第２絶縁膜間に埋め込まれた前記シリコン膜を選択的に除去する工程と、
を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に凹部内にシリコン膜を埋め込む工程を含む半導体装置の製造方法。
【背景技術】
【０００２】
一般に、従来から溝部や段差部等の凹部にシリコン膜などの導電膜を埋め込んだ構造を有する半導体装置は、知られている。
【０００３】
このような、従来の半導体装置の製造方法においては、凹部にシリコン膜等の導電膜を埋め込む際に、埋め込まれたシリコン膜の中央部に高さ方向に延びるシーム部が発生する。
【０００４】
従来、このようなシリコン膜にシーム部が発生することを解決する方法としては、例えば、コンタクトホール内にシリコン膜を形成する際に、シリコン膜の上面をコンタクトホールより上方に位置させる方法が知られている。
【０００５】
この方法によれば、シリコン膜内に形成されたシーム部がシリコン膜の表面に露出することがなく、後の工程でシーム部による影響を受けることなく、良好に半導体装置を製造することができる（下記特許文献１参照）。
【０００６】
また、コンタクトホール内にて、シリコン膜に形成されたシーム部が露出することを防止する方法としては、コンタクトホール内に埋め込まれたシリコン膜の不純物濃度の分布を均一なものとして、エッチバック量の不均一性を抑制する方法が知られている。
【０００７】
この方法によれば、シリコン膜のエッチバックの不均一性の原因となっているシリコン膜の不純物濃度分布を均一なものとしたため、形成されたシーム部が露出しない程度にエッチバック量を調整することができる（特許文献２参照）。
【特許文献１】特開２００１−１９６４７７号公報
【特許文献２】特開２００１−２４４３３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、上記従来の半導体装置の製造方法においては、シリコン膜内に形成されたシーム部自体を消滅させることができないため、シリコン膜のエッチバック量によっては、シリコン膜内に形成されたシーム部が露出する場合がある。
【０００９】
このように、シーム部が露出した状態において、シリコン膜上に絶縁膜等を堆積させる場合には、露出したシーム部内に絶縁膜が入り込み、その後、シリコン膜をエッチバックする際に、シーム部内に入り込んだ絶縁膜が残渣として残るという問題があった。
【００１０】
さらに、シリコン膜をエッチングする際に、シーム部が表面に露出すると、このシーム部の周囲の部分が、まず、削られてしまうため、エッチングを良好に行うことが困難なものとなるという問題もあった。
【００１１】
その上、シーム部が露出した状態で、シリコン膜に酸化処理を施した場合には、シーム部を伝ってシリコン膜内も酸化されるという問題もあった。
【００１２】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、シリコン内に形成されたシーム部を消滅させることにより、シリコン膜をエッチバックした後に残渣が残る等の様々な問題を解決することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置の製造方法は、半導体基板の主表面側に形成された凹部にシリコン膜を堆積する工程と、シリコン膜に１０００℃以上にて熱処理を施す工程とを備える。
【発明の効果】
【００１４】
本発明によれば、シリコン内に形成されたシーム部を熱処理により消滅させることができる。シーム部が外部に露出することを防止することができる。その結果、シリコン膜をエッチバックした後に残渣が残ることを防止することができ、また、エッチングを良好に行うことができると共に、シリコン膜を酸化した際にシリコン膜内も酸化されることを防止することができる。
【発明を実施するための最良の形態】
【００１５】
図１を用いて、本発明の実施の形態１について説明する。
【００１６】
（実施の形態１）
図１は、本実施の形態１に係る半導体装置の製造方法を適用可能なＡＧ−ＡＮＤ型のフラッシュメモリ不揮発性半導体記憶装置２０の断面図である。
【００１７】
図１に示されるように、ＡＧ−ＡＮＤ型のフラッシュメモリ２０は、例えば、半導体基板１０と、半導体基板１０の主表面上に形成された絶縁膜（第１絶縁膜）１１と、絶縁膜１１上に形成され、半導体基板１０の一方向に向けて延在する複数の第１電極１２ａ〜１２ｄと、絶縁膜１１上に形成され、第１電極（第１導電膜）１２ａ〜１２ｄ間に形成された浮遊ゲート電極１３ａ〜１３ｃと、浮遊ゲート電極１３ａ〜１３ｃおよび第１電極１２ａ〜１２ｄの上方に配置されたワード線（第２導電膜）１４とを有する。
【００１８】
半導体基板１０は、例えば、Ｐ型シリコン（Ｓｉ）単結晶からなる基板１５ａと、基板１５ａの上面側に形成され、例えば（Ｐ）が導入されたｎ型の埋込領域１５ｂと、ｎ型の埋込領域の上面側に形成され、例えば、ホウ素（Ｂ）が導入されて形成されたウエル１５ｃとを有する。
【００１９】
第１電極１２ａ〜１２ｄは、アシストゲート電極として機能し、該第１電極１２ａ〜１２ｄの上面側には、キャップ膜１６が形成され、第１電極１２ａ〜１２ｄの側面には、例えば酸化シリコンからなる絶縁膜１７が形成されている。絶縁膜１７とキャップ膜１６との側面には、例えば、酸化シリコンからなる絶縁膜４６が形成されている。
【００２０】
浮遊ゲート電極１３ａ〜１３ｃは、第１電極１２ａ〜１２ｄより上方に突出するように形成されている。この浮遊ゲート電極１３ａ〜１３ｃの表面には、絶縁膜（第３絶縁膜）１８が形成されている。この絶縁膜１８は、下層から順次酸化シリコン、窒化シリコンおよび酸化シリコンを順次積層することにより形成され、いわゆるＯＮＯ膜（積層膜）で形成されている。絶縁膜１８の厚さは、二酸化シリコン換算膜厚で、例えば１６ｎｍ程度に形成されている。
【００２１】
ワード線１４は、第１電極１２ａ〜１２ｄと交差する方向に延在するように形成されており、絶縁膜１８の上面側に形成された導体膜１４ａと、導体膜１４ａの上面側に形成された高融点金属シリサイド膜１４ｂとの積層膜により構成されている。導体膜１４ａは、例えば、低抵抗な多結晶シリコンから構成されており、高融点金属シリサイド膜１４ｂは、例えば、タングステンシリサイド（ＷＳｉx）から構成されている。このように構成されたワード線１４の上面上には、例えば、酸化シリコンからなる絶縁体膜１９が形成されている。
【００２２】
次に、このように構成されたＡＧ−ＡＮＤ型のフラッシュメモリ２０の書込み、読出しおよび消去の動作について説明する。
【００２３】
図２に示されるように、データ書込み動作時においては、選択されたメモリセルに接続されているワード線１４に例えば、１５Ｖ程度印加され、他のワード線には、例えば０Ｖを印加する。
【００２４】
また、選択されたメモリセルのソース形成用の第１電極１２ｂに１Ｖ程度を印加し、選択メモリセルのドレイン形成用の第１電極１２ｃに７Ｖ程度を印加する。
【００２５】
これにより、第１電極１２ｂの下側の半導体基板１０の主表面には、ソース形成用のｎ型反転層２０ａが形成され、第１電極１２ｃの下側の半導体基板１０の主表面には、ドレイン形成用のｎ型反転層２０ｂが形成される。
【００２６】
このとき、他の第１電極１２ａ、１２ｄには、０Ｖを印加することにより、これら、第１電極１２ａ、１２ｄの下側には、反転層が形成されないようにして、選択メモリセルおよび非選択メモリセル間のアイソレーションを行う。
【００２７】
この状態で、形成された反転層２０ｂに接続された共通ドレイン配線に４Ｖ程度印加する一方で、形成された反転層２０ａに接続されたグローバルビット線に０Ｖを印加する。
【００２８】
このため、形成された反転層２０ａから反転層２０ｂに向かい書き込みの電流Ｉ１が流れる。このときにソース側のｎ型の反転層２０ａに蓄積した電荷を、ある一定のチャンネル電流として流し、絶縁膜１１を介して、浮遊ゲート電極に効率的に電荷を注入する（定電圧注入方式）ことにより、選択されたメモリセルにデータを高速に書き込むことができる。
【００２９】
図３に示すように、データ読み出しでは、読み出しの電流Ｉ２の方向が上記書込動作と逆である。すなわち、読み出しの電流Ｉ２はグローバルビット線から共通ドレイン線に流れることとなる。このデータの読出し動作では、選択されたメモリセルが接続されるワード線１４に例えば、２〜５Ｖ程度印加する。また、選択されたメモリセルのソースおよびドレイン形成用の第１電極１２ｂと第１電極１２ｃに例えば、５Ｖ程度を印加することにより、第１電極１２ｂに対向する半導体基板１０の主表面部分に、ソース形成用の反転層２０ｃを形成し、第１電極１２ｃに対向する半導体基板１０の主表面には、ドレイン形成用の反転層２０ｄを形成する。このとき、他の第１電極１２ａ，１２ｄには、例えば、０Ｖを印加することで、これら第１電極１２ａ、１２ｄに対向する半導体基板１０の主表面部分には、反転層が形成されないようにしてアイソレーションを行う。
【００３０】
ここで、選択メモリセルのソース用のｎ型反転層２０ｃが接続されるグローバルビット線に、例えば、０Ｖ程度を印加する。この状態で、共通ドレイン配線に印加された１Ｖ程度の電圧を上記ｎ型の反転層２０ｄを通じて選択メモリセルのドレインに供給する。このようにして、選択されたメモリセルの読出しを行う。
【００３１】
すなわち、浮遊ゲート電極１３ａ〜１３ｃの蓄積電荷の状態で、各メモリセルのしきい値電圧が変わるので、選択されたメモリセルのソースおよびドレイン間に流れる電流の状況で、選択されたメモリセルのデータを判断できる。
【００３２】
次に、図４を用いてデータの消去動作について説明する。データの消去動作は、選択対象のワード線１４に負電圧を印加することにより、浮遊ゲート電極１３ａ〜１３ｃから半導体基板１０へのＦ−Ｎ（Fowlor Nordheim）トンネル放出により行う。
【００３３】
図４に示されるように、選択対象のワード線に例えば、−１６Ｖ程度を印加する一方、半導体基板１０に正の電圧を印加する。それにより、Ｆ−Ｎトンネル現象と利用して浮遊ゲート電極１３ａ〜１３ｃ内に蓄積されたデータ用の電荷を絶縁体膜１１を介して半導体基板１０に放出して、複数のメモリセルのデータを一括消去する。
【００３４】
次に、上記のように構成されたＡＧ−ＡＮＤ型のフラッシュメモリ２０の製造方法について、説明する。
【００３５】
図５に示されるように、まず、半導体基板１０の主表面上に、例えば酸化シリコン等からなる絶縁膜（第１絶縁膜）１１を、例えば二酸化シリコン換算膜厚で９ｎｍ程度の厚さとなるように、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成する。
【００３６】
その上に、例えば低抵抗な多結晶シリコンからなる導体膜（第１導体膜）４０を、例えば５０ｎｍ程度の厚さとなるようにＣＶＤ（Chemical Vapor Deposition）法等により堆積する。さらにその上に、例えば窒化シリコンからなるキャップ膜１６を、例えば７０ｎｍ程度の厚さとなるようにＣＶＤ法等により堆積する。続いて、キャップ膜１６上に、例えば酸化シリコンからなる絶縁膜４１を、例えば、２５０ｎｍ程度の厚さとなるようにＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等により堆積する。この状態で、窒素（Ｎ２）雰囲気中にて、８５０℃で１０分間アニールを施す。
【００３７】
そして、絶縁膜４１の上に、例えば低抵抗な多結晶シリコンからなるハードマスク膜４２を、例えば、１５０ｎｍ程度の厚さとなるように、ＣＶＤ法等により堆積する。さらに、その上に、例えば酸窒化シリコン（ＳｉＯＮ）からなる反射防止膜４３をプラズマＣＶＤ法等により，例えば、８０ｎｍ程度の厚さとなるように堆積する。
【００３８】
図６において、反射防止膜４３上に、第１電極形成用のレジストパターンを形成する。このレジストパターンの形成時の露光処理では、フォトマスクとしてレベンソン型の位相シフトマスクを使用する。すなわち、互いに隣接する透過領域を透過した光の位相が１８０度反転するような構成を有する位相シフトマスクを用いる。
【００３９】
上記レジストパターンをエッチングマスクとして、そこから露出する反射防止膜４３およびハードマスク膜４２をエッチングする。これにより、反射防止膜４３とハードマスク膜４２との幅方向の長さを７５ｎｍとして、隣接する反射防止膜４３とハードマスク膜４２との積層体間の間隔が、１０５ｎｍとなるように形成する。該エッチング処理により第１電極１２ａ〜１２ｄを形成するための反射防止膜４３およびハードマスク膜４２のパターンが形成されている。
【００４０】
続いて、図７に示されるように、反射防止膜４３およびハードマスク膜４２をエッチングマスクとして、そこから露出する絶縁膜４１、キャップ膜１６をエッチングする。該エッチング処理では、絶縁膜４１およびキャップ膜１６がエッチングされる時に反射防止膜４３がエッチングされる。
【００４１】
そして、図８に示されるように、ハードマスク４２をエッチングマスクとして、導体膜４０をエッチングして、導体膜４０がエッチングされる時にハードマスク膜４２がエッチングされる。したがって、上記エッチング処理後は反射防止膜４３やハードマスク膜４２が残されていない。
【００４２】
上記導体膜４０のエッチング処理により第１電極１２ａ〜１２ｄがパターニングされている。この時の第１電極１２ａ〜１２ｄの幅方向寸法は、例えば７５ｎｍ程度、第１電極１２ａ〜１２ｄ同士の間隔は、例えば、１０５ｎｍ程度に形成されている。
【００４３】
図９に示されるように、半導体基板１０（ウエハ）の主表面部の第１電極１２ａ〜１２ｄの無い領域に、例えばホウ素等のような不純物を通常のイオン注入法等により導入する。この不純物導入処理は、第１電極１２ａ〜１２ｄ下の半導体基板１０でのしきい値電圧と、上記浮遊ゲート電極１３ａ〜１３ｃ下の半導体基板１０でのしきい値電圧との間に差をつけるための処理である。
【００４４】
この処理により、浮遊ゲート電極１３ａ〜１３ｃ下のｐ型不純物濃度が、第１電極１２ａ〜１２ｄ下のｐ型不純物濃度よりも高くなるので、ｐ型不純物濃度が相対的に低い第１電極１２ａ〜１２ｄ下の半導体基板１０のしきい値電圧の方が、浮遊ゲート電極１３ａ〜１３ｃ下の半導体基板１０のしきい値電圧よりも低くなる。なお、このホウ素導入工程は場合によっては行わなくても良い。本発明者の検討ではこのホウ素の導入の有無のいずれでもフラッシュメモリ２０が正常に動作することが確認されている。
【００４５】
続いて、図１０に示されるように、半導体基板１０に対して、例えばＩＳＳＧ酸化法等のような熱酸化処理を施す。ここでは、該熱酸化処理により、第１電極１２ａ〜１２ｄの側面に、例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜１７が形成される。絶縁膜１７を膜質の良い熱酸化膜で形成したことにより、第１電極１２ａ〜１２ｄと浮遊ゲート電極１３ａ〜１３ｃとの絶縁耐圧を向上させることができる。絶縁膜１７の厚さ（半導体基板１０の主表面に水平な方向の寸法）は、二酸化シリコン換算膜厚で、１０ｎｍ程度である。また、この熱酸化処理により、第１電極１２ａ〜１２ｄの幅方向の寸法は、例えば６５ｎｍ程度になる。
【００４６】
続いて、図１１に示されるように、半導体基板１０の主表面上に、例えば酸化シリコンからなる絶縁膜を、例えばＣＶＤ法により堆積した後、これをエッチバックする。この絶縁膜のエッチバック処理により、第１電極１２ａ〜１２ｄ、キャップ膜１６および絶縁膜４１の積層膜の側面に絶縁膜４６のサイドウォールを形成する。
【００４７】
このため、第１電極１２ａ〜１２ｄは、キャップ膜１５と、絶縁膜４１と、絶縁膜４６とからなる積層体（第２絶縁膜）により覆われる。また、複数の積層体間には、凹部２８が形成される。
【００４８】
この凹部２８の内側の側面（内側面）と半導体基板１０の主表面と交差角度が、半導体基板１０に対して、８７°以上９０°以下となるように形成されている。すなわち、キャップ膜１５と、絶縁膜４１と、絶縁膜４６とからなる積層体の側面と、半導体基板１０の主表面との交差角度が、８７°以上９０°以下となるように形成されている。
【００４９】
この時、凹部２８の底部の絶縁膜１１を除去し、半導体基板１０の主表面を露出させる。また、この絶縁膜４６のサイドウォールの形成により、凹部２８の幅方向の寸法は、例えば６５ｎｍ程度となる。
【００５０】
ここで、前述のホウ素導入工程を行わなかった場合、この絶縁膜４６（周辺におけるサイドウォール）の形成後に、ホウ素導入工程を行うことができる。
【００５１】
図１２に示されるように、半導体基板１０（ウエハ）に対して、例えばＩＳＳＧ酸化法等のような熱酸化処理を施すことにより、凹部２８の底部の半導体基板１０の主表面上に、例えば酸化シリコンからなる絶縁膜を形成した後、窒素（Ｎ）を含むガス雰囲気中で熱処理（酸窒化処理）を施すことにより、その絶縁膜と半導体基板１０との界面に窒素を偏析させて凹部２８の底部に上記酸窒化シリコン（ＳｉＯＮ）からなる絶縁膜１１を形成する。この絶縁膜１１は、メモリセルのトンネル絶縁膜として機能する膜で、その厚さは、二酸化シリコン換算膜厚で、例えば９ｎｍ程度である。
【００５２】
続いて、図１３に示されるように、半導体基板１０の主表面上に、例えば低抵抗な多結晶シリコンからなるシリコン膜５０をＣＶＤ法等により堆積する。なお、シリコン膜５０は、ポリ（poly）シリコン膜でも、アモルファス（Amorphous）シリコン膜でもよい。
【００５３】
この時、凹部２８をシリコン膜５０で完全に埋め込み、凹部２８内に「空隙」が形成されないようにする。本実施の形態１では、上記のように凹部２８の側面を半導体基板１０の主表面に対して可能な限り垂直にしていることにより、凹部２８内に「空隙」が形成されないように導体膜６を良好に埋め込むことができる。
【００５４】
シリコン膜５０を凹部５０内に堆積させると、シリコン膜５０には、高さ方向に沿ってシーム部５１が形成される。
【００５５】
このシーム部５１は、凹部２８の底部の寸法と、凹部２８の高さ方向の寸法との比であるアスペクト比に依存せず発生するが、アスペクト比が４以上となる凹部２８にシリコン膜５０を堆積させる場合には、高い確率で発生する。
【００５６】
図１４に示されるように、凹部２８にシリコン膜５０を堆積した状態で、シリコン膜５０に１０００℃以上１２００℃以下の熱処理を１％以上の酸素を含む窒素雰囲気中にて施す。この熱処理が施されると、シリコン膜５０は再結晶する。再結晶時においては、シーム部５１へのシリコンの拡散が生じ、シリコン低濃度領域であるシーム部５１が消滅する。
【００５７】
なお、熱処理の温度が１０００℃以下の場合には、シリコンの拡散が良好に行われないため、シーム部５１の消滅が困難なものとなる。また、一度再結晶化されたシリコン膜５０は、シリコンの拡散が行われないため、その後の熱処理においては、シーム部５１の消滅を行うことが困難なものとなる。
【００５８】
上記熱処理を、１％以上の酸素雰囲気中にて行うこととしたのは、熱処理により生じる微小異物の発生を抑制するためである。すなわち、窒素のみの雰囲気中にて、熱処理を施した場合には、残留酸素によりシリコン膜５０が点状に酸化され、それがその後のシリコン膜５０のマスクとなるという問題が生じる。
【００５９】
ここで、上記熱処理前に、シリコン膜５０に形成されたシーム部５１に向けてイオン注入を行なうことが好ましい。熱処理前に、イオン注入を行なうと、シーム部５１内のシリコン組織同士の結合を弱められる。このようにシリコン組織の結合が弱められた状態で、上記熱処理をシリコン膜５０に施すことにより、確実にシーム部５１が消滅する。また、イオン注入のドーズ量を１×１０1５／ｃｍ３以上とすることにより、シーム部５０におけるシリコン組織同士の結合を確実に弱めることができ、その後に施される熱処理により確実にシーム部５１を消滅させることができる。なお、イオン注入のイオン種としては、Ａｓ、Ｂ、ＢＦ２、Ｎ２、Ｐ、Ｓｂ、Ｓｉ、Ｇｅが挙げられる。
【００６０】
シリコン膜５０に熱処理を施した後においては、熱処理によりシリコン膜５０の表面上に生じた酸化膜を、フッ酸を用いて除去する。
【００６１】
続いて、図１５に示されるように、半導体基板１０の主表面上全面のシリコン膜５０に対して、異方性のドライエッチング法によるエッチバック処理または化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）処理を施す。この際、シリコン膜５０には、シーム部５１が形成されていないため、良好にエッチバックすることができる。すなわち、シーム部５１が形成されている場合には、シーム部５１の部分が先に削れてしまうが、上記熱処理によりシーム部５１は消滅しているため、良好にシリコン膜５０をエッチバックすることができる。
【００６２】
上記のエッチバック処理またはＣＭＰ処理により、凹部２８内のみにシリコン膜５０が残される。この時、絶縁膜４１の上面からシリコン膜５０の上面までの窪みは、例えば３０ｎｍ程度以内にすることが好ましい。
【００６３】
次に、図１６に示されるように、まず、半導体基板１０（ウエハ）の主表面上に、メモリ領域（メモリセル群が配置される領域）が露出され、それ以外が覆われるようなレジストパターンを形成した後、これをエッチングマスクとして、そこから露出される絶縁膜４１，４６をドライエッチング法等によりエッチングする。これにより、第１電極１２ａ〜１２ｂとキャップ膜１６との側面に絶縁膜４６が形成される。
【００６４】
次に、図１７に示されるように、まず、半導体基板１０（ウエハ）の主表面上に、例えば酸化シリコンからなる絶縁膜を５ｎｍ程度の厚みで形成して、この絶縁膜の上面に窒化シリコンからなる絶縁膜を８ｎｍ程度の厚みで形成し、さらに、この絶縁膜の上面に５ｎｍ程度の厚みの絶縁膜をＣＶＤ法等により堆積することにより、層間膜用の絶縁膜１８を形成する。
【００６５】
この際、絶縁膜１８は、シリコン膜５０の上面にも形成されるが、本実施の形態１においては、シリコン膜５０にシーム部が形成されていないので、絶縁膜１８がシーム部に入り込むことが防止されている。
【００６６】
続いて、半導体基板１０の絶縁膜１８上に、例えば低抵抗な多結晶シリコンからなる導体膜（導電膜）１４ａと、導体膜１４ａよりも低抵抗な導体膜として、例えばタングステンシリサイド等のような高融点金属シリサイド膜（導電膜）１４ｂとを下層から順にＣＶＤ法等により堆積する。この導体膜１４ａ，１４ｂはこの後の工程でパターニングされて、メモリセルＭＣのワード線１４を形成する。導体膜１４ａの厚さは、例えば１００〜１５０ｎｍ程度、高融点金属シリサイド膜１４ｂの厚さは、例えば１００ｎｍ程度である。
【００６７】
その後、高融点金属シリサイド膜１４ｂ上に、例えば酸化シリコンからなる絶縁膜１９をＴＥＯＳガスを用いたＣＶＤ法等により堆積した後、その上に、例えば低抵抗な多結晶シリコンからなるハードマスク膜をＣＶＤ法等により堆積し、さらにその上に、例えば酸窒化シリコン（ＳｉＯＮ）からなる反射防止膜をＣＶＤ法等により堆積する。
【００６８】
次いで、反射防止膜上に、ワード線形成用のレジストパターンを形成し、これをエッチングマスクとして反射防止膜およびハードマスク膜をパターニングした後、ワード線形成用のレジストパターンを除去する。
【００６９】
続いて、残されたハードマスク膜と反射防止膜との積層膜をエッチングマスクとして、そこから露出される絶縁膜１９、高融点金属シリサイド膜１４ｂおよび導体膜１４ａをエッチングする。また、このエッチングに際しては、層間用の絶縁膜１８をエッチストッパとして機能させる。このため、図１８に示されるように、絶縁膜１９、高融点金属シリサイド膜１４ｂおよび導体膜１４ａがエッチングされた部分においては、絶縁体１８が露出することとなる。すなわち、第１電極１２ａ〜１２ｄが延在する方向と交差する方向にワード線１４が形成されることとなり、上記エッチングにより、各ワード線１４は、互いに離間するように形成される。
【００７０】
図１９に示されるように、半導体基板１０の主表面上に、メモリ領域が露出され、それ以外の領域が覆われるようなレジストパターンを形成する。
【００７１】
続いて、図２０に示されるように、ここでは、上記ワード線１４をエッチングマスクとしたシリコン膜５０の選択的なエッチング処理により、図１に示すような浮遊ゲート電極１３ａ〜１３ｃを形成する。すなわち、浮遊ゲート電極１３ａ〜１３ｃを、第１電極１２ａ〜１２ｄとワード線１４とが交差する領域に形成する。
【００７２】
ワード線１４をマスクとして、シリコン膜５０をエッチングする際において、シリコン膜５０には、シーム部が形成されておらず、シーム部に絶縁膜１８が入り込むことが防止されているため、シリコン膜５０をエッチングしたとしても、酸化膜の残渣の発生が防止される。
【００７３】
上記のような半導体装置の製造方法においては、シリコン膜５０を凹部に堆積させることにより生じるシーム部５１を消滅させることができるので、シーム部５１に絶縁膜１８が入り込むことが防止され、その後、シリコン膜５０をエッチングする工程において、シーム部５１に入り込んだ絶縁体１８が残渣として残ることを防止することができる。
【００７４】
また、本実施の形態１においては、シリコン膜５０に生じたシーム部５１を消滅させた後に、シリコン膜５０にエッチングを施すため、エッチングを施す際に、シーム部５１の部分が先に削れることがなく、良好にエッチングを施すことができる。
【００７５】
さらに、本実施の形態１においては、アニールを施す場合においても、シリコン膜５０に形成されたシーム部５１を消滅させた後に行うことにより、シーム部５１を伝ってシリコン膜５０内が酸化されることを防止することができる。
【００７６】
その上、シリコン膜５０に熱処理を施した後には、フッ酸を用いて、シリコン膜５０に形成された酸化膜を除去するので、その後の工程を良好に行うことができる。
【００７７】
さらに、形成されたシーム部に熱処理を施す前に、シリコン膜５０に形成されたシーム部５１に向けてイオン注入を行なう場合には、シーム部５１内のシリコン組織同士の結合を弱めることができ、その後に行なわれる熱処理により確実にシーム部５１を消滅させることができる。
【００７８】
なお、本実施の形態においては、ＡＧ−ＡＮＤ型のフラッシュメモリの製造方法について適用した例を示したが、これに限定されることはない。すなわち、段差部や溝部などの凹部にシリコン膜を堆積させることによりシーム部が発生した後に、このシーム部が形成されたシリコン膜にエッチングを施す場合には、本実施の形態の思想を適用することができる。
【００７９】
（実施の形態２）
図２１を用いて、本発明の実施の形態２について説明する。図２１に示されるように、本実施の形態２は、導電層部間のコンタクト部の製造方法に本発明の思想を適用したものである。
【００８０】
図２１に示されるように、コンタクト孔１２０は、基板１１１の主表面に形成された拡散層１１４の上方に配置された層間絶縁膜１１５に形成される。層間絶縁膜１１５には、拡散層１１４に達するコンタクト孔１１６が形成され、コンタクト孔１１６には、多結晶シリコン膜１１７が埋め込まれ、多結晶シリコン膜１１７の上面上には、タングステン配線１１８が形成されている。
【００８１】
このように構成されたコンタクト部１２０の製造方法の一例を示す。
【００８２】
周知の手段で、上記の拡散層１１４を基板１１１上に形成した後、これらを覆うように層間絶縁膜１１５を形成する。層間絶縁膜１１５に、異方性エッチングを施し、コンタクト孔１１６を形成する。そして、層間絶縁膜１１５に形成されたコンタクト孔１１６に多結晶シリコン層１１７を堆積する。この際、多結晶シリコン層１１７には、コンタクト孔１１６に沿ってシーム部が形成される。
【００８３】
ここで、多結晶シリコン層１１７に生じるシーム部は、コンタクト孔１１６のアスペクト比に依存せず発生するが、特にアスペクト比が４以上となるコンタクト孔１１６にシリコン膜５０を堆積させる場合には、高い確率で発生する。なお、アスペクト比とは、コンタクト孔１１６の径に対する高さの比により表される。
【００８４】
ここで、多結晶シリコン層１１７に形成されたシーム部に向けてイオン注入を行なう。イオン注入を行なうと、シーム部内のシリコン組織同士の結合を弱められる。なお、イオン注入のドーズ量を１×１０1５／ｃｍ３以上とする。続いて、多結晶シリコン層１１７に、１％以上の酸素濃度の窒素雰囲気中にて、１０００℃以上の熱処理を施し、形成されたシーム部にシリコンの拡散を発生させて、シーム部を消滅させる。
【００８５】
上記熱処理後に、多結晶シリコン層１１７にエッチングを施して、多結晶シリコン層１１７をコンタクト孔１１６内に埋め込み、コンタクト孔１２０を形成する。その後、タングステン配線１１８を形成する。
【００８６】
上記のようなコンタクト部１２０の製造方法によれば、多結晶シリコン層１１７にエッチングを施す際には、シーム部が形成されておらず、良好にエッチングを施すことができる。
【００８７】
すなわち、多結晶シリコン層１１７にエッチングを施す際に、シーム部が形成されていないので、エッチングの際にシーム部が先に削れてしまうことを防止することができ、エッチバック量が僅かに大き過ぎても、エッチングが一気に進行することを防止することができ、良好にエッチングを施すことができる。
【００８８】
さらに、多結晶シリコン層１１７に形成されたシーム部を消滅させた後に、エッチングを施すので、エッチングによりシーム部が表面に露出することがなく、多結晶シリコン層１１７とタングステン配線１１８との導通を良好にすることができる。
【００８９】
なお、本実施の形態２は、上記実施の形態１と同様に、シリコン膜１５０に形成されたシーム部を消滅させることができるので、実施の形態１と同様の作用・効果を得ることができる。
【００９０】
（実施の形態３）
図２２を用いて、本発明の実施の形態３について、説明する。本実施の形態３は、トレンチゲート構造の半導体装置の製造方法に本発明の思想を適用したものである。
【００９１】
図２２に示されるように、本実施の形態に係る半導体装置２０１は、Ｐ＋領域２２２と、Ｐ＋領域２２２の上面に形成されたＮ−ドリフト層２２０と、Ｎ−ドリフト層２２０の上面に形成されたＰ−ベース２３２、２２４と、Ｐ−ベース２３２の上面に形成されたＮ＋ドリフト領域２３４と、Ｐ−ベース２２４の上面に形成されたＰ＋領域２２７と、Ｎ＋領域２２６と、トレンチゲート構造２００とを有する。
【００９２】
トレンチゲート構造２００は、Ｐ−ベース２２４およびＮ＋領域２２６と、Ｐ−ベース２３２およびＮ＋ドリフト領域２３４との間に形成された溝部２５０と、溝部２５０の内周面に形成された酸化壁部２３８と、溝部２５０の底面に形成された酸化底面２４０と、酸化壁部２３８と酸化底部２４０とを介して溝部（凹部）２５０内に形成されたシリコン膜２５１とから構成されている。
【００９３】
トレンチゲート構造２００は、Ｐ−ベース２２４とＮ＋領域２２６とを、Ｐ−ベース２３２とＮ＋ドリフト領域２３４とから分離する。
【００９４】
このシリコン膜２５１は、ドナーが大量にドープされたポリシリコンである。なお、シリコン膜２５１は、トレンチを充填することができかつ優れた導電性を与える材料であればよい。
【００９５】
また、シリコン膜２５１の上面には、電極２６０が設けられている。
【００９６】
上記のように構成されたトレンチゲート構造２００の半導体装置２０１を製造するにあたり、まず、周知の手段でＰ＋領域２２２と、Ｎ−ドリフト層２２０と、Ｐ−ベース２３２、２２４と、Ｎ＋ドリフト領域２３４と、Ｐ＋領域２２７と、Ｎ＋領域２２６と形成する。その後に、溝部（凹部）２５０を形成して、この溝部２５０内にシリコン膜２５１を堆積する。この際、シリコン膜２５１の中央部には、高さ方向に沿ってシーム部が形成される。ここで、シリコン膜２５１が形成されたシーム部に向けてイオン注入を行なう。この際、イオン注入のドーズ量を１×１０1５／ｃｍ３以上とする。そして、１％以上の酸素を含む雰囲気中でシリコン膜２５１に１０００℃以上の熱処理を施す。この熱処理により、シリコン膜２５１に形成されたシーム部は、消滅する。
【００９７】
上記熱処理後においては、熱処理によりシリコン膜２５１の表面上に形成された酸化膜をフッ酸を用いて除去する。
【００９８】
続いて、シリコン膜２５１をエッチングして、シリコン膜２５１を溝部２５０内に埋め込む。この際、シリコン膜２５１には、シーム部が形成されていないため、良好にエッチングを施すことができる。
【００９９】
そして、シリコン膜２５１の上面に、導電膜を堆積して、エッチングすることにより、電極２６０を形成する。この際、シリコン膜２５１には、シーム部が形成されていないため、シリコン膜２５１と電極２６０との導通を良好にすることができる。
【０１００】
なお、本実施の形態３においても、溝部２５０内に埋め込まれたシリコン膜２５１に形成されるシーム部を消滅させることができるので、上記実施の形態１と、実施の形態２と同様の作用・効果を得ることができる。
【０１０１】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１０２】
本発明は、凹部内に埋め込まれたシリコン膜を有する半導体装置の製造方法に有効に適用され得る。
【図面の簡単な説明】
【０１０３】
【図１】本発明の実施の形態１に係るＡＧ−ＡＮＤ型のフラッシュメモリの部分断面図である。
【図２】図１に示されたＡＧ−ＡＮＤ型のフラッシュメモリの書き込み動作を示す断面図である。
【図３】図１に示されたＡＧ−ＡＮＤ型のフラッシュメモリの読み出し動作を示す断面図である。
【図４】図１に示されたＡＧ−ＡＮＤ型のフラッシュメモリの消去動作を示す断面図である。
【図５】本発明の実施の形態１におけるＡＧ−ＡＮＤ型のフラッシュメモリの製造工程の第１工程を示す断面図である。
【図６】本発明の実施の形態１におけるＡＧ−ＡＮＤ型のフラッシュメモリの製造工程の第２工程を示す断面図である。
【図７】本発明の実施の形態１におけるＡＧ−ＡＮＤ型のフラッシュメモリの製造工程の第３工程を示す断面図である。
【図８】本発明の実施の形態１におけるＡＧ−ＡＮＤ型のフラッシュメモリの製造工程の第４工程を示す断面図である。
【図９】本発明の実施の形態１におけるＡＧ−ＡＮＤ型のフラッシュメモリの製造工程の第５工程を示す断面図である。
【図１０】本発明の実施の形態１におけるＡＧ−ＡＮＤ型のフラッシュメモリの製造工程の第６工程を示す断面図である。
【図１１】本発明の実施の形態１におけるＡＧ−ＡＮＤ型のフラッシュメモリの製造工程の第７工程を示す断面図である。
【図１２】本発明の実施の形態１におけるＡＧ−ＡＮＤ型のフラッシュメモリの製造工程の第８工程を示す断面図である。
【図１３】本発明の実施の形態１におけるＡＧ−ＡＮＤ型のフラッシュメモリの製造工程の第９工程を示す断面図である。
【図１４】本発明の実施の形態１におけるＡＧ−ＡＮＤ型のフラッシュメモリの製造工程の第１０工程を示す断面図である。
【図１５】本発明の実施の形態１におけるＡＧ−ＡＮＤ型のフラッシュメモリの製造工程の第１１工程を示す断面図である。
【図１６】本発明の実施の形態１におけるＡＧ−ＡＮＤ型のフラッシュメモリの製造工程の第１２工程を示す断面図である。
【図１７】本発明の実施の形態１におけるＡＧ−ＡＮＤ型のフラッシュメモリの製造工程の第１３工程を示す断面図である。
【図１８】本発明の実施の形態１におけるＡＧ−ＡＮＤ型のフラッシュメモリの製造工程の第１４工程を示す断面図である。
【図１９】本発明の実施の形態１におけるＡＧ−ＡＮＤ型のフラッシュメモリの製造工程の第１５工程を示す断面図である。
【図２０】本発明の実施の形態１におけるＡＧ−ＡＮＤ型のフラッシュメモリの製造工程の第１６工程を示す断面図である。
【図２１】本発明の実施の形態２に係る製法を適用可能なコンタクト部の断面図である。
【図２２】本発明の実施の形態３に係る製法を適用可能なトレンチゲート構造の断面図である。
【符号の説明】
【０１０４】
１０  半導体基板、１２ａ，１２ｂ，１２ｃ、１２ｄ、  第１電極（第１導電膜）、１３ａ，１３ｂ，１３ｃ  浮遊ゲート電極、１４  ワード線（第２導電膜）、１８  絶縁膜（第３絶縁膜）、５０  シリコン膜。
【図１】
2006040959.tif 000003
【図２】
2006040959.tif 000004
【図３】
2006040959.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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