(57)【要約】  【課題】  ゲート電極配線上のシリサイド層の断線に起因するゲート電極配線の高抵抗化を抑制する。  【解決手段】  半導体基板１０１の活性領域上にゲート電極１０４ａを形成すると共に、該活性領域を囲む素子分離絶縁膜１０２上に、ゲート電極１０４ａと同一材料からなるゲート配線１０４ｂを形成する。ゲート電極１０４ａ及びゲート配線１０４ｂのそれぞれの側面に絶縁性サイドウォール１０５を形成した後、ゲート配線１０４ｂの少なくとも一部分の側面に形成された絶縁性サイドウォール１０５を除去する。ゲート電極１０４ａ及びゲート配線１０４ｂのそれぞれの上面、並びにゲート配線１０４ｂの側面における絶縁性サイドウォール１０５が除去された部分にシリサイド層１０８を形成する。【選択図】      図１
2006093649.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された素子分離及び該素子分離に囲まれた活性領域と、
前記活性領域上に形成され且つ半導体材料からなるゲート電極と、
前記素子分離上における前記ゲート電極と同一層に形成され且つ前記ゲート電極と同一材料からなる配線とを備え、
前記ゲート電極の側面には絶縁性サイドウォールが形成されており、
前記ゲート電極及び前記配線のそれぞれの上面並びに前記配線の少なくとも一部分の側面にはシリサイド層が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記配線におけるその側面に前記シリサイド層が形成されている部分の上にはコンタクトプラグが形成されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記コンタクトプラグは、前記配線の側面に形成された前記シリサイド層の少なくとも一部分と接続されていることを特徴とする半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置において、
前記コンタクトプラグは、前記配線の両側面に形成された前記シリサイド層と接続されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちのいずれか１項に記載の半導体装置において、
前記配線の上面全体及び側面全体に前記シリサイド層が形成されていることを特徴とする半導体装置。
【請求項６】
請求項１〜４のうちのいずれか１項に記載の半導体装置において、
前記配線は抵抗配線であり、
前記配線のうち抵抗領域を挟んで両端に位置するコンタクト形成領域の少なくとも側面に前記シリサイド層が形成されていることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記配線のうち前記抵抗領域の側面に前記絶縁性サイドウォールが形成されていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記配線のうち前記抵抗領域の上面を覆うようにシリサイド化防止膜が形成されていることを特徴とする半導体装置。
【請求項９】
請求項１〜４のうちのいずれか１項に記載の半導体装置において、
前記配線におけるその側面に前記シリサイド層が形成されている部分は、デュアルゲート構造におけるＮ型ゲート電極とＰ型ゲート電極との接続部分であることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のうちのいずれか１項に記載の半導体装置において、
前記活性領域と前記ゲート電極との間にはゲート絶縁膜が形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のうちのいずれか１項に記載の半導体装置において、
前記活性領域における前記ゲート電極の両側には不純物層が形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のうちのいずれか１項に記載の半導体装置において、
前記ゲート電極及び前記配線を構成する半導体材料はポリシリコン又はアモルファスシリコンであることを特徴とする半導体装置。
【請求項１３】
基板上に素子分離及び該素子分離に囲まれた活性領域を形成する工程（ａ）と、
前記活性領域上に、半導体材料からなるゲート電極を形成すると同時に、前記素子分離上における前記ゲート電極と同一層に、前記ゲート電極と同一材料からなる配線を形成する工程（ｂ）と、
前記ゲート電極及び前記配線のそれぞれの側面に絶縁性サイドウォールを形成する工程（ｃ）と、
前記配線の少なくとも一部分の側面に形成された前記絶縁性サイドウォールを除去する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記ゲート電極及び前記配線のそれぞれの上面、並びに前記配線の側面における前記絶縁性サイドウォールが除去された部分にシリサイド層を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記工程（ｅ）よりも後に、前記配線におけるその側面に前記シリサイド層が形成されている部分の上にコンタクトプラグを形成する工程を備えていることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３又は１４に記載の半導体装置の製造方法において、
前記配線におけるその側面に前記シリサイド層が形成されている部分は、デュアルゲート構造におけるＮ型ゲート電極とＰ型ゲート電極との接続部分であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３〜１５のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）と前記工程（ｂ）との間に、前記活性領域上にゲート絶縁膜を形成する工程を備えていることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３〜１６のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｃ）と前記工程（ｅ）との間に、前記活性領域における前記ゲート電極の両側に不純物層を形成する工程を備えていることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１３〜１７のうちのいずれか１項に記載の半導体装置の製造方法において、
前記ゲート電極及び前記配線を構成する半導体材料はポリシリコン又はアモルファスシリコンであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ポリシリコン等からなるゲート電極表面にシリサイド層が形成された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化、高機能化及び高速化に伴って、ゲート電極の低抵抗化及びゲートコンタクト（ゲート電極とそれに接続するコンタクトプラグとの接続部分）の低抵抗化が要求されており、それを実現させるために、ゲート電極となるポリシリコン層上にシリサイド層（チタンシリサイド層やコバルトシリサイド層等）が形成されたゲート電極構造が使用されている（例えば特許文献１〜３参照）。
【０００３】
図１６は、このようなゲート電極構造を有する従来の半導体装置の一般的な構成を示す平面図であり、図１７（ａ）〜（ｃ）は図１６に示す従来の半導体装置の製造方法の各工程を示す断面図である。尚、図１７（ａ）〜（ｃ）はそれぞれ図１６におけるXVI −XVI 線の断面図である。
【０００４】
図１６に示す従来の半導体装置の製造方法は次の通りである。すなわち、まず、図１７（ａ）に示すように、半導体基板１１の上に、素子を電気的に分離するための素子分離絶縁膜１２を形成する。続いて、半導体基板１１における素子分離絶縁膜１２に囲まれた領域、つまり素子形成領域となる活性領域の上にゲート絶縁膜１３を形成する。次に、半導体基板１１の上に全面に亘って、ゲート電極となるポリシリコン膜を堆積した後、既知の手法であるフォトリソグラフィ法及びドライエッチング法により、該ポリシリコン膜をパターンニングして活性領域上にゲート絶縁膜１３を介してゲート電極１４ａを形成する。このとき、素子分離絶縁膜１２上には、ゲート電極１４ａと接続するゲート配線１４ｂが形成される。続いて、イオン注入を用いて、活性領域におけるゲート電極１４ａの両側にエクステンション領域となる第１の不純物拡散層１６を形成する。
【０００５】
次に、図１７（ｂ）に示すように、絶縁層の堆積及びエッチング技術を用いて、ゲート電極１４ａ及びゲート配線１４ｂのそれぞれの側面に絶縁性サイドウォール１５を形成する。次に、イオン注入を用いて、活性領域におけるゲート電極１４ａの両側にソース・ドレイン領域となる第２の不純物拡散層１７を形成する。
【０００６】
次に、図１７（ｃ）に示すように、半導体基板１１の上に例えばチタン膜を堆積した後、アニ−ルを実施することにより、ゲート電極１４ａ、ゲート配線１４ｂ及び半導体基板１１を構成するシリコンと、該シリコンと接触するチタン膜部分とを反応させてチタンシリサイド化を行なう。その後、未反応のチタン膜を選択的に除去することにより、ゲート電極１４ａ及びゲート配線１４ｂのそれぞれの上面並びにソース・ドレイン領域となる第２の不純物拡散層１７の表面にシリサイド層１８を形成する。次に、半導体基板１１の上に層間絶縁膜１９を堆積する。これにより、図１６に示す従来の半導体装置が完成する。尚、図１６においては、シリサイド層１８及び層間絶縁膜１９の図示を省略している。
【０００７】
以上に説明した製造方法を用いることにより、ゲート電極及びゲート配線（以下、合わせてゲート電極配線と称する）並びにソース・ドレイン領域のそれぞれの表面部分が自己整合的にシリサイド化されるため、ゲート電極配線及びゲートコンタクト等を低抵抗化でき、それによってデバイスの高速化が図れる。
【特許文献１】特許２８２０１２２号明細書
【特許文献２】特開２００１−７７２１０号公報
【特許文献３】特開平９−１６２３９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ゲート電極配線の幅が０．３５μｍ程度以下の微細プロセスにおいては、半導体装置の製造工程での高温熱処理等に起因して、ゲート電極配線とその上面に形成したシリサイド層との間の界面に応力が生じ、該応力によってシリサイド層の剥離や断線が起こることがある。また、前述の高温熱処理等に起因してシリサイドの凝集が生じ、それによってゲート電極配線上でシリサイド層の局所的な断線が発生することもある。特に、ゲート電極となるシリコン層にイオン注入によってＮ型不純物及びＰ型不純物がそれぞれ導入されたＮ型ゲート電極及びＰ型ゲート電極が互いに接続されているデュアルゲート構造を持つ半導体装置においては、Ｎ型ゲート電極とＰ型ゲート電極との境界部分（接続部分）上に形成されたシリサイド層が断線しやすく、それによってゲート電極が高抵抗化しやすいという問題がある。
【０００９】
また、図１６及び図１７（ａ）〜（ｃ）に示す従来技術を用いた場合に、素子分離絶縁膜１２上のゲート配線１４ｂとの電気的コンタクトを取るためにゲート配線１４ｂ上にコンタクトプラグ２０を形成すると、図１８に示すように、ゲート配線１４ｂに対してコンタクトプラグ２０の位置ずれが生じることがある。ここで、ゲート配線１４ｂからコンタクトプラグ２０の一部分が外れた場合、ゲート配線１４ｂとコンタクトプラグ２０との接触面積が小さくなるため、コンタクト抵抗が増大するという問題が生じる。
【００１０】
また、コンタクトプラグの位置ずれが生じても、ゲート配線とコンタクトプラグとの接触面積を十分確保できるようにするために、図１９に示すように、ゲート配線１４ｂにおけるコンタクト部分の設計ルールに一定量のずれ余裕領域を設けた場合には、ゲート電極配線間隔を小さくすることが困難になり、チップ面積縮小に対する制約となる。また、この場合、ゲート配線１４ｂにおけるずれ余裕領域の形成に際して、該ずれ余裕領域となるシリコン層の端部が活性領域方向に裾引きを生じやすく、それによって活性領域端部においてゲート電極１４ａの寸法変動（太り）が起こりやすくなる。
【００１１】
前記に鑑み、本発明は、ゲート電極配線上のシリサイド層の断線の影響によるゲート電極配線の高抵抗化を抑制でき、且つゲート電極配線に対するコンタクトの位置ずれ対策のためにゲート電極配線の設計ルールにずれ余裕領域を設けることなく、該コンタクトの位置ずれが生じた場合のゲートコンタクト抵抗の高抵抗化を抑制できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記の課題を解決するために、本発明に係る半導体装置は、基板上に形成された素子分離及び該素子分離に囲まれた活性領域と、前記活性領域上に形成され且つ半導体材料からなるゲート電極と、前記素子分離上における前記ゲート電極と同一層に形成され且つ前記ゲート電極と同一材料からなる配線とを備え、前記ゲート電極の側面には絶縁性サイドウォールが形成されており、前記ゲート電極及び前記配線のそれぞれの上面並びに前記配線の少なくとも一部分の側面にはシリサイド層が形成されている。
【００１３】
尚、本願において、ゲート電極と同一層に形成された配線とは、活性領域上のゲート電極と直接接続されたゲート配線、及びゲート電極と異なる層に設けられた他の配線を介してゲート電極配線又はソース・ドレイン領域等と電気的に接続された配線又は抵抗等を意味し、いずれもゲート電極と同一工程で形成されるものである。また、以下の説明においては、ゲート電極と同一層に形成された「配線又は抵抗」を含めて「ゲート電極配線」の用語を用いる。
【００１４】
本発明の半導体装置によると、素子分離上のゲート配線等の配線の側面にもシリサイド層が形成されている。すなわち、該配線の側面においてはサイドウォールが除去されており、それによって配線の上面のみならず側面もシリサイド化されている。このため、ゲート電極配線の上面のみがシリサイド化されている従来のデバイス構造と比べて、配線におけるシリサイド化された側面の面積分だけシリサイド化領域の面積が広くなる。従って、ゲート電極配線の抵抗を低減できると共に、ゲート電極配線上のシリサイド層の断線に起因するゲート電極配線の高抵抗化を抑制できる。
【００１５】
本発明の半導体装置において、前記配線におけるその側面に前記シリサイド層が形成されている部分の上にコンタクトプラグが形成されている場合には次のような効果が得られる。すなわち、仮に、配線、例えばゲート配線に対してコンタクトプラグの位置ずれが生じ、その結果、ゲート配線からコンタクトプラグの一部分が外れた場合であっても、ゲート配線の上面及び側面の両方において、ゲート配線とコンタクトプラグとの接触面積を確保することができるので、コンタクト抵抗が増大するという事態を回避できる。また、ゲート配線とコンタクトプラグとの接触面積を十分に確保するために、従来技術のようにゲート配線におけるコンタクト部分の設計ルールに一定量のずれ余裕領域を設ける必要がない。このため、ゲート電極配線間隔を小さくすることが容易になるので、チップ面積の縮小が可能になる。
【００１６】
この場合、コンタクトプラグは、前記配線の側面に形成された前記シリサイド層の少なくとも一部分と接続されていることが好ましい。このようにすると、コンタクト抵抗を低減できる。
【００１７】
また、この場合、前記コンタクトプラグは、前記配線の両側面に形成された前記シリサイド層と接続されていることが好ましい。このようにすると、コンタクト抵抗をより一層低減できる。
【００１８】
本発明の半導体装置において、前記配線の上面全体及び側面全体に前記シリサイド層が形成されていてもよい。
【００１９】
本発明の半導体装置において、前記配線は抵抗配線であり、前記配線のうち抵抗領域を挟んで両端に位置するコンタクト形成領域の少なくとも側面に前記シリサイド層が形成されていてもよい。この場合、前記配線のうち前記抵抗領域の側面に前記絶縁性サイドウォールが形成されていると、前記抵抗領域の側面に前記シリサイド層が形成されることを防止できる。さらに、前記配線のうち前記抵抗領域の上面を覆うようにシリサイド化防止膜が形成されていると、前記抵抗領域の上面に前記シリサイド層が形成されることを防止できる。
【００２０】
本発明の半導体装置において、前記配線におけるその側面に前記シリサイド層が形成されている部分が、デュアルゲート構造におけるＮ型ゲート電極とＰ型ゲート電極との接続部分である場合には次のような効果が得られる。すなわち、ゲート配線等の配線の側面にもシリサイド層が形成されているため、ゲート電極配線の上面のみがシリサイド化されている従来のデバイス構造と比べて、シリサイド化領域の面積が広くなる。また、配線における側面にシリサイド層が形成されている部分が、デュアルゲート構造におけるＮ型ゲート電極とＰ型ゲート電極との接続部分であるため、当該接続部分におけるシリサイド化領域の面積が広くなるので、当該接続部分のシリサイド層の断線に起因するゲート電極配線の高抵抗化を抑制することができる。
【００２１】
本発明の半導体装置において、前記活性領域と前記ゲート電極との間にはゲート絶縁膜が形成されていてもよい。
【００２２】
本発明の半導体装置において、前記活性領域における前記ゲート電極の両側には不純物層が形成されていてもよい。
【００２３】
本発明の半導体装置において、前記ゲート電極及び前記配線を構成する半導体材料はポリシリコン又はアモルファスシリコンであってもよい。
【００２４】
本発明に係る半導体装置の製造方法は、基板上に素子分離及び該素子分離に囲まれた活性領域を形成する工程（ａ）と、前記活性領域上に、半導体材料からなるゲート電極を形成すると同時に、前記素子分離上における前記ゲート電極と同一層に、前記ゲート電極と同一材料からなる配線を形成する工程（ｂ）と、前記ゲート電極及び前記配線のそれぞれの側面に絶縁性サイドウォールを形成する工程（ｃ）と、前記配線の少なくとも一部分の側面に形成された前記絶縁性サイドウォールを除去する工程（ｄ）と、前記工程（ｄ）よりも後に、前記ゲート電極及び前記配線のそれぞれの上面、並びに前記配線の側面における前記絶縁性サイドウォールが除去された部分にシリサイド層を形成する工程（ｅ）とを備えている。
【００２５】
本発明の半導体装置の製造方法によると、ゲート電極配線の側面に形成された絶縁性サイドウォールのうち、素子分離上のゲート配線等の配線の側面に形成された絶縁性サイドウォールを除去するため、該配線の上面のみならず側面もシリサイド化することができる。このため、ゲート電極配線の上面のみがシリサイド化されている従来のデバイス構造と比べて、配線におけるシリサイド化された側面の面積分だけシリサイド化領域の面積が広くなる。従って、ゲート電極配線の抵抗を低減できると共に、ゲート電極配線上のシリサイド層の断線に起因するゲート電極配線の高抵抗化を抑制できる。
【００２６】
本発明の半導体装置の製造方法において、前記工程（ｅ）よりも後に、前記配線におけるその側面に前記シリサイド層が形成されている部分の上にコンタクトプラグを形成する工程を備えている場合には次のような効果が得られる。すなわち、仮に、配線、例えばゲート配線に対してコンタクトプラグの位置ずれが生じ、その結果、ゲート配線からコンタクトプラグの一部分が外れた場合であっても、ゲート配線の上面及び側面の両方において、ゲート配線とコンタクトプラグとの接触面積を確保することができるので、コンタクト抵抗が増大するという事態を回避できる。また、ゲート配線とコンタクトプラグとの接触面積を十分に確保するために、従来技術のようにゲート配線におけるコンタクト部分の設計ルールに一定量のずれ余裕領域を設ける必要がないため、ゲート電極配線間隔を小さくすることが容易になるので、チップ面積の縮小が可能になる。
【００２７】
本発明の半導体装置の製造方法において、前記配線におけるその側面に前記シリサイド層が形成されている部分が、デュアルゲート構造におけるＮ型ゲート電極とＰ型ゲート電極との接続部分である場合には次のような効果が得られる。すなわち、ゲート配線等の配線の側面にもシリサイド層を形成できるため、ゲート電極配線の上面のみがシリサイド化されている従来のデバイス構造と比べて、シリサイド化領域の面積が広くなる。また、配線における側面にシリサイド層が形成されている部分が、デュアルゲート構造におけるＮ型ゲート電極とＰ型ゲート電極との接続部分であるため、当該接続部分におけるシリサイド化領域の面積が広くなるので、当該接続部分のシリサイド層の断線に起因するゲート電極配線の高抵抗化を抑制できる。
【００２８】
本発明の半導体装置において、前記工程（ａ）と前記工程（ｂ）との間に、前記活性領域上にゲート絶縁膜を形成する工程を備えていてもよい。
【００２９】
本発明の半導体装置において、前記工程（ｃ）と前記工程（ｅ）との間に、前記活性領域における前記ゲート電極の両側に不純物層を形成する工程を備えていてもよい。
【００３０】
本発明の半導体装置において、前記ゲート電極及び前記配線を構成する半導体材料はポリシリコン又はアモルファスシリコンであってもよい。
【発明の効果】
【００３１】
本発明によると、素子分離上のゲート配線等の配線の側面にもシリサイド層が形成されるため、ゲート電極配線の上面のみがシリサイド化されている従来のデバイス構造と比べて、配線におけるシリサイド化された側面の面積分だけシリサイド化領域の面積が広くなる。従って、ゲート電極配線上のシリサイド層の断線に起因するゲート電極配線の高抵抗化を抑制できる。また、デュアルゲート構造におけるＮ型ゲート電極とＰ型ゲート電極との接続部分となる配線の側面にシリサイド層を設けることによって、当該接続部分におけるシリサイド層の断線に起因するゲート電極配線の高抵抗化を抑制できる。さらに、ゲートコンタクト等のコンタクト部分となる配線の側面にシリサイド層を設けることによって、コンタクトプラグの位置ずれが生じてゲート配線等の配線からコンタクトプラグの一部分が外れた場合にも、ゲート配線の上面及び側面の両方でコンタクトプラグとの接触面積を確保できるので、コンタクト抵抗が増大するという事態を回避できる。また、コンタクトプラグとの接触面積を確保するために、従来技術のようにゲート配線におけるコンタクト部分の設計ルールに一定量のずれ余裕領域を設ける必要がないため、ゲート電極配線間隔を小さくすることが容易になるので、チップ面積の縮小が可能になる。
【発明を実施するための最良の形態】
【００３２】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００３３】
図１は、第１の実施形態に係る半導体装置の構成を示す平面図であり、図２（ａ）〜（ｄ）は図１に示す第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図２（ａ）〜（ｄ）はそれぞれ図１におけるＩ−Ｉ線に該当する断面構成を示している。
【００３４】
図１に示す第１の実施形態に係る半導体装置の製造方法は次の通りである。すなわち、まず、図２（ａ）に示すように、半導体基板１０１の上に、素子を電気的に分離するための素子分離絶縁膜１０２を例えばＳＴＩ（shallow trench isolation）法により形成する。次に、素子分離絶縁膜１０２をマスクとして半導体基板１０１に対して、ウェル領域形成等のための不純物注入を行なった後、半導体基板１０１に対して、例えば熱酸化法によりゲート酸化を行なう。これにより、半導体基板１０１における素子分離絶縁膜１０２により囲まれた領域、つまり素子形成領域となる活性領域の上に、例えば膜厚２ｎｍのＳｉＯ2 膜よりなるゲート絶縁膜１０３が形成される。次に、半導体基板１０１の上に全面に亘って、つまり、素子分離絶縁膜１０２及びゲート絶縁膜１０３のそれぞれの上に、ゲート電極となる例えば膜厚２００ｎｍのポリシリコン膜を例えばＣＶＤ（chemical vapor deposition ）法により成長させる。次に、例えばイオン注入法を用いて当該ポリシリコン膜に不純物を導入する。次に、当該ポリシリコン膜の上に、例えば膜厚１００ｎｍのシリコン酸化膜（図示省略）を例えばＣＶＤ法により形成した後、フォトリソグラフィ法及びドライエッチング法により、当該シリコン酸化膜をゲート電極形状にパターニングし、続いて、パターニングされたシリコン酸化膜をマスクとして、前記のポリシリコン膜及びゲート絶縁膜１０３に対してドライエッチングを行なう。これにより、パターニングされたポリシリコン膜からなるゲート電極１０４ａが活性領域上にゲート絶縁膜１０３を介して形成される。また、このとき、素子分離絶縁膜１０２上には、パターニングされたポリシリコン膜からなるゲート配線１０４ｂがゲート電極１０４ａと接続するように形成される。ここで、ポリシリコン膜上に形成されるエッチングマスクとなるシリコン酸化膜の膜厚は、後工程であるシリサイド層形成工程の前に除去できる膜厚に設定する。続いて、イオン注入を用いて、活性領域におけるゲート電極１０４ａの両側にエクステンション領域となる第１の不純物拡散層１０６を形成する。尚、以下の説明においては、ゲート電極１０４ａとゲート配線１０４ｂとを合わせてゲート電極配線１０４と称する場合がある。
【００３５】
続いて、半導体基板１０１の上に全面に亘って、例えば膜厚１０ｎｍのシリコン酸化膜及び例えば膜厚１００ｎｍのシリコン窒化膜を例えばＣＶＤ法により順次形成した後、該シリコン窒化膜及びシリコン酸化膜に対して異方性エッチングを行なうことにより、該シリコン酸化膜及びシリコン窒化膜を、ゲート電極配線１０４の側面に形成されている部分のみを残して除去する。これにより、図２（ｂ）に示すように、ゲート電極配線１０４の側面に絶縁性サイドウォール１０５が形成される。次に、フォトリソグラフィ法、イオン注入法、及び注入不純物の活性化のための熱処理を用いて、活性領域におけるゲート電極１０４ａの両側にソース・ドレイン領域となる第２の不純物拡散層１０７を形成する。尚、本実施形態では、デュアルゲート構造を形成するために、第２の不純物拡散層１０７としてＮ型不純物拡散層及びＰ型不純物拡散層を形成すると共にゲート電極１０４ａとしてＮ型ゲート電極及びＰ型ゲート電極を形成する。具体的には、図１において、Ｎ型ゲート電極とＰ型ゲート電極との接続部分１１０を示している。すなわち、該接続部分１１０は、Ｎ型ゲート電極となるゲート電極１０４ａとＰ型ゲート電極となるゲート電極１０４ａとを接続するゲート配線１０４ｂである。
【００３６】
続いて、図２（ｃ）に示すように、例えばフォトリソグラフィ法及びウェットエッチング法により、素子分離絶縁膜１０２上のゲート配線１０４ｂの少なくとも一部分の側面に形成されている絶縁性サイドウォール１０５を選択的に除去する。尚、本実施形態では、ゲート配線１０４ｂにおける絶縁性サイドウォール１０５が除去されている部分（つまりゲート配線１０４ｂにおける側面にシリサイド層１０８が形成される部分（図２（ｄ）参照））は、デュアルゲート構造におけるＮ型ゲート電極とＰ型ゲート電極との接続部分１１０と一致する。
【００３７】
続いて、ゲート電極配線１０４及び第２の不純物拡散層１０７となるシリコン層表面の自然酸化膜を除去した後、半導体基板１０１の上に全面に亘って、例えばスパッタリング法により例えば膜厚２０ｎｍのチタン膜を堆積する。次に、例えば窒素雰囲気中で半導体基板１０１に対して例えば７００℃以下のＲＴＡ（rapid thermal anneal）を行なうことにより、ゲート電極配線１０４及び半導体基板１０１を構成するシリコンと、該シリコンと接触するチタン膜部分とを反応させてチタンシリサイド化を行なう。これにより、ゲート電極配線１０４となるポリシリコン膜の表面及び第２の不純物拡散層１０７の表面に低抵抗のチタンシリサイド層が形成される。次に、例えば過酸化水素水等のエッチング液に半導体基板１０１を浸すことにより、素子分離絶縁膜１０２の上及び絶縁性サイドウォール１０５の上等に残存する未反応のチタンを選択的に除去した後、半導体基板１０１に対して前述のＲＴＡよりも高温（例えば７００℃以上）のＲＴＡを行なう。これにより、図２（ｄ）に示すように、ゲート電極１０４ａの上面、ゲート配線１０４ｂの上面及び側面、並びにソース・ドレイン領域となる第２の不純物拡散層１０７の表面にシリサイド層１０８が形成される。次に、半導体基板１０１の上に全面に亘って、例えば酸化膜からなる層間絶縁膜１０９を形成する。これにより、図１に示す本実施形態の半導体装置が完成する。尚、図１においては、シリサイド層１０８及び層間絶縁膜１０９の図示を省略している。
【００３８】
以上に説明したように、第１の実施形態によると、ゲート電極配線１０４の側面に形成された絶縁性サイドウォール１０５のうち、素子分離絶縁膜１０２上のゲート配線１０４ｂの側面に形成された絶縁性サイドウォール１０５を部分的に除去するため、ゲート配線１０４ｂの上面のみならず側面にもシリサイド層１０８を形成することができる。このため、ゲート電極配線の上面のみがシリサイド化されている従来のデバイス構造と比べて、ゲート配線１０４ｂにおけるシリサイド化された側面の面積分だけシリサイド化領域の面積が広くなる。従って、ゲート電極配線１０４の抵抗を低減できると共に、シリサイド層１０８の断線に起因するゲート電極配線１０４の高抵抗化を抑制できる。
【００３９】
また、第１の実施形態によると、ゲート配線１０４ｂにおける側面にシリサイド層１０８が形成されている部分が、デュアルゲート構造におけるＮ型ゲート電極とＰ型ゲート電極との接続部分１１０であるため、当該接続部分１１０におけるシリサイド化領域の面積が広くなるので、当該接続部分１１０のシリサイド層１０８の断線に起因するゲート電極配線１０４の高抵抗化を抑制することができる。
【００４０】
尚、第１の実施形態において、ゲート電極配線１０４の材料としてポリシリコンを用いたが、これに代えて、例えばアモルファスシリコン、又はシリコンを含む他の半導体材料を用いてもよい。
【００４１】
また、第１の実施形態において、シリサイド層１０８を形成するための金属としてチタンを用いたが、これに代えて、例えばコバルト、タングステン又はニッケル等のシリサイド化用金属を用いてもよい。
【００４２】
また、第１の実施形態において、絶縁性サイドウォール１０５として、シリコン酸化膜とシリコン窒化膜との積層構造を用いたが、これに代えて、シリコン酸化膜のみ又はシリコン窒化膜のみを用いてもよい。
【００４３】
また、第１の実施形態において、ゲート配線１０４ｂの側面に形成されている絶縁性サイドウォール１０５を除去するためにウェットエッチング法を用いたが、これに代えて、ドライエッチング法を用いてもよい。但し、絶縁性サイドウォール１０５を除去するためのエッチングは等方性エッチングであることが好ましく、その点ではウェットエッチング法を用いることが好ましい。また、ウェットエッチング法又はドライエッチング法のいずれを用いる場合であっても、素子分離絶縁膜１０２に対して選択性のあるエッチングを行なうことが好ましい。また、ゲート配線１０４ｂの側面に形成されている絶縁性サイドウォール１０５を除去するに際して、ゲート配線１０４ｂとソース・ドレイン領域等との間のショートを防止する観点からは、活性領域近傍のゲート配線１０４ｂの側面に形成されている絶縁性サイドウォール１０５については残存させることが好ましい。
【００４４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００４５】
図３は、第２の実施形態に係る半導体装置の構成を示す平面図であり、図４は図３に示す第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。尚、図４は図３におけるIII −III 線の断面図である。また、第２の実施形態に係る半導体装置の製造方法においては、図４に示す工程までは、図２（ａ）〜（ｄ）に示す第１の実施形態に係る半導体装置の製造方法と同様の工程を実施するものとする。
【００４６】
すなわち、図３に示す第２の実施形態に係る半導体装置の製造方法は次の通りである。まず、図２（ａ）〜（ｄ）に示す第１の実施形態に係る半導体装置の製造方法と同様の工程を実施した後、図４に示すように、フォトリソグラフィ法及びドライエッチング法を用いて、層間絶縁膜１０９に、素子分離絶縁膜１０２上のゲート配線１０４ｂに達するコンタクトホールを形成し、その後、該コンタクトホール内に例えばＣＶＤ法によりタングステンを埋め込み、それによってコンタクトプラグ１２０を形成する。ここで、コンタクトプラグ１２０のゲート長方向の幅は、ゲート配線１０４ｂのゲート長方向の幅と同じか、又はそれよりも小さく設定されている。尚、本実施形態においては、ゲート配線１０４ｂにおける側面にもシリサイド層１０８が形成されている部分の上に、言い換えると、ゲート配線１０４ｂにおける絶縁性サイドウォール１０５が除去されている部分の上にコンタクトプラグ１２０を形成する。これにより、図３に示す本実施形態の半導体装置が完成する。尚、図３においては、シリサイド層１０８及び層間絶縁膜１０９の図示を省略している。
【００４７】
第２の実施形態によると、仮に、ゲート配線１０４ｂに対してコンタクトプラグ１２０の位置ずれが生じ、その結果、ゲート配線１０４ｂからコンタクトプラグ１２０の一部分が外れた場合であっても、ゲート配線１０４ｂの上面及び側面の両方において、ゲート配線１０４ｂとコンタクトプラグ１２０との接触面積を確保することができるので、コンタクト抵抗が増大するという事態を回避できる。また、ゲート配線１０４ｂとコンタクトプラグ１２０との接触面積を十分に確保するために、従来技術のようにゲート配線１０４ｂにおけるコンタクト部分の設計ルールに一定量のずれ余裕領域を設ける必要がないため、ゲート電極配線１０４同士の間隔を小さくすることが容易になるので、チップ面積の縮小が可能になる。
【００４８】
また、第２の実施形態によると、ゲート配線１０４ｂの側面においても電気的コンタクトを取ることができることから、デバイスの微細化を妨げることなくコンタクトプラグを大きくすることができるという効果が得られる。具体的には、図５は、図３に示す本実施形態の半導体装置において、コンタクトプラグ１２０に代えて、ゲート長方向の幅がゲート配線１０４ｂよりも大きいコンタクトプラグ１２５をゲート配線１０４ｂ上に設けた様子を示す平面図であり、図６は図５におけるＶ−Ｖ線の断面図である。図５及び図６に示すように、ゲート配線１０４ｂのゲート長方向の幅と同等か又はそれよりも小さいコンタクトプラグ１２０が設けられている場合（図３及び図４参照）と比べて、ゲート電極配線１０４の設計ルールを変えることなく、ゲート配線１０４ｂのゲート長方向の幅よりも大きいコンタクトプラグ１２５を設けることができる。このため、デバイスの微細化を犠牲にすることなく、ゲート電極配線１０４との電気的コンタクトをより確実に取ることができる。
【００４９】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００５０】
図７は第３の実施形態に係る半導体装置の構成を示す平面図であり、図８は図７におけるVIIa−VIIa線の断面図であり、図９は図７におけるVIIb−VIIb線の断面図である。
【００５１】
図７〜図９に示すように、本実施形態が、第１又は第２の実施形態と異なっている点は、素子分離絶縁膜１０２上におけるゲート電極１０４ａと同一層に、ゲート電極１０４ａと同一材料からなる配線１０４ｃが設けられている点である。ここで、ゲート配線１０４ｂがゲート電極１０４ａと直接接続されているのに対して（図１又は図３参照）、配線１０４ｃは、ゲート電極１０４ａと異なる層（上層）に設けられた他の配線（図示省略）、及び該他の配線と配線１０４ｃとを接続するコンタクトプラグ１３０のそれぞれを介してゲート配線１０４ｂと電気的に接続されている。また、配線１０４ｃは、ゲート電極１０４ａ及びゲート配線１０４ｂと同一の工程（第１の実施形態の図２（ａ）に示す工程）で形成される。ここで、コンタクトプラグ１３０の幅を配線１０４ｃの幅（短辺方向）と同じにしてもよいし、又はそれよりも大きくし若しくは小さくしてもよい。
【００５２】
尚、図７〜図９においては、配線１０４ｃが形成されている領域（抵抗領域）のみを図示している。また、図７においては、シリサイド層１０８及び層間絶縁膜１０９の図示を省略している。また、図示は省略しているが、本実施形態におけるゲート電極１０４ａ及びゲート配線１０４ｂが形成されている領域（トランジスタ領域）については第１又は第２の実施形態と同様であるとする。
【００５３】
本実施形態では、ゲート電極１０４ａ及びゲート配線１０４ｂのそれぞれの側面に絶縁性サイドウォール１０５を形成する工程（第１の実施形態の図２（ｂ）に示す工程）において、配線１０４ｃの側面にも絶縁性サイドウォール１０５が形成されるが、ゲート配線１０４ｂの側面上の絶縁性サイドウォール１０５を除去する工程（第１の実施形態の図２（ｃ）に示す工程）において、図７に示すように、配線１０４ｃの側面上の絶縁性サイドウォール１０５は全て除去される。その結果、ゲート電極１０４ａ及びゲート配線１０４ｂをシリサイド化する工程（第１の実施形態の図２（ｄ）に示す工程）において、図８及び図９に示すように、配線１０４ｃの上面全体及び側面全体にシリサイド層１０８が形成される。尚、配線１０４ｃの上にコンタクトプラグ１３０を形成する工程は、ゲート配線１０４ｂの上にコンタクトプラグ１２０を形成する工程（第２の実施形態の図４に示す工程）と同時に実施してもよいし又は別々に実施してもよい。
【００５４】
第３の実施形態によると、配線１０４ｃの上面のみならず側面もシリサイド化できるので、第１又は第２の実施形態の効果に加えて、低抵抗の配線１０４ｃを形成できるという効果が得られる。また、仮に、配線１０４ｃに対してコンタクトプラグ１３０の位置ずれが生じ、その結果、配線１０４ｃからコンタクトプラグ１３０の一部分が外れた場合であっても、配線１０４ｃの上面及び側面の両方において、配線１０４ｃとコンタクトプラグ１３０との接触面積を確保することができるので、コンタクト抵抗が増大するという事態を回避できる。また、配線１０４ｃとコンタクトプラグ１３０との接触面積を十分に確保するために、従来技術のように配線１０４ｃにおけるコンタクト部分の設計ルールに一定量のずれ余裕領域を設ける必要がないため、配線１０４ｃを含むゲート電極配線１０４同士の間隔を小さくすることが容易になるので、チップ面積の縮小が可能になる。
【００５５】
尚、第３の実施形態において、配線１０４ｃはゲート配線１０４ｂと電気的に接続されているとしたが、これに代えて、配線１０４ｃがソース・ドレイン領域等と電気的に接続されているとしてもよい。
【００５６】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００５７】
図１０は第４の実施形態に係る半導体装置の構成を示す平面図であり、図１１は図１０におけるXa−Xa線の断面図であり、図１２は図１０におけるXb−Xb線の断面図である。
【００５８】
図１０〜図１２に示すように、本実施形態が、第１又は第２の実施形態と異なっている点は、素子分離絶縁膜１０２上におけるゲート電極１０４ａと同一層に、ゲート電極１０４ａと同一材料からなる抵抗配線１０４ｄが設けられている点である。ここで、ゲート配線１０４ｂがゲート電極１０４ａと直接接続されているのに対して（図１又は図３参照）、抵抗配線１０４ｄは、ゲート電極１０４ａと異なる層（上層）に設けられた他の配線（図示省略）、及び該他の配線と抵抗配線１０４ｄとを接続するコンタクトプラグ１３０のそれぞれを介してゲート配線１０４ｂと電気的に接続されている。また、抵抗配線１０４ｄは、ゲート電極１０４ａ及びゲート配線１０４ｂと同一の工程（第１の実施形態の図２（ａ）に示す工程）で形成される。ここで、コンタクトプラグ１３０の幅を抵抗配線１０４ｄの幅（短辺方向）と同じにしてもよいし、又はそれよりも大きくし若しくは小さくしてもよい。
【００５９】
尚、図１０〜図１２においては、抵抗配線１０４ｄが形成されている領域（抵抗領域）のみを図示している。また、図１０においては、シリサイド層１０８及び層間絶縁膜１０９の図示を省略している。また、図示は省略しているが、本実施形態におけるゲート電極１０４ａ及びゲート配線１０４ｂが形成されている領域（トランジスタ領域）については第１又は第２の実施形態と同様であるとする。
【００６０】
本実施形態では、ゲート電極１０４ａ及びゲート配線１０４ｂのそれぞれの側面に絶縁性サイドウォール１０５を形成する工程（第１の実施形態の図２（ｂ）に示す工程）において、抵抗配線１０４ｄの側面にも絶縁性サイドウォール１０５が形成されるが、ゲート配線１０４ｂの側面上の絶縁性サイドウォール１０５を除去する工程（第１の実施形態の図２（ｃ）に示す工程）において、図１０に示すように、抵抗配線１０４ｄにおけるコンタクトプラグ１３０が形成される部分の側面上の絶縁性サイドウォール１０５は除去される。その結果、ゲート電極１０４ａ及びゲート配線１０４ｂをシリサイド化する工程（第１の実施形態の図２（ｄ）に示す工程）において、図１１及び図１２に示すように、抵抗配線１０４ｄの上面、及び側面のうち絶縁性サイドウォール１０５が除去されている部分にシリサイド層１０８が形成される。尚、抵抗配線１０４ｄにおける絶縁性サイドウォール１０５が除去されている部分の上、つまり抵抗配線１０４ｄにおける側面にシリサイド層１０８が形成されている部分の上にコンタクトプラグ１３０を形成する工程は、ゲート配線１０４ｂの上にコンタクトプラグ１２０を形成する工程（第２の実施形態の図４に示す工程）と同時に実施してもよいし又は別々に実施してもよい。
【００６１】
第４の実施形態によると、第１又は第２の実施形態の効果に加えて、次のような効果が得られる。すなわち、仮に、抵抗配線１０４ｄに対してコンタクトプラグ１３０の位置ずれが生じ、その結果、抵抗配線１０４ｄからコンタクトプラグ１３０の一部分が外れた場合であっても、抵抗配線１０４ｄの上面及び側面の両方において、抵抗配線１０４ｄとコンタクトプラグ１３０との接触面積を確保することができるので、コンタクト抵抗が増大するという事態を回避できる。また、抵抗配線１０４ｄとコンタクトプラグ１３０との接触面積を十分に確保するために、従来技術のように抵抗配線１０４ｄにおけるコンタクト部分の設計ルールに一定量のずれ余裕領域を設ける必要がないため、抵抗配線１０４ｄを含むゲート電極配線１０４同士の間隔を小さくすることが容易になるので、チップ面積の縮小が可能になる。
【００６２】
尚、本実施形態においては、抵抗配線１０４ｄのうちその側面に絶縁性サイドウォール１０５が形成されている領域が抵抗となるが、抵抗配線１０４ｄの上面全体がシリサイド化されているので、抵抗配線１０４ｄの抵抗値は比較的小さい。
【００６３】
また、本実施形態において、抵抗配線１０４ｄはゲート配線１０４ｂと電気的に接続されているとしたが、これに代えて、抵抗配線１０４ｄがソース・ドレイン領域等と電気的に接続されているとしてもよい。
【００６４】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００６５】
図１３は第５の実施形態に係る半導体装置の構成を示す平面図であり、図１４は図１３におけるXIIIa −XIIIa 線の断面図であり、図１５は図１３におけるXIIIb −XIIIb 線の断面図である。
【００６６】
図１３〜図１５に示すように、本実施形態が、第１又は第２の実施形態と異なっている点は、素子分離絶縁膜１０２上におけるゲート電極１０４ａと同一層に、ゲート電極１０４ａと同一材料からなる抵抗配線１０４ｅが設けられている点である。ここで、ゲート配線１０４ｂがゲート電極１０４ａと直接接続されているのに対して（図１又は図３参照）、抵抗配線１０４ｅは、ゲート電極１０４ａと異なる層（上層）に設けられた他の配線（図示省略）、及び該他の配線と抵抗配線１０４ｅとを接続するコンタクトプラグ１３０のそれぞれを介してゲート配線１０４ｂと電気的に接続されている。また、抵抗配線１０４ｅは、ゲート電極１０４ａ及びゲート配線１０４ｂと同一の工程（第１の実施形態の図２（ａ）に示す工程）で形成される。ここで、コンタクトプラグ１３０の幅を抵抗配線１０４ｅの幅（短辺方向）と同じにしてもよいし、又は大きくし若しくは小さくしてもよい。
【００６７】
尚、図１３〜図１５においては、抵抗配線１０４ｅが形成されている領域（抵抗領域）のみを図示している。また、図１３においては、シリサイド層１０８、層間絶縁膜１０９及びシリサイド化防止膜１４０（図１４参照）の図示を省略している。また、本実施形態におけるゲート電極１０４ａ及びゲート配線１０４ｂが形成されている領域（トランジスタ領域）については第１又は第２の実施形態と同様であるとする。
【００６８】
本実施形態では、ゲート電極１０４ａ及びゲート配線１０４ｂのそれぞれの側面に絶縁性サイドウォール１０５を形成する工程（第１の実施形態の図２（ｂ）に示す工程）において、抵抗配線１０４ｅの側面にも絶縁性サイドウォール１０５が形成される。その後、本実施形態では、シリサイド化工程を実施する前に、半導体基板１０１の上に全面に亘って、例えばシリコン酸化膜又はシリコン窒化膜等の絶縁膜を堆積した後、フォトリソグラフィ技術及びエッチング技術によって、該絶縁膜におけるシリサイド化を実施する領域（シリサイド領域）に形成されている部分を除去する。一方、シリサイド化を実施しない領域（非シリサイド領域）には、図１４に示すように、該絶縁膜をシリサイド化防止膜１４０として残存させる。すなわち、シリサイド化防止膜１４０の有無によって、シリサイド領域と非シリサイド領域とを作り分ける。本実施形態では、図１４に示すように、例えば抵抗配線１０４ｅにおけるコンタクトプラグ１３０が形成される部分以外の他の部分は非シリサイド領域に位置しており、該他の部分を覆うようにシリサイド化防止膜１４０が設けられている。続いて、ゲート配線１０４ｂの側面上の絶縁性サイドウォール１０５を除去する工程（第１の実施形態の図２（ｃ）に示す工程）において、図１３に示すように、抵抗配線１０４ｅにおけるコンタクトプラグ１３０が形成される部分の側面上の絶縁性サイドウォール１０５は除去される。その結果、ゲート電極１０４ａ及びゲート配線１０４ｂをシリサイド化する工程（第１の実施形態の図２（ｄ）に示す工程）において、図１５に示すように、抵抗配線１０４ｅのうち絶縁性サイドウォール１０５が除去されている部分の上面及び側面にシリサイド層１０８が形成される。一方、図１４に示すように、抵抗配線１０４ｅのうちシリサイド化防止膜１４０により覆われている部分については上面も側面もシリサイド化されない。尚、抵抗配線１０４ｅにおける絶縁性サイドウォール１０５が除去されている部分の上、つまり抵抗配線１０４ｅにおける側面にシリサイド層１０８が形成されている部分の上にコンタクトプラグ１３０を形成する工程は、ゲート配線１０４ｂの上にコンタクトプラグ１２０を形成する工程（第２の実施形態の図４に示す工程）と同時に実施してもよいし又は別々に実施してもよい。
【００６９】
第５の実施形態によると、第１又は第２の実施形態の効果に加えて、次のような効果が得られる。すなわち、仮に、抵抗配線１０４ｅに対してコンタクトプラグ１３０の位置ずれが生じ、その結果、抵抗配線１０４ｅからコンタクトプラグ１３０の一部分が外れた場合であっても、抵抗配線１０４ｅの上面及び側面の両方において、抵抗配線１０４ｅとコンタクトプラグ１３０との接触面積を確保することができるので、コンタクト抵抗が増大するという事態を回避できる。また、抵抗配線１０４ｅとコンタクトプラグ１３０との接触面積を十分に確保するために、従来技術のように抵抗配線１０４ｅにおけるコンタクト部分の設計ルールに一定量のずれ余裕領域を設ける必要がないため、抵抗配線１０４ｅを含むゲート電極配線１０４同士の間隔を小さくすることが容易になるので、チップ面積の縮小が可能になる。
【００７０】
尚、本実施形態においては、抵抗配線１０４ｅのうちシリサイド化防止膜１４０及び絶縁性サイドウォール１０５が除去されたコンタクト形成領域はシリサイド化されている。一方、抵抗配線１０４ｅのうちシリサイド化防止膜１４０及び絶縁性サイドウォール１０５によって覆われている部分はシリサイド化されず、当該部分は抵抗となるので、抵抗配線１０４ｅの抵抗値は比較的大きい。
【００７１】
また、本実施形態において、抵抗配線１０４ｅはゲート配線１０４ｂと電気的に接続されているとしたが、これに代えて、抵抗配線１０４ｅがソース・ドレイン領域等と電気的に接続されているとしてもよい。
【産業上の利用可能性】
【００７２】
以上に説明したように、本発明は、半導体装置及びその製造方法に関し、ゲート電極表面にシリサイド層を設ける半導体装置に適用した場合にはゲート電極及びゲートコンタクトの高抵抗化を抑制できるという効果が得られ非常に有用である。
【図面の簡単な説明】
【００７３】
【図１】図１は本発明の第１の実施形態に係る半導体装置の構成を示す平面図である。
【図２】図２（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３は本発明の第２の実施形態に係る半導体装置の構成を示す平面図である。
【図４】図４は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】図５は本発明の第２の実施形態の変形例に係る半導体装置の構成を示す平面図である。
【図６】図６は図５におけるＶ−Ｖ線の断面図である。
【図７】図７は本発明の第３の実施形態に係る半導体装置の構成を示す平面図である。
【図８】図８は図７におけるVIIa−VIIa線の断面図である。
【図９】図９は図７におけるVIIb−VIIb線の断面図である。
【図１０】図１０は本発明の第４の実施形態に係る半導体装置の構成を示す平面図である。
【図１１】図１１は図１０におけるXa−Xa線の断面図である。
【図１２】図１２は図１０におけるXb−Xb線の断面図である。
【図１３】図１３は本発明の第５の実施形態に係る半導体装置の構成を示す平面図である。
【図１４】図１４は図１３におけるXIIIa −XIIIa 線の断面図である。
【図１５】図１５は図１３におけるXIIIb −XIIIb 線の断面図である。
【図１６】図１６は従来の半導体装置の構成を示す平面図である。
【図１７】図１７（ａ）〜（ｃ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【図１８】図１８は従来の半導体装置の問題点を説明するための図である。
【図１９】図１９は従来の半導体装置の問題点を説明するための図である。
【符号の説明】
【００７４】
１０１    半導体基板
１０２    素子分離絶縁膜
１０３    ゲート絶縁膜
１０４ａ  ゲート電極
１０４ｂ  ゲート配線
１０４ｃ  配線
１０４ｄ  抵抗配線
１０４ｅ  抵抗配線
１０５    絶縁性サイドウォール
１０６    第１の不純物拡散層
１０７    第２の不純物拡散層
１０８    シリサイド層
１０９    層間絶縁膜
１１０    Ｎ型ゲート電極とＰ型ゲート電極との接続部分
１２０    コンタクトプラグ
１２５    コンタクトプラグ
１３０    コンタクトプラグ
１４０    シリサイド化防止膜
【図１】
2006093649.tif 000003
【図２】
2006093649.tif 000004
【図３】
2006093649.tif 000005
【図４】
2006093649.tif 000006
【図５】
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【図６】
2006093649.tif 000008
【図７】
2006093649.tif 000009
【図８】
2006093649.tif 000010
【図９】
2006093649.tif 000011
【図１０】
2006093649.tif 000012
【図１１】
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【図１２】
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【図１３】
2006093649.tif 000015
【図１４】
2006093649.tif 000016
【図１５】
2006093649.tif 000017
【図１６】
2006093649.tif 000018
【図１７】
2006093649.tif 000019
【図１８】
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【図１９】
2006093649.tif 000021