(57)【要約】【課題】  集積回路を有するシリコン基板および薄膜受動素子を備えた半導体装置において、汎用性を有するようにする。【解決手段】  ベース板１上には、上面に集積回路６を有するシリコン基板５および該シリコン基板５上に集積回路６に電気的に接続されて設けられた複数の柱状電極１４を有する半導体構成体３と、上面に薄膜抵抗体（薄膜受動素子）２５を有するシリコン基板２３および該シリコン基板２３上に薄膜抵抗体２５に電気的に接続されて設けられた複数の柱状電極３３を有する受動素子構成体２１とが設けられている。この場合、受動素子構成体２１は半導体構成体３とは別個であるので、その薄膜受動素子を選定するすることにより、汎用性を有するものとすることができる。【選択図】  図１
2006108167.tif 000002
【特許請求の範囲】
【請求項１】
ベース板と、前記ベース板上に設けられ、且つ、上面に集積回路を有する半導体基板および該半導体基板上に前記集積回路に電気的に接続されて設けられた複数の外部接続用電極を有する半導体構成体と、前記ベース板上に設けられ、且つ、上面に薄膜受動素子を有する半導体基板および該半導体基板上に前記薄膜受動素子に電気的に接続されて設けられた複数の外部接続用電極を有する受動素子構成体と、前記半導体構成体および前記受動素子構成体の周囲における前記ベース板上に設けられた絶縁層と、前記半導体構成体、前記受動素子構成体および前記絶縁層を覆う上層絶縁膜と、前記上層絶縁膜上に設けられ、且つ、少なくとも前記半導体構成体の外部接続用電極の一部と前記受動素子構成体の外部接続用電極の一部とを電気的に接続する上層配線とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の発明において、前記半導体構成体の外部接続用電極および前記受動素子構成体の外部接続用電極は共に柱状電極であることを特徴とする半導体装置。
【請求項３】
請求項２に記載の発明において、前記半導体構成体の前記半導体基板上における前記外部接続用電極間には封止膜が設けられ、前記受動素子構成体の前記半導体基板上における前記外部接続用電極間には封止膜が設けられていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の発明において、前記半導体構成体の前記半導体基板上に設けられた前記封止膜の上面、前記受動素子構成体の前記半導体基板上に設けられた前記封止膜の上面および前記半導体構成体の周囲および前記受動素子構成体の周囲に設けられた前記絶縁層の上面は平坦であることを特徴とする半導体装置。
【請求項５】
請求項４に記載の発明において、前記上層絶縁膜の上面は平坦であることを特徴とする半導体装置。
【請求項６】
請求項１に記載の発明において、前記半導体構成体の高さと前記受動素子構成体の高さの差は５０μｍ以下であることを特徴とする半導体装置。
【請求項７】
請求項１に記載の発明において、前記受動素子構成体の薄膜受動素子は抵抗素子であることを特徴とする半導体装置。
【請求項８】
請求項１に記載の発明において、前記受動素子構成体の薄膜受動素子は容量素子であることを特徴とする半導体装置。
【請求項９】
請求項１に記載の発明において、前記受動素子構成体の薄膜受動素子はＲＣ素子であることを特徴とする半導体装置。
【請求項１０】
請求項１に記載の発明において、前記上層絶縁膜および前記上層配線は、それぞれ交互に積層された複数層の積層構造を有し、最上層の上層配線には接続パッド部設けられていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の発明において、前記最上層の上層配線の接続パッド部を除く部分を覆うオーバーコート膜を有することを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の発明において、前記最上層の上層配線の接続パッド部上に半田ボールが設けられていることを特徴とする半導体装置。
【請求項１３】
ベース板上の複数の半導体装置形成領域に、それぞれ、上面に集積回路を有する半導体基板および該半導体基板上に前記集積回路に電気的に接続されて設けられた複数の外部接続用電極を有する半導体構成体と、上面に薄膜受動素子を有する半導体基板および該半導体基板上に前記薄膜受動素子に電気的に接続されて設けられた複数の外部接続用電極を有する受動素子構成体とを配置する工程と、
前記半導体構成体および前記受動素子構成体の周囲における前記ベース板上に絶縁層を形成する工程と、
前記半導体構成体、前記受動素子構成体および前記絶縁層上に少なくとも１層の上層絶縁膜を形成する工程と、
前記上層絶縁膜上に少なくとも前記半導体構成体の外部接続用電極または前記受動素子構成体の外部接続用電極の一方に電気的に接続される複数の上層配線を形成する工程と、
前記半導体装置形成領域間において前記上層絶縁膜、前記絶縁層および前記ベース板を切断して、前記ベース板上に少なくとも１個の前記半導体構成体および１個の前記受動素子構成体を有する半導体装置を複数個得る工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の発明において、前記半導体構成体をウエハ状態の半導体基板を切断して得る工程を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の発明において、ウエハ状態の半導体基板に前記外部接続用電極を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の発明において、ウエハ状態の半導体基板上における前記外部接続用電極間に封止膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３に記載の発明において、前記受動素子構成体をウエハ状態の半導体基板を切断して得る工程を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の発明において、ウエハ状態の半導体基板に前記外部接続用電極を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の発明において、ウエハ状態の半導体基板上における前記外部接続用電極間に封止膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１３に記載の発明において、前記半導体構成体および前記受動素子構成体の周囲における前記ベース板上に絶縁層を形成した後、前記半導体構成体の上面、前記受動素子構成体の上面および前記絶縁層の上面を平坦化する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１３記載の発明において、前記半導体構成体の高さと前記受動素子構成体の高さの差は５０μｍ以下であることを特徴とする半導体装置。
【請求項２２】
請求項１３に記載の発明において、前記受動素子構成体を前記ベース板上に配置する前に、ウエハ状態の半導体基板上に複数の薄膜受動素子を形成する工程と、前記各薄膜受動素子上外部接続用電極としての柱状電極を形成する工程と、前記ウエハ状態の半導体基板を切断して受動素子構成体を複数個得る工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２に記載の発明において、前記ウエハ状態の半導体基板の切断は、前記受動素子構成体形成領域が偶数含まれるように切断することを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１３に記載の発明において、前記上層配線を接続パッド部を有するように形成し、前記接続パッド部上に半田ボールを形成する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置には、外部回路基板の面積を低減するため、上面に集積回路を有するシリコン基板上に角渦巻状の薄膜インダクタ、互いに食い込み合う一対のくし歯状の配線からなる薄膜ＳＡＷ（Surface Acoustic Wave）フィルタ、蛇行状の配線からなる１次、２次導体層およびその間に介在された絶縁膜からなる薄膜トランス等のいずれかからなる薄膜受動素子を設けたものがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００２−２３１８１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の半導体装置では、上面に集積回路を有するシリコン基板上に薄膜インダクタ、薄膜ＳＡＷフィルタ、薄膜トランス等のいずれかからなる薄膜受動素子を設けているため、その用途が一義的に決まり、汎用性が乏しいという問題がある。
【０００５】
そこで、この発明は、薄膜受動素子を備えていても、汎用性を有する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明は、上記目的を達成するため、ベース板上に、上面に集積回路を有する半導体基板および該半導体基板上に前記集積回路に電気的に接続されて設けられた複数の外部接続用電極を有する半導体構成体と、上面に薄膜受動素子を有する半導体基板および該半導体基板上に前記薄膜受動素子に電気的に接続されて設けられた複数の外部接続用電極を有する受動素子構成体とを設けたことを特徴とするものである。
【発明の効果】
【０００７】
この発明によれば、ベース板上に半導体構成体および該半導体構成体とは別個の受動素子構成体を設けているので、受動素子構成体の薄膜受動素子の種類を選定することにより、薄膜受動素子を備えていても、汎用性を有するものとすることができる。
【発明を実施するための最良の形態】
【０００８】
（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の断面図を示す。この半導体装置は、ガラス布基材エポキシ樹脂等からなる平面方形状のベース板１を備えている。ベース板１の上面には銅箔からなるべたパターンのグランド層２が設けられている。グランド層２の上面の各所定の箇所には平面方形状の半導体構成体３および平面正方形状の受動素子構成体２１の各下面がダイボンド材からなる接着層４、２２を介して接着されている。
【０００９】
まず、半導体構成体３について説明する。半導体構成体３は、後述する配線１３、柱状電極１４、封止膜１５を有しており、一般的にはＣＳＰ(chip size package)と呼ばれるものであり、特に、後述の如く、シリコンウエハ上に配線１３、柱状電極１４、封止膜１５を形成した後、ダイシングにより個々の半導体構成体３を得る方法を採用しているため、特に、ウエハレベルＣＳＰ（Ｗ−ＣＳＰ）とも言われている。以下に、半導体構成体３の構成について説明する。
【００１０】
半導体構成体３はシリコン基板（半導体基板）５を備えている。シリコン基板５の下面は接着層４を介してグランド層２の上面に接着されている。ここで、グランド層２は、電気的な外部ノイズのシールドと電位の安定化を図るためのものであり、シリコン基板６（および後述するシリコン基板２３）の下面に電気的に接続されていてもよく、接続されていなくてもよい。したがって、接着層４（および後述する接着層２２）は、銀ペースト等からなる導電性材料、ダイボンド材等からなる非導電性材料のいずれであってもよく、この実施形態の場合、上述の如く、ダイボンド材を用いている。
【００１１】
シリコン基板５の上面中央部には所定の機能の集積回路６が設けられている。シリコン基板５の上面周辺部にはアルミニウム系金属等からなる複数の接続パッド７が集積回路６に接続されて設けられている。接続パッド７の中央部を除く領域において集積回路６を含むシリコン基板５の上面には酸化シリコン等からなる絶縁膜８が設けられ、接続パッド７の中央部は絶縁膜８に設けられた開口部９を介して露出されている。
【００１２】
絶縁膜８の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる保護膜１０が設けられている。この場合、絶縁膜８の開口部９に対応する部分における保護膜１０には開口部１１が設けられている。保護膜１０の上面には銅等からなる下地金属層１２が設けられている。下地金属層１２の上面全体には銅からなる配線１３が設けられている。下地金属層１２を含む配線１３の一端部は、両開口部９、１１を介して接続パッド７に接続されている。
【００１３】
配線１３の接続パッド部上面には銅からなる柱状電極（外部接続用電極）１４が設けられている。配線１３を含む保護膜１０の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる封止膜１５がその上面が柱状電極１４の上面と面一となるように設けられている。このように、Ｗ−ＣＳＰと呼ばれる半導体構成体３は、シリコン基板５、集積回路６、接続パッド７、絶縁膜８を含み、さらに、保護膜１０、配線１３、柱状電極１４、封止膜１５を含んで構成されている。
【００１４】
次に、受動素子構成体２１について説明する。受動素子構成体２１はシリコン基板（半導体基板）２３を備えている。シリコン基板２３の下面は接着層２２を介してグランド層２の上面に接着されている。ここで、図２は受動素子構成体２１の平面図を示し、図３はその等価回路的平面図を示す。シリコン基板２３上には２つの薄膜抵抗素子（薄膜受動素子）２４が相互に分離されて設けられている。この場合、薄膜抵抗素子２４の両端部は、最終的には、後述する柱状電極３３からなる外部接続用電極に接続されている。
【００１５】
図１に戻って説明を続けると、シリコン基板２３の上面にはＮｉＣｒやＴａＮ等からなる短冊形状の薄膜抵抗体２５が設けられている。シリコン基板２３の上面周辺部にはアルミニウム系金属等からなる接続パッド２６が薄膜抵抗体２５の両端部に接続されて設けられている。接続パッド２６の中央部を除く領域において薄膜抵抗体２５を含むシリコン基板２３の上面には酸化シリコン等からなる絶縁膜２７が設けられ、接続パッド２６の中央部は絶縁膜２７に設けられた開口部２８を介して露出されている。
【００１６】
絶縁膜２７の上面にはポリイミド系樹脂やエポキシ系樹脂等からなる保護膜２９が設けられている。この場合、絶縁膜２７の開口部２８に対応する部分における保護膜２９には開口部３０が設けられている。保護膜２９の上面には銅等からなる下地金属層３１が設けられている。下地金属層３１の上面全体には銅からなる配線３２が設けられている。下地金属層３１を含む配線３２の一端部は、両開口部２８、３０を介して接続パッド２６に接続されている。
【００１７】
配線３２の接続パッド部上面には銅からなる柱状電極３３が設けられている。配線３２を含む保護膜２９の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる封止膜３４がその上面が柱状電極３３の上面と面一となるように設けられている。ここで、図３に示すように、平面正方形状のシリコン基板２３上には２つの薄膜抵抗素子２が相互に分離されて設けられ、図２に示すように、４つの柱状電極３３は２行２列に配置されている。
【００１８】
ところで、受動素子構成体２１は、半導体構成体３と比較すると、基本的には、半導体構成体３の場合にはシリコン基板６の上面に集積回路６が形成されているのに対し、シリコン基板２３の上面に薄膜抵抗体２５が形成されている点で相違するだけであり、高さ方向には同じ構造となっている。然るに、受動素子構成体２１の薄膜抵抗体２５の厚さは、一例を示せば、０．１〜０．４μｍであり、半導体構成体３の集積回路６のシリコン基板６の上面からの厚さは、０．３〜０．８μｍであるから両者の厚さの差は、限定する意味ではないが、通常は1μｍ以下にすぎない。半導体構成体３の厚さ(高さ）寸法の一例を示せば、シリコン基板５、集積回路６、絶縁膜８、保護膜１０、下地金属層１２および配線１３の合計の厚さは２００〜３５μｍ、柱状電極１４の高さは６０〜１５０μｍであり、全体では２５０〜５００μｍであるから、上記両者の厚さの差は無視し得る程度のものである。ところで、受動素子構成体２１は、半導体構成体３と同様に、シリコン基板２５（６）、接続パッド２６（７）、絶縁膜２７（８）、保護膜２９（１０）、配線３２（１３）、柱状電極３３（１４）、封止膜３３（１５）を含んで構成されている。
【００１９】
この結果、受動素子構成体２１の薄膜抵抗体２５を除く部分は、半導体構成体３の集積回路６を除く部分の形成方法と同じような形成方法で形成することができ、受動素子構成体２１の高さを半導体構成体３の高さとほぼ同じとすることができる。なお、本発明は、半導体構成体３の厚さと受動素子構成体２１の厚さが同一な場合に限られるものではなく、例えば、半導体構成体３と受動素子構成体２１の厚さの差が５０μｍ以下の場合には好適に適用できるものである。  
【００２０】
次に、図１に示す半導体装置のその他の構成について説明する。半導体構成体３および受動素子構成体２１の周囲におけるグランド層２の上面には絶縁層４１がその上面が半導体構成体３および受動素子構成体２１の上面とほぼ面一となるように設けられている。絶縁層４１は、例えば、エポキシ系樹脂やポリイミド系樹脂等の熱硬化性樹脂、あるいは、このような熱硬化性樹脂中にシリカフィラー等からなる補強材が混入されたものからなっている。
【００２１】
半導体構成体３、受動素子構成体２１および絶縁層４１の上面には上層絶縁膜４２がその上面を平坦とされて設けられている。上層絶縁膜４２は、ビルドアップ基板に用いられる、通常、ビルドアップ材と言われるもので、例えば、エポキシ系樹脂等の熱硬化性樹脂中にシリカフィラー等からなる補強材が混入されたものからなっている。
【００２２】
柱状電極１４、３３の上面中央部に対応する部分における上層絶縁膜４２には開口部４３、４４が設けられている。上層絶縁膜４２の上面には銅等からなる上層下地金属層４５が設けられている。上層下地金属層４５の上面全体には銅からなる上層配線４６が設けられている。上層下地金属層４５を含む上層配線４６の一端部は、上層絶縁膜４２の開口部４３、４４を介して柱状電極１４、３３の上面に接続されている。この場合、図３に示す受動素子構成体２１の２つの薄膜抵抗素子２４の各一端部に接続された柱状電極３３は、所定の上層下地金属層４５を含む上層配線４６を介して半導体構成体３の所定の２つの柱状電極１４に接続されている。
【００２３】
上層配線４６を含む上層絶縁膜４２の上面にはソルダーレジスト等からなるオーバーコート膜４７が設けられている。上層配線４６の接続パッド部に対応する部分におけるオーバーコート膜４７には開口部４８が設けられている。開口部４８内およびその上方には半田ボール４９が上層配線４６の接続パッド部に接続されて設けられている。複数の半田ボール４９は、オーバーコート膜４７上にマトリクス状に配置されている。この場合、図３に示す受動素子構成体２１の２つの薄膜抵抗素子２４の各他端部に接続された柱状電極３３は、所定の上層下地金属層４５を含む上層配線４６を介して所定の２つの半田ボール４９に接続されている。
【００２４】
以上のように、この半導体装置では、ベース板１上に、上面に集積回路６を有するシリコン基板５および該シリコン基板５上に集積回路６に電気的に接続されて設けられた複数の柱状電極１４を有する半導体構成体３と、上面に薄膜抵抗体（薄膜受動素子）２５を有するシリコン基板２３および該シリコン基板２３上に薄膜抵抗体２５に電気的に接続されて設けられた複数の柱状電極３３を有する受動素子構成体２１とが設けられている。この場合、受動素子構成体２１は半導体構成体３とは別個であるので、その薄膜受動素子を選定することにより、汎用性を有するものとすることができる。
【００２５】
次に、この半導体装置の製造方法の一例について説明するに、まず、受動素子構成体２１の製造方法の一例について説明する。この場合、まず、図４に示すように、ウエハ状態のシリコン基板（半導体基板）２３を用意する。ここで、図４において、縦線と横線とで囲まれた正方形状で無印の領域は受動素子構成体形成領域５１であり、×印の領域はアライメントマーク形成領域５２である。したがって、縦線および横線はダイシングストリート５３である。ただし、ダイシングストリート５３は、シリコン基板２３の上面に実際に形成されているものではなく、設計上の仮想線である。
【００２６】
次に、図５に示すように、ウエハ状態のシリコン基板２３の上面にＮｉＣｒやＴａＮ等からなる短冊形状の薄膜抵抗体２５を印刷、焼成により形成する。この状態では、図４に示す１つの正方形状の受動素子構成体形成領域５１におけるシリコン基板２３の上面に２つの短冊形状の薄膜抵抗体２５が互いに平行に形成されている。次に、シリコン基板２３の上面にアルミニウム系金属等からなる接続パッド２６を薄膜抵抗体２５の両端部に接続させて形成する。
【００２７】
次に、薄膜抵抗体２５および接続パッド２６を含むシリコン基板２３の上面全体に酸化シリコン等からなる絶縁膜２７を形成する。次に、接続パッド２６の中央部に対応する部分における絶縁膜２７に開口部２８を形成する。次に、開口部２８内を含む前記煙幕５の上面全体にポリイミド系樹脂やエポキシ系樹脂等からなる保護膜２９を形成する。次に、絶縁膜２７の開口部２８に対応する部分における保護膜２９に開口部３０を形成する。
【００２８】
次に、図６に示すように、両開口部２８、３０を介して露出された接続パッド２６の上面を含む保護膜２９の上面全体に下地金属層３１を形成する。この場合、下地金属層３１は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。
【００２９】
次に、下地金属層３１の上面にメッキレジスト膜５４をパターン形成する。この場合、配線３２形成領域に対応する部分におけるメッキレジスト膜５４には開口部５５が形成されている。次に、下地金属層３１をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜５４の開口部５５内の下地金属層３１の上面に配線３２を形成する。次に、メッキレジスト膜５４を剥離する。
【００３０】
次に、図７に示すように、配線３２を含む下地金属層３１の上面にメッキレジスト膜５６をパターン形成する。この場合、柱状電極３３形成領域に対応する部分におけるメッキレジスト膜５６には開口部５７が形成されている。次に、下地金属層３１をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜５６の開口部５７内の配線３２の接続パッド部上面に柱状電極３３を形成する。次に、メッキレジスト膜５６を剥離し、次いで、配線３２をマスクとして下地金属層３１の不要な部分をエッチングして除去すると、図８に示すように、配線３２下にのみ下地金属層３１が残存される。
【００３１】
次に、図９に示すように、スクリーン印刷法、スピンコーティング法、ダイコート法等により、柱状電極３３および配線３２を含む保護膜２９の上面全体にエポキシ系樹脂やポリイミド系樹脂等からなる封止膜３４をその厚さが柱状電極３３の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極３３の上面は封止膜３４によって覆われている。
【００３２】
次に、封止膜３４および柱状電極３３の上面側を適宜に研磨し、図１０に示すように、柱状電極３３の上面を露出させ、且つ、この露出された柱状電極３３の上面を含む封止膜３４の上面を平坦化する。ここで、柱状電極３３の上面側を適宜に研磨するのは、電解メッキにより形成される柱状電極３３の高さにばらつきがあるため、このばらつきを解消して、柱状電極３３の高さを均一にするためである。
【００３３】
次に、図１１に示すように、シリコン基板２３の下面全体に接着層２２を接着する。接着層２２は、エポキシ系樹脂、ポリイミド系樹脂等のダイボンド材からなるものであり、加熱加圧により、半硬化した状態でシリコン基板２３に固着する。次に、シリコン基板２３の下面に固着された接着層２２をダイシングテープ（図示せず）に貼り付け、図４に示すアライメントマーク形成領域５２に形成されたアライメントマーク（図示せず）を基準として、図１２に示すように、シリコン基板２３等をダイシングストリート５３に沿って切断し、ダイシングテープから剥がすと、図１に示すように、シリコン基板２３の下面に接着層２２を有する受動素子構成体２１が複数個得られる。
【００３４】
このようにして得られた受動素子構成体２１では、シリコン基板２３上にのみ外部接続用電極としての柱状電極３３を設けているので、構造が簡単である。また、上記製造方法では、ウエハ状態のシリコン基板２３上の複数の受動素子構成体形成領域５１に対して、薄膜抵抗体２５、接続パッド２６、配線３２および柱状電極３３の形成を一括して行い、その後にダイシングストリート５３に沿って分断して複数個の受動素子構成体２１を得ているので、製造工程を簡略化することができる。
【００３５】
次に、半導体構成体３の製造方法の一例について説明する。この場合、上述の如く、受動素子構成体２１は、半導体構成体３と比較すると、基本的には、半導体構成体３の場合にはシリコン基板６の上面に集積回路６が形成されているのに対し、シリコン基板２３の上面に薄膜抵抗体２５が形成されている点で相違するだけであり、高さ方向には同じ構造となっている。したがって、半導体構成体３の集積回路６を除く部分は、上述した、受動素子構成体２１の薄膜抵抗体２５を除く部分の形成方法と同じような形成方法で形成することができる。
【００３６】
すなわち、ウエハ状態のシリコン基板５上の複数の半導体構成体形成領域に対して、集積回路６、接続パッド７、絶縁膜８、保護膜１０、下地金属層１２を含む配線１３、柱状電極１４、封止膜１５および接着層４の形成を一括して行い、その後にダイシングストリートに沿って分断すると、図１に示すように、シリコン基板５の下面に接着層４を有する半導体構成体３を複数個得ることができる。この場合、半導体構成体３の高さは受動素子構成体２１の高さとほぼ同じとなっている。
【００３７】
次に、以上のようにして得られた半導体構成体３および受動素子構成体２１を用いて、図１に示す半導体装置を製造する場合の一例について説明する。まず、図１３に示すように、図１に示す完成された半導体装置を複数個形成することが可能な面積を有するベース板１を用意する。ベース板１は、限定する意味ではないが、例えば、平面方形状である。この場合、ベース板１の上面には銅箔からなるグランド層２がラミネートされている。
【００３８】
次に、グランド層２の上面の各所定の箇所に、それぞれ、複数の半導体構成体３のシリコン基板６の下面に接着された接着層４を接着し、且つ、複数の受動素子構成体２１のシリコン基板２３の下面に接着された接着層２２を接着する。ここでの接着は、加熱加圧により、接着層４、２２を本硬化させる。この状態では、半導体構成体３および受動素子構成体２１の上面はほぼ同一の水平面上に配置されている。
【００３９】
次に、図１４に示すように、半導体構成体３および受動素子構成体２１の周囲における、グランド層２の上面に、例えばスクリーン印刷法やスピンコーティング法等により、絶縁層形成用層４１ａを形成する。絶縁層形成用層４１ａは、例えば、エポキシ系樹脂やポリイミド系樹脂等の熱硬化性樹脂、あるいは、このような熱硬化性樹脂中にシリカフィラー等からなる補強材が混入されたものである。
【００４０】
次に、半導体構成体３、受動素子構成体２１および絶縁層形成用層４１ａの上面に上層絶縁膜形成用シート４２ａを配置する。上層絶縁膜形成用シート４２ａは、限定する意味ではないが、シート状のビルドアップ材が好ましく、このビルドアップ材としては、エポキシ系樹脂等の熱硬化性樹脂中にシリカフィラーを混入させ、熱硬化性樹脂を半硬化状態にしたものがある。なお、上層絶縁膜形成用シート４２ａとして、ガラス布にエポキシ系樹脂等の熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となしたプリプレグ材、または、シリカフィラーが混入されない、半硬化状態の熱硬化性樹脂のみからなるシート状のものを用いるようにしてもよい。
【００４１】
次に、図１５に示すように、一対の加熱加圧板６１、６２を用いて上下から絶縁層形成用層４１ａおよび上層絶縁膜形成用シート４２ａを加熱加圧する。すると、半導体構成体３および絶縁層形成用層４１ａの周囲におけるグランド層２の上面に絶縁層４１が形成され、半導体構成体３、受動素子構成体２１および絶縁層４１の上面に上層絶縁膜４２が形成される。この場合、上層絶縁膜４２の上面は、上側の加熱加圧板６１の下面によって押さえ付けられるため、平坦面となる。したがって、上層絶縁膜４２の上面を平坦化するための研磨工程は不要である。  
【００４２】
ここで、半導体構成体３および受動素子構成体２３の高さはほぼ同じであり、その上面はほぼ同一の水平面上に配置されているため、上層絶縁膜４２の材料として、シート状のビルドアップ材等からなる上層絶縁膜形成用シート４２ａを用い、一対の加熱加圧板６１、６２を用いて上下から加熱加圧するだけで、上層絶縁膜４２の上面を容易に且つ確実に平坦面とすることができ、また特に半導体構成体３および受動素子構成体２３上における上層絶縁膜４２の膜厚をほぼ同じとすることができる。なお、半導体構成体３と受動素子構成体２１の厚さの差が、例えば、数十μｍと大きい場合には、両者の厚さを均一にするために、図１３の状態において、絶縁層形成用層４１ａを半導体構成体３および受動素子構成体２１の周囲のみならず、半導体構成体３および受動素子構成体２の上面上にも形成し、仮硬化した後、半導体構成体３および受動素子構成体２１上面の絶縁層形成用層４１ａを柱状電極１４、３３の上面と共に研摩してもよい。柱状電極１４、３３は６０〜１５０μｍの高さを有しているので、半導体構成体３および受動素子構成体２１の厚さの差が５０μｍ以下ならば、十分に半導体構成体３および受動素子構成体２１の上面を平坦にすることができる。このように、半導体構成体３および受動素子構成体２１の上面を平坦化した後、上層絶縁膜４２を形成すればよい。
【００４３】
次に、図１６に示すように、レーザビームを照射するレーザ加工（またはフォトリソグラフィ法）により、柱状電極１４、３３の上面中央部に対応する部分における上層絶縁膜４２に開口部４３、４４を形成する。ここで、柱状電極１４、３３の直径は同じであり、開口部４３、４４の直径も同じである。また、半導体構成体３および受動素子構成体２３上における上層絶縁膜４２の膜厚はほぼ同じであるので、開口部４３、４４の深さはほぼ同じである。したがって、開口部４３、４４を同一のレーザ加工により一度に形成することができる。次に、必要に応じて、開口部４３、４４内等に発生したエポキシスミア等をデスミア処理により除去する。
【００４４】
次に、図１７に示すように、開口部４３、４４を介して露出された柱状電極１４、３３の上面を含む上層絶縁膜４２の上面全体に、銅の無電解メッキ等により、上層下地金属層４５を形成する。次に、上層下地金属層４５の上面にメッキレジスト膜６３をパターン形成する。この場合、上層配線４６形成領域に対応する部分におけるメッキレジスト膜６３には開口部６４が形成されている。
【００４５】
次に、上層下地金属層４５をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜６３の開口部６４内の上層下地金属層４５の上面に上層配線４６を形成する。次に、メッキレジスト膜６３を剥離し、次いで、上層配線４６をマスクとして上層下地金属層４５の不要な部分をエッチングして除去すると、図１８に示すように、上層配線４６下にのみ上層下地金属層４５が残存される。この場合、上層下地金属層４５を含む上層配線４６は上層絶縁膜４２の平坦な上面に形成されているため、上層下地金属層４５を含む上層配線４６を容易に且つ断線しにくいように形成することができる。
【００４６】
次に、図１９に示すように、スクリーン印刷法やスピンコーティング法等により、上層配線４６を含む上層絶縁膜４２の上面にソルダーレジスト等からなるオーバーコート膜４７を形成する。この場合、上層配線４６の接続パッド部に対応する部分におけるオーバーコート膜４７には開口部４８が形成されている。次に、開口部４８内およびその上方に半田ボール４９を上層配線４６の接続パッド部に接続させて形成する。次に、所定の箇所において、オーバーコート膜４７、上層絶縁膜４２、絶縁層４１、グランド層２およびベース板１を切断すると、図１に示す半導体装置が複数個得られる。
【００４７】
以上のように、上記製造方法では、ベース板１上のグランド層２上にそれぞれ複数の半導体構成体３および受動素子構成体２３を接着層４、２２を介して配置し、それぞれ複数の半導体構成体３および受動素子構成体２３に対して、上層配線４６および半田ボール４９の形成を一括して行い、その後に分断して複数個の半導体装置を得ているので、製造工程を簡略化することができる。また、図１５に示す製造工程以降では、ベース板１と共にそれぞれ複数の半導体構成体３および受動素子構成体２３を搬送することができるので、これによっても製造工程を簡略化することができる。
【００４８】
（第２実施形態）
図２０はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と異なる点は、ベース板１上のグランド層２上に２個の受動素子構成体２１を配置した点である。この場合、各受動素子構成体２１の薄膜抵抗素子２４の一端部に接続された柱状電極３３は所定の上層配線４６を介して半導体構成体３の所定の柱状電極１４に接続され、薄膜抵抗素子２４の他端部に接続された柱状電極３３は所定の上層配線４６を介して所定の半田ボール４９に接続されている。
【００４９】
（第３実施形態）
図２１はこの発明の第３実施形態としての半導体装置の断面図を示す。この半導体装置において、図２０に示す半導体装置と異なる点は、ベース板１上のグランド層２上に、図１８に示す２個の受動素子構成体２１を一体化してなる１個の受動素子構成体２１Ａを配置した点である。この場合、例えば、図４において、縦線からなるダイシングストリート５３の全てに沿って切断し、且つ、横線からなるダイシングストリート５３の１本おきに沿って切断すると、図２２に示すように、平面長方形状で４つの薄膜抵抗素子２４を有する受動素子構成体２１Ａが複数個得られる。
【００５０】
（第４実施形態）
なお、図４において、縦線からなるダイシングストリート５３の１本おきに沿って切断し、且つ、横線からなるダイシングストリート５３の１本おきに沿って切断すると、図２３に示すこの発明の第４実施形態のように、平面正方形状で８つの薄膜抵抗素子２４を有する受動素子構成体２１Ｂが複数個得られる。そして、この受動素子構成体２１Ｂを、図１９に示す受動素子構成体２１Ａの代わりに、ベース板１上のグランド層２上に配置するようにしてもよい。
【００５１】
ここで、上記第１、第３、第４実施形態から明らかなように、図４に示す同一のウエハ状態のシリコン基板２３を切断するとき、ダイシング位置を変更するだけで、受動素子構成体形成領域５１が１つ含まれるように分断したり、受動素子構成体形成領域５１が２つあるいは４つつまり偶数含まれるように分断したりすることができる。このような切断を可能とするのは、上述の如く、ウエハ状態のシリコン基板２３上の複数の受動素子構成体形成領域５１に対して、薄膜抵抗体２５、接続パッド２６、配線３２および柱状電極３３の形成を一括して行い、その後に分断しているからである。
【００５２】
（第５実施形態）
図２４はこの発明の第５実施形態としての半導体装置における受動素子構成体２１Ｃの等価回路的平面図を示す。この受動素子構成体２１Ｃでは、平面正方形状のシリコン基板２３上に１つの薄膜抵抗素子２４と１つの薄膜容量素子（薄膜薄膜受動素子）７１とからなるＲＣ素子（ローパスフィルタ）が設けられている。この場合、薄膜抵抗素子２４の両端部は、柱状電極からなる入力側および出力側の外部接続用電極７２、７３に接続されている。薄膜容量素子７１の一端部は薄膜抵抗素子２４の出力側に接続され、他端部は、柱状電極からなる入力側および出力側の外部接続用電極７４、７５に接続されている。
【００５３】
次に、図２４に示す薄膜抵抗素子２４の部分について、図１３のＡ−Ａ線に沿う断面図である図２５を参照して説明する。図２５に示す受動素子構成体２１Ｃにおいて、図１に示す受動素子構成体２１と異なる点は、保護膜２９と封止膜３４との間にエポキシ系樹脂やポリイミド系樹脂等からなる層間絶縁膜８１を設け、保護膜２９の上面に設けられた銅等からなる下地金属層８２を含む銅からなる中間配線８３を絶縁膜２７および保護膜２９の開口部２８、３０を介して接続パッド２６に接続させ、層間絶縁膜８１の上面に設けられた下地金属層３１を含む配線３２を層間絶縁膜８１に設けられた開口部８４を介して中間配線８３に接続させた点である。
【００５４】
次に、図２４に示す薄膜容量素子７１の部分について、図２４のＢ−Ｂ線に沿う断面図である図２６を参照して説明する。保護膜２９の上面には銅等からなる下地金属層８５を含む銅からなる下層導電層８６が設けられている。この場合、下地金属層８５を含む下層導電層８６は、図２５に示す下地金属層８２を含む中間配線８３に接続されている。層間絶縁膜８１の上面には銅等からなる下地金属層８７を含む銅からなる上層導電層８８が設けられている。
【００５５】
ここで、上層導電層８８と下層導電層８６とは、その間に層間絶縁膜８１が介在された状態で、相対向して配置され、薄膜容量素子７１を構成している。上層導電層８８は２つの接続パッド部を有し、これらの接続パッド部上面には柱状電極３３が設けられている。上層導電層８８を含む層間絶縁膜８１の上面には封止膜３４がその上面が柱状電極３３の上面と面一となるように設けられている。
【００５６】
そして、この受動素子構成体２１Ｃでも、シリコン基板２３上にのみ外部接続用電極としての柱状電極３３を設けているので、構造が簡単である。また、この受動素子構成体２１Ｃを製造する場合も、上記第１実施形態の場合と同様に、ウエハ状態のシリコン基板２３上の複数の受動素子構成体領域に対して、薄膜抵抗体２５、接続パッド２６、中間配線８３、下層導電層８６、配線３２、上層導電層８８および柱状電極３３の形成を一括して行い、その後に分断して複数個の受動素子構成体２１Ｃを得ることができるので、製造工程を簡略化することができる。
【００５７】
ところで、半導体構成体３は、その高さを受動素子構成体２１Ｃの高さとほぼ同じとするため、図示していないが、保護膜１０と封止膜１５との間に層間絶縁膜および中間配線を設けることにより、受動素子構成体２１Ｃとほぼ同様の構成とすることが望ましい。
【００５８】
（第６実施形態）
図２７はこの発明の第６実施形態としての半導体装置における受動素子構成体２１Ｄの等価回路的平面図を示す。この受動素子構成体２１Ｄでは、シリコン基板２３上に１つの薄膜抵抗素子２４と２つの薄膜容量素子７１が設けられている。この場合、薄膜抵抗素子２４の両端部は、上側の２つの柱状電極３３からなる外部接続用電極に接続されている。一方の薄膜容量素子７１の両端部は、左側の２つの柱状電極３３からなる外部接続用電極に接続されている。他方の薄膜容量素子７１の両端部は、右側の２つの柱状電極３３からなる外部接続用電極に接続されている。
【００５９】
（第７実施形態）
図２８はこの発明の第７実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す半導体装置と大きく異なる点は、上層絶縁膜および上層配線を２層にした点である。すなわち、第１の上層配線４６Ａを含む第１の上層絶縁膜４２Ａの上面には第１の上層絶縁膜４２Ａと同一の材料からなる第２の上層絶縁膜４２Ｂが設けられている。第２の上層絶縁膜４２Ｂの上面には第２の上層下地金属層４５Ｂを含む第２の上層配線４６Ｂが設けられている。
【００６０】
第１の上層下地金属層４５Ａを含む第１の上層配線４６Ａの一端部は、第１の上層絶縁膜４２Ａの開口部４３Ａ、４４Ａを介して柱状電極１４、３３の上面に接続されている。第２の上層下地金属層４５Ｂを含む第２の上層配線４６Ｂの一端部は、第２の上層絶縁膜４２Ｂの開口部４３Ｂ、４４Ｂを介して第１の上層配線４６Ａの接続パッド部に接続されている。半田ボール４９は、オーバーコート膜４７の開口部４８を介して第２の上層配線４６Ｂの接続パッド部に接続されている。なお、上層絶縁膜および上層配線は３層以上としてもよい。
【００６１】
（その他の実施形態）
図１６に示す工程において、上層絶縁膜４２に開口部４３、４４を形成する方法はフォトリソグラフィ法であってもよい。また、柱状電極１４、３３の直径は互いに異なっていてもよく、また開口部４３、４４の直径も互いに異なっていてもよい。例えば、柱状電極３３および開口部４４の直径は柱状電極１４および開口部４３の直径よりも小さくしてもよい。
【００６２】
また、半導体構成体３は、上面に集積回路６を有するシリコン基板５上に薄膜インダクタ、薄膜ＳＡＷフィルタ、薄膜トランス、マイクロストリップライン、ＭＭＩＣ（Microwave Monolithic Integrated Circuit）等のいずれかからなる薄膜受動素子を設けた構成としてもよい。この場合、受動素子構成体２３は、その高さを半導体構成体３の高さとほぼ同じとするため、層間絶縁膜および中間配線を設けることにより、半導体構成体３とほぼ同様の構成とすることが望ましい。
【図面の簡単な説明】
【００６３】
【図１】この発明の第１実施形態としての半導体装置の断面図。
【図２】図１に示す受動素子構成体の平面図。
【図３】図１に示す受動素子構成体の等価回路的平面図。
【図４】図１に示す受動素子構成体の製造に際し、当初用意したウエハ状態のシリコ    ン基板の平面図。
【図５】図４に続く工程の断面図。
【図６】図５に続く工程の断面図。
【図７】図６に続く工程の断面図。
【図８】図７に続く工程の断面図。
【図９】図８に続く工程の断面図。
【図１０】図９に続く工程の断面図。
【図１１】図１０に続く工程の断面図。
【図１２】図１１に続く工程の断面図。
【図１３】図１に示す半導体装置の製造に際し、所定の工程の断面図。
【図１４】図１３に続く工程の断面図。
【図１５】図１４に続く工程の断面図。
【図１６】図１５に続く工程の断面図。
【図１７】図１６に続く工程の断面図。
【図１８】図１７に続く工程の断面図。
【図１９】図１８に続く工程の断面図。
【図２０】この発明の第２実施形態としての半導体装置の断面図。
【図２１】この発明の第３実施形態としての半導体装置の断面図。
【図２２】図２１に示す受動素子構成体の等価回路的平面図。
【図２３】この発明の第４実施形態としての半導体装置における受動素子構成体の等    価回路的平面図。
【図２４】この発明の第５実施形態としての半導体装置における受動素子構成体の等    価回路的平面図。
【図２５】図２４のＡ−Ａ線に沿う断面図。
【図２６】図２４のＢ−Ｂ線に沿う断面図。
【図２７】この発明の第６実施形態としての半導体装置における受動素子構成体の等    価回路的平面図。
【図２８】この発明の第７実施形態としての半導体装置の断面図。
【符号の説明】
【００６４】
１  ベース板
２  グランド層
３  半導体構成体
４  接着層
５  シリコン基板
６  集積回路
７  接続パッド
８  絶縁膜
１０  保護膜
１３  配線
１４  柱状電極
１５  封止膜
２１  受動素子構成体
２２  接着層
２３  シリコン基板
２５  薄膜抵抗体
２６  接続パッド
２７  絶縁膜
２９  保護膜
３２  配線
３３  柱状電極
３４  封止膜
４１  絶縁層
４２  上層絶縁膜
４６  上層配線
４７  オーバーコート膜
４９  半田ボール
【図１】
2006108167.tif 000003
【図２】
2006108167.tif 000004
【図３】
2006108167.tif 000005
【図４】
2006108167.tif 000006
【図５】
2006108167.tif 000007
【図６】
2006108167.tif 000008
【図７】
2006108167.tif 000009
【図８】
2006108167.tif 000010
【図９】
2006108167.tif 000011
【図１０】
2006108167.tif 000012
【図１１】
2006108167.tif 000013
【図１２】
2006108167.tif 000014
【図１３】
2006108167.tif 000015
【図１４】
2006108167.tif 000016
【図１５】
2006108167.tif 000017
【図１６】
2006108167.tif 000018
【図１７】
2006108167.tif 000019
【図１８】
2006108167.tif 000020
【図１９】
2006108167.tif 000021
【図２０】
2006108167.tif 000022
【図２１】
2006108167.tif 000023
【図２２】
2006108167.tif 000024
【図２３】
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【図２４】
2006108167.tif 000026
【図２５】
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【図２６】
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【図２７】
2006108167.tif 000029
【図２８】
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