(57)【要約】【課題】  低コストで、薄型化したチップ内蔵基板を製造する製造方法を提供する。【解決手段】  半導体チップが内蔵されたチップ内蔵基板の製造方法であって、第１のコア基板上に、前記半導体チップに接続される配線構造を形成する第１の工程と、第２のコア基板上に、前記半導体チップを設置する第２の工程と、前記配線構造が形成された前記第１のコア基板と、前記半導体チップが設置された前記第２のコア基板を張り合わせる第３の工程と、を有することを特徴とするチップ内蔵基板の製造方法。【選択図】  図１Ａ
2006165252.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップが内蔵されたチップ内蔵基板の製造方法であって、
第１のコア基板上に、前記半導体チップに接続される配線構造を形成する第１の工程と、
第２のコア基板上に、前記半導体チップを設置する第２の工程と、
前記配線構造が形成された前記第１のコア基板と、前記半導体チップが設置された前記第２のコア基板を張り合わせる第３の工程と、を有することを特徴とするチップ内蔵基板の製造方法。
【請求項２】
前記第３の工程の後に、前記第１のコア基板を除去する工程を有することを特徴とする請求項１記載のチップ内蔵基板の製造方法。
【請求項３】
前記第３の工程の後に、前記第２のコア基板を除去する工程を有することを特徴とする請求項１または２記載のチップ内蔵基板の製造方法。
【請求項４】
前記第１の工程は、
前記第１のコア基板上に導電層を形成する工程と、
前記導電層に接続される複数のプラグ配線を形成する工程と、を有することを特徴とする請求項１乃至３のうち、いずれか１項記載のチップ内蔵配線の製造方法。
【請求項５】
前記第３の工程では、前記半導体チップの電極パッドと、前記複数のプラグ配線のうちの一部のプラグ配線が、押圧されることで電気的に接続されることを特徴とする請求項４記載のチップ内蔵基板の製造方法。
【請求項６】
前記電極パッドと前記プラグ配線の間に、ハンダ層、またはスタッドバンプが形成されることを特徴とする請求項５記載のチップ内蔵基板の製造方法。
【請求項７】
前記複数のプラグ配線は、前記電極パッドに押圧される第１のプラグ配線と、当該第１のプラグ配線より高さが高い第２のプラグ配線を含むことを特徴とする請求項５記載のチップ内蔵基板の製造方法。
【請求項８】
前記第３の工程の後、前記導電層をパターニングする工程を有することを特徴とする請求項４乃至７のうち、いずれか１項記載のチップ内蔵基板の製造方法。
【請求項９】
前記第３の工程の前に、前記第１のコア基板上、または前記第２のコア基板上に、絶縁層をラミネートする工程を有することを特徴とする請求項１乃至８のうち、いずれか１項記載のチップ内蔵基板の製造方法。
【請求項１０】
前記第３の工程の前に、前記第１のコア基板上にアンダーフィル材を塗布する工程を有することを特徴とする請求項１乃至８のうち、いずれか１項記載のチップ内蔵基板の製造方法。
【請求項１１】
前記半導体チップは、チップ高さ調整層を介して前記第２のコア基板上に設置されることを特徴とする請求項１乃至１０のうち、いずれか１項記載のチップ内蔵基板の製造方法。
【請求項１２】
前記配線構造に電気的な接続を行うための、前記第１のコア基板の側の第１の端子接続部と、前記第２のコア基板の側の第２の端子接続部とを形成する工程をさらに有することを特徴とする請求項１乃至１１のうち、いずれか１項記載のチップ内蔵基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを内蔵する配線基板の製造方法に関する。
【背景技術】
【０００２】
現在、半導体チップなどの半導体装置を用いた電子機器の高性能化が進められており、基板へ半導体チップを実装する場合の高密度化や、また半導体チップを搭載した基板の小型化、省スペース化などが求められている。
【０００３】
このため、半導体チップが埋め込まれた基板、いわゆるチップ内蔵基板が提案されており、半導体チップを基板に内蔵するための様々な構造が提案されている。
【０００４】
例えば、チップ内蔵基板を形成する場合、半導体チップに接続される配線を形成する必要が有る。このような半導体チップ上の配線を形成する方法としては、例えば半導体チップ上に絶縁層を形成し、また必要に応じて絶縁層を多層に積層して、当該絶縁層に配線を形成する方法が多く用いられてきた。
【０００５】
この場合、例えば半導体チップ上の配線を形成する場合には、絶縁層を貫通するビア配線を形成する必要があり、例えばレーザを用いてビアホールを形成し、当該ビアホール内にビア配線を形成する方法がとられてきた。
【特許文献１】特開２００４−１６５２７７号公報  ００５１段（図５）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、絶縁層にビアホールを形成する場合には、ビアホール形成後の後処理である、いわゆるデスミア処理が必要であり、薬液処理工程が必要となって、工程が複雑化し、高コスト化してしまう問題があった。
【０００７】
また、チップ内蔵基板の薄型化を図る場合には、例えば基板の反りが問題となり、困難となる場合があった。例えば、半導体チップ上に、熱硬化性の絶縁層を積層し、個別に熱硬化させる工程をとった場合には、多層に形成される絶縁層の応力が積算されるため、基板の反りが大きくなってしまう問題を回避することが困難であり、薄型化に限界が生じていた。
【０００８】
そこで、本発明では上記の問題を解決した、新規で有用なチップ内蔵基板の製造方法を提供することを目的としている。
【０００９】
本発明の具体的な課題は、低コストで、薄型化したチップ内蔵基板を製造する製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明は、上記の課題を、半導体チップが内蔵されたチップ内蔵基板の製造方法であって、第１のコア基板上に、前記半導体チップに接続される配線構造を形成する第１の工程と、第２のコア基板上に、前記半導体チップを設置する第２の工程と、前記配線構造が形成された前記第１のコア基板と、前記半導体チップが設置された前記第２のコア基板を張り合わせる第３の工程と、を有することを特徴とするチップ内蔵基板の製造方法により、解決する。
【００１１】
当該製造方法によれば、低コストで、薄型化したチップ内蔵基板を製造することが可能となる。
【００１２】
また、前記第３の工程の後に、前記第１のコア基板を除去する工程を有すると、チップ内蔵基板を薄型化することが可能である。
【００１３】
また、前記第３の工程の後に、前記第２のコア基板を除去する工程を有すると、チップ内蔵基板を薄型化することが可能である。
【００１４】
また、前記第１の工程は、前記第１のコア基板上に導電層を形成する工程と、前記導電層に接続される複数のプラグ配線を形成する工程と、を有すると、単純な方法で前記配線構造を形成することが可能である。
【００１５】
また、前記第３の工程では、前記半導体チップの電極パッドと、前記複数のプラグ配線のうちの一部のプラグ配線が、押圧されることで電気的に接続されると、単純な方法で前記配線構造と前記半導体チップを接続することが可能である。
【００１６】
また、前記電極パッドと前記プラグ配線の間に、ハンダ層、またはスタッドバンプが形成されると、前記電極バッドと前記プラグ配線の接続の確実性を向上させることが可能となる。
【００１７】
また、前記複数のプラグ配線は、前記電極パッドに押圧される第１のプラグ配線と、当該第１のプラグ配線より高さが高い第２のプラグ配線を含むと、単純な構造で両面に接続部が形成されたチップ内蔵基板を形成することが可能となる。
【００１８】
また、前記第３の工程の後、前記導電層をパターニングする工程を有すると、単純な方法で前記配線構造を形成することが可能となり、好適である。
【００１９】
また、前記第３の工程の前に、前記第１のコア基板上、または前記第２のコア基板上に、絶縁層をラミネートする工程を有すると、前記半導体チップと前記配線構造の間を絶縁層で埋設することが可能となる。
【００２０】
また、前記第３の工程の前に、前記第１のコア基板上にアンダーフィル材を塗布する工程を有すると、前記半導体チップと前記配線構造の間をアンダーフィル材で埋設することが可能となる。
【００２１】
また、前記半導体チップは、チップ高さ調整層を介して前記第２のコア基板上に設置されると、両面接続が可能な配線構造を容易に形成することが可能となり、好適である。
【００２２】
また、前記配線構造に電気的な接続を行うための、前記第１のコア基板の側の第１の端子接続部と、前記第２のコア基板の側の第２の端子接続部とを形成する工程をさらに有すると、チップ内蔵基板の両面での端子の接続が可能となり、好適である。
【発明の効果】
【００２３】
本発明によれば、低コストで、薄型化したチップ内蔵基板を製造する製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００２４】
次に、本発明の実施の形態について、図面に基づき以下に説明する。
【実施例１】
【００２５】
図１Ａは、本発明の実施例１による、半導体チップを内蔵した、チップ内蔵基板を模式的に示した断面図である。
【００２６】
図１Ａを参照するに、本実施例によるチップ内蔵基板１０は、例えばポリイミドやエポキシなどの樹脂よりなる絶縁層１４中に、半導体チップ１１が埋設された構造を有している。当該半導体チップ１４上に形成された電極パッド１２上には、例えばＣｕよりなるプラグ配線１８が起立するように形成され、当該電極パッド１２とプラグ配線１８の間には、電気的な接続を良好とするために、例えばハンダ層１３が形成されている。また、前記電極パッド１２は、電気的な接続を良好とするために、アルミジンケート法により形成されたＮｉを含むようにしてもよい。
【００２７】
また、前記プラグ配線１８は、前記絶縁層１４上にパターニングされた、例えばＣｕよりなる配線部１７に電気的に接続されている。さらに当該配線部１７は、前記絶縁層１４中に当該絶縁層１４を貫通するように形成された、例えばＣｕよりなるプラグ配線１５に電気的に接続されている。
【００２８】
また、前記絶縁層１４と前記配線部１７を覆うようにソルダーレジスト層１９が形成され、当該ソルダーレジスト層１９の開口部の、当該配線部１４上には、端子接続が可能となるように、Ｎｉ／Ａｕよりなるメッキ層２０が形成されている。
【００２９】
また、前記絶縁層１４を貫通する前記プラグ配線１５の、前記配線部１７が接続された側の反対側には、端子接続が可能となるように、Ｎｉ／Ａｕよりなるメッキ層１６が形成されている。
【００３０】
このように、本実施例によるチップ内蔵基板１０は、第１の主面と第２の主面の両面に、配線構造を介して半導体チップと接続される、端子接続部が形成されており、基板の両面で端子の接続が可能な構造になっている。
【００３１】
また、前記絶縁層１４の厚さＴ１は、例えば７０μｍ程度であり、また前記ソルダーレジスト層１９の厚さＴ２は、例えば３０μｍ程度であり、併せた厚さ、すなわち本実施例によるチップ内蔵基板１０の厚さは、１００μｍ程度となっており、従来のＣＳＰ（チップサイズパッケージング）構造と比較した場合に比べて薄く形成されている。これは、本実施例によるチップ内蔵基板の製造方法に特長があるためである。本実施例によるチップ内蔵基板は、例えば、半導体チップに接続される、プラグ配線１５，１８などの配線構造を別途形成し、当該配線構造を半導体チップに貼り付ける方法により製造されている。
【００３２】
このため、従来の製造方法、例えば半導体チップ上に積層するようにして配線が形成された層を形成する方法に比べて、パッケージ構造（チップ内蔵基板）を薄く形成できる利点がある。また、製造コストが抑制できる効果も奏するが、これらの詳細は図２Ａ以降で後述する。
【００３３】
また、図１Ａに示したチップ内蔵基板は、例えば図１Ｂに示すチップ内蔵基板１０Ａのように変形することも可能である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００３４】
図１Ｂを参照するに、本図に示すチップ内蔵基板１０Ａでは、前記絶縁層１４の、前記ソルダーレジスト層１９が形成されている側の反対側に、ソルダーレジスト層２２が形成されている。また、前記メッキ層１６は、前記ソルダーレジスト層２２の開口部に形成され、当該メッキ層１６上には、ソルダーバンプ２１が形成されている。このように、必要に応じて、端子接続部や、配線の接続構造などは適宜変更することが可能である。
【００３５】
次に、本実施例によるチップ内蔵基板の製造方法について説明する。
【００３６】
本実施例によるチップ内蔵基板の製造方法の概略は以下の通りである。まず、コア基板上に、半導体チップに接続されるプラグ配線などの配線構造を形成する一方、別途、別のコア基板上に、前記半導体チップを設置して、それぞれのコア基板上の当該配線構造と当該半導体チップが対面するようにして、それぞれのコア基板を張り合わせることで、当該配線構造と当該半導体チップを張り合わせている。
【００３７】
そのため、従来に比べてチップ内蔵基板を薄く形成することが可能となっている。また、従来用いられていた、レーザによるビアホール形成が不要となるため、低コストで形成することが可能となっている。
【００３８】
次に、図２Ａ〜図２Ｆ、図３Ａ〜図３Ｃ、および図４Ａ〜図４Ｎに基づき、本実施例によるチップ製造方法の詳細を、手順を追って説明する。
【００３９】
まず、図２Ａ〜図２Ｆは、コア基板上に配線構造を形成する方法を、手順を追って示した図である。
【００４０】
図２Ａを参照するに、まず、例えば樹脂材料よりなるコア基板１０１上に、メッキ法により、例えばＣｕよりなる導電層１０３を形成する。また、この場合、前記コア基板１０１上にあらかじめＣｕ箔などのＣｕ薄膜よりなる導電層１０２が形成されていると、電解メッキにより容易に当該導電層１０２上に前記導電層１０３を形成することが可能となり、好ましい。
【００４１】
次に、図２Ｂに示す工程において、前記導電層１０２上に、レジスト層１０４を形成してパターニングを行い、当該レジスト層１０４の開口部に、メッキ法により、前記導電層１０３に電気的に接続される、例えばＣｕよりなるプラグ配線１０５を形成する。この場合、前記プラグ配線１０５は、後の工程で半導体チップの電極パッドに押圧されて電気的に接続されるため、次に図２Ｃに示すように、当該プラグ配線１０５上に、例えば印刷法などを用いてハンダ層１０６を形成すると、プラグ配線と電極パッドの電気的な接続が良好となり、好ましい。
【００４２】
次に、図２Ｄに示す工程において前記レジスト層１０４を剥離した後、図２Ｅに示す工程でレジスト層１０７を形成してパターニングを行い、当該レジスト層１０７の開口部に、メッキ法により、前記導電層１０３に電気的に接続される、例えばＣｕよりなるプラグ配線１０８を形成する。この場合、前記プラグ配線１０８の高さが、前記プラグ配線１０５より高くなるように形成されている。これは、後の工程において、前記プラグ配線１０５が前記半導体チップの電極パッドに接続されるのに対して、前記プラグ配線１０８は、チップ内蔵基板の半導体チップが埋設される絶縁層を貫通するように形成されるためである。
【００４３】
次に、図２Ｆに示す工程において、前記レジスト層１０７を剥離して、前記プラグ配線１０５，１０８を含む配線構造が形成された、配線構造形成基板１００が形成される。
【００４４】
一方、半導体チップが設置された、半導体チップ設置基板は、次に、図３Ａ〜図３Ｃに示すようにして形成する。
【００４５】
まず、図３Ａに示す工程では、例えば樹脂材料よりなるコア基板２０１を用意する。
【００４６】
次に、図３Ｂに示す工程において、前記コア基板２０１上に、後の工程で設置される半導体チップが設置される高さの調整のための、チップ高さ調整層２０２を形成する。前記チップ高さ調整層２０２は、後の工程において、配線構造と半導体チップが張り合わせられた場合、前記ハンダ層１０６が確実に半導体チップに押圧されながら、また前記プラグ配線１０８が、半導体チップを包含する絶縁層を貫通するような位置関係とされるための、半導体チップの高さが調整されるための層である。すなわち、後の張り合わせ工程で、半導体チップに前記プラグ配線１０５と前記ハンダ層１０６を介して押圧が加えられた場合に、圧縮によって前記チップ高さ調整層２０２が適度に変形し、前記ハンダ層１０６と半導体チップの電気的な接続を保持したまま、前記プラグ配線１０８が当該絶縁層を貫通する適切な位置となるように調整するための層である。
【００４７】
前記チップ高さ調整層２０２は、たとえばエポキシ樹脂や、ポリイミド樹脂などの絶縁材料により形成することが可能であり、適度に弾性変形する材料であることが好ましい。
【００４８】
次に、図３Ｃに示す工程において、前記チップ高さ調整層２０２上に、チップ本体２０３と当該チップ本体２０３上に形成された電極パッド２０４を有する、半導体チップ２０５を設置する。また、この場合、前記電極パッド２０４は、例えばアルミジンケート法により形成された、Ｎｉバンプを含む構造であると、電気的な接続が良好となり、好ましい。このようにして、コア基板上に半導体チップが設置された構造を有する、半導体チップ設置基板２００が形成される。
【００４９】
次に、図４Ａ〜図４Ｎに示す工程において、前記配線構造形成基板１００と、前記半導体チップ設置基板２００を張り合わせ、さらに、必要に応じて様々な処理を行ってチップ内蔵基板を完成させる。
【００５０】
まず、図４Ａに示す工程では、前記配線構造形成基板１００と、前記半導体チップ設置基板２００を張り合わせる。この場合、前記プラグ配線１０５、１０８を含む配線構造と、前記電極パッド２０４を含む半導体チップ２０５が、対面するようにして、当該配線構造と当該半導体チップを張り合わせ、押圧する。この場合、前記電極パッド２０４と前記プラグ配線１０５が押しつけられることで接続され、具体的には、電極パッドのＮｉバンプとプラグ配線上のハンダ層が押し付けられ、樹脂熱硬化時にハンダが溶融し、電極パッドのＮｉバンプとプラグ配線上のハンダ層が接続される。
【００５１】
また、当該張り合わせに先立ち、例えばエポキシ樹脂やポリイミド樹脂からなるフィルム状の絶縁層３００を、前記コア基板１０１上の配線構造を覆うように、または前記コア基板２０１上の半導体チップを覆うように、ラミネートしておくことが好ましい。この場合当該絶縁層３００によって前記配線構造と半導体チップの間の空間が充填され、いわゆる層間絶縁層として機能する。
【００５２】
また、張り合わせ後は、図４Ｂに示すように、前記絶縁層３００と、前記チップ高さ調整層２０２は、渾然一体となって、絶縁層３０１を形成し、半導体チップと配線構造の周囲に形成された層間絶縁層となる。このため、前記絶縁層３００と前記チップ高さ調整層２０２は、同一の材料を用いることが好ましい。また、この場合、前記プラグ配線１０８の、前記導電層１０３に接続される側の反対側の端は、前記コア基板２０１に係合するように形成される。
【００５３】
また、前記絶縁層３０１は、例えば熱硬化性樹脂などの硬化性樹脂を用いて形成されることが好ましく、本図に示す工程以後のいずれかの適切な工程で熱工程を経て硬化される。この場合、本実施例によるチップ内蔵基板では、張り合わせで形成されているために絶縁層が単層であり、熱硬化による反りが少ない特長を有している。例えば、絶縁層を積層するようにして個別に形成する場合、複数回の熱硬化処理を行う必要があり、基板の反りが大きくなってしまう場合があった。本実施例による方法ではこれらの問題を回避することが可能であり、従来に比べて単純な構造であって、かつ熱硬化による反りを抑制することができる。
【００５４】
次に、図４Ｃに示す工程において、前記コア基板１０１を、例えばバフ研磨などの方法によって除去する。この場合、前記導電層１０２も併せて除去し、また、前記導電層１０３の研磨も行って、当該導電層１０３を必要な厚さにまで研磨する。
【００５５】
次に、図４Ｄに示す工程において、研磨後の前記導電層１０３上にレジスト層を形成してパターニングを行い、レジストパターン３０２を形成する。
【００５６】
次に、図４Ｅに示す工程において、前記レジストパターン３０２に覆われていない前記導電層１０３をエッチングするパターニングを行い、図４Ｆに示す工程において、前記レジストパターン３０２の剥離を行う。このようにして、前記半導体チップから前記プラグ配線１０５、さらに前記導電層１０３を介して前記プラグ配線１０８に接続される、配線が形成される。
【００５７】
次に、図４Ｇに示す工程において、前記絶縁層３０１と前記導電層１０３を覆うようにレジスト層を形成してパターニングを行い、前記導電層１０３の適宜な位置に開口部を有するレジストパターン３０３を形成し、次に、図４Ｈに示す工程において、当該開口部に、端子接続が可能となるように、例えばＮｉ／Ａｕよりなるメッキ層３０４を形成し、図４Ｉに示す工程で、前記レジストパターン３０３の剥離を行う。
【００５８】
次に、図４Ｊに示す工程で、前記絶縁層３０１と前記導電層１０３を覆うようにソルダーレジスト層を形成してパターニングを行い、前記メッキ層３０４が露出するように開口部を形成し、ソルダーレジスト層３０５を形成する。
【００５９】
次に、図４Ｋに示す工程において、前記コア基板２０１を、例えばバフ研磨などの方法によって除去する。
【００６０】
このように、本実施例によるチップ内蔵基板では、本図に示す工程において、または図４Ｃに示す工程において、コア基板の除去を行っており、当該チップ内蔵基板のさらなる薄型化が可能になっている。このようにコア基板の除去が可能となる理由の一つは、張り合わせ構造により絶縁層（層間絶縁層）が単層化され、そのために当該絶縁層の反りが抑制され、支持層となるコア基板を除去しても反りが抑制可能なためである。また、絶縁層を熱硬化させる際に絶縁層両側に同素材のコア基板を有する構造のため、熱膨張係数のミスマッチを低減できる。また、必要に応じてコア基板を有する構造とすることも可能であり、その場合、前記コア基板１０１と前記コア基板２０１いずれかを有する構造としてもよい。
【００６１】
次に、図４Ｌに示す工程では、例えば図４Ｇ〜図４Ｉに示した工程と同様にして、前記プラグ配線１０８の、前記導電層１０３に接続される側の反対側に、端子接続が可能となるように、例えば、Ｎｉ／Ａｕよりなるメッキ層３０６を形成し、チップ内蔵基板を完成する。
【００６２】
また、必要に応じてさらに図４Ｍ〜図４Ｎの工程を行ってもよい。
【００６３】
図４Ｍに示す工程では、前記絶縁層３０１を覆うようにソルダーレジスト層を形成してパターニングを行い、前記メッキ層３０６が露出するように開口部を形成し、ソルダーレジスト層３０７を形成する。
【００６４】
図４Ｎに示す工程では、前記メッキ層３０６上に、例えばソルダーボール３０８を形成し、例えばマザーボードなどの接続対象との接続が容易となるような構造としている。
【００６５】
また、本実施例によるチップ内蔵基板の製造方法では、絶縁層にレーザを用いてビアホールを形成する、いわゆるレーザビア工程を用いる必要が無い。そのため、レーザビア工程後の、薬液を用いるデスミア工程が不要となり、チップ内蔵基板の製造工程が単純となり、また製造コストを低減できる効果を奏する。
【００６６】
また、従来のように配線や絶縁層を積層して形成する場合には、たとえば樹脂材料よりなる絶縁層と、メッキ法により形成される配線部の密着性が問題となる場合があった。一方、本実施例による製造方法ではラミネートによる押圧により貼り付けられているため、メッキ法により形成された配線と絶縁層の密着力が従来に比べて良好であり、配線と絶縁層の剥がれが抑制されて配線構造の信頼性が向上する効果を奏する。
【実施例２】
【００６７】
また、本発明によるチップ内蔵基板の製造方法は、上記の実施例１による場合に限定されず、様々に変形・変更して用いることが可能である。次に、本発明の実施例２によるチップ内蔵基板の製造方法を、図５Ａ〜図５Ｆ、図６Ａ〜図６Ｄ、および図７Ａ〜図７Ｂに基づき、手順を追って説明する。ただし以下の図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、以下で特に説明の無い部分は、実施例１の場合と同様とする。
【００６８】
まず、図５Ａ〜図５Ｆは、コア基板上に配線構造を形成する方法を、手順を追って示した図である。
【００６９】
図５Ａの工程は、図２Ａに示した工程と同一であり、次に、図５Ｂに示す工程において、前記導電層１０２上に、レジスト層１０４を形成してパターニングを行い、当該レジスト層１０４の開口部に、メッキ法により、例えばＣｕよりなるプラグ配線１０５Ａを形成し、図５Ｃに示す工程において、前記レジスト層１０４を剥離している。本実施例の場合、実施例１の場合と異なり、前記プラグ配線１０５Ａ上にはハンダ層を形成していない。本実施例の場合には、実施例１の場合の前記ハンダ層１０６に相当する、プラグ配線と半導体チップの電気的な接続を良好とするための構造を、後述するように、半導体チップ側に形成している。
【００７０】
次に、図５Ｄに示す工程においてレジスト層１０７を形成してパターニングを行い、当該レジスト層１０７の開口部に、メッキ法により、前記導電層１０３に電気的に接続される、例えばＣｕよりなるプラグ配線１０８を形成し、図５Ｅに示す工程において、前記レジスト層１０７を剥離する。
【００７１】
本実施例の場合では、次の図５Ｆに示す工程において、前記コア基板１０１上の、プラグ配線１０５Ａ、１０８などの配線構造を覆うように、アンダーフィル材を塗布し、絶縁層３００Ａを形成している。前記絶縁層３００Ａは、後の工程におけるコア基板の貼り付け合わせ以後に、配線構造と半導体チップの間の空間を充填する、層間絶縁層として機能する。このように、層間絶縁層となる絶縁層の形成方法を変更することも可能である。
【００７２】
一方、半導体チップが設置された、半導体チップ設置基板は、次に、図６Ａ〜図６Ｄに示すようにして形成する。
【００７３】
まず、図６Ａに示す工程は図３Ａに示す工程と同一であり、次に、図６Ｂに示す工程において、前記コア基板２０１上に、後の工程で設置される半導体チップの設置される高さの調整のための、チップ高さ調整層２０２Ａを形成する。前記チップ高さ調整層２０２Ａは、実施例１の図３Ｂにおけるチップ高さ調整層２０２に相当するが、本実施例の場合は、前記チップ高さ調整層２０２Ａとして、例えば、ダイアタッチフィルムを用いている。このように、チップ高さ調整層には、様々な材料を用いることが可能である。
【００７４】
次に、図６Ｃに示す工程において、前記チップ高さ調整層２０２Ａ上に、チップ本体２０３と当該チップ本体２０３上に形成された電極パッド２０４を有する、半導体チップ２０５を設置する。また、この場合、前記電極パッド２０４は、例えばアルミジンケート法により形成された、Ｎｉバンプを含む構造であると、電気的な接続が良好となり、好ましい。さらに本実施例の場合、前記電極パッド２０４上に、Ａｕよりなるメッキ層２０５を形成している。
【００７５】
さらに、次の図６Ｄに示す工程において、当該メッキ層２０５上に、例えばＡｕよりなるスタッドバンプ２０６を形成している。当該スタッドバンプ２０６は、後のコア基板の張り合わせ工程において、前記プラグ配線と前記半導体チップの電極パッドの間で押圧されて変形し、プラグ配線と電極パッドの電気的な接続を良好とする機能を有する。
【００７６】
このようにして、コア基板上に半導体チップが設置された構造を有する、半導体チップ設置基板２００Ａが形成される。
【００７７】
次に、図７Ａに示す以降の工程で、前記配線構造形成基板１００Ａと、前記半導体チップ設置基板２００Ａを張り合わせ、さらに、必要に応じて様々な処理を行ってチップ内蔵基板を完成させる。
【００７８】
図７Ａに示す工程では、前記配線構造形成基板１００Ａと、前記半導体チップ設置基板２００Ａを、実施例１の場合と同様にして張り合わせる。この場合、前記電極パッド２０４と前記プラグ配線１０５Ａが押しつけられることで電気的に接続され、前記メッキ層２０５上のスタットバンプ２０６が変形し、プラグ配線１０５Ａとの電気的な接続が確立される。
【００７９】
また、張り合わせ後は、図７Ｂに示すように、前記絶縁層３００Ａが、半導体チップと配線構造の周囲に形成された層間絶縁層となる。この場合、実施例１の場合と同様に、前記プラグ配線１０８の、前記導電層１０３に接続される側の反対側の端は、前記コア基板２０１に係合するように形成される。
【００８０】
図７Ｂに示す工程以降は、実施例１の場合の図４Ｃ以降の工程と同様にして、チップ内蔵基板を形成することが可能である。
【００８１】
また、上記に示した材料は、本発明の実施の形態の一例であり、他にも様々な材料を用いることが可能であり、配線構造の形状は、様々に変更することが可能である。
【００８２】
また、本発明によるチップ内蔵基板の製造方法は、上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
【００８３】
本発明によれば、低コストで、薄型化したチップ内蔵基板を製造する製造方法を提供することが可能になる。
【図面の簡単な説明】
【００８４】
【図１Ａ】実施例１によるチップ内蔵基板を模式的に示した断面図である。
【図１Ｂ】図１Ｂのチップ内蔵基板の変形例である。
【図２Ａ】実施例１による配線構造を形成する手順を説明する図（その１）である。
【図２Ｂ】実施例１による配線構造を形成する手順を説明する図（その２）である。
【図２Ｃ】実施例１による配線構造を形成する手順を説明する図（その３）である。
【図２Ｄ】実施例１による配線構造を形成する手順を説明する図（その４）である。
【図２Ｅ】実施例１による配線構造を形成する手順を説明する図（その５）である。
【図２Ｆ】実施例１による配線構造を形成する手順を説明する図（その６）である。
【図３Ａ】実施例１によるチップ設置基板を形成する手順を説明する図（その１）である。
【図３Ｂ】実施例１によるチップ設置基板を形成する手順を説明する図（その２）である。
【図３Ｃ】実施例１によるチップ設置基板を形成する手順を説明する図（その３）である。
【図４Ａ】実施例１によるチップ内蔵基板を形成する手順を説明する図（その１）である。
【図４Ｂ】実施例１によるチップ内蔵基板を形成する手順を説明する図（その２）である。
【図４Ｃ】実施例１によるチップ内蔵基板を形成する手順を説明する図（その３）である。
【図４Ｄ】実施例１によるチップ内蔵基板を形成する手順を説明する図（その４）である。
【図４Ｅ】実施例１によるチップ内蔵基板を形成する手順を説明する図（その５）である。
【図４Ｆ】実施例１によるチップ内蔵基板を形成する手順を説明する図（その６）である。
【図４Ｇ】実施例１によるチップ内蔵基板を形成する手順を説明する図（その７）である。
【図４Ｈ】実施例１によるチップ内蔵基板を形成する手順を説明する図（その８）である。
【図４Ｉ】実施例１によるチップ内蔵基板を形成する手順を説明する図（その９）である。
【図４Ｊ】実施例１によるチップ内蔵基板を形成する手順を説明する図（その１０）である。
【図４Ｋ】実施例１によるチップ内蔵基板を形成する手順を説明する図（その１１）である。
【図４Ｌ】実施例１によるチップ内蔵基板を形成する手順を説明する図（その１２）である。
【図４Ｍ】実施例１によるチップ内蔵基板を形成する手順を説明する図（その１３）である。
【図４Ｎ】実施例１によるチップ内蔵基板を形成する手順を説明する図（その１４）である。
【図５Ａ】実施例２による配線構造を形成する手順を説明する図（その１）である。
【図５Ｂ】実施例２による配線構造を形成する手順を説明する図（その２）である。
【図５Ｃ】実施例２による配線構造を形成する手順を説明する図（その３）である。
【図５Ｄ】実施例２による配線構造を形成する手順を説明する図（その４）である。
【図５Ｅ】実施例２による配線構造を形成する手順を説明する図（その５）である。
【図５Ｆ】実施例２による配線構造を形成する手順を説明する図（その６）である。
【図６Ａ】実施例２によるチップ設置基板を形成する手順を説明する図（その１）である。
【図６Ｂ】実施例２によるチップ設置基板を形成する手順を説明する図（その２）である。
【図６Ｃ】実施例２によるチップ設置基板を形成する手順を説明する図（その３）である。
【図６Ｄ】実施例２によるチップ設置基板を形成する手順を説明する図（その４）である。
【図７Ａ】実施例２によるチップ内蔵基板を形成する手順を説明する図（その１）である。
【図７Ｂ】実施例２によるチップ内臓基板を形成する手順を説明する図（その２）である。
【符号の説明】
【００８５】
１０，１０Ａ  チップ内蔵基板
１００  配線構造形成基板
１０１  コア基板
１０２  Ｃｕ層
１０３  Ｃｕ層
１０４  レジスト層
１０５，１０５Ａ  プラグ配線
１３，１０６  ハンダ層
１０７  レジスト層
１５，１８，１０８  プラグ配線
２００  チップ設置基板
２０１  コア基板
２０２，２０２Ａ  調整層
１１，２０３  半導体チップ
１２，２０４  電極パッド
１６，２０，２０５  メッキ層
１７  配線部
２０６  スタッドバンプ
１４，３００，３０１，３０１Ａ  絶縁層
３０２，３０３  レジストパターン
１６，２０，３０４  メッキ層
１９，２２，３０５  ソルダーレジスト層
３０６  メッキ層
３０７  ソルダーレジスト層
２１，３０８  ソルダーボール
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
2006165252.tif 000009
【図２Ｆ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
2006165252.tif 000021
【図４Ｉ】
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【図４Ｊ】
2006165252.tif 000023
【図４Ｋ】
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【図４Ｌ】
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【図４Ｍ】
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【図４Ｎ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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