(57)【要約】【課題】  製品のＱＴＡＴでの立ち上げが可能な半導体装置の加工条件最適化システム、製造管理システム及び設計方法を提供する。【解決手段】  設計された加工パターンに基づき、所定の加工条件により前記半導体ウエハを加工する手段と、加工された前記半導体ウエハを評価する手段と、前記ウエハ面内の位置に対応する前記評価の結果に基づいて解析情報を生成する手段を備える。【選択図】  図１
2006041164.tif 000002
【特許請求の範囲】
【請求項１】
設計された加工パターンに基づき、半導体ウエハ面内で異なる加工条件を所定の配置となるように設定する手段と、
前記加工条件に基づいて前記半導体ウエハを加工する手段と、
加工された前記半導体ウエハを評価する手段と、
前記半導体ウエハ面内の位置に対応する加工条件及び前記評価の結果に基づいて解析情報を生成する手段を備えることを特徴とする半導体装置の加工条件最適化システム。
【請求項２】
前記解析情報を生成する手段において、不良の発生する危険箇所を抽出し、モード分類を行うことを特徴とする請求項１に記載の半導体装置の加工条件最適化システム。
【請求項３】
設計された加工パターンに基づき、所定の加工条件により半導体ウエハを加工する手段と、
加工された前記半導体ウエハ、前記半導体ウエハに形成された半導体素子、前記半導体素子を備える半導体装置において評価する手段と、
前記加工条件、前記半導体ウエハ面内の位置に対応する前記評価の結果に基づいて解析情報を生成する手段を備えることを特徴とする半導体装置の製造管理システム。
【請求項４】
加工条件及び半導体ウエハ面内の位置に対応する評価の結果に基づいて生成された解析情報と、加工パターンの設計情報、半導体ウエハの初期情報を含む情報を一元化した管理情報を生成する手段と、
複数のロット及び／又は製品の前記管理情報を蓄積し、蓄積情報を生成する手段を備えることを特徴とする半導体装置の製造管理システム。
【請求項５】
請求項４に記載の半導体装置の製造管理システムにおいて生成された蓄積情報に基づいて、加工パターン及び／又は加工条件を設計することを特徴とする半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばシステムＬＳＩ等の半導体装置の加工条件最適化システム、製造管理システム及び設計方法に関する。
【背景技術】
【０００２】
一般に、システムＬＳＩのようにロジック、メモリ等異なるデバイスの混在する半導体装置においては、開発部門等において、製品における夫々のデバイスの回路／パターン設計を夫々行った後、製造部門において、条件出し／試作を繰り返すことにより、プロセスが最適化される。例えば、リソグラフィ工程においては、図７に示すようなフローで最適化され、実デバイス（製品）が製造される。
【０００３】
近年、このような半導体装置の市場における高性能機器のニーズに伴い、製品のＱＴＡＴ（Ｑｕｉｃｋ  ｔｕｒｎ  ａｒｏｕｎｄ  ｔｉｍｅ）での立ち上げが強く求められている。そこで、プロセスの効率的な最適化が種々検討されており、例えばリソグラフィ工程等における高効率化を図るための手法が提案されている（例えば特許文献１参照）。
【特許文献１】特開２００４−３１７７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、製品設計段階に所定の管理パターンの寸法管理を行うことで求められる設計マージンに対し、実デバイス（製品）製造時のプロセスマージンは少なくなっている。これは、実デバイス製造時には、製品中の異なるデバイスが同時に作成され、製品毎のみならずデバイス毎にマージンも異なり、さらにウエハ面内の位置によっても異なるためである。従って、図８に示すように、例えば製品開発部、製品技術部、プロセス技術部、製造部といった夫々の部門において、これら全ての製品、デバイスのパターン、プロセスを夫々最適化する必要があり、ＱＴＡＴでの立ち上げを行うことが困難であるという問題あった。
【０００５】
そこで、本発明は、従来の問題を取り除き、製品のＱＴＡＴでの立ち上げが可能な半導体装置の加工条件最適化システム、製造管理システム及び設計方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、設計された加工パターンに基づき、半導体ウエハ面内で異なる加工条件を所定の配置となるように設定する手段と、前記加工条件に基づいて前記半導体ウエハを加工する手段と、加工された前記半導体ウエハを評価する手段と、前記ウエハ面内の位置に対応する加工条件及び前記評価の結果に基づいて解析情報を生成する手段を備えることを特徴とする半導体装置の加工条件最適化システムが提供される。
【０００７】
また、本発明の一態様によれば、設計された加工パターンに基づき、所定の加工条件により前記半導体ウエハを加工する手段と、加工された前記半導体ウエハ、前記半導体ウエハに形成された半導体素子、前記半導体素子を備える半導体装置において評価する手段と、前記加工条件、前記半導体ウエハ面内の位置に対応する前記評価の結果に基づいて解析情報を生成する手段を備えることを特徴とする半導体装置の製造管理システムが提供される。
【０００８】
また、本発明の一態様によれば、加工条件及び半導体ウエハ面内の位置に対応する評価の結果に基づいて生成された解析情報と、加工パターンの設計情報、半導体ウエハの初期情報を含む情報を一元化した管理情報を生成する手段と、複数のロット及び／又は製品の前記管理情報を蓄積し、蓄積情報を生成する手段を備えることを特徴とする半導体装置の製造管理システムが提供される。
【発明の効果】
【０００９】
本発明の一実施態様によれば、試作、開発ロットにおいて、効率的に加工条件を最適化することができ、製品のＱＴＡＴでの立ち上げが可能となる。
【００１０】
本発明の一実施態様によれば、前工程・後工程の評価システムのリンクにより、問題点の抽出が容易となり、製品のＱＴＡＴでの立ち上げ、ユーザー対応を含むトラブルに対し短期間での対応が可能となる。
【００１１】
本発明の一実施態様によれば、設計開発時と実デバイス製造時における情報の共有、過去事例の活用が容易となり、製品のＱＴＡＴでの立ち上げや、さらには次期開発へのロバスト展開が可能となる。
【発明を実施するための最良の形態】
【００１２】
以下本発明の実施形態について、図を参照して説明する。
【００１３】
（実施形態１）
図１に本実施形態の半導体装置の加工条件最適化システムのフローチャートを示す。
【００１４】
図に示すように、新規開発、導入される製品（例えばシステムＬＳＩ）において、これを構成する夫々の素子の加工パターンが設計されている（ステップ１）。そして、この設計に基づき投入される製品について各工程（例えばリソグラフィ工程）における条件出しを行う（ステップ２）。
【００１５】
そして、試作（開発）ロット（リソマージンロット）を投入する（ステップ３）。この試作ロットにおいて、シミュレーションを行い、ステップ2の条件出し結果より自動算出された振り幅で、ドーズ条件、フォーカス条件を振り、ＤＯＥ（Ｄｅｓｉｇｎ  ｏｆ  ｅｘｐｅｒｉｍｅｎｔ）を組む（ステップ４）。そして、所定のアルゴリズムにてウエハ面内においてドーズ条件、フォーカス条件を振る（ステップ５）。このとき、例えば、図２に示すように、ウエハ２１面内において、ドーズ条件（Ｄ１、Ｄ２・・・Ｄｍ）、フォーカス条件（Ｆ１、Ｆ２・・・Ｆｎ）を配置することができる。
【００１６】
次いで、ＤＯＥより加工レシピを自動生成し（ステップ６）、各製造装置（リソグラフィ工程においては露光装置）に、そのレシピを入力、実行することにより、ウエハを加工する（ステップ７）。そして、加工されたウエハ面内の各位置に対応するＱＣ（Ｑｕａｌｉｔｙ  Ｃｏｎｔｒｏｌ）特性（合わせ、寸法、膜厚、深さ、形状等）等の特性を測定する（ステップ８）。
【００１７】
そして、全ての加工（測定）が完了し、各半導体素子が形成され（ステップ９）、後工程において、各チップに分離され、半導体装置が形成される（ステップ１０）。このとき、随時行われる特性チェック工程において電気的特性を測定するとともに、その他ダイソータ工程での歩留りデータや、不良要因データを取得する（ステップ１１）。
【００１８】
次いで、ウエハ面内の各位置（条件）データに対応して取得されたＱＣ特性データ、電気的特性データ及び、歩留りデータ、不良要因データを統合する（ステップ１２）。そして、危険箇所を抽出し、モード（不良内容）分類する（ステップ１３）。ここで、危険箇所とは、不良の発生している位置を指すが、予め不良発生の予測された箇所を含んでもよく、その場合はＯＫ／ＮＧの判断を含むモード分類を行うことができる。そして、ターゲット値に対する実マージン（例えばリソグラフィマージン：露光、ＤＯＦ（Ｄｅｐｔｈ  ｏｆ  Ｆｏｃｕｓ）マージン）、歩留りのピークを算出し（ステップ１４）、解析データを生成する（ステップ１５）。
【００１９】
さらに、解析データと設計管理スペックとの比較を行い、設計値、設計予測マージンに対する実データのズレを検出する（ステップ１６）。図３−ａ（１）、（２）にメモリ部、図３−ｂ（１）、（２）にロジック部の、夫々リソグラフィ工程におけるＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｅｍｅｎｓｉｏｎ）と歩留りとの関係の一例を示す。尚、夫々（１）、（２）は異なる位置のものを示している。図に示すように、素子パターン（メモリ、ロジック）や、ウエハ面内位置（１）、（２）により、寸法による歩留りの変動が異なっており、夫々ＣＤのターゲット（設計値）、設計予測マージンを０．１１５±０．０１５μｍとしているが、実マージンは小さくなっており、またそのセンターはターゲットからずれている。また、メモリ部のマージン下限を越えた点２２における形状は、図４−ａに示すように、レジストがショートしている。一方、ロジック部のマージン上限を越えた点２３における形状は図４−ｂに示すように、レジストがオープンとなっており、そのモードが異なっていることがわかる。
【００２０】
ここで、設計値に対する十分なマージン、良好な歩留りが得られない場合、さらに、実データに基づくシミュレーションを行い、その原因を究明し（ステップ１７）、解析データとともに設計にフィードバックする。このようにして加工条件の最適化を図る。
【００２１】
このように、本実施形態により、試作、開発ロットにおいて、効率的に加工条件を最適化することができ、製品のＱＴＡＴでの立ち上げが可能となる。
【００２２】
本実施形態において、試作、開発ロットにおける加工条件の最適化を図っているが、製品ロットにおいて、評価（試験）ロット、施策ロット、エビデンスロットを導入した際に適用することも可能である。例えば、適宜リソグラフィマージンの確認ロットに適用することにより、各工程フローやその他工程の情報を把握することが可能となる。そして、ルーチンロットでは不良とされていなくても、評価ロット等において抽出された不良箇所を危険箇所として解析データを生成することで、より精度の高いデータを生成することができる。また、製品（ルーチン）条件と異なる条件を設定する特殊試験を行うことも可能となる。
【００２３】
さらに、得られた実データ、解析データを、設計情報、半導体ウエハの初期情報等とともに一元化した管理情報を生成し、複数のロット、製品の管理情報を蓄積した蓄積情報をライブラリ化することにより、設計開発、製造へのフィードバックが可能となる。
【００２４】
（実施形態２）
図５に本実施形態の半導体装置の製造管理システムのフローチャートを示す。図に示すように、ルーチン（開発）製品（例えばシステムＬＳＩ）において、これを構成する夫々の素子の加工パターンが設計されている（ステップ１０１）。そして、この設計に基づき夫々最適化された加工条件でウエハを加工する（ステップ１０２）。そして、加工されたウエハ面内の各位置に対応するＱＣ特性等を測定する（ステップ１０３）。
【００２５】
そして、全ての加工（測定）を行い、各半導体素子を形成し、後工程において、各チップに分離され、半導体装置が形成される（ステップ１０４）。このとき、随時行われる特性チェック工程において電気的特性を測定するとともに、その他ダイソータ工程での歩留りデータや、不良要因データを取得する（ステップ１０５）。
【００２６】
次いで、ウエハ面内の各位置に対応して取得されたＱＣ特性データ、電気的特性データ及び歩留りデータ、不良要因データを統合し（ステップ１０６）、ウエハ面内位置や素子に依存する危険箇所を抽出し、これをモード分類する（ステップ１０７）ことにより、解析データを生成する（ステップ１０８）。そして、これら解析データを、設計情報、ロット投入時に取得される半導体ウエハの初期情報等とともに一元化した管理情報を生成する（ステップ１０９）。さらに、複数のロット、製品の管理情報を蓄積し（蓄積情報）、設計開発、製造にフィードバック可能となるようにライブラリ化する（ステップ１１０）。
【００２７】
このように、本実施形態により、前工程・後工程の評価システムのリンクにより、問題点の抽出、過去事例の活用が容易となり、製品のＱＴＡＴでの立ち上げが可能となる。また、情報が一元化されることにより、図６に示すように、例えば製品開発部、製品技術部、プロセス技術部、製造部において全ての情報の共有が可能となり、設計開発、製造へのフィードバックが容易となる。従って、ユーザー対応を含むトラブル発生時においても、各短期間で対応することが可能となるとともに、次期開発へのロバスト展開を行うことが可能となる。
【００２８】
本実施形態においては、ルーチン（開発）製品ロットにおいて適用しているが、実施形態１において試作（開発）ロットにおいて生成された実データ、解析データを併せて蓄積情報として活用することも可能である。
【００２９】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一態様における半導体装置の加工条件最適化システムのフローチャート。
【図２】本発明の一態様における半導体装置の加工条件の面内配置の一例を示す図。
【図３−ａ】本発明の一態様におけるメモリ部のリソグラフィ工程におけるＣＤ（と歩留りとの関係の一例を示す図。
【図３−ｂ】本発明の一態様におけるロジック部のリソグラフィ工程におけるＣＤ（と歩留りとの関係の一例を示す図。
【図４−ａ】メモリ部における不良モードを示す図。
【図４−ｂ】ロジック部における不良モードを示す図。
【図５】本発明の一態様における半導体装置の製造管理システムのフローチャート。
【図６】本発明の一態様における情報のフローを示す図。
【図７】従来の半導体装置の製造管理システムのフローチャート。
【図８】従来の情報のフローを示す図。
【符号の説明】
【００３１】
２１  ウエハ
２２  メモリ部のマージン下限を越えた点
２３  ロジック部のマージン上限を越えた点
【図１】
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【図２】
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【図３−ａ】
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【図３−ｂ】
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【図４−ａ】
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【図４−ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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