(57)【要約】【課題】  下部電極の側面からの電界に起因する強誘電体キャパシタの特性低下を防止した、強誘電体メモリとその製造方法、強誘電体メモリ装置とその製造方法、及び電子機器を提供する。【解決手段】  基体１０上に形成された下部電極１２と、下部電極１２を覆って形成された強誘電体層１４と、強誘電体層１４上に形成された上部電極１６と、からなる強誘電体キャパシタを有する強誘電体メモリ１５である。基体１０と強誘電体層１４との間で、下部電極１２を覆わない位置に、強誘電体層１４を形成するための強誘電体材料と反応することで、強誘電体材料の結晶化温度を高める材料からなる結晶化抑制層１１が、少なくも一部が強誘電体層１４に接して設けられている。強誘電体層１４の、結晶化抑制層１１に接している第１の部位１４ａが、非晶質あるいはパイロクロア型になっており、下部電極１２上を覆う第２の部位１４ｂが、ペロブスカイト型に結晶化されている。【選択図】      図２
2006165238.tif 000002
【特許請求の範囲】
【請求項１】
基体上に形成された下部電極と、該下部電極を覆って形成された強誘電体層と、該強誘電体層上に形成された上部電極と、からなる強誘電体キャパシタを有する強誘電体メモリであって、
前記基体と前記強誘電体層との間で、前記下部電極を覆わない位置に、前記強誘電体層を形成するための強誘電体材料と反応することで、該強誘電体材料の結晶化温度を高める材料からなる結晶化抑制層が、少なくも一部が前記強誘電体層に接して設けられ、
前記強誘電体層の、前記結晶化抑制層に接している第１の部位が、非晶質あるいはパイロクロア型になっており、前記下部電極上を覆う第２の部位が、ペロブスカイト型に結晶化されていることを特徴とする強誘電体メモリ。
【請求項２】
前記強誘電体層が、
ＡＢ１−ｘ Ｎｂｘ Ｏ３の一般式で示され、
Ａ元素は、少なくともＰｂからなり、
Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、Ｗ及びＨｆのうち、少なくとも一つ以上からなり、
０．０５≦ｘ＜４の範囲でＮｂを含むことを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
前記結晶化抑制層が、前記基体と前記強誘電体層との間で、直上に前記下部電極が配されていない部位に選択的に設けられていることを特徴とする請求項１又は２記載の強誘電体メモリ。
【請求項４】
前記結晶化抑制層が酸化ジルコニウムからなることを特徴とする請求項１〜３のいずれか一項に記載の強誘電体メモリ。
【請求項５】
請求項１〜４のいずれか一項に記載の強誘電体メモリがマトリクス状に配列されてなることを特徴とする強誘電体メモリ装置。
【請求項６】
基体上に形成された下部電極と、該下部電極を覆って形成された強誘電体層と、該強誘電体層上に形成された上部電極と、からなる強誘電体キャパシタを有する強誘電体メモリの製造方法であって、
基体上に、前記強誘電体層を形成するための強誘電体材料と反応することで、該強誘電体材料の結晶化温度を高める材料からなる結晶化抑制層を形成する工程と、
前記基体上に下部電極を形成する工程と、
前記下部電極を覆った状態で、かつ、前記下部電極間にて前記結晶化抑制層に接するようにして、強誘電体材料を配する工程と、
前記強誘電体材料を熱処理することで、前記結晶化抑制層とこれに接している第１の部位とを反応させ、該第１の部位の結晶化温度を高めるとともに、この第１の部位の結晶化温度より低い温度で前記強誘電体材料を熱処理することにより、前記第１の部位が非晶質あるいはパイロクロア型になっており、前記下部電極上を覆う第２の部位がペロブスカイト型に結晶化されてなる、強誘電体層を形成する工程と、を備えたことを特徴とする強誘電体メモリの製造方法。
【請求項７】
前記強誘電体層が、
ＡＢ１−ｘ Ｎｂｘ Ｏ３の一般式で示され、
Ａ元素は、少なくともＰｂからなり、
Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、Ｗ及びＨｆのうち、少なくとも一つ以上からなり、
０．０５≦ｘ＜４の範囲でＮｂを含むことを特徴とする請求項６記載の強誘電体メモリの製造方法。
【請求項８】
前記結晶化抑制層を形成した後、前記下部電極を形成する工程において、該下部電極をドライエッチングでパターニングする際にオーバーエッチングを行い、該下部電極間に露出する前記結晶化抑制層の表層部を還元することを特徴とする請求項６又は７記載の強誘電体メモリの製造方法。
【請求項９】
前記の下部電極をドライエッチングでパターニングする際のエッチングガスとして、フロン系ガスまたはアルゴンガスを含んだガスを用いることを特徴とする請求項８記載の強誘電体メモリの製造方法。
【請求項１０】
前記結晶化抑制層が酸化ジルコニウムからなることを特徴とする請求項６〜９のいずれか一項に記載の強誘電体メモリの製造方法。
【請求項１１】
請求項６〜１０記載の製造方法によって得られた強誘電体メモリをマトリクス状に配列することを特徴とする強誘電体メモリ装置の製造方法。
【請求項１２】
請求項１〜４のいずれか一項に記載の強誘電体メモリ、あるいは請求項５記載の強誘電体メモリ装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する強誘電体メモリとその製造方法、強誘電体メモリ装置とその製造方法、及び電子機器に関する。
【背景技術】
【０００２】
セルトランジスタを備えず、強誘電体キャパシタのみを用いた強誘電体メモリからなる単純マトリクス型のメモリセルアレイは、非常に簡単な構造を有し、高い集積度を得ることができることから、その開発が期待されている。そのようなメモリセルアレイの一例として、強誘電体キャパシタが、第１信号電極（下部電極）と、該第１信号電極と交差する方向に配列された第２信号電極（上部電極）と、少なくとも前記第１信号電極と前記第２電極との交差領域に配置されたＰＺＴ等の強誘電体層と、を含んで構成されたものが知られている。（例えば、特許文献１参照）。
【特許文献１】特開２００２−６４１８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、前記のメモリセルアレイを構成する強誘電体メモリでは、図７に示すように、強誘電体キャパシタ１に電圧が印加されると、下部電極２の側壁面２ｂからも強誘電体層３に電界がかかるため、強誘電体キャパシタ１の特性が低下してしまう。すなわち、図７中の矢印Ａで示すような下部電極２の上面２ａからの電界のみであれば、強誘電体キャパシタ１はそのヒステリシスループの角型性が良好になる。しかし、図７中の矢印Ｂで示すような下部電極２の側壁面２ｂからの電界が加わると、この部位でのヒステリシスループの角型性が良好でないため、強誘電体キャパシタ１全体でのヒステリシスループの角型性が損なわれてしまうからである。
【０００４】
また、メモリセルアレイを構成するものでなく、１Ｔ１Ｃ型の強誘電体メモリ装置のように、独立したキャパシタを有するものも知られている。しかしながら、このような独立したキャパシタを形成するものでは、このキャパシタの形成時に、通常はドライエッチングで強誘電体層についてもパターニングすることから、特に形成したキャパシタの側壁面でのダメージが大きくなり、得られたキャパシタは、その電気特性として、初期特性が低下し、さらには疲労特性等の信頼性が低下するといった課題があった。
【０００５】
本発明は前記事情に鑑みてなされたもので、その目的とするところは、下部電極の側面からの電界に起因する強誘電体キャパシタの特性低下を防止し、信頼性を向上した、強誘電体メモリとその製造方法、さらにはこの強誘電体メモリを備えた強誘電体メモリ装置とその製造方法、及び電子機器を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の強誘電体メモリは、基体上に形成された下部電極と、該下部電極を覆って形成された強誘電体層と、該強誘電体層上に形成された上部電極と、からなる強誘電体キャパシタを有する強誘電体メモリであって、
前記基体と前記強誘電体層との間で、前記下部電極を覆わない位置に、前記強誘電体層を形成するための強誘電体材料と反応することで、該強誘電体材料の結晶化温度を高める材料からなる結晶化抑制層が、少なくも一部が前記強誘電体層に接して設けられ、
前記強誘電体層の、前記結晶化抑制層に接している第１の部位が、非晶質あるいはパイロクロア型になっており、前記下部電極上を覆う第２の部位が、ペロブスカイト型に結晶化されていることを特徴としている。
【０００７】
この強誘電体メモリによれば、結晶化抑制層が下部電極を覆わない位置、すなわち下部電極間で、強誘電体層に接して設けられているので、強誘電体層の形成時に、予め設定された温度で加熱し結晶化されることで、この結晶化抑制層に接している部位はペロブスカイト型に結晶化することなく、非晶質あるいはパイロクロア型になり、下部電極上を覆う部位のみが、選択的に結晶化されてペロブスカイト型となる。このようにして形成された強誘電体層において、非晶質あるいはパイロクロア型になった部位は、ペロブスカイト型に結晶化された部位に比較して誘電率が例えば１／１０となるため、隣り合うキャパシタ間にて電場をシールドする機能を発揮する。したがって、下部電極の側壁面からの電界が、非晶質あるいはパイロクロア型になった部位にかかることで、下部電極の側壁面からの電界の影響が抑えられることから、強誘電体キャパシタのヒステリシスループの角型性が向上し、さらにはクロストークも防止されることなどにより、その特性向上が図られ、信頼性が向上したものとなる。
【０００８】
また、前記強誘電体メモリにおいては、前記強誘電体層が、
ＡＢ１−ｘ Ｎｂｘ Ｏ３の一般式で示され、
Ａ元素は、少なくともＰｂからなり、
Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、Ｗ及びＨｆのうち、少なくとも一つ以上からなり、
０．０５≦ｘ＜４の範囲でＮｂを含んでいるのが好ましい。
このようにすれば、強誘電体層が、例えばＰｂ（Ｚｒ、Ｔｉ）Ｏ３（ＰＺＴ）である場合に比べ、より良好な強誘電体特性を有するものとなる。
【０００９】
また、前記強誘電体メモリにおいては、前記結晶化抑制層が、前記基体と前記強誘電体層との間で、直上に前記下部電極が配されていない部位に選択的に設けられているのが好ましい。
このようにすれば、例えば結晶化抑制層が絶縁体となる酸化物によって形成され、さらに下部電極の直下にコンタクトホールが形成され、このコンタクトホール内にタングステンなどのプラグが埋め込まれている場合に、プラグと接触する部位は結晶化抑制層となっていないため、プラグが結晶化抑制層によって酸化され配線抵抗が増大するのを防止できる。
【００１０】
なお、前記結晶化抑制層は酸化ジルコニウムからなっているのが好ましく、このようにすることにより、この結晶化抑制層上の強誘電体層がより確実に非晶質あるいはパイロクロア型になる。
【００１１】
本発明の強誘電体メモリ装置は、前記の強誘電体メモリがマトリクス状に配列されてなることを特徴としている。
この強誘電体メモリ装置によれば、セルトランジスタを形成することなく、強誘電体キャパシタのみを用いた強誘電体メモリからなる単純マトリクス型のメモリ装置となることから、非常に簡単な構造で高い集積度が得られる。
【００１２】
本発明の強誘電体メモリの製造方法は、基体上に形成された下部電極と、該下部電極を覆って形成された強誘電体層と、該強誘電体層上に形成された上部電極と、からなる強誘電体キャパシタを有する強誘電体メモリの製造方法であって、
基体上に、前記強誘電体層を形成するための強誘電体材料と反応することで、該強誘電体材料の結晶化温度を高める材料からなる結晶化抑制層を形成する工程と、
前記基体上に下部電極を形成する工程と、
前記下部電極を覆った状態で、かつ、前記下部電極間にて前記結晶化抑制層に接するようにして、強誘電体材料を配する工程と、
前記強誘電体材料を熱処理することで、前記結晶化抑制層とこれに接している第１の部位とを反応させ、該第１の部位の結晶化温度を高めるとともに、この第１の部位の結晶化温度より低い温度で前記強誘電体材料を熱処理することにより、前記第１の部位が非晶質あるいはパイロクロア型になっており、前記下部電極上を覆う第２の部位がペロブスカイト型に結晶化されてなる、強誘電体層を形成する工程と、を備えたことを特徴としている。
【００１３】
この強誘電体メモリの製造方法によれば、第１の部位の結晶化温度より低い温度で前記強誘電体材料を熱処理することで、結晶化抑制層に接している部位を非晶質あるいはパイロクロア型にし、前記下部電極上を覆う部位をペロブスカイト型に結晶化して、強誘電体層を形成するので、この強誘電体層において、非晶質あるいはパイロクロア型になった第１の部位は、ペロブスカイト型に結晶化された第２の部位に比較して誘電率が例えば１／１０となるため、隣り合うキャパシタ間にて電界をシールドする機能を発揮する。したがって、下部電極の側壁面からの電界が、非晶質あるいはパイロクロア型になった第１の部位にかかることで、下部電極の側壁面からの電界の影響が抑えられることから、得られる強誘電体メモリはその強誘電体キャパシタのヒステリシスループの角型性が向上し、さらにはクロストークも防止されることにより、その特性向上が図られ、信頼性が向上したものとなる。
【００１４】
また、前記強誘電体メモリの製造方法においては、前記強誘電体層が、
ＡＢ１−ｘ Ｎｂｘ Ｏ３の一般式で示され、
Ａ元素は、少なくともＰｂからなり、
Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、Ｗ及びＨｆのうち、少なくとも一つ以上からなり、
０．０５≦ｘ＜４の範囲でＮｂを含んでいるのが好ましい。
このようにすれば、強誘電体層が、例えばＰｂ（Ｚｒ、Ｔｉ）Ｏ３（ＰＺＴ）である場合に比べ、より良好な強誘電体特性を有するものとなる。
【００１５】
また、前記強誘電体メモリの製造方法においては、前記結晶化抑制層を形成した後、前記下部電極を形成する工程において、該下部電極をドライエッチングでパターニングする際にオーバーエッチングを行い、該下部電極間に露出する前記結晶化抑制層の表層部を還元するのが好ましい。また、その場合に、前記の下部電極をドライエッチングでパターニングする際のエッチングガスとして、フロン系ガスまたはアルゴンガスを含んだガスを用いるのが好ましい。
【００１６】
このように、下部電極間に露出する前記結晶化抑制層の表層部を還元すれば、結晶化抑制層の表層部に、還元された金属元素が特にその表面側に多く存在するようになる。すると、強誘電体層を形成する際の熱処理時に、この金属元素が強誘電体材料中により良好に拡散反応し、第１の部位の結晶化温度がより確実に高くなる。したがって、下部電極上を覆う第２の部位のみを、ペロブスカイト型に選択的に結晶化するのが容易になる。
また、パターニングする際のエッチングガスとして、フロン系ガスを含んだガスを用いれば、結晶化抑制層の表層部にフルオロカーボン（ＣＦｘ）のイオンが物理的に作用するとともに、フルオロカーボン（ＣＦｘ）のラジカルが化学的に作用することにより、例えば結晶化抑制層を形成する金属酸化物での金属と酸素との結合が切られ、金属酸化物は金属に還元される。同様に、エッチングガスとしてアルゴンガスを含んだガスを用いても、アルゴンが物理的に作用することにより、金属酸化物は金属に還元される。よって、前述したように下部電極上を覆う第２の部位のみを、ペロブスカイト型に選択的に結晶化するのが容易になる。
【００１７】
なお、前記結晶化抑制層は酸化ジルコニウムからなっているのが好ましく、このようにすることにより、この結晶化抑制層上の強誘電体層がより確実に非晶質あるいはパイロクロア型になる。
【００１８】
本発明の強誘電体メモリ装置の製造方法は、前記の製造方法によって得られた強誘電体メモリがマトリクス状に配列されてなることを特徴としている。
この強誘電体メモリ装置の製造方法によれば、セルトランジスタを形成することなく、強誘電体キャパシタのみを用いた強誘電体メモリからなる単純マトリクス型のメモリ装置が得られることから、得られる強誘電体メモリ装置は非常に簡単な構造で高い集積度を有するものとなる。
【００１９】
本発明の電子機器は、前記の強誘電体メモリ、あるいは前記の強誘電体メモリ装置を備えたことを特徴としている。
この電子機器によれば、前述したように強誘電体キャパシタのヒステリシスループの角型性が向上し、さらにはクロストークも防止されることなどにより、その特性向上が図られ、信頼性が向上した強誘電体メモリ、あるいはこれを有する強誘電体メモリ装置を備えているので、メモリ特性等に優れたものとなる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を詳しく説明する。
図１は、本発明の強誘電体メモリ装置の一実施形態を示す図であり、図１中符号１０００は強誘電体メモリ装置である。強誘電体メモリ装置１０００は、本発明の強誘電体メモリをマトリクス状に配列したメモリセルアレイ１００と、周辺回路部２００とを備えて構成されたものである。周辺回路部２００は、後述する本発明の強誘電体メモリ（メモリセル）に対し、選択的に情報の書き込みもしくは読み出しを行うための各種回路を有したもので、例えば、下部電極１２を選択的に制御するための第１駆動回路５０と、上部電極１６を選択的に制御するための第２駆動回路５２と、センスアンプなどの信号検出回路（図示せず）とを有したものである。このような周辺回路部２００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダまたはアドレスバッファを上げることができる。
【００２１】
次に、本発明の強誘電体メモリの一実施形態について、図２を用いて説明する。図２は、図１のＡ−Ａ線に沿ってメモリセルアレイ１００の一部を模式的に示した断面図であり、図２中符号１５は強誘電体メモリである。図１に示したメモリセルアレイ１００では、行選択のための複数の下部電極（ワード線）１２と、列選択のための複数の上部電極（ビット線）１６とが互いに直交するように形成されている。なお、下部電極１２をビット線、上部電極１６をワード線とすることもできる。
【００２２】
図２に示した強誘電体メモリ１５において、基体１０上には、金属酸化物からなる結晶化抑制層１１が例えば厚さ６０ｎｍ程度に形成されており、この結晶化抑制層１１上には、下部電極１２が並列した状態に形成されている。結晶化抑制層１１は、後述する、強誘電体層を形成するための強誘電体材料と拡散反応する材料によって形成されたものである。すなわち、この結晶化抑制層１１は、その成分中の金属元素が強誘電体材料中に拡散反応することで、該強誘電体材料の結晶化温度を高めるようになっているのである。このような結晶化抑制層１１を形成する金属酸化物としては、Ｚｒの酸化物（酸化ジルコニウム）やＢｉの酸化物が挙げられる。ここで、Ｂｉの酸化物としては、Ｂｉ層状ペロブスカイト化合物を挙げることができる。Ｂｉ層状ペロブスカイト化合物は、例えば一般式Ｂｉ２Ａｍ−１ＢｍＯ３ｍ＋３（但し、ｍ＝２，３，４、ＡはＢａ，Ｃａ，Ｓｒ，Ｌａ，Ｂｉから選ばれる金属元素、ＢはＦｅ，Ｇａ，Ｔｉ，Ｔａ，Ｎｂ，Ｖ，Ｍｏ，Ｗ，Ｚｒ，Ｈｆから選ばれる金属元素）で示されるものである。なお、本実施形態では、結晶化抑制層１１は酸化ジルコニウムからなっているものとする。
【００２３】
このような構成のもとに結晶化抑制層１１は、並列して配置された下部電極１２間において露出した状態に形成配置されたものとなっている。また、この結晶化抑制層１１は、後述するようにフロン系ガスまたはアルゴンガスを含んだガスを用いたドライエッチングにより、その表層部が還元処理されているのが好ましい。
【００２４】
また、前記下部電極１２は、Ｐｔ、Ｉｒ、Ｒｕ等の金属の単体、またはこれら金属を主体とした複合材料によって形成されたものである。なお、この下部電極１２や前記上部電極１６に、後述する強誘電体層中の強誘電体元素が拡散すると、電極と強誘電体層との界面部に組成ずれが生じ、ヒステリシスループの角型性が低下する。したがって、下部電極１２や上部電極１６には強誘電体元素が拡散しない緻密性が要求される。そこで、これら下部電極１２や上部電極１６の緻密性を上げるため、例えば、製造時に質量の重いガスでスパッタ成膜したり、Ｙ、Ｌａ等の酸化物を貴金属電極中に分散させるなどの手法を採用してもよい。なお、本実施形態では下部電極１２は白金（Ｐｔ）からなっており、その側壁面１２ａが、基体１０側に行くに連れて漸次幅が広くなるよう、４０〜７５°程度、本実施形態では約５０°のテーパ角を有するテーパ形状に形成されている。
【００２５】
そして、この下部電極１２を覆って基体１０上に強誘電体層１４が形成されている。強誘電体層１４は、下部電極１２間において露出した前記結晶化抑制層１１に接している第１の部位１４ａが、結晶化されることなく非晶質になっていたり、あるいは、結晶化されていてもその結晶構造がペロブスカイト型ではなくパイロクロア型となっている。また、前記下部電極１２上を覆ってこれに接する第２の部位１４ｂは、ペロブスカイト型の結晶構造に結晶化されて形成されている。
この強誘電体層１４は、鉛を含有する強誘電体材料によって形成されたもので、具体的には、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３（ＰＺＴ）や（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３（ＰＬＺＴ）、さらに、これら材料にニオブ（Ｎｂ）等の金属が加えられたものなどによって形成されている。
【００２６】
ここで、特にニオブが加えられてなる強誘電体材料については、以下の一般式で示すことができる。
ＡＢ１−ｘ Ｎｂｘ Ｏ３
この一般式において、Ａ元素は、少なくともＰｂを有してなり、Ｂ元素は、Ｚｒ、Ｔｉ、Ｖ、Ｗ及びＨｆのうち、少なくとも一つ以上からなっている。そして、ニオブ（Ｎｂ）については、前記ｘが（０．０５≦ｘ＜４）の範囲となるように配合されている。
ここで、一般式中のＡ元素については、Ｐｂのみでなく、（Ｐｂ１−ｙＬｎｙ）としてもよい。ただし、Ｌｎは、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ 、Ｙｂ及びＬｕのうちから選択された一あるいは複数の元素であり、前記ｙは、０＜ｙ≦０．２ の範囲とするのが好ましい。
なお、本実施形態では、強誘電体層１４を形成する強誘電体材料として、Ｐｂ、Ｚｒ、Ｔｉを構成元素として含む酸化物からなるＰＺＴ系材料に、ＮｂをドーピングしたＰｂ（Ｚｒ、Ｔｉ、Ｎｂ）Ｏ３ （ＰＺＴＮ）を用いている。
【００２７】
このようなＰＺＴＮでは、ＮｂがＴｉとほぼ同じサイズ（イオン半径が近く、原子半径は同一である。）で、重さが２倍あり、格子振動による原子間の衝突によっても格子から原子が抜けにくくなっている。また、原子価は、＋５価で安定であり、たとえＰｂが抜けても、Ｎｂ５＋ によりＰｂ抜けの価数を補うことができる。また結晶化時に、Ｐｂ抜けが発生したとしても、サイズの大きなＯが抜けるより、サイズの小さなＮｂが入る方が容易である。
【００２８】
また、Ｎｂは＋４価も存在するため、Ｔｉ４＋の代わりに十分機能するものとなる。さらに、実際にはＮｂは共有結合性が非常に強く、Ｐｂも抜け難くなっていると考えられる（Ｈ．Ｍｉｙａｚａｗａ，Ｅ．Ｎａｔｏｒｉ，Ｓ．Ｍｉｙａｓｈｉｔａ；Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．３９（２０００）５６７９）。
【００２９】
これまでも、ＰＺＴへのＮｂドーピングは、主にＺｒリッチの稜面体晶領域で行われてきたが、その量は、０．２〜０．０２５ｍｏｌ％（Ｊ．Ａｍ．Ｃｅｒａｍ．Ｓｏｃ，８４（２００１）９０２；Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔ，８３（１９９９）１３４７）程度と、極僅かなものである。このようにＮｂを多量にドーピングすることができなかった要因は、Ｎｂを例えば１０モル％添加すると、結晶化温度が８００℃以上に上昇してしまうことによるものであったと考えられる。
【００３０】
そこで、強誘電体層１４を形成する際には、さらにＰｂＳｉＯ３シリケートを、例えば１〜５モル％の割合で添加するのが好ましい。これにより、ＰＺＴＮの結晶化エネルギーを軽減させることができる。すなわち、強誘電体層１４の材料としてＰＺＴＮを用いる場合には、後述するようにＰＺＴの材料中にＮｂを添加するとともに、ＰｂＳｉＯ３等のシリケートを添加することで、ＰＺＴＮの結晶化温度を低下させるのが好ましい。
【００３１】
ここで、このような鉛含有の強誘電体材料で形成された強誘電体層１４において、特に前記下部電極１２上を覆ってこれに接する、ペロブスカイト型の結晶構造に結晶化された第２の部位１４ｂは、高い誘電率を有したものとなっている。一方、前記結晶化抑制層１１ａに接していることで、結晶化されることなく非晶質になっていたり、あるいは、結晶化されていてもその結晶構造がパイロクロア型となっている第１の部位１４ａは、前記の部位１４ｂに比較して、誘電率が例えば１／１０程度と低くなっている。
【００３２】
そして、前記強誘電体層１４上には、図１に示したように下部電極１２に直交して上部電極１６が形成されている。上部電極１６は、下部電極１２と同様、Ｐｔ、Ｉｒ、Ｒｕ等の金属の単体、またはこれら金属を主体とした複合材料によって形成されたものである。そして、このような下部電極１２、強誘電体層１４、上部電極１６によって強誘電体キャパシタが形成されており、さらに、この強誘電体キャパシタを備えることにより、本発明の強誘電体メモリ１５が構成されている。
【００３３】
次に、このような構成からなる強誘電体メモリ１５を備えた強誘電体メモリ装置１０００の製造方法を説明する。
まず、図３（ａ）に示すように、Ｓｉ基板からなる基体１０上に結晶化抑制層１１を形成する。ここで、基体１０としては、例えばＳｉ基板中にＣＭＯＳトランジスタなどの半導体素子からなる周辺回路を形成した領域を含む構造など、強誘電体メモリ装置１０００の種類によって適宜な構造のものが用いられる。なお、基体１０の表層部には、例えばＳｉＯ２やＳｉＮなどの絶縁層（図示せず）がＣＶＤ法等によって形成されている。
【００３４】
結晶化抑制層１１については、例えば酢酸ブチルを溶媒とした液状のジルコニウム化合物をスピンコート法で基体１０上に塗布し、その後焼成（ベーク）することで溶媒を飛ばし、厚さ６０ｎｍ程度の酸化ジルコニウムからなる結晶化抑制層１１を形成する。ただし、この厚さについては特に限定されるものではなく、後述する下部電極１２形成時のオーバーエッチングによって、前記基体１０の絶縁層が露出しない厚さであればよい。なお、この酸化ジルコニウムの成膜法については、前記のスピンコート法を用いた湿式法に代えて、スパッタ法やＣＶＤ法等の気相法を用いることもできるが、前記湿式法による成膜法の方が、特に得られる結晶化抑制層１１の結晶化抑制機能が優れるため、好ましい。
【００３５】
次に、図３（ｂ）に示すように、結晶化抑制層１１上に下部電極１２形成用の第１導電層１７を形成する。この第１導電層１７は、例えばＴｉＯｘを４０ｎｍの厚さに成膜してＴｉＯｘ層１７ａを形成し、さらにその上にＰｔを２００ｎｍの厚さに成膜してＰｔ層１７ｂを形成することで、得られる。ここで、ＴｉＯｘ層１７ａは、結晶化抑制層１１とＰｔ層１７ｂを良好に接合させるための密着層として機能するものである。
【００３６】
なお、第１導電層１７の材質としては、前述したように強誘電体キャパシタの電極となり得るものであれば、Ｐｔ以外のものを用いることもできる。具体的には、前述したように、Ｉｒ，ＩｒＯｘ，ＲｕＯｘ，ＳｒＲｕＯｘや、ＬａＳｒＣｏＯｘ等を用いることもできる。また、第１導電層１７は、単層であってもよい。このような第１導電層１７の形成方法としては、スパッタ法が好適に用いられるが、真空蒸着やＣＶＤ等の成膜法を採用することもできる。
【００３７】
次に、第１導電層１７の上面に、レジストマスク（図示せず）をその全面に形成し、さらにリソグラフィによってラインパターンのマスク６０を形成する。また、レジスト以外のマスクとして、いわゆるハードマスクを用いることもできる。このハードマスク６０の材質としては、第１導電層１７をパターニングする際にマスクとして機能し得る材質であれば、特に限定されることなく、例えば、窒化シリコン、酸化シリコン、窒化チタンを挙げることができる。
【００３８】
前記マスクとして酸化シリコンを用いた場合の形成方法としては、例えばＣＶＤ法が用いられる。マスクの膜厚としては、下部電極１２の膜厚の１．０〜２倍程度が好ましく、例えば４００ｎｍとされる。マスクのエッチング方法としては、公知の技術を用いることができ、例えばＲＩＥ（反応性イオンエッチング）が用いられる。その場合に、エッチングガスとしてはＣＨＦ３とＡｒとの混合ガスを用いることができる。
【００３９】
次に、前記マスク６０を用いて第１導電層１７をパターニングし、さらにオーバーエッチングすることにより、図３（ｃ）に示すように下部電極１２を形成するとともに、下部電極１２、１２間に露出する前記結晶化抑制層１１の表層部を還元して還元層１１ａとする。このエッチング方法としては、例えばＩＣＰ（誘導結合プラズマ）等の高密度プラズマを用いた、高密度プラズマドライエッチングが用いられる。その場合に、エッチングガスとしては、特にＣＦ４やＣＨＦ３等のフロン系ガスや、アルゴンガスを含んだガスを用いるのが好ましい。すなわち、このような第１導電層１７のパターニングとオーバーエッチングのためのドライエッチングの条件としては、フロン系ガスやアルゴンガスを含んだガスを用い、１．０Ｐａ以下の低圧力下、２００Ｗ以上のバイアス電力で、特にイオン性を強くして行うのが好ましい。
【００４０】
このようなエッチングによって下部電極１２を形成すると、マスクとしてレジストマスクを使用した場合、得られた下部電極１２は、その側壁面１２ａが約５０°のテーパ角となるテーパ形状に形成される。
また、下部電極１２形成後もオーバエッチングすることで、下部電極１２、１２間に露出した前記結晶化抑制層１１は、その表層部がオーバエッチング時に前記フロン系ガスやアルゴンガスによって還元される。
【００４１】
すなわち、エッチングガスとしてフロン系ガスを含んだガスを用いた場合には、結晶化抑制層１１の表層部にフルオロカーボン（ＣＦｘ）のイオン（ＣＦｘ＋）が物理的に作用するとともに、フルオロカーボン（ＣＦｘ）のラジカル（ＣＦｘ＊）が化学的に作用する。すると、このような作用で結晶化抑制層１１を形成する酸化ジルコニウム中のジルコニウム（Ｚｒ）と酸素との結合が切られ、酸化ジルコニウムはジルコニウムに還元されるのである。また、エッチングガスとしてアルゴンガスを含んだガスを用いた場合にも、アルゴンが物理的に作用することにより、前記の場合と同様に酸化ジルコニウムはジルコニウムに還元される。
【００４２】
そして、このように下部電極１２間に露出する結晶化抑制層１１の表層部が還元されると、形成された還元層１１ａは、還元されたジルコニウムが特にその表面側に多く存在するようになる。その結果、後述する強誘電体層１４を形成する際の熱処理時に、このジルコニウムが強誘電体材料中により良好に拡散反応し、第１の部位の結晶化温度をより確実に高くするのである。なお、結晶化抑制層１１がＢｉの酸化物（Ｂｉ層状ペロブスカイト化合物）からなっている場合には、この結晶化抑制層１１が還元されることにより、Ｂｉの酸化物はビスマス（Ｂｉ）に還元される。
【００４３】
なお、本実施形態では下部電極１２の形成（パターニング）と結晶化抑制層１１のオーバーエッチングとを一連の工程で行い、還元層１１ａを下部電極１２間に選択的に形成しているが、例えば結晶化抑制層１１形成後に、この結晶化抑制層１１に対して前記のフロン系ガスやアルゴンガスを含んだガスをエッチングガスとして用いたドライエッチングを行い、その表層部を還元処理し、その後、下部電極１２を形成するようにしてもよい。
【００４４】
次いで、図４（ａ）に示すように、前記の下部電極１２及びこれら下部電極１２間に露出した還元層１１ａ（結晶化抑制層１１）を覆った状態に、前記の強誘電体材料を例えば厚さ１５０ｎｍ程度に配する。強誘電体材料を配するにあたっては、特にゾルゲル法が好適に用いられる。すなわち、強誘電体層１４として前記のＰＺＴＮ層を形成する場合、例えばＰｂＺｒＯ３用ゾルゲル溶液、ＰｂＴｉＯ３用ゾルゲル溶液、およびＰｂＮｂＯ３用ゾルゲル溶液を混合したものに、さらにＰｂＳｉＯ３用ゾルゲル溶液を添加したものを用いる。ＰＺＴＮ膜は、構成元素にＮｂを含むため、結晶化温度が高い。したがって、前述したように結晶化温度を低減させるため、ＰｂＳｉＯ３用ゾルゲル溶液をさらに添加しているのである。本実施形態では、前記のゾルゲル混合溶液を、下部電極１２及び還元層１１ａを覆った状態にスピンコート法で塗布する。具体的には、２５００ｒｐｍで３層塗布することにより、およそ１５０ｎｍの膜厚のゾルゲル層１４ｃを形成する。
なお、強誘電体材料を配する方法としては、前記のゾルゲル材料を用いたスピンコート法に限定されることなく、ディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザアブレーション法等を用いることもできる。また、その場合に、ゾルゲル材料に代えてＭＯＤ材料を用いることもできる。
【００４５】
次いで、酸素雰囲気にて熱処理（ＲＴＡ処理）を行い、ゾルゲル層１４ｃを部分的に（選択的に）結晶化し、強誘電体層１４とする。ここで、強誘電体層１４の結晶化温度は、膜厚、組成などに依存する。本実施形態では、前記熱処理の温度を６００℃とし、熱処理時間を１０分とした。
この熱処理によってゾルゲル層１４ｃは、図４（ｂ）に示すように下部電極１２に接する第２の部位１４ｂがペロブスカイト型の結晶構造に結晶化する。すなわち、下部電極１２を形成するＰｔ表面が（１１１）配向となっていることから、これに接する部位１４ｂではＰｔの結晶構造を引きずるかたちで、ＰＺＴＮは（１１１）配向してペロブスカイト型に結晶化するのである。
【００４６】
一方、下部電極１２間において前記還元層１１ａ（結晶化抑制層１１）に接している第１の部位１４ａでは、前述したように還元層１１ａの表面側に還元されたジルコニア（あるいはビスマス）が多く存在していることから、このＺｒ（あるいはＢｉ）が、強誘電体材料中により良好に拡散反応する。すると、この第１の部位１４ａでは、前記の第２の部位１４ｂに比べ、その組成中のＺｒが多くなり、あるいはＢｉが添加された組成となり、その結果、結晶化温度が例えば５０℃程度高くなる。
【００４７】
そこで、ゾルゲル層１４ｃの熱処理による強誘電体層１４の形成に際しては、その熱処理温度を、前記第１の部位１４ａの結晶化温度より低く、かつ、前記第２の部位１４ｂの結晶化温度より高くして行う。具体的には、一般にＰＺＴＮの結晶化温度は５５０℃〜６５０℃の温度範囲であることから、第１の部位１４ａの結晶化温度はこれより５０℃程度高い温度、すなわち６００℃以上と考えられる。したがって、ゾルゲル層１４ｃの熱処理温度を、前述したように例えば６００℃（または、６００℃未満で、５５０℃以上の温度）とすることにより、第２の部位１４ｂでは良好に結晶化が起こる。一方、第１の部位１４ａでは、ＰＺＴＮの結晶化、すなわちペロブスカイト型の結晶構造となる結晶化が起こらず、非晶質になるか、あるいは結晶化してもパイロクロア型となるのである。
【００４８】
ここで、前述したように結晶化抑制層１１が湿式法によって成膜されているのが好ましい理由は、湿式法で成膜されていることで、結晶化抑制層１１は例えば４００℃以下の熱処理しか受けておらず、したがってこの結晶化抑制層１１自体の結晶化が進んでいないからである。すなわち、結晶化抑制層１１自体の結晶化が進んでいないと、この結晶化抑制層１１中の元素間の結合が弱く、したがって、ＺｒやＢｉが前記第２の部位１４ｂ側により拡散し易くなるからである。
【００４９】
このようにして形成されることにより、下部電極１２上を覆う第２の部位１４ｂとこれらの間に位置する第１の部位１４ａとは、前述したようにそれぞれの誘電率の比が、例えば１０：１程度となり、下部電極１２上を覆う第２の部位１４ｂの方が一桁大きな値となる。したがって、還元層１１ａ（結晶化抑制層１１）に接している第１の部位１４ａは、下部電極１２上を覆う第２の部位１４ｂに比べ、強誘電体膜としての特性が格段に劣るものとなるのである。
【００５０】
その後、前記強誘電体層１４上にＰｔからなる第２導電層（図示せず）を２００ｎｍの厚さに成膜し、続いて前記下部電極１２を形成した手法と同様にして、該下部電極１２と交差するようにライン状にパターニングし、図２に示したように上部電極１６を形成する。なお、このようにして上部電極１６を形成した後、必要に応じて、前記各工程での上部電極成膜プロセスやエッチングによるダメージを回復するため、アニール処理を行ってもよい。このアニール処理としては、例えば、酸素雰囲気中にて６５０℃で１０分の条件で行う、ＲＴＡを採用することができる。
【００５１】
このような工程により、本発明に係る強誘電体キャパシタを形成し、強誘電体メモリ１５を得る。また、このように強誘電体メモリ１５を形成した後、水素バリア層や各種配線を公知の手法で形成し、さらに周辺回路部２００を形成することにより、図１に示したようなクロスポイント型のメモリセルアレイ１００を備えた強誘電体メモリ装置１０００を得る。
【００５２】
このようにして得られた強誘電体メモリ１５にあっては、下部電極１２間に位置する還元層１１ａ（結晶化抑制層１１）に接している第１の部位１４ａが、下部電極１２上を覆う第２の部位１４ｂに比べ、誘電率が例えば１／１０となるので、この第１の部位１４ａが隣り合うキャパシタ間にて電場をシールドする機能を発揮する。したがって、下部電極１２の側壁面からの電界がこの誘電率が低い第１の部位１４ａにかかることにより、下部電極１２の側壁面からの電界の影響が抑えられることから、強誘電体キャパシタのヒステリシスループの角型性が向上し、さらにはクロストークも防止される。よって、この強誘電体メモリ１５はその特性向上が図られ、信頼性が向上したものとなる。
【００５３】
また、特に強誘電体材料としてＮｂを含んでなるＰＺＴＮを用いているので、得られた強誘電体層１４における部位１４ｂは、例えばＰｂ（Ｚｒ、Ｔｉ）Ｏ３（ＰＺＴ）に比べ、より良好な強誘電体特性を有するものとなり、したがって強誘電体メモリ１５自体がより良好なものとなる。
【００５４】
また、このような強誘電体メモリ１５をマトリクス状に配列してなる強誘電体メモリ装置１０００にあっては、セルトランジスタを形成することなく、強誘電体キャパシタのみを用いた強誘電体メモリからなる単純マトリクス型のメモリ装置となることから、非常に簡単な構造で高い集積度が得られる。
【００５５】
なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない限り、種々の変更が可能である。例えば、前記実施形態では、結晶化抑制層１１の表層部をオーバエッチングし、あるいは表面処理としてのドライエッチングをすることで、還元層１１ａを形成したが、本発明はこれに限定されることなく、結晶化抑制層１１を還元処理することなく、そのままで結晶化抑制層として機能させることもできる。
【００５６】
また、前記実施形態では、本発明の強誘電体メモリ装置として、本発明の強誘電体メモリをマトリクス状に配列したメモリセルアレイ１００を備えてなる構成としたが、本発明はこれに限定されることなく、従来公知の１Ｔ１Ｃ型や２Ｔ２Ｃ型などの強誘電体メモリ装置にも適用可能である。
【００５７】
特に、本発明の強誘電体メモリ装置を、例えば１Ｔ１Ｃ型に適用した場合に、結晶化抑制層層１１を、図５に示すように下部電極１２の形成に先立ってパターニングしておき、下部電極１２間に露出する位置に選択的に配置しておくのが好ましい。このように下部電極１２間にのみ結晶化抑制層１１を形成することにより、例えば基体１０に形成したＴＦＴ（薄膜トランジスタ）（図示せず）と下部電極１２との間にコンタクトホール１９を形成した場合に、このコンタクトホール１９内のプラグ２０は金属酸化物からなる結晶化抑制層層１１に直接接することがなく、したがって金属酸化物に接することにより酸化することが防止される。
【００５８】
次に、前記の強誘電体メモリ、あるいは前記の強誘電体メモリ装置を構成要素として備えた電子機器の一例を説明する。
図６は、このような電子機器の一例としての携帯電話を示す斜視図であり、図６中符号１００１は携帯電話である。
この携帯電話１００１（電子機器）は、前記の強誘電体メモリあるいは強誘電体メモリ装置を備えているので、特にメモリ特性について良好なものとなり、その信頼性が高いものとなる。
【００５９】
また、他の電子機器の例として、パーソナルコンピュータ、液晶装置、電子手帳、ページャ、ＰＯＳ端末、ＩＣカード、ミニディスクプレーヤ、液晶プロジェクタ、およびエンジニアリング・ワークステーション（ＥＷＳ）、ワードプロセッサ、テレビ、ビューファイダ型またはモニタ直視型のビデオテープレコーダ、電子卓上計算機、カーナビゲーション装置、タッチパネルを備えた装置、時計、ゲーム機器、電気泳動装置など、様々なものに適用することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の強誘電体メモリ装置の一実施形態を示す図である。
【図２】本発明の強誘電体メモリの一実施形態の概略構成を示す側断面図である。
【図３】（ａ）〜（ｃ）は強誘電体メモリの製造工程を説明するための図である。
【図４】（ａ）、（ｂ）は強誘電体メモリの製造工程を説明するための図である。
【図５】本発明の強誘電体メモリの別の実施形態の概略構成を示す側断面図である。
【図６】電子機器の一例を示す斜視図である。
【図７】従来の強誘電体メモリにおける課題を説明するための模式図である。
【符号の説明】
【００６１】
１０…基体、１１…結晶化抑制層、１１ａ…還元層、１２…下部電極、１４…強誘電体層、１４ａ…第１の部位、１４ｂ…第２の部位、１４ｃ…ゾルゲル層、１５…強誘電体メモリ、１６…上部電極、１００…メモリセル、１０００…強誘電体メモリ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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