(57)【要約】  【課題】  低コストで検知感度の向上を図ることができる静電容量型センサを提供すること。  【解決手段】  シリコンマイク素子２０は、シリコン支持基板２１と、シリコン支持基板２１上に形成された酸化シリコン層２２と、酸化シリコン層２２上に形成された可動電極板２３と、シリコン支持基板２１上に設けられた支持部に支持されたバックプレート２５と、可動電極板２３に設けられた第１電極２６と、バックプレート２５に設けられた第２電極２７とを有し、可動電極板２３は、犠牲層２４を介してバックプレート２５と対向配置され、音波の強さに応じて振動するダイアフラム２３ａを備え、支持部は、酸化シリコン層２２、研磨ストッパ３６及び犠牲層２４とを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板と、前記基板上に形成された第１絶縁層と、前記第１絶縁層上に形成された可動電極板と、前記可動電極板から所定の間隔をおいて対向配置された固定電極板と、前記基板上に設けられ前記固定電極板を支持する支持部とを備え、
前記支持部は、前記第１絶縁層と、前記所定の間隔を設定する第２絶縁層と、前記可動電極板と同一の厚さで前記第１絶縁層上に形成された第３絶縁層とを含むことを特徴とする静電容量型センサ。
【請求項２】
前記可動電極板、前記第１絶縁層及び前記基板は、それぞれ、ＳＯＩ基板のシリコン活性層、絶縁層及びシリコン支持基板によって形成されることを特徴とする請求項１に記載の静電容量型センサ。
【請求項３】
前記シリコン活性層の不純物濃度は、１０１８ｃｍ−３以下であることを特徴とする請求項２に記載の静電容量型センサ。
【請求項４】
前記可動電極板は、ダイアフラム、カンチレバー及びバネにより支持された可動板のうちの少なくとも一つであることを特徴とする請求項１から請求項３までのいずれか１項に記載の静電容量型センサ。
【請求項５】
請求項１から請求項４までのいずれか１項に記載の静電容量型センサを備え、入力された音波の強度に応じて前記可動電極板を振動させ、前記可動電極板と前記固定電極板との間の静電容量の変化に基づいて前記音波を電気信号に変換することを特徴とするマイクロホン装置。
【請求項６】
基板上に絶縁層と半導体層とが順次積層された積層基板の前記半導体層に開口部を有する絶縁膜を形成する工程と、前記開口部内の前記半導体層を除去し前記半導体層の研磨寸法を設定するための研磨ストッパ層を前記絶縁層上に形成する工程と、前記半導体層の厚さが前記研磨ストッパ層の厚さと一致するまで前記半導体層を研磨して可動電極板を形成する工程とを含むことを特徴とする静電容量型センサの製造方法。
【請求項７】
第１基板上に絶縁層と半導体層とが順次積層された積層基板の前記半導体層に第１開口部を有する第１絶縁膜を形成する工程と、前記第１開口部内の前記半導体層を除去し前記半導体層の研磨寸法を設定するための研磨ストッパ層を前記絶縁層上に形成する工程と、前記半導体層の厚さが前記研磨ストッパ層の厚さと一致するまで前記半導体層を研磨して可動電極板を形成する工程と、前記可動電極板上に犠牲層を形成する工程と、前記犠牲層上に第２基板を貼り合わせる工程と、前記第１基板上に第２開口部を有する第２絶縁膜を形成する工程と、前記第２基板上に第３開口部を有する第３絶縁膜を形成する工程と、前記第２開口部内の前記第１基板を除去する工程と、前記第３開口部内の前記第２基板を除去して固定電極板を形成する工程と、前記固定電極板を支持する支持部を前記第１基板上に形成する工程とを含むことを特徴とする静電容量型センサの製造方法。
【請求項８】
前記支持部を形成する工程において、前記支持部を形成する範囲とは異なる範囲に存在する前記犠牲層、前記第２絶縁膜、前記第３絶縁膜及び前記第１基板上の絶縁層を同時に除去することを特徴とする請求項７に記載の静電容量型センサの製造方法。
【請求項９】
前記支持部を形成する工程において、気孔及びスリットのいずれかを前記可動電極板に形成することを特徴とする請求項７又は請求項８に記載の静電容量型センサの製造方法。
【請求項１０】
前記支持部を形成する工程において、スクライブラインを前記第１基板上に形成することを特徴とする請求項７から請求項９までのいずれか１項に記載の静電容量型センサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電容量の変化量を検知して動作する静電容量型センサ及びその製造方法に関する。
【背景技術】
【０００２】
従来、シリコンを主材料として半導体微細加工技術により製造される静電容量型センサが知られている。この静電容量型センサには、静電容量の変化量を検知して動作する静電容量型マイクロホン、静電容量型圧力センサ、静電容量型加速度センサ等がある。これらのセンサは、音波や圧力、加速度等を受けて変形する可動電極板と、この可動電極板に対向配置されたバックプレートとを備えている。なお、可動電極板には、ダイアフラム（ｄｉａｐｈｒａｇｍ：振動膜）、カンチレバー（ｃａｎｔｉｌｅｖｅｒ：片持ち梁）又はバネにより支持された可動板等があり、以下の説明ではダイアフラムを例に挙げる。
【０００３】
具体的には、図４に示すように、従来の静電容量型センサ１は、シリコン基板２を母材として形成された、音波によって振動するダイアフラム３と、このダイアフラム３に対向配置されたバックプレート４とを備えている。ダイアフラム３及びバックプレート４は、絶縁層５をはさんでコンデンサを形成している。また、バックプレート４には、ダイアフラム３の振動のダンピングを制御するためのアコースティックホール４ａが形成されている。従来の静電容量型センサ１は、音波を受けてダイアフラム３が振動することにより生じるコンデンサの静電容量の変化に基づいて、音を電気信号に変換するようになっている。
【０００４】
次に、従来の静電容量型センサ１の製造方法について図５を参照して説明する。なお、通常は材料のシリコン基板から複数の静電容量型センサが一括して製造されるが、ここでは説明を簡略化するためシリコン基板から１個の静電容量型センサを製造する例を挙げて説明する。
【０００５】
はじめに、不純物濃度が１０１８ｃｍ−３以下のシリコン基板２の一方の面に固体拡散法やイオン注入法等により１０１９ｃｍ−３以上の高濃度ボロンドープ層１１を形成する。高濃度ボロンドープ層１１の厚さは、数μｍ以下であり、後にダイアフラムとなる（図５（ａ））。
【０００６】
次に、高濃度ボロンドープ層１１の上に、火炎加水分解反応により犠牲層となるＳｉ-Ｂ-Ｏガラス層１２を堆積し、その上に不純物濃度が１０１８ｃｍ−３以下の別のシリコン基板１３を重ねて高温下で貼り合わせる（図５（ｂ））。この方法は、ＳＯＤＩＣ(Ｓｏｏｔ  Ｄｅｐｏｓｉｔｅｄ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ)法として公知の技術である。
【０００７】
次いで、シリコン基板１３を１０μｍ〜数十μｍ程度の厚さに研磨した後、貼り合わせた基板両面に熱酸化法やＣＶＤ（化学気相成長）法等でエッチングマスクとなるシリコン酸化膜１４及び１５を形成し、公知のフォトリソグラフィ法とエッチング法を用いて開口部１４ａ及び１５ａを形成する（図５（ｃ））。
【０００８】
引き続き、ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）水溶液やＥＤＰ（エチレンジアミンピロカテコール）水溶液、水酸化カリウム水溶液等のシリコン異方性エッチング液を用いて開口部１４ａ及び１５ａからシリコン基板２及び１３をそれぞれエッチングする。シリコンの異方性エッチング液は、Ｓｉ-Ｂ-Ｏガラス層１２をエッチングしないため、シリコン基板１３のエッチングはＳｉ-Ｂ-Ｏガラス層１２で停止する。これにより、バックプレート４及びアコースティックホール４ａが形成される。
【０００９】
一方、シリコンの異方性エッチング液が高濃度ボロンドープ層１１をエッチングする速度は、高濃度にボロンをドープしていないシリコンをエッチングする速度より十分遅いため、シリコン基板２のエッチングは高濃度ボロンドープ層１１で停止する。この技術はボロンエッチストップ法として知られている（例えば、非特許文献１参照。）。これにより、ダイアフラム３が形成される（図５（ｄ））。
【００１０】
次に、フッ酸を主体とする水溶液等のエッチング液を用いてアコースティックホール４ａから犠牲層であるＳｉ-Ｂ-Ｏガラス層１２をエッチングして除去する。エッチング時間を制御することにより、バックプレートの支持部としての絶縁層５を残してエッチングを終了する。これにより、ダイアフラム３及びバックプレート４が空間的に分離される。また、この工程で同時にエッチングマスクであるシリコン酸化膜１４及び１５もエッチングされて除去される（図５（ｅ））。
【００１１】
さらに、例えば真空蒸着法により、バックプレート４及びダイアフラム３に、例えばアルミニウム膜で形成された電極膜６及び７をそれぞれ形成する（図５（ｆ））。
【００１２】
以上の工程で製造された従来の静電容量型センサ１は、引っ張り強度が極めて高く、弾性係数が大きい単結晶シリコンをダイアフラム３に用いているため、高い信頼性、広いダイナミックレンジ、広い周波数帯域等の優れた特徴を持っている。
【００１３】
また、静電容量型センサには、寄生容量が大きくなると検知感度が低下するという問題があり、寄生容量を小さくして感度の向上を図る提案がなされている（例えば、特許文献１参照。）。図６（ａ）に示すように、ダイアフラム３とバックプレート４との間の容量Ｃに対して、絶縁層５の容量Ｃｐが寄生容量となる。静電容量型センサの検知感度を向上させるには、Ｃの値に対するＣｐの値を小さくすることが効果的であり、特許文献１においては、図６（ｂ）に示すような構造が提案されている。すなわち、特許文献１に示された従来の静電容量型センサは、シリコン基板２に段差Ｈを形成し、検出部の容量Ｃを確保したまま絶縁層５の寄生容量Ｃｐを小さくすることによって、マイクロホンの感度の向上を図っている。
【００１４】
また、ダイアフラム３にスリットを設けることによって、検知感度の向上を図ることもできる（例えば、非特許文献２参照。）。また、ダイアフラム３で隔てられる空間の静圧を等しくする目的でダイアフラム３に気孔を設けることもある（例えば、非特許文献３参照。）。
【特許文献１】特開２００２−２７５９５号公報（第４−５頁、第５図）
【非特許文献１】Ｅ.Ｓｔｅｉｎｓｌａｎｄ他著「Ｂｏｒｏｎ  Ｅｔｃｈ−ｓｔｏｐ  ｉｎ  ＴＭＡＨ  ｓｏｌｕｔｉｏｎｓ」（Ｓｅｎｓｏｒｓ  ａｎｄ  Ａｃｔｕａｔｏｒｓ  Ａ、５４巻、１９９６年発行、Ｐ７２８）
【非特許文献２】Ｍｉａｏ他著「Ｄｅｓｉｇｎ  ｃｏｎｓｉｄｅｒａｔｉｏｎ  ｉｎ  ｍｉｃｒｏｍａｃｈｉｎｅｄ  ｓｉｌｉｃｏｎ  ｍｉｃｒｏｐｈｏｎｅ」（Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ  Ｊｏｕｒｎａｌ、３３巻、２００２年発行、Ｐ２１）
【非特許文献３】Ｒｏｍｂａｃｈ他著「Ｔｈｅ  ｆｉｒｓｔ  ｌｏｗ  ｖｏｌｔａｇｅ，ｌｏｗ  ｎｏｉｓｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｌｉｃｏｎ  ｍｉｃｒｏｐｈｏｎｅ，ｔｅｃｈｎｏｌｏｇｙ  ｄｅｖｅｌｏｐｍｅｎｔ  ａｎｄ  ｍｅａｓｕｒｅｍｅｎｔ  ｒｅｓｕｌｔｓ」（Ｓｅｎｓｏｒｓ  ａｎｄ  Ａｃｔｕａｔｏｒｓ  Ａ、９５巻、２００２年発行、Ｐ１９６）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、図４に示された従来の静電容量型センサ１は、ボロンが高濃度にドープされたシリコンでダイアフラム３を形成しているので、ダイアフラム３の内部に非常に強い引っ張り応力が生じ、検知感度が低下するという問題があった。
【００１６】
また、特許文献１に示された従来の静電容量型センサでは、寄生容量を小さくするための段差をシリコン基板に形成する工程を追加する必要があるので工数が増加し、また、この工程は難度が比較的高いので製造歩留が低下して製造コストが高くなるという問題があった。
【００１７】
また、ダイアフラムに気孔やスリットを形成する場合は、例えばダイアフラム上にレジストパターンを形成し、ドライエッチング法を用いて穿孔するという特別な工程を必要とするので、製造コストが高くなるという問題があり、さらに、ダイアフラムはシリコン基板の凹部に作られているので、レジストを塗布するために例えばスプレーコータのような特殊な設備を必要とするという問題があった。
【００１８】
本発明は、このような問題を解決するためになされたものであり、低コストで検知感度の向上を図ることができる静電容量型センサ及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１９】
本発明の静電容量型センサは、基板と、前記基板上に形成された第１絶縁層と、前記第１絶縁層上に形成された可動電極板と、前記可動電極板から所定の間隔をおいて対向配置された固定電極板と、前記基板上に設けられ前記固定電極板を支持する支持部とを備え、前記支持部は、前記第１絶縁層と、前記所定の間隔を設定する第２絶縁層と、前記可動電極板と同一の厚さで前記第１絶縁層上に形成された第３絶縁層とを含む構成を有している。
【００２０】
この構成により、本発明の静電容量型センサは、固定電極板が、第１絶縁層、第２絶縁層及び第３絶縁層で構成された支持部によって支持されるので、第２絶縁層のみで支持部が構成される従来の静電容量型センサに比べ、寄生容量を小さくすることができ、寄生容量を小さくするための従来の特別な工程を追加することなく、低コストで検知感度の向上を図ることができる。
【００２１】
また、本発明の静電容量型センサは、前記可動電極板、前記第１絶縁層及び前記基板が、それぞれ、ＳＯＩ基板のシリコン活性層、絶縁層及びシリコン支持基板によって形成される構成を有している。
【００２２】
この構成により、本発明の静電容量型センサは、汎用のＳＯＩ基板を材料として用いることができるので、シリコン活性層や絶縁層等を別途形成する工程が不要となり、低コスト化を図ることができる。
【００２３】
さらに、本発明の静電容量型センサは、前記シリコン活性層の不純物濃度が、１０１８ｃｍ−３以下である構成を有している。
【００２４】
この構成により、本発明の静電容量型センサは、可動電極板を形成するＳＯＩ基板のシリコン活性層が、不純物濃度１０１８ｃｍ-３以下の低濃度のシリコンであるので、可動電極板の内部応力を従来のものよりも小さくすることができ、検知感度の向上を図ることができる。
【００２５】
さらに、本発明の静電容量型センサは、前記可動電極板が、ダイアフラム、カンチレバー及びバネにより支持された可動板のうちの少なくとも一つである構成を有している。
【００２６】
この構成により、本発明の静電容量型センサは、可動電極板が、ダイアフラム、カンチレバー及びバネにより支持された可動板のうちの少なくとも一つである場合でも、固定電極板が、第１絶縁層、第２絶縁層及び第３絶縁層で構成された支持部によって支持されるので、第２絶縁層のみで支持部が構成される従来の静電容量型センサに比べ、寄生容量を小さくすることができ、寄生容量を小さくするための従来の特別な工程を追加することなく、低コストで検知感度の向上を図ることができる。
【００２７】
本発明のマイクロホン装置は、静電容量型センサを備え、入力された音波の強度に応じて前記可動電極板を振動させ、前記可動電極板と前記固定電極板との間の静電容量の変化に基づいて前記音波を電気信号に変換する構成を有している。
【００２８】
この構成により、本発明のマイクロホン装置は、寄生容量を小さくするための従来の特別な工程を追加することなく、低コストで検知感度の向上が図られた静電容量型センサを用いるので、低コストで入力感度の向上を図ることができる。
【００２９】
本発明の静電容量型センサの製造方法は、基板上に絶縁層と半導体層とが順次積層された積層基板の前記半導体層に開口部を有する絶縁膜を形成する工程と、前記開口部内の前記半導体層を除去し前記半導体層の研磨寸法を設定するための研磨ストッパ層を前記絶縁層上に形成する工程と、前記半導体層の厚さが前記研磨ストッパ層の厚さと一致するまで前記半導体層を研磨して可動電極板を形成する工程とを含む構成を有している。
【００３０】
この構成により、本発明の静電容量型センサの製造方法は、可動電極板が研磨ストッパ層の厚さを基準として形成される工程を含むので、従来の静電容量型センサの製造に用いられていたボロンエッチストップ法を廃止することができる。その結果、本発明の静電容量型センサの製造方法は、可動電極板の内部応力を従来のものよりも小さくすることができ、低コストで検知感度の向上を図ることができる。
【００３１】
また、本発明の静電容量型センサの製造方法は、第１基板上に絶縁層と半導体層とが順次積層された積層基板の前記半導体層に第１開口部を有する第１絶縁膜を形成する工程と、前記第１開口部内の前記半導体層を除去し前記半導体層の研磨寸法を設定するための研磨ストッパ層を前記絶縁層上に形成する工程と、前記半導体層の厚さが前記研磨ストッパ層の厚さと一致するまで前記半導体層を研磨して可動電極板を形成する工程と、前記可動電極板上に犠牲層を形成する工程と、前記犠牲層上に第２基板を貼り合わせる工程と、前記第１基板上に第２開口部を有する第２絶縁膜を形成する工程と、前記第２基板上に第３開口部を有する第３絶縁膜を形成する工程と、前記第２開口部内の前記第１基板を除去する工程と、前記第３開口部内の前記第２基板を除去して固定電極板を形成する工程と、前記固定電極板を支持する支持部を前記第１基板上に形成する工程とを含む構成を有している。
【００３２】
この構成により、本発明の静電容量型センサの製造方法は、第１基板上の絶縁層、犠牲層及び研磨ストッパ層で構成された支持部を形成する工程を含むので、犠牲層のみで支持部が構成される従来の静電容量型センサに比べ、寄生容量を小さくすることができ、寄生容量を小さくするための従来の特別な工程を追加することなく、低コストで検知感度の向上を図ることができる。
【００３３】
さらに、本発明の静電容量型センサの製造方法は、前記支持部を形成する工程において、前記支持部を形成する範囲とは異なる範囲に存在する前記犠牲層、前記第２絶縁膜、前記第３絶縁膜及び前記第１基板上の絶縁層を同時に除去する構成を有している。
【００３４】
この構成により、本発明の静電容量型センサの製造方法は、支持部を形成する工程において、支持部を構成する範囲の外部に存在する犠牲層、第２絶縁膜、第１基板上の絶縁層及び第３絶縁膜を同時に除去するので、犠牲層、第２絶縁膜、第３絶縁膜及び第１基板上の絶縁層をそれぞれ別個に除去するものよりも工数を削減することができ、低コストで検知感度の向上を図ることができる。
【００３５】
さらに、本発明の静電容量型センサの製造方法は、前記支持部を形成する工程において、気孔及びスリットのいずれかを前記可動電極板に形成する構成を有している。
【００３６】
この構成により、本発明の静電容量型センサの製造方法は、支持部を形成する工程において、気孔及びスリットのいずれかを可動電極板に形成するので、気孔及びスリットのいずれかを別個に形成するものよりも工数を削減することができ、低コストで検知感度の向上を図ることができる。
【００３７】
さらに、本発明の静電容量型センサの製造方法は、前記支持部を形成する工程において、スクライブラインを前記第１基板上に形成する構成を有している。
【００３８】
この構成により、本発明の静電容量型センサの製造方法は、支持部を形成する工程において、スクライブラインを第１基板上に形成するので、スクライブラインを別個に形成するものよりも工数を削減することができ、低コスト化が図れる。
ことができる。
【発明の効果】
【００３９】
本発明は、低コストで検知感度の向上を図ることができるという静電容量型センサ及びその製造方法を提供することができるものである。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施の形態について図面を用いて説明する。なお、本発明の静電容量型センサをシリコンマイク素子に適用する例を挙げて説明する。
【００４１】
まず、本実施の形態のシリコンマイク素子の構成について、図１を参照して説明する。
【００４２】
図１に示すように、本実施の形態のシリコンマイク素子２０は、例えばシリコン半導体で構成されるシリコン支持基板２１と、シリコン支持基板２１上に形成された酸化シリコン層２２と、酸化シリコン層２２上に形成された可動電極板２３と、可動電極板２３から所定の間隔をおいて対向配置されたバックプレート２５と、可動電極板２３に設けられた第１電極２６と、バックプレート２５に設けられた第２電極２７とを備えている。
【００４３】
可動電極板２３は、犠牲層２４を介してバックプレート２５と対向配置され、音波の強さに応じて振動するダイアフラム２３ａを備えている。可動電極板２３は、例えばシリコン半導体で構成され、犠牲層２４は、例えばＳｉ-Ｂ-Ｏガラス層で構成されている。
【００４４】
バックプレート２５は、例えばシリコン半導体で構成され、酸化シリコン層２２、研磨ストッパ３６及び犠牲層２４とに支えられてシリコン支持基板２１上に設けられている。
【００４５】
なお、酸化シリコン層２２、研磨ストッパ３６及び犠牲層２４は、本発明の支持部を構成し、以下「支持部」という。また、酸化シリコン層２２、犠牲層２４及び研磨ストッパ３６は、それぞれ、本発明の第１絶縁層、第２絶縁層及び第３絶縁層を構成している。また、バックプレート２５は、本発明の固定電極板を構成している。
【００４６】
次に、本実施の形態のシリコンマイク素子２０の製造方法について、図２及び図３を参照して説明する。なお、材料として、シリコン活性層、酸化シリコン層及びシリコン支持基板からなるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を使用する例を挙げて説明する。
【００４７】
まず、熱酸化法やＣＶＤ法によって、ＳＯＩ基板３０のシリコン活性層３３上にシリコン酸化膜３４を形成し、公知のフォトリソグラフィ法及びエッチング法を用いて、開口部３４ａを形成する（図２（ａ））。開口部３４ａは、バックプレート２５の支持部や、後述の気孔、スリット、スクライブライン等が形成される箇所に形成する。
【００４８】
ここで、ＳＯＩ基板３０は、シリコン支持基板２１と、酸化シリコン層２２と、シリコン活性層３３とから構成され、本発明の積層基板を構成している。シリコン支持基板２１は、厚さが例えば３００μｍ程度で、不純物濃度が１０１８ｃｍ-３以下の低濃度シリコンで形成されている。また、酸化シリコン層２２は、厚さが例えば１μｍ程度の酸化シリコンで形成されている。また、シリコン活性層３３は、厚さが５〜１０μｍ程度で、不純物濃度が１０１８ｃｍ-３以下の低濃度シリコンで形成されている。
【００４９】
次いで、公知のエッチング法によって、開口部３４ａからシリコン活性層３３をエッチングする。エッチングは、酸化シリコン層２２で停止する。続いて、例えばＣＶＤ法によって、シリコン酸化膜３５をシリコン活性層３３側に堆積する（図２（ｂ））。シリコン酸化膜３５は、後述するように可動電極板２３の厚さを設定するための研磨ストッパとなるので、可動電極板２３の所望の厚さ、例えば１〜５μｍ程度となるようシリコン酸化膜３５を堆積する。ＣＶＤ法では、堆積時間を管理することにより、容易かつ正確にシリコン酸化膜３５を所望の厚さで形成することができる。
【００５０】
引き続き、公知のフォトリソグラフィ法及びエッチング法を用いて、開口部３４ａの底部を残してシリコン酸化膜３４及び３５をエッチングして除去する。開口部３４ａに残ったシリコン酸化膜３５は、シリコン活性層３３を研磨して可動電極板２３を形成する際の研磨ストッパ３６となる（図２（ｃ））。
【００５１】
次いで、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、シリコン活性層３３の表面から研磨を行う。研磨ストッパ３６を構成するシリコン酸化膜は、シリコン活性層３３のシリコンに比べて研磨される速度が遅いので、シリコン活性層３３の厚さが研磨ストッパ３６の厚さと一致した時点で研磨を停止することができる。その結果、可動電極板２３及びダイアフラム２３ａが、所望の厚さで正確に形成されることになる（図２（ｄ））。なお、シリコン活性層３３の厚さと研磨ストッパ３６の厚さとの一致は、完全な一致に限定されるものではない。
【００５２】
続いて、シリコン活性層３３上に、火炎加水分解反応等により、犠牲層２４となるＳｉ-Ｂ-Ｏガラス層３７等を堆積し、さらに、ＳＯＤＩＣ法等により、不純物濃度が１０１８ｃｍ-３以下のシリコン基板３８を重ねて高温下で貼り合わせる（図２（ｅ））。
【００５３】
次いで、シリコン基板３８を１０μｍ〜数十μｍの厚さに研磨した後、基板両面に熱酸化法やＣＶＤ法等でエッチングマスクとなるシリコン酸化膜３９及び４０を形成し、公知のフォトリソグラフィ法及びエッチング法を用いて、開口部３９ａ及び４０ａを形成する（図３（ｆ））。
【００５４】
さらに、公知のエッチング法を用いて、開口部４０ａ及び３９ａからシリコン基板３８及びシリコン支持基板２１をそれぞれエッチングする。シリコン基板３８はＳｉ-Ｂ-Ｏガラス層３７でエッチングが停止し、シリコン基板３８にアコースティックホールが形成される。また、シリコン支持基板２１は酸化シリコン層２２でエッチングが停止する（図３（ｇ））。
【００５５】
次いで、公知のエッチング法を用いて、シリコン基板３８側及びシリコン支持基板２１側から、Ｓｉ-Ｂ-Ｏガラス層３７、研磨ストッパ３６、酸化シリコン層２２、シリコン酸化膜３９及び４０をエッチングする。これらは全てシリコンの酸化物なので、一度のエッチング工程でエッチングすることができる。その際、エッチング時間を管理することにより、ダイアフラム２３ａの支持部及びシリコン基板３８の支持部を残してエッチングを終了する。この結果、ダイアフラム２３ａ及びバックプレート２５が空間的に分離して形成され、同時に、気孔２３ｂ及びスクライブライン４１が形成される（図３（ｈ））。
【００５６】
そして、例えば真空蒸着法により、電極２６及び２７が、ぞれぞれ、可動電極板２３及びバックプレート２５に形成される。電極２６及び２７は、例えばアルミニウム膜で形成される。その後、例えばダイシングブレードでスクライブライン４１を切断して、シリコンマイク素子２０を得る（図３（ｉ））。
【００５７】
以上のように、本実施の形態のシリコンマイク素子２０によれば、シリコン活性層３３、酸化シリコン層２２及びシリコン支持基板２１からなるＳＯＩ基板３０を使用し、研磨ストッパ３６を併用する研磨法により、ダイアフラム２３ａの厚さを精度よく設定することができる構成としたので、従来のシリコンマイク素子の製造に用いられていたボロンエッチストップ法が不要となり、しかも、ダイアフラム２３ａを形成するＳＯＩ基板３０のシリコン活性層３３は、不純物濃度が１０１８ｃｍ-３以下の低濃度のシリコンであるため、ダイアフラム２３ａの内部応力を従来のものよりも小さくすることができ、低コストで検知感度の向上を図ることができる。
【００５８】
また、本実施の形態のシリコンマイク素子２０によれば、支持部以外の研磨ストッパ３６やシリコン酸化膜３９及び４０等をエッチングする工程（図３（ｈ）参照）で同時に気孔２３ｂ及びスクライブライン４１を形成するようにしたので、気孔２３ｂ及びスクライブライン４１を形成するための従来の特別な工程を追加することなく、従来のものよりも製造コストを低減することができる。
【００５９】
さらに、本実施の形態のシリコンマイク素子２０によれば、従来のシリコンマイク素子に比べ、バックプレート２５の支持部に研磨ストッパ３６及び酸化シリコン層２２を付加する構成としたので、寄生容量を小さくするための従来の特別な工程を追加することなく、寄生容量を小さくして検知感度を従来のものよりも高くすることができる。
【００６０】
例えば、図１において、犠牲層２４の厚さを５μｍ、ダイアフラム２３ａの厚さ（研磨ストッパ３６の厚さに同じ）を４μｍ、酸化シリコン層２２の厚さを１μｍとすると、従来のもののバックプレート２５の支持部の高さは犠牲層２４の厚さの５μｍであるが、本実施の形態のシリコンマイク素子２０では、バックプレート２５の支持部の高さは１０μｍとなり、従来のものよりも寄生容量を半分にすることができる。
【００６１】
なお、本実施の形態のシリコンマイク素子２０をマイクロホン装置に適用すれば、従来のものよりも低コストで入力感度の優れたマイクロホン装置を得ることができる。
【００６２】
また、前述の実施の形態において、ダイアフラムを有するシリコンマイク素子を例に挙げて説明したが、本発明はこれに限定されるものではなく、ダイアフラムやカンチレバー又はバネにより支持された可動板等を有し、静電容量の変化量を検知して動作する圧力センサや加速度センサ等においても同様の効果を得ることができる。
【００６３】
また、前述の実施の形態において、シリコン活性層、酸化シリコン層及びシリコン支持基板からなるＳＯＩ基板を用いる例を挙げて説明したが、本発明はこれに限定されるものではなく、例えばサファイア支持基板とシリコン活性層とで構成されたＳＯＩ基板を用いても同様の効果を得ることができる。
【図面の簡単な説明】
【００６４】
【図１】本実施の形態のシリコンマイク素子の構成図
【図２】（ａ）本実施の形態のシリコンマイク素子の製造方法の工程のうち、ＳＯＩ基板のシリコン活性層上にシリコン酸化膜及び開口部を形成した後のシリコンマイクの断面図  （ｂ）本実施の形態のシリコンマイク素子の製造方法の工程のうち、シリコン酸化膜を堆積した後のシリコンマイクの断面図  （ｃ）本実施の形態のシリコンマイク素子の製造方法の工程のうち、研磨ストッパを形成した後のシリコンマイクの断面図  （ｄ）本実施の形態のシリコンマイク素子の製造方法の工程のうち、シリコン活性層を研磨した後のシリコンマイクの断面図  （ｅ）本実施の形態のシリコンマイク素子の製造方法の工程のうち、犠牲層を堆積し、さらにシリコン基板を重ねて貼り合わせた後のシリコンマイクの断面図
【図３】（ｆ）本実施の形態のシリコンマイク素子の製造方法の工程のうち、シリコン酸化膜及び開口部を基板両面に形成した後のシリコンマイクの断面図  （ｇ）本実施の形態のシリコンマイク素子の製造方法の工程のうち、バックプレートを形成した後のシリコンマイクの断面図  （ｈ）本実施の形態のシリコンマイク素子の製造方法の工程のうち、支持部以外の研磨ストッパやシリコン酸化膜等を除去した後のシリコンマイクの断面図  （ｉ）本実施の形態のシリコンマイク素子の製造方法の工程のうち、スクライブラインを切断して基板からシリコンマイク素子を分割した後のシリコンマイクの断面図
【図４】従来のシリコンマイク素子の構成図
【図５】従来のシリコンマイク素子の製造工程の説明図
【図６】（ａ）従来のシリコンマイク素子における寄生容量の説明図  （ｂ）従来のシリコンマイク素子における寄生容量の低減構造を示す図
【符号の説明】
【００６５】
２０  シリコンマイク素子
２１  シリコン支持基板（第１基板）
２２  酸化シリコン層（第１絶縁層）
２３  可動電極板
２３ａ  ダイアフラム
２３ｂ  気孔
２４  犠牲層（第２絶縁層）
２５  バックプレート
２６、２７  電極
３０  ＳＯＩ基板（積層基板）
３３  シリコン活性層
３４  シリコン酸化膜（第１絶縁膜）
３４ａ  開口部（第１開口部）
３５  シリコン酸化膜
３６  研磨ストッパ（第３絶縁層）
３７  Ｓｉ-Ｂ-Ｏガラス層
３８  シリコン基板（第２基板）
３９  シリコン酸化膜（第２絶縁膜）
３９ａ  開口部（第２開口部）
４０  シリコン酸化膜（第３絶縁膜）
４０ａ  開口部（第３開口部）
４１  スクライブライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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