(57)【要約】【課題】  最終配線プロセス完了後でも例えばＳＲＡＭセル内の特定部分について位置を同定し、解析を行なうことが可能なダミーパターンを有する半導体チップを提供する。【解決手段】  最上層の導体配線層の少なくとも一部分に、化学機械研磨法により平坦化を行なう際に生じるディッシングを抑えるためのダミーパターンのみからなる領域を有しており、前記ダミーパターンは前記最上層の導体配線層よりも下層に位置する半導体素子の特定の位置を提示するようレイアウトされている。ダミーパターンを観察することで、半導体チップ内のＳＲＡＭの特定部分を観察することができる。【選択図】      図５
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【特許請求の範囲】
【請求項１】
最上層の導体配線層の少なくとも一部分に、化学機械研磨法により平坦化を行なう際に生じるディッシングを抑えるためのダミーパターンのみからなる領域を有している半導体チップであって、前記ダミーパターンは前記最上層の導体配線層よりも下層に位置する半導体素子の特定の位置を提示するようレイアウトされていることを特徴とする半導体チップ。
【請求項２】
前記半導体素子は、前記半導体チップ内において同一のパターンで繰り返し配置されていることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記半導体素子は、ＳＲＡＭを構成しているセルであることを特徴とする請求項１または２に記載の半導体チップ。
【請求項４】
前記ダミーパターンは前記セル一つに付き一つの形状で形成されており、各ダミーパターンは対応するセル内の半導体素子パターンが同一のセルについては同一形状に形成されていることを特徴とする請求項１〜３のいずれか一項に記載の半導体チップ。
【請求項５】
前記ダミーパターンは前記セルの向きが分かるような形状を有していることを特徴とする請求項１〜４のいずれか一項に記載の半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも一部分が半導体からなる半導体チップの最上層の導体膜に、下層に位置する半導体素子の特定の領域を同定するための情報を付与した、化学機械研磨法用のダミーパターンを形成する半導体チップに関する。
【背景技術】
【０００２】
半導体チップの製造工程では、層間絶縁膜の凸凹を解消し平坦化するために層間絶縁膜の上部表面をＣＭＰ（Chemical Mechanical Polishing:化学機械研磨）法により平坦化する工程が実施されている。ＣＭＰ法を用いた平坦化を実施するとき、下部構造における配線などの構造物の密度が均一であれば、層間絶縁膜の上部表面をより平坦化することができる。
【０００３】
そこで、層間絶縁膜の平坦性を向上させるため、下部構造として、配線などが存在しない領域にダミーパターンを形成し、下部構造における配線などの構造物の密度を均一化するという手法が採用されている。
【０００４】
従来、ダミーパターンを発生させる手段としては、ダミーパターン発生プログラムに配線パターンを入力したあと、配線パターンの粗密をプログラムにより自動的に処理し、構造物の密度を均一化するために必要となる領域にダミーパターンを生成する方法が用いられていた。
【０００５】
例えば、特許文献１では、ダミーパターンの配置を回路パターンの位置データに基づいて決定することで、ダミーパターンのレイアウトを最適化する方法が提案されていた。
【０００６】
また、特許文献２では、ＲＡＭ（Random Access Memory）のように繰り返しパターンが存在した場合、ＣＭＰのダミーパターンの一部に、ＲＡＭのパターン列に対し、ＲＡＭの位置を特定する目印パターンを形成する方法が知られていた。
【０００７】
【特許文献１】特開２００２−２０３９０５号公報（段落００４９〜００６６）
【特許文献２】特開平９−３０６９１０号公報（段落００１４〜００２１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に示されている、プログラムにより自動的に発生させたダミーパターンを入れる方法では、ダミーパターンの下層側にある半導体素子の位置を検出しにくくなるため、ダミーパターン形成後に不良解析を行なう場合、下層配線の不良位置等を同定することが困難になるという問題点があった。
【０００９】
また、特許文献２に示された手法で得られるダミーパターンでは、周期パターンの位置を同定することを可能としているが、ダミーパターンの形状の一部を変更することで各周期パターンの位置を同定させているため、このダミーパターンのみでは、半導体素子の位置情報をきめ細かく知ることが困難であるという問題点があった。さらに電子顕微鏡などを用いた高倍率での観察時では、ダミーパターンの形状の一部を変更したパターンが電子顕微鏡の視野から外れてしまい、半導体素子のレイアウトの調査をさらに困難とする問題点があった。また、特許文献１と特許文献２を組み合わせても、特許文献１に記載されているようにダミーパターンを機械的に発生させる限り、ダミーパターンより下層の配線不良位置などを同定する手段は見出すことは困難である。
【００１０】
そこで、本発明では、最終配線プロセス完了後でも例えばＳＲＡＭセル内の特定部分について位置を同定し、解析を行なうことが可能なダミーパターンを形成することを目的としている。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の半導体チップは、最上層の導体配線層の少なくとも一部分に、化学機械研磨法により平坦化を行なう際に生じるディッシングを抑えるためのダミーパターンのみからなる領域を有している半導体チップであって、前記ダミーパターンは前記最上層の導体配線層よりも下層に位置する半導体素子の特定の位置を提示するようレイアウトされていることを特徴とする。
【００１２】
この構成によれば、半導体チップの最上層の導体配線層に形成されたダミーパターンを調べることで、下層に位置している半導体素子の特定の領域を同定できる。そのため、不良解析などを効率的に行なうことが可能となる。また、ダミーパターンの特徴点と下層に位置する半導体素子の特徴点との間隔を小さくすることができるため、電子顕微鏡等、拡大倍率が高い観測手段を用いてもダミーパターンの特徴点と半導体素子の特徴点を同一の視野に納めることができるため、検索用の基準位置のみを半導体チップ上に形成する場合と比べ、より効率的に不良解析を行なうことが可能となる。
【００１３】
また、本発明の半導体チップは、前記半導体チップは、前記半導体素子は、前記半導体チップ内において同一のパターンで繰り返し配置されていることを特徴とする。
【００１４】
この構成によれば、同一のパターンが繰り返し敷き詰められている場合、ダミーパターンも下層の半導体素子に合わせて繰り返し敷き詰めていくことで、繰り返し形成されている半導体素子の特徴点や参照したい半導体素子の半導体チップ内での存在位置を同定することができる。そのため、最上層の導体配線層にランダムなダミーパターンを形成された物を観察する場合と比べ、より効率的に不良解析を行なうことができる。
【００１５】
また、本発明の半導体チップは、ＳＲＡＭを構成しているセルであることを特徴とする。
【００１６】
この構成によれば、同一のパターンが繰り返し敷き詰められているＳＲＡＭについて、前述したような効果が得られる。また、ＳＲＡＭは高い集積度を実現するため、極めて混みいった構造を取っている。混みいった構造に対して、シンプルなダミーパターンを用いて観察したい場所を分かりやすく示すことで、不良解析など、半導体チップをＦＩＢ（Focused Ion Beam；集積イオンビーム）を用いて観察する場合、観察個所の同定を容易に行うことができ、観察を容易かつ正確に行なうことができる。
【００１７】
また、本発明の半導体チップは、前記ダミーパターンは前記セル一つに付き一つの形状で形成されており、各ダミーパターンは対応するセル内の半導体素子パターンが同一のセルについては同一形状に形成されていることを特徴とする。
この構成によれば、ダミーパターンがセル一つに付き一つの形状で形成されており、かつ各ダミーパターンに対応するセル内の半導体素子パターンは同一のセルについては同一形状に形成されているため、各セルを解析する場合、同じ半導体素子パターンを持つものは同じダミーパターンでレイアウトされる。そのため、ダミーパターンと半導体素子パターンとの位置関係が対応するようにダミーパターンが形成される。従って、ダミーパターンを調べることで下層にある半導体素子パターンを容易に知ることができる。
【００１８】
また、本発明の半導体チップは、前記ダミーパターンは前記セルの向きが分かるような形状を有していることを特徴とする。
【００１９】
この構成によれば、不良解析を行なう場合、ダミーパターンを調査するとき、セルの向きを容易に知ることができ、より効率的にセルの位置関係を把握することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明について図面を参照して説明する。なお、本発明は、半導体チップの配線層の最上部に、ダミーパターンのみから成る層を持つ必要があることから、ＳＲＡＭ（Static Random Access Memory）を混載したシステムＬＳＩで、ＳＲＡＭを構成する層より上側に導体配線層を有し、かつＳＲＡＭパターンの上側に、ダミーパターンのみを有する構造を想定して説明する。図１は、ＳＲＡＭの等価回路図である。
【００２１】
ここで、ＳＲＡＭの構成について図１を用いて簡単に説明する。ＳＲＡＭセル１００は２個のインバータと２個の転送用のＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）で構成されている。ここで、インバータ１０１の入力を「高」にした場合、インバータ１０１の出力は「低」になっている。インバータ１０１の出力はインバータ１０２の入力に直接接続されているため「低」になっている。そのためインバータ１０２の出力は「高」になり、安定する。この回路は、転送用のＮＭＯＳ１０３及び転送用のＮＭＯＳ１０４トランジスタを通して外部からの書き込みが行なわれるまでこの状態を保つため、メモリとして機能する。
【００２２】
図２は、インバータ１０１の等価回路図である。ＮＭＯＳ２０１のゲートとＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）２０２のゲートは接続され、入力部２０３を形成している。またＮＭＯＳ２０１のドレインとＰＭＯＳ２０２のドレインは接続され、出力部２０４を形成している。
【００２３】
また、ＮＭＯＳ２０１のソースは電源の低電位側であるＶＳＳにつなげられ、ＰＭＯＳ２０２のソースは電源の高電位側であるＶＤＤにつなげられている。
【００２４】
ＰＭＯＳ入力部２０３に「高」の電位を与えると、ＮＭＯＳ２０１のゲートの電位は「高」となり、ＮＭＯＳ２０１は導通状態となる。一方ＰＭＯＳ２０２は、ゲートの電位が「高」であるため、ＰＭＯＳ２０２は非導通状態となる。従って、出力部２０４の電位は「低」となり入力された「高」の電位を反転した出力が得られる。
【００２５】
また、入力部２０３に「低」の電位を与えると、ＮＭＯＳ２０１のゲートの電位は「低」となり、ＮＭＯＳ２０１は非導通状態となる。一方ＰＭＯＳ２０２は、ゲートの電位が「低」であるため、ＰＭＯＳ２０２は導通状態となる。従って、出力部２０４の電位は「高」となり入力された「低」の電位を反転した出力が得られるため、この回路はインバータとなる。
【００２６】
図３は、全てＭＯＳレベルの半導体素子で記述したＳＲＡＭの等価回路図である。ＮＭＯＳ３０１とＰＭＯＳ３０２で形成されるインバータは図１におけるインバータ１０１に対応している。また、ＮＭＯＳ３０３、ＰＭＯＳ３０４で形成されるインバータは図１におけるインバータ１０２に対応している。本実施形態で用いられているＳＲＡＭは、このように計６個のトランジスタを用いることで一つのＳＲＡＭセル１００が形成されている。
【００２７】
図４は、図３で示された等価回路を半導体チップ上で実現するためのレイアウト図である。ＭＯＳの等価回路と各領域を区別するためのハッチングを重ねると図面が見にくくなるため、図４では各領域を示すハッチングは省略して記している。また、後述する、経験的に問題を生じやすいコンタクト領域４１４、４１５、４１６、４１７はハッチングをつけて図４に重ねて記載している。
【００２８】
ＳＲＡＭを搭載した半導体チップ４００上に、ＳＲＡＭセル１００が形成されている。ＳＲＡＭは、この単位セルパターンを半導体チップ内で縦横に繰り返された形で配置されている。
【００２９】
左右逆のΓ型に形成されたＮＭＯＳ用チャネル領域４０１にポリシリコン領域４０５とでＮＭＯＳ３０１が形成されている。同様にＰＭＯＳチャネル領域４０３とポリシリコン領域４０５とでＰＭＯＳ３０２が形成されている。また、ＮＭＯＳ３０１のゲートとＰＭＯＳ３０２のゲートは、ポリシリコン領域４０５により接続されている。
【００３０】
同様に、Γ型に形成されたＮＭＯＳ用チャネル領域４０２とポリシリコン領域４０６とでＮＭＯＳ３０３、ＰＭＯＳ用チャネル領域４０４とポリシリコン領域４０６とでＰＭＯＳ３０４が形成されている。
【００３１】
また、ＮＭＯＳ３０３のゲートとＰＭＯＳ３０４のゲートはポリシリコン領域４０６で接続されている。そして、ＮＭＯＳ用チャネル領域４０１とポリシリコン領域４０７とでＮＭＯＳ３０５が形成されている。ＮＭＯＳ３０５のソース部分は、ＮＭＯＳチャネル領域４０１を介してＮＭＯＳ３０１のドレイン部分と接続されている。
【００３２】
同様に、ＮＭＯＳ用チャネル領域４０２とポリシリコン領域４０７とでＮＭＯＳ３０６が形成されている。ＮＭＯＳ３０６のソース部分はＮＭＯＳ３０３のドレイン部分と接続されている。また、ＮＭＯＳ３０５のゲートとＮＭＯＳ３０６のゲートはポリシリコン領域４０７により接続されている。
【００３３】
なお、ポリシリコン配線層のみでは接続しきれない部分については、コンタクト領域を介してポリシリコン配線層の上部に形成される金属配線層を用いて接続される。ＮＭＯＳ３０１のドレイン４１０と、ＰＭＯＳ３０２のドレイン４０８、ＮＭＯＳ３０３のゲート４０９はコンタクト領域を介して、ポリシリコン配線層上部に形成される金属配線層を通して電気的に接続される。同様にしてＮＭＯＳ３０３のドレイン４１２と、ＰＭＯＳ３０４のドレイン４１１、ＮＭＯＳ３０１のゲート４１３もコンタクト領域を介してポリシリコン配線層よりも上側にある金属配線層を介して電気的に接続されている。
【００３４】
次に、ＳＲＡＭで問題を起こしやすい場所について、再び図４を用いて説明する。
【００３５】
（Ａ）Ｎチャネル領域４０１と交わる部分のポリシリコン領域４０５の寸法はＮＭＯＳ３０１のゲート長を決める要素となるため、太すぎると動作速度が遅くなり、細すぎると消費電流が増えるという問題が発生する。
【００３６】
（Ｂ）Ｐチャネル領域４０３と交わる部分のポリシリコン領域４０５の寸法はＰＭＯＳ３０２のゲート長を決める要素となり、太すぎると動作速度が遅くなり、細すぎると消費電流が増えるという問題が発生する。
【００３７】
以下、同様の問題を発生させる加工寸法の不具合を与える部分の寸法として、
（Ｃ）Ｎチャネル領域４０２とポリシリコン領域４０６と交わる部分の寸法。
【００３８】
（Ｄ）Ｐチャネル領域４０４とポリシリコン領域４０６と交わる部分の寸法。
【００３９】
（Ｅ）Ｎチャネル領域４０１とポリシリコン領域４０７と交わる部分の寸法。
【００４０】
（Ｆ）Ｎチャネル領域４０２とポリシリコン領域４０７と交わる部分の寸法。
【００４１】
都合６個分のトランジスタのゲート長に関する寸法が、ＳＲＡＭを動作させる場合に重要な要素となる。
【００４２】
また、コンタクト領域に問題が生じると、ＳＲＡＭの動作に不良が生じる。ＳＲＡＭパターン中にコンタクト領域は多数あるが、経験的に問題を起こしやすいコンタクト領域は
（Ｇ）ＰＭＯＳ３０２のソースに電源電位を伝えるコンタクト領域４１４。
【００４３】
（Ｈ）ＮＭＯＳ３０１のソースに接地電位を与えるコンタクト領域４１５。
【００４４】
（Ｉ）ＮＭＯＳ３０５から信号を取り出すコンタクト領域４１６。
【００４５】
（Ｊ）ＮＭＯＳ３０６から信号を取り出すコンタクト領域４１７が挙げられる。
【００４６】
次に、ダミーパターンの形状と、ダミーパターンにより同定されるＳＲＡＭのパターンとの対応について説明する。図５は、ＳＲＡＭ領域の最上部金属層に形成されたダミーパターンと、図４に示されたＳＲＡＭのパターンとを重ねて描いた図である。なお、図５では、重ね書きしていたＭＯＳの等価回路図を省略し、各領域をハッチングして記載している。ダミーパターン５０１は、点線で囲まれた単位ＳＲＡＭセルに重ねられるように形成され、経験的に問題を起こしやすい半導体素子の位置を同定するためのパターンとなっている。
【００４７】
また、ダミーパターン５０１は、最上層の導体膜を成膜した後、フォトレジストを塗布し、露光マスク上に形成された、十字状のダミーパターンをマスクパターンとして有する露光マスクを用いて露光し、通常のフォトリソグラフ行程を用いて形成されている。また、ＳＲＡＭのパターン寸法を測定する技術としては、以下の全ての観察に対してＦＩＢ（Focused Ion Beam；集束イオンビーム）法により該当する場所近傍を削り取り下層のパターンを掘り出して測定する方法を用いている。なお、図５では説明のため、ＳＲＡＭのセル部分が見えているように描いているが、実際の半導体チップでは、ＳＲＡＭのセル上に形成されている絶縁膜や配線層などにより隠れてしまい、略十字型のパターン以外は見ることができない。
【００４８】
ダミーパターン５０１の形状は、セルとの対応で、下側が空いた十字状に形成されている。そのため、単位ＳＲＡＭセルの上下の向きをダミーパターン５０１から読み取ることができる。
【００４９】
（Ａ）Ｎチャネル領域４０１と交わる部分のポリシリコン領域４０５の寸法は、十字状を成すダミーパターン５０１の左横棒状の領域下側に位置するため、ダミーパターン５０１を観察することで容易にその位置を同定することができる。
【００５０】
（Ｂ）Ｐチャネル領域４０３と交わる部分のポリシリコン領域４０５の寸法は十字状を成すダミーパターン５０１の横棒状の領域上側に位置するため、ダミーパターン５０１を観察することで容易にその位置を同定することができる。
【００５１】
（Ｃ）Ｎチャネル領域４０２と交わる部分のポリシリコン領域４０６の寸法は、十字状を成すダミーパターン５０１の右横棒状の領域下側に位置するため、ダミーパターン５０１を観察することで容易にその位置を同定することができる。
【００５２】
（Ｄ）Ｐチャネル領域４０４と交わる部分のポリシリコン領域４０６の寸法は、十字状を成すダミーパターン５０１の右横棒状の領域上側に位置するため、ダミーパターン５０１を観察することで容易にその位置を同定することができる。
【００５３】
（Ｅ）Ｎチャネル領域４０１と交わる部分のポリシリコン領域４０７の寸法は、十字状を成すダミーパターン５０１の縦棒状の領域左下側に位置するため、ダミーパターン５０１を観察することで容易にその位置を同定することができる。
【００５４】
（Ｆ）Ｎチャネル領域４０２と交わる部分ポリシリコン領域４０７の寸法は、十字状を成すダミーパターン５０１の縦棒状の領域右下側に位置するため、ダミーパターン５０１を観察することで容易にその位置を同定することができる。
【００５５】
（Ｇ）ＰＭＯＳ３０２のソースに電源電位を伝えるコンタクト領域４１４は、十字状を成すダミーパターン５０１の左横棒状の左辺と、縦棒状の上辺との交点に位置するため、ダミーパターン５０１を観察することで容易にその位置を同定することができる。
【００５６】
（Ｈ）ＮＭＯＳ３０１のソースに接地電位を与えるコンタクト領域４１５は、十字状を成すダミーパターン５０１の左横棒状の左辺下部に位置するため、ダミーパターン５０１を観察することで容易にその位置を同定することができる。
【００５７】
（Ｉ）ＮＭＯＳ３０５から信号を取り出すコンタクト領域４１６は、十字状を成すダミーパターン５０１の縦棒状の領域左下側に位置するため、ダミーパターン５０１を観察することで容易にその位置を同定することができる。
【００５８】
（Ｊ）ＮＭＯＳ３０６から信号を取り出すコンタクト領域４１７は、十字状を成すダミーパターン５０１の縦棒状の領域右下側に位置するため、ダミーパターン５０１を観察することで容易にその位置を同定することができる。
【００５９】
以上述べたように、複雑な形状を有するＳＲＡＭの解析を行なう際、このダミーパターンを形成することで、効率的に解析することが可能となる。
【００６０】
次に、ディッシングの抑制効果について、図６を用いて説明する。図６は、ＳＲＡＭのセル上に、絶縁膜などを介して形成された配線のダミーパターンを半導体チップ上に展開した正面図である。
【００６１】
ＳＲＡＭセル１００上に形成された配線層のダミーパターン６０２を、半導体チップ４００上に展開すると、半導体チップ４００上にダミーパターン６０２がほぼ均一な密度でパターン形成が成される。従って、パターンの粗密により生じるディッシングを生じることなくＣＭＰ法による平坦化が実現できている。
【００６２】
次に、本実施形態の効果について記述する。
【００６３】
（１）最上層の導体配線層に形成したダミーパターンを用いて下層に位置する半導体素子の特定の位置を提示することができたため、特定の位置に対してＦＩＢを用いて掘り下げていくことができ、不良解析にかかる負荷を低減することができる。
【００６４】
（２）半導体チップ内に単位セルが繰り返し配置されているものに、下層のゲート領域などと関連付けられたダミーパターンを導体層最上部に設けたため、導体層最上部に繰り返しのダミーパターンが形成された。そのため最上層の配線密度をほぼ一定に保つことができ、下層構造の同定が容易になったと同時に、ＣＭＰ実行時に優れた平坦性を得ることができる。
【００６５】
（３）単位セルあたりのセル面積を小さくするために複雑な配線パターンを用いているＳＲＡＭに対して、シンプルなダミーパターンでＳＲＡＭの特性に大きな影響を与える部分を指し示すことができるようになったため、ＳＲＡＭに対してあまり詳しい知識を持たなくても不良解析が行なえるようになる。
【００６６】
（４）ダミーパターンがセル一つに付き一つの形状で形成されており、かつ各ダミーパターンに対応するセル内の半導体素子パターンが同一のセルについては同一形状に形成されているため、どのセルに対しても同じ個所の解析を行なう際、各ダミーパターンで対応する位置を解析することで、不良解析等ができる。
【００６７】
（５）ダミーパターンの上下左右の向きが分かるようパターンを形成することで、電子顕微鏡等でダミーパターンを観測した際、どこに観察を望むパターンが存在するかが容易に判断できるようになった。
【００６８】
（変形例１）本実施形態で示しているダミーパターンは十字状の形状をなしているが、これはその他の形状のダミーパターンを用いても良く、下層にレイアウトされている半導体素子の特定の領域を同定できるパターンであれば良い。
【００６９】
（変形例２）本実施形態では、半導体基板を用いた例について説明したが、これはＳＯＩ（シリコン・オン・インシュレータ）やＴＦＴ（薄膜トランジスタ）や、化合物半導体を用いても良い。
【００７０】
（変形例３）本実施形態では、特にＳＲＡＭについて説明したが、これはＤＲＡＭや、ゲートアレイなど、種々のデバイスに用いられている半導体素子の特定の位置の同定に用いても良い。
【図面の簡単な説明】
【００７１】
【図１】ＳＲＡＭの等価回路図。
【図２】インバータの等価回路図。
【図３】ＭＯＳレベルの半導体素子で記述したＳＲＡＭの等価回路図。
【図４】等価回路を半導体チップ上で実現するためのレイアウト図。
【図５】ＳＲＡＭ領域の最上部金属層に形成されたダミーパターンと、ＳＲＡＭのパターンとを重ねて記述した図。
【図６】配線のダミーパターンを半導体チップ上に展開した正面図。
【符号の説明】
【００７２】
１００…ＳＲＡＭセル、１０１…インバータ、１０２…インバータ、１０３…転送用のＮＭＯＳ、１０４…転送用のＮＭＯＳ、２０１…ＮＭＯＳ、２０２…ＰＭＯＳ、２０３…入力部、２０４…出力部、３０１…ＮＭＯＳ、３０２…ＰＭＯＳ、３０３…ＮＭＯＳ、３０４…ＰＭＯＳ、４００…半導体チップ、４０１…ＮＭＯＳ用チャネル領域、４０２…ＮＭＯＳ用チャネル領域、４０３…ＰＭＯＳチャネル領域、４０４…ＰＭＯＳ用チャネル領域、４０５…ポリシリコン領域、４０６…ポリシリコン領域、４０７…ポリシリコン領域、４０８…ドレイン、４０９…ゲート、４１０…ドレイン、４１１…ドレイン、４１２…ドレイン、４１３…ゲート、４１４…コンタクト領域、４１５…コンタクト領域、４１６…コンタクト領域、４１７…コンタクト領域、５０１…ダミーパターン、６０２…ダミーパターン。
【図１】
2006108340.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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