(57)【要約】【課題】コンタクト間のショートが効果的に防止され、微細化に対応可能な半導体装置およびその製造方法を得る。【解決手段】半導体基板上に絶縁膜を介して複数の積層ゲート電極を形成するゲート電極形成工程と、前記積層ゲート電極の伸長方向の側面にサイドウォールを形成するサイドウォール形成工程と、前記半導体基板上に前記積層ゲート電極およびサイドウォールを覆う絶縁層を形成する絶縁層形成工程と、前記複数の積層ゲート電極間の前記絶縁層を選択的にエッチング除去してライン状のコンタクト用溝を形成するコンタクト用溝形成工程と、  前記コンタクト用溝に導電性材料を埋め込むことによりライン状のコンタクトプラグを形成するコンタクトプラグ形成工程と、前記コンタクトプラグをその長手方向で分断して、互いに電気的に分離されたコンタクトを形成するコンタクト形成工程と、を含む。【選択図】        図２
2006041398.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介して複数の積層ゲート電極を形成するゲート電極形成工程と、
前記積層ゲート電極の伸長方向の側面にサイドウォールを形成するサイドウォール形成工程と、
前記半導体基板上に前記積層ゲート電極およびサイドウォールを覆う絶縁層を形成する絶縁層形成工程と、
前記複数の積層ゲート電極間の前記絶縁層を選択的にエッチング除去してライン状のコンタクト用溝を形成するコンタクト用溝形成工程と、
前記コンタクト用溝に導電性材料を埋め込むことによりライン状のコンタクトプラグを形成するコンタクトプラグ形成工程と、
前記コンタクトプラグをその長手方向で分断して、互いに電気的に分離されたコンタクトを形成するコンタクト形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記コンタクトプラグ形成工程が、
前記コンタクト用溝の内面にバリアメタル膜を形成する工程と、
前記バリアメタル膜を形成した前記コンタクトプラグ用溝内に前記導電性材料を埋め込む工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記コンタクト形成工程が、
前記コンタクトプラグをその長手方向で分断する溝部を形成する工程と、
前記溝部内に絶縁性材料を埋め込むことにより絶縁層を形成する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記積層ゲート電極が、前記半導体基板側から順に該半導体基板上に積層形成されたゲート絶縁膜と、フローティングゲート膜と、容量絶縁膜と、コントロールゲート膜と、からなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
ソース／ドレイン領域を備えた半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成された積層ゲート電極と、
前記積層ゲート電極の伸長方向の側面に形成されたサイドウォールと、
前記半導体基板上および前記サイドウォール上に形成され、前記ソース／ドレイン領域と導通するバリアメタルと、
前記積層ゲート電極を覆う層間絶縁膜と、
前記バリアメタルで囲まれた領域に形成される導電性材料からなるコンタクトと、
前記積層ゲート電極の伸長方向において隣り合う前記コンタクトおよび前記バリアメタルを電気的に分断する絶縁層と、
を備えることを特徴とする半導体装置。
【請求項６】
前記積層ゲート電極が、前記半導体基板側から順に該半導体基板上に積層形成されたゲート絶縁膜と、フローティングゲート膜と、容量絶縁膜と、コントロールゲート膜と、からなることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、装置内の短絡、すなわちショート現象が低減された半導体装置およびその製造方法に関し、特に、半導体装置の微細化が進んでも装置内のコンタクトのショート現象の発生を低減可能な半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
たとえばＮＯＲ型フラッシュメモリなどに用いられる半導体装置のデバイス構造としては、ＬＩＣ（ローカルインターコネクト）構造と呼ばれる構造や、ＳＡＳ（セルフアラインソース）構造と呼ばれる構造がある。前者は、従来から用いられている構造であり、後者は近年、ＮＯＲ型フラッシュメモリなどの微細化、または多値化に伴い、ソース線抵抗の低減のために適用されている構造である。
【０００３】
上記のような構造の半導体装置においては、半導体装置の微細化に伴って配線やコンタクトホールのショートが発生しやすくなる。このような配線やコンタクトホールのショートを防止する技術としては、たとえば、各コンタクトホールのそれぞれを部分的に充填するように各コンタクトホールの底部にて第１の伝導層を形成し、各コンタクトホールの開口を縮小するために各コンタクトホールの内壁にそれぞれライナ層を形成した後、金属配線用溝を形成し、さらに各コンタクトホール内の第１の伝導層の上に第２の伝導層を形成することにより半導体装置を形成する技術が提案されている（たとえば、特許文献１参照）。
【０００４】
また、配線間のショートを防止する技術として、下層配線上に絶縁膜を形成し、この絶縁膜に下層配線上に位置する接続孔およびこの接続孔上に位置する配線用溝を形成し、接続孔の内側面にサイドウォールを形成した後、接続構内で露出している下層配線に逆スパッタ行い、さらに接続孔内および配線用溝内に上層配線を埋め込むことにより下層配線と電気的に接続された上層配線を形成することにより半導体装置を形成する技術が提案されている（たとえば、特許文献２参照）。
【０００５】
【特許文献１】特開２００３−６００２８号公報
【特許文献２】特開２００２−３５９２４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上述したような構造においては、半導体装置の微細化に伴ってゲート間スペースが狭くなる方向にある。そして、ゲート間スペースが狭くなると、該スペースに層間絶縁膜を形成する際に、層間絶縁膜材料の良好な埋め込みが困難な場合が生じ、ゲート間に形成された層間絶縁膜中に鬆が発生してしまう。
【０００７】
層間絶縁膜の形成後は、コンタクト形成のために写真製版、エッチングを行い、プラグ形成のために、たとえばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）やチタンシリサイド（ＴｉＳｉ2）などのバリアメタル、およびタングステン（Ｗ）などのコンタクトプラグ材を埋め込み、ＣＭＰ（Chemical Mechanical Polishing）やエッチバック等によりコンタクトプラグを形成する。ここで、上述したようにゲート間に形成された層間絶縁膜に鬆が発生した状態でこのような工程を実施すると、バリアメタルやプラグの材料が層間絶縁膜に発生した鬆に入り込み、この鬆中のバリアメタルやプラグの材料を介して異ノードの隣接するコンタクト同士のショートが発生してしまうという問題がある。
【０００８】
このようなコンタクトのショート現象は、半導体装置の微細化に伴ってゲート間スペースが狭くなるにつれてより発生しやすくなる。また、このようなコンタクトのショート現象は、ゲート間スペースとゲート高さのアスペクト比が大きく、異ノードコンタクト間距離の縮小が求められるＮＯＲ型フラッシュメモリなどに用いられる半導体装置において発生しやすい。
【０００９】
そして、従来の製造方法では、このコンタクトのショートを回避するためには、層間絶縁膜の埋め込み特性を向上させて、ゲート間スペースを完全に層間絶縁膜で埋めるしか方法がない。しかし、この埋め込み特性の向上が、半導体装置の微細化の律速となり、また半導体装置の製造歩留まり（良品率）を低下させる要因になるという問題がある。また、この問題は、上述した特許文献１や特許文献２に開示された技術では解決することができない。
【００１０】
本発明は、上記に鑑みてなされたものであって、コンタクト間のショートが効果的に防止され、微細化に対応可能な半導体装置およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置の製造方法は、半導体基板上に絶縁膜を介して複数の積層ゲート電極を形成するゲート電極形成工程と、積層ゲート電極の伸長方向の側面にサイドウォールを形成するサイドウォール形成工程と、半導体基板上に積層ゲート電極およびサイドウォールを覆う絶縁層を形成する絶縁層形成工程と、複数の積層ゲート電極間の絶縁層を選択的にエッチング除去してライン状のコンタクト用溝を形成するコンタクト用溝形成工程と、コンタクト用溝に導電性材料を埋め込むことによりライン状のコンタクトプラグを形成するコンタクトプラグ形成工程と、コンタクトプラグをその長手方向で分断して、互いに電気的に分離されたコンタクトを形成するコンタクト形成工程と、を含むことを特徴とする。
【００１２】
この発明によれば、積層ゲート電極間スペースにライン状のコンタクトプラグを形成し、該ライン状のコンタクトプラグをその長手方向で分断して、個々のコンタクトを形成する。このような製造方法によれば、異ノードの隣り合うコンタクトと互いに電気的に分離されたコンタクトが形成される。
【発明の効果】
【００１３】
この発明によれば、近接した異ノードコンタクト間の層間絶縁膜中に存在する鬆に起因したコンタクトショートを防止することが可能である。したがって、この発明によれば、半導体装置の製造においてコンタクト間のショートが効果的に防止され、さらなる微細化にも対応可能な半導体装置を効率的に得ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明にかかる半導体装置およびその製造方法の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、以下において示す図面は、説明の便宜上、各部材の縮尺が異なって記載されている場合がある。
【００１５】
実施の形態
以下においては、ゲート間スペースとゲート高さのアスペクト比が大きく、異ノードコンタクト間距離の縮小が求められるＮＯＲ型フラッシュメモリのメモリセルを例に説明する。図１は、ＮＯＲ型フラッシュメモリのアレイ構成を示す回路図である。このＮＯＲ型フラッシュメモリにおいては、ビット線（Ｂｉｔ  Ｌｉｎｅ：ＢＬ）に対して直角方向にワード線（Ｗｏｒｄ  Ｌｉｎｅ：ＷＬ）が走っており、その交点毎にセルが配置されている。また、各セルはそれぞれビット線、ワード線および信号線（Ｓｏｕｒｃｅ  Ｌｉｎｅ：ＳＬ）に接続されている。
【００１６】
このようなＮＯＲ型フラッシュメモリのセルを構成する半導体装置の構造を図２および図３に模式的に示す。なお、図３は図２の線分Ａ−Ａにおける断面図である。図２および図３に示すように、本実施の形態にかかる半導体装置は、所定距離を成してその表面内に形成されているソース／ドレイン領域１２を有するとともに表面上にトンネル絶縁膜（ゲート絶縁膜）１４が形成された基板１０と、基板１０上（トンネル絶縁膜１４上）に選択的に形成された積層ゲート電極２６と、を備える。トンネル絶縁膜１４は、たとえばシリコン酸化膜によりたとえば７ｎｍ〜１５ｎｍ程度の厚みで形成される。本実施の形態においては、トンネル絶縁膜の厚みは略１０ｎｍである。
【００１７】
積層ゲート電極２６は、基板１０側からフローティングゲート１６と、酸化膜と窒化膜と酸化膜とが積層された容量絶縁膜であるＯＮＯ絶縁膜１８と、ワード線（ＷＬ）としてのコントロールゲート２０と、ＷＬ低抵抗化のためのシリサイド層２２と、ゲートハードマスク２４と、がこの順で積層された積層ゲート電極２６を備える。フローティングゲート１６は、たとえばポリシリコンにより３０ｎｍ〜１５０ｎｍ程度の厚みで形成される。本実施の形態においては、フローティングゲート１６の厚みは略１００ｎｍである。
【００１８】
ＯＮＯ絶縁膜１８は、酸化膜と窒化膜と酸化膜との合計膜厚が１０ｎｍ〜２０ｎｍ程度とされ、本実施の形態においてはその膜厚は１５ｎｍである。コントロールゲート２０は、たとえばポリシリコンにより５０ｎｍ〜３００ｎｍ程度の厚みで形成される。本実施の形態においては、コントロールゲート２０の厚みは略１００ｎｍである。シリサイド層２２は、たとえばチタンシリサイド（ＴｉＳｉ2）やコバルトシリサイド（ＣｏＳｉ2）やタングステンシリサイド（ＷＳｉ2）などのシリサイドにより３０ｎｍ〜３００ｎｍ程度の厚みに形成される。本実施の形態においては、シリサイド層２２はタングステンシリサイド（ＷＳｉ2）からなり、その膜厚は略１００ｎｍである。
【００１９】
また、積層ゲート電極２６は、該積層ゲート電極２６の伸長方向における側面、すなわちＷＬ方向（図２における矢印Ｂの方向）のおける側面に形成された絶縁性材料からなるサイドウォール２８を更に有し、基板１０の表面上においてソース／ドレイン領域１２で挟まれる領域上に形成されている。ここではサイドウォール２８は、たとえば積層ゲート電極２６の側面およびトンネル絶縁膜１４に設けられた絶縁性材料であるシリコン窒化膜（ＳｉＮ膜）３０と、該シリコン窒化膜３０上に設けられた絶縁性材料であるシリコン酸化膜（ＳｉＯ2膜）３２の２層により構成されている。本実施の形態においては、サイドウォール２８の幅は略１００ｎｍである。また、積層ゲート電極２６は、サイドウォール２８により、後述するコンタクトから絶縁されている。
【００２０】
また、この半導体装置は、積層ゲート電極２６の表面を覆って基板１０上に形成された層間絶縁膜３４と、該層間絶縁膜３４の側面およびサイドウォール２８上を覆ってソース／ドレイン領域１２上に形成されたバリアメタル膜３６と、バリアメタル膜３６に囲まれた領域に形成され導電性材料からなり層間絶縁膜３４の上面３４ａからソース／ドレイン領域１２に導通するコンタクト３８と、ＷＬ方向（図２における矢印Ｂの方向）においてコンタクト３８を電気的に分離する層間絶縁層４０と、を備えている。層間絶縁層４０は、バリアメタル膜３６、コンタクト３８およびバリアメタル膜３６に隣接する層間絶縁膜３４の一部にまたがって形成されている。また、コンタクト３８は、その一部がソース／ドレイン領域１２に導通していれば良い。
【００２１】
以上のように構成された本実施の形態にかかる半導体装置においては、隣り合う異ノードのコンタクト３８が層間絶縁層４０により分断された構成とされている。これにより、この半導体装置ではコンタクト３８は、積層ゲート電極２６の伸長方向、すなわち図２における矢印Ｂの方向（ＷＬ方向）において確実に電気的に分離されており、積層ゲート電極２６の伸長方向、すなわち図２における矢印Ｂの方向（ＷＬ方向）において隣り合うコンタクト３８同士のショートが確実に防止されている。したがって、この半導体装置によれば、微細化に伴って積層ゲート電極間のスペースがより狭い構造となる場合においても、積層ゲート電極２６の伸長方向、すなわち図２における矢印Ｂの方向（ＷＬ方向）において隣り合うコンタクト３８同士のショートを確実に防止することができ、さらなる微細化に対応可能な半導体装置が実現されている。
【００２２】
つぎに、上記のように構成された本実施の形態にかかる半導体装置の製造方法について説明する。まず、積層ゲート電極２６を形成するために、図４に示すように半導体基板１０上にトンネル絶縁膜１４としてシリコン酸化膜をたとえば７ｎｍ〜１５ｎｍの膜厚で形成し、該トンネル絶縁膜１４上に図５に示すようにフローティングゲート１６となるポリシリコン膜１６′をたとえば３０ｎｍ〜１５０ｎｍの膜厚で形成する。つぎに、図６に示すようにＯＮＯ絶縁膜１８となる酸化膜と窒化膜と酸化膜との積層膜１８′をたとえば１０ｎｍ〜２０ｎｍの膜厚でポリシリコン膜１６′上に形成し、図７に示すようにコントロールゲート２０となるポリシリコン膜２０′をたとえば５０ｎｍ〜３００ｎｍの膜厚で該積層膜１８′上に形成する。
【００２３】
そして、図８に示すようにシリサイド層２２となるシリサイド膜２２′をたとえば３０ｎｍ〜３００ｎｍの厚みでＴｉＳｉ2やＣｏＳｉ2やＷＳｉ2などによりポリシリコン膜２０′上に形成し、さらに図９に示すようにゲートハードマスク２４となるハードマスク膜２４′としてＳｉＮ膜やＳｉＯ2膜などをたとえば３０ｎｍ〜３００ｎｍの膜厚で該シリサイド膜２２′上に形成する。ついで、ハードマスク膜２４′上に、図１０に示すように所定の積層ゲート電極パターンを得るためのレジストパターン５０を写真製版にて形成する。
【００２４】
つぎに、このレジストパターン５０をマスクとして、ハードマスク膜２４′、シリサイド膜２２′、ポリシリコン膜２０′、ＯＮＯ絶縁膜１８、およびポリシリコン膜１６′のエッチングを行う。これにより、図１１に示すように基板１０側からフローティングゲート１６と、ＯＮＯ絶縁膜１８と、コントロールゲート２０と、シリサイド層２２と、ゲートハードマスク２４と、がこの順で積層された積層ゲート電極２６が形成される。ここで、本実施の形態においては、層間絶縁膜の埋め込みアスペクト比は、
「（１０ｎｍ＋１００ｎｍ＋１５ｎｍ＋１００ｎｍ＋１００ｎｍ＋１５０ｎｍ）／（３００ｎｍ−１００ｎｍ×２）＝４．７５」
であり、アスペクト比の大きい状態となる。その後、得られた積層ゲート電極２６のパターンをマスクとして、半導体基板１０の表面にイオン注入することにより、図１２に示すようにソース／ドレイン領域１２を形成する。
【００２５】
つぎに、レジストパターン５０を除去し、積層ゲート電極２６およびソース／ドレイン領域１２を形成した半導体基板１０上に、積層ゲート電極２６を覆うようにして絶縁膜であるシリコン窒化膜（ＳｉＮ膜）をＣＶＤ法により堆積し、さらに該シリコン窒化膜を覆うように絶縁膜であるシリコン酸化膜（ＳｉＯ2膜）をＣＶＤ法により堆積し、その後全面エッチバックをおこなう。これにより、図１３に示すようにシリコン窒化膜（ＳｉＮ膜）３０とシリコン酸化膜（ＳｉＯ2膜）との２層により構成されたサイドウォール２８が形成される。
【００２６】
この後、図１４に示すように積層ゲート電極２６およびサイドウォール２８を覆うように絶縁性材料を堆積して、層間絶縁膜３４となる層間絶縁層３４′を全面的に形成する。このとき、積層ゲート電極間スペースと積層ゲート電極高さのアスペクト比が大きい場合には、常温ＣＶＤ法や高密度プラズマ（High Density Plasma：ＨＤＰ）ＣＶＤ法を用いて層間絶縁層３４′を形成しても積層ゲート電極間スペースを完全には埋め込むことができずに、図１４に示すように積層ゲート電極間スペースに鬆５２が発生する。この鬆５２の発生は、半導体装置の微細化に伴って積層ゲート電極間スペースが狭くなるにつれてより顕著となる。
【００２７】
また、積層ゲート電極２６の形成時のエッチング後に洗浄処理を行うが、この時、コントロールゲート２０となるポリシリコン膜２０′とシリサイド層２２となるシリサイド膜２２′とのエッチングレートの微妙な差や、ゲートハードマスク２４となるハードマスク膜２４′とシリサイド層２２となるシリサイド膜２２′とのエッチングレートの微妙な差により、図１５に示すようにシリサイド層２２の側面にくびれ形状が生じる場合がある。この場合は、後工程であるサイドウォール２８の形成においてもこのくびれ形状が影響してしまう。そして、形成されるサイドウォール２８は、シリサイド層２２の側面にくびれが生じたオーバーハング形状となり、これが層間絶縁層３４′の形成においてさらに不利に働き、図１５に示すようにより大きな鬆５３が形成されてしまう。
【００２８】
本実施の形態においては、このような鬆５２の発生を許容した通常の条件で層間絶縁層３４′を形成する。したがって、層間絶縁層３４′の形成後、積層ゲート電極間スペースには鬆５２が発生している。そして、この状態でＣＭＰを行い、図１６に示すように層間絶縁層３４′を平坦化する。
【００２９】
つぎに、隣り合う異ノードのコンタクトを図２における矢印Ｂの方向（ＷＬ方向）においてつなげたライン状のパターンのレジスト５４を図１７および図１８に示すように平坦化した層間絶縁層３４′上に写真製版により形成する。そして、このレジスト５４をマスクとして用いて層間絶縁層３４′のエッチングを行う。これにより、レジスト５４が形成されていない領域の積層ゲート電極間スペースに埋め込まれた層間絶縁層３４′は鬆５２とともにエッチングにより除去され、図１９および図２０に示すようにライン状のコンタクト用溝５５が形成される。このとき、トンネル絶縁膜１４はエッチングされ、後述するコンタクト３８とソース／ドレイン領域１２とが導通状態となるようにする。
【００３０】
この後、レジスト５４を除去し、半導体基板１０とコンタクトプラグとのホーミック接触のためのバリアメタル膜３６として、チタン膜（Ｔｉ膜）や窒化チタン膜（ＴｉＮ膜）、チタンシリサイド膜（ＴｉＳｉ2膜）、コバルトシリサイド膜（ＣｏＳｉ2膜）などを図２１に示すように層間絶縁層３４′およびサイドウォール２８を覆うように形成する。続いて、図２１に示すようにその上にコンタクトプラグ材料３８′として導電性材料、たとえばタングステン（Ｗ）を堆積してライン状のコンタクト用溝５５を埋め込む。そして、エッチバックやＣＭＰを用いて、層間絶縁層３４′の表面が露出するまでコンタクトプラグ材料３８′および層間絶縁層３４′上のバリアメタル膜３６を除去する。これにより、図２２および図２３に示すように層間絶縁膜３４およびライン状のコンタクト３８″が形成される。
【００３１】
つぎに、ライン状のコンタクト３８″を異ノード毎に積層ゲート電極２６の伸長方向、すなわち図２における矢印Ｂの方向（ＷＬ方向）において電気的に分離するために、図２４に示すようにライン状のコンタクト３８″を電気的に分離する所望の領域上に略円形状の開口部６２を有するパターンのレジスト６０を写真製版により形成する。このとき、開口部６２は、ライン状のコンタクト３８″を異ノード毎に確実に電気的に分離するために、分離位置におけるライン状のコンタクト３８″、バリアメタル膜３６および該バリアメタル膜３６に隣接する層間絶縁膜３４の一部を除去可能な大きさおよび形状に設けられる。そして、該レジスト６０をマスクとして用いてライン状のコンタクト３８″、バリアメタル膜３６および該バリアメタル膜３６のエッチングを行う。このとき、ライン状のコンタクト３８″のエッチングレートは、層間絶縁膜３４のエッチングレートよりも高くすることが好ましい。こうすることで、層間絶縁膜３４が過剰にエッチング除去されることを防ぐことができる。
【００３２】
エッチングの後、レジスト６０を除去すると、図２５に示すようにエッチングにより形成されたライン状のコンタクト３８″を、積層ゲート電極２６の伸長方向、すなわち図２における矢印Ｂの方向（ＷＬ方向）において分断する略円柱状の絶縁層ホール６４が形成されており、ライン状のコンタクト３８″が絶縁層ホール６４により分断されて、コンタクト３８が形成されている。そして、この状態でコンタクト３８および層間絶縁膜３４上に絶縁性材料を堆積し、絶縁層ホール６４を埋め込み、層間絶縁膜４０を形成する。この場合、ライン状のコンタクト３８″およびバリアメタル膜３６は絶縁層ホール６４を形成したことにより積層ゲート電極２６の伸長方向、すなわち図２における矢印Ｂの方向（ＷＬ方向）において電気的に分断されており、隣り合う異ノードごとに電気的に分離されているため、絶縁層ホール６４は完全に埋め込まれなくても構わない。また、層間絶縁層４０中に鬆を含んでいても構わない。
【００３３】
以上のようにして、図２６に示す半導体装置を製造することができる。なお、上記においては、レジスト６０の開口部６２を略円形状として略円柱状の絶縁層ホール６４を形成したが、絶縁層ホール６４の形状はこれに限定されるものではなく、たとえば図２７に示すように略角柱形状の絶縁層ホール４１を形成してもよい。
【００３４】
また、絶縁層ホール６４に絶縁性材料を埋め込んだ際にコンタクト３８上に形成された絶縁膜をＣＭＰやエッチバックにより除去してコンタクト３８の表面を露出させ、ビット線としてのメタル配線をＷＬ方向と直角方向に形成しても良い。そして、絶縁層ホール６４に絶縁性材料を埋め込んだ際にコンタクト３８上に形成された絶縁膜上にさらに絶縁性材料を堆積して他の絶縁膜を形成する。そして該他の絶縁膜をＣＭＰによる平坦化を行った後に、該他の絶縁膜中にコンタクト３８に電気的に接続するプラグを形成し、上記のビット線を該プラグに電気的に接続させて形成しても良い。
【００３５】
上述したように、本実施の形態にかかる半導体装置の製造方法においては、積層ゲート電極間スペースにライン状のコンタクト３８″を形成し、該ライン状のコンタクト３８″に絶縁層ホール６４を形成したのち該絶縁層ホール６４に絶縁性材料を埋め込んでコンタクト３８を形成することを特徴とする。
【００３６】
従来の半導体装置においては、微細化に伴う層間絶縁膜中の鬆の発生、およびこの鬆に起因したコンタクトのショートは、層間絶縁膜の埋め込み特性を向上させ、ゲート間スペースを完全に層間絶縁膜で埋めるしか対処法がなかった。そして、この埋め込み特性の向上は、半導体装置の製造の律速となり、また半導体装置の製造歩留まり（良品率）を低下させる要因になっていた。
【００３７】
しかしながら、本実施の形態にかかる半導体装置の製造方法によれば、積層ゲート電極間スペースにまずライン状のコンタクト３８″を形成し、該ライン状のコンタクト３８″を分断するように該ライン状のコンタクト３８″を厚み方向（基板１０と垂直方向）にトンネル絶縁膜１４まで達して貫通する絶縁層ホール６４を形成し、絶縁性材料によりこの絶縁層ホール６４を埋め込む。このような工程を経ることにより、層間絶縁層４０によりライン状のコンタクト３８″を積層ゲート電極２６の伸長方向、すなわち図２における矢印Ｂの方向（ＷＬ方向）において確実に電気的に分離して、異ノードの隣り合うコンタクトから電気的に分離されたコンタクト３８を形成することができる。
【００３８】
そして、積層ゲート電極間スペースに鬆が形成された場合においても、積層ゲート電極間スペースの鬆が絶縁層ホール６４を形成した際にライン状のコンタクト３８″の一部とともに取り除かれる。すなわち、積層ゲート電極間スペースに鬆が形成された場合においても、バリアメタルやコンタクトプラグの材料が鬆に入り込み、この鬆中のバリアメタルやコンタクトプラグの材料を介して異ノードの隣り合うコンタクト同士のショートが発生することがない。したがって、本実施の形態にかかる半導体装置の製造方法によれば、異ノードの隣接するコンタクト同士のショートを効果的に防止し、効率良く半導体装置を製造することが可能である。そして、微細化された半導体装置を効率良く、また製造歩留まり良く製造することができる。
【産業上の利用可能性】
【００３９】
以上のように、本発明にかかる半導体装置の製造方法は、微細化に対応可能な半導体装置の製造に有用であり、特に、ＮＯＲ型フラッシュメモリのメモリセルなどに用いられ、ゲート間スペースとゲート高さのアスペクト比が大きく、異ノードコンタクト間距離の縮小が求められる半導体装置の製造に適している。
【図面の簡単な説明】
【００４０】
【図１】ＮＯＲ型フラッシュメモリのアレイ構成を示す回路図である。
【図２】本発明の実施の形態にかかる半導体装置の構成を模式的に示した斜視図である。
【図３】図２の線分Ａ−Ａにおける断面図である。
【図４】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図１１】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図１２】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図１３】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図１４】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図１５】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図１６】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図１７】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図１８】本発明の実施の形態にかかる半導体装置の製造方法を説明する斜視図である。
【図１９】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図２０】本発明の実施の形態にかかる半導体装置の製造方法を説明する斜視図である。
【図２１】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図２２】本発明の実施の形態にかかる半導体装置の製造方法を説明する断面図である。
【図２３】本発明の実施の形態にかかる半導体装置の製造方法を説明する斜視図である。
【図２４】本発明の実施の形態にかかる半導体装置の製造方法を説明する斜視図である。
【図２５】本発明の実施の形態にかかる半導体装置の製造方法を説明する斜視図である。
【図２６】本発明の実施の形態にかかる半導体装置の製造方法を説明する斜視図である。
【図２７】本発明にかかる半導体装置の他の構成例を示す斜視図である。
【符号の説明】
【００４１】
１０  基板
１２  ソース／ドレイン領域
１４  トンネル絶縁膜
１６  フローティングゲート
１８  ＯＮＯ絶縁膜
２０  コントロールゲート
２２  シリサイド層
２４  ゲートハードマスク
２６  積層ゲート電極
２８  サイドウォール
３０  シリコン窒化膜（ＳｉＮ膜）
３２  シリコン酸化膜（ＳｉＯ2膜）
３４  層間絶縁膜
３６  バリアメタル膜
３８  コンタクト
３８′  コンタクトプラグ材料
３８″  ライン状のコンタクト
４０  層間絶縁膜
４１  絶縁層ホール
５４  レジスト
５５  コンタクト用溝
６０  レジスト
６２  開口部
６４  絶縁層ホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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