(57)【要約】【課題】  消費電力を抑えた、信頼性の高い半導体装置を提供する。【解決手段】  半導体基板１上に形成された種類の異なる第一トランジスタと第二トランジスタを少なくとも有し、第一トランジスタは、ＬＤＤ注入を行った後、アニール処理を行い、第二トランジスタはＬＤＤ注入を行った後、ソース／ドレイン注入前にアニール処理を行わず、ソース／ドレイン注入後にアニール処理することにより作成されている。第一トランジスタにおけるドレイン領域３１とＬＤＤ領域２０の境界からＬＤＤ領域２０とチャンネル領域４１の境界までの最短距離が、第二トランジスタにおけるドレイン領域３３とＬＤＤ領域２２の境界からＬＤＤ領域２２とチャンネル領域４３の境界までの最短距離よりも短い。【選択図】図１
2006108283.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン領域とＬＤＤ領域の境界から、ＬＤＤ領域とチャンネル領域の境界までの最短距離が異なる二種類以上のトランジスタを有する半導体装置。
【請求項２】
半導体基板上に形成された種類の異なる第一トランジスタと第二トランジスタを少なくとも有し、前記第一トランジスタは、ＬＤＤ注入を行った後、ソース／ドレイン注入前にアニール処理を行い、残りの第二トランジスタはＬＤＤ注入を行った後、ソース／ドレイン注入前にアニール処理を行わず、ソース／ドレイン注入後にアニール処理することにより作成された半導体装置。
【請求項３】
前記第一トランジスタにおけるドレイン領域とＬＤＤ領域の境界からＬＤＤ領域とチャンネル領域の境界までの最短距離が、前記第二トランジスタにおけるドレイン領域とＬＤＤ領域の境界からＬＤＤ領域とチャンネル領域の境界までの最短距離よりも短い請求項２に記載の半導体装置。
【請求項４】
前記第一トランジスタは低電圧動作のＮＭＯＳおよびＰＭＯＳトランジスタから構成され、前記第二トランジスタは高電圧動作のＮＭＯＳおよびＰＭＯＳトランジスタから構成されることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第一トランジスタは低電圧動作のＮＭＯＳトランジスタから構成され、前記第二トランジスタは低電圧動作のＰＭＯＳトランジスタと、高電圧動作のＮＭＯＳおよびＰＭＯＳトランジスタから構成されることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記第一トランジスタは低電圧動作のＰＭＯＳトランジスタから構成され、前記第二トランジスタは低電圧動作のＮＭＯＳトランジスタ、高電圧動作のＮＭＯＳおよびＰＭＯＳトランジスタから構成されることを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記第一トランジスタは低電圧動作のＮＭＯＳ、ＰＭＯＳトランジスタおよび高電圧動作のＮＭＯＳトランジスタから構成され、前記第二トランジスタは高電圧動作のＰＭＯＳトランジスタから構成されることを特徴とする請求項２に記載の半導体装置。
【請求項８】
前記第一トランジスタは低電圧動作のＮＭＯＳ、ＰＭＯＳトランジスタおよび高電圧動作のＰＭＯＳトランジスタから構成され、前記第二トランジスタは高電圧動作のＮＭＯＳトランジスタから構成されることを特徴とする請求項２に記載の半導体装置。
【請求項９】
ＬＤＤ構造を有する２種類以上の、少なくとも第一および第二トランジスタを有する半導体装置の製造方法であって、
前記第一トランジスタについてＬＤＤ領域を形成するためのＬＤＤ注入し、該ＬＤＤ注入後ソース／ドレイン注入前にアニールする第１工程と、
前記第二トランジスタについてＬＤＤ領域を形成するためのＬＤＤ注入し、該ＬＤＤ注入後ソース／ドレイン注入前にアニールしないで、前記第一トランジスタおよび第二トランジスタのゲートの側壁にサイドウォールを形成する第２工程と、
前記第一トランジスタおよび第二トランジスタのソース／ドレイン領域を形成するためのソース／ドレイン注入する第３工程と、
前記第一トランジスタおよび第二トランジスタの活性化アニール処理する第４工程と、を備えた半導体装置の製造方法。
【請求項１０】
前記第１工程におけるＬＤＤ注入後のアニール処理は、前記第４工程におけるソース／ドレイン注入後の活性化アニール処理よりも低温で行なわれる請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は一般に半導体装置に関するものであり、より特定的には、信頼性の高められたＬＤＤ(Lightly Doped Drain)構造を有する半導体装置に関する。この発明はまたそのような半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般的にＭＯＳトランジスタを有する半導体装置では、トランジスタの動作速度を高速化するため、あるいは消費電力を抑えるために低電圧動作するトランジスタと、半導体装置への外部からの供給電圧の互換性を従来製品と保つために高電圧動作するトランジスタを同一チップ内に保有している。
【０００３】
図９は、そのような半導体装置の従来の製造方法を示す断面図である。
【０００４】
まず図９（Ａ）に示すように、シリコン基板等の半導体基板１上に比較的膜厚が厚い絶縁膜２を形成する。
【０００５】
図９（Ｂ）に示すように、高電圧動作領域Ａ１上を覆うようにパターニングされたレジストパターン３を形成し、レジストパターン３をマスクとして絶縁膜２に対するエッチング処理を行い低電圧動作領域Ａ２上に形成された絶縁膜２を除去する。
【０００６】
その後、図９（Ｃ）に示すように、レジスト３を除去して、全面に比較的膜厚が薄い絶縁膜を形成することにより、低電圧動作領域Ａ２に絶縁膜４を形成するとともに、高電圧動作領域Ａ１の絶縁膜２の膜厚を若干増加させる。その後、全面に導電層５を堆積する。
【０００７】
そして、図９（Ｃ）と（Ｄ）に示すように、導電層５を選択的にエッチングし、高電圧動作領域Ａ１にゲート絶縁膜６１，ゲート電極６２を形成するとともに、低電圧動作領域Ａ２にゲート絶縁膜７１，ゲート電極７２を同時に形成する。この際、ゲート絶縁膜６１はゲート絶縁膜７１より膜厚が厚く形成され、ゲート電極６２はゲート電極７２よりゲート長が長く形成される。
【０００８】
次に、低電圧動作領域Ａ２を第１のレジスト（図示せず）で覆いながら、高電圧動作領域Ａ１のみに不純物イオン６４を注入して、ＬＤＤ領域の元になる不純物拡散領域６３を形成する第１のＬＤＤ注入処理を行い、高電圧動作領域Ａ１を第２のレジスト（図示せず）で覆いながら、低電圧動作領域Ａ２のみに不純物イオン７４を注入して、ＬＤＤ領域の元になる不純物拡散領域７３を形成する第２のＬＤＤ注入処理を行う。
【０００９】
このように、第１及び第２のＬＤＤ注入は別工程で行われ、通常、不純物拡散領域６３は不純物拡散領域７３よりも深く形成される。
【００１０】
図９（Ｅ）に示すように、下層，上層のサイドウォールとなる絶縁層（サイドウォール膜）を順次形成してエッチバックを行うことにより、高電圧動作領域Ａ１において、上層サイドウォール６５，下層サイドウォール６６からなるサイドウォールをゲート電極６２の側面に形成するとともに、低電圧動作領域Ａ２において、上層サイドウォール７５，下層サイドウォール７６からなるサイドウォールをゲート電極７２の側面に形成する。
【００１１】
その後、高電圧動作領域Ａ１ではゲート電極６２，上層サイドウォール６５及び下層サイドウォール６６をマスクとし、低電圧動作領域Ａ２ではゲート電極７２，上層サイドウォール７５及び下層サイドウォール７６をマスクとして、上方からの不純物イオンの注入を行ってソース／ドレイン領域形成処理を実行し、高電圧動作領域Ａ１にはソース／ドレイン領域６７とＬＤＤ領域６８（サイドウォール６５，６６下の不純物拡散領域６３）とを形成し、低電圧動作領域Ａ２にはソース／ドレイン領域７７とＬＤＤ領域７８（サイドウォール７５，７６下の不純物拡散領域７３）とを形成する。
【００１２】
これにより、高電圧動作領域Ａ１には、ゲート絶縁膜６１、ゲート電極６２、上層サイドウォール６５、下層サイドウォール６６、ソース／ドレイン領域６７、ＬＤＤ領域６８からなる高電圧用ＭＯＳトランジスタが形成され、低電圧動作領域Ａ２には、ゲート絶縁膜７１、ゲート電極７２、上層サイドウォール７５、下層サイドウォール７６、ソース／ドレイン領域７７、ＬＤＤ領域７８からなる低電圧用ＭＯＳトランジスタが形成される。
【００１３】
さてこのような高電圧用ＭＯＳトランジスタおよび低電圧用ＭＯＳトランジスタを備える半導体装置において、各々のトランジスタは動作電圧及び要求されるＯＮ電流・ＯＦＦ電流等を満足するようにゲート長、ゲート酸化膜厚、不純物分布等が最適になるように製造される。従来技術では、上述のようにゲート電極形成後に、ソース／ドレイン領域とチャンネル領域の境界の電界緩和するための不純物注入（ＬＤＤ注入）、及びさらに好ましくは短チャンネル効果を抑えるためのさらなる不純物注入（Ｈａｌｏ注入）を各々のトランジスタに最適な条件で行い、その後、ゲート電極側壁にサイドウォールを形成後に、ソース／ドレイン領域にＮＭＯＳにはＮ型不純物、ＰＭＯＳにはＰ型不純物を注入し、これら全ての不純物注入が完了した後、活性化アニールを行う。
【００１４】
しかしながら、このような従来技術では、トランジスタの高速化、あるいは低消費電力化のためにゲート長が短くなるに従って、ＬＤＤ領域に導入された不純物の増速拡散（ＴＥＤ：Transient Enhanced Diffusion）によるトランジスタの実効チャネル長の減少により、短チャンネル効果が起こり、閾値電圧の低下が起こるという問題が発生した。
【００１５】
これは、全ての不純物注入を行った後に活性化アニールを行っているためで、ソース／ドレイン／ゲート部を活性化するのに必要な高温アニールを行うと、ＬＤＤ領域の不純物が異常拡散してしまうためである。このＴＥＤを抑える方法として、ＬＤＤ注入後に低温でＲＴＡ（Rapid Thermal Annealing）処理することにより欠陥回復を行う方法が知られている（例えば特許文献１および２参照）。結晶欠陥回復のためのＲＴＡ処理を取り入れた製造工程の従来フローを図１０に示す。
【００１６】
まず、ステップＳ１で低電圧用ＮＭＯＳトランジスタに対するＬＤＤ注入処理を実行し、ステップＳ２で低電圧用ＰＭＯＳトランジスタに対するＬＤＤ注入処理を実行し、ステップＳ３で高電圧用ＮＭＯＳトランジスタに対するＬＤＤ注入処理を実行し、ステップＳ４で高電圧用ＰＭＯＳトランジスタに対するＬＤＤ注入処理を実行する。次に、ステップＳ５で低温ＲＴＡ処理を実行する。
【００１７】
そして、ステップＳ６でゲートサイドウォールを形成した後、ステップＳ７で、全（高電圧用及び低電圧用）ＮＭＯＳトランジスタに対するソース／ドレイン領域形成処理を実行し、ステップＳ８で全ＰＭＯＳトランジスタに対するソース／ドレイン領域形成処理を実行する。その後、ステップ９で活性化アニールを実行し、全ＭＯＳトランジスタを完成する。
【００１８】
結晶欠陥回復のためのＲＴＡ処理を取り入れた製造工程の他の従来フローを図１１に示す。ここでは、まず、ステップＳ１１で低電圧用ＮＭＯＳトランジスタに対するＬＤＤ注入処理を実行し、ステップＳ１２で低電圧用ＰＭＯＳトランジスタに対するＬＤＤ注入処理を実行する。その後、ステップＳ１３で低温ＲＴＡ処理を実行する。ステップＳ１４で高電圧用ＮＭＯＳトランジスタに対するＬＤＤ注入処理を実行し、ステップＳ１５で高電圧用ＰＭＯＳトランジスタに対するＬＤＤ注入処理を実行する。その後、ステップＳ１６で低温ＲＴＡ処理を実行する。
【００１９】
ステップＳ１７でゲートサイドウォールを形成した後、ステップＳ１８で、全（高電圧用及び低電圧用）ＮＭＯＳトランジスタに対するソース／ドレイン領域形成処理を実行し、ステップＳ１９で全ＰＭＯＳトランジスタに対するソース／ドレイン領域形成処理を実行する。その後、ステップ２０で活性化アニールを実行し、全ＭＯＳトランジスタを完成する。
【００２０】
【特許文献１】特開平１１―１６８２０９号公報
【００２１】
【特許文献２】特開２００２―１４１４２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
従来の結晶欠陥回復のためのＲＴＡ処理を取り入れた製造フローは以上のように構成されている。しかしながら、図１０および図１１に示す従来フローでは、全てのトランジスタについてＬＤＤ注入後にアニールを行うため、短チャンネル効果が起き易いトランジスタ（主に低電圧トランジスタ）の不純物分布は最適化されるが、短チャンネル効果が厳しくないトランジスタ（主に高電圧動作トランジスタ）については、ＬＤＤ領域の不純物の拡散が抑えられるため、ソース／ドレイン領域とチャンネル領域の境界の電界強度が強くなり過ぎ、ホットキャリアが発生し易くなる。そのため、トランジスタの信頼性が悪くなるという問題点があった。
【００２３】
本発明は、上記のような問題点を解決するためになされたもので、短チャンネル効果が起き易いトランジスタについては、ＬＤＤ領域の不純物の拡散を抑え、短チャンネル効果が厳しくないトランジスタについてはホットキャリアの発生を抑えることができる半導体装置を提供することを目的とする。
【００２４】
本発明の他の目的は、そのような半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２５】
請求項１にかかる半導体装置は、ドレイン領域とＬＤＤ領域の境界からＬＤＤ領域とチャンネル領域の境界までの最短距離が異なる二種類以上のトランジスタを有する。このように構成することにより、短チャンネル効果が起き易いトランジスタについては、ＬＤＤ領域の不純物の拡散を抑え、短チャンネル効果が厳しくないトランジスタについてはホットキャリアの発生を抑えることができる。
【００２６】
請求項２にかかる半導体装置は、半導体基板上に形成された種類の異なる第一トランジスタと第二トランジスタを少なくとも有し、上記第一トランジスタは、ＬＤＤ注入を行った後、ソース／ドレイン注入前にアニール処理を行い、残りの第二トランジスタは、該ＬＤＤ注入後ソース／ドレイン注入前にＬＤＤ注入を行った後、ソース／ドレイン注入前にアニール処理を行わず、ソース／ドレイン注入後にアニール処理することにより作成されている。
【００２７】
請求項３にかかる半導体装置においては、第一トランジスタにおけるドレイン領域とＬＤＤ領域の境界からＬＤＤ領域とチャンネル領域の境界までの最短距離が、上記第二トランジスタにおけるドレイン領域とＬＤＤ領域の境界からＬＤＤ領域とチャンネル領域の境界までの最短距離よりも短い。このように構成することにより、短チャンネル効果が起き易いトランジスタについては、ＬＤＤ領域の不純物の拡散を抑え、短チャンネル効果が厳しくないトランジスタについてはホットキャリアの発生を抑えることができる。
【００２８】
請求項４にかかる半導体装置は、請求項２にかかる半導体装置において、上記第一トランジスタは低電圧動作のＮＭＯＳおよびＰＭＯＳトランジスタから構成され、上記第二トランジスタは高電圧動作のＮＭＯＳおよびＰＭＯＳトランジスタから構成される。
【００２９】
請求項５にかかる半導体装置は、請求項２にかかる半導体装置において、上記第一トランジスタは低電圧動作のＮＭＯＳトランジスタから構成され、上記第二トランジスタは低電圧動作のＰＭＯＳトランジスタ、高電圧動作のＮＭＯＳおよびＰＭＯＳトランジスタから構成される。
【００３０】
請求項６にかかる半導体装置は、請求項２にかかる半導体装置において、上記第一トランジスタは低電圧動作のＰＭＯＳトランジスタから構成され、上記第二トランジスタは低電圧動作のＮＭＯＳトランジスタ、高電圧動作のＮＭＯＳおよびＰＭＯＳトランジスタから構成される。
【００３１】
請求項７にかかる半導体装置は、請求項２にかかる半導体装置において、上記第一トランジスタは低電圧動作のＮＭＯＳ、ＰＭＯＳトランジスタおよび高電圧動作のＮＭＯＳトランジスタから構成され、上記第二トランジスタは高電圧動作のＰＭＯＳトランジスタから構成される。
【００３２】
請求項８にかかる半導体装置は、請求項２にかかる半導体装置において、上記第一トランジスタは低電圧動作のＮＭＯＳ、ＰＭＯＳトランジスタおよび高電圧動作のＰＭＯＳトランジスタから構成され、上記第二トランジスタは高電圧動作のＮＭＯＳトランジスタから構成される。
【００３３】
請求項９にかかる半導体装置の製造方法は、ＬＤＤ構造を有する２種類以上の、少なくとも第一および第二トランジスタを有する半導体装置の製造方法にかかる。上記第一トランジスタについてＬＤＤ領域を形成するためのＬＤＤ注入し、該ＬＤＤ注入後ソース／ドレイン注入前にアニールする（第１工程）。上記第二トランジスタについてＬＤＤ領域を形成するためのＬＤＤ注入し、該ＬＤＤ注入後ソース／ドレイン注入前にアニールしないで、上記第一トランジスタおよび第二トランジスタのゲートの側壁にサイドウォールを形成する（第２工程）。上記第一トランジスタおよび第二トランジスタのソース／ドレイン領域を形成するためのソース／ドレイン注入する（第３工程）。上記第一トランジスタおよび第二トランジスタの活性化アニール処理する（第４工程）。
【００３４】
この発明によれば、例えば基板上にゲート酸化膜及びゲート電極を形成した後、短チャンネル特性の厳しいトランジスタ（主に低電圧動作トランジスタ）についてＬＤＤ注入を行い、その後注入による結晶欠陥を回復するためのアニール処理を行うので、ＴＥＤが抑制され、短チャンネル効果を抑えることができる。その後短チャンネル効果の厳しくないトランジスタ（主に高電圧トランジスタ）についてＬＤＤ注入を行い、ここではアニール処理を行わず、サイドウォール形成、ソース／ドレイン注入を行った後、活性化アニール処理を行うので、不純物が異常拡散し、ソース／ドレイン領域とチャンネル領域の境界についてブロードな不純物分布となり、ホットキャリアの発生を抑制し、信頼性を確保できる。
【００３５】
請求項１０にかかる半導体装置の製造方法は、請求項９にかかる半導体装置の製造方法において、上記第１工程におけるＬＤＤ注入後のアニール処理は、上記第４工程におけるソース／ドレイン注入後の活性化アニール処理よりも低温で行なわれる。
【発明の効果】
【００３６】
この発明によれば、ＴＥＤが抑制され、短チャンネル効果を抑えることができる低電圧動作トランジスタと、ホットキャリアの発生を抑制した高電圧トランジスタとを有する、消費電力を抑えた、信頼性の高い半導体装置が得られる。
【発明を実施するための最良の形態】
【００３７】
短チャンネル効果が起き易いトランジスタについては、ＬＤＤ領域の不純物の拡散を抑え、短チャンネル効果が厳しくないトランジスタについてはホットキャリアの発生を抑えることができる半導体装置を得るという目的を、ドレイン領域とＬＤＤ領域の境界から、ＬＤＤ領域とチャンネル領域の境界までの最短距離が異なる二種類以上のトランジスタを形成することによって実現した。以下、この発明の実施例を、図面を用いて説明する。
【実施例１】
【００３８】
図１は、実施例１にかかる半導体装置の断面図である。
【００３９】
図１を参照して、半導体装置はシリコン基板１に形成された低電圧動作ＮＭＯＳトランジスタ、低電圧動作ＰＭＯＳトランジスタ、高電圧動作ＮＭＯＳトランジスタおよび高電圧動作ＰＭＯＳトランジスタを備える。図面では、便宜上、これらのトランジスタが一箇所に集められて記載されている。低電圧動作ＮＭＯＳトランジスタは、ゲート絶縁膜４とゲート電極５を備える。ゲート電極５の側壁に下層サイドウォール７と上層サイドウォール１２が形成されている。シリコン基板１の表面であって、ゲート電極５の両側にはＬＤＤ領域２０とソース／ドレイン領域３１が形成されている。低電圧動作ＰＭＯＳトランジスタは、ゲート絶縁膜４とゲート電極５を備える。ゲート電極５の側壁に下層サイドウォール７と上層サイドウォール１２が形成されている。シリコン基板１の表面であって、ゲート電極５の両側にはＬＤＤ領域２１とソース／ドレイン領域３２が形成されている。
【００４０】
高電圧動作ＮＭＯＳトランジスタは、ゲート絶縁膜２とゲート電極５を備える。ゲート電極５の側壁に下層サイドウォール７と上層サイドウォール１２が形成されている。シリコン基板１の表面であって、ゲート電極５の両側にはＬＤＤ領域２２とソース／ドレイン領域３３が形成されている。高電圧動作ＰＭＯＳトランジスタは、ゲート絶縁膜２とゲート電極５を備える。ゲート電極５の側壁に下層サイドウォール７と上層サイドウォール１２が形成されている。シリコン基板１の表面であって、ゲート電極５の両側にはＬＤＤ領域２３とソース／ドレイン領域３４が形成されている。
【００４１】
高電圧動作トランジスタのゲート絶縁膜２の膜厚は、低電圧動作トランジスタのゲート絶縁膜４の膜厚より厚くされている。高電圧動作トランジスタのゲート長は、低電圧動作トランジスタのゲート長より長くされている。
【００４２】
低電圧動作ＮＭＯＳトランジスタにおける、ドレイン領域３１とＬＤＤ領域２０の境界から、ＬＤＤ領域２０とチャンネル領域４１の境界までの最短距離が、高電圧動作ＮＭＯＳトランジスタにおける、ドレイン領域３３とＬＤＤ領域２２の境界から、ＬＤＤ領域２２とチャンネル領域４３の境界までの最短距離よりも短くされている。低電圧動作ＰＭＯＳトランジスタにおけるドレイン領域３２とＬＤＤ領域２１の境界から、ＬＤＤ領域２１とチャンネル領域４２の境界までの最短距離が、高電圧動作ＰＭＯＳトランジスタにおけるドレイン領域３４とＬＤＤ領域２３の境界から、ＬＤＤ領域２３とチャンネル領域４４の境界までの最短距離よりも短くされている。
【００４３】
次に、このような実施例１にかかる半導体装置の製造方法を説明しながら、本発明をさらに詳細に説明する。図２は、概略フローである。
【００４４】
図２に示すように、まず、ステップＳ２１で低電圧用ＮＭＯＳトランジスタに対するＬＤＤ注入処理を実行し、ステップＳ２２で低電圧用ＰＭＯＳトランジスタに対するＬＤＤ注入処理を実行する。その後、ステップＳ２３で低温ＲＴＡ処理を実行する。ステップＳ２４で高電圧用ＮＭＯＳトランジスタに対するＬＤＤ注入処理を実行し、ステップＳ２５で高電圧用ＰＭＯＳトランジスタに対するＬＤＤ注入処理を実行する。
【００４５】
そして、低温ＲＴＡ処理を行なわないで、ステップＳ２６でゲートサイドウォールを形成する。その後、ステップＳ２７で、全（高電圧用及び低電圧用）ＮＭＯＳトランジスタに対するソース／ドレイン領域形成処理を実行し、ステップＳ２８で全ＰＭＯＳトランジスタに対するソース／ドレイン領域形成処理を実行する。その後、ステップ２９で活性化アニールを実行し、全ＭＯＳトランジスタを完成する。
【００４６】
図３、図４および図５は、かかる製造方法の工程を断面図で示したものである。
【００４７】
まず、図３（Ａ）に示すように、シリコン基板１上に高電圧動作トランジスタのゲート酸化膜となる酸化膜２（シリコン酸化膜）を形成する。次に図３（Ｂ）に示すように、フォトリソグラフィ法で高電圧動作トランジスタ領域を覆うレジストパターン３を形成し、レジストパターン３を用いて高電圧動作トランジスタ領域以外の領域の酸化膜２をエッチング除去することにより、高電圧動作トランジスタ領域のみに酸化膜２を残す。
【００４８】
次に図３（Ｃ）に示すように低電圧動作トランジスタ用の薄いゲート酸化膜４を酸化により形成する。次に図３（Ｄ）に示すように、ゲート電極材料（例えば、ポリシリコン膜）を堆積し、フォトリソグラフィ法でゲート電極を形成するためのレジストパターン６を形成した後、ゲート電極材料をドライエッチング法でエッチングすることにより、ゲート電極５を形成する。この際、低電圧動作トランジスタのゲート電極５のゲート長を、高電圧動作トランジスタのそれよりも短くする。また、ゲート電極５のエッチングの際、シリコン基板１にエッチング・ダメージが与えられるのを防ぐために、酸化膜が若干残るようにエッチングする。
【００４９】
次に行われるＬＤＤ注入、Ｈａｌｏ注入はこの酸化膜越しに行なっても良いし、図４（Ｅ）に示すように、新たに熱酸化あるいは堆積によって形成されたシリコン酸化膜７越しに注入しても良い。シリコン酸化膜７は、下層サイドウォールのもとになるもので、各ゲート電極５を被覆するようにシリコン基板１上に形成される。ＬＤＤ注入は、各々のトランジスタについて以下のように行われる。
【００５０】
まず、図４（Ｅ）に示すように、フォトリソグラフィ法により低電圧動作トランジスタのＮＭＯＳ領域のみが開口するようにレジストパターン８を形成し、Ｎ型不純物（例えば、砒素）を注入エネルギー１〜１０[ＫｅＶ]、注入量０．１〜５×１０15[ａｔｏｍｓ／ｃｍ2]、注入角０〜５０°でＬＤＤ注入する。これにより、ＬＤＤ領域の元になる不純物拡散領域２０が形成される。次に、レジストパターン８を除去する。
【００５１】
その後、図４（Ｆ）に示すように、フォトリソグラフィ法により低電圧動作トランジスタのＰＭＯＳ領域のみが開口するようにレジストパターン９を形成し、Ｐ型不純物（例えば、ＢＦ2）を注入エネルギー１〜１０[ＫｅＶ]、注入量０．１〜５×１０15[ａｔｏｍｓ／ｃｍ2]、注入角０〜５０°でＬＤＤ注入する。これにより、ＬＤＤ領域の元になる不純物拡散領域２１が形成される。レジストパターン９を除去する。このＮＭＯＳとＰＭＯＳの形成順序は入れ替わっても構わない。
【００５２】
次に、図４（Ｇ）に示すように、結晶欠陥を回復してＴＥＤを抑制するためのアニール処理をＲＴＡにより、後述するソース／ドレインの活性化アニールより低温（８００〜９５０℃、１〜６０秒）で行う。これによりＬＤＤ領域のもとになる不純物拡散領域２０、２１がチャンネル方向に拡散して実効ゲート長が減少するのが抑えられ、図６から明らかなように、短チャンネル効果による閾値電圧低下を抑制できる。なお、図６は、ＬＤＤ注入後の低温ＲＴＡがある場合とない場合の、低電圧動作ＮＭＯＳトランジスタの閾値電圧とゲート長との関係を示す図である。
【００５３】
次に、図４（Ｈ）に示すように、高電圧動作トランジスタのＮＭＯＳ領域のみが開口するようにレジストパターン１０を形成し、Ｎ型不純物（例えば、燐）を注入エネルギー１０〜１００[ＫｅＶ]、注入量０．１〜１０×１０13[ａｔｏｍｓ／ｃｍ2]、注入角０〜５０°でＬＤＤ注入する。これにより、ＬＤＤ領域の元になる不純物拡散領域２２が形成される。次に、レジストパターン１０を除去する。
【００５４】
高電圧動作トランジスタについてはゲート長が低電圧動作トランジスタ程短くなく、ＴＥＤによる短チャンネル効果を抑える必要は無く、むしろ信頼性を確保するため、ドレインとチャンネルの境界の不純物分布をブロードにして電界強度を弱くすることの方が重要であるので、結晶欠陥回復のためのアニール処理をここでは行わず、後述するソース／ドレインの活性化アニール時に結晶欠陥回復を行う。
【００５５】
図５（Ｉ）に示すように、フォトリソグラフィ法により高電圧動作トランジスタのＰＭＯＳ領域のみが開口するようにレジストパターン１１を形成し、Ｐ型不純物（例えば、ＢＦ2）を注入エネルギー１０〜１００[ＫｅＶ]、注入量０．１〜１０×１０13[ａｔｏｍｓ/ｃｍ2]、注入角０〜５０°でＬＤＤ注入する。これにより、ＬＤＤ領域の元になる不純物拡散領域２３が形成される。レジストパターン１１を除去する。
【００５６】
高電圧動作トランジスタについてはゲート長が低電圧動作トランジスタ程短くなく、ＴＥＤによる短チャンネル効果を抑える必要は無く、むしろ信頼性を確保するためドレインとチャンネルの境界の不純物分布をブロードにして電界強度を弱くすることの方が重要であるので、結晶欠陥回復のためのアニール処理をここでも行わず、後述するソース／ドレインの活性化アニール時に結晶欠陥回復を行う。
【００５７】
次に、図５（Ｊ）に示すように、上層ゲートサイドウォール形成のために例えば、ＳｉＮ膜を堆積し、ドライエッチング法によりウェハ全面をエッチバックすることにより上層ゲートサイドウォール１２を形成する。この際、ＳｉＮ膜の堆積温度は低電圧動作トランジスタ領域にＬＤＤ注入された不純物が拡散して短チャンネル効果が劣化しないように７００℃以下にすることが望ましい。なお、上記エッチバック時、ゲート電極５の上面およびソース／ドレイン領域を形成すべきシリコン基板１の表面のシリコン酸化膜７は除去される。
【００５８】
次に、フォトリソグラフィ法により、ＮＭＯＳ領域のみが開口するようにレジストパターン１３を形成し、ソース／ドレイン領域３１、３３及びゲート電極５にＮ型不純物（例えば、砒素）を注入エネルギー１０〜１００[ＫｅＶ]、注入量０．１〜１０×１０15[ａｔｏｍｓ／ｃｍ2]で注入する。次に、レジストパターン１３を除去する。
【００５９】
図５（Ｋ）に示すように、フォトリソグラフィ法によりＰＭＯＳ領域のみが開口するようにレジストパターン１４を形成し、ソース／ドレイン領域３２、３４及びゲート電極５にＰ型不純物（例えば、ボロン）を注入エネルギー１〜２０[ＫｅＶ]、注入量０．１〜１０×１０15[ａｔｏｍｓ／ｃｍ2]で注入し、レジストパターン１４を除去する。
【００６０】
その後、図５（Ｌ）に示すように、活性化アニールを９００〜１１００℃、１〜６０秒で行い、ソース／ドレイン領域３１，３２，３３，３４及びゲート電極５の不純物を活性化する。この際、高電圧動作トランジスタのＬＤＤ領域２２，２３の結晶欠陥が注入後の低温ＲＴＡ処理により回復していなかったことによりＴＥＤが起こり、ＬＤＤ領域の不純物分布がブロードになり、ドレインとチャンネル間の電界強度が緩和され、ホットキャリアの発生が抑えられ、信頼性が向上する。
【００６１】
ＯＮ電流が流れた時にＬＤＤ領域の不純物濃度勾配による電界により発生したホットキャリアは基板電流として測定されるが、図７の高電圧動作ＮＭＯＳトランジスタの基板電流とＯＮ電流の関係図に示すように、ＬＤＤ注入後低温ＲＴＡ無しでは、基板電流が抑制されていることから、不純物濃度勾配が緩やかになっていることが分かる。
【００６２】
また図８に示すように、ホットキャリア発生が抑えられた結果、高電圧動作のＮＭＯＳトランジスタにおいて、ＬＤＤ注入後の低温ＲＴＡを行わない本発明では、ストレス電圧印加時のトランジスタ閾値電圧変化がスペック以下になるストレス印加時間が長くなり、トランジスタ信頼性が向上している。
【実施例２】
【００６３】
実施例１は、請求項４に記載の半導体装置の製造方法について説明したものだが、請求項５〜８に記載された半導体装置についても、ＬＤＤ注入と低温ＲＴＡ処理の工程順序を変えることにより同様に製造される。
【００６４】
すなわち、請求項５に記載の半導体装置を作成する場合、低電圧動作のＮＭＯＳトランジスタについてＬＤＤ注入を行った後、低温ＲＴＡ処理を行い、その後低電圧動作のＰＭＯＳトランジスタと，高電圧動作のＮＭＯＳおよびＰＭＯＳトランジスタについてＬＤＤ注入を行なう。
【実施例３】
【００６５】
請求項６に記載の半導体装置を作成する場合、低電圧動作のＰＭＯＳトランジスタについてＬＤＤ注入を行なった後低温ＲＴＡ処理を行ない、その後低電圧動作のＮＭＯＳトランジスタ，高電圧動作のＮＭＯＳおよびＰＭＯＳトランジスタについてＬＤＤ注入を行なう。
【実施例４】
【００６６】
請求項７に記載の半導体装置を作成する場合、低電圧動作のＮＭＯＳ，ＰＭＯＳトランジスタ，高電圧動作のＮＭＯＳトランジスタについてＬＤＤ注入を行なった後低温ＲＴＡ処理を行ない、その後高電圧動作のＰＭＯＳトランジスタについてＬＤＤ注入を行なう。
【実施例５】
【００６７】
請求項８に記載の半導体装置を作成する場合、低電圧動作のＮＭＯＳ，ＰＭＯＳトランジスタおよび高電圧動作のＰＭＯＳトランジスタについてＬＤＤ注入を行なった後低温ＲＴＡ処理を行ない、その後高電圧動作のＮＭＯＳトランジスタについてＬＤＤ注入を行なう。
【００６８】
今回開示された実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６９】
本発明によれば、消費電力を抑えた、信頼性の高い半導体装置が得られる。
【図面の簡単な説明】
【００７０】
【図１】実施例１にかかる半導体装置の断面図
【図２】実施例１にかかる半導体装置の製造方法の概略フロー
【図３】実施例１にかかる半導体装置の製造方法の第１、第２、第３および第４工程における半導体装置の断面図
【図４】実施例１にかかる半導体装置の製造方法の第５、第６、第７および第８工程における半導体装置の断面図
【図５】実施例１にかかる半導体装置の製造方法の第９、第１０、第１１および第１２工程における半導体装置の断面図
【図６】低電圧動作ＮＭＯＳの閾値電圧とゲート長との関係を示す図
【図７】高電圧動作ＮＭＯＳの基板電流とＯＮ電流との関係を示す図
【図８】閾値電圧変化とストレス印加時間との関係を示す図
【図９】従来の半導体装置の製造方法の工程を示す断面図
【図１０】従来の半導体装置の製造方法のフローを示す図
【図１１】他の従来の半導体装置の製造方法のフローを示す図
【符号の説明】
【００７１】
１  シリコン基板
２、４  ゲート絶縁膜
５  ゲート電極
７  下層サイドウォール
１２  上層サイドウォール
２０、２１、２２、２３  不純物拡散領域
３１、３２、３３、３４  ソース／ドレイン領域
４１、４２、４３、４４  チャンネル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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