(57)【要約】【課題】  インダクタンス素子と基板との間に生じる寄生容量を低減し、基板ノイズを抑制する。【解決手段】  シリコン半導体基板１上に第１導電膜パターン３からなるインダクタンス部が設けられ、このインダクタンス部の下方領域のシリコン半導体基板１中に、ｎ型不純物拡散領域５とｐ型半導体基板領域１ａとが交互に積層された積層領域が設けられている。この積層領域の周辺部は、絶縁材料からなるトレンチ部７によって囲まれて積層領域とシリコン半導体基板１が分離されている。【選択図】  図２
2006041292.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた導電膜パターンからなるインダクタンス部と、
該インダクタンス部の下方領域の該半導体基板中に設けられ、該インダクタンス部と該半導体基板間に直列に複数のキャパシタが形成された積層構造の積層領域とを有するインダクタンス素子。
【請求項２】
前記積層領域は、前記インダクタンス部と前記半導体基板間に直列にｐｎ接合面が複数形成されている請求項１に記載のインダクタンス素子。
【請求項３】
前記積層領域は、前記半導体基板がｐ型半導体基板の場合に、ｎ型不純物拡散領域とｐ型半導体基板領域とが交互に積層されている請求項２に記載のインダクタンス素子。
【請求項４】
前記積層領域は、前記半導体基板がｎ型半導体基板の場合に、ｐ型不純物拡散領域とｎ型半導体基板領域とが交互に積層されている請求項２に記載のインダクタンス素子。
【請求項５】
前記積層領域は、ｎ型不純物拡散領域とｐ型不純物拡散領域とが交互に積層されている請求項２に記載のインダクタンス素子。
【請求項６】
前記積層領域の周辺部が絶縁材料によって囲まれてシリコン半導体基板と電気的に分離されている請求項１〜５のいずれかに記載のインダクタンス素子。
【請求項７】
前記積層領域は、各層厚が１〜２ミクロンで層数が３〜５である請求項１〜６のいずれかに記載のインダクタンス素子。
【請求項８】
前記積層領域上に設けられた素子分離層と、該素子分離層上に設けられた層間絶縁層とを更に有し、該層間絶縁層上に前記インダクタンス部が設けられている請求項１〜７のいずれかに記載のインダクタンス素子。
【請求項９】
請求項２に記載のインダクタンス素子を製造するインダクタンス素子の製造方法であって、
前記半導体基板の所定領域にｎ型不純物を注入深さを変えて複数回注入した後に、熱拡散処理を行うことによって、ｎ型不純物拡散領域とｐ型半導体基板領域とが交互に積層された前記積層領域を形成する積層領域形成工程と、
該積層領域上に層間絶縁膜を形成し、該層間絶縁膜上に所定のインダクタンス値を有するように予め設定された導電膜をパターン形成して前記インダクタンス部を形成する工程とを有するインダクタンス素子の製造方法。
【請求項１０】
請求項２に記載のインダクタンス素子を製造するインダクタンス素子の製造方法であって、
前記半導体基板の所定領域にｐ型不純物を注入深さを変えて複数回注入した後に、熱拡散処理を行うことによって、ｐ型不純物拡散領域とｎ型半導体基板領域とが交互に積層された前記積層領域を形成する積層領域形成工程と、
該積層領域上に層間絶縁膜を形成し、該層間絶縁膜上に所定のインダクタンス値を有するように予め設定された導電膜をパターン形成して前記インダクタンス部を形成する工程とを有するインダクタンス素子の製造方法。
【請求項１１】
請求項２に記載のインダクタンス素子を製造するインダクタンス素子の製造方法であって、
前記半導体基板の所定領域にｎ型不純物およびｐ型不純物を注入深さを変えて交互に複数回注入した後に、熱拡散処理を行うことによって、ｎ型不純物拡散領域とｐ型不純物拡散領域とが交互に積層された前記積層領域を形成する積層領域形成工程と、
該積層領域上に層間絶縁膜を形成し、該層間絶縁膜上に所定のインダクタンス値を有するように予め設定された導電膜をパターン形成して前記インダクタンス部を形成する工程とを有するインダクタンス素子の製造方法。
【請求項１２】
前記積層領域形成工程は、前記積層領域の周辺部を囲むように、トレンチアイソレーション法により絶縁材料からなるトレンチ部を形成する工程をさらに有する請求項９〜１１のいずれかに記載のインダクタンス素子の製造方法。
【請求項１３】
請求項１〜８のいずれかに記載のインダクタンス素子を用いて回路構成した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばデジタル信号回路、アナログ信号回路、高周波（ＲＦ）信号回路などのＩＣチップなどに設けられたインダクタンス素子、これを用いた半導体装置およびインダクタンス素子の製造方法に関する。
【背景技術】
【０００２】
従来、高周波デバイスに用いられるインダクタンス素子において、高いＱ（Ｑｕａｌｉｔｙ  Ｆａｃｔｏｒ）値を得ることは、その性能上で重要な課題である。
【０００３】
しかしながら、シリコン半導体基板上にインダクタンス素子を形成した場合、インダクタンス素子を構成する螺旋状導電膜パターンの配線抵抗およびインダクタンス素子と基板との間に生じる寄生容量（キャパシタ）によって、Ｑ値が減少することが問題になっている。
【０００４】
また、システムオンチップ（ＳＯＣ）のように、一つのＩＣチップ内にデジタル信号回路、アナログ信号回路、高周波（ＲＦ）信号回路などの複数種類の信号回路が集積化された半導体装置では、これらの回路ブロック間の相互作用、特に、シリコン半導体基板を通してアナログ信号回路や高周波（ＲＦ）信号回路にカップリングされるデジタルスイッチングノイズは、デバイス特性を低下させる。
【０００５】
特に、高周波（ＲＦ）信号回路が同一ＩＣチップに集積化された場合、インダクタンス素子のように大きな面積を有するＲＦ受動素子では、シリコン半導体基板と受動素子との間で容易にカップリングが生じるため、特性が低下する。
【０００６】
このための対策として、以下のような技術が提案されている。
【０００７】
例えば特許文献１に開示されている従来技術では、インダクタンス素子の直下に、トランジスタのゲート材料に用いるポリシリコン層が形成され、そのポリシリコン層が基板と同電位にされている。この構成によって、インダクタンス素子とポリシリコン層との間の容量とポリシリコン層自体の抵抗とがインダクタンス素子への寄生容量と寄生抵抗となるため、寄生抵抗と寄生容量とを小さくすることができる。
【０００８】
また、特許文献２に開示されている従来技術では、インダクタンス素子下方の半導体基板に複数の溝が形成されている。その溝に充填された絶縁材料によって基板の絶縁性が向上し、インダクタンス素子から基板への高周波電流のリークや基板からインダクタンス素子への誘導電流が防止されるため、インダクタンス素子の損失低減を図ることができる。
【特許文献１】特開２０００−１８８３７３号公報
【特許文献２】特開２０００−７７６１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した従来技術は、以下のような問題を有している。
【００１０】
例えば特許文献１の従来技術では、インダクタンス素子の直下にポリシリコン層が形成され、このポリシリコン層が基板と同電位にされていることによって、インダクタンス素子に形成される寄生抵抗と寄生容量とを小さくすることができるとされているが、この方法ではインダクタンス素子の配線−ポリシリコン層による寄生容量が大きくなり、インダクタンス特性が劣化する。
【００１１】
また、特許文献２の従来技術では、インダクタンス素子下方の半導体基板に複数の絶縁用の溝が設けられ、これにより、誘導電流が防止されるため、インダクタンス素子の損失低減は可能であるが、この方法では、基板ノイズを抑制するためには効果がない。
【００１２】
上記従来技術以外にも、一般的な技術において、Ｄｅｅｐ  Ｎｗｅｌｌ（基板内の表面から深い部分に形成されるｎ型ウェル領域）が基板ノイズ抑制のために用いられたりしているが、この方法では、インダクタンス素子のＱ値を改善する効果はない。
【００１３】
本発明は、上記従来の問題を解決するもので、インダクタンス素子のＱ値を低下させる原因の一つであるインダクタンス素子と半導体基板との間に生じる寄生容量を低減しかつ、半導体基板を介して生じる基板ノイズを抑制できるインダクタンス素子、これを用いた半導体装置およびインダクタンス素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明のインダクタンス素子は、半導体基板上に設けられた導電膜パターンからなるインダクタンス部と、該インダクタンス部の下方領域の該半導体基板中に設けられ、該インダクタンス部と該半導体基板間に直列に複数のキャパシタが形成された積層構造の積層領域とを有しており、そのことにより上記目的が達成される。
【００１５】
また、好ましくは、本発明のインダクタンス素子における積層領域は、前記インダクタンス部と前記半導体基板間に直列にｐｎ接合面が複数形成されている。
【００１６】
さらに、好ましくは、本発明のインダクタンス素子における積層領域は、前記半導体基板がｐ型半導体基板の場合に、ｎ型不純物拡散領域とｐ型半導体基板領域とが交互に積層されている。
【００１７】
さらに、好ましくは、本発明のインダクタンス素子における積層領域は、前記半導体基板がｎ型半導体基板の場合に、ｐ型不純物拡散領域とｎ型半導体基板領域とが交互に積層されている。
【００１８】
さらに、好ましくは、本発明のインダクタンス素子における積層領域は、ｎ型不純物拡散領域とｐ型不純物拡散領域とが交互に積層されている。
【００１９】
さらに、好ましくは、本発明のインダクタンス素子において、積層領域の周辺部が絶縁材料によって囲まれてシリコン半導体基板と電気的に分離されている。
【００２０】
さらに、好ましくは、本発明のインダクタンス素子における積層領域は、各層厚が１〜２ミクロン（マイクロメートル：μｍ）で層数が３〜５である。
【００２１】
さらに、好ましくは、本発明のインダクタンス素子において、積層領域上に設けられた素子分離層と、該素子分離層上に設けられた層間絶縁層とを更に有し、該層間絶縁層上に前記インダクタンス部が設けられている。
【００２２】
本発明のインダクタンス素子の製造方法は、請求項２に記載のインダクタンス素子を製造するインダクタンス素子の製造方法であって、前記半導体基板の所定領域にｎ型不純物を注入深さを変えて複数回注入した後に、熱拡散処理を行うことによって、ｎ型不純物拡散領域とｐ型半導体基板領域とが交互に積層された前記積層領域を形成する積層領域形成工程と、該積層領域上に層間絶縁膜を形成し、該層間絶縁膜上に所定のインダクタンス値を有するように予め設定された導電膜をパターン形成して前記インダクタンス部を形成する工程とを有しており、そのことにより上記目的が達成される。
【００２３】
本発明のインダクタンス素子の製造方法は、請求項２に記載のインダクタンス素子を製造するインダクタンス素子の製造方法であって、前記半導体基板の所定領域にｐ型不純物を注入深さを変えて複数回注入した後に、熱拡散処理を行うことによって、ｐ型不純物拡散領域とｎ型半導体基板領域とが交互に積層された前記積層領域を形成する積層領域形成工程と、該積層領域上に層間絶縁膜を形成し、該層間絶縁膜上に所定のインダクタンス値を有するように予め設定された導電膜をパターン形成して前記インダクタンス部を形成する工程とを有しており、そのことにより上記目的が達成される。
【００２４】
本発明のインダクタンス素子の製造方法は、請求項２に記載のインダクタンス素子を製造するインダクタンス素子の製造方法であって、前記半導体基板の所定領域にｎ型不純物およびｐ型不純物を注入深さを変えて交互に複数回注入した後に、熱拡散処理を行うことによって、ｎ型不純物拡散領域とｐ型不純物拡散領域とが交互に積層された前記積層領域を形成する積層領域形成工程と、該積層領域上に層間絶縁膜を形成し、該層間絶縁膜上に所定のインダクタンス値を有するように予め設定された導電膜をパターン形成して前記インダクタンス部を形成する工程とを有しており、そのことにより上記目的が達成される。
【００２５】
また、好ましくは、本発明のインダクタンス素子の製造方法における積層領域形成工程は、前記積層領域の周辺部を囲むように、トレンチアイソレーション法により絶縁材料からなるトレンチ部を形成する工程をさらに有する。
【００２６】
本発明の半導体装置は、請求項１〜８のいずれかに記載の上記インダクタンス素子を用いて回路構成しており、そのことにより上記目的が達成される。
【００２７】
上記構成により、以下、本発明の作用について説明する。
【００２８】
本発明にあっては、半導体基板上に、絶縁膜を介して所定のインダクタンス値を有するように予め設定された導電膜パターンからなるインダクタンス部が形成されたインダクタンス素子において、このインダクタンス部下方の半導体基板中に不純物注入によりｎ型不純物拡散領域とｐ型半導体基板領域、ｐ型不純物拡散領域とｎ型半導体基板領域、または、ｎ型不純物拡散領域とｐ型不純物拡散領域とが交互に積層された積層領域が設けられている。
【００２９】
これにより、インダクタンス素子と半導体基板との間に直列にｐｎ接合面が多層に形成される。寄生容量（または浮遊容量；キャパシタ）を半導体基板に対してシリーズ（直列）に接続すると、キャパシタをシリーズ接続した場合の式（１／Ｃ＝Σ１／Ｃｎ）から分かるように、直列接続されたキャパシタの数が多いほど、トータルの容量値を小さくすることが可能となる。よって、ＩＣチップに内蔵されるＲＦ用のインダクタンス素子（コイル素子）において、インダクタンス素子と半導体基板との間に生じる寄生容量を低減して、インダクタンス素子のＱ値低下を抑制することが可能となる。
【００３０】
また、インダクタンス素子のような大きな面積を有するＲＦ受動素子では、半導体基板と受動素子との間で容易にカップリングが生じるが、ｎ型不純物拡散領域によって、半導体基板を介して生じるノイズのシールド効果が得られるため、基板ノイズの抑制に対して有効である。
【００３１】
さらに、その積層領域は、トレンチアイソレーション法によりその周辺部が絶縁材料からなるトレンチ部によって囲まれて半導体基板と電気的に分離されている。これにより、半導体基板の絶縁性が向上し、インダクタンス素子への基板ノイズを抑制することが可能となる。
【発明の効果】
【００３２】
以上説明したように、本発明によれば、インダクタンス素子と半導体基板との間に生じる寄生容量を低減して、インダクタンス素子のＱ値低下を抑制することができると共に、半導体基板を介して生じるノイズをシールドして基板ノイズを抑制することができる。このため、デジタル信号回路、アナログ信号回路およびＲＦ信号回路などが集積化された半導体装置において、半導体基板を通してアナログ信号回路やＲＦ信号回路にインダクタンス素子がカップリングしたり、基板ノイズによりデバイス特性が劣化したりすることを防いで、高性能で信頼性が高い半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００３３】
以下に、本発明のインダクタンス素子およびその製造方法の実施形態１〜３について、図面を参照しながら詳細に説明する。
（実施形態１）
図１は本発明の実施形態１におけるインダクタンス素子の平面図であり、図２は図１のＡ−Ａ’線断面図である。
【００３４】
図１および図２に示すように、本実施形態１のインダクタンス素子１０は、半導体基板としてのシリコン半導体基板１上に、層間絶縁膜２を介して所定のインダクタンス値を有するように予め設定された螺旋状の第１導電膜パターン３からなるインダクタンス部が形成されている。
【００３５】
螺旋状の第１導電膜パターン３の中央部の端部は第２導電膜パターン４と接続されて外部に引き出されている。
【００３６】
このインダクタンス部の下方のｐ型のシリコン半導体基板１中には、ｎ型不純物拡散領域５およびｐ型半導体基板領域１ａが交互に４層積層（通常は３〜５層）された積層領域が設けられており、その積層領域の周辺部が絶縁材料からなるトレンチ部７によって囲まれてシリコン半導体基板１とこの積層領域とが電気的に分離されている。
【００３７】
このインダクタンス素子１０は、例えば以下のようにして作製することができる。
【００３８】
まず、フォトリソグラフィー技術により、インダクタンス部が形成される領域の下方部が開口されるように、シリコン半導体基板１上にレジスト膜をパターニングする。
【００３９】
このレジスト膜をマスクとしてｎ型不純物をシリコン半導体基板１内に注入する。
【００４０】
このｎ型不純物は、注入エネルギーを調整してｎ型不純物の注入深さを変化させて、複数回連続して注入を行う。さらに、熱拡散処理によりｎ型不純物を拡散させてｎ型不純物拡散領域５を形成する。このとき、各ｎ型不純物拡散領域５を互いに接続させないように注入条件および熱処理条件を設定する。
【００４１】
これにより、図２に示すように、複数のｎ型不純物拡散領域５が所定の間隔を開けて積層され、各ｎ型不純物拡散領域５の間に、不純物拡散が為されていないｐ型半導体基板領域１ａが形成されて、ｎ型不純物拡散領域５とｐ型半導体基板領域１ａとが交互に積層された積層領域が形成される。
【００４２】
この積層領域は、インダクタンス部とシリコン半導体基板１との間に直列にｐｎ接合面が複数形成されて、インダクタンス部とシリコン半導体基板１との間に直列に複数のキャパシタが形成された領域となっている。
【００４３】
次に、トレンチアイソレーション技術により、ｎ型不純物拡散領域５およびｐ型半導体基板領域１ａからなる積層領域の周辺部を取り囲むように溝（トレンチ）を形成し、シリコン半導体基板１上に絶縁材料膜を成膜する。これにより、溝内が絶縁材料で埋め込まれて絶縁用のトレンチ部７が形成されると共に、インダクタンス部の形成領域に対応する領域上に素子分離膜８が形成される。
【００４４】
その後、この素子分離膜８上に層間絶縁膜２を形成し、更にその上に螺旋状の第１導電膜パターン２および配線引出用の第２導電膜パターン４を形成してインダクタンス素子１０を作製する。
【００４５】
以上のようにして作製された本実施形態１のインダクタンス素子１０において、インダクタンス素子１０のＱ値を減少させる寄生容量Ｃおよび寄生抵抗Ｒは、図３に示すように、インダクタンス素子１０のコイルＬおよび配線抵抗（第１導電膜パターン３の配線抵抗）Ｒと、シリコン半導体基板１と層間絶縁膜２との間に生じる層間容量Ｃ１（層間絶縁膜２部分の容量）および積層領域の容量Ｃ２とである。
【００４６】
これに対して、インダクタンス部の下に積層領域を設けていない従来のインダクタンス素子では、インダクタンス素子のＱ値を減少させる寄生容量および寄生抵抗は、図４に示すように、インダクタンス素子のコイルＬおよび配線抵抗Ｒと、シリコン半導体基板１とインダクタンス素子との間に生じる層間容量Ｃ１および基板容量Ｃ３である。
【００４７】
ここで、積層領域容量Ｃ２は、各ｎ型不純物拡散領域５および各ｐ型半導体領域１ａの容量が直列に接続されたものであり、上記基板容量Ｃ３の場合に比べて容量値が小さくなるため、寄生容量を低減させてインダクタンス素子１０のＱ値減少を抑制することができる。
【００４８】
本実施形態１において、インダクタンス素子１０が形成されたシリコン半導体基板１上に、デジタル信号回路、アナログ信号回路、ＲＦ信号回路などの複数の信号回路が集積化された半導体装置を作製することができる。
【００４９】
この場合に、本実施形態１では、ｎ型不純物拡散領域５およびトレンチ部７によって基板ノイズをシールドすることができるため、シリコン半導体基板１を介してアナログ信号回路やＲＦ信号回路とインダクタンス素子１０とがカップリングされることを防いでデバイス特性の低下を防ぐことができる。
（実施形態２）
上記実施形態１では、半導体基板がｐ型シリコン半導体基板の場合に、ｎ型不純物拡散領域とｐ型半導体基板領域とが交互に積層された積層領域を、インダクタンス部の下方基板中に設けた場合について説明したが、本実施形態２では、半導体基板がｎ型シリコン半導体基板の場合に、ｐ型不純物拡散領域とｎ型半導体基板領域とが交互に積層された積層領域を、インダクタンス部の下方基板中に設けた場合について説明する。これ以外は、本実施形態２は上記実施形態１の場合と同様である。
【００５０】
この場合にも、積層領域は、インダクタンス部とシリコン半導体基板間に直列にｐｎ接合面が複数形成されて、インダクタンス部とシリコン半導体基板間に直列に複数のキャパシタが形成されている。
【００５１】
本実施形態２のインダクタンス素子は、例えば以下のようにして作製することができる。
【００５２】
まず、フォトリソグラフィー技術により、インダクタンス部が形成される領域の下方が開口されるように、シリコン半導体基板上にレジスト膜をパターニングする。
【００５３】
このレジスト膜をマスクとしてｐ型不純物をシリコン半導体基板内に注入する。
【００５４】
このｐ型不純物は、注入エネルギーを調整してｐ型不純物の注入深さを変化させて、複数回連続して注入を行う。さらに、熱拡散処理によりｐ型不純物を拡散させてｐ型不純物拡散領域を形成する。このとき、各ｐ型不純物拡散領域を互いに接続させないように注入条件および熱処理条件を設定する。
【００５５】
これにより、複数のｐ型不純物拡散領域が所定の間隔を開けて積層され、各ｐ型不純物拡散領域の間に、不純物が拡散されていないｎ型半導体基板領域が形成されて、ｐ型不純物拡散領域とｎ型半導体基板領域とが交互に積層された積層領域が形成される。
【００５６】
次に、トレンチアイソレーション技術により、ｐ型不純物拡散領域およびｎ型半導体基板領域の周辺部を取り囲むように溝を形成し、シリコン半導体基板上に絶縁材料膜を成膜する。これにより、溝が絶縁材料で埋め込まれてトレンチ部が形成されると共にインダクタンス部の形成領域に対応する領域上に素子分離膜が形成される。
【００５７】
その後、素子分離膜上に層間絶縁膜を形成し、更にその上に螺旋状の第１導電膜パターンおよび配線引出用の第２導電膜パターンを形成して本実施形態２のインダクタンス素子を作製する。
【００５８】
本実施形態２において、インダクタンス素子が形成されたシリコン半導体基板上に、デジタル信号回路、アナログ信号回路、ＲＦ信号回路などの複数の信号回路が集積化された半導体装置を作製することができる。
【００５９】
この場合に、本実施形態２では、ｐ型不純物拡散領域およびトレンチ部によって基板ノイズをシールドすることができるため、シリコン半導体基板を介してアナログ信号回路やＲＦ信号回路とインダクタンス素子とがカップリングされることを防いでデバイス特性の低下を防ぐことができる。
（実施形態３）
上記実施形態１ではｎ型不純物拡散領域とｐ型半導体基板領域とを交互に積層して積層領域とし、上記実施形態２では、ｐ型不純物拡散領域とｎ型半導体基板領域とを交互に積層して積層領域として説明したが、本実施形態３では、ｎ型不純物拡散領域とｐ型不純物拡散領域とを交互に積層して積層領域とした場合について説明する。
【００６０】
図５は、本発明の実施形態３におけるインダクタンス素子の断面図であり、これは図１のＡ−Ａ’線部分に相当している。なお、図１および図２と同様の作用効果を奏する部材には同様の符号を付してその説明を省略する。
【００６１】
図５に示すように、本実施形態２のインダクタンス素子２０は、上記実施形態１の場合と同様に、シリコン半導体基板１上に、層間絶縁膜２を介して所定のインダクタンス値を有するように予め設定された螺旋状の第１導電膜パターン３からなるインダクタンス部が形成されている。この第１導電膜パターン３の中央の端部は第２導電膜パターン４と接続されて配線が外部に引き出されている。
【００６２】
このインダクタンス部の下方部に相当するシリコン半導体基板１中には、ｎ型不純物拡散領域５およびｐ型不純物拡散領域６が交互に４層積層（通常は３〜５層）された積層領域が設けられており、その積層領域の周辺部が絶縁材料からなるトレンチ部７によって囲まれて、この積層領域がシリコン半導体基板１と電気的に分離されている。
【００６３】
このインダクタンス素子２０は、例えば以下のようにして作製することができる。
【００６４】
まず、フォトリソグラフィー技術により、インダクタンス部が形成される領域の下方部うが開口されるように、シリコン半導体基板１上にレジスト膜をパターニングする。このレジスト膜をマスクとしてｎ型不純物およびｐ型不純物をシリコン半導体基板１内に注入する。
【００６５】
このｎ型不純物およびｐ型不純物は、注入エネルギーを調整してｎ型不純物およびｐ型不純物の注入深さを変化させて、交互に複数回連続して注入を行う。さらに、熱拡散処理によりｎ型不純物およびｐ型不純物を拡散させてｎ型不純物拡散領域５およびｐ型不純物拡散領域６を形成する。このとき、各ｎ型不純物拡散領域５およびｐ型不純物拡散領域６を互いに接続させないように、注入条件および熱処理条件を設定する。
【００６６】
これにより、図５に示すように、複数のｎ型不純物拡散領域５が所定の間隔を開けて積層され、各ｎ型不純物拡散領域５の間にｐ型不純物拡散領域６が形成されて、ｎ型不純物拡散領域５とｐ型不純物拡散領域６とが交互に積層された積層領域が形成される。
【００６７】
この積層領域は、インダクタンス部とシリコン半導体基板１との間に直列にｐｎ接合面が複数形成されて、インダクタンス部とシリコン半導体基板１との間に直列に複数のキャパシタが形成された領域となっている。
【００６８】
次に、トレンチアイソレーション技術により、ｎ型不純物拡散領域５およびｐ型不純物拡散領域６の周辺部を取り囲むように溝を形成し、シリコン半導体基板１上に絶縁材料膜を成膜する。これにより、溝が絶縁材料で埋め込まれてトレンチ部７が形成されると共にインダクタンス部の形成領域に対応した領域上に素子分離膜８が形成される。
【００６９】
その後、従来技術を用いて、この素子分離膜８上に層間絶縁膜２（膜厚５〜６ミクロン）を形成し、更にその上に螺旋状の第１導電膜パターン３および配線引出用の第２導電膜パターン４を形成してインダクタンス素子を作製する。
【００７０】
以上のようにして作製された本実施形態３のインダクタンス素子２０においては、インダクタンス素子２０とシリコン半導体基板１との間に生じる寄生容量がｎ型不純物拡散領域５およびｐ型不純物拡散領域６の容量が直列に接続されたものとなるため、上記実施形態１，２の場合と同様に、寄生容量を低減させてインダクタンス素子のＱ値減少を抑制することができる。
【００７１】
本実施形態３においても、上記実施形態１，２の場合と同様に、インダクタンス素子２０が形成されたシリコン半導体基板１上に、デジタル信号回路、アナログ信号回路、ＲＦ信号回路などの複数の信号回路が集積化された半導体装置を作製することができる。
【００７２】
この場合、本実施形態３では、ｎ型不純物拡散領域５およびトレンチ部６によって基板ノイズをシールドすることができるため、シリコン半導体基板１を介してアナログ信号回路やＲＦ信号回路とインダクタンス素子２０とがカップリングされることを防いでデバイス特性低下を防ぐことができる。
【００７３】
以上により、上記実施形態１〜３によれば、シリコン半導体基板１上に螺旋状の第１導電膜パターン３からなるインダクタンス部が設けられ、このインダクタンス部の下方領域のシリコン半導体基板１中に、ｎ型不純物拡散領域５とｐ型半導体基板領域１ａ、ｐ型不純物拡散領域とｎ型半導体基板領域、または、ｎ型不純物拡散領域５とｐ型不純物拡散領域６とが交互に積層された積層領域が設けられている。この積層領域の周辺部は、絶縁材料からなるトレンチ部７によって囲まれて積層領域とシリコン半導体基板１が電気的に分離されている。これによって、インダクタンス素子とシリコン半導体基板１側との間に生じる寄生容量を低減できて、基板ノイズを抑制することができる。
【００７４】
なお、上記実施形態１ではｎ型不純物拡散領域とｐ型半導体基板領域とを交互に積層して積層領域とし、上記実施形態２では、ｐ型不純物拡散領域とｎ型半導体基板領域とを交互に積層して積層領域として説明し、上記実施形態３では、ｎ型不純物拡散領域とｐ型不純物拡散領域とを交互に積層して積層領域としたが、これに限らず、要は、この積層領域は、インダクタンス部とシリコン半導体基板１との間に直列にｐｎ接合面が複数形成されるなどして、インダクタンス部とシリコン半導体基板１との間に直列に複数のキャパシタが形成された領域になっていればよい。
【００７５】
また、上記実施形態１〜３では、上記積層領域の層数を４としたが、これに限らず、上記積層領域は、各層厚が１〜２ミクロンで層数が３〜５である。例えばトレンチ深さが５ミクロンの場合に、層厚が１ミクロンで層数が５であり、構造的にも工数的にもこの程度の層厚および層数となる。
【００７６】
以上のように、本発明の好ましい実施形態１〜３を用いて本発明を例示してきたが、本発明は、この実施形態１〜３に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜３の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００７７】
本発明は、例えばデジタル信号回路、アナログ信号回路、高周波（ＲＦ）信号回路などのＩＣチップなどに設けられたインダクタンス素子、これを用いた半導体装置およびこのインダクタンス素子の製造方法の分野において、インダクタンス素子と半導体基板との間に生じる寄生容量を低減してインダクタンス素子のＱ値低下を抑制し、かつ基板ノイズを抑制することができる。このため、例えばデジタル信号回路、アナログ信号回路およびＲＦ信号回路などが集積化された半導体装置において、高性能で信頼性が高い半導体装置の回路構成を実現することができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施形態１におけるインダクタンス素子の要部構成例を示す平面図である。
【図２】図１のＡ−Ａ’線断面図である。
【図３】図１のインダクタンス素子の等価回路モデルを示す回路図である。
【図４】従来の一般的なインダクタンス素子の等価回路モデルを示す回路図である。
【図５】本発明の実施形態３におけるインダクタンス素子の要部構成例を示す断面図である。
【符号の説明】
【００７９】
１  シリコン半導体基板（半導体基板）
１ａ ｐ型半導体基板領域
２  層間絶縁膜（層間絶縁層）
３  第１導電膜パターン
４  第２導電膜パターン
５  ｎ型不純物拡散領域
６  ｐ型不純物拡散領域
７  トレンチ部
８  素子分離膜（素子分離層）
１０，２０  インダクタンス素子
【図１】
2006041292.tif 000003
【図２】
2006041292.tif 000004
【図３】
2006041292.tif 000005
【図４】
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【図５】
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