(57)【要約】【課題】  パワーレベル感知回路を有するフラッシュメモリが開示される。【解決手段】  パワーパッド部を含むフラッシュメモリ装置が提供される。パワーパッド部は、第１電源供給パッド、第２電源供給パッド、及びパワーレベル感知回路を含む。前記第１及び第２電源供給パッドは、前記パワーレベル感知回路と電気的に連結されている。【選択図】  図２
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【特許請求の範囲】
【請求項１】
第１電源供給パッド、第２電源供給パッド、及びパワーレベル感知回路を有するパワーパッド部を含み、前記第１電源供給パッドと前記第２電源供給パッドは、前記パワーレベル感知回路に電気的に連結されていることを特徴とするフラッシュメモリ。
【請求項２】
前記パワーパッド部は、少なくとも一つの入／出力パッドを更に含むことを特徴とする請求項１記載のフラッシュメモリ。
【請求項３】
前記パワーレベル感知回路は、パワーレベル感知回路からの前記第１及び第２電源供給パッドの位置に基づいて、電源供給ラインの長さが減少されるようにするために、電源供給ラインを通じて前記第１及び第２電源供給パッドと電気的に連結されていることを特徴とする請求項２記載のフラッシュメモリ。
【請求項４】
前記パワーレベル感知回路は、前記第１電源供給パッドと前記第２電源供給パッドとの間に配置されることを特徴とする請求項３記載のフラッシュメモリ。
【請求項５】
前記第１電源供給パッドは、前記パワーレベル感知回路と前記第２電源供給パッドとの間に配置されることを特徴とする請求項３記載のフラッシュメモリ。
【請求項６】
前記フラッシュメモリの第１領域に配置され、データを貯蔵するためのメモリセルアレイ部と、
前記フラッシュメモリの前記第１領域の周辺に位置し、前記フラッシュメモリの第２領域に配置され、前記メモリセルアレイ部の動作を制御するための主回路部と、を更に含み、
前記パワーパッド部は前記フラッシュメモリの前記第１領域の周辺に位置して、前記フラッシュメモリの第３領域に配置されることを特徴とする請求項２記載のフラッシュメモリ。
【請求項７】
前記パワーレベル感知回路は、パワーレベル感知回路からの第１及び第２電源供給パッドの位置に基づいて、電源供給ラインの長さが減少されるようにするために、電源供給ラインを通じて前記第１電源供給パッドと前記第２電源供給パッドと電気的に連結されていることを特徴とする請求項１記載のフラッシュメモリ。
【請求項８】
前記フラッシュメモリの第１領域に配置され、データを貯蔵するためのメモリセルアレイ部と、
前記フラッシュメモリの前記第１領域の周辺に位置して、前記フラッシュメモリの第２領域に配置され、前記メモリセルアレイ部の動作を制御するための主回路部と、
前記フラッシュメモリの前記第１領域の周辺に位置して、前記フラッシュメモリの第３領域に配置され、少なくとも一つの入／出力パッドを含み、前記メモリセルアレイ部の貯蔵されたデータを送受信するための入／出力パッド部と、を更に含み、
前記パワーパッド部は、前記フラッシュメモリの前記第１領域の周辺に位置し、前記フラッシュメモリの第４領域に配置されることを特徴とする請求項７記載のフラッシュメモリ。
【請求項９】
前記フラッシュメモリの第１領域に配置され、データを貯蔵するためのメモリセルアレイ部と、
前記フラッシュメモリの前記第１領域の周辺に位置して、前記フラッシュメモリの第２領域に配置され、前記メモリセルアレイ部の動作を制御するための主回路部と、
前記フラッシュメモリの前記第１領域の周辺に位置して、前記フラッシュメモリの第３領域に配置され、多数の入／出力パッド、第１電源供給パッド、第２電源供給パッド、及び前記第１電源供給パッドと前記第２電源供給パッドに電源供給ラインで連結され、前記第１電源供給パッドに印加された第１電源電圧を感知するパワーレベル感知回路を有するパワーパッド部と、を含むことを特徴とするフラッシュメモリ。
【請求項１０】
前記主回路部が配置される第２領域、及び前記パワーパッド部が配置される第３領域は、前記メモリセルアレイ部に対してそれぞれ排他的に配置されることを特徴とする請求項９記載のフラッシュメモリ。
【請求項１１】
前記第２領域及び前記第３領域は、前記メモリセルアレイ部に対して互いに対向することを特徴とする請求項１０記載のフラッシュメモリ。
【請求項１２】
前記パワーレベル感知回路は、前記第１電源供給パッドと前記第２電源供給パッドとの間に配置されることを特徴とする請求項１１記載のフラッシュメモリ。
【請求項１３】
前記第１電源供給パッドは、前記パワーレベル感知回路と前記第２電源供給パッドとの間に配置されることを特徴とする請求項１１記載のフラッシュメモリ。
【請求項１４】
前記フラッシュメモリの第１領域に配置され、データを貯蔵するためのメモリセルアレイ部と、
前記フラッシュメモリの前記第１領域の周辺に位置して、前記フラッシュメモリの第２領域に配置され、前記メモリセルアレイ部の動作を制御するための主回路部と、
前記フラッシュメモリの前記第１領域の周辺に位置して、前記フラッシュメモリの第３領域に配置され、前記メモリセルアレイ部の貯蔵されたデータを送受信するための入／出力パッド部と、
前記フラッシュメモリの前記第１領域の周辺に位置して、前記フラッシュメモリの第４領域に配置され、第１電源供給パッド、第２電源供給パッド、及び前記第１電源供給パッドと前記第２電源供給パッドに電源供給ラインで連結され前記第１電源供給パッドに印加された第１電源電圧を感知するパワーレベル感知回路を有するパワーパッド部と、を含むことを特徴とするフラッシュメモリ。
【請求項１５】
前記主回路部が配置される第２領域及び前記パワーパッド部が配置される第４領域は、前記メモリセルアレイ部に対して相互に排他的に配置されることを特徴とする請求項１４記載のフラッシュメモリ。
【請求項１６】
前記第２領域及び前記第４領域は、前記メモリセルアレイ部に対して互いに対向することを特徴とする請求項１５記載のフラッシュメモリ。
【請求項１７】
前記パワーレベル感知回路は、前記第１電源供給パッドと前記第２電源供給パッドとの間に配置されることを特徴とする請求項１６記載のフラッシュメモリ。
【請求項１８】
前記第１電源供給パッドは、前記パワーレベル感知回路と前記第２電源供給パッドとの間に配置されることを特徴とする請求項１６記載のフラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳細には、フラッシュメモリ装置に関する。
【背景技術】
【０００２】
フラッシュメモリのパワーレベル感知回路は、内部供給電圧ＶＤＤが所定のレベル以上に上昇する場合、上昇されたＶＤＤレベルを感知し、フラッシュメモリを初期化する役割を行う。即ち、ＶＤＤが所定の電圧レベル以上に上昇する場合、特定信号が生成され、生成された信号によりフラッシュメモリは初期化される。これは、フラッシュメモリに最初に電力を供給する場合に発生する一般的な動作である。フラッシュメモリの初期化は、フラッシュメモリについての製品情報を外部で認識できるように、特定信号をフラッシュメモリに印加し、フラッシュメモリから応答信号を受信して、フラッシュメモリについての製品情報が認識されることを指示する。
【０００３】
従来技術によるパワーレベル感知回路は、電源供給ラインが長くなる場合には、パワーレベルがパワーノイズの影響を受ける。即ち、パワーノイズは、パワーレベルが所望とするレベル以上に上昇するか、下降する原因になる。又、前記パワーノイズは、主に、特定の回路が動作する場合、電源供給ラインが特定回路の動作に影響を受けるのに起因する。
【０００４】
前記電源供給ラインがパワーノイズの影響を受ける場合、パワーレベル感知回路に印加される電源電圧は安定した値を有せず、短時間で、レベルが急激に変わる。特に、電源電圧のレベルが所定のレベル以下で急激に下降した後、急激に上昇すると、前記パワーレベル感知回路は、フラッシュメモリを初期化する誤動作を発生させる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、前記のような問題点を解決するため、パワーレベル感知回路を主電源供給パッド及び接地パッドが具備された領域に配置して、電源供給ラインの長さを最小化し、パワーノイズの影響を最小化することにある。
【課題を解決するための手段】
【０００６】
前記目的を達成するため、本発明は、第１電源供給パッド、第２電源供給パッド、及びパワーレベル感知回路を有するパワーパッド部を含み、前記第１電源供給パッドと前記第２電源供給パッドは、前記パワーレベル感知回路に電気的に連結されていることを特徴とするフラッシュメモリを提供する。
【０００７】
又、前記目的を達成するため、本発明は、前記フラッシュメモリの第１領域に配置され、データを貯蔵するためのメモリセルアレイ部と、前記フラッシュメモリの前記第１領域の周辺に位置して、前記フラッシュメモリの第２領域に配置され、前記メモリセルアレイ部の動作を制御するための主回路部と、前記フラッシュメモリの前記第１領域の周辺に位置して、前記フラッシュメモリの第３領域に配置され、多数の入／出力パッド、第１電源供給パッド、第２電源供給パッド、及び前記第１電源供給パッドと前記第２電源供給パッドに電源供給ラインで連結され、前記第１電源供給パッドに印加された第１電源電圧を感知するパワーレベル感知回路を有するパワーパッド部と、を含むフラッシュメモリを提供する。
【０００８】
又、前記目的を達成するため、本発明は、前記フラッシュメモリの第１領域に配置され、データを貯蔵するためのメモリセルアレイ部と、前記フラッシュメモリの前記第１領域の周辺に位置して、前記フラッシュメモリの第２領域に配置され、前記メモリセルアレイ部の動作を制御するための主回路部と、前記フラッシュメモリの前記第１領域の周辺に位置して、前記フラッシュメモリの第３領域に配置され、前記メモリセルアレイ部の貯蔵されたデータを送受信するための入／出力パッド部と、前記フラッシュメモリの前記第１領域の周辺に位置して、前記フラッシュメモリの第４領域に配置され、第１電源供給パッド、第２電源供給パッド、及び前記第１電源供給パッドと前記第２電源供給パッドに電源供給ラインで連結され前記第１電源供給パッドに印加された第１電源電圧を感知するパワーレベル感知回路を有するパワーパッド部とを含むフラッシュメモリを提供する。
【発明を実施するための最良の形態】
【０００９】
以下、本発明による好ましい実施例を、添付図面を参照して詳細に説明する。
【００１０】
［実施例１］  図１は、本発明の第１実施例によるフラッシュメモリを示す配置図である。
【００１１】
図１を参照すると、前記フラッシュメモリは、メモリセルアレイ部２００、主回路部２２０、及びパッド部２４０を有する。
【００１２】
前記メモリセルアレイ部２００は多数のブロックで構成され、それぞれのブロックは多数のページで構成される。ブロックの数は、フラッシュメモリの貯蔵容量によって変更することができる。
【００１３】
又、主回路部２２０は、前記メモリセルアレイ部２００から所定の距離だけ離隔して、第１領域に配置される。前記主回路部２２０は、メモリセルアレイ部の動作を制御する役割を行う。
【００１４】
パッド部２４０は、多数のパッド２４５を有し、メモリセルアレイ部から第２領域に離隔して配置される。前記パッド部は、多数の入／出力パッド、主電源供給パッド（ＶＤＤパッド）２４２、及び接地パッド（ＶＳＳパッド）２４４を有する。入／出力パッドを通じてアドレス信号、データ信号、及び制御信号がフラッシュメモリに入力されるか、データ信号がメモリから出力される。
【００１５】
又、前記パッド部２４０の主電源供給パッド２４２と接地パッド２４４との間には、パワーレベル感知回路２４６が配置される。前記図１において、主電源供給パッド２４２がパワーレベル感知回路２４６の上側に位置し、接地パッド２４４は、パワーレベル感知回路２４６の下側に位置するように図示したが、主電源供給パッド２４２は、パワーレベル感知回路２４６の下側に位置し、接地パッド２４４がパワーレベル感知回路２４６の上側に位置することもできる。又、前記主電源供給パッド２４２と接地パッド２４４との間に少なくとも一つのパッドを介在させることもできる。
【００１６】
又、前記パッド部２４０の主電源供給パッド２４２及び接地パッド２４４の上側又は下側に、パワーレベル感知回路２４６を配置させることもできる。即ち、パッド部２４０内に主電源供給パッド２４２と接地パッド２４４が互いに所定の離隔距離で離隔して位置させ、主電源供給パッド２４２及び接地パッド２４４の上側にパワーレベル感知回路２４６を配置させることができ、主電源供給パッド２４２及び接地パッド２４４の下側にパワーレベル感知回路２４６を配置させることもできる。前記主電源供給パッド２４２と接地パッド２４４との間には、少なくとも一つのパッドを配置させることができ、前記パワーレベル感知回路２４６と主電源供給パッド２４２との間、又はパワーレベル感知回路２４６と接地パッド２４４との間には少なくとも一つのパッドを介在させることができる。
【００１７】
前記パッド部２４０及び主回路部２２０は、メモリセルアレイ部２００を中心として上下左右所定の位置に配置させることができる。但し、パッド部２４０と主回路部２２０は、相互に排他的な方向に配置される。即ち、パッド部２４０がメモリセルアレイ部２００の一領域に配置される場合、前記主回路部２２０は、メモリセルアレイ部２００の上側又は下側に配置されるか、パッド部２４０に対向して配置される。
【００１８】
前述したように、パッド部２４０にパワーレベル感知回路２４６が配置され、パワーレベル感知回路２４６と近接した位置に主電源供給パッド２４２と接地パッド２４４が配置される。従って、主回路部２２０にパワーレベル感知回路が配置される場合より、電源供給ラインの長さは減少され、パワーノイズの影響を最小化することができる。
【００１９】
［実施例２］  図２は、本発明の第２実施例によるフラッシュメモリを示す他の配置図である。
【００２０】
図２を参照すると、前記フラッシュメモリは、メモリセルアレイ部３００、主回路部３２０、入／出力パッド部３４０、及びパワーパッド部３６０を有する。
【００２１】
メモリセルアレイ部３００は多数のブロックで構成され、それぞれのブロックは多数のページで構成される。又、前記メモリセルアレイ部では、データの書き込み動作又はデータの読み込み動作を発生させる。
【００２２】
又、主回路部３２０は、前記メモリセルアレイ部３００から所定の距離を離して第１領域に配置される。前記主回路部３２０は、メモリセルアレイ部３００の動作を制御する役割を行う。
【００２３】
入／出力パッド部３４０は、多数の入／出力パッド３４５を有し、メモリセルアレイ部から離隔して第２領域に配置される。前記入／出力パッド部３４０は、多数の入／出力パッド３４５を通じてアドレス及びデータの入力を受け、少なくとも一つの制御信号の入力を受ける。又、入／出力パッド３４５を通じて所定のアドレスに相応するセルに貯蔵されたデータは、フラッシュメモリの外部に出力される。
【００２４】
パワーパッド部３６０は、主電源供給パッド３６２及び接地パッド３６４を有する。又、前記パワーパッド部３６０の主電源供給パッド３６２と接地パッド３６４との間には、パワーレベル感知回路３６６が配置される。前記図２において、主電源供給パッド３６２がパワーレベル感知回路３６６の上側に位置し、接地パッド３６４はパワーレベル感知回路３６６の下側に位置すると図示したが、主電源供給パッド３６２は、パワーレベル感知回路３６６の下側に位置し、接地パッド３６４がパワーレベル感知回路３６６の上側に位置することもできる。又、前記主電源供給パッド３６２と接地パッド３６４との間に、少なくとも一つのパッドを介在させることもできる。
【００２５】
又、前記パワーパッド部３６０の主電源供給パッド３６２及び接地パッド３６４の上側又は下側にパワーレベル感知回路３６６を配置させることもできる。即ち、パワーパッド部３６０内に、主電源供給パッド３６２と接地パッド３６４が互いに所定距離で離隔して位置させ、主電源供給パッド３６２及び接地パッド３６４の上側にパワーレベル感知回路３６６を配置させることができ、主電源供給パッド３６２及び接地パッド３６４の下側に、パワーレベル感知回路３６６を配置させることもできる。前記主電源供給パッド３６２と接地パッド３６４との間には、少なくとも一つのパッドを配置させることができ、前記パワーレベル感知回路３６６と主電源供給パッド３６２との間、又はパワーレベル感知回路３６６と接地パッド３６４との間には、少なくとも一つのパッドを介在させることができる。
【００２６】
前記パワーパッド部３６０及び主回路部３２０は、メモリセルアレイ部３００を中心として上下左右所定の位置に配置させることができる。但し、パワーパッド部３６０と主回路部３２０は、相互に排他的な方向に配置される。即ち、パワーパッド部３６０がメモリセルアレイ部３００の一領域に配置される場合、前記主回路部３２０は、メモリセルアレイ部３００の上側又は下側に配置されるか、パワーパッド部３６０に対向して配置される。
【００２７】
又、前記入／出力パッド部３４０は、メモリセルアレイ部３００を中心として上下左右任意の位置に配置される。従って、前記図２においては、入／出力パッド部３４０は、メモリセルアレイ部３００を中心として右側面に配置され、メモリセルアレイ部３００と入／出力パッド部３４０との間に主回路部３２０が配置されると図示されているが、本発明の技術的思想は、入／出力パッド部３４０の位置に対して特別に限定しない。即ち、前記入／出力パッド部３４０は、メモリセルアレイ部３００から左側、右側、上側、又は下側に配置させることができる。
【００２８】
前述したように、パワーパッド部にパワーレベル感知回路が配置され、パワーレベル感知回路と近接した位置に主電源供給パッドと接地パッドが配置される。従って、主回路部にパワーレベル感知回路が配置される場合より、電源供給ラインの長さは減少され、パワーノイズの影響を最小化することができる。
【産業上の利用可能性】
【００２９】
前記のような本発明によれば、主電源供給パッド、接地パッド、及びパワーレベル感知回路を同じ領域に配置して、電源供給ラインの長さを最小化する。最小化された電源供給ラインの長さによりパワーノイズの影響は最小化される。
【００３０】
以上、本発明を実施例を用いて詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１実施例によるフラッシュメモリを示す配置図である。
【図２】本発明の第２実施例によるフラッシュメモリを示す他の配置図である。
【符号の説明】
【００３２】
２００、３００  メモリセルアレイ部
２２０、３２０  主回路部
２４０  パッド部
３６０  パワーパッド部
２４６、３６６  パワーレベル感知回路
２４２、３６２  主電源供給パッド
２４４、３６４  接地パッド
【図１】
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【図２】
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