(57)【要約】【課題】  所望のセクタにのみ負電圧バイアスを選択的に供給するための回路群を，より小さい面積で実現するような不揮発性メモリのアーキテクチャを提供する。【解決手段】  本発明による不揮発性メモリは，複数のバンク１と，バンク１に負電圧バイアスを供給する負電圧電源ライン２とを備えている。複数のバンク１のそれぞれは，各々が複数の不揮発性メモリセルを含む，複数列に配置されている複数のセクタ１１と，セクタ１１の列にそれぞれに対応して設けられる列デコーダ１３と，バンク内電源ライン１５を介して列デコーダ１３に接続されているバンクデコーダ１２とを含む。複数のバンク１のうちから選択された選択バンクのバンクデコーダ１２は，負電圧電源ライン２から受け取った負電圧バイアスをバンク内電源ライン１５に供給する。列デコーダ１３のそれぞれは，それぞれが対応するセクタ１１の列の選択／非選択に応答して，バンク内電源ライン１５から供給される負電圧バイアスから生成された負電圧信号を，対応するセクタ１１の列に供給する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のバンクと，
前記複数のバンクに負電圧バイアスを供給する負電圧電源ライン
とを備え，
前記複数のバンクのそれぞれは，
各々が複数の不揮発性メモリセルを含む，複数列に配置されている複数のセクタと，
前記セクタの列にそれぞれに対応して設けられる列デコーダと，
バンク内電源ラインを介して前記列デコーダに接続されているバンクデコーダ
とを含み，
前記複数のバンクのうちから選択された選択バンクの前記バンクデコーダは，前記負電圧電源ラインから受け取った前記負電圧バイアスを前記バンク内電源ラインに供給し，
前記列デコーダのそれぞれは，それぞれが対応する前記セクタの列の選択／非選択に応答して，前記バンク内電源ラインから供給される前記負電圧バイアスから生成された負電圧信号を，対応する前記セクタの列に供給可能に構成されている
不揮発性メモリ。
【請求項２】
請求項１に記載の不揮発性メモリであって，
前記列デコーダのそれぞれは，対応する前記セクタの列の前記負電圧信号を出力する出力端子を前記バンク内電源ラインに接続するように構成されている
不揮発性メモリ。
【請求項３】
請求項２に記載の不揮発性メモリであって，
前記列デコーダのそれぞれは，
前記バンク内電源ラインに電源入力が接続され，対応する前記セクタの選択／非選択に応答した出力を生成するレベルシフタと，
前記レベルシフタの出力に応答して，前記出力端子を前記バンク内電源ラインに接続する回路群
とを含む
不揮発性メモリ。
【請求項４】
請求項１に記載の不揮発性メモリであって，
前記セクタは，複数行に並べられ，
前記複数のバンクのそれぞれは，前記セクタの行にそれぞれに対応して設けられた複数の行デコーダを更に含み，
選択された前記セクタの行に対応する前記行デコーダは，前記負電圧電源ラインから受け取った前記負電圧バイアスを対応する前記セクタの行に供給する
不揮発性メモリ。
【請求項５】
請求項４に記載の不揮発性メモリであって，
前記複数のバンクのそれぞれは，前記セクタの行にそれぞれに対応して設けられた，前記行デコーダからの前記負電圧バイアスを対応する前記セクタの行に供給する行方向バンク内電源ラインを備え，
前記セクタのそれぞれは，
前記不揮発性メモリセルを選択するためのデコーダと，
前記デコーダに接続される負電圧供給線と，
前記行方向バンク内電源ラインと前記負電圧供給線との間に介設されている負電圧スイッチ
とを含み，
前記負電圧スイッチは，
対応する前記列デコーダからの前記負電圧信号がゲートに入力され，対応する前記行デコーダから前記負電圧バイアスが供給される前記行方向バンク内電源ラインにソースが接続され，前記負電圧供給線にドレインが接続されている第１ＮチャネルＭＩＳＦＥＴと，
対応する前記行デコーダからの制御信号がゲートに入力され，前記負電圧供給線にソースが接続され，電源にドレインが接続されている第２ＭＩＳＦＥＴと，
対応する前記列デコーダからの制御信号がゲートに入力され，前記負電圧供給線にソースが接続され，前記電源にドレインが接続されている第３ＭＩＳＦＥＴ
とを備える
不揮発性メモリ。
【請求項６】
請求項１に記載の不揮発性メモリであって，
前記セクタは，複数行に並べられ，
前記複数のバンクのそれぞれは，前記セクタの行にそれぞれに対応して設けられた複数の行デコーダを更に含み，
前記複数の行デコーダは，前記バンク内電源ラインを介して前記バンクデコーダに接続され，
前記行選択信号によって選択された前記セクタの行に対応する前記行デコーダは，前記バンク内電源ラインから供給される前記負電圧バイアスから生成された負電圧信号を，対応する前記セクタの行に供給する
不揮発性メモリ。
【請求項７】
セクタの列を選択する列デコーダからの第１制御信号がゲートに入力され，負電圧が供給される負電圧電源ラインにソースが接続され，メモリアレイの不揮発性メモリセルを選択するデコーダに接続される負電圧供給線にドレインが接続されている第１ＮチャネルＭＩＳＦＥＴと，
前記セクタの行を選択する行デコーダからの第２制御信号がゲートに入力され，前記負電圧供給線にソースが接続され，電源にドレインが接続されている第２ＭＩＳＦＥＴと，
前記セクタの列を選択する列デコーダからの第３制御信号がゲートに入力され，前記負電圧供給線にソースが接続され，前記電源にドレインが接続されている第３ＭＩＳＦＥＴ
とを備える
負電圧スイッチ回路。
【請求項８】
それぞれが行列に並べられたセクタを含む複数のバンクのうちから選択バンクを選択するステップと，
前記選択バンクに負電圧バイアスを供給するステップと，
前記選択バンクのバンクデコーダを介して，前記負電圧電源ラインからの前記負電圧バイアスをバンク内電源ラインに供給するステップと，
前記セクタの列を選択するステップと，
前記セクタの列にそれぞれに対応して設けられている列デコーダが，対応する前記セクタの列の選択／非選択に応答して前記バンク内電源ラインから供給される前記負電圧バイアスから負電圧信号を生成し，生成された負電圧信号を対応する前記セクタの列に供給するステップ
とを備える
不揮発性メモリの動作方法。
【請求項９】
バンク内負電圧電源ラインにソースが接続され，メモリアレイの不揮発性メモリセルを選択するデコーダに接続される負電圧供給線にドレインが接続されている第１ＮチャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と，
前記負電圧供給線にソースが接続され，電源にドレインが接続されている第２ＮチャネルＭＩＳＦＥＴと，
前記負電圧供給線にソースが接続され，前記電源にドレインが接続されている第３ＮチャネルＭＩＳＦＥＴ
とを含む負電圧スイッチ回路の動作方法であって，
（Ａ）前記負電圧スイッチ回路を含むセクタ，及び前記セクタを含むバンクが選択されたとき，前記バンク内負電圧電源ラインに負電圧を供給し，前記第１ＮチャネルＭＩＳＦＥＴをターンオンし，且つ，前記第２ＮチャネルＭＩＳＦＥＴと第３ＮチャネルＭＩＳＦＥＴとをターンオフするステップと，
（Ｂ）前記バンクが選択され，前記負電圧スイッチ回路を含む前記セクタの行が選択されず，前記セクタの列が選択される場合，前記バンク内負電圧電源ラインに接地電位を供給し，前記第２ＮチャネルＭＩＳＦＥＴをターンオンするステップと，
（Ｃ）前記バンクが選択され，前記負電圧スイッチ回路を含む前記セクタの行が選択され，前記セクタの列が選択されない場合，前記バンク内負電圧電源ラインに負電圧を供給し，前記第３ＮチャネルＭＩＳＦＥＴをターンオンし，前記第１ＮチャネルＭＩＳＦＥＴと前記第２ＮチャネルＭＩＳＦＥＴとをターンオフするステップと，
（Ｄ）前記バンクが選択されない場合，前記バンク内負電圧電源ラインに接地電位を供給し，且つ，前記第３ＮチャネルＭＩＳＦＥＴをターンオンするステップ
とを含む
負電圧スイッチ回路の動作方法。
【請求項１０】
請求項９に記載の動作方法であって，
前記（Ａ）ステップでは，前記第１ＮチャネルＭＩＳＦＥＴのゲートには接地電位が，前記第２ＮチャネルＭＩＳＦＥＴ及び前記第３ＮチャネルＭＩＳＦＥＴのゲートには負電圧が供給され，
前記（Ｂ）ステップでは，前記第２ＮチャネルＭＩＳＦＥＴのゲートには電源電位が供給され，
前記（Ｃ）ステップでは，前記第１ＮチャネルＭＩＳＦＥＴのゲートには負電圧が，前記第３ＮチャネルＭＩＳＦＥＴのゲートには電源電位が供給され，
前記（Ｄ）ステップでは，前記第３ＮチャネルＭＩＳＦＥＴのゲートには電源電位が供給される
動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，不揮発性メモリに関し，特に，不揮発性メモリの所望のセクタに，選択的に，負電圧を供給するための技術に関する。
【背景技術】
【０００２】
当業者に知られているように，典型的なフラッシュメモリでは，メモリセルのイレースは，当該メモリセルのコントロールゲートに負電圧を印加することによって行われる。コントロールゲートに負電圧が印加されると，フローティングゲートに蓄積されている電荷がフローティングゲートから追い出され，これにより，当該メモリセルの消去が完了する。
【０００３】
一般的なフラッシュメモリでは，メモリセルのイレースはセクタ毎に行われる。セクタとは，メモリセルへのアクセスの単位となる領域のことである。あるセクタがイレース先に選択されると，当該セクタに負電圧バイアスが供給される。当該セクタのロウデコーダは，供給された負電圧バイアスを用いて当該セクタの全てのメモリセルのコントロールゲートに負電圧を印加し，当該セクタの全てのメモリセルを消去する。
【０００４】
近年のフラッシュメモリは，各セクタが独立して異なる動作モードで動作可能であることが望まれている。例えば，あるセクタでイレースが行われる間に，他のセクタでプログラム動作が実行可能であることは，動作の柔軟性を向上させるために好ましい。
【０００５】
このためには，イレースが行われるセクタにのみ選択的に負電圧バイアスを供給するアーキテクチャが必要である。特開平２００１−２８１９７号公報は，行列に配置されたセクタを，行デコーダ及び列デコーダによって選択し，選択されたセクタに所望のバイアスを供給する構成を開示している。
【０００６】
所望のセクタに負電圧バイアスを選択的に供給するアーキテクチャの一つの課題は，セクタを選択するための回路群，例えば，行デコーダ，列デコーダが，大きな面積を必要とすることである。セクタを選択するための回路の面積の増大は，フラッシュメモリのチップサイズを不所望に増大させる。
【０００７】
このような背景から，所望のセクタにのみ負電圧バイアスを選択的に供給するための回路群をより小さい面積で実現するようなアーキテクチャの提供が望まれている。
【特許文献１】特開２００１−２８１９７号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は，所望のセクタにのみ負電圧バイアスを選択的に供給するための回路群を，より小さい面積で実現するような不揮発性メモリのアーキテクチャを提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために，本発明は，以下に述べられる手段を採用する。その手段に含まれる技術的事項の記述には，［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために，［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し，付加された番号・符号は，［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明による不揮発性メモリは，複数のバンク（１）と，前記複数のバンク（１）に負電圧バイアスを供給する負電圧電源ライン（２）とを備えている。複数のバンク（１）のそれぞれは，各々が複数の不揮発性メモリセルを含む，複数列に配置されている複数のセクタ（１１）と，セクタ（１１）の列にそれぞれに対応して設けられる列デコーダ（１３）と，バンク内電源ライン（１５）を介して列デコーダ（１３）に接続されているバンクデコーダ（１２）とを含む。複数のバンク（１）のうちから選択された選択バンクのバンクデコーダ（１２）は，負電圧電源ライン（２）から受け取った負電圧バイアスをバンク内電源ライン（１５）に供給する。列デコーダ（１３）のそれぞれは，それぞれが対応するセクタ（１１）の列の選択／非選択に応答して，バンク内電源ライン（１５）から供給される負電圧バイアスから生成された負電圧信号（ＳＸ１＜ｉ＞，ＳＸ２＜ｉ＞）を，対応するセクタ（１１）の列に供給する。
【００１１】
本発明による不揮発性メモリは，負電圧バイアスを選択バンクの選択セクタに供給するために，バンクデコーダ（１２），及び列デコーダ（１３）から成る階層的なアーキテクチャを採用しており，かかる階層的なアーキテクチャは，個々の列デコーダ（１３）の論理を簡単化し，その面積の縮小化を可能にする。個々の列デコーダ（１３）の面積の縮小化は，全体としての不揮発性メモリのチップサイズの減少を可能にする。
【００１２】
なお，［特許請求の範囲］における「列」という用語は，不揮発性メモリに規定されたある方向に対応するものに過ぎないことに留意されるべきである；不揮発性メモリセルが並べられるメモリアレイのワード線，ビット線その他の配線の方向に依存して規定されていると解釈されてはならない。「行」という用語についても同様である。
【００１３】
列デコーダ（１３）のそれぞれは，対応する前記セクタ（１１）の列の選択／非選択に応答して，負電圧信号（ＳＸ１＜ｉ＞，ＳＸ２＜ｉ＞）を出力する出力端子（５１）をバンク内電源ライン（１５）に接続するように構成されることが好ましい。この場合，列デコーダ（１３）のそれぞれは，バンク内電源ライン（１５）に電源入力が接続され，対応する前記セクタの選択／非選択に応答した出力を生成するレベルシフタ（４６）と，レベルシフタの出力に応答して，前記出力端子（５１，５２）をバンク内電源ライン（１５）に接続する回路群（３３，３４，３７，３８，４０，４１，４３）とを含むことが一層に好適である。
【００１４】
好適な実施形態では，複数のバンク（１）のそれぞれは，セクタ（１１）の行にそれぞれに対応して設けられた複数の行デコーダ（１４）を更に含み，選択された前記セクタ（１１）の行に対応する行デコーダ（１４）は，負電圧電源ライン（２）から受け取った前記負電圧バイアスを対応する前記セクタ（１１）の行に供給する。
【００１５】
複数のバンク（１）のそれぞれは，セクタ（１１）の行にそれぞれに対応して設けられた，行デコーダ（１３）からの負電圧バイアス（ＶＮＥＧ＜ｊ＞）を対応するセクタ（１１）の行に供給する行方向バンク内電源ライン（１６）を備え，セクタ（１１）のそれぞれは，不揮発性メモリセルを選択するためのデコーダ（１８）と，デコーダ（１８）に接続される負電圧供給線（２５）と，行方向バンク内電源ライン（１６）と負電圧供給線（２５）との間に介設されている負電圧スイッチ（１７）とを含んでもよい。この場合，前記負電圧スイッチ（１７）は，対応する列デコーダ（１３）からの負電圧信号（ＳＸ１＜ｉ＞）がゲートに入力され，対応する行デコーダ（１４）から負電圧バイアス（ＶＮＥＧ＜ｉ＞）が供給される行方向バンク内電源ライン（１６）にソースが接続され，デコーダ（１８）に接続される負電圧供給線（２５）にドレインが接続されている第１ＮチャネルＭＩＳＦＥＴ（２１）と，対応する行デコーダ（１４）からの制御信号（ＳＹ＜ｊ＞）がゲートに入力され，負電圧供給線（１５）にソースが接続され，電源（１４）にドレインが接続されている第２ＭＩＳＦＥＴ（２２）と，対応する列デコーダ（１３）からの制御信号（ＳＸ２＜ｉ＞）がゲートに入力され，負電圧供給線（２５）にソースが接続され，電源（２４）にドレインが接続されている第３ＭＩＳＦＥＴ（２３）とを備えることが好ましい。
【００１６】
他の好適な実施形態では，複数のバンク（１）のそれぞれが，セクタ（１１）の行にそれぞれに対応して設けられ，且つ，バンク内電源ライン（１５）を介して前記バンクデコーダ（１２）に接続されている複数の行デコーダ（１４）を更に含む場合，選択された前記セクタ（１１）の行に対応する行デコーダ（１４）は，前記バンク内電源ライン（１５）から供給される負電圧バイアスから生成された負電圧信号（ＶＮＥＧ＜ｊ＞）を，対応するセクタ（１１）の行に供給する。
【００１７】
他の観点において，本発明による負電圧スイッチ回路（１７）は，セクタ（１１）の列を選択する列デコーダ（１３）からの第１制御信号（ＳＸ２＜ｉ＞）がゲートに入力され，負電圧が供給される負電圧電源ライン（１６）にソースが接続され，メモリアレイ（２０）の不揮発性メモリセルを選択するデコーダ（１８）に接続される負電圧供給線（２５）にドレインが接続されている第１ＮチャネルＭＩＳＦＥＴ（２１）と，セクタ（１１）の行を選択する行デコーダ（１４）からの第２制御信号（ＳＹ＜ｊ＞）がゲートに入力され，負電圧供給線（２５）にソースが接続され，電源（２４）にドレインが接続されている第２ＭＩＳＦＥＴ（２２）と，セクタ（１１）の列を選択する列デコーダからの第３制御信号（ＳＸ１＜ｉ＞）がゲートに入力され，前記負電圧供給線にソースが接続され，前記電源にドレインが接続されている第３ＭＩＳＦＥＴ（２３）とを備えている。このような負電圧スイッチ回路（１７）の構成は，上述の階層的なアーキテクチャを採用するために好適である。
【００１８】
更に他の観点において，本発明による不揮発性メモリの動作方法は，
それぞれが行列に並べられたセクタ（１１）を含む複数のバンク（１）のうちから選択バンクを選択するステップと，
選択バンクに負電圧バイアスを供給するステップと，
選択バンクのバンクデコーダ（１２）を介して，負電圧電源ライン（２）からの負電圧バイアスをバンク内電源ライン（１５）に供給するステップと，
セクタ（１１）の列を選択するステップと，
選択されたセクタ（１１）の列に対応して設けられている列デコーダ（１３）によって，バンク内電源ライン（１５）から供給される負電圧バイアスから負電圧信号（ＳＸ１＜ｉ＞，ＳＸ２＜ｉ＞）を生成し，生成された負電圧信号（ＳＸ１＜ｉ＞，ＳＸ２＜ｉ＞）を選択されたセクタ（１１）の列に供給するステップ
とを備える。このような動作方法は，上述の階層的なアーキテクチャの採用を可能にし，これにより，所望のセクタにのみ負電圧バイアスを選択的に供給するための回路群を，より小さい面積で実現することを可能にする。
【００１９】
更に他の観点において，本発明による動作方法は，バンク内負電圧電源ライン（１６）にソースが接続され，メモリアレイ（２０）の不揮発性メモリセルを選択するデコーダ（１８）に接続される負電圧供給線（２５）にドレインが接続されている第１ＮチャネルＭＩＳＦＥＴ（２１）と，負電圧供給線（２５）にソースが接続され，電源（２４）にドレインが接続されている第２ＮチャネルＭＩＳＦＥＴ（２２）と，負電圧供給線（２５）にソースが接続され，電源（２４）にドレインが接続されている第３ＮチャネルＭＩＳＦＥＴ（２３）とを含む負電圧スイッチ回路の動作方法である。当該動作方法は，
（Ａ）負電圧スイッチ回路（１７）を含むセクタ（１１），及び該セクタ（１１）を含むバンク（１）が選択されたとき，バンク内負電圧電源ライン（１６）に負電圧を供給し，第１ＮチャネルＭＩＳＦＥＴ（２１）をターンオンし，且つ，第２ＮチャネルＭＩＳＦＥＴ（２２）と第３ＮチャネルＭＩＳＦＥＴ（２３）とをターンオフするステップと，
（Ｂ）バンク（１）が選択され，負電圧スイッチ回路（１７）を含むセクタ（１１）の行が選択されず，セクタ（１１）の列が選択される場合，バンク内負電圧電源ライン（１６）に接地電位を供給し，第２ＮチャネルＭＩＳＦＥＴ（２２）をターンオンするステップと，
（Ｃ）バンク（１）が選択され，負電圧スイッチ回路（１７）を含むセクタ（１１）の行が選択され，該セクタ（１１）の列が選択されない場合，バンク内負電圧電源ライン（１６）に負電圧を供給し，第３ＮチャネルＭＩＳＦＥＴ（２３）をターンオンし，第１ＮチャネルＭＩＳＦＥＴ（２１）と第２ＮチャネルＭＩＳＦＥＴ（２２）とをターンオフするステップと，
（Ｄ）バンク（１）が選択されない場合，バンク内負電圧電源ライン（１６）に接地電位を供給し，且つ，第３ＮチャネルＭＩＳＦＥＴ（２３）をターンオンするステップ
とを含む。
【００２０】
（Ａ）ステップでは，第１ＮチャネルＭＩＳＦＥＴ（２１）のゲートには接地電位が，第２ＮチャネルＭＩＳＦＥＴ（２２）及び第３ＮチャネルＭＩＳＦＥＴ（２３）のゲートには負電圧が供給され，
（Ｂ）ステップでは，第２ＮチャネルＭＩＳＦＥＴ（２２）のゲートには電源電位が供給され，
（Ｃ）ステップでは，第１ＮチャネルＭＩＳＦＥＴ（２１）のゲートには負電圧が，第３ＮチャネルＭＩＳＦＥＴ（２３）のゲートには電源電位が供給され，
（Ｄ）ステップでは，第３ＮチャネルＭＩＳＦＥＴ（２３）のゲートには電源電位が供給されることが好適である。
【発明の効果】
【００２１】
本発明により，所望のセクタにのみ負電圧バイアスを選択的に供給するための回路群を，より小さい面積で実現するような不揮発性メモリのアーキテクチャが提供される。
【発明を実施するための最良の形態】
【００２２】
第１  全体構成
本発明による不揮発性メモリの実施の一形態では，図１に示されているように，バンク１が，負電圧ＶＮＥＧを供給する負電圧電源ライン２に接続されている。当該不揮発性メモリには，バンク１が複数設けられているが，図を見やすくするために，バンク１は一つしか図示されていない。本実施の形態では，負電圧電源ライン２に供給されている負電圧ＶＮＥＧは，−１０（Ｖ）である。
【００２３】
各バンク１は，行列に並べられたセクタ１１を備えている。各セクタ１１は，行列に並べられた複数のフラッシュメモリセルを含んでおり，フラッシュメモリセルのイレースは，セクタ毎に行われる。以下の説明において，各セクタ１１を相互に区別するために，行，列に対応する２つの添字が使用されることがある，セクタ１１ｉ，ｊとは，第ｉ行，第ｊ列に位置するセクタ１１を意味している。
【００２４】
所望のセクタ１１に−１０（Ｖ）の負電圧ＶＮＥＧを選択的に供給するために，各バンク１には，負電圧バンクデコーダ１２，負電圧列デコーダ１３，及び負電圧行デコーダ１４が設けられている。負電圧バンクデコーダ１２は，その電源入力が負電圧電源ライン２に接続され，出力がバンク内電源ライン１５に接続されている。負電圧列デコーダ１３の電源入力は，バンク内電源ライン１５に接続されている。負電圧行デコーダ１４は，その電源入力が負電圧電源ライン２に直接に接続され，出力がバンク内電源ライン１６に接続されている。負電圧列デコーダ１３は，セクタ１１の列に一対一に対応するように設けられ，負電圧行デコーダ１４とバンク内電源ライン１６とは，セクタ１１の行に一対一に対応するように設けられている。
【００２５】
以下の説明において，各負電圧列デコーダ１３，負電圧行デコーダ１４，バンク内電源ライン１６を相互に区別するために，添字が使用されることがある；負電圧列デコーダ１３ｉは，第ｉ列のセクタ１１に対応する負電圧列デコーダ１３を意味している。同様に，負電圧行デコーダ１４ｊは，第ｊ列のセクタ１１に対応する負電圧行デコーダ１４を意味しており，バンク内電源ライン１６ｊは，第ｊ列のセクタ１１に対応するバンク内電源ライン１６を意味している。
【００２６】
負電圧バンクデコーダ１２は，バンク選択信号ＴＢＡＮＫ，及びイレースイネーブル信号ＥＲ＿ＥＮに応答して，負電圧電源ライン２から供給される負電圧ＶＮＥＧをバンク内電源ライン１５に供給するように構成されている；ここでバンク選択信号ＴＢＡＮＫは，当該バンク１が選択されるときにアクティブにされる信号であり，イレースイネーブル信号ＥＲ＿ＥＮは，イレース動作が行われるときにアクティブにされる信号である。本実施の形態では，バンク選択信号ＴＢＡＮＫ，及びイレースイネーブル信号ＥＲ＿ＥＮはハイアクティブであり，「アクティブにされる」とは，これらの信号が”Ｈｉｇｈ”レベルにプルアップされることを意味している；ただし，これらの信号がローアクティブであってよいことは，当業者には自明である。
【００２７】
バンク選択信号ＴＢＡＮＫ，及びイレースイネーブル信号ＥＲ＿ＥＮの両方がアクティブにされて当該バンク１がイレース先として選択されると，負電圧バンクデコーダ１２は，負電圧電源ライン２をバンク内電源ライン１５に接続して，バンク内電源ライン１５に負電圧ＶＮＥＧを供給する。一方，バンク選択信号ＴＢＡＮＫ，及びイレースイネーブル信号ＥＲ＿ＥＮの少なくとも一つがアクティブでない場合には，負電圧バンクデコーダ１２は，バンク内電源ライン１５の電圧レベルを０（Ｖ）にする。以下では，バンク内電源ライン１５の電圧レベルは，電圧ＶＮＥＧＢと記載される。
【００２８】
負電圧列デコーダ１３ｉは，上述のバンク選択信号ＴＢＡＮＫ，イレースイネーブル信号ＥＲ＿ＥＮ，及び，セクタ列選択信号Ｘ＜ｉ＞に応答して，第ｉ列のセクタ１１を制御する制御信号ＳＸ１＜ｉ＞，ＳＸ２＜ｉ＞を生成するように構成されている；ここでセクタ列選択信号Ｘ＜ｉ＞は，第ｉ列のセクタ１１が選択される場合にアクティブにされる信号であり，本実施の形態では，ハイアクティブの信号である。制御信号ＳＸ１＜ｉ＞は，負電圧ＶＮＥＧと電源電位ＶＣＣの一方の電圧レベルを有する信号である。一方，制御信号ＳＸ２＜ｉ＞は，０（Ｖ）と負電圧ＶＮＥＧの一方の電圧レベルを有する信号である。制御信号ＳＸ１＜ｉ＞，ＳＸ２＜ｉ＞を負電圧ＶＮＥＧにするためには，バンク内電源ライン１５から供給される負電圧ＶＮＥＧが使用される。負電圧列デコーダ１３ｉの構成と動作は，後に詳細に説明される。
【００２９】
負電圧行デコーダ１４ｊは，上述のバンク選択信号ＴＢＡＮＫ，イレースイネーブル信号ＥＲ＿ＥＮ，及びセクタ行選択信号Ｙ＜ｊ＞に応答して，負電圧電源ライン２から供給される負電圧ＶＮＥＧをバンク内電源ライン１６ｊに供給するように構成されている；ここでセクタ行選択信号Ｙ＜ｊ＞は，第ｊ行のセクタ１１が選択される場合にアクティブにされる信号である。バンク選択信号ＴＢＡＮＫ，イレースイネーブル信号ＥＲ＿ＥＮ，及びセクタ行選択信号Ｙ＜ｊ＞がいずれもアクティブにされて第ｊ行のセクタ１１が選択されると，負電圧行デコーダ１４ｊは，バンク内電源ライン１６ｊを負電圧電源ライン２に接続してバンク内電源ライン１６ｊを負電圧ＶＮＥＧに設定する。一方，バンク選択信号ＴＢＡＮＫ，イレースイネーブル信号ＥＲ＿ＥＮ，及びセクタ行選択信号Ｙ＜ｊ＞の少なくとも一つがアクティブでない場合，負電圧行デコーダ１４ｊは，バンク内電源ライン１６ｊを０（Ｖ）に設定する。以下では，バンク内電源ライン１６ｊの電圧レベルは，電圧ＶＮＥＧ＜ｊ＞と記載される。
【００３０】
加えて，負電圧行デコーダ１４ｊは，バンク選択信号ＴＢＡＮＫ，イレースイネーブル信号ＥＲ＿ＥＮ，及びセクタ行選択信号Ｙ＜ｊ＞に応答して，第ｊ行のセクタ１１を制御する制御信号ＳＹ＜ｊ＞を生成するように構成されている。制御信号ＳＹ＜ｊ＞は，負電圧ＶＮＥＧと電源電圧ＶＣＣの一方の電圧レベルを有する信号である。制御信号ＳＹ＜ｊ＞を負電圧ＶＮＥＧにするためには，負電圧電源ライン２から供給される負電圧ＶＮＥＧが使用される。
【００３１】
第２  各セクタの構成
図２を参照して，各セクタ１１ｉ，ｊは，イレース先として選択されたとき，バンク内電源ライン１６ｊから供給される負電圧ＶＮＥＧを内部のフラッシュメモリセルに供給するような構成を有している。各セクタ１１ｉ，ｊの内部への負電圧ＶＮＥＧの供給は，負電圧列デコーダ１３ｉから供給される制御信号ＳＸ１＜ｉ＞，ＳＸ２＜ｉ＞，及び，負電圧行デコーダ１４から供給される制御信号ＳＹ＜ｊ＞に応答して行われる。
【００３２】
より具体的には，各セクタ１１ｉ，ｊは，負電圧スイッチ１７と，ロウデコーダ１８と，カラムデコーダ１９と，フラッシュメモリセルが行列に配置されているメモリアレイ２０を備えている。負電圧スイッチ１７は，制御信号ＳＸ１＜ｉ＞，ＳＸ２＜ｉ＞，ＳＹ＜ｊ＞に応答して，バンク内電源ライン１６ｊから供給される負電圧ＶＮＥＧを，負電圧供給線２５を介してロウデコーダ１８に供給する。ロウデコーダ１８は，メモリアレイ２０のフラッシュメモリセルの行を選択する回路であり，カラムデコーダ１９は，フラッシュメモリセルの列を選択する回路である。イレース動作時には，ロウデコーダ１８は，フラッシュメモリセルのコントロールゲートに負電圧を供給してフラッシュメモリセルをイレースする。
【００３３】
負電圧スイッチ１７は，ＮＭＯＳトランジスタ２１，２２，２３を備えている。ＮＭＯＳトランジスタ２１，２２は，０（Ｖ）よりも少し高い電圧ＶＡを供給する電源２４とバンク内電源ライン１６ｊとの間に直列に接続されている。ＮＭＯＳトランジスタ２１は，そのソースがバンク内電源ライン１６ｊに接続され，そのドレインが負電圧供給線２５に接続されている。ＮＭＯＳトランジスタ２２は，そのソースが負電圧供給線２５に接続され，そのドレインが電源２４に接続されている。ＮＭＯＳトランジスタ２１のゲートには，負電圧列デコーダ１３ｉからの制御信号ＳＸ２＜ｉ＞が供給され，ＮＭＯＳトランジスタ２２のゲートには，負電圧行デコーダ１４ｊからの制御信号ＳＹ＜ｊ＞が供給される。ＮＭＯＳトランジスタ２１，２２の基板端子は，いずれも，バンク内電源ライン１６ｊに接続されている。一方，ＮＭＯＳトランジスタ２３は，電源２４と負電圧供給線２５との間に介設されている；ＮＭＯＳトランジスタ２３のソースは負電圧供給線２５に接続され，ドレインは電源２４に接続されている。ＮＭＯＳトランジスタ２３のゲートには，負電圧列デコーダ１３ｉからの制御信号ＳＸ１＜ｉ＞が供給される。
【００３４】
セクタ１１ｉ，ｊがイレース先として選択される場合，負電圧列デコーダ１３ｉからの制御信号ＳＸ１＜ｉ＞，ＳＸ２＜ｉ＞は，それぞれ，負電圧ＶＮＥＧ（＝−１０Ｖ），０（Ｖ）に設定され，負電圧行デコーダ１４ｊからの制御信号ＳＹ＜ｊ＞，及びバンク内電源ライン１６ｊの電圧レベルＶＮＥＧ＜ｊ＞は，いずれも，負電圧ＶＮＥＧ（＝−１０Ｖ）に設定される。これにより，ＮＭＯＳトランジスタ２１が”オン”に，ＮＭＯＳトランジスタ２２，２３が”オフ”にされ，負電圧供給線２５に負電圧ＶＮＥＧが供給される。ロウデコーダ１８は，負電圧供給線２５に供給される負電圧ＶＮＥＧを用いて，メモリアレイ２０のイレースを実行可能になる。
【００３５】
一方，セクタ１１ｉ，ｊがイレース先として選択されない場合には，ＮＭＯＳトランジスタ２２，２３の少なくとも一方がオンにされ，これにより，負電圧供給線２５に０（Ｖ）に近い正の電圧ＶＡが供給される。この場合，セクタ１１ｉ，ｊは，他の動作，例えば，プログラム動作，及びベリファイ動作を行うことができる。
【００３６】
第３  負電圧列デコーダの構成及び機能
図１の不揮発性メモリの構成において重要な点は，負電圧ＶＮＥＧに設定され得る制御信号ＳＸ１＜ｉ＞を各セクタ１１に供給するための回路が，負電圧バンクデコーダ１２と負電圧列デコーダ１３とを含む階層構造を有していることである。このような階層構造は，負電圧列デコーダ１３ｉそれぞれの回路規模の縮小に有効である。その理由は，以下のとおりである。負電圧列デコーダ１３ｉには，当該バンク１が選択された場合にのみ負電圧バンクデコーダ１２から負電圧ＶＮＥＧが供給され，当該バンク１が選択されない場合には，負電圧バンクデコーダ１２から０（Ｖ）が供給される。これは，制御信号ＳＸ１＜ｉ＞の制御を，バンク１の選択，非選択に無関係に，セクタ列選択信号Ｘ＜ｉ＞のみに応答して行うことを可能にし，従って，負電圧列デコーダ１３ｉそれぞれの論理を簡単化することを可能にする。負電圧列デコーダ１３ｉそれぞれの論理の簡単化は，負電圧列デコーダ１３ｉの回路規模の縮小化に寄与する。負電圧列デコーダ１３ｉの回路規模の縮小化は，当該不揮発性メモリのチップサイズの縮小に有効である。
【００３７】
図３は，かかる階層構造の採用に対応している，負電圧列デコーダ１３ｉの好適な構成を示す回路図である。
【００３８】
負電圧列デコーダ１３ｉは，バンク選択信号ＴＢＡＮＫ，イレースイネーブル信号ＥＲ＿ＥＮ，セクタ列選択信号Ｘ＜ｉ＞に応答して，制御信号ＳＡ，ＳＢ，ＳＣを生成する論理回路３１を備えている。図５に示されているように，論理回路３１は，第ｉ列のセクタ１１が選択されると（即ち，バンク選択信号ＴＢＡＮＫ，イレースイネーブル信号ＥＲ＿ＥＮ，セクタ列選択信号Ｘ＜ｉ＞が全てアクティブである場合），制御信号ＳＡ，ＳＢ，ＳＣの全てを電源電圧ＶＣＣに設定する。一方，当該バンク１が選択され，第ｉ列のセクタ１１が選択されない場合（即ち，セクタ列選択信号Ｘ＜ｉ＞がアクティブにされない状態でバンク選択信号ＴＢＡＮＫ，イレースイネーブル信号ＥＲ＿ＥＮがアクティブにされる場合），制御信号ＳＢのみを電源電圧ＶＣＣに設定して制御信号ＳＡ，ＳＣを０（Ｖ）に設定する。一方，当該バンク１が選択されない場合には，論理回路３１は，制御信号ＳＡ，ＳＢを０（Ｖ）に，制御信号ＳＣを電源電圧ＶＣＣに設定する。
【００３９】
論理回路３１によって生成された制御信号ＳＡは，インバータ３２を介してインバータ３３の電源入力に供給される。インバータ３３は，負電圧列デコーダ１３ｉから制御信号ＳＸ１＜ｉ＞を出力する出力段として使用される。インバータ３３は，ＰＭＯＳトランジスタ３３ａ，ＮＭＯＳトランジスタ３３ｂとで構成されている。ＰＭＯＳトランジスタ３３ａ，ＮＭＯＳトランジスタ３３ｂのドレインは，制御信号ＳＸ１＜ｉ＞を出力する出力端子５１に共通に接続されている。ＰＭＯＳトランジスタ３３ａ，ＮＭＯＳトランジスタ３３ｂのゲートは共通に接続され，インバータ３３の入力端子として使用される。ＰＭＯＳトランジスタ３３ａのソースはインバータ３２の出力に接続され，ＮＭＯＳトランジスタ３３ｂのソースはＮＭＯＳトランジスタ３４を介して接地端子５３に接続されている。
【００４０】
一方，制御信号ＳＢは，インバータ３５を介して，インバータ３７の電源入力に供給される。インバータ３７は，ＰＭＯＳトランジスタ３７ａ，ＮＭＯＳトランジスタ３７ｂとで構成されている。ＰＭＯＳトランジスタ３７ａ，ＮＭＯＳトランジスタ３７ｂのドレインは共通に接続され，インバータ３７の出力端子として使用される。インバータ３７の出力端子（即ち，ＰＭＯＳトランジスタ３７ａ，ＮＭＯＳトランジスタ３７ｂのドレイン）は，インバータ３３の入力端子に接続されている。ＰＭＯＳトランジスタ３７ａ，ＮＭＯＳトランジスタ３７ｂのゲートは共通に接続され，インバータ３７の入力端子として使用される。ＰＭＯＳトランジスタ３７ａのソースは，インバータ３５の出力に接続され，ＮＭＯＳトランジスタ３７ｂのソースは，接地端子５４に接続されている。
【００４１】
制御信号ＳＢは，更に，インバータ３６を介してインバータ３８の電源入力に供給される。インバータ３８は，負電圧列デコーダ１３ｉから制御信号ＳＸ２＜ｉ＞を出力する出力段として使用される。インバータ３８は，ＰＭＯＳトランジスタ３８ａ，ＮＭＯＳトランジスタ３８ｂとで構成されている。ＰＭＯＳトランジスタ３８ａ，ＮＭＯＳトランジスタ３８ｂのドレインは，制御信号ＳＸ２＜ｉ＞を出力する出力端子５２に共通に接続されている。ＰＭＯＳトランジスタ３８ａ，ＮＭＯＳトランジスタ３８ｂのゲートは，共通に接続され，インバータ３８の入力端子として使用される。ＰＭＯＳトランジスタ３８ａのソースはインバータ３２の出力に接続され，ＮＭＯＳトランジスタ３３ｂのソースはＮＭＯＳトランジスタ４０を介して接地端子５５に接続されている。ＮＭＯＳトランジスタ３３ｂのソースは，更に，ＮＭＯＳトランジスタ４３を介して電源ライン５７に接続されている。電源ライン５７は，バンク内電源ライン１５に接続されており，電圧レベルＶＮＥＧＢを有している。
【００４２】
制御信号ＳＣは，制御信号ＳＸ１＜ｉ＞を出力するインバータ３３，制御信号ＳＸ２＜ｉ＞を出力するインバータ３８を制御するために使用される信号である。具体的には，制御信号ＳＣは，インバータ４４ａ，４４ｂを介してインバータ３８の入力端子に供給され，制御信号ＳＸ２＜ｉ＞の出力を制御する。
【００４３】
更に，制御信号ＳＣは，インバータ４５を介してレベルシフタ４６の正転入力ＴＩＮに供給され，インバータ４５，４７を介してレベルシフタ４６の反転入力ＢＩＮに供給される。レベルシフタ４６は，正転入力ＴＩＮ，反転入力ＢＩＮの電圧に応答した電圧を正転出力ＴＯＵＴと反転出力ＢＯＵＴから出力する。レベルシフタ４６の電源入力は，バンク内電源ライン１５に接続されており，レベルシフタ４６は，正転出力ＴＯＵＴと反転出力ＢＯＵＴとが負電圧をとり得るように構成されている。具体的には，正転入力ＴＩＮ，反転入力ＢＩＮの電圧が，それぞれ電源電圧ＶＣＣ，及び０（Ｖ）である場合には，レベルシフタ４６は，正転出力ＴＯＵＴと反転出力ＢＯＵＴを，それぞれ０（Ｖ），ＶＮＥＧ（＝−１０Ｖ）に設定する。一方，正転入力ＴＩＮ，反転入力ＢＩＮの電圧が，それぞれ，０（Ｖ），及び電源電圧ＶＣＣである場合には，レベルシフタ４６は，正転出力ＴＯＵＴと反転出力ＢＯＵＴを，それぞれＶＮＥＧ，電源電圧ＶＣＣに設定する。
【００４４】
レベルシフタ４６の正転出力ＴＯＵＴは，ＮＭＯＳトランジスタ４３，ＮＭＯＳトランジスタ３４のゲートに接続され，反転出力ＢＯＵＴは，ＮＭＯＳトランジスタ４０のゲートに接続されている。ＮＭＯＳトランジスタ４０のソース，及びＮＭＯＳトランジスタ４３のドレインは，インバータ４１の入力端子に接続されている。インバータ４１は，０（Ｖ）と，バンク内電源ライン１５の電圧ＶＮＥＧＢの一方を，インバータ３３のＮＭＯＳトランジスタ３３ｂのソースに選択的に出力するための回路である。インバータ４１は，ＰＭＯＳトランジスタ４１ａとＮＭＯＳトランジスタ４１ｂとで構成されている。ＰＭＯＳトランジスタ４１ａ，ＮＭＯＳトランジスタ４１ｂのドレインは共通に接続され，インバータ４１の出力端子として使用される。ＰＭＯＳトランジスタ４１ａ，ＮＭＯＳトランジスタ４１ｂのゲートは共通に接続され，インバータ４１の入力端子として使用される。ＰＭＯＳトランジスタ４１ａのソースは接地端子５６に接続され，ＮＭＯＳトランジスタ４１ｂのソースは，電圧ＶＮＥＧＢを有する電源ライン５７に接続されている。バンク内電源ライン１５の電圧ＶＮＥＧＢがＶＮＥＧ（＝−１０Ｖ）である場合には，インバータ４１は，電圧ＶＮＥＧをインバータ３３のＮＭＯＳトランジスタ３３ｂのソースに供給可能である。
【００４５】
図３の負電圧列デコーダ１３ｉの構成において重要な点は，負電圧列デコーダ１３ｉが，制御信号ＳＸ１＜ｉ＞，ＳＸ２＜ｉ＞を出力する出力端子５１，５２をセクタ列選択信号Ｘ＜ｉ＞に応答してバンク内電源ライン１５に接続するように構成されていることである。図５の真理値表から理解されるように，負電圧列デコーダ１３ｉの論理回路３１は，セクタ列選択信号Ｘ＜ｉ＞がアクティブにされると，制御信号ＳＣを電源電圧ＶＣＣにする。制御信号ＳＣが電源電圧ＶＣＣにプルアップされると，バンク内電源ライン１５から負電圧ＶＮＥＧが供給されているレベルシフタ４６は，正転出力ＴＯＵＴを０（Ｖ）に，反転出力ＢＯＵＴを負電圧ＶＮＥＧ（＝−１０Ｖ）に設定する。レベルシフタ４６の正転出力ＴＯＵＴ，反転出力ＢＯＵＴの電圧に応答して，ＮＭＯＳトランジスタ４０がターンオフされ，ＮＭＯＳトランジスタ４３，インバータ４１のＮＭＯＳトランジスタ４１ｂ，及びインバータ３３のＮＭＯＳトランジスタ３３ｂがターンオンされる。これにより，出力端子５１がＮＭＯＳトランジスタ３３ｂ，４１ｂ，及び電源ライン５７を介してバンク内電源ライン１５に接続され，制御信号ＳＸ１＜ｉ＞が負電圧ＶＮＥＧ（＝−１０Ｖ）にプルダウンされる。一方，制御信号ＳＣが０（Ｖ）にプルダウンされると，ＮＭＯＳトランジスタ４３，及びインバータ３８のＮＭＯＳトランジスタ３８ａがターンオンされる。これにより，出力端子５２がＮＭＯＳトランジスタ４３及びＮＭＯＳトランジスタ３８ａを介してバンク内電源ライン１５に接続され，制御信号ＳＸ２＜ｉ＞が負電圧ＶＮＥＧ（＝−１０Ｖ）にプルダウンされる。このような構成は，負電圧列デコーダ１３ｉの論理を簡単化し，負電圧列デコーダ１３ｉの面積の縮小に寄与する。
【００４６】
第４  不揮発性メモリの動作
図４は，本実施の形態の不揮発性メモリの動作を示す真理値表である。
【００４７】
バンク１が非選択である場合，負電圧バンクデコーダ１２，負電圧行デコーダ１４は，いずれも，負電圧電源ライン２から供給される負電圧ＶＮＥＧを出力しない；バンク内電源ライン１５，１６は，いずれも，０（Ｖ）に設定され，いずれのセクタ１１にも負電圧ＶＮＥＧは供給されない。加えて，セクタ１１の全ての行について，制御信号ＳＸ１＜ｉ＞が電源電位ＶＣＣにプルアップされ，ＮＭＯＳトランジスタ２３がターンオンされる。これにより，負電圧供給線２５が正の電位ＶＡに固定される。
【００４８】
イレース先としてバンク１が選択され，更に，選択されたバンク１の一のセクタ１１が選択されると，負電圧バンクデコーダ１２，負電圧列デコーダ１３，及び負電圧行デコーダ１４は，選択されたセクタ１１の内部に選択的に負電圧ＶＮＥＧが供給されるように動作する。以下では，第１列，第１行のセクタ１１１，１が選択されたとして，即ち，バンク選択信号ＴＢＡＮＫ，イレースイネーブル信号ＥＲ＿ＥＮ，セクタ列選択信号Ｘ＜１＞，及びセクタ行選択信号Ｙ＜１＞が当該不揮発性メモリの動作が説明される。
【００４９】
この場合，各デコーダは，下記のように動作する。図４に示されているように，負電圧バンクデコーダ１２は，バンク内電源ライン１５に−１０Ｖの負電圧ＶＮＥＧを供給する。セクタ１１の選択されている列に対応する負電圧列デコーダ１３１は，制御信号ＳＸ１＜１＞，ＳＸ２＜１＞をそれぞれ，−１０（Ｖ），０（Ｖ）に設定する。一方，選択されている行に対応する負電圧行デコーダ１４１は，バンク内電源ライン１６１の電圧ＶＮＥＧ＜１＞を−１０（Ｖ）に設定し，制御信号ＳＹ＜１＞を−１０（Ｖ）に設定する。制御信号ＳＸ１＜１＞，ＳＸ２＜１＞，ＳＹ＜１＞に応答して，セクタ１１１，１の負電圧スイッチ１７は，バンク内電源ライン１６１から供給される−１０（Ｖ）の負電圧ＶＮＥＧ＜１＞を，負電圧供給線２５を介してロウデコーダ１８に供給する（図２参照）。ロウデコーダ１８は，供給された負電圧を用いて，メモリアレイ２０のフラッシュメモリセルをイレースすることができる。
【００５０】
一方，選択されていない列に対応する負電圧列デコーダ１３２は，図４に示されているように，制御信号ＳＸ１＜１＞，ＳＸ２＜１＞を，それぞれ，電源電圧ＶＣＣ，及び−１０（Ｖ）に設定する。制御信号ＳＸ１＜１＞，ＳＸ２＜１＞に応答して，選択されていない列のセクタ１１の負電圧スイッチ１７は，ＮＭＯＳトランジスタ２３を介して電源２４に接続する；負電圧供給線２５はバンク内電源ライン１６１から切り離される。これにより，負電圧供給線２５は正の電圧ＶＡに設定され，選択されていない列のセクタ１１では，ロウデコーダ１８に負電圧が供給されない。
【００５１】
また，選択されていない行に対応する負電圧行デコーダ１４２は，バンク内電源ライン１６２の電圧ＶＮＥＧ＜２＞を０（Ｖ）に設定し，制御信号ＳＹ＜２＞をＶＣＣ（Ｖ）に設定する。これにより，選択されていない行のセクタ１１の負電圧スイッチ１７は，負電圧供給線２５をＮＭＯＳトランジスタ２２を介して電源２４に接続する。これにより，負電圧供給線２５は正の電圧ＶＡに設定され，選択されていない行のセクタ１１では，ロウデコーダ１８に負電圧が供給されない。
【００５２】
このような動作により，本実施の形態の不揮発性メモリでは，選択されているセクタ１１１の内部に選択的に−１０（Ｖ）の負電圧が供給され，選択されているセクタ１１１，１でイレース動作が行われる。選択されていないセクタ１１では，イレース動作は行われない。他のセクタ１１が選択される場合にも同様であることは，当業者には容易に理解されよう。
【００５３】
第５  まとめ及び補足
以上に説明されているように，本実施の形態の不揮発性メモリは，選択されているセクタ１１の内部に選択的に負電圧バイアスが供給されるような構成を有している。当該不揮発性メモリは，負電圧バイアスをセクタ１１に供給するために，負電圧バンクデコーダ１２，及び負電圧列デコーダ１３から成る階層的なアーキテクチャを採用しており，これによって負電圧列デコーダ１３の回路構成の簡単化を達成している。負電圧列デコーダ１３の回路構成の簡単化は，負電圧列デコーダ１３の面積を小さくするために有効である。このようなアーキテクチャは，負電圧バンクデコーダ１２を追加的に必要とするものの，全体としては，負電圧列デコーダ１３の面積の縮小によってチップサイズの縮小を達成することができる。
【００５４】
なお，かかる階層的なアーキテクチャは，図６に示されているように，負電圧行デコーダ１４にも適用され得る。この場合，負電圧行デコーダ１４は，負電圧電源ライン２の代わりにバンク内電源ライン１５が負電圧行デコーダ１４に接続され，負電圧行デコーダ１４への負電圧バイアスの供給は，バンク内電源ライン１５を介して行われる。図６のアーキテクチャは，負電圧行デコーダ１４の回路の簡単化を可能にし，当該不揮発性メモリのチップサイズの一層の縮小を達成するために有効である。
【００５５】
本発明による不揮発性メモリの構成は，その本質から外れない限り，本実施の形態のものに限定されない。特に，セクタ１１の行の数，列の数が，変更され得ることは，当業者には自明的である。セクタ１１の行の数，列の数が変更されても，負電圧列デコーダ１３は，セクタ１１の列の数と同数だけ設けられ，負電圧行デコーダ１４は，セクタ１１の行の数と同数だけ設けられる。
【図面の簡単な説明】
【００５６】
【図１】図１は，本発明による不揮発性メモリの実施の一形態を示すブロック図である。
【図２】図２は，当該不揮発性メモリを構成するセクタの回路図である。
【図３】図３は，当該不揮発性メモリに搭載される負電圧列デコーダの構成を示す回路図である。
【図４】図４は，当該不揮発性メモリに搭載される回路の動作を示す真理値表である。
【図５】図５は，負電圧列デコーダの動作を示す真理値表である。
【図６】図６は，本発明による不揮発性メモリの変形例を示すブロック図である。
【符号の説明】
【００５７】
１：バンク
２：負電圧電源ライン
１１，１１１，１１２，１１ｉ：セクタ
１２：負電圧バンクデコーダ
１３，１３１，１３２，１３ｉ：負電圧列デコーダ
１４，１４１，１４２，１４ｊ：負電圧行デコーダ
１５：バンク内電源ライン
１６，１６１，１６２，１６ｊ：バンク内電源ライン
１７：負電圧スイッチ
１８：ロウデコーダ
１９：カラムデコーダ
２０：メモリアレイ
２１，２２，２３：ＮＭＯＳトランジスタ
２４：電源
２５：負電圧供給線
３１：論理回路
３２，３３：インバータ
３３ａ：ＰＭＯＳトランジスタ
３３ｂ：ＮＭＯＳトランジスタ
３４：ＮＭＯＳトランジスタ
３５，３６，３７，３８：インバータ
３７ａ，３８ａ：ＰＭＯＳトランジスタ
３７ｂ，３８ｂ：ＮＭＯＳトランジスタ
４０：ＮＭＯＳトランジスタ
４１：インバータ
４１ａ：ＰＭＯＳトランジスタ
４１ｂ：ＮＭＯＳトランジスタ
４３：ＮＭＯＳトランジスタ
４４ａ，４４ｂ，４５：インバータ
４６：レベルシフタ
４７：インバータ
５１，５２：出力端子
５３，５４，５５，５６：接地端子
５７：電源ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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