(57)【要約】【課題】  シフトクロック信号の負荷を軽減することのできるシフトレジスタ回路を実現する。【解決手段】  シフトレジスタ回路の単位レジスタ回路を、相補信号を保持するフリップフロップ（ＦＦ０−ＦＦ）と、この相補信号のうちのフリップフロップの第１の保持ノードの信号に従って選択的に導通して固定電位（接地電圧またはＶＤＤ）を伝達する第１のトランジスタ（ＮＱ１，ＰＱ２）と、この第１のトランジスタのドレインノードとクロックノード（ＮＤ４）との間に接続されて、フリップフロップの第２の保持ノードにクロック信号（ＣＬＫ）を伝達する第２のトランジスタ（ＮＱ２，ＰＱ３）で構成する。単位レジスタ回路は、同一導電型のトランジスタで構成する。導電型の異なるトランジスタで構成される単位レジスタ回路を、固定電圧の論理レベルを反転させて、交互に接続する。【選択図】        図１
2006040477.tif 000002
【特許請求の範囲】
【請求項１】
縦続接続される複数の単位レジスタ回路を備え、
各前記単位レジスタ回路は、
相補信号を保持する第１および第２の保持ノードを有する信号保持回路、
前記第１の保持ノードとクロック信号を受けるクロックノードとの間に接続される第１導電型の第１のトランジスタ、および
前記第１のトランジスタの制御電極ノードと所定の電圧レベルの基準電圧を供給する電源ノードとの間に接続され、かつその制御電極ノードが前記第２の保持ノードに接続される第１導電型の第２のトランジスタを備え、
前記複数の単位レジスタ回路において連続して配置される単位レジスタ回路は、トランジスタの導電型が異なりかつ電源ノードの電圧の論理レベルが異なる、シフトレジスタ回路。
【請求項２】
前記第１のトランジスタの制御電極ノードは、前段の単位レジスタ回路の信号保持回路の第１の保持ノードに接続される、請求項１記載のシフトレジスタ回路。
【請求項３】
前記複数の単位レジスタ回路の前段に配置され、シフト開始信号を生成するシフト起動回路をさらに備え、
前記シフト起動回路は、
前記複数の単位レジスタ回路の初段の単位レジスタ回路の第２のトランジスタとシフト起動信号を受ける起動ノードとの間に接続される第３のトランジスタと、
前記第３のトランジスタと前記初段の単位レジスタ回路の第２のトランジスタとの接続ノードの電位を保持する第２の保持回路とを含み、前記第２の保持回路の保持信号に対応する信号が前記第３のトランジスタの制御電極ノードに印加される、請求項１記載のシフトレジスタ回路。
【請求項４】
前記複数の単位レジスタ回路の初段のレジスタ回路には、前記クロック信号に代えて前記基準電圧が印加される、請求項１記載のシフトレジスタ回路。
【請求項５】
前記信号保持回路は、
前記第１の保持ノードを前記基準電圧にリセットするリセットトランジスタと、
前記第１の保持ノードの信号を反転して前記第２の保持ノードに伝達するインバータと、
前記リセットトランジスタと並列に接続され、前記インバータの出力信号に従って選択的に導通するラッチトランジスタとを備え、前記第１の保持ノードと前記基準電圧と異なる電圧を供給する電源ノードとの間の電流経路は常時分離状態とされる、請求項１記載のシフトレジスタ回路。
【請求項６】
縦続接続される複数の単位レジスタ回路を備え、
前記複数の単位レジスタ回路のシフト方向の初段を除く単位レジスタ回路は、
相補信号を保持する第１および第２の保持ノードを有する信号保持回路、
前記第１の保持ノードとクロック信号を受けるクロックノードとの間に直列に接続される第１および第２のトランジスタを備え、前記第１のトランジスタの制御電極ノードにシフト方向指示信号が印加され、
所定電圧を供給する電源ノードと前記第２のトランジスタの制御電極ノードとの間に互いに直列に接続される第３および第４のトランジスタを備え、前記第３のトランジスタの制御電極ノードが前記第２の保持ノードに接続され、かつ前記第４のトランジスタの制御電極ノードが前記シフト方向指示信号を受ける、双方向シフトレジスタ回路。
【請求項７】
前記単位レジスタ回路の第１ないし第４のトランジスタは同一導電型のトランジスタであり、
第１導電型のトランジスタで構成される第１の単位レジスタ回路と第２導電型のトランジスタで構成される第２の単位レジスタ回路とが、第１の単位レジスタ回路のクロックノードに結合されるトランジスタが第２の単位レジスタ回路の電源ノードに結合されるトランジスタと直列に接続されるように配置され、前記第１および第２の単位レジスタ回路のそれぞれの電源ノードに与えられる電圧はその論理レベルが異なる、請求項６記載の双方向シフトレジスタ回路。
【請求項８】
前記複数の単位レジスタ回路のうちの前記初段の単位レジスタ回路は、前記第３のトランジスタが直接前記所定電圧を供給する電源ノードに結合されることを除いて前記初段以外の単位レジスタ回路と同一構成を有する、請求項６記載の双方向シフトレジスタ回路。
【請求項９】
前記複数の単位レジスタ回路は、前記シフト方向指示信号として第１のシフト方向指示信号を受ける第１の単位回路と、前記シフト方向指示信号として第２のシフト方向指示信号を受ける第２の単位回路とを含み、前記第１の単位回路と前記第２の単位回路は、前記信号保持回路を共有するように配置される、請求項６記載の双方向シフトレジスタ回路。
【請求項１０】
前記第１のシフト方向指示信号の活性化時のシフト方向において初段の単位レジスタ回路に対してシフト動作時転送されるシフトパルスを供給する第１のシフトパルス供給回路と、
前記第２のシフト方向指示信号の活性化時のシフト方向において初段の単位レジスタ回路に対してシフト動作時転送されるシフトパルスを供給する第２のシフトパルス供給回路をさらに備える、請求項９記載の双方向シフトレジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、クロック信号に従ってシフト動作を行なうシフトレジスタ回路に関し、特に、構成要素としてＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を用いるシフトレジスタ回路の構成に関する。
【背景技術】
【０００２】
シフトクロック信号に従ってシフト動作を行なって信号／データを順次転送するシフトレジスタ回路は、種々の用途において広く用いられている。このシフトレジスタ回路は、基本的には、フリップフロップを縦続接続し、シフトクロック信号に従ってフリップフロップに信号／データの取込およびラッチ動作を行なわせて、フリップフロップ間を信号／データを転送する。
【０００３】
特許文献１（特開２００１−１３５０９３号公報）は、クロック信号に従ってシフト動作を行なって、画像表示装置内のデータ線および／またはゲート線を選択する信号を生成するシフトレジスタを示す。シフトレジスタは、複数の縦続接続されるフリップフロップで構成される。この特許文献１においては、シフトレジスタの出力信号により同時に複数のゲート線またはデータ線が選択される多重選択が生じるのを防止するために、シフトレジスタにおいて前段のレジスタ（フリップフロップ）の出力信号に従って次段のレジスタ（フリップフロップ）へクロック信号を転送するスイッチ回路を配置する。このスイッチ回路の開閉時間を調整することにより、シフトレジスタの出力信号のデューティを変更する。また、このスイッチ回路により、前段のレジスタの出力信号が非活性状態となった後に、次段のレジスタ（フリップフロップ）の出力信号の活性状態へ駆動することにより、多重選択を防止することを図る。
【０００４】
特許文献２（特開２０００−３２２０２０号公報）は、双方向にシフト動作を行なう双方向シフトレジスタ回路を開示する。シフトレジスタ回路は、縦続接続されるフリップフロップと、これらのフリップフロップ列の初段および最終段それぞれに配置される信号振幅変換用のレベルシフタを備える。シフト方向指示信号により、これらのレベルシフタの一方を活性化して、また、フリップフロップの信号転送方向を設定する。フリップフロップには、シフト用のクロック信号が共通に供給される。この特許文献２は、画像表示装置への適用を意図しており、双方向シフト動作により、画像データ（画素データ）の書込順序を変更して、画面の左右反転および上下反転などの処理を実現することを図る。
【特許文献１】特開２００１−１３５０９３号公報
【特許文献２】特開２０００−３２２０２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に示される構成においては、シフトレジスタの各フリップフロップのセット入力に対してスイッチ回路が配置される。このスイッチ回路を前段のフリップフロップの出力信号に従って導通／非導通に設定する。スイッチ回路を介してクロック信号を伝達する。この伝達されたクロック信号を、インバータにより反転してシフトレジスタの出力信号としてシフト信号を生成し、また、対応のフリップフロップをセットする。フリップフロップのリセットは、所定数段下流に配置されるフリップフロップの出力信号により行われる。したがって、連続して隣接するシフトレジスタ段（フリップフロップ）においては、このスイッチ回路が同時に導通状態となる期間が存在するため、この連続して隣接するフリップフロップに対しては、位相の異なるクロック信号を伝達する。このスイッチ回路とインバータの間には、前段のフリップフロップの出力信号に従ってスイッチ回路と相補的に導通するリセット用トランジスタが設けられる。このリセット用トランジスタは、導通時、インバータの入力に電源電圧を伝達して、インバータからのシフト信号を非活性状態に維持する。
【０００６】
したがって、この特許文献１に示される構成においては、シフト動作時においては、シフトクロック信号は、スイッチ回路を介してフリップフロップの入力の充電電位（リセット電位）を駆動することが要求されるだけであり、クロック信号の駆動力は小さくすることができる。しかしながら、連続して隣接するシフトレジスタ段へは、位相の異なるクロック信号を伝達する必要があり、またこれらの隣接するシフトレジスタ段のスイッチ回路が並行して導通状態となる期間が存在するため、これらのシフトクロック信号の位相を正確に制御する必要がある。また、位相の異なるクロック信号を生成する必要があり、シフトクロック生成部の規模が大きくなる。
【０００７】
また、特許文献２に示される構成においては、双方向のシフトレジスタが用いられているものの、このシフトレジスタの各レジスタ段が、フリップフロップ回路で構成され、クロック信号に従って信号／データの取込／ラッチ動作が制御されている。したがって、クロック信号線に対し、全フリップフロップ回路のトランジスタのゲート容量が接続され、このクロック信号線の容量が大きくなる。画像表示装置の画素選択信号として、このような双方向シフトレジスタ回路を利用する場合、フリップフロップが数百段縦続接続されるため、このクロック信号線には、大きな容量性負荷が接続される。クロック信号の変化時には、容量性負荷の充放電電流が、クロック信号を供給回路において生じ、電力が消費され、消費電力が大きくなるという問題が生じる。この特許文献２においては、シフトレジスタ回路の消費電力を低減するために、シフト方向に沿って２つ配置されるレベルシフタの一方を非活性状態としているだけであり、クロック信号線の負荷の問題については何ら考慮していない。
【０００８】
それゆえ、この発明の目的は、シフト用クロック信号線の負荷を軽減することのできるシフトレジスタ回路を提供することである。
【０００９】
この発明の他の目的は、シフト用クロック信号を供給する回路の消費電力を低減することのできるシフトレジスタ回路を提供することである。
【課題を解決するための手段】
【００１０】
この発明に係るシフトレジスタ回路は、縦続接続される複数の単位レジスタ回路を備える。各単位レジスタ回路は、相補信号を保持する第１および第２の保持ノードを有する信号保持回路と、この第１の保持ノードとクロック信号を受けるクロックノードとの間に接続される第１導電型の第１のトランジスタと、第１のトランジスタの制御電極ノードと所定の電圧レベルの基準電圧を供給する電源ノードとの間に接続されかつその制御電極ノードが第２の保持ノードに接続される第１導電型の第２のトランジスタとを備える。複数の単位レジスタ回路において連続して配置される単位レジスタ回路は、トランジスタの極性が異なりかつ電源ノードの電圧の論理レベルが異なる。
【００１１】
この発明に係る双方向シフトレジスタ回路は、縦続接続される複数の単位レジスタ回路を備える。この複数の単位レジスタ回路のシフト方向の初段を除く単位レジスタ回路は、各々、相補信号を保持する第１および第２の保持ノードを有する信号保持回路と、第１の保持ノードとクロック信号を受けるクロックノードとの間に直列に接続される第１および第２のトランジスタと、所定電圧を供給する電源ノードと第２のトランジスタの制御電極ノードとの間に互いに直列に接続される第３および第４のトランジスタを含む。第１のトランジスタの制御電極ノードに、シフト方向指示信号が印加される。第３のトランジスタの制御電極ノードが第２の保持ノードに接続され、第４のトランジスタの制御電極ノードにシフト方向指示信号が与えられる。
【発明の効果】
【００１２】
単位レジスタ回路において、クロックノードと信号保持ノードとの間にトランジスタを配置し、このトランジスタのオン／オフ状態の制御は、単位レジスタ回路の内部のノード電位従って行なう。したがって、クロック信号線には、単位レジスタ回路のトランジスタの導通ノード（ソース／ドレインノード）の接合容量およびゲート−ソース／ドレイン容量が接続されるだけである。この接合容量は、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）の場合、そのゲート容量よりも十分小さい。また、ゲートとソース／ドレインとの重なり領域により形成される容量も、ゲート容量に比べて十分に小さい。これにより、クロック信号線の負荷容量を低減することができ、クロック信号線の充放電に要する電力を低減することができる。
【００１３】
また、単位回路において４つのトランジスタを配置し、信号伝送方向指示信号でトランジスタを選択的に導通状態とすることにより、単方向転送の単位回路と同一構成の双方向単位レジスタ回路を実現することができ、同様、クロック信号の駆動負荷の小さな双方向シフトレジスタを実現することができる。
【発明を実施するための最良の形態】
【００１４】
［実施の形態１］
図１は、この発明の実施の形態１に従うシフトレジスタ回路の構成を示す図である。図１において、シフトレジスタ回路は、３段の縦続接続される単位レジスタ回路ＵＮＳ１、ＵＰＳ１およびＵＮＳ２と、シフト開始信号ＳＴＡＲＴに従ってシフトパルスを初段の単位レジスタ回路ＵＮＳ１に伝達するシフト起動回路ＳＳＰを含む。次段の単位レジスタ回路ＵＰＳ２は、図面を簡略化するために、一部の構成のみを示す。
【００１５】
単位レジスタ回路ＵＮＳ１は、相補信号を生成する保持ノードＱおよび／Ｑを有するフリップフロップ（信号保持回路）ＦＦ１と、一定の基準電圧が供給されるロー側電源ノード（以下、単に接地ノードと称す）ＮＤ２と、内部ノードＮＤ６との間に接続されかつそのゲートにフリップフロップＦＦ１の出力／Ｑ上の信号をノードＮＤ９を介して受けるＮチャネルＭＯＳトランジスタＮＱ１と、フリップフロップＦＦ１の出力Ｑが結合されるノードＮＤ１０とクロック信号ＣＬＫを受けるクロックノードＮＤ４の間に接続されかつそのゲートが内部ノードＮＤ６に接続されるＮチャネルＭＯＳトランジスタＮＱ２を含む。
【００１６】
この単位レジスタ回路ＵＮＳ１は、フリップフロップＦＦ１を除いて、ＮチャネルＭＯＳトランジスタで構成されるため、以下、Ｎ単位レジスタ回路と称す。
【００１７】
フリップフロップＦＦ１は、リセットノードＮＤ５に与えられるリセット信号Ｒに従って出力ＱがＨレベル、出力／ＱがＬレベルに初期化される。
【００１８】
単位レジスタ回路ＵＰＳ１は、相補信号を生成するフリップフロップＦＦ２と、一定の電圧レベルの電源電圧ＶＤＤを受けるハイ側電源ノード（以下、単に電源ノードと称す）ＮＤ１と内部ノードＮＤ１０の間に接続されかつそのゲートにフリップフロップＦＦ２の出力Ｑ上の信号を内部ノードＮＤ１１を介して受けるＰチャネルＭＯＳトランジスタＰＱ２と、フリップフロップＦＦ２の出力／Ｑが接続される内部ノードＮＤ１２とクロックノードＮＤ４の間に接続されかつそのゲートが内部ノードＮＤ１０に接続されるＰチャネルＭＯＳトランジスタＰＱ３を含む。
【００１９】
なお、図１および以下の図において、ＰチャネルＭＯＳトランジスタを、ゲートに○印を付したトランジスタで示し、ＮチャネルＭＯＳトランジスタを、ゲートに○印が付されていないトランジスタで示す。
【００２０】
この単位レジスタ回路ＵＰＳ１は、フリップフロップＦＦ２を除いてＰチャネルＭＯＳトランジスタで構成されるため、以下、Ｐ単位レジスタ回路と称す。
【００２１】
Ｎ単位レジスタ回路ＵＮＳ２は、相補信号を生成する出力Ｑおよび／Ｑを有するフリップフロップＦＦ３と、内部ノードＮＤ１２と接地ノードＮＤ２の間に接続されかつそのゲートにフリップフロップＦＦ３の出力／Ｑ上の信号を内部ノードＮＤ１３を介して受けるＮチャネルＭＯＳトランジスタＮＱ３と、フリップフロップＦＦ３の出力Ｑが結合されるノードＮＤ１４とクロックノードＮＤ４の間に接続されかつそのゲートが内部ノードＮＤ１２に接続されるＮチャネルＭＯＳトランジスタＮＱ４を含む。
【００２２】
フリップフロップＦＦ１−ＦＦ３は、リセット入力ＮＤ５に与えられるリセット信号Ｒに従って出力Ｑおよび／Ｑが、それぞれ、ＨレベルおよびＬレベルに初期化される。
【００２３】
Ｎ単位レジスタ回路ＵＮＳ２の出力ノードＮＤ１４と電源ノードＮＤ１の間に、ＰチャネルＭＯＳトランジスタＰＱ４が接続される。このＰチャネルＭＯＳトランジスタＰＱ４は、次段のＰ単位レジスタ回路の構成要素である。シフトレジスタ回路の必要段数に応じてＮ単位レジスタ回路ＵＮＳとＰ単位レジスタ回路とが交互に配置される。
【００２４】
シフト起動回路ＳＳＰは、相補出力Ｑおよび／Ｑを有するフリップフロップＦＦ０と、フリップフロップＦＦ０の出力Ｑ上の信号を反転してノードＮＤ７上に出力するするインバータＩＶと、シフト開始信号ＳＴＡＲＴを受けるノードＮＤ３と内部ノードＮＤ６の間に接続されかつそのゲートがインバータＩＶの出力ノードＮＤ７に接続されるＰチャネルＭＯＳトランジスタＰＱ１を含む。
【００２５】
フリップフロップＦＦ０も、リセット入力ＮＤ５に与えられるリセット信号Ｒに従って、出力Ｑおよび／Ｑが、それぞれ、ＨレベルおよびＬレベルに初期化される。
【００２６】
Ｎ単位レジスタ回路ＵＮＳ１およびＵＮＳ２は、同一構成であり、また、Ｎ単位レジスタ回路ＵＮＳ１およびＵＮＳ２とＰ単位レジスタ回路ＵＰＳ１は、電源電圧およびトランジスタ極性を反転した構成である。
【００２７】
図２は、図１に示すフリップフロップＦＦ０−ＦＦ３の構成の一例を示す図である。フリップフロップＦＦ０−ＦＦ３は同一構成を有するため、図２においては、１つのフリップフロップＦＦを代表的に示す。図２において、フリップフロップＦＦは、電源ノードＮＤ１と出力Ｑの間に接続されかつそのゲートが補の出力／Ｑに接続されるＰチャネルＭＯＳトランジスタＰＴ１と、電源ノードＮＤ１と補の出力／Ｑの間に接続されかつそのゲートが出力Ｑに接続されるＰチャネルＭＯＳトランジスタＰＴ２と、出力Ｑと接地ノードＮＤ２の間に接続されかつそのゲートが補の出力／Ｑに接続されるＮチャネルＭＯＳトランジスタＮＴ１と、補の出力／Ｑと接地ノードＮＤ２の間に接続されかつそのゲートが出力Ｑに接続されるＮチャネルＭＯＳトランジスタＮＴ２と、電源ノードＮＤ１と出力Ｑの間に接続されかつそのゲートがリセットノードＮＤ５に接続されるＰチャネルＭＯＳトランジスタＰＴ５を含む。
【００２８】
ＭＯＳトランジスタＰＴ１およびＮＴ１がＣＭＯＳインバータを構成し、また、ＭＯＳトランジスタＰＴ２およびＮＴ２がＣＭＯＳインバータを構成する。このフリップフロップＦＦは、したがって、２つのインバータの入力および出力が交差結合されるインバータラッチの構成を備える。ＭＯＳトランジスタＰＴ５は、リセット信号ＲがＬレベルに設定されると、出力Ｑを電源電圧ＶＤＤレベルに駆動する。すなわち、リセット時、リセット信号Ｒは、Ｌレベルに設定され、フリップフロップＦＦは、初期化時、出力Ｑおよび／Ｑが、それぞれ、ＨレベルおよびＬレベルに設定される。
【００２９】
なお、このフリップフロップＦＦの初期化の構成としては、ＭＯＳトランジスタＮＴ２と並列に、リセット信号Ｒをゲートに受けるＮチャネルＭＯＳトランジスタを設ける構成が利用されてもよい。この構成では、リセット信号ＲがＨレベルのときに、補の出力／ＱがＬレベルに設定され、応じて、出力ＱがＨレベルに設定される。
【００３０】
図３は、図１に示すシフトレジスタ回路の動作を示すタイミング図である。以下、図３を参照して、図１に示すシフトレジスタ回路の動作について説明する。
【００３１】
シフトクロック信号ＣＬＫおよびシフト開始信号ＳＴＡＲＴは、ともに、電源電圧ＶＤＤと接地電圧ＧＮＤの間で変化する信号である。
【００３２】
時刻ｔ０以前において、リセット信号ＲがＬレベルに設定され、フリップフロップＦＦ０−ＦＦ３は、その出力Ｑおよび／Ｑが、それぞれ、ＨレベルおよびＬレベルに設定されている。この初期状態においては、シフト起動回路ＳＳＰにおいては、インバータＩＶの出力信号はＬレベルであるものの、シフト開始信号ＳＴＡＲＴがＬレベルであり、また内部ノードＮＤ６もＬレベルであるため、ＭＯＳトランジスタＰＱ１は、オフ状態である。
【００３３】
Ｎ単位レジスタ回路ＵＮＳ１においては、フリップフロップＦＦ１の補の出力／ＱからノードＮＤ９上に与えられる信号に従って、ＭＯＳトランジスタＮＱ１がオフ状態であり、また、ＭＯＳトランジスタＮＱ２も、フリップフロップＦＦ０の補の出力／Ｑ上の信号に従ってオフ状態である。
【００３４】
Ｐ単位レジスタ回路ＥＰＳ１においては、フリップフロップＦＦ１およびＦＦ２の出力Ｑからの信号に従ってＭＯＳトランジスタＰＱ３およびＰＱ２が、それぞれ、オフ状態にある。
【００３５】
Ｎ単位レジスタ回路ＵＮＳ２においても、同様、フリップフロップＦＦ２およびＦＦ３の補の出力／ＱからのＬレベルの信号に従って、ＭＯＳトランジスタＮＱ４およびＮＱ３が、それぞれ、オフ状態にある。
【００３６】
時刻ｔ０において、クロック信号ＣＬＫがＨレベルとなる。この状態においても、クロックノードＮＤ４に接続されるＭＯＳトランジスタＮＱ２、ＰＱ３およびＮＱ４はすべてオフ状態であるため、単位レジスタ回路ＵＮＳ１、ＵＰＳ１、およびＵＮＳ２の内部ノードの電位は変化しない。
【００３７】
時刻ｔ１において、シフト開始信号ＳＴＡＲＴがＨレベルに立上がると、ＭＯＳトランジスタＰＱ１が、オン状態となり、ノードＮＤ６へ、このシフト開始信号ＳＴＡＲＴを伝達し、ノードＮＤ６の電圧レベルが上昇する。フリップフロップＦＦ０のラッチ能力は十分小さくされており、シフト開始信号ＳＴＡＲＴの立上がりに従って、フリップフロップＦＦ０の信号保持状態が反転し、フリップフロップＦＦ０の出力Ｑからの信号がＬレベルとなる。フリップフロップＦＦ０およびインバータＩＶの経路の有する遅延時間ΔＴが経過後、ノードＮＤ７上のインバータＩＶの出力信号がＨレベルとなり、ＭＯＳトランジスタＰＱ１がオフ状態となる。この状態においては、ノードＮＤ６は、フリップフロップＦＦ０により、Ｈレベルに維持される。
【００３８】
ノードＮＤ６の電圧レベルがＨレベルに立上がり、Ｎ単位レジスタ回路ＵＮＳ１において、ＭＯＳトランジスタＮＱ２のゲート電位がＨレベルとなっても、クロックノードＮＤ４は、Ｈレベルでありまた、ノードＮＤ１０は、初期状態において、フリップフロップＦＦ１により、Ｈレベルに維持されており、ＭＯＳトランジスタＮＱ２はオフ状態を維持する。従って、時刻ｔ１においてノードＮＤ６の電圧レベルが上昇しても、ノードＮＤ１０の電圧レベルは変化しない。したがって、後段の単位レジスタ回路ＵＰＳ１およびＵＮＳ２においても、その信号保持状態は変化しない。
【００３９】
時刻ｔ２において、クロック信号ＣＬＫがＬレベルに立下がると、ＭＯＳトランジスタＮＱ２がオン状態となる。このオン状態のＭＯＳトランジスタＮＱ２を介して、ノードＮＤ１０が接地電圧レベルに駆動され（Ｌレベルのクロック信号ＣＬＫがノードＮＤ１０へ伝達され）、フリップフロップＦＦ１の信号保持状態が変化し、ノードＮＤ９がＨレベルとなる。応じて、ＭＯＳトランジスタＮＱ１がオン状態となり、ノードＮＤ６が接地電圧レベルへ駆動される。フリップフロップＦＦ０の信号保持状態が変化し、インバータＩＶの出力信号がＬレベルとなる。しかしながら、インバータＩＶの出力信号は、遅延時間ΔＴを有しており、時刻ｔ２においてノードＮＤ６の電圧レベルが低下し、フリップフロップＦＦ０の信号保持状態が反転しても、この時点では、まだ、ＭＯＳトランジスタＰＱ１は、そのゲートにＨレベルの信号を受けており、オフ状態を維持する。従って、Ｈレベルのシフト開始信号ＳＴＡＲＴがＭＯＳトランジスタＰＱ１を介してノードＮＤ６へ伝達されるのは確実に防止され、ノードＮＤ６は、ＭＯＳトランジスタＮＱ１により接地電圧レベルに駆動される。
【００４０】
ノードＮＤ６が、ＬレベルとなるとＭＯＳトランジスタＮＱ２がオフ状態となり、ノードＮＤ１０は、その電位がフリップフロップＦＦ１により保持される。
【００４１】
ノードＮＤ１０の電圧レベルが時刻ｔ２においてＬレベルに低下しても、クロック信号ＣＬＫは、そのときＬレベルとなるため、Ｐ単位レジスタ回路ＵＰＳ１においては、ＭＯＳトランジスタＰＱ３はオフ状態を維持し、ノードＮＤ１２の電位レベルは変化しない。したがって、次段のＮ単位レジスタ回路ＵＮＳ２においても、その内部信号状態は変化しない。
【００４２】
時刻ｔ３において、シフト開始信号ＳＴＡＲＴがＬレベルに低下する。このシフト開始信号ＳＴＡＲＴがＬレベルに立下がっても、インバータＩＶの出力信号が有する遅延時間ΔＴが経過するまで、ノードＮＤ７の電位はＨレベルであり、ＭＯＳトランジスタＰＱ１はオフ状態である。また、遅延時間ΔＴが経過しても、そのときには、ＭＯＳトランジスタＰＱ１は、ゲート、ソースおよびドレインノードの電位がすべて接地電圧レベルであり、オフ状態を維持し、ノードＮＤ６は、フリップフロップＦＦ０により、Ｌレベルに維持される。従って、次にシフト開始信号ＳＴＡＲＴが活性化されるまで、シフト起動回路ＳＳＰは、その内部信号状態を維持する。
【００４３】
時刻ｔ４において、クロック信号ＣＬＫが再びＨレベルに立上がると、ノードＮＤ１０がＬレベルであるため、ＭＯＳトランジスタＰＱ３がオン状態となり、クロック信号ＣＬＫがノードＮＤ１２へ伝達される。応じて、ノードＮＤ１２の電圧レベルが上昇し、フリップフロップＦＦ２は、その出力Ｑ（ノードＮＤ１１）がＬレベルとなる。応じて、ＭＯＳトランジスタＰＱ２がオン状態となり、ノードＮＤ１０へ電源電圧ＶＤＤが伝達され、フリップフロップＦＦ１の信号保持状態が反転し、ノードＮＤ９の電圧レベルがＬレベルとなり、ＭＯＳトランジスタＮＱ１がオフ状態となる。この状態においても、ノードＮＤ６は、フリップフロップＦＦ０により、Ｌレベルに維持される。
【００４４】
一方、ノードＮＤ１０がＨレベルに立上がると、ＭＯＳトランジスタＰＱ３がオフ状態となる。ノードＮＤ１２の電位レベルは、フリップフロップＦＦ２により、Ｈレベルに維持される。ノードＮＤ１２の電圧レベルがＨレベルに上昇すると、次段のＮ単位レジスタ回路ＵＮＳ２において、ＭＯＳトランジスタＮＱ４がゲートに、Ｈレベル信号を受ける。しかしながら、クロックノードＮＤ４のクロック信号ＣＬＫがＨレベルであり、またノードＮＤ１４も、フリップフロップＦＦ３によりＨレベルに維持されており、ＭＯＳトランジスタＮＱ４は、オフ状態を維持する。したがって、フリップフロップＦＦ３の状態は変化せず、また、ＭＯＳトランジスタＮＱ３はオフ状態を維持する。
【００４５】
時刻ｔ５において、クロック信号ＣＬＫがＬレベルに立下がると、Ｎ単位レジスタ回路ＵＮＳ１においては、ノードＮＤ６はＬレベルに維持されており、ＭＯＳトランジスタＮＱ２はオフ状態であるため、その内部の信号状態は変化しない。Ｐ単位レジスタ回路ＵＰＳ１においても、この時点ではＭＯＳトランジスタＰＱ３がオフ状態にあるため、その内部の信号状態は変化しない。
【００４６】
一方、Ｎ単位レジスタ回路ＵＮＳ２においては、このクロック信号ＣＬＫの立下がりに応答して、ＭＯＳトランジスタＮＱ４が導通し、ノードＮＤ１４の電位レベルが、このクロック信号ＣＬＫに従ってＬレベルとなり、フリップフロップＦＦ３の信号保持状態が変化し、ノードＮＤ１３の電圧レベルがＨレベルとなり、ＭＯＳトランジスタＮＱ３がオン状態となる。応じて、ノードＮＤ１２が接地電圧レベルに駆動され、フリップフロップＦＦ２の信号保持状態が変化し、Ｐ単位レジスタ回路ＵＰＳ１において、ノードＮＤ１１の電圧レベルがＨレベルとなり、ＭＯＳトランジスタＰＱ２がオフ状態となる。これにより、ノードＮＤ１０は、フリップフロップＦＦ１により、Ｈレベルに維持される。
【００４７】
時刻ｔ６において、クロック信号ＣＬＫがＨレベルに立上がると、次段のＰ単位レジスタ回路ＵＰＳ２の動作により、ＭＯＳトランジスタＰＱ４がオン状態となり、ノードＮＤ１４が電源電圧ＶＤＤレベルに駆動され、応じてフリップフロップＦＦ３の信号保持状態が反転し、ＮＤ１３の電圧レベルがＬレベルとなる。応じてＭＯＳトランジスタＮＱ３がオフ状態を維持する。
【００４８】
以降、次段の単位レジスタ回路ＵＰＳ２において、クロック信号ＣＬＫに同期して同様の動作が行なわれる。すなわち、単位レジスタ回路ＵＰＳおよびＵＮＳにおいて、次段の単位レジスタ回路のクロック伝達ノードが、クロック信号の変化に従って変化しフリップフロップの信号保持状態が変化すると、前段の単位レジスタ回路のフリップフロップの信号保持状態を変化させてパルス発生を停止させる。
【００４９】
このシフトレジスタ回路においてノードＮＤ９、ＮＤ１２およびＮＤ１３に着目すると、クロック信号ＣＬＫの半周期のパルス幅を有し、互いにクロック信号ＣＬＫの半周期の位相差を有する３相の正極性パルスが生成されている。すなわち、単位レジスタ回路ＵＮＳ１、ＵＰＳ１、およびＵＮＳ２においてフリップフロップＦＦ１−ＦＦ３の補の出力／Ｑの信号を取出すことにより、クロック信号ＣＬＫに同期したシフトパルスを得ることができる。
【００５０】
逆に、フリップフロップＦＦ１、ＦＦ２およびＦＦ３の出力Ｑの信号を利用することにより、３相の負極性のシフトパルス列を得ることができる。これらのフリップフロップＦＦ１−ＦＦ３の出力Ｑの信号をインバータを通して出力することにより、３相の正極性パルス列を生成することができる。
【００５１】
この図１に示すシフトレジスタ回路において、クロックノードＮＤ４には、ＭＯＳトランジスタのドレイン／ソースとゲートとの重なり部の容量およびソース／ドレイン領域の接合容量が接続されるだけであり、ゲート容量に比べて、大幅に、クロック信号ＣＬＫが駆動する容量性負荷の容量値を低減することができる。図１においては、ＭＯＳトランジスタＮＱ２のクロックノードＮＤ４に対する寄生容量Ｃｐを代表的に示す。
【００５２】
また、クロック信号ＣＬＫとしては、１相のクロック信号ＣＬＫが利用されているだけであり、シフト動作制御時に相補クロック信号を利用する必要がなく、クロック信号を生成する回路の構成が簡略化される。
【００５３】
上述の説明においては、シフト起動回路ＳＳＰにおいてインバータＩＶの出力信号の遅延時間ΔＴが、クロック信号ＣＬＫが立下がってからシフト開始信号ＳＴＡＲＴが立下がるまでの遅延時間よりも長い期間に設定されている。しかしながら、このシフト開始信号ＳＴＡＲＴが、クロック信号ＣＬＫの立下がりに同期してＬレベルに立下がる構成が利用されれば、このフリップフロップＦＦ０およびインバータＩＶの経路において、特に有意の遅延時間ΔＴを設ける必要はない。
【００５４】
［変更例］
図４は、この発明の実施の形態１の変更例のシフトレジスタ回路の構成を概略的に示す図である。図４において、シフトレジスタ回路は、シフト開始信号ＳＴＡＲＴに従ってシフト起動パルス信号を生成するシフト起動回路ＳＳＰと、このシフト起動回路ＳＳＰに結合されるＮ単位レジスタ回路ＵＮＳ１と、Ｎ単位レジスタ回路ＵＮＳ１に結合されるＰ単位レジスタ回路ＵＰＳ１と、最終段のＮ単位レジスタ回路ＵＮＳｎと、この最終段のＮ単位レジスタ回路ＵＮＳｎをクロック信号ＣＬＫに同期してリセットする最終段リセット回路ＤＭＹを含む。Ｐ単位レジスタ回路ＵＰＳ１と最終段のＮ単位レジスタ回路ＵＮＳｎの間にＮ単位レジスタ回路およびＰ単位レジスタ回路が交互に接続される。
【００５５】
Ｎ単位レジスタ回路ＵＮＳ１、…、ＵＮＳｎは、図１に示すＮ単位レジスタ回路ＵＮＳ１およびＵＮＳ２と同様の構成を備え、接地ノードに結合され、クロック信号ＣＬＫに同期して動作する。Ｐ単位レジスタ回路ＵＰＳ１は、図１に示すＰ単位レジスタ回路ＵＰＳ１と同様の構成を備え、電源ノードに結合されて、クロック信号ＣＬＫに同期して動作する。
【００５６】
図４においては、これらの単位レジスタ回路ＵＮＳ１、ＵＰＳ１、…、ＵＮＳｎにおいては、内部に含まれるフリップフロップの出力Ｑおよび／Ｑを代表的に示す。Ｎ単位レジスタ回路ＵＮＳ１は、その内部のフリップフロップの出力Ｑが、次段のＰ単位レジスタ回路ＵＰＳ１に結合される。Ｐ単位レジスタ回路ＵＰＳ１は、その内部のフリップフロップの補の出力／Ｑが、次段のＮ単位レジスタ回路に結合される。最終段のＮ単位レジスタ回路ＵＮＳｎは、その内部のフリップフロップの出力Ｑが、最終段リセット回路ＤＭＹに結合される。
【００５７】
図５は、図４に示す最終段リセット回路ＤＭＹの構成の一例を示す図である。図５においては、最終段のＮ単位レジスタ回路ＵＮＳｎの構成も併せて示す。
【００５８】
最終段のＮ単位レジスタ回路ＵＮＳｎは、フリップフロップＦＦａと、ノードＮＤｂと接地ノードの間に接続されかつフリップフロップＦＦａの補の出力／Ｑにそのゲートが接続されるＮチャネルＭＯＳトランジスタＮＱａと、フリップフロップＦＦａの出力Ｑが結合されるノードＮＤａとクロック入力ノードＮＤ４の間に接続されかつそのゲートがノードＮＤｂに接続されるＮチャネルＭＯＳトランジスタＮＱｂを含む。
【００５９】
最終段リセット回路ＤＭＹは、クロック入力ノードノードＮＤ４とノードＮＤａの間に接続されかつそのゲートがノードＮＤａに接続されるＰチャネルＭＯＳトランジスタＲＰＱを含む。
【００６０】
いま、図１を参照して、Ｐ単位レジスタ回路ＵＰＳ２のＰチャネルＭＯＳトランジスタＰＱ４が設けられていない状態を考える。この場合、前段の単位レジスタ回路ＵＮＳ２においては、クロック信号ＣＬＫがＨレベルとなり、ノードＮＤ１４の電圧レベルがＬレベルに低下すると、ＭＯＳトランジスタＮＱ４がオフ状態となる。したがって、この状態では、ノードＮＤ１２は、Ｌレベルに維持されており、クロック信号ＣＬＫの立上がりに応答して、ノードＮＤ１４の電圧レベルを立上げることができず、この単位レジスタ回路ＵＮＳ２の出力パルス信号を変化させることができない。
【００６１】
一方、図５に示すように、最終段リセット回路ＤＭＹにおいてノードＮＤａがＬレベルにクロック信号ＣＬＫに従って立下げられると、フリップフロップＦＦａにより、ノードＮＤａがＬレベルに維持される。この状態で、ＭＯＳトランジスタＮＱｂがオフ状態とされても、クロック信号ＣＬＫがＨレベルに立上がると、最終段リセット回路ＤＭＹにおいてＰチャネルＭＯＳトランジスタＲＰＱがオン状態となり、Ｈレベルのクロック信号ＣＬＫをノードＮＤａへ伝達し、フリップフロップＦＦａの信号保持状態を反転させる。したがって、この最終段のＮ単位レジスタ回路ＵＮＳｎにおいてシフトパルス信号がノードＮＤａから出力される場合においても、確実に、クロック信号ＣＬＫに同期して変化させることができる。
【００６２】
ノードＮＤａがＬレベルからＨレベルとなると、この最終段リセット回路ＤＭＹにおいて、ＭＯＳトランジスタＲＰＱは、逆バイアス状態となり、オフ状態を維持する。したがって最終段リセット回路ＤＭＹは、この最終段単位レジスタ回路ＵＮＳｎにおいて、ノードＮＤａがＬレベルとなったときにのみ、ＭＯＳトランジスタＲＰＱがダイオードモードで動作し、クロック信号ＣＬＫが立上がると、このＨレベルのクロック信号ＣＬＫをノードＮＤａに伝達し、それ以外の動作時においては、何ら悪影響は及ぼさない。これにより、単位レジスタ回路の段数だけ、シフトレジスタ回路の出力パルス信号を生成することができる。
【００６３】
［変更例２］
図６は、最終段の単位レジスタ回路が、Ｐ単位レジスタ回路ＵＰＳｍの場合の、最終段リセット回路ＤＭＹｐの構成を示す図である。図６において、最終段のＰ単位レジスタ回路ＵＰＳｍは、フリップフロップＦＦｂと、電源ノードＮＤ１と内部ノードＮＤｃの間に接続されかつそのゲートがフリップフロップＦＦｂの出力Ｑに接続されるＰチャネルＭＯＳトランジスタＰＱａと、クロック入力ノードＮＤ４と内部ノードＮＤｄの間に接続されかつそのゲートが、内部ノードＮＤｃに接続されるＰチャネルＭＯＳトランジスタＰＱｂを含む。ノードＮＤｂは、フリップフロップＦＦｂの出力／Ｑに接続される。
【００６４】
最終段リセット回路ＤＭＹｐは、ノードＮＤｄとクロックノードＮＤ４の間に接続されかつそのゲートがノードＮＤｄに接続されるＮチャネルＭＯＳトランジスタＲＮＱを含む。このＭＯＳトランジスタＲＮＱは、ダイオードモードで動作する。
【００６５】
図６に示す最終段のＰ単位レジスタ回路ＵＰＳｍにおいて、クロック信号ＣＬＫの立上がりに応答して、ノードＮＤｄの電圧レベルが上昇すると、フリップフロップＦＦｂの信号保持状態が反転し、ＭＯＳトランジスタＰＱａがオン状態となり、ノードＮＤｃが電源電圧ＶＤＤレベルとなり、ＭＯＳトランジスタＰＱｂがオフ状態となる。クロック信号ＣＬＫがＬレベルとなっても、ＭＯＳトランジスタＰＱｂはオフ状態である。一方、ノードＮＤｄがＨレベルのときに、クロックノードＮＤ４のクロック信号ＣＬＫがＬレベルとなると、最終段リセット回路ＤＭＹｐにおいて、ＭＯＳトランジスタＲＮＱがオン状態となり、ノードＮＤｄを、クロック信号ＣＬＫの立下がりに応答してその電圧レベルを低下させる。このノードＮＤｄの電位レベルの低下に従って、フリップフロップＦＦｂの信号保持状態が反転し、ＭＯＳトランジスタＰＱａがオフ状態となる。したがって、最終段のＰ単位レジスタ回路ＵＰＳｍにおいても、クロック信号ＣＬＫに従って、このノードＮＤｄの信号を変化させることができる。
【００６６】
以上のように、この発明の実施の形態１に従えば、相補信号を保持するフリップフロップと、このフリップフロップの第１の保持ノードとクロック入力ノードの間に第１のトランジスタを接続し、かつこのフリップフロップの第２の保持ノードの信号に従って第１のトランジスタのゲート電位を接地／または電源ノードに伝達する第２のトランジスタとで構成し、この単位レジスタ回路を縦続接続しており、シフト用のクロック信号は、ＭＯＳトランジスタのゲートを駆動することは要求されず、クロック信号線の負荷容量を軽減することができる。これにより、クロック信号を供給する回路の消費電力を低減することができる。
【００６７】
［実施の形態２］
図７は、この発明の実施の形態２に従うシフトレジスタ回路に含まれるフリップフロップＦＦの構成を示す図である。シフトレジスタ回路自体の構成は、先の図１に示す構成と同じである。図７に示すフリップフロップＦＦの構成においては、補の出力／Ｑは、出力Ｑの信号に従って選択的にオン状態となるＭＯＳトランジスタＰＴ２およびＮＴ２により駆動される。一方、出力Ｑは、リセットノードＮＤ５上のリセット信号ＲＴＺに従って電源電圧ＶＤＤを伝達するＰチャネルＭＯＳトランジスタＰＴ５と、補の出力／Ｑ上の信号に従って電源電圧ＶＤＤを伝達するＰチャネルＭＯＳトランジスタＰＴ１により駆動される。出力Ｑと接地ノードＮＤ２の間には、ＮチャネルＭＯＳトランジスタは設けられず、補の出力Ｑと接地ノードの間の電流経路は、このフリップフロップＦＦにおいては常時遮断される。
【００６８】
この図７に示すフリップフロップＦＦは、ＣＭＯＳインバータと、このＣＭＯＳインバータの出力信号に従ってその入力信号をラッチするＭＯＳトランジスタとで構成される「ハーフラッチ」の構成を備える。リセットトランジスタＰＴ５は、単に出力Ｑを充電することが要求されるだけである。したがって、このリセット用のＭＯＳトランジスタＰＴ５の導通時、出力Ｑから接地ノードへの貫通電流の経路は存在しない。したがって、フリップフロップＦＦのリセット時、その信号保持状態が反転する場合においても貫通電流が流れる経路は存在せず、確実に、リセット用のＭＯＳトランジスタＰＴ５に従って出力ＱをＨレベルに初期化することができる。特に、この場合、出力Ｑの放電用のＮチャネルＭＯＳトランジスタは設けられていないため、リセット用のＭＯＳトランジスタＰＴ５の電流駆動力を小さくすることができ、そのトランジスタサイズ（チャネル幅）を小さくすることができる。通常動作時においては、補の出力／ＱがＬレベルのときには、ＭＯＳトランジスタＰＴ１がオン状態となり、出力ＱがＨレベルに駆動される。出力ＱがＬレベルに駆動するときには、その出力Ｑが接続されるクロック信号をＭＯＳトランジスタにより電圧レベルに放電される。したがって、このいわゆる「ハーフラッチ」型のフリップフロップを用いても、確実に、出力Ｑの充放電は行なうことができ、シフト動作に従ったパルス信号を生成することができる。
【００６９】
フリップフロップＦＦにおいて、信号保持状態を変化させて内部ノードの電位を変化させる際に補の出力／Ｑが利用されるのは、Ｎ単位レジスタ回路ＵＮＳにおいてである。従って、この図７に示すフリップフロップは、Ｎ単位レジスタ回路において用いられる。
【００７０】
［変更例］
図８は、この発明の実施の形態２の変更例を示す図である。この図８に示すフリップフロップＦＦにおいては、補の出力／Ｑと接地ノードＮＤ２の間に、リセットノードＮＤ５のリセット信号ＲTに従って導通するリセット用のＮチャネルＭＯＳトランジスタＮＴ５が設けられる。このリセット信号ＲＴは、活性化時、Ｈレベルである。出力Ｑに対しては、充電用のＰチャネルＭＯＳトランジスタＰＴ１と放電用のＮチャネルＭＯＳトランジスタＮＴ１が設けられる。補の出力／Ｑに対しては、出力Ｑの信号に従って導通するＮチャネルＭＯＳトランジスタＮＴ２が設けられる。フリップフロップＦＦ内において、電源ノードＮＤ１と補の出力／Ｑの間の電流経路は常時遮断される。
【００７１】
この図８に示すフリップフロップＦＦの構成においても、リセット動作時、ＭＯＳトランジスタＮＴ５は、補の出力／Ｑを接地電圧レベルへ駆動することが要求される。この場合、補の出力／ＱにはＰチャネルＭＯＳトランジスタが設けられていないため、貫通電流経路は存在せず、確実に、補の出力／Ｑを接地電圧レベルに初期化することができる。また、リセット用ＭＯＳトランジスタＮＴ５は、このフリップフロップＦＦの状態反転のために貫通電流は供給されないため、その電流駆動力は十分小さくされ、サイズを低減することができる。
【００７２】
この図８に示すフリップフロップＦＦにおいて補の出力／Ｑは、出力ＱがＨレベルのときには、ＭＯＳトランジスタＮＴ２によりＬレベルに維持される。補の出力／ＱをＨレベルに駆動する場合には、クロック信号ＣＬＫに応答するＰチャネルＭＯＳトランジスタにより充電される。したがって、このフリップフロップＦＦは、Ｐ単位レジスタ回路ＵＰＳにおいて用いられる。
【００７３】
これにより、ハーフラッチ型のフリップフロップを用いても、確実に、出力／ＱおよびＱを、クロック信号ＣＬＫに従って変化させることができる。
【００７４】
以上のように、この発明の実施の形態２に従えば、単位レジスタ回路に用いられるフリップフロップを、「ハーフラッチ」で構成し、リセット用トランジスタを、この信号保持用のトランジスタと並列に配置しており、リセット動作時貫通電流が流れる経路は存在せず、リセットトランジスタのサイズを低減でき、応じてフリップフロップのサイズを低減することができる。また、リセット時（初期化時）の貫通電流も低減でき、消費電流を低減することができる。
【００７５】
［実施の形態３］
図９は、この発明の実施の形態３に従うシフトレジスタ回路の構成を示す図である。この図９に示すシフトレジスタ回路は、以下の点で、図１に示すシフトレジスタ回路とその構成が異なる。すなわち、シフト起動回路ＳＳＰへ与えられるシフト開始信号ＳＴＡＲＲは、クロック信号ＣＬＫがＬレベルのときにＨレベルに設定される。初段のＮ単位レジスタ回路ＵＮＳ１のＭＯＳトランジスタＮＱ２のソースノードへは、クロックノードに代えて、接地ノードＮＤ２に結合される。この図９に示すシフトレジスタ回路の他の構成は、図１に示すシフトレジスタ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７６】
図１０は、図９に示すシフトレジスタ回路の動作を示すタイミング図である。以下、図１０を参照して、図９に示すシフトレジスタ回路の動作について説明する。
【００７７】
時刻ｔ１０以前の初期状態においては、フリップフロップＦＦ０−ＦＦ３は初期状態にリセットされており、それぞれの出力Ｑは、Ｈレベル、それぞれの補の出力／Ｑは、Ｌレベルである。したがって、各単位レジスタ回路においては、フリップフロップ以外のＭＯＳトランジスタは、オフ状態にある。
【００７８】
シフト起動回路ＳＳＰにおいては、インバータＩＶの出力信号はＬレベルである。しかしながら、シフト開始信号ＳＴＡＲＲがＬレベルであり、またノードＮＤ６も、フリップフロップＦＦ０により、Ｌレベルに維持されており、ＭＯＳトランジスタＰＱ１は、オフ状態を維持する。
【００７９】
時刻ｔ１０において、クロック信号ＣＬＫがＬレベルに立下がる。しかしながら、単位レジスタ回路ＵＰＳ１およびＵＮＳ２において対応のＭＯＳトランジスタＰＱ３およびＮＱ４がオフ状態にあるため、このクロック信号ＣＬＫの変化は何らシフト動作には影響を及ぼさない。
【００８０】
クロック信号ＣＬＫがＬレベルのある間に、時刻ｔ１１においてシフト開始信号ＳＴＡＲＲがＨレベルに立上がる。応じて、シフト起動回路ＳＳＰにおいて、ノードＮＤ７がＬレベルであるため、ＭＯＳトランジスタＰＱ１がオン状態となり、ノードＮＤ６がこのシフト開始信号ＳＴＡＲＲに従ってＨレベルへ駆動され、フリップフロップＦＦ０により、このノードＮＤ６がＨレベルに維持される。このとき、ノードＮＤ６の電位の立上がりによりフリップフロップＦＦ０が出力ＱがＬレベルとなり、応じてインバータＩＶの出力信号がＨレベルとなり、ＭＯＳトランジスタＰＱ１がオフ状態となり、シフト開始信号ＳＴＡＲＲの伝達は禁止される。
【００８１】
一方、ノードＮＤ６がＨレベルに駆動されると、Ｎ単位レジスタ回路ＵＮＳ１においてＭＯＳトランジスタＮＱ２がオン状態となり、ノードＮＤ１０がＬレベルに立下がる。ノードＮＤ１０がＬレベルに立下がると、フリップフロップＦＦ１の補の出力／ＱがＨレベルとなり、ＭＯＳトランジスタＮＱ１のゲートノードＮＤ９がＨレベルとなり、ノードＮＤ６が接地電圧レベルへＭＯＳトランジスタＮＱ１を介して駆動される。このとき、ＭＯＳトランジスタＰＱ１は、オフ状態にあるため、ノードＮＤ６は、高速で、Ｌレベルに駆動される。ＭＯＳトランジスタＮＱ２、フリップフロップＦＦ１およびＭＯＳトランジスタＮＱ１のゲートの経路の信号伝播遅延が、フリップフロップＦＦ０、インバータＩＶおよびＭＯＳトランジスタＰＱ１のゲートの信号伝播遅延以上であれば、確実にＭＯＳトランジスタＮＱ１のオン状態移行時にＭＯＳトランジスタＰＱ１をオフ状態に維持することができる。
【００８２】
このノードＮＤ６の電位低下に従って、フリップフロップＦＦ０の出力Ｑからの信号が立上がり、インバータＩＶの出力信号がＬレベルとなる。しかしながら、インバータＩＶは、その立下がり遅延時間ＬΔＴを有しており、ノードＮＤ７はＨレベルにあり、ＭＯＳトランジスタＰＱ１はオフ状態にある。ノードＮＤ６は、ＭＯＳトランジスタＮＱ１により高速で、接地電圧レベルに駆動されて維持される。
【００８３】
時刻ｔ１２において、クロック信号ＣＬＫがＨレベルに立上がると、単位レジスタ回路ＵＰＳ１において、ＭＯＳトランジスタＰＱ３がオン状態となり（ノードＮＤ１０はＬレベル）、ノードＮＤ１２の電圧レベルが上昇する。ノードＮＤ１２の電圧レベルが上昇すると、フリップフロップＦＦ２の出力Ｑの信号電圧が変化し、ノードＮＤ１１の電圧レベルがＬレベルとなり、ＭＯＳトランジスタＰＱ２がオン状態となり、ノードＮＤ１０が電源電圧ＶＤＤレベルに充電される。このとき、ＭＯＳトランジスタＮＱ２はオフ状態であるため、フリップフロップＦＦ１の状態が変化し、フリップフロップＦＦ１の補の出力／ＱからノードＮＤ９へ与えられる信号がＬレベルに低下し、ＭＯＳトランジスタＮＱ１がオフ状態となる。
【００８４】
時刻ｔ１３においてシフト開始信号ＳＴＡＲＲがＬレベルとなる。このとき、まだインバータＩＶの立下がり遅延時間ＬΔＴが経過していないため、ＭＯＳトランジスタＰＱ１はオフ状態である。このシフト開始信号ＳＴＡＲＲがＬレベルに立下がってから、インバータＩＶの出力信号がＬレベルとなる。この状態においては、ＭＯＳトランジスタＰＱ１は、ゲート、ソースおよびドレインノードすべてがＬレベルであり、オフ状態を維持する。ノードＮＤ６は、フリップフロップＦＦ０によりＬレベルに保持される。
【００８５】
時刻ｔ１４において、クロック信号ＣＬＫがＬレベルに立下がると、ノードＮＤ１２がＨレベルであるため、Ｎ単位レジスタ回路ＵＮＳ２において、ＭＯＳトランジスタＮＱ４がオン状態となり、ノードＮＤ１４をＬレベルに立下げ、応じてフリップフロップＦＦ３を介してノードＮＤ１３の電圧レベルがＨレベルとなる。応じてノードＮＤ１２の電圧レベルが、ＭＯＳトランジスタＮＱ３により接地電圧レベルに駆動され、ノードＮＤ１１が、電源電圧ＶＤＤレベルに駆動される。
【００８６】
ノードＮＤ１１がＨレベルに立上がると、ＭＯＳトランジスタＰＱ２がオフ状態となり、また、ノードＮＤ１０もＨレベルであるため、ＭＯＳトランジスタＰＱ３がオフ状態である。したがって、以降、単位レジスタ回路ＵＰＳ１は、この状態を維持し、ノードＮＤ１２は、ＬレベルにフリップフロップＦＦ２により維持される。
【００８７】
時刻ｔ１５において、クロック信号ＣＬＫがＨレベルに立上がると、次段のＰ単位レジスタ回路ＵＰＳ２のＭＯＳトランジスタＰＱ４により、ノードＮＤ１４が充電され、その電圧レベルが上昇する（ＭＯＳトランジスタＮＱ４はオフ状態）。応じて、フリップフロップＦＦ３によりノードＮＤ１３の電圧レベルが低下し、ＭＯＳトランジスタＮＱ３がオフ状態となる。したがって、このＮ単位レジスタ回路ＵＮＳ２においても、時刻ｔ１５以降、ＭＯＳトランジスタＮＱ３およびＮＱ４はオフ状態を維持し、このノードＮＤ１４および１３の状態は、それぞれＨレベルおよびＬレベルに維持される。
【００８８】
以降、先の実施の形態１において説明した動作と同様の動作が後段の単位レジスタ回路において行われ、図示しない部分の単位レジスタ回路においてクロック信号の立上がりおよび立下がりに従って半周期のパルス幅を有しかつ位相がクロック信号ＣＬＫの半周期ずれたパルス信号が生成される。
【００８９】
すなわち、初段の単位レジスタ回路ＵＮＳ１におけるノードＮＤ９およびＮＤ１０の信号をシフト駆動パルス信号として、Ｐ単位レジスタ回路ＵＰＳ１から以降の単位レジスタ回路においてシフト動作がクロック信号ＣＬＫに従って行なわれて、シフト動作により、出力パルス信号が順次シフトされる。
【００９０】
なお、上述の説明においては、インバータＩＶが、立下がり遅延時間ＬΔＴを有していると説明している。しかしながら、このシフト開始信号ＳＴＡＲＲが、クロック信号ＣＬＫの立下がりに応答して、所定の短いパルス幅を有するワンショットパルス信号で生成されて、このワンショットパルス信号が、ノードＮＤ６の電位変化のパルス幅よりも短いパルス幅（Ｎ単位レジスタ回路ＵＮＳ１におけるＭＯＳトランジスタＮＱ１のゲートに対する信号フィードバックの遅延時間よりも短いパルス幅）を有する場合、インバータＩＶにおいて特に有意な立下り遅延時間を設ける必要はない。
【００９１】
この図９に示すように、初段Ｎ単位レジスタ回路においてクロック信号ＣＬＫに代えて接地電圧を供給することにより、クロック信号ＣＬＫがＬレベルの期間に、シフト開始信号ＳＴＡＲＲがＨレベルに活性化される場合においても、クロック信号ＣＬＫに同期してシフト出力を変化させることができる。
【００９２】
なお、このシフト開始信号ＳＴＡＲＲは、ノードＮＤ９がＨレベルとなり、ＭＯＳトランジスタＮＱ１により、接地電圧レベルにまで駆動される構成が用いられてもよい。この場合、シフト開始信号ＳＴＡＲＲがＬレベルに駆動されると、インバータＩＶの出力信号は、Ｌレベルであるため、ＭＯＳトランジスタＰＱ１がオフ状態となり、ノードＮＤ６とシフト開始信号入力ノードＮＤ３が分離される。すなわち、ＭＯＳトランジスタＰＱ１の電流駆動力よりもＭＯＳトランジスタＮＱ１の電流駆動力を十分大きい状態に設定することにより、このシフト起動回路ＳＳＰにおいて有意の遅延時間を設ける必要はない。この場合、シフト開始信号ＳＴＡＲＲを出力する回路が、ワンショットパルスでシフト開始信号ＳＴＡＲＲを生成して、その後、出力ハイインピーダンス状態に設定されれば、このノードＮＤ６のＬレベルへの駆動を実現することができる。
【００９３】
以上のように、この発明の実施の形態３に従えば、Ｎ単位レジスタ回路の初段Ｎ単位レジスタ回路にクロック信号に代えて接地電圧を供給しており、シフト開始信号としてクロック信号ＣＬＫがＬレベルのときにシフト開始起動信号を供給して、クロック信号ＣＬＫの立上がりに同期してシフト出力を順次活性化させることができる。
【００９４】
この場合においても、Ｐ単位レジスタ回路ＵＰＳ１以降の単位レジスタ回路において、シフト出力として、フリップフロップＦＦの出力Ｑのパルス列を選択するかまたは、補の出力／Ｑのパルス列を選択することにより、同一極性のシフトパルス列を生成することができる。
【００９５】
［実施の形態４］
図１１は、この発明の実施の形態４に従うシフトレジスタ回路の構成を示す図である。この図１１に示すシフトレジスタ回路は、以下の点で、図１に示すシフトレジスタ回路とその構成が異なる。すなわち、初段のＮ単位レジスタ回路ＵＮＳ１を、シフト起動回路ＳＳＰとして動作させる。ＭＯＳトランジスタＮＱ２のソースノードへは、クロック信号ＣＬＫに代えて、シフト開始信号ＳＴＡＴＴがノードＮＤ３を介して与えられる。この初段のＮ単位レジスタ回路のＰチャネルＭＯＳトランジスタＰＱ１およびＮＱ１を、インバータＩＶＡとして動作させ、フリップフロップＦＦ１の出力ノードＮＤ９は、これらのＭＯＳトランジスタＰＱ１およびＮＱ１のゲートに接続する。次段のＰ単位レジスタ回路ＵＰＳ１およびＮ単位レジスタ回路ＵＮＳ２およびＰ単位レジスタ回路ＵＰＳ２は、図１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９６】
図１２は、図１１に示すシフトレジスタ回路の動作を示すタイミング図である。以下、図１２を参照して、図１１に示すシフトレジスタ回路の動作について説明する。
【００９７】
シフト開始信号ＳＴＡＴＴは、クロック信号ＣＬＫがＬレベルのときにＬレベルに駆動される。
【００９８】
時刻ｔ２０以前の初期状態においては、フリップフロップＦＦ１−ＦＦ３は、初期状態にリセットされており、それぞれの出力Ｑは、Ｈレベルの信号を出力し、それぞれの補の出力／ＱはＬレベルの信号を出力する。したがって、シフト起動回路ＳＳＰにおいては、インバータＩＶＡの出力ノードＮＤ８は、Ｈレベルである。しかしながら、ノードＮＤ３およびＮＤ１０はともにＨレベルであり、ＭＯＳトランジスタＮＱ２はオフ状態にある。次段の単位レジスタ回路ＵＰＳ１およびＵＮＳ２においても、ＭＯＳトランジスタＰＱ２、ＰＱ３、ＮＱ３およびＮＱ４はすべて、オフ状態にある。
【００９９】
時刻ｔ２０においてクロック信号ＣＬＫがＬレベルに立下がる。このクロック信号ＣＬＫの立下がり時には、対応のＭＯＳトランジスタＰＱ３およびＮＱ４がそれぞれオフ状態であるため、単位レジスタ回路ＥＰＳ１およびＥＮＳ２の内部信号状態は変化しない。
【０１００】
時刻ｔ２１において、シフト開始信号ＳＴＡＴＴがＬレベルに立下がると、シフト起動回路ＳＳＰにおいてＭＯＳトランジスタＮＱ２がオン状態となり、ノードＮＤ１０の電位レベルが低下する。このノードＮＤ１０の電位レベルが低下しても、クロック信号ＣＬＫはＬレベルであるため、次段のＰ単位レジスタ回路ＵＰＳ１において、ＭＯＳトランジスタＰＱ３はオフ状態を維持し、このＰ単位レジスタ回路ＵＰＳ１において、内部状態は変化しない。一方シフト起動回路ＳＳＰにおいては、フリップフロップＦＦ１の信号保持状態が反転し、ノードＮＤ９上の信号が変化する。所定時間ΔＴが経過すると、インバータＩＶＡからノードＮＤ８へ出力される信号は、ノードＮＤ９の電位変化に従ってＬレベルとなり、ＭＯＳトランジスタＮＱ２がオフ状態となる。この時間ΔＴは、フリップフロップＦＦ１およびインバータＩＶＡの経路の信号伝播遅延である。
【０１０１】
時刻ｔ２２において、クロック信号ＣＬＫがＬレベルからＨレベルに立上がると、Ｐ単位レジスタ回路ＵＰＳ１において、ＭＯＳトランジスタＰＱ３がオン状態となり、このＨレベルのクロック信号ＣＬＫがノードＮＤ１２へ伝達され、その電位レベルが上昇する。応じて、フリップフロップＦＦ２の信号保持状態が反転し、ノードＮＤ１１がＬレベルとなり、ＭＯＳトランジスタＰＱ２がオン状態となり、ノードＮＤ１０が電源電圧ＶＤＤレベルに充電される。このときには、既に、ＭＯＳトランジスタＮＱ２はオフ状態となっており、高速で内部ノードＮＤ１０が電源電圧レベルに駆動される。
【０１０２】
このノードＮＤ１０の電位レベルの上昇に従って、フリップフロップＦＦ１の信号保持状態が反転し、ノードＮＤ９がＬレベルとなる。
【０１０３】
時刻ｔ２３において、シフト開始信号ＳＴＡＴＴがＬレベルからＨレベルに立上がる。このときには、まだノードＮＤ８は、Ｌレベルであり、ＭＯＳトランジスタＮＱ２はオフ状態を維持する。ノードＮＤ９の電位レベルが立下がってから所定時間ΔＴ経過後に、インバータＩＶＡの出力信号が変化し、ノードＮＤ８の電圧レベルがＨレベルへ駆動される。このノードＮＤ８の電位レベル上昇時において、既にノードＮＤ１０がＨレベルであり、またシフト開始信号ＳＴＡＴＴがＨレベルであり、ＭＯＳトランジスタＮＱ２はオフ状態を維持する。
【０１０４】
時刻ｔ２４において、クロック信号ＣＬＫがＬレベルに立下がると、Ｎ単位レジスタ回路ＵＮＳ２において、ＭＯＳトランジスタＮＱ４を介してノードＮＤ１４が放電され、その電位レベルが低下する。応じて、フリップフロップＦＦ３の信号保持状態が反転し、ノードＮＤ１３の電圧レベルが上昇し、ＭＯＳトランジスタＮＱ３がオン状態となり、ノードＮＤ１２の電位レベルが低下する。このときには、ノードＮＤ１０は既にＨレベルであり、ＭＯＳトランジスタＰＱ３はオフ状態であり、ノードＮＤ１２は高速で、接地電位レベルに放電される。また、フリップフロップＦＦ２の出力ＱがＨレベルとなるため、ＭＯＳトランジスタＰＱ２がオフ状態となる。ノードＮＤ１０は、フリップフロップＦＦ１により、Ｈレベルに保持される。
【０１０５】
時刻ｔ２５において、クロック信号ＣＬＫがＬレベルからＨレベルに立上がると、ノードＮＤ１４が、Ｐ単位レジスタ回路ＵＰＳ２のＭＯＳトランジスタＰＱ４より充電され、その電位レベルが上昇し、応じてフリップフロップＦＦ３の信号保持状態が反転し、フリップフロップＦＦ３の出力ノードＮＤ１３の電位レベルが立下がり、ＭＯＳトランジスタＮＱ３がオフ状態となる。以降、ノードＮＤ１２は、フリップフロップＦＦ２により、Ｌレベルに維持される。
【０１０６】
この図１２の信号波形に示すように、ノードＮＤ１１およびＮＤ１４の信号は、クロック信号ＣＬＫの半周期の位相差を持ちかつパルス幅がクロック信号ＣＬＫの半周期のパルス信号である。したがって、フリップフロップＦＦ２、ＦＦ３、…の出力Ｑの信号を利用することにより、クロック信号ＣＬＫに従って順次Ｌレベルに駆動される負極性のパルス列を得ることができる。これに代えて、フリップフロップＦＦ２、およびＦＦ３の補の出力／Ｑの信号、すなわちノードＮＤ１２およびＮＤ１３の信号を用いることにより、正極性のパルス列を得ることができる。
【０１０７】
なお、上述の説明において、インバータＩＶＡの出力信号の変化において、遅延時間ΔＴが存在するとして説明している。シフト起動回路ＳＳＰにおいてフリップフロップＦＦ１およびインバータＩＶＡのループの遅延期間の合計が、この遅延時間ΔＴに等しければよい。また、これに代えて、インバータＩＶＡが遅延時間ΔＴを有していても良い。
【０１０８】
以上のように、この発明の実施の形態４に従えば、Ｎ単位レジスタ回路と同様の構成のシフト起動回路を用いて、このシフト起動回路に対しクロック信号に代えてシフト開始信号を供給している。したがって、シフト開始信号として、クロック信号がＬレベルのセットアップ期間にＬレベルとなる負極性の信号を利用して、クロック信号の立上がりに同期して変化するシフトパルス列を生成することができる。
【０１０９】
［実施の形態５］
図１３は、この発明の実施の形態５に従うシフトレジスタ回路の構成を概略的に示す図である。この図１３に示すシフトレジスタ回路は、以下の点で、図１に示すシフトレジスタ回路とその構成が異なる。すなわち、Ｎ単位レジスタ回路ＵＮＳ１およびＵＮＳ２は、接地ノードに代えて、負電圧ＶＮを受ける負電圧ノードＮＤ２０に、結合される。Ｐ単位レジスタ回路ＵＰＳ１およびＵＰＳ２は、電源ノードに代えて、接地ノードＮＤ２に結合される。動作電源電圧として、接地電圧と負電圧ＶＮが用いられるため、クロックノードＮＤ４へ与えられるクロック信号ＣＬＫＮは、接地ノードと負電圧ＶＮの間で変化する。フリップフロップＦＦ０−ＦＦ３は、それらのの動作電源電圧としては、したがって接地電圧と負電圧が供給され、リセットノードＮＤ５に与えられるリセット信号ＲＮも、接地電圧と負電圧の間で変化する。
【０１１０】
この図１３に示すシフトレジスタ回路の他の構成は、図１に示すシフトレジスタ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１１１】
この図１３に示すシフトレジスタ回路の構成の場合、動作電源電圧が、接地電圧と負電圧ＶＮにシフトしており、制御信号ＳＴＡＲＴおよびＣＬＫＮも、接地電圧と負電圧の間で変化させることにより、実施の形態１において説明したシフトレジスタと同様の動作を実現することができる。この場合、Ｈレベルが接地電圧レベルで、Ｌレベルが負電圧ＶＮレベルとなるシフトパルス列を生成することができる。
【０１１２】
また、Ｐ単位レジスタ回路とＮ単位レジスタ回路とは、その信号極性、トランジスタの導電型および動作電源電圧に関して、すべて対称である。したがって、図１に示すシフトレジスタ回路の生成するシフトパルス列と信号極性が反対のシフトパルス列を生成する場合、Ｐ単位レジスタ回路とＮ単位レジスタ回路の位置を交換することにより、容易にこの信号極性を反転するシフトレジスタ回路の構成が実現することができる。
【０１１３】
以上のように、この発明の実施の形態５に従えば、シフトレジスタ回路の動作電源電圧として、接地電圧と負電圧とを利用しており、負電源電圧動作環境下においても、クロック信号線の負荷を軽減することのできるシフトレジスタ回路を実現することができる。
【０１１４】
なお、図１３に示すシフトレジスタ回路の動作波形は、図３に示すタイミング図で与えられ、電源電圧ＶＤＤおよび接地電圧ＧＮＤは、それぞれ、接地電位ＧＮＤおよび負電圧ＶＮに置き換える。
【０１１５】
［実施の形態６］
図１４は、この発明の実施の形態６に従うシフトレジスタ回路において利用される双方向Ｐ単位レジスタ回路ＢＵＰの構成を示す図である。図１４において、双方向Ｐ単位レジスタ回路ＢＵＰは、ノードＮＤ３０と電源ノードＮＤ１の間に値列に接続されるＰチャネルＭＯＳトランジスタＱＲＰ１およびＱＲＰ２と、ノードＮＤ３１とクロックノードＮＤ４の間に直列に接続されるＰチャネルＭＯＳトランジスタＱＲＰ３およびＱＲＰ４と、ノードＮＤ３１上の信号に従って相補信号を出力Ｑおよび／Ｑに生成するフリップフロップＦＦＰを含む。
【０１１６】
図１４においては、ＭＯＳトランジスタＱＲＰ２が電源ノードＮＤ１に接続され、ＭＯＳトランジスタＱＲＰ４がクロックノードＮＤ４に接続される。しかしながら、ＭＯＳトランジスタＱＲＰ1およびＱＲＰ２の位置が交換されて、ＭＯＳトランジスタＱＲＰ１が電源ノードＮＤ１に接続されかつＭＯＳトランジスタＱＲＰ２が内部ノードＮＤ３０に接続されても良い。同様、ＭＯＳトランジスタＱＲＰ３およびＱＲＰ４についてもそれらの位置が交換されて、ＭＯＳトランジスタＱＲＰ４が内部ノードＮＤ３１に接続されかつＭＯＳトランジスタＱＲＰ３がクロックノードＮＤ４に接続されても良い。
【０１１７】
ＭＯＳトランジスタＱＲＰ２およびＱＲＰ４のゲートには、右方向シフト指示信号ＲＳＰが与えられる。この右方向シフト指示信号ＲＳＰは、活性化時Ｌレベルである。ＭＯＳトランジスタＱＲＰ１のゲートは、フリップフロップＦＦＰの出力Ｑに接続される。ＭＯＳトランジスタＱＲＰ３のゲートは、ノードＮＤ３０に接続される。なお、以下の説明においても、ＰチャネルＭＯＳトランジスタに対してはゲートに○印を付した記号で示し、ＮチャネルＭＯＳトランジスタはゲートに○印のないトランジスタ記号で示す。
【０１１８】
双方向Ｐ単位レジスタ回路ＢＵＰは、さらに、ノードＮＤ３１とクロックノードＮＤ４の間に直列に接続されるＰチャネルＭＯＳトランジスタＱＬＰ３およびＱＬＰ４と、ノードＮＤ３２と電源ノードＮＤ１の間に直列に接続されるＰチャネルＭＯＳトランジスタＱＬＰ１およびＱＬＰ２を含む。ＭＯＳトランジスタＱＬＰ４がクロックノードＮＤ４に接続され、ＭＯＳトランジスタＱＬＰ２が電源ノードＮＤ１に接続される。しかしながら、これらのＭＯＳトランジスタの直列体において、それぞれの位置が交換されても良く、ＭＯＳトランジスタＱＬＰ３がクロックノードＮＤ４に接続され、ＭＯＳトランジスタＱＬＰ４が内部ノードＮＤ３１に接続されても良い。同様、ＭＯＳトランジスタＱＬＰ２が内部ノードＮＤ３２に接続され、ＭＯＳトランジスタＱＬＰＱが電源ノードＮＤ１に接続されても良い。
【０１１９】
ＭＯＳトランジスタＱＬＰ２およびＱＬＰ４のゲートへは、左方向シフト指示信号ＬＳＰが与えられる。この左方向シフト指示信号ＬＳＰは、活性化時、Ｌレベルである。ＭＯＳトランジスタＱＬＰ３のゲートはノードＮＤ３２に接続される。ＭＯＳトランジスタＱＬＰ１のゲートは、フリップフロップＦＦＰの出力Ｑに接続される。右方向シフト指示信号ＲＳＰの活性化時、この双方向Ｐ単位レジスタ回路ＢＵＰは、右方向に向かって順次活性化されるシフトパルスを生成する。一方、左方向シフト指示信号ＬＳＰの活性化時、この双方向Ｐ単位レジスタ回路ＢＵＰは、左側方向に沿って順次活性化されるシフトパルス列を生成する。
【０１２０】
フリップフロップＦＦＰは、実施の形態１または２において示したフリップフロップＦＦと同様の構成を有する。
【０１２１】
ノードＮＤ３０、ＮＤ３１およびＮＤ３２には、それぞれ、Ｎ単位レジスタ回路が接続される。
【０１２２】
図１５は、この図１４に示す双方向Ｐ単位レジスタ回路ＢＵＰの右方向シフト動作時の構成を示す図である。右方向シフト動作時おいて、右方向シフト指示信号ＲＳＰがＬレベルに設定され、左方向シフト指示信号ＬＳＰがＨレベルに設定される。したがって、図１４に示すＭＯＳトランジスタＱＬＰ２およびＱＬＰ４がオフ状態となり、一方、ＭＯＳトランジスタＱＲＰ２およびＱＲＰ４がオン状態となる。したがって、図１５に示すように、ＭＯＳトランジスタＱＲＰ１のソースが電源ノードＮＤ１に接続され、ＭＯＳトランジスタＱＲＰ３のソース／ドレインノードが、クロックノードＮＤ４に接続される。ＭＯＳトランジスタＱＲＰ３のゲートはノードＮＤ３０に接続される。
【０１２３】
したがってノードＮＤ３０が、前段のＮ単位レジスタ回路の出力信号に従ってその電圧レベルがＬレベルに変化すると、クロック信号ＣＬＫの立上りに従ってノードＮＤ３１の電圧レベルが立上り、フリップフロップＦＦＰの出力Ｑの電圧がＬレベルとなり、ノードＮＤ３０が、Ｈレベルに保持され、ＭＯＳトランジスタＱＲＰ３がオフ状態となる。したがって、ノードＮＤ３１に、クロック信号ＣＬＫの立上がりに同期してＨレベルとなる信号が生成される。このノードＮＤ３１の電位変化に従って次段に設けられるＮ単位レジスタ回路のクロックノードに結合されるＭＯＳトランジスタがゲートにＨレベルの信号を受け、クロック信号の立下りを待つ状態に設定され、従って、この次段のＮ単位レジスタ回路の出力するシフトパルスがクロック信号ＣＬＫの立下がりに従って変化する。したがって、シフトパルス列において、図の右矢印で示す右方向に選択状態のパルスが順次転送される。
【０１２４】
図１６は、この図１４に示す双方向Ｐレジスタ回路ＢＵＰの左方向シフト動作時の構成を示す図である。この左方向シフト動作時においては、右方向シフト指示信号ＲＳＰがＨレベル、左方向シフト指示信号ＬＳＰがＬレベルに設定される。したがって、図１４に示すＭＯＳトランジスタＱＲＰ２およびＱＲＰ４がオフ状態となり、ＭＯＳトランジスタＱＲＰ１およびＱＲＰ３は、それぞれ電源ノードＮＤ１およびクロックノードＮＤから分離される。一方、図１４に示すＭＯＳトランジスタＱＬＰ２およびＱＬＰ４がオン状態となり、ＭＯＳトランジスタＱＬＰ１およびＱＬＰ３が、それぞれ電源ノードＮＤ１およびクロックノードＮＤ４に接続される。
【０１２５】
この図１６に示す単位レジスタ回路の構成においては、ノードＮＤ３２の電圧レベルが、前段のＮ単位レジスタ回路の出力信号に従ってＬレベルに駆動される。次いで、クロック信号ＣＬＫが立上がると、ＭＯＳトランジスタＱＬＰ３によりノードＮＤ３１の電圧レベルが上昇し、応じてＭＯＳトランジスタＱＬＰ１がオン状態となり、ノードＮＤ３２が電源電圧ＶＤＤレベルに駆動される。このノードＮＤ３１の電圧レベルがＨレベルに立上がると、次段のＮ単位レジスタ回路が活性化され、クロックノードに結合されるＭＯＳトランジスタがクロック信号ＣＬＫの立下りを待つ状態に設定される。従って、クロック信号ＣＬＫの変化に従ってシフトパルスが順時転送されるシフト動作が行なわれる。
【０１２６】
この図１６に示すＰ単位レジスタ回路においては、ノードＮＤ３２の電圧レベルがＬレベルに変化してから、ノードＮＤ３１の電位がクロック信号ＣＬＫの立上がりに従って変化し、次いで、この変化に従ってノードＮＤ３１に接続される次段のＮ単位レジスタ回路を活性化する（能動化する）。したがって、この図１６に示すＰ単位レジスタ回路においては、図１６の矢印で示すように左方向に従って活性化されたパルスが順次転送される。
【０１２７】
この図１４に示す双方向Ｐ単位レジスタ回路ＢＵＰを利用することにより、シフト方向指示信号ＲＳＰおよびＬＳＰに従って、シフト動作の方向を設定することができる。またクロックノードＮＤ４には、ＭＯＳトランジスタＱＬＰ４およびＱＲＰ４のゲートとソース／ドレインの重なりおよび接合容量が接続されるだけであり、ゲート容量に比べて十分小さく、この双方向シフトレジスタ回路を利用しても、クロックノードＮＤ４の負荷容量は十分小さくすることができる。また、フリップフロップＦＦＰが、右方向シフト動作および左方向シフト動作両者で共用されるため、回路占有面積を低減することができる。
【０１２８】
図１７は、この発明の実施の形態６のシフトレジスタ回路において用いられる双方向Ｎ単位レジスタ回路ＢＵＮの構成を示す図である。図１７において、双方向Ｎ単位レジスタ回路ＢＵＮは、ノードＮＤ３５と接地ノードＮＤ２の間に直列に接続されるＮチャネルＭＯＳトランジスタＱＲＮ１およびＱＲＮ２と、内部ノードＮＤ３６とクロックノードＮＤ４の間に直列に接続されるＮチャネルＭＯＳトランジスタＱＲＮ３およびＱＲＮ４と、ノードＮＤ３６とクロックノードＮＤ４の間に直列に接続されるＮチャネルＭＯＳトランジスタＱＬＮ３およびＱＬＮ４と、ノードＮＤ３７と接地ノードＮＤ２の間に直列に接続されるＮチャネルＭＯＳトランジスタＱＬＮ１およびＱＬＮ２と、ノードＮＤ３６に接続される出力Ｑを有する相補信号を生成するフリップフロップＦＦＮを含む。
【０１２９】
図１７において、ＮチャネルＭＯＳトランジスタは、ゲートに丸印が付されていないトランジスタ記号で示される。
【０１３０】
ＭＯＳトランジスタの各直列体において、ＭＯＳトランジスタの位置が図示の位置と交換されても良い。すなわち、ＭＯＳトランジスタＱＲＮ１が接地ノードＮＤ２に接続され、ＭＯＳトランジスタＱＲＮ２が内部ノードＮＤ３５に接続されても良い。また、ＭＯＳトランジスタＱＲＮ３がクロックノードＮＤ４に接続され、ＭＯＳトランジスタＱＲＮ４が内部ノードＮＤ３６に接続されても良い。同様、ＭＯＳトランジスタＱＬＮ３がクロックノードＮＤ４に接続され、ＭＯＳトランジスタＱＬＮ４が、内部ノードＮＤ３６に接続されても良い。また、ＭＯＳトランジスタＱＬＮ１が接地ノードＮＤ２に接続され、ＭＯＳトランジスタＱＬＮ２が内部ノードＮＤ３７に接続されても良い。
【０１３１】
ＭＯＳトランジスタＱＲＮ２およびＱＲＮ４のゲートへは、右方向シフト指示信号ＲＳＮが与えられ、ＭＯＳトランジスタＱＬＮ２およびＱＬＮ４のゲートへは、左方向シフト指示信号ＬＳＮが与えられる。これらのシフト指示信号ＲＳＮおよびＬＳＮは、択一的に活性化され、活性化時、Ｈレベルに設定される。
【０１３２】
ＭＯＳトランジスタＱＲＮ１のゲートは、フリップフロップＦＦＮの補の出力／Ｑに接続され、ＭＯＳトランジスタＱＲＮ３のゲートはノードＮＤ３５に接続される。ＭＯＳトランジスタＱＬＮ１のゲートは、フリップフロップＦＦＮの補の出力／Ｑに接続され、ＭＯＳトランジスタＱＬＮ３のゲートはノードＮＤ３７に接続される。
【０１３３】
フリップフロップＦＦＮは、実施の形態１または２において示したフリップフロップＦＦと同様の構成を有し、ノードＱおよび／Ｑに相補な信号を保持する。
【０１３４】
これらのノードＮＤ３５、３６およびＮＤ３７には、それぞれ、Ｐ単位レジスタ回路が接続される。
【０１３５】
図１８は、図１７に示す双方向Ｎ単位レジスタ回路ＢＵＮの右方向シフト動作時の構成を示す図である。右方向シフト動作時において、右方向シフト指示信号ＲＳＮがＨレベルに設定され、左方向シフト指示信号ＬＳＮがＬレベルに設定される。したがって、ＭＯＳトランジスタＱＬＮ２およびＱＬＮ４がオフ状態となり、ＭＯＳトランジスタＱＬＮ３およびＱＬＮ１は、クロックノードＮＤ４および接地ノードＮＤ２からそれぞれ分離され、動作に関与しない。一方、ＭＯＳトランジスタＱＲＮ２およびＱＲＮ４がオン状態となり、ＭＯＳトランジスタＱＲＮ１が接地ノードＮＤ２に結合され、ＭＯＳトランジスタＱＲＮ３が、クロックノードＮＤ４に接続される。
【０１３６】
ノードＮＤ３５がＨレベルとなった状態で、クロック信号ＣＬＫがＨレベルからＬレベルに立下がると、ノードＮＤ３６が放電され、フリップフロップＦＦＮの信号保持状態が反転し、ノードＮＤ３５が接地電圧レベルとなり、ＭＯＳトランジスタＱＲＮ３がオフ状態となる。このノードＮＤ３６のＬレベルに従って、次段のＰ単位レジスタ回路において、クロック信号ＣＬＫの立上がりに従って信号保持状態が変化する。したがって、この図１９に示す構成の場合、図１９の矢印で示すように、右方向に向かって活性化パルスが順次転送される。
【０１３７】
図１９は、図１７に示す双方向Ｎ単位レジスタ回路ＢＵＮの左方向シフト動作時の構成を概略的に示す図である。この左方向シフト動作時においては、右方向シフト指示信号ＲＳＮがＬレベルに設定され、左方向シフト指示信号ＬＳＮがＨレベルに設定される。したがって、図１７に示すＭＯＳトランジスタＱＲＮ２およびＱＲＮ４がオフ状態となり、一方、ＭＯＳトランジスタＱＬＮ２およびＱＬＮ４がオン状態となり、ＭＯＳトランジスタＱＬＮ１およびＱＬＮ３が、それぞれ、接地ノードＮＤ２およびクロックノードＮＤ４に結合される。
【０１３８】
この状態では、ノードＮＤ３７がＨレベルに駆動された後、クロック信号ＣＬＫがＬレベルに立下がると、ノードＮＤ３６の電圧レベルが低下し、応じてフリップフロップＦＦＮにより、ＭＯＳトランジスタＱＬＮ１がオン状態となり、ノードＮＤ３７が接地電圧レベルに維持され、ＭＯＳトランジスタＱＬＮ３がオフ状態となる。ノードＮＤ３６は、フリップフロップＦＦＮにより、Ｌレベルに維持される。この状態で、ノードＮＤ３６に接続される次段のＰ単位レジスタ回路が能動化され、クロック信号ＣＬＫの立上がりに同期して、フリップフロップＦＦＰのノード／Ｑからの出力パルスをＨレベルへ駆動する。したがって、ノードＮＤ３７が、前段のＰ単位レジスタ回路のフリップフロップＦＦＰのノード／Ｑからの出力信号に従ってＨレベルに変化した後、クロック信号ＣＬＫの立下がりに従ってノードＮＤ３６がＬレベルとなり、このノードＮＤ３６に接続されるＰ単位レジスタ回路が、クロック信号ＣＬＫの立上がりに同期して、その信号保持状態へ変化させる。したがって、この図２０に示すＮ単位レジスタ回路により、図の矢印で示すように左方向に向かって活性化パルスを順次クロック信号に同期して転送することができる。
【０１３９】
図２０および図２１は、この発明の実施の形態６に従う双方向シフトレジスタ回路の具体的構成の一例を示す図である。図２０および図２１において、双方向シフトレジスタ回路は、右方向シフト起動回路ＳＳＰＲと、擬似双方向Ｎ単位レジスタ回路ＢＵＮＲと、擬似双方向Ｎ単位レジスタ回路ＢＵＮＲに結合される双方向Ｐ単位レジスタ回路ＢＵＰ１と、双方向Ｐ単位レジスタ回路ＢＵＰ１に結合される双方向Ｎ単位レジスタ回路ＢＵＮ１と、双方向Ｎ単位レジスタ回路ＢＵＮ１に結合される双方向Ｐ単位レジスタ回路ＢＵＰ２と、双方向Ｐ単位レジスタ回路ＢＵＰ２に結合される双方向Ｎ単位レジスタ回路ＢＵＮ２と、双方向Ｎ単位レジスタ回路ＢＵＮ２に結合される双方向Ｐ単位レジスタ回路ＢＵＰ３と、双方向Ｐ単位レジスタ回路ＢＵＰ３に結合される擬似双方向Ｎ単位レジスタ回路ＢＵＮＬと、擬似双方向Ｎ単位レジスタ回路ＢＵＮＬに結合される左方向シフト起動回路ＳＳＰＬを含む。
【０１４０】
右方向シフト起動回路ＳＳＰＲは、図１に示すシフト起動回路ＳＳＰと同様の構成を備え、相補信号を保持するフリップフロップＦＦ０と、フリップフロップＦＦ０の出力Ｑの信号を反転するインバータＩＶと、インバータＩＶの出力信号に従って選択的にノードＮＤ３Ｒへ与えられた右方向シフト開始信号ＳＴＡＲＴＲをノードＮＤ１に伝達するＰチャネルＭＯＳトランジスタＰＱ１を含む。
【０１４１】
双方向Ｐ単位レジスタ回路ＢＵＰ１−ＢＵＰ３は、図１４に示す双方向Ｐ単位レジスタ回路ＢＵＰと同一構成を備えるため、対応する構成要素には、図１４に示す双方向Ｐ単位レジスタ回路ＢＵＰの構成要素と同一参照符号を付し、その詳細説明は省略する。
【０１４２】
双方向Ｎ単位レジスタ回路ＢＵＮ１およびＢＵＮ２は、図１７に示す双方向Ｎ単位レジスタ回路ＢＵＮと同一の構成を備えるため、この図１７に示す双方向Ｎ単位レジスタ回路ＢＵＮの構成要素と同一の参照符号を、図２２においても、これらの双方向Ｎ単位レジスタ回路ＢＵＮ１およびＢＵＮ２において付し、その詳細説明は省略する。
【０１４３】
図２０に示す擬似双方向Ｎ単位レジスタ回路ＢＵＮＲは、以下の点が、図１７に示す双方向Ｎ単位レジスタ回路ＢＵＮとその構成が異なる。すなわち、右方向シフト信号ＲＳＮを受けるＭＯＳトランジスタＱＲＮ２およびＱＲＮ４が設けられない。ＭＯＳトランジスタＱＲＮ１およびＱＲＮ３に対応するＭＯＳトランジスタＮＱ１およびＮＱ２が設けられる。フリップフロップＦＦ１（ＦＦＮ）、ＭＯＳトランジスタＱＲＮ１およびＱＲＮ３（ＮＱ１，ＮＱ２）は、図１に示す単位Ｎレジスタ回路ＵＮＳ１と同様の構成を備える。この擬似双方向Ｎ単位レジスタ回路ＢＵＮＲは、さらに、左方向シフト指示信号ＬＳＮをゲートに受けるＮチャネルＭＯＳトランジスタＱＬＮ２と、フリップフロップＦＦ１（ＦＦＮ）の出力／Ｑの出力信号を受けるＮチャネルＭＯＳトランジスタＱＬＮ１の直列体を含む。
【０１４４】
左方向シフト指示信号に応答してクロック信号を伝達する回路は、この擬似双方向Ｎ単位レジスタ回路ＢＮＲにおいては設けられない。擬似双方向Ｎ単位レジスタ回路ＢＵＮＲは、左方向のシフト動作には関与せず、右方向のシフト動作にのみ関与する。この単位レジスタ回路列の両側にシフト起動回路を配置することにより、双方向シフト動作を確実に実現することができる。
【０１４５】
図２１に示す擬似双方向Ｎ単位レジスタ回路ＢＵＮＬは、この擬似双方向Ｎ単位レジスタ回路ＢＵＮＲと対称的な構成を備え、フリップフロップＦＦＮと、左方向シフト起動回路ＳＳＰＬの出力ノード９上の電位をフリップフロップＦＦＮの補の出力／Ｑを受けるノード１１上の信号に従って選択的に接地ノードＮＤ２に結合するＮチャネルＭＯＳトランジスタＱＬＮ１と、このフリップフロップＦＦＮの出力ノード８とクロックノードＮＤ４との間に接続され、かつそのゲートがノード９に接続されるＮチャネルＭＯＳトランジスタＱＬＮ３と、ノード１１上の信号をゲートに受けるＮチャネルＭＯＳトランジスタＱＲＮ１と、このＭＯＳトランジスタＱＲＮ１と直列に接続され、かつそのゲートに右方向シフト指示信号ＲＳＮを受けるＮチャネルＭＯＳトランジスタＱＲＮ２を含む。
【０１４６】
フリップフロップＦＦＮ、ＭＯＳトランジスタＱＬＮ１およびＱＬＮ３で構成される回路が、左方向に転送動作を行なう単位Ｎレジスタ回路ＬＵＮＳを構成する。したがって、この擬似双方向Ｎ単位レジスタ回路ＢＵＮＬにおいては、双方向単位レジスタ回路ＢＵＮと、右方向シフト指示信号に応答してクロック信号を伝達する経路が設けられていないこと、および左方向シフト指示信号ＬＳＰに応答するＭＯＳトランジスタＱＬＮ２およびＱＬＮ４が設けられていない点が、その構成が異なる。
【０１４７】
左方向シフト起動回路ＳＳＰＬは、ノードＮＤ３Ｌ上の左方向シフト開始信号ＳＴＡＲＴＬをノード９に伝達するＰチャネルＭＯＳトランジスタＰＱ１Ｌと、ノード９上の信号に従って相補信号を保持するフリップフロップＦＦ０Ｌと、フリップフロップＦＦ０Ｌの出力Ｑ上の信号を反転し、ＭＯＳトランジスタＰＱ１Ｌのオン／オフを制御するインバータＩＶＬを含む。
【０１４８】
次に、この図２０および図２１に示す双方向シフトレジスタ回路の動作を、図２２に示すタイミング図を参照して説明する。
【０１４９】
この双方向シフトレジスタ回路において、右方向のシフト動作は、右シフト指示信号ＲＳＰおよびＲＳＮをそれぞれＬレベルおよびＨレベルの活性状態とし、左方向シフト指示信号ＬＳＰおよびＬＳＮをそれぞれＨレベルおよびＬレベルの非活性状態に設定する。この場合の動作は、先の実施の形態１において説明した動作と同じであり、双方向単位レジスタ回路が、右方向に転送動作を行なう単位レジスタ回路に構成されて、クロック信号ＣＬＫに従って、右方向にシフト動作を行なう。したがって、図２２においては、左方向のシフト動作の信号波形を示す。
【０１５０】
リセット状態時においては、フリップフロップＦＦ０、ＦＦ０ＬおよびＦＦＮ、ＦＦＰはすべて初期化されており、各々、出力ＱがＨレベル、補の出力／ＱがＬレベルである。左方向シフト動作を行なう場合、右方向シフト起動回路ＳＳＰＲにおいては、フリップフロップＦＦ０により、ノード１は、Ｌレベルに維持される。この場合、シフト起動回路ＳＳＰＲにおいてインバータＩＶの出力信号がＬレベルとなるものの、右方向シフト開始信号ＳＴＡＲＴＲはＬレベルであり、ＭＯＳトランジスタＰＱ１はオフ状態を維持する。
【０１５１】
擬似双方向Ｎ単位レジスタ回路ＢＵＮＲにおいては、ＭＯＳトランジスタＮＱ２（ＱＲＮ３）がオフ状態であり、またＭＯＳトランジスタＮＱ１（ＱＲＮ１）がオフ状態である。したがって、ノード２は、Ｈレベルに維持される。また、この擬似双方向Ｎ単位レジスタ回路ＢＵＮＲにおいて、フリップフロップＦＦ１（ＦＦＮ）の補の出力／Ｑの出力信号がＬレベルであるため、ＭＯＳトランジスタＱＬＮ１がオフ状態であり、左方向シフト指示信号ＬＳＮがＨレベルに維持されても、ノード３から接地ノードＮＤ２への電流放電経路は遮断される（次段の双方向Ｎ単位レジスタ回路ＢＵＮ１においてＭＯＳトランジスタＱＲＮ２はオフ状態である）。
【０１５２】
一方、擬似双方向Ｎ単位レジスタ回路ＢＵＮＬにおいても、同様、ＭＯＳトランジスタＱＬＮ１およびＱＬＮ３はオフ状態である。時刻ｔ３０においてクロック信号ＣＬＫがＨレベルに立上がっても、この擬似双方向Ｎ単位レジスタ回路ＢＮＬの内部の信号状態は変化しない。
【０１５３】
左方向シフト起動回路ＳＳＰＬにおいては、ＰチャネルＭＯＳトランジスタＰＱ１Ｌは、そのゲートにＬレベルの信号を受けている。したがって、時刻ｔ３１において、左方向シフト開始信号ＳＴＡＲＴＬがＨレベルに立上がると、このＭＯＳトランジスタＰＱ１Ｌがオン状態となり、ノード９の電圧レベルが上昇する。このノード９の電圧レベルが上昇しても、クロック信号ＣＬＫはＨレベルであり、擬似双方向Ｎ単位レジスタ回路ＢＵＮＬの出力ノード８の電位も、初期化時においてＨレベルであり、ＭＯＳトランジスタＱＬＮ３はオフ状態を維持する。
【０１５４】
時刻ｔ３２において、クロック信号ＣＬＫがＬレベルに低下すると、左方向Ｎ単位レジスタ回路ＬＵＮＳにおいてＭＯＳトランジスタＱＬＮ３がオン状態となり、ノード８の電圧レベルが低下する。応じて、対応のフリップフロップＦＦＮにより、ノード１１は、その電圧レベルが変化し、ＬレベルからＨレベルに立上がる。このノード１１の電圧レベルが立上がると、左方向Ｎ単位レジスタ回路ＬＵＮＳにおいて、ＭＯＳトランジスタＱＬＮ１がオン状態となり、ノード９の電圧レベルが低下する。このとき、左方向シフト起動回路ＳＳＰＬにおいて、ＭＯＳトランジスタＰＱ１Ｌは、フリップフロップＦＦ０ＬおよびインバータＩＶＬの経路の遅延により、Ｈレベルの信号をそのゲートに受けており、ＭＯＳトランジスタＰＱ１Ｌはオフ状態であり、ノード９はＬレベルに確実に駆動される。
【０１５５】
時刻ｔ３３において、この左方向シフト開始信号ＳＴＡＲＴＬがＬレベルに低下しても、まだ、ＭＯＳトランジスタＰＱ１Ｌは、Ｈレベルの信号をそのゲートに受けており（信号伝搬遅延のため）、このシフト開始信号ＳＴＡＲＴＬの電位変化はシフト起動回路ＳＳＰＬの内部信号状態には影響を及ぼさない。
【０１５６】
このシフト開始信号ＳＴＡＲＴＬがＬレベルに立下がってから、インバータＩＶＬの出力信号がＬレベルとなる。しかしながら、左方向シフト起動回路ＳＳＰＬにおいて、シフト開始信号ＳＴＡＲＴＬがＬレベルであり、ノード９もＬレベルであるため、ＭＯＳトランジスタＰＱ１Ｌはオフ状態を維持する。したがってノード９が、以降、対応のフリップフロップＦＦ０ＬによりＬレベルに維持される。
【０１５７】
このノード１１の電圧レベルは、擬似双方向Ｎ単位レジスタ回路ＢＵＮＬにおいて、ＭＯＳトランジスタＱＲＮ１のゲートへ伝達される。しかしながら、右方向シフト指示信号ＲＳＮはＬレベルであり、対応のＭＯＳトランジスタＱＲＮ２はオフ状態であり、なんらノード７の電位に対しては影響は及ぼさない。
【０１５８】
ノード８の電圧レベルがＬレベルに低下すると、双方向Ｐ単位レジスタ回路ＢＵＰ３において、ＭＯＳトランジスタＱＬＰ３がオン状態となる。この場合、対応のＭＯＳトランジスタＱＬＰ４が左方向シフト指示信号ＬＳＰの活性化によりオン状態であり、クロックノードＮＤ４のクロック信号ＣＬＫが、ＭＯＳトランジスタＱＬＰ３に伝達される。
【０１５９】
時刻ｔ３４において、クロック信号ＣＬＫがＨレベルに立上がると、双方向Ｐ単位レジスタ回路ＢＵＰ３において、ＭＯＳトランジスタＱＬＰ３を介してノード７の電圧レベルが上昇し、応じてこの双方向Ｐ単位レジスタ回路ＢＵＰ３においてフリップフロップＦＦＰの信号保持状態が反転し、ノード１２の電圧レベルがＬレベルに立下がり、この双方向Ｐ単位レジスタ回路ＢＵＰ３内のＰチャネルＭＯＳトランジスタＱＬＰ１がオン状態となり、ノード８へ電源電圧ＶＤＤが伝達され、その電圧レベルがＨレベルに上昇する。
【０１６０】
ノード８の電圧レベルが上昇すると、ノード１１の電圧レベルが対応のフリップフロップＦＦＮの動作により立下がり、左方向単位Ｎレジスタ回路ＬＮＵＮＳにおいてＭＯＳトランジスタＱＬＮ１がオフ状態となり、ノード９は、対応のフリップフロップＦＦ０ＬによりＬレベルに維持される。
【０１６１】
また、ノード８の電圧レベルがＨレベルに上昇すると、双方向Ｐ単位レジスタ回路ＢＵＰ３においてＭＯＳトランジスタＱＬＰ３がオフ状態となり、ノード７がクロックノードＮＤ４から分離される。このノード７は、対応のフリップフロップＦＦＰによりＨレベルに維持される。
【０１６２】
ノード７の電圧レベルがＨレベルに維持され、また左方向シフト指示信号ＬＳＮがＨレベルであるため、次段の双方向Ｎレジスタ回路ＢＵＮ２においてＭＯＳトランジスタＱＬＮ３およびＱＬＮ４はそれぞれゲートにＨレベルの信号を受ける。時刻ｔ３５においてクロック信号ＣＬＫがＬレベルに立下がると、したがって、この双方向Ｎ単位レジスタ回路ＢＵＮ２において、ＭＯＳトランジスタＱＬＮ３およびＱＬＮ４がオン状態となり、ノード６の電圧レベルが立下がり、対応のフリップフロップＦＦＮによりノード１３の電圧レベルが上昇する。このノード１３の電圧レベルの上昇により、双方向Ｎ単位レジスタ回路ＢＵＮ２においてＭＯＳトランジスタＱＬＮ１がオン状態となり、ノード７が接地ノードＮＤ２に結合されて、その電圧レベルが低下し、応じてノード１２の電圧レベルがＨレベルに上昇する。双方向Ｐ単位レジスタ回路ＢＵＰ３において、ノード１２の電位をゲートに受けるＭＯＳトランジスタＱＬＰ１がオフ状態となり、ノード８が、対応のフリップフロップＦＦＮにより、Ｈレベルに保持される。ノード６の電圧レベルの立下がりにより、次段の双方向Ｐ単位レジスタ回路ＢＵＰ２においてＰチャネルＭＯＳトランジスタＱＬＰ３がオン状態となる。クロック信号ＣＬＫがＬレベルであるため、ノード５は、初期状態の接地電圧レベルに維持される。
【０１６３】
時刻ｔ３６においてクロック信号ＣＬＫがＬレベルからＨレベルに立上がると、この双方向Ｐ単位レジスタ回路ＢＵＰ２においてＭＯＳトランジスタＱＬＰ４およびＱＬＰ３の経路を介してクロック信号ＣＬＫがノード５に伝達され、ノード５の電圧レベルが上昇する。ノード５は、図２０に示すように、双方向Ｐ単位レジスタ回路ＢＵＰ２のフリップフロップＦＦＰに結合されており、この双方向Ｐ単位レジスタ回路ＢＵＰ２のフリップフロップＦＦＰの出力Ｑにより、双方向Ｐ単位レジスタ回路ＢＵＰ２において、ＭＯＳトランジスタＱＬＰ１がオン状態となり、ノード６へ電源電圧ＶＤＤを伝達し、ノード６の電圧レベルが上昇する。応じて、双方向Ｎ単位レジスタ回路ＢＵＮ２において、フリップフロップＦＦＮの信号保持状態が反転し、ノード１３の電圧レベルがＬレベルとなる。応じて、このＭＯＳトランジスタＱＬＮ１がオフ状態となり、ノード７と接地ノードＮＤ２が分離されて、ノード７が、信号保持状態となる。
【０１６４】
この動作がクロック信号ＣＬＫに従って繰返され、ノード３の電圧レベルも、クロック信号ＣＬＫと相補的に変化する。このノード３の電圧レベルが変化し、双方向Ｐ単位レジスタ回路ＢＵＰ１においてフリップフロップＦＦＰの出力Ｑの電圧レベルが変化し、ＰチャネルＭＯＳトランジスタＱＲＰ１がオン状態となっても、ノード２は、対応のＭＯＳトランジスタＮＱ２がオフ状態であるため、電源電圧ＶＤＤレベルに維持され、ノード１および２の電圧レベルは変化しない。したがって、双方向単位Ｐ単位レジスタ回路ＢＵＰ１においては、ＰチャネルＭＯＳトランジスタＱＲＰ１およびＱＬＰ１は、右方向シフト動作時および左方向シフト動作時に機能し、左方向シフト動作時および右方向シフト動作時に機能しない。従って、この双方向Ｐ単位レジスタ回路ＢＵＰ１においては、シフト方向指示信号をゲートに受けるトランジスタは、これらの電源電圧を供給するトランジスタＱＲＰ１およびＱＬＰ１に対しては、特に設けられない。これにより回路構成を簡略化する。
【０１６５】
このような双方向シフト動作は、画像表示の画素選択順序の反転、カウント動作のカウントアップおよびカウントダウンなど種々の用途に応じて利用される。
【０１６６】
図２３は、この発明の実施の形態６に従う双方向シフトレジスタ回路の主要部の構成を概略的に示す図である。この図２３に示す双方向シフトレジスタ回路においては、双方向Ｐ単位レジスタ回路ＢＵＰおよび双方向Ｎ単位レジスタ回路ＢＵＮが交互に配置される。
【０１６７】
図２３において、双方向シフトレジスタ回路は、各々相補信号を保持するフリップフロップＦＦＰａ、ＦＦＮａ、ＦＦＰｂおよびＦＦＮｂと、これらのフリップフロップＦＦＰａ、ＦＦＮａ、ＦＦＰｂおよびＦＦＮｂそれぞれに対応して設けられるシフト方向切換回路ＳＷＰａ−ＳＷＰｄおよびＳＷＮａ−ＳＷＮｄを含む。
【０１６８】
シフト方向切換回路ＳＷＰａ−ＳＷＰｄは、シフト方向指示信号ＲＳＰに応答して選択的に導通状態に設定される右方向シフト経路ＲＰと、左方向シフト指示信号ＬＳＰに従って選択的に導通状態とされ、左方向へのシフト動作を行なう左方向シフト経路ＬＰを含む。これらの経路ＲＰおよびＬＰは、それぞれ、先の図２０および図２１に示すＰチャネルＭＯＳトランジスタＱＲＰ１−４およびＱＬＰ１−４の構成に対応する。各経路において２つのＰチャネルＭＯＳトランジスタの直列体が設けられる。
【０１６９】
シフト方向切換回路ＳＷＮａ−ＳＷＮｄは、それぞれ、右方向シフト指示信号ＲＳＮに応答して選択的に導通するＮチャネルＭＯＳトランジスタで構成される右シフト経路ＲＮと、左方向シフト指示信号ＬＳＮに従って選択的に導通状態とされるＮチャネルＭＯＳトランジスタの直列体で構成される左方向シフト経路ＬＮを含む。これらのシフト経路ＲＮおよびＬＮは、先の図２１および図２２に示す２つのＮチャネルＭＯＳトランジスタの直列体の構成に対応する。
【０１７０】
フリップフロップＦＦＰａの補の出力／Ｑが、ノードＮＤａを介してシフト方向切換回路ＳＷＰａおよびＳＷＮａに接続され、かつシフト方向切換回路ＳＷＮｂの右方向シフト経路ＲＮに結合される。このフリップフロップＦＦＰａの出力Ｑは、前段のシフト方向切換回路の右方向シフト経路ＲＰに結合され、かつシフト方向切換回路ＳＷＰｂの左方向シフト経路ＬＰに結合される。
【０１７１】
フリップフロップＦＦＮａは、その出力ＱがノードＮＤｂを介してシフト経路切換回路ＳＷＰｂおよびＳＷＮｂに接続されかつさらに、シフト経路切換回路ＳＷＰａの左方向シフト経路ＬＰに結合される。このフリップフロップＦＦＮａの補の出力／Ｑは、シフト経路切換回路ＳＷＮａの右方向シフト経路ＲＮに結合され、かつさらに、シフト経路切換回路ＳＷＮｃの左方向シフト経路ＬＮに接続される。
【０１７２】
フリップフロップＦＦＰｂは、この補の出力／ＱがノードＮＤｃを介してシフト経路切換回路ＳＷＰｃおよびＳＷＮｃに接続され、かつシフト経路切換回路ＳＷＮｂの右方向シフト経路ＲＮに接続されかつシフト方向切換回路ＳＷＮｂの左方向シフト経路ＬＮに結合される。フリップフロップＦＦＰｂの出力Ｑはシフト方向切換回路ＳＷＰｂの右方向シフト経路ＲＰに接続され、かつシフト方向切換回路ＳＷＰｂの左方向シフト経路ＬＰに結合される。
【０１７３】
フリップフロップＦＦＮｂは、ノードＮＤｄを介してシフト方向切換回路ＳＷＰｂおよびＳＷＮｂに結合さけかつシフト方向切換回路ＳＷＰｃの左方向シフト経路ＬＰに結合される。このフリップフロップＦＦＮｂの補の出力／Ｑは、シフト方向切換回路ＳＷＮｃの右方向シフト経路ＲＮに結合され、さらに次段の図示しないシフト方向切換回路の左方向シフト経路ＬＮに結合される。
【０１７４】
シフト方向切換回路ＳＷＰａおよびＳＷＰｃは、クロックノードＮＤ４を介してクロック信号ＣＬＫを受け、シフト方向切換回路ＳＷＰｂおよびＳＷＰｄは、電源ノードＮＤ１を介して電源電圧ＶＤＤを受ける。シフト方向切換回路ＳＷＮａおよびＳＷＮｃは、接地ノードＮＤ２に結合され、シフト方向切換回路ＳＷＮｂおよびＳＷＮｄは、クロックノードＮＤ４を介してクロック信号ＣＬＫを受ける。
【０１７５】
したがって、このシフト方向切換回路ＳＷＰａ−ＳＷＰｄおよびＳＷＮａ−ＳＷＮｄにおいて、共通の内部ノード（ＮＤａ−ＮＤｄ）に結合されるシフト経路切換回路において一方にクロック信号ＣＬＫを与え、他方に電源電圧ＶＤＤまたは接地電圧を供給する。シフト方向切換回路ＳＷＰａ−ＳＷＰｄにおはいて、同一方向のシフト経路が隣接して配置されるように、これらのシフト方向切換回路ＳＷＰａ−ＳＷＰｄにおいて、シフト経路ＲＰおよびＬＰの位置が交互に反転される。シフト方向切換回路ＳＷＮａ−ＳＷＮｄにおいても同様、シフト経路ＲＮおよびＬＮが、同一方向のシフト経路が隣接して配置されるようにこれらのシフト方向切換回路ＳＷＮａ−ＳＷＮｄにおいても、シフト経路ＬＮおよびＲＮの位置が交換される。
【０１７６】
また、上述の内部ノード（ＮＤａ−ＮＤｄ）に接続されるシフト切換回路においては、このシフト方向切換回路ＲＰおよびＬＰとおよびシフト経路切換回路ＬＮおよびＲＮの位置が異なる。フリップフロップＦＦＰａ、ＦＦＮａ、ＦＦＰｂ、ＦＦＮｂが、右方向シフト動作および左方向シフト動作両者に共有されるため、この交互配置により、配線レイアウトを容易とする。また、このシフト経路の交互配置により、右方向シフト動作時および左方向シフト動作時において、フリップフロップを共有する構成においても等価的に、右方向シフト動作時および左方向シフト動作時に、フリップフロップの位置を変更することができる。
【０１７７】
なお、図２０および図２１に示す双方向シフトレジスタ回路の構成との対応において、双方向Ｐ単位レジスタ回路ＢＵＰは、クロックノードを中心とする回路構成により与えられ、たとえば、フリップフロップＦＦＰｂ、シフト方向切換回路ＳＷＰｂ、右方向シフト経路ＲＰ、シフト方向切換回路ＳＷＰｃの両シフト経路ＲＰおよびＬＰならびに、シフト方向切換回路ＳＷＰｄの左方向シフト経路ＬＰにより与えられる。同様、双方向Ｎ単位レジスタ回路ＢＵＮもクロックノードＮＤ４を中心とする回路構成により与えられ、たとえば、フリップフロップＦＦＮａ、シフト方向切換回路ＳＷＮａの右シフト経路ＲＮ、シフト方向切換回路ＳＷＮｂの両シフト経路ＲＮおよびＬＮと、シフト方向切換回路ＳＷＮｃの左方向シフト経路ＬＮより与えられる。
【０１７８】
図２３に示す構成を、所定段数接続し、その初段および最終段に、図２０および図２１に示す右方向シフト起動回路（擬似双方向Ｎ単位レジスタ回路）および左方向シフト起動回路（擬似双方向Ｎ単位レジスタ回路）を配置するとともに、シフト起動回路を配置する。これにより、必要とされる段数の双方向シフトレジスタ回路を実現することができる。
【０１７９】
この双方向シフトレジスタ回路の構成においては、１つのクロックノードには、２つのＭＯＳトランジスタの接合容量およびゲートとソース／ドレインとの重なりの容量が接続されるだけであり、ゲート容量に比べてその容量値は十分小さく、クロック信号ＣＬＫに対する負荷を軽減して、双方向の所望の方向にシフト動作を行なうことができる。
【０１８０】
［実施の形態７］
これまで説明してきた実施の形態１から６に示されるシフトレジスタ回路は、クロック信号に同期してシフト動作を行なって出力信号を準選択状態へ駆動する回路として利用することができる。たとえば、液晶または有機ＥＬ（エレクトロルミネッセンス）などの電界発光素子を用いた表示装置における画素選択信号を生成するために、これまで説明したシフトレジスタ回路を用いることができる。
【０１８１】
図２４は、この発明に従うシフトレジスタ回路を利用する画像表示装置の全体の構成を概略的に示す図である。この図２４においては、画素として液晶素子が用いられる。
【０１８２】
図２４において、画像表示装置１００は、画像を表示する液晶アレイ部１２０と、液晶アレイ部１２０に含まれるゲート線を選択状態へ駆動するゲート線駆動回路１３０と、液晶アレイ部１２０に含まれる画素に対応して配置されるデータ線へ画素データを転送するソースドライバ１４０とを含む。
【０１８３】
液晶アレイ部１２０は、行列状に配列される複数の画素１２５を含む。各画素の行（画素ライン）それぞれに対応してゲート線ＧＬが配置され、画素１２５の列それぞれに対応してデータ線ＤＬが配置される。この図２４においては画素アレイ部１２０において第１行の第１および第２列の画素１２５およびこれに対応するゲート線ＧＬ１およびデータ線ＤＬ１，ＤＬ２を代表的に示す。
【０１８４】
画素１２５は、対応のデータ線ＤＬと画素ノードＮｐの間に並列に接続されるキャパシタ１２７および液晶表示素子１２６を有する。画素ノードＮｐおよび共通電極ノードＮＣの間の電圧差に応じて液晶表示素子１２８の液晶の配向性が変化し、応じて液晶表示素子１２８の表示輝度が変化する。したがって、データ線ＤＬおよび画素スイッチング素子１２０を介して画素ノードＮｐへ伝達される画素データ（表示電圧）に応じて、各画素１２５の輝度を制御することができる。
【０１８５】
最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣの間に印加することにより、中間的な輝度を得ることができる。したがって、この表示電圧を、段階的に設定することにより、階調輝度表示を得ることができる。
【０１８６】
ゲート線駆動回路１３０は、Ｙシフトレジスタ１３５からの出力信号に従って、ゲート線ＧＬを順次選択状態へ駆動する。このＹシフトレジスタ１３５は、図示しないクロック信号に従って、シフト動作を行なって、ゲート線駆動回路１３０のゲート線駆動タイミングおよびゲート線選択期間を決定する。画素１２５において、画素スイッチング素子１２６のゲート電極は、対応のゲート線ＧＬに接続される。したがって、対応のゲート線ＧＬが選択状態に維持されている期間中、画素ノードＮｐは、対応のデータ線ＤＬと接続される。画素スイッチング素子１２６は、一般的は、液晶表示素子１２８と同一の絶縁性基板（ガラス基板または樹脂基板等）上に形成されるＴＦＴ（薄膜トランジスタ）で構成される。この画素ノードＮｐへ伝達される表示電圧は、キャパシタ１２７により保持される。
【０１８７】
ソースドライバ１４０は、Ｍビットのデジタル信号の表示信号ＳＩＧにより表示データを生成してデータ線ＤＬへ記録する。この表示信号ＳＩＧは、図２４においては、６ビットＤ０−Ｄ５の信号である。１つの色について、６ビットの信号が伝達され、６４レベルの表示電圧を指定することができる。
【０１８８】
ソースドライバ１４０は、データ線ＤＬを順次選択する信号をＳＨ１、ＳＨ２…を生成するＸシフトレジスタ１５０と、Ｘシフトレジスタ１５０の出力信号ＳＨ１，ＳＨ２…に従って表示信号ＳＩＧをラッチするデータラッチ回路１５２と、ラッチ指示信号ＬＴに従ってデータラッチ回路１５２にラッチされたデータをラッチするデータラッチ回路１５４と、６４段階の階調電圧Ｖ１−Ｖ６４を生成する階調電圧生成回路１６０と、データラッチ回路１５４から転送される画素データと階調電圧生成回路１６０からの階調電圧Ｖ１−Ｖ６４とに従って出力ノードＮＤ１、ＮＤ２・・・へ、表示信号ＳＩＧに対応する階調電圧を生成して伝達するデコード回路１７０と、このデコード回路１７０の出力電圧に従ってデータ線ＤＬを駆動するアナログアンプ１８０を含む。
【０１８９】
表示信号ＳＩＧは、１つのゲート線について画素１２５ごとにシリアルに転送される。すなわち、６ビットデータＤ０−Ｄ５により、１つの画素１２５に対するデータが転送され、Ｘシフトレジスタ１５０の出力信号ＳＨ１，ＳＨ２に従って、データラッチ回路１５２に各画素（データ線）ごとに保持される。
【０１９０】
Ｘシフトレジスタ１５０は、表示信号ＳＩＧの各転送周期に同期したタイミングで、データ線選択信号ＳＨ１，ＳＨ２は順次選択状態へ駆動する。データラッチ回路１５２は、したがって、この表示信号ＳＩＧの転送地域に同期して、各画素に対応する表示データを各データ線ごとに取込みラッチする。
【０１９１】
データラッチ回路１５０は、データラッチ回路１５２に、１行の画素１２５に対する表示信号ＳＩＧが格納された後ラッチ指示信号ＬＴ従って取込みラッチする。
【０１９２】
階調電圧生成回路１６０は、ハイ側電源電圧源ＶＤＨとロー側電源電圧源ＶＢＬを、直列に接続される抵抗素子Ｒ１−Ｒ６３により抵抗分割し、その内部ノードＤＮ１−ＤＮ６４から６４レベルの階調電圧Ｖ１−Ｖ６４を生成する。
【０１９３】
デコード回路１７０が、データラッチ回路１５４にラッチされた１行の画素それぞれの画素データをデコードし、そのデコード信号に基づいて階調電圧Ｖ１−Ｖ６４のうちの１つを選択して、表示電圧として、その出力ノードＮｄ（Ｎｄ１，Ｎｄ２…）に出力する。このデコード回路１７０は、したがって、１行の画素に対する階調電圧を並列に生成してアナログアンプ１８０へ伝達する。アナログアンプ１８０は、デコード回路１７０の出力する表示電圧に従ってデータ線ＤＬを駆動し、画素データ（表示電圧）を、選択ゲート線に接続される画素に書込む。
【０１９４】
この図２４に示す画像表示装置において、Ｘシフトレジスタ１５０およびＹシフトレジスタ１３５として、先の実施の形態１から６に示すシフトレジスタ回路を利用する。液晶アレイ部１２０において、ゲート線ＧＬおよびデータ線ＤＬの数は、たとえば画素表示が１０２８・７６８画素の場合、ゲート線ＧＬが１０２４本設けられ、データ線ＤＬが７６８本設けられる。したがって、このＹシフトレジスタ１３５およびＸシフトレジスタ１５０のクロックノードの負荷を軽減することにより、これらのＹシフトレジスタ１３５およびＸシフトレジスタ１５０へ与えられるクロック信号の負荷を軽減することができる。
【０１９５】
なお、Ｙシフトレジスタ１３５は、垂直同期信号ＶＳＹＮＣをシフト開始信号として受け、垂直クロック信号ＶＣＬＫに従ってシフト動作を行ない、ゲート線選択信号を生成する。Ｘシフトレジスタ１５０は、水平同期信号ＨＳＹＮＣをシフト開始信号として受け、水平クロック信号ＨＣＬＫに従ってシフト動作を行なってデータ線選択信号ＳＨ１，ＳＨ２…を生成する。これらの同期信号ＶＳＹＮＣおよびＨＳＹＮＣとクロック信号ＶＣＬＫおよびＨＣＬＫは、外部からの液晶駆動回路から供給されてもよく、また、この液晶表示装置１００内に設けられてもよい。
【０１９６】
特に、Ｙシフトレジスタ１３５およびＸシフトレジスタ１５０として、先の実施の形態６における双方向シフトレジスタ回路を利用した場合、反転などの画像処理操作が可能となる。すなわち、表示パターンに対し、表示反転（左右反転および／または上下反転）、表示回転、表示順序変更等の表示パターンの変更を行なう必要が生じる場合がある。表示反転処理は、たとえば、液晶表示装置をＯＨＰ（オーバーヘッドプロジェクタ）の表示装置に適用した場合、このＯＨＰが、視聴者に対してスクリーンの裏側に設置して像を投射する（透過式スクリーンを利用する場合）構成のときには、そのスクリーン上に形成される像が反転するのを防止するために行なわれる処理である。
【０１９７】
表示順序変更処理は、たとえば、この液晶表示装置の液晶アレイ部における表示内容を、上部から下部に向かって順次現われるような表示順序を、下部から上部に向かって順次現われるような表示順序に変換して、グラフ等の表示を効果的に行なうための処理である。
【０１９８】
したがって、ソースドライバ１４０におけるシフト方向（Ｘシフトレジスタ１５０のシフト方向）を左方向または右方向に切換可能とすることにより、この表示画像の左右反転を自在に行なうことができる。また、Ｙシフトレジスタ１３５において、双方向シフトレジスタ回路を利用することにより、ゲート線ＧＬの選択順序を上方向から下方向に向かっての選択順序を、下方向から上方向に向かっての選択順序に変更することができ、表示順序変更処理を実現できる。
【０１９９】
以上のように、この発明の実施の形態７に従えば、画像表示装置の画素選択信号を生成する回路に、本発明に従うシフトレジスタ回路を利用しており、クロック信号の負荷を軽減でき、クロック信号供給回路の電力を低減でき、低消費電力の表示装置または表示装置駆動回路を実現することができる。
【産業上の利用可能性】
【０２００】
この発明に従うシフトレジスタ回路は、複数の出力ノードを有し、この出力ノードの信号を順次クロック信号に同期して選択状態へ駆動する回路に対し適用することができる。特に、画像表示装置に適用することにより、クロック信号供給回路の消費電力を低減することができ、また双方向シフトレジスタ回路を利用することにより、画像反転処理機能を有する画像表示装置を実現することができる。
【図面の簡単な説明】
【０２０１】
【図１】この発明の実施の形態１に従うシフトレジスタ回路の構成を示す図である。
【図２】図１に示すフリップフロップの構成の一例を示す図である。
【図３】図１に示すシフトレジスタ回路の動作を示すタイミング図である。
【図４】この発明の実施の形態１に従うシフトレジスタ回路の一般的構成を概略的に示す図である。
【図５】図４に示す最終段リセット回路の構成の一例を示す図である。
【図６】図４に示す最終段リセット回路の他の構成例を示す図である。
【図７】この発明の実施の形態２に従うフリップフロップの構成を示す図である。
【図８】この発明の実施の形態２に従うフリップフロップの他の構成を示す図である。
【図９】この発明の実施の形態３に従うシフトレジスタ回路の構成を示す図である。
【図１０】図９に示すシフトレジスタ回路の動作を示す信号波形図である。
【図１１】この発明の実施の形態４に従うシフトレジスタ回路の構成を示す図である。
【図１２】図１１に示すシフトレジスタ回路の動作を示す信号タイミング図である。
【図１３】この発明の実施の形態５に従うシフトレジスタ回路の構成を示す図である。
【図１４】この発明の実施の形態６に従う双方向Ｐ単位レジスタ回路の構成を示す図である。
【図１５】図１４に示す双方向Ｐ単位レジスタ回路の右方向シフト時の構成を概略的に示す図である。
【図１６】図１４に示す双方向Ｐ単位レジスタ回路の左方向シフト時の構成を概略的に示す図である。
【図１７】この発明の実施の形態６に従う双方向Ｎ単位レジスタ回路の構成を概略的に示す図である。
【図１８】図１７に示す双方向Ｎ単位レジスタ回路の右方向シフト時の構成を概略的に示す図である。
【図１９】図１７に示す双方向Ｎ単位レジスタ回路の左方向シフト時の構成を概略的に示す図である。
【図２０】この発明の実施の形態６に従う双方向レジスタ回路の構成を示す図である。
【図２１】この発明の実施の形態６に従う双方向レジスタ回路の構成を示す図である。
【図２２】図２０および図２１に示す双方向レジスタ回路の左方向シフト時の動作を示す信号波形図である。
【図２３】この発明の実施の形態６に従う双方向シフトレジスタ回路の一般的構成を概略的に示す図である。
【図２４】この発明の実施の形態７に従う画像表示装置の構成を概略的に示す図である。
【符号の説明】
【０２０２】
ＳＳＰ  シフト起動回路、ＵＰＳ１，ＵＰＳ２  Ｐ単位レジスタ回路、ＵＮＳ１，ＵＮＳ２  Ｎ単位レジスタ回路、ＦＦ０−ＦＦ３，ＦＦ  フリップフロップ、ＤＭＹ，ＤＭＹｐ  最終段リセット回路、ＢＵＰ  双方向Ｐ単位レジスタ回路、ＢＵＮ  双方向Ｎ単位レジスタ回路、ＦＦＰ，ＦＦＮ  フリップフロップ、ＢＵＮＲ，ＢＵＮＬ  擬似双方向Ｎ単位レジスタ回路、ＢＵＰ１，ＢＵＰ２  双方向Ｐ単位レジスタ回路、ＢＵＮ１，ＢＵＮ２  双方向Ｎ単位レジスタ回路。
【図１】
2006040477.tif 000003
【図２】
2006040477.tif 000004
【図３】
2006040477.tif 000005
【図４】
2006040477.tif 000006
【図５】
2006040477.tif 000007
【図６】
2006040477.tif 000008
【図７】
2006040477.tif 000009
【図８】
2006040477.tif 000010
【図９】
2006040477.tif 000011
【図１０】
2006040477.tif 000012
【図１１】
2006040477.tif 000013
【図１２】
2006040477.tif 000014
【図１３】
2006040477.tif 000015
【図１４】
2006040477.tif 000016
【図１５】
2006040477.tif 000017
【図１６】
2006040477.tif 000018
【図１７】
2006040477.tif 000019
【図１８】
2006040477.tif 000020
【図１９】
2006040477.tif 000021
【図２０】
2006040477.tif 000022
【図２１】
2006040477.tif 000023
【図２２】
2006040477.tif 000024
【図２３】
2006040477.tif 000025
【図２４】
2006040477.tif 000026