(57)【要約】【課題】  読み出し誤動作が低減され、信頼性の高い不揮発性論理回路及びその駆動方法を提供する。【解決手段】  強誘電体キャパシタを用いた不揮発性論理回路であって、データ保持回路１０２と、データ保持回路１０２の入力端に接続された少なくとも２個の強誘電体キャパシタと、該強誘電体キャパシタのうちの第１の強誘電体キャパシタ１０３Ａと第２の強誘電体キャパシタ１０３Ｂとの中間ノード１０３Ｅに接続され、中間ノード１０３Ｅを接地状態とする電気的手段１０６とを有することを特徴とする。【選択図】  図１
2006108762.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタを用いた不揮発性論理回路であって、
データ保持回路と、
前記データ保持回路の入力端に接続された少なくとも２個の強誘電体キャパシタと、
前記少なくとも２個の強誘電体キャパシタのうちの第１の強誘電体キャパシタと第２の強誘電体キャパシタとの中間ノードに接続され、前記中間ノードを接地状態とする電気的手段とを有することを特徴とする不揮発性論理回路。
【請求項２】
強誘電体キャパシタを用いた不揮発性論理回路であって、
データ保持回路と、
前記データ保持回路の入力端に接続された少なくとも２個の強誘電体キャパシタと、
前記少なくとも２個の強誘電体キャパシタのうちの第１の強誘電体キャパシタ及び第２の強誘電体キャパシタをそれぞれ、フローティング状態あるいは、ショート状態とする電気的手段とを有することを特徴とする不揮発性論理回路。
【請求項３】
前記データ保持回路は、第１のインバータ回路の出力が第２のインバータ回路の入力に接続され、前記第２のインバータ回路の出力が前記第１のインバータ回路の入力に接続されてなることを特徴とする請求項１あるいは２に記載の不揮発性論理回路。
【請求項４】
前記第１のインバータ回路及び前記第２のインバータ回路のうちで、前記第１の強誘電体キャパシタおよび第２の強誘電体キャパシタがその入力端に接続されたインバータ回路は、前記第１のプレート線及び前記第２のプレート線の間に電圧を与えたときに、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタの中間ノードに生じる電圧のうち、前記データ保持回路にデータ“１”が保持されていたときに生じる第１の電圧と、前記データ保持回路にデータ“０”が保持されていたときに生じる第２の電圧との間の電圧を、閾値電圧として有することを特徴とする請求項３に記載の不揮発性論理回路。
【請求項５】
前記データ保持回路は、２つのNAND回路または２つのNOR回路からなるフリップフロップ回路を含むことを特徴とする請求項１あるいは２に記載の不揮発性論理回路。
【請求項６】
請求項１あるいは請求項３に記載の不揮発性論理回路において、
前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタへのデータ書き込み時には、前記第１の強誘電体キャパシタに接続された第１のプレート線及び前記第２の強誘電体キャパシタに接続された第２のプレート線のそれぞれに対して第１の電位を印加し、
前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタからのデータ読み出し時には、前記中間ノードの電位を接地状態とし、続いて、前記第１のプレート線及び前記第２のプレート線のいずれか一方のプレート線に対して、前記第１の電位よりも低い電位である第２の電位を印加し、かつ、前記第１のプレート線及び前記第２のプレート線のうちで前記一方のプレート線とは異なるプレート線に対して、前記第１の電位よりも高い電位である第３の電位を印加することを特徴とする不揮発性論理回路の駆動方法。
【請求項７】
請求項２あるいは請求項３に記載の不揮発性論理回路において、
前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタへのデータ書き込み時には、前記第１の強誘電体キャパシタに接続された第１のプレート線及び前記第２の強誘電体キャパシタに接続された第２のプレート線のそれぞれに対して第１の電位を印加し、
前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタからのデータ読み出し時には、前記第１のプレート線及び前記第２のプレート線のいずれか一方のプレート線に対して、前記第１の電位よりも低い電位である第２の電位を印加し、かつ、前記第１のプレート線及び前記第２のプレート線のうちで前記一方のプレート線とは異なるプレート線に対して、前記第１の電位よりも高い電位である第３の電位を印加し、
前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタへのデータ書き込み時並びに、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタからのデータ読み出し時以外の動作時において、前記第１の強誘電体キャパシタ及び第２の強誘電体キャパシタをそれぞれ、フローティング状態あるいは、ショート状態とすることを特徴とする不揮発性論理回路の駆動方法。
【請求項８】
前記データ読み出し時において、
前記第１のインバータ回路あるいは第２のインバータ回路のうちで、前記第１の強誘電体キャパシタ及び第２の強誘電体キャパシタがその入力端に接続されたインバータ回路の閾値電圧を、前記第１のプレート線および前記第２のプレート線の間に電圧を与えることにより、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタの中間ノードに生じる電圧のうち、前記データ保持回路にデータ“１”が保持されていたときに生じる第１の電圧と、前記データ保持回路にデータ“０” が保持されていたときに生じる第２の電圧との間の電圧とし、他方のインバータ回路を停止またはその出力を切断することにより、前記第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに記憶されたデータの読み出しを行うことを特徴とする請求項５あるいは６に記載の不揮発性論理回路の駆動方法。
【請求項９】
前記データの書き込み工程において、第１のプレート線と第２のプレート線に同一波形の矩形波を与えることを特徴とする請求項６あるいは７に記載の不揮発性論理回路の駆動方法。
【請求項１０】
前記データの書き込み工程において、第１のプレート線と第２のプレート線に逆の位相を持つ矩形波を与えることを特徴とする請求項６あるいは７に記載の不揮発性論理回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリを内蔵した論理回路、特に強誘電体キャパシタを用いた論理回路に関するものであり、読み出し動作の簡素化および信頼性の向上を実現するための不揮発論理回路およびその駆動方法を提供するものである。
【背景技術】
【０００２】
近年、論理回路の構成をソフトウェアで定義することにより、容易にその構成を変更できるField Programmable Gate Array (FPGA)等のプログラマブル論理回路に注目が集まっている。これらのプログラマブル論理回路においてはソフトウェアの格納にEEPROM等のプログラマブルROMが主に使われており、論理回路とは別のチップで構成されることが多い。しかしこれらの構成ではプログラマブルROMの内容を比較的容易に読み出すことができ、機密性に問題がある。また、起動時にデータをプログラマブルROMから読み込む必要があり、起動に時間がかかる等の理由から不揮発メモリを内蔵した不揮発プログラマブル論理回路が開発されている。
【０００３】
不揮発プログラマブル論理回路等に用いられる不揮発メモリとして、強誘電体キャパシタを用いた例としては特許文献１に記載されたものがあげられる。
【０００４】
従来、強誘電体キャパシタを用いた不揮発論理回路においては、データ保持回路の正逆２つのノードに接続された強誘電体キャパシタにそれぞれデータを書き込み、これらの強誘電体キャパシタの分極状態の違いを読み取ることによりデータの判別を行う。しかし、通常のメモリアレイとは異なり、少数のキャパシタで構成されているため、ビット線が短くビット線負荷容量が小さい。そのため、強誘電体キャパシタの容量とビット線容量との差が大きく、読み出し時の容量分配で生じるビット線電圧が高くなり、データ“１”と“０”の記録された場合のビット線電圧差が小さくなる。そこで別の強誘電体キャパシタをビット線の負荷として接続する方法が考えられているが、強誘電体キャパシタが少なくとも４つ必要となり、回路規模が大きくなるという課題がある。
【０００５】
特許文献１では、上記問題点を解決する方法として、以下に説明する構成としている。
図１２は、特許文献１に記載されている不揮発論理回路（データ保持回路１）の回路図である。データ保持回路１は、データ保持回路であるデータラッチ回路３及び合成コンデンサ５を備えている。 データラッチ回路３は、直列にループ状に接続可能な一対のインバータ回路７、９を備えている。合成コンデンサ５は、直列に接続された一対の強誘電体コンデンサ１７、１９により構成され、合成コンデンサ５の接続ノード５ａはインバータ回路７の入力ノード７ａに接続され、合成コンデンサ５の両端は一対の読み書き用の信号線であるプレートラインＰＬ１、ＰＬ２に、別々に接続されている。
【０００６】
図１２の回路において、合成コンデンサ５へのデータ書き込み時には、プレートラインＰＬ１、ＰＬ２に、それぞれ、電源電圧ＶＤＤと接地電圧ＧＮＤの間の電圧であるＶＤＤの１／２の電圧が付与され、接続ノード５ａの電位が“Ｈ”（電源電圧ＶＤＤ）あるいは“Ｌ”（接地電圧ＧＮＤ）である場合に応じて、強誘電体コンデンサ１７、１９の分極状態が決定される。また、合成コンデンサ５からのデータ読み出し時には、強誘電体コンデンサ１７に接続されたプレートラインＰＬ１には、電源電圧ＶＤＤを付与し、強誘電体コンデンサ１９に接続されたプレートラインＰＬ２に、接地電圧ＧＮＤを付与する。このような構成とすることで、読み出し時の検出マージンを極めて大きくすることが可能となる。
【特許文献１】特開２００３−１５２５０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の従来技術においては、読み出し時における、接続ノード５ａの電位にオフセット電位が生じている場合には、データ“０”が記憶されていたとしてもオフセット電圧分だけ入力ノード７ａの電圧が高くなりインバータ回路７が入力信号をデータの電圧から判断する際に“１”と誤認識してしまうという問題が生じる。
【０００８】
また、強誘電体コンデンサ１７、１９には、常に電圧が印加されているため、強誘電体コンデンサ１７、１９を構成する強誘電体膜の膜疲労が生じやすいという問題がある。
【０００９】
上記課題に鑑みて、本発明は、読み出し誤動作が低減された、不揮発性論理回路及びその駆動方法を提供することを目的とする。更に、読み出し誤動作が低減され、かつ、信頼性の高い不揮発性論理回路及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明に係る第１の不揮発性論理回路は、強誘電体キャパシタを用いた不揮発性論理回路であって、データ保持回路と、前記データ保持回路の入力端に接続された少なくとも２個の強誘電体キャパシタと、前記少なくとも２個の強誘電体キャパシタのうちの第１の強誘電体キャパシタと第２の強誘電体キャパシタとの中間ノードに接続され、前記中間ノードを接地状態とする電気的手段とを有することを特徴とする。好ましい形態として、前記データ保持回路は、第１のインバータ回路の出力が第２のインバータ回路の入力に接続され、前記第２のインバータ回路の出力が前記第１のインバータ回路の入力に接続されてなる。
【００１１】
また、本発明に係る第１の不揮発性論理回路の駆動方法は、本発明の第１の不揮発性論理回路において、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタへのデータ書き込み時には、前記第１の強誘電体キャパシタに接続された第１のプレート線及び前記第２の強誘電体キャパシタに接続された第２のプレート線のそれぞれに対して第１の電位を印加し、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタからのデータ読み出し時には、前記中間ノードの電位を接地状態とし、続いて、前記第１のプレート線及び前記第２のプレート線のいずれか一方のプレート線に対して、前記第１の電位よりも低い電位である第２の電位を印加し、かつ、前記第１のプレート線及び前記第２のプレート線のうちで前記一方のプレート線とは異なるプレート線に対して、前記第１の電位よりも高い電位である第３の電位を印加することを特徴とする。
【００１２】
本発明に係る第１の不揮発性論理回路及び第１の不揮発性論理回路の駆動方法によれば、データの書き込み時には、第１の強誘電体キャパシタに接続された第１のプレート線及び第２の強誘電体キャパシタに接続された第２のプレート線に対して第１の電位を印加することで、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを並列接続として書き込むことができ、読み出し時には、第１のプレート線あるいは第２のプレート線のいずれか一方のプレート線に対して、第１の電位よりも低い電位である第２の電位を印加し、かつ、該一方のプレート線とは異なるプレート線に対して、第１の電位よりも高い電位である第３の電位を印加することで、第１の強誘電体キャパシタと第２の強誘電体キャパシタとを直列接続として電圧を与えることにより、データ“１”を記憶していた場合のデータ線に現れる電圧ＶD1とデータ“０”を記憶していた場合のデータ線に現れる電圧ＶD0の差ΔＶDを大きくすることができ、読み出し誤動作を低減することができる。更に、第１および第２の強誘電体キャパシタの中間ノードに接続され、中間ノードを接地状態とする、すなわち、中間ノードの電位をゼロ電位に変化させるための電気的手段を有することにより、データの読み出し時において、中間ノードを接地状態とすることによって、中間ノードの電位にオフセット電位が生じなくなり、データ保持回路が入力信号をデータの電圧から判断する際に誤認識してしまうという問題を生じず、読み出し精度を高めることができる。
【００１３】
上記課題を解決するために、本発明に係る第２の不揮発性論理回路は、強誘電体キャパシタを用いた不揮発性論理回路であってデータ保持回路と、前記データ保持回路の入力端に接続された少なくとも２個の強誘電体キャパシタと、前記少なくとも２個の強誘電体キャパシタのうちの第１の強誘電体キャパシタ及び第２の強誘電体キャパシタをそれぞれ、フローティング状態あるいは、ショート状態とする電気的手段とを有することを特徴とする。好ましい形態として、前記データ保持回路は、第１のインバータ回路の出力が第２のインバータ回路の入力に接続され、前記第２のインバータ回路の出力が前記第１のインバータ回路の入力に接続されてなる。
【００１４】
また、本発明に係る第２の不揮発性論理回路の駆動方法は、本発明の第２の不揮発性論理回路において、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタへのデータ書き込み時には、前記第１の強誘電体キャパシタに接続された第１のプレート線及び前記第２の強誘電体キャパシタに接続された第２のプレート線のそれぞれに対して第１の電位を印加し、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタからのデータ読み出し時には、前記第１のプレート線及び前記第２のプレート線のいずれか一方のプレート線に対して、前記第１の電位よりも低い電位である第２の電位を印加し、かつ、前記第１のプレート線及び前記第２のプレート線のうちで前記一方のプレート線とは異なるプレート線に対して、前記第１の電位よりも高い電位である第３の電位を印加し、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタへのデータ書き込み時並びに、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタからのデータ読み出し時以外の動作時において、前記第１の強誘電体キャパシタ及び第２の強誘電体キャパシタをそれぞれ、フローティング状態あるいは、ショート状態とすることを特徴とする。
【００１５】
本発明に係る第２の不揮発性論理回路及び第２の不揮発性論理回路の駆動方法によれば、データの書き込み時には、第１の強誘電体キャパシタに接続された第１のプレート線及び第２の強誘電体キャパシタに接続された第２のプレート線に対して第１の電位を印加することで、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを並列接続として書き込むことができ、読み出し時には、第１のプレート線あるいは第２のプレート線のいずれか一方のプレート線に対して、第１の電位よりも低い電位である第２の電位を印加し、かつ、該一方のプレート線とは異なるプレート線に対して、第１の電位よりも高い電位である第３の電位を印加することで、第１の強誘電体キャパシタと第２の強誘電体キャパシタとを直列接続として電圧を与えることにより、データ“１”を記憶していた場合のデータ線に現れる電圧ＶD1とデータ“０”を記憶していた場合のデータ線に現れる電圧ＶD0の差ΔＶDを大きくすることができ、読み出し誤動作を低減することができる。更に、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタをそれぞれ、フローティング状態あるいは、ショート状態とする電気的手段を有することにより、読み出し時や書き込み時以外の通常使用時において、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタをそれぞれ、フローティング状態あるいは、ショート状態とすることで、第１及び第２の強誘電体キャパシタに電圧が印加されないようにすることができる。このため、第１及び第２の強誘電体キャパシタの劣化を抑え、長期間の使用を可能にすることができる。
【００１６】
本発明の第１〜第３の不揮発性論理回路において、前記第１のインバータ回路及び前記第２のインバータ回路のうちで、前記第１の強誘電体キャパシタおよび第２の強誘電体キャパシタがその入力端に接続されたインバータ回路は、前記第１のプレート線及び前記第２のプレート線の間に電圧を与えたときに、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタの中間ノードに生じる電圧のうち、前記データ保持回路にデータ“１”が保持されていたときに生じる第１の電圧と、前記データ保持回路にデータ“０”が保持されていたときに生じる第２の電圧との間の電圧を、閾値電圧として有することが好ましい。
【００１７】
また、第１〜第３の不揮発性論理回路の駆動方法において、前記データ読み出し時において、前記第１のインバータ回路あるいは第２のインバータ回路のうちで、前記第１の強誘電体キャパシタ及び第２の強誘電体キャパシタがその入力端に接続されたインバータ回路の閾値電圧を、前記第１のプレート線および前記第２のプレート線の間に電圧を与えることにより、前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタの中間ノードに生じる電圧のうち、前記データ保持回路にデータ“１”が保持されていたときに生じる第１の電圧と、前記データ保持回路にデータ“０” が保持されていたときに生じる第２の電圧との間の電圧とし、他方のインバータ回路を停止またはその出力を切断することにより、前記第１の強誘電体キャパシタ及び第２の強誘電体キャパシタに記憶されたデータの読み出しを行うことが好ましい。
【００１８】
このようにすると、データの読み出し時において、ラッチ回路を構成する第１および第２のインバータ回路のうち、データ線を入力とするインバータ回路の閾値電圧が、第１の電圧であるＶD1と第２の電圧であるＶD0の間に設定されているため、データ線の電位がデータ線を入力とするインバータ回路の閾値以上の場合あるいは閾値未満の場合のそれぞれにおいて、データ保持回路の出力電圧を“Ｈ”状態あるいは“Ｌ”状態にすることができ、容易にかつ確実に読み出しを行うことができる。
【００１９】
本発明の第１〜第３の不揮発性論理回路において、前記データ保持回路を構成する回路は、２つのNAND回路または２つのNOR回路からなるフリップフロップ回路であることが好ましい。
【００２０】
このようにすると、データ保持回路を構成する回路が２つのNAND回路または２つのNOR回路からなるフリップフロップ回路であることによって、データ保持回路に論理状態を記憶することが可能となり、システムのステータス保持などが可能となる。
【００２１】
また、第１〜第３の不揮発性論理回路の駆動方法において、データの書き込み工程において、第１のプレート線と第２のプレート線に同一波形の矩形波を与えることが好ましい。
【００２２】
また、第１〜第３の不揮発性論理回路の駆動方法において、データの書き込み工程において第１のプレート線と第２のプレート線に逆の位相を持つ矩形波を与えることが好ましい。
【発明の効果】
【００２３】
以上のように本発明を用いることで、２つの強誘電体キャパシタだけで安定した読み出し動作を実現することが可能となり、また読み出し回路の構成を容易にすることができ、半導体装置の面積縮小などの大きな効果を得ることが可能となる。更に、読み出し動作前のデータ線のオフセット電圧による読み出し誤動作を防ぐことができ、読み出し動作の安定化を図ることができる。あるいは、強誘電体キャパシタに不要な電圧が加わるのを抑制することができ、強誘電体キャパシタの膜の劣化を抑えることができる。これにより強誘電体キャパシタの信頼性向上が図れる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の各実施形態について、図面を参照しながら説明する。
（第１の実施形態）
以下、本発明の第１の実施形態にかかる不揮発論理回路及びその駆動方法について図１〜図４を参照しながら説明する。
【００２５】
図１は、本発明の第１の実施形態にかかる不揮発論理回路の回路図である。本実施形態にかかる不揮発論理回路は強誘電体キャパシタを用いた不揮発論理回路である。
【００２６】
第１のインバータ回路１０１Ａおよび第２のインバータ回路１０２Ｂがデータ保持回路（ラッチ回路）１０２を構成し、入力信号制御用トランジスタ１０５の入力部１０５Ａから入力された入力信号ＤINは入力信号制御用トランジスタ１０５を介してデータ保持回路１０２に入力され、データ保持回路１０２は入力信号ＤINに対応した論理データを保持する。このラッチ回路のデータ線１０２Ｂ（中間ノード１０３Ｅ）に第１の強誘電体キャパシタ１０３Ａおよび第２の強誘電体キャパシタ１０３Ｂが接続されており、第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂにおけるデータ線１０２Ｂ側と反対側の電極はそれぞれ、第１のプレート線１０３Ｃ及び第２のプレート線１０３Ｄを介して、第１の駆動回路１０４Ａおよび第２の駆動回路１０４Ｂにそれぞれ接続されている。また、データ線１０２Ｂ（中間ノード１０３Ｅ）と接地間には、データ線１０２Ｂ（中間ノード１０３Ｅ）を接地状態、すなわち、データ線１０２Ｂの電位をゼロにするための電気的手段であるＦＥＴより構成されるスイッチ１０６が設けられている。
【００２７】
本実施形態にかかる不揮発論理回路における動作の状態遷移を図２から図４を用いて説明する。
【００２８】
図２は通常のラッチ回路としての動作状態を示している。入力信号制御用トランジスタ１０５のゲート１０５Ｂに入力されるクロック信号（ＣＬＫ）に同期してデータの更新、保持動作を繰り返す。第２のインバータ回路の入力部１０２Ｃに入力される信号（ＣＢ）はＣＬＫの逆位相の信号とする。ＣＬＫが“Ｈ”（“１”）の期間にデータを取り込み、ＣＬＫが“Ｌ” （“０”）の期間はデータを保持しつづける。
【００２９】
動作点ａ２では、ＣＬＫが“Ｌ”であるため、ＤINが“Ｌ”から“Ｈ”に変化しても、中間ノード１０３Ｅにおける電位Ａは“Ｌ”に保持されている。動作点ｂ２では、ＣＬＫが“Ｈ”に変化したため、ＤINの状態がＡに取り込まれ、Ａが“Ｈ”に変化する。動作点ｃ２では、ＣＬＫが“Ｌ”であるため、ＤINが“Ｈ”から“Ｌ”に変化しても、Ａは“Ｈ”に保持されている。動作点ｄ２では、ＣＬＫが“Ｈ”に変化したため、ＤINの状態がＡに取り込まれ、Ａが“Ｌ”に変化する。
【００３０】
図３は第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂへのデータの書き込み動作を示している。ＣＬＫが“Ｌ”の期間に動作点ａ３からｂ３の間において第１のプレート線１０３Ｃの電位ＣＰ1および第２のプレート線１０３Ｄの電位ＣＰ2をＧＮＤからＶＤＤの間の電位でパルス状に駆動することにより、第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂの分極をデータの状態（中間ノード１０３Ｅの電位）に応じた方向に向かせることができる。たとえば、データ線１０２Ｂ（中間ノード１０３Ｅ）が“Ｈ”の場合、第１の強誘電体キャパシタ１０３Ａには図１において上向きの電界が加わり、分極が変化する。一方、第２の強誘電体キャパシタ１０３Ｂには逆に下向きの電界が加わり、分極が変化する。また、データ線１０２Ｂ（中間ノード１０３Ｅ）が“Ｌ”の場合には第１の強誘電体キャパシタ１０３Ａには図１において下向きの電界が加わり、分極が変化し、第２の強誘電体キャパシタ１０３Ｂには逆に上向きの電界が加わり、分極が変化する。
【００３１】
このとき第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂのそれぞれはあたかも並列接続されているように振舞う。
【００３２】
図４は第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂに記憶されたデータをラッチ回路１０２に読み出す動作を示している。ＣＬＫおよびＣＢが“Ｌ”の期間に、動作点ａ４において、ＣＰ1とＣＰ2のどちらか一方のみ（図４では、ＣＰ1）に読み出し電圧ＶRを与えることにより、データ線１０２Ｂの電圧はＣＰ1とＣＰ2の間に与えられた読み出し電圧ＶRが第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂによって分圧された値となる。このとき第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂは直列接続された状態となり、前記書き込み動作によって書き込まれた分極方向は第１の強誘電体キャパシタ１０３Ａと第２の強誘電体キャパシタ１０３Ｂとで逆向きの方向となる。そのため、第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂが同サイズであればデータ線Ａに生じる電圧は読み出し電圧ＶRの半分の値を中心に大小２つの値のいずれかをとることになる。例えば、書き込み時において、データ線１０２Ｂが“Ｈ”であった場合には、Ａ（及びデータ保持回路の出力端子１０２Ａからの出力信号ＤOUT）は、動作点ａ４からｂ４の間において、破線の状態となり、データ線１０２Ｂが“Ｌ”であった場合には、Ａ（及びＤOUT）は実線の状態となる。
【００３３】
ここで第１のインバータ回路１０１Ａの閾値電圧ＶTIがＶR／２近傍であれば記憶していたデータに応じて第１のインバータ回路１０１Ａの出力電圧が決定される。その後ＣＢを“Ｈ”とすることで読み出したデータをラッチ回路で保持することができる。このようにして強誘電体キャパシタに記憶していたデータをラッチ回路のインバータを用いることで容易にかつ高速に読み出すことができる。
【００３４】
また、データ線１０２Ｂ（中間ノード１０３Ｅ）を接地状態、すなわち、データ線１０２Ｂの電位をゼロにするための電気的手段であるＦＥＴより構成されるスイッチ１０６を設けているため、データ線１０２Ｂのオフセット電圧による誤動作をなくすことができ、読み出し精度を高めることができる。スイッチ１０６のオン・オフ制御は、スイッチ１０６を構成するＦＥＴのゲート１０６Ａに印加する信号ＥＱで制御できる。なお、データ線１０２Ｂを接地状態にするための電気的手段としては、ＦＥＴ以外の素子を用いる構成としてもよい。
【００３５】
スイッチ１０６を設けない場合には、読み出し動作の前にデータ線１０２Ｂが“Ｈ”状態あるいはそれに近い状態であった場合、読み出し電圧ＶRをＣＰ1とＣＰ2の間に与えたとき、データ線１０２Ｂは第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂの分圧電圧と初期のデータ線１０２Ｂの電圧が加算された電圧値をとることになる。これにより、本来読み出し電圧を与えたときのデータ線１０２Ｂの電圧が第１のインバータ回路１０１の閾値電圧を超えないはずのデータであった場合にも初期のデータ線１０２Ｂの電圧が加算されたことにより、閾値電圧を超えてしまい、正しい値を読み出せなくなることが生じる。そこで、スイッチ１０５を設け、読み出し動作の前にデータ線１０２Ｂの電位を強制的にリセットとすることにより、データ線１０２Ｂのオフセット電圧による読み出し誤動作をなくすことが可能となる。
【００３６】
なお、本実施形態においては、第１のプレート線と第２のプレート線に同一波形の矩形波を与えているが、第１のプレート線と第２のプレート線に逆の位相を持つ矩形波を与えてもよい。
【００３７】
（第２の実施形態）
以下、本発明の第２の実施形態にかかる不揮発論理回路及びその駆動方法について図５及び図６を参照しながら説明する。
【００３８】
図５は、本発明の第２の実施形態にかかる不揮発論理回路の回路図である。本実施形態にかかる不揮発論理回路は強誘電体キャパシタを用いた不揮発論理回路である。なお、第１の実施形態にかかる不揮発論理回路を説明する図１と同じ構成要素については、同一の符号を付し、その説明は繰り返さない。
【００３９】
図５に示すように、第１の強誘電体キャパシタ１０３Ａとデータ線１０２Ｂ（中間ノード１０３Ｅ）との間及び、第２の強誘電体キャパシタ１０３Ｂとデータ線１０２Ｂ（中間ノード１０３Ｅ）との間に、それぞれ、第１の強誘電体キャパシタ１０３Ａあるいは第２の強誘電体キャパシタ１０３Ｂをフローティング状態とするための電気的手段である第１のスイッチ２０１Ａ及び第２のスイッチ２０１Ｂが設けられている。第１のスイッチ２０１Ａ及び第２のスイッチ２０１Ｂは、それぞれの制御端子２０２Ａ及び２０２Ｂに入力される制御信号ＳＳ１及びＳＳ２が入力される。
【００４０】
なお、データ線１０２Ｂを接地状態、すなわち、データ線１０２Ｂの電位をゼロにするための電気的手段を設けることもできる。
【００４１】
以下、本発明の第２の実施形態にかかる不揮発論理回路の駆動方法を説明する。
第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂへのデータ書き込み時については、第１の実施形態にかかる不揮発論理回路の駆動方法と同様である。第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂからのデータ読み出し時については、第１の実施形態にかかる不揮発論理回路の駆動方法において、データ線１０２Ｂ（中間ノード１０３Ｅ）を接地状態とすること以外については同様である。なお、なお、データ線１０２Ｂを接地状態にするための電気的手段を設けた場合については、その駆動方法は、第１の実施形態にかかる不揮発論理回路の駆動方法と同様となる。
【００４２】
第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂへのデータ書き込み時及び第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂからのデータ読み出し時以外の通常使用時には、第１のスイッチ２０１Ａ及び第２のスイッチ２０１Ｂを切断状態（オフ状態）とする。すなわち、第１の強誘電体キャパシタ１０３Ａのデータ線１０２Ｂ側の電極及び、第２の強誘電体キャパシタ１０３Ｂのデータ線１０２Ｂ側の電極をそれぞれ、データ線１０２Ｂから電気的に切り離して、第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂをフローティング状態にする。
【００４３】
このような構成とすることで、通常使用時において、第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂに印加される電圧をなくし、第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂの寿命を延ばすことができる。すなわち、強誘電体キャパシタには、長時間電圧が加えられると、その強誘電体膜が劣化し、強誘電体キャパシタとしての機能が果たせなくなるという課題がある。本実施形態にかかる不揮発論理回路では、強誘電体キャパシタに電圧を印加する時間をデータ書き込み動作時及びデータ読み出し動作時のみとし、その他の期間においては電圧を加えないようにすることで、強誘電体キャパシタの劣化を抑え、長期間の使用を可能にする。
【００４４】
なお、第１のスイッチ２０１Ａの設置箇所を、図６に示すように、第１の強誘電体キャパシタ１０３Ａと第１の駆動回路１０４Ａとの間とすることもでき、第２のスイッチ２０１Ｂの設置箇所を、図６に示すように、第２の強誘電体キャパシタ１０３Ｂと第２の駆動回路１０４Ｂとの間とすることもできる。
【００４５】
更に、第１のスイッチ２０１Ａに代えて、第１の強誘電体キャパシタ１０３Ａの両端の電極をショート状態とするためのスイッチ等の電気的手段としてもよい。同様に、第２のスイッチ２０１Ｂに代えて、第２の強誘電体キャパシタ１０３Ｂの両端の電極をショート状態とするためのスイッチ等の電気的手段としてもよい。
【００４６】
ところで、第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂに対して、不要な電圧を与えることで記憶していたデータが読み出せなくなることがある。これに対し、本実施形態では、第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂをフローティング状態にする、あるいは第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂのそれぞれの両端の電極をショートすることで強誘電体キャパシタに電圧が印加されるのを防いでいることから、第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂに記憶されたデータを長期間に保護することも可能である。
【００４７】
（第３の実施形態）
以下、本発明の第３の実施形態にかかる不揮発論理回路及びその駆動方法について図７及び図８を参照しながら説明する。
【００４８】
図７は、本発明の第３の実施形態にかかる不揮発論理回路の回路図である。本実施形態にかかる不揮発論理回路は強誘電体キャパシタを用いた不揮発論理回路である。なお、第１の実施形態にかかる不揮発論理回路を説明する図１と同じ構成要素については、同一の符号を付し、その説明は繰り返さない。
【００４９】
本実施形態にかかる不揮発論理回路が第１の実施形態にかかる不揮発論理回路と異なる点は、データ保持回路（ラッチ回路）を第１のＮＯＲ回路３０１Ａと第２のＮＯＲ回路３０１Ｂから構成されるＮＯＲ型のＳＲラッチ回路３０２としている点である。第１のＮＯＲ回路３０１Ａの出力部には、入力信号制御用のトランジスタ１０５が接続され、ＳＲラッチ回路３０２の出力部分であるデータ線３０２Ｃ（中間ノード１０３Ｅ）に、第１の強誘電体キャパシタ１０３Ａ及び第２の強誘電体キャパシタ１０３Ｂが接続されている。
【００５０】
本実施形態にかかる不揮発論理回路によれば、ラッチ回路３０２の論理状態を記憶することでシステムのステータス保持などが可能となる。
【００５１】
以下、本発明の第３の実施形態にかかる不揮発論理回路の駆動方法を説明する。
図９に通常動作時の信号波形を示す。２つの入力信号Ｓ，Ｒのうちセット信号である入力信号Ｓが動作点ａ５で“Ｈ”になることで、遅延時間経過後の動作点ｂ５で出力信号ＤOUTが“Ｈ”となるり、リセット信号である入力信号Ｒが動作点ｄ５で“Ｈ”になることで、遅延時間経過後の動作点ｅ５で出力信号ＤOUTが“Ｌ”となる。また、二つの入力信号Ｓ，Ｒが共に“Ｌ”である動作点ｃ５とｄ５の間及び動作点ｆ５以降は出力信号ＤOUTは直前の状態を維持する。
【００５２】
図１０に第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂへのデータ書き込み時の動作波形を示す。動作状態においてデータが安定している状態で第１および第２の駆動回路を用いてＣＰ1およびＣＰ2を“Ｌ”（動作点ａ６からｂ６の間）→“Ｈ” （動作点ｂ６からｃ６の間）→“Ｌ” （動作点ｃ６以降）のように駆動することで、第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂにデータに応じた電圧が印加され強誘電体膜に分極が生じる。このときＣＰ1とＣＰ2の信号線に与える信号は同一でなくともよい。逆位相の信号であってもよいし、時間的にずれた信号であってもよいので、ＣＰ1、ＣＰ2のそれぞれに“Ｈ”と“Ｌ”の電圧が印加されるような波形を与えればよい。
【００５３】
次に第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂからのデータ読み出し時の動作波形を図１１に示す。初期状態（動作点ａ７）を入力信号Ｓ，Ｒが共に“Ｌ”、制御信号ＥＮが“Ｌ”とし、ＣＰ1を“Ｈ”、ＣＰ2を“Ｌ”とすることで強誘電体キャパシタ１０３Ａおよび１０３Ｂの分極状態に応じて電圧分配が行われ、動作点ａ７とｂ７の間においてＡの電圧が決定される。このとき３０１ＢのＮＯＲ回路がＡを入力とするインバータ回路として動作することになり、その後、動作点ｂ７で信号ＥＮを“Ｈ”とすることで読み出したＡの状態が“Ｈ”もしくは“Ｌ”に固定され、ラッチさせる。このときＮＯＲ回路の閾値電圧をＣＰ1を駆動したときにＡに現れる電圧のうち記憶した場合が“Ｈ”であったときと“Ｌ”であったときの電圧の間に調整することにより、読み出し動作が安定する。
【００５４】
更に、ＳＲラッチ回路３０２への入力信号Ｓおよび入力信号Ｒをそれぞれ“Ｌ”とした状態で、データ線３０２Ｃ（中間ノード１０３Ｅ）の電圧を第２のＮＯＲ回路３０１Ｂへの入力とすることにより、ＳＲラッチ回路３０２に第１及び第２の強誘電体キャパシタ１０３Ａ、１０３Ｂに記憶されたデータを取り込むことができ、記憶した状態を再現することができる。
【００５５】
なお、第１のＮＯＲ回路３０１Ａと第２のＮＯＲ回路３０１Ｂから構成されるＮＯＲ型のＳＲラッチ回路３０２に代えて、図８に示すような、第１のＮＡＮＤ回路４０１Ａと第２のＮＡＮＤ回路４０１Ｂから構成されるＮＡＮＤ型のＳＲラッチ回路４０２としても同様の効果が得られる。
【００５６】
また、第３の実施形態にかかる不揮発論理回路のＳＲラッチ回路を第２の実施形態にかかる不揮発論理回路のラッチ回路に適用してもよい。
【産業上の利用可能性】
【００５７】
本発明は強誘電体キャパシタを用いた不揮発性論理回路として、特に論理回路の演算結果等を強誘電体キャパシタに一時的に退避させることで、使用頻度の低い回路の電源を遮断して消費電力の削減を図ることが可能な低消費電力デバイス等として利用することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態にかかる不揮発論理回路の回路図である。
【図２】本発明の第１の実施形態にかかる不揮発論理回路における通常のラッチ回路としての動作状態を示す状態遷移図である。
【図３】本発明の第１の実施形態にかかる不揮発論理回路における強誘電体キャパシタへのデータ書き込み時の動作状態を示す状態遷移図である。
【図４】本発明の第１の実施形態にかかる不揮発論理回路における強誘電体キャパシタへのデータ読み込み時の動作状態を示す状態遷移図である。
【図５】本発明の第２の実施形態にかかる不揮発論理回路の回路図である。
【図６】本発明の第２の実施形態にかかる不揮発論理回路の回路図である。
【図７】本発明の第３の実施形態にかかる不揮発論理回路の回路図である。
【図８】本発明の第３の実施形態にかかる不揮発論理回路の回路図である。
【図９】本発明の第３の実施形態にかかる不揮発論理回路における通常のラッチ回路としての動作状態を示す状態遷移図である。
【図１０】本発明の第３の実施形態にかかる不揮発論理回路における強誘電体キャパシタへのデータ書き込み時の動作状態を示す状態遷移図である。
【図１１】本発明の第３の実施形態にかかる不揮発論理回路における強誘電体キャパシタへのデータ読み込み時の動作状態を示す状態遷移図である。
【図１２】従来の不揮発性論理回路の一例を示す図である。
【符号の説明】
【００５９】
１０１Ａ    第１のインバータ回路
１０１Ｂ    第２のインバータ回路
１０２      データ保持回路（ラッチ回路）
１０２Ａ    データ保持回路の出力端子
１０２Ｂ    データ保持回路のデータ線
１０２Ｃ    データ保持回路の入力部
１０３Ａ    第１の強誘電体キャパシタ
１０３Ｂ    第２の強誘電体キャパシタ
１０３Ｃ    第１のプレート線
１０３Ｄ    第２のプレート線
１０３Ｅ    中間ノード
１０４Ａ    第１の駆動回路
１０４Ｂ    第２の駆動回路
１０５      入力信号制御用トランジスタ
１０５Ａ    入力信号制御用トランジスタの入力部
１０５Ｂ    入力信号制御用トランジスタのゲート
１０６      スイッチ
１０６Ａ    スイッチを構成するＦＥＴのゲート
２０１Ａ    第１のスイッチ
２０１Ｂ    第２のスイッチ
２０２Ａ    第１のスイッチの制御端子
２０２Ｂ    第２のスイッチの制御端子
３０１Ａ    第１のＮＯＲ回路
３０１Ｂ    第２のＮＯＲ回路
３０２      ＮＯＲ型のＳＲラッチ回路
３０２Ａ    ＳＲラッチ回路の第１の入力端子
３０２Ｂ    ＳＲラッチ回路の第２の入力端子
３０２Ｃ    ＳＲラッチ回路のデータ線
４０１Ａ    第１のＮＡＮＤ回路
４０１Ｂ    第２のＮＡＮＤ回路
４０２      ＮＡＮＤ型のＳＲラッチ回路
【図１】
2006108762.tif 000003
【図２】
2006108762.tif 000004
【図３】
2006108762.tif 000005
【図４】
2006108762.tif 000006
【図５】
2006108762.tif 000007
【図６】
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【図７】
2006108762.tif 000009
【図８】
2006108762.tif 000010
【図９】
2006108762.tif 000011
【図１０】
2006108762.tif 000012
【図１１】
2006108762.tif 000013
【図１２】
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