(57)【要約】【課題】  メモリセルのデータを検出するために用いられるリファレンス信号のばらつきを低減させた半導体記憶装置を提供する。【解決手段】  半導体記憶装置１００は、電荷を蓄積または放出することによってデータを記憶するメモリセルＭＣと、マトリクス状に配置された複数のメモリセルを有するメモリセルアレイＭＣＡＬと、メモリセルアレイの各行に配列されたメモリセルにそれぞれ接続された複数のワード線ＷＬＬと、メモリセルアレイの各列に配列されたメモリセルにそれぞれ接続された複数のビット線ＢＬＬと、メモリセルアレイの行方向に配列され、ビット線のそれぞれに接続された複数のダミーセルＤＣＬと、互いに異なるデータを記憶する複数のダミーセルの電気的特性の平均値をリファレンス信号として用いることによりメモリセル内のデータを検出するセンスアンプＳＡと、リファレンス信号を生成するために、４本以上のビット線を電気的に接続する複数のスイッチング素子ＳＷＡＬとを備えている。【選択図】  図１
2006065901.tif 000002
【特許請求の範囲】
【請求項１】
電荷を蓄積または放出することによってデータを記憶するメモリセルと、
マトリクス状に配置された複数の前記メモリセルを有するメモリセルアレイと、
前記メモリセルアレイの各行に配列された前記メモリセルにそれぞれ接続された複数のワード線と、
前記メモリセルアレイの各列に配列された前記メモリセルにそれぞれ接続された複数のビット線と、
前記メモリセルアレイの行方向に配列され、前記ビット線のそれぞれに接続された複数のダミーセルと、
互いに異なるデータを記憶する複数の前記ダミーセルの電気的特性の平均値をリファレンス信号として用いることにより前記メモリセル内のデータを検出するセンスアンプと、
前記リファレンス信号を生成するために、４本以上の前記ビット線を電気的に接続する複数のスイッチング素子とを備えた半導体記憶装置。
【請求項２】
電荷を蓄積または放出することによってデータを記憶するメモリセルと、
マトリクス状に配置された複数の前記メモリセルを有するメモリセルアレイと、
前記メモリセルアレイの各行に配列された前記メモリセルにそれぞれ接続された複数のワード線と、
前記メモリセルアレイの各列に配列された前記メモリセルにそれぞれ接続された複数のビット線と、
前記メモリセルアレイの行方向に配列され、前記ビット線のそれぞれに接続された複数のダミーセルと、
互いに異なるデータを記憶する複数の前記ダミーセルの電気的特性の平均値をリファレンス信号として用いることにより前記メモリセル内のデータを検出するセンスアンプと、
隣り合う前記ビット線間にそれぞれ接続され、かつ、互いに直列に接続されており、前記リファレンス信号を生成する際にオン状態になる複数の第１のスイッチング素子と、
前記ビット線のそれぞれに対応して設けられ、一端は対応する前記ビット線に接続され、他端は互いに共通に接続され、前記リファレンス信号を生成する際にオン状態になる複数の第２のスイッチング素子とを備えた半導体記憶装置。
【請求項３】
電荷を蓄積または放出することによってデータを記憶するメモリセルと、
マトリクス状に配置された複数の前記メモリセルを有するメモリセルアレイと、
前記メモリセルアレイの各行に配列された前記メモリセルにそれぞれ接続された複数のワード線と、
前記メモリセルアレイの各列に配列された前記メモリセルにそれぞれ接続された複数のビット線と、
前記メモリセルアレイの行方向に配列され、前記ビット線のそれぞれに接続された複数のダミーセルと、
互いに異なるデータを記憶する複数の前記ダミーセルの電気的特性の平均値をリファレンス信号として用いることにより前記メモリセル内のデータを検出するセンスアンプと、
隣り合う２本の前記ビット線のペアのそれぞれに対応して設けられ、このペアを成すビット線間に接続された複数の第１のスイッチング素子と、
隣り合う２本の前記ビット線のペアのそれぞれに対応して設けられ、一端はペアを成すビット線の一方に接続され、他端は互いに共通に接続された複数の第２のスイッチング素子とを備え、
前記第１および第２のスイッチング素子は、前記リファレンス信号を生成する際にオン状態になることを特徴とする半導体記憶装置。
【請求項４】
電荷を蓄積または放出することによってデータを記憶するメモリセルと、
マトリクス状に配置された複数の前記メモリセルを有するメモリセルアレイと、
前記メモリセルアレイの各行に配列された前記メモリセルにそれぞれ接続された複数のワード線と、
前記メモリセルアレイの各列に配列された前記メモリセルにそれぞれ接続された複数のビット線と、
前記メモリセルアレイの行方向に配列され、前記ビット線のそれぞれに接続された複数のダミーセルと、
互いに異なるデータを記憶する複数の前記ダミーセルの電気的特性の平均値をリファレンス信号として用いることにより前記メモリセル内のデータを検出するセンスアンプと、
第１のデータを記憶する前記ダミーセルに接続された前記ビット線と前記センスアンプとの間に接続された第１のマルチプレクサと、
第２のデータを記憶する前記ダミーセルに接続された前記ビット線と前記センスアンプとの間に接続された第２のマルチプレクサと、
前記リファレンス信号を生成するために、前記第１のマルチプレクサおよび前記センスアンプの接続点と、前記第２のマルチプレクサおよび前記センスアンプの接続点との間を接続するスイッチング素子とを備えた半導体記憶装置。
【請求項５】
電荷を蓄積または放出することによってデータを記憶するメモリセルと、
マトリクス状に配置された複数の前記メモリセルを有するメモリセルアレイと、
前記メモリセルアレイの各行に配列された前記メモリセルにそれぞれ接続された複数のワード線と、
前記メモリセルアレイの各列に配列された前記メモリセルにそれぞれ接続された複数のビット線と、
前記メモリセルアレイの行方向に配列され、前記ビット線のそれぞれに接続された複数のダミーセルと、
互いに異なるデータを記憶する複数の前記ダミーセルの電気的特性の平均値をリファレンス信号として用いることにより前記メモリセル内のデータを検出するセンスアンプと、
前記ビット線のうち偶数番目のビット線を電気的に接続する複数の第１のスイッチング素子と、
前記ビット線のうち奇数番目のビット線を電気的に接続する複数の第２のスイッチング素子とを備えた半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ、ＦＢＣ（Floating Body Cell）、強誘電体メモリ等の半導体記憶装置は、データ“０”とデータ“１”との中間値に相当するリファレンス信号を用いて、メモリセル内に記憶されたデータ“０”または“１”を検出する。リファレンス信号としては、データ“０”とデータ“１”との中間の電圧またはそれらの中間の抵抗等が用いられる。
【０００３】
リファレンス信号を生成するためにリファレンス生成回路を設ける手法がある。この手法では、リファレンス生成回路が或るメモリセルアレイに共通のリファレンス信号を供給する。この場合、或るメモリセルアレイまたは複数のメモリセルアレイに対して1つのリファレンス生成回路を設ければ足りるので、半導体記憶装置の面積を比較的小さくできる。
【０００４】
しかし、所定のリファレンス信号がメモリセルアレイにおいて共通に用いられるので、温度変化および製造プロセスによってメモリセルのしきい値や抵抗値がばらついた場合にデータの識別が困難になる可能性がある。
【０００５】
一方、リファレンス信号を生成するために、各ビット線にダミーセルを設ける手法がある。この手法は、データ“０”を記憶するダミーセルとデータ“１”を記憶するダミーセルとを接続することによって、データ“０”とデータ“１”との中間値を生成する。
【０００６】
例えば、データ“０”を記憶したダミーセルのセル電流とデータ“１”を記憶したダミーセルのセル電流との和に基づいた電圧がリファレンス電圧として生成される。さらに、検出対象のメモリセルを流れるセル電流の２倍の電流に基づく電圧とリファレンス電圧とを比較する。これにより、半導体記憶装置は、メモリセルに格納されたデータ“０”または “１”を検出することができる。ダミーセルはビット線ごとに設けられているので、メモリセルのしきい値や抵抗値がばらつくと、ダミーセルのしきい値や抵抗値も同様にばらつく。従って、ダミーセルを用いた手法は、リファレンス生成回路を用いた手法と比べてデータの識別が容易になる。
【０００７】
しかし、データ“０”およびデータ“１”のそれぞれを記憶した２つのダミーセルでリファレンス信号を生成するので、温度変化や製造プロセスによってリファレンス信号同士のばらつきが大きくなる。一般に、リファレンス信号のばらつきが大きいと、メモリセルのデータの検出感度は劣化することが知られている。よって、データの検出感度をさらに向上させるためにはリファレンス信号のばらつきを小さくする必要がある。
【特許文献１】特開２００３−１０００８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、メモリセルのデータを検出するために用いられるリファレンス信号のばらつきを低減させた半導体記憶装置が望まれている。
【課題を解決するための手段】
【０００９】
本発明に係る実施形態に従った半導体記憶装置は、電荷を蓄積または放出することによってデータを記憶するメモリセルと、マトリクス状に配置された複数の前記メモリセルを有するメモリセルアレイと、前記メモリセルアレイの各行に配列された前記メモリセルにそれぞれ接続された複数のワード線と、前記メモリセルアレイの各列に配列された前記メモリセルにそれぞれ接続された複数のビット線と、前記メモリセルアレイの行方向に配列され、前記ビット線のそれぞれに接続された複数のダミーセルと、互いに異なるデータを記憶する複数の前記ダミーセルの電気的特性の平均値をリファレンス信号として用いることにより前記メモリセル内のデータを検出するセンスアンプと、前記リファレンス信号を生成するために、４本以上の前記ビット線を電気的に接続する複数のスイッチング素子とを備えている。
【００１０】
本発明に係る他の実施形態に従った半導体記憶装置は、電荷を蓄積または放出することによってデータを記憶するメモリセルと、マトリクス状に配置された複数の前記メモリセルを有するメモリセルアレイと、前記メモリセルアレイの各行に配列された前記メモリセルにそれぞれ接続された複数のワード線と、前記メモリセルアレイの各列に配列された前記メモリセルにそれぞれ接続された複数のビット線と、前記メモリセルアレイの行方向に配列され、前記ビット線のそれぞれに接続された複数のダミーセルと、互いに異なるデータを記憶する複数の前記ダミーセルの電気的特性の平均値をリファレンス信号として用いることにより前記メモリセル内のデータを検出するセンスアンプと、隣り合う前記ビット線間にそれぞれ接続され、かつ、互いに直列に接続されており、前記リファレンス信号を生成する際にオン状態になる複数の第１のスイッチング素子と、前記ビット線のそれぞれに対応して設けられ、一端は対応する前記ビット線に接続され、他端は互いに共通に接続され、前記リファレンス信号を生成する際にオン状態になる複数の第２のスイッチング素子とを備えている。
【００１１】
本発明に係るさらに他の実施形態に従った半導体記憶装置は、電荷を蓄積または放出することによってデータを記憶するメモリセルと、マトリクス状に配置された複数の前記メモリセルを有するメモリセルアレイと、前記メモリセルアレイの各行に配列された前記メモリセルにそれぞれ接続された複数のワード線と、前記メモリセルアレイの各列に配列された前記メモリセルにそれぞれ接続された複数のビット線と、前記メモリセルアレイの行方向に配列され、前記ビット線のそれぞれに接続された複数のダミーセルと、互いに異なるデータを記憶する複数の前記ダミーセルの電気的特性の平均値をリファレンス信号として用いることにより前記メモリセル内のデータを検出するセンスアンプと、隣り合う２本の前記ビット線のペアのそれぞれに対応して設けられ、このペアを成すビット線間に接続された複数の第１のスイッチング素子と、隣り合う２本の前記ビット線のペアのそれぞれに対応して設けられ、一端はペアを成すビット線の一方に接続され、他端は互いに共通に接続された複数の第２のスイッチング素子とを備え、
前記第１および第２のスイッチング素子は、前記リファレンス信号を生成する際にオン状態になる。
【００１２】
本発明に係るさらに他の実施形態に従った半導体記憶装置は、電荷を蓄積または放出することによってデータを記憶するメモリセルと、マトリクス状に配置された複数の前記メモリセルを有するメモリセルアレイと、前記メモリセルアレイの各行に配列された前記メモリセルにそれぞれ接続された複数のワード線と、前記メモリセルアレイの各列に配列された前記メモリセルにそれぞれ接続された複数のビット線と、前記メモリセルアレイの行方向に配列され、前記ビット線のそれぞれに接続された複数のダミーセルと、互いに異なるデータを記憶する複数の前記ダミーセルの電気的特性の平均値をリファレンス信号として用いることにより前記メモリセル内のデータを検出するセンスアンプと、第１のデータを記憶する前記ダミーセルに接続された前記ビット線と前記センスアンプとの間に接続された第１のマルチプレクサと、第２のデータを記憶する前記ダミーセルに接続された前記ビット線と前記センスアンプとの間に接続された第２のマルチプレクサと、前記リファレンス信号を生成するために、前記第１のマルチプレクサおよび前記センスアンプの接続点と、前記第２のマルチプレクサおよび前記センスアンプの接続点との間を接続するスイッチング素子とを備えている。
【００１３】
本発明に係るさらに他の実施形態に従った半導体記憶装置は、電荷を蓄積または放出することによってデータを記憶するメモリセルと、マトリクス状に配置された複数の前記メモリセルを有するメモリセルアレイと、前記メモリセルアレイの各行に配列された前記メモリセルにそれぞれ接続された複数のワード線と、前記メモリセルアレイの各列に配列された前記メモリセルにそれぞれ接続された複数のビット線と、前記メモリセルアレイの行方向に配列され、前記ビット線のそれぞれに接続された複数のダミーセルと、互いに異なるデータを記憶する複数の前記ダミーセルの電気的特性の平均値をリファレンス信号として用いることにより前記メモリセル内のデータを検出するセンスアンプと、前記ビット線のうち偶数番目のビット線を電気的に接続する複数の第１のスイッチング素子と、前記ビット線のうち奇数番目のビット線を電気的に接続する複数の第２のスイッチング素子とを備えている。
【発明の効果】
【００１４】
本発明に係る半導体記憶装置は、メモリセルのデータを検出するために用いられるリファレンス信号のばらつきを低減させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。第１から第６の実施形態はオープンビット線構成の半導体記憶装置であり、第７の実施形態以降は、フォールデッド型のビット線構成の半導体記憶装置である。
【００１６】
図１は、本発明に係る第１の実施形態に従った半導体記憶装置１００の回路図である。半導体記憶装置１００は、リファレンス信号を用いてメモリセルに記憶されたデータを検出する半導体記憶装置である。半導体記憶装置１００は、例えば、ＤＲＡＭ、ＦＢＣメモリ装置、強誘電体メモリまたはＭＲＡＭのいずれでもよい。
【００１７】
半導体記憶装置１００は、メモリセルＭＣと、ダミーセルＤＣＬ、ＤＣＲと、スイッチング素子ＳＷＡＬ、ＳＷＡＲと、センスアンプＳＡとを備えている。メモリセルＭＣは、電荷を蓄積または放出することによってデータ“０”またはデータ“１”を記憶することができる。複数のメモリセルＭＣはマトリクス状に配置され、メモリセルアレイＭＣＡＬ、ＭＣＡＲを構成する。スイッチング素子ＳＷＡＬ、ＳＷＡＲは、例えば、ＭＯＳＦＥＴである。
【００１８】
メモリセルアレイＭＣＡＬおよびＭＣＡＲの各列に配列されたメモリセルＭＣの各ドレインはビット線ＢＬＬ０〜ＢＬＬｎおよびＢＬＲ０〜ＢＬＲｎに接続されている。尚、ｎは自然数である。メモリセルアレイＭＣＡＬおよびＭＣＡＲの各行に配列されたメモリセルＭＣの各ゲートはワード線ＷＬＬ０〜ＷＬＬｎおよびＷＬＲ０〜ＷＬＲｎに接続されている。
【００１９】
ダミーセルＤＣＬおよびＤＣＲは、それぞれメモリセルアレイＭＣＡＬおよびＭＣＡＲの行方向に配列されている。ダミーセルＤＣＬは、ビット線ＢＬＬ０〜ＢＬＬｎのそれぞれに対応して設けられており、各ドレインにおいてビット線ＢＬＬ０〜ＢＬＬｎのそれぞれに接続されている。ダミーセルＤＣＲは、ビット線ＢＬＲ０〜ＢＬＲｎのそれぞれに対応して設けられており、各ドレインにおいてビット線ＢＬＲ０〜ＢＬＲｎのそれぞれに接続されている。ダミーセルＤＣＬおよびＤＣＲのゲートは、それぞれダミーワード線ＤＷＬＬおよびＤＷＬＲに共通に接続されている。
【００２０】
隣り合うビット線に接続されたダミーセルＤＣＬおよびＤＣＲは、互いに異なるデータを記憶している。よって、ダミーセルＤＣＬおよびＤＣＲは、配列に従ってデータ“０”とデータ“１”とを交互に記憶している。
【００２１】
スイッチング素子ＳＷＡＬおよびＳＷＡＲは、それぞれメモリセルアレイＭＣＡＬおよびＭＣＡＲの行方向に配列されている。スイッチング素子ＳＷＡＬおよびＳＷＡＲは、隣り合うビット線の間にそれぞれ接続されている。また、スイッチング素子ＳＷＡＬおよびＳＷＡＲは、それぞれ互いに直接に接続されている。スイッチング素子ＳＷＡＬおよびＳＷＡＲのゲートは、それぞれ信号線ＳＡＶＬおよびＳＡＶＲに共通に接続されている。
【００２２】
各センスアンプＳＡは、メモリセルアレイＭＣＡＬおよびＭＣＡＲのそれぞれに関して、隣り合う２本のビット線に接続されている。半導体記憶装置１００は、オープンビット線構成を有し、センスアンプＳＡの構成の一例は図２に示すとおりである。センスアンプＳＡの両側に設けられたビット線ＢＬＬ０、ＢＬＬ１、ＢＬＲ０およびＢＬＲ１のうち一方のビット線、例えば、ＢＬＬ０およびＢＬＬ１がリファレンス信号を伝達し、他方のビット線、例えば、ＢＬＲ０およびＢＬＲ１がメモリセルＭＣのデータを伝達する。センスアンプＳＡは、リファレンス信号とメモリセルＭＣのデータとの差を増幅することによって、データを検出する。
【００２３】
図１を再度参照し、リファレンス信号の生成について説明する。本実施形態では、リファレンス信号は、センスアンプＳＡの左側に図示したビット線ＢＬＬ０〜ＢＬＬｎにおいて生成されると仮定する。この場合、ダミーワード線ＤＷＬＬおよび信号線ＳＡＶＬが活性化される。これにより、ダミーセルＤＣＬのデータがビット線ＢＬＬ０〜ＢＬＬｎに伝達される。また、スイッチング素子ＳＷＡＬがオン状態になるので、ビット線ＢＬＬ０〜ＢＬＬｎの総てが接続される。ダミーセルＤＣＬは、交互にデータ“０”とデータ“１”を記憶しているので、ビット線ＢＬＬ０〜ＢＬＬｎの総てが接続されることによってビット線ＢＬＬ０〜ＢＬＬｎは、データ“０”およびデータ“１”の中間電圧になる。
【００２４】
実際には、データ読出し時にダミーワード線ＤＷＬＬおよび信号線ＳＡＶＬが活性化される時間は、５〜３０ナノ秒程度である。この程度の活性化時間では、或るビット線の電圧は、総てのダミーセルＤＣＬの平均電圧にならず、その周辺の数本（例えば、４〜１６本）のビット線に接続されたダミーセルＤＣＬの平均電圧となる。
【００２５】
従来の半導体記憶装置では、リファレンス電圧は、データ“０”およびデータ“１”を記憶した２個のダミーセルを用いて生成されていた。従って、リファレンス電圧のばらつきは大きかった。
【００２６】
しかし、本実施形態では、リファレンス電圧は、或るビット線およびその周辺の数本のビット線（例えば、４〜１６本）に接続されたダミーセルＤＣＬの平均電圧となる。従って、リファレンス電圧のばらつきは従来よりも小さくなる。
【００２７】
ダミーワード線ＤＷＬＬおよび信号線ＳＡＶＬの活性化時間を長くすることによって、より多くのダミーセルＤＣＬのデータを平均化することができるので、リファレンス信号のばらつきはさらに小さくなる。しかし、ダミーワード線ＤＷＬＬおよび信号線ＳＡＶＬの活性化時間を長くすると、半導体記憶装置１００の動作速度が低下する。よって、リファレンス信号のばらつきと半導体記憶装置１００の動作速度とのトレードオフの関係を考慮して、ダミーワード線ＤＷＬＬおよび信号線ＳＡＶＬの活性化時間を設定する必要がある。
【００２８】
図３は、リファレンス電圧を生成するためにスイッチング素子ＳＷＡＬによって接続されるダミーセル数Ｎ（以下、接続ダミーセル数Ｎという）とリファレンス電圧のばらつきσrefとの関係を示すグラフである。このグラフは、ばらつきを計算するためにシュミレーションにおいてモンテカルロ過渡解析を行った結果をまとめたものである。シュミレーションで用いたＦＢＣセルのしきい値の標準偏差や平均値は、実測値とほぼ一致している。
【００２９】
このグラフでは、信号線ＳＡＶＬの活性化時間別にばらつきσrefを示している。接続ダミーセル数Ｎが増加すると、ばらつきσrefは低下していく。しかし、接続ダミーセル数Ｎが７〜８個を超えると、ばらつきσrefの低下の程度は鈍化する。さらに、接続ダミーセル数Ｎが１６個を超えると、信号線ＳＡＶＬの活性化時間に依らずばらつきσrefはほぼ変化しない。図４を参照して、この傾向の理由を説明する。
【００３０】
図４は、スイッチング素子ＳＷＡＬで接続されるダミーセル数Ｎと、実際に電気的に接続されることによって平均化されるダミーセル数Ｎeff（以下、実効ダミーセル数という）との関係を示すグラフである。尚、ＮeffはN=2の場合のσref’をNeff’=2として、Neff=2×(σref’/σref)2と定義した。
【００３１】
複数のダミーセルＤＣＬが電気的に接続され、それらの電圧が平均化されるまでには或る程度の時間が掛かる。従って、接続ダミーセル数Ｎが多い場合であっても、信号線ＳＡＶＬの活性化時間が２０〜１００ナノ秒程度に短いと、実効ダミーセル数Ｎeffは少ない。
【００３２】
例えば、接続ダミーセル数Ｎが７〜８個を超えても、実効ダミーセル数Ｎeffは、５〜８個程度に留まる。信号線ＳＡＶＬの活性化時間が５０ナノ秒未満である場合、接続ダミーセル数Ｎが１６個を超えると、実効ダミーセル数Ｎeffはほぼ変化しない。その結果、図３に示すように、接続ダミーセル数Ｎが７〜８個を超えると、ばらつきσrefの低下の程度が鈍化し、さらに、接続ダミーセル数Ｎが１６個を超えると、ばらつきσrefはほぼ変化しなくなる。
【００３３】
このように、第1の実施形態は、４つ以上のダミーセルＤＣＬの平均電圧をリファレンス電圧として生成することができる。よって、リファレンス電圧のばらつきσrefは従来よりも低減する。
【００３４】
図３および図４は、メモリセルアレイＭＣＡＬの行方向における中間部（ワード線ＷＬＬ０〜ＷＬＬｎの中間部）での傾向を示している。図５は、メモリセルアレイＭＣＡＬの行方向における端部（ワード線ＷＬＬ０〜ＷＬＬｎの端部）での実効ダミーセル数Ｎeffを示している。
【００３５】
信号線ＳＡＶＬが活性化されたとき、メモリセルアレイＭＣＡＬの中央部のビット線は、直列接続されたスイッチング素子ＳＷＡＬの配列の両方向に電気的に接続されていく。しかし、信号線ＳＡＶＬが活性化されたとき、メモリセルアレイＭＣＡＬの端部のビット線は、直列接続されたスイッチング素子ＳＷＡＬの配列の一方向に電気的に接続されていく。従って、実効ダミーセル数Ｎeffは、メモリセルアレイＭＣＡＬの中間部に比べて端部では少なくなる。このように、第1の実施形態は、メモリセルアレイＭＣＡＬの中間部とその端部とにおいて実効ダミーセル数Ｎeffが異なる傾向がある。
【００３６】
第1の実施形態において、スイッチング素子ＳＷＡＬは、総てのビット線ＢＬＬ０〜ＢＬＬｎの間に設けられていた。しかし、上述のように、接続ダミーセル数Ｎが大きい場合であっても、実効ダミーセル数Ｎeffは１０個以下であるので、スイッチング素子ＳＷＡＬは或る程度間引いても差し支えない。例えば、スイッチング素子ＳＷＡＬは、４〜１０本のビット線ごとに1個省略されても本実施形態の効果は失われない。ただし、データ“０”を記憶するダミーセルおよび データ“１”を記憶するダミーセルは同数である必要がある。よって、スイッチング素子ＳＷＡＬは偶数本のビット線ごとに1個省略されることが好ましい。
【００３７】
（第２の実施形態）
図６は、本発明に係る第２の実施形態に従った半導体記憶装置２００の回路図である。第２の実施形態は、スイッチング素子ＳＷＡＬおよびＳＷＡＲが４本のビット線ごとに接続ループを形成している点で第１の実施形態と異なる。
【００３８】
第２の実施形態では、３個のスイッチング素子ＳＷＡＬ０〜ＳＷＡＬ２が４本のビット線ＢＬＬ０〜ＢＬＬ３の間にそれぞれ接続されている。４個目のスイッチング素子ＳＷＡＬ３は、スイッチング素子ＳＷＡＬ２とスイッチング素子ＳＷＡＬ０との間に接続されている。これにより、４個のスイッチング素子ＳＷＡＬ０〜ＳＷＡＬ３は、互いに直列に接続され、接続ループＣＬを形成する。スイッチング素子ＳＷＡＲ０〜ＳＷＡＲ３も、スイッチング素子ＳＷＡＬ０〜ＳＷＡＬ３と同様に接続ループＣＬを形成する。
【００３９】
第２の実施形態は、４個のダミーセルＤＣＬ、ＤＣＲの平均電圧をリファレンス電圧として生成する。これにより、リファレンス電圧のばらつきが従来よりも低減する。
【００４０】
第２の実施形態は、４本のビット線ごとに１つの接続ループＣＬが形成されている。しかし、接続ループＣＬは、６本以上のビット線ごとに形成されてもよい。ただし、上述のとおり、データ“０”を記憶するダミーセルおよび データ“１”を記憶するダミーセルは同数である必要がある。よって、接続ループＣＬは偶数本のビット線ごとに形成されることが好ましい。
【００４１】
第２の実施形態では、メモリセルアレイＭＣＡＬの行方向における端部のビット線は、接続ループＣＬによって他の３本のビット線と接続される。よって、第２の実施形態は、メモリセルアレイＭＣＡＬの中間部とその端部とにおいて実効ダミーセル数Ｎeffが等しくなる。その結果、メモリセルアレイＭＣＡＬの中間部とその端部とにおいて、リファレンス電圧のばらつきは比較的少ない。
【００４２】
（第３の実施形態）
図７は、本発明に係る第３の実施形態に従った半導体記憶装置３００の回路図である。第３の実施形態では、複数のスイッチング素子ＳＷＡＬがそれぞれビット線ＢＬＬ０〜ＢＬＬｎとリファレンス配線ＶＲＥＦＬとの間に並列接続されている。スイッチング素子ＳＷＡＲがそれぞれビット線ＢＬＲ０〜ＢＬＲｎとリファレンス配線ＶＲＥＦＲとの間に並列接続されている。第３の実施形態の他の構成は、第１の実施形態の構成と同様である。
【００４３】
複数のスイッチング素子ＳＷＡＬは、ビット線ＢＬＬ０〜ＢＬＬｎに対応して設けられている。スイッチング素子ＳＷＡＬの一端は、それぞれビット線ＢＬＬ０〜ＢＬＬｎに接続されている。スイッチング素子ＳＷＡＬの他端は、リファレンス配線ＶＲＥＦＬに接続されている。スイッチング素子ＳＷＡＲは、ビット線ＢＬＲ０〜ＢＬＲｎに対応して設けられている。スイッチング素子ＳＷＡＲの一端は、それぞれビット線ＢＬＲ０〜ＢＬＲｎに接続されている。スイッチング素子ＳＷＡＲの他端は、リファレンス配線ＶＲＥＦＲに共通に接続されている。このように、ビット線ＢＬＬ０〜ＢＬＬｎおよびＢＬＲ０〜ＢＬＲｎは、それぞれスイッチング素子ＳＷＡＬおよびＳＷＡＲを介して並列接続され得る。リファレンス配線ＶＲＥＦＲは、金属配線またはポリシリコン配線でよい。抵抗を下げるために、リファレンス配線ＶＲＥＦＲは金属配線であることが好ましい。
【００４４】
図８および図９は、第３の実施形態における接続ダミーセル数Ｎと実効ダミーセル数Ｎeffとの関係を示すグラフである。図８は、メモリセルアレイＭＣＡＬの行方向の中間部におけるグラフであり、図９は、メモリセルアレイＭＣＡＬの行方向の端部におけるグラフである。
【００４５】
これらのグラフから、接続ダミーセル数Ｎが増加すると、それに伴い実効ダミーセル数Ｎeffも増加する。これは、ビット線ＢＬＬ０〜ＢＬＬｎが低抵抗のリファレンス配線ＶＲＥＦＲを介して並列接続されているので、ダミーセルＤＣＬの電圧が速く伝達されかつ速く平均化されるからである。
【００４６】
図８および図９に示すグラフを比較すると、メモリセルアレイＭＣＡＬの中間部とその端部とにおいて実効ダミーセル数Ｎeffは実質的に変わらない。これは、ビット線ＢＬＬ０〜ＢＬＬｎが低抵抗のリファレンス配線ＶＲＥＦＲを介して接続されているので、メモリセルアレイＭＣＡＬの中間部および端部にあるダミーセルＤＣＬの電圧が偏ることなく平均化されるからである。
【００４７】
このように、第３の実施形態は、リファレンス電圧のばらつきが従来よりも低減する。また、メモリセルアレイＭＣＡＬおよびＭＣＡＲの中間部とその端部との間のリファレンス電圧のばらつきが比較的小さい。
【００４８】
一方、リファレンス電圧は、リファレンス配線ＶＲＥＦＲにおいて生成されるので、１個のスイッチング素子ＳＷＡＬを介してセンスアンプＳＡへ伝達される。よって、リファレンス電圧は、センスアンプＳＡに到達するときに、１個のスイッチング素子ＳＷＡＬの抵抗分だけ変化する（図１４参照）。
【００４９】
（第４の実施形態）
図１０は、本発明に係る第４の実施形態に従った半導体記憶装置４００の回路図である。第４の実施形態は、第１の実施形態と第３の実施形態との組み合わせである。スイッチング素子ＳＷＡＬａは、ビット線とリファレンス配線ＶＲＥＦＬとの間に互いに並列接続されている。スイッチング素子ＳＷＡＬｂは、隣り合うビット線の間にそれぞれ接続され、互いに直接に接続されている。スイッチング素子ＳＷＡＲａは、ビット線とリファレンス配線ＶＲＥＦＲとの間に互いに並列接続されている。スイッチング素子ＳＷＡＲｂは、隣り合うビット線の間にそれぞれ接続され、互いに直接に接続されている。スイッチング素子ＳＷＡＬａ、ＳＷＡＬｂ、ＳＷＡＲａおよびＳＷＡＲｂは、例えば、ＭＯＳＦＥＴである。
【００５０】
第１および第３の実施形態は、両方ともリファレンス電圧のばらつきを従来よりも低減させることができるという共通の効果を有する。しかし、第１の実施形態では、メモリセルアレイＭＣＡＬ、ＭＣＡＲの行方向における中間部と端部とにおいて実効ダミーセル数Ｎeffが異なる。これにより、メモリセルアレイＭＣＡＬ、ＭＣＡＲの中間部と端部とでリファレンス電圧のばらつきが生じやすい。一方、第３の実施形態では、メモリセルアレイＭＣＡＬ、ＭＣＡＲの中間部と端部とにおいてリファレンス電圧はばらつかない。しかし、リファレンス電圧は、１個のスイッチング素子ＳＷＡＬの抵抗分だけ変化してしまう。
【００５１】
これに対して第４の実施形態は、第１および第３の実施形態のそれぞれの欠点を補うことができる。図１１〜図１３を参照して、第４の実施形態の効果を説明する。
【００５２】
図１１および図１２は、第４の実施形態における接続ダミーセル数Ｎと実効ダミーセル数Ｎeffとの関係を示すグラフである。図１１は、メモリセルアレイＭＣＡＬの行方向の中間部におけるグラフであり、図１２は、メモリセルアレイＭＣＡＬの行方向の端部におけるグラフである。図１１および図１２を比較すると、メモリセルアレイＭＣＡＬの中間部とその端部とにおいて実効ダミーセル数Ｎeffは実質的に変わらない。これは、スイッチング素子ＳＷＡＬａがビット線ＢＬＬ０〜ＢＬＬｎとリファレンス配線ＶＲＥＦＬとの間に並列接続されているからである。
【００５３】
図１３は、リファレンス電圧Ｖrefとスイッチング素子ＳＷＡＬａおよびＳＷＡＬｂによって接続されるダミーセル数Nとの関係を示すグラフである。実線は、データ“０”を記憶したダミーセルＤＣＬに接続されたビット線におけるリファレンス電圧Ｖref０を示し、破線は、データ“１”を記憶したダミーセルＤＣＬに接続されたビット線におけるリファレンス電圧Ｖref１を示している。
【００５４】
なお、図１３において、第１の実施形態のようにスイッチング素子ＳＷＡＬが互いに直列に接続された半導体記憶装置を“直列型の半導体記憶装置”という。第３の実施形態のようにスイッチング素子ＳＷＡＬが各々に対応するビット線とリファレンス配線ＶＲＥＦＬとの間に並列に接続された半導体記憶装置を“並列型の半導体記憶装置”という。第４の実施形態のように第１の実施形態と第３の実施形態とを組み合わせた半導体記憶装置を“合成型の半導体記憶装置”という。
【００５５】
並列型の半導体記憶装置では、図１３に示すようにリファレンス電圧Ｖref０とＶref１との差が比較的大きい。これは、上述したように、リファレンス電圧がセンスアンプＳＡに到達するときに、リファレンス電圧は１個のスイッチング素子ＳＷＡＬの抵抗分だけ変化するからである。図１３に示すようにリファレンス電圧Ｖref０とＶref１との差が大きいと、メモリセルＭＣのデータの検出が困難になる場合がある。
【００５６】
これに対して、直列型の半導体記憶装置では、リファレンス電圧はスイッチング素子を介することなくセンスアンプＳＡに到達するので、リファレンス電圧Ｖref０とＶref１との差が比較的小さい。合成型の半導体記憶装置は、メモリセルアレイＭＣＡＬの中間部とその端部とにおいて実効ダミーセル数Ｎeffが実質的に変わらないだけでなく、この直列型の半導体記憶装置の効果をも有する。従って、合成型の半導体記憶装置は、上記実施形態のうちでリファレンス電圧のばらつきが最も小さい。
【００５７】
（第５の実施形態）
図１４は、本発明に係る第５の実施形態に従った半導体記憶装置５００の回路図である。第５の実施形態は、合成型の半導体記憶装置である。しかし、第５の実施形態では、スイッチング素子ＳＷＡＬａ、ＳＷＡＬｂ、ＳＷＡＲａおよびＳＷＡＲｂはそれぞれ２本のビット線ペアに対して１つずつ設けられている。第５の実施形態の他の構成は、第４の実施形態の構成と同様でよい。
【００５８】
複数のスイッチング素子ＳＷＡＬａのそれぞれの一端は、ビット線ペアのうちの一方のビット線に接続され、その他端はリファレンス配線ＶＲＥＦＬに共通に接続されている。即ち、複数のスイッチング素子ＳＷＡＬａは、ビット線ペアのうちの一方のビット線とリファレンス配線ＶＲＥＦＬとの間に互いに並列に接続されている。スイッチング素子ＳＷＡＲａのそれぞれの一端は、ビット線ペアのうちの一方に接続され、その他端はリファレンス配線ＶＲＥＦＲに共通に接続されている。即ち、複数のスイッチング素子ＳＷＡＲａは、ビット線ペアのうちの一方のビット線とリファレンス配線ＶＲＥＦＲとの間に互いに並列に接続されている。スイッチング素子ＳＷＡＬｂ、ＳＷＡＲｂは、センスアンプＳＡごとに設けられたビット線ペアの間に接続されている。
【００５９】
第５の実施形態では、リファレンス電圧を生成するために、スイッチング素子ＳＷＡＬｂがビット線ペアの間を接続し、さらに、スイッチング素子ＳＷＡＬａがリファレンス配線ＶＲＥＦＬを介して異なるビット線ペアの間を接続する。これにより、第５の実施形態は、第４の実施形態と同様の効果を有する。
【００６０】
（第６の実施形態）
図１５は、本発明に係る第６の実施形態に従った半導体記憶装置６００の回路図である。半導体記憶装置６００は、マルチプレクサＭＵＸ０、ＭＵＸ１を備えている。マルチプレクサＭＵＸ０は、データ“０”を記憶するダミーセルＤＣＬ、ＤＣＲに接続されたビット線とセンスアンプＳＡとの間に接続されている。マルチプレクサＭＵＸ１は、データ“１”を記憶するダミーセルＤＣＬ、ＤＣＲに接続されたビット線とセンスアンプＳＡとの間に接続されている。
【００６１】
マルチプレクサＭＵＸ０とセンスアンプＳＡとの間には、ビット線ＢＬＬ０、ＢＬＲ０が接続されている。マルチプレクサＭＵＸ１とセンスアンプＳＡとの間には、ビット線ＢＬＬ１、ＢＬＲ１が接続されている。ビット線ＢＬＬ０とＢＬＬ１との間、ならびに、ビット線ＢＬＲ０とＢＬＲ１との間には、スイッチング素子ＳＷＢが接続されている。スイッチング素子ＳＷＢは、例えば、ＭＯＳＦＥＴである。
【００６２】
センスアンプＳＡの左側にあるビット線ＢＬＬ０、ＢＬＬ１においてリファレンス電圧が生成されるとする。マルチプレクサＭＵＸ０は、データ“０”を記憶するダミーセルＤＣＬに接続されたビット線をｋ本選択し、これをビット線ＢＬＬ０に接続する。マルチプレクサＭＵＸ１は、データ“１”を記憶するダミーセルＤＣＬに接続されたビット線をｋ本選択し、これをビット線ＢＬＬ１に接続する。即ち、マルチプレクサＭＵＸ０、ＭＵＸ１は、データ“０”を記憶するダミーセルＤＣＬおよびデータ“１”を記憶するダミーセルＤＣＬを同数選択する。
【００６３】
信号線ＳＡＶＬが活性化され、スイッチング素子ＳＷＢがオン状態になると、ビット線ＢＬＬ０およびＢＬＬ１が接続される。これによって、リファレンス電圧が生成される。
【００６４】
このとき、ｋは２以上の整数とする。それによって、４個以上のダミーセルＤＣＬの平均電圧をリファレンス電圧として生成することができる。よって、第６の実施形態は、従来よりもリファレンス電圧のばらつきを低減させることができる。
【００６５】
上記の第１から第６の実施形態では、センスアンプＳＡの右側にあるメモリセルＭＣのデータを検出するために、センスアンプＳＡの左側にあるダミーセルＤＣＬを用いてリファレンス電圧が生成された。しかし、逆に、センスアンプＳＡの左側にあるメモリセルＭＣのデータを検出するために、センスアンプＳＡの右側にあるダミーセルＤＣＲを用いてリファレンス電圧が生成されてもよい。
【００６６】
（第７の実施形態）
図１６は、本発明に係る第７の実施形態に従った半導体記憶装置７００の回路図である。半導体記憶装置７００は、フォールデッド（folded）型のビット線構成を有する。よって、センスアンプＳＡは、片側に４本のビット線が接続されている。センスアンプＳＡの構成の一例は、図１７に示すとおりである。
【００６７】
従来のフォールデッド型の半導体記憶装置では、センスアンプＳＡの片側に接続された４本のビット線のうち２本のビット線でリファレンス電圧を生成し、他の２本のビット線を介して伝達されたメモリセルＭＣのデータを検出する。
【００６８】
例えば、図１６に示すビット線ＢＬＬ０およびＢＬＬＵ０に接続されたダミーセルＤＣＬには、データ“０”が記憶され、ビット線ＢＬＬ１およびＢＬＬＵ１に接続されたダミーセルＤＣＬには、データ“１”が記憶されている。
【００６９】
従来においては、リファレンス電圧は、ビット線ＢＬＬ０およびビット線ＢＬＬ１の２本のビット線のみを接続することによって、あるいは、ビット線ＢＬＬＵ０およびビット線ＢＬＬＵ１の２本のビット線のみを接続することによって生成されていた。
【００７０】
第７の実施形態では、スイッチング素子ＳＷＡＬｃおよびＳＷＡＬｄが、メモリセルアレイＭＣＡＬの行方向に配列するビット線を１つおきに接続している。即ち、ビット線に番号を配列順に付した場合、第１のスイッチング素子としてスイッチング素子ＳＷＡＬｃは、偶数番目のビット線を電気的に接続する。第２のスイッチング素子としてスイッチング素子ＳＷＡＬｄは、奇数番目のビット線を電気的に接続する。スイッチング素子ＳＷＡＬｃは互いに直列に接続され、スイッチング素子ＳＷＡＬｄは互いに直列に接続される。スイッチング素子ＳＷＡＬｃおよびＳＷＡＬｄは、例えば、ＭＯＳＦＥＴである。
【００７１】
また、スイッチング素子ＳＷＡＲｃおよびＳＷＡＲｄは、メモリセルアレイＭＣＡＲの行方向に配列するビット線を１つおきに接続している。即ち、ビット線に番号を配列順に付した場合、第１のスイッチング素子としてスイッチング素子ＳＷＡＲｃは、偶数番目のビット線を電気的に接続する。第２のスイッチング素子としてスイッチング素子ＳＷＡＲｄは、奇数番目のビット線を電気的に接続する。スイッチング素子ＳＷＡＲｃは互いに直列に接続され、スイッチング素子ＳＷＡＲｄは互いに直列に接続される。スイッチング素子ＳＷＡＲｃおよびＳＷＡＲｄは、例えば、ＭＯＳＦＥＴである。
【００７２】
第７の実施形態は、４本以上のビット線を接続することによってリファレンス電圧を生成することができる。従って、第１の実施形態と同様に従来よりもリファレンス電圧のばらつきを低減させることができる。
【００７３】
（第８の実施形態）
図１８は、本発明に係る第８の実施形態に従った半導体記憶装置８００の回路図である。第８の実施形態では、スイッチング素子ＳＷＡＬｃがリファレンス配線ＶＲＥＦＬＬを介して並列に接続され、スイッチング素子ＳＷＡＬｄがリファレンス配線ＶＲＥＦＬＵを介して並列に接続されている。
【００７４】
第８の実施形態では、スイッチング素子ＳＷＡＬｃおよびＳＷＡＬｄは、メモリセルアレイＭＣＡＬの行方向に配列するビット線を１つおきにリファレンス配線ＶＲＥＦＬＬおよびＶＲＥＦＬＵを介して接続する。即ち、ビット線に番号を配列順に付した場合、スイッチング素子ＳＷＡＬｃは、偶数番目のビット線とリファレンス配線ＶＲＥＦＬＬとの間に互いに並列に接続されている。スイッチング素子ＳＷＡＬｄは、奇数番目のビット線とリファレンス配線ＶＲＥＦＬＵとの間に互いに並列に接続されている。
【００７５】
スイッチング素子ＳＷＡＲｃおよびＳＷＡＲｄは、メモリセルアレイＭＣＡＲの行方向に配列するビット線を１つおきにリファレンス配線ＶＲＥＦＲＬおよびＶＲＥＦＲＵを介して接続する。即ち、ビット線に番号を配列順に付した場合、スイッチング素子ＳＷＡＲｃは、偶数番目のビット線とリファレンス配線ＶＲＥＦＲＬとの間に互いに並列に接続されている。スイッチング素子ＳＷＡＲｄは、奇数番目のビット線とリファレンス配線ＶＲＥＦＲＵとの間に互いに並列に接続されている。
【００７６】
リファレンス配線ＶＲＥＦＬＬ、ＶＲＥＦＬＵ、ＶＲＥＦＲＬおよびＶＲＥＦＲＵは、金属またはポリシリコン等でよく、好ましくは、比較的抵抗の低い金属であることが好ましい。
【００７７】
第８の実施形態は、４本以上のビット線を接続することによってリファレンス電圧を生成することができる。従って、第１の実施形態と同様に従来よりもリファレンス電圧のばらつきを低減させることができる。さらに、低抵抗のリファレンス配線でダミーセルＤＣＬまたはＤＣＲを接続するので、第８の実施形態は、第３の実施形態と同様にメモリセルアレイＭＣＡＬおよびＭＣＡＲの中間部とその端部との間のリファレンス電圧のばらつきが比較的小さい。
【００７８】
（第９の実施形態）
図１９は、本発明に係る第９の実施形態に従った半導体記憶装置９００の回路図である。第９の実施形態は、第７の実施形態と第８の実施形態との組み合わせである。スイッチング素子ＳＷＡＬｃは、ビット線とリファレンス配線ＶＲＥＦＬとの間に互いに並列接続されている。スイッチング素子ＳＷＡＬｄは、隣り合うビット線の間にそれぞれ接続され、互いに直接に接続されている。スイッチング素子ＳＷＡＲｃは、ビット線とリファレンス配線ＶＲＥＦＲとの間に互いに並列接続されている。スイッチング素子ＳＷＡＲｄは、隣り合うビット線の間にそれぞれ接続され、互いに直接に接続されている。
【００７９】
第７および第８の実施形態は、両方ともリファレンス電圧のばらつきを従来よりも低減させることができるという共通の効果を有する。しかし、第７の実施形態では、第１の実施形態と同様にメモリセルアレイＭＣＡＬ、ＭＣＡＲの行方向における中間部と端部とにおいて実効ダミーセル数Ｎeffが異なる。一方、第８の実施形態では、リファレンス電圧は、１個のスイッチング素子ＳＷＡＬの抵抗分だけ変化してしまう。
【００８０】
これに対して第９の実施形態では、リファレンス電圧はスイッチング素子を介することなくセンスアンプＳＡに到達するので、リファレンス電圧の誤差が比較的小さい。さらに、メモリセルアレイＭＣＡＬの中間部とその端部とにおいて実効ダミーセル数Ｎeffが実質的に変わらない。即ち、第９の実施形態は、第７および第８の実施形態のそれぞれの欠点を補うことができる。
【図面の簡単な説明】
【００８１】
【図１】本発明に係る第１の実施形態に従った半導体記憶装置１００の回路図。
【図２】オープンビット線構成のセンスアンプＳＡの構成図。
【図３】接続ダミーセル数Ｎとリファレンス電圧のばらつきσrefとの関係を示すグラフ。
【図４】接続ダミーセル数Ｎと実効ダミーセル数Ｎeffとの関係を示すグラフ。
【図５】メモリセルアレイＭＣＡＬの端部での実効ダミーセル数Ｎeffを示すグラフ。
【図６】本発明に係る第２の実施形態に従った半導体記憶装置２００の回路図。
【図７】本発明に係る第３の実施形態に従った半導体記憶装置３００の回路図。
【図８】第３の実施形態における接続ダミーセル数Ｎと実効ダミーセル数Ｎeffとの関係を示すグラフ。
【図９】第３の実施形態における接続ダミーセル数Ｎと実効ダミーセル数Ｎeffとの関係を示すグラフ。
【図１０】本発明に係る第４の実施形態に従った半導体記憶装置４００の回路図。
【図１１】第４の実施形態における接続ダミーセル数Ｎと実効ダミーセル数Ｎeffとの関係を示すグラフ。
【図１２】第４の実施形態における接続ダミーセル数Ｎと実効ダミーセル数Ｎeffとの関係を示すグラフ。
【図１３】リファレンス電圧Ｖrefとスイッチング素子ＳＷＡＬａおよびＳＷＡＬｂによって接続されるダミーセル数Nとの関係を示すグラフ。
【図１４】本発明に係る第５の実施形態に従った半導体記憶装置５００の回路図。
【図１５】本発明に係る第６の実施形態に従った半導体記憶装置６００の回路図。
【図１６】本発明に係る第７の実施形態に従った半導体記憶装置７００の回路図。
【図１７】フォールデッド型のビット線構成を有すセンスアンプＳＡの構成図。
【図１８】本発明に係る第８の実施形態に従った半導体記憶装置８００の回路図。
【図１９】本発明に係る第９の実施形態に従った半導体記憶装置９００の回路図。
【符号の説明】
【００８２】
１００  半導体記憶装置
ＭＣ  メモリセル
ＭＣＡＬ、ＭＣＡＲ  メモリセルアレイ
ＷＬＬ、ＷＬＲ  ワード線
ＢＬＬ、ＢＬＲ  ビット線
ＤＣＬ、ＤＣＲ  ダミーセル
ＳＡ  センスアンプ
ＳＷＡＬ、ＳＷＡＲ  スイッチング素子
【図１】
2006065901.tif 000003
【図２】
2006065901.tif 000004
【図３】
2006065901.tif 000005
【図４】
2006065901.tif 000006
【図５】
2006065901.tif 000007
【図６】
2006065901.tif 000008
【図７】
2006065901.tif 000009
【図８】
2006065901.tif 000010
【図９】
2006065901.tif 000011
【図１０】
2006065901.tif 000012
【図１１】
2006065901.tif 000013
【図１２】
2006065901.tif 000014
【図１３】
2006065901.tif 000015
【図１４】
2006065901.tif 000016
【図１５】
2006065901.tif 000017
【図１６】
2006065901.tif 000018
【図１７】
2006065901.tif 000019
【図１８】
2006065901.tif 000020
【図１９】
2006065901.tif 000021