(57)【要約】【課題】高電圧スイッチを駆動させる駆動信号をブーストさせる時間を短縮して、高電圧スイッチが高電圧を出力信号として伝達する時間を短縮する高電圧スイッチ回路の提供。【解決手段】高電圧を伝達する高電圧スイッチと、複数のクロック信号に応答してポンピング動作を行い、第１、第２および第３ノードの信号をブーストさせるポンピング部と、前記第１ノードの伝達レベルの変化に関係なく前記第３ノードの電圧レベルを一定に維持させて前記第２ノードの信号を一定にブーストさせ、前記ブーストされた第２ノードの信号を前記高電圧スイッチへ伝達して前記高電圧スイッチを駆動させる駆動信号伝達部とを含む。【選択図】図６
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【特許請求の範囲】
【請求項１】
高電圧を伝達する高電圧スイッチと、
複数のクロック信号に応答してポンピング動作を行い、第１、第２および第３ノードの信号をブーストさせるポンピング部と、
前記第１ノードの伝達レベルの変化に関係なく前記第３ノードの電圧レベルを一定に維持させて前記第２ノードの信号を一定にブーストさせ、前記ブーストされた第２ノードの信号を前記高電圧スイッチへ伝達して前記高電圧スイッチを駆動させる駆動信号伝達部とを含むことを特徴とする不揮発性メモリ装置の高電圧スイッチ回路。
【請求項２】
前記ポンピング部および前記信号伝達部をイネーブルさせるように動作するブースティングイネーブル部をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置の高電圧スイッチ回路。
【請求項３】
前記ポンピング部は、第１クロック信号に応答して前記第１ノードをブーストさせる第１ポンピング素子と、第２クロック信号に応答して前記第２ノードをブーストさせる第２ポンピング素子と、第３クロック信号に応答して前記第３ノードをブーストさせる第３ポンピング素子とを含むことを特徴とする請求項１に記載の不揮発性メモリ装置の高電圧スイッチ回路。
【請求項４】
前記駆動信号伝達部は、高電圧と前記第２ノードとの間に直列に接続される第１および第２スイッチング素子部と、前記第１ノードと前記第３ノードを分離させ、前記第１ノードの電圧レベルの変化に関係なく前記第３ノードの電圧レベルを一定に維持させる第３スイッチング素子部とを含むことを特徴とする請求項１に記載の不揮発性メモリ装置の高電圧スイッチ回路。
【請求項５】
前記駆動信号伝達部は、高電圧と前記第１ノードとの間に接続され、ゲートが前記第２ノードに接続される第１スイッチング素子と、
前記第１ノードと前記第２ノードとの間に接続され、ゲートが前記第３ノードに接続される第２スイッチング素子と、
前記第１ノードと前記第３ノードとの間に接続され、ゲートが前記第２ノードに接続される第３スイッチング素子とを含むことを特徴とする請求項１に記載の不揮発性メモリ装置の高電圧スイッチ回路。
【請求項６】
第３スイッチング素子は、前記第１ノードと前記第３ノードを分離させ、前記第１ノードの電圧レベルの変化に関係なく前記第３ノードの電圧レベルを一定に維持させることを特徴とする請求項５に記載の不揮発性メモリ装置の高電圧スイッチ回路。
【請求項７】
前記複数のクロック信号は、第１パルス区間でイネーブルされる第１クロック信号と、前記第１クロック信号がイネーブルされている間、前記第１パルス区間より狭い第２パルス区間でディスエーブルされる第２クロック信号と、前記第１クロック信号がイネーブルされ、前記第２クロック信号がディスエーブルされている間、前記第２パルス区間より狭い第３パルス区間でイネーブルされる第３クロック信号とを含むことを特徴とする請求項１に記載の不揮発性メモリ装置の高電圧スイッチ回路。
【請求項８】
高電圧を伝達する高電圧スイッチと、
複数のクロック信号に応答して前記高電圧スイッチを駆動させるための駆動信号をブーストさせる高電圧スイッチ用ブースティング部と、
前記高電圧スイッチ用ブースティング部をイネーブルさせるブースティングイネーブル部とを含み、
前記高電圧スイッチ用ブースティング部は、前記複数のクロック信号に応答してポンピング動作を行い、第１、第２および第３ノードの信号をブーストさせるポンピング部と、前記第１ノードの電圧レベルの変化に関係なく前記第３ノードの電圧レベルを一定に維持させて前記高電圧スイッチへ前記ブーストされた駆動信号を伝達する駆動信号伝達部とを含むことを特徴とする不揮発性メモリ装置の高電圧スイッチ回路。
【請求項９】
前記ポンピング部は、第１クロック信号に応答して前記第１ノードをブーストさせる第１ポンピング素子と、第２クロック信号に応答して前記第２ノードをブーストさせる第２ポンピング素子と、第３クロック信号に応答して前記第３ノードをブーストさせる第３ポンピング素子とを含むことを特徴とする請求項８に記載の不揮発性メモリ装置の高電圧スイッチ回路。
【請求項１０】
前記駆動信号伝達部は、高電圧と前記第２ノードとの間に直列に接続される第１および第２スイッチング素子と、前記第１ノードと前記第３ノードを分離させ、前記第１ノードの電圧レベルの変化に関係なく前記第３ノードの電圧レベルを一定に維持させる第３スイッチング素子とを含むことを特徴とする請求項８に記載の不揮発性メモリ装置の高電圧スイッチ回路。
【請求項１１】
前記駆動信号伝達部は、高電圧と前記第１ノードとの間に接続され、ゲートが前記第２ノードに接続される第１スイッチング素子と、
前記第１ノードと前記第２ノードとの間に接続され、ゲートが前記第３ノードに接続される第２スイッチング素子と、
前記第１ノードと前記第３ノードとの間に接続され、ゲートが前記第２ノードに接続される第３スイッチング素子とを含むことを特徴とする請求項８に記載の不揮発性メモリ装置の高電圧スイッチ回路。
【請求項１２】
前記第３スイッチ素子は、前記第１ノードと前記第３ノードを分離させ、前記第１ノードの電圧レベルの変化に関係なく前記第３ノードの電圧レベルを一定に維持させることを特徴とする請求項１１に記載の不揮発性メモリ装置の高電圧スイッチ回路。
【請求項１３】
前記複数のクロック信号は、第１パルス区間でイネーブルされる第１クロック信号と、前記第１クロック信号がイネーブルされている間、前記第１パルス区間より狭い第２パルス区間でディスエーブルされる第２クロック信号と、前記第１クロック信号がイネーブルされ、前記第２クロック信号がディスエーブルされている間、前記第２パルス区間より狭い第３パルス区間でイネーブルされる第３クロック信号とを含むことを特徴とする請求項８に記載の不揮発性メモリ装置の高電圧スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置の高電圧スイッチ回路に係り、特に、高電圧スイッチを駆動させる駆動信号のブースティング時間を短縮する高電圧スイッチ回路に関する。
【背景技術】
【０００２】
フラッシュメモリやＥＥＰＲＯＭ装置などの不揮発性メモリ素子において、プログラム動作および消去動作の際に他のデバイスに比べて一層高い高電圧ＶＰＰが必要である。このような高電圧ＶＰＰは、外部電源電圧より高い電圧として内部的に発生する。よって、この高電圧ＶＰＰをスイッチングしあるいはワードラインに高電圧を伝達するための高電圧スイッチが必要である。この高電圧スイッチがＮＭＯＳトランジスタからなる場合、ＮＭＯＳトランジスタのゲートには入力される高電圧ＶＰＰよりさらに高い電圧が必要である。このためには、高電圧スイッチであるＮＭＯＳトランジスタのゲートをブーストするブースティング回路が必要である。
【０００３】
図１は一般的な高電圧スイッチ回路を示す図である。この高電圧スイッチ回路は、高電圧スイッチ１１、ブースティングイネーブル部１２および高電圧スイッチ用ブースティング部１３を含む。
【０００４】
図１を参照すると、高電圧スイッチ１１は、高電圧スイッチ用ブースティング部１２からの駆動信号（ノードＮＢの信号）によって駆動され、高電圧ＶＰＰを出力信号ＶＰＰＯＵＴとして伝達されるＮＭＯＳトランジスタＮ１から構成される。
【０００５】
ブースティングイネーブル部１２は、イネーブル信号ＥＮの入力を受けて高電圧スイッチ用ブースティング部１３をイネーブルさせるために、インバータＩＶ１、ＩＶ２とＮＭＯＳトランジスタＮ２から構成される。
【０００６】
高電圧スイッチ用ブースティング部１３は、高電圧スイッチ１１を駆動させるための駆動信号（ノードＮＢの信号）をブーストさせるためのもので、２つのキャパシタＣａ、Ｃｂと２つのＮＭＯＳトランジスタＮ３、Ｎ４から構成される。ここで、ＮＭＯＳトランジスタＮ２はダイオード接続を成している。キャパシタＣａ、Ｃｂは互いに反対の位相を持つクロック信号ＣＫ、ＣＫＢの入力を受ける。
【０００７】
図２は互いに反対の位相を持つクロック信号ＣＫ、ＣＫＢの波形を示し、図３（ａ）〜図３（ｃ）は図１の高電圧スイッチ用ブースティング部の動作を示す。以下、図２および図３（ａ）〜図３（ｃ）を参照しながら高電圧スイッチ用ブースティング部１３の動作について説明する。
【０００８】
ある信号（ノード）をブーストさせる最も簡単な方法は、図３（ａ）に示すように、クロック信号ＣＫ、ＣＫｂを用いることである。図３（ａ）に示すように、キャパシタＣａの一端がクロック信号ＣＫの入力を受け、他端がノードＮＡに連結され、キャパシタＣｂの一端がクロック信号ＣＫＢの入力を受け、他端がノードＮＢに連結される。これにより、クロック信号ＣＫ、ＣＫＢが変わる度に、ノードＮＡ、ＮＢも共に変わる。ここで、ＣｓはノードＮＢの寄生キャパシタを示す。
【０００９】
まず、図３（ａ）に示すように、クロック信号ＣＫが０Ｖであり、クロック信号ＣＫＢがＶｃｃであれば（図２参照）、キャパシタＣａはポンピング動作を行わず、キャパシタＣｂはポンピング動作を行う。すると、ＮＭＯＳトランジスタＮ３がターンオンされ、ＮＭＯＳトランジスタＮ４がターンオフされる。すると、ノードＮＢはキャパシタＣＢのポンピング動作によってＶｂにブーストされ、ノードＮＡはＮＭＯＳトランジスタＮ３のゲートがノードＮＢに連結されているため、それのしきい値電圧Ｖｔｈ１だけドロップされてＶｂ−Ｖｔｈ１になる。
【００１０】
次いで、図３（ｂ）に示すように、クロック信号ＣＫが０ＶからＶｃｃに変更され、クロック信号ＣＫＢがＶｃｃから０Ｖに変更されると、キャパシタＣａはポンピング動作を行い、キャパシタＣｂはポンピング動作を行わない。すると、ＮＭＯＳトランジスタＮ３がターンオフされ、ＮＭＯＳトランジスタＮ４がターンオンされる。すると、ノードＮＡはキャパシタＣａのポンピング動作によってＶｂ−Ｖｔｈ１からＶｂ−Ｖｔｈ１＋Ｖｃｃにブーストされ、ノードＮＢはＮＭＯＳトランジスタＮ４のゲートがノードＮＡに接続されているため、それのしきい値電圧Ｖｔｈ２だけドロップされ、Ｖｂ−Ｖｔｈ１＋Ｖｃｃ−Ｖｔｈ２になる。
【００１１】
その後、図３（ｃ）に示すように、クロック信号ＣＫがＶｃｃから０Ｖに変更され、クロック信号ＣＫＢが０ＶからＶｃｃに変更されると、キャパシタＣａがポンピング動作を行わず、キャパシタＣｂがさらにポンピング動作を行う。すると、ＮＭＯＳトランジスタＮ３がターンオンされ、ＮＭＯＳトランジスタＮ４がターンオフされる。これにより、ノードＮＢがキャパシタＣｂのポンピング動作によってＶｂ−Ｖｔｈ１＋Ｖｃｃ−Ｖｔｈ２からＶｂ−Ｖｔｈ１＋Ｖｃｃ−Ｖｔｈ２＋ｒＶｃｃにブーストされる。
【００１２】
ここで、ノードＮＢの最大の電圧ゲインは、Ｖｂ−Ｖｔｈ１＋Ｖｃｃ−Ｖｔｈ２＋ｒＶｃｃであるが（ｒ＝Ｃｂ／（Ｃｂ＋Ｃｓ））、実際ノードＮＢの電圧ゲインはこれより低い。なぜなら、ＮＭＯＳトランジスタＮ４がダイオード接続されているためである。それにより、ＮＭＯＳトランジスタＮ４のゲート電圧がノードＮＡの電圧に影響され、ノードＮＡの電圧レベルが低くなると、ＮＭＯＳトランジスタＮ４のゲート電圧レベルも同様に低くなる。
【００１３】
したがって、ノードＮＢに伝送される電圧レベル（チャージ量：ＮＭＯＳトランジスタのソース電圧）は、図４に示すように、時間が経つほど低くなるという問題点がある。
【００１４】
これにより、高電圧スイッチ１１が高電圧ＶＰＰを出力信号ＶＰＰとして伝達する時間が図５に示すように長くなるが、このような伝達時間は電源電圧Ｖｃｃが低くなれば低く
なるほど益々さらに長くなるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、かかる問題点を解決するためのもので、その目的とするところは、高電圧スイッチを駆動させる駆動信号をブーストさせる時間を短縮して、高電圧スイッチが高電圧を出力信号として伝達する時間を短縮する高電圧スイッチ回路を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するための本発明の好適な一実施例に係る不揮発性メモリ装置の高電圧スイッチ回路は、高電圧を伝達する高電圧スイッチと、複数のクロック信号に応答してポンピング動作を行い、第１、第２および第３ノードの信号をブーストさせるポンピング部と、前記第１ノードの伝達レベルの変化に関係なく前記第３ノードの電圧レベルを一定に維持させて前記第２ノードの信号を一定にブーストさせ、前記ブーストされた第２ノードの信号を前記高電圧スイッチへ伝達して前記高電圧スイッチを駆動させる駆動信号伝達部とを含む。
【００１７】
上記目的を達成するための本発明の好適な他の実施例に係る不揮発性メモリ装置の高電圧スイッチ回路は、高電圧を伝達する高電圧スイッチと、複数のクロック信号に応答して前記高電圧スイッチを駆動させるための駆動信号をブーストさせる高電圧スイッチ用ブースティング部と、前記高電圧スイッチ用ブースティング部をイネーブルさせるブースティングイネーブル部とを含み、前記高電圧スイッチ用ブースティング部は、前記複数のクロック信号に応答してポンピング動作を行い、第１、第２および第３ノードの信号をブーストさせるポンピング部と、前記第１ノードの電圧レベルの変化に関係なく前記第３ノードの電圧レベルを一定に維持させて前記高電圧スイッチへ前記ブーストされた駆動信号を伝達する駆動信号伝達部とを含む。
【発明の効果】
【００１８】
上述したように、本発明によれば、電源電圧Ｖｃｃが低くなっても、高電圧スイッチが高電圧を従来より迅速に伝達することができる。
【００１９】
したがって、低い電源電圧アプリケーションに本発明を適用して効率を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。本発明において、同一の参照符号は同一の部材を示す。
【００２１】
図６は本発明の好適な実施例に係る高電圧スイッチ回路を示す。図６を参照すると、高電圧スイッチ回路１００は、高電圧スイッチ１１０、ブースティングイネーブル部１２０および高電圧スイッチ用ブースティング部１３０を含む。
【００２２】
高電圧スイッチ１１０は、高電圧ＶＰＰを出力信号ＶＰＰＯＵＴとして伝送するためのＮＭＯＳトランジスタＮ１から構成される。
【００２３】
ブースティングイネーブル部１２０は、イネーブル信号ＥＮの入力を受けて高電圧スイッチ用ブースティング部１２０をイネーブルさせるために、インバータＩＶ１、ＩＶ２とＮＭＯＳトランジスタＮ２から構成される。インバータＩＶ１、ＩＶ２は、イネーブル信号ＥＮをバッファリングして出力し、ＮＭＯＳトランジスタＮ２は、電源電圧ＶＣＣによってターンオンされ、イネーブル信号ＥＮを高電圧スイッチ用ブースティング部１３０へ伝達する。
【００２４】
高電圧スイッチ用ブースティング部１３０は、３つのＮＭＯＳトランジスタＮ１１〜Ｎ１３と３つのキャパシタＣ１〜Ｃ３から構成される。ここで、Ｃｓは寄生キャパシタを示す。キャパシタＣ１は、一端がノードＮＡに接続され、他端がクロック信号ＣＫ１の入力を受ける。キャパシタＣ２は、一端がノードＮＢに接続され、他端がクロック信号ＣＫ２の入力を受ける。キャパシタＣ３は、一端がノードＮＣに接続され、他端がクロック信号ＣＫ３の印加を受ける。ＮＭＯＳトランジスタＮ１１は、高電圧ＶＰＰとノードＮＡとの間に接続され、ゲートにノードＮＢの信号の印加を受ける。ＮＭＯＳトランジスタＮ１２は、ノードＮＡとノードＮＢとの間に接続され、ゲートがキャパシタＣ３の一端に接続される。ＮＭＯＳトランジスタＮ１３は、ノードＮＡとノードＮＣとの間に接続され、ゲートにノードＮＢの信号の印加を受ける。
【００２５】
図６に示した高電圧スイッチ回路１００は、従来とは異なり、ＮＭＯＳトランジスタＮ１２をダイオード接続する代わりにＮＭＯＳトランジスタＮ１３をさらに備え、３つのクロック信号ＣＫ１、ＣＫ２、ＣＫ３を使用する。すると、ＮＭＯＳトランジスタＮ１２のゲート電圧を一定に維持させることができるため、実際のノードＮＢの電圧ゲインが従来の場合より大きく改善できる。
【００２６】
図７はクロック信号ＣＫ１、ＣＫ２、ＣＫ３の波形を示すもので、クロック信号ＣＫ１、ＣＫ２、ＣＫ３のｔ１、ｔ１’、ｔ２、ｔ２’区間は０以上の値に調節できる値である。クロック信号ＣＫ１は、第１パルス区間でイネーブルされ、クロック信号ＣＫ２は、クロック信号ＣＫ１がイネーブルされている間に、第１パルス区間より狭い第２パルス区間でディスエーブルされ、クロック信号ＣＫ３は、クロック信号ＣＫ１がイネーブルされ、クロック信号ＣＫ２がディスエーブルされている間に、第２パルス区間より狭い第３パルス区間でイネーブルされる。
【００２７】
図８（ａ）〜図８（ｄ）は、図６に示した高電圧スイッチ用ブースティング部１３０の動作を示す図である。以下、図７及び図８（ａ）〜図８（ｄ）を参照しながらＮＭＯＳトランジスタＮ１２のゲート電圧を一定に維持させる方法を説明する。
【００２８】
まず、図８（ａ）に示すように、クロック信号ＣＫ１が０Ｖ、クロック信号ＣＫ３が０Ｖ、クロック信号ＣＫ２がＶｃｃであれば（図７参照）、キャパシタＣ１、Ｃ３がポンピング動作を行わずに、キャパシタＣ２のみがポンピング動作を行う。すると、ＮＭＯＳトランジスタＮ１１、Ｎ１３がターンオンされ、ＮＭＯＳトランジスタＮ１２がターンオフされる。すると、ノードＮＢは、キャパシタＣ２のポンピング動作によってＶｂにブーストされ、ノードＮＡは、ＮＭＯＳトランジスタＮ１１のゲートがノードＮＢに接続されているので、それのしきい値電圧Ｖｔｈ１だけドロップされてＶｂ−Ｖｔｈになる。ノードＮＣは、ＮＭＯＳトランジスタＮ１３のゲートがノードＮＢに接続されているので、それのしきい値電圧Ｖｔｈ３だけドロップされてＶｂ−Ｖｔｈ３になる。
【００２９】
次いで、図８（ｂ）に示すように、クロック信号ＣＫ１が０ＶからＶｃｃに変更され、クロック信号ＣＫ３が０Ｖを維持し、クロック信号ＣＫ２がＶｃｃを維持すると（図７参照）、キャパシタＣ１がポンピング動作を行い、キャパシタＣ３はポンピング動作を続いて行わず、キャパシタＣ２はポンピング動作を持続する。すると、ＮＭＯＳトランジスタＮ１１、Ｎ１３はターンオン状態を維持し、ＮＭＯＳトランジスタＮ１２はターンオフ状態を維持する。これにより、ノードＮＡはキャパシタＣ１のポンピング動作によってＶｂ−Ｖｔｈ１からＶｂ−Ｖｔｈ１＋Ｖｃｃにブーストされ、ノードＮＣはＶｂ−Ｖｔｈ３を維持し、ノードＮＢもＶｂを維持する。
【００３０】
その後、図８（ｃ）に示すように、クロック信号ＣＫ１がＶｃｃを維持し、クロック信号ＣＫ３が０Ｖから一定の時間Ｖｃｃになってから再び０Ｖになり、クロック信号ＣＫ２がＶｃｃから０Ｖに変更されると（図７参照）、キャパシタＣＫ１は、ポンピング動作を中断する。すると、ＮＭＯＳトランジスタＮ１１はターンオン状態を維持し、ＮＭＯＳトランジスタＮ１２は一定の時間ターンオンされ、ＮＭＯＳトランジスタＮ１３はターンオフされる。これにより、ノードＮＡはＶｂ−Ｖｔｈ１＋Ｖｃｃを維持し、ノードＮＣはキャパシタＣ３のポンピング動作によって一定の時間Ｖｂ−Ｖｔｈ３＋Ｖｃｃにブーストされる（従来とは異なり、ＮＭＯＳトランジスタＮ１２のゲート電圧レベルがノードＮＡの電圧レベルの変化に影響されずにＶｂ−Ｖｔｈ３＋Ｖｃｃに維持される）。ノードＮＢは、ＮＭＯＳトランジスタＮ１２のゲートがノードＮＣに接続されているので、それのしきい値電圧Ｖｔｈ２だけドロップされてＶｂ−Ｖｔｈ３＋Ｖｃｃ−Ｖｔｈ２になる。
【００３１】
次いで、図８（ｄ）に示すように、クロック信号ＣＫ１がＶｃｃを維持し、クロック信号ＣＫ３が０Ｖになり、クロック信号ＣＫ２が０ＶからＶｃｃに変更されると（図７参照）、キャパシタＣＫ１はポンピング動作を持続し、キャパシタＣ３はポンピング動作を行わず、キャパシタＣ２はポンピング動作をさらに行う。すると、ＮＭＯＳトランジスタＮ１１はターンオン状態を維持し、ＮＭＯＳトランジスタＮ１２はターンオフされ、ＮＭＯＳトランジスタＮ１３はさらにターンオフされる。これにより、ノードＮＡはＶｂ−Ｖｔｈ１＋Ｖｃｃを維持し、ノードＮＢはクロック信号ＣＫ２のポンピング動作によってＶｂ−Ｖｔｈ３＋Ｖｃｃ−Ｖｔｈ２からＶｂ−Ｖｔｈ３＋Ｖｃｃ−Ｖｔｈ２＋ｒＶｃｃ（ここで、ｒは寄生キャパシタを考慮してＣｂ／（Ｃｂ＋Ｃｓ）である）にブーストされる。ノードＮＣは、ＮＭＯＳトランジスタＮ１３のゲート電圧Ｖｂ−Ｖｔｈ３＋Ｖｃｃ−Ｖｔｈ２＋ｒＶｃｃがそれのドレイン電圧Ｖｂ−Ｖｔｈ３＋Ｖｃｃより大きいため、それのドレイン電圧Ｖｂ−Ｖｔｈ３＋Ｖｃｃがそのまま伝達されてＶｂ−Ｖｔｈ３＋Ｖｃｃに維持される。
【００３２】
上述したように、高電圧スイッチ用ブースティング部１３０が動作すると、最終電圧のゲインは、従来の場合と同様であるが、クロック信号ＣＫ３がハイパルスになる図８（ｃ）の段階後には、ＮＭＯＳトランジスタＮ１２のゲート（ノードＮＣ）とそのドレイン（ノードＮＡ）がＮＭＯＳトランジスタＮ１３によって分離されているため、ノードＮＡの電圧レベルの変化に関係なくＮＭＯＳトランジスタＮ１２のゲート電圧レベルはＶｂ−Ｖｔｈ３＋Ｖｃｃに一定に維持される。
【００３３】
すなわち、従来では、ＮＭＯＳトランジスタＮ１２がダイオード接続されているため、ノードＮＡの電圧レベルの変化に応じてノードＮＢの電圧レベルが変更されているが、本発明では、ＮＭＯＳトランジスタＮ１２のゲート（ノードＮＣ）とそのドレイン（ノードＮＡ）がＮＭＯＳトランジスタＮ１３によって分離されているため、ノードＮＡの電圧レベルの変化に関係なくＮＭＯＳトランジスタＮ１２のゲート電圧レベルが一定に維持される。これにより、ノードＮＢに伝送される電荷量が従来より多くなる。
【００３４】
図９は本発明に係る高電圧スイッチ用ブースティング部のシミュレーション結果を示す。図１０は高電圧スイッチを介して高電圧ＶＰＰＯＵＴが出力される時点を示すタイミング図である。
【００３５】
図９を参照すると、従来のような時間領域で、ＮＭＯＳトランジスタＮ１２のゲート、すなわちノードＮＣの電圧レベルが従来よりさらに高く上がって、ＮＭＯＳトランジスタＮ１２のソース、すなわちノードＮＢの電圧レベルが従来より高く上がっていることが分かる。
【００３６】
これにより、図１０に示すように、電源電圧Ｖｃｃが低くなっても高電圧ＶＰＰＯＵＴが出力される時点が従来に比べて非常に速くなっていることが分かる。
【００３７】
以上、前述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに注意すべきである。また、当該技術分野で通常の知識を有する者であれば、本発明の技術的思想の範囲内で様々な実施が可能であることを理解できるであろう。
【図面の簡単な説明】
【００３８】
【図１】従来の高電圧スイッチ回路を示す回路図である。
【図２】図１のクロック信号の波形を示す図である。
【図３（ａ）】図１の高電圧スイッチ回路の動作を説明するための図である。
【図３（ｂ）】図１の高電圧スイッチ回路の動作を説明するための図である。
【図３（ｃ）】図１の高電圧スイッチ回路の動作を説明するための図である。
【図４】図１のノードＮＡ、ＮＢにおける信号の波形を示すタイミング図である。
【図５】図１で高電圧スイッチを介して高電圧ＶＰＰＯＵＴが出力される時点を示すタイミング図である。
【図６】本発明の好適な実施例に係る高電圧スイッチ回路を示す回路図である。
【図７】図６のクロック信号の波形を示す図である。
【図８（ａ）】図６の高電圧スイッチ回路の動作を説明する図である。
【図８（ｂ）】図６の高電圧スイッチ回路の動作を説明する図である。
【図８（ｃ）】図６の高電圧スイッチ回路の動作を説明する図である。
【図８（ｄ）】図６の高電圧スイッチ回路の動作を説明する図である。
【図９】図６のノードＮＡ、ＮＢ、ＮＣにおける信号の波形を示すタイミング図である。
【図１０】図６で高電圧スイッチを介して高電圧ＶＰＰＯＵＴが出力される時点を示すタイミング図である。
【符号の説明】
【００３９】
１０、１００    高電圧スイッチ回路
１１、１１０    高電圧スイッチ
１２、１２０    ブースティングイネーブル部
１３、１３０    高電圧スイッチ用ブースティング部
【図１】
2006277916.tif 000003
【図２】
2006277916.tif 000004
【図３（ａ）】
2006277916.tif 000005
【図３（ｂ）】
2006277916.tif 000006
【図３（ｃ）】
2006277916.tif 000007
【図４】
2006277916.tif 000008
【図５】
2006277916.tif 000009
【図６】
2006277916.tif 000010
【図７】
2006277916.tif 000011
【図８（ａ）】
2006277916.tif 000012
【図８（ｂ）】
2006277916.tif 000013
【図８（ｃ）】
2006277916.tif 000014
【図８（ｄ）】
2006277916.tif 000015
【図９】
2006277916.tif 000016
【図１０】
2006277916.tif 000017