(57)【要約】【課題】伝送線路の遅延ばらつきによる伝送エラーを生じることなく複数のシフトレジスタに確実にデータ転送を行うことができる半導体集積回路装置を提供する。【解決手段】第１、第２の伝送線路を介してデータ送信回路から転送された２ビットの相補データを識別番号データ及び転送データに復元するデータ変換回路と、固有の識別番号を有し、第３の伝送線路からデータ転送完了信号を受信したときに、前記復元された識別番号データと割り当てられた識別番号とを比較する受信制御回路と、前記受信制御回路に関連して設けられたシフトレジスタとを夫々有する複数のデータ受信回路とを具備し、前記各受信制御回路は、前記識別番号データと割り当てられた識別番号との比較結果に従って、その識別番号データに対応して前記データ送信回路から送出された転送データを前記関連して設けられたシフトレジスタに送り込む半導体集積回路装置。【選択図】      図１
2006040149.tif 000002
【特許請求の範囲】
【請求項１】
識別番号データ及び転送データを格納するシフトレジスタと、このシフトレジスタからの前記識別番号データ及び転送データの各ビットを２ビットの相補データに変換して第１、第２の出力端子に出力する第１のデータ変換回路と、前記識別番号データの転送につづいてデータ転送完了信号を第３の出力端子に出力する転送管理回路とを有する送信制御回路とを有するデータ送信回路と、
前記第１、第２、第３の出力端子に夫々接続された第１、第２、第３の伝送線路と、
前記第１、第２の伝送線路を介して前記データ送信回路から転送された２ビットの相補データを前記識別番号データ及び転送データに復元する第２のデータ変換回路と、割り当てられた固有の識別番号を有し、前記第３の伝送線路を介して前記データ転送完了信号を受信したときに、前記第２のデータ変換回路により復元された識別番号データと割り当てられた識別番号とを比較する受信制御回路と、前記受信制御回路に関連して設けられたシフトレジスタとを夫々有する複数のデータ受信回路とを具備し、
前記各受信制御回路は、前記識別番号データと割り当てられた識別番号との比較結果に従って、その識別番号データに対応して前記データ送信回路から送出された転送データを前記関連して設けられたシフトレジスタに送り込むことを特徴とする半導体集積回路装置。
【請求項２】
前記複数のデータ受信回路は前記データ送信回路に対して互いに並列に接続され、
前記各受信管理回路はそれぞれ固有の識別番号データを保持し、前記データ送信回路から送出された各識別番号を表すデータが割り当てられた識別番号と一致したときに、この識別番号に対応して前記データ送信回路から送出された転送データを受信し、前記相補データに基づいて生成される内部クロックによって、前記受信管理回路に関連して設けられたシフトレジスタに送り込むことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記複数のデータ受信回路の夫々は前記識別番号によりデータ送信回路から転送データを受信したときに受信確認信号を次に転送データを受信するデータ受信回路に送出し、最後に転送データを受信したデータ受信回路の受信確認信号が前記データ送信回路に送出され、前記データ送信回路はこの受信確認信号を受けて全ての受信制御回路にデータ転送が終了したことを確認することを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記複数のデータ受信回路はそれぞれ前記第２のデータ変換回路に受信される２ビットの相補データに基づいてその内部クロックを生成することを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
転送データを格納するシフトレジスタと、このシフトレジスタからの前記転送データの各ビットを２ビットの相補データに変換して第１、第２の出力端子に出力する第１のデータ変換回路と、前記転送データの転送に続いてデータ転送完了信号を第３の出力端子に出力する転送管理回路とを有する送信制御回路とを有するデータ送信回路と、
前記第１、第２、第３の出力端子に夫々接続された第１、第２、第３の伝送線路と、
複数のシフトレジスタと、各シフトレジスタの入力側に接続され前記第１、第２の伝送線路を介して前記データ送信回路から転送された２ビットの相補データを前記転送データに復元する第２のデータ変換回路を有する入力制御回路と、各シフトレジスタの出力側に接続され前記第２のデータ変換回路により復元された転送データの各ビットを２ビットの相補データに変換して次段のデータ受信回路に出力するデータ出力制御回路とを有し、前記データ送信回路に対して前記入力制御回路およびデータ出力制御回路を介して互いに直列接続された複数のデータ受信回路とを具備し、
前記データ受信回路は、そこから送出した転送データに関して後段のデータ受信回路から受信確認信号を受けたときに、前段のデータ受信回路に受信確認信号を出力することを特徴とする半導体集積回路装置。
【請求項６】
前記複数のデータ受信回路のうち、前記データ送信回路に接続されたデータ受信回路は、そこから送出した転送データに関して後段のデータ受信回路から受信確認信号を受けたときに、前記データ送信回路に受信確認信号を出力し、
前記データ送信回路は、入力された前記受信確認信号に応じて前記転送データの転送を制御することを特徴とする請求項５に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は複数のシフトレジスタへデータの転送を行うように構成された半導体集積回路装置に関する。
【背景技術】
【０００２】
フリップフロップで構成されたシフトレジスタ間でデータ転送を行う場合、通常は共通のクロック信号に同期してデータ転送を行う。しかし、データ転送すべき２つのシフトレジスタの間にクロック信号の周期に比較してある程度長いデータ転送線路やクロック線路がある場合には、これらの線路の抵抗や容量または隣接線路間の容量による伝送遅延の問題が大きくなり、回路設計が困難になる。
【０００３】
この問題を解決するために１つの送信側シフトレジスタから１つの受信側シフトレジスタへ非同期でデータ転送を行う方法がある。この方法は、受信側のシフトレジスタがデータ受信完了時に受信確認信号を立ち上がらせて送信側のシフトレジスタに送り、送信側のシフトレジスタはこれを受けて確認信号を受信側のシフトレジスタに送り、受信側のシフトレジスタではこの確認信号を受けて受信確認信号を立ち下げる方法である。この受信確認信号を内部クロックとして用いればデータ転送線路の長さの制約を受けずに非同期でデータを確実に転送することができる。
【０００４】
しかしながら、例えばチップ上に複数の受信側のシフトレジスタが存在し、これらが夫々異なる遅延を持つデータ転送線路を介して送信側のシフトレジスタと接続されている場合、単純に受信側のシフトレジスタを直列に接続しても受信側夫々のシフトレジスタ相互間の伝送遅延のばらつきによる伝送エラーが発生し易くなり、データ転送を確実に行うことが困難である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明の目的は、伝送線路の遅延ばらつきによる伝送エラーの問題を生じることなく複数のシフトレジスタに確実にデータ伝送を行うことができる半導体集積回路装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明の一態様による半導体集積回路装置は、
識別番号データ及び転送データを格納するシフトレジスタと、このシフトレジスタからの前記識別番号データ及び転送データの各ビットを２ビットの相補データに変換して第１、第２の出力端子に出力する第１のデータ変換回路と、前記識別番号データの転送につづいてデータ転送完了信号を第３の出力端子に出力する転送管理回路とを有する送信制御回路とを有するデータ送信回路と、
前記第１、第２、第３の出力端子に夫々接続された第１、第２、第３の伝送線路と、
前記第１、第２の伝送線路を介して前記データ送信回路から転送された２ビットの相補データを前記識別番号データ及び転送データに復元する第２のデータ変換回路と、割り当てられた固有の識別番号を有し、前記第３の伝送線路を介して前記データ転送完了信号を受信したときに、前記第２のデータ変換回路により復元された識別番号データと割り当てられた識別番号とを比較する受信制御回路と、前記受信制御回路に関連して設けられたシフトレジスタとを夫々有する複数のデータ受信回路とを具備し、
前記各受信制御回路は、前記識別番号データと割り当てられた識別番号との比較結果に従って、その識別番号データに対応して前記データ送信回路から送出された転送データを前記関連して設けられたシフトレジスタに送り込む。
【発明の効果】
【０００７】
この発明によれば、伝送線路の遅延ばらつきによる伝送エラーの問題を生じることなく複数のシフトレジスタに確実にデータ伝送を行うことができる半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照してこの発明の実施の形態を詳細に説明する。
【０００９】
＜第１の実施形態＞
図１は第１の実施形態の全体の構成を示すブロック図を示している。図１に示すように、本実施形態に係る半導体集積回路装置はデータ送信回路１１と複数（ここでは４個）のデータ受信回路２１−１、２１−２、２１−３、２１−４とを具備している。
【００１０】
データ送信回路１１はそれぞれ５ビット構成の直列接続された４個のシフトレジスタ１２−１、１２−２、１２−３、１２−４を有する。これらのシフトレジスタ１２−１〜１２−４は、データ受信回路２１−１〜２１−４に設けられているシフトレジスタ数に対応している。更に、夫々のシフトレジスタ１２−１〜１２−４の出力側には２ビット構成のシフトレジスタ１３−１、１３−２、１３−３、１３−４が直列に接続される。データ送信回路１１の出力側には後で詳細に説明する送信制御回路１４が設けられる。
【００１１】
５ビット構成のシフトレジスタ１２−１〜１２−４および２ビット構成のシフトレジスタ１３−１〜１３−４は、例えば不揮発性記憶素子としてのヒューズが組み込まれた２８ビット構成のシフトレジスタとして構成される。
【００１２】
図２はその一例を示す。図２には２８ビットのうちの９ビット分のシフトレジスタを構成する９個のフリップフロップＦ１〜Ｆ９が示されている。これらのフリップフロップＦ１〜Ｆ９にはそれぞれプログラム可能な不揮発性記憶素子としてのヒューズＦｕ１〜Ｆｕ９が組み合わされている、例えば、フューズＦｕ１，Ｆｕ９などのように溶断されていないヒューズが組み込まれているフリップフロップに記憶されているビットデータは“０”であり、反対にヒューズＦｕ２，Ｆｕ７のように溶断されているヒューズが組み込まれているフリップフロップに記憶されているビットデータは“１”である。なお、このシフトレジスタにおけるクロック信号によるデータ転送方向はたとえば図中の矢印で示す方向である。
【００１３】
図２に示す構成のフリップフロップを２８個用意することにより図１のシフトレジスタ１２−１〜１２−４、１３−１〜１３−４として用いることができる。例えば図２の先頭の２個のフリップフロップＦ１，Ｆ２を２ビット構成の最初のシフトレジスタ１３−１として用いる。次の５個のフリップフロップＦ３〜Ｆ７を５ビット構成のシフトレジスタ１２−１として用いる。次の２個のフリップフロップＦ８，Ｆ９が２番目の２ビット構成のシフトレジスタ１３−２として用いられる。但し、図１のシフトレジスタ１３−１、１２−１、１３−２に記憶されているデータ内容は図２とは異なっているが、このデータの内容はフューズＦｕ１〜Ｆｕ９により自由に設定できる。
【００１４】
例えば図２のフリップフロップＦ１とフューズＦｕ１との組み合わせ回路は図３のような構成となる。図３において、前段のフリップフロップＦ２の出力データは入力端子ＩＮに供給される。この入力端子ＩＮは互いに逆相の相補型のクロック信号ＣＬＫ，ＣＬＫＢが供給されるクロックドインバータＩＮＶ１の入力端子に接続され、その出力端子はバッファＢ１に接続されるとともにクロックドインバータＩＮＶ２の出力端子に接続される。
【００１５】
バッファＢ１の出力端子はクロックドインバータＩＮＶ２の入力端子に接続されるとともに転送ゲートＧ１を介してバッファＢ２の入力端子、フューズ制御回路ＦＳの出力端子、およびクロックドインバータＩＮＶ３の出力端子に接続される。フューズ制御回路ＦＳはＶＤＤ電源端子と接地端子との間に直列接続されたＰＭＯＳ素子Ｐ１とＮＭＯＳ素子Ｎ１とフューズＦｕ１とを有する。バッファＢ２の出力端子はバッファＢ３を介して出力端子ＯＵＴに接続されるとともに、クロックドインバータＩＮＶ３の入力端子に接続される。クロックドインバータＩＮＶ３の低圧側はＮＭＯＳ素子Ｎ２を介してＶＳＳ端子に接続される。このＮＭＯＳ素子Ｎ２のゲートにはＰＭＯＳ素子Ｐ１のゲートと共通にクリア信号ＦＣＬＲが供給される。ＮＭＯＳ素子Ｎ１のゲートにはセット信号ＦＳＥＴが供給される。これらの信号ＦＣＬＲ，ＦＳＥＴのタイミングチャートを図４に示す。
【００１６】
次に、図３の構成のフリップフロップＦ１の動作を図４のタイミングチャートを参照して説明する。ここで、不揮発性素子としての図３のフューズＦｕ１は切れていないものとする。従って、図４の信号ＦＣＬＲがＨの状態ではＰＭＯＳ素子Ｐ１，ＮＭＯＳ素子Ｎ１の何れもオフである。この状態で信号ＦＣＬＲがＬとなると、ＰＭＯＳ素子Ｐ１がオンとなりバッファＢ２の入力端子はＨ，出力端子はＬとなる。従ってクロックドインバータＩＮＶ３の出力端子には相補クロックＣＬＫ，ＣＬＫＢのタイミングでＨが得られる。ここで、信号ＦＳＥＴがＨとなると、ＰＭＯＳ素子Ｐ１がオフ、ＮＭＯＳ素子Ｎ１がオン、ＮＭＯＳ素子Ｎ２がオンとなる。ここで、フューズＦｕ１が切れていないのでバッファＢ２の入力端子がＬとなり、その出力端子がＨとなり、バッファＢ３を介して出力端子ＯＵＴには“０”を示すＬ信号が出力される。この状態でクロックドインバータＩＮＶ３の出力端子には相補クロックに従ってＬが出力され、この閉ループ回路内にデータ“０”が保持されることになる。反対に、フューズＦｕ１が切れているときはデータ“１”がセットされることになる。このようにして、図１のシフトレジスタ１２−１〜１２−４、１３−１〜１３−４には図に示したようにデータが初期設定される。尚、図３では相補クロックを用いたが、図１では簡単のために単一のクロックＣＬＫとして示してある。
【００１７】
シフトレジスタ１３−１の出力端からはＩＤ番号データおよび受信側の各シフトレジスタに送信すべき転送データが１ビットずつ出力され、送信制御回路１４内に設けられたデータ変換回路１５に供給される。データ変換回路１５からはクロックＣＬＫが出力され、シフトレジスタ１２−１〜１２−４、１３−１〜１３−４に夫々供給されるとともに、直列接続された５ビットカウンタ１６−１と２ビットカウンタ１６−２にも供給される。このクロックＣＬＫはデータ送信回路１１内でのみ用いられ、データ受信回路２１−１〜２１−４への転送データの送信は後で詳細に説明するように非同期で行われる。
【００１８】
５ビットカウンタ１６−１の出力側には更に４ビットカウンタ１６−３が直列に接続される。２ビットカウンタ１６−２および５ビットカウンタ１６−１のキャリー信号はＯＲ回路１７を介してデータ変換回路１５に供給されるように接続される。これらのカウンタ１６−１〜１６−３は転送管理回路を構成している。
【００１９】
尚、以下の説明において送信制御回路１１および受信制御回路２３−１〜２３−４に形成されている入出力端子を示す参照符号、例えば端子Ｄ０［０］，Ｄ０［１］，Ｄ０［２］，ＡＣＫＩ，ＸＯＫＩ，ＤＩ０［０］，ＤＩ０［１］，ＤＩ０［２］，ＡＣＫＯ ０、ＸＯＫＯ ０などは、説明の煩雑化を避けるために、端子を示す場合以外にそれらの端子に現れるデータ、信号そのものを示す場合にも用いることにする。
【００２０】
データ変換回路１５にシフトレジスタ１３−１から供給された１ビットデータはここで２ビットの相補データに変換されて、端子Ｄ０［０］、Ｄ０［１］から出力される。ここでは、元の１ビットデータが“０”のときは、端子Ｄ０［０］に“１”、端子Ｄ０［１］に“０”の相補データが出力される。また、元の１ビットデータが“１”のときは、端子Ｄ０［０］に“０”、端子Ｄ０［１］に“１”の相補データが出力される。
【００２１】
また、端子Ｄ０［２］には２ビットカウンタ１６−２、５ビットカウンタ１６−１がそれぞれ２ビット計数したときのキャリー信号、５ビット計数したときのキャリー信号が出力される。データ変換回路１５には更に、４ビットカウンタ１６−３からのキャリー信号（即ち転送完了信号）の入力端子ＸＤＯＮＥ０、受信確認信号の入力端子ＡＣＫ１および、転送許可信号の入力端子ＸＯＫ１が設けられる。これらの入力端子にそれぞれ供給される信号については後で詳細に説明する。
【００２２】
端子Ｄ０［０］、Ｄ０［１］はデータ受信回路２１−１〜２１−４内で４個の５ビットシフトレジスタ２２−１、２２−２、２２−３、２２−４に夫々付属して設けられた受信制御回路２３−１、２３−２、２３−３、２３−４の入力端子ＤＩ０［０］、ＤＩ０［１］；ＤＩ１［０］、ＤＩ１［０］、ＤＩ１［１］；ＤＩ２［０］、ＤＩ２［１］；ＤＩ３［０］、ＤＩ３［１］に並列に接続される。同様に、端子Ｄ０［２］は受信制御回路２３−１〜２３−４の端子ＤＩ０［２］、ＤＩ１［２］、ＤＩ２［２］、ＤＩ３［２］に並列接続される。端子ＤＩ０［０］〜ＤＩ３［１］はデータ変換回路２４−１、２４−２、２４−３、２４−４の入力側に接続され、ここでそれぞれ２ビットの相補データが元の１ビットデータに復帰される。
【００２３】
受信制御回路２３−４はデータ変換器２４−４、比較器２５−４、アービトレータ（ARBITRATOR）２６−４と、ＡＮＤ回路２７−４とを含んで構成されている。この比較器２５−４は受信管理回路として動作する。データ変換器２４−４は受信制御回路２３−４のデータ入力端子ＤＩ３［０］、ＤＩ３［１］にデータ送信回路１１から転送されてきた相補データを元の“１”または“０”の１ビットデータに戻して比較器２５−４に供給するとともに、受信確認信号ＡＣＫ３を発生させる。この受信確認信号ＡＣＫ３はアービトレータ２６−４の第１、第２の入力端子に供給される。アービトレータ２６−４からの調停出力は出力端子ＡＣＫＯ ３から他の受信制御回路２３−３の入力端子ＡＣＫＩ ２に供給される。
【００２４】
アービトレータ２６−４への入力信号は、受信確認信号ＡＣＫｉがＡＣＫ３の場合のみその第１、第２の入力端子に同じ信号ＡＣＫ３が供給されるもので，他の受信制御回路２３−３〜２３−１の場合とは異なる。例えば図５に示すように、アービトレータ２６の一方の入力端子には制御ゲートＣＧの出力が供給される。この制御ゲートＣＧには２つの受信確認信号ＡＣＫｉ，ＡＣＫＩ ｉが供給され、さらにその制御信号入力端子にはＡＮＤ回路ＡＧからの出力が供給される。このＡＮＤ回路ＡＧには識別番号ＩＤを示す２ビットの信号が供給される。従って、このＡＮＤ回路ＡＧの２入力がともに“１”の場合、即ち後で説明するようにＩＤ＝３のときにＡＮＤ回路ＡＧから“１”出力が得られ、この時にのみ制御ゲートＣＧが切換えられて受信確認信号ＡＣＫ３が図１のアービトレータ２６−４の２つの入力端子に同時に供給される。ＩＤ番号が０〜２のときには受信確認信号ＡＣＫｉは制御ゲートＣＧを介さずに直接アービトレータ２６−３〜２６−１に夫々供給される。
【００２５】
ここで図１に戻って、受信制御回路２３−４には他に転送許可信号ＸＯＫ３が固定のＶＤＤ電位の転送許可信号ＸＯＫＩ ３と共に供給されるＡＮＤ回路２７−４の出力信号を出力する出力端子ＸＯＫＯ ３と、送信制御回路１４からの転送完了信号ＸＤＯＮＥＯを受け取る入力端子ＸＤＯＮＥＩ ３とが設けられる。このＡＮＤ回路２７−４の出力信号は出力端子ＸＯＫＯ ３から他の受信制御回路２３−３の入力端子ＸＯＫＩ ２に出力される。
【００２６】
受信制御回路２３−４にはＩＤ番号“３”、即ち２ビットの２進数の“１１”が割当てられているので、比較器２５−４の２個の内部比較データ端子はそれぞれ“１”データを与える電源端子（例えばＶＤＤ端子）に固定的に接続される。データ変換器２４−４からの２ビットのＩＤ番号データは順次比較器２５−４に送られてこれらの固定データ“１”と比較される。
【００２７】
ここで、受信管理回路としての比較器２５−４の内部構成例を説明する。比較器２５−４はたとえばデータ変換機２４−４で復帰された２ビットのＩＤ番号データを一時格納するための２ビットのシフトレジスタと、このシフトレジスタの出力側に接続されたスイッチとを有する。送信制御回路１１内の２ビットカウンタ１６−２からのキャリー信号が入力端子ＤＩ３［２］から比較器２５−４に供給されると、スイッチがオンとなって、この２ビットのシフトレジスタに格納されたＩＤ番号データはそれぞれ固定された内部比較データ端子のレベル“１”とともに比較回路に供給されるように接続される。
【００２８】
一致すれば比較回路の出力によりシフトレジスタ２２−４へ繋がるデータパスが開き、２ビットカウンタ１６−２から端子ＤＩ３［２］に供給されるキャリー信号に続いてくるデータ送信回路１１から転送されてくる５ビットのデータ（ＤＡＴＡ３）がシフトレジスタ２２−４に送り込まれる。一致しなければデータパスは開かず、後続の転送データはこの比較器２５−４からシフトレジスタ２２−４に供給されないで阻止される。
【００２９】
他の受信制御回路２３−３〜２３−１の比較器２５−３〜２５−１もこの比較器２５−４と同様に構成される。
【００３０】
ここで、比較器２５−３〜２５−１の前段に夫々接続される回路部分に関して、受信制御回路２３−３〜２３−１は上述した受信制御回路２３−４とは異なる回路構成を有する。例えば、受信制御回路２３−３は図６に示すように構成される。図６において、受信制御回路２３−３はデータ変換器（DATA CONVERTER）２４−３と比較器２５−３以外にアービトレータ（ARBITRATOR：調停回路）２６−３およびＡＮＤ回路２７−３とを含んで構成されている。従って、受信制御回路２３−４とその他の受信制御回路２３−３〜２３−１とは図５に示すアービトレータ２６に対する入力が異なることになる。
【００３１】
図６において、データ変換器２４−３は、受信制御回路２３−３のデータ入力端子ＤＩ２［０］、ＤＩ２［１］にデータ送信回路１１から転送されてきた相補データを元の“１”または“０”のビットデータに戻して比較器２５−３に供給するとともに、受信確認信号ＡＣＫ２を発生させる。この受信確認信号ＡＣＫ２はアービトレータ２６−３の第１の入力端に供給される。他方の入力端には入力端子ＡＣＫＩ ２および、ここでは図示していないが図５に示した制御回路ＣＧを介して受信制御回路２３−４からの受信確認信号が供給される。このアービトレータ２６−３の出力は出力端子ＡＣＫＯ ２から更に他の受信制御回路２３−２の入力端子ＡＣＫＩ １に供給される。
【００３２】
ここで、図７を参照してアービトレータ２６−３を例に取ってその構成、動作の説明を行う。このアービトレータ２６−３は前段からの受信確認信号ＡＣＫＩ ２と内部のデータ変換器２４−３で形成された受信確認信号ＡＣＫ２との調停を行い、受信制御回路２３−３から次段へ出力される受信確認信号ＡＣＫＯ ２を形成する為の回路である。その回路構成は図７（ａ）に示すように、２つの受信確認信号ＡＣＫ２、ＡＣＫＩ ２が入力される入力端子と、この入力端子に夫々入力側が接続されたＮＡＮＤ回路２６−３１およびＯＲ回路２６−３２と、これらのＮＡＮＤ回路２６−３１、ＯＲ回路２６−３２の出力端に接続されたラッチ回路２６−３３とよりなる。
【００３３】
図７（ｂ）を参照してその動作を説明する。隣接する受信制御回路２３−４からの受信確認信号ＡＣＫＩ ２が立ち上がる前にデータ変換器２４−３からの受信確認信号ＡＣＫ２が立ちあがる。この状態ではＮＡＮＤ回路２６−３１の入力は“１”、“０”であるからその出力は“１”となる。一方、ＯＲ回路２６−３２の出力も“１”であるからラッチ回路２６−３３の状態は変わらず、その出力ＡＣＫＯ ２は“０”のままである。
【００３４】
次に受信確認信号ＡＣＫＩ ２も“１”となると、ＮＡＮＤ回路２６−３１の出力が“０”となり、ＯＲ回路２６−３２の出力は“１”であるから、ラッチ回路２６−３３からはＡＣＫＯ ２の出力が立ち上がる。
【００３５】
この状態で前段からの受信確認信号ＡＣＫＩ ２が先ず立ち下がるが、ラッチ回路２６−３３の状態は変わらず、ＡＣＫＯ ２信号は“１”のままである。次に信号ＡＣＫ２が立ち下がると、ＯＲ回路２６−３２の２つの入力が“０”となるから、ラッチ回路２６−３３の状態が反転し、ＡＣＫＯ ２信号が立ち下がる。このようにして２つの入力のタイミングの調停が行われる。
【００３６】
図６に戻って、入力端子ＸＯＫＩ ２はＡＮＤ回路２７−３の一方の入力端に接続され、このＡＮＤ回路２７−３の他方の入力端には転送許可信号ＸＯＫ２が供給され、その出力は出力端子ＸＯＫＯ ２に出力され、更に他の受信制御回路２３−２の入力端子ＸＯＫＩ １に供給される。受信制御回路２３−３には他に送信制御回路１４から転送完了信号ＸＤＯＮＥを受け取る入力端子ＸＤＯＮＥＩ ２が設けられる。
【００３７】
受信制御回路２３−３にはＩＤ番号“２”、即ち２ビットの２進数の“１０”が割当てられているので、比較器２５−３の２個の内部比較データ端子の一方は“１”データを与えるＶＤＤ電源端子に固定的に接続されるとともに、他方は“０”データを与える接地端子（例えばＶＳＳ端子）に接地される。データ変換器２４−３からの２ビットのＩＤ番号データは順次比較器２５−３に送られて内部の２ビットのシフトレジスタに格納され、入力ＤＩ２［２］が入力されるとこれらの固定データ“１”、“０”と比較される。
【００３８】
一致すればその比較出力によりデータパスが開き、２ビットカウンタ１６−２から端子ＤＩ２［２］に供給されるキャリー信号に続いてデータ送信回路１１から送られてくる５ビットの転送データ（ＤＡＴＡ２）がクロックＣＬＫ２とともに図１に示したシフトレジスタ２２−３に送り込まれる。一致しなければ後続のデータはシフトレジスタ２２−３に格納すべきものではないので、阻止される。
【００３９】
次のデータ受信回路２１−２の受信制御回路２３−２は図６に示した受信制御回路２３−３と同様に構成されるが、割当てられたＩＤ番号は“１”、即ち２ビットの２進数の“０１”であるので、比較器２５−２の２個の内部比較データ端子の一方は“０”データを与えるＶＳＳ接地端子に固定的に接続されるとともに、他方は“１”データを与えるＶＤＤ電源端子に接続される。データ変換器２４−２からの２ビットのＩＤ番号データは順次比較器２５−２に送られて内部シフトレジスタに一時格納され、端子ＤＩ１［２］に信号が来ると、その２ビットデータはこれらの固定データ“０”、“１”と比較される。一致すれば後続の５ビット転送データがシフトレジスタ２２−２に格納される。
【００４０】
同様に、受信制御回路２３−１に割当てられたＩＤ番号は“０”、即ち２ビットの２進数の“００”であるので、比較器２５−１の２個の内部比較データ端子はそれぞれ“０”データを与えるたとえばＶＳＳ接地端子に固定的に接続される。データ変換器２４−１からの２ビットのＩＤ番号データは順次比較器２５−１に送られて２ビットのシフトレジスタに一時格納され、その後端子ＤＩ０［２］に供給される信号を受けてこれらの固定データ“０”、“０”と比較される。
【００４１】
以下、図１に示した実施形態の動作の説明を行う。すでに説明したように、受信側のデータ受信回路２１−１〜２１−４内のシフトレジスタ２２−１〜２２−４にそれぞれ付属した受信制御回路２３−１〜２３−４に設けられた端子には対応するレジスタ２２−１〜２２−４に割当てられたＩＤ番号（０、１、２、３）も付した参照番号が付されている。たとえばシフトレジスタ２２−２に付属した制御回路２３−２のＩＤ番号は“１”であり、データ入力端子ＤＩ１［０］の数字“１”はこのＩＤ番号“１”に対応している。また、ＤＩｉ［０］と表記し、ｉ（＝０，１，２，３）と表記した場合には対応するすべての端子を表すものとする。即ち、ＤＩｉ［０］と表記したときはＤＩ０［０］、ＤＩ１［０］、ＤＩ２［０］，ＤＩ３［０］のすべてを指示することを意味する。
【００４２】
データ転送を開始する前に、データ送信回路１１には５ビットの転送データと２ビットのＩＤ番号データとを組み合わせた７ビット構成で合計４セットの送信データを５ビットのシフトレジスタ１２−１〜１２−４と２ビットのシフトレジスタ１３−１〜１３−４にそれぞれ格納しておく。また、データ転送に先立って転送管理回路のカウンタ１６−１〜１６−３はいずれもゼロにリセットされる。
【００４３】
データ転送を開始する前にはすべてのデータ受信回路２１−１〜２１−４の受信側シフトレジスタ２２−１〜２２−４で転送許可信号ＸＯＫＩ ｉが“１”になっていなければならない。また、受信制御回路２３−４の転送許可信号ＸＯＫＩ ３の端子は前段の回路からの入力はないので例えばＶＤＤ電源に接続されて常に“１”に固定されている。転送が開始できる状態になったときには、外部から供給される転送許可信号ＸＯＫｉ（ｉ＝０，１，２，３）が図８の（ｄ）、（ｇ）、（ｊ）に示すようにｔ＝０の時点ですべて“１”になる。転送許可信号ＸＯＫＩ ３は図４（ｌ）のようにそれ以前に“１”となっている。この結果、受信制御回路２３−４では転送許可信号ＸＯＫＯ ３が（ｋ）に示すように略同時に“１”となり、若干の遅れをもって受信制御回路２３−３における転送許可信号ＸＯＫＩ ２が“１”となる。この転送許可信号ＸＯＫＩ ２はＡＮＤ回路２７−３で信号ＸＯＫ２との論理積が取られ、さらに（ｈ）に示す信号ＸＯＫＯ ２が略同時に “１”になる。
【００４４】
同様に、受信制御回路２３−２ではＡＮＤ回路２７−２で信号ＸＯＫＩ １とＸＯＫ１との論理積が取られて、（ｅ）に示す転送許可信号ＸＯＫＯ １が“１”となり、受信制御回路２３−１ではＡＮＤ回路２７−１で信号ＸＯＫＩ ０とＸＯＫ０との論理積が取られ、（ｂ）に示す転送許可信号ＸＯＫＯ ０が“１”となる。この最後に得られた“１”の転送許可信号ＸＯＫＯ ０は（ａ）に示すように、更に遅れてｔ＝１のタイミングで送信制御回路１４のデータ変換器１５に“１”の転送許可信号ＸＯＫＩとして供給される。
【００４５】
このようにしてデータ受信回路２１−１〜２１−４からデータ変換器１５に“１”の転送許可信号ＸＯＫＩが供給されると、データ変換器１５からクロックＣＬＫがデータ送信回路１１内のすべてのシフトレジスタ１２−１〜１２−４、１３−１〜１３−４およびカウンタ１６−１、１６−２に供給される。この結果、データ送信回路１１のシフトレジスタ１３−１に格納されているＩＤ番号データを先頭とするビットデータ列がデータ変換器１５に順次供給される。
【００４６】
シフトレジスタ１３−１内に格納されているＩＤ番号“０”を示すデータの最初のビットデータ“０”がデータ変換器１５に供給されて２ビットデータＤＯ［０］、ＤＯ［１］に変換され、データ受信回路２１−１〜２１−４内の４個の受信制御回路２３−１〜２３−４にそれぞれの伝送線路の転送遅延をもって供給され、それぞれデータ変換器２４−１から２４−４により元の１ビットデータ“０”に復帰される。この“０”ビットデータはそれぞれ比較器２５−１〜２５−４に供給される。この最初のビットデータ“０”が比較器２５−１〜２５−４に供給される状態を図９に示す。
【００４７】
図９において、（ａ）に示した３個の信号の波形はデータ変換器１５からの出力データＤＯ［０］，ＤＯ［１］、ＤＯ［２］の波形である。これらの出力データＤＯ［０］，ＤＯ［１］、ＤＯ［２］はデータ送信回路１１から夫々異なる長さの伝送線路を介して受信制御回路２３−１〜２３−４に転送される。ここでは、データ送信回路１１から受信制御回路２３−１までの長さが最も短くて遅延が少なく、受信制御回路２３−４までの長さが最も長く遅延が大きいものとして図示されている。
【００４８】
従って、図９（ｂ）に示すように受信制御回路２３−１の入力データＤＩ０［０］の入力タイミングより図９（ｃ）のデータＤＩ１［０］の方が遅く、以下、図９（ｄ）のデータＤＩ２［０］、図９（ｅ）のデータＤＩ３［０］の順に遅延が大きくなる。
【００４９】
即ち、図９（ｂ）に示すように相補入力データＤＩ０［０］、ＤＩ０［１］がデータ変換器２４−１に入力されると受信確認信号ＡＣＫ０が“１”となる。一方、これより僅かに遅れて図９（ｃ）に示すように入力データＤＩ１［０］が“１”となり、データＤＩ１［１］とともにデータ変換器２４−２に入力され、受信確認信号ＡＣＫ１が“１”となる。更に僅かに遅れて図９（ｄ）に示すように入力データＤＩ２［０］が“１”となり、データＤＩ２［１］とともにデータ変換器２４−３に入力され、受信確認信号ＡＣＫ２が“１”となる。更に遅れて図９（ｅ）に示すように、入力データＤＩ３［０］が“１”となり、データＤＩ３［１］とともにデータ変換器２４−４に入力され、受信確認信号ＡＣＫ３が“１”となる。
【００５０】
受信確認信号ＡＣＫ３が“１”となると、受信制御回路２３−４の出力ＡＣＫＯ ３が“１”となり、次段の受信制御回路２３−３の入力ＡＣＫＩ ２が“１”となり、出力ＡＣＫＯ ２が“１”となる。この結果、受信制御回路２３−３の出力ＡＣＫＯ ２が“１”となり、次段の受信制御回路２３−２の入力ＡＣＫＩ １が“１”となり、出力ＡＣＫＯ １が“１”となる。
【００５１】
以下同様にしてデータ変換器１５の入力の受信確認信号ＡＣＫＩがｔ＝３の時点で“１”となると、図９（ａ）に示すように最初の出力データＤＯ［０］が“０”に立ち下がり、２ビットのＩＤ番号データのうちの最初の１ビットデータがすべての受信制御回路２３−１〜２３−４のデータ変換器２４−１〜２４−４を介して比較器２５−１〜２５−４の内部に設けられた２ビットのシフトレジスタの初段のシフトレジスタに格納されたことになる。
【００５２】
受信制御回路２３−１から受信確認信号ＡＣＫＩおよび転送許可信号ＸＯＫＩがデータ変換器１５に供給されると、ＩＤ番号データの２ビット目のデータの転送がｔ＝４の時点から再び開始される。この２ビット目のデータの転送は１ビット目の時と同様に行われ、ｔ＝５の時点で終了する。この２ビット目のデータ転送が終わると送信側の最初のシフトレジスタ１３−１に格納されていたＩＤ番号データ“０”、“０”が送出されたことになり、２ビットカウンタ１６−２からのキャリー信号がＯＲ回路１７を介してデータ変換器１５に送られる。
【００５３】
データ変換器１５はこれを受けて図９のｔ＝６の時点でデータ転送完了信号ＤＯ［２］をデータ受信回路２１−１〜２１−４に向けて送出する。この信号ＤＯ［２］はＩＤ番号データと同様に伝送線路の遅延の影響を受けて転送され、図９（ｂ）〜図９（ｅ）に示すように夫々異なる所定時間遅れで受信制御回路２３−１〜２３−４に伝送される。この結果、２ビットのＩＤ番号データの転送が終わり、ＩＤ＝０が割当てられているデータ受信回路２１−１内で受信制御回路２３−１の比較器２５−１のデータパスのみが開き、シフトレジスタ２２−１への５ビットデータの受け入れ準備が完了する。
【００５４】
この状態でデータ変換器１５に供給されている受信制御回路２３−１からの受信確認信号ＡＣＫＩおよび転送許可信号ＸＯＫＩが“０”になると、転送許可信号ＸＯＫＩに同期して図９に示すようにｔ＝７の時点でデータ変換器１５からはクロックＣＬＫが発生され、シフトレジスタ１２−１に格納されている５ビットデータの先頭ビット“１”が相補データＤＯ［０］，ＤＯ［１］に変換されて出力される。
【００５５】
この先頭ビットデータ“１”に対応する相補データはＩＤ番号データと同様にすべての受信制御回路２３−１〜２３−４に転送されるが、ＩＤ番号“０”によりシフトレジスタ２２−１に至るデータパスのみ開いており、ｔ＝８の時点でシフトレジスタ２２−１に復元された最初のデータ“１”が格納される。
【００５６】
次いで、ｔ＝９の時点でシフトレジスタ１２−１の２ビット目のデータ“０”の転送が開始され、ｔ＝１０の時点で２番目のデータ“０”のシフトレジスタ２２−１への転送が完了される。以下同様にして、シフトレジスタ１２−１の５ビットのデータがすべてシフトレジスタ２２−１に転送される。
【００５７】
シフトレジスタ１２−１内の５ビットデータの転送が終わると５ビットカウンタ１６−１から“１”のキャリー信号が４ビットカウンタ１６−３に送られてその内容が１だけインクリメントされるとともに、ＯＲ回路１７を介してデータ変換器１５に送られる。この結果、データ変換器１５のデータ転送完了信号ＤＯ［２］が図１０（ａ）のｔ＝１１の時点で“１”となる。この信号ＤＯ［２］は既に説明したＩＤ番号データＤＯ［０］，ＤＯ［１］と同様に伝送線路を通ってデータ受信回路２１−１〜２１−４のすべての受信制御回路２３−１〜２３−４の入力端子ＤＩ０［２］〜ＤＩ３［２］に供給される。このデータ転送完了信号ＤＯ［２］を受けると、各比較器２５−１〜２５−４内のシフトレジスタはリセットされる。この際、図１０（ｂ）〜図１０（ｅ）に示すように信号ＤＯ［２］は既に転送されたデータと同じように各々の伝送線路固有の遅延を受ける。
【００５８】
以上の動作によりデータ送信回路１１の先頭のシフトレジスタ１３−１に格納されていたＩＤ番号データに基づいたシフトレジスタ１２−１内の５ビットデータのシフトレジスタ２２−１への転送が終了する。この時、シフトレジスタ１３−１には最初にシフトレジスタ１３−２に格納されていた２番目のＩＤ番号データ“１０”が移動して来ており、シフトレジスタ１２−１にはこれに関連した次の５ビットデータ“０１０１０”が格納されていることになる。
【００５９】
この状態ではシフトレジスタ１３−１の先頭のビットデータは“１”であるから、図１０（ａ）のｔ＝１２の時点で出力される相補データＤＯ[１]が“１”、ＤＯ［０］が“０”となる。この相補データがデータ受信回路２１−１〜２１−４に転送されるが、以降の動作は図９のｔ＝２から図１０のｔ＝１１までの動作と同様に、最初に２ビットのＩＤ番号データ“１０”の転送、次いでこのＩＤ番号データ“１０”により指定されたシフトレジスタ２２−２への５ビットデータ“０１０１０”の転送が行われる。この５ビットデータの転送が完了したとき、５ビットカウンタ１６−１からのキャリー信号により４ビットカウンタ１６−３は１インクリメントされる。
【００６０】
以下、同様にして、シフトレジスタ１２−３に格納されていた５ビットデータ“００１１１”のシフトレジスタ２２−３への転送、シフトレジスタ１２−４に格納されていた５ビットデータ“１０００１”のシフトレジスタ２２−４への転送が行われる。最後のシフトレジスタ１２−４の５ビットデータがすべてシフトレジスタ２２−４に転送され終わると、５ビットカウンタ１６−１の４つ目のキャリー信号により４ビットカウンタ１６−３からは“１”のキャリー信号が転送完了信号ＸＤＯＮＥＯとしてデータ変換器１５に送られると同時にデータ受信回路２１−１〜２１−４の各入力端子ＸＤＯＮＥＩ ｉにも送られ、これらの端子レベルを“１”とする。この転送完了信号ＸＤＯＮＥＯの発生から同信号の各入力端子ＸＤＯＮＥＩ ｉへの転送の様子を図１１に示す。図１１に示すように、データ受信回路２１−１への伝送遅延が最も少なく、データ受信回路２１−４への伝送遅延が最も大きい。
【００６１】
また、図１の例ではそれぞれの受信側シフトレジスタ２２−１〜２２−４に転送するデータビット数は５ビットで同じだったが、送信制御回路１４に送信ビット数に対応するカウンタを複数種類持つことで、違うビット数のデータ転送に対応することもできる。
【００６２】
次に、この図１の実施回路を半導体メモリを用いたメモリシステムに実装する場合の実施の形態に関して説明する。半導体メモリにはリダンダンシを用いて不良ビットを救済する機能、及び回路動作のトリミングを行う機能を有する物がある。そのために必要なデータは半導体メモリ内の不揮発性のヒューズ素子群に記憶しておく。メモリシステムの動作開始時にはこのデータを半導体メモリ内の所定のレジスタに格納しなければならない。また、半導体メモリは複数のマクロで構成されることがあり、その場合、ヒューズデータを格納するレジスタはそれぞれのマクロに散在する。それぞれのマクロに必要なヒューズ群をマクロとは独立にひとまとめに保持し（これをヒューズボックスという。）、初期化のときにそのデータをシフトレジスタに一時格納し、次いで他のシフトレジスタに転送する場合、図１の実施形態は有効である。
【００６３】
例えば図１２に示すように、それぞれのメモリマクロ３１−１〜３１−５にはそれぞれ受信制御回路を具えた受信用シフトレジスタ（図示せず）が設けられ、それぞれＩＤ番号が割当てられている。この場合、５個のシフトレジスタにＩＤ番号を割当てる必要があるので、ＩＤ番号データは３ビット構成となる。メモリマクロ３１−１〜３１−５は夫々バスなどの伝送線路を介してヒューズボックス３２に接続される。このヒューズボックス３２は半導体メモリの一部であり、内部には不揮発性記憶素子群としてのヒューズ群とともに送信制御回路を具えた送信側シフトレジスタ３２−１を有する。
【００６４】
初期化時には、ヒューズボックス３２内のヒューズ群に記憶されている送信データとしてのヒューズデータをＩＤ番号データとともにシフトレジスタ３２−１にセットして、メモリマクロ３１−１〜３１−５内のシフトレジスタに対してデータの転送を図１の実施の形態と同様にして行うことができる。
【００６５】
また、例えばトリミングのためのデータが全てのメモリマクロで等しいデータである場合には、この分のヒューズは１セットのみ保持し、送信制御回路でデータの出力を切り替えることによって転送することもできる。
【００６６】
図１３はその一実施形態の構成を概略的に示す。送信側には夫々５ビット構成の複数のヒューズ群４１−１〜４１−ｎが設けられ、更に、共通のトリミングのためのトリミングデータ“１０”がただ１個のヒューズ群４２に記憶されている。このトリミングデータは受信側の複数のシフトレジスタ４４−１〜４４−ｎに夫々付属するシフトレジスタ４５−１〜４５−ｎに夫々送られ、これらのシフトレジスタ４４−１〜４４−ｎ内のデータのトリミングが行われる。
【００６７】
ここで、図示しないが、図１の実施形態と同様に送信側のシフトレジスタ４１−１〜４１−ｎ内のデータ転送は送信制御回路（図示せず）で送信データを切換えながら転送する。同様に、受信側のシフトレジスタ４４−１〜４４−ｎにおける転送データの受信は受信制御回路（図示せず）により行われるのは勿論である。
【００６８】
以上のように、この実施形態によれば伝送線路の遅延ばらつきによる伝送エラーを生じることなく、送信側のシフトレジスタに格納されたデータを受信側のシフトレジスタに確実に転送することができる。
【００６９】
＜第２の実施形態＞
図１４は第２の実施形態の全体構成を示すブロック図である。この実施形態において、データ受信回路では入力側と出力側に制御回路を持つ複数の受信側シフトレジスタがシリアルに接続され、さらにこれらをデータ送信回路側のシフトレジスタとシリアルに接続してデータの転送を行う。なお、この実施形態では最終段の受信側シフトレジスタの出力側には制御回路は無くてもよい。この実施形態では、第１の実施形態と同様に簡単のために４つの受信側シフトレジスタに５ビットずつ転送を行う例を考える。また、転送開始時には受信側のシフトレジスタはすべて“０”にリセットされるものとする。
【００７０】
まず回路構成を説明する。データ送信回路５１内には５ビット構成の４個のシフトレジスタ５２−１〜５２−４がシリアルに接続される。シフトレジスタ５２−１〜５２−４には図１の実施形態と同様に受信側シフトレジスタに送信されるべきデータがフューズによる不揮発性素子により生成ものとする。但し、図１の実施形態と異なり、ＩＤ番号データは用いられない。
【００７１】
データ送信回路５１内には更に送信制御回路５３が設けられ、その中には、転送管理回路として動作する２０ビットカウンタ５４が設けられ、さらにこのカウンタ５４からのキャリー信号出力を受け取るとともに１ビットのデータを２ビットの相補データＤＯ［０］，ＤＯ［１］に変換するデータ変換器５５が設けられる。データ変換器５５は図１の実施形態と同様に、データ受信回路６１からの受信確認信号ＡＣＫＩと転送許可信号ＸＯＫＩを受け取るとともにクロックＣＬＫを発生させてシフトレジスタ５２−１〜５２−４および２０ビットカウンタ５４に供給する。データ変換器５５は、２０ビットカウンタ５４が２０クロック計数したときに発生するキャリー信号をデータ転送完了信号ＸＤＯＮＥＯとして受け取ると信号ＤＯ［２］を発生するように構成されている。
【００７２】
データ受信回路６１は４個の５ビットシフトレジスタ６２−１〜６２−４と、これらのシフトレジスタ６２−１〜６２−４の入力側に接続された４個の入力制御回路６３−１〜６３−４と、シフトレジスタ６２−２〜６２−４の出力側に接続された３個の出力制御回路６４−２〜６４−４とより構成される。前述したように、データ送信回路５１からみて最も遠いシフトレジスタ６２−１の出力側には出力制御回路は接続されない。
【００７３】
データ送信回路５１からのデータを最初に受ける入力制御回路６３−４には、２ビットの相補データの入力端子ＤＩ３［０］、ＤＩ３［１］を送信制御回路５３から受けて元の１ビットデータに変換するデータ変換器６５−４と、このデータ変換器６５−４からの受信確認信号ＡＣＫ３と後段の入力制御回路６３−３からの受信確認信号ＡＣＫＩ ３との間の調停を行って内部クロックＣＬＫ３を発生させるアービトレータ６６−４と、この内部クロックＣＬＫ３と後段の入力制御回路６３−３からの転送許可信号ＸＯＫＩ ３との間の論理積を演算するＡＮＤ回路６７−４とが設けられる。この内部クロックＣＬＫ３はシフトレジスタ６２−４にデータシフトのために供給される。
【００７４】
この入力制御回路６３−４の出力側に接続されたシフトレジスタ６２−４には、１ビットのデータを再び２ビットの相補データＤＯ３［０］，ＤＯ３［１］に変換して入力制御回路６３−３の入力端子ＤＩ２［０］，ＤＩ２［１］に供給するデータ変換器６８−４が設けられる。
【００７５】
入力制御回路６３−３にも同様に、２ビットの相補データの入力端子ＤＩ２［０］、ＤＩ２［１］を送信制御回路６４−４から受けて元の１ビットデータに変換するデータ変換器６５−３と、このデータ変換器６５−３からの受信確認信号ＡＣＫ２と後段の入力制御回路６３−２からの受信確認信号ＡＣＫＩ ２との間の調停を行って内部クロックＣＬＫ２を発生させるアービトレータ６６−３と、この内部クロックＣＬＫ２と後段の入力制御回路６３−２からの転送許可信号ＸＯＫＩ ２との間の論理積を演算するＡＮＤ回路６７−３とが設けられる。この内部クロックＣＬＫ２はシフトレジスタ６２−３にデータシフトのために供給される。
【００７６】
以下同様に、入力制御回路６３−３の出力データはシフトレジスタ６２−３から出力制御回路６４−３を介して入力制御回路６３−２に供給され、入力制御回路６３−２の出力データはシフトレジスタ６２−２から出力制御回路６４−２を介して入力制御回路６３−１に供給され、入力制御回路６３−１の出力データはシフトレジスタ６２−１に供給される。
【００７７】
次に図１５のタイミングチャートを参照して先頭のシフトレジスタ５２−１に格納されている最初の５ビットデータ“１１００１”がシフトレジスタ６２−１に転送される場合について図１４の実施形態の回路動作を説明する。転送の開始時には、前記第１の実施形態と同様に、データ受信回路６１内の受信制御回路６３−１〜６３−４から出力されるすべての転送許可信号ＸＯＫＯ ｉが“１”になり、データ変換器５５に供給される転送許可信号ＸＯＫＩが“１”になる必要がある。
【００７８】
転送が開始されると、最初のデータ“１”がシフトレジスタ５２−１からデータ変換器５５に送られ、２ビット相補データＤＯ［０］、ＤＯ［１］に変換されてｔ１の時点で出力される。ここではデータは“１”なので、ＤＯ［１］が“１”になる。
【００７９】
これにより入力端子ＤＩ３［０］，ＤＩ３［１］からデータ変換器６５−４に２ビット相補データが供給され、１ビットのデータ“１”に変換されて出力端子Ｄａｔａ３に出力される。この端子Ｄａｔａ３に出力されたデータ“１”はシフトレジスタ６２−４内に１ビットづつ図中の左方向にシフトされることになるが、それにはアービトレータ６６−４からの受信確認信号ＡＣＫＯ ３をクロックとしてシフトレジスタ６２−４に供給されなければならない。そのためには前段の受信制御回路６３−３からの受信確認信号ＡＣＫＩ ３がアービトレータ６６−４に供給されなければならない。
【００８０】
一方、受信制御回路６３−３から受信確認信号ＡＣＫＯ ３の元になる信号ＡＣＫＯ ２が出力されるためには更にその前段の受信制御回路６３−２から受信確認信号ＡＣＫＯ １が出力されなければならない。この受信確認信号ＡＣＫ １は最終段の受信制御回路６３−１のアービトレータ６６−１からの出力ＡＣＫＯ ０に基づくものである。結局、データ変換回路６５−１に相補データが供給され、アービトレータ６６−１に信号ＡＣＫ０が供給され、はじめて信号ＡＣＫＯ ０が受信制御回路６３−１の内部クロックとしてシフトレジスタ６２−１に供給されることになる。
【００８１】
従って、内部クロックの発生順序は、受信制御回路６３−１が最初で、つぎに受信制御回路６３−２、次に６３−３、最後に６３−４となる。
【００８２】
受信制御回路６３−４の内部クロックＡＣＫＯ ３が発生されると、データ受信回路６１内のシフトレジスタ６２−４の先頭のレジスタに最初の“１”データがラッチされ、それ以外はすべて“０”である。したがって、図１５のｔ１の時点において端子ＤＯ３［０］、ＤＯ２［０］、ＤＯ１［０］における相補データが“１”となっている。
【００８３】
上記のようにして、これらの相補データを受けて各受信制御回路６３−４〜６３−１の各データ変換器６５−４〜６５−１からの受信確認信号ＡＣＫ３〜ＡＣＫ０が夫々“１”となり、アービトレータ（調停回路）６６−４の一方の入力端に入力され、他方の入力端に供給される次段の入力制御回路６３−３、６３−２，６３−１からの受信確認信号ＡＣＫＩ ３、ＡＣＫＩ ２、ＡＣＫＩ １が“１”になるのを待つ。ここで、最終段の入力制御回路６３−１の転送許可信号ＸＯＫＩ ０としてはたとえばＶＤＤ電源のような固定電源からの“１”信号が常時与えられるように構成されている。また、図５で説明したと同様に、受信確認信号ＡＣＫ０がアービトレータ６６−１の２つの入力端子に同時に供給される。
【００８４】
一方、受信確認信号ＡＣＫ３は更に出力制御回路６４−４の端子ＲＥＱ３に出力される。この受信確認信号ＡＣＫ３によって、端子ＤＩＮ３から入力されるシフトレジスタ６２−４の端のデータが、データ変換器６８−４により２ビット相補データに変換されて次段の受信側シフトレジスタ６２−３の入力制御回路６３−３に出力される。これを受けて、さらに次段の受信側シフトレジスタ６２−２でも同様の動作をし、その次段のシフトレジスタ６２−１にデータ“０”を出力する。この動作によって、最終段の受信側シフトレジスタ６２−１までデータが伝わると、データ変換器６５−１の出力信号ＡＣＫ０によってアービトレータ６６−１から“１”の受信確認信号ＡＣＫＯ ０が出力される。この信号ＡＣＫＯ ０は前段の入力制御回路６３−２に“１”の受信確認信号ＡＣＫＩ １として送られ、アービトレータ６６−２から“１”の受信確認信号ＡＣＫＯ １が生成される。この信号ＡＣＫＯ １は更に前段の入力制御回路６３−３に“１”の受信確認信号ＡＣＫＩ ２として送られ、アービトレータ６６−３から“１”の信号ＡＣＫＯ ２が初段の入力制御回路６３−４に信号ＡＣＫＩ ３として送られる。このようにして、それぞれの受信制御回路６３−１〜６３−４内ではＡＣＫＯ ｉをクロックとしてシフトが行われ、次々に受信確認信号ＡＣＫＩ ｉが“１”になり、最終的に信号ＡＣＫＯ ３が“１”になる。
【００８５】
この結果、初めて送信制御回路５３の受信確認信号ＡＣＫＩが“１”になって、ｔ２の時点で相補データＤＯ［１］が“０”に立ち下がる。次に、同様の経路でｔ３の時点で受信確認信号ＡＣＫＩが“０”になると、再び送信側のシフトレジスタ５２−１の２番目のレジスタに最初に格納されていたデータ“１”が出力される。
【００８６】
以下、同様にしてデータ送信回路５１の先頭のシフトレジスタ５２−１に格納されていた５ビットデータ“１１００１”がデータ受信回路６１の先頭のシフトレジスタ６２−４に転送される。この時、シフトレジスタ５２−１には、転送スタート時点でシフトレジスタ５２−２に格納されていた次の５ビットデータ“００１１０”(図１５参照)がシフトされて格納されていることになる。
【００８７】
ｔ４の時点で受信確認信号ＡＣＫＩが“０”になると、送信側のシフトレジスタ５２−１の先頭のレジスタからデータ“０”が出力され、受信制御回路６３−４における相補データＤＩ３［０］が“１”となる。この相補データＤＩ３［０］、ＤＩ３［１］が受信側のシフトレジスタ６２−４に送られると、その最終段レジスタのデータが次段の受信制御回路６３−３のデータ変換器６５−３からシフトレジスタ６２−３の先頭レジスタにＤａｔａ２として送り込まれる。すなわち、図１５に矢印で示したように、シフトレジスタ５２−１に格納されていた最初の５ビットのデータ“１１００１”がシフトレジスタ６２−４にシフトされた状態では、受信制御回路６３−４の最初の出力データＤａｔａ３は受信制御回路６３−３の出力データＤａｔａ２としてシフトレジスタ６２−３に出力されることになる。
【００８８】
以下、同様にしてデータ送信回路５１からは、受信確認信号ＡＣＫＩをクロック信号として内部のシフトレジスタ５２−１〜５２−４をシフトし、データ受信回路６１では、それぞれ受信確認信号ＡＣＫＯ ｉをクロック信号として内部のシフトレジスタ６２−１〜６２−４をシフトさせる。
【００８９】
また実施形態１の場合と同様に、データ送信回路５１では、クロック信号である受信確認信号ＡＣＫＩを２０カウンタ５４でカウントし、２０カウントが終われば全データ転送完了であるので、転送完了信号ＸＤＯＮＥ０が“１”になる。この転送完了信号ＸＤＯＮＥ０はシリアルにデータ受信回路６１内の受信制御回路６３−４〜６３−１内を転送され、データ受信回路６１側でもデータ転送が終了する。
【００９０】
さらに図１２に説明した例と同様にして、図１６に示すように、複数のメモリマクロを持つ構成でリダンダンシとトリミングの機能を有する半導体メモリにおいて、ヒューズ素子に保持しているリダンダンシのデータとトリミングのためのデータをヒューズボックス７２からそれぞれのメモリマクロ７１−１〜７１−５に転送する際に用いることができる。この場合、図１４のデータ送信回路５１のシフトレジスタ５２−１〜５２−４にヒューズボックス７２のシフトレジスタ７２−１のデータを格納し、データ受信回路６１のシフトレジスタ６２−１〜６２−４をそれぞれのメモリマクロ７１−１〜７１−５のシフトレジスタに設けるようにすればよい。
【００９１】
また、図１３に説明した例と同様に、例えばトリミングのためのデータは全てのメモリマクロで等しいデータを持つこともあり、この分のヒューズは１セットのみ保持し、制御回路でデータの出力を切り替えることによって転送することもできる。
【００９２】
このように受信側のシフトレジスタをシリアルに接続した場合にも伝送線路の遅延ばらつきによる伝送エラーを生じることなく複数のシフトレジスタに確実にデータ転送を行うことができる。
【００９３】
なお、この発明は上記実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【図面の簡単な説明】
【００９４】
【図１】この発明の第１の実施形態の全体構成を示すブロック図。
【図２】図１中の送信側のシフトレジスタへのデータ設定方法を示す図。
【図３】図２中のフリップフロップの詳細な回路図。
【図４】図３の動作説明のためのタイミングチャート。
【図５】図１中の受信制御回路の内部構成を示すブロック図。
【図６】図１の受信制御回路の内部構成を示すブロック図。
【図７】図６のアービトレータ（調停回路）の内部構成を示すブロック図と動作波形図。
【図８】図１の回路における転送許可信号の動作波形図。
【図９】図１の回路の全体動作を示す動作波形図。
【図１０】図９に続いて図１の回路の全体動作を示す動作波形図。
【図１１】図１の回路における転送完了信号の動作波形図。
【図１２】図１の実施形態をリダンダンシ回路を有する半導体メモリに適用した場合の構成を示すブロック図。
【図１３】トリミングのためのデータが全てのマクロで等しいデータである場合に図１の実施形態を適用した場合の構成を示すブロック図。
【図１４】この発明の第２の実施形態の全体構成を示すブロック図。
【図１５】図１４の回路の全体の動作を説明する為の動作波形図。
【図１６】図１４の実施形態をリダンダンシ回路を有する半導体メモリに適用した場合の構成を示すブロック図。
【符号の説明】
【００９５】
１１…データ送信回路、１２−１〜１２−４…送信側のシフトレジスタ、１３−１〜１３−４…ＩＤ番号データ用のシフトレジスタ、１４…送信制御回路、１５…データ変換器、１６−１〜１６‐３…カウンタ、１７…ＯＲ回路、２１−１〜２１−４…データ受信回路、２２−１〜２２−４…受信側のシフトレジスタ、２３−１〜２３−４…受信制御回路、２４−１〜２４‐４…データ変換器、２５−１〜２５−４・・・ＩＤ番号データ検出用の比較器、２６−１〜２６−４…アービトレータ、２７−１〜２７‐４…ＡＮＤ回路、ＡＣＫＩ…受信確認信号、ＸＯＫＩ…転送許可信号、ＸＤＯＮＥＯ…転送完了信号、ＤＯ［０］，ＤＯ［１］…相補データ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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