(57)【要約】【課題】  半導体装置における半導体チップの積層を容易に実現できる。【解決手段】  それぞれ２つのシリコンチップが、スルーホール１ｃ，２ｃ内に配置した導電性ペースト８を介して接続された表裏面の複数の電極を有するとともに、表面１ａ，２ａの複数の電極は、隣り合った複数の電極と連結配線１ｇ，２ｇを介して接続された電極を含んでおり、かつ連結配線１ｇ，２ｇにはこの連結配線１ｇ，２ｇを切断可能なヒューズ素子１ｋ，２ｋが接続され、さらに各シリコンチップが有する複数の信号用の配線１ｈ，２ｈにおいて、配線１ｈ，２ｈと接続する連結配線１ｇ，２ｇのヒューズ素子１ｋ，２ｋが切られて配線１ｈ，２ｈの経路が選択されていることにより、複数のシリコンチップを積層して実装する際に、重ねるシリコンチップの層ごとに接続を選択することができ、シリコンチップ（半導体チップ）の積層化を容易にすることができる。【選択図】  図９
2006165073.tif 000002
【特許請求の範囲】
【請求項１】
それぞれに貫通孔内に配置した導体部を介して電気的に接続された表裏面の複数の電極を有し、かつ表面の複数の電極は、隣り合った電極と連結配線を介して電気的に接続された電極を含んでおり、さらに前記連結配線には前記連結配線を電気的に切断可能なヒューズ素子が接続された第１シリコンチップと、
前記第１シリコンチップ上に積層され、それぞれに貫通孔内に配置した導体部を介して電気的に接続された表裏面の複数の電極を有し、かつ表面の複数の電極は、隣り合った電極と連結配線を介して電気的に接続された電極を含んでおり、さらに前記連結配線には前記連結配線を電気的に切断可能なヒューズ素子が接続された第２シリコンチップと、
前記第１シリコンチップと電気的に接続する配線基板と、
前記配線基板に設けられた複数の外部端子とを有し、
前記第１または第２シリコンチップに形成された複数の信号用の配線のうち、少なくとも１つの配線において、前記配線と接続する前記連結配線の前記ヒューズ素子が電気的に切られて前記配線の経路が選択されていることを特徴とする半導体装置。
【請求項２】
（ａ）それぞれに貫通孔内に配置した導体部を介して電気的に接続された表裏面の複数の電極を有し、かつ表面の複数の電極は、隣り合った電極と連結配線を介して電気的に接続された電極を含んでおり、さらに前記連結配線には前記連結配線を電気的に切断可能なヒューズ素子が接続され、かつ複数の信号用の配線のうち、少なくとも１つの配線において、前記配線と接続する前記連結配線の前記ヒューズ素子が電気的に切られて前記配線の経路が選択された第１および第２シリコンチップを準備する工程と、
（ｂ）前記第１シリコンチップを配線基板上に電気的に接続して実装する工程と、
（ｃ）前記第１シリコンチップ上に前記第２シリコンチップを電気的に接続して積層する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）それぞれに貫通孔内に配置した導体部を介して電気的に接続された表裏面の複数の電極を有し、かつ表面の複数の電極は、隣り合った電極と連結配線を介して電気的に接続された電極を含んでおり、さらに複数の信号用の配線のうち、少なくとも１つの配線において、前記配線と接続する前記連結配線がレーザによって電気的に切断されて前記配線の経路が選択された第１および第２シリコンチップを準備する工程と、
（ｂ）前記第１シリコンチップを配線基板上に電気的に接続して実装する工程と、
（ｃ）前記第１シリコンチップ上に前記第２シリコンチップを電気的に接続して積層する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）それぞれに貫通孔内に配置した導体部を介して電気的に接続された表裏面の複数の電極を有し、かつ表面の複数の電極は、隣り合った電極と連結配線を介して電気的に接続された電極を含んでおり、さらに前記連結配線には前記連結配線を電気的に切断可能なヒューズ素子が接続された第１および第２シリコンチップを準備する工程と、
（ｂ）前記第１または第２シリコンチップに形成された複数の信号用の配線のうち、少なくとも１つの配線において、前記配線と接続する前記連結配線の前記ヒューズ素子を電気的に切って前記配線の経路を選択する工程と、
（ｃ）配線基板上に前記第１シリコンチップを電気的に接続して実装する工程と、
（ｄ）前記第１シリコンチップ上に前記第２シリコンチップを電気的に接続して積層する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）それぞれに貫通孔内に配置した導体部を介して電気的に接続された表裏面の複数の電極を有し、かつ表面の複数の電極は、隣り合った電極と連結配線を介して電気的に接続された電極を含んでおり、さらに前記連結配線には前記連結配線を電気的に切断可能なヒューズ素子が接続された複数のシリコンチップを準備する工程と、
（ｂ）前記複数のシリコンチップそれぞれに形成された複数の信号用の配線のうち、少なくとも１つの配線において、前記配線と接続する前記連結配線の前記ヒューズ素子を電気的に切って前記配線の経路を選択する工程と、
（ｃ）配線基板上に前記複数のシリコンチップのうちのいずれか１つをバンプ電極を介して電気的に接続して実装した後、前記配線基板と接続したシリコンチップ上に、他の複数のシリコンチップをそれぞれ層ごとにバンプ電極を介して電気的に接続して積層する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造技術に関し、特に、チップ積層による高密度実装技術に適用して有効な技術に関する。
【背景技術】
【０００２】
各半導体チップの側壁に溝をそれぞれ形成し、各溝には、絶縁膜をそれぞれ介し、電極パッドに接続された導電膜をそれぞれ形成し、各半導体チップの溝にワイヤボンドを行うことにより、インターポーザ基板のランドおよび各導電膜をワイヤでそれぞれ接続する（例えば、特許文献１参照）。
【特許文献１】特開２００４−２８１８１９号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
シリコン基板（半導体ウエハまたは半導体チップ）の表面電極に貫通孔を形成し、貫通孔内にメッキや導電性樹脂などを配置させて表面電極と裏面電極を電気的に接続して、シリコンチップ自体をインターポーザとして使用するシリコンインターポーザと呼ばれる技術が検討されている。
【０００４】
すなわち、前記シリコンインターポーザでは、チップの表裏面に電極を設け、この表裏面の電極間を電気的に接続することでシリコンチップの積層化を可能にしている。
【０００５】
本発明者は、前記シリコンインターポーザの積層について検討した結果、以下のような問題点を見出した。
【０００６】
例えば、ＤＲＡＭ（Dynamic Random Access Memory) などの同じメモリチップを複数個積層することで大容量のメモリ化を行う場合、ボンディングパッドに貫通孔を用いた接続部を表裏面に設けると、電源などの共通部は上下チップ間の同じ位置の接続部で接続可能であるが、信号用パッドのようにチップごとに分けたいパッド間での接続は容易ではない。
【０００７】
この場合、積層するチップごとに取り出したい信号のパッド位置を変えて対応すると、配線の引き回しの面からも、さらに半導体ウエハの製造の面からもコストが高くなることが問題である。
【０００８】
本発明の目的は、半導体チップの積層を容易に実現することができる技術を提供することにある。
【０００９】
また、本発明の他の目的は、低コスト化を図ることができる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
すなわち、本発明は、それぞれに貫通孔内に配置した導体部を介して電気的に接続された表裏面の複数の電極を有し、かつ表面の複数の電極は、隣り合った電極と連結配線を介して電気的に接続された電極を含んでおり、さらに前記連結配線には前記連結配線を電気的に切断可能なヒューズ素子が接続された第１シリコンチップと、前記第１シリコンチップ上に積層され、それぞれに貫通孔内に配置した導体部を介して電気的に接続された表裏面の複数の電極を有し、かつ表面の複数の電極は、隣り合った電極と連結配線を介して電気的に接続された電極を含んでおり、さらに前記連結配線には前記連結配線を電気的に切断可能なヒューズ素子が接続された第２シリコンチップと、前記第１シリコンチップと電気的に接続する配線基板と、前記配線基板に設けられた複数の外部端子とを有し、前記第１または第２シリコンチップに形成された複数の信号用の配線のうち、少なくとも１つの配線において、前記配線と接続する前記連結配線の前記ヒューズ素子が電気的に切られて前記配線の経路が選択されているものである。
【００１３】
さらに、本発明は、それぞれに貫通孔内に配置した導体部を介して電気的に接続された表裏面の複数の電極を有し、かつ表面の複数の電極は、隣り合った電極と連結配線を介して電気的に接続された電極を含んでおり、さらに前記連結配線には前記連結配線を電気的に切断可能なヒューズ素子が接続され、かつ複数の信号用の配線のうち、少なくとも１つの配線において、前記配線と接続する前記連結配線の前記ヒューズ素子が電気的に切られて前記配線の経路が選択された第１および第２シリコンチップを準備する工程と、前記第１シリコンチップを配線基板上に電気的に接続して実装する工程と、前記第１シリコンチップ上に前記第２シリコンチップを電気的に接続して積層する工程とを有するものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１５】
複数のシリコンチップそれぞれが、それぞれに貫通孔内に配置した導体部を介して電気的に接続された表裏面の複数の電極を有するとともに、表面の複数の電極は、隣り合った電極と連結配線を介して電気的に接続された電極を含んでおり、かつ前記連結配線にはこの連結配線を切断可能なヒューズ素子が接続され、さらにシリコンチップが有する複数の信号用の配線のうち、少なくとも１つの配線において、前記配線と接続する連結配線のヒューズ素子が切られて前記配線の経路が選択されていることにより、複数のシリコンチップを積層して実装する際に、重ねるシリコンチップの層ごとに接続をチップ個片化後に選択することができ、シリコンチップの積層化を容易にすることができる。
【発明を実施するための最良の形態】
【００１６】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１８】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態）
図１は本発明の実施の形態の半導体装置に組み込まれるシリコンインターポーザの構造の一例を示す平面図、図２は図１に示すＡ部を拡大して示す部分拡大平面図、図３は図１に示すシリコンインターポーザの構造の一例を示す断面図、図４は図３に示すシリコンインターポーザにバンプ電極を取り付けた構造の一例を示す断面図、図５は図４に示すシリコンインターポーザを積層した構造の一例を示す断面図、図６は本発明の実施の形態の半導体装置の構造の一例を示す断面図、図７は図８に示すシリコンインターポーザの表面の電極の構造の一例を示す拡大部分平面図、図８は図４に示すシリコンインターポーザの詳細構造の一例を示す拡大部分断面図、図９は図８に示すインターポーザを２段に積層した構造の組立手順の一例を示す拡大部分断面図、図１０は図１１に示す４段に積層したシリコンインターポーザの表面の電極の構造の一例を示す拡大部分平面図、図１１は図８に示すインターポーザを４段に積層した構造の一例を示す拡大部分断面図、図１２および図１３はそれぞれ本発明の実施の形態の半導体装置に組み込まれるシリコンインターポーザの表面の電極の構造の変形例を示す拡大部分平面図、図１４は図１５に示す変形例のシリコンインターポーザの表面の電極の構造を示す拡大部分平面図、図１５および図１６はそれぞれ本発明の実施の形態の半導体装置に組み込まれるシリコンインターポーザの構造の変形例を示す拡大部分断面図、図１７および図１８はそれぞれ本発明の実施の形態の半導体装置に組み込まれるシリコンインターポーザの構造の変形例を示す部分断面図および拡大部分断面図である。
【００２１】
本実施の形態の半導体装置は、シリコン基板に複数の貫通孔を形成して、前記貫通孔内にメッキ膜や導電性樹脂などを配置して表裏両面の電極を接続する配線部を複数形成し、このように形成されたシリコンチップ自体をインターポーザ（シリコンインターポーザともいう）として複数積層した構造のものである。
【００２２】
図１〜図３は、前記シリコンインターポーザの一例である第１シリコンチップ１の構造を示したものである。第１シリコンチップ１は、スルーホール（貫通孔）１ｃ内に配置した導体部である導電性ペースト８を介して電気的に接続された複数の電極を表面（主面）１ａおよび裏面１ｂに有している。前記複数の電極のうち、表面１ａの複数の電極は、図２に示すように、隣り合った複数の電極と連結配線１ｇを介して電気的に接続された電極である積層用パッド１ｅを含んでいる。なお、表面１ａの複数の電極としては、積層用パッド１ｅ以外に、配線１ｈを介してＩ／Ｏバッファなどと接続される電極である図７に示すような主パッド１ｊも含んでいる。
【００２３】
例えば、図７および図８は、第１シリコンチップ１において、その表面１ａの積層用パッド１ｅの両側に連結配線１ｇを介して信号用の主パッド１ｊが接続されている構造の主要部を示している。ここでは、主パッド１ｊは、配線１ｈを介してＩ／Ｏバッファと接続されている。
【００２４】
また、本実施の形態の半導体装置に組み込まれるシリコンインターポーザ（第１シリコンチップ１）には、その連結配線１ｇに、この連結配線１ｇを電気的に切断可能な切断手段として図８に示すようなヒューズ素子１ｋが接続されている。すなわち、積層用パッド１ｅ間、もしくは積層用パッド１ｅと主パッド１ｊとを接続する連結配線１ｇに、この連結配線１ｇを電気的に切断可能な切断手段としてヒューズ素子１ｋが接続されている。
【００２５】
さらに、第１シリコンチップ１の裏面１ｂには、スルーホール１ｃ内の導電性ペースト８を介して表面１ａの積層用パッド１ｅと電気的に接続された複数のメタル電極１ｆが形成されている。なお、スルーホール１ｃの内壁には絶縁膜としてＳｉＯ2 膜１ｄが形成され、ＳｉＯ2 膜１ｄによって囲まれた孔部に導電性ペースト８が埋め込まれている。
【００２６】
また、第１シリコンチップ１の表面１ａは、主パッド１ｊや積層用パッド１ｅを除いてパッシベーション膜などと呼ばれる保護膜１ｉで覆われている。
【００２７】
なお、導電性ペースト８が埋め込まれたスルーホール１ｃや、連結配線１ｇと接続するヒューズ素子１ｋ、さらに積層用パッド１ｅおよびメタル電極１ｆは、配線１ｈ、連結配線１ｇ、主パッド１ｊおよび保護膜１ｉと同様に、シリコン基板である半導体ウエハでの配線形成工程すなわち前工程プロセスにおいて形成されるものである。
【００２８】
本実施の形態の半導体装置は、このようにして形成されたシリコンインターポーザを積層したものであり、ここでは、その一例として、図６に示すＢＧＡ（Ball Grid Array)１３を取り上げて説明する。
【００２９】
図６に示すＢＧＡ１３は、それぞれシリコンインターポーザである第１シリコンチップ１、第２シリコンチップ２、第３シリコンチップ３および第４シリコンチップ４を、配線基板であるパッケージ基板５の表面５ａ上に積層したものである。
【００３０】
すなわち、パッケージ基板５の表面５ａ上に、図４に示す半田バンプ（バンプ電極）６を介して電気的に接続された第１シリコンチップ１と、第１シリコンチップ１上に半田バンプ６を介して電気的に接続された第２シリコンチップ２と、第２シリコンチップ２上に半田バンプ６を介して電気的に接続された第３シリコンチップ３と、第３シリコンチップ３上に半田バンプ６を介して電気的に接続された第４シリコンチップ４を有している。
【００３１】
さらに、図５に示すように、パッケージ基板５の裏面５ｂには、半田などからなる複数の外部端子であるボール電極７が、例えば、格子状に配列されて取り付けられている。パッケージ基板５には、各シリコンチップからの信号を格子状に配列された外部端子である複数のボール電極７に伝達するための配線部が形成されている。パッケージ基板５は、エポキシ基板などの樹脂基板であっても良いし、あるいはフレキシブル配線基板などであっても良い。または、シリコン基板などであっても良い。
【００３２】
なお、ＢＧＡ１３では、第１シリコンチップ１に形成された複数の信号用の配線１ｈのうち、その何れかの配線１ｈにおいて、この配線１ｈと接続する連結配線１ｇのヒューズ素子１ｋが、図９に示すように電気的に切られて配線１ｈの経路が選択されている。第２シリコンチップ２、第３シリコンチップ３および第４シリコンチップ４についても同様である。
【００３３】
このようにヒューズ素子１ｋを電気的に切断するのは、半導体ウエハでの前工程の製造プロセス終了後、ダイシングによって半導体チップへの個片化が行われた後で、かつＢＧＡ１３の組立を開始するまでの間に行われることが好ましい。
【００３４】
これにより、ＢＧＡ１３では、各シリコンチップにおいて、予めヒューズ素子１ｋを選択的に切断することにより、各設計仕様に応じて積層用パッド１ｅと接続された所望箇所の連結配線１ｇを切断して積層用パッド１ｅに接続する配線１ｈの経路を選択し終えた状態のそれぞれのシリコンチップの積層を行うため、チップの積層化を容易にすることができる。
【００３５】
なお、パッケージ基板５の表面５ａ上において、図６に示すように、各シリコンチップは、封止体１０によって樹脂封止されている。封止体１０は、例えば、エポキシ樹脂などの封止用樹脂からなる。
【００３６】
また、ＢＧＡ１３に搭載されるシリコンチップ（シリコンインターポーザ）の大きさは、主面（表面１ａ）の一辺が、例えば、２〜５ｍｍ程度の四角形のものであり、さらに、積層用パッド１ｅや主パッド１ｊなどのパッドサイズは、その一辺が、例えば、１１０〜１３０μｍ程度の四角形のものであり、また、半田バンプ６などのバンプ電極は、その直径が、例えば、数１０〜１００μｍ程度のものであるが、これらの部材の大きさは、ここに述べた数値に限定されるものではない。
【００３７】
次に、本実施の形態の半導体装置（ＢＧＡ１３）の製造方法について説明する。
【００３８】
ここでは、図９に示すように、シリコンインターポーザであるシリコンチップを２段に積層する場合について説明する。
【００３９】
まず、シリコンインターポーザである第１シリコンチップ１および第２シリコンチップ２を準備する。第１シリコンチップ１および第２シリコンチップ２は、同一のチップであってもよいし、あるいは、異種チップであってもよい。ただし、第１シリコンチップ１および第２シリコンチップ２のそれぞれの連結配線１ｇ，２ｇには、予めヒューズ素子１ｋ，２ｋが接続されている。
【００４０】
その後、第１シリコンチップ１および第２シリコンチップ２それぞれにおいて、それぞれのシリコンチップに形成された複数の信号用の配線１ｈ，２ｈに対して、それぞれ配線１ｈ，２ｈと接続する連結配線１ｇ，２ｇのヒューズ素子１ｋ，２ｋを、設計仕様に応じて電気的に切って配線１ｈ，２ｈの経路を選択して決定する。
【００４１】
なお、第２シリコンチップ２は、第１シリコンチップ１と同様の構造を有している。すなわち、第２シリコンチップ２は、スルーホール（貫通孔）２ｃ内に配置した導体部である導電性ペースト８を介して電気的に接続された複数の電極を表面（主面）２ａおよび裏面２ｂに有している。さらに、前記複数の電極のうち、表面２ａの複数の電極は、隣り合った複数の電極と連結配線２ｇを介して電気的に接続された電極である積層用パッド２ｅを含んでいる。なお、表面２ａの複数の電極としては、積層用パッド２ｅ以外に、配線２ｈを介してＩ／Ｏバッファなどと接続される電極である主パッド２ｊも含んでいる。
【００４２】
また、第２シリコンチップ２の裏面２ｂには、スルーホール２ｃ内の導電性ペースト８を介して表面２ａの積層用パッド２ｅと電気的に接続された複数のメタル電極２ｆが形成されている。さらに、スルーホール２ｃの内壁には絶縁膜としてＳｉＯ2 膜２ｄが形成され、ＳｉＯ2 膜２ｄによって囲まれた孔部に導電性ペースト８が埋め込まれている。また、第２シリコンチップ２の表面２ａは、主パッド２ｊや積層用パッド２ｅを除いてパッシベーション膜などと呼ばれる保護膜２ｉで覆われている。
【００４３】
なお、連結配線１ｇ，２ｇを電気的に切断する手段としては、ヒューズ素子１ｋ，２ｋを用いずに、レーザなどによって切断してもよい。その場合、予め連結配線１ｇ，２ｇにヒューズ素子１ｋ，２ｋを接続しておく必要はない。
【００４４】
また、予め、設計仕様に応じてヒューズ素子１ｋ，２ｋが電気的に切断されて配線１ｈ，２ｈの経路が選択されている第１シリコンチップ１および第２シリコンチップ２を準備し、この第１シリコンチップ１および第２シリコンチップ２を用いてＢＧＡ１３の組み立てを開始してもよい。
【００４５】
その後、第１シリコンチップ１の裏面１ｂのメタル電極１ｆおよび第２シリコンチップ２の裏面２ｂのメタル電極２ｆに、それぞれバンプ電極である半田バンプ６を取り付ける。
【００４６】
その後、パッケージ基板５の表面５ａ上にアンダーフィル９用の樹脂材を塗布し、そこに第１シリコンチップ１を配置して加熱処理してパッケージ基板５と第１シリコンチップ１とを半田バンプ６を介して電気的に接続する。
【００４７】
その後、第１シリコンチップ１上にアンダーフィル９用の樹脂材を塗布し、そこに第２シリコンチップ２を配置して加熱処理して第１シリコンチップ１と第２シリコンチップ２とを半田バンプ６を介して電気的に接続する。
【００４８】
すなわち、第１シリコンチップ１上に第２シリコンチップ２を半田バンプ６を介して電気的に接続して積層する。
【００４９】
その後、パッケージ基板５の裏面５ｂに複数の外部端子であるボール電極７を取り付けてＢＧＡ１３の組み立て完了となる。
【００５０】
なお、所望のＩ／Ｏバッファと外部端子であるボール電極７との最終的な信号の伝達の経路は、信号Ｔに示す矢印の経路となる。
【００５１】
次に、図１０および図１１は、４つのシリコンインターポーザであるシリコンチップ（第１シリコンチップ１、第２シリコンチップ２、第３シリコンチップ３および第４シリコンチップ４）を積層した場合のＢＧＡ１４の構造を示すものである。
【００５２】
図１０は、最上層の第４シリコンチップ４の表面４ａの積層用パッド４ｅの連結配線４ｇによる接続状態を示すものである。それぞれの積層用パッド４ｅには、それぞれ導電性ペースト８が埋め込まれたスルーホール４ｃが形成されている。さらに、各積層用パッド４ｅの裏面４ｂ側には積層用パッド４ｅと電気的に接続されたメタル電極４ｆが形成されている。
【００５３】
図１１に示すＢＧＡ１４では、入力信号Ａが出力信号Ａと対応しており、それぞれ入力信号Ｂが出力信号Ｂと、入力信号Ｃが出力信号Ｃと、入力信号Ｄが出力信号Ｄと対応している。各入力信号は、それぞれＩ／Ｏバッファと接続されている。
【００５４】
ＢＧＡ１４においても、設計仕様に応じてそれぞれの所望の連結配線１ｇ，２ｇ，３ｇが切断されて信号用配線が選択されている。
【００５５】
また、各シリコンチップの層間での電気的な接続の有無は、層間にバンプ電極である半田バンプ６を配置するか否かで選択されている。すなわち、シリコンチップの所定の電極において、層間での電気的な接続を行わない場合には、相互の電極間にアンダーフィル９の樹脂のみが埋め込まれた状態となっており、これにより、相互の電極間を絶縁することができる。
【００５６】
次に、図１２および図１３は、それぞれパッドの接続状態の変形例を示すものであり、図１２に示すように積層用パッド１ｅの周囲に３つの主パッド１ｊをそれぞれ連結配線１ｇを介して接続してもよいし、また、図１３に示すように積層用パッド１ｅの周囲に４つの主パッド１ｊをそれぞれ連結配線１ｇを介して接続してもよい。すなわち、１つの積層用パッド１ｅに接続する主パッド１ｊの数は何個であってもよい。
【００５７】
また、図１４および図１５に示す変形例は、元々予め接続されていなかった積層用パッド１ｅ同士を、後から隣接する積層用パッド１ｅ上に板状導体部材１５を配置し、プローブ１１で印加して両パッドを接続するものである。
【００５８】
また、図１６に示す変形例は、一度切断した連結配線１ｇを修復して再度接続するものであり、一度切断してしまった積層用パッド１ｅ同士を、同様に積層用パッド１ｅ上に板状導体部材１５を配置してプローブ１１を印加することにより、両パッドを修復により接続することができる。
【００５９】
また、図１７に示す変形例は、スルーホール１ｃ内に導電性ペースト８を埋め込むのではなく、スルーホール１ｃの内壁のＳｉＯ2 膜１ｄ上に金属膜１ｍを成膜して図８に示すような積層用パッド１ｅとメタル電極１ｆとを接続するものである。
【００６０】
その際、図１８に示すように、表裏を電気的に接続したくないスルーホール１ｃに対してだけ、パッド上にマスク１２を配置してフォトリソグラフィの処理を行うことにより、図１７に示すような金属膜１ｍの形成を阻止して、表裏の電気的な接続を行わないスルーホール１ｃを形成することも可能である。
【００６１】
また、図８に示す構造のような場合に、スルーホール１ｃ内に埋め込む導電性ペースト８としては、例えば、エポキシ樹脂系のペースト材を用いてもよいし、あるいは、Ａｇフィラー系のペースト材などを用いてもよい。導電性ペースト８として、Ａｇフィラー系のペースト材を採用することにより、導電性ペースト８の熱伝導率を高めることができるため、接続部で発生する熱を拡散して放熱性を高めることができる。
【００６２】
本実施の形態の半導体装置およびその製造方法によれば、複数のシリコンチップ（シリコンインターポーザ）それぞれが、スルーホール１ｃ内に配置した導電性ペースト８を介して電気的に接続された表裏面の複数の電極を有するとともに、前記表面の複数の電極は、隣り合った複数の電極と連結配線１ｇを介して電気的に接続された電極を含んでおり、かつ前記連結配線１ｇにはこの連結配線１ｇを切断可能なヒューズ素子１ｋが接続され、さらにシリコンチップが有する複数の信号用の配線１ｈにおいて、配線１ｈと接続する連結配線１ｇのヒューズ素子１ｋが切られて配線１ｈの経路が選択されていることにより、複数のシリコンチップを積層して実装する際に、重ねるシリコンチップの層ごとに接続をチップ個片化後に選択することができ、シリコンチップ（半導体チップ）の積層化を容易にすることができる。
【００６３】
したがって、積層するシリコンチップをウエハ製造工程で分ける必要が無く、容易にチップ積層が実現可能になる。
【００６４】
その結果、ＢＧＡ１３やＢＧＡ１４などの半導体装置の信頼度を高めることができるとともに、前記半導体装置の低コスト化を図ることができる。
【００６５】
また、前記半導体装置における高密度実装が可能となり、携帯用電子機器などへの適用を容易にすることができる。
【００６６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６７】
例えば、前記実施の形態では、シリコンインターポーザであるシリコンチップの積層数が２層の場合と４層の場合を説明したが、シリコンチップの積層数は複数であれば、何層であってもよい。
【産業上の利用可能性】
【００６８】
本発明は、電子装置および半導体製造方法に好適である。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施の形態の半導体装置に組み込まれるシリコンインターポーザの構造の一例を示す平面図である。
【図２】図１に示すＡ部を拡大して示す部分拡大平面図である。
【図３】図１に示すシリコンインターポーザの構造の一例を示す断面図である。
【図４】図３に示すシリコンインターポーザにバンプ電極を取り付けた構造の一例を示す断面図である。
【図５】図４に示すシリコンインターポーザを積層した構造の一例を示す断面図である。
【図６】本発明の実施の形態の半導体装置の構造の一例を示す断面図である。
【図７】図８に示すシリコンインターポーザの表面の電極の構造の一例を示す拡大部分平面図である。
【図８】図４に示すシリコンインターポーザの詳細構造の一例を示す拡大部分断面図である。
【図９】図８に示すインターポーザを２段に積層した構造の組立手順の一例を示す拡大部分断面図である。
【図１０】図１１に示す４段に積層したシリコンインターポーザの表面の電極の構造の一例を示す拡大部分平面図である。
【図１１】図８に示すインターポーザを４段に積層した構造の一例を示す拡大部分断面図である。
【図１２】本発明の実施の形態の半導体装置に組み込まれるシリコンインターポーザの表面の電極の構造の変形例を示す拡大部分平面図である。
【図１３】本発明の実施の形態の半導体装置に組み込まれるシリコンインターポーザの表面の電極の構造の変形例を示す拡大部分平面図である。
【図１４】図１５に示す変形例のシリコンインターポーザの表面の電極の構造を示す拡大部分平面図である。
【図１５】本発明の実施の形態の半導体装置に組み込まれるシリコンインターポーザの構造の変形例を示す拡大部分断面図である。
【図１６】本発明の実施の形態の半導体装置に組み込まれるシリコンインターポーザの構造の変形例を示す拡大部分断面図である。
【図１７】本発明の実施の形態の半導体装置に組み込まれるシリコンインターポーザの構造の変形例を示す部分断面図および拡大部分断面図である。
【図１８】本発明の実施の形態の半導体装置に組み込まれるシリコンインターポーザの構造の変形例を示す部分断面図および拡大部分断面図である。
【符号の説明】
【００７０】
１  第１シリコンチップ
１ａ  表面
１ｂ  裏面
１ｃ  スルーホール（貫通孔）
１ｄ  ＳｉＯ2 膜
１ｅ  積層用パッド（電極）
１ｆ  メタル電極
１ｇ  連結配線
１ｈ  配線
１ｉ  保護膜
１ｊ  主パッド
１ｋ  ヒューズ素子
１ｍ  金属膜
２  第２シリコンチップ
２ａ  表面
２ｂ  裏面
２ｃ  スルーホール（貫通孔）
２ｄ  ＳｉＯ2 膜
２ｅ  積層用パッド（電極）
２ｆ  メタル電極
２ｇ  連結配線
２ｈ  配線
２ｉ  保護膜
２ｊ  主パッド
２ｋ  ヒューズ素子
３  第３シリコンチップ
３ｇ  連結配線
４  第４シリコンチップ
４ａ  表面
４ｂ  裏面
４ｃ  スルーホール（貫通孔）
４ｅ  積層用パッド（電極）
４ｆ  メタル電極
４ｇ  連結配線
５  パッケージ基板（配線基板）
５ａ  表面
５ｂ  裏面
６  半田バンプ（バンプ電極）
７  ボール電極（外部端子）
８  導電性ペースト（導体部）
９  アンダーフィル
１０  封止体
１１  プローブ
１２  マスク
１３，１４  ＢＧＡ（半導体装置）
１５  板状導体部材
【図１】
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【図２】
2006165073.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図９】
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【図１１】
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