(57)【要約】【課題】  本発明は、微小共振器を用いて、高周波化で、高ＳＮ比化、高いパワー化を可能にした共振トランジスタ、より具体的にはビーム型共振バルクトランジスタ及びビーム型共振薄膜トランジスタを提供するものである。【解決手段】  本発明の共振トランジスタ１は、ドレイン領域４とソース領域２とチャネル領域３を有すると共に、前記チャネル領域３上に空間１６を介して対向するゲート振動子５を有し、前記ゲート振動子５の共振によって前記ドレイン領域４に流れるドレイン電流が交流変化することを特徴とする。【選択図】        図１
2006108378.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン領域とソース領域とチャネル領域を有すると共に、前記チャネル領域上に空間を介して対向するゲート振動子を有し、
前記ゲート振動子の共振によって前記ドレイン領域に流れるドレイン電流が交流変化する
ことを特徴とする共振トランジスタ。
【請求項２】
半導体基板に前記ドレイン領域と前記ソース領域と前記チャネル領域が形成され、
前記チャネル領域上に空間を介して対向するゲート振動子が形成されている
ことを特徴とする請求項１記載の共振トランジスタ。
【請求項３】
基板上に前記ドレイン領域と前記ソース領域と前記チャネル領域が形成された薄膜半導体層を有し、
前記チャネル領域上に空間を介して対向するゲート振動子が形成されている
ことを特徴とする請求項１記載の共振トランジスタ。
【請求項４】
前記ゲート振動子に一定のゲート電圧を印加すると同時に信号を入力する
ことを特徴とする請求項１記載の共振トランジスタ。
【請求項５】
前記ゲート振動子に空間を介して対向する信号入力電極が前記基板側に形成され、
前記ゲート振動子に一定のゲート電圧を印加し、
前記信号入力電極に入力する信号によって前記ゲート振動子を共振させる
ことを特徴とする請求項１記載の共振トランジスタ。
【請求項６】
前記ゲート振動子の振動モードが２次以上の高次モードである
ことを特徴とする請求項５記載の共振トランジスタ。
【請求項７】
送信信号及び／又は受信信号の帯域制限を行うフィルタを備えた通信装置において、
前記フィルタとして、ドレイン領域とソース領域とチャネル領域を有すると共に、前記チャネル領域上に空間を介して対向するゲート振動子を有し、前記ゲート振動子の共振によって前記ドレイン領域に流れるドレイン電流が交流変化するように構成された共振トランジスタが用いられている
ことを特徴とする通信装置。
【請求項８】
前記フィルタに用いる共振トランジスタは、半導体基板に前記ドレイン領域と前記ソース領域と前記チャネル領域が形成され、前記チャネル領域上に空間を介して対向するゲート振動子が形成されている
ことを特徴とする請求項７記載の通信装置。
【請求項９】
前記フィルタに用いる共振トランジスタは、基板上に前記ドレイン領域と前記ソース領域と前記チャネル領域が形成された薄膜半導体層を有し、前記チャネル領域上に空間を介して対向するゲート振動子が形成されている
ことを特徴とする請求項７記載の通信装置。
【請求項１０】
前記フィルタに用いる共振トランジスタは、前記ゲート振動子に一定のゲート電圧を印加すると同時に信号を入力するように構成されている
ことを特徴とする請求項７記載の通信装置。
【請求項１１】
前記フィルタに用いる共振トランジスタは、前記ゲート振動子に空間を介して対向する信号入力電極が前記基板側に形成され、前記ゲート振動子に一定のゲート電圧を印加し、前記信号入力電極に入力する信号によって前記ゲート振動子を共振させるように構成されている
ことを特徴とする請求項７記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタのゲート部を微小振動子で形成する共振トランジスタ、及びそれを用いる通信装置に関する。
【背景技術】
【０００２】
近年、マイクロマシン（ＭＥＭＳ：Micro  Electro  Mechanical  Systems、超小型電気的・機械的複合体）素子、及びＭＥＭＳ素子を組み込んだ小型機器が、注目されている。ＭＥＭＳ素子の基本的な特徴は、機械的構造として構成されている駆動体が素子の一部に組み込まれていることであって、駆動体の駆動は、電極間のクローン力などを応用して電気的に行われる。
【０００３】
半導体プロセス技術を用いて形成された微小振動素子は、デバイスの占有面積が小さいこと、高いＱ値を実現できること、他の半導体デバイスとの集積が可能なこと、という特長により、無線通信デバイスの中でも中間周波数（ＩＦ）フィルタ、高周波（ＲＦ）フィルタとしての利用がミシガン大学を始めとする研究機関から提案されている（非特許文献１参照）。
【０００４】
図１７は、非特許文献１に記載されたフィルタを構成する微小振動素子、即ちビーム型の振動素子の概略を示す。この振動素子１０１は、半導体基板１０２上に絶縁膜１０３を介して例えば多結晶シリコンによる入力側配線層１０４と出力電極１０５が形成され、この出力電極１０５に対向して空間１０６を挟んで例えば多結晶シリコンによる振動可能なビーム、所謂ビーム型の振動電極１０７が形成されて成る。例えば振動電極１０７は、ポリシリコンで形成される。振動電極１０７は、両端のアンカー部（支持部）１０８〔１０８Ａ，１０８Ｂ〕にて支持されるように、出力電極１０５をブリッジ状に跨いで入力側配線層１０４に接続される。振動電極１０７は入力電極となる。入力側配線層１０４の端部には、例えば金（Ａｕ）膜１０９が形成される。この振動素子１０１では、入力側配線層１０４の金（Ａｕ）膜１０９より入力端子ｔ１、出力電極１０５より出力端子ｔ２が導出される。
【０００５】
この微小振動素子１０１は、振動電極１０７と接地間にＤＣバイアス電圧Ｖ１が印加された状態で、入力端子ｔ１を通じて振動電極１０７に高周波信号Ｓ１が供給される。すなわち、入力端子ｔ１からＤＣバイアス電圧Ｖ１と高周波信号Ｓ１が重畳された入力信号が供給される。目的周波数の高周波信号Ｓ１が入力されると、長さＬで決まる固有振動数を有する振動電極１０７が、出力電極１０５と振動電極１０７間に生じる静電力で振動する。この振動によって、出力電極１０５と振動電極１０７との間の容量の時間変化とＤＣバイアス電圧に応じた高周波信号が出力電極１０５（したがって、出力端子ｔ２）から電圧として出力される。この微小振動子１０１では振動電極１０７の固有振動数（共振周波数）に対応した信号が出力される。
【０００６】
【非特許文献１】フランク  Ｄ．ボノン３世（Frank D. Bonnon III）他著  「High-Q HF Microelectromechanical Filters」IEEE（The Institute of Electrical and Electronics Engineers） JOURNAL OF SOLID-STATE CIRCUITS,VOL.35,NO.4,APRIL  2000年  p.512-526
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、これまでに提案され検証された微小振動素子の共振周波数は、最高でも２００ＭＨｚを超えず、従来の表面弾性波（ＳＡＷ）あるいは薄膜弾性波（ＦＢＡＲ）によるＧＨｚ領域のフィルタに対して、微小振動素子の特性である高いＱ値をＧＨｚ帯周波数領域で提供することができていない。
【０００８】
現在のところ、一般的に高い周波数領域では出力信号としての共振ピークが小さくなる傾向があり、良好なフィルタ特性を得るためには、共振ピークのＳＮ比を向上する必要がある。
【０００９】
上述のように、従来の微小振動素子、いわゆるビーム型共振器構造ではインピーダンスを低くすることが困難であり、そのため十分なＳＮ比が得られなかった。また、インピーダンスを低くするために多数の微小共振器を並列なアレイ状に並べることも検討されているが、多数の微小共振器の特性を均一に揃えることが難しく十分な効果が得られないという問題がある。また、多数の微小共振器を多数並べることで面積が大きくなってしまうという問題点もある。さらに、微小共振器を用いた場合では、高いパワーの信号を通すことができないため、携帯電話などのように大きな出力を通すフィルタを必要とする用途に使用できないという問題点もあった。
【００１０】
本発明は、上述の点に鑑み、微小共振器を用いて、高周波化で、高ＳＮ比化、高いパワー化を可能にした共振トランジスタ、より具体的にはビーム型共振バルクトランジスタ及びビーム型共振薄膜トランジスタを提供するものである。
【課題を解決するための手段】
【００１１】
本発明の共振トランジスタは、ドレイン領域とソース領域とチャネル領域を有すると共に、前記チャネル領域上に空間を介して対向するゲート振動子を有し、前記ゲート振動子の共振によって前記ドレイン領域に流れるドレイン電流が交流変化することを特徴とする。
【００１２】
本発明の共振トランジスタとしては、半導体基板に前記ドレイン領域と前記ソース領域と前記チャネル領域が形成され、前記チャネル領域上に空間を介して対向するゲート振動子が形成されてなる、いわゆるビーム型共振バルクトランジスタとして構成することができる。
【００１３】
また、本発明の共振トランジスタとしては、基板上に前記ドレイン領域と前記ソース領域と前記チャネル領域が形成された薄膜半導体層を有し、前記チャネル領域上に空間を介して対向するゲート振動子が形成されてなる、いわゆるビーム型共振薄膜トランジスタとして構成することができる。
【００１４】
上述の本発明の共振トランジスタは、前記ゲート振動子に一定のゲート電圧を印加すると同時に信号を入力するように構成することができる。
【００１５】
上述の本発明の共振トランジスタは、ゲート振動子に空間を介して対向する信号入力電極が前記基板側に形成され、ゲート振動子に一定のゲート電圧を印加し、信号入力電極に入力する信号によってゲート振動子を共振させるように構成することができる。
ゲート振動子の振動モードとしては、２次以上の高次モードとすることができる。
【００１６】
本発明の通信装置は、送信信号及び／又は受信信号の帯域制限を行うフィルタを備えた通信装置において、前記フィルタとして、ドレイン領域とソース領域とチャネル領域を有すると共に、前記チャネル領域上に空間を介して対向するゲート振動子を有し、前記ゲート振動子の共振によって前記ドレイン領域に流れるドレイン電流が交流変化するように構成された共振トランジスタが用いられていることを特徴とする。
【００１７】
前記フィルタに用いる共振トランジスタは、半導体基板に前記ドレイン領域と前記ソース領域と前記チャネル領域が形成され、前記チャネル領域上に空間を介して対向するゲート振動子が形成されてなる、いわゆるビーム型共振バルクトランジスタで構成することができる。
【００１８】
前記フィルタに用いる共振トランジスタは、基板上に前記ドレイン領域と前記ソース領域と前記チャネル領域が形成された薄膜半導体層を有し、前記チャネル領域上に空間を介して対向するゲート振動子が形成されてなる、いわゆるビーム型共振薄膜トランジスタで構成することができる。
【００１９】
前記フィルタに用いる共振トランジスタは、前記ゲート振動子に一定のゲート電圧を印加すると同時に信号を入力するように構成することができる。
【００２０】
前記フィルタに用いる共振トランジスタは、ゲート振動子に空間を介して対向する信号入力電極が基板側に形成され、ゲート振動子に一定のゲート電圧を印加し、信号入力電極に入力する信号によってゲート振動子を共振させるように構成することができる。
【００２１】
本発明の共振トランジスタでは、通常のトランジスタのゲート絶縁膜部分を中空構造とし、ゲート電極をビーム型振動子とする構成になっている。このビーム型振動子のゲート電極、すなわち、ゲート振動子にゲート電圧を加えながら信号を与えると、ドレイン電流が変調される。ドレイン電流の変化率は、ゲート振動子とチャネル間の容量の変化率に比例する。信号の周波数が、ゲート振動子の共振周波数に等しくなったときにゲート振動子の振動が最大となり、ドレイン電流の変調率も最大となる。すなわち、目的周波数の信号が入力さるときは、ゲート振動子が共振してドレイン電流の交流変化が発生する。目的周波数以外の周波数の信号が入力されるときは、ゲート振動子が共振せず、一定のドレイン電流が流れる。
【００２２】
本発明の通信装置では、フィルタとして、上述の共振トランジスタが用いられるので、十分高い周波数信号、高いパワーの信号の取り扱いが可能になる、且つ信号として高いＳＮ比が得られる。
【発明の効果】
【００２３】
本発明の共振トランジスタによれば、上述したように信号の周波数が、ゲート振動子の共振周波数に等しくなったときにゲート振動子の振動が最大となり、ドレイン電流の変調率も最大となる。このドレイン電流は、チャネルの不純物ドープ量を最適にすることで、通常のトランジスタと同等の電流密度が得られるので、十分な高ＳＮ比化と高パワー化が期待できる。また、本発明の共振トランジスタは、通常のトランジスタと同様に低温で形成できるので、ＩＣ上に形成することが可能であり、例えばフィルタとＩＣとのＳＯＣ（システム  オン  チップ）化が可能となる。本発明の共振トランジスタは基本的にスケーリングが効くので高周波化が容易である。高周波化をするためには、ゲート振動子の振動幅が小さくなるので、ゲート振動子とチャネル間のギャップを狭くする必要があるが、ゲート振動子の幅（いわゆるビーム幅）を狭くする方が電流を大きく取りやすいため、プロセス的に狭ギャップを形成しやすいという利点がある。
【００２４】
本発明の共振トランジスタは、ゲート振動子に対向して半導体基板にソース領域とドレイン領域とチャネル領域を形成することにより、いわゆるビーム型共振バルクトランジスタとして構成することができる。
本発明の共振トランジスタは、ゲート振動子に対向してソース領域とドレイン領域とチャネル領域を有する薄膜半導体層を形成することにより、いわゆるビーム型共振薄膜トランジスタとして構成することができる。
【００２５】
本発明の通信装置によれば、フィルタとして、上述の本発明の共振トランジスタを用いることにより、十分高い周波数帯域の信号、高いパワーの信号を取り扱うことができ、且つ信号のＳＮ比として十分なＳＮ比が得られ、各種用途に応じた通信装置を提供することができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明の実施の形態を説明する。
【００２７】
図１及び図２は、本発明に係る共振トランジスタの第１の実施形態を示す構成図である。図２Ａは、図１のＡ−Ａ線の断面図、図２Ｂは、図１のＢ−Ｂ線の断面図である。
本実施の形態に係る共振トランジスタ１は、第１導電型の半導体基板１０の一主面に不純物拡散による第２導電型のソース領域２、及びドレイン領域４と、このソース領域２及びドレイン領域４間のチャネル領域３とを形成し、このチャネル領域３上に空間１６を挟んで振動可能なゲート電極となるビーム状の振動子（以下にゲート振動子という）５を配置して成る。ゲート振動子５は、半導体基板１０の一主面において、ソース領域２及びドレイン領域４の形成方向と直交する位置に不純物拡散で形成されたコンタクト部となる第２導電型の半導体領域６及び７に電気的、機械的に接続される。このゲート振動子５は、半導体領域６及び７に接続する支持部（アンカー部）が一体に形成され、いわゆる両持ち梁構造に形成される。ゲート振動子５は、丁度ソース領域２、チャネル領域３及びドレイン領域４の形成領域と直交するように配置される。
【００２８】
第１導電型の半導体基板１０は、例えば、シリコン（Ｓｉ）やガリウム砒素（ＧａＡｓ）などの半導体基板等が用いられ、本例ではｎ型のシリコン基板１０が用いられる。コンタクト部となる第２導電型の半導体領域６、７及び第２導電型のソース領域２、ドレイン領域４は、本例では共にｐ型半導体領域で形成される。ゲート部となるゲート振動子５は、例えば多結晶シリコン膜、アルミニウム（Ａｌ）等の金属膜にて形成することができる。
【００２９】
この共振トランジスタ１は、ＭＯＳトランジスタのゲート絶縁膜を空間１６とし、ゲート電極をビーム型振動子で形成し、ｐ型のソース領域６及びドレイン領域７を拡散領域で形成した、いわゆるｐチャネル型のビーム型共振バルクトランジスタとして構成される。
なお、図示せざるも、共振トランジスタ１には、ゲート振動子５の直下に対応する基板表面、すなわちチャネル領域３（一部ソース、ドレイン領域を含む場合もある）とコンタクト部となるｐ型半導体領域６、７との間の基板表面に、ゲート振動子５の電位によって疑似チャネルが発生しないような（すなわちリーク電流が流れないような）構成が採られる。
【００３０】
コンタクト部となるｐ型半導体領域６には入力端子ｔ１が導出され、入力端子ｔ１を通じてゲート振動子５にＤＣバイアス電圧Ｖ１、及び高周波信号Ｓ１が入力されるようにする。トランジスタのソース領域２にはＤＣバイアス電圧Ｖ２が印加され、ドレイン領域４には出力端子ｔ２が導出される。
【００３１】
図９は、上述の図１及び図２に示す共振トランジスタ１の製造方法の例である。図９は図２Ｂの断面に対応している。
図９Ａに示すように、半導体基板１０表面に、本例ではｎ型のシリコン基板を用いて、通常の半導体形成工程で用いる不純物拡散技術によって、ソ−ス領域２（図示せず）とドレイン領域４（図示せず）を形成する。本例では、イオン打ち込みエネルギー１００ＫｅＶ、ドーズ量１０１３ｃｍ−２でホウ素を拡散させ１０００℃でアニ−ル処理することによって、ｐ型のソ−ス領域２とドレイン領域４を間隔０．２５μｍ、幅２．５μｍの大きさで形成する。また、同時に、上記の不純物拡散工程を用いて、後に形成されるゲート振動子５と接続するコンタクト用のｐ型半導体領域６及び７も形成する。
【００３２】
次に、図９Ｂに示すように、ソース領域２（図示せず）、チャネル領域３（図示せず）、ドレイン領域４（図示せず）及びコンタクト部となる各ｐ型半導体領域６，７を被覆するように基板１０の全面に犠牲層１１を形成する。本例の犠牲層１１は、酸化シリコン膜を厚さ５０ｎｍで形成する。この犠牲層１１は、上記シリコン基板１０、及び各不純物拡散領域に対して選択的にエッチングされる材料を用いる。
【００３３】
次に、図９Ｃに示すように、フォトリソグラフィー技術とエッチング技術を用いて、犠牲層１１の一部を選択エッチングし、コンタクト部となる各ｐ型半導体領域６、７の一部が露出する開口部１２、１３を形成する。
【００３４】
次に、図９Ｄに示すように、犠牲層１１が形成されている側の全面にゲート振動子形成膜１４を形成する。本例のゲート振動子形成膜１４は、例えばリン（Ｐ）をドープしたポリシリコン膜を厚さ０．５μｍで形成する。
【００３５】
次に、図９Ｅに示すように、フォトリソグラフィー技術及びエッチング技術を用いてゲート振動子形成膜１４をパターニングしてビーム状のゲート振動子５を形成する。このゲート振動子５は、その両端の支持部がそれぞれ開口部１２及び１３を通してコンタクト部となるｐ型半導体領域６及び７に、それぞれ電気的に且つ機械的に接続される。
【００３６】
次に、図９Ｆに示すように、ウエットエッチングによって、残りの犠牲層１１をエッチング除去する。本例の犠牲層１１は、酸化シリコンで形成しているので、フッ酸を用いる。この犠牲層１１の除去により、シリコン基板１０とゲート振動子５との間に空間１６が形成される。本例の空間１６は、シリコン基板１０とゲート振動子５との各間の距離が５０ｎｍ程度となっている。さらに、図示せざるも、ソース領域２及びドレイン領域４にそれぞれソース電極及びドレイン電極を形成し、コンタクト部となるｐ型半導体領域６及び７に入力電極を形成する。このようにして、目的の共振トランジスタ１を得る。
上述の製造方法における成膜されるべき各膜の成膜方法は、ＣＶＤ法、スパッタリング法、蒸着法等を用いることができる。また、各膜厚は、適宜設計によって変更されるものである。なお、図９に示す共振トランジスタ１は、ｎ型のシリコン基板１０を用いたが、代わりにｐ型のシリコン基板を用いることも可能であり、その場合、ｐ型半導体領域の各不純物拡散領域２，４，６及び７はｎ型半導体領域となる。
【００３７】
次に、第１の実施形態の共振トランジスタ１の動作について説明する。
ゲート部となるゲート振動子５には所要のＤＣバイアス電圧Ｖ１が印加されながら、入力端子ｔ１を通じて高周波信号Ｓ１がゲート振動子５に入力される。目的周波数以外の周波数の信号が入力されると、ゲート振動子５は共振せず、図１５のドレイン電流−ドレイン電圧特性図で示すように、一定のドレイン電流ａが流れる。一方、目的周波数の高周波信号が入力されると、固有振動数を有するゲート振動子５が、ゲート振動子５とチャネル領域３間に生じる静電力で、１次の振動モードでゲート振動子５が共振する。このゲート振動子５の共振で、空間１６を挟むゲート振動子５とチャネル領域３間の容量が変化することによって、実効的なゲート電圧が変化したことと等価になり、ソース領域２からチャネル領域３を介してドレイン領域４に流れるドレイン電流が変調し、交流変化する（図１５のドレイン電流ｂ参照）。ドレイン電流の変化率はゲート振動子５とチャネル領域３間の容量の変化率に比例する。信号の周波数がゲート振動子５の共振周波数に等しくなった時に振動が最大になり、ドレイン電流の変調率も最大となる。この変調されたドレイン電流（交流電流）が流れることによって、出力端子ｔ２を通じて目的周波数の高周波信号が出力される。図示の例では負荷抵抗Ｒを設けて高周波信号を電圧として出力している。
【００３８】
第１の実施形態に係る共振トランジスタ１によれば、上述したようにゲート振動子５にＤＣバイアス電圧Ｖ1 を印加しながら信号を入力することで、ドレイン電流が変調される。ドレイン電流の変化率はゲート振動子５とチャネル領域３間の容量の変化率に比例する。信号の周波数がゲート振動子５の共振周波数に等しくなったときにゲート振動子５の振動が最大となり、ドレイン電流の変調率も最大となる。
ドレイン電流はチャネル領域３の不純物ドープ量を最適にすることで、通常のＭＯＳ型電界効果トランジスタと同等の電流密度が得られるので、十分な高ＳＮ比化と高パワー化ができる。
【００３９】
本実施の形態の共振トランジスタ１は、基本的にスケーリングが効くので、高周波化が容易である。すなわち、例えば従来のビーム型共振子を相似形に縮小した場合、信号がキャパシタ部分の面積に比例するため、出力信号が小さくなる。これに対して本発明の共振Ｔｒの場合には相似形に縮小しても出力信号は減少しませんので小型化が可能となる。高周波化をするためには、ゲート振動子５の振動幅が小さくなるので、ゲート振動子５とチャネル領域３間の空間を狭くする必要があるが、ゲート振動子５の幅を狭くする方が電流を大きく取りやすいため、プロセス的に狭空間を形成し易いという利点がある。
【００４０】
図３及び図４は、本発明に係る共振トランジスタの第２の実施形態を示す構成図である。図４Ａは、図３のＡ−Ａ線の断面図、図４Ｂは、図３のＢ−Ｂ線の断面図である。
本実施の形態に係る共振トランジスタ２１は、第１導電型の半導体基板１０の一主面に不純物拡散による第２導電型のソース領域２、ドレイン領域４と、このソース領域２とドレイン領域４間のチャネル領域３とを形成すると共に、ソース領域２乃至ドレイン領域４に並行するように信号入力電極となる第２導電型の半導体領域２２を形成し、この半導体領域２２及びチャネル領域３を跨ぐように、半導体領域２２及びこのチャネル領域３上に空間２６を挟んで振動可能なゲート電極となるビーム状の振動子（以下にゲート振動子という）２５を配置して成る。ゲート振動子２５は、半導体基板１０の一主面において、ソース領域２及びドレイン領域４の形成方向と直交する位置に不純物拡散で形成されたコンタクト部となる第２導電型の半導体領域６及び７に電気的、且つ機械的に接続される。このゲート振動子２５は、半導体領域６及び７に接続する支持部（アンカー部）が一体に形成され、いわゆる両持ち梁構造に形成される。ゲート振動子２５は、丁度ソース領域２、チャネル領域３及びドレイン領域４の形成領域と直交するように配置される。
【００４１】
第１導電型の半導体基板１０は、前述と同様に例えば、シリコン（Ｓｉ）やガリウム砒素（ＧａＡｓ）などの半導体基板等が用いられ、本例では、ｎ型のシリコン基板１０が用いられる。コンタクト部となる第２導電型の半導体領域６、７、ソース領域２、ドレイン領域４及び信号入力用の半導体領域２２は、共にｐ型半導体領域で形成される。ゲート部となるゲート振動子２５は、例えば多結晶シリコン膜、アルミニウム（Ａｌ）等の金属膜にて形成することができる。
この共振トランジスタ２１は、ＭＯＳトランジスタのゲート絶縁膜を空間２６とし、ゲート電極をビーム型振動子で形成し、ｐ型のソース領域６及びドレイン領域７を拡散領域で形成した、いわゆるｐチャネル型のビーム型共振バルクトランジスタとして構成される。
なお、図示せざるも、共振トランジスタ２１には、ゲート振動子２５の直下に対応する基板表面、すなわちチャネル領域３（一部ソース、ドレイン領域を含む場合もある）と信号入力用のｐ型半導体領域２２とコンタクト部となるｐ型半導体領域６、７との相互間の基板表面に、ゲート振動子５の電位によって疑似チャネルが発生しないような（すなわちリーク電流が流れないような）構成が採られる。
【００４２】
ゲート振動子２５の信号入力用領域２２には入力端子ｔ１が導出され、入力端子ｔ１を通じて信号入力用のｐ型半導体領域２２に高周波信号Ｓ１が入力されるようにする。トランジスタのソース領域２には所要のＤＣバイアス電圧Ｖ２が印加され、ドレイン領域４には出力端子ｔ２が導出される。ゲート振動子２５には所要のＤＣバイアス電圧Ｖ１が印加されるようになす。
【００４３】
図１０は、上述の図３及び図４に示す共振トランジスタ２１の製造方法の例である。図１０は、図４Ｂの断面に対応している。
図１０Ａに示すように、半導体基板１０表面に、本例ではｎ型のシリコン基板１０を用いて、通常の半導体形成工程で用いる不純物拡散技術によって、ソ−ス領域２とドレイン領域４を形成する。本例では、イオン打ち込みエネルギー１００ＫｅＶ、ドーズ量１０１３ｃｍ−２でホウ素を拡散させ１０００℃でアニ−ル処理することによって、ｐ型のソ−ス領域２とドレイン領域４を間隔０．２５μｍ、幅２．５μｍの大きさで形成する。また、同時に、上記不純物拡散技術を用いて、信号入力用の半導体領域２２、本例ではｐ型半導体領域２２と、後に形成されるゲート振動子２５と接続するコンタクト用の各ｐ型半導体領域６及び７も形成する。
【００４４】
次に、図１０Ｂに示すように、ソース領域２（図示せず）、チャネル領域３（図示せず）、ドレイン領域４（図示せず）及びコンタクト部となる各ｐ型半導体領域６，７、信号入力用のｐ型半導体領域２２を被覆するように基板１０の全面に犠牲層１１を形成する。本例の犠牲層１１は、酸化シリコン膜を厚さ５０ｎｍで形成する。この犠牲層１１は、シリコン基板１０、及び各不純物拡散領域に対して選択的にエッチングされる材料を用いる。
【００４５】
次に、図１０Ｃに示すように、フォトリソグラフィー技術及びエッチング技術を用いて、犠牲層１１の一部を選択エッチングし、コンタクト部となる各ｐ型半導体領域６、７の一部が露出する各開口部１２、１３を形成する。
【００４６】
次に、図１０Ｄに示すように、犠牲膜１１が形成されている側の全面にゲート振動子形成膜２４を形成する。本例のゲート振動子形成膜２４は、例えばリン（Ｐ）をドープしたポリシリコン膜を厚さ０．５μｍで形成する。
【００４７】
次に、図１０Ｅに示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ゲート振動子形成膜２４をパターニングしてビーム状のゲート振動子２５を形成する。このゲート振動子２５は、その両端の支持部がそれぞれ開口部１２及び１３を通してコンタクト部となるｐ型半導体領域６及び７に、それぞれ電気的且つ機械的に接続される。
【００４８】
次に、図１０Ｆに示すように、ウエットエッチングによって、残りの犠牲層１１をエッチング除去する。本例の犠牲層１１は、酸化シリコンで形成しているので、フッ酸を用いる。この結果、シリコン基板１０とゲート振動子２５との間に空間２６が形成される。本例の空間２６は、シリコン基板１０とゲート振動子２５との各間の距離が５０ｎｍ程度となっている。さらに、図示せざるも、ソース領域２及びドレイン領域４に夫々ソース電極及びドレイン電極を形成し、ｐ型半導体領域２２に入力電極を形成し、さらにコンタクト部となるｐ型半導体領域６及び７にＤＣバイアス電圧供給用の電極を形成する。このようにして、共振トランジスタ２１を得る。
上述の製造方法における成膜されるべき各膜の成膜方法は、ＣＶＤ法、スパッタリング法、蒸着法等を用いることができる。また、各膜厚は、適宜設計によって変更されるものである。なお、図１０に示す共振トランジスタは、ｎ型のシリコン基板１０を用いたが、代わりにｐ型のシリコン基板を用いることも可能であり、その場合、ｐ型半導体領域の各不純物拡散領域２，４，６及び７はｎ型半導体領域となる。
【００４９】
次に、第２の実施形態の共振トランジスタ２１の動作について説明する。
ゲート部となるゲート振動子２５には所要のＤＣバイアス電圧Ｖ１が印加される。入力端子ｔ１を通じて高周波信号Ｓ１が、信号入力用の半導体領域２２に入力される。目的周波数以外の周波数の信号が入力されると、ゲート振動子２５は共振せず、前述の図１５のドレイン電流−ドレイン電圧特性図で示すように、一定のドレイン電流ａが流れる。一方、目的周波数の高周波信号が入力されると、固有振動数を有するゲート振動子２５がゲート振動子２５と信号入力用領域２２間に生じる静電力により、２次の振動モードでゲート振動子２５が共振する。このゲート振動子２５の共振で、空間２６を挟むゲート振動子２５とチャネル領域３間の容量が変化することによって、実効的なゲート電圧が変化したことと等価になり、前述と同様に、ソース領域２からチャネル領域３を介してドレイン領域４に流れるドレイン電流が変調し、交流変化する（図１５のドレイン電流ｂ参照）。この交流電流は、ドレイン電流の変化率はゲート振動子２５とチャネル領域３間の容量の変化率に比例する。信号の周波数がゲート振動子２５の共振周波数に等しくなった時に振動が最大になり、ドレイン電流の変調率も最大となる。この変調されたドレイン電流（交流電流）が流れることによって、出力端子ｔ２を通じて目的周波数の高周波信号が出力される。図示の例では負荷抵抗Ｒを設けて高周波信号を電圧として出力している。
【００５０】
第２の実施形態に係る共振トランジスタ２１によれば、上述したようにゲート振動子２５にＤＣバイアス電圧Ｖ1 を印加し、信号入力用半導体領域２２に信号を入力することで、ドレイン電流が変調される。ドレイン電流の変化率は、ゲート振動子２５とチャネル領域３間の容量の変化率に比例する。信号の周波数がゲート振動子２５の共振周波数に等しくなったときにゲート振動子２５の振動が最大となり、ドレイン電流の変調率も最大となる。
ドレイン電流はチャネル領域３の不純物ドープ量を最適にすることで、通常のＭＯＳ型電界効果トランジスタと同等の電流密度が得られるので、十分な高ＳＮ比化と高パワー化ができる。
【００５１】
本実施の形態の共振トランジスタ２１は、基本的にスケーリングが効くので、高周波化が容易である。高周波化をするためには、ゲート振動子２５の振動幅が小さくなるので、ゲート振動子２５とチャネル領域３間の空間を狭くする必要があるが、ゲート振動子２５の幅を狭くする方が電流を大きく取りやすいため、プロセス的に狭空間を形成し易いという利点がある。
ここで、図１ではゲート振動子の1次振動を用い、図３では2次振動を用いるので、振動振幅自体は1次振動の方が大きく取れる。しかし、図１ではソース領域にソース電圧Ｖｓがかかり、ドレイン領域は接地されているので、ゲート振動子と基板間の電界が不均一になる。また、ゲート振動子にＲＦ信号が重畳されるため、ソース電流はゲート振動子の振動による変調とＲＦ信号による変調の両方を受けることになり、信号の品質が劣化される。これに対して図３では、ゲート振動子はＲＦ信号により均一に振動し、ソース電流はビーム振動による変調のみを受けるため、出力信号の品質は良好なものになる。
【００５２】
図５及び図６は、本発明に係る共振トランジスタの第３の実施形態を示す構成図である。図６Ａは、図５のＡ−Ａ線の断面図、図６Ｂは、図５のＢ−Ｂ線の断面図である。
本実施の形態に係る共振トランジスタ３１は、基板３９の絶縁性を有する表面にソース領域３２、ドレイン領域３４及びチャネル領域３３を有した薄膜半導体層３８が形成され、このチャネル領域３３上に空間４８を挟んで振動可能なゲート電極となるビーム状の振動子（以下にゲート振動子という）３５を配置して成る。ゲート振動子３５は、基板４０の絶縁膜４１上に薄膜半導体層３８と直交する位置に形成された、同様の薄膜半導体層からなるコンタクトとなる電極３６及び３７に電気的、機械的に接続される。この電極３６及び３７は、導電性を有する薄膜半導体層で形成される。このゲート振動子３５は、電極３６及び３７に接続する支持部（アンカー部）が一体に形成され、いわゆる両持ち梁構造に形成される。ゲート振動子３５は、丁度ソース領域３２、チャネル領域３３及びドレイン領域３４を有する薄膜半導体層３８と直交するように配置される。
【００５３】
基板３９は、例えば、シリコン（Ｓｉ）やガリウム砒素（ＧａＡｓ）などの半導体基板上に絶縁膜を形成した基板、石英基板やガラス基板のような絶縁性基板等が用いられる。本例ではシリコン基板４０上に絶縁膜４１を形成した基板３９が用いられる。薄膜半導体層３８，電極３６，３７としては、例えばポリシリコン膜にて形成することができる。ゲート振動子３５は、例えば多結晶シリコン膜、アルミニウム（Ａｌ）等の金属膜にて形成することができる。
【００５４】
この共振トランジスタ３１は、ＭＯＳトランジスタのゲート絶縁膜を空間４６とし、ゲート電極をビーム型振動子で形成し、ｎ型のソース領域３２，チャネル領域３３及びドレイン領域３４を薄膜半導体層４２で形成した、いわゆるｎチャネル型のビーム型共振薄膜トランジスタとして構成され、ドレイン領域３４にＤＣバイアス電圧Ｖ２が印加される。
【００５５】
電極３６には入力端子ｔ１が導出され、入力端子ｔ１を通じてゲート振動子３５にＤＣバイアス電圧Ｖ１及び高周波信号Ｓ１が入力されるようにする。本例ではトランジスタのソース領域３２に出力端子ｔ２が導出される。
【００５６】
図１１及び図１２は、上述の図５及び図６に示す共振トランジスタ３１の製造方法の例である。図１１及び図１２は、図６Ｂの断面に対応している。
先ず、図１１Ａに示すように、半導体基板３９の表面に薄膜半導体層４２を形成する。本例の半導体基板３９は、ｎ型のシリコン基板４０上に膜厚１μｍ程度の窒化シリコン（ＳｉＮ）膜による絶縁膜４１を形成して構成される。なお、窒化シリコン膜の代わりに酸化シリコン膜と窒化シリコン膜の積層膜を用いても良い。薄膜半導体層４２としては、本例では厚さ５０ｎｍ程度のポリシリコン膜で形成する。
【００５７】
次に、図１１Ｂに示すように、フォトリソグラフィー技術及びエッチング技術を用いて、薄膜半導体層４２をパターニングして、トランジスタを形成するための薄膜半導体層３８と、後に形成するゲート振動子３５のコンタクトとなる電極３６及び３７を形成する。
【００５８】
次に、図１１Ｃに示すように、電極３６、３７及び薄膜半導体層３８を被覆するように、電極３６，３７及び薄膜半導体層３８よりも厚く犠牲層４３を形成する。本例の犠牲層４３は、ＣＶＤ法による厚さ０．２μｍ程度の酸化シリコン膜で形成する。この犠牲層４３は、上記絶縁膜４１、各電極に対して選択的にエッチングされる材料を用いる。
【００５９】
次に、図１１Ｄに示すように、化学的機械研磨（ＣＭＰ）を用いて、犠牲層４３の表面を平坦化する。このとき、電極３６，３７及び薄膜半導体層３８上には、犠牲層４３が残らないようにする。かつ電極３６，３７及び薄膜半導体層３８が犠牲層４３の表面から飛び出さないように研磨量を調整する。
【００６０】
次に、図１１Ｅに示すように、研磨面を覆うように更に薄い犠牲層４４を形成する。本例の犠牲層４４の厚さは、その後に形成されるゲート振動子４５とチャネル領域３３との間隔を決定することになるので、その間隔分になるよう正確に決定する。本例の犠牲層４４の厚さを５０ｎｍとし、ＣＶＤ法による酸化シリコン膜で形成する。
【００６１】
次に、図１１Ｆに示すように、フォトリソグラフィー技術及びエッチング技術を用いて、犠牲層４４の一部を選択エッチングして、電極３６，３７の一部が露出する開口部４７及び４８を形成する。
【００６２】
次に、図１２Ａに示すように、犠牲膜４４が形成されている側の全面にゲート振動子形成膜４９を形成する。本例のゲート振動子形成膜４９は、P（リン）をドープしたポリシリコン膜を厚さ０．５μｍで形成する。
【００６３】
次に、図１２Ｂに示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ゲート振動子形成膜４９をパターニングして、ビーム状のゲート振動子３５を形成する。このゲート振動子３５は、その両端の支持部が共に開口部４７，４８を通して電極３６及び３７に電気的に且つ機械的に接続されている。
【００６４】
次に、図１２Ｃに示すように、ウエットエッチングによって、残りの犠牲層４３及び４４をエッチング除去する。本例の犠牲層４３及び４４を酸化シリコン膜で形成しているので、フッ酸を用いる。この結果、薄膜半導体層３８とゲート振動子３５との間に空間４６が形成される。本例の空間４６は、薄膜半導体層３８（実質的には後に形成されるチャネル領域３３）とゲート振動子３５との間の距離が５０ｎｍ程度となっている。
【００６５】
次に、図１２Ｄに示すように、ゲート振動子３５をマスクとして、薄膜半導体層３８にイオン注入法によりP（リン）を注入し、ｎ型のソース領域３２、ｎ型のドレイン領域３４、およびチャネル領域３３を形成する。本例のP（リン）の注入条件は、打ち込みエネルギーが８０ＫｅＶ、ドーズ量が３×１０１５ｃｍ−２であり、活性化温度は９００℃である。
さらに、図示せざるも、ソース領域３２にソース電極を、ドレイン領域３４にドレイン電極を、コンタクト部３５，３７に入力用電極を形成する。このようにして、目的のｎチャネル型のビーム型共振薄膜トランジスタ３１を得る。
【００６６】
上記製造方法において成膜される各膜の成膜方法は、ＣＶＤ法、スパッタリング法、蒸着法等を用いることができる。また、各膜厚は適宜設計によって変更されるものである。
なお、図１２のビーム型共振薄膜トランジスタは、ｎ型のシリコン基板４０を用いたが、代わりにｐ型のシリコン基板を用いることが可能である。
【００６７】
次に、第３の実施形態の共振トランジスタ３１の動作について説明する。動作は、前述の図１の第１の実施形態と同じである。
ゲート部となるゲート振動子３５には所要のＤＣバイアス電圧Ｖ１が印加されながら、入力端子ｔ１を通じて高周波信号Ｓ１が入力される。目的周波数以外の周波数の信号が入力されると、ゲート振動子３５は共振せず、図１５のドレイン電流−ドレイン電圧特性図で示すように、一定のドレイン電流ａが流れる。一方、目的周波数の高周波信号が入力されると、固有振動数を有するゲート振動子３５がゲート振動子３５とチャネル領域３３間に生じる静電力で、１次の振動モードでゲート振動子３５が共振する。このゲート振動子３５の共振で、空間４６を挟むゲート振動子３５とチャネル領域３３間の容量が変化することによって、実効的なゲート電圧が変化したことと等価になり、ソース領域３２からチャネル領域３３を介してドレイン領域３４に流れるドレイン電流が変調し交流変化する。（図１５のドレイン電流ｂ参照）。ドレイン電流の変化率はゲート振動子３５とチャネル領域３３間の容量の変化率に比例する。信号の周波数がゲート振動子３５の共振周波数に等しくなった時に振動が最大になり、ドレイン電流の変調率も最大となる。この変調されたドレイン電流（交流電流）が流れることによって、出力端子ｔ２を通じて目的周波数の高周波信号が出力される。図示の例では負荷抵抗Ｒを設けて高周波信号を電圧として出力している。
【００６８】
第３の実施形態に係る共振トランジスタ３１によれば、ゲート振動子３５にＤＣバイアス電圧を加えながら信号を入力することで、ドレイン電流が変調される。ドレイン電流の変化率は、ゲート振動子３５とチャネル領域３３間の容量の変化率に比例する。信号の周波数がゲート振動子３５の共振周波数に等しくなったときにゲート振動子３５の振動が最大となり、ドレイン電流の変調率も最大となる。
ドレイン電流はチャネル領域３３の不純物ドープ量を最適にすることで、通常の薄膜トランジスタと同等の電流密度が得られるので、十分な高ＳＮ比化と高パワー化ができる。
【００６９】
また、本実施の形態のビーム型共振薄膜トランジスタ３１は、通常の薄膜トランジスタと同様に低温で形成できるので、ＩＣ上に形成することが可能であり、例えばフィルタとＩＣとのＳＯＣ化が可能となる。本実施の形態のビーム型共振薄膜トランジスタ３１は、基本的にスケーリングが効くので、高周波化が容易である。
高周波化するためには、ゲート振動子３５の振動幅が小さくなるので、ゲート振動子３５とチャネル領域３３間の空間４６を狭くする必要があるが、ゲート振動子の幅を狭くする方が電流を大きく取りやすいため、プロセス的に狭空間を形成し易いとう利点がある。
【００７０】
図７及び図８は、本発明に係る共振トランジスタの第４の実施形態を示す構成図である。図８Ａは、図７のＡ−Ａ線の断面図、図８Ｂは、図７のＢ−Ｂ線の断面図である。
本実施の形態に係る共振トランジスタ５１は、基板３９の絶縁性を有する表面をソース領域３２、ドレイン領域３４及びチャネル領域３３を有した薄膜半導体層３８を形成すると共に、ソース領域３２乃至ドレイン領域３４に並行するように薄膜半導体層からなる信号入力用電極５２を形成し、この電極５２及びチャネル領域３３を跨ぐように、電極５２及びチャネル領域３３上に空間５６を挟んで振動可能なゲート電極となるビーム状の振動子（以下にゲート振動子という）５５を配置して成る。ゲート振動子５５は、基板４０の絶縁膜４１上に薄膜半導体層３８と直交する位置に形成された、同様の薄膜半導体層からなるコンタクトとなる電極３６、３７に電気的、機械的に接続される。この電極３６及び３７は、導電性を有する薄膜半導体層で形成される。このゲート振動子５５は、電極３６及び３７に接続する支持部（アンカー部）が一体に形成され、いわゆる両持ち梁構造に形成される。ゲート振動子５５は、丁度ソース領域３２、チャネル領域３３及びドレイン領域３４を有する薄膜半導体層３８と直交するように配置される。
【００７１】
基板３９は、前述と同様に表面に絶縁膜を形成した半導体基板や絶縁性基板が用いられる。本例ではシリコン基板４０上に絶縁膜４１を形成した基板３９が用いられる。薄膜半導体３８、信号入力用電極５２，電極３６，３７は、例えばポリシリコン膜にて形成することができる。ゲート振動子５５は、例えば多結晶シリコン膜、アルミニウム（Ａｌ）等の金属膜にて形成することができる。
この共振トランジスタ５１は、ＭＯＳトランジスタのゲート絶縁膜を空間５８とし、ゲート電極をビーム型振動子で形成し、ｎ型のソース領域３２及びドレイン領域３４を薄膜半導体層３８で形成した、いわゆるｎチャネル型のビーム型共振薄膜トランジスタ５１として構成され、ドレイン領域３４にＤＣバイアス電圧Ｖ２が印加される。ゲート振動子５５には所要のＤＣバイアス電圧Ｖ１が印加される。
【００７２】
信号入力用電極５２には入力端子ｔ１が導出され、入力端子ｔ１を通じて信号入力用電極５２に高周波信号Ｓ１が入力されるようにする。本例では、トランジスタのソース領域３２に出力端子ｔ２が導出される。
【００７３】
図１３及び図１４は、上述の図７及び図８に示す共振トランジスタ５１の製造方法の例である。図１３及び図１４は、図８Ｂの断面に対応している。
先ず、図１３Ａに示すように、半導体基板３９の表面に薄膜半導体層４２を形成する。本例の半導体基板３９は、ｎ型のシリコン基板４０上に膜厚１μｍ程度の窒化シリコン（ＳｉＮ）膜による絶縁膜４１を形成して構成される。なお、窒化シリコン膜の代わりに酸化シリコン膜と窒化シリコン膜の積層膜を用いることもできる。さらに、絶縁膜４７上に電極形成膜４２を形成する。薄膜半導体層４２として、本例では、膜厚５０ｎｍ程度のポリシリコン膜で形成する。
【００７４】
次に、図１３Ｂに示すように、フォトリソグラフィー技術及びエッチング技術を用いて、薄膜半導体層４２上にレジストマスク（図示せず）を形成し、このレジストマスクを用いてイオン注入法によりP（リン）を注入し、トランジスタのチャネル領域３３以外の部分を低抵抗化する。本例のP（リン）の注入条件は、打ち込みエネルギー８０ＫｅＶ、ドース量３×１０１５ｃｍ−２であり、活性化温度は９００℃である。
【００７５】
次に、図１３Ｃに示すように、フォトリソグラフィー技術及びエッチング技術を用いて薄膜半導体層４２をパターニングし、信号入力用電極５２と、後に形成するゲート振動子に接続されるコンタクト部３６、３７と、さらにトランジスタを形成するためのソース領域３２、ドレイン領域３４及びチャネル領域３３を有する薄膜半導体層３８を形成する。
【００７６】
次に、図１３Ｄに示すように、信号入力用電極５２、電極３６、３７、およびソース領域３２、ドレイン領域３４及びチャネル領域３３からなる薄膜半導体層３８を被覆するように、かつ信号入力用電極層５２、および後に形成する振動子用の電極３６および３７、およびソース領域３２、ドレイン領域３３およびチャネル領域３３からなる薄膜半導体層３８よりも厚く犠牲層４３を形成する。本例の犠牲層４３は、ＣＶＤ法による酸化シリコン膜の厚さを０．２μｍで形成する。この犠牲層４３は、絶縁膜４１、各電極等の薄膜半導体に対して選択的にエッチングされる材料であればよい。
【００７７】
次に、図１３Ｅに示すように、化学的機械研磨を用いて、犠牲層４３の表面を平坦化する。このとき、信号入力用電極５２、および後に形成する各振動子用の電極３６、３７、及びソース領域３２、ドレイン領域３４及びチャネル領域３３からなる薄膜半導体層３８の上には、犠牲層４３が残らないようにし、かつ信号入力用電極５２、電極３６，３７、及びソース領域３２、ドレイン領域３４及びチャネル領域３３からなる薄膜半導体層３８が犠牲層４３表面から飛び出さないように研磨量を調整する。
【００７８】
次に、図１３Ｆに示すように、研磨面を覆うように更に薄い犠牲層４４を形成する。上犠牲層４４の厚さは、その後に形成されるゲート振動子と信号入力用電極５２及びチャネル領域３３との間隔を決定することになるので、その間隔分になるよう正確に決定する。本例の犠牲層４４の厚さを５０ｎｍとし、ＣＶＤ法による酸化シリコン膜で形成する。
【００７９】
次に、図１４Ａに示すように、フォトリソグラフィー技術及びエッチング技術を用いて、犠牲層４４の一部を選択エッチングして電極３６及び３７の一部を露出させる各開口部５７，５８を形成する。
【００８０】
次に、図１４Ｂに示すように、犠牲膜４４が形成されている側の全面にゲート振動子形成膜５４を形成する。本例の振動子形成膜５４は、P（リン）をドープしたポリシリコン膜を厚さ０．５μｍで形成する。
【００８１】
次に、図１４Ｃに示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ゲート振動子形成膜５４をパターニングしてビーム状のゲート振動子５５を形成する。このゲート振動子５５は、その両端の支持部が開口部５７及び５８を通して電極３６及び３７と、それぞれ電気的に且つ機械的に接続される。
【００８２】
次に、図１４Ｄに示すように、ウエットエッチングによって、各犠牲層４３，４４をエッチング除去する。本例の各犠牲層４３、４４は、酸化シリコン膜で形成しているので、フッ酸を用いる。この結果、信号入力用電極５２，薄膜半導体層３８のチャネル領域３３とゲート振動子５５との間に空間５６が形成される。本例の空間５６は、信号入力用半導体層５２，チャネル領域３３とゲート振動子５５との各間の距離が５０ｎｍ程度となっている。このようにして、目的のｎチャネル型のビーム型共振薄膜トランジスタを得る。
【００８３】
上記製造方法において成膜される各膜の成膜方法は、ＣＶＤ法、スパッタリング法、蒸着法等を採用することができる。また、上記した各膜厚は適宜設計されるものである。
なお、図１３のビーム型共振薄膜トランジスタは、ｎ型のシリコン基板４０を用いたが、代わりにｐ型のシリコン基板を用いることが可能である。
【００８４】
次に、第４の実施形態の共振トランジスタ５１の動作について説明する。
動作は、前述の図３の第２の実施形態と同様である。ゲート部となるゲート振動子５５には所要のＤＣバイアス電圧Ｖ１が印加される。入力端子ｔ１を通じて高周波信号Ｓ１が、信号入力用電極５２に入力される。目的周波数以外の周波数の信号が入力されると、ゲート振動子５５は共振せず、前述の図１５のドレイン電流−ドレイン電圧特性図で示すように、一定のドレイン電流ａが流れる。一方、目的周波数の高周波信号が入力されると、固有振動数を有するゲート振動子５５が、ゲート振動子５５と信号入力用電極５２間に生じる静電力により、２次の振動モードで共振する。この共振ゲート振動子５５の共振で、空間５６を挟むゲート振動子５５とチャネル領域３３間の容量が変化することによって、実効的なゲート電圧が変化したことと等価になり、前述と同様に、ソース領域３２からチャネル領域３３を介してドレイン領域３４に流れるドレイン電流が変調し、交流変化する（図１５のドレイン電流ｂ参照）。ドレイン電流の変化率はゲート振動子５５とチャネル領域３間の容量の変化率に比例する。信号の周波数がゲート振動子５５の共振周波数に等しくなった時に振動が最大になり、ドレイン電流の変調率も最大となる。この変調されたドレイン電流（交流電流）が流れることによって、出力端子ｔ２を通じて目的周波数の高周波信号が出力される。図示の例では負荷抵抗Ｒを設けて高周波信号を電圧として出力している。
【００８５】
第４の実施形態に係るビーム型共振薄膜トランジスタ５１によれば、上述したようにゲート振動子５５にＤＣバイアス電圧を加え、信号入力用電極５２に信号を入力することで、ドレイン電流が変調される。ドレイン電流の変化率は、ゲート振動子５５とチャネル領域３３間の容量の変化率に比例する。信号の周波数がゲート振動子５５の共振周波数に等しくなったときにゲート振動子５５の振動が最大となり、ドレイン電流の変調率も最大となる。
ドレイン電流はチャネル領域３３の不純物ドープ量を最適にすることで、通常の薄膜トランジスタと同等の電流密度が得られるので、十分な高ＳＮ比化と高パワー化ができる。前述と同様に、入力される高周波信号Ｓ１の周波数がゲート振動子５５の共振周波数と等しくなったときにドレイン電流が交流変化するので、目的周波数の高周波信号を出力することができ、高周波化、高パワー化、高ＳＮ比化を実現できる。
ここで、図５ではゲート振動子の1次振動を用い、図７では2次振動を用いるので、振動振幅自体は1次振動の方が大きく取れる。しかし、図５ではドレイン領域にドレイン電圧Ｖｄがかかり、ソース領域は接地されているので、ゲート振動子と基板間の電界が不均一になる。また、ゲート振動子にＲＦ信号が重畳されるため、ドレイン電流はゲート振動子の振動による変調とＲＦ信号による変調の両方を受けることになり、信号の品質が劣化される。これに対して図７では、ゲート振動子はＲＦ信号により均一に振動し、ドレイン電流はビーム振動による変調のみを受けるため、出力信号の品質は良好なものになる。
【００８６】
上述した各実施の形態の共振トランジスタによるフィルタは、高周波（ＲＦ）フィルタ、中間周波（ＩＦ）フィルタ等として用いることができる。
【００８７】
本発明は、上述した実施の形態のフィルタを備えた通信装置、すなわち例えば携帯電話機、無線ＬＡＮ機器、無線トランシーバ、テレビチューナ、ラジオチューナ、Ｂｌｕｅｔｏｏｈ、ＨｏｍｅＲＦ等の、電磁波を利用して通信する通信装置を提供することができる。
【００８８】
次に、上述した本発明の実施の形態のフィルタを適用した通信装置の構成例を図１６を参照して説明する。
先ず送信系の構成について説明すると、Ｉチャネルの送信データとＱチャネルの送信データを、それぞれデジタル／アナログ変換器（ＤＡＣ）２０１Ｉ及び２０１Ｑに供給してアナログ信号に変換する。変換された各チャネルの信号は、バンド・パス・フィルタ２０２Ｉ及び２０２Ｑに供給して、送信信号の帯域以外の信号成分を除去し、バンド・パス・フィルタ２０２Ｉ及び２０２Ｑの出力を、変調器２１０に供給する。
【００８９】
変調器２１０では、各チャンネルごとにバッファアンプ２１１Ｉ及び２１１Ｑを介してミキサ２１２Ｉ及び２１２Ｑに供給して、送信用のＰＬＬ（Phase-Locked Loop）回路２０３から供給される送信周波数に対応した周波数信号を混合して変調し、両混合信号を加算器２１４で加算して１系統の送信信号とする。この場合、ミキサ２１２Ｉに供給する周波数信号は、移相器２１３で信号位相を９０°シフトさせてあり、１チャンネルの信号とＱチャンネルの信号とが直交変調されるようにしてある。
【００９０】
加算器２１４の出力は、バッファアンプ２１５を介して電力増幅器２０４に供給し、所定の送信電力となるように増幅する。電力増幅器２０４で増幅された信号は、送受信切替器２０５と高周波フィルタ２０６を介してアンテナ２０７に供給し、アンテナ２０７から無線送信させる。高周波フィルタ２０６は、この通信装置で送信及び受信する周波数帯域以外の信号成分を除去するバンド・パス・フィルタである。
【００９１】
受信系の構成としては、アンテナ２０７で受信した信号を、高周波フィルタ２０６及び送受信切替器２０５を介して高周波部２２０に供給する。高周波部２２０では、受信信号を低ノイズアンプ（ＬＮＡ）２２１で増幅した後、バンド・パス・フィルタ２２２に供給して、受信周波数帯域以外の信号成分を除去し、除去された信号をバッファアンプ２２３を介してミキサ２２４に供給する。そして、チャンネル選択用ＰＬＬ回路２５１から供給される周波数信号を混合して、所定の送信チェンネル選択用ＰＬＬ回路２５１から供給される周波数信号を混合して、所定の送信チャンネルの信号を中間周波数信号とし、その中間周波数信号をバッファアンプ２２５を介して中間周波回路２３０に供給する。
【００９２】
中間周波回路２３０では、供給される中間周波信号をバッファアンプ２３１を介してバンド・パス・フィルタ２３２に供給して、中間周波信号の帯域以外の信号成分を除去し、除去された信号を自動ゲイン調整回路（ＡＧＣ回路）２３３に供給して、ほぼ一定のゲインの信号とする。自動ゲイン調整回路２３３でゲイン調整された中間周波信号は、バッファアンプ２３４を介して復調器２４０に供給する。
【００９３】
復調器２４０では、供給される中間周波信号をバッファアンプ２４１を介してミキサ２４２Ｉ及び２４２Ｑに供給して、中間周波用ＰＬＬ回路２５２から供給される周波数信号を混合して、受信したＩチャンネルの信号成分とＱチャンネルの信号成分を復調する。この場合、Ｉ信号用のミキサ２４２Ｉには、移相器２４３で信号位相を９０°シフトさせた周波数信号を供給するようにしてあり、直交変調されたＩチャンネルの信号成分とＱチャンネルの信号を復調する。
【００９４】
復調されたＩチャンネルとＱチャンネルの信号は、それぞれバッファアンプ２４４Ｉ及び２４４Ｑを介してバンド・パス・フィルタ２５３Ｉ及び２５３Ｑに供給して、Ｉチャンネル及びＱチャンネルの信号以外の信号成分を除去し、除去された信号をアナログ／デジタル変換器（ＡＤＣ）２５４Ｉ及び２５４Ｑに供給してサンプリングしてデジタルデータ化し、Ｉチャンネルの受信データ及びＱチャンネルの受信データを得る。
【００９５】
ここまで説明した構成において、各バンド・パス・フィルタ２０２Ｉ、２０２Ｑ、２０６、２２２、２３２、２５３Ｉ、２５３Ｑの一部又は全てとして、上述した実施の形態の構成のフィルタを適用して帯域制限することが可能である。
【００９６】
本発明の通信装置によれば、フィルタを構成する静電駆動型振動子に安定な直流バイアス電圧を供給することができるので、出力される高周波信号又は／及び中間周波信号の時間変動を抑制することができ、また、突発的に印加される高電圧パルス（サージ電圧）による振動子の破壊を防止することができ、信頼性の高い通信装置を提供することができる。
【００９７】
図１６の例では、各フィルタをバンド・パス・フィルタとして構成したが、所定の周波数よりも下の周波数帯域だけを通過させるロー・パス・フィルタや、所定の周波数よりも上の周波数帯域だけを通過させるハイ・パス・フィルタとして構成して、それらのフィルタに上述した各実施の形態の構成のフィルタを適用してもよい。また、図１６の例では、無線送信及び無線受信を行う通信装置としたが、有線の伝送路を介して送信及び受信を行う通信装置が備えるフィルタに適用してもよく、さらに送信処理だけを行う通信装置や受信処理だけを行う通信装置が備えるフィルタに、上述した実施の形態の構成のフィルタを適用してもよい。
【図面の簡単な説明】
【００９８】
【図１】本発明に係るＭＥＭＳ型共振トランジスタの一実施の形態を示す構成図である。
【図２】Ａ  図１のＡ−Ａ線の断面図である。            Ｂ  図１のＢ−Ｂ線の断面図である。
【図３】本発明に係るＭＥＭＳ型共振トランジスタの第２の実施形態を示す構成図である。
【図４】Ａ  図３のＡ−Ａ線の断面図である。            Ｂ  図３のＢ−Ｂ線の断面図である。
【図５】本発明に係るＭＥＭＳ型共振トランジスタの第３の実施形態を示す構成図である。
【図６】Ａ  図５のＡ−Ａ線の断面図である。            Ｂ  図５のＢ−Ｂ線の断面図である。
【図７】本発明に係るＭＥＭＳ型共振トランジスタの第４の実施形態を示す構成図である。
【図８】Ａ  図７のＡ−Ａ線の断面図である。            Ｂ  図７のＢ−Ｂ線の断面図である。
【図９】Ａ〜Ｆ  図１のＢ−Ｂ線の製造工程図である。
【図１０】Ａ〜Ｆ  図３のＢ−Ｂ線の製造工程図である。
【図１１】Ａ〜Ｆ  図５のＢ−Ｂ線の製造工程図である（その１）。
【図１２】Ａ〜Ｄ  図５のＢ−Ｂ線の製造工程図である（その２）。
【図１３】Ａ〜Ｆ  図７のＢ−Ｂ線の製造工程図である（その１）。
【図１４】Ａ〜Ｄ  図７のＢ−Ｂ線の製造工程図である（その２）。
【図１５】本発明の共振トランジスタのドレイン電流−ドレイン電圧特性図である。
【図１６】本発明に係る通信装置の一実施の形態を示す回路図である。
【図１７】従来のビーム型振動子の構成図である。
【符号の説明】
【００９９】
１、２１，４１，５１・・共振トランジスタ、２，３２・・ソース領域、３，３３・・チャネル領域、４，３４・・ドレイン領域、５，２５，３５，５５・・ゲート振動子、６，７・・半導体領域、１０・・半導体基板、１１，４３，４４・・犠牲層、１２，１３，４７，４８，５７，５８・・開口部、１４，２４，４４，５４・・ゲート振動子形成膜、１６、２６，４６，５６・・空間、２２・・半導体領域、３６，３７・・電極、３８・・薄膜半導体層、４１・・絶縁膜、５２・・信号入力用電極、１０１・・振動素子、１０２・・半導体基板、１０３・・絶縁膜、１０４・・入力側配線層、１０５・・出力電極、１０６・・空間、１０７・・ビーム型振動電極、１０８・・アンカー部、１０９・・金膜、２０１Ｉ，２０１Ｑ・・ＤＡＣ、２０２Ｉ，２０２Ｑ、２２２，２５３Ｉ，２５３Ｑ・・バンド・パス。フィルタ、２０３・・送信ＰＬＬ、２０４・・電力増幅器、２０５・・送受信切替器、２０６・・高周波フィルタ、２０７・・アンテナ、２１０・・変調器、２２０・・高周波部、２２１・・ＬＮＡ、２２４，２４０・・ＩＦミキサ、２３０・・中間周波回路、２３１，２４１，２４４Ｉ・・バッファアンプ、２３３・・ＡＧＣ回路、２４０・・復調器、２５１，２５２・・ＰＬＬ回路、２４２Ｉ・・ミキサ、２４３・・移相器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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