(57)【要約】  【課題】  ドレインエクステンション構造を持つ半導体素子におけるゲート電極の寸法バラツキに起因する素子特性のバラツキを抑制する。  【解決手段】  シリコン基板１００上にゲート電極１０２を形成した後、ゲート電極１０２の寸法を測定し、その後、シリコン基板１００に対してイオン注入を行なってドレインエクステンション領域１０４を形成する。ここで、トランジスタのしきい値電圧を所定値に設定できる、ゲート電極１０２の寸法とイオン注入条件との対応関係を予め求めておき、当該対応関係とゲート電極１０２の測定寸法とに基づいてイオン注入条件の設定を行なう。その後、ゲート電極１０２の側面にサイドウォール１０６を形成した後、シリコン基板１００に対してイオン注入を行なってソース・ドレイン領域１０５を形成した後、熱処理を実施する。【選択図】      図４
2006108498.tif 000002
【特許請求の範囲】
【請求項１】
ドレインエクステンション構造を持つトランジスタを備えた電子デバイスの製造方法であって、
前記トランジスタのしきい値電圧が所定値となる、前記トランジスタのゲート電極の寸法と、前記ドレインエクステンション構造を形成するためのイオン注入条件との対応関係を予め求めておく工程と、
前記ゲート電極を形成する工程と、
前記ゲート電極の寸法を測定する工程と、
予め求められた前記対応関係と、測定された前記ゲート電極の寸法とに基づいて、前記ドレインエクステンション構造を形成するためのイオン注入条件を設定する工程と、
設定されたイオン注入条件を用いて、前記ドレインエクステンション構造を形成するためのイオン注入を実施する工程とを備えていることを特徴とする電子デバイスの製造方法。
【請求項２】
前記イオン注入条件を設定する工程において、注入エネルギーを標準条件から変更することを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項３】
前記イオン注入条件を設定する工程において、注入角度を標準条件から変更することを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項４】
前記イオン注入条件を設定する工程において、ドーズ量を標準条件から変更することを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項５】
前記イオン注入条件を設定する工程において、注入エネルギー、注入角度及びドーズ量のうちの少なくとも２つを標準条件から変更することを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項６】
前記ゲート電極の寸法を測定する工程において、前記ゲート電極を形成するためのマスク寸法を前記ゲート電極の寸法として測定することを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項７】
ドレインエクステンション構造を持つトランジスタを備えた電子デバイスの製造方法であって、
前記トランジスタのしきい値電圧が所定値となる、前記トランジスタのゲート電極の寸法と、前記ドレインエクステンション構造を形成するための熱処理条件との対応関係を予め求めておく工程と、
前記ゲート電極を形成する工程と、
前記ゲート電極の寸法を測定する工程と、
前記ドレインエクステンション構造を形成するためのイオン注入を実施する工程と、
予め求められた前記対応関係と、測定された前記ゲート電極の寸法とに基づいて、前記ドレインエクステンション構造を形成するための熱処理条件を設定する工程と、
前記イオン注入を実施する工程よりも後に、設定された熱処理条件を用いて、前記ドレインエクステンション構造を形成するための熱処理を実施する工程とを備えていることを特徴とする電子デバイスの製造方法。
【請求項８】
前記熱処理条件を設定する工程において、熱処理温度を標準条件から変更することを特徴とする請求項７に記載の電子デバイスの製造方法。
【請求項９】
前記対応関係を予め求めておく工程において、前記ゲート電極の寸法と前記しきい値電圧との相関関係及び前記熱処理温度と前記しきい値電圧との相関関係を求め、当該両相関関係に基づいて、前記対応関係として、前記しきい値電圧が所定値となる、前記ゲート電極の寸法と前記熱処理温度との対応関係を求めることを特徴とする請求項８に記載の電子デバイスの製造方法。
【請求項１０】
前記熱処理条件を設定する工程において、熱処理時間を標準条件から変更することを特徴とする請求項７に記載の電子デバイスの製造方法。
【請求項１１】
前記対応関係を予め求めておく工程において、前記ゲート電極の寸法と前記しきい値電圧との相関関係及び前記熱処理時間と前記しきい値電圧との相関関係を求め、当該両相関関係に基づいて、前記対応関係として、前記しきい値電圧が所定値となる、前記ゲート電極の寸法と前記熱処理時間との対応関係を求めることを特徴とする請求項１０に記載の電子デバイスの製造方法。
【請求項１２】
前記熱処理を実施する工程において、前記熱処理時間を１秒以下の精度で制御できる熱処理装置を用いることを特徴とする請求項１０に記載の電子デバイスの製造方法。
【請求項１３】
前記熱処理条件を設定する工程において、熱処理温度及び熱処理時間の両方を標準条件から変更することを特徴とする請求項７に記載の電子デバイスの製造方法。
【請求項１４】
前記ゲート電極の寸法を測定する工程において、前記ゲート電極を形成するためのマスク寸法を前記ゲート電極の寸法として測定することを特徴とする請求項７に記載の電子デバイスの製造方法。
【請求項１５】
ドレインエクステンション構造を持つトランジスタを備えた電子デバイスの製造方法であって、
前記トランジスタのしきい値電圧が所定値となる、前記トランジスタのゲート電極の寸法と、前記ドレインエクステンション構造を形成するためのイオン注入条件との第１の対応関係を予め求めておく工程と、
前記しきい値電圧が所定値となる、前記ゲート電極の寸法と、前記ドレインエクステンション構造を形成するための熱処理条件との第２の対応関係を予め求めておく工程と、
前記ゲート電極を形成する工程と、
前記ゲート電極の寸法を測定する工程と、
予め求められた前記第１の対応関係と、測定された前記ゲート電極の寸法とに基づいて、前記ドレインエクステンション構造を形成するためのイオン注入条件を設定する工程と、
設定されたイオン注入条件を用いて、前記ドレインエクステンション構造を形成するためのイオン注入を実施する工程と、
予め求められた前記第２の対応関係と、測定された前記ゲート電極の寸法とに基づいて、前記ドレインエクステンション構造を形成するための熱処理条件を設定する工程と、
前記イオン注入を実施する工程よりも後に、設定された熱処理条件を用いて、前記ドレインエクステンション構造を形成するための熱処理を実施する工程とを備えていることを特徴とする電子デバイスの製造方法。
【請求項１６】
ドレインエクステンション構造をそれぞれ持つＮチャンネルトランジスタ及びＰチャンネルトランジスタを備えた電子デバイスの製造方法であって、
前記Ｎチャンネルトランジスタのしきい値電圧が所定値となる、前記Ｎチャンネルトランジスタのゲート電極の寸法と、前記Ｎチャンネルトランジスタのドレインエクステンション構造を形成するためのイオン注入条件との第１の対応関係を予め求めておく工程と、
前記Ｐチャンネルトランジスタのしきい値電圧が所定値となる、前記Ｐチャンネルトランジスタのゲート電極の寸法と、前記Ｐチャンネルトランジスタのドレインエクステンション構造を形成するための熱処理条件との第２の対応関係を予め求めておく工程と、
前記Ｎチャンネルトランジスタ及び前記Ｐチャンネルトランジスタのそれぞれのゲート電極を形成する工程と、
前記Ｎチャンネルトランジスタ及び前記Ｐチャンネルトランジスタのそれぞれのゲート電極の寸法を測定する工程と、
予め求められた前記第１の対応関係と、測定された前記Ｎチャンネルトランジスタのゲート電極の寸法とに基づいて、前記Ｎチャンネルトランジスタのドレインエクステンション構造を形成するためのイオン注入条件を設定する工程と、
設定されたイオン注入条件を用いて、前記Ｎチャンネルトランジスタのドレインエクステンション構造を形成するための第１のイオン注入を実施する工程と、
前記Ｐチャンネルトランジスタのドレインエクステンション構造を形成するための第２のイオン注入を実施する工程と、
予め求められた前記第２の対応関係と、測定された前記Ｐチャンネルトランジスタのゲート電極の寸法とに基づいて、前記Ｐチャンネルトランジスタのドレインエクステンション構造を形成するための熱処理条件を設定する工程と、
前記第１のイオン注入及び前記第２のイオン注入を実施する工程よりも後に、設定された熱処理条件を用いて、前記Ｎチャンネルトランジスタのドレインエクステンション構造及び前記Ｐチャンネルトランジスタのドレインエクステンション構造を形成するための熱処理を実施する工程とを備えていることを特徴とする電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスの製造方法に関し、特に、ドレインエクステンション構造を持つトランジスタのしきい値電圧を安定して制御できる、電子デバイスの製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路装置等の電子デバイスの高機能化のために、それを構成する半導体素子の高性能化が必須となってきている。これを実現するために、現在半導体素子の主流であるＭＯＳトランジスタでは、ゲート電極の寸法の微細化が進められており、１００ｎｍよりも細いゲート電極寸法を持つ半導体素子の量産が行なわれつつある。
【０００３】
細いゲート電極寸法を実現するために、ゲート電極の加工技術は急激な進化を遂げている。例えば、パターンを基板に転写するリソグラフィー技術では、ＡｒＦエキシマレーザを用いてゲート電極寸法を９０ｎｍ以下に制御することが可能になっている。また、実際にゲート電極を形成するドライエッチング工程における加工精度の向上も進んでいる。
【０００４】
しかし、これらの加工技術は、それぞれと対応する物理現象の限界を利用するものであるため、それらの制御は極めて困難になってきている。従って、デバイスの量産化にあたっては、デバイス間のバラツキ、ロット間のバラツキ、及び最悪のケースとなるウェハ間のバラツキが存在し、現状では、ゲート電極加工精度に起因する半導体素子特性の変動幅が良品規格の幅と同等となってしまっている。
【０００５】
このようなバラツキを補正するために、従来、製品に対する出荷前素子性能特性検査の結果を製品の製造条件に反映させるフィードバック方式や、製品のある製造工程でのバラツキから最終的な素子性能のバラツキを予知し、その結果を後の製造工程の製造条件に反映させるフィードフォワード方式が提案されてきた（特許文献１参照）。
【０００６】
具体的には、従来のフィードフォワード方式では、リソグラフィ工程及びエッチング工程を経てゲート電極を形成した後、ゲート電極の寸法を測定する。そして、測定したゲート電極の寸法を予め準備されたリファレンス値と比較し、目標とするゲート電極の寸法からの偏差を求める。その後、求めた偏差をデータベースに適用することによってＳ／Ｄ（ソース・ドレイン）活性化アニール工程の条件を変更する。これにより、素子性能特性の補正を行なうことができ、その後、配線形成工程を行なう。
【０００７】
この従来技術においては、仮にゲート電極寸法のずれを検知したとすると、電気的且つ実効的なゲート長であるＬｅｆｆを、設計値通りのゲート電極寸法が得られた場合のＬｅｆｆと同じにするように、例えば、ソース・ドレイン活性化アニールの温度を標準条件から変更するようなフィードフォワードを行なう。
【特許文献１】特開昭５８−１９７８７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、半導体集積回路装置の微細化に伴い、不純物を高濃度でイオン注入することによって形成するソース・ドレイン領域のみを有するトランジスタ構造から、ショートチャンネル効果を抑制するためにソース・ドレイン領域とドレインエクステンション領域とを有するトランジスタ構造へと変化してきた。尚、ドレインエクステンション領域は、ソース・ドレイン領域とゲート電極直下のチャンネル領域との間に形成された不純物領域であって、その不純物濃度は、ソース・ドレイン領域の不純物濃度よりも低く且つＬＤＤ（lightly doped drain ）層の不純物濃度よりも高い。具体的には、ドレインエクステンション領域の不純物濃度は１０18〜１０19ａｔｏｍ／ｃｍ3 程度であり、５×１０13〜５×１０14ａｔｏｍ／ｃｍ2 程度のドーズ量のイオン注入によって形成される。
【０００９】
このようなドレインエクステンション構造を持つ微細トランジスタにおいては、実効チャンネル長は、チャンネル領域を挟むドレインエクステンション領域間の距離として決定される。
【００１０】
ところが、ドレインエクステンション構造を持つ微細トランジスタは、チャンネル領域、ドレインエクステンション領域及びソース・ドレイン領域のそれぞれの不純物分布が組合わさった極めて複雑な不純物分布を有するため、アニール条件の変更に起因する実効チャンネル長等の素子性能特性の変動率が極めて大きくなる。従って、ドレインエクステンション構造を持つ微細トランジスタの形成に従来のフィードフォワード技術を適用することは極めて困難となってきている。
【００１１】
また、デバイスの多機能化に伴い、半導体集積回路装置において例えばＰチャンネルトランジスタ及びＮチャンネルトランジスタのように、機能の異なる複数の種類の半導体素子を一緒に設ける必要が生じてきた。ここで、Ｐチャンネルトランジスタのドレインエクステンション領域の不純物としては、拡散スピードの比較的早いボロンが使用されている一方、Ｎチャンネルトランジスタのドレインエクステンション領域の不純物としては、拡散スピードが遅いリン又は砒素が使用されている。そのため、ＰチャンネルトランジスタとＮチャンネルトランジスタとの間では、アニール条件の変更に起因する素子特性変動率が異なる。従って、ソース・ドレイン活性化アニール工程のみに対する従来のフィードフォワードによると、Ｐチャンネルトランジスタ及びＮチャンネルトランジスタのうちのいずれか一方についてしか所望の特性を得ることができないという問題が起こる。
【００１２】
前記に鑑み、本発明は、ドレインエクステンション構造を持つ半導体素子におけるゲート電極の寸法バラツキに起因する素子特性のバラツキを抑制できる電子デバイスの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するために、本願発明者らは、ドレインエクステンション構造を有する半導体素子の特性に対するゲート電極寸法のバラツキの影響を、チャンネル領域を挟むドレインエクステンション領域間の距離の制御によって補償するというフィードフォワード技術を着想した。
【００１４】
具体的には、本発明に係る第１の電子デバイスの製造方法は、ドレインエクステンション構造を持つトランジスタを備えた電子デバイスの製造方法であって、トランジスタのしきい値電圧が所定値となる、トランジスタのゲート電極の寸法と、ドレインエクステンション構造を形成するためのイオン注入条件との対応関係を予め求めておく工程と、ゲート電極を形成する工程と、ゲート電極の寸法を測定する工程と、予め求められた対応関係と、測定されたゲート電極の寸法とに基づいて、ドレインエクステンション構造を形成するためのイオン注入条件を設定する工程と、設定されたイオン注入条件を用いて、ドレインエクステンション構造を形成するためのイオン注入を実施する工程とを備えている。
【００１５】
すなわち、第１の電子デバイスの製造方法は、ゲート電極の形成後、その寸法を測定し、その後、最終的に目標とするしきい値電圧つまり実効チャンネル長を実現できるように、ゲート電極寸法の測定結果を、ドレインエクステンション構造を形成するためのイオン注入条件にフィードフォワードする技術である。具体的には、ゲート電極寸法の測定結果に基づいて計算された実効チャンネル長の予想変動率に基づいて、例えば注入エネルギー、注入量又は注入角度を標準条件から変更する。
【００１６】
本発明に係る第２の電子デバイスの製造方法は、ドレインエクステンション構造を持つトランジスタを備えた電子デバイスの製造方法であって、トランジスタのしきい値電圧が所定値となる、トランジスタのゲート電極の寸法と、ドレインエクステンション構造を形成するための熱処理条件との対応関係を予め求めておく工程と、ゲート電極を形成する工程と、ゲート電極の寸法を測定する工程と、ドレインエクステンション構造を形成するためのイオン注入を実施する工程と、予め求められた対応関係と、測定されたゲート電極の寸法とに基づいて、ドレインエクステンション構造を形成するための熱処理条件を設定する工程と、イオン注入を実施する工程よりも後に、設定された熱処理条件を用いて、ドレインエクステンション構造を形成するための熱処理を実施する工程とを備えている。
【００１７】
すなわち、第２の電子デバイスの製造方法は、ゲート電極の形成後、その寸法を測定し、その後、最終的に目標とするしきい値電圧つまり実効チャンネル長を実現できるように、ゲート電極寸法の測定結果を、ドレインエクステンション構造を形成するための熱処理（活性化アニール）条件にフィードフォワードする技術である。具体的には、ゲート電極寸法の測定結果に基づいて計算された実効チャンネル長の予想変動率に基づいて、活性化アニール、特にドレインエクステンション構造を形成するためのイオン注入の後に行なわれる、プロセス中の最高温度且つ最長時間のアニールであるソース・ドレイン活性化アニールの条件を標準条件から変更する。
【００１８】
第２の電子デバイスの製造方法においては、ゲート電極寸法の測定結果をアニール時間にフィードフォワードすることによって、ドレインエクステンション構造を精度良く形成することができる。具体的には、浅い接合を形成するために、アニール技術として、アニール時間が１分以内の短時間アニール技術が一般化されてきている。このような短いアニール時間では被処理ウェハは完全な熱平衡状態に達することができないため、被処理ウェハの温度の測定は困難を極めるので、ゲート電極寸法の測定結果をアニール温度にフィードフォワードすることは難しい。それに対して、アニール温度よりも測定が容易なアニール時間へのフィードフォワードは、本発明に係る第２の電子デバイスの製造方法の実施のために極めて有効である。
【００１９】
また、この場合、ドレインエクステンション構造を形成するための熱処理において、アニール時間を１秒以下の精度で制御できるアニール装置を用いることが好ましい。
【００２０】
具他的には、ランプのオンによりウェハを急激に温め且つランプのオフによりウェハを急激に冷やすランプタイプのアニール装置に代表されるコールドウォールタイプのアニール装置によると、ランプオフ後のウェハ周辺のウォールの余熱によってウェハがなかなか冷えないので、アニール時間の制御が難しい。それに対して、アニール時間を１秒以下の精度で制御できるアニール装置、例えばホットウォールタイプの短時間アニール装置によると、ウェハを所望の温度よりも高温のウォール雰囲気中に移動させることによってウェハの温度を急激に上昇させることができると共にウェハを所望の温度よりも低温のウォール雰囲気中に移動させることによってウェハの温度を急激に低下させることができる。このため、アニール時間の制御が容易になる。すなわち、短時間アニール装置は本発明の実施のために極めて有効である。
【００２１】
本発明に係る第３の電子デバイスの製造方法は、ドレインエクステンション構造を持つトランジスタを備えた電子デバイスの製造方法であって、トランジスタのしきい値電圧が所定値となる、トランジスタのゲート電極の寸法と、ドレインエクステンション構造を形成するためのイオン注入条件との第１の対応関係を予め求めておく工程と、しきい値電圧が所定値となる、ゲート電極の寸法と、ドレインエクステンション構造を形成するための熱処理条件との第２の対応関係を予め求めておく工程と、ゲート電極を形成する工程と、ゲート電極の寸法を測定する工程と、予め求められた第１の対応関係と、測定されたゲート電極の寸法とに基づいて、ドレインエクステンション構造を形成するためのイオン注入条件を設定する工程と、設定されたイオン注入条件を用いて、ドレインエクステンション構造を形成するためのイオン注入を実施する工程と、予め求められた第２の対応関係と、測定されたゲート電極の寸法とに基づいて、ドレインエクステンション構造を形成するための熱処理条件を設定する工程と、イオン注入を実施する工程よりも後に、設定された熱処理条件を用いて、ドレインエクステンション構造を形成するための熱処理を実施する工程とを備えている。
【００２２】
すなわち、第３の電子デバイスの製造方法は、第１及び第２の電子デバイスの製造方法と同様に、ゲート電極寸法の測定結果を、ドレインエクステンション構造を形成するためのイオン注入条件及び熱処理条件のそれぞれにフィードフォワードする技術である。
【００２３】
本発明に係る第４の電子デバイスの製造方法は、ドレインエクステンション構造をそれぞれ持つＮチャンネルトランジスタ及びＰチャンネルトランジスタを備えた電子デバイスの製造方法であって、Ｎチャンネルトランジスタのしきい値電圧が所定値となる、Ｎチャンネルトランジスタのゲート電極の寸法と、Ｎチャンネルトランジスタのドレインエクステンション構造を形成するためのイオン注入条件との第１の対応関係を予め求めておく工程と、Ｐチャンネルトランジスタのしきい値電圧が所定値となる、Ｐチャンネルトランジスタのゲート電極の寸法と、Ｐチャンネルトランジスタのドレインエクステンション構造を形成するための熱処理条件との第２の対応関係を予め求めておく工程と、Ｎチャンネルトランジスタ及びＰチャンネルトランジスタのそれぞれのゲート電極を形成する工程と、Ｎチャンネルトランジスタ及びＰチャンネルトランジスタのそれぞれのゲート電極の寸法を測定する工程と、予め求められた第１の対応関係と、測定されたＮチャンネルトランジスタのゲート電極の寸法とに基づいて、Ｎチャンネルトランジスタのドレインエクステンション構造を形成するためのイオン注入条件を設定する工程と、設定されたイオン注入条件を用いて、Ｎチャンネルトランジスタのドレインエクステンション構造を形成するための第１のイオン注入を実施する工程と、Ｐチャンネルトランジスタのドレインエクステンション構造を形成するための第２のイオン注入を実施する工程と、予め求められた第２の対応関係と、測定されたＰチャンネルトランジスタのゲート電極の寸法とに基づいて、Ｐチャンネルトランジスタのドレインエクステンション構造を形成するための熱処理条件を設定する工程と、第１のイオン注入及び第２のイオン注入を実施する工程よりも後に、設定された熱処理条件を用いて、Ｎチャンネルトランジスタのドレインエクステンション構造及びＰチャンネルトランジスタのドレインエクステンション構造を形成するための熱処理を実施する工程とを備えている。
【００２４】
すなわち、第４の電子デバイスの製造方法は、ゲート電極寸法の測定結果を、Ｎチャンネルトランジスタについてはドレインエクステンション構造を形成するためのイオン注入条件に、Ｐチャンネルトランジスタについてはドレインエクステンション構造を形成するためのアニール条件にそれぞれフィードフォワードする技術である。
【発明の効果】
【００２５】
本発明によると、微細化が進む電子デバイスにおいて、ドレインエクステンション構造を有する半導体素子の特性のばらつきを、ゲート電極寸法のばらつきに左右されることなく抑制することができる。
【００２６】
また、本発明によると、例えばＰチャンネルトランジスタ又はＮチャンネルトランジスタのいずれか一方のみが設けられている電子デバイスの製造に限られず、ドレインエクステンション構造を有し且つ機能が異なる複数の半導体素子、例えばＰチャンネルトランジスタ及びＮチャンネルトランジスタ等が設けられている電子デバイスの製造においても、ゲート電極寸法のばらつきに左右されることなく各半導体素子の特性を安定させることができる。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。
【００２８】
図１は、本実施形態の対象となるデバイスにおける、ドレインエクステンション構造を持つＭＯＳ（metal oxide semiconductor ）型トランジスタの構造を示す断面図である。
【００２９】
図１に示すように、ｐ型のシリコン基板１００上にゲート酸化膜１０１を介してゲート電極１０２が形成されている。ゲート電極１０２の側面には例えばシリコン酸化膜からなるサイドウォール１０６が形成されている。また、シリコン基板１００におけるサイドウォール１０６の下側にはｎ型のドレインエクステンション領域１０４が形成されていると共に、シリコン基板１００におけるドレインエクステンション領域１０４の直下には、空乏層の拡がりを抑制するために、ｐ型のポケット領域１０３が形成されている。また、シリコン基板１００におけるゲート電極１０２の両側にはｎ型のソース・ドレイン領域１０５（ソース領域１０５ｓ及びドレイン領域１０５ｄ）がポケット領域１０３及びドレインエクステンション領域１０４のそれぞれと接するように形成されている。
【００３０】
図１に示すトランジスタにおけるゲート電極１０１の寸法はＬ（例えばＬ＝０．１５μｍ）であり、ゲート電極１０１の下側のチャンネル領域を挟むドレインエクステンション領域１０４間の距離が実効チャンネル長Ｌｅｆｆである。この実効チャンネル長Ｌｅｆｆは、トランジスタのしきい値電圧を決める１つのパラメータになっている。すなわち、実効チャンネル長Ｌｅｆｆが設計寸法よりも小さくなると、しきい値電圧が小さくなる一方、実効チャンネル長Ｌｅｆｆが設計寸法よりも大きくなると、しきい値電圧が大きくなる。
【００３１】
図２（ａ）〜（ｃ）は、図１に示すトランジスタにおけるゲート電極１０１の寸法（ゲート長）がばらつく様子を示す断面図である。すなわち、ゲート長の設計寸法（ねらいゲート寸法）を０．１５μｍとしたときに、実際のゲート電極１０１の加工寸法はエッチングに起因してばらつく。ここで、図２（ａ）は、ゲート電極１０１の加工寸法が設計寸法よりも小さくなった場合を示しており、ここでの加工寸法は０．１３５μｍである。また、図２（ｂ）は、ゲート電極１０１の加工寸法が設計寸法通りになった場合を示している。さらに、図２（ｃ）は、ゲート電極１０１の加工寸法がエッチングに起因して設計寸法よりも大きくなった場合を示しており、ここでの加工寸法は０．１６５μｍである。尚、図２（ａ）〜（ｃ）に示すゲート電極寸法はウェハ内の平均値であり、デバイスの量産化に際しては、同種のデバイス同士の間であってもゲート電極寸法のばらつきが起こるし、また、同じエッチング条件によって同種のデバイスを製造する場合であっても、ロット間においてゲート電極寸法のばらつきが起こる場合がある。
【００３２】
本発明は、図２に示すようにゲート電極の加工寸法にバラツキが存在する場合であっても、トランジスタのしきい値電圧がばらつかないように、ゲート電極加工後の工程（具体的にはエクステンション形成のためのイオン注入工程や該イオン注入工程後のアニール工程）に、ゲート電極寸法の測定結果をフィードフォワードするものである。
【００３３】
以下、本実施形態の特徴であるフィードフォワード技術について説明する前に、図３（ａ）〜（ｅ）を参照しながら、標準条件を用いたＭＯＳ型トランジスタの製造方法について、ＮチャンネルＭＯＳトランジスタを例として説明する。
【００３４】
まず、図３（ａ）に示すように、ｐ型のシリコン基板１００上にゲート酸化膜１０１を形成した後、ゲート酸化膜１０１の上にゲート電極（寸法は０．１５μｍ）１０２を形成する。次に、ゲート電極１０２をマスクとしてシリコン基板１００に対して例えばボロンをイオン注入することによって、ｐ型のポケット領域１０３を形成する。ここで、ボロンの注入角度（基板主面の法線に対する傾斜角度：以下同じ）は例えば７度である。
【００３５】
次に、図３（ｂ）に示すように、ゲート電極１０２をマスクとしてシリコン基板１００に対して例えばヒ素をイオン注入することによって、ポケット領域１０３上にｎ型のドレインエクステンション領域１０４を形成する。ここで、ヒ素の注入角度は例えば７度であり、注入エネルギーは例えば６ｋｅＶであり、注入ドーズ量は例えば５×１０14ａｔｏｍ／ｃｍ2 である。
【００３６】
次に、図３（ｃ）に示すように、ゲート電極１０２の側面に、例えばシリコン酸化膜からなるサイドウォール１０６を形成した後、図３（ｄ）に示すように、ゲート電極１０２及びサイドウォール１０６をマスクとしてシリコン基板１００に対して例えばヒ素をイオン注入することによって、ソース・ドレイン領域１０５（ソース領域１０５ｓ及びドレイン領域１０５ｄ）を形成する。ここで、ヒ素の注入角度は例えば０度（傾斜なし）であり、注入エネルギーは例えば５０ｋｅＶであり、注入ドーズ量は例えば５×１０15ａｔｏｍ／ｃｍ2 である。これによって、ゲート電極１０２の下側のチャンネル領域とソース・ドレイン領域１０５との間に、ポケット領域１０３とドレインエクステンション領域１０４との積層構造が介在する構造が形成される。
【００３７】
最後に、図３（ｅ）に示すように、ドレインエクステンション領域１０４及びソース・ドレイン領域１０５のそれぞれに注入されている不純物を拡散させ且つ活性化するために熱処理を実施する。ここで、熱処理温度は例えば１０２０℃であり、熱処理時間は例えば６．５秒である。これによりＮチャンネルＭＯＳトランジスタが完成する。
【００３８】
尚、以上の説明では、図３（ａ）〜（ｅ）を用いてＮチャンネルＭＯＳトランジスタの製造方法について説明したが、標準条件を用いたＰチャンネルＭＯＳトランジスタの製造方法も同様である。具体的には、ｎ型のシリコン基板１００に設けられるＰチャンネルＭＯＳトランジスタにおいては、ポケット領域１０３がｎ型であるため、当該ポケット領域形成のために、例えばヒ素を７度の注入角度でシリコン基板１００にイオン注入する。また、ドレインエクステンション領域１０４はｐ型であるため、当該エクステンション領域形成のために、例えばボロンを、０．８ｋｅＶの注入エネルギー、７度の注入角度、及び５×１０14ａｔｏｍ／ｃｍ2 のドーズ量でシリコン基板１００にイオン注入する。また、ソース・ドレイン領域１０５はｐ型であるため、当該ソース・ドレイン領域形成のために、例えばボロンを、５ｋｅＶの注入エネルギー、０度の注入角度（傾斜なし）及び５×１０15ａｔｏｍ／ｃｍ2 のドーズ量でシリコン基板１００にイオン注入する。尚、ドレインエクステンション領域１０４及びソース・ドレイン領域１０５のそれぞれに注入されている不純物を拡散させ且つ活性化するための熱処理の条件については、ＮチャンネルＭＯＳトランジスタの製造方法の場合と同様に、熱処理温度が１０２０℃であり、熱処理時間が６．５秒である。
【００３９】
以下、前述の図３（ａ）〜（ｅ）に示すプロセスを基準として、ゲート電極寸法がばらついた場合、具体的にはポリシリコンのエッチングにより形成されたゲート電極の寸法が設計値よりも小さくなった場合における本実施形態のフィードフォワード技術（ゲート電極寸法の測定結果のプロセス条件へのフィードフォワード）について説明する。尚、本実施形態では、ゲート電極寸法の設計値は０．１５μｍであり、ゲート電極の加工寸法は設計値と比べて１０％小さい０．１３５μｍであるとする。
【００４０】
図４（ａ）〜（ｄ）は、本実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００４１】
まず、図４（ａ）に示すように、ｐ型のシリコン基板１００上にゲート酸化膜１０１を形成した後、ゲート酸化膜１０１の上に、公知のリソグラフィ技術及びエッチング技術を用いて、例えばポリシリコンからなるゲート電極１０２を形成する。その後、形成されたゲート電極１０２の寸法（ゲート長）を例えばＳＥＭ（scanning electron microscope）により測定する。このとき、ゲート電極寸法の設計値が０．１５μｍであったのに対して、ゲート電極寸法の測定値は０．１３５μｍであった。続いて、ゲート電極１０２をマスクとしてシリコン基板１００に対して例えばボロンをイオン注入することによって、ｐ型のポケット領域１０３を形成する。ここで、ボロンの注入角度は例えば７度である。
【００４２】
次に、図４（ｂ）に示すように、ゲート電極１０２をマスクとしてシリコン基板１００に対して例えばヒ素をイオン注入することによって、ポケット領域１０３上にｎ型のドレインエクステンション領域１０４を形成する。ここで、ヒ素の注入角度は例えば０度（傾斜なし）であり、注入エネルギーは例えば６ｋｅＶであり、注入ドーズ量は例えば５×１０14ａｔｏｍ／ｃｍ2 である。すなわち、本実施形態においては、ゲート電極１０２の加工寸法が設計値よりも小さくなっているので、ヒ素の注入角度を、前述の基準プロセスにおける標準条件である７度から０度に変更する。尚、本実施形態においては、当該イオン注入条件の設定は以下のように行なわれる。すなわち、トランジスタのしきい値電圧（又はそれを規定する実効チャンネル長Ｌｅｆｆ（ゲート電極１０２の下のチャンネル領域を挟むドレインエクステンション領域１０４間の距離））を所定値に設定できる、ゲート電極１０２の寸法とイオン注入条件との対応関係を予め求めておき、当該対応関係とゲート電極１０２の測定寸法とに基づいてイオン注入条件の設定を行なう。
【００４３】
次に、図４（ｃ）に示すように、ゲート電極１０２の側面に、例えばシリコン酸化膜からなるサイドウォール１０６を形成した後、ゲート電極１０２及びサイドウォール１０６をマスクとしてシリコン基板１００に対して例えばヒ素をイオン注入することによって、ソース・ドレイン領域１０５（ソース領域１０５ｓ及びドレイン領域１０５ｄ）を形成する。ここで、ヒ素の注入角度は例えば０度（傾斜なし）であり、注入エネルギーは例えば５０ｋｅＶであり、注入ドーズ量は例えば５×１０15ａｔｏｍ／ｃｍ2 である。すなわち、ソース・ドレイン領域１０５を形成するためのイオン注入の条件は、前述のＮチャンネルトランジスタを形成するための基準プロセスにおける標準条件と同じである。これによって、ゲート電極１０２の下側のチャンネル領域とソース・ドレイン領域１０５との間に、ポケット領域１０３とドレインエクステンション領域１０４との積層構造が介在する構造が形成される。
【００４４】
最後に、図４（ｄ）に示すように、ドレインエクステンション領域１０４及びソース・ドレイン領域１０５のそれぞれに注入されている不純物を拡散させ且つ活性化するために熱処理を実施する。ここで、熱処理温度は例えば１０２０℃であり、熱処理時間は例えば６．５秒である。すなわち、当該熱処理の条件は、前述のＮチャンネルトランジスタを形成するための基準プロセスにおける標準条件と同じである。これによりＮチャンネルＭＯＳトランジスタが完成する。
【００４５】
本実施形態によると、ゲート電極１０２の加工寸法が設計値よりも小さくなっているのに対して、ドレインエクステンション領域１０４を形成するためのイオン注入の角度を標準条件よりも小さくする。これにより、ドレインエクステンション領域１０４のゲート電極１０２の下側への入り込みを小さくできるため、トランジスタの実効チャンネル長Ｌｅｆｆを設計値に近づけることができるので、トランジスタのしきい値電圧のばらつきを抑制することができる。すなわち、所望のしきい値電圧を持つトランジスタを得ることができる。
【００４６】
尚、本実施形態において、エクステンション形成のためのイオン注入の角度を制御したが、これに代えて、エクステンション形成のための「イオン注入エネルギー」や「イオン注入量（ドーズ量）」を調節してもよい。すなわち、この場合にも、ドレインエクステンション領域１０４における注入不純物のチャンネル領域方向への拡がりを抑制することが可能になるので、実効チャンネル長Ｌｅｆｆを制御することができる。具体的には、ゲート電極寸法が設計値よりも小さくなったときには、エクステンション形成のためのイオン注入エネルギーを標準条件よりも小さくする一方、ゲート電極寸法が設計値よりも大きくなったときには、エクステンション形成のためのイオン注入のエネルギーを標準条件よりも大きくすればよい。同様に、ゲート電極寸法が設計値よりも小さくなったときには、エクステンション形成のための注入ドーズ量を標準条件よりも小さくする一方、ゲート電極寸法が設計値よりも大きくなったときには、エクステンション形成のための注入ドーズ量を標準条件よりも大きくすればよい。
【００４７】
また、本実施形態において、ゲート電極寸法のばらつきに対して、エクステンション形成のための「注入角度」、「注入エネルギー」及び「注入ドーズ量」のうちの２つ以上を調節してもよい。さらに、ゲート電極寸法のばらつきに対して、エクステンション形成のためのイオン注入条件の調節に代えて、又は当該調節に加えて、エクステンション形成のための熱処理（図４（ｄ）に示す工程）の条件（熱処理温度、熱処理時間等）を調節してもよい。この場合、当該熱処理条件の設定は以下のように行なわれる。すなわち、トランジスタのしきい値電圧（又はそれを規定する実効チャンネル長Ｌｅｆｆ（ゲート電極１０２の下のチャンネル領域を挟むドレインエクステンション領域１０４間の距離））を所定値に設定できる、ゲート電極１０２の寸法と熱処理条件との対応関係を予め求めておき、当該対応関係とゲート電極１０２の測定寸法とに基づいて熱処理条件の設定を行なう。
【００４８】
また、本実施形態において、ゲート電極１０２の寸法測定に際して、実際にエッチングによりパターニングされたポリシリコン膜からなるゲート電極１０２の寸法をＳＥＭにより測定した。しかし、これに代えて、ゲート電極加工のためのエッチング工程前のリソグラフィによって形成された、ゲート電極形成用のレジストパターンの寸法（又は該レジストパターンを用いて形成された、ゲート電極形成用のハードマスクの寸法）をゲート電極寸法として測定してもよい。
【００４９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。尚、本実施形態では、前述の図３（ａ）〜（ｅ）に示すプロセスを基準として、ゲート電極寸法がばらついた場合、具体的にはポリシリコンのエッチングにより形成されたゲート電極の寸法が設計値よりも小さくなった場合におけるフィードフォワード技術（ゲート電極寸法の測定結果のプロセス条件へのフィードフォワード）について説明する。具体的には、本実施形態では、ゲート電極寸法の設計値は０．１５μｍであり、ゲート電極の加工寸法は設計値と比べて１０％小さい０．１３５μｍであるとする。
【００５０】
図５（ａ）〜（ｄ）は、本実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００５１】
まず、図５（ａ）に示すように、ｎ型のシリコン基板１００上にゲート酸化膜１０１を形成した後、ゲート酸化膜１０１の上に、公知のリソグラフィ技術及びエッチング技術を用いて、例えばポリシリコンからなるゲート電極１０２を形成する。その後、形成されたゲート電極１０２の寸法（ゲート長）を例えばＳＥＭにより測定する。このとき、ゲート電極寸法の設計値が０．１５μｍであったのに対して、ゲート電極寸法の測定値は０．１３５μｍであった。続いて、ゲート電極１０２をマスクとしてシリコン基板１００に対して例えばヒ素をイオン注入することによって、ｎ型のポケット領域１０３を形成する。ここで、ヒ素の注入角度は例えば７度である。
【００５２】
次に、図５（ｂ）に示すように、ゲート電極１０２をマスクとしてシリコン基板１００に対して例えばボロンをイオン注入することによって、ポケット領域１０３上にｐ型のドレインエクステンション領域１０４を形成する。ここで、ボロンの注入角度は例えば７度（傾斜なし）であり、注入エネルギーは例えば０．８ｋｅＶであり、注入ドーズ量は例えば５×１０14ａｔｏｍ／ｃｍ2 である。すなわち、ドレインエクステンション領域１０４を形成するためのイオン注入の条件は、前述のＰチャンネルトランジスタを形成するための基準プロセスにおける標準条件と同じである。
【００５３】
次に、図５（ｃ）に示すように、ゲート電極１０２の側面に、例えばシリコン酸化膜からなるサイドウォール１０６を形成した後、ゲート電極１０２及びサイドウォール１０６をマスクとしてシリコン基板１００に対して例えばボロンをイオン注入することによって、ソース・ドレイン領域１０５（ソース領域１０５ｓ及びドレイン領域１０５ｄ）を形成する。ここで、ボロンの注入角度は例えば０度（傾斜なし）であり、注入エネルギーは例えば５ｋｅＶであり、注入ドーズ量は例えば５×１０15ａｔｏｍ／ｃｍ2 である。すなわち、ソース・ドレイン領域１０５を形成するためのイオン注入の条件は、前述のＰチャンネルトランジスタを形成するための基準プロセスにおける標準条件と同じである。
【００５４】
最後に、図５（ｄ）に示すように、ドレインエクステンション領域１０４及びソース・ドレイン領域１０５のそれぞれに注入されている不純物を拡散させ且つ活性化するために熱処理を実施する。ここで、熱処理温度は例えば１０２０℃であり、熱処理時間は例えば４．５秒である。すなわち、本実施形態においては、ゲート電極１０２の加工寸法が設計値よりも小さくなっているので、熱処理時間を、前述の基準プロセスにおける標準条件である６．５秒から４．５秒に変更する。これによりＰチャンネルＭＯＳトランジスタが完成する。尚、本実施形態においては、当該熱処理条件の設定は以下のように行なわれる。すなわち、トランジスタのしきい値電圧（又はそれを規定する実効チャンネル長Ｌｅｆｆ（ゲート電極１０２の下のチャンネル領域を挟むドレインエクステンション領域１０４間の距離））を所定値に設定できる、ゲート電極１０２の寸法と熱処理条件との対応関係を予め求めておき、当該対応関係とゲート電極１０２の測定寸法とに基づいて熱処理条件の設定を行なう。
【００５５】
本実施形態によると、ゲート電極１０２の加工寸法が設計値よりも小さくなっているのに対して、ドレインエクステンション領域１０４を形成するための熱処理時間を標準条件よりも短くする。これにより、ドレインエクステンション領域１０４のゲート電極１０２の下側への入り込みを小さくできるため、トランジスタの実効チャンネル長Ｌｅｆｆを設計値に近づけることができるので、トランジスタのしきい値電圧のばらつきを抑制することができる。すなわち、所望のしきい値電圧を持つトランジスタを得ることができる。
【００５６】
すなわち、本実施形態によると、ゲート電極寸法の測定結果を熱処理（アニール）時間にフィードフォワードすることによって、ドレインエクステンション構造を精度良く形成することができる。具体的には、浅い接合を形成するために、アニール技術として、アニール時間が１分以内の短時間アニール技術が一般化されてきている。このような短いアニール時間では被処理ウェハは完全な熱平衡状態に達することができないため、被処理ウェハの温度の測定は困難を極めるので、ゲート電極寸法の測定結果をアニール温度にフィードフォワードすることは難しい。それに対して、アニール温度よりも測定が容易なアニール時間へのフィードフォワードは、本発明の実施のために極めて有効である。
【００５７】
尚、本実施形態において、ドレインエクステンション構造を形成するための熱処理（図５（ｄ）に示す工程）において、アニール時間を１秒以下の精度で制御できるアニール装置を用いることが好ましい。具他的には、ランプのオンによりウェハを急激に温め且つランプのオフによりウェハを急激に冷やすランプタイプのアニール装置に代表されるコールドウォールタイプのアニール装置によると、ランプオフ後のウェハ周辺のウォールの余熱によってウェハがなかなか冷えないので、アニール時間の制御が難しい。それに対して、アニール時間を１秒以下の精度で制御できるアニール装置、例えばホットウォールタイプの短時間アニール装置によると、ウェハを所望の温度よりも高温のウォール雰囲気中に移動させることによってウェハの温度を急激に上昇させることができると共にウェハを所望の温度よりも低温のウォール雰囲気中に移動させることによってウェハの温度を急激に低下させることができる。このため、アニール時間の制御が容易になる。すなわち、短時間アニール装置は本発明の実施のために極めて有効である。
【００５８】
また、本実施形態において、エクステンション形成のための熱処理時間を制御したが、これに代えて、エクステンション形成のための熱処理温度を調節してもよい。すなわち、この場合にも、ドレインエクステンション領域１０４におけるイオン注入不純物のチャンネル領域方向への拡がりを抑制することが可能になるので、実効チャンネル長Ｌｅｆｆを制御することができる。具体的には、本実施形態の図５（ｄ）に示す熱処理工程において、例えば熱処理時間を基準プロセスの標準条件と同じく６．５秒に設定する一方、熱処理温度を標準条件よりも小さい１０１５℃に設定することにより、トランジスタの実効チャンネル長Ｌｅｆｆを設計値に近づけることができる。すなわち、ゲート電極寸法が設計値よりも小さくなったときには、エクステンション形成のための熱処理温度を標準条件よりも小さくする一方、ゲート電極寸法が設計値よりも大きくなったときには、エクステンション形成のための熱処理温度を標準条件よりも大きくすればよい。
【００５９】
また、本実施形態において、ゲート電極寸法のばらつきに対して、エクステンション形成のための「熱処理時間」及び「熱処理温度」の両方を調節してもよい。さらに、ゲート電極寸法のばらつきに対して、エクステンション形成のための熱処理条件の調節に代えて、又は当該調節に加えて、エクステンション形成のためのイオン注入（図５（ｂ）に示す工程）の条件（注入角度、注入エネルギー、注入ドーズ量等）を調節してもよい。この場合、当該イオン条件の設定は以下のように行なわれる。すなわち、トランジスタのしきい値電圧（又はそれを規定する実効チャンネル長Ｌｅｆｆ（ゲート電極１０２の下のチャンネル領域を挟むドレインエクステンション領域１０４間の距離））を所定値に設定できる、ゲート電極１０２の寸法とイオン注入条件との対応関係を予め求めておき、当該対応関係とゲート電極１０２の測定寸法とに基づいてイオン条件の設定を行なう。
【００６０】
また、本実施形態において、ゲート電極１０２の寸法測定に際して、実際にエッチングによりパターニングされたポリシリコン膜からなるゲート電極１０２の寸法をＳＥＭにより測定した。しかし、これに代えて、ゲート電極加工のためのエッチング工程前のリソグラフィによって形成された、ゲート電極形成用のレジストパターンの寸法（又は該レジストパターンを用いて形成された、ゲート電極形成用のハードマスクの寸法）をゲート電極寸法として測定してもよい。
【００６１】
以下、本実施形態におけるゲート電極寸法の測定結果をアニール時間にフィードフォワードする方法の詳細例について説明する。
【００６２】
まず、例えば図６（ａ）に示すような、ゲート電極寸法（エッチングにより形成されたゲート電極の寸法）とトランジスタのしきい値電圧との相関関係を予め測定しておく。尚、図６（ａ）に示す相関関係は、アニール時間等の各種プロセス条件を前述の標準条件に設定した場合に得られたものである。また、図６（ｂ）に示すような、アニール時間（図５（ｄ）に示す熱処理工程におけるアニール時間）とトランジスタのしきい値電圧との相関関係を予め測定しておく。尚、図６（ｂ）に示す相関関係は、アニール時間を除くプロセス条件を前述の標準条件に設定した場合において寸法０．１５μｍのゲート電極を形成した場合に得られたものである。その後、当該両相関関係に基づいて、図６（ｃ）に示すような、トランジスタのしきい値電圧が所定値（例えば−０．３２Ｖ）となる、ゲート電極寸法とアニール時間との対応関係を求める。すなわち、当該対応関係を予め求めておくことにより、ゲート電極寸法を測定した後に当該測定値をアニール時間にフィードフォワードすることができる。
【００６３】
次に、本実施形態においてアニール時間に代えてアニール温度にゲート電極寸法の測定結果をフィードフォワードする方法の詳細例について説明する。
【００６４】
まず、例えば図７（ａ）に示すような、ゲート電極寸法（エッチングにより形成されたゲート電極の寸法）とトランジスタのしきい値電圧との相関関係を予め測定しておく。尚、図７（ａ）に示す相関関係は、アニール温度等の各種プロセス条件を前述の標準条件に設定した場合に得られたものである。また、図７（ｂ）に示すような、アニール温度（図５（ｄ）に示す熱処理工程におけるアニール温度）とトランジスタのしきい値電圧との相関関係を予め測定しておく。尚、図７（ｂ）に示す相関関係は、アニール温度を除くプロセス条件を前述の標準条件に設定した場合において寸法０．１５μｍのゲート電極を形成した場合に得られたものである。その後、当該両相関関係に基づいて、図７（ｃ）に示すような、トランジスタのしきい値電圧が所定値（例えば−０．３２Ｖ）となる、ゲート電極寸法とアニール温度との対応関係を求める。すなわち、当該対応関係を予め求めておくことにより、ゲート電極寸法を測定した後に当該測定値をアニール温度にフィードフォワードすることができる。
【００６５】
（第３の実施形態）
以下、本発明の第３の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。尚、本実施形態では、前述の図３（ａ）〜（ｅ）に示すプロセスを基準として、ゲート電極寸法がばらついた場合、具体的にはポリシリコンのエッチングにより形成されたゲート電極の寸法が設計値よりも大きくなった場合におけるフィードフォワード技術（ゲート電極寸法の測定結果のプロセス条件へのフィードフォワード）について説明する。具体的には、本実施形態では、ゲート電極寸法の設計値は０．１５μｍであり、ゲート電極の加工寸法は設計値と比べて１０％大きい０．１６５μｍであるとする。
【００６６】
図８（ａ）〜（ｄ）は、本実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００６７】
まず、図８（ａ）に示すように、ｐ型のシリコン基板１００上にゲート酸化膜１０１を形成した後、ゲート酸化膜１０１の上に、公知のリソグラフィ技術及びエッチング技術を用いて、例えばポリシリコンからなるゲート電極１０２を形成する。その後、形成されたゲート電極１０２の寸法（ゲート長）を例えばＳＥＭにより測定する。このとき、ゲート電極寸法の設計値が０．１５μｍであったのに対して、ゲート電極寸法の測定値は０．１６５μｍであった。続いて、ゲート電極１０２をマスクとしてシリコン基板１００に対して例えばボロンをイオン注入することによって、ｐ型のポケット領域１０３を形成する。ここで、ボロンの注入角度は例えば７度である。
【００６８】
次に、図８（ｂ）に示すように、ゲート電極１０２をマスクとしてシリコン基板１００に対して例えばヒ素をイオン注入することによって、ポケット領域１０３上にｎ型のドレインエクステンション領域１０４を形成する。ここで、ヒ素の注入角度は例えば１２度であり、注入エネルギーは例えば６ｋｅＶであり、注入ドーズ量は例えば５×１０14ａｔｏｍ／ｃｍ2 である。すなわち、本実施形態においては、ゲート電極１０２の加工寸法が設計値よりも大きくなっているので、ヒ素の注入角度を、前述の基準プロセスにおける標準条件である７度から１２度に変更する。尚、本実施形態においては、当該イオン注入条件の設定は以下のように行なわれる。すなわち、トランジスタのしきい値電圧（又はそれを規定する実効チャンネル長Ｌｅｆｆ（ゲート電極１０２の下のチャンネル領域を挟むドレインエクステンション領域１０４間の距離））を所定値に設定できる、ゲート電極１０２の寸法とイオン注入条件との対応関係を予め求めておき、当該対応関係とゲート電極１０２の測定寸法とに基づいてイオン注入条件の設定を行なう。
【００６９】
次に、図８（ｃ）に示すように、ゲート電極１０２の側面に、例えばシリコン酸化膜からなるサイドウォール１０６を形成した後、ゲート電極１０２及びサイドウォール１０６をマスクとしてシリコン基板１００に対して例えばヒ素をイオン注入することによって、ソース・ドレイン領域１０５（ソース領域１０５ｓ及びドレイン領域１０５ｄ）を形成する。ここで、ヒ素の注入角度は例えば０度（傾斜なし）であり、注入エネルギーは例えば５０ｋｅＶであり、注入ドーズ量は例えば５×１０15ａｔｏｍ／ｃｍ2 である。すなわち、ソース・ドレイン領域１０５を形成するためのイオン注入の条件は、前述のＮチャンネルトランジスタを形成するための基準プロセスにおける標準条件と同じである。これによって、ゲート電極１０２の下側のチャンネル領域とソース・ドレイン領域１０５との間に、ポケット領域１０３とドレインエクステンション領域１０４との積層構造が介在する構造が形成される。
【００７０】
最後に、図８（ｄ）に示すように、ドレインエクステンション領域１０４及びソース・ドレイン領域１０５のそれぞれに注入されている不純物を拡散させ且つ活性化するために熱処理を実施する。ここで、熱処理温度は例えば１０２０℃であり、熱処理時間は例えば６．５秒である。すなわち、当該熱処理の条件は、前述のＮチャンネルトランジスタを形成するための基準プロセスにおける標準条件と同じである。これによりＮチャンネルＭＯＳトランジスタが完成する。
【００７１】
本実施形態によると、ゲート電極１０２の加工寸法が設計値よりも大きくなっているのに対して、ドレインエクステンション領域１０４を形成するためのイオン注入の角度を標準条件よりも大きくする。これにより、ドレインエクステンション領域１０４のゲート電極１０２の下側への入り込みを大きくできるため、トランジスタの実効チャンネル長Ｌｅｆｆを設計値に近づけることができるので、トランジスタのしきい値電圧のばらつきを抑制することができる。すなわち、所望のしきい値電圧を持つトランジスタを得ることができる。
【００７２】
尚、本実施形態において、エクステンション形成のためのイオン注入の角度を制御したが、これに代えて、エクステンション形成のための「イオン注入エネルギー」や「イオン注入量（ドーズ量）」を調節してもよい。すなわち、この場合にも、ドレインエクステンション領域１０４における注入不純物のチャンネル領域方向への拡がりを抑制することが可能になるので、実効チャンネル長Ｌｅｆｆを制御することができる。具体的には、ゲート電極寸法が設計値よりも小さくなったときには、エクステンション形成のためのイオン注入エネルギーを標準条件よりも小さくする一方、ゲート電極寸法が設計値よりも大きくなったときには、エクステンション形成のためのイオン注入のエネルギーを標準条件よりも大きくすればよい。同様に、ゲート電極寸法が設計値よりも小さくなったときには、エクステンション形成のための注入ドーズ量を標準条件よりも小さくする一方、ゲート電極寸法が設計値よりも大きくなったときには、エクステンション形成のための注入ドーズ量を標準条件よりも大きくすればよい。
【００７３】
また、本実施形態において、ゲート電極寸法のばらつきに対して、エクステンション形成のための「注入角度」、「注入エネルギー」及び「注入ドーズ量」のうちの２つ以上を調節してもよい。さらに、ゲート電極寸法のばらつきに対して、エクステンション形成のためのイオン注入条件の調節に代えて、又は当該調節に加えて、エクステンション形成のための熱処理（図８（ｄ）に示す工程）の条件（熱処理温度、熱処理時間等）を調節してもよい。この場合、当該熱処理条件の設定は以下のように行なわれる。すなわち、トランジスタのしきい値電圧（又はそれを規定する実効チャンネル長Ｌｅｆｆ（ゲート電極１０２の下のチャンネル領域を挟むドレインエクステンション領域１０４間の距離））を所定値に設定できる、ゲート電極１０２の寸法と熱処理条件との対応関係を予め求めておき、当該対応関係とゲート電極１０２の測定寸法とに基づいて熱処理条件の設定を行なう。
【００７４】
また、本実施形態において、ゲート電極１０２の寸法測定に際して、実際にエッチングによりパターニングされたポリシリコン膜からなるゲート電極１０２の寸法をＳＥＭにより測定した。しかし、これに代えて、ゲート電極加工のためのエッチング工程前のリソグラフィによって形成された、ゲート電極形成用のレジストパターンの寸法（又は該レジストパターンを用いて形成された、ゲート電極形成用のハードマスクの寸法）をゲート電極寸法として測定してもよい。
【００７５】
（第４の実施形態）
以下、本発明の第４の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。尚、本実施形態では、前述の図３（ａ）〜（ｅ）に示すプロセスを基準として、ゲート電極寸法がばらついた場合、具体的にはポリシリコンのエッチングにより形成されたゲート電極の寸法が設計値よりも大きくなった場合におけるフィードフォワード技術（ゲート電極寸法の測定結果のプロセス条件へのフィードフォワード）について説明する。具体的には、本実施形態では、ゲート電極寸法の設計値は０．１５μｍであり、ゲート電極の加工寸法は設計値と比べて１０％大きい０．１６５μｍであるとする。
【００７６】
図９（ａ）〜（ｄ）は、本実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【００７７】
まず、図９（ａ）に示すように、ｎ型のシリコン基板１００上にゲート酸化膜１０１を形成した後、ゲート酸化膜１０１の上に、公知のリソグラフィ技術及びエッチング技術を用いて、例えばポリシリコンからなるゲート電極１０２を形成する。その後、形成されたゲート電極１０２の寸法（ゲート長）を例えばＳＥＭにより測定する。このとき、ゲート電極寸法の設計値が０．１５μｍであったのに対して、ゲート電極寸法の測定値は０．１６５μｍであった。続いて、ゲート電極１０２をマスクとしてシリコン基板１００に対して例えばヒ素をイオン注入することによって、ｎ型のポケット領域１０３を形成する。ここで、ヒ素の注入角度は例えば７度である。
【００７８】
次に、図９（ｂ）に示すように、ゲート電極１０２をマスクとしてシリコン基板１００に対して例えばボロンをイオン注入することによって、ポケット領域１０３上にｐ型のドレインエクステンション領域１０４を形成する。ここで、ボロンの注入角度は例えば７度（傾斜なし）であり、注入エネルギーは例えば０．８ｋｅＶであり、注入ドーズ量は例えば５×１０14ａｔｏｍ／ｃｍ2 である。すなわち、ドレインエクステンション領域１０４を形成するためのイオン注入の条件は、前述のＰチャンネルトランジスタを形成するための基準プロセスにおける標準条件と同じである。
【００７９】
次に、図９（ｃ）に示すように、ゲート電極１０２の側面に、例えばシリコン酸化膜からなるサイドウォール１０６を形成した後、ゲート電極１０２及びサイドウォール１０６をマスクとしてシリコン基板１００に対して例えばボロンをイオン注入することによって、ソース・ドレイン領域１０５（ソース領域１０５ｓ及びドレイン領域１０５ｄ）を形成する。ここで、ボロンの注入角度は例えば０度（傾斜なし）であり、注入エネルギーは例えば５ｋｅＶであり、注入ドーズ量は例えば５×１０15ａｔｏｍ／ｃｍ2 である。すなわち、ソース・ドレイン領域１０５を形成するためのイオン注入の条件は、前述のＰチャンネルトランジスタを形成するための基準プロセスにおける標準条件と同じである。
【００８０】
最後に、図９（ｄ）に示すように、ドレインエクステンション領域１０４及びソース・ドレイン領域１０５のそれぞれに注入されている不純物を拡散させ且つ活性化するために熱処理を実施する。ここで、熱処理温度は例えば１０２０℃であり、熱処理時間は例えば７．１秒である。すなわち、本実施形態においては、ゲート電極１０２の加工寸法が設計値よりも大きくなっているので、熱処理時間を、前述の基準プロセスにおける標準条件である６．５秒から７．１秒に変更する。これによりＰチャンネルＭＯＳトランジスタが完成する。尚、本実施形態においては、当該熱処理条件の設定は以下のように行なわれる。すなわち、トランジスタのしきい値電圧（又はそれを規定する実効チャンネル長Ｌｅｆｆ（ゲート電極１０２の下のチャンネル領域を挟むドレインエクステンション領域１０４間の距離））を所定値に設定できる、ゲート電極１０２の寸法と熱処理条件との対応関係を予め求めておき、当該対応関係とゲート電極１０２の測定寸法とに基づいて熱処理条件の設定を行なう。
【００８１】
本実施形態によると、ゲート電極１０２の加工寸法が設計値よりも大きくなっているのに対して、ドレインエクステンション領域１０４を形成するための熱処理時間を標準条件よりも長くする。これにより、ドレインエクステンション領域１０４のゲート電極１０２の下側への入り込みを大きくできるため、トランジスタの実効チャンネル長Ｌｅｆｆを設計値に近づけることができるので、トランジスタのしきい値電圧のばらつきを抑制することができる。すなわち、所望のしきい値電圧を持つトランジスタを得ることができる。
【００８２】
すなわち、本実施形態によると、ゲート電極寸法の測定結果を熱処理（アニール）時間にフィードフォワードすることによって、ドレインエクステンション構造を精度良く形成することができる。具体的には、浅い接合を形成するために、アニール技術として、アニール時間が１分以内の短時間アニール技術が一般化されてきている。このような短いアニール時間では被処理ウェハは完全な熱平衡状態に達することができないため、被処理ウェハの温度の測定は困難を極めるので、ゲート電極寸法の測定結果をアニール温度にフィードフォワードすることは難しい。それに対して、アニール温度よりも測定が容易なアニール時間へのフィードフォワードは、本発明の実施のために極めて有効である。
【００８３】
尚、本実施形態において、ドレインエクステンション構造を形成するための熱処理（図９（ｄ）に示す工程）において、アニール時間を１秒以下の精度で制御できるアニール装置を用いることが好ましい。具他的には、ランプのオンによりウェハを急激に温め且つランプのオフによりウェハを急激に冷やすランプタイプのアニール装置に代表されるコールドウォールタイプのアニール装置によると、ランプオフ後のウェハ周辺のウォールの余熱によってウェハがなかなか冷えないので、アニール時間の制御が難しい。それに対して、アニール時間を１秒以下の精度で制御できるアニール装置、例えばホットウォールタイプの短時間アニール装置によると、ウェハを所望の温度よりも高温のウォール雰囲気中に移動させることによってウェハの温度を急激に上昇させることができると共にウェハを所望の温度よりも低温のウォール雰囲気中に移動させることによってウェハの温度を急激に低下させることができる。このため、アニール時間の制御が容易になる。すなわち、短時間アニール装置は本発明の実施のために極めて有効である。
【００８４】
また、本実施形態において、エクステンション形成のための熱処理時間を制御したが、これに代えて、エクステンション形成のための熱処理温度を調節してもよい。すなわち、この場合にも、ドレインエクステンション領域１０４におけるイオン注入不純物のチャンネル領域方向への拡がりを抑制することが可能になるので、実効チャンネル長Ｌｅｆｆを制御することができる。具体的には、本実施形態の図９（ｄ）に示す熱処理工程において、例えば熱処理時間を基準プロセスの標準条件と同じく６．５秒に設定する一方、熱処理温度を標準条件よりも大きい１０２３℃に設定することにより、トランジスタの実効チャンネル長Ｌｅｆｆを設計値に近づけることができる。すなわち、ゲート電極寸法が設計値よりも小さくなったときには、エクステンション形成のための熱処理温度を標準条件よりも小さくする一方、ゲート電極寸法が設計値よりも大きくなったときには、エクステンション形成のための熱処理温度を標準条件よりも大きくすればよい。
【００８５】
また、本実施形態において、ゲート電極寸法のばらつきに対して、エクステンション形成のための「熱処理時間」及び「熱処理温度」の両方を調節してもよい。さらに、ゲート電極寸法のばらつきに対して、エクステンション形成のための熱処理条件の調節に代えて、又は当該調節に加えて、エクステンション形成のためのイオン注入（図９（ｂ）に示す工程）の条件（注入角度、注入エネルギー、注入ドーズ量等）を調節してもよい。この場合、当該イオン条件の設定は以下のように行なわれる。すなわち、トランジスタのしきい値電圧（又はそれを規定する実効チャンネル長Ｌｅｆｆ（ゲート電極１０２の下のチャンネル領域を挟むドレインエクステンション領域１０４間の距離））を所定値に設定できる、ゲート電極１０２の寸法とイオン注入条件との対応関係を予め求めておき、当該対応関係とゲート電極１０２の測定寸法とに基づいてイオン条件の設定を行なう。
【００８６】
また、本実施形態において、ゲート電極１０２の寸法測定に際して、実際にエッチングによりパターニングされたポリシリコン膜からなるゲート電極１０２の寸法をＳＥＭにより測定した。しかし、これに代えて、ゲート電極加工のためのエッチング工程前のリソグラフィによって形成された、ゲート電極形成用のレジストパターンの寸法（又は該レジストパターンを用いて形成された、ゲート電極形成用のハードマスクの寸法）をゲート電極寸法として測定してもよい。
【００８７】
以下、本実施形態におけるゲート電極寸法の測定結果をアニール時間にフィードフォワードする方法の詳細例について説明する。
【００８８】
まず、例えば図６（ａ）に示すような、ゲート電極寸法（エッチングにより形成されたゲート電極の寸法）とトランジスタのしきい値電圧との相関関係を予め測定しておく。尚、図６（ａ）に示す相関関係は、アニール時間等の各種プロセス条件を前述の標準条件に設定した場合に得られたものである。また、図６（ｂ）に示すような、アニール時間（図９（ｄ）に示す熱処理工程におけるアニール時間）とトランジスタのしきい値電圧との相関関係を予め測定しておく。尚、図６（ｂ）に示す相関関係は、アニール時間を除くプロセス条件を前述の標準条件に設定した場合において寸法０．１５μｍのゲート電極を形成した場合に得られたものである。その後、当該両相関関係に基づいて、図６（ｃ）に示すような、トランジスタのしきい値電圧が所定値（例えば−０．３２Ｖ）となる、ゲート電極寸法とアニール時間との対応関係を求める。すなわち、当該対応関係を予め求めておくことにより、ゲート電極寸法を測定した後に当該測定値をアニール時間にフィードフォワードすることができる。
【００８９】
次に、本実施形態においてアニール時間に代えてアニール温度にゲート電極寸法の測定結果をフィードフォワードする方法の詳細例について説明する。
【００９０】
まず、例えば図７（ａ）に示すような、ゲート電極寸法（エッチングにより形成されたゲート電極の寸法）とトランジスタのしきい値電圧との相関関係を予め測定しておく。尚、図７（ａ）に示す相関関係は、アニール温度等の各種プロセス条件を前述の標準条件に設定した場合に得られたものである。また、図７（ｂ）に示すような、アニール温度（図９（ｄ）に示す熱処理工程におけるアニール温度）とトランジスタのしきい値電圧との相関関係を予め測定しておく。尚、図７（ｂ）に示す相関関係は、アニール温度を除くプロセス条件を前述の標準条件に設定した場合において寸法０．１５μｍのゲート電極を形成した場合に得られたものである。その後、当該両相関関係に基づいて、図７（ｃ）に示すような、トランジスタのしきい値電圧が所定値（例えば−０．３２Ｖ）となる、ゲート電極寸法とアニール温度との対応関係を求める。すなわち、当該対応関係を予め求めておくことにより、ゲート電極寸法を測定した後に当該測定値をアニール温度にフィードフォワードすることができる。
【００９１】
（第５の実施形態）
前述の第１の実施形態及び第３の実施形態では、ＮチャンネルＭＯＳトランジスタ（以下、Ｎｃｈトランジスタという）のエクステンション構造について、当該エクステンション構造を形成するためのイオン注入の条件の調整により、しきい値電圧のばらつきを抑制することを説明した。また、前述の第２の実施形態及び第４の実施形態では、ＰチャンネルＭＯＳトランジスタ（以下、Ｐｃｈトランジスタという）のエクステンション構造について、当該エクステンション構造を形成するための熱処理の条件（熱処理温度、熱処理時間等）の調整により、しきい値電圧のばらつきを抑制することを説明した。尚、Ｎｃｈトランジスタのエクステンション構造についても、当該エクステンション構造を形成するための熱処理の条件の調整により、しきい値電圧のばらつきを抑制してもよい。また、Ｐｃｈトランジスタのエクステンション構造についても、当該エクステンション構造を形成するためのイオン注入の条件の調整により、しきい値電圧のばらつきを抑制してもよい。
【００９２】
ところで、ｎ型不純物（例えばヒ素）はｐ型不純物（例えばボロン）と比べて熱処理の影響を受けにくい。言い換えると、ｐ型不純物はｎ型不純物と比べて熱処理によって拡散しやすい。従って、ＮｃｈトランジスタとＰｃｈトランジスタとを含む半導体集積回路装置等の電子デバイスの製造にあっては、ゲート電極の寸法を測定し、該測定値の設計値からのずれを評価した後、Ｎｃｈトランジスタについては第１及び第３の実施形態と同様にイオン注入条件に対してフィードフォワードを実施し且つＰｃｈトランジスタについては第２及び第４の実施形態と同様に熱処理条件に対してフィードフォワードを実施することが好ましい。例えば、Ｎｃｈトランジスタ及びＰｃｈトランジスタのそれぞれのゲート電極の寸法が設計値よりも小さくなった場合には、Ｎｃｈトランジスタのエクステンション構造の形成においてはイオン注入の角度を基準プロセスの標準条件よりも大きく設定する一方、Ｐｃｈトランジスタのエクステンション構造の形成においては熱処理時間を基準プロセスの標準条件よりも長く設定する。このとき、当該熱処理の温度が、Ｎｃｈトランジスタのエクステンション構造を形成するためにイオン注入されたｎ型不純物の拡散が起こりにくい温度であれば、Ｎｃｈトランジスタのエクステンション構造をイオン注入条件のみによって決定することができる。
【００９３】
本発明の第５の実施形態に係る電子デバイスの製造方法は、以上の知見に基づくものであって、具体的には、ドレインエクステンション構造をそれぞれ持つＮｃｈトランジスタ及びＰｃｈトランジスタを備えた電子デバイスの製造方法である。
【００９４】
以下、図１０に示すフローチャートを参照しながら本実施形態に係る電子デバイスの製造方法について説明する。
【００９５】
まず、ステップＳ１において、Ｎｃｈトランジスタ及びＰｃｈトランジスタのそれぞれのゲート電極を形成する（例えば第１の実施形態の図４（ａ）に示す工程及び第２の実施形態の図５（ａ）に示す工程等参照）。
【００９６】
次に、ステップＳ２において、Ｎｃｈトランジスタ及びＰｃｈトランジスタのそれぞれのゲート電極の寸法を例えばＳＥＭにより測定する。これにより、各ゲート電極の寸法の設計値に対するばらつきを確認できる。
【００９７】
次に、ステップＳ３において、Ｎｃｈトランジスタのドレインエクステンション構造を形成するためのイオン注入を実施する（例えば第１の実施形態の図４（ｂ）に示す工程又は第３の実施形態の図８（ｂ）に示す工程等参照）。ここで、本実施形態では、Ｎｃｈトランジスタのしきい値電圧（又はそれを規定する実効チャンネル長Ｌｅｆｆ）を所定値に設定できる、Ｎｃｈトランジスタのゲート電極の寸法と、Ｎｃｈトランジスタのドレインエクステンション構造を形成するためのイオン注入条件との対応関係を予め求めておき、該対応関係と、Ｎｃｈトランジスタのゲート電極の測定寸法とに基づいて、Ｎｃｈトランジスタのドレインエクステンション構造を形成するためのイオン注入条件を設定する。すなわち、Ｎｃｈトランジスタのゲート電極の測定結果を、Ｎｃｈトランジスタのドレインエクステンション構造を形成するためのイオン注入条件にフィードフォワードし、例えば注入エネルギー、注入角度又はドーズ量等を標準条件から変更する。
【００９８】
次に、ステップＳ４において、Ｐｃｈトランジスタのドレインエクステンション構造を形成するためのイオン注入を実施する（例えば第２の実施形態の図５（ｂ）に示す工程又は第４の実施形態の図９（ｂ）に示す工程等参照）。ここで、当該イオン注入の条件としては標準条件を用いる。
【００９９】
次に、ステップＳ５において、Ｎｃｈトランジスタ及びＰｃｈトランジスタのそれぞれのゲート電極の側面に絶縁性のサイドウォールを形成する（例えば第１の実施形態の図４（ｃ）に示す工程及び第２の実施形態の図５（ｃ）に示す工程等参照）。その後、ステップＳ６において、Ｎｃｈトランジスタのソース・ドレイン領域を形成するためのイオン注入を実施する（例えば第１の実施形態の図４（ｃ）に示す工程又は第３の実施形態の図８（ｃ）に示す工程等参照）。その後、ステップＳ７において、Ｐｃｈトランジスタのソース・ドレイン領域を形成するためのイオン注入を実施する（例えば第２の実施形態の図５（ｃ）に示す工程又は第４の実施形態の図９（ｃ）に示す工程等参照）。ここで、ステップＳ６及びＳ７のイオン注入の条件としてはそれぞれ標準条件を用いる。
【０１００】
次に、ステップＳ８において、Ｎｃｈトランジスタ及びＰｃｈトランジスタのそれぞれのドレインエクステンション領域及びソース・ドレイン領域に注入されている不純物を拡散させ且つ活性化するために熱処理（アニール）を実施する。これにより、Ｎｃｈトランジスタ及びＰｃｈトランジスタが完成する。ここで、本実施形態では、Ｐｃｈトランジスタのしきい値電圧（又はそれを規定する実効チャンネル長Ｌｅｆｆ）を所定値に設定できる、Ｐｃｈトランジスタのゲート電極の寸法と、Ｐｃｈトランジスタのドレインエクステンション構造を形成するための熱処理条件との対応関係を予め求めておき、該対応関係と、Ｐｃｈトランジスタのゲート電極の測定寸法とに基づいて、Ｐｃｈトランジスタのドレインエクステンション構造を形成するための熱処理条件を設定する。すなわち、Ｐｃｈトランジスタのゲート電極の測定結果を、Ｐｃｈトランジスタのドレインエクステンション構造を形成するための熱処理条件にフィードフォワードし、例えば熱処理時間又は熱処理温度等を標準条件から変更する。
【０１０１】
次に、ステップＳ９において、Ｎｃｈトランジスタ及びＰｃｈトランジスタの上に配線層を形成する。
【０１０２】
本実施形態によると、第１〜第４の実施形態と同様の効果に加えて、同一の半導体集積回路装置上に設けられているＮｃｈトランジスタ及びＰｃｈトランジスタのそれぞれの特性を個別に調整できるという効果が得られる。すなわち、Ｎｃｈトランジスタ及びＰｃｈトランジスタが設けられている電子デバイスの製造においても、ゲート電極寸法のばらつきに左右されることなく各トランジスタの特性を安定させることができる。
【０１０３】
尚、本実施形態のステップＳ２におけるゲート電極１０２の寸法測定に際して、エッチングにより形成されたゲート電極１０２の寸法をＳＥＭにより測定した。しかし、これに代えて、ゲート電極加工のためのエッチング工程前のリソグラフィによって形成された、ゲート電極形成用のレジストパターンの寸法（又は該レジストパターンを用いて形成された、ゲート電極形成用のハードマスクの寸法）をゲート電極寸法として測定してもよい。この場合、当該測定工程は、ステップＳ１のゲート電極形成工程の前に実施される。
【０１０４】
また、本実施形態のステップＳ８におけるアニール処理においては、Ｐｃｈトランジスタのゲート電極寸法の測定結果を熱処理（アニール）時間にフィードフォワードすることによって、Ｐｃｈトランジスタのドレインエクステンション構造を精度良く形成することができる。具体的には、浅い接合を形成するために、アニール技術として、アニール時間が１分以内の短時間アニール技術が一般化されてきている。このような短いアニール時間では被処理ウェハは完全な熱平衡状態に達することができないため、被処理ウェハの温度の測定は困難を極めるので、ゲート電極寸法の測定結果をアニール温度にフィードフォワードすることは難しい。それに対して、アニール温度よりも測定が容易なアニール時間へのフィードフォワードは、本発明の実施のために極めて有効である。この場合、ステップＳ８のアニール処理において、アニール時間を１秒以下の精度で制御できるアニール装置を用いることが好ましい。具他的には、ランプのオンによりウェハを急激に温め且つランプのオフによりウェハを急激に冷やすランプタイプのアニール装置に代表されるコールドウォールタイプのアニール装置によると、ランプオフ後のウェハ周辺のウォールの余熱によってウェハがなかなか冷えないので、アニール時間の制御が難しい。それに対して、アニール時間を１秒以下の精度で制御できるアニール装置、例えばホットウォールタイプの短時間アニール装置によると、ウェハを所望の温度よりも高温のウォール雰囲気中に移動させることによってウェハの温度を急激に上昇させることができると共にウェハを所望の温度よりも低温のウォール雰囲気中に移動させることによってウェハの温度を急激に低下させることができる。このため、アニール時間の制御が容易になる。すなわち、短時間アニール装置は本発明の実施のために極めて有効である。
【０１０５】
また、本実施形態において、ステップＳ３におけるＮｃｈトランジスタのドレインエクステンション構造を形成するためのイオン注入工程と、ステップＳ４におけるＰｃｈトランジスタのドレインエクステンション構造を形成するためのイオン注入工程との順番を入れ替えてもよい。同様に、ステップＳ６におけるＮｃｈトランジスタのソース・ドレイン領域を形成するためのイオン注入工程と、ステップＳ７におけるＰｃｈトランジスタのソース・ドレイン領域を形成するためのイオン注入工程との順番を入れ替えてもよい。
【産業上の利用可能性】
【０１０６】
以上に説明したように、本発明は電子デバイスの製造方法に関し、ドレインエクステンション構造を持つ半導体素子を備えた電子デバイスに適用した場合、当該半導体素子の素子性能をゲート電極寸法の加工バラツキに依存することなく安定させることができるという効果が得られ、非常に有用である。
【図面の簡単な説明】
【０１０７】
【図１】本発明の各実施形態の対象となるデバイスにおける、ドレインエクステンション構造を持つＭＯＳ型トランジスタの構造を示す断面図である。
【図２】（ａ）〜（ｃ）は、図１に示すトランジスタにおけるゲート電極の寸法（ゲート長）がばらつく様子を示す断面図である。
【図３】（ａ）〜（ｅ）は、本発明の第１〜第５の実施形態に係る電子デバイスの製造方法と対比される、標準条件を用いたＭＯＳ型トランジスタの製造方法の各工程を示す断面図である。
【図４】（ａ）〜（ｄ）は本発明の第１の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図５】（ａ）〜（ｄ）は本発明の第２の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図６】（ａ）〜（ｃ）は、本発明の第２又は第４の実施形態に係る電子デバイスの製造方法におけるゲート電極寸法の測定結果をアニール時間にフィードフォワードする方法を説明するための図である。
【図７】（ａ）〜（ｃ）は、本発明の第２又は第４の実施形態に係る電子デバイスの製造方法におけるゲート電極寸法の測定結果をアニール温度にフィードフォワードする方法を説明するための図である。
【図８】（ａ）〜（ｄ）は本発明の第３の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図９】（ａ）〜（ｄ）は本発明の第４の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図１０】本発明の第５の実施形態に係る電子デバイスの製造方法のフローチャートである。
【符号の説明】
【０１０８】
１００    シリコン基板
１０１    ゲート酸化膜
１０２    ゲート電極
１０３    ポケット領域
１０４    ドレインエクステンション領域
１０５ｄ  ドレイン領域
１０５ｓ  ソース領域
１０６    サイドウォール
【図１】
2006108498.tif 000003
【図２】
2006108498.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006108498.tif 000009
【図８】
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【図９】
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【図１０】
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