(57)【要約】【課題】  簡単な回路構成で高い周波数精度を有する周波数シンセサイザを提供する。【解決手段】  周波数設定器１４で、第１の可変分周器１１および第２の可変分周器１２に設定する分周数Ｍ，Ｎの差｜Ｍ−Ｎ｜を一定数ｄ（ｄは１以上の整数）以内に保ったまま分周数Ｍ，Ｎを変化させることにより、第１の可変分周器１１，第２の可変分周器１２からの基準クロック信号Ｒ，比較クロック信号Ｃに基づいて、ＰＬＬ回路１３を構成する位相・周波数比較器１３０＿１、チャージポンプ回路１３＿２、制御電圧発生器１３＿３、および電圧制御発振器１３＿４で、周波数Ｆｏｕｔを有する出力クロック信号ＯＵＴＣＬＫを発生して、比較信号Ｃが基準信号Ｒに対して位相が一致するようにフィードバック制御を行なう。【選択図】        図１
2006041816.tif 000002
【特許請求の範囲】
【請求項１】
設定された分周数に従って入力クロック信号を分周して可変周波数の基準クロック信号を生成する第１の可変分周器と、
設定された分周数に従って出力クロック信号を分周して可変周波数の比較クロック信号を生成する第２の可変分周器と、
前記基準クロック信号と前記比較クロック信号を入力して、該比較クロック信号の位相が該基準クロック信号の位相に一致するように前記出力クロック信号を生成するＰＬＬ回路と、
前記第１の可変分周器および前記第２の可変分周器に設定する各分周数Ｍ、Ｎを、その差｜Ｍ−Ｎ｜を一定数ｄ（ｄは１以上の整数）以内に保ったまま変化させることにより、前記出力クロック信号を所定の周波数範囲で変化させる周波数設定器とを備えたことを特徴とする周波数シンセサイザ。
【請求項２】
前記周波数設定器は、前記分周数ＭとＮを数値の増減方向に関し同一方向に増減させた数値ペアの系列
（Ｍ1，Ｎ1），（Ｍ2，Ｎ2），（Ｍ3，Ｎ3），…
（但し、該系列をＭ1＞Ｍ2＞Ｍ3…の順に並べたときＮ1＞Ｎ2＞Ｎ3…とする）
の中から選択された数値ペア（Ｍi，Ｎi）を構成する各数値Ｍi，Ｎiに切り換えるものであることを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項３】
前記周波数設定器は、前記ＭとＮの差｜Ｍ−Ｎ｜を１から１０の中から選択する数値ペア（Ｍi，Ｎi）を構成する各数値に切り換えるものであることを特徴とする請求項１または２記載の周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を備えた周波数シンセサイザに関する。
【背景技術】
【０００２】
従来より、基準クロック信号と比較クロック信号とを入力して、比較クロック信号が基準クロック信号に一致するように出力クロック信号を生成するＰＬＬ回路を備えた周波数シンセサイザが知られている。
【０００３】
図３は、従来の周波数シンセサイザの回路構成を示すブロック図である。
【０００４】
図３に示す周波数シンセサイザ１００には、固定分周器１１０と、プログラマブル分周器１２０と、ＰＬＬ回路１３０とが備えられている。ＰＬＬ回路１３０は、位相・周波数比較器１３０＿１と、チャージポンプ回路１３０＿２と、制御電圧発生器１３０＿３と、電圧制御発振器１３０＿４とから構成されている。
【０００５】
固定分周器１１０には、周波数Ｆｉｎを有する入カクロック信号ＩＮＣＬＫが入力される。この固定分周器１１０は、入カクロック信号ＩＮＣＬＫを固定された分周数Ｍで分周して基準信号Ｒを出力する。この基準信号Ｒは、ＰＬＬ回路１３０を構成する位相・周波数比較器１３０＿１の一方の入力端子に入力される。
【０００６】
一方、プログラマブル分周器１２０には、ＰＬＬ回路１３０からの、後述する周波数Ｆｏｕｔを有する出力クロック信号ＯＵＴＣＬＫが入力される。このプログラマブル分周器１２０は、出力クロック信号ＯＵＴＣＬＫを、外部から自在に設定された分周数Ｎで分周して比較信号Ｃを出力する。この比較信号Ｃは、位相・周波数比較器１３０＿１の他方の入力端子に入力される。
【０００７】
位相・周波数比較器１３０＿１は、比較信号Ｃが基準信号Ｒより遅れた時にアップパルスＵを、進んだ時にダウンパルスＤをチャージポンプ回路１３０＿２に出力する。
【０００８】
チャージポンプ回路１３０＿２は、アップパルスＵもしくはダウンパルスＤに基づいて誤差信号Ｅを発生して制御電圧発生器１３０＿３に出力する。
【０００９】
制御電圧発生器１３０＿３は、誤差信号Ｅに応じた制御電圧Ｖを生成する。生成された制御電圧Ｖは、電圧制御発振器１３０＿４に入力される。
【００１０】
電圧制御発振器１３０＿４は、入力された制御電圧Ｖに応じた周波数Ｆｏｕｔを有する出力クロック信号ＯＵＴＣＬＫを発生する。この出力クロック信号ＯＵＴＣＬＫが、プログラマブル分周器１２０を経由してフィードバックされることによって、比較信号Ｃが基準信号Ｒに対して、位相が一致するように制御される。ここで、以下の式が成り立つ。
【００１１】
Ｆｏｕｔ＝（Ｎ／Ｍ）×Ｆｉｎ
このようにして、入力クロック信号ＩＮＣＬＫが有する周波数Ｆｉｎの分数倍の周波数Ｆｏｕｔを有する出力クロック信号ＯＵＴＣＬＫを取り出すことができる。
【００１２】
例えば、１００ＭＨｚを中心に周波数可変範囲が±２，０００ｐｐｍで、周波数設定精度が２０ｐｐｍの高精度な周波数シンセサイザを実現するには、固定分周器１１０とプログラマブル分周器１２０のそれぞれの分周数Ｍ，Ｎを、Ｍ＝５０，０００に固定し、Ｎ＝４９，９００〜５０，１００の範囲で１ずつ可変することにより実現することができる。
【００１３】
上述した周波数シンセサイザの技術を採用した周波数シンセサイザとして、高速チューニングの実現化が図られた周波数シンセサイザ（特許文献１参照）、高精度化が図られた周波数シンセサイザ（特許文献２参照）、および出力周波数を高めて回路規模を小さく抑えた周波数シンセサイザ（特許文献３参照）が提案されている。
【特許文献１】特開平９−２６１０４７号公報
【特許文献２】特開２００２−１５８５８３号公報
【特許文献３】特開２０００−２２５３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、特許文献１や特許文献２に提案された周波数シンセサイザでは、出力クロック信号を生成するにあたり、数万分周数（数万逓倍数）という非常に大きな逓倍数が必要とされる。このような出力クロック信号の周波数を数万クロックの間安定して保持できる電圧制御発振器は、汎用ＬＳＩプロセスでは実現できない。また、周波数設定精度の向上に呼応して、大容量のコンデンサを使用したチャージボンプ回路によってアタックタイムやリカバリータイムといった応答能力を犠牲にしてその出力クロック信号の周波数を安定に制御する必要がある。また、固定分周器，プログラマブル分周器も数万逓倍数分の大きな回路規模が必要である。従って、このような周波数シンセサイザを汎用ＬＳＩプロセスのみでは実現できず、安価に具体化できなかった。
【００１５】
また、特許文献３に提案された周波数シンセサイザでは、回路規模を小さく抑えるために高周波信号生成回路の技術は開示されているものの、周波数精度を高めるための技術については開示されていない。
【００１６】
このような従来の周波数シンセサイザでは、プログラマブル分周器の分周数Ｎを一定数ずつ増加または減少することにより、生成される出力信号の周波数間隔を均一にすることができる。しかし、周波数シンセサイザの用途によっては、生成される出力信号の周波数が必ずしも等間隔とならなくても所定の許容精度以内であれば十分である場合も多い。
【００１７】
本発明は、上記事情に鑑み、簡単な回路構成で高い周波数精度を有する周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成する本発明の周波数シンセサイザは、
設定された分周数に従って入力クロック信号を分周して可変周波数の基準クロック信号を生成する第１の可変分周器と、
設定された分周数に従って出力クロック信号を分周して可変周波数の比較クロック信号を生成する第２の可変分周器と、
上記基準クロック信号と上記比較クロック信号とを入力して、その比較クロック信号の位相がその基準クロック信号の位相に一致するように上記出力クロック信号を生成するＰＬＬ回路と、
上記第１の可変分周器および上記第２の可変分周器に設定する各分周数Ｍ，Ｎを、その差｜Ｍ−Ｎ｜を一定数ｄ（ｄは１以上の整数）以内に保ったまま変化させることにより、上記出力クロック信号を所定の周波数範囲で変化させる周波数設定器とを備えたことを特徴とする。
【００１９】
また、上記周波数設定器は、前記分周数ＭとＮを数値の増減方向に関し同一方向に増減させた数値ペアの系列
（Ｍ1，Ｎ1），（Ｍ2，Ｎ2），（Ｍ3，Ｎ3），…
（但し、その系列をＭ1＞Ｍ2＞Ｍ3＞…の順に並べたときＮ1＞Ｎ2＞Ｎ3＞…とする。）
の中から選択された数値ペア（Ｍi，Ｎi）を構成する各数値Ｍi，Ｎiに切り換えるものであることが好ましい。
【００２０】
本発明の周波数シンセサイザは、第１の可変分周器および第２の可変分周器に設定する各分周数Ｍ，Ｎを、その差｜Ｍ−Ｎ｜を一定数ｄ（ｄは１以上の整数）以内に保ったまま変化させることにより、出力クロック信号を入力クロック信号の周波数を含まない所定の周波数範囲内で変化させる構成である。このような構成とすると、後述する実施形態で説明するように、小さな回路規模で周波数間隔の小さな出力クロック信号を出力することができる。従って、簡単な回路構成で高い周波数精度を有する周波数シンセサイザを提供することができる。
【００２１】
ここで、上記周波数設定器は、上記第１の可変分周器および上記第２の可変分周器に設定する各分周数Ｍ，Ｎを、｜Ｍ−Ｎ｜≦１０である数値ペアの系列の中から選択された数値ペア（Ｍi，Ｎi）を構成する各数値Ｍi，Ｎiに切り換えるものであることが好ましい。
【００２２】
このようにすると、出力クロック信号の周波数間隔は、
Ｎ／Ｍ−（Ｎ−ｄ）／（Ｍ−ｄ）＝（Ｍ−Ｎ）・ｄ／Ｍ（Ｍ−ｄ）＜ｄ2／Ｍ（Ｍ−ｄ）
となるので、従来の、１／Ｍの周波数問隔を有する技術と比較し、約ｄ2／（Ｍの２乗）と小さくなる。このため、従来の、例えば５０，０００逓倍数の周波数シンセサイザと同じ周波数間隔を実現するためには、ｄ＝１０のときであっても約２０００逓倍数程度で済む。またｄ＝１としたときには２２４逓倍数程度で済む。従って、より簡単な回路構成でより高い周波数精度を得ることができる。
【発明の効果】
【００２３】
本発明によれば、簡単な回路構成で高い周波数精度を有する周波数シンセサイザを提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の実施の形態を説明する。
【００２５】
図１は、本発明の一実施形態の周波数シンセサイザの回路構成を示すブロック図である。
【００２６】
図１に示す周波数シンセサイザ１０には、第１の可変分周器１１と、第２の可変分周器１２と、ＰＬＬ回路１３と、周波数設定器１４とが備えられている。ＰＬＬ回路１３は、位相・周波数比較器１３＿１と、チャージポンプ回路１３＿２と、制御電圧発生器１３＿３と、電圧制御発振器１３＿４とから構成されている。
【００２７】
第１の可変分周器１１には、周波数Ｆｉｎを有する入力クロック信号ＩＮＣＬＫが入力される。この第１の可変分周器１１は、周波数設定器１４で設定された分周数（１／Ｍ）に従って、入力クロック信号ＩＮＣＬＫを分周して可変周波数の基準クロック信号Ｒを出力する。この基準信号Ｒは、ＰＬＬ回路１３を構成する位相・周波数比較器１３＿１の一方の入力端子に入力される。
【００２８】
第２の可変分周器１２には、ＰＬＬ回路１３からの、後述する周波数Ｆｏｕｔを有する出力クロック信号ＯＵＴＣＬＫが入力される。この第２の可変分周器１２は、周波数設定器１４で設定された分周数（１／Ｎ）に従って、出力クロック信号ＯＵＴＣＬＫを分周して可変周波数の比較クロック信号Ｃを生成する。この比較信号Ｃは、位相・周波数比較器１３＿１の他方の入力端子に入力される。
【００２９】
位相・周波数比較器１３＿１は、比較信号Ｃが基準信号Ｒより遅れた時にアップパルスＵを、進んだ時にダウンパルスＤをチャージポンプ回路１３＿２に出力する。
【００３０】
チャージポンプ回路１３＿２は、アップパルスＵもしくはダウンパルスＤに基づいて誤差信号Ｅを発生して制御電圧発生器１３＿３に出力する。
【００３１】
制御電圧発生器１３＿３は、誤差信号Ｅに応じた制御電圧Ｖを生成する。生成された制御電圧Ｖは、電圧制御発振器１３＿４に入力される。
【００３２】
電圧制御発振器１３＿４は、入力された制御電圧Ｖに応じた周波数Ｆｏｕｔを有する出力クロック信号ＯＵＴＣＬＫを発生する。この出力クロック信号ＯＵＴＣＬＫが、第２の可変分周器１２を経由してフィードバックされることによって、比較信号Ｃが基準信号Ｒに対して、位相が一致するように制御される。
【００３３】
周波数設定器１４は、以下のようにして、第１の可変分周器１１に分周数Ｍを設定するとともに第２の可変分周器１２に分周数Ｎを設定する。
【００３４】
ここで、第１の可変分周器１１および第２の可変分周器に設定される分周数Ｍ，Ｎをその差｜Ｍ−Ｎ｜を一定数ｄ（ｄは１以上の整数）以内に保ったまま変化させる。分周数Ｍ，Ｎの設定方法の一具体例としては、ＭとＮを数値の増減方向に関し同一方向に増減させた数値ペアの系列（Ｍ1，Ｎ1），（Ｍ2，Ｎ2），（Ｍ3，Ｎ3），…（但し、系列をＭ1＞Ｍ2＞Ｍ3＞…の順に並べたときＮ1＞Ｎ2＞Ｎ3＞…とする）とする。
【００３５】
周波数設定器１４は、第１の可変分周器１１に分周数Ｍを設定するとともに第２の可変分周器１２に分周数Ｎを設定するにあたり、上記数値ペアの系列（Ｍ1，Ｎ1），（Ｍ2，Ｎ2），（Ｍ3，Ｎ3），…の中から選択された数値ペア（Ｍi，Ｎi）を構成する各数値Ｍi，Ｎiに切り換える。これにより、出力クロック信号ＯＵＴＣＬＫを入力クロック信号ＩＮＣＬＫの周波数Ｆｉｎを含まない１０％以内（本発明にいう所定の周波数範囲内に相当）で変化させる。さらに、詳細には、この周波数設定器１４は、第１の可変分周器１１および第２の可変分周器１２に設定する各分周数Ｍ，Ｎを、｜Ｍ−Ｎ｜＝１である数値ペアの系列の中から選択された数値ペア（Ｍi，Ｎi）を構成する各数値Ｍi，Ｎiに切り換える。
【００３６】
具体的には、第１の可変分周器１１には、９９．６ＭＨｚの周波数Ｆｉｎを有する入力クロック信号ＩＮＣＬＫが入力される。また、第１の可変分周器１１，第２の可変分周器１２には、周波数設定器１４によりＭ＝５１１，Ｎ＝５１２が設定される。すると、出力クロック信号ＯＵＴの周波数Ｆｏｕｔは、
Ｆｏｕｔ＝９９．６ＭＨｚ×（５１２／５１１）＝９９．７９４９１１９４ＭＨｚ
となる。
【００３７】
また、Ｍ＝５１０，Ｎ＝５１１と設定されると、出力クロック信号ＯＵＴの周波数Ｆｏｕｔは、
Ｆｏｕｔ＝９９．６ＭＨｚ×（５１１／５１０）＝９９．７９５２９４１２ＭＨｚ
となる。
【００３８】
さらに、Ｍ＝５０９，Ｎ＝５１０と設定されると、出力クロック信号ＯＵＴの周波数Ｆｏｕｔは、
Ｆｏｕｔ＝９９．６ＭＨｚ×（５１０／５０９）＝９９．７９５６７７８ＭＨｚ
となる。
【００３９】
これらの周波数間隔は、それぞれ、９９．７９５２９４１２ＭＨｚ−９９．７９４９１１９４ＭＨｚ＝０．３８２１８ｋＨｚ、９９．７９５６７７８ＭＨｚ−９９．７９５２９４１２ＭＨｚ＝０．３８３６８ｋＨｚとなる。
【００４０】
このように、周波数設定器１４で、Ｍ，Ｎの差を１に保ちながら、第１の可変分周器１１，第２の可変分周器１２に設定する分周数Ｍ，Ｎを、数値の増減方向に関し同一方向に増減しながら変化させると、周波数間隔をＦｉｎ／５１２（１９４ＫＨｚ）にした場合と比べ、非常に小さくすることができる。
【００４１】
詳細には、ＭとＮの差を１に保ちながら上記のようにして値を変化させると、周波数Ｆｏｕｔの間隔は、
Ｎ／Ｍ−（Ｎ−１）／（Ｍ−１）＝（Ｍ−Ｎ）／Ｍ（Ｍ−１）＝１／Ｍ（Ｍ−１）
となるので、従来の、１／Ｍの周波数問隔を有する技術と比較し、約１／（Ｍの２乗）と小さくなる。また、従来の、５０，０００逓倍数の周波数シンセサイザと同じ周波数間隔を実現するためには、およそ２２４逓倍数で済む。
【００４２】
尚、ＭとＮの差を１に保ったままＭとＮの値を小さくしていくと、徐々に周波数間隔は増大していく。ここで、周波数間隔の許容値を超えたときには、ＭとＮの値を最大値に戻し、ＭとＮの差を２にして同じことを繰り返せば周波数間隔を小さくすることができる。例えば、Ｍ＝２００，Ｎ＝２０１のときの、１／ＭＮ＝１／４０２００よりも、Ｍ＝５００，Ｎ＝５０２のときの２／２５１０００の方が小さいからである。そこで、目標とする周波数間隔の大きさによっては第１の可変分周器１１および第２の可変分周器１２に設定する各分周数Ｍ，Ｎを、｜Ｍ−Ｎ｜≦１０としてもよい。以下、図２を参照して説明する。
【００４３】
図２は、図１に示す周波数シンセサイザの、出力クロック信号の周波数に対する周波数間隔を示したグラフである。
【００４４】
図２に示す横軸は、周波数シンセサイザ１０を構成する電圧制御発振器１３＿４から出力される出力クロック信号ＯＵＴＣＬＫが有する周波数Ｆｏｕｔ（ＭＨｚ）を示す。また、図２に示す縦軸は、その出力クロック信号ＯＵＴＣＬＫの周波数間隔（ＫＨｚ）を示す。
【００４５】
図２には、２５６≦Ｍ，Ｎ≦５１２の範囲内でＭ，Ｎの差を１，２，３と変化させていった場合の、出力クロック信号ＯＵＴＣＬＫの、周波数Ｆｏｕｔに対する周波数間隔が示されている。
【００４６】
出力クロック信号ＯＵＴＣＬＫの周波数Ｆｏｕｔが入力クロック信号ＩＮＣＬＫの周波数Ｆｉｎと同じ場合、即ちＭ＝Ｎの場合は、周波数間隔が大きくなってしまう（入力クロック信号ＩＮＣＬＫの周波数Ｆｉｎの１／５１２程度の大きさ）。ここで、その部分を除けば、Ｍ，Ｎの差が１，２，３のいずれの部分であっても周波数間隔を２ｋＨｚ以内に設定することができる。
【００４７】
本実施形態では、入力クロック信号ＩＮＣＬＫの周波数Ｆｉｎは９９．６ＭＨｚである。ここで、出力クロック信号ＯＵＴＣＬＫの周波数Ｆｏｕｔが１００ＭＨｚ±２，０００ｐｐｍ（＝０．２ＭＨｚ）の範囲では、周波数間隔は最大でも２０ｐｐｍ（＝２ｋＨｚ）未満である。従来技術ではこの精度を実現するのに５０，０００逓倍数程度が必要であるが、本実施形態では、５００逓倍数程度で同等の周波数精度を実現することができる。また、入力クロック信号ＩＮＣＬＫの分周数とフィードバックされる出力クロック信号ＯＵＴＣＬＫの分周数を１０以内でずらした場合であっても、２，０００逓倍数程度で高い周波数精度を得ることができる。従って、汎用ＬＳＩプロセスのみで高い周波数精度を有する周波数シンセサイザを実現することができる。
【００４８】
ここで、従来技術との効果の比較を行うと、本発明での出力クロック信号の周波数間隔は、近似的にｄ2／Ｍ2以内であるので、従来技術の周波数間隔１／Ｍより小さくするためにはｄはＭｍｉｎ（ここでＭｍｉｎは分周数Ｍ、Ｎの最小数とする）の正の平方根より小さければよい。また、Ｍ、Ｎの値は１００以上で、ｄがＭ、Ｎの最小値（すなわち１００）の１０％より小さいことが望ましい。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施形態の周波数シンセサイザの回路構成を示すブロック図である。
【図２】図１に示す周波数シンセサイザの、出力クロック信号の周波数に対する周波数間隔を示したグラフである。
【図３】従来の周波数シンセサイザの回路構成を示すブロック図である。
【符号の説明】
【００５０】
１０  周波数シンセサイザ
１１  第１の可変分周器
１２  第２の可変分周器
１３  ＰＬＬ回路
１３＿１  位相・周波数比較器
１３＿２  チャージポンプ回路
１３＿３  制御電圧発生器
１３＿４  電圧制御発振器
１４  周波数設定器
【図１】
2006041816.tif 000003
【図２】
2006041816.tif 000004
【図３】
2006041816.tif 000005