(57)【要約】    【課題】  終端部の面積を大きくすることなく半導体素子の耐圧を高く保つ。    【解決手段】  終端部には、トレンチ４がＮ−型エピタキシャル層２を貫通してＮ＋型層１に達している。トレンチ４はシリカ粒子により充填される。トレンチ４の上方には、シリコン酸化膜５ｂが形成され、このシリコン酸化膜５ｂの上に、素子領域に形成された半導体素子の電極メタル６から延引されたフィールドプレート６ａが形成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成される半導体層に半導体素子を形成してなる素子領域と、
この素子領域を囲うように前記半導体層に形成される終端部とを備えた半導体装置において、
前記終端部は、
前記半導体層に形成されるトレンチと、
前記トレンチの内部に充填される絶縁物とを備え、
前記素子領域に形成された前記半導体素子の電極から前記トレンチの上方まで延伸されるフィールドプレートを備えている
ことを特徴とする半導体装置。
【請求項２】
前記トレンチは、前記半導体基板に到達する深さに形成されることを特徴とする、請求項１記載の半導体装置。
【請求項３】
前記絶縁物は、前記トレンチにトレンチ幅と比較して十分に小さい粒径を有するシリカ粒を充填することにより形成される請求項１記載の半導体装置。
【請求項４】
前記絶縁物上に形成された上部絶縁膜を更に備え、前記フィールドプレートは、その一部がこの上部絶縁膜に形成された凹部に進入するように形成された請求項１記載の半導体装置。
【請求項５】
前記素子領域に、前記トレンチの側壁に沿って形成され、前記半導体層とは異なる導電型の側部半導体層を備えた請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳しくは大電力用途の回路に使用され、素子領域を囲う終端構造を有する電力用半導体装置に関する。
【背景技術】
【０００２】
電力用半導体素子のチップは、トランジスタのソース領域やゲート電極などが形成された素子領域と、これを囲む終端部とから構成される。終端部は、半導体素子領域の端部における電界を緩和するために形成されるものである。終端部の構成として最も一般的なのは、図２５に示すように、ガードリングを用いたプレーナ終端により、素子領域終端部にかかる電界を半導体チップの外側へ向けて伸ばすものである。
【０００３】
しかし、定格電圧が大きくなると、ガードリングを複数層に亘り、しかもある程度の間隔を空けて配置する必要がある。最近一般的となっている定格電圧６００ＶのＩＧＢＴでは、２０〜３０μｍの幅のガードリングを複数本、数十μｍの間隔を空けて配置しなければならない。このため、終端部の幅は数百μｍにまでなり、終端部の面積が大きくなり、結果として半導体素子全体の面積が大きくなってしまうという問題があった。
【０００４】
本出願の出願人が出願した特許文献１は、ＳｕｐｅｒＦＥＴ構造の終端部において、上層からフローティングドーピング層に達する深さにトレンチ（溝）を形成した半導体装置を提案している。この構成によれば、終端部の面積を増大させることなく、半導体素子の耐圧低下を防止することができる。しかし、この特許文献１に開示の半導体装置においては、フローティングドーピング層のある素子において効果を発揮するものであり、フローティングドーピング層の無い半導体素子においては十分な効果が得られないものであった。
【０００５】
【特許文献１】特開２００１−１５７４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、終端部の面積を大きくすることなく半導体素子の耐圧を高く保つことを可能とした半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、半導体基板上に形成される半導体層に半導体素子を形成してなる素子領域と、この素子領域を囲うように前記半導体層に形成される終端部とを備えた半導体装置において、前記終端部は、前記半導体層に形成されるトレンチと、前記トレンチの内部に充填される絶縁物とを備え、前記素子領域に形成された前記半導体素子の電極から前記トレンチの上方まで延伸されるフィールドプレートを備えていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、終端部の面積を大きくすることなく半導体素子の耐圧を高く保つことを可能とした半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
次に、本発明の実施の形態に係る半導体チップを、図面を参照して説明する。
図１は、この第１の実施の形態の半導体チップの終端部とそれに近接する素子領域の断面図であり、図２は、第１の実施の形態の半導体チップの電極メタル等の金属部分を除いた形式の平面図である。
【００１０】
この半導体チップは、図１及び図２に示すように、ＭＯＳＦＥＴやＩＧＢＴ等の半導体素子が形成される素子領域が、終端部により囲われて形成される。素子領域に形成される半導体素子は、特定のものには限定されない。一例として図１では、半導体基板としてのＮ＋型層１上に形成された半導体層としてのＮ−型エピタキシャル層２に、プレーナ型のＭＯＳＦＥＴの一部としてＰ型ベース層３を形成した例が示されている。
終端部には、幅２０μｍ〜３０μｍ程度のトレンチ４が、Ｎ−型エピタキシャル層２を貫通して半導体基板としてのＮ＋型層１に達する深さに形成されている。このトレンチ４は、図２に示すように、素子領域と終端部との境界に、素子領域を囲うように形成される。このトレンチ４の内壁には、シリコン酸化膜５ａが形成される。このシリコン酸化膜５ａを介して、トレンチ４が例えばシリカ粒子等の絶縁粒子により充填される。このシリカ粒子は、トレンチ４の幅よりも十分に小さい直径３００ｎｍ程度のシリコン酸化膜の粒子であり、このシリカを含む溶液を塗布することによりトレンチ４内に充填される。
【００１１】
このシリカ粒子で充填されたトレンチ４の上方には、シリコン酸化膜５ｂが形成され、シリコン酸化膜５ａと共にシリコン酸化膜５を形成している。
そして、このシリコン酸化膜５ｂの上に、素子領域に形成された半導体素子の電極メタル６から延引されたフィールドプレート６ａが形成されている。
なお、Ｎ＋型層１の下方には、ドレイン電極としての裏面電極８が形成される。
【００１２】
次に、この半導体チップの製造工程を、図３〜図９を参照して説明する。最初に、Ｎ＋型層１上にエピタキシャル成長によりＮ−型エピタキシャル層２を形成した後（図３）、このエピタキシャル層２に、フォトリソグラフィ法及びＲＩＥ（Reactive Ion Etching）によりトレンチ４を形成する（図４）。続いて、熱酸化法等により、トレンチ４の内壁も含めてシリコン酸化膜５ａを形成する（図５）。このトレンチ４を、シリカ粒子で充填した後（図６）、シリコン酸化膜５ｂを熱酸化法又はＣＶＤ法により全面に堆積する（図７）。その後、素子領域に形成されたシリコン酸化膜５ｂをフォトリソグラフィ法及びエッチングにより除去する（図８）。そして、この素子領域に公知の手順によりプレーナ型のＭＯＳＦＥＴ等を形成して半導体チップが完成する（図９）。電極メタル６は、全面に亘って堆積し、不要部分をフォトリソグラフィ法及びウエットエッチング法等により除去して形成する。このとき、フィールドプレート６ａを形成するシリコン酸化膜５ｂの上の部分を残してエッチングが実行される。
【００１３】
この実施の形態の半導体チップにおける耐圧性能を、図１０〜図１２を参照して説明する。図１０は、従来技術（図２５）の複数のガードリングを備えた６００Ｖ系の半導体チップにおいて、逆バイアスが印加されている場合における電界強度の分布を示す（コンピュータによるシミュレーション結果）。
この場合、電界がガードリングより外方へ延伸しているのが分かる。終端部として必要な幅はガードリング部分で最低１５０μｍ程度であるが、耐圧の安定化等に理由により、３００ｎｍ程度の幅が取られている。
【００１４】
図１１は、この実施の形態と同様に、シリカ粒子等の絶縁物を充填したトレンチ４（上方のフィールドプレート６ａは無い）を終端部に形成した半導体チップにおいて、逆バイアスが印加されている場合における電界強度分布を示す（コンピュータによるシミュレーション結果）。この場合、Ｐ型ベース層３の端部（トレンチ４と隣接する部分）とトレンチ４内部のＰ型ベース層３に近接する部分に電界が集中しており、耐圧の低下は十分に回避されていないことが分かる。
【００１５】
図１２は、第１の実施の形態の構成（図１）を有する半導体チップにおいて、逆バイアスが印加されている場合における電界強度分布を示す（コンピュータによるシミュレーション結果）。
この場合、電界が集中しているのは、延引されたフィールドプレート６ａの先端部分に近接する酸化膜中であり、素子領域、及びトレンチ４内部における電界が緩和されていることが分かる。従って、上記２例の場合と比べて、素子領域に形成された半導体素子終端での耐圧が高く保たれると考えられる。あるシミュレーション条件を設定した場合において、図１１の場合は、５３３Ｖの耐圧となると推定されたのに対し、図１２の場合は６５７Ｖの耐圧になると推定された。
【００１６】
図１３は、第１の実施の形態の変形例であり、素子領域に形成されるＰ型ベース層３のトレンチ４側の端部に、高不純物濃度でＰ型ベース層３よりも浅いＰ＋型層３ａが形成されている場合を示している。終端部の構造は、図１とほぼ同様である。この構造において逆バイアスが印加された場合の電界強度分布のシミュレーション結果を、図１４に示す。この場合、図１２の場合と同一のシミュレーション条件で耐圧は６７９Ｖとなり、図１２の場合よりも更に高くなることが分かる。なお、Ｐ＋型層３ａを、Ｐ型ベース層３よりも低不純物濃度のＰ−型層で置換した場合にも、同一のシミュレーション条件で耐圧は６６３Ｖとなると推定され、図１２の場合よりも高くなることが分かる。
【００１７】
図１５は、第１の実施の形態の別の変形例であり、Ｐ型ベース層３のトレンチ４側の端部に、高不純物濃度でＰ型ベース層３よりも深いＰ＋型層３ｂが形成されている場合を示している。終端部の構造は、図１とほぼ同様である。この構造において逆バイアスが印加された場合の電界強度分布のシミュレーション結果を、図１６に示す。この場合、図１２の場合と同一のシミュレーション条件で耐圧は６２０Ｖとなると推定される。これは図１２の場合よりも若干低いが、６００Ｖ以上の耐圧を確保している。
なお、Ｐ＋型層３ｂを、Ｐ型ベース層３よりも低不純物濃度のＰ−型層で置換した場合にも、図１２の場合と同一のシミュレーション条件で耐圧は６９２Ｖとなると推定され、逆に図１２の場合よりも高くなる。
【００１８】
図１７は、本発明の第２の実施の形態の半導体チップの要部断面図を示す。この実施の形態は、シリコン酸化膜５ｂの上方に切欠き部９が形成され、この切欠き部９に、フィールドプレート６ａが進入するように形成されているものである。
この第２の実施の形態の半導体チップにおいて、逆バイアスを印加した場合の電界強度分布のシミュレーション結果を、図１８に示す。上記例と同一のシミュレーション条件において、耐圧７１８Ｖが得られると推定される。なお、この図１７において、フィールドプレート６ａが切欠き部９よりも外側の、例えばトレンチ４の外側側壁や更に遠方まで延引されるように変更することも可能である。
【００１９】
図１９は、本発明の第３の実施の形態の半導体チップの要部断面図を示す。この実施の形態は、トレンチ４及びフィールドプレート６ａの形態は第１の実施の形態と同様である。異なっているのは、素子領域のトレンチ４の壁面と隣接する部分に、Ｎ−型エピタキシャル層２と接するＰ−型層１０（側部半導体層）を形成していることである。この第３の実施の形態の半導体チップにおいて、逆バイアスを印加した場合の電界強度分布のシミュレーション結果を、図２０に示す。一例として、Ｐ−型層１０の不純物濃度を４．０×１０１５ｃｍ−３とした場合、上記例と同一のシミュレーション条件において、耐圧は９１０Ｖが得られると推定される。
【００２０】
図２１は、本発明の第４の実施の形態の半導体チップの要部断面図を示す。この実施の形態は、素子領域のトレンチ４の側面の両側（素子領域側と終端部側）に、Ｐ−型層１０、１０’を形成したものである。この第４の実施の形態の半導体チップにおいて、逆バイアスを印加した場合の電界強度分布のシミュレーション結果を、図２２に示す。上記例と同一のシミュレーション条件において、耐圧９１０Ｖが得られると推定される。
【００２１】
図２３は、本発明の第５の実施の形態の半導体チップの要部断面図を示す。この実施の形態は、トレンチ４の上部に形成される酸化膜５ｂの表面に凹凸面５ｃを形成し、電極メタル６を、この凹凸面５ｃを埋め込むように形成しているものである。酸化膜５ｂに溝を形成するという点では、図１７に示した第２の実施の形態と近似しているが、この実施の形態は、凹凸面５ｃが単数でなく、素子領域側から終端部側へ向かう方向に並ぶように複数の溝を形成している点において、第２の実施の形態と異なっている。
この第５の実施の形態の半導体チップにおいて、逆バイアスを印加した場合の電界強度分布のシミュレーション結果を、図２４に示す。上記例と同一のシミュレーション条件において、耐圧６７９Ｖが得られると推定される。
【００２２】
以上に説明した発明の実施の形態によれば、フィールドプレートがトレンチの上方にまで延伸されており、フィールドプレートとその下部の充填物に電界が延びる。そのため、素子領域の接合部における電界の集中が緩和され、結果として半導体素子の耐圧低下が防止される。以上、発明の実施の形態について説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な改変、追加及び置換等が可能である。例えば、次のような追加、改変、置換等が可能である。
（１）前記絶縁物とフィールドプレートとの間に形成される上部絶縁膜を備えた請求項１記載の半導体装置。
（２）前記トレンチは、前記半導体基板に到達する深さに形成されることを特徴とする、請求項１記載の半導体装置。
（３）前記絶縁物はシリコン酸化膜である請求項１記載の半導体装置。
（４）前記絶縁物は、前記トレンチにトレンチ幅と比較して十分に小さい粒径を有するシリカ粒を充填することにより形成される請求項１記載の半導体装置。
（５）前記トレンチは、その側壁に絶縁膜を形成されたものであり、前記絶縁物はこの絶縁膜を介して前記トレンチ内に充填される請求項１記載の半導体装置。
（６）前記絶縁物上に形成された上部絶縁膜を更に備え、前記フィールドプレートは、その一部がこの上部絶縁膜に形成された凹部に進入するように形成された請求項１記載の半導体装置。
（７）前記凹部が、前記素子領域から前記終端部へ向かう方向に並ぶように複数形成されていることを特徴とする請求項８記載の半導体装置。
（８）前記素子領域に、前記トレンチの側壁に沿って形成され、前記半導体層とは異なる導電型の側部半導体層を備えた請求項１記載の半導体装置。
（９）前記側部半導体層は、前記トレンチの側壁の前記素子領域側のみに設けられる（８）の半導体装置。
（１０）前記側部半導体層は、前記トレンチの側壁の前記素子領域側と前記終端部側の両方に設けられる（８）の半導体装置。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施の形態の半導体チップの終端部とそれに近接する素子領域の断面図である。
【図２】本発明の第１の実施の形態の半導体チップの電極メタル等の金属部分を除いた形式の平面図である。
【図３】この半導体チップの製造工程を示す。
【図４】この半導体チップの製造工程を示す。
【図５】この半導体チップの製造工程を示す。
【図６】この半導体チップの製造工程を示す。
【図７】この半導体チップの製造工程を示す。
【図８】この半導体チップの製造工程を示す。
【図９】この半導体チップの製造工程を示す。
【図１０】従来技術（図２５）の複数のガードリングを備えた半導体チップにおいて、逆バイアスが印加されている場合における電界強度分布を示す（コンピュータによるシミュレーション結果）。
【図１１】シリカ粒子等の絶縁膜を充填したトレンチ４（上方のフィールドプレート６ａは無い）を終端部に形成した半導体チップにおいて、逆バイアスが印加されている場合における電界強度分布を示す（コンピュータによるシミュレーション結果）。
【図１２】第１の実施の形態の構成（図１）を有する半導体チップにおいて、逆バイアスが印加されている場合における電界強度分布を示す（コンピュータによるシミュレーション結果）。
【図１３】第１の実施の形態の変形例を示す。
【図１４】図１３に示す構造において、素子領域に形成されたトランジスタに逆バイアスが印加された場合の電界強度分布のシミュレーション結果を示す。
【図１５】第１の実施の形態の別の変形例を示す。
【図１６】図１５に示す構造において、素子領域に形成されたトランジスタに逆バイアスが印加された場合の電界強度分布のシミュレーション結果を示す。
【図１７】本発明の第２の実施の形態の半導体チップの要部断面図を示す。
【図１８】本発明の第２の実施の形態の半導体チップにおいて、素子領域に形成されたトランジスタに逆バイアスを印加した場合の電界強度分布のシミュレーション結果を示す。
【図１９】本発明の第３の実施の形態の半導体チップの要部断面図を示す。
【図２０】本発明の第３の実施の形態の半導体チップにおいて、素子領域に形成されたトランジスタに逆バイアスを印加した場合の電界強度分布のシミュレーション結果を示す。
【図２１】本発明の第４の実施の形態の半導体チップの要部断面図を示す。
【図２２】本発明の第４の実施の形態の半導体チップにおいて、素子領域に形成されたトランジスタに逆バイアスを印加した場合の電界強度分布のシミュレーション結果を示す。
【図２３】本発明の第５の実施の形態の半導体チップの要部断面図を示す。
【図２４】本発明の第５の実施の形態の半導体チップにおいて、素子領域に形成されたトランジスタに逆バイアスを印加した場合の電界強度分布のシミュレーション結果を示す。
【図２５】ガードリングを用いたプレーナ終端により終端部を構成した従来例を示す。
【符号の説明】
【００２４】
１・・・Ｎ＋型層、  ２・・・Ｎ−型エピタキシャル層、  ３・・・Ｐ型ベース層、４・・・トレンチ、  ５ａ、５ｂ・・・シリコン酸化膜、  Ｓｉ・・・シリカ粒、６・・・電極メタル、  ６ａ・・・フィールドプレート、  ８・・・裏面電極、  ９・・・切り欠き部、  １０、１０’・・・Ｐ−型層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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