(57)【要約】【課題】  歪シリコン層に形成されたチャネル領域において、電子移動度の低下を抑制できる技術を提供する。【解決手段】  半導体基板上に形成されたｐ型シリコン−ゲルマニウム層２４にｐ型歪シリコン層２２が形成されている。このとき、ｐ型歪シリコン層２２の膜厚は、ミスフィット転位の発生しない臨界膜厚より厚くなるように形成されている。したがって、ｐ型歪シリコン層２２とｐ型シリコン−ゲルマニウム層２４との界面近傍には、ミスフィット転位が発生している。また、ゲート電極２６の端部下のミスフィット転位が発生している場所において、ｎ型歪シリコン層２８ａおよびｎ型シリコン−ゲルマニウム層の不純物濃度は１×１０19ｃｍ-3以下になっている。【選択図】  図８
2006108365.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に形成されたシリコン−ゲルマニウム層と、
（ｂ）前記シリコン−ゲルマニウム層上に形成された歪シリコン層と、
（ｃ）前記歪シリコン層上に形成されたゲート絶縁膜と、
（ｄ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｅ）ソース領域およびドレイン領域とを備えるＭＩＳＦＥＴを含む半導体装置であって、
前記歪シリコン層の膜厚はミスフィット転位が発生する臨界膜厚よりも厚く、前記歪シリコン層と前記シリコン−ゲルマニウム層との界面には前記ミスフィット転位が存在することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記ＭＩＳＦＥＴは、ＬＤＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記ソース領域および前記ドレイン領域は、それぞれ不純物拡散領域と前記不純物拡散領域より浅いかもしくは不純物濃度の低いエクステンション領域から形成されており、
前記シリコン−ゲルマニウム層と前記歪シリコン層の界面において、前記エクステンション領域の不純物濃度は、１×１０19ｃｍ-3以下であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記ソース領域および前記ドレイン領域は、それぞれ不純物拡散領域と前記不純物拡散領域より浅いかもしくは不純物濃度の低いエクステンション領域から形成されており、
前記エクステンション領域は、前記歪シリコン層と前記シリコン−ゲルマニウム層との界面よりも浅い領域に形成されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記ソース領域および前記ドレイン領域は、それぞれ不純物拡散領域と前記不純物拡散領域より浅いかもしくは不純物濃度の低いエクステンション領域から形成されており、
前記エクステンション領域は、前記歪シリコン層と前記シリコン−ゲルマニウム層との界面よりも浅い領域に形成され、かつ前記エクステンション領域の厚さは前記ミスフィット転位が発生する臨界膜厚よりも厚くなっていることを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置であって、
前記ソース領域の前記不純物拡散領域または前記ドレイン領域の前記不純物拡散領域は、前記歪シリコン層と前記シリコン−ゲルマニウム層との界面よりも深い領域まで形成されていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置であって、
前記ソース領域および前記ドレイン領域は、前記歪シリコン層内に形成されていることを特徴とする半導体装置。
【請求項８】
請求項２記載の半導体装置であって、
前記ソース領域は、不純物拡散領域と前記不純物拡散領域よりも浅いかもしくは不純物濃度の低いエクステンション領域から形成されており、
前記歪シリコン層と前記シリコン−ゲルマニウム層との界面において、前記エクステンション領域の不純物濃度は、１×１０19ｃｍ-3以下であることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置であって、
前記ドレイン領域とチャネル形成領域との間にはドレインオフセット領域が形成されており、
前記ドレインオフセット領域は、前記歪シリコン層と前記シリコン−ゲルマニウム層との界面よりも深い領域まで形成されていることを特徴とする半導体装置。
【請求項１０】
請求項２記載の半導体装置であって、
前記ソース領域は、前記歪シリコン層内に形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記ソース領域の厚さは、前記ミスフィット転位が発生する臨界膜厚よりも厚くなっていることを特徴とする半導体装置。
【請求項１２】
請求項２記載の半導体装置であって、
前記ソース領域は、不純物拡散領域と前記不純物拡散領域よりも浅いかもしくは不純物濃度の低いエクステンション領域から形成されており、
前記エクステンション領域は、前記歪シリコン層と前記シリコン−ゲルマニウム層との界面よりも浅い領域に形成されていることを特徴とする半導体装置。
【請求項１３】
請求項２記載の半導体装置であって、
前記ソース領域は、不純物拡散領域と前記不純物拡散領域よりも浅いかもしくは不純物濃度の低いエクステンション領域から形成されており、
前記エクステンション領域は、前記歪シリコン層と前記シリコン−ゲルマニウム層との界面よりも浅い領域に形成され、かつ前記エクステンション領域の厚さは前記ミスフィット転位が発生する臨界膜厚よりも厚くなっていることを特徴とする半導体装置。
【請求項１４】
請求項１２または請求項１３記載の半導体装置であって、
前記ドレイン領域とチャネル形成領域との間にはドレインオフセット領域が形成されており、
前記ソース領域の不純物拡散領域、前記ドレイン領域または前記ドレインオフセット領域は、前記歪シリコン層と前記シリコン−ゲルマニウム層との界面よりも深い領域まで形成されていることを特徴とする半導体装置。
【請求項１５】
請求項９または請求項１４記載の半導体装置であって、
前記ドレインオフセット領域の厚さのうち１／２以上の厚さが前記歪シリコン層内にあることを特徴とする半導体装置。
【請求項１６】
請求項９または請求項１４記載の半導体装置であって、
前記ドレインオフセット領域に含まれる不純物のうち１／２以上の不純物が前記歪シリコン層内にあることを特徴とする半導体装置。
【請求項１７】
請求項９または請求項１４記載の半導体装置であって、
前記ドレインオフセット領域に含まれる不純物のピーク位置が前記歪シリコン層内にあることを特徴とする半導体装置。
【請求項１８】
携帯電話機のパワーアンプモジュールに使用される半導体装置であって、
（ａ）半導体基板上に形成されたシリコン−ゲルマニウム層と、
（ｂ）前記シリコン−ゲルマニウム層上に形成された歪シリコン層と、
（ｃ）前記歪シリコン層上に形成されたゲート絶縁膜と、
（ｄ）前記ゲート絶縁膜上に形成されたゲート電極と、
（ｅ）ソース領域およびドレイン領域とを備えるＭＩＳＦＥＴを含み、
前記歪シリコン層の膜厚はミスフィット転位が発生する臨界膜厚よりも厚く、前記歪シリコン層と前記シリコン−ゲルマニウム層との界面に前記ミスフィット転位が存在することを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置であって、
前記ＭＩＳＦＥＴは、ＬＤＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項２０】
（ａ）第１半導体基板上にシリコン−ゲルマニウム層を形成する工程と、
（ｂ）前記シリコン−ゲルマニウム層上にミスフィット転位が発生する臨界膜厚よりも厚く歪シリコン層を形成することにより、前記シリコン−ゲルマニウム層と前記歪シリコン層との界面にミスフィット転位を形成する工程と、
（ｃ）絶縁膜を形成した第２半導体基板を用意する工程と、
（ｄ）前記第１半導体基板の面のうち前記歪シリコン層を形成した面と前記第２半導体基板の面のうち絶縁膜を形成した面とを貼り合わせる工程と、
（ｅ）前記第１半導体基板と前記第１半導体基板に形成された前記シリコン−ゲルマニウム層を除去することにより、前記第２半導体基板上に絶縁膜を介して、前記ミスフィット転位のない歪シリコン層を形成する工程と、
（ｆ）前記歪シリコン層上にゲート絶縁膜を形成する工程と、
（ｇ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｈ）前記歪シリコン層内にソース領域およびドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、歪シリコン層を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
シリコンよりなる半導体基板上に歪を緩和したシリコン−ゲルマニウム層（ＳｉＧｅ層）を形成し、このシリコン−ゲルマニウム層上にシリコン層をエピタキシャル成長して歪シリコン層を形成する技術がある。この歪シリコン層は電子の移動度が通常のシリコン層より高いので、歪シリコン層内にＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）のチャネルを形成することにより、チャネルを流れる電子の移動度を高めることができ、ＭＩＳＦＥＴの特性を向上することができる（例えば、非特許文献１）。
【０００３】
シリコン−ゲルマニウム層上に歪シリコン層を形成した技術として、例えば日本特開２００２−２１７４１３号公報（特許文献１）には、膜厚が薄いとともに貫通転位がなく、かつ表面が原子レベルで平坦なシリコン−ゲルマニウム層を形成する技術が開示されている。この技術において、ミスフィット転位はシリコン基板とシリコン−ゲルマニウム層との界面に存在しているとしている。
【０００４】
日本特開２００４−３９７６２号公報（特許文献２）には、ソース端でのキャリアの移動速度を速めて、ＭＩＳＦＥＴの高速化を図る技術が開示されている。具体的には、埋め込み絶縁膜上に形成された歪ＳｉＧｅ層と、この歪ＳｉＧｅ層上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の両側に形成されたソース領域およびドレイン領域を有するＭＩＳＦＥＴにおいて、チャネル領域（ゲート電極の中心下）のＧｅ濃度を最大とする一方、ソース領域およびドレイン領域のＧｅ濃度を最小とする技術が開示されている。
【０００５】
日本特開２０００−０３１４９１号公報（特許文献３）には、ＳＯＩ（Silicon  On  Insulator）基板上に２００ｎｍ程度の薄いＳｉＧｅ歪印加層を形成することにより、ＳｉＧｅ歪印加層の貫通転位、クラックの発生および表面性の悪化を防止する技術が開示されている。
【０００６】
日本特開平９−３２１３０７号公報（特許文献４）には、ＳＯＩ構造による浮遊容量の低減効果を維持したまま、高品質で充分な歪を有する歪シリコン層を形成する技術が開示されている。具体的には、シリコン基板上に歪印加半導体層としてのＳｉＧｅ層を形成した後、このＳｉＧｅ層を上下に区分する埋め込み酸化層を形成し、上側のＳｉＧｅ層の厚さを薄くする。そして、ＳｉＧｅ層および埋め込み酸化層の形成時に発生した転位等の欠陥を低減するため、熱処理を施した後、上側のＳｉＧｅ層上に歪シリコン層を形成する。この技術によれば、埋め込み酸化層上に薄いＳｉＧｅ層（上側）と歪シリコン層を形成するので、ＳＯＩ構造による浮遊容量の低減効果を維持したまま、充分な歪を有する歪シリコン層を形成することができる。
【０００７】
日本特開平１０−２７０６８５号公報（特許文献５）には、シリコン−ゲルマニウム層上に歪シリコン層を形成し、歪シリコン層上にＭＩＳＦＥＴを形成する技術が開示されている。この技術では、歪シリコン層内にＭＩＳＦＥＴのソース領域およびドレイン領域を形成しているので、ソース領域およびドレイン領域のｐｎ接合は歪シリコン層内に存在することになる。このため、ＭＩＳＦＥＴの接合リークの発生が抑制される。
【０００８】
日本特開２００３−１１０１０２号公報（特許文献６）には、移動体端末に使用される電力増幅用ＭＩＳＦＥＴの付加効率を向上させる技術が開示されている。具体的には、シリコン基板上に第１導電型で高不純物濃度の第１ＳｉＧｅ層、第１導電型で低不純物濃度の第２ＳｉＧｅ層、低不純物濃度の歪Ｓｉ層をこの順に形成し、歪Ｓｉ層の一部をチャネル領域とする。また、ソース電極は低不純物濃度の第２ＳｉＧｅ層を貫通して高不純物濃度の第１ＳｉＧｅ層ないしはシリコン基板に電気的に接続するようにＭＩＳＦＥＴを形成する技術が開示されている。このとき、高密度結晶欠陥領域は、シリコン基板ないしは第１ＳｉＧｅ層の内部にのみ形成されており、第２ＳｉＧｅ層は高密度結晶欠陥領域と互いに接しないようになっている。
【非特許文献１】ＩＥＤＭ  ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ，２００２年，ｐ．２３−２６
【特許文献１】特開２００２−２１７４１３号公報（第３頁、第４頁、図１）
【特許文献２】特開２００４−０３９７６２号公報（第５頁、第６頁、図１）
【特許文献３】特開２０００−０３１４９１号公報（第５頁、第６頁、図１）
【特許文献４】特開平９−３２１３０７号公報（第４頁、第５頁、図２）
【特許文献５】特開平１０−２７０６８５号公報（第５頁、第６頁、図１）
【特許文献６】特開２００３−１１０１０２号公報（第４頁、第５頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
半導体基板上に歪を緩和したシリコン−ゲルマニウム層を形成し、このシリコン−ゲルマニウム層上にシリコン層を形成して歪シリコン層とすることにより、電子の移動度を通常のシリコン層に比べて向上させることができる。このため、ＭＩＳＦＥＴのチャネル領域を歪シリコン層で形成して、ＭＩＳＦＥＴの性能を向上させる試みが各研究機関で行われている。
【００１０】
歪を緩和したシリコン−ゲルマニウム層上に歪シリコン層を形成する場合、シリコン−ゲルマニウム層に含まれるゲルマニウムの割合と、ミスフィット転位が発生しない歪シリコン層の臨界膜厚との間には図１に示す関係があることがわかっている。図１に示すように、ゲルマニウムの割合が増加すると、歪シリコン層の臨界膜厚が減少することがわかる。例えば、ゲルマニウムの割合が１０％の場合、歪シリコン層の臨界膜厚は約３６ｎｍ、ゲルマニウムの割合が２０％の場合、歪シリコン層の臨界膜厚は約２０ｎｍとなっている。また、ゲルマニウムの割合が３０％の場合、歪シリコン層の臨界膜厚は、約１６ｎｍとなっている。
【００１１】
歪シリコン層の膜厚が臨界膜厚を超えた場合、歪シリコン層内に発生する応力を緩和するため、歪シリコン層とシリコン−ゲルマニウム層との界面近傍にミスフィット転位が発生する。このミスフィット転位は、図２に模式的に示すように、線状であり、その全長のうちの大半が歪シリコン層とシリコン−ゲルマニウム層との界面近傍に存在し、ある位置で歪シリコン層の表面に抜ける（貫通）という構造をしている。
【００１２】
従来、ＭＩＳＦＥＴやＬＤ（Laterally  Diffused）ＭＩＳＦＥＴを歪シリコン層上に形成する場合、歪シリコン層の膜厚を臨界膜厚以下にしてミスフィット転位を発生しないようにすることが必須であると考えられ、実際に歪シリコン層の膜厚を臨界膜厚以下になるように設計されていた。これは、ミスフィット転位が原因でリーク電流が発生すると考えられていたからである。したがって、歪シリコン層の膜厚は臨界膜厚以下になっており、薄く形成されていた。
【００１３】
ＭＩＳＦＥＴの製造工程には、洗浄処理工程や熱処理工程などが存在するが、洗浄処理工程やゲート絶縁膜などの形成に使用される熱処理工程を経ることにより、シリコンよりなる半導体基板の表面は、通常１０ｎｍから２０ｎｍ程度削られる。
【００１４】
一方、ミスフィット転位が発生しない歪シリコン層の臨界膜厚は、ゲルマニウムの割合が１５％以上の場合、約２５ｎｍ以下となる。この臨界膜厚の厚さは、上述した半導体基板の削れ量に対して充分余裕のある値ではない。
【００１５】
歪シリコン層がプロセス処理に伴う削れの影響を受けて非常に薄くなった場合、歪シリコン層の下に形成されているシリコン−ゲルマニウム層からのゲルマニウムの拡散が歪シリコン層の表面近傍まで及び、ＭＩＳＦＥＴのチャネル領域での電子移動度が低下してしまう問題点が発生する。
【００１６】
また、歪シリコン層の膜厚の微小なばらつきが、ＭＩＳＦＥＴのトランジスタ特性の大きなばらつきにつながる。つまり、歪シリコン層の膜厚の微小なばらつきに起因して、チャネル領域での電子の移動度がばらつき、ＭＩＳＦＥＴの製造において高歩留まりを確保することが難しくなる問題点もある。
【００１７】
さらに、高耐圧が要求されるＭＩＳＦＥＴでは、ゲート絶縁膜を厚くする必要がある。しかし、この場合、歪シリコン層の膜減りが大きくなってしまうので、歪シリコン層を使用することが困難であると考えられていた。
【００１８】
また、ＭＩＳＦＥＴやＬＤＭＩＳＦＥＴではソース領域やドレイン領域の抵抗を低減するために、ソース領域やドレイン領域の表面に自己整合的にコバルトシリサイド膜やチタンシリサイド膜などの金属シリサイド膜を形成することが行われている。金属シリサイド膜の形成は、金属膜とシリコン層とを接触させた後、加熱して金属膜とシリコン層とを反応させることにより行われる。この反応により、シリコン層は、形成された金属シリサイド膜の厚みの分だけ消費される。したがって、歪シリコン層が薄いと、シリサイド反応により歪シリコン層が完全に消費されてなくなり、さらに歪シリコン層の下層に形成されているシリコン−ゲルマニウム層にまでシリサイド反応が進行する。このように、シリサイド反応がシリコン−ゲルマニウム層にまで達すると、異常反応が起こり、半導体基板の表面に形状異常が発生し抵抗値が増大する。
【００１９】
この現象を防止するため、ソース領域およびドレイン領域の歪シリコン層上にシリコン層を選択エピタキシャル成長法により積み増しし、ソース領域およびドレイン領域のシリコン層の膜厚を厚くしてからシリサイド反応を行っている。このことから、ソース領域およびドレイン領域にシリコン層を選択エピタキシャル成長させる分だけ製造工程が複雑になり、製造コストが増大するという問題点がある。
【００２０】
また、リーク電流を低減するために、ソース領域およびドレイン領域を歪シリコン層とシリコン−ゲルマニウム層との界面よりも浅く形成した場合、ソース領域およびドレイン領域の厚みが非常に薄くなるため、寄生抵抗が大きくなり素子特性が劣化する問題点がある。
【００２１】
さらに、歪シリコン層上にＬＤＭＩＳＦＥＴを形成する場合、別の問題も発生する。一般に、ＬＤＭＩＳＦＥＴで構成した電力増幅器の効率を高くするためにはドレインオフセット領域の抵抗を低くして、トランジスタのオン抵抗を低くすることが必要である。このため、ドレインオフセット領域の膜厚を７０ｎｍ以上、好ましくは約１００ｎｍにする必要がある。ドレインオフセット領域の膜厚を上述した膜厚にする一方で、ＬＤＭＩＳＦＥＴを形成する歪シリコン層の膜厚を臨界膜厚以下にすると、ドレインオフセット領域の大半は歪シリコン層の下のシリコン−ゲルマニウム層に形成されることになる。このとき、シリコン−ゲルマニウム層は、歪シリコン層と比較して電子移動度が低く、さらに通常のシリコン層と比較しても電子移動度が低いので、ドレインオフセット領域の抵抗が充分低くならない。例えば、通常のシリコン層上にＬＤＭＩＳＦＥＴを形成した場合のシート抵抗は１．６ｋΩ／□となったのに対し、シリコン−ゲルマニウム層上に臨界膜厚以下の歪シリコン層を形成し、この歪シリコン層上にＬＤＭＩＳＦＥＴを形成した場合のシート抵抗は１．９ｋΩ／□となった。すなわち、歪シリコン層を使用したにもかかわらず、通常のシリコン層を使用した場合に比べてシート抵抗が大きくなってしまう。これは、歪シリコン層が薄いため、ドレインオフセット領域の大半が電子移動度の低いシリコン−ゲルマニウム層に形成されてしまうからである。
【００２２】
本発明の目的は、歪シリコン層に形成されたチャネル領域において、電子移動度の低下を抑制できる技術を提供することにある。
【００２３】
また、本発明の他の目的は、歪シリコン層上に形成されるＭＩＳＦＥＴの製造歩留まりを向上できる技術を提供することにある。
【００２４】
また、本発明の他の目的は、高耐圧を必要とするＭＩＳＦＥＴを歪シリコン層上に形成できる技術を提供することにある。
【００２５】
また、本発明の他の目的は、ソース領域およびドレイン領域の表面に金属シリサイド膜を形成する際、歪シリコン層の下層に形成されたシリコン−ゲルマニウム層と金属との異常反応を抑制できる技術を提供することにある。
【００２６】
また、本発明の他の目的は、歪シリコン層上に形成されたＬＤＭＩＳＦＥＴのオン抵抗を低くできる技術を提供することにある。
【００２７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２９】
本発明による半導体装置は、（ａ）半導体基板上に形成されたシリコン−ゲルマニウム層と、（ｂ）前記シリコン−ゲルマニウム層上に形成された歪シリコン層と、（ｃ）前記歪シリコン層上に形成されたゲート絶縁膜と、（ｄ）前記ゲート絶縁膜上に形成されたゲート電極と、（ｅ）ソース領域およびドレイン領域とを備えるＭＩＳＦＥＴを含む半導体装置であって、前記歪シリコン層の膜厚はミスフィット転位が発生する臨界膜厚よりも厚く、前記歪シリコン層と前記シリコン−ゲルマニウム層との界面には前記ミスフィット転位が存在するものである。
【００３０】
本発明による半導体装置の製造方法は、（ａ）第１半導体基板上にシリコン−ゲルマニウム層を形成する工程と、（ｂ）前記シリコン−ゲルマニウム層上にミスフィット転位が発生する臨界膜厚よりも厚く歪シリコン層を形成することにより、前記シリコン−ゲルマニウム層と前記歪シリコン層との界面にミスフィット転位を形成する工程と、（ｃ）絶縁膜を形成した第２半導体基板を用意する工程と、（ｄ）前記第１半導体基板の面のうち前記歪シリコン層を形成した面と前記第２半導体基板の面のうち絶縁膜を形成した面とを貼り合わせる工程と、（ｅ）前記第１半導体基板と前記第１半導体基板に形成された前記シリコン−ゲルマニウム層を除去することにより、前記第２半導体基板上に絶縁膜を介して、前記ミスフィット転位のない歪シリコン層を形成する工程と、（ｆ）前記歪シリコン層上にゲート絶縁膜を形成する工程と、（ｇ）前記ゲート絶縁膜上にゲート電極を形成する工程と、（ｈ）前記歪シリコン層内にソース領域およびドレイン領域を形成する工程とを備えるものである。
【発明の効果】
【００３１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３２】
歪シリコン層の膜厚をミスフィット転位の発生しない臨界膜厚よりも厚く形成したので、歪シリコン層に形成されたチャネル領域において、電子移動度の低下を抑制できる。
【発明を実施するための最良の形態】
【００３３】
本願発明の実施の形態を詳細に説明する前に、本実施の形態における用語の意味を説明すると次の通りである。
１．ＧＳＭ（Global  System  for  Mobile  Communication）は、デジタル携帯電話機に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つある。このうち、９００ＭＨｚ帯をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯をＧＳＭ１８００またはＤＣＳ（Digital  Cellular  System）若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Personal  Communication  Services）という。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。
２．ＧＭＳＫ変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。また、ＥＤＧＥ変調方式は、データ通信に用いる方式でＧＭＳＫ変調方式の位相シフトにさらに振幅シフトを加えた方式である。
【００３４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００３５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００３６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００３７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３８】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００４０】
（実施の形態１）
図３は、ＲＦ（Radio  Frequency）パワーモジュールを構成する増幅回路用のＩＣ（Integrated  Circuit）チップ１Ｃにおける回路ブロック図を示している。この図３には、例えばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯を使用し（デュアルバンド方式）、それぞれの周波数帯でＧＭＳＫ（Gaussian  filtered  Minimum  Shift  Keying）変調方式とＥＤＧＥ（Enhanced  Data  GSM  Environment）変調方式の２つの通信方式を使用するＩＣチップの回路ブロック図が例示されている。
【００４１】
ＩＣチップ１Ｃは、ＧＳＭ９００用の電力増幅回路２Ａと、ＤＣＳ１８００用の電力増幅回路２Ｂと、これらの電力増幅回路２Ａ、２Ｂの増幅動作の制御や補正などを行う周辺回路３とを有している。各電力増幅回路２Ａ、２Ｂは、それぞれ３つの増幅段２Ａ１〜２Ａ３、２Ｂ１〜２Ｂ３と、３つの整合回路２ＡＭ１〜２ＡＭ３、２ＢＭ１〜２ＢＭ３を有している。すなわち、ＩＣチップ１Ｃの入力端子４ａ、４ｂは、入力用の整合回路２ＡＭ１、２ＢＭ１を介して１段目の増幅段２Ａ１、２Ｂ１の入力に電気的に接続され、１段目の増幅段２Ａ１、２Ｂ１の出力は段間用の整合回路２ＡＭ２、２ＢＭ２を介して２段目の増幅段２Ａ２、２Ｂ２の入力に電気的に接続されている。そして、２段目の増幅段２Ａ２、２Ｂ２の出力は段間用の整合回路２ＡＭ３、２ＢＭ３を介して最終段の増幅段２Ａ３、２Ｂ３の入力に電気的に接続され、最終段の増幅段２Ａ３、２Ｂ３の出力は出力端子５ａ、５ｂと電気的に接続されている。
【００４２】
周辺回路３は、制御回路３Ａと、増幅段２Ａ１〜２Ａ３、２Ｂ１〜２Ｂ３にバイアス電圧を印加するバイアス回路３Ｂなどを有している。制御回路３Ａは、電力増幅回路２Ａ、２Ｂに印加する所望の電圧を発生する回路であり、電源制御回路３Ａ１とバイアス電圧生成回路３Ａ２を有している。電源制御回路３Ａ１は、増幅段２Ａ１〜２Ａ３、２Ｂ１〜２Ｂ３内のパワーＭＩＳＦＥＴ（ＬＤＭＩＳＦＥＴ）のドレイン端子に印加する第１電源電圧を生成する回路である。また、バイアス電圧生成回路３Ａ２は、バイアス回路３Ｂを制御するための第１制御電圧を生成する回路である。本実施の形態１では、電源制御回路３Ａ１が、ＩＣチップ１Ｃ外部のベースバンド回路から供給される出力レベル指定信号に基づいて第１電源電圧を生成すると、バイアス電圧生成回路３Ａ２は、電源制御回路３Ａ１で生成された第１電源電圧に基づいて第１制御電圧を生成するようになっている。ベースバンド回路は、出力レベル指定信号を生成する回路である。この出力レベル指定信号は、電力増幅回路２Ａ、２Ｂの出力レベルを指定する信号で、携帯電話機と基地局との間の距離、すなわち、電波の強弱に応じて生成されるようになっている。
【００４３】
次に、図４は、ＩＣチップ１Ｃをモジュール基板ＭＣＢに搭載したＲＦパワーモジュールＰＭの一断面を示した断面図である。図４において、ＩＣチップ１Ｃは、基板１Ｓの裏面をモジュール基板ＭＣＢの主面に向けた状態で搭載されている。ＩＣチップ１Ｃには、上記したように電力増幅回路２Ａ、２Ｂや周辺回路３が形成されている。例えば、図４には電力増幅回路２Ａの増幅段２Ａ１を構成するＬＤＭＩＳＦＥＴＱｎ１、整合回路２ＡＭ２を構成するインダクタ（受動素子）Ｌ１およびコンデンサ（受動素子）Ｃ１、電力増幅回路２Ａの増幅段２Ａ２を構成するＬＤＭＩＳＦＥＴＱｎ２が図示されている。
【００４４】
ＩＣチップ１Ｃの裏面電極１０は、モジュール基板ＭＣＢに形成されているチップ搭載用の電極１１に接合されている。この電極１１は、複数のサーマルビア１２を通じてモジュール基板ＭＣＢの裏面電極１３Ｇと電気的かつ熱的に接合されている。裏面電極１３Ｇには、基準電位（例えば、接地電位ＧＮＤで０Ｖ程度）が供給される。すなわち、モジュール基板ＭＣＢの裏面電極１３Ｇに供給された基準電位は、サーマルビア１２および電極１１を通じて基板１Ｓに供給されるようになっている。また、ＩＣチップ１Ｃの動作時に発生した熱は、基板１Ｓの裏面から電極１１およびサーマルビア１２を通じてモジュール基板ＭＣＢの裏面電極１３Ｇに伝わり放熱されるようになっている。モジュール基板ＭＣＢの裏面の外周近傍に形成された電極１３Ｓは、信号用の電極を示している。なお、モジュール基板ＭＣＢは、複数枚の絶縁体板を積層して一体化した多層配線構造をしている。この絶縁体板は、例えばミリ波域まで誘電損失の少ないアルミナ（酸化アルミニウム、Ａｌ2０3、比誘電率＝９〜９．７）などのようなセラミックからなる。しかし、絶縁体板はこれに限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂などを使用してもよい。
【００４５】
次に、図５は、本実施の形態１のＲＦパワーモジュールＰＭを使用したデジタル携帯電話機システムＤＰＳの一例を示している。図１１の符号ＡＮＴは、信号電波を送受信するアンテナ、符号１５は、フロントエンド・モジュール、符号１６は、ベースバンド回路を示している。ベースバンド回路１６は、音声信号をベースバンド信号に変換する機能や受信信号を音声信号に変換する機能を有している。さらにベースバンド回路１６は、変調方式切換信号やバンド切換信号を生成する機能なども有している。
【００４６】
符号１７は、受信信号をダウンコンバートして復調することによりベースバンド信号を生成する機能や送信信号を生成する機能を有する変復調用回路を示している。符号ＦＬＴ１、ＦＬＴ２は、受信信号からノイズなどを除去するフィルタである。フィルタＦＬＴ１は、ＧＳＭ用であり、フィルタＦＬＴ２は、ＤＣＳ用である。
【００４７】
ベースバンド回路１６は、ＤＳＰ（Digital  Signal  Processor）やマイクロプロセッサ、半導体メモリなどの複数の半導体集積回路で構成されている。フロントエンド・モジュール１５は、インピーダンス整合回路ＭＮ１、ＭＮ２、ロウパスフィルタＬＰＦ１、ＬＰＦ２、スイッチ回路１８ａ、１８ｂ、コンデンサＣ５、Ｃ６および分波器１９を有している。
【００４８】
インピーダンス整合回路ＭＮ１、ＭＮ２は、ＲＦパワーモジュールＰＭの送信出力端子に接続されてインピーダンス整合をとる回路である。ロウパスフィルタＬＰＦ１、ＬＰＦ２は、高調波を減衰させる回路であり、スイッチ回路１８ａ、１８ｂは送受信切換用のスイッチ回路である。また、コンデンサＣ５、Ｃ６は、受信信号から直流成分をカットする素子であり、分波器１９は、ＧＳＭ９００帯の信号とＤＣＳ１８００帯の信号とを分波する回路である。
【００４９】
図５に示すこれらの回路および素子は１つの配線基板上に搭載されてモジュールとされている。なお、スイッチ回路１８ａ、１８ｂの切換信号ＣＮＴ１、ＣＮＴ２はベースバンド回路１６から供給される。
【００５０】
次に、本実施の形態１におけるＭＩＳＦＥＴについて説明する。本実施の形態１におけるＭＩＳＦＥＴは、例えば図３に示す周辺回路３に使用されるＭＩＳＦＥＴである。図６は、本実施の形態１におけるＭＩＳＦＥＴＱ１の概略を示した平面図である。図６において、素子分離領域２３で囲まれた領域上にはゲート電極２６が延在しており、このゲート電極２６の横側にはｎ型歪シリコン層２８ａあるいはｎ型歪シリコン層２９ａが形成されている。ｎ型歪シリコン層２８ａの外側にはｎ+型歪シリコン層３２ａが形成されている一方、ｎ型歪シリコン層２９ａの外側にはｎ+型歪シリコン層３３ａが形成されている。また、ｎ+型歪シリコン層３２ａの外側には、素子分離領域２３を挟んでｐ+型歪シリコン層３０ａが形成されている。なお、図６においては、配線層、ゲート電極２６の側壁に形成されているサイドウォール、ｎ+型歪シリコン層３２ａおよびｎ+型歪シリコン層３３ａ上に形成されているコバルトシリサイド膜などの図示は省略している。
【００５１】
図７は、図６のＡ−Ａ線で切断した断面図である。図７において、シリコンにｐ型不純物（ボロンなど）を低濃度に導入したｐ-型半導体基板２０上には、ｐ-型シリコン−ゲルマニウム層２１が形成されており、このｐ-型シリコン−ゲルマニウム層２１内にはｐ型シリコン−ゲルマニウム層２４が形成されている。そして、ｐ型シリコン−ゲルマニウム層２４上には、ｐ型歪シリコン層２２が形成されている。このｐ型歪シリコン層２２とｐ型シリコン−ゲルマニウム層２４によりｐ型ウェルが形成される。
【００５２】
ｐ-型シリコン−ゲルマニウム層２１の下層領域では、シリコンに添加するゲルマニウムの量を段階的に０％〜１５％に変化させている。これにより、ｐ-型シリコン−ゲルマニウム層２１の下層領域において積極的に結晶欠陥を発生させ、シリコンとゲルマニウムとの格子定数の違いに基づく歪を緩和している。一方、ｐ-型シリコン−ゲルマニウム層２１の上層領域およびｐ型シリコン−ゲルマニウム層２４では、シリコンに添加するゲルマニウムの量は１５％で一定となっており、歪はほぼ完全に緩和され、結晶欠陥もほとんどない状態となっている。
【００５３】
ｐ型シリコン−ゲルマニウム層２４上にはｐ型シリコン層が形成されているが、このｐ型シリコン層の格子定数は、ｐ型シリコン−ゲルマニウム層２４の格子定数と相違するため、ｐ型シリコン層に歪が生じてｐ型歪シリコン層２２となっている。
【００５４】
ｐ型歪シリコン層２２の活性領域、すなわち、素子分離領域２３で分離された領域には、本実施の形態１におけるＭＩＳＦＥＴＱ１が形成されている。このＭＩＳＦＥＴＱ１は、ｐ型歪シリコン層２２上に形成されたゲート絶縁膜２５と、ゲート絶縁膜２５上に形成されたゲート電極２６を有している。ゲート絶縁膜２５は、例えば酸化シリコン膜から形成されている。なお、ゲート絶縁膜２５は、酸化シリコン膜より誘電率の高い、いわゆるＨｉｇｈ−ｋ膜から形成してもよい。また、ゲート電極２６は、低抵抗化を図るため、例えばポリシリコン膜２６ａとコバルトシリサイド膜３４の積層構造をしている。ここで、積層膜としてコバルトシリサイド膜３４を例示したが、これに限らず、チタンシリサイド膜やニッケルシリサイド膜を使用してもよい。
【００５５】
ゲート電極２６の側壁には、サイドウォール３１が形成されている。このサイドウォール３１は例えば酸化シリコン膜より形成されている。そして、片側のサイドウォール３１の下には、ｎ型歪シリコン層２８ａおよびｎ型シリコン−ゲルマニウム層２８ｂが形成されており、もう一方のサイドウォール３１の下には、ｎ型歪シリコン層２９ａおよびｎ型シリコン−ゲルマニウム層２９ｂが形成されている。ｎ型歪シリコン層２８ａおよびｎ型シリコン−ゲルマニウム層２８ｂには、リン（Ｐ）などのｎ型不純物が導入されており、このｎ型歪シリコン層２８ａとｎ型シリコン−ゲルマニウム層２８ｂによりソース領域の一部であるエクステンション領域が形成される。同様に、ｎ型歪シリコン層２９ａとｎ型シリコン−ゲルマニウム層２９ｂによりドレイン領域の一部であるエクステンション領域が形成される。
【００５６】
ｎ型歪シリコン層２８ａおよびｎ型シリコン−ゲルマニウム層２８ｂよりなるエクステンション領域の外側には、ｎ+型歪シリコン層３２ａおよびｎ+型シリコン−ゲルマニウム層３２ｂが形成されている。ｎ+型歪シリコン層３２ａには、ｎ型歪シリコン層２８ａより高濃度にｎ型不純物が導入されているとともに、ｎ+型シリコン−ゲルマニウム層３２ｂにもｎ型シリコン−ゲルマニウム層２８ｂよりも高濃度にｎ型不純物が導入されている。このｎ+型歪シリコン層３２ａとｎ+型シリコン−ゲルマニウム層３２ｂによりソース領域の一部となる不純物拡散領域が形成される。すなわち、ソース領域は、エクステンション領域と不純物拡散領域から形成されている。ソース領域のエクステンション領域は、エクステンション領域の外側に形成されている不純物拡散領域に比べて浅く形成されている。
【００５７】
同様に、ｎ型歪シリコン層２９ａおよびｎ型シリコン−ゲルマニウム層２９ｂよりなるエクステンション領域の外側には、ｎ+型歪シリコン層３３ａおよびｎ+型シリコン−ゲルマニウム層３３ｂよりなる不純物拡散領域が形成されている。すなわち、ドレイン領域も、エクステンション領域とエクステンション領域よりも不純物濃度の高い不純物拡散領域より形成されている。ドレイン領域のエクステンション領域も、エクステンション領域の外側に形成されている不純物拡散領域に比べて浅く形成されている。
【００５８】
なお、ｎ+型歪シリコン層３２ａ上には、コバルトシリサイド膜３４が形成されており、このコバルトシリサイド膜３４もソース領域の一部になっている。同様に、ｎ+型歪シリコン層３３ａ上にも、コバルトシリサイド膜３４が形成されており、このコバルトシリサイド膜３４もドレイン領域の一部になっている。
【００５９】
ＭＩＳＦＥＴＱ１上には層間絶縁膜となる絶縁膜３５が形成されており、この絶縁膜３５には、コンタクトホール３６が形成されている。そして、このコンタクトホール３６には、タングステンなどの導電材料が埋め込まれてプラグ３７が形成されている。プラグ３７は、例えばチタン膜や窒化チタン膜よりなるバリア膜とタングステン膜などから構成されている。このプラグ３７上には、プラグ３７に電気接続する配線３８が形成されている。この配線３８は、例えばアルミニウム膜などから構成されている。
【００６０】
次に、図８は、図７のＭＩＳＦＥＴＱ１を拡大した図である。図８において、ｐ型シリコン−ゲルマニウム層２４上には、ｐ型歪シリコン層２２が形成されている。このｐ型歪シリコン層２２の膜厚は、約５０ｎｍとなっている。ここで、ｐ型シリコン−ゲルマニウム層２４のゲルマニウムの割合（濃度）は１５％である。したがって、図１を見てわかるように、ゲルマニウムの割合が１５％のとき、ｐ型歪シリコン層２２とｐ型シリコン−ゲルマニウム層２４との界面にミスフィット転位ＭＦが発生する臨界膜厚は、約２５ｎｍである。今の場合、ｐ型歪シリコン層２２の膜厚は約５０ｎｍであり、ミスフィット転位ＭＦが発生する臨界膜厚を超えているので、ｐ型歪シリコン層２２とｐ型シリコン−ゲルマニウム層２４との界面近傍にはミスフィット転位ＭＦが発生している。
【００６１】
従来、ミスフィット転位ＭＦが発生すると、ミスフィット転位ＭＦ自体を介してリーク電流が発生するものと考えられていた。このため、ｐ型シリコン−ゲルマニウム層２４上に形成するｐ型歪シリコン層２２の膜厚は、ミスフィット転位ＭＦが発生しないように臨界膜厚以下になるように形成されていた。しかし、本発明者らの実験により、ミスフィット転位自体は電気的に不活性であることが実験の結果確かめられた。すなわち、ミスフィット転位が発生しても、ミスフィット転位が発生しない場合に比べてリーク電流が増加することはないことが確かめられた。したがって、ミスフィット転位ＭＦがＭＩＳＦＥＴＱ１の接合部分に存在しても問題にはならない。
【００６２】
そこで、本実施の形態１におけるＭＩＳＦＥＴＱ１では、ｐ型歪シリコン層２２の膜厚を臨界膜厚より厚くしている。このようにｐ型歪シリコン層２２の膜厚を厚くすることにより以下に示す効果が得られる。
【００６３】
まず、歪緩和したｐ型シリコン−ゲルマニウム層２４上にエピタキシャル成長法により形成したｐ型歪シリコン層２２は、ミスフィット転位が発生し始める臨界膜厚の約４倍に達するまでは、歪の大きさがほぼ一定に保たれる。このため、臨界膜厚より厚いｐ型歪シリコン層においても、歪による電子移動度向上効果はそのまま保たれる。すなわち、臨界膜厚より厚いｐ型歪シリコン層２２をＭＩＳＦＥＴＱ１のチャネル領域に使用することにより、電子移動度を向上させることができる。例えば、ｐ型シリコン−ゲルマニウム層２４におけるゲルマニウムの割合が１０％以上の場合、ｐ型シリコン−ゲルマニウム層２４上に形成したｐ型歪シリコン層２２の電子移動度は、通常のシリコン層に比べて２倍以上となる。
【００６４】
また、臨界膜厚より厚いｐ型歪シリコン層２２を形成したので、ｐ型歪シリコン層２２の下層に形成されているｐ型シリコン−ゲルマニウム層２４からのゲルマニウムの拡散が、ｐ型歪シリコン層２２の表面（チャネル領域）に及ぶことを抑制することができる。したがって、ＭＩＳＦＥＴＱ１のチャネル領域にゲルマニウムが拡散することによる電子の移動度の低下を抑制することができる。つまり、ｐ型歪シリコン層２２の膜厚が薄いと、下層のｐ型シリコン−ゲルマニウム層２４より拡散したゲルマニウムがｐ型歪シリコン層２２の表面にまで及び、チャネルを流れる電子の移動度が低下する。しかし、本実施の形態１では、ｐ型歪シリコン層２２の厚さを厚くしているので、ゲルマニウム拡散による電子の移動度低下を抑制することができる。
【００６５】
また、臨界膜厚より厚いｐ型歪シリコン層２２を形成したので、ｐ型歪シリコン層２２の膜厚の微小なばらつきがＭＩＳＦＥＴＱ１のトランジスタ特性にばらつきを生じさせることがほとんどなくなる。したがって、ｐ型歪シリコン層２２の膜厚の微小なばらつきによる良品歩留まり低下を抑制することができる。つまり、ｐ型歪シリコン層２２の膜厚を厚く形成したので、膜厚の微小なばらつきの影響を、ｐ型歪シリコン層２２の膜厚が薄い場合に比べて相対的に小さくすることができる。
【００６６】
さらに、高耐圧が要求されるため、ゲート絶縁膜２５の膜厚を厚くする必要があるＭＩＳＦＥＴの場合にも歪シリコン技術を適用することができる。すなわち、ｐ型歪シリコン層２２の膜厚を厚くしたので、ゲート絶縁膜２５を形成することによるｐ型歪シリコン層２２の膜減りが生じても、充分な膜厚のｐ型歪シリコン層２２を残すことができる。したがって、高耐圧が要求される場合にも歪シリコン技術を使用することができる。つまり、ゲート絶縁膜２５は、通常熱酸化法で形成される。このとき、ｐ型歪シリコン層２２を侵食するようにしてゲート絶縁膜２５が形成される。高耐圧のＭＩＳＦＥＴでは、ゲート絶縁膜２５を相対的に厚くする必要があるので、ｐ型歪シリコン層２２の膜減りは相対的に大きくなる。しかし、本実施の形態１では、ｐ型歪シリコン層２２の膜厚を充分に厚くすることができるので、膜減りが生じても充分な膜厚のｐ型歪シリコン層２２を残すことができる。
【００６７】
また、ｐ型歪シリコン層２２の膜厚が厚いので、ソース領域およびドレイン領域を従来に比べて数倍厚くすることができる。このため、ソース領域およびドレイン領域の寄生抵抗を低減することができる。つまり、従来技術では、ミスフィット転位を発生させないため、ｐ型歪シリコン層２２の膜厚を臨界膜厚以下にする必要があった。このため、ソース領域およびドレイン領域の膜厚の上限は、臨界膜厚程度であった。しかし、本実施の形態１では臨界膜厚より数倍の膜厚のｐ型歪シリコン層２２を形成しているので、ソース領域およびドレイン領域の厚さを厚くすることができ、寄生抵抗を低減できる。
【００６８】
また、ソース領域およびドレイン領域上には低抵抗化のため、コバルトシリサイド膜３４が形成される。このコバルトシリサイド膜３４は、ｎ+型歪シリコン層３２ａおよびｎ+型歪シリコン層３３ａの表面をシリサイド化することによって形成される。すなわち、ｎ+型歪シリコン層３２ａおよびｎ+型歪シリコン層３３ａを侵食するように消費してコバルトシリサイド膜３４が形成される。ここで、従来技術では、ｎ+型歪シリコン層３２ａ、３３ａの厚さが薄いため、そのままシリサイド化を行うと、ｎ+型歪シリコン層３２ａ、３３ａの下層にあるｎ+型シリコン−ゲルマニウム層３２ｂ、３３ｂにまでシリサイド反応が進んで異常反応が生じてしまう。このため、ｎ+型歪シリコン層３２ａ、３３ａ上に選択エピタキシャル成長法を使用して歪シリコン層を継ぎ足すことが行われており、工程が複雑化していた。これに対し、本実施の形態１では、ｎ+型歪シリコン層３２ａ、３３ａの厚さを厚くしているので、シリサイド反応が下層のｎ+型シリコン−ゲルマニウム層３２ｂ、３３ｂにまで達することはない。つまり、本実施の形態１では、ｎ+型歪シリコン層３２ａ、３３ａ上に歪シリコン層を継ぎ足す必要がなく、工程の簡略化を図ることができる。
【００６９】
ｐ型歪シリコン層２２あるいはｎ+型歪シリコン層３２ａ、３３ａの膜厚を臨界膜厚より厚くすることにより、上述した効果が生じる一方、ミスフィット転位ＭＦが発生してもこのミスフィット転位自体を介してリーク電流が増加することがない。このように、ミスフィット転位ＭＦ自体は、リーク電流を増加させないが、不純物拡散の経路（パス）となることがわかっている。したがって、ミスフィット転位ＭＦが存在する場合には、不純物拡散の経路について考慮する必要がある。
【００７０】
図９は、ｐ型歪シリコン層２２とｐ型シリコン−ゲルマニウム層２４の界面にミスフィット転位ＭＦが存在する様子を示したものである。図９を見ると、ソース領域のエクステンション領域を形成するｎ型歪シリコン層２８ａとｎ型シリコン−ゲルマニウム層２８ｂからミスフィット転位ＭＦを介してｎ型不純物がドレイン領域へ拡散していることがわかる。このように、ミスフィット転位ＭＦは、不純物拡散の経路となる。図９の場合、不純物が拡散することによってソース領域とドレイン領域が近づくことになり、不純物拡散に伴うリーク電流が発生してしまう。このように、不純物拡散によってソース領域とドレイン領域が近づきリーク電流が発生するのは、以下に示す場合に限られることを本発明者らは実験により見出した。
【００７１】
それは、ソース領域とドレイン領域が最も接近した領域、すなわち、ソース領域のうちゲート電極２６の端部下にある領域とドレイン領域のうちゲート電極２６の端部下にある領域との間にミスフィット転位ＭＦが横たわっている場合である。そして、ゲート電極２６の端部下のミスフィット転位ＭＦが存在する位置でのソース領域およびドレイン領域の不純物濃度がリーク電流の有無に関係することを本発明者らは見出した。
【００７２】
大半のミスフィット転位ＭＦは、歪シリコン層（ｐ型歪シリコン層２２、ｎ型歪シリコン層２８ａ、２９ａ、ｎ+歪シリコン層３２ａ、３３ａを含む）とシリコン−ゲルマニウム層（ｐ型シリコン−ゲルマニウム層２４、ｎ型シリコン−ゲルマニウム層２８ｂ、２９ｂ、ｎ+型シリコン−ゲルマニウム層３２ｂ、３３ｂを含む）との界面近傍にあるので、不純物濃度をモニタすべき深さ方向の位置は、歪シリコン層とシリコン−ゲルマニウム層の界面とみなすことができる。
【００７３】
図１０は、ゲート電極２６の端部下における深さと不純物濃度との関係を示したものである。図１０において、歪シリコン層とシリコン−ゲルマニウム層との界面における不純物濃度をＣｉとすると、この不純物濃度Ｃｉを１×１０19ｃｍ-3以下にすることにより、ミスフィット転位ＭＦを介した不純物の拡散を抑制することができることが判明した。すなわち、ゲート電極２６の端部下におけるソース領域（エクステンション領域）およびドレイン領域（エクステンション領域）のｎ型不純物濃度を１×１０19ｃｍ-3以下にすればよい。このように不純物濃度を一定値以下にすることによって不純物の拡散を抑制できるのは、不純物濃度が高くなればなるほど拡散が起こりやすくなるためである。
【００７４】
ソース領域およびドレイン領域の不純物濃度は、通常表面から深くなるにつれて低下するので、ｎ型歪シリコン層２８ａ、２９ａの膜厚を一定以上の膜厚にすれば、上記した条件に適合させることができる。図７および図８に示す本実施の形態１におけるＭＩＳＦＥＴＱ１では、ゲート電極２６の端部下であって、歪シリコン層とシリコン−ゲルマニウム層との界面での不純物濃度は、例えば１×１０18ｃｍ-3であり、上記した１×１０19ｃｍ-3に比べて低くなっている。
【００７５】
また、一定の確率で生じるミスフィット転位ＭＦの歪シリコン層への貫入（図２参照）もリーク電流の増加にはつながらないことが実験の結果確認することができた。このミスフィット転位ＭＦの貫入が不純物拡散の経路となることも起こりうる。しかし、ミスフィット転位ＭＦの貫入は、歪シリコン層とシリコン−ゲルマニウム層の界面から歪シリコン層の表面に向かってほぼ縦方向に形成されている。したがって、ソース領域あるいはドレイン領域からの不純物拡散も一旦下方向に向かって、歪シリコン層とシリコンーゲルマニウム層との界面に達してから、横方向に動く。このため、ソース領域とドレイン領域とをつなぐために必要な距離が長く、リーク電流が生じるほどの不純物拡散は実際には起こらないと考えられる。
【００７６】
次に、図面を参照しながら本実施の形態１におけるＭＩＳＦＥＴＱ１の製造方法について説明する。
【００７７】
図１１に示すように、シリコンにｐ型不純物（ボロンなど）を低濃度に導入したｐ-型半導体基板２０を用意する。そして、このｐ-型半導体基板２０上にｐ-型シリコン−ゲルマニウム層２１を形成する。ｐ-型シリコン−ゲルマニウム層２１は、例えばＣＶＤ（Chemical  Vapor  Deposition）を使用して形成することができる。このｐ-型シリコン−ゲルマニウム層２１は、ゲルマニウムの割合を０％から１５％に段階的に増加させるようにして約１μｍ成長させた後、ゲルマニウムの割合を１５％にしたまま、さらに約１μｍ成長させる。
【００７８】
続いて、図１２に示すように、ｐ-型シリコン−ゲルマニウム層２１上にｐ-型シリコン層を形成する。ｐ-型シリコン層は、例えばエピタキシャル成長法を使用して形成され、例えば約６５ｎｍの膜厚になるように形成される。このｐ-型シリコン層がｐ-型歪シリコン層２２ａとなる。ｐ-型シリコン−ゲルマニウム層２１のゲルマニウムの濃度が１５％であり、ミスフィット転位の発生しない臨界膜厚は、図１を見てわかるように、約２５ｎｍである。今の場合、ｐ-型シリコン−ゲルマニウム層２１上形成されているｐ-型歪シリコン層２２ａの膜厚は約６５ｎｍであり、臨界膜厚を超えている。したがって、ｐ-型シリコン−ゲルマニウム層２１とｐ-型歪シリコン層２２ａとの界面の近傍にはミスフット転位が発生している。
【００７９】
次に、図１３に示すように、フォトリソグラフィ技術およびイオン注入法を使用してボロン（Ｂ）をｐ-型シリコン−ゲルマニウム層２１およびｐ-型歪シリコン層２２ａに導入し、その後熱処理を行うことにより、ｐ型シリコン−ゲルマニウム層２４およびｐ型歪シリコン層２２を形成する。
【００８０】
そして、フォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成した後、この素子分離溝へ埋め込むように酸化シリコン膜をｐ-型半導体基板２０上に形成する。その後、形成した酸化シリコン膜を例えばＣＭＰ（Chemical  Mechanical  Polishing）法により研磨して、素子分離領域２３を形成する。すなわち、素子分離溝以外の領域に形成された酸化シリコン膜を除去することにより、素子分離溝にのみ酸化シリコン膜を埋め込んだ素子分離領域２３を形成する。
【００８１】
続いて、図１４に示すように、フォトリソグラフィ技術およびイオン注入法を使用してボロンをｐ型歪シリコン層２２およびｐ型シリコン−ゲルマニウム層２４に導入した後、熱処理を施すことにより、ｐ+型歪シリコン層３０ａとｐ+型シリコン−ゲルマニウム層３０ｂを形成する。
【００８２】
次に、例えば熱酸化法を使用して、ｐ-型半導体基板２０の主面上に例えば酸化シリコン膜よりなるゲート絶縁膜２５を形成する。そして、ゲート絶縁膜２５上に、ポリシリコン膜２６ａを形成し、このポリシリコン膜２６ａ上に酸化シリコン膜２７を形成する。ポリシリコン膜２６ａおよび酸化シリコン膜２７は、例えばＣＶＤ法を使用して形成することができる。
【００８３】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、ポリシリコン膜２６ａおよび酸化シリコン膜２７をパターニングする。このパターニングにより、ポリシリコン膜２６ａよりなるゲート電極２６を形成することができる。
【００８４】
そして、フォトリソグラフィ技術およびイオン注入法を使用して、リンなどのｎ型不純物をｐ型歪シリコン層２２とｐ型シリコン−ゲルマニウム層２４に導入した後、熱処理を施すことにより、ゲート電極２６に整合したｎ型歪シリコン層２８ａ、２９ａおよびｎ型シリコン−ゲルマニウム層２８ｂ、２９ｂを形成する。ここで、ｎ型歪シリコン層２８ａおよびｎ型シリコン−ゲルマニウム層２８ｂによりソース領域のエクステンション領域が形成され、ｎ型歪シリコン層２９ａおよびｎ型シリコン−ゲルマニウム層２９ｂにより、ドレイン領域のエクステンション領域が形成される。この時点で、歪シリコン層（ｐ型歪シリコン層２２、ｎ型歪シリコン層２８ａ、２９ａ、ｐ+型歪シリコン層３０ａを含む）の膜厚は、各工程での洗浄による削れや、ゲート絶縁膜２５の形成に消費されることにより、約６５ｎｍから約５０ｎｍに減少している。ただし、歪シリコン層の膜厚が約５０ｎｍに減少したとしても、臨界膜厚の約２５ｎｍ（各工程での洗浄による削れや、ゲート絶縁膜２５の形成による消費を考慮すると約１５ｎｍ）よりは充分厚い。つまり、従来に比べて歪シリコン層の膜厚は厚くなっている。
【００８５】
次に、ｐ-型半導体基板２０の主面上に例えば酸化シリコン膜を形成する。この酸化シリコン膜は例えばＣＶＤ法を使用して形成することができる。そして、図１５に示すように、この酸化シリコン膜に対して異方性エッチングを施すことにより、ゲート電極２６の側壁にサイドウォール３１を形成する。
【００８６】
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、リンなどのｎ型不純物を導入した後、熱処理を施すことにより、サイドウォール３１に整合したｎ+型歪シリコン層３２ａ、３３ａおよびｎ+型シリコン−ゲルマニウム層３２ｂ、３３ｂを形成する。ここで、ｎ+型歪シリコン層３２ａおよびｎ+型シリコン−ゲルマニウム層３２ｂによりソース領域の一部（不純物拡散領域）が形成され、ｎ+型歪シリコン層３３ａおよびｎ+型シリコン−ゲルマニウム層３３ｂにより、ドレイン領域の一部（不純物拡散領域）が形成される。
【００８７】
その後、ｎ+型歪シリコン層３２ａ、３３ａ上に形成されているゲート絶縁膜２５およびゲート電極２６上に形成されている酸化シリコン膜２７を除去する。そして、露出したｎ+型歪シリコン層３２ａ、３３ａおよびゲート電極２６を含むｐ-型半導体基板２０上にコバルト膜を形成する。続いて、熱処理を施すことにより、コバルトシリサイド膜３４を形成する。これにより、ｎ+型歪シリコン層３２ａ、３３ａ上にコバルトシリサイド膜３４が形成されるとともに、ポリシリコン膜２６ａとコバルトシリサイド膜３４よりなるゲート電極２６が形成できる。
【００８８】
このようにして本実施の形態１におけるＭＩＳＦＥＴＱ１を形成することができる。次に、配線工程について説明する。
【００８９】
図７に示すように、ｐ-型半導体基板２０上に、例えば酸化シリコン膜よりなる層間絶縁膜３５を形成する。この層間絶縁膜３５は例えばＣＶＤ法を使用して形成することができる。次に、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜３５にソース領域およびドレイン領域に達するコンタクトホール３６を形成する。
【００９０】
次に、コンタクトホール３６を形成した層間絶縁膜３５上にチタン／窒化チタン膜（図示せず）を形成した後、このチタン／窒化チタン膜上にタングステン膜を形成する。チタン／窒化チタン膜は、例えばスパッタリング法を使用して形成することができ、タングステン膜は、例えばＣＶＤ法を使用して形成することができる。
【００９１】
続いて、ＣＭＰ法を使用して層間絶縁膜３５上に形成された不要なチタン／窒化チタン膜およびタングステン膜を除去し、コンタクトホール３６内にのみチタン／窒化チタン膜とタングステン膜を残す。これにより、プラグ３７を形成することができる。その後、プラグ３７を形成した層間絶縁膜３５上に、アルミニウム膜を形成する。アルミニウム膜は、例えばスパッタリング法を使用することにより形成することができる。次に、フォトリソグラフィ技術およびエッチング技術を使用してアルミニウム膜をパターニングすることにより、配線３８を形成する。
【００９２】
このようにして、本実施の形態１におけるＭＩＳＦＥＴＱ１の配線を形成することができる。
【００９３】
（実施の形態２）
前記実施の形態１では、ソース領域およびドレイン領域が歪シリコン層とこの歪シリコン層の下層にあるシリコン−ゲルマニウム層の両方にわたって形成されている例について説明した。本実施の形態２では、ソース領域およびドレイン領域が歪シリコン層にのみ形成されている例について説明する。なお、本実施の形態２におけるＭＩＳＦＥＴＱ２の平面図は、図６と同等である。
【００９４】
図１７は、本実施の形態２におけるＭＩＳＦＥＴＱ２を示した断面図であり、図１８は、図１７のＭＩＳＦＥＴＱ２の部分を拡大した断面図である。図１７、図１８において、本実施の形態２におけるＭＩＳＦＥＴＱ２の構成は、ほぼ前記実施の形態１におけるＭＩＳＦＥＴＱ１と同様であるため、異なる構成について説明する。前記実施の形態１と本実施の形態２で異なる点は、ソース領域がｎ型歪シリコン層２８とコバルトシリサイド膜３４から構成されており、ドレイン領域がｎ型歪シリコン層２９とコバルトシリサイド膜３４から構成されている点である。すなわち、本実施の形態２におけるＭＩＳＦＥＴＱ２は、ソース領域およびドレイン領域が歪シリコン層（ｐ型歪シリコン層２２）内にのみ形成されており、歪シリコン層の下層に形成されているシリコン−ゲルマニウム層（ｐ型シリコン−ゲルマニウム層２４）には形成されていない。
【００９５】
本実施の形態２では、歪シリコン層（ｐ型歪シリコン層２２）の厚さは約５０ｎｍであり、ミスフィット転位ＭＦが発生しない臨界膜厚を超えている。したがって、歪シリコン層（ｐ型歪シリコン層２２）とシリコン−ゲルマニウム層（ｐ型シリコン−ゲルマニウム層２４）との界面にはミスフィット転位ＭＦが発生している。
【００９６】
ソース領域およびドレイン領域の膜厚は、約４０ｎｍで、歪シリコン層（ｐ型歪シリコン層２２）とシリコン−ゲルマニウム層（ｐ型シリコン−ゲルマニウム層２４）との界面よりも浅くなっている。ただし、ソース領域およびドレイン領域の膜厚は、従来技術によるミスフィット転位ＭＦの発生しない臨界膜厚である約１５ｎｍ（各工程での洗浄による削れやゲート絶縁膜２５の形成による消費を考慮した値）よりも厚くなっている。このため、本実施の形態２においても前記実施の形態１で述べた効果と同様の効果が得られる。
【００９７】
また、ソース領域およびドレイン領域が、歪シリコン層（ｐ型歪シリコン層２２）とシリコン−ゲルマニウム層（ｐ型シリコン−ゲルマニウム層２４）との界面近傍に形成されるミスフィット転位ＭＦから離れているので、ミスフィット転位ＭＦを介した不純物拡散の影響をより受けにくくなっている。不純物拡散の影響は、ゲート電極２６の端部下であって、歪シリコン層（ｐ型歪シリコン層２２）とシリコン−ゲルマニウム層（ｐ型シリコン−ゲルマニウム層２４）との界面近傍における不純物濃度に影響されることを前記実施の形態１で説明した。具体的には、不純物濃度濃度が１×１０19ｃｍ-3以下であれば、ミスフィット転位ＭＦを介した不純物拡散が抑制できる。本実施の形態２では、ソース領域およびドレイン領域がミスフィット転位ＭＦから離れているので、界面における不純物濃度が１×１０19ｃｍ-3以下であることは明らかである。このように、本実施の形態２によれば、ミスフィット転位ＭＦを介した不純物拡散の影響をより受けにくくなっていることから、ソース領域とドレイン領域との間を狭めたＭＩＳＦＥＴ、言い換えればゲート幅の小さい微細なＭＩＳＦＥＴを実現できる効果も得られる。
【００９８】
本実施の形態２におけるＭＩＳＦＥＴＱ２の製造方法は、前記実施の形態１の場合とほぼ同様である。異なる点は、ソース領域およびドレイン領域を歪シリコン層内にのみ形成し、歪シリコン層の下層にあるシリコン−ゲルマニウム層にソース領域とドレイン領域が達しないように形成する点である。
【００９９】
（実施の形態３）
前記実施の形態１では、ソース領域およびドレイン領域が歪シリコン層とこの歪シリコン層の下層に形成されているシリコン−ゲルマニウム層の両方にわたって形成されている例について説明した。本実施の形態３では、ソース領域のエクステンション領域およびドレイン領域のエクステンション領域が歪シリコン層にのみ形成されている例について説明する。なお、本実施の形態３におけるＭＩＳＦＥＴＱ３の平面図は、図６と同等である。
【０１００】
図１９は、本実施の形態３におけるＭＩＳＦＥＴＱ３を示した断面図であり、図２０は、図１９のＭＩＳＦＥＴＱ３の部分を拡大した断面図である。図１９、図２０において、本実施の形態３におけるＭＩＳＦＥＴＱ３の構成は、ほぼ前記実施の形態１におけるＭＩＳＦＥＴＱ１と同様であるため、異なる構成について説明する。前記実施の形態１と本実施の形態３で異なる点は、ソース領域のエクステンション領域がｎ型歪シリコン層２８ａのみで形成されており、ドレイン領域のエクステンション領域がｎ型歪シリコン層２９ａのみで形成されている点である。つまり、エクステンション領域は歪シリコン層内にのみ形成されている。
【０１０１】
ｐ型歪シリコン層２２の膜厚は、臨界膜厚より厚い５０ｎｍであるため、ミスフィット転位ＭＦが発生しない臨界膜厚を超えている。したがって、歪シリコン層とシリコン−ゲルマニウム層との界面にはミスフィット転位ＭＦが発生している。
【０１０２】
また、このｐ型歪シリコン層２２内に形成されているｎ型歪シリコン層２８ａ、２９ａの膜厚は約４０ｎｍである。したがって、ソース領域のエクステンション領域（ｎ型歪シリコン層２８ａ）とドレイン領域のエクステンション領域（ｎ型歪シリコン層２９ａ）は、歪シリコン層とシリコン−ゲルマニウム層との界面よりも浅くなっている。一方、エクステンション領域以外のソース領域（不純物拡散領域）は、ｎ+型歪シリコン層３２ａとｎ+型シリコン−ゲルマニウム層３２ｂより形成されており、歪シリコン層とシリコン−ゲルマニウム層との界面よりも深くなっている。同様に、エクステンション領域以外のドレイン領域（不純物拡散領域）は、ｎ+型歪シリコン層３３ａとｎ+型シリコン−ゲルマニウム層３３ｂより形成されており、歪シリコン層とシリコン−ゲルマニウム層との界面よりも深くなっている。
【０１０３】
本実施の形態３によれば、エクステンション領域が歪シリコン層内にのみ形成されている点で前記実施の形態２と共通するため、前記実施の形態２と同様の効果を得ることができる。
【０１０４】
また、エクステンション領域以外のソース領域およびドレイン領域が歪シリコン層とシリコン−ゲルマニウム層の界面より深い領域まで形成されているので、ソース領域およびドレイン領域の寄生抵抗を小さくできる効果もある。
【０１０５】
ここで、エクステンション領域以外のソース領域（ｎ+型歪シリコン層３２ａ、ｎ+型シリコン−ゲルマニウム層３２ｂ）やエクステンション領域以外のドレイン領域（ｎ+型歪シリコン層３３ａ、ｎ+型シリコン−ゲルマニウム層３３ｂ）を歪シリコン層とシリコン−ゲルマニウム層との界面よりも深くすると、この領域からミスフィット転位ＭＦを介して不純物拡散が生じることが考えられる。しかし、エクステンション領域以外のソース領域やエクステンション領域以外のドレイン領域はゲート電極２６の端部下から離れた領域に形成されている。つまり、エクステンション領域はゲート電極２６に整合して形成されているので、ゲート電極２６の端部下に存在する。これに対し、エクステンション領域以外のソース領域やエクステンション領域以外のドレイン領域はサイドウォール３１に整合して形成されている。このため、不純物が拡散し始める位置がゲート電極２６の端部下から離れているので、不純物の拡散がソース領域からドレイン領域に渡ることはなく問題はないと考えられる。
【０１０６】
本実施の形態３におけるＭＩＳＦＥＴＱ３の製造方法は、前記実施の形態１の場合とほぼ同様である。異なる点は、ソース領域のエクステンション領域およびドレイン領域のエクステンション領域を歪シリコン層内にのみ形成し、歪シリコン層の下層にあるシリコン−ゲルマニウム層にエクステンション領域が達しないように形成する点である。
【０１０７】
（実施の形態４）
前記実施の形態１〜３では、通常のＭＩＳＦＥＴについて説明したが、本実施の形態４ではＬＤＭＩＳＦＥＴについて説明する。本実施の形態４におけるＬＤＭＩＳＦＥＴは、例えば図３に示す電力増幅回路２Ａ、２Ｂに使用されるＬＤＭＩＳＦＥＴである。
【０１０８】
図２１は、本実施の形態４におけるＬＤＭＩＳＦＥＴＱ４の概略を示した平面図である。図２１において、素子分離領域４４で囲まれた領域上にはゲート電極４８が延在しており、このゲート電極４８の横側にはｎ+型歪シリコン層５０ａあるいはｎ-型歪シリコン層５１ａが形成されている。ｎ+型歪シリコン層５０ａの外側にはｎ+型歪シリコン層５３ａが形成されている一方、ｎ-型歪シリコン層５１ａの外側にはｎ+型歪シリコン層５４ａが形成されている。また、ｎ+型歪シリコン層５３ａの外側には、ｐ型歪シリコン層４３が形成されており、このｐ型歪シリコン層４３内には、ｐ+型ポリシリコン膜４６が形成されている。なお、図２１においては、配線層、ゲート電極４８の側壁に形成されているサイドウォール、ゲート電極４８の上部に形成されている酸化シリコン膜などの図示は省略している。
【０１０９】
図２２は、図２１のＡ−Ａ線で切断した断面図であり、図２３は、図２２のＬＤＭＩＳＦＥＴＱ４の部分を拡大した断面図である。図２２において、シリコンにｐ型不純物（ボロンなど）を高濃度に導入したｐ+型半導体基板４０上には、ｐ+型シリコン−ゲルマニウム層４１が形成されており、このｐ+型シリコン−ゲルマニウム層４１上にはｐ-型シリコン−ゲルマニウム層４２が形成されている。
【０１１０】
ｐ-型シリコン−ゲルマニウム層４２上にはｐ型シリコン層が形成されているが、このｐ型シリコン層の格子定数は、ｐ-型シリコン−ゲルマニウム層４２の格子定数と相違するため、ｐ型シリコン層に歪が生じてｐ型歪シリコン層４３となっている。
【０１１１】
また、ｐ-型シリコン−ゲルマニウム層４２内には、ｐ型シリコン−ゲルマニウム層４５が形成されており、このｐ型シリコン−ゲルマニウム層４５とｐ型歪シリコン層４３によりｐ型ウェルが形成されている。
【０１１２】
ｐ+型シリコン−ゲルマニウム層４１では、ゲルマニウムの割合を０％から１５％へ段階的に変化させており、この領域で積極的に結晶欠陥を発生させている。これにより、シリコンとの格子定数の違いによるｐ+型シリコン−ゲルマニウム層４１の歪を緩和している。ｐ-型シリコン−ゲルマニウム層４２およびｐ型シリコン−ゲルマニウム層４５では、ゲルマニウムの割合が１５％で一定となっており、歪はほぼ完全に緩和され、結晶欠陥もほとんどない状態となっている。
【０１１３】
図２３において、ｐ型歪シリコン層４３の膜厚は、約７０ｎｍである。ここで、ｐ-型シリコン−ゲルマニウム層４２およびｐ型シリコン−ゲルマニウム層４５のゲルマニウムの割合（濃度）は１５％である。したがって、図１を見てわかるように、ゲルマニウムの割合が１５％のとき、ｐ型歪シリコン層４３とｐ型シリコン−ゲルマニウム層４５（またはｐ-型シリコン−ゲルマニウム層４２）との界面にミスフィット転位ＭＦが発生する臨界膜厚は、約２５ｎｍである。今の場合、ｐ型歪シリコン層４３の膜厚は約７０ｎｍであり、ミスフィット転位ＭＦが発生する臨界膜厚を超えているので、図２３に示すように、ｐ型歪シリコン層４３とｐ型シリコン−ゲルマニウム層４５（またはｐ-型シリコン−ゲルマニウム層４２）との界面近傍にはミスフィット転位ＭＦが発生している。
【０１１４】
次に、図２２において、ｐ型歪シリコン層４３の活性領域、すなわち、素子分離領域４４で分離された領域には、本実施の形態４におけるＬＤＭＩＳＦＥＴＱ４が形成されている。このＭＩＳＦＥＴＱ４は、ｐ型歪シリコン層４３上に形成されたゲート絶縁膜４７と、ゲート絶縁膜４７上に形成されたゲート電極４８を有している。ゲート絶縁膜４７は、例えば酸化シリコン膜から形成されている。また、ゲート電極４８は、例えばポリシリコン膜から形成されている。なお、ゲート電極４８上には、キャップ絶縁膜として酸化シリコン膜４９が形成されている。
【０１１５】
ゲート電極４８の側壁には、サイドウォール５２が形成されている。このサイドウォール５２は例えば酸化シリコン膜より形成されている。そして、片側のサイドウォール５２の下には、ｎ+型歪シリコン層５０ａおよびｎ+型シリコン−ゲルマニウム層５０ｂが形成されており、もう一方のサイドウォール５２の下には、ｎ-型歪シリコン層５１ａおよびｎ-型シリコン−ゲルマニウム層５１ｂが形成されている。ｎ+型歪シリコン層５０ａおよびｎ+型シリコン−ゲルマニウム層５０ｂには、リン（Ｐ）などのｎ型不純物が導入されており、このｎ+型歪シリコン層５０とｎ+型シリコン−ゲルマニウム層５０ｂによりソース領域の一部であるエクステンション領域が形成される。一方、ｎ-型歪シリコン層５１ａとｎ-型シリコン−ゲルマニウム層５１ｂによりドレインオフセット領域が形成される。このドレインオフセット領域には、ｎ型不純物が比較的低濃度で導入されている。また、ドレインオフセット領域は、ｐ型シリコン−ゲルマニウム層４５とｐ型歪シリコン層４３より形成されるｐ型ウェルとゲート電極４８の端部下のわずかな領域でしか接していない。このようなドレインオフセット領域を設けることにより、耐圧を向上することができる。
【０１１６】
ｎ+型歪シリコン層５０ａおよびｎ+型シリコン−ゲルマニウム層５０ｂよりなるエクステンション領域の外側には、ｎ+型歪シリコン層５３ａおよびｎ+型シリコン−ゲルマニウム層５３ｂが形成されている。ｎ+型歪シリコン層５３ａおよびｎ+型シリコン−ゲルマニウム層５３ｂによりソース領域の一部となる不純物拡散領域が形成される。すなわち、ソース領域は、エクステンション領域と不純物拡散領域から形成されている。ソース領域のエクステンション領域は、エクステンション領域の外側に形成されている不純物拡散領域に比べて浅く形成されている。
【０１１７】
ｎ-型歪シリコン層５１ａおよびｎ-型シリコン−ゲルマニウム層５１ｂよりなるドレインオフセット領域の外側には、ｎ+型歪シリコン層５４ａおよびｎ+型シリコン−ゲルマニウム層５４ｂよりなるドレイン領域が形成されている。
【０１１８】
以上のように構成されたＬＤＭＩＳＦＥＴＱ４上には層間絶縁膜となる絶縁膜３５が形成されており、この絶縁膜３５には、コンタクトホール３６が形成されている。そして、このコンタクトホール３６には、タングステンなどの導電材料が埋め込まれてプラグ３７が形成されている。プラグ３７は、例えばチタン膜や窒化チタン膜よりなるバリア膜とタングステン膜などから構成されている。このプラグ３７上には、プラグ３７に電気接続する配線３８が形成されている。この配線３８は、例えばアルミニウム膜などから構成されている。ここで、ＬＤＭＩＳＦＥＴＱ４のソース領域とｐ+型半導体基板４０とを電気接続するため、ＬＤＭＩＳＦＥＴＱ４の横側にｐ型歪シリコン層４３からｐ+型シリコン−ゲルマニウム層４１に達する溝が形成され、この溝内にｐ+型ポリシリコン膜４６が埋め込まれている。
【０１１９】
本実施の形態４では前記実施の形態１と同様に、臨界膜厚を超えて歪シリコン層が形成されているので、この点で共通する前記実施の形態１と同様の効果が得られる。ここで、図２３に示すように、本実施の形態４におけるＬＤＭＩＳＦＥＴＱ４は、臨界膜厚を超えて歪シリコン層が形成されているので、歪シリコン層とシリコン−ゲルマニウム層との界面近傍には、ミスフィット転位ＭＦが存在する。ミスフィット転位ＭＦ自体は電気的に不活性でありリーク電流を増加させない。しかし、ミスフィット転位ＭＦが不純物拡散の経路となり、不純物拡散に伴うリーク電流が発生するおそれがある。この不純物拡散に伴うリーク電流（耐圧低下）は、ゲート電極４８の端部下のミスフィット転位ＭＦが存在する位置でのソース領域およびドレイン領域の不純物濃度に依存する。
【０１２０】
そこで、ゲート電極４８の端部下のミスフィット転位ＭＦが発生する位置（歪シリコン層とシリコン−ゲルマニウム層との界面）でのエクステンション領域（ソース領域の一部）の不純物濃度と耐圧との関係を調べた。
【０１２１】
図２４は、ゲート電極４８の端部下であってミスフィット転位ＭＦが発生する位置でのエクステンション領域（ソース領域の一部）の不純物濃度と耐圧との関係を示したグラフである。図２４において、横軸は不純物濃度（ｃｍ-3）を示し、縦軸は耐圧（Ｖ）を示している。なお、この実験は、ゲート長が０．２５μｍのＬＤＭＩＳＦＥＴＱ４を例にとって行った。また、このＬＤＭＩＳＦＥＴＱ４は、必要最低限度の熱処理工程を経ることにより形成されたものである。
【０１２２】
図２４を見てわかるように、不純物濃度が高くなるにつれて耐圧が低下している。特に、不純物濃度が１×１０19ｃｍ-3以上になると急速に耐圧が低下している。これは、不純物濃度が高い程、熱処理による不純物の拡散長が長くなるためである。したがって、リークや耐圧低下を許容限度以下にするためには、ゲート電極４８の端部下であってミスフィット転位ＭＦが発生する位置でのエクステンション領域の不純物濃度を１×１０19ｃｍ-3以下にすればよい。例えば、エクステンション領域の不純物濃度は、通常表面から深くなるにつれて低下するので、歪シリコン層の膜厚を一定以上にすれば、上記した条件に適合させることができる。なお、ゲート電極４８の端部下であってミスフィット転位ＭＦが発生する位置でのドレインオフセット領域の不純物濃度も１×１０19ｃｍ-3以下にする必要がある。しかし、ドレインオフセット領域の不純物濃度は、もともと低いのでこの条件を満足することはいうまでもない。
【０１２３】
また、本実施の形態４では、ドレインオフセット領域全体（ｎ-型歪シリコン層５１ａとｎ-型シリコン−ゲルマニウム層５１ｂとを合わせた領域）の膜厚は約１００ｎｍである一方、ｎ-歪シリコン層の膜厚は約７０ｎｍである。このため、ドレインオフセット領域の大半を電子移動度の高いｎ-歪シリコン層５１ａに形成することができるので、ドレインオフセット領域のシート抵抗を低減することができる。さらに、ドレインオフセット領域全体を歪シリコン層内に収めるようにしてもよい。
【０１２４】
具体的に、本実施の形態４において、どの程度シート抵抗を低減することができるかについて説明する。図２５は、歪のない通常のシリコン層にドレインオフセット領域を形成した場合における不純物プロファイルおよび電子の移動度を示したものであり、図２６は、シリコン−ゲルマニウム層とシリコン−ゲルマニウム層上に形成された約２０ｎｍ（臨界膜厚以下）の歪シリコン層とにドレインオフセット領域を形成した場合における不純物プロファイルおよび電子の移動度を示している。図２７は、本実施の形態４であり、シリコン−ゲルマニウム層と、シリコン−ゲルマニウム層上に形成された約７０ｎｍ（臨界膜厚以上）の歪シリコン層にドレインオフセット領域を形成した場合における不純物プロファイルおよび電子の移動度を示している。
【０１２５】
図２５、図２６および図２７において、横軸は、表面からの深さを示したものであり、単位はｎｍである。縦軸のうち左側の軸は、通常のシリコン層における電子の移動度を１とした場合の相対的な移動度を示したものである。また、縦軸のうち右側の軸はドレインオフセット領域におけるｎ型不純物濃度を示している。
【０１２６】
まず、図２５において、ドレインオフセット領域は、歪のないシリコン層に形成されるため、このオフセット領域における電子の移動度は１である。また、ドレインオフセット領域におけるｎ型不純物濃度は、深さ０ｎｍから深くなるにしたがって次第に上昇していき、深さ約４０ｎｍ付近でｎ型不純物濃度は、１．０×１０18ｃｍ-3を超え、ピークに達する。そして深さ約４０ｎｍからさらに深さが深くなるにつれて、ｎ型不純物濃度は低くなっていき、約１００ｎｍの深さで０．１×１０18ｃｍ-3以下になる。したがって、ドレインオフセット領域は深さ約１００ｎｍ付近まで形成されているといえる。このとき、オフセット領域のシート抵抗は、（ｎ型不純物濃度×電子の移動度）の深さ方向の積分値の逆数に比例するため、この式に基づいてシート抵抗を計算すると１．６ｋΩ／□となる。
【０１２７】
次に、図２６において、ドレインオフセット領域の不純物プロファイルは図２５に示した場合と同様であり、ドレインオフセット領域は深さ約１００ｎｍの深さまで形成されている。このドレインオフセット領域において、深さ０ｎｍから深さ約２０ｎｍまでは、歪シリコン層が形成されているため、この深さまでの電子の移動度は約２となるが、深さ２０ｎｍより深い場所にはシリコン−ゲルマニウム層が形成されているため、深さ２０ｎｍ以上において、電子の移動度は、通常のシリコン層よりも低く１より小さくなる。ｎ型不純物濃度のピークは、深さ約４０ｎｍ付近にあるので、ｎ型不純物の半分以上がシリコン−ゲルマニウム層内にあることになる。このとき、上記した式に基づいてシート抵抗を計算すると、１．９ｋΩ／□となる。したがって、シリコン−ゲルマニウム層上に約２０ｎｍの歪シリコン層を設けたとしても、ドレインオフセット領域の半分以上がシリコン−ゲルマニウム層に形成されるため、ドレインオフセット領域全体の移動度は、向上していないことがわかる。
【０１２８】
次に、図２７において、ドレインオフセット領域の不純物プロファイルは、図２５および図２６に示した場合と同様であり、ドレインオフセット領域は、深さ約１００ｎｍの深さまで形成されている。本実施の形態４の場合、深さ０ｎｍから深さ７０ｎｍまでは、歪シリコン層が形成されているため、この深さまでの電子の移動度は約２である。これに対し、深さ７０ｎｍより深い場所には、シリコン−ゲルマニウム層が形成されているため、深さ７０ｎｍ以上において、電子の移動度は１より小さくなる。ｎ型不純物濃度のピークは、深さ約４０ｎｍ付近にあるので、このピークは歪シリコン層内にあることになる。図２７を見て分かるように、深さ０ｎｍから深さ７０ｎｍまでは歪シリコン層が形成されているため、ｎ型不純物の大半（約８割以上）が、移動度の高い歪シリコン層内にあることがわかる。したがって、シート抵抗は低減されることが予想される。具体的に上記した式に基づいて計算してみると、シート抵抗は０．９ｋΩ／□となる。このように、本実施の形態４ではドレインオフセット領域の大半を歪シリコン層内に形成することができるため、図２５や図２６に示した場合に比べてシート抵抗を低減することができる。具体的には、シート抵抗を図２５に示す場合の約７０％、図２６に示す場合の約５０％に低減することができる。
【０１２９】
ここで、ドレインオフセット領域の大半が歪シリコン層内に入っている場合を具体的に例示すると、以下のような場合が該当する。例えば、図２７に示したように本実施の形態４では、歪シリコン層が深さ約７０ｎｍまで形成されており、不純物濃度のピークが深さ約４０ｎｍに存在する。このことから、ドレインオフセット領域の不純物プロファイルにおいて、不純物濃度のピークが歪シリコン層内にある場合をオフセット領域の大半が歪シリコン層内に入っている場合の一例として挙げることができる。
【０１３０】
また、図２７に示したように本実施の形態４では、約８０％以上の不純物が歪シリコン層内に存在する。このことから、約８０％以上の不純物が歪シリコン層内に存在することが望ましい。しかし、上記した不純物濃度のピークが歪シリコン層にあることをドレインオフセット領域の大半が歪シリコン層内に入っている場合の一例として挙げている。この不純物濃度のピークが歪シリコン層にあるということを、不純物濃度がピークに対して概ね対称になっていることを考慮して別の言い方をすれば、１/２以上の不純物が歪シリコン層にあるということができる。したがって、オフセット領域内にある不純物の１/２以上が歪シリコン層にある場合を、オフセット領域の大半が歪シリコン層内に入っている場合の一例として挙げることができる。
【０１３１】
また、図２７に示したように本実施の形態４では、ドレインオフセット領域の厚みが約１００ｎｍであるのに対し、歪シリコン層の厚さが約７０ｎｍである。このことから、ドレインオフセット領域の厚みの１／２の位置（深さ５０ｎｍ）が歪シリコン層内にある場合を、オフセット領域の大半が歪シリコン層内に入っている場合の一例として挙げることもできる。
【０１３２】
このように本実施の形態４におけるＬＤＭＩＳＦＥＴＱ４によれば、図２２および図２３に示すように、チャネル領域をｐ型歪シリコン層４３に形成できるとともに、ドレインオフセット領域の大半をｎ-型歪シリコン層５１ａに形成できる。このため、チャネル領域およびドレインオフセット領域の抵抗を下げることができ、ＬＤＭＩＳＦＥＴＱ４のオン抵抗を低減することができる。
【０１３３】
ＬＤＭＩＳＦＥＴＱ４で構成された電力増幅器の付加効率は、１−ＲON／（Ｖdd×Ｉd）に比例する。ここで、ＲONはオン抵抗、Ｖddはドレイン電圧、Ｉdはドレイン電流である。したがって、オン抵抗を下げることにより、電力増幅器の付加効率を向上させることができる。例えば、通常のシリコンを使用したＬＤＭＩＳＦＥＴの場合と比較すると、非線形方式の代表であるＧＳＭ方式の電力増幅器では約２ポイント、線形方式の代表であるＷＣＤＭＡ方式の電力増幅器では約５ポイント程度、効率が向上する。
【０１３４】
次に、図面を参照しながら、本実施の形態４におけるＬＤＭＩＳＦＥＴＱ４の製造方法について説明する。
【０１３５】
図２８に示すように、シリコンにｐ型不純物（ボロンなど）を高濃度に導入したｐ+型半導体基板４０を用意する。そして、このｐ+型半導体基板４０上にｐ+型シリコン−ゲルマニウム層４１を形成する。ｐ+型シリコン−ゲルマニウム層４１は、例えばＣＶＤ（Chemical  Vapor  Deposition）を使用して形成することができる。このｐ+型シリコン−ゲルマニウム層４１は、ゲルマニウムの割合を０％から１５％に段階的に増加させるようにして約１μｍ成長させる。そして、ｐ+型シリコン−ゲルマニウム層４１上にゲルマニウムの割合が１５％で一定のｐ-型シリコン−ゲルマニウム層４２を約２μｍ成長させる。
【０１３６】
続いて、図２９に示すように、ｐ-型シリコン−ゲルマニウム層４２上にｐ-型シリコン層を形成する。ｐ-型シリコン層は、例えばエピタキシャル成長法を使用して形成され、例えば約８５ｎｍの膜厚になるように形成される。このｐ-型シリコン層がｐ-型歪シリコン層４３ａとなる。ｐ-型シリコン−ゲルマニウム層４２のゲルマニウムの濃度が１５％であり、ミスフィット転位の発生しない臨界膜厚は、図１を見てわかるように、約２５ｎｍである。今の場合、ｐ-型シリコン−ゲルマニウム層４２上形成されているｐ-型歪シリコン層４３ａの膜厚は約８５ｎｍであり、臨界膜厚を超えている。したがって、ｐ-型シリコン−ゲルマニウム層４２とｐ-型歪シリコン層４３ａとの界面の近傍にはミスフット転位が発生している。
【０１３７】
次に、図３０に示すように、フォトリソグラフィ技術およびイオン注入法を使用してボロン（Ｂ）をｐ-型シリコン−ゲルマニウム層４２およびｐ-型歪シリコン層４３ａに導入し、その後熱処理を行うことにより、ｐ型シリコン−ゲルマニウム層４５およびｐ型歪シリコン層４３を形成する。
【０１３８】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、ｐ-型歪シリコン層４３ａの表面からｐ+型シリコン−ゲルマニウム層４１に達する溝を形成する。そして、この溝に埋め込むように、例えばＣＶＤ法を使用してｐ+型ポリシリコン膜４６を形成する。次に、例えばＣＭＰ法を使用して、不要なｐ+型ポリシリコン膜４６を除去して溝内にのみｐ+型ポリシリコン膜４６を残す。このｐ+型ポリシリコン膜４６は、後述するソース領域とｐ+型半導体基板４０とを電気接続する役割を有する。
【０１３９】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成した後、この素子分離溝へ埋め込むように酸化シリコン膜をｐ+型半導体基板４０上に形成する。その後、形成した酸化シリコン膜を例えばＣＭＰ（Chemical  Mechanical  Polishing）法により研磨して、素子分離領域４４を形成する。
【０１４０】
次に、図３１に示すように、例えば熱酸化法を使用して、ｐ+型半導体基板４０の主面上に例えば酸化シリコン膜よりなるゲート絶縁膜４７を形成する。そして、ゲート絶縁膜４７上に、ポリシリコン膜を形成し、このポリシリコン膜上に酸化シリコン膜４９を形成する。ポリシリコン膜および酸化シリコン膜４９は、例えばＣＶＤ法を使用して形成することができる。
【０１４１】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、ポリシリコン膜および酸化シリコン膜４９をパターニングする。このパターニングにより、ポリシリコン膜よりなるゲート電極４８を形成することができる。
【０１４２】
そして、フォトリソグラフィ技術およびイオン注入法を使用して、リンなどのｎ型不純物をｐ型歪シリコン層４３とｐ型シリコン−ゲルマニウム層４５に導入した後、熱処理を施すことにより、ゲート電極４８に整合したｎ+型歪シリコン層５０ａおよびｎ+型シリコン−ゲルマニウム層５０ｂを形成する。ここで、ｎ+型歪シリコン層５０ａおよびｎ+型シリコン−ゲルマニウム層５０ｂによりソース領域のエクステンション領域が形成される。
【０１４３】
次に、フォトリソグラフィ技術およびイオン注入法を使用して、リンなどのｎ型不純物をｐ-型歪シリコン層４３ａとｐ-型シリコン−ゲルマニウム層４２に導入した後、熱処理を施すことにより、ゲート電極４８に整合したｎ-型歪シリコン層５１ａおよびｎ-型シリコン−ゲルマニウム層５１ｂを形成する。このｎ-型歪シリコン層５１ａおよびｎ-型シリコン−ゲルマニウム層５１ｂによりドレインオフセット領域が形成される。
【０１４４】
この時点で、歪シリコン層（ｐ型歪シリコン層４３、ｎ+型歪シリコン層５０ａ、ｎ-型歪シリコン層５１ａを含む）の膜厚は、各工程での洗浄による削れや、ゲート絶縁膜４７の形成に消費されることにより、約８５ｎｍから約７０ｎｍに減少している。ただし、歪シリコン層の膜厚が約７０ｎｍに減少したとしても、臨界膜厚の約２５ｎｍ（各工程での洗浄による削れや、ゲート絶縁膜２５の形成による消費を考慮すると約１５ｎｍ）よりは充分厚い。つまり、従来に比べて歪シリコン層の膜厚は厚くなっている。
【０１４５】
次に、ｐ+型半導体基板４０の主面上に例えば酸化シリコン膜を形成する。この酸化シリコン膜は例えばＣＶＤ法を使用して形成することができる。そして、図３２に示すように、この酸化シリコン膜に対して異方性エッチングを施すことにより、ゲート電極４８の側壁にサイドウォール５２を形成する。
【０１４６】
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、リンなどのｎ型不純物を導入した後、熱処理を施すことにより、ｎ+型歪シリコン層５３ａ、５４ａおよびｎ+型シリコン−ゲルマニウム層５３ｂ、５４ｂを形成する。ここで、ｎ+型歪シリコン層５３ａおよびｎ+型シリコン−ゲルマニウム層５３ｂによりソース領域の一部（不純物拡散領域）が形成され、ｎ+型歪シリコン層５４ａおよびｎ+型シリコン−ゲルマニウム層５４ｂにより、ドレイン領域が形成される。
【０１４７】
次に、図２２に示すように、ｐ+型半導体基板４０上に、例えば酸化シリコン膜よりなる層間絶縁膜３５を形成する。この層間絶縁膜３５は例えばＣＶＤ法を使用して形成することができる。次に、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜３５にソース領域、ドレイン領域およびｐ+型ポリシリコン膜４６にそれぞれ達するコンタクトホール３６を形成する。
【０１４８】
次に、コンタクトホール３６を形成した層間絶縁膜３５上にチタン／窒化チタン膜（図示せず）を形成した後、このチタン／窒化チタン膜上にタングステン膜を形成する。チタン／窒化チタン膜は、例えばスパッタリング法を使用して形成することができ、タングステン膜は、例えばＣＶＤ法を使用して形成することができる。
【０１４９】
続いて、ＣＭＰ法を使用して層間絶縁膜３５上に形成された不要なチタン／窒化チタン膜およびタングステン膜を除去し、コンタクトホール３６内にのみチタン／窒化チタン膜とタングステン膜を残す。これにより、プラグ３７を形成することができる。その後、プラグ３７を形成した層間絶縁膜３５上に、アルミニウム膜を形成する。アルミニウム膜は、例えばスパッタリング法を使用することにより形成することができる。次に、フォトリソグラフィ技術およびエッチング技術を使用してアルミニウム膜をパターニングすることにより、配線３８を形成する。
【０１５０】
このようにして、本実施の形態４におけるＭＩＳＦＥＴＱ４を形成することができる。
【０１５１】
（実施の形態５）
前記実施の形態４では、ソース領域が歪シリコン層とこの歪シリコン層の下層にあるシリコン−ゲルマニウム層の両方にわたって形成されている例について説明した。本実施の形態５では、ソース領域が歪シリコン層にのみ形成されている例について説明する。なお、本実施の形態５におけるＭＩＳＦＥＴＱ５の平面図は、図２１と同等である。
【０１５２】
図３３は、本実施の形態５におけるＬＤＭＩＳＦＥＴＱ５を示した断面図であり、図３４は、図３３のＬＤＭＩＳＦＥＴＱ５の部分を拡大した断面図である。図３３、図３４において、本実施の形態４におけるＬＤＭＩＳＦＥＴＱ５の構成は、ほぼ前記実施の形態４におけるＬＤＭＩＳＦＥＴＱ４と同様であるため、異なる構成についてのみ説明する。前記実施の形態４と本実施の形態５で異なる点は、ソース領域がｎ+型歪シリコン層５０だから構成されている点である。すなわち、本実施の形態５におけるＭＩＳＦＥＴＱ５は、ソース領域が歪シリコン層（ｐ型歪シリコン層４３）内にのみ形成されており、歪シリコン層の下層に形成されているシリコン−ゲルマニウム層（ｐ型シリコン−ゲルマニウム層４５）には形成されていない。
【０１５３】
本実施の形態５では、歪シリコン層（ｐ型歪シリコン層４３）の厚さは約７０ｎｍであり、ミスフィット転位ＭＦが発生しない臨界膜厚を超えている。したがって、歪シリコン層（ｐ型歪シリコン層４３）とシリコン−ゲルマニウム層（ｐ型シリコン−ゲルマニウム層４５）との界面にはミスフィット転位ＭＦが発生している。
【０１５４】
ソース領域の膜厚は、約４０ｎｍで、歪シリコン層（ｐ型歪シリコン層４３）とシリコン−ゲルマニウム層（ｐ型シリコン−ゲルマニウム層４５）との界面よりも浅くなっている。ただし、ソース領域の膜厚は、従来技術によるミスフィット転位ＭＦの発生しない臨界膜厚である約１５ｎｍ（各工程での洗浄による削れやゲート絶縁膜２５の形成による消費を考慮した値）よりも厚くなっている。このため、本実施の形態５においても前記実施の形態４で述べた効果と同様の効果が得られる。
【０１５５】
なお、本実施の形態５でのドレインオフセット領域の膜厚は約１００ｎｍで歪シリコン層（ｐ型歪シリコン層４３）の膜厚である７０ｎｍよりも厚くなっている。しかし、ドレインオフセット領域の膜厚を７０ｎｍ以下にして、ドレインオフセット領域全体を歪シリコン層内に収めるようにしてもよい。
【０１５６】
本実施の形態５によれば、図３４に示すように、ソース領域（ｎ+型歪シリコン層５０）がミスフィット転位ＭＦから離れているので、ミスフィット転位を介した不純物の異常拡散の影響を受けにくくなる。このため、ゲート幅の小さい微細なＬＤＭＩＳＦＥＴを実現できる効果もある。
【０１５７】
本実施の形態２におけるＬＤＭＩＳＦＥＴＱ５の製造方法は、前記実施の形態４の場合とほぼ同様である。異なる点は、ソース領域を歪シリコン層内にのみ形成し、歪シリコン層の下層にあるシリコン−ゲルマニウム層にソース領域が達しないように形成する点である。
【０１５８】
（実施の形態６）
前記実施の形態４では、ソース領域が歪シリコン層とこの歪シリコン層の下層に形成されているシリコン−ゲルマニウム層の両方にわたって形成されている例について説明した。本実施の形態６では、ソース領域のエクステンション領域が歪シリコン層にのみ形成されている例について説明する。なお、本実施の形態６におけるＭＩＳＦＥＴＱ６の平面図は、図２１と同等である。
【０１５９】
図３５は、本実施の形態６におけるＬＤＭＩＳＦＥＴＱ６を示した断面図であり、図３６は、図３５のＬＤＭＩＳＦＥＴＱ６の部分を拡大した断面図である。図３５、図３６において、本実施の形態６におけるＬＤＭＩＳＦＥＴＱ３の構成は、ほぼ前記実施の形態４におけるＬＤＭＩＳＦＥＴＱ４と同様であるため、異なる構成について説明する。前記実施の形態４と本実施の形態６で異なる点は、ソース領域のエクステンション領域がｎ+型歪シリコン層５０ａのみで形成されている点である。つまり、エクステンション領域は歪シリコン層内にのみ形成されている。
【０１６０】
ｐ型歪シリコン層４３の膜厚は、臨界膜厚より厚い７０ｎｍであるため、ミスフィット転位ＭＦが発生しない臨界膜厚を超えている。したがって、図３６に示すように、歪シリコン層とシリコン−ゲルマニウム層との界面にはミスフィット転位ＭＦが発生している。
【０１６１】
また、このｐ型歪シリコン層４３内に形成されているｎ+型歪シリコン層５０ａの膜厚は約４０ｎｍである。したがって、ソース領域のエクステンション領域（ｎ+型歪シリコン層５０ａ）は、歪シリコン層とシリコン−ゲルマニウム層との界面よりも浅くなっている。一方、エクステンション領域以外のソース領域（不純物拡散領域）は、ｎ+型歪シリコン層５３ａとｎ+型シリコン−ゲルマニウム層５３ｂより形成されており、歪シリコン層とシリコン−ゲルマニウム層との界面よりも深くなっている。
【０１６２】
なお、本実施の形態６でのドレインオフセット領域の膜厚は約１００ｎｍで歪シリコン層（ｐ型歪シリコン層４３）の膜厚である７０ｎｍよりも厚くなっている。しかし、ドレインオフセット領域の膜厚を７０ｎｍ以下にして、ドレインオフセット領域全体を歪シリコン層内に収めるようにしてもよい。
【０１６３】
本実施の形態６によれば、前記実施の形態４と同様の効果を得ることができる。また、エクステンション領域以外のソース領域が歪シリコン層とシリコン−ゲルマニウム層の界面より深い領域まで形成されているので、ソース領域の寄生抵抗を小さくできる効果もある。
【０１６４】
本実施の形態６におけるＭＩＳＦＥＴＱ６の製造方法は、前記実施の形態４の場合とほぼ同様である。異なる点は、ソース領域のエクステンション領域を歪シリコン層内にのみ形成し、歪シリコン層の下層にあるシリコン−ゲルマニウム層にエクステンション領域が達しないように形成する点である。
【０１６５】
（実施の形態７）
前記実施の形態４〜６では、シリコン−ゲルマニウム層上に歪シリコン層を形成する例について説明した。本実施の形態７では、ＳＯＩ（Silicon  On  Insulator）構造上に歪シリコン層を形成する例について説明する。なお、本実施の形態７におけるＭＩＳＦＥＴＱ７の平面図は、図２１と同等である。
【０１６６】
図３７は、本実施の形態７におけるＬＤＭＩＳＦＥＴＱ７を示した断面図であり、図３８は、図３７のＬＤＭＩＳＦＥＴＱ７の部分を拡大した断面図である。図３７、図３８において、シリコンにｐ型不純物（ボロンなど）を高濃度に導入したｐ+型半導体基板６３上には、ｐ-型シリコン層６４が形成されており、このｐ-型シリコン層６４上には酸化シリコン膜６５が形成されている。ｐ-型シリコン層６４の膜厚は、約２μｍであり、酸化シリコン膜６５の膜厚は約１００ｎｍである。ｐ+型半導体基板６３、ｐ-型シリコン層６４および酸化シリコン膜６５によりＳＯＩ構造が形成されている。
【０１６７】
酸化シリコン膜６５上には、ｐ型シリコン層が形成されている。このｐ型シリコン層は、歪緩和したシリコン−ゲルマニウム層（ゲルマニウムの割合は１５％）上にエピタキシャル成長した歪シリコン層と同等の歪を有するｐ型歪シリコン層６２である。このｐ型歪シリコン層６２の膜厚は約７０ｎｍである。
【０１６８】
次に、図３７において、ｐ型歪シリコン層６２の活性領域、すなわち、素子分離領域６６で分離された領域には、本実施の形態７におけるＬＤＭＩＳＦＥＴＱ７が形成されている。このＭＩＳＦＥＴＱ７は、ｐ型歪シリコン層６２上に形成されたゲート絶縁膜６８と、ゲート絶縁膜６８上に形成されたゲート電極６９を有している。ゲート電極６９上には、キャップ絶縁膜となる酸化シリコン膜７０が形成されている。
【０１６９】
ゲート電極６９の側壁には、サイドウォール７３が形成されている。そして、片側のサイドウォール７３の下には、ｎ+型歪シリコン層７１が形成されており、もう一方のサイドウォール７３の下には、ｎ-型歪シリコン層７２が形成されている。
【０１７０】
ｎ+型歪シリコン層７１は、ソース領域のエクステンション領域となるものである。このｎ+型歪シリコン層７１の膜厚は約５０ｎｍであり、ｐ型歪シリコン層６２の膜厚（約７０ｎｍ）に比べて薄くなっている。ただし、ｎ+型歪シリコン層７１の膜厚は、歪シリコン層がシリコン−ゲルマニウム層上に形成されたと仮定した場合のミスフィット転位が発生しない膜厚の上限値１５ｎｍ（各工程での洗浄による削れやゲート絶縁膜の形成による消費を考慮した値）よりも厚くなっている。
【０１７１】
また、ｎ-型歪シリコン層７２は、ドレインオフセット領域となるものである。ｎ-型歪シリコン層７２の膜厚は約７０ｎｍで、ＳＯＩ構造上に形成されている歪シリコン層の膜厚と同じになっている。
【０１７２】
ｎ+型歪シリコン層７１よりなるエクステンション領域の外側には、ｎ+型歪シリコン層７４が形成されており、このｎ+型歪シリコン層７４は、ソース領域の一部となる不純物拡散領域となっている。ｎ+型歪シリコン層７４は、ｎ+型歪シリコン層７１よりも深くなるように形成されている。同様に、ｎ-型歪シリコン層７２よりなるドレインオフセット領域の外側には、ドレイン領域となるｎ+型歪シリコン層７５が形成されている。
【０１７３】
以上のように構成されたＬＤＭＩＳＦＥＴＱ７上には層間絶縁膜となる絶縁膜３５が形成されており、この絶縁膜３５には、コンタクトホール３６が形成されている。そして、このコンタクトホール３６には、タングステンなどの導電材料が埋め込まれてプラグ３７が形成されている。プラグ３７は、例えばチタン膜や窒化チタン膜よりなるバリア膜とタングステン膜などから構成されている。このプラグ３７上には、プラグ３７に電気接続する配線３８が形成されている。この配線３８は、例えばアルミニウム膜などから構成されている。ここで、ＬＤＭＩＳＦＥＴＱ７のソース領域とｐ+型半導体基板６３とを電気接続するため、ＬＤＭＩＳＦＥＴＱ７の横側にｐ型歪シリコン層６２からｐ+型半導体基板６３に達する溝が形成され、この溝内にｐ+型ポリシリコン膜６７が埋め込まれている。
【０１７４】
本実施の形態７では前記実施の形態４と同様に、臨界膜厚を超えて歪シリコン層が形成されているので、この点で共通する前記実施の形態４と同様の効果が得られる。つまり、酸化シリコン膜６５上には、歪シリコン層が形成されている。この歪シリコン層の膜厚は、シリコン−ゲルマニウム層上に形成されたと仮定した場合のミスフィット転位が発生しない膜厚の上限値を超えて厚く形成されている。したがって、臨界膜厚を超えて歪シリコン層が形成されているので、本実施の形態７は、前記実施の形態４と同様の効果が得られる。
【０１７５】
前記実施の形態４で説明したように、シリコン−ゲルマニウム層上に歪シリコン層を形成したＬＤＭＩＳＦＥＴでは、歪シリコン層の膜厚がミスフィット転位の発生しない臨界膜厚を超えて形成されていてもリーク電流が問題にならないようにできる。したがって、臨界膜厚より厚い歪シリコン層を酸化シリコン膜上に移し換えたＬＤＭＩＳＦＥＴを形成してもリーク電流が問題とならないようにできることは明らかである。
【０１７６】
また、臨界膜厚よりも厚い歪シリコン層をＳＯＩ構造上に形成したＬＤＭＩＳＦＥＴでは、ドレインオフセット領域の膜厚を、歪シリコン層がシリコン−ゲルマニウム層上に形成された場合の臨界膜厚よりも厚くすることができることは言うまでもない。このことから、ドレインオフセット領域が、高電子移動度で充分な厚さの歪シリコン層より構成されることになるため、ドレインオフセット領域のシート抵抗を低減することができる。
【０１７７】
また、本実施の形態７におけるＬＤＭＩＳＦＥＴＱ７によれば、熱伝導率の低いシリコン−ゲルマニウム層が完全になくなっているので、シリコン−ゲルマニウム層上に歪シリコン層を形成するＬＤＭＩＳＦＥＴに比べて、熱伝導が改善され、自己発熱による性能の劣化が起こりにくい効果も得られる。
【０１７８】
次に、図面を参照しながら、本実施の形態７におけるＬＤＭＩＳＦＥＴＱ７の製造方法について説明する。
【０１７９】
図３９に示すように、ｐ型不純物を導入したシリコンよりなるｐ-型半導体基板６０上に、例えばＣＶＤ法を使用してｐ-型シリコン−ゲルマニウム層６１を形成する。このｐ-型シリコン−ゲルマニウム層６１は、ゲルマニウムの割合を０％〜１５％へ段階的に増加するように変化させて約１μｍ成長させる。その後、ゲルマニウムの割合を１５％に維持しながらさらに約１μｍ成長させる。
【０１８０】
続いて、ｐ-型シリコン−ゲルマニウム層６１上にｐ-型シリコン層を形成する。ｐ-型シリコン層の膜厚は約８５ｎｍであり、このｐ-型シリコン層がｐ-型歪シリコン層６２になる。
【０１８１】
一方、図４０に示すように、ｐ-型半導体基板６０とは別の基板であるｐ+型半導体基板６３を用意する。このｐ+型半導体基板６３上には、厚さ約２μｍのｐ-型シリコン層６４が形成され、このｐ-型シリコン層６４上に、厚さ約１００ｎｍの酸化シリコン膜６５が形成されている。
【０１８２】
次に、ｐ-型半導体基板６０に形成されたｐ-型歪シリコン層６２とｐ+型半導体基板６３に形成された酸化シリコン膜６５とを対向して接着させる。そして、図４１に示すように、１０００℃で加熱し貼り合わせる。
【０１８３】
続いて、研削とウェットエッチングにより、ｐ-型半導体基板６０とｐ-型シリコン−ゲルマニウム層６１を除去し、ｐ+型半導体基板６３の酸化シリコン膜６５上にｐ-型歪シリコン層６２のみを残す。
【０１８４】
これ以降の工程は、前記実施の形態４で説明した場合と同様の方法を使用することにより（図２９〜図３３参照）、本実施の形態７におけるＬＤＭＩＳＦＥＴＱ７を形成することができる。
【０１８５】
（実施の形態８）
本実施の形態８では、ＬＤＭＩＳＦＥＴとＣＭＩＳＦＥＴ（Complementary  MISFET）とを同一の半導体基板上に形成した半導体装置について説明する。例えば、本実施の形態８は、図３に示す電力増幅回路２Ａ、２Ｂに使用されるＬＤＭＩＳＦＥＴと周辺回路３に使用されるＣＭＩＳＦＥＴとを１チップとして同一の半導体基板上に形成したものである。
【０１８６】
図４３は、本実施の形態８におけるＬＤＭＩＳＦＥＴＱ８、ｎチャネル型ＭＩＳＦＥＴＱ９およびｐチャネル型ＭＩＳＦＥＴＱ１０を示した断面図である。図４３において、ボロンなどのｐ型不純物を高濃度に導入したｐ+型半導体基板８０上には、ｐ型不純物を高濃度に導入したｐ+型シリコン−ゲルマニウム層８１が形成されている。このｐ+型シリコン−ゲルマニウム層８１上には、ｐ型不純物を低濃度に導入したｐ-型シリコン−ゲルマニウム層８２が形成されている。そして、ｐ-型シリコン−ゲルマニウム層８２上には歪シリコン層が形成されている。この歪シリコン層は素子分離領域８４によって分けられた領域によって導入されている不純物が異なる。例えば、図４３において、素子分離領域８４により３つの活性領域が形成されているが、図４３の左側の活性領域、すなわちＬＤＭＩＳＦＥＴＱ８形成領域にはｐ型歪シリコン層８３が形成されている。同様に、図４３の中央の活性領域、すなわち、ｎチャネル型ＭＩＳＦＥＴＱ９形成領域にもｐ型歪シリコン層８３が形成されている。一方、図４３の右側の活性領域、すなわちｐチャネル型ＭＩＳＦＥＴＱ１０形成領域にはｎ型歪シリコン層８３ｂが形成されている。これらの歪シリコン層（ｐ型歪シリコン層８３、ｎ型歪シリコン層８３ｂ）の膜厚は約７０ｎｍであり、ミスフィット転位の発生しない臨界膜厚を超えているので、歪シリコン層と下層のシリコン−ゲルマニウム層との界面にはミスフィット転位が発生している。
【０１８７】
また、左側の活性領域にあるｐ-型シリコン−ゲルマニウム層８２内には、ｐ型シリコン−ゲルマニウム層８５が形成されており、このｐ型シリコン−ゲルマニウム層８５とｐ型歪シリコン層８３によってｐ型ウェルが形成されている。同様に、中央の活性領域にあるｐ-型シリコン−ゲルマニウム層８２内には、ｐ型シリコン−ゲルマニウム層８６が形成されており、このｐ型シリコン−ゲルマニウム層８６とｐ型歪シリコン層８３によってｐ型ウェルが形成されている。一方、右側の活性領域にあるｐ-型シリコン−ゲルマニウム層８２内には、ｎ型シリコン−ゲルマニウム層８８が形成されており、このｎ型シリコン−ゲルマニウム層８８とｎ型歪シリコン層８３ｂによってｎ型ウェルが形成されている。
【０１８８】
左側の活性領域には、本実施の形態８におけるＬＤＭＩＳＦＥＴＱ８が形成されている。このＬＤＭＩＳＦＥＴＱ８は、前記実施の形態６におけるＬＤＭＩＳＦＥＴＱ６と同様の構成をしている。すなわち、ＬＤＭＩＳＦＥＴＱ８は、ｐ型歪シリコン層８３上に形成されたゲート絶縁膜８９と、ゲート絶縁膜８９上に形成されたゲート電極９０ａを有している。ゲート絶縁膜８９は、例えば酸化シリコン膜から形成されている。また、ゲート電極９０ａは、例えばポリシリコン膜から形成されている。なお、ゲート電極９０ａ上には、キャップ絶縁膜として酸化シリコン膜９１が形成されている。
【０１８９】
ゲート電極９０ａの側壁には、サイドウォール９８が形成されている。このサイドウォール９８は例えば酸化シリコン膜より形成されている。そして、片側のサイドウォール９８の下には、ｎ+型歪シリコン層９２が形成されており、もう一方のサイドウォール９８の下には、ｎ-型歪シリコン層９３ａおよびｎ-型シリコン−ゲルマニウム層９３ｂが形成されている。ｎ+型歪シリコン層９２には、リン（Ｐ）などのｎ型不純物が導入されており、このｎ+型歪シリコン層９２によりソース領域の一部であるエクステンション領域が形成される。一方、ｎ-型歪シリコン層９３ａとｎ-型シリコン−ゲルマニウム層９３ｂによりドレインオフセット領域が形成される。
【０１９０】
ｎ+型歪シリコン層９２よりなるエクステンション領域の外側には、ｎ+型歪シリコン層１００ａおよびｎ+型シリコン−ゲルマニウム層１００ｂが形成されている。ｎ+型歪シリコン層１００ａおよびｎ+型シリコン−ゲルマニウム層１００ｂによりソース領域の一部となる不純物拡散領域が形成される。すなわち、ソース領域は、エクステンション領域と不純物拡散領域から形成されている。ソース領域のエクステンション領域は、エクステンション領域の外側に形成されている不純物拡散領域に比べて浅く形成されている。つまり、ソース領域のエクステンション領域は、歪シリコン層とシリコン−ゲルマニウム層との界面よりも浅くなっている一方、ソース領域の不純物拡散領域は、歪シリコン層とシリコン−ゲルマニウム層の界面よりも深くなっている。
【０１９１】
ｎ-型歪シリコン層９３ａおよびｎ-型シリコン−ゲルマニウム層９３ｂよりなるドレインオフセット領域の外側には、ｎ+型歪シリコン層１０１ａおよびｎ+型シリコン−ゲルマニウム層１０１ｂよりなるドレイン領域が形成されている。つまり、ドレインオフセット領域およびドレイン領域は、歪シリコン層とシリコン−ゲルマニウム層との界面よりも深く形成されている。
【０１９２】
中央の活性領域には、本実施の形態８におけるｎチャネル型ＭＩＳＦＥＴＱ９が形成されている。このｎチャネル型ＭＩＳＦＥＴＱ９は、基本的に前記実施の形態３におけるＭＩＳＦＥＴＱ３とほぼ同様の構成をしている。すなわち、ｎチャネル型ＭＩＳＦＥＴＱ９は、ｐ型歪シリコン層８３上に形成されたゲート絶縁膜８９と、ゲート絶縁膜８９上に形成されたゲート電極９０ｂを有している。ゲート絶縁膜８９は、例えば酸化シリコン膜から形成されている。また、ゲート電極９０ｂは、例えばポリシリコン膜から形成されている。なお、ゲート電極９０ｂ上には、キャップ絶縁膜として酸化シリコン膜９１が形成されている。
【０１９３】
ゲート電極９０ｂの側壁には、サイドウォール９８が形成されている。このサイドウォール９８は例えば酸化シリコン膜より形成されている。そして、片側のサイドウォール９８の下には、ｎ型歪シリコン層９４が形成されており、もう一方のサイドウォール９８の下には、ｎ型歪シリコン層９５が形成されている。ｎ型歪シリコン層９４には、リン（Ｐ）などのｎ型不純物が導入されており、このｎ型歪シリコン層９４によりソース領域の一部であるエクステンション領域が形成される。一方、ｎ型歪シリコン層９５によりドレイン領域の一部であるエクステンション領域が形成される。これらのエクステンション領域は、歪シリコン層とシリコン−ゲルマニウム層との界面よりも浅く形成されている。
【０１９４】
ｎ型歪シリコン層９４よりなるエクステンション領域の外側には、ｎ+型歪シリコン層１０２ａおよびｎ+型シリコン−ゲルマニウム層１０２ｂが形成されている。ｎ+型歪シリコン層１０２ａおよびｎ+型シリコン−ゲルマニウム層１０２ｂによりソース領域の一部となる不純物拡散領域が形成される。すなわち、ソース領域は、エクステンション領域と不純物拡散領域から形成されている。ソース領域のエクステンション領域は、エクステンション領域の外側に形成されている不純物拡散領域に比べて浅く形成されているとともに不純物濃度も低くなっている。
【０１９５】
同様に、ｎ型歪シリコン層９５よりなるエクステンション領域の外側には、ｎ+型歪シリコン層１０３ａおよびｎ+型シリコン−ゲルマニウム層１０３ｂが形成されている。ｎ+型歪シリコン層１０３ａおよびｎ+型シリコン−ゲルマニウム層１０３ｂによりドレイン領域の一部となる不純物拡散領域が形成される。すなわち、ドレイン領域は、エクステンション領域と不純物拡散領域から形成されている。ドレイン領域のエクステンション領域も、エクステンション領域の外側に形成されている不純物拡散領域に比べて浅く形成されているとともに不純物濃度も低くなっている。
【０１９６】
ソース領域の不純物拡散領域およびドレイン領域の不純物拡散領域は、歪シリコン層とシリコン−ゲルマニウム層との界面より深く形成されている。
【０１９７】
右側の活性領域には、本実施の形態８におけるｐチャネル型ＭＩＳＦＥＴＱ１０が形成されている。このｐチャネル型ＭＩＳＦＥＴＱ１０は、ｎ型歪シリコン層８３ｂ上に形成されたゲート絶縁膜８９と、ゲート絶縁膜８９上に形成されたゲート電極９０ｃを有している。ゲート絶縁膜８９は、例えば酸化シリコン膜から形成されている。また、ゲート電極９０ｃは、例えばポリシリコン膜から形成されている。なお、ゲート電極９０ｃ上には、キャップ絶縁膜として酸化シリコン膜９１が形成されている。
【０１９８】
ゲート電極９０ｃの側壁には、サイドウォール９８が形成されている。このサイドウォール９８は例えば酸化シリコン膜より形成されている。そして、片側のサイドウォール９８の下には、ｐ型歪シリコン層９６が形成されており、もう一方のサイドウォール９８の下には、ｐ型歪シリコン層９７が形成されている。ｐ型歪シリコン層９６には、ボロン（Ｂ）などのｐ型不純物が導入されており、このｐ型歪シリコン層９６によりソース領域の一部であるエクステンション領域が形成される。一方、ｐ型歪シリコン層９７によりドレイン領域の一部であるエクステンション領域が形成される。これらのエクステンション領域は、歪シリコン層とシリコン−ゲルマニウム層との界面よりも浅く形成されている。
【０１９９】
ｐ型歪シリコン層９６よりなるエクステンション領域の外側には、ｐ+型歪シリコン層１０５ａおよびｎ+型シリコン−ゲルマニウム層１０５ｂが形成されている。ｎ+型歪シリコン層１０５ａおよびｎ+型シリコン−ゲルマニウム層１０５ｂによりソース領域の一部となる不純物拡散領域が形成される。すなわち、ソース領域は、エクステンション領域と不純物拡散領域から形成されている。ソース領域のエクステンション領域は、エクステンション領域の外側に形成されている不純物拡散領域に比べて浅く形成されているとともに不純物濃度も低くなっている。
【０２００】
同様に、ｐ型歪シリコン層９７よりなるエクステンション領域の外側には、ｐ+型歪シリコン層１０６ａおよびｐ+型シリコン−ゲルマニウム層１０６ｂが形成されている。ｐ+型歪シリコン層１０６ａおよびｐ+型シリコン−ゲルマニウム層１０６ｂによりドレイン領域の一部となる不純物拡散領域が形成される。すなわち、ドレイン領域は、エクステンション領域と不純物拡散領域から形成されている。ドレイン領域のエクステンション領域も、エクステンション領域の外側に形成されている不純物拡散領域に比べて浅く形成されているとともに不純物濃度も低くなっている。
【０２０１】
ソース領域の不純物拡散領域およびドレイン領域の不純物拡散領域は、歪シリコン層とシリコン−ゲルマニウム層との界面より深く形成されている。
【０２０２】
以上のように構成されたＬＤＭＩＳＦＥＴＱ８、ｎチャネル型ＭＩＳＦＥＴＱ９およびｐチャネル型ＭＩＳＦＥＴＱ１０上には層間絶縁膜となる絶縁膜３５が形成されており、この絶縁膜３５には、コンタクトホール３６が形成されている。そして、このコンタクトホール３６には、タングステンなどの導電材料が埋め込まれてプラグ３７が形成されている。プラグ３７は、例えばチタン膜や窒化チタン膜よりなるバリア膜とタングステン膜などから構成されている。このプラグ３７上には、プラグ３７に電気接続する配線３８が形成されている。この配線３８は、例えばアルミニウム膜などから構成されている。ここで、ＬＤＭＩＳＦＥＴＱ８のソース領域とｐ+型半導体基板８０とを電気接続するため、ＬＤＭＩＳＦＥＴＱ８の横側にｐ型歪シリコン層８３からｐ+型シリコン−ゲルマニウム層８１に達する溝が形成され、この溝内にｐ+型ポリシリコン膜８７が埋め込まれている。
【０２０３】
次に、本実施の形態８における半導体装置の製造方法について説明する。
【０２０４】
まず、前記実施の形態４で説明した方法（図２８〜図３０参照）と同様の方法により、図４４に示す構造を形成する。つまり、ｐ+型半導体基板８０上に順次、ｐ+型シリコン−ゲルマニウム層８１、ｐ-型シリコン−ゲルマニウム層８２、ｐ-型歪シリコン層８３ａを形成する。そして、ＬＤＭＩＳＦＥＴＱ８形成領域にｐ型不純物を導入することにより、ｐ型歪シリコン層８３およびｐ型シリコン−ゲルマニウム層８５を形成する。同様に、ｎチャネル型ＭＩＳＦＥＴＱ９形成領域にもｐ型不純物を導入することにより、ｐ型歪シリコン層８３およびｐ型シリコン−ゲルマニウム層８６を形成する。続いて、ｐ+型ポリシリコン膜８７と素子分離領域８４とを前記実施の形態４で説明したようにして形成する。
【０２０５】
次に、図４５に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、ｐチャネル型ＭＩＳＦＥＴＱ１０形成領域にリン（Ｐ）などのｎ型不純物を導入した後、熱処理を施す。これにより、ｎ型歪シリコン層８３ｂおよびｎ型シリコン−ゲルマニウム層８８を形成する。
【０２０６】
続いて、図４６に示すように、例えば熱酸化法を使用して、ｐ+型半導体基板８０の主面上に例えば酸化シリコン膜よりなるゲート絶縁膜８９を形成する。そして、ゲート絶縁膜８９上に、ポリシリコン膜を形成し、このポリシリコン膜上に酸化シリコン膜９１を形成する。ポリシリコン膜および酸化シリコン膜９１は、例えばＣＶＤ法を使用して形成することができる。
【０２０７】
次に、フォトリソグラフィ技術およびエッチング技術を使用して、ポリシリコン膜および酸化シリコン膜９１をパターニングする。このパターニングにより、ポリシリコン膜よりなるゲート電極９０ａ、９０ｂ、９０ｃを形成することができる。
【０２０８】
そして、フォトリソグラフィ技術およびイオン注入法を使用してリンなどのｎ型不純物を導入した後、熱処理を施すことにより、ｎ+型歪シリコン層９２を形成する。同様に、フォトリソグラフィ技術およびイオン注入法を使用してｎ型不純物を導入した後、熱処理を施すことにより、ｎ-型歪シリコン層９３ａおよびｎ-型シリコン−ゲルマニウム層９３ｂを形成する。
【０２０９】
この時点で、歪シリコン層の膜厚は、各工程での洗浄による削れや、ゲート絶縁膜８９の形成に消費されることにより、約８５ｎｍから約７０ｎｍになっている。ただし、歪シリコン層の膜厚が約７０ｎｍに減少したとしても、臨界膜厚の約２５ｎｍ（各工程での洗浄による削れや、ゲート絶縁膜２５の形成による消費を考慮すると約１５ｎｍ）よりは充分厚い。つまり、従来に比べて歪シリコン層の膜厚は厚くなっている。
【０２１０】
次に、図４７に示すように、フォトリソグラフィ技術およびイオン注入法を使用してリンなどのｎ型不純物を導入した後、熱処理を施すことにより、ｎ型歪シリコン層９４、９５を形成する。同様に、フォトリソグラフィ技術およびイオン注入法を使用してボロンなどのｐ型不純物を導入した後、熱処理を施すことにより、ｐ型歪シリコン層９６、９７を形成する。
【０２１１】
続いて、ｐ+型半導体基板８０の主面上に例えば酸化シリコン膜を形成する。この酸化シリコン膜は例えばＣＶＤ法を使用して形成することができる。そして、図４８に示すように、この酸化シリコン膜に対して異方性エッチングを施すことにより、ゲート電極９０ａ、９０ｂ、９０ｃの側壁にサイドウォール９８を形成する。次に、ｐ+型半導体基板８０の主面上にレジスト膜９９を塗布した後、露光・現像することによりレジスト膜９９をパターニングする。パターニングは、ＬＤＭＩＳＦＥＴＱ８のドレインオフセット領域とｐチャネル型ＭＩＳＦＥＴＱ１０形成領域にレジスト膜９９が残るように行われる。
【０２１２】
次に、パターニングしたレジスト膜９９をマスクにしたイオン注入法を使用してｎ型不純物を導入した後、熱処理を施すことにより、図４９に示すようなｎ+型歪シリコン層１００ａ、１０１ａ、１０２ａ、１０３ａおよびｎ+型シリコン−ゲルマニウム層１００ｂ、１０１ｂ、１０２ｂ、１０３ｂを形成する。
【０２１３】
続いて、ｐ+型半導体基板８０の主面上にレジスト膜１０４を塗布した後、露光・現像することによりレジスト膜１０４をパターニングする。パターニングは、ｐチャネル型ＭＩＳＦＥＴＱ１０形成領域にのみレジスト膜１０４が残らないように行われる。そして、パターニングしたレジスト膜１０４をマスクにしたイオン注入法を使用してｐ型不純物を導入した後、熱処理を施すことにより、図５０に示すようなｐ+型歪シリコン層１０５ａ、１０６ａおよびｐ+型シリコン−ゲルマニウム層１０５ｂ、１０６ｂを形成する。
【０２１４】
その後は、前記実施の形態４で説明した方法と同様の方法により配線層を形成して、図４３に示す半導体装置を形成することができる。
【０２１５】
このように本実施の形態８によれば、前記実施の形態６と同様の効果をもつＬＤＭＩＳＦＥＴＱ８と、前記実施の形態３と同様の効果をもつｎチャネル型ＭＩＳＦＥＴＱ９およびｐチャネル型ＭＩＳＦＥＴＱ１０とを同一の半導体基板上に形成することができる。
【０２１６】
（実施の形態９）
前記実施の形態１〜８では、ゲート電極の側壁に酸化シリコン膜よりなるサイドウォールを形成していた。このサイドウォールは、ソース領域およびドレイン領域のエクステンション領域の幅を自己整合的に決める機能を有する。すなわち、エクステンション領域の外側に、エクステンション領域より高濃度で深い不純物拡散領域を形成する際、イオン注入法が使用される。このとき、サイドウォールを設けることにより、イオンがエクステンション領域に入らないようにすることができる。つまり、サイドウォールがイオン注入のストッパとなり、このサイドウォール下のエクステンション領域の幅を自己整合的に決定することができる。
【０２１７】
しかし、サイドウォールを形成する場合に以下に示す問題が生じる場合がある。図５１に示すように、サイドウォールを形成する場合、まずゲート電極４８、ｎ+型歪シリコン層５０ａ（ソース領域のエクステンション領域）、ｎ-型歪シリコン層５１ａおよびｎ-型シリコン−ゲルマニウム層５１ｂ（ドレインオフセット領域）を形成した後、基板の全面に酸化シリコン膜１０７を形成する。そして、図５２に示すように、異方性ドライエッチングにより、平坦な部分の酸化シリコン膜１０７を除去し、ゲート電極４８の側壁のみに酸化シリコン膜１０７を残す。これによりサイドウォール５２を形成する。この場合、酸化シリコン膜１０７と下地の歪シリコン層とのエッチング選択比が充分にとれておらず、図５２に示すように、歪シリコン層を削って薄くしてしまう場合がある。この場合、ソース領域、ドレインオフセット領域およびドレイン領域の抵抗が高くなってしまう。
【０２１８】
そこで、本実施の形態９では、サイドウォールを酸化シリコン膜ではなく、ポリシリコン膜から構成する例について説明する。ここでは、例えば前記実施の形態６で説明したＬＤＭＩＳＦＥＴＱ６の製造方法を例にとって説明する。図５３は、前記実施の形態６で説明したＬＤＭＩＳＦＥＴＱ６の製造工程を示すものである。図５３において、ゲート電極４８、ｎ＋型歪シリコン層５０ａ（ソース領域のエクステンション領域）、ｎ-型歪シリコン層５１ａおよびｎ-型シリコン−ゲルマニウム層５１ｂ（ドレインオフセット領域）を形成するまでの工程は、前記実施の形態６と同様である。
【０２１９】
次に、図５４に示すように、ｐ+型半導体基板４０の主面上に酸化シリコン膜１０８を形成する。これにより、ゲート電極４８の側壁は酸化シリコン膜１０８で覆われる。この酸化シリコン膜１０８は、例えばＣＶＤ法を使用して形成することができる。
【０２２０】
続いて、酸化シリコン膜１０８上にポリシリコン膜を形成する。ポリシリコン膜は、例えばＣＶＤ法を使用して形成することができる。そして、異方性ドライエッチングにより、平坦な部分のポリシリコン膜を除去し、ゲート電極４８の側壁にのみポリシリコン膜を残す。これにより、ポリシリコン膜よりなるサイドウォール１０９を形成することができる。異方性ドライエッチングにおいて、ポリシリコン膜と下地である酸化シリコン膜１０８とのエッチング選択比は充分にとれるので、酸化シリコン膜１０８の下に形成されている歪シリコン層が削られることはない。
【０２２１】
次に、図５５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することによりｎ型不純物を導入した後、熱処理を施すことにより、ｎ+型歪シリコン層５３ａ、５４ａおよびｎ+型シリコン−ゲルマニウム層５３ｂ、５４ｂを形成する。
【０２２２】
続いて、図５６に示すように、ポリシリコン膜よりなるサイドウォール１０９をウェットエッチングにより除去する。その後は、前記実施の形態４で説明した方法と同様の方法により配線層を形成し、図５７に示す半導体装置を形成することができる。
【０２２３】
本実施の形態９によれば、ポリシリコン膜よりなるサイドウォール１０９を形成する際、歪シリコン層上に酸化シリコン膜１０８が形成されている。そして、ポリシリコン膜のエッチングにおいて、酸化シリコン膜１０８とのエッチング選択性は良好なため、酸化シリコン膜１０８の下に形成されている歪シリコン層が削られることはない。すなわち、本実施の形態９によれば、サイドウォール１０９の形成時に歪シリコン層が削られることはないため、ソース領域、ドレインオフセット領域およびドレイン領域の高抵抗化を抑制することができる。
【０２２４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２２５】
なお、前記実施の形態１〜９では、歪シリコン層の膜厚をミスフィット転位の発生しない臨界膜厚を超えて形成することにより、ＭＩＳＦＥＴの素子特性を向上させている。特に、通常のＭＩＳＦＥＴの場合、歪シリコン層の膜厚を、臨界膜厚を超えて図５８に示す領域Ｒ１に含まれる膜厚で形成することが望ましい。Ｒ１領域の下限は、ほぼＭＩＳＦＥＴのソース領域のエクステンション領域およびドレイン領域のエクステンション領域の膜厚である。すなわち、歪シリコン層の膜厚をソース領域およびドレイン領域の膜厚以上に形成することにより、素子特性の大幅な向上を期待できる。また、ＬＤＭＩＳＦＥＴの場合、歪シリコン層の膜厚を図５８に示す領域Ｒ２に含まれる膜厚で形成することが望ましい。Ｒ２領域の下限は、ほぼドレインオフセット領域の膜厚である。
【０２２６】
前記実施の形態では、例えばＲＦパワーモジュールの電力増幅回路に使用されるＬＤＭＩＳＦＥＴに本発明を適用した。しかし、これに限らず、例えばＲＦ用のアナログ回路に使用されるＭＩＳＦＥＴにも適用することができる。特に、アナログ回路に使用されるＭＩＳＦＥＴのうち、高周波動作とある程度の耐圧の両立が必要な場合、本発明が有効である。耐圧を高くするためには、ゲート絶縁膜の膜厚を厚くする必要があるが、ゲート絶縁膜を厚くするためには、歪シリコン層の膜厚をミスフィット転位の発生しない臨界膜厚より厚くすることが必要となるからである。また、歪シリコン層の膜厚を厚くすることにより、歪シリコン層の膜厚に関わるプロセスに余裕ができ、歩留まりが向上する効果も得られる。このように、本発明をアナログ回路に使用されるＭＩＳＦＥＴに適用することにより、高速で高性能なアナログ回路を実現することができる。
【０２２７】
また、歪シリコン層の膜厚を厚くしてミスフット転位を発生させても、本発明の適用によりミスフィット転位のない場合と同様にリーク電流の発生を抑制することができる。したがって、電力増幅器に使用されるＬＤＭＩＳＦＥＴや高耐圧ＭＩＳＦＥＴとは異なり、歪シリコン層を厚くする必要のないＭＩＳＦＥＴにも本発明を適用する利点がある。つまり、歪シリコン層の膜厚を厚くすることによって、歪シリコン層の膜厚のばらつきによる特性変動の影響を低減することができ、歩留まりを向上させることができる。
【０２２８】
前記実施の形態では、主にソース領域およびドレイン領域がＬＤＤ（Lightly  Doped  Drain）構造をしている場合を例にして説明した。しかし、ソース領域およびドレイン領域がＬＤＤ構造をしていない半導体装置にも本発明を適用することできる。
【産業上の利用可能性】
【０２２９】
本発明は、半導体装置を使用する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０２３０】
【図１】ゲルマニウムの濃度と歪シリコン層の臨界膜厚との関係を示した図である。
【図２】ミスフィット転位を模式的に示した図である。
【図３】ＲＦパワーモジュールを構成する増幅回路用のＩＣチップにおける回路ブロック図である。
【図４】ＲＦパワーモジュールの一断面を示した断面図である。
【図５】ＲＦパワーモジュールを使用したデジタル携帯電話機システムの一例を示した図である。
【図６】本発明の実施の形態１におけるＭＩＳＦＥＴ（半導体装置）の概略構成を示した平面図である。
【図７】図６のＡ−Ａ線で切断した断面図である。
【図８】図７の一部を拡大した断面図である。
【図９】ミスフィット転位を介して不純物拡散が生じる様子を模式的に示した断面図である。
【図１０】半導体基板表面からの深さと不純物濃度との関係を示したグラフである。
【図１１】実施の形態１における半導体装置の製造工程を示した断面図である。
【図１２】図１１に続く半導体装置の製造工程を示した断面図である。
【図１３】図１２に続く半導体装置の製造工程を示した断面図である。
【図１４】図１３に続く半導体装置の製造工程を示した断面図である。
【図１５】図１４に続く半導体装置の製造工程を示した断面図である。
【図１６】図１５に続く半導体装置の製造工程を示した断面図である。
【図１７】実施の形態２における半導体装置を示した断面図である。
【図１８】図１７の一部を拡大した断面図である。
【図１９】実施の形態３における半導体装置を示した断面図である。
【図２０】図１９の一部を拡大した断面図である。
【図２１】実施の形態４における半導体装置の概略構成を示した平面図である。
【図２２】図２１のＡ−Ａ線で切断した断面図である。
【図２３】図２２の一部を拡大した断面図である。
【図２４】不純物濃度と耐圧との関係を示したグラフである。
【図２５】通常のシリコン層を使用した場合の半導体基板表面からの深さとｎ型不純物濃度またはキャリア移動度との関係を示したグラフである。
【図２６】臨界膜厚以下の歪シリコン層を使用した場合の半導体基板表面からの深さとｎ型不純物濃度またはキャリア移動度との関係を示したグラフである。
【図２７】臨界膜厚以上の歪シリコン層を使用した場合の半導体基板表面からの深さとｎ型不純物濃度またはキャリア移動度との関係を示したグラフである。
【図２８】実施の形態４における半導体装置の製造工程を示した断面図である。
【図２９】図２８に続く半導体装置の製造工程を示した断面図である。
【図３０】図２９に続く半導体装置の製造工程を示した断面図である。
【図３１】図３０に続く半導体装置の製造工程を示した断面図である。
【図３２】図３１に続く半導体装置の製造工程を示した断面図である。
【図３３】実施の形態５における半導体装置を示した断面図である。
【図３４】図３３の一部を拡大した断面図である。
【図３５】実施の形態６における半導体装置を示した断面図である。
【図３６】図３５の一部を拡大した断面図である。
【図３７】実施の形態７における半導体装置を示した断面図である。
【図３８】図３７の一部を拡大した断面図である。
【図３９】実施の形態７における半導体装置の製造工程を示した断面図である。
【図４０】図３９に続く半導体装置の製造工程を示した断面図である。
【図４１】図４０に続く半導体装置の製造工程を示した断面図である。
【図４２】図４１に続く半導体装置の製造工程を示した断面図である。
【図４３】実施の形態８における半導体装置を示した断面図である。
【図４４】実施の形態８における半導体装置の製造工程を示した断面図である。
【図４５】図４４に続く半導体装置の製造工程を示した断面図である。
【図４６】図４５に続く半導体装置の製造工程を示した断面図である。
【図４７】図４６に続く半導体装置の製造工程を示した断面図である。
【図４８】図４７に続く半導体装置の製造工程を示した断面図である。
【図４９】図４８に続く半導体装置の製造工程を示した断面図である。
【図５０】図４９に続く半導体装置の製造工程を示した断面図である。
【図５１】酸化シリコン膜よりなるサイドウォールを形成する一工程を示した断面図である。
【図５２】図５１に続く工程を示した断面図である。
【図５３】実施の形態９における半導体装置の製造工程を示した断面図である。
【図５４】図５３に続く半導体装置の製造工程を示した断面図である。
【図５５】図５４に続く半導体装置の製造工程を示した断面図である。
【図５６】図５５に続く半導体装置の製造工程を示した断面図である。
【図５７】図５６に続く半導体装置の製造工程を示した断面図である。
【図５８】好適な歪シリコン層の膜厚の範囲を示したグラフである。
【符号の説明】
【０２３１】
１Ｃ  ＩＣチップ
１Ｓ  基板
２Ａ  電力増幅回路
２Ａ１〜２Ａ３  増幅段
２ＡＭ１〜２ＡＭ３  整合回路
２Ｂ  電力増幅回路
２Ｂ１〜２Ｂ３  増幅段
２ＢＭ１〜２ＢＭ３  整合回路
３  周辺回路
３Ａ  制御回路
３Ａ１  電源制御回路
３Ａ２  バイアス電圧生成回路
３Ｂ  バイアス回路
４ａ、４ｂ  入力端子
５ａ、５ｂ  出力端子
１０  裏面電極
１１  電極
１２  サーマルビア
１３Ｇ  裏面電極
１３Ｓ  電極
１５  フロントエンド・モジュール
１６  ベースバンド回路
１７  変復調用回路
１８ａ、１８ｂ  スイッチ回路
１９  分波器
２０  ｐ-型半導体基板
２１  ｐ-型シリコン−ゲルマニウム層
２２  ｐ型歪シリコン層
２２ａ  ｐ-型歪シリコン層
２３  素子分離領域
２４  ｐ型シリコン−ゲルマニウム層
２５  ゲート絶縁膜
２６  ゲート電極
２６ａ  ポリシリコン膜
２７  酸化シリコン膜
２８  ｎ型歪シリコン層
２８ａ  ｎ型歪シリコン層
２８ｂ  ｎ型シリコン−ゲルマニウム層
２９  ｎ型歪シリコン層
２９ａ  ｎ型歪シリコン層
２９ｂ  ｎ型シリコン−ゲルマニウム層
３０ａ  ｐ+型歪シリコン層
３０ｂ  ｐ+型シリコン−ゲルマニウム層
３１  サイドウォール
３２ａ  ｎ+型歪シリコン層
３２ｂ  ｎ+型シリコン−ゲルマニウム層
３３ａ  ｎ+型歪シリコン層
３３ｂ  ｎ+型シリコン−ゲルマニウム層
３４  コバルトシリサイド膜
３５  層間絶縁膜
３６  コンタクトホール
３７  プラグ
３８  配線
４０  ｐ+型半導体基板
４１  ｐ+型シリコン−ゲルマニウム層
４２  ｐ-型シリコン−ゲルマニウム層
４３  ｐ型歪シリコン層
４３ａ  ｐ-型歪シリコン層
４４  素子分離領域
４５  ｐ型シリコン−ゲルマニウム層
４６  ｐ+型ポリシリコン膜
４７  ゲート絶縁膜
４８  ゲート電極
４９  酸化シリコン膜
５０  ｎ+型歪シリコン層
５０ａ  ｎ+型歪シリコン層
５０ｂ  ｎ+型シリコン−ゲルマニウム層
５１ａ  ｎ-型歪シリコン層
５１ｂ  ｎ-型シリコン−ゲルマニウム層
５２  サイドウォール
５３ａ  ｎ+型歪シリコン層
５３ｂ  ｎ+型シリコン−ゲルマニウム層
５４ａ  ｎ+型歪シリコン層
５４ｂ  ｎ+型シリコン−ゲルマニウム層
６０  ｐ-型半導体基板
６１  ｐ-型シリコン−ゲルマニウム層
６２  ｐ-型歪シリコン層
６３  ｐ+型半導体基板
６４  ｐ-型シリコン層
６５  酸化シリコン膜
６６  素子分離領域
６７  ｐ+型ポリシリコン膜
６８  ゲート絶縁膜
６９  ゲート電極
７０  酸化シリコン膜
７１  ｎ+型歪シリコン層
７２  ｎ-型歪シリコン層
７３  サイドウォール
７４  ｎ+型歪シリコン層
７５  ｎ+型歪シリコン層
８０  ｐ+型半導体基板
８１  ｐ+型シリコン−ゲルマニウム層
８２  ｐ-型シリコン−ゲルマニウム層
８３  ｐ型歪シリコン層
８３ａ  ｐ-型歪シリコン層
８４  素子分離領域
８５  ｐ型シリコン−ゲルマニウム層
８６  ｐ型シリコン−ゲルマニウム層
８７  ｐ+型ポリシリコン膜
８８  ｎ型シリコン−ゲルマニウム層
８９  ゲート絶縁膜
９０ａ、９０ｂ、９０ｃ  ゲート電極
９１  酸化シリコン膜
９２  ｎ+型歪シリコン層
９３ａ  ｎ-型歪シリコン層
９３ｂ  ｎ-型シリコン−ゲルマニウム層
９４  ｎ型歪シリコン層
９５  ｎ型歪シリコン層
９６  ｐ型歪シリコン層
９７  ｐ型歪シリコン層
９８  サイドウォール
９９  レジスト膜
１００ａ  ｎ+型歪シリコン層
１００ｂ  ｎ+型シリコン−ゲルマニウム層
１０１ａ  ｎ+型歪シリコン層
１０１ｂ  ｎ+型シリコン−ゲルマニウム層
１０２ａ  ｎ+型歪シリコン層
１０２ｂ  ｎ+型シリコン−ゲルマニウム層
１０３ａ  ｎ+型歪シリコン層
１０３ｂ  ｎ+型シリコン−ゲルマニウム層
１０４  レジスト膜
１０５ａ  ｐ+型歪シリコン層
１０５ｂ  ｐ+型シリコン−ゲルマニウム層
１０６ａ  ｐ+型歪シリコン層
１０６ｂ  ｐ+型シリコン−ゲルマニウム層
１０７  酸化シリコン膜
１０８  酸化シリコン膜
１０９  サイドウォール
ＡＮＴ  アンテナ
Ｃ１  コンデンサ
Ｃ５  コンデンサ
Ｃ６  コンデンサ
ＦＬＴ１、ＦＬＴ２  フィルタ
Ｌ１  インダクタ
ＬＰＦ１、ＬＰＦ２  ロウパスフィルタ
ＭＣＢ  モジュール基板
ＭＮ１、ＭＮ２  インピーダンス整合回路
ＰＭ  ＲＦパワーモジュール
Ｑｎ１  ＬＤＭＩＳＦＥＴ
Ｑｎ２  ＬＤＭＩＳＦＥＴ
Ｑ１〜Ｑ３  ＭＩＳＦＥＴ
Ｑ４〜Ｑ８  ＬＤＭＩＳＦＥＴ
Ｑ９  ｎチャネル型ＭＩＳＦＥＴ
Ｑ１０  ｐチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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