(57)【要約】【課題】  読出動作マージンを飛躍的に拡大させ、誤読み出しを防止する。【解決手段】    アクセス時に選択される個々のメモリセル（強誘電体キャパシタＣＦ）に対して、キャパシタの略無分極状態に相当する信号値を生成し、それをセンシング時の参照信号として使用する。より具体的には、まず選択したメモリセルの記憶信号を読み出し、次に該メモリセルを用いて略無分極状態に相当する参照信号を生成し、該記憶信号と該参照信号を比較することで記憶状態を判定する。略無分極状態に相当する信号値は、分極反転に伴う発生信号を略二分の一にすることで等価的に生成するか、又は、選択キャパシタを略無分極状態にし、それをアクセスすることによって生成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
強誘電体キャパシタの分極方向によって２値のデータを記憶するメモリセルを有する半導体記憶装置において、
上記メモリセルから読み出される、上記強誘電体キャパシタの分極方向に応じた記憶信号に対して、上記強誘電体キャパシタの略無分極状態に相当する信号値を参照信号として使用して、上記メモリセルの記憶状態を判定することを特徴とするデータ読出方法。
【請求項２】
選択した上記メモリセルから上記記憶信号を読み出した後、該選択したメモリセルを用いて略無分極状態に相当する上記参照信号を生成し、該記憶信号と該参照信号を比較することで上記選択したメモリセルの記憶状態を判定することを特徴とする請求項１に記載のデータ読出方法。
【請求項３】
上記略無分極状態に相当する上記参照信号は、分極反転に伴う発生信号を略二分の一にすることで生成することを特徴とする請求項１に記載のデータ読出方法。
【請求項４】
上記略無分極状態に相当する上記参照信号は、選択した上記メモリセルの上記強誘電体キャパシタを略無分極状態にした状態で、そのメモリセルから信号を読み出すことによって生成することを特徴とする請求項１に記載のデータ読出方法。
【請求項５】
強誘電体キャパシタの分極方向によって２値のデータを記憶するメモリセルと、
選択した上記メモリセルに対して読出パルスを印加して、該メモリセルの上記強誘電体キャパシタの分極方向に応じた記憶信号を発生させるとともに、上記選択したメモリセルを用いて上記強誘電体キャパシタの略無分極状態に相当する参照信号を発生させるメモリセル読出手段と、
上記メモリセル読出手段によって読み出された上記記憶信号と上記参照信号を比較することで上記選択したメモリセルの記憶状態を判定する判定手段と、
を備えたことを特徴とする半導体記憶装置。
【請求項６】
上記メモリセル読出手段は、分極反転に伴う発生信号を略二分の一にすることで、上記略無分極状態に相当する上記参照信号を生成することを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
上記メモリセル読出手段は、選択した上記メモリセルの上記強誘電体キャパシタを略無分極状態にした状態で、そのメモリセルから信号を読み出すことによって、上記略無分極状態に相当する上記参照信号を生成することを特徴とする請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は例えば強誘電体メモリ等の半導体記憶装置におけるデータ読出方法、及びそのデータ読出方法を実行する半導体記憶装置に関するものである。
【背景技術】
【０００２】
【特許文献１】米国特許４８７３６６４号
【特許文献２】特開２００２−１９７８５７号公報
【特許文献３】特開平９−１２１０３２号公報
【０００３】
近年新規なメモリ材料を用いた、さまざまな半導体メモリが提案されている。これらのメモリの多くは不揮発性でありながらＤＲＡＭ並の高速動作が可能であり、「次世代メモリ」として今後の応用が有望視されている。
その代表的な例としては、強誘電体メモリが挙げられる。現在主流となっている強誘電体メモリのセル構造と動作については、上記特許文献１に開示されている。
【０００４】
その実現方法の一例を図６に示す。
図６に示す構造は、メモリセルを一つのアクセストランジスタＴａと一つの強誘電体キャパシタＣで構成するものであり、強誘電体キャパシタＣの分極方向に従って２値、即ち１ビットを記憶する。
ワード線ＷＬ（ＷＬ１、ＷＬ２・・・）には、ワード線デコーダ／ドライバ１によって、アクセスするアドレスに応じた電圧印加が行われる。各メモリセルにおけるアクセストランジスタＴａのゲート電極には、それぞれ所定のワード線ＷＬによって電圧印加が行われるため、ワード線ＷＬの駆動によってメモリセルが選択されることになる。
ワード線ＷＬと直交する方向にはビット線ＢＬ（ＢＬ１，ＢＬ２・・・）が配されている。
ビット線ＢＬ１，ＢＬ２はセンスアンプ３−１によって電位検出される一対のビット線となる。またビット線ＢＬ３，ＢＬ４はセンスアンプ３−２によって電位検出される一対のビット線となる。
各メモリセルにおいては、ワード線ＷＬによってアクセストランジスタＴａがオンとされることで、それぞれ対応するビット線ＢＬに接続されることになる。
プレート線ＰＬ（ＰＬ１、ＰＬ２・・・）には、プレート線デコーダ／ドライバ２によって所定の電圧印加が行われる。
各メモリセルのキャパシタＣの一端は、それぞれ所定のプレート線ＰＬが接続される。
【０００５】
このような構成において、例えば図中（＊）を付したキャパシタＣ（＊）、アクセストランジスタＴａ（＊）によるメモリセルからのデータ読出を例に挙げ、また図７を参照しながら、データ読出動作を説明する。
キャパシタＣ（＊）からのデータ読出の際には、ワード線ＷＬ３を選択し、さらにプレート線ＰＬ２にパルスを印加する。すると、当該メモリセルのアクセストランジスタＴａ（＊）はオンとなっているため、強誘電体キャパシタＣ（＊）の対向電極に接続されたビット線ＢＬ１に、強誘電体キャパシタＣ（＊）からの読出信号が現れる。
【０００６】
強誘電体キャパシタの性質を図７（ａ）のヒステリシスカーブで説明する。横軸は強誘電体キャパシタに印加される電圧、縦軸はキャパシタに誘起される電荷量を示す。
常誘電体キャパシタであれば、これは原点を通る直線となるが、強誘電体キャパシタでは図のようにヒステリシスを持つ。
例えば出発点（Ｈ０）では印加電圧は０Ｖだが、電極には分極分を相殺する負電荷が誘起されている（図７（ｂ））。
そこから正方向に電圧を印加していくと、常誘電成分による誘起電荷に加えて、中途から分極反転がおこり、それ伴う大きな電荷が誘起されて（Ｈ１）に到る（図７（ｃ））。
そこで電圧印加を０Ｖに戻すと、（Ｈ２）に状態が推移する（図７（ｄ））。
さらに今度は負電圧を印加すると、中途から再度分極反転が起こり、それ伴う大きな負電荷が誘起されて（Ｈ３）に到る（図７（ｅ））。そこで電圧印加を０Ｖに戻すと、元の（Ｈ０）に状態が推移する。
【０００７】
図６の構成においては、読み出しの初期状態ではプレート線ＰＬ２及びビット線ＢＬ１が０Ｖにイコライズされており、かつビット線ＢＬ１は浮遊状態となっている。
強誘電体キャパシタＣ（＊）は記憶されたデータに従って異なる方向に分極しており、例えばデータ”０”の場合は図７の（Ｈ０）、データ”１”の場合は（Ｈ２）の状態にある。
ここでプレート線ＰＬ２に電圧Ｖｃｃのパルスを印加することで、キャパシタＣ（＊）には略Ｖｃｃが印加される。すると、上記いずれの場合でも、分極量は（Ｈ１）の状態に移行する。これに伴ってプレート線ＰＬ２の対向電極であるビット線ＢＬ１には、初期状態からの分極変異量の差に対応する信号差が”０”と”１”の読み出し信号差として顕れる。
【０００８】
つまり、”１”データが保存され、状態が（Ｈ０）にあった場合のみ、強誘電キャパシタＣ（＊）が分極反転し、その反転に相応した信号差がビット線ＢＬ１に顕れる。具体的にはビット線ＢＬ１の電位は、分極反転した”１”データ読出時の方が、分極反転しない”０”データ読出時より高くなる。
【０００９】
ここで例えば”１”データ保存時の読出信号と”０”データ保存時の読出信号の中間的電位を参照信号として、対となるビット線ＢＬ２に供給し、記憶データに応じた読出信号と参照信号とを差動型センスアンプ３−１で比較することで、上記読出信号が”１”であるか”０”であるかを判定することが出来る。
このような強誘電体キャパシタの分極反転は１ナノ秒程度で高速に実行できる。従って強誘電体メモリは不揮発性でありながらＤＲＡＭ並のアクセス速度を実現することが可能である。
なお、上述の例は所謂折り返しビット線構成について述べたが、他の構成として開放ビット線構成、または対となるビット線を使用せずセンスアンプに直接参照電圧を供給する構成が知られている。これらの場合も、上記動作及びデータ判定の原理は同様である。
【００１０】
さらに上記特許文献２，３では、上記強誘電体メモリの集積度をより向上させる手段としてクロスポイント型強誘電体メモリが提案されている。
図８にクロスポイント型メモリセルの回路例を示す。
図示するように、セルストリングＳＳ（ＳＳ１，ＳＳ２・・・）が、共通ノード電極ＮＥ（ＮＥ１、ＮＥ２・・・）に接続された複数（ｎ個）のキャパシタＣ１〜Ｃｎで構成される。
各セルストリングは、ワード線ＷＬ（ＷＬ１・・・）で制御されるＦＥＴによるアクセストランジスタＴａ（Ｔａ１，Ｔａ２・・・）を介してビット線ＢＬ（ＢＬ１，ＢＬ２・・・）に接続している 。
セルストリングＳＳを構成する各キャパシタはそれぞれ別個のデータを記憶するものとされ、それぞれ独立したプレート線ＰＬ１〜ＰＬｎで制御される。
この回路例の場合は、ビット線ＢＬ１の電位検出はセンスアンプ３−１によって行われ、ビット線ＢＬ２の電位検出はセンスアンプ３−２によって行われる。
【００１１】
セルストリングＳＳ１のキャパシタＣ１からのデータ読出を例に挙げる。
この場合、ワード線ＷＬ１を選択し、プレート線ＰＬ２〜ＰＬｎを０Ｖに固定した状態でプレート線ＰＬ１にパルスを印加すると、前述と同様の原理で、強誘電体キャパシタＣ１の分極方向に応じてビット線ＢＬ１に異なる信号が発生する。センスアンプ３−１は、このようにビット線ＢＬ１発生した記憶信号と、別途供給される参照信号を比較することで、読み出された記憶信号について”１”、”０”の判定を行う。
【００１２】
このクロスポイント型セル構成の場合は、一つのアクセストランジスタＴａを複数のキャパシタＣ１〜Ｃｎが共有するため、実効的にビット当たりの素子数が減少し、コスト低減に有効である。
なお、このクロスポイント型にも、折り返しビット線や開放ビット線等さまざまな構成のバリエーションが存在するのは言うまでも無い。
【００１３】
さらに上記特許文献２には、上記クロスポイント型を発展させ、読出信号を増幅させる機構を持たせたメモリ構成が提案されている。図９にその一例を示す。
セルストリングＳＳは共通ノードＮＥに接続された複数（ｎ個）の強誘電体キャパシタＣ１〜Ｃｎで構成されており、各キャパシタＣ１〜Ｃｎはそれぞれ別個のデータを記憶し、独立したプレート線ＰＬ１〜ＰＬｎで制御される。
【００１４】
また、それぞれＦＥＴによる、読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗ、センストランジスタＴｓが設けられる。
センストランジスタＴｓはディプレッション型のＮチャンネルＭＯＳ−ＦＥＴであり、そのゲートは共通ノードＮＥに接続されている。さらにそのソース／ドレインは、一方が例えばグランド電位に接続され、他方が読出用アクセストランジスタＴｒを介してビット線ＢＬに接続されている。
読出用アクセストランジスタＴｒは、ソース／ドレインの一方がセンストランジスタＴｓに接続され、他方がビット線ＢＬに接続される。またゲートは読出ワード線ＷＬｒに接続され、従って読出用アクセストランジスタＴｒは、読出ワード線ＷＬｒによってオン／オフ制御される。
書込用アクセストランジスタＴｗは、ソース／ドレインの一方が共通ノードＮＥに接続され、他方がビット線ＢＬに接続される。またゲートは書込ワード線ＷＬｗに接続され、従って書込用アクセストランジスタＴｗは、書込ワード線ＷＬｗによってオン／オフ制御される。
【００１５】
データ読出時、例えばキャパシタＣ１からのデータ読出時を例に挙げると、その場合は、読出ワード線ＷＬｒを選択し、またプレート線ＰＬ２〜ＰＬｎを０Ｖに固定した状態でプレート線ＰＬ１にパルスを印加する。
これによって強誘電体キャパシタＣ１の分極方向に応じて共通ノードＮＥに信号が顕れるが、このとき書込ワード線ＷＬｗは閉じており（書込用アクセストランジスタＴｗはオフ）、共通ノードＮＥはビット線ＢＬから切断されている。
即ちセルキャパシタＣ１からの電荷は直接ビット線ＢＬを駆動するのではなく、センストランジスタＴｓのゲート電極のみを駆動する。例えばディプリーション型のＮＭＯＳであるセンストランジスタＴｓは、そのゲートの印加電圧に応じてビット線ＢＬを駆動する。即ちこの場合、ビット線ＢＬには共通ノードＮＥに顕れた信号を変換した増幅信号が顕れる。
【００１６】
一方、データ書込時においては、書込ワード線ＷＬｗが選択され、書込用アクセストランジスタＴｗがオンとされる。読出用アクセストランジスタＴｒはオフとなる。すると、共通ノードＮＥはビット線ＢＬと接続されるため、ビット線ＢＬとプレート線をそれぞれ所要の状態に駆動することで、選択された或るキャパシタＣ（ｘ）に、ビット線ＢＬとプレート線ＰＬ（ｘ）の電位差としての適切な電圧が印加され、データが書き込まれる。
【００１７】
このような増幅型のメモリは、その信号増幅作用によって、微少な強誘電体キャパシタからも有効に信号をとり出すことが出来、高集積化には極めて有利である。また増幅用の追加回路としてのセンストランジスタＴｓ等は、セルストリングＳＳの下層の空きシリコン領域に形成できるので、セル面積の増加は無い。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上述の如く、強誘電体メモリは不揮発でありながら、高速な書き換え動作が実現でき、かつＤＲＡＭを凌ぐ大容量も実現できるポテンシャルを持つ。特に図９のように信号増幅機能を持つクロスポイント型では、微細なキャパシタでも大きな信号に増幅されるので、微細化にも有利である。
【００１９】
しかしながら、強誘電体キャパシタを微細化していくと、信号ばらつきにより、エラー率が増えるという問題があった。
強誘電体膜は、その結晶の不完全性から、結晶配向や分極量に少なからぬばらつきを持っている。そのようなばらつきは、大きなキャパシタでは平均化されてさしたる問題にならないが、微細化に伴って顕著化する。例えばキャパシタ面積と負荷容量が共に（１／４）になると、信号の平均値はそのままスケーリングされて変わらないが、統計的なばらつきは２倍になる。
このような問題は単に信号を増幅しても、ばらつきも同様に増幅されるため、解決することが出来ない。
なお、このようなばらつきは強誘電成分のばらつきに負うところが大きく、通常ハイレベル側（ここでは”１”データに相当するとする）で特に顕著である。
【００２０】
このような信号ばらつきが、データ判定に及ぼす影響を図１０の概念図に示す。図においてセル信号ＣＳ１、ＣＳ２，ＣＳ３として各メモリセルの信号レベルを示しているが、●、○で示すように、”０”、”１”ともにばらついている。しかもそれらの信号はデータ保持劣化やディスターブ劣化等により、”０”データと”１”データが接近する方向に×、△として示すように変化していく。例えばセル信号ＣＳ１の場合では、状態（α）から状態（β）に経時的に変化していく。即ち”０”信号は上昇し、”１”信号は下降して、信号差は小さくなっていく。
【００２１】
ここで、メモリセルに記憶されたデータの判定は、”０”と”１”の中間レベルに相当する一つの参照信号を複数のキャパシタの判定に使用する。その一手法としては、例えばビット線上に参照電位発生用のダミーキャパシタを一つ設け、隣接するビット線上のすべてメモリセルの判定を、そのダミーキャパシタを用いて行う等が提案されている。
しかし図１０（ａ）における参照信号ｒｆを見ると、例えばセル信号ＣＳ１の判定には適切なレベルであったとしても、セル信号ＣＳ２ではエラーを発生させてしまう。さらに上述のような信号の経時劣化従って、動作マージンはますます悪化する。
【００２２】
このような問題を解決すべく、アクセスしたキャパシタ自体に参照信号を発生させる自己参照と言われる手法が提案されている。これは以下の手順で行われる。
１．まず一回目の読み出しで初期データからの第一の信号を取得した後、一度そのセルにローレベルの信号に相当するデータを書き込む。
２．二回目の読み出しを行って第二の信号を取得する。
３．上記第二の信号に一定のオフセット信号を追加したものを参照信号として、第一の信号と比較し、初期データを判定する。
【００２３】
このような判定方法では、図１０（ｂ）に示すように、各メモリセルごとに、そのローレベル（ここでは”０”データに相当する）の信号から一定のオフセットＯＦを追加した信号が参照信号ｒｆ１，ｒｆ２，ｒｆ３として与えられる。従って”０”側のばらつきは常に相殺される。
しかし最も問題となる”１”側のばらつきは相殺されない。しかも上記オフセットＯＦの値がどのメモリセルに対しても一定となので、各メモリセルごとに最適の信号を与えることはできない。
従って例えば図のようにセル信号ＣＳ１に対する参照信号ｒｆ１は適切であっても、セル信号ＣＳ２に対する参照信号ｒｆ２は”１”に近すぎ、一方でセル信号ＣＳ３に対する参照信号ｒｆ３は”０”側に偏ったレベルとなっている。
【００２４】
読出データ判定を行うセンスアンプは、各セル信号と参照信号との差分を感知して判定するため、上述のような不均衡があると特定のセルの特定の状態において十分な差分を獲得で出来ず、判定の感度を低下させてしまう。
さらにデータ保持等の経時劣化があった場合、参照として書き込んだ”０”信号は新鮮なものであるため、保持されていた”０”信号より小さくなる。従って小さすぎるオフセットは”０”読み出しでエラーを発生させ、大きすぎるオフセットは”１”読み出しでエラーを発生させる。そのため適切なオフセットＯＦの値の設定自体が非常に困難なものになってしまう。
【課題を解決するための手段】
【００２５】
本発明はこのような問題に鑑みて、強誘電体メモリを用いた半導体記憶装置において、その読み出しにおける動作マージンを飛躍的に拡大させ、誤読み出しを防止することを目的とする。
【００２６】
本発明のデータ読出方法は、強誘電体キャパシタの分極方向によって２値のデータを記憶するメモリセルを有する半導体記憶装置において、上記メモリセルから読み出される上記強誘電体キャパシタの分極方向に応じた記憶信号に対して、上記強誘電体キャパシタの略無分極状態に相当する信号値を参照信号として使用して、上記メモリセルの記憶状態を判定する。
特には、選択した上記メモリセルから上記記憶信号を読み出した後、該選択したメモリセルを用いて略無分極状態に相当する上記参照信号を生成し、該記憶信号と該参照信号を比較することで上記選択したメモリセルの記憶状態を判定する。
そして、上記略無分極状態に相当する上記参照信号は、分極反転に伴う発生信号を略二分の一にすることで生成する。
或いは上記略無分極状態に相当する上記参照信号は、選択した上記メモリセルの上記強誘電体キャパシタを略無分極状態にした状態で、そのメモリセルから信号を読み出すことによって生成する。
【００２７】
本発明の半導体記憶装置は、強誘電体キャパシタの分極方向によって２値のデータを記憶するメモリセルと、選択した上記メモリセルに対して読出パルスを印加して、該メモリセルの上記強誘電体キャパシタの分極方向に応じた記憶信号を発生させるとともに、上記選択したメモリセル用いて上記強誘電体キャパシタの略無分極状態に相当する参照信号を発生させるメモリセル読出手段と、上記メモリセル読出手段によって読み出された上記記憶信号と上記参照信号を比較することで上記選択したメモリセルの記憶状態を判定する判定手段とを備える。
上記メモリセル読出手段は、上記略無分極状態に相当する上記参照信号を、分極反転に伴う発生信号を略二分の一にすることで生成する。
又は上記メモリセル読出手段は、上記略無分極状態に相当する上記参照信号を、選択した上記メモリセルの上記強誘電体キャパシタを略無分極状態にした状態で、そのメモリセルから信号を読み出すことによって生成する。
【００２８】
即ち本発明は、上述のような所謂強誘電体メモリにおいて、アクセス時に選択される個々のメモリセルに対して、キャパシタの略無分極状態に相当する信号値を生成し、それをセンシング時の参照信号として使用するものである。
選択したメモリセル自身の無分極状態に相当する信号を参照信号とすることで、アクセスしたメモリセルに僅かな分極の偏りさえ残っていれば正しいデータ読み出しが可能となる。
【発明の効果】
【００２９】
本発明は、アクセス時に選択される個々のメモリセルに対して、キャパシタの略無分極状態に相当する信号値を生成し、それをセンシング時の参照信号として使用するものであり、選択メモリセル自身の無分極状態に相当する信号を参照信号とするため、アクセスしたセルに僅かな分極の偏りさえ残っていれば正しくデータ読み出しが可能である。従ってメモリセル間の信号ばらつきの影響を受けにくく、かつ経時劣化にも非常に強いセンシングが可能である。そして半導体記憶装置の読み出しにおける動作マージンを飛躍的に拡大させることができ、誤読み出しを防止できる。
またこのような参照信号は、実際にアクセスしたメモリセルの強誘電体キャパシタから等価的に生成されるか、または実際に無分極信号そのものが生成される。従ってアクセスしたメモリセルのキャパシタ以外の系から人為的に参照電位やオフセットを生成する必要性が殆ど無いので、製造ばらつき等による特性変動の影響を極限まで小さく抑えることができる。
従って非常に微細なキャパシタからの微量の信号も正しくセンシングすることが可能になり、メモリセルの微細化に貢献し、大容量、低コストの強誘電体メモリが実現できる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態を説明する。
図１に第１の実施の形態の半導体記憶装置の構成を示す。
図１に示す構造は、メモリセルを一つのアクセストランジスタＴａと一つの強誘電体キャパシタＣＦで構成するものであり、強誘電体キャパシタＣＦの分極方向に従って２値、即ち１ビットを記憶する。そして折り返しビット線構成が採られている。
【００３１】
ワード線ＷＬ（ＷＬ１、ＷＬ２・・・）には、ワード線デコーダ／ドライバ１によって、アクセスするアドレスに応じた電圧印加が行われる。各メモリセルにおけるアクセストランジスタＴａのゲート電極には、それぞれ所定のワード線ＷＬによって電圧印加が行われるため、ワード線ＷＬの駆動によってメモリセルが選択されることになる。
ワード線ＷＬと直交する方向にはビット線ＢＬ（ＢＬ１，ＢＬ２・・・）が配されている。対となるビット線ＢＬ１，ＢＬ２は、それぞれ接続トランジスタＴ４，Ｔ５を介してレベルコンバータ７に接続される。
【００３２】
各メモリセルにおいては、ワード線ＷＬによってアクセストランジスタＴｒがオンとされることで、それぞれ対応するビット線ＢＬに接続されることになる。
プレート線ＰＬ（ＰＬ１、及び図示しないＰＬ２、ＰＬ３・・・）には、プレート線デコーダ／ドライバ２によって所定の電圧印加が行われる。
各メモリセルのキャパシタＣＦの一端は、それぞれ所定のプレート線ＰＬが接続される。
【００３３】
また制御線ＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４，ＳＬ５が設けられ、各制御線ＳＬはそれぞれ所定のタイミングで駆動される。
例えばＰチャンネルＭＯＳＦＥＴによるトランジスタＴｐ１のゲートには制御線ＳＬ１が接続される。トランジスタＴｐ１のソース／ドレインの一端は固定電圧Ｖｃｃに、他端はビット線ＢＬ１に接続されており、トランジスタＴｐ１が制御線ＳＬ１によってオンとされることで、ビット線ＢＬ１に電圧Ｖｃｃを印加する。
また、例えばＰチャンネルＭＯＳＦＥＴによるトランジスタＴｐ２のゲートには制御線ＳＬ２が接続される。トランジスタＴｐ２のソース／ドレインの一端は固定電圧Ｖｃｃに、他端はビット線ＢＬ２に接続されており、トランジスタＴｐ２が制御線ＳＬ２によってオンとされることで、ビット線ＢＬ２に電圧Ｖｃｃを印加する。
例えばＮチャンネルＭＯＳＦＥＴによるトランジスタＴｐ３ａ、Ｔｐ３ｂの各ゲートには制御線ＳＬ３が接続される。トランジスタＴｐ３ａ、Ｔｐ３ｂのソース／ドレインの各一端は接地ノードに接続される。またトランジスタＴｐ３ａの他端はビット線ＢＬ１に、トランジスタＴｐ３ｂの他端はビット線ＢＬ２に、それぞれ接続されている。トランジスタＴｐ３ａ、Ｔｐ３ｂが制御線ＳＬ３によってオンとされることで、ビット線ＢＬ１、ＢＬ２は接地される。
【００３４】
例えばＮチャンネルＭＯＳＦＥＴによる接続トランジスタＴ４のゲートには制御線ＳＬ４が接続される。接続トランジスタＴ４のソース／ドレインは、それぞれビット線ＢＬ１とレベルコンバータ７側のノードに接続されており、接続トランジスタＴ４が制御線ＳＬ４によってオンとされることで、ビット線ＢＬ１の電位がレベルコンバータ７に入力される。
またＮチャンネルＭＯＳＦＥＴによる接続トランジスタＴ５のゲートには制御線ＳＬ５が接続される。接続トランジスタＴ５のソース／ドレインは、それぞれビット線ＢＬ２とレベルコンバータ７側のノードに接続されており、接続トランジスタＴ５が制御線ＳＬ５によってオンとされることで、ビット線ＢＬ２の電位がレベルコンバータ７に入力される。
【００３５】
レベルコンバータ７からのグローバルビット線ＧＢＬには、カップリングキャパシタＣｃｐが接続され、カップリングキャパシタＣｃｐの他端側はインバータ５，６、スイッチ４、トランジスタＴ１，Ｔ２，Ｔ３が配された判定回路部とされている。
強誘電体キャパシタＣＦから読み出される記憶信号は、この判定回路部で”０””１”が判定され、データバスＤＢに出力される。
【００３６】
この図１の構成において、例えばキャパシタＣＦ（＊）を選択してデータを読み出す場合を例に挙げる。
まずイコライズのための制御線ＳＬ３をオンすることで、ビット線ＢＬ１をグランド電位に固定し、さらに制御線ＳＬ３をオフしてビット線ＢＬ１を浮遊状態とする。その後プレート線ＰＬ１にパルスを与えてビット線ＢＬ１に信号電位を発生させる。
従来は、このビット線ＢＬ１にあらわれる電位を、外部で発生させた参照電位と比較してデータ値を判定していた。しかし本例では、このビット線ＢＬ１に発生した信号を適当な手段で保存し、同じ選択したキャパシタＣＦ（＊）から今度は無分極状態に相当する信号を発生させて、それを参照電位として両者を比較する。具体的には以下の通りである。
【００３７】
まず制御線ＳＬ４により接続トランジスタＴ４のゲートをオンすることで、ビット線ＢＬ１に発生した信号電位を、レベルコンバータ７を介してグローバルビット線ＧＢＬに伝達させ、そこに読出信号（分極方向に応じた記憶信号）ＶＳ１を発生させる。
ここで制御線Ｓ１によりトランジスタＴ１をオンすると、インバータ６の入出力が短絡し、ノードＮ１の電位は、その閾値ＶＴに固定される。
さらにトランジスタＴ１をオフして、ノードＮ１を浮遊状態にすれば、グローバルビット線ＧＢＬに伝達された記憶信号ＶＳ１は、カップリングキャパシタＣｃｐを介したノードＮ１の電荷として保存されることになる。
【００３８】
即ちこの系ではグローバルビット線ＧＢＬの電位が記憶信号ＶＳ１より小さくなると、ノードＮ１の電位も閾値ＶＴより小さくなり、従ってインバータ６の出力（Ｎ２）はハイになる。逆にグローバルビット線ＧＢＬの電位が記憶信号ＶＳ１より大きくなると、ノードＮ１の電位も閾値ＶＴより大きくなり、従ってインバータ６の出力（Ｎ２）はローになる。
ここで今度は選択したキャパシタＣＦ（＊）を用いて、その無分極状態に相当する読出信号をビット線ＢＬ１に発生させる（その手法は後述）。この信号は”１”信号と”０”信号の中間にあり、接続トランジスタＴ４からレベルコンバータ７を介してグローバルビット線ＧＢＬに伝達され、そこに参照信号ＶＲＥＦを発生させる。
これによってノードＮ１に電荷として保存されていた記憶信号ＶＳ１と、参照信号ＶＲＥＦとの比較判定が行われることになる。即ち先に読み出した記憶信号がハイであればＶＲＥＦ＜ＶＳ１なので、インバータ６の出力（Ｎ２）はハイになる。同様に先に読み出した記憶信号がローであればＶＲＥＦ＞ＶＳ１なので、インバータ６の出力（Ｎ２）はローになる。ここでスイッチ４をオンしてラッチを活性化させれば、データが確定する。
確定されたデータは制御線Ｓ２によりトランジスタＴ２，Ｔ３がオンされることでデータバスＤＢに出力されるとともに、図示されない経路を介してビット線ＢＬ１に伝達され、キャパシタＣＦ（＊）に再書き込みされる。
【００３９】
尚、この回路構成では、レベルコンバータ７とビット線対ＢＬ１，ＢＬ２でメモリユニットを構成し、複数のメモリユニットをグローバルビット線ＧＢＬに接続しても良い。その場合レベルコンバータ７とグローバルビット線ＧＢＬとの間に選択トランジスタを設置し、所望のメモリユニットのみを選択してグローバルビット線ＧＢＬに接続するようにする。このような階層構造を採用すれば、カップリングキャパシタＣｃｐやラッチ回路（判定回路部）等を複数のメモリユニットで共有でき、回路規模を削減することが可能である。
【００４０】
ところで上記無分極状態に相当する信号をキャパシタＣＦから発生させる具体的手法としては、等価的に近似した信号を発生させる手法と、実際にキャパシタＣＦを無分極状態にしてアクセスする手法が挙げられる。
【００４１】
まず等価的に近似した信号を発生させる手法を述べる。
等価的な無分極信号は、例えばプレート線ＰＬにパルスを与え、それを元に戻した後に信号を読み出すセンス方法を採用し、ハイレベルの信号を略２分割することで発生させることが可能である。
実際のメモリ構成上において、プレート線ＰＬにパルスを与え、それを元に戻した際のヒステリシスカーブ上の状態推移と、それに対応する信号ノードの挙動を図２に示す。
図２（ｂ）に示すように、強誘電体キャパシタＣＦにはビット線ＢＬによる負荷容量ＣＢが接続されており、プレート線ＰＬへの印加電位が強誘電体キャパシタＣＦと負荷容量ＣＢとに分配される。ここで信号の顕れるノードＮＢに着目すると、強誘電体キャパシタＣＦにおいてノードＮＢ側に誘起される電荷は、図２（ａ）のヒステリシスカーブで示されたプレート線ＰＬ側への誘起電荷の反転電荷である。
【００４２】
初期状態ではプレート線ＰＬへの印加電位は０であり、さらにノードＮＢも接地状態にイコライズされる。そのときキャパシタＣＦの状態が図２（ａ）の（Ｈ０）であれば、ノードＮＢにはプレート線ＰＬ側へ誘起される負電荷の反転電荷である正電荷が誘起されている。またキャパシタＣＦの状態が（Ｈ２）であれば、ノードＮＢにはプレート線ＰＬ側へ誘起される正電荷の反転電荷である負電荷が誘起されている。
その後ノードＮＢは浮遊状態となるので、その電荷量は読み出し動作の間保存される。そしてプレート線ＰＬへのパルス印加に伴って、その保存された電荷が両キャパシタＣＦ，ＣＢ間に再分配されて、残存信号ΔＶとなる。
【００４３】
プレート線ＰＬに正のパルスが印加され、再度０Ｖ状態に戻った場合を想定する。そのとき出発点が（Ｈ２）であれば、分極状態は変化しない。従ってキャパシタＣＦは再び（Ｈ２）の状態に戻り、残存信号も０である。
一方出発点が（Ｈ０）の場合、強誘電体キャパシタＣＦは分極反転し、（Ｈ１）を経て（Ｈ２）の側に戻ろうとする。このとき状態変化に応じた残存信号が発生してノードＮＢの電位が上昇するので、キャパシタＣＦには負バイアス（−ΔＶ）が印加され、その状態は（Ｈ４）に到る。
ここで（Ｈ０）から容量負荷ＣＢの負荷容量値の負数を傾きとする直線Ｌ１を引いた場合、（Ｈ４）は、その直線Ｌ１とヒステリシスカーブとの交点に位置することになる。
即ち強誘電体キャパシタＣＦの状態が（Ｈ０）から（Ｈ４）に変化するのに応じて、容量負荷ＣＢにはΔＶが印加され、（Ｈ４）と（Ｈ０）の差分に相当する電荷が誘起される。一方キャパシタＣＦのノードＮＢ側に誘起される電荷は（Ｈ４）の反転電荷である。即ち負荷容量ＣＢに誘起される電荷の総和は、初期状態の電荷、即ち（Ｈ０）の反転電荷に等しい。
【００４４】
同様に初期に、キャパシタＣＦが無分極状態にある場合、上記パルス印加での状態推移と残存信号は次のようになる。
初期状態ではノードＮＢは０Ｖであり、無分極状態は原点（Ｈ５）に相当する。プレート線ＰＬに正のパルスを印加すると、状態は（Ｈ５）から（Ｈ１）に移り、さらにパルスを元に戻すと（Ｈ２）を通過して（Ｈ６）に移行する。（Ｈ６）は（Ｈ５）から容量負荷ＣＢの負荷容量値の負数を傾きとする直線Ｌ２を引いた場合、ヒステリシスカーブとの交点に位置する。
【００４５】
ここで強誘電体キャパシタＣＦは、理想的には抗電界以下で分極変化は発生しないので、印加電圧が０Ｖ近傍ではヒステリシスカーブは直線と近似できる。即ち（Ｈ２）から（Ｈ４）への推移はほぼ直線とみなすことができ、その場合（Ｈ６）の電位はほぼ（−１／２）ΔＶである。従ってノードＮＢへの残存信号は（１／２）ΔＶ、即ちハイレベル側の残存信号を１／２に分割した信号と等価となる。
【００４６】
以上の手法に沿った無分極信号の等価的な作成手順を図１の回路上で示す。
選択したメモリセル（キャパシタＣＦ（＊））のワード線ＷＬ２がＯＮの状態で、まずプルアップ用のＰＭＯＳによるトランジスタＴｐ１のゲート（制御線ＳＬ１）を０Ｖのオン状態にして、ビット線ＢＬ１をＶｃｃにチャージする。
さらにプレート線ＰＬ１を０Ｖとすれば、選択キャパシタＣＦ（＊）にはハイレベルの信号が書き込まれる。
次にトランジスタＴｐ１をオフして、プルダウン用のＮＭＯＳによるトランジスタＴｐ３ａ、Ｔｐ３ｂのゲート（制御線ＳＬ３）をＯＮにすると、ビット線ＢＬ１及びＢＬ２は０Ｖにイコライズされる。
さらにトランジスタＴｐ３ａ、Ｔｐ３ｂをオフにして、ビット線ＢＬ１，ＢＬ２を浮遊状態にした後、プレート線ＰＬ１に読み出しパルスを印加する。
その後プレート線ＰＬ１を０Ｖに戻しても、ビット線ＢＬ１にはハイレベルに相当する残存信号ΔＶが残っている。一方ペアとなるビット線ＢＬ２は０Ｖのまま変わらない。
ここで各々のビット線ＢＬ１，ＢＬ２に対応した接続トランジスタＴ４，Ｔ５のゲート（制御線ＳＬ４，ＳＬ５）を共にオンすると、ビット線ＢＬ１に発生した残存信号はビット線ＢＬ２との間で分割され、（１／２）ΔＶとなって、レベルコンバータ７に入力される。このようにして発生した参照信号ＶＲＥＦは、キャパシタＣＦ（＊）が無分極状態にあるときに発生する読出信号とほぼ等価である。
【００４７】
このような手法による信号判定の概念図を、図１０の従来例と同様の形式で図３に示す。
上述の如く、パルスがハイからローに戻った状態で残存する信号の読み出しを行うと、分極反転を伴わないローレベルの信号は、新鮮であればパルス印加前の状態に戻る。一方、分極反転がなされたハイレベル側では、その反転分に対応した信号が発生する。
そのときの互いに異なるメモリセルの残存信号の状態を図３（ａ）においてセル信号ＣＳ１１、ＣＳ１２，ＣＳ１３として示す。
前述した図１０と同様に、セル信号ＣＳ１１、ＣＳ１２，ＣＳ１３として示す各メモリセルの信号レベルは、●、○で示すように、”０”、”１”ともにばらついている。またそれらの信号はデータ保持劣化やディスターブ劣化等により、”０”データと”１”データが接近する方向に×、△として示すように変化していく。不揮発性メモリにおいて特に問題となるデータ保持中の高温放置による経時劣化は、最終的には無分極状態に到る。
【００４８】
ここで改めてハイレベルの書き込みを行い、それを略１／２に変換した参照レベルが図３（ｂ）の各破線ＶＲＥＦ１１，ＶＲＥＦ１２，ＶＲＥＦ１３として示されている。
このように生成した参照レベルは、前述の如く、ほぼ各々のキャパシタにおける無分極状態からの信号に等しい。従って各キャパシタごとに、最適な参照電位が設定されたことになる。
【００４９】
次に、実際にキャパシタＣＦを無分極状態にしてアクセスすることで、無分極状態に相当する信号をキャパシタＣＦから発生させる手法を述べる。
例えば図１において、パストランジスタＴｐ３ａをオンしてビット線ＢＬ１を０Ｖにイコライズした状態でワード線ＷＬ２を開き、選択キャパシタＣＦ（＊）のビット線側を０Ｖに固定する。
ここでプレート線ＰＬ１に正と負のパルスを減衰させつつ交互に与えることで、無分極状態を生成することができる。
【００５０】
図４（ａ）のヒステリシスカーブにその様子を示す。
プレート線ＰＬ１に対して、図４（ｂ）に示すように正と負のパルスを減衰させつつ交互に与えることによって、強誘電体キャパシタＣＦ（＊）の状態は図４（ａ）の（ＨＰ０）（ＨＰ１）（ＨＰ２）（ＨＰ３）・・・と順に推移し、原点の無分極状態に収束していく。
このようにして無分極状態を生成したら、通常のようにキャパシタＣＦ（＊）からの信号読み出しを行って、それを参照信号ＶＲＥＦとし、その前に読み出した記憶信号ＶＳ１のデータ値の判定を行えばよい。
【００５１】
以上のようなセンス方法は、データの記憶に強誘電体キャパシタを用いた他のメモリにも応用が可能である。
図５には第２の実施の形態として、クロスポイント型強誘電体メモリ構成の半導体記憶装置の例を示す。本例では等価的に無分極信号を生成するため、隣接ユニット間で信号を分配させる機構が内臓されている。
【００５２】
図５では、或る１つのメモリユニットと、それに隣接するメモリユニットの部分を示している。１つのメモリユニットにおけるセルストリングＳＳ１（他のメモリユニットのセルストリングＳＳ２・・・も同様）は、共通ノードＮＥ１に接続された複数（ｎ個）のキャパシタＣＦ１〜ＣＦｎで構成される。
セルストリングＳＳ１を構成する各キャパシタＣＦはそれぞれ別個のデータを記憶するものとされ、それぞれ独立したプレート線ＰＬ１〜ＰＬｎで制御される。
【００５３】
また、それぞれＦＥＴによる、読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗ、センストランジスタＴｓが設けられる。
センストランジスタＴｓはディプレッション型のＮチャンネルＭＯＳ−ＦＥＴであり、そのゲートは共通ノードＮＥ１に接続されている。さらにそのソース／ドレインは、一方が例えばグランド電位に接続され、他方が読出用アクセストランジスタＴｒを介してビット線ＢＬに接続されている。
読出用アクセストランジスタＴｒは、ソース／ドレインの一方がセンストランジスタＴｓに接続され、他方がビット線ＢＬに接続される。またゲートは読出ワード線ＷＬｒに接続され、従って読出用アクセストランジスタＴｒは、読出ワード線ＷＬｒによってオン／オフ制御される。
書込用アクセストランジスタＴｗは、ソース／ドレインの一方が共通ノードＮＥ１に接続され、他方がビット線ＢＬに接続される。またゲートは書込ワード線ＷＬｗに接続され、従って書込用アクセストランジスタＴｗは、書込ワード線ＷＬｗによってオン／オフ制御される。
【００５４】
さらにメモリユニット内には、リセット用トランジスタＴｒｓｔと、信号分配用トランジスタＴｄが設置されている。
リセット用トランジスタＴｒｓｔは、ソース／ドレインの一方が共通ノードＮＥ１に接続され、他方が接地される。またゲートはリセット制御線ＳＬｒｓｔに接続され、従ってリセット用トランジスタＴｒｓｔは、リセット制御線ＳＬｒｓｔによってオン／オフ制御される。
このリセット用トランジスタＴｒｓｔは、キャパシタＣＦから信号を受け取るノードである共通ノードＮＥ１を、ビット線ＢＬを介さずに接地することを可能にする。
【００５５】
信号分配用トランジスタＴｄは、ソース／ドレインの一方が共通ノードＮＥ１に接続され、他方が隣接するメモリユニットの共通ノードＮＥ２に接続される。またゲートは信号分配制御線ＳＬｄに接続され、従って信号分配用トランジスタＴｄは、信号分配制御線ＳＬｄによってオン／オフ制御される。
この信号分配用トランジスタＴｄは、共通ノードＮＥ１を、隣接するメモリユニットの共通ノードＮＥ２とショートすることを可能とする。
【００５６】
なお、これらの諸回路は全てセルストリングＳＳ１の下層に配置することができるので、余分な占有面積を必要としない。
ビット線ＢＬにはこのような構成のメモリユニットが複数接続されており、さらにビット線ＢＬは、カップリングキャパシタＣｃｐに接続されている。
またビット線ＢＬにはＰＭＯＳトランジスタＴ４が接続されている。
カップリングキャパシタＣｃｐの他端側は、図１の例と同様にインバータ５，６、スイッチ４、トランジスタＴ１，Ｔ２，Ｔ３が配された判定回路部とされている。
強誘電体キャパシタＣＦから読み出される記憶信号は、この判定回路部で”０””１”が判定され、データバスＤＢに出力される。
【００５７】
この図５の構成において、キャパシタＣＦ１からデータを読み出す場合を例に挙げる。
メモリユニット内のセンストランジスタＴｓは、セルキャパシタＣＦ１からの読み出し信号が乗った共通ノードＮＥ１の電位をゲートに受けて、ビット線ＢＬをグランド電位に向けて駆動する。
一方、ビット線ＢＬに接続されたＰＭＯＳトランジスタＴ４はプルアップ抵抗として動作し、両者がバランスしたところにビット線ＢＬの電位が固定される。即ちセンストランジスタＴｓとＰＭＯＳトランジスタＴ４は、ノードＮＥ１の電位をビット線電位に変換する。
このようにして読み出した信号（記憶信号）をビット線ＢＬの電位に変換した後、トランジスタＴ１をオンすると、インバータ６の入出力が短絡し、ノードＮ１の電位はその閾値ＶＴに固定される。
さらにトランジスタＴ１をオフして、ノードＮ１を浮遊状態にすれば、ビット線ＢＬにあらわれた記憶信号ＶＳ１（ビット線電位）は、カップリングキャパシタＣｃｐを介したノードＮ１の電荷として保存されることになる。
即ちこの系ではビット線電位が記憶信号ＶＳ１より小さくなると、ノードＮ１の電位も閾値ＶＴより小さくなり、従ってインバータ６の出力（Ｎ２）はハイになる。
逆にビット線電位が記憶信号ＶＳ１より大きくなると、ノードＮ１の電位も閾値ＶＴより大きくなり、従ってインバータ６の出力（Ｎ２）はローになる。
ここで、今度は選択されているキャパシタＣＦ１を用いて、その無分極状態に相当する読み出し信号を、共通ノードＮＥ１に発生させる。この信号は”１”信号と”０”信号の中間にあり、センストランジスタＴｓが駆動されて、ビット線ＢＬに変換信号が顕れる。つまり参照信号ＶＲＥＦである。
これによってノードＮ１に電荷として保存されていた記憶信号ＶＳ１と、参照信号ＶＲＥＦとの比較判定が行われることになる。
即ち先に読み出した記憶信号ＶＳ１がハイであればＶＲＥＦ＜ＶＳ１なので、インバータ６の出力（Ｎ２）ハイになる。同様に先に読み出した記憶信号ＶＳ１がローであればＶＲＥＦ＞ＶＳ１なので、インバータ６の出力（Ｎ２）はローになる。ここでスイッチ４をオンしてラッチを活性化させれば、データが確定する。
確定されたデータはトランジスタＴ２、Ｔ３がオンとされることでデータバスＤＢに出力されるとともに、図示されない経路を介してビット線ＢＬに伝達され、さらには選択ユニットＳＳ１の書込用トランジスタＴｗを介して共通ノードＮＥ１に伝達される。この値に従って、キャパシタＣＦＣ１にはデータの再書き込みが行われる。
【００５８】
この図５の構成においても、上記無分極状態に相当する信号（参照信号ＶＲＥＦ）の発生手法は、上述した第１の実施の形態の場合と同様に、等価的な無分極信号を発生させるか、或いは実際にメモリセルに無分極状態を発生させ、それを読み出して参照電位とすればよい。
【００５９】
等価的な無分極信号を発生させる場合は、例えばプレート線ＰＬにパルスを与え、それを元に戻した後に信号を読み出すセンス方法を採用し、ハイレベルの信号を略２分割することで発生させることが可能である。
以下、図５の構成において、無分極信号の等価的発生手順を具体的に説明する。
まず選択したメモリユニットの共通ノードＮＥ１及びプレート線ＰＬ１〜ＰＬｎを全て接地した後、トランジスタＴｗ、Ｔｒ、Ｔｒｓｔ、Ｔｄを全てオフし、共通ノードＮＥ１を浮遊状態にする。
次に選択セルキャパシタＣＦ１に接続されたプレート線ＰＬ１を０Ｖに留めたまま、残りの全プレート線ＰＬ２〜ＰＬｎをＶｃｃに駆動する。これによって共通ノードＮＥ１は、各非選択キャパシタ（ＣＦ２〜ＣＦｎ）からのカップリングを受けてＶｃｃ付近にまで上昇する。従って選択キャパシタＣＦ１には選択的にハイレベルのデータが書き込まれる。
このような書き込み手法では、共通ノードＮＥ１に接続した非選択キャパシタ数が多いほどカップリング比が上がり、よりＶｃｃに近い電圧を選択キャパシタＣＦ１に印加することができる。従って、信号分配用トランジスタＴｄをオンして、共通ノードＮＥ１を隣接ユニットの共通ノードＮＥ２と接続し、隣接ユニットの非選択キャパシタも使いながら同様の書き込みを行っても良い。
以上のような手法を用いれば、負荷の大きいビット線ＢＬを駆動することなく、所望のプレート線に接続されたキャパシタ群に、簡便にハイレベルのデータを書き込むことが可能である。
【００６０】
次に再度選択ユニットの共通ノードＮＥ１及びプレート線ＰＬ１〜ＰＬｎを全て接地し、トランジスタＴｗ、Ｔｒ、Ｔｒｓｔ、Ｔｄを全てオフして、共通ノードＮＥ１を浮遊状態にする。
ここでプレート線ＰＬ１に読み出しパルスを印加する。その後プレート線ＰＬ１を０Ｖに戻しても、共通ノードＮＥ１にはハイレベルに相当する残存信号ΔＶが残っている。
一方ペアとなる隣接ユニットの共通ノードＮＥ２とプレート線も接地し、ノードＮＥ２は浮遊状態にしておく。
ここで信号分配用トランジスタＴｄをオンすると、共通ノードＮＥ１に発生した残存信号ΔＶは、共通ノードＮＥ２との間で分割され、（１／２）ΔＶとなる。
さらにこの信号電位でセンストランジスタＴｓが駆動されて、ビット線ＢＬに変換信号、即ち参照信号ＶＲＥＦが顕れる。このようにして発生した参照信号ＶＲＥＦは、キャパシタＣＦ１が無分極状態にあるときに発生する読み出し信号とほぼ等価である。
【００６１】
また、実際にメモリセルに無分極状態を発生させ、それを読み出して参照電位とするには、次のようにすればよい。
例えば図５において、リセット用トランジスタＴｒｓｔをオンして共通ノードＮＥ１を０Ｖに接地する。
ここでプレート線ＰＬ１に対して、図４で説明したように正と負のパルスを減衰させつつ交互に与える。これにより選択キャパシタＣＦ１において無分極状態を生成することができる。
無分極状態を生成したら、通常のようにキャパシタＣＦ１からの信号読み出しを行って、それを参照信号ＶＲＥＦとし、その前に読み出した記憶信号ＶＳ１のデータ値の判定を行えばよい。
【００６２】
以上説明したように、上記第１，第２の実施の形態では、アクセス時に選択される個々のメモリセル（強誘電体キャパシタ）に対して、キャパシタの略無分極状態に相当する信号値を生成し、それをセンシング時の参照信号として使用する。
より具体的には、まず選択したメモリセルの記憶信号を読み出し、次に該メモリセルを用いて略無分極状態に相当する参照信号を生成し、該記憶信号と該参照信号を比較することで記憶状態を判定する。
そして略無分極状態に相当する信号値は、分極反転に伴う発生信号を略二分の一にすることで、等価的に生成するか、又は、選択キャパシタを略無分極状態にし、それをアクセスすることによって生成する。
このように選択キャパシタ自身の無分極状態に相当する信号を参照信号とすることで、アクセスしたキャパシタに僅かな分極の偏りさえ残っていれば正しくデータ読み出しが可能である。従ってセル間の信号ばらつきの影響を受けにくく、かつ経時劣化にも非常に強いセンシングが可能となる。従って、読出時のマージンの拡大や、誤読出の防止が実現される。
また、この場合の参照信号は、実際にアクセスしたセルキャパシタから等価的に生成されるか、または実際に無分極信号そのものが生成されるため、アクセスしたセルキャパシタ以外の系から人為的に参照電位やオフセットを生成する必要性が殆ど無いので、製造ばらつき等による特性変動の影響を極限まで小さく抑えることができる。
従って非常に微細なキャパシタからの微量の信号も正しくセンシングすることが可能になり、メモリセルの微細化に貢献し、大容量、低コストの強誘電体メモリが実現できる。
【００６３】
なお、本発明は上記実施の形態の構成及び動作に限定されない。例えば第２の実施の形態としては増幅型クロスポイントメモリと呼ばれる構成をもとにした例であるが、増幅型ではないクロスポイントメモリにおいても本発明が適用できることは言うまでもない。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施の形態の構成の説明図である。
【図２】実施の形態の強誘電体キャパシタの挙動の説明図である。
【図３】実施の形態による参照信号の説明図である。
【図４】実施の形態のキャパシタの無分極状態の生成手法の説明図である。
【図５】本発明の第２の実施の形態の構成の説明図である。
【図６】強誘電体キャパシタによる半導体メモリの構成の説明図である。
【図７】強誘電体キャパシタの挙動の説明図である。
【図８】クロスポイント型強誘電体メモリの説明図である。
【図９】増幅型クロスポイント型強誘電体メモリの説明図である。
【図１０】強誘電体キャパシタの信号バラツキの説明図である。
【符号の説明】
【００６５】
１  ワード線デコーダ／ドライバ、２  プレート線デコーダ／ドライバ、４  スイッチ、５，６  インバータ、７  レベルコンバータ、ＷＬ  ワード線、ＢＬ  ビット線、ＧＢＬ  グローバルビット線、ＰＬ  プレート線、ＣＦ  キャパシタ、Ｃｃｐ  カップリングキャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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