(57)【要約】【課題】単位ＳＲＡＭ単位で初期化できる半導体装置を提供する。【解決手段】初期値の設定動作時、活性化された設定信号及び初期データ値に基づいて第１制御信号及び第２制御信号を発生させる制御信号発生回路と、第１制御信号に応答して、電源を、対応するビットラインに供給する第１電源供給回路と、第２制御信号に応答して、電源を、対応する相補ビットラインに供給する第２電源供給回路と、対応するメモリセルにそれぞれ接続される複数のワードラインと、活性化された設定信号及び選択アドレスに基づいて、複数のワードラインのうち選択された複数のワードライン単位で同時に活性化させるローデコーダと、を備える半導体装置。【選択図】図４
2006040519.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置において、
初期値の設定動作時、活性化された設定信号及び初期データ値に基づいて第１制御信号及び第２制御信号を発生させる制御信号発生回路と、
前記第１制御信号に応答して、電源を、対応するビットラインに供給する第１電源供給回路と、
前記第２制御信号に応答して、前記電源を、対応する相補ビットラインに供給する第２電源供給回路と、
対応するメモリセルにそれぞれ接続される複数のワードラインと、
前記活性化された設定信号及び選択アドレスに基づいて、前記複数のワードラインのうち選択された複数のワードライン単位で同時に活性化させるローデコーダと、を備えることを特徴とする半導体装置。
【請求項２】
前記制御信号発生回路は、互いに重畳しないように活性化される前記第１制御信号及び前記第２制御信号を発生させることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記選択アドレスは、前記ローデコーダに入力されるローアドレスのＭＳＢを含むアドレスであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記複数のワードラインの数がＭ本である場合、
前記活性化された設定信号及び前記選択アドレスに基づいて、同時に活性化される選択されたワードラインの数は、Ｋ＝Ｍ／２Ｎによって決定され、前記Ｎは、前記選択アドレスの総ビット数を表すことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１電源供給回路及び前記第２電源供給回路は、それぞれＰＭＯＳトランジスタを備えることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記メモリセルは、ＳＲＡＭセルであることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記制御信号発生回路及び前記ローデコーダは、前記活性化された設定信号、前記初期データ値、及び前記選択アドレスを発生させる制御器に連結されることを特徴とする請求項１に記載の半導体装置。
【請求項８】
Ｍ本のワードラインそれぞれに接続される複数個のＳＲＡＭを備える半導体装置において、
初期値の設定動作時に活性化される設定信号及び初期データ値に基づいて、第１制御信号及び第２制御信号を発生させる制御信号発生回路と、
前記第１制御信号に応答して対応するビットラインを、電源の電圧レベルにプリチャージするための少なくとも一つの第１電源供給回路と、
前記第２制御信号に応答して対応する相補ビットラインを、前記電源の電圧レベルにプリチャージするための少なくとも一つの第２電源供給回路と、
前記活性化された設定信号及びＮビットで構成された選択アドレスに基づいて、前記Ｍ本のワードラインのうち（Ｍ／２Ｎ）個の単位でワードラインを順次に活性化させるローデコーダと、を備えることを特徴とする半導体装置。
【請求項９】
前記Ｎビットで構成された選択アドレスは、ローアドレスのＭＳＢ及び前記ＭＳＢと連続的なビットを備えることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記制御信号発生回路により発生した前記第１及び第２制御信号は、同時に活性化されないことを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記制御信号発生回路及び前記ローデコーダは、前記活性化された設定信号、前記初期データ値、前記選択アドレス、及び前記初期値の設定動作が行われているということを表すビジー信号を発生させる制御器に連結されることを特徴とする請求項８に記載の半導体装置。
【請求項１２】
前記メモリセルは、ＳＲＡＭセルであることを特徴とする請求項８に記載の半導体装置。
【請求項１３】
メモリセルの初期化方法において、
制御信号発生回路で、初期値の設定動作時、活性化された設定信号及び初期データ値に応答して第１制御信号と第２制御信号とを発生させるステップと、
第１電源供給回路で、前記第１制御信号に応答して電源を、対応するビットラインに供給するステップと、
第２電源供給回路で、前記第２制御信号に応答して前記電源を、対応する相補ビットラインに供給するステップと、
ローデコーダで、前記活性化された設定信号及び選択アドレスに応答して、前記複数のワードラインのうち選択された複数のワードライン単位で同時に活性化させるステップと、を備えることを特徴とする初期化方法。
【請求項１４】
前記第１及び第２制御信号は、同時に活性化されないことを特徴とする請求項１３に記載の初期化方法。
【請求項１５】
前記Ｎビットで構成された選択アドレスは、ローアドレスのＭＳＢ及び前記ＭＳＢと連続的なビットを備えることを特徴とする請求項１３に記載の初期化方法。
【請求項１６】
前記複数のワードラインの数がＭ本である場合、
前記活性化された設定信号及び前記選択アドレスに基づいて、同時に活性化される選択されたワードラインの数は、Ｋ＝Ｍ／２Ｎによって決定され、前記Ｎは、前記選択アドレスの総ビット数を表すことを特徴とする請求項１３に記載の初期化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、より詳細には、複数のＳＲＡＭそれぞれに保存されたデータをワードライン単位で速く初期化できる半導体装置を提供することである。
【背景技術】
【０００２】
ＳｏＣ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）で演算中のデータの保存及びＣＰＵの速い演算のために、キャッシュメモリが使われる。前記キャッシュメモリとして、システムクロックに同期されて動作するシンクロナスＳＲＡＭが多く使われる。
【０００３】
しかし、シンクロナスＳＲＡＭは揮発性メモリであり、前記シンクロナスＳＲＡＭは、電源が供給される間にのみデータを保存する。したがって、前記シンクロナスＳＲＡＭに電源が供給されれば、前記シンクロナスＳＲＡＭに保存されたデータは、所定の値（例えば、１または０）に初期化されねばならない。
【０００４】
図１は、従来のＳＲＡＭモジュールの回路図を示す。図１を参照すれば、プリチャージ回路１１０はローのプリチャージ制御信号ＰＲＥＬに応答して、ビットライン対ＢＬ０とＢＬｂ０、…、ＢＬｎとＢＬｂｎを電源ＶＤＤの電圧レベルにプリチャージする。
【０００５】
ローデコーダ１２０は、ローアドレスＸＡＤＤをデコードして対応する一つのワードラインＷＬ０ないしＷＬｎを活性化させる。カラムデコーダ１３０は、カラムアドレスＹＡＤＤをデコードして、対応する一つのビットライン対ＢＬ０とＢＬｂ０、及びＢＬｎとＢＬｂｎを選択する。
【０００６】
書き込みバッファ１４０は、書き込みイネーブル信号ＷＥに応答して、データＩＮＤＡＴＡを前記カラムデコーダ１３０に伝送する。感知増幅器１５０は、前記カラムデコーダ１３０から出力された信号ＢＬとＢＬｂとの差を増幅して、出力信号ＯＵＴＤＡＴＡを発生させる。
【０００７】
図２は、図１に示したＳＲＡＭモジュールのデータ書き込み動作のタイミング図を表す。図１及び図２を参照すれば、書き込みサイクルの間、選択されたワードラインＷＬ０が活性化されれば、書き込みバッファ１４０に入力された１ワード／バイトのデータＩＮＤＡＴＡは、ビットライン対ＢＬｎとＢＬｂｎを通じてＳＲＡＭセル１１１に書き込まれる。
【０００８】
したがって、複数個のＳＲＡＭセルそれぞれを初期化するためには、複数本のワードラインそれぞれを活性化させねばならない。したがって、ＳＲＡＭの数が増加する場合、ＳＲＡＭそれぞれを初期化するための時間が長くなる。また、前記ＲＡＭそれぞれを初期化するための電力も多く必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、本発明が解決しようとする技術的な課題は、ＳＲＡＭの初期化にかかる時間及び電力を低減できるＳＲＡＭモジュールと初期化方法、及び前記ＳＲＡＭモジュールを制御するコントローラを提供することである。
【課題を解決するための手段】
【００１０】
前記技術的課題を達成するための半導体装置は、初期値の設定動作時、活性化された設定信号及び初期データ値に基づいて第１制御信号及び第２制御信号を発生させる制御信号発生回路と、前記第１制御信号に応答して、電源を、対応するビットラインに供給する第１電源供給回路と、前記第２制御信号に応答して、前記電源を、対応する相補ビットラインに供給する第２電源供給回路と、対応するメモリセルにそれぞれ接続される複数のワードラインと、前記活性化された設定信号及び選択アドレスに基づいて、前記複数のワードラインのうち選択された複数のワードライン単位で同時に活性化させるローデコーダと、を備える。
【００１１】
前記制御信号発生回路は、互いに重畳しないように活性化される前記第１制御信号及び前記第２制御信号を発生させる。前記選択アドレスは、前記ローデコーダに入力されるローアドレスのＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を含むアドレスである。
【００１２】
前記複数のワードラインの数がＭ本である場合、前記活性化された設定信号及び前記選択アドレスに基づいて、同時に活性化される選択されたワードラインの数は、Ｋ＝Ｍ／２Ｎによって決定され、前記Ｎは、前記選択アドレスの総ビット数を表す。
【００１３】
前記技術的課題を達成するためのＭ本のワードラインそれぞれに接続される複数個のＳＲＡＭを備える半導体装置は、初期値の設定動作時に活性化される設定信号及び初期データ値に基づいて、第１制御信号及び第２制御信号を発生させる制御信号発生回路と、前記第１制御信号に応答して対応するビットラインを、電源の電圧レベルにプリチャージするための少なくとも一つの第１電源供給回路と、前記第２制御信号に応答して対応する相補ビットラインを、前記電源の電圧レベルにプリチャージするための少なくとも一つの第２電源供給回路と、前記活性化された設定信号及びＮビットで構成された選択アドレスに基づいて、前記Ｍ本のワードラインのうち（Ｍ／２Ｎ）個の単位でワードラインを順次に活性化させるローデコーダと、を備える。前記Ｎビットで構成された選択アドレスは、ローアドレスのＭＳＢ及び前記ＭＳＢと連続的なビットを備える。
【００１４】
前記技術的課題を達成するためのメモリセルの初期化方法は、制御信号発生回路で、初期値の設定動作時、活性化された設定信号及び初期データ値に応答して第１制御信号と第２制御信号とを発生させるステップと、第１電源供給回路で、前記第１制御信号に応答して電源を、対応するビットラインに供給するステップと、第２電源供給回路で、前記第２制御信号に応答して前記電源を、対応する相補ビットラインに供給するステップと、ローデコーダで、前記活性化された設定信号及び選択アドレスに応答して、前記複数のワードラインのうち選択された複数のワードライン単位で同時に活性化させるステップと、を備えることを特徴とする。
【００１５】
前記第１及び第２制御信号は、同時に活性化されない。前記Ｎビットで構成された選択アドレスは、ローアドレスのＭＳＢ及び前記ＭＳＢと連続的なビットを備える。
【００１６】
前記複数のワードラインの数がＭ本である場合、前記活性化された設定信号及び前記選択アドレスに基づいて、同時に活性化される選択されたワードラインの数は、Ｋ＝Ｍ／２Ｎによって決定され、前記Ｎは、前記選択アドレスの総ビット数を表す。
【発明の効果】
【００１７】
本発明による半導体装置は、初期値の設定動作時、単位ワードラインの数だけワードラインを活性化させることができるので、短時間内に初期化過程を行える。したがって、初期値の設定動作時に前記半導体装置で使われる電力は減少する。
【発明を実施するための最良の形態】
【００１８】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００１９】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
【００２０】
図３は、本発明の実施形態によるシステムのブロック図を示す。図３に示したシステム３１０は、コントローラ３１０及びＳＲＡＭモジュール（すなわち、半導体装置）３２０を備える。前記コントローラ３１０及びＳＲＡＭモジュール３２０は、システムクロックＳＣＬＫに同期されて動作する。
【００２１】
図４は、本発明の実施形態によるＳＲＡＭモジュールの回路図を示す。図４を参照すれば、複数個のメモリセル１１１を備えるＳＲＡＭモジュール３２０は、制御信号発生回路４１０、電源供給回路４２０、ローデコーダ４３０、カラムデコーダ１３０、書き込みバッファ１４０、及び感知増幅器１５０を備える。
【００２２】
前記制御信号発生回路４１０は、設定信号ＢＵＬＫ、指示信号ＰＲＥＬ、及び初期データ値ＢＤＡＴＡに基づいて、第１制御信号ＰＲＥＬ０及び第２制御信号ＰＲＥＬ１を発生させる。
【００２３】
前記設定信号ＢＵＬＫは、前記複数個のメモリセル１１１に”０”または”１”の値を初期値に設定しようとする場合、コントローラ３１０によって活性化（例えば、ハイ）される。すなわち、前記設定信号ＢＵＬＫが活性化される場合、前記ＳＲＡＭモジュール３２０は、前記複数個のメモリセル１１１に”０”または”１”の値を初期値として書き込む。これを、初期値の設定動作という。
【００２４】
したがって、初期値の設定動作時、前記制御信号発生回路４１０は、活性化された設定信号ＢＵＬＫ及び初期データ値ＢＤＡＴＡに基づいて、図５に示すような前記第１制御信号ＰＲＥＬ０及び前記第２制御信号ＰＲＥＬ１を発生させる。
【００２５】
しかし、前記設定信号ＢＵＬＫが非活性化（例えば、ロー）される場合、前記第１制御信号ＰＲＥＬ０及び前記第２制御信号ＰＲＥＬ１は、前記指示信号ＰＲＥＬと同一である。これを正常モードという。
【００２６】
前記電源供給回路４２０は、少なくとも一つの第１電源供給回路４２１１ないし４２１ｎと、少なくとも一つの第２電源供給回路４２２１ないし４２２ｎとを備える。
【００２７】
前記少なくとも一つの第１電源供給回路４２１１ないし４２１ｎそれぞれは、ＰＭＯＳトランジスタで具現でき、電源ＶＤＤと対応するビットラインＢＬ０ないしＢＬｎの間に接続される。前記第１制御信号ＰＲＥＬ０は、前記少なくとも一つの第１電源供給回路４２１１ないし４２１ｎのゲートに入力される。
【００２８】
前記少なくとも一つの第２電源供給回路４２２１ないし４２２ｎそれぞれは、ＰＭＯＳトランジスタで具現でき、前記電源ＶＤＤと対応する相補ビットラインＢＬｂ０ないしＢＬｂｎの間に接続される。前記第２制御信号ＰＲＥＬ１は、前記少なくとも一つの第２電源供給回路４２２１ないし４２２ｎのゲートに入力される。
【００２９】
前記電源供給回路４２０は、対応する制御信号ＰＲＥＬ０またはＰＲＥＬ１に応答して、ビットラインＢＬ０ないしＢＬｎと相補ビットラインＢＬｂ０ないしＢＬｂｎとを別々にプリチャージする。
【００３０】
前記ローデコーダ４３０は、前記設定信号ＢＵＬＫ、ローアドレスＸＡＤＤ及び選択アドレスＢＵＬＫＡＤＤ［ｓ；０］を受信する。
【００３１】
前記設定信号ＢＵＬＫが非活性化される場合、すなわち、正常モードで前記ローデコーダ４３０はローアドレスＸＡＤＤを受信し、受信されたローアドレスをデコードし、１本のワードラインを選択（または活性化）する。
【００３２】
しかし、前記設定信号ＢＵＬＫが活性化される場合、前記ローデコーダ４３０は選択アドレスＢＵＬＫＡＤＤ［ｓ：０］を受信し、受信されたローアドレスをデコードし、数式１で表現される複数本のワードラインＫ（それを”単位ワードライン”という）を同時に選択（または活性化）する。したがって、前記単位ワードラインに接続されたＳＲＡＭ（それを”単位ＳＲＡＭ”という）は同時に初期化される。
【００３３】
［数式１］
Ｋ＝Ｍ／２Ｎ      ・・・（１）
【００３４】
ここで、Ｍは、全体ワードラインの数を表し、Ｎは、前記選択アドレスＢＵＬＫＡＤＤ［ｓ：０］の総ビット数を表す。前記選択アドレスＢＵＬＫＡＤＤ［ｓ：０］は、ローアドレスＸＡＤＤのＭＳＢを備える。
【００３５】
例えば、全体ワードラインの数Ｍが５１２であり、前記選択アドレスＢＵＬＫＡＤＤ［ｓ：０］のビット数Ｎが２ビットである場合、前記ローデコーダ４３０は選択アドレスＢＵＬＫＡＤＤ［１：０］、すなわち、ＢＵＬＫＡＤＤ［００］、ＢＵＬＫＡＤＤ［０１］、ＢＵＬＫＡＤＤ［１０］、及びＢＵＬＫＡＤＤ［１１］それぞれに応答して、単位ワードライン（１２８個）を順次に活性化させる。
【００３６】
前記カラムデコーダ１３０、前記書き込みバッファ１４０、及び感知増幅器１５０の動作は、図１に示したカラムデコーダ１３０、前記書き込みバッファ１４０、及び感知増幅器１５０の動作と同一である。
【００３７】
図５は、図４に示したＳＲＡＭモジュールのデータ書き込み動作のタイミング図を表す。図３ないし図５を参照して、複数個の単位ＳＲＡＭメモリセルに”０”または”１”を同時に書き込むデータ書き込み動作（これを”初期値の設定動作”という）を説明すれば、次の通りである。
【００３８】
まず、複数個の単位ＳＲＡＭメモリセルそれぞれに”０”を同時に書き込む場合（それを”ＢＵＬＫ−ＷＲ０”という）を説明する。
【００３９】
コントローラ３１０は、活性化された前記設定信号ＢＵＬＫと、接地電圧のレベル（”０”、またはロー）に設定された初期データ値ＢＤＡＴＡ、及びローアドレスＸＡＤＤのＭＳＢ（＝０）で構成された選択アドレスＢＵＬＫＡＤＤ［０］をＳＲＡＭモジュール３２０に出力する。
【００４０】
前記制御信号発生回路４１０は、活性化された設定信号ＢＵＬＫ及び初期データ値（ＢＤＡＴＡ＝０）に基づいて、ローＬの前記第１制御信号ＰＲＥＬ０及びハイＨの前記第２制御信号ＰＲＥＬ１を発生させる。したがって、第２電源供給回路４２２１ないし４２２ｎは、前記第１制御信号ＰＲＥＬ０に応答して、相補ビットラインＢＬｂ０ないしＢＬｂｎを電源ＶＤＤの電圧レベルにプリチャージする。
【００４１】
しかし、ビットラインＢＬ０ないしＢＬｎそれぞれはフローティングされるので、前記ビットラインＢＬ０ないしＢＬｂｎそれぞれは、対応するＳＲＡＭセルで駆動する値を持つ。
【００４２】
前記ローデコーダ４３０は、選択アドレスＢＵＬＫＡＤＤ［０］＝Ａ０に応答して、数式１によって全体ワードラインＷＬ０ないしＷＬＭ）のうち半分のワードラインＷＬ０ないしＷＬｍを同時に選択（または活性化）する。
【００４３】
活性化されたワードラインＷＬ０ないしＷＬｍに接続された複数個のメモリセルそれぞれは、同時に”０”の値を保存する。すなわち、”０”値は選択された前記複数個のメモリセルそれぞれに同時に書き込まれる。
【００４４】
次いで、複数個の単位ＳＲＡＭメモリセルそれぞれに”１”を同時に書き込む場合（それを”ＢＵＬＫ−ＷＲ１”という）を説明する。
【００４５】
前記コントローラ３１０は、活性化された前記設定信号ＢＵＬＫと、電源の電圧レベル（”ＶＤＤ”、またはハイ）に設定された初期データ値ＢＤＡＴＡ、及びローアドレスＸＡＤＤのＭＳＢ（＝１）で構成された選択アドレスＢＵＬＫＡＤＤ［１］を、ＳＲＡＭモジュール３２０に出力する。
【００４６】
前記制御信号発生回路４１０は、活性化された設定信号ＢＵＬＫ及び初期データ値（ＢＤＡＴＡ＝１）に基づいて、ハイＨの前記第１制御信号ＰＲＥＬ０及びローＬの前記第２制御信号ＰＲＥＬ１を発生させる。
【００４７】
したがって、第１電源供給回路４２１１ないし４２１ｎは、前記第２制御信号ＰＲＥＬ１に応答して、ビットラインＢＬ０ないしＢＬｎを電源ＶＤＤの電圧レベルにプリチャージする。
【００４８】
しかし、相補ビットラインＢＬｂ０ないしＢＬｂｎそれぞれはフローティングされるので、前記相補ビットラインＢＬｂ０ないしＢＬｂｎそれぞれは、対応するＳＲＡＭセルで駆動する値を持つ。
【００４９】
前記ローデコーダ４３０は、選択アドレスＢＵＬＫＡＤＤ［１］＝Ａ１に応答して、数式１によって、全体ワードラインＷＬ０ないしＷＬＭのうち半分のワードラインＷＬｍ＋１ないしＷＬＭを同時に選択（または活性化）する。
【００５０】
活性化されたワードラインＷＬｍ＋１ないしＷＬＭに接続された複数個のメモリセルそれぞれは、同時に”０”の値を保存する。すなわち、”０”値は、選択された前記複数個のメモリセルそれぞれに同時に書き込まれる。
【００５１】
図６は、本発明の他の実施形態によるシステムのブロック図を表す。図６を参照すれば、システム６００は、コントローラ６１０、ＳＲＡＭモジュール３２０、及びＣＰＵ ６２０を備える。前記コントローラ６１０、前記ＳＲＡＭモジュール３２０、及び前記ＣＰＵ ６２０は、システムクロックＳＣＬＫに同期されて動作する。
【００５２】
前記ＣＰＵ ６２０は、初期化のためのデータ書き込み命令ＢＷＣを前記コントローラ６１０に出力する。前記コントローラ６１０は、前記データ書き込み命令ＢＷＣに応答して設定信号ＢＵＬＫ、初期データ値ＢＤＡＴＡ、及び設定アドレスをＳＲＡＭモジュール３２０に伝送する。また、前記コントローラ６１０は、前記ＳＲＡＭモジュール３２０で初期値の設定動作が行われていることを表す信号ＢＢＵＳＹを、前記ＣＰＵ ６２０に伝送する。
【００５３】
図７は、図６に示したＳＲＡＭモジュールのデータ書き込み動作のタイミング図を表す。図４、図６、及び図７を参照して、前記ＳＲＡＭモジュール３２０のローデコーダ４３０で数式１で表現された単位ワードラインＫの活性化動作を簡単に説明すれば、次の通りである。
【００５４】
コントローラ３１０は、活性化された前記設定信号ＢＵＬＫ及び初期データ値ＢＤＡＴＡをＳＲＡＭモジュール３２０に出力し、ローアドレスＸＡＤＤのＭＳＢを備えて２ビットで構成された各選択アドレス（例えば、Ａ０＝ＢＵＬＫＡＤＤ［００］、Ａ１＝ＢＵＬＫＡＤＤ［０１］、Ａ２＝ＢＵＬＫＡＤＤ［１０］、及びＡ３＝ＢＵＬＫＡＤＤ［１１］）を、システムクロックＳＣＬＫの立ち上がりエッジ及び立ち下がりエッジに応答して、連続的にＳＲＡＭモジュール３２０に出力する。
【００５５】
前記ローデコーダ４３０は、選択アドレスＡ０＝ＢＵＬＫＡＤＤ［００］に応答して、数式１によって全体ワードライン（例えば、５１２）のうち１／４に該当する第１グループＷＬＧ０（例えば、１２８個）の単位ワードラインを同時に選択（または活性化）する。
【００５６】
活性化された第１グループの単位ワードラインそれぞれに接続された複数個のメモリセルそれぞれは、同時に同じ初期データ値ＢＤＡＴＡを保存する。
【００５７】
前記ローデコーダ４３０は、選択アドレスＡ１＝ＢＵＬＫＡＤＤ［０１］に応答して、数式１によって全体ワードライン（例えば、５１２）のうち１／４に該当する第２グループＷＬＧ１（例えば、１２８個）の単位ワードラインを、同時に選択（または活性化）する。
【００５８】
活性化された第２グループの単位ワードラインそれぞれに接続された複数個のメモリセルそれぞれは、同時に同じ初期データ値ＢＤＡＴＡを保存する。
【００５９】
前記ローデコーダ４３０は、選択アドレスＡ２＝ＢＵＬＫＡＤＤ［１０］に応答して、数式１によって全体ワードライン（例えば、５１２）のうち１／４に該当する第３グループＷＬＧｎ−１（例えば、１２８個）の単位ワードラインを同時に選択（または活性化）する。
【００６０】
活性化された第３グループの単位ワードラインそれぞれに接続された複数個のメモリセルそれぞれは、同時に同じ初期データ値ＢＤＡＴＡを保存する。
【００６１】
そして、前記ローデコーダ４３０は、選択アドレスＡｎ＝Ａ３＝ＢＵＬＫＡＤＤ［１１］に応答して、数式１によって全体ワードライン（例えば、５１２）のうち１／４に該当する第４グループＷＬＧ３（例えば、１２８個）の単位ワードラインを同時に選択（または活性化）する。
【００６２】
活性化された第４グループの単位ワードラインそれぞれに接続された複数個のメモリセルそれぞれは、同時に同じ初期データ値ＢＤＡＴＡを保存する。相異なる各グループＷＬＧ０ないしＷＬＧｎに属するワードラインそれぞれは同時に活性化されない。
【００６３】
ＳＲＡＭを備える半導体装置の初期値の設定動作時、単位ワードラインＫの数は、選択アドレスを構成するビット数によって変わる。
【００６４】
本発明は、図面に図示された一実施形態を参考として説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。
【産業上の利用可能性】
【００６５】
本発明は、ＳＲＡＭ半導体装置及びＳＲＡＭモジュールに利用できる。
【図面の簡単な説明】
【００６６】
【図１】従来のＳＲＡＭモジュールの回路図である。
【図２】図１に示したＳＲＡＭモジュールのデータ書き込み動作のタイミング図である。
【図３】本発明の実施形態によるシステムのブロック図である。
【図４】本発明の実施形態によるＳＲＡＭモジュールの回路図である。
【図５】図４に示したＳＲＡＭモジュールのデータ書き込み動作のタイミング図である。
【図６】本発明の他の実施形態によるシステムのブロック図である。
【図７】図６に示したＳＲＡＭモジュールのデータ書き込み動作のタイミング図である。
【符号の説明】
【００６７】
１１１  メモリセル
１３０  カラムデコーダ
１４０  書き込みバッファ
１５０  感知増幅器
３２０  ＳＲＡＭモジュール
４１０  制御信号発生回路
４２０  電源供給回路
４３０  ローデコーダ
【図１】
2006040519.tif 000003
【図２】
2006040519.tif 000004
【図３】
2006040519.tif 000005
【図４】
2006040519.tif 000006
【図５】
2006040519.tif 000007
【図６】
2006040519.tif 000008
【図７】
2006040519.tif 000009