(57)【要約】【課題】ゲートリセス構造及びその形成方法において、ジャンクションの厚さを素子分離膜の厚さよりも十分に小さく形成することによって素子分離膜に近接するジャンクションが相互に短絡しないようにし、素子の信頼性を向上させることである。【解決手段】ゲートリセス構造は、活性領域と素子分離領域とに区画されているシリコン基板１００と、基板１００上に形成されている複数のゲート３００と、ゲート３００側壁に形成されているゲートスペーサー１６０と、ゲート３００両側の基板１００内に形成されており、非対称的な構造を有するジャンクション１８０と、を含み、ゲートリセスが、前記基板１００の活性領域に形成され、下部面、上部面及び垂直面からなる階段型プロファイルを有するものの、該下部面は、活性領域にのみ位置し、素子分離領域には位置しないことを特徴とする。【選択図】図３ｆ
2006165504.tif 000002
【特許請求の範囲】
【請求項１】
活性領域と素子分離領域とに区画されているシリコン基板と、
前記基板上に形成されている複数のゲートと、
前記ゲート側壁に形成されているゲートスペーサーと、
前記ゲート両側の基板内に形成されており、相互に非対称的な構造を有するジャンクションと、を含み、
ゲートリセスが、前記基板の活性領域に形成され、下部面、上部面及び垂直面からなる階段型プロファイルを有するものの、該下部面は、活性領域にのみ位置し、素子分離領域には位置しないことを特徴とするゲートリセス構造。
【請求項２】
前記階段型ゲートリセスの下部面と上部面は、相互に同じ面積を有することを特徴とする請求項１に記載のゲートリセス構造。
【請求項３】
前記下部面は、前記上部面よりも広い面積を有することを特徴とする請求項１に記載のゲートリセス構造。
【請求項４】
前記階段型ゲートリセスの垂直面は、１０〜９０゜の傾斜角を有することを特徴とする請求項１に記載のゲートリセス構造。
【請求項５】
前記階段型ゲートリセスの垂直面は、５０〜２５００Åの高さを有することを特徴とする請求項１に記載のゲートリセス構造。
【請求項６】
シリコン基板を素子分離領域と活性領域とに区画する段階と、
前記シリコン基板の活性領域の一部を所定深さにエッチングして、複数のゲートが形成される階段型プロファイルを有するゲートリセスを形成する段階と、
前記シリコン基板に第１次しきい電圧調節イオンを注入する段階と、
前記シリコン基板上に複数のゲートを形成するものの、活性領域上に形成するゲートは、前記階段型ゲートリセスと一部が重なるように形成する段階と、
前記複数のゲートを有するシリコン基板上にストレージノード部は覆い、ビットラインノード部のみを露出させるイオン注入マスクを形成する段階と、
前記イオン注入マスクを用いて第２次しきい電圧調節イオンを注入する段階と、
前記イオン注入マスクを除去する段階と、
前記イオン注入マスクが除去された基板内にジャンクション形成用不純物イオンを注入して、非対称的構造を有するジャンクションを形成する段階と、
を含むことを特徴とするゲートリセス構造の形成方法。
【請求項７】
前記ゲートリセスの階段型プロファイルは、下部面、上部面及び垂直面を有するように形成することを特徴とする請求項６に記載のゲートリセス構造の形成方法。
【請求項８】
前記階段型ゲートリセスの下部面と上部面は、相互に同じ面積を有することを特徴とする請求項６に記載のゲートリセス構造の形成方法。
【請求項９】
前記下部面は、上部面よりも広い面積を有することを特徴とする請求項６に記載のゲートリセス構造の形成方法。
【請求項１０】
前記階段型ゲートリセスの垂直面は、１０〜９０゜の傾斜角を有することを特徴とする請求項６に記載のゲートリセス構造の形成方法。
【請求項１１】
前記階段型ゲートリセスの垂直面は、５０〜２５００Åの高さを有することを特徴とする請求項６に記載のゲートリセス構造の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートリセス構造及びその形成方法に関し、より詳細には、ジャンクションの厚さを素子分離膜の厚さよりも十分に小さくすることによって、素子分離膜の両側に近接して配置されるジャンクションが相互に短絡しないようにし、素子の信頼性を向上させるゲートリセス構造及びその形成方法に関する。
【背景技術】
【０００２】
近来、ＤＲＡＭ(Dynamic Random Access Memory)セルの高集積化に伴い、トランジスターの大きさ及びソース及びドレーン間のチャンネル長も減少しつつある。
【０００３】
このようにチャンネル長が短くなると、トランジスターの短チャンネル効果を増加させ、しきい電圧の減少につながる。
【０００４】
そこで、トランジスターの短チャンネル効果に起因するしきい電圧の減少を防ぐために従来はチャンネルのドーピング濃度を増加させて所望の大きさのしきい電圧を得てきたが、このようなチャンネルドーピング濃度の増加は、ソース接合部での電界集中現象を招いて漏れ電流を増加させ、結果としてＤＲＡＭセルのリフレッシュ特性を劣化させる問題につながる。
【０００５】
このような問題点を解決するための一方案として、最近では、ゲートリセス構造(recess gate structure)に対する研究が盛んになってきた。以下、図１に基づき、従来の技術によるゲートリセス構造について説明する。
【０００６】
図１は、従来の技術によるゲートリセス構造を示す断面図である。同図に示すように、従来の技術によるゲートリセス構造は、素子分離膜１０５により活性領域と素子分離領域とに区画されているシリコン基板１００と、基板１００上に形成されている複数のゲート３００と、ゲート３００の側壁においてバッファー酸化膜１５１及び窒化膜１５３が順次に積層されてなるゲートスペーサー１６０と、ゲート３００両側の基板１００内に形成されており、相互に非対称的な構造を有するジャンクション１８０と、を含む。
【０００７】
ここで、ジャンクション１８０は、ストレージノード部とビットラインノード部を構成し、これにより、ストレージノード部とビットラインノード部も非対称的な構造を有するようになる。この非対称的な構造は、ストレージノード部における電界集中を防止し、ビットラインノード部の抵抗特性を向上させる。
【０００８】
また、ゲート３００は、下部面、上部面及び垂直面からなる階段型プロファイルを有するリセス内に形成されており、特に、下部面は、図１の‘Ｃ’で示すように、素子分離膜１０５上に形成されたゲート３００の下部と素子分離膜１０５と近接する活性領域、つまり、ストレージノード部内に形成されたジャンクション１８０の上部との段差を排除するために、ストレージノード部を含んで素子分離膜１０５の一部まで延設されている。
【０００９】
したがって、従来の技術により製造されたゲートリセス構造は、ゲート下部の階段型プロファイルによってチャンネル長が長く形成されるため、チャンネルのドーピング濃度を増加させなくても短チャンネル効果を効率よく防ぐことができる。
【００１０】
しかしながら、従来の技術では、ゲートリセスの下部面が、段差を排除するために、ストレージノード部を含んでストレージノード部と隣接する素子分離膜の一部まで延在しているため、素子分離膜と隣接するストレージノード部の高さが、既存設計値‘Ａ’よりも遥か下の‘Ｂ’に低くなってしまう。すなわち、ストレージノード部のジャンクション形成高さが低くなることから、ジャンクションの厚さと素子分離膜の厚さが略同一になり、素子分離膜の両側に近接する活性領域に形成されたジャンクションが短絡する問題があった(図１の点線矢印参照)。
【００１１】
なお、階段型プロファイルを有するゲートリセスでは、垂直面の高さによって下部面と上部面間に段差が発生する。このため、ゲートを形成するためのエッチング工程時に、下部面にエッチング比率を合せてゲートを形成すると、上部面に相対的に高いエッチング比率が適用され、上部面に隣接するジャンクションが損なわれ、一方、上部面にエッチング比率を合せてゲートを形成すると、下部面に相対的に低いエッチング比率が適用され、基板の下部までゲート電極形成物が正確にエッチングされず基板上に残留することになり、この残留する電極形成物により隣接するゲートが導通する問題が生じる。しかも、ゲート電極形成物が基板上に残留する状態で金属プラグを形成すると、ゲートと金属プラグとが導通するため、オン／オフすべきゲートの機能を失うことになる。
【００１２】
【特許文献１】米国特許第６６８６６３７号明細書
【特許文献２】米国特許第６７２０６３０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、上記の問題点に鑑みて、ジャンクションの厚さを素子分離膜の厚さよりも十分に小さくすることによって、素子分離膜の両側に近接配置されるジャンクションが相互に短絡しなくするゲートリセス構造及びその形成方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、本発明の一側面によれば、活性領域と素子分離領域とに区画されているシリコン基板と、前記基板上に形成されている複数のゲートと、前記ゲート側壁に形成されているゲートスペーサーと、前記ゲート両側の基板内に形成されており、相互に非対称的な構造を有するジャンクションと、を含み、ゲートリセスが、前記基板の活性領域に形成され、下部面、上部面及び垂直面からなる階段型プロファイルを有するものの、該下部面は、活性領域にのみ位置し、素子分離領域には位置しないことを特徴とするゲートリセス構造が提供される。
【００１５】
ここで、前記階段型ゲートリセスの下部面と上部面は、相互に同じ面積を有することが好ましい。
【００１６】
また、前記下部面は、前記上部面よりも広い面積を有することが好ましい。
【００１７】
前記階段型ゲートリセスの垂直面は、１０〜９０゜の傾斜角を有することが好ましい。また、前記階段型ゲートリセスの垂直面は、５０〜２５００Åの高さを有することが好ましい。そして、前記階段型ゲートリセスの垂直面は、熱工程中にイオン拡散の障壁の役割を担うようにする。
【００１８】
本発明の他の側面によれば、シリコン基板を素子分離領域と活性領域とに区画する段階と、前記シリコン基板の活性領域の一部を所定深さにエッチングして、複数のゲートが形成される階段型プロファイルを有するゲートリセスを形成する段階と、前記シリコン基板に第１次しきい電圧調節イオンを注入する段階と、前記シリコン基板上に複数のゲートを形成するものの、活性領域上に形成するゲートは、前記階段型ゲートリセスと一部が重なるように形成する段階と、前記複数のゲートを有するシリコン基板上にストレージノード部は覆い、ビットラインノード部のみを露出させるイオン注入マスクを形成する段階と、前記イオン注入マスクを用いて第２次しきい電圧調節イオンを注入する段階と、前記イオン注入マスクを除去する段階と、前記イオン注入マスクが除去された基板内にジャンクション形成用不純物イオンを注入して、非対称的構造を有するジャンクションを形成する段階と、を含むことを特徴とするゲートリセス構造の形成方法が提供される。
【００１９】
ここで、前記ゲートリセスの階段型プロファイルは、下部面、上部面及び垂直面を有するように形成することが好ましい。
【００２０】
前記階段型ゲートリセスの下部面と上部面は、相互に同じ面積を有するものの、前記下部面が、上部面よりも広い面積を有することが好ましい。
【００２１】
前記階段型ゲートリセスの垂直面は、１０〜９０゜の傾斜角を有することが好ましい。また、前記階段型ゲートリセスの垂直面は、５０〜２５００Åの高さを有することが好ましい。そして、前記階段型ゲートリセスの垂直面は、熱工程中にイオン拡散の障壁の役割を担うことが好ましい。
【発明の効果】
【００２２】
本発明によるゲートリセス構造及びその形成方法によれば、非対称的構造のジャンクションを形成することができるため、ビットラインノード部の抵抗を改善し、素子安定化を図ることが可能になる。
【００２３】
また、本発明によれば、ジャンクションが形成される活性領域の厚さが増加するため、素子分離膜の両側に近接する活性領域に形成されたジャンクションが相互に短絡するのを防止し、素子の信頼性を向上させることが可能になる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明に係る実施形態を、本発明の属する技術分野で通常の知識を持つ者が容易に実施できるように、添付図面に基づき詳細に説明する。したがって、本発明は、下記する具体的な実施形態に限定されず、様々な形態に変更実施できることは明らかである。
【００２５】
なお、図面中、同じ構成要素には、可能な限り同一の参照符号を付し、複数の層及び領域は、明瞭な図示のためにその厚さを拡大して示すものとする。
【００２６】
以下、本発明に係る実施形態によるゲートリセス構造を形成する方法について、添付図面を参照しつつ詳細に説明する。
【００２７】
まず、図２に基づき、本発明に係る実施形態によるゲートリセス構造を説明する。
【００２８】
図２は、本発明に係る実施形態によるゲートリセス構造を示す断面図である。同図に示すように、ゲートリセス構造は、素子分離膜１０５により活性領域と素子分離領域とに区画されているシリコン基板１００と、基板１００上に形成されている複数のゲート３００と、ゲート３００の側壁においてバッファー酸化膜１５１及び窒化膜１５３が順次に積層されてなるゲートスペーサー１６０と、各ゲート３００の両側に近接する基板１００内に形成されており、相互に非対称的な構造を有するジャンクション１８０と、を含む。
【００２９】
また、ゲート３００は、下部面、上部面及び垂直面からなる階段型プロファイルを有するゲートリセス内に形成される。ここで、特に、下部面は、図２の‘Ｄ’で示すように、ゲート３００を形成する前に、活性領域の中でゲート形成領域に該当する基板１００の一部だけをエッチングして形成していることから、素子分離領域には位置しておらず、活性領域の中でもストレージノード部及びビットラインノード部を除外したゲート形成領域の一部にのみ位置することになる。これにより、素子分離膜１０５は、隣り合う素子を絶縁しうるような充分な厚さを有すると同時に、ジャンクション１８０が形成される部分、つまり、ストレージノード部及びビットラインノード部も高く形成されるため、素子分離膜１０５の両側に近接するジャンクションが相互に短絡するのを防止することができる。
【００３０】
このように本発明に係る実施形態ではストレージノード部と隣接するゲート形成領域の基板１００をエッチングして階段型プロファイルを有するゲートリセスを形成したが、この階段型ゲートリセスを、図示しないが、ビットラインノード部と隣接するゲート形成領域の基板１００をエッチングして形成することも可能である。
【００３１】
前にも述べたように、本発明によるゲートリセス構造は、素子分離膜に近接する活性領域の一部の高さ、つまり、ストレージノード部に該当するジャンクションの高さが、従来の技術に比べて高く形成されるため、素子分離膜の両側に近接して形成されるジャンクションが相互に短絡するのが防止される(図２の点線矢印参照)。
【００３２】
次に、図３ａ乃至図３ｆを参照して本発明に係る実施形態によるゲートリセス構造を形成する方法について説明する。
【００３３】
図３ａ乃至図３ｆは、本発明に係る実施形態によるゲートリセス構造を形成する方法を順次的に示す工程断面図である。
【００３４】
まず、図３ａに示すように、素子分離膜１０５により活性領域と素子分離領域とに区画されたシリコン基板１００上に、階段型プロファイルを有するゲートリセスをエッチングするのに用いられるステップゲートマスク１１０を形成する。ここで、ステップゲートマスク１１０は、感光膜、酸化膜、窒化膜及びポリシリコンなどのいずれか一つからなり、その形成幅は、実際ゲート形成幅の０．１〜１倍またはゲート長の０．１倍とすることが好ましい。これは、ゲートを形成するためのエッチング工程時に過剰エッチングからゲートを保護し、均一なゲート幅を与え得るような幅である。
【００３５】
続いて、ステップゲートマスク１１０をエッチングマスクとし、活性領域のうちゲート形成領域の基板１００の一部をエッチングすることで、所定の深さを有する階段型ゲートリセスを形成する。
【００３６】
このように本発明に係る実施形態では、ストレージノード部と隣接するゲート形成領域の基板１００をエッチングして階段型プロファイルを有するゲートリセスを形成したが、階段型ゲートリセスを、ビットラインノード部と隣接するゲート形成領域の基板１００をエッチングして形成することも可能である。
【００３７】
下部面、上部面及び垂直面からなる階段型プロファイルを有するゲートリセスにおいて、特に下部面は、素子分離膜が埋め込まれた素子分離領域には形成せず、活性領域のうちゲート形成領域の一部分にのみ形成するため、素子分離膜は隣り合う素子を絶縁しうるような充分な厚さを有する。また、素子分離膜に近接する活性領域、つまり、ストーリージノード部に該当するジャンクションの高さが高くなることから、素子分離膜の両側に近接して形成されるジャンクションが相互に短絡する従来における問題点を解消することができる。
【００３８】
なお、この階段型プロファイルの深さ方向の面である、いわゆる垂直面は、５０〜２５００Åの高さと１０〜９０゜の傾斜角を有するため、熱工程中のイオン拡散を防止する拡散障壁の役割を担い、非対称ジャンクション構造の効果を極大化する。
【００３９】
次いで、ステップゲートマスク１１０を除去した後に、図３ｂに示すように、素子分離膜１０５上にウェル形成用マスク１１５を形成し、このウェル形成用マスク１１５を用いて、露出したシリコン基板の活性領域にｐ型ウェル形成用イオン及び第１次しきい電圧調節イオンを注入する。このときに、第１次しきい電圧調節イオンとしてはｐ型イオンを使用する。
【００４０】
また、ウェル形成用マスク１１５を除去した後に、図３ｃに示すように、階段型プロファイルが形成されたシリコン基板１００上に、通常のゲート形成工程を施して複数のゲート３００を形成する。このゲート３００は、ゲート酸化膜１２０、ゲート導電物１５０及びハードマスク１５５の積層構造で形成される。ここで、基板１００の活性領域上に形成するゲート３００は、その一端を、図３ｃの‘Ｅ’で示すようにストレージノード部(図示せず)と近接して形成された階段型ゲートリセスの境界線と一致するように形成することで漏れ電流の発生を防止する。
【００４１】
続いて、このゲート側壁に酸化工程を行ってバッファー酸化膜１５１を形成する。ここで、バッファー酸化膜１５１は、ゲート側壁を保護する役割を担う。
【００４２】
その後、図３ｄに示すように、複数のゲート３００が形成された基板１００上に、ストレージノード部(図示せず)は覆い、ビットラインノード部(図示せず)のみを露出させるイオン注入マスク１４０を形成する。これは、後述する非対称構造を作るためのものである。そして、イオン注入マスク１４０を用いて露出されたビットラインノード部(図示せず)に、第２次しきい電圧調節イオンを注入する。このときに、第２次しきい電圧調節イオンとしては、第１次しきい電圧調節イオンと同じｐ型イオンを使用する。
【００４３】
このように本発明ではビットラインノード部にのみ第２次しきい電圧調節イオンを注入することで、ストレージノード部との濃度差を形成する。すなわち、ストレージノード部に比べてビットラインノード部のｐ型イオン濃度を高くし、ジャンクションの非対称特性を極大化する。
【００４４】
その後、イオン注入マスク１４０を除去した後に、図３ｅに示すように、基板１００の全面にｎ型ジャンクション形成用不純物イオンを注入することでソース／ドレーン接合領域を形成する。このように、ビットラインノード部にｐ型イオンが強くドーピングされている基板全面に、ｎ型ジャンクション形成用不純物イオンを注入すると、相対的にｐ型イオンが弱くドーピングされているストレージノード部にｎ型イオンが強く形成される。すなわち、ビットラインノード部に比べてストレージノード部のｎ型イオン濃度を高くし、ビットラインノード部の抵抗特性を改善する。
【００４５】
続いて、図３ｆに示すように、バッファー酸化膜１５１の側壁に窒化膜１５３を形成して、ゲート３００をエッチング及び洗浄等の後続工程から保護するためのゲートスペーサー１６０を完成し、このゲートスペーサー１６０の両側にビットラインノード部とストレージノード部に連結される金属プラグ２００を形成する。
【００４６】
次に、図４ａ及び図４ｂに基づき、従来の技術によるゲートリセス構造を有するトランジスターと本発明によるゲートリセス構造を有するトランジスターにおける電界分布を比較する。
【００４７】
図４ａは、従来の技術によるゲートリセス構造を有するトランジスターの電界を示し、図４ｂは、本発明に係る実施形態によるゲートリセス構造を有するトランジスターの電界を示す図である。
【００４８】
図４ａに示すように、素子分離膜上に形成されるゲートと素子分離膜に近接する活性領域内に形成されるジャンクションとの段差を排除するためにエッチングされた素子分離膜の垂直面の高さだけ活性領域が低くなり、よって、低くなった活性領域の下部面に形成されるジャンクションも低く形成される。したがって、同図の‘Ｆ’のように低く形成されているジャンクションが確認される。
【００４９】
一方、図４ｂを参照すると、素子分離膜と隣接する活性領域、つまり、ゲート形成領域の一部のみをエッチングしてゲートの下部を形成することから、素子分離膜に近接する活性領域の残りの部分は低くならず、よって、その上に形成されるジャンクションも低く形成されない。したがって、同図の‘Ｇ’に示すように、図４ａの‘Ｆ’よりも高く形成されているジャンクションが確認される。
【００５０】
以上、本発明を具体的な実施形態に上げて詳細に説明してきたが、本発明の権利範囲はこれに限定されるのではなく、添付した特許請求の範囲により定義される本発明の基本概念に基づいて当業者が様々に変形及び改良した形態も本発明に属するものと理解すべきである。
【図面の簡単な説明】
【００５１】
【図１】従来の技術によるゲートリセス構造を示す断面図である。
【図２】本発明に係る実施形態によるゲートリセス構造を示す断面図である。
【図３ａ】本発明に係る実施形態によるゲートリセス構造の形成方法を示す工程断面図である。
【図３ｂ】本発明に係る実施形態によるゲートリセス構造の形成方法を示す工程断面図である。
【図３ｃ】本発明に係る実施形態によるゲートリセス構造の形成方法を示す工程断面図である。
【図３ｄ】本発明に係る実施形態によるゲートリセス構造の形成方法を示す工程断面図である。
【図３ｅ】本発明に係る実施形態によるゲートリセス構造の形成方法を示す工程断面図である。
【図３ｆ】本発明に係る実施形態によるゲートリセス構造の形成方法を示す工程断面図である。
【図４ａ】従来の技術によるゲートリセス構造を有するトランジスターにおける電界分布を示した図である。
【図４ｂ】本発明に係る実施形態によるゲートリセス構造を有するトランジスターにおける電界分布を示した図である。
【符号の説明】
【００５２】
１００  シリコン基板、１０５  素子分離膜、１１０  ステップゲートマスク、１１５  ウェル形成用マスク、１２０  ゲート酸化膜、１４０  イオン注入マスク、１５０  ゲート導電物、１５１  バッファー酸化膜、１５３  窒化膜、１５５  ハードマスク、１６０  ゲートスペーサー、１８０  ジャンクション、２００  金属プラグ、３００  ゲート。
【図１】
2006165504.tif 000003
【図２】
2006165504.tif 000004
【図３ａ】
2006165504.tif 000005
【図３ｂ】
2006165504.tif 000006
【図３ｃ】
2006165504.tif 000007
【図３ｄ】
2006165504.tif 000008
【図３ｅ】
2006165504.tif 000009
【図３ｆ】
2006165504.tif 000010
【図４ａ】
2006165504.tif 000011
【図４ｂ】
2006165504.tif 000012