(57)【要約】【課題】小型で設計や調整が容易な発振周波数制御回路を提供すること。【解決手段】入力されるアナログ制御電圧に応じた周波数の発振信号を生成する発振回路から出力される、発振信号の周波数を計数する周波数カウンタと、入力されるデジタル値に応じて前記アナログ制御電圧を生成する複数のＤ／Ａコンバータと、入力される制御信号に応じたデジタル値を生成するデジタル値生成回路と、周波数カウンタにより計数される周波数を基準の周波数と比較して、比較の結果に応じて前記デジタル値生成回路に入力する制御信号を生成する演算回路とを備える発振周波数制御回路を提供する。【選択図】  図１
2006108861.tif 000002
【特許請求の範囲】
【請求項１】
入力されるアナログ制御電圧に応じた周波数の発振信号を生成する発振回路から出力される、前記発振信号の周波数を計数する周波数カウンタと、
入力されるデジタル値に応じて前記アナログ制御電圧を生成する複数のＤ／Ａコンバータと、
入力される制御信号に応じて前記デジタル値を生成するデジタル値生成回路と、
前記周波数カウンタにより計数される周波数を基準の周波数と比較して、前記比較の結果に応じて前記デジタル値生成回路に入力する前記制御信号を生成する演算回路と、
を備えることを特徴とする発振周波数制御回路。
【請求項２】
請求項１に記載の発振周波数制御回路であって、
前記デジタル値生成回路はアップダウンカウンタであることを特徴とする発振周波数制御回路。
【請求項３】
請求項１または２に記載の発振周波数制御回路であって、
前記発振回路を備えることを特徴とする発振周波数制御回路。
【請求項４】
請求項３に記載の発振周波数制御回路であって、
前記発振回路は、
前記各Ｄ／Ａコンバータの夫々に対応されて設けられる複数の電圧／電流変換回路と、
前記各電圧／電流変換回路の夫々から出力される電流を合成した値に応じた周波数の前記発振信号を生成する電流制御発振回路と、
を有することを特徴とする発振周波数制御回路。
【請求項５】
請求項４に記載の発振周波数制御回路であって、
前記各電圧／電流変換回路の入力電圧の変化に対する出力電流の変化が前記電圧／電流変換回路ごとに異なること
を特徴とする発振周波数制御回路。
【請求項６】
請求項５に記載の発振周波数制御回路であって、
前記電圧／電流変換回路から出力される電流の変域は、他の前記電圧／電流変換回路から出力される電流の前記デジタル値の最小変化量に対する変化量よりも大きくなるように設定されていること
を特徴とする発振周波数制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ラジオ受信機の局部発振器などに適用される発振周波数制御回路に関する。
【背景技術】
【０００２】
ラジオ受信機の局部発振器などに適用され、安定した発振周波数を得るための回路としてＰＬＬ回路が知られている。ＰＬＬ回路は、ＶＣＯ（電圧制御発振回路：Voltage Controlled Oscillator）、デジタル的に分周比Ｎを設定するプログラムカウンタ、基準となる周波数（以下、基準周波数という）を発生する基準周波数発生回路、位相比較器、ループフィルタ（以下、ＬＰＦと称する）を含んで構成されている。ＶＣＯから出力される発振信号はプログラムカウンタによって１／Ｎに分周される。プログラムカウンタから出力された分周信号は位相比較器において基準周波数発生回路から出力される基準信号と比較され、位相比較器は比較結果に応じたパルスを出力する。位相比較器からの出力パルスはＬＰＦによって積分され、これにより生成された直流の制御電圧はＶＣＯの入力電圧として帰還される。このようなフィードバック制御によって、安定した周波数の発振信号が得られる。なお、分周比Ｎを制御すれば、所望の周波数の発振信号を得ることができる。このような構成からなるＰＬＬ回路としては、例えば特許文献１に開示されているものがある。
【特許文献１】特開平１０−１７６０８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上記ＰＬＬ回路におけるＬＰＦは、一般にプログラマブルカウンタや分周比Ｎを制御するマイコンチップに対して外付けされるコンデンサや抵抗等の素子を用いて構成される。このため、小型化が難しく、とくに電波時計等の機器に実装する場合には問題であった。また外付け部品の存在は、製造工程を複雑化させるとともに製造コストの増大につながることになる。またＰＬＬ回路では、電波時計の時刻情報受信回路のように低周波信号の発生に適用した場合、周波数がロックするまでの時間を短縮するには限界があり、受信待機時間の増大や電池寿命の短縮化等の問題が生じる。またループフィルタの積分定数はＰＬＬ回路のスイッチングスピードやロック可能な周波数の範囲、ジッター耐性等を大きく左右し、ループフィルタはＶＣＯ等の他の構成との関係も考慮して慎重な設計や調整が要求され、製造工程が複雑になりやすい。
【０００４】
本発明はこのような背景に鑑みてなされたもので、小型で設計や調整が容易な発振周波数制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するための本発明のうち主たる発明は、発振周波数制御回路であって、  入力されるアナログ制御電圧に応じた周波数の発振信号を生成する発振回路から出力される、前記発振信号の周波数を計数する周波数カウンタと、入力されるデジタル値に応じて前記アナログ制御電圧を生成する複数のＤ／Ａコンバータと、入力される制御信号に応じて前記デジタル値を生成するデジタル値生成回路と、前記周波数カウンタにより計数される周波数を基準の周波数と比較して、前記比較の結果に応じて前記デジタル値生成回路に入力する前記制御信号を生成する演算回路と、を備えるものである。
【０００６】
本発明の発振周波数制御回路は、周波数カウンタの計数値と基準周波数の比較結果に応じて発振回路に入力されるアナログ制御電圧を生成する。このため、従来のＰＬＬ回路のようにループフィルタ（ＬＰＦ）が必要でなく、小型化が可能であり、腕時計などの小型の装置にも組み込むことが可能である。また外付け部品が必要でないため製造コストを下げることができる。またループフィルタを用いないため、設計や調整も容易である。
【発明の効果】
【０００７】
本発明によれば、小型で設計や調整が容易な発振周波数制御回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の一実施形態につき図面を参照しつつ説明する。図１に本発明の一実施形態として説明する発振周波数制御回路１の構成を示している。発振周波数制御回路１は、ＶＣＯ（電圧制御発振回路：Voltage Controlled Oscillator）１１、３つのＤ／Ａコンバータ１２（１）〜１２（３）、アンプ回路１３、周波数カウンタ１４、演算回路１５、及びアップダウンカウンタ１６（１）〜１６（３）を含んで構成されている。
【０００９】
ＶＣＯ１１は、入力される電圧に応じた周波数の発振信号を生成する。ＶＣＯ１１は、Ｄ／Ａコンバータ１２（１）〜１２（３）（図１ではＤＡＣ１〜３と表記している）の夫々から出力される電圧に応じた発振信号を生成して出力する。ＶＣＯ１１から出力される発信信号（ＶＣＯ出力）は、ラジオ受信機の周波数混合回路等のこの発振信号を利用する回路に供給される。ＶＣＯ１１から出力される発振信号の一部は、アンプ回路１３において増幅された後、周波数カウンタ１４に供給される。周波数カウンタ１４は、ＶＣＯ１１から出力される発振信号の周波数を計数し、その値を演算回路１５に供給する。
【００１０】
演算回路１５は、ＣＰＵ１６１及びＲＯＭ・ＲＡＭ等のメモリ１６２を含んで構成されている。演算回路１５は、アップダウンカウンタ１６（１）〜１６（３）から出力されるデジタル値を制御するための制御信号を生成し、生成した制御信号をアップダウンカウンタ１６（１）〜１６（３）に出力する。アップダウンカウンタ１６（１）〜１６（３）は、演算回路１５から出力される制御信号に応じてデジタル値を生成し、生成したデジタル値を、夫々が接続しているＤ／Ａコンバータ１２（１）〜１２（３）に出力する。演算回路１５の機能は、ＣＰＵ１６１がメモリ１６２に記憶されているプログラムを実行することによって実現されている。なお、アップダウンカウンタ１６（１）〜１６（３）の機能は演算回路１５によって実現するようにすることもできる。
【００１１】
演算回路１５は、周波数カウンタ１４から供給される周波数ｆ１と、メモリ１６２に記憶している周波数ｆ２（基準周波数）とを比較して、その比較の結果に応じて上記制御信号を生成することによりアップダウンカウンタ１６（１）〜１６（３）から出力されるデジタル値を制御し、これによりＶＣＯ１１から出力される発振信号の周波数を安定化させる。例えばｆ１＜ｆ２であった場合には、演算回路１５はＶＣＯ１１から出力される発振信号の周波数が高くなるようにアップダウンカウンタ１６（１）〜１６（３）から出力されるデジタル値を制御する。またｆ１＞ｆ２であった場合には、演算回路１５は、演算回路１５はＶＣＯ１１から出力される発振信号の周波数が低くなるようにアップダウンカウンタ１６（１）〜１６（３）から出力されるデジタル値を制御する。ｆ１＝ｆ２であった場合には、演算回路１５は上記制御信号を出力せず、この場合、アップダウンカウンタ１６（１）〜１６（３）から出力されるデジタル値は一定に保たれる。なお、ｆ１＝ｆ２となる比較が所定回数行われた場合に比較を行う時間間隔を増やすように制御してもよい。これにより比較処理の回数が減って発振周波数制御回路１の消費電力を抑えることができる。
【００１２】
次に、アップダウンカウンタ１６（１）〜１６（３）から出力されるデジタル値によってＶＣＯ１１から出力される発振信号の周波数が制御される仕組みについて説明する。図２にＶＣＯ１１の内部構成を示している。ＶＣＯ１１は、Ｄ／Ａコンバータ１２（１）〜１２（３）の夫々に対応させて設けられる電圧電流変換回路（以下、Ｖ／Ｉ変換回路１１１（１）〜１１１（３）と称する）と、Ｖ／Ｉ変換回路１１１（１）〜１１１（３）の夫々から出力される電流Ｉ１〜Ｉ３を合成した合成電流Ｉを出力する電流合成回路１１２、電流合成回路１１２から出力される合成電流Ｉに応じた周波数の発振信号を生成する電流制御発振回路１１３とを含んでいる。なお、電流制御発振回路には、マルチバイブレータを用いて構成されるもののほか、特開２００４−１０４６５５号公報に開示されているもの等がある。
【００１３】
Ｄ／Ａコンバータ１２（１）〜１２（３）は、いずれも同じデジタル値の入力に対して同じ大きさのアナログ電圧を出力するものである。Ｖ／Ｉ変換回路１１１（１）〜１１１（３）は、夫々入力電圧の変化に対する出力電流の変化（傾き）が異なる。各Ｖ／Ｉ変換回路１１１（１）〜１１１（３）の傾きの大きさは、Ｖ／Ｉ変換回路１１１（１）＞Ｖ／Ｉ変換回路１１１（２）＞Ｖ／Ｉ変換回路１１１（３）の関係である。Ｄ／Ａコンバータ１２（１）〜１２（３）により与えられる入力電圧は不連続な値であり、これに応じて決まるＶ／Ｉ変換回路１１１（１）〜１１１（３）の夫々の出力電流も不連続な値である。電流合成回路１１２は、このように傾きの異なる３つのＶ／Ｉ変換回路１１１（１）〜１１１（３）の夫々から出力される電流Ｉ１〜Ｉ３を合成し、その合成電流Ｉ＝Ｉ１＋Ｉ２＋Ｉ３を電流制御発振回路１１３に出力する。
【００１４】
ここで電流制御発振回路１１３から所望の周波数の発振信号を出力させるための合成電流Ｉは、Ｖ／Ｉ変換回路１１１（１）がＩ＞Ｉ１の範囲で合成電流Ｉに最も近い電流Ｉ１を出力し、Ｖ／Ｉ変換回路１１１（２）がＩ−Ｉ１＞Ｉ２の範囲でＩ−Ｉ１に最も近い電流Ｉ２を出力し、Ｖ／Ｉ変換回路１１１（３）がＩ−Ｉ１−Ｉ２＞Ｉ３の範囲で最も近い電流Ｉ３を出力することにより得られる。すなわち、演算回路１５は、各Ｖ／Ｉ変換回路１１１（１）〜１１１（３）がこのような電流を出力するようにアップダウンカウンタ１６（１）〜１６（３）を制御する。アップダウンカウンタ１６（１）〜１６（３）は、上記制御に応じたデジタル値を、夫々に接続するＤ／Ａコンバータ１２（１）〜１２（３）に対して出力する。
【００１５】
なお、Ｖ／Ｉ変換回路１１１（１）とＶ／Ｉ変換回路１１１（２）との関係では、Ｖ／Ｉ変換回路１１１（２）から出力される電流の変域が、Ｖ／Ｉ変換回路１１１（１）の出力電流の、アップダウンカウンタ１６（１）から出力されるデジタル値の最小変化量に対する変化量よりも大きくなるように設定されている。これにより例えば素子のばらつきや温度変化、ノイズ、駆動電圧の変動等の影響によりＶ／Ｉ変換回路１１１（１）が特定の大きさの電流を生成することができない場合でも、Ｖ／Ｉ変換回路１１１（２）によって必要な大きさの電流を生成することができる。そしてこれにより必要とする周波数の発振信号を安定して生成することができる。なお、このような設定は、Ｖ／Ｉ変換回路１１１（２）とＶ／Ｉ変換回路１１１（３）との関係でも同様になされている。
【００１６】
図３はＶＣＯ１１が３０ｋＨｚ〜１００ｋＨｚまでの７０ｋＨｚの範囲の周波数の発振信号を出力する場合における本実施形態の発振周波数制御回路１の動作例である。同図に示す例では、Ｄ／Ａコンバータ１２（１）に入力されるデジタル値を可変して３０ｋＨｚ〜１００ｋＨｚの範囲の周波数を選択するようにしている。またＤ／Ａコンバータ１２（２）に入力されるデジタル値を可変して０〜３．９ｋＨｚの範囲の周波数を選択するようにしている。またＤ／Ａコンバータ１２（３）に入力されるデジタル値を可変して０〜２００Ｈｚの範囲の周波数を選択するようにしている。
【００１７】
図３に示す例では、Ｄ／Ａコンバータ１２（１）に入力されるデジタル値が１ｂｉｔ変化すると、ＶＣＯ１１が出力する発振信号の周波数が１．６７ｋＨｚ変化する。またＤ／Ａコンバータ１２（２）に入力されるデジタル値が１ｂｉｔ変化すると、ＶＣＯ１１が出力する発振信号の周波数が９３Ｈｚ変化する。またＤ／Ａコンバータ１２（３）に入力されるデジタル値が１ｂｉｔ変化するとＶＣＯ１１が出力する発振信号の周波数が２．３Ｈｚ変化する。
【００１８】
なお、図３に示す例では、Ｖ／Ｉ変換回路１１１（１）とＶ／Ｉ変換回路１１１（２）の傾きを調節することにより、Ｄ／Ａコンバータ１２（２）によって選択される周波数の変域（３．９ｋＨｚ）が、Ｄ／Ａコンバータ１２（１）に入力されるデジタル値を１ｂｉｔ変化させた場合における発振信号の周波数の変化量（１．６７ｋＨｚ）よりも大きな値となるように設定されている。またＶ／Ｉ変換回路１１１（２）とＶ／Ｉ変換回路１１１（３）の傾きを調節することにより、Ｄ／Ａコンバータ１２（３）によって選択される周波数の変域（２００Ｈｚ）が、Ｄ／Ａコンバータ１２（１）に入力されるデジタル値を１ｂｉｔ変化させた場合における発振信号の周波数の変化量（９３Ｈｚ）よりも大きな値となるように設定されている。これにより本実施形態の発振周波数制御回路１は、例えば素子のばらつきや温度変化、ノイズ、駆動電圧の変動等の影響を受けることなく、必要とする周波数の発振信号を安定して生成することができる。
【００１９】
以上に説明したように、本実施形態の発振周波数制御回路１は、周波数カウンタ１４の計数値ｆ１と基準周波数ｆ２との比較結果に応じてＶＣＯ１１に入力されるアナログ制御電圧を生成する。このため、従来のＰＬＬ回路のように、ループフィルタ（ＬＰＦ）が必要でなく、小型化が可能となり、腕時計などの小型の装置にも組み込むことができる。また外付け部品が必要でない分、製造コストを下げることができる。またループフィルタを用いないため設計や調整も容易である。
【００２０】
ところで、以上に説明した発振周波数制御回路１は、発振信号の周波数を決定するアナログ制御電圧をデジタル値に応じて生成するＤ／Ａコンバータを、複数のＤ／Ａコンバータ１２（１）〜１２（３）を用いて構成するようにしている。ここで多数ビットをアナログ変換する回路を抵抗ラダー型の単体のＤ／Ａコンバータのみで構成しようとすれば、スイッチや抵抗素子の数が膨大となって（例えば、必要精度±２Ｈｚで７０ｋＨｚの範囲の周波数を発振させようとする場合、１４ｂｉｔ（７００００／２ｎ＝４から求まるｎ）のＤ／Ａコンバータを構成する必要がある）、実装面積の増大やコスト増が問題となる。また抵抗ラダー型の回路で構成した場合には分解能が小さ過ぎ（例えば駆動電圧が１Ｖの１４ｂｉｔのＤ／Ａコンバータの場合、分解能は１Ｖ／２１４＝６１μＶ）、電源電圧の変動による影響や抵抗素子の抵抗値の製造バラツキ、ノイズ等の影響を受け易くなって、発振信号の周波数が不安定になり易いという問題もある。
【００２１】
しかしながら、本実施形態のようにＤ／Ａコンバータを複数のＤ／Ａコンバータ１２（１）〜１２（３）で構成している場合には、１つのＤ／Ａコンバータに要求されるビット数が少なくて済み、Ｄ／Ａコンバータを実現する回路としてＲ−２Ｒ型の回路を採用することができる。このため、スイッチの数や抵抗素子等の部品の数が少なくて済み、実装面積を小さくすることができる。さらに、Ｒ−２Ｒ型の回路で構成したＤ／Ａコンバータは、抵抗ラダー型の回路の場合に比べて分解能が小さく（例えば１４ｂｉｔのＤ／Ａコンバータを駆動電圧が１Ｖの７ｂｉｔのＤ／Ａコンバータ３つで構成した場合、分解能は１Ｖ／２７＝７．８ｍＶ）、本実施形態の発振周波数制御回路１は電源電圧の変動による影響や抵抗素子の抵抗値の製造バラツキ、ノイズなどの影響を受けにくく周波数安定性も優れている。
【００２２】
以上の実施形態の説明は本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明はその趣旨を逸脱することなく、変更、改良され得ると共に本発明にはその等価物が含まれることは勿論である。例えば、上述した実施形態の発振周波数制御回路１は、３つのＤ／Ａコンバータと３つのＶ／Ｉ変換回路とを用いるものであったが、Ｄ／Ａコンバータ及びＶ／Ｉ変換回路の数はこれに限定されるものでは無い。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態として説明する発振周波数制御回路１の構成を示す図である。
【図２】本発明の一実施形態として説明するＶＣＯ１１の内部構成を示す図である。
【図３】本発明の一実施形態として説明する発振周波数制御回路１の動作例を示す図である。
【符号の説明】
【００２４】
１１  ＶＣＯ
１２  Ｄ／Ａコンバータ
１３  アンプ回路
１４  周波数カウンタ
１５  演算回路
１６  アップダウンカウンタ
１１１  Ｖ／Ｉ変換回路
１１３  電流制御発振回路
１６１  ＣＰＵ
１６２  メモリ
【図１】
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【図２】
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【図３】
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