(57)【要約】【課題】深さの異なる溝に絶縁膜を埋め込んで素子分離を形成するに際して、各素子分離の半導体基板表面からの高さを均等とし、高品質の半導体装置を製造する半導体装置の製造方法を得ること。【解決手段】半導体基板上に第１〜第３のマスク層を形成し、第３及び第２のマスク層において深さの深い第１の素子分離及び深さの浅い第２の素子分離の対応領域をエッチングし、第１のマスク層において第１の素子分離の対応領域をエッチングし、第３及び第１のマスク層をマスクとして半導体基板における第１の素子分離の形成領域をエッチングして第１の溝を形成し、第１のマスク層における第２の素子分離に対応する領域をエッチングし、第３のマスク層をマスクとして半導体基板における第１の素子分離及び第２の素子分離の形成領域をエッチングして第２の溝を形成すると共に第１の溝をさらに深堀し、第１の溝及び第２の溝に絶縁膜を埋め込み、絶縁膜を平坦化する。【選択図】        図１１
2006041397.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、該半導体基板のエッチングを行う際のエッチングマスクとなる第１のマスク層を形成する工程と、
前記第１のマスク層上に、該第１のマスク層とのエッチング選択比が高い第２のマスク層を形成する工程と、
前記第２のマスク層上に、前記第１のマスク層および前記半導体基板のエッチングを行う際のエッチングマスクとなる第３のマスク層を形成する工程と、
前記第３のマスク層と前記第２のマスク層とにおける、深さの深い第１のトレンチ素子分離および深さの浅い第２のトレンチ素子分離の形成領域に対応する領域をエッチング除去する工程と、
前記第１のマスク層における、前記第１のトレンチ素子分離の形成領域に対応する領域をエッチング除去する工程と、
前記第３のマスクおよび第１のマスクをエッチングマスクとして前記半導体基板における前記第１のトレンチ素子分離の形成領域をエッチング除去して前記第１のトレンチ素子分離形成用の第１のトレンチ溝を形成する工程と、
前記第１のマスク層における、前記第２のトレンチ素子分離の形成領域に対応する領域をエッチング除去する工程と、
前記第３のマスク層をエッチングマスクとして前記半導体基板における前記第１のトレンチ素子分離および第２のトレンチ素子分離の形成領域をエッチング除去して前記第２のトレンチ素子分離形成用の第２のトレンチ溝を形成するとともに前記第１のトレンチ溝をさらに深堀する工程と、
前記第１のトレンチ溝および前記第２のトレンチ溝に絶縁膜を埋め込む工程と、
前記絶縁膜を平坦化する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のマスク層が、前記半導体基板と前記第３のマスク層との間に生じる応力を緩和する応力緩和膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のマスク層がシリコン酸化膜層であり、前記第２のマスク層が非単結晶シリコン膜層であり、前記第３のマスク層がシリコン窒化膜層であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
半導体基板上に、該半導体基板と該半導体膜上に形成される膜との間に生じる応力を緩和する応力緩和膜を形成する工程と、
前記半導体基板のエッチングを行う際のエッチングマスクとなるマスク層を形成する工程と、
前記応力緩和膜およびマスク層における、深さの深い第１のトレンチ素子分離および深さの浅い第２のトレンチ素子分離の形成領域に対応する領域をエッチング除去する工程と、
前記マスク層をエッチングマスクとして前記半導体基板における前記第１のトレンチ素子分離および第２のトレンチ素子分離の形成領域をエッチング除去して前記第１のトレンチ素子分離形成用の第１のトレンチ溝および前記第２のトレンチ素子分離形成用の第２のトレンチ溝を形成する工程と、
前記第２のトレンチ溝内のみにフォトレジストを埋め込む工程と、
前記マスク層および前記フォトレジストをエッチングマスクとして前記第１のトレンチ溝内の半導体基板をエッチング除去して前記第１のトレンチ溝をさらに深堀する工程と、
前記フォトレジストを除去する工程と、
前記第１のトレンチ溝および前記第２のトレンチ溝に絶縁膜を埋め込む工程と、
前記絶縁膜を平坦化する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記フォトレジストを埋め込む工程が、
前記マスク層上であって前記第２のトレンチ溝内を含む前記第２のトレンチ溝の周辺の領域にフォトレジストを形成する工程と、
前記第２のトレンチ溝内にのみ前記フォトレジストを残すように前記マスク層上のフォトレジストを除去する工程と、
を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記応力緩和膜がシリコン酸化膜であり、前記マスク層がシリコン窒化膜層であることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体素子を電気的に分離する素子分離技術を含んだ半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年の急速な微細化により、半導体集積回路は高密度化の一途をたどっている。これに伴い、最先端集積回路においては単位面積当たりの集積度を増すために、素子分離能力を維持したまま素子分離領域を微細化することが要求されている。このような微細化の要求に対して、素子分離法として従来のＬＯＣＯＳ（Local Oxidation of Silicon）法に代わってトレンチ分離法が広く用いられている。トレンチ分離法は、素子間に設けられた溝を絶縁膜で埋めることで素子の電気的分離を達成する方法である。ところが、素子分離領域の微細化を実現するためには、素子分離能力を維持するために溝の深さを変えることなく分離幅のみを微細化する必要があるため、特に絶縁膜の埋め込みの工程において困難さが増している。
【０００３】
また、最先端集積回路の中でも、大容量デバイスなどはメモリセル部と周辺回路部とを有する。このような大容量デバイスにおいて、メモリセル部の集積度を大幅に上げるためにメモリセル部において周辺回路部と同じ深さの溝を用いた場合には、絶縁膜の埋め込みが達成できないという状況が生じてしまう。このため、このような大容量メモリデバイスなどの製造に用いるトレンチ分離法として、集積度の高いメモリセル部においては相対的に浅い溝を使用し、集積度が比較的低い周辺回路部においては深い溝を用いるデュアルトレンチ分離法が用いられている。
【０００４】
ここで、従来のデュアルトレンチ分離法による素子分離領域の形成方法について説明する。従来のデュアルトレンチ分離法においては、まず、シリコン基板の表面上にシリコン酸化膜およびシリコン窒化膜を形成する。つぎに、フォトレジストマスクを用いて素子分離を形成する領域上のシリコン窒化膜およびシリコン酸化膜を異方性エッチングにより選択的に除去する。そして、フォトレジストマスクを除去した後にシリコン窒化膜をマスクとして浅いトレンチ溝および深いトレンチ溝を異方性エッチングにより形成する。
【０００５】
つぎに、浅いトレンチ溝を含む領域をフォトレジストで覆い、該フォトレジストおよびシリコン窒化膜をマスクとして深い溝を異方性エッチングにより形成する。その後、加熱酸化法によって、浅いトレンチ溝および深いトレンチ溝の側壁および底面を酸化してエッチングによるダメージ層を除去する。さらに、ＣＶＤ（Chemical Vapor Deposition）法によって、シリコン酸化膜を全面に堆積して浅いトレンチ溝および深いトレンチ溝内に埋め込み、その表面をシリコン窒化膜をストッパとするＣＭＰ（Chemical Mechanical Polishing）法によって平坦化して、浅いトレンチ溝および深いトレンチ溝内にのみシリコン酸化膜を残す。
【０００６】
その後、シリコン窒化膜を除去し、ウェルの形成や、トランジスタの閾値を決めるためのイオン注入を行い、さらにシリコン酸化膜を除去して素子分離領域が完成する。その後は、ゲート酸化を行い、ゲート電極やソースドレイン領域等を形成することで半導体素子が形成され、配線層によって互いに接続される。
【０００７】
また、浅い溝と深い溝とを得るデュアルトレンチ分離法としては、たとえばウエル分離領域および素子間分離領域の各溝、つまり浅い溝と深い溝とを同一のフォトマスク上で規定する手法を用い、両領域をセルフアラインで形成する技術が提案されている（たとえば特許文献１参照）。
【０００８】
【特許文献１】特開昭６０−２２６１３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述したような従来のデュアルトレンチ分離法においては、シリコンとシリコン窒化膜とのエッチング選択比が小さいために、深い溝を形成するためにシリコン基板をエッチングしている時にフォトレジストで覆われていないシリコン窒化膜もエッチングされてしまう。たとえば、シリコン基板を１５０ｎｍの深さでエッチングする場合には、シリコン窒化膜は４０ｎｍ程度エッチングされてしまう。このため、シリコン酸化膜を浅いトレンチ溝および深いトレンチ溝内に埋め込み、その表面をシリコン窒化膜をストッパとするＣＭＰ法によって平坦化する際に、浅いトレンチ溝を形成する領域と深いトレンチ溝を形成する領域とで、ハードマスクとなるシリコン窒化膜の高さが異なるという状態が発生し、結果的に素子分離領域に埋め込んだシリコン酸化膜のシリコン基板表面上からの膜厚が異なってしまう。
【００１０】
この埋め込み絶縁膜（シリコン酸化膜）のシリコン基板表面上からの膜厚の差は、素子分離形成後の微細加工に大きな影響を及ぼす。特に、ゲート電極加工時のリソグラフィーの露光精度に影響し、また、エッチングのばらつきをも生じさせる。たとえば、浅いトレンチ溝を形成する領域でゲート電極が細くなるという事態が生じ、この結果浅いトレンチ溝と深いトレンチ溝を形成する領域で同じ特性のトランジスタが得られなくなる。
【００１１】
また、ゲート電極加工後に、相対的に素子分離の高さが高い部分の肩に、ゲート電極材のサイドウォールが生じ、ショートの原因となる。このショートの原因を取り除くため、素子分離の高さを低くすると、相対的に素子分子の高さが低い部分で素子分離端がくぼみ、その素子分離で囲まれているトランジスタの閾値が下がる現象が起き、トランジスタ特性のばらつきの原因となる。
【００１２】
さらに、トレンチ溝に埋め込んだシリコン酸化膜を、シリコン窒化膜をストッパとしてＣＭＰ法で平坦化するときに、浅いトレンチ溝が存在する領域と深いトレンチ溝が存在する領域の境界部のシリコン窒化膜上にシリコン酸化膜が残ったり、またＣＭＰ法による研磨のために境界部周辺のシリコン窒化膜の削れがさらに進むということも生じる。この場合も結果的に素子分離領域に埋め込んだシリコン酸化膜のシリコン基板表面上からの膜厚が異なってしまう。
【００１３】
また、上記の特許文献１において、素子分離領域に埋め込んだシリコン酸化膜のシリコン基板表面上からの膜厚が浅い溝と深い溝で等しい構造が得られる製造方法が開示されているが、溝を形成する領域上のハードマスクであるシリコン窒化膜をエッチングするときに、シリコン窒化膜とシリコン酸化膜の選択比が小さいためにその下の膜であるシリコン酸化膜が削れてしまうという状況が発生する。特に、近年、活性領域の確保のために内壁酸化の薄膜化が進んでいる。これに伴って、分離端の落ち込みを低減するためにシリコン基板上のシリコン酸化膜も薄膜化する必要がある。このため、上記の特許文献２で述べられているような製造方法の場合には、シリコン酸化膜が焼失してしまい、デュアルトレンチ分離が形成できないという問題が生じる。
【００１４】
本発明は、上記の問題に鑑みて創案されたものであり、深さの異なる溝に絶縁膜を埋め込んで素子分離を形成するに際して、各素子分離の半導体基板表面からの高さを均等とし、高品質の半導体装置を製造する半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１５】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置の製造方法は、半導体基板上に、該半導体基板のエッチングを行う際のエッチングマスクとなる第１のマスク層を形成する工程と、第１のマスク層上に、該第１のマスク層とのエッチング選択比が高い第２のマスク層を形成する工程と、第２のマスク層上に、第１のマスク層および半導体基板のエッチングを行う際のエッチングマスクとなる第３のマスク層を形成する工程と、第３のマスク層と第２のマスク層とにおける、深さの深い第１のトレンチ素子分離および深さの浅い第２のトレンチ素子分離の形成領域に対応する領域をエッチング除去する工程と、第１のマスク層における、第１のトレンチ素子分離の形成領域に対応する領域をエッチング除去する工程と、第３のマスクおよび第１のマスクをエッチングマスクとして半導体基板における第１のトレンチ素子分離の形成領域をエッチング除去して第１のトレンチ素子分離形成用の第１のトレンチ溝を形成する工程と、第１のマスク層における、第２のトレンチ素子分離の形成領域に対応する領域をエッチング除去する工程と、第３のマスク層をエッチングマスクとして半導体基板における第１のトレンチ素子分離および第２のトレンチ素子分離の形成領域をエッチング除去して第２のトレンチ素子分離形成用の第２のトレンチ溝を形成するとともに第１のトレンチ溝をさらに深堀する工程と、第１のトレンチ溝および第２のトレンチ溝に絶縁膜を埋め込む工程と、絶縁膜を平坦化する工程と、を含むことを特徴とする。
【００１６】
この発明によれば、深さの深い第１のトレンチ素子分離形成用の第１のトレンチ溝の周辺および深さの浅い第２のトレンチ素子分離形成用の第２のトレンチ溝の周辺の領域で、エッチングにより溝を形成する際のエッチングマスクとなるマスク層の高さの差が生じない。これにより、素子分離形成領域である第１のトレンチ溝および第２のトレンチ溝に絶縁膜を埋め込み、平坦化した際に該絶縁膜の半導体基板の表面からの高さ（膜厚）が略等しくなる。
【００１７】
さらに、第１のトレンチ溝が存在する領域と第２のトレンチ溝が存在する領域との境界部において、絶縁膜を平坦化する際に第３のマスク上に絶縁膜が残ることが防止される。また絶縁膜の平坦化のための研磨により第１のトレンチ溝が存在する領域と第２のトレンチ溝が存在する領域との境界部周辺の第３のマスクの削れが進み、これに起因して浅い素子分離と深い素子分離との高さの差が生じることが防止されている。
【発明の効果】
【００１８】
この発明によれば、深さの異なる各素子分離の半導体基板表面からの高さを均等にすることができ、素子分離に起因した特性のばらつきのない高品質の半導体装置を製造する半導体装置の製造方法を得ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明にかかる半導体装置の製造方法の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述により限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００２０】
実施の形態１．
図１〜図１４は、本発明の実施の形態１にかかる半導体装置の製造方法を説明する工程断面図である。以下においては、図１〜図１４を参照しながら本実施の形態にかかる半導体装置の製造方法について説明する。本実施の形態にかかる半導体装置の製造方法においては、まず、図１に示すように半導体基板であるシリコン基板１０の表面上に第１のマスクとなるシリコン酸化膜１２をたとえば熱酸化法によって５ｎｍ〜１５ｎｍ程度の膜厚に形成する。
【００２１】
つぎに、図２に示すように該シリコン酸化膜１２上に、第２のマスクとなる非単結晶シリコン膜１４をたとえば１０ｎｍ〜２００ｎｍ程度の膜厚でＣＶＤ法によって堆積させ、さらに図３に示すように第３のマスクとなるシリコン窒化膜１６をたとえば２０ｎｍ〜２５０ｎｍ程度の膜厚でＣＶＤ法によって堆積させる。ここで、シリコン酸化膜１２は、後述するようにエッチングマスクとして機能する他に、シリコン窒化膜１６を直接シリコン基板１０上に成膜することによるシリコン基板１０に対する応力の影響を避けるための応力緩和膜として形成する。また、非単結晶シリコン膜１４は、非単結晶シリコン膜１４とシリコン酸化膜１２とのエッチング選択比が高いことを利用して、この後の工程にあたるシリコン窒化膜１６を異方性エッチングするときのシリコン酸化膜４の削れおよび消失を防止するために形成するものである。
【００２２】
つぎに、フォトレジストマスクを用いて、素子分離を形成する領域上のシリコン窒化膜１６および非単結晶シリコン膜１４を異方性エッチングにより選択的に除去する。すなわち、まず図４に示すようにシリコン窒化膜１６上であって、素子分離を形成しない領域に対応する部分にフォトレジスト１８を形成する。つぎに、図５に示すようにフォトレジスト１８をエッチングマスクとして、素子分離を形成する領域のシリコン窒化膜１６および非単結晶シリコン膜１４をエッチング除去し、開口部１９および開口部２１を形成する。このとき、シリコン窒化膜１６および非単結晶シリコン膜１４の開口幅は５０ｎｍ〜５００ｎｍ程度である。また、開口部１９は浅い素子分離の形成領域に対応しており、開口部２１は深い素子分離の形成領域に対応している。
【００２３】
つぎに、フォトレジスト１８を除去し、図６に示すようにフォトレジスト２０で浅い溝を形成する領域に対応する開口部１９を含む領域を覆い、このフォトレジスト２０およびシリコン窒化膜１６をマスクとして、図７に示すように深い素子分離を形成する領域に対応するシリコン酸化膜１２をエッチングにより除去する。このとき、素子分離を形成する領域にフォトレジスト端があってもよい。
【００２４】
この後、図８に示すようにフォトレジスト２０を除去し、浅い素子分離を形成する領域上のシリコン酸化膜１２、およびシリコン窒化膜１６をマスクとして、図９に示すように深い素子分離を形成する領域のシリコン基板１０をエッチングにより５０ｎｍ〜３００ｎｍ程度、掘削し、深い素子分離形成用のトレンチ溝２２を形成する。この工程においてシリコン基板１０をエッチングする深さ、すなわちトレンチ溝２２の深さは、最終的に形成される深い素子分離の深さと浅い素子分離の深さとの差の量である。また、このときの浅い素子分離を形成する領域上のシリコン酸化膜１２の削れ量は、シリコン酸化膜１２とシリコン基板１０とのエッチング選択比が極めて高いためわずかである。
【００２５】
つぎに、図１０に示すように浅い素子分離を形成する領域上のシリコン酸化膜１２をエッチングにより除去する。そして、図１１に示すようにシリコン窒化膜１６をマスクとして、浅い素子分離を形成する領域および深い素子分離を形成する領域のシリコン基板１０をエッチングにより５０ｎｍ〜３００ｎｍ程度掘削して、浅い素子分離形成用のトレンチ溝２４を形成するとともに深い素子分離形成用のトレンチ溝２２をさらに深堀する。この工程においてシリコン基板１０をエッチングする深さは、浅い素子分離の深さの量である。
【００２６】
以上の工程を経ることによって、深い素子分離形成用のトレンチ溝２２および浅い素子分離形成用のトレンチ溝２４を所望の深さに形成することができる。そして、本実施の形態においては、シリコン窒化膜１６の高さの差を生じることなくトレンチ溝２２およびトレンチ溝２４を所望の深さに形成することができる。また、ここでは、深さの異なる２種類のトレンチ溝を形成する場合について説明しているが、３種類以上の深さの異なるトレンチ溝も同様の工程を繰り返すことによって形成することができる。
【００２７】
つぎに、熱酸化法によってトレンチ溝２２およびトレンチ溝２４の側壁および底面を２ｎｍ〜３０ｎｍ程度の深さで酸化して、エッチングによるダメージ層を除去する。さらに、図１２に示すようにたとえばＣＶＤ法によって絶縁膜であるシリコン酸化膜２６を３００ｎｍ〜６００ｎｍの膜厚でトレンチ溝２２およびトレンチ溝２４を含む領域に堆積して該トレンチ溝２２内およびトレンチ溝２４内を埋め込む。そして、シリコン酸化膜２６の表面を、シリコン窒化膜１６をストッパとするＣＭＰ（Chemical Mechanical Polishing）法によって平坦化してシリコン窒化膜１６上の不要なシリコン酸化膜２６を除去し、図１３に示すようにトレンチ溝２２およびトレンチ溝２４にのみシリコン酸化膜２６を残す。
【００２８】
この後、シリコン窒化膜１６および非単結晶シリコン膜１４を除去し、従来公知の方法によりウェルの形成やトランジスタの閾値を決めるためのイオン注入を行い、さらに、シリコン酸化膜１２を除去して図１４に示すように深い素子分離２８と浅い素子分離３０が完成する。完成した深い素子分離２８と浅い素子分離３０とは、シリコン基板１０の表面からの高さが略同一とされている。そして、この後は、従来公知の方法によりゲート酸化膜を成膜し、ゲート電極やソースドレイン領域等を形成することで半導体素子が形成され、配線層によって互いに接続されることで半導体装置が完成する。なお、上記においては、シリコン基板１０上に３層のマスク層を形成した場合について説明したが、本発明においては、シリコン基板１０上に形成するマスク層は３層に限定されるものではなく、適宜変更可能である。
【００２９】
以上において説明したように、本実施の形態にかかる半導体装置の製造方法によれば、深さの異なるトレンチ溝を形成する場合に、浅い素子分離を形成する領域の周辺のマスク層すなわち浅いトレンチ溝の周辺のマスク層と、深い素子分離を形成する領域の周辺のマスク層すなわち深いトレンチ溝の周辺のマスク層と、においてシリコン基板１０の表面からの高さに差が生じることがない。
【００３０】
また、素子分離形成工程において、浅い素子分離を形成する領域の周辺のマスク層すなわち浅いトレンチ溝２４の周辺のマスク層と、深い素子分離を形成する領域の周辺のマスク層すなわち深いトレンチ溝２２の周辺のマスク層と、の間に高さの差が生じないため、浅いトレンチ溝２４が存在する領域と深いトレンチ溝２２が存在する領域との境界部において、ＣＭＰ法による研磨の際にシリコン窒化膜１６上にシリコン酸化膜２６が残ることが防止される。またＣＭＰ法による研磨のために境界部周辺のシリコン窒化膜１６の削れがさらに進み、これに起因して浅い素子分離と深い素子分離との高さの差が生じることがない。
【００３１】
これにより、本実施の形態にかかる半導体装置の製造方法によれば、素子分離形成領域であるトレンチ溝２２およびトレンチ溝２４にシリコン酸化膜２６を埋め込み、ＣＭＰ法による研磨後に該シリコン酸化膜２６のシリコン基板１０の表面からの膜厚を確実に略等しくすることができる。したがって、最終的に形成された浅い素子分離３０と深い素子分離２８とのシリコン基板１０の表面からの高さを確実に略同一とすることができる。また、シリコン基板１０上のシリコン酸化膜１２が薄膜である場合においても、確実に浅い素子分離および深い素子分離、すなわちデュアルトレンチ分離を形成することができる。
【００３２】
この結果、形成された浅い素子分離３０と深い素子分離２８とのシリコン基板１０の表面からの高さに差による微細加工への影響をなくすことができ、高品質の半導体装置を製造することができる。特にゲート電極加工時のリソグラフィーの露光精度の低下およびエッチングのばらつきを低減させることができ、トランジスタ特性のばらつきを低減させることが可能である。したがって、本実施の形態にかかる半導体装置の製造方法によれば、各素子分離の半導体基板表面からの高さを均等とし、特性のばらつきが抑制された高品質の半導体装置を製造することができる。
【００３３】
また、ゲート電極加工時に素子分離の肩にゲート電極材のサイドウォールが形成されることを避けるために素子分離の高さを低くした場合においても、トランジスタ特性のばらつきが生じることが無く、トランジスタ特性のばらつきのない高品質の半導体装置を製造することができる。
【００３４】
実施の形態２．
図１５〜図２５は、本発明の実施の形態２にかかる半導体装置の製造方法を説明する工程断面図である。以下においては、図１５〜図２５を参照しながら本実施の形態にかかる半導体装置の製造方法について説明する。なお、上述した実施の形態１の場合と同様の構成部材については、理解の容易のために同じ符号を付してある。本実施の形態にかかる半導体装置の製造方法においては、まず、図１５に示すように半導体基板であるシリコン基板１０の表面上に第１のマスクとなるシリコン酸化膜１２をたとえば熱酸化法によって５ｎｍ〜１５ｎｍ程度の膜厚に形成する。
【００３５】
つぎに、図１６に示すように該シリコン酸化膜１２上に、第２のマスクとなるシリコン窒化膜１６をたとえば５０ｎｍ〜２５０ｎｍ程度の膜厚でＣＶＤ法によって堆積させる。ここで、シリコン酸化膜１２は、シリコン窒化膜１６を直接シリコン基板１０上に成膜することによるシリコン基板１０に対する応力の影響を避けるための応力緩和膜として形成する。
【００３６】
つぎに、フォトレジストマスクを用いて、素子分離を形成する領域上のシリコン窒化膜１６およびシリコン酸化膜１２を異方性エッチングにより選択的に除去する。すなわち、まず図１７に示すようにシリコン窒化膜１６上であって、素子分離を形成しない領域に対応する部分にフォトレジスト１８を形成する。つぎに、図１８に示すようにフォトレジスト１８をエッチングマスクとして、素子分離を形成する領域のシリコン窒化膜１６およびシリコン酸化膜１２をエッチング除去し、開口部３２および開口部３４を形成する。このとき、シリコン窒化膜１６およびシリコン酸化膜１２の開口幅は５０ｎｍ〜５００ｎｍ程度である。また、開口部３２は浅い素子分離の形成領域に対応しており、開口部３４は深い素子分離の形成領域に対応している。
【００３７】
つぎに、フォトレジスト１８を除去し、図１９に示すようにシリコン窒化膜１６をエッチングマスクとして、深い素子分離を形成する領域および浅い素子分離を形成する領域のシリコン基板１０を異方性エッチングにより５０ｎｍ〜３００ｎｍ程度の深さで掘削する。これにより、浅い素子分離形成用のトレンチ溝３６および深い素子分離形成用のトレンチ溝３８を形成する。この工程においてシリコン基板１０をエッチングする深さは、浅いトレンチ溝の深さであり、浅い素子分離の深さである。その深さは、たとえばシリコン基板１０表面より５０ｎｍ〜３００ｎｍ程度である。
【００３８】
つぎに、図２０に示すようにトレンチ溝３６を含む領域を該トレンチ溝３６が埋まる程度にフォトレジスト４０で覆う。このとき、トレンチ溝３８にフォトレジスト４０が入らないようにする。そして、図２１に示すようにこのフォトレジスト４０が活性領域のシリコン窒化膜１６上に残らないようにフォトレジスト４０をエッチングする。このとき、フォトレジスト４０のエッチング量が少なければ、深い溝を形成する領域のシリコン窒化膜１６の削れ量もわずかである。
【００３９】
つぎに、図２２に示すようにフォトレジスト４０およびシリコン窒化膜１６をマスクとして、深い素子分離を形成する領域のトレンチ溝３８のシリコン基板１０をエッチングによりさらに掘削する。ここで、シリコン基板１０をエッチングするときには、フォトレジスト４０もエッチングされるが、シリコン基板１０のエッチング量に対し、フォトレジスト４０がシリコン基板１０に達することがないような膜厚となるように、シリコン酸化膜１２とシリコン窒化膜１６の膜厚を形成していれば、浅いトレンチ溝３６の底部のシリコン基板１０が掘削されることはない。
【００４０】
また、この工程でのシリコン基板１０をエッチングする量は、深いトレンチ溝３８と浅いトレンチ溝３６との深さの差の量であり、深い素子分離と浅い素子分離との深さの差の量である。そして、たとえばエッチング後の深いトレンチ溝３８のシリコン基板１０表面より下の深さは１００ｎｍ〜４００ｎｍ程度である。その後、フォトレジスト４０を除去する。
【００４１】
以上の工程を経ることによって、深い素子分離形成用のトレンチ溝３８および浅い素子分離形成用のトレンチ溝３６を所望の深さに形成することができる。そして、本実施の形態においては、シリコン窒化膜１６の高さの差を生じることなくトレンチ溝３６およびトレンチ溝３８を所望の深さに形成することができる。また、ここでは、深さの異なる２種類のトレンチ溝を形成する場合について説明しているが、３種類以上の深さの異なるトレンチ溝も同様の工程を繰り返すことによって形成することができる。
【００４２】
つぎに、熱酸化法によってトレンチ溝３６およびトレンチ溝３８の側壁および底面を２ｎｍ〜３０ｎｍ程度の深さで酸化して、エッチングによるダメージ層を除去する。さらに、図２３に示すようにたとえばＣＶＤ法によって絶縁膜であるシリコン酸化膜２６を３００ｎｍ〜６００ｎｍの膜厚でトレンチ溝３６およびトレンチ溝３８を含む領域に堆積して該トレンチ溝３６内およびトレンチ溝３８内を埋め込む。そして、シリコン酸化膜２６の表面を、シリコン窒化膜１６をストッパとするＣＭＰ（Chemical Mechanical Polishing）法によって平坦化してシリコン窒化膜１６上の不要なシリコン酸化膜２６を除去し、図２４に示すようにトレンチ溝３６およびトレンチ溝３８にのみシリコン酸化膜２６を残す。
【００４３】
この後、シリコン窒化膜１６を除去し、従来公知の方法によりウェルの形成やトランジスタの閾値を決めるためのイオン注入を行い、さらに、シリコン酸化膜１２を除去して図２５に示すように深い素子分離２８と浅い素子分離３０が完成する。完成した深い素子分離２８と浅い素子分離３０とは、シリコン基板１０の表面からの高さが略同一とされている。そして、この後は、従来公知の方法によりゲート酸化膜を成膜し、ゲート電極やソースドレイン領域等を形成することで半導体素子が形成され、配線層によって互いに接続されることで半導体装置が完成する。
【００４４】
以上において説明したように、本実施の形態にかかる半導体装置の製造方法によれば、深さの異なるトレンチ溝を形成する場合に、浅い素子分離を形成する領域の周辺のマスク層すなわち浅いトレンチ溝の周辺のマスク層と、深い素子分離を形成する領域の周辺のマスク層すなわち深いトレンチ溝の周辺のマスク層と、においてシリコン基板１０の表面からの高さに差が生じることがない。
【００４５】
また、素子分離形成工程において、浅い素子分離を形成する領域の周辺のマスク層すなわち浅いトレンチ溝３６の周辺のマスク層と、深い素子分離を形成する領域の周辺のマスク層すなわち深いトレンチ溝３８の周辺のマスク層と、の間に高さの差が生じないため、浅いトレンチ溝３６が存在する領域と深いトレンチ溝３８が存在する領域との境界部において、ＣＭＰ法による研磨の際にシリコン窒化膜１６上にシリコン酸化膜２６が残ることが防止される。またＣＭＰ法による研磨のために境界部周辺のシリコン窒化膜１６の削れがさらに進み、これに起因して浅い素子分離と深い素子分離との高さの差が生じることがない。
【００４６】
これにより、本実施の形態にかかる半導体装置の製造方法によれば、素子分離形成領域であるトレンチ溝３６およびトレンチ溝３８にシリコン酸化膜２６を埋め込んだ際に該シリコン酸化膜２６のシリコン基板１０の表面からの膜厚を確実に略等しくすることができる。したがって、最終的に形成された浅い素子分離３０と深い素子分離２８とのシリコン基板１０の表面からの高さを確実に略同一とすることができる。また、シリコン基板１０上のシリコン酸化膜１２が薄膜である場合においても、確実に浅い素子分離および深い素子分離、すなわちデュアルトレンチ分離を形成することができる。
【００４７】
この結果、形成された浅い素子分離３０と深い素子分離２８とのシリコン基板１０の表面からの高さに差による微細加工への影響をなくすことができ、高品質の半導体装置を製造することができる。特にゲート電極加工時のリソグラフィーの露光精度の低下およびエッチングのばらつきを低減させることができ、トランジスタ特性のばらつきを低減させることが可能である。したがって、本実施の形態にかかる半導体装置の製造方法によれば、各素子分離の半導体基板表面からの高さを均等とし、特性のばらつきが抑制された高品質の半導体装置を製造することができる。
【００４８】
また、ゲート電極加工時に素子分離の肩にゲート電極材のサイドウォールが形成されることを避けるために素子分離の高さを低くした場合においても、トランジスタ特性のばらつきが生じることが無く、トランジスタ特性のばらつきのない高品質の半導体装置を製造することができる。
【産業上の利用可能性】
【００４９】
以上のように、本発明にかかる半導体装置の製造方法は、メモリセル部と周辺回路部とを有するような大容量デバイスにおいて、メモリセル部の集積度を大幅に上げた半導体装置を製造する場合に有用である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態１にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図３】本発明の実施の形態１にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図４】本発明の実施の形態１にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図５】本発明の実施の形態１にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図６】本発明の実施の形態１にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図７】本発明の実施の形態１にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図８】本発明の実施の形態１にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図９】本発明の実施の形態１にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図１０】本発明の実施の形態１にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図１１】本発明の実施の形態１にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図１２】本発明の実施の形態１にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図１３】本発明の実施の形態１にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図１４】本発明の実施の形態１にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図１５】本発明の実施の形態２にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図１６】本発明の実施の形態２にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図１７】本発明の実施の形態２にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図１８】本発明の実施の形態２にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図１９】本発明の実施の形態２にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図２０】本発明の実施の形態２にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図２１】本発明の実施の形態２にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図２２】本発明の実施の形態２にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図２３】本発明の実施の形態２にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図２４】本発明の実施の形態２にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【図２５】本発明の実施の形態２にかかる半導体装置の製造方法の製造工程を説明する工程断面図である。
【符号の説明】
【００５１】
１０  シリコン基板
１２  シリコン酸化膜
１４  非単結晶シリコン膜
１６  シリコン窒化膜
１８  フォトレジスト
２０  フォトレジスト
２２  トレンチ溝
２４  トレンチ溝
２６  シリコン酸化膜
２８  深い素子分離
３０  浅い素子分離
３２  開口部
３４  開口部
３６  トレンチ溝
３８  トレンチ溝
４０  フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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