(57)【要約】【課題】トレンチ型ＭＯＳＦＥＴの容量低減のため、トレンチ底部に絶縁膜による容量層を形成する手法が知られている。しかし絶縁膜の容量層は安定な形成が困難であった。【解決手段】容量層をノンドープポリシリコンで形成する。酸化膜で形成した容量層と異なり、シームの発生などが抑制でき、安定した容量層が形成できる。また、容量層として用いるポリシリコンについては、ドープされたポリシリコンでもよく、ポリシリコン表面に形成される酸化膜も容量膜として機能するため、低容量な絶縁ゲート型デバイスの提供が可能となる。【選択図】    図１
2006093506.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン領域となる一導電型の半導体基板と、
該半導体基板表面に設けた逆導電型のチャネル層と、
該チャネル層を貫通し前記半導体基板まで到達するトレンチと、
前記トレンチ底部に埋め込まれた第１半導体層と、
前記トレンチ内壁に設けた絶縁膜と、
前記トレンチに埋め込まれ前記第１半導体層上に位置する第２半導体層と、
前記チャネル層表面の前記トレンチに隣接して設けた一導電型のソース領域と、を具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記第１半導体層は、ノンドープのポリシリコンであることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記第１半導体層は前記チャネル層より下方に埋め込まれることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項４】
前記絶縁膜は前記第１半導体層表面に設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項５】
前記第１半導体層は、前記絶縁膜により被覆されることを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
【請求項６】
前記第１半導体層は、側面および底面を第１絶縁膜で被覆され、表面を第２絶縁膜で被覆されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項７】
一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、
前記チャネル層を貫通し前記半導体基板まで到達するトレンチを形成する工程と、
少なくとも前記トレンチ内壁に絶縁膜を形成する工程と、
前記トレンチ底部に第１半導体層を埋設する工程と、
前記トレンチに埋め込まれ前記第１半導体層上に位置する第２半導体層を形成する工程と、
前記チャネル層表面で前記トレンチに隣接して一導電型のソース領域を形成する工程と、を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項８】
一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、
前記チャネル層を貫通し前記半導体基板まで到達するトレンチを形成する工程と、
前記トレンチ内壁に第１絶縁膜を形成する工程と、
前記トレンチ底部に第１半導体層を埋設する工程と、
前記トレンチ内壁に第２絶縁膜を形成する工程と、
前記トレンチに埋め込まれ前記第１半導体層上に位置する第２半導体層を形成する工程と、
前記チャネル層表面で前記トレンチに隣接して一導電型のソース領域を形成する工程と、を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項９】
前記第１半導体層はノンドープのポリシリコンを堆積して形成することを特徴とする請求項７または請求項８に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１０】
前記トレンチ内壁に第１絶縁膜を形成した後前記第１半導体層を埋設し、その後該トレンチ内壁に第２絶縁膜を形成することを特徴とする請求項８に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１１】
前記第２絶縁膜形成前に、前記トレンチ側壁の前記第１絶縁膜を除去することを特徴とする請求項１０に記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置およびその製造方法に係り、特にゲート−ドレイン間の容量を低減するトレンチ構造の絶縁ゲート型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図１５は従来のトレンチ構造の絶縁ゲート型半導体装置を示す断面図である。図は一例としてｎチャネル型のＭＯＳＦＥＴを示す。
【０００３】
半導体基板２１上のドレイン領域２２表面にチャネル層２４を設け、チャネル層２４を貫通するトレンチ２７を形成する。トレンチ２７内壁をゲート酸化膜３１で被覆し、ゲート電極３３を埋設する。チャネル層２４表面にはソース領域３５、ボディ領域３４を設け、ソース電極３８を形成する（例えば特許文献１参照。）。
【０００４】
また、このようなトレンチ構造の絶縁ゲート型半導体装置において、デバイスの低容量化のため、トレンチ底部の酸化膜を厚く形成する手法が試みられている。
【０００５】
図１６は、トレンチ底部の酸化膜をトレンチ側壁の酸化膜より厚くする技術の一例である。
【０００６】
基板５６、５７に設けたトレンチＴＲ２１内壁に窒化膜を設け、トレンチ底面の窒化膜を除去してトレンチ側壁のみ窒化膜ＮＬ４１、ＮＬ４２を残す（図１６（Ａ））。その後、基板が露出したトレンチ底面に酸化膜ＯＬ５２を選択的に成長させる（図１６（Ｂ））。側壁の窒化膜ＮＬ４１、ＮＬ４２を除去しゲート酸化膜ＧＬ６１、ＧＬ６２を形成する（図１６（Ｃ））（例えば特許文献２参照。）。
【０００７】
また、図１７はＣＶＤ法によりトレンチ底部に厚い酸化膜を形成する技術の一例である。
【０００８】
基板１０１にトレンチ１０７を形成後、ＣＶＤ法によりトレンチ１０７内を酸化膜で完全に埋設する。その後ドライエッチまたはウェットエッチにより酸化膜の一部を除去する。これによりトレンチ底部に例えば２０００Å程度の厚い埋め込み酸化膜１１０が形成される。その後、駆動電圧に応じた膜厚のゲート酸化膜１１１をトレンチ１０７内壁に形成する。これによりチャネル層１０４に接するトレンチ１０７側壁に薄いゲート酸化膜１１１が形成され、トレンチ１０７底部に厚い埋め込み酸化膜１１０が形成される（例えば特許文献３参照。）。
【特許文献１】特開平１１−６７７８７号公報
【特許文献２】特開２００３−１５８２６８号公報
【特許文献３】特開２００１−２７４３９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＭＯＳＦＥＴに代表されるトレンチ構造の絶縁ゲート型半導体装置において、デバイスの高性能化に伴いトレンチ内壁の絶縁膜の膜厚は非常に薄く形成される。一方、ＭＯＳＦＥＴにとっては、入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓ、帰還容量Ｃｒｓｓが重要な項目であり、デバイスの特性向上のためにはこれらの低減が必須である。
【００１０】
特にゲート−ドレイン間容量Ｃｇｄは入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓ、帰還容量Ｃｒｓｓのそれぞれに寄与する。トレンチ構造のＭＯＳＦＥＴの場合、ゲート−ドレイン間容量Ｃｇｄはトレンチ底部の容量である。このため、上記のごとく増速酸化や選択酸化などにより、トレンチ側壁の酸化膜の膜厚を薄く維持したままトレンチ底部のみ膜厚を厚く形成する手法が試みられている。
【００１１】
しかし、図１６のごとく酸化膜上に窒化膜を形成する選択成長の場合、窒化膜の形成工程、底部の窒化膜のみの除去工程、選択酸化工程、側壁の窒化膜の除去工程、ゲート酸化膜形成工程が必要である。従って、工程数の増加や、工程が煩雑になる等の問題があった。
【００１２】
一方図１７のごとくＣＶＤ法などにより酸化膜を埋め込む場合、トレンチ内に埋め込まれた酸化膜にボイドやシームと呼ばれる空洞化箇所が生じやすい。ボイドやシームはＣＶＤ工程での成長核の形成がトレンチの側壁を始点として生じることに起因する。この場合において、側壁からの核成長が速い箇所があると、その箇所で膜が閉鎖し下方にボイドが生じてしまう。またボイドが生じない場合でもトレンチ側壁から成長してきた膜がトレンチの中心で接合するシームが生じやすい。ボイドやシームがあるとそこからエッチャントが染み込み、形成異常が発生するため、デバイスを安定に形成する上で問題があった。
【００１３】
さらに、選択的に不純物濃度を高くした半導体層を増速酸化させ、トレンチ底部のみ酸化膜の膜厚を厚く形成する方法も知られている。しかし、増加量は少ないので、効果としては酸化膜など絶縁膜を埋め込む方法に比べると少ない。
【課題を解決するための手段】
【００１４】
本発明はかかる課題に鑑みてなされ、第１に、ドレイン領域となる一導電型の半導体基板と、該半導体基板表面に設けた逆導電型のチャネル層と、該チャネル層を貫通し前記半導体基板まで到達するトレンチと、前記トレンチ底部に埋め込まれた第１半導体層と、前記トレンチ内壁に設けた絶縁膜と、前記トレンチに埋め込まれ前記第１半導体層上に位置する第２半導体層と、前記チャネル層表面の前記トレンチに隣接して設けた一導電型のソース領域と、を具備することにより解決するものである。
【００１５】
また、前記第１半導体層は、ノンドープのポリシリコンであることを特徴とするものである。
【００１６】
また、前記第１半導体層は前記チャネル層より下方に埋め込まれることを特徴とするものである。
【００１７】
また、前記絶縁膜は前記第１半導体層表面に設けられることを特徴とするものである。
【００１８】
また、前記第１半導体層は、前記絶縁膜により被覆されることを特徴とするものである。
【００１９】
また、前記第１半導体層は、側面および底面を第１絶縁膜で被覆され、表面を第２絶縁膜で被覆されることを特徴とするものである。
【００２０】
第２に、一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、前記チャネル層を貫通し前記半導体基板まで到達するトレンチを形成する工程と、少なくとも前記トレンチ内壁に絶縁膜を形成する工程と、前記トレンチ底部に第１半導体層を埋設する工程と、前記トレンチに埋め込まれ前記第１半導体層上に位置する第２半導体層を形成する工程と、前記チャネル層表面で前記トレンチに隣接して一導電型のソース領域を形成する工程と、を具備することにより解決するものである。
【００２１】
第３に、一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、前記チャネル層を貫通し前記半導体基板まで到達するトレンチを形成する工程と、前記トレンチ内壁に第１絶縁膜を形成する工程と、前記トレンチ底部に第１半導体層を埋設する工程と、前記トレンチ内壁に第２絶縁膜を形成する工程と、前記トレンチに埋め込まれ前記第１半導体層上に位置する第２半導体層を形成する工程と、前記チャネル層表面で前記トレンチに隣接して一導電型のソース領域を形成する工程と、を具備することにより解決するものである。
【００２２】
また、前記第１半導体層はノンドープのポリシリコンを堆積して形成することを特徴とするものである。
【００２３】
また、前記トレンチ内壁に第１絶縁膜を形成した後前記第１半導体層を埋設し、その後該トレンチ内壁に第２絶縁膜を形成することを特徴とするものである。
【００２４】
また、前記第２絶縁膜形成前に、前記トレンチ側壁の前記第１絶縁膜を除去することを特徴とするものである。
【発明の効果】
【００２５】
本発明に依れば、第１に、トレンチ７底部に容量層を形成するため、ゲート−ドレイン間容量Ｃｇｄを低減できる。容量層は、ノンドープポリシリコン、または不純物が導入されたポリシリコンを絶縁膜で被覆したものである。酸化膜は、ポリシリコンに対して、高いエッチング選択性を有する。従って、第１半導体層形成後にトレンチ側壁の酸化膜を除去する際に、例えばフッ酸などを用いれば、容易にトレンチ側壁の酸化膜を除去できる。つまり、トレンチ側壁にダメージを与えることなく、ゲート酸化膜を形成する前処理が可能となる。
【００２６】
第２に、容量層をノンドープポリシリコンで形成することにより、膜厚が厚い容量層が形成でき、ゲート−ドレイン間容量Ｃｇｄを大幅に低減できる。具体的には、ゲート酸化膜の厚みが例えば約７００Åの場合、容量層を設けない場合はゲート−ドレイン間容量Ｃｇｄは約３００ｐＦである。しかし、第１半導体層をトレンチ底部に２０００Å程度埋め込んで底部酸化膜と共に容量層とすることによりゲート−ドレイン間容量Ｃｇｄは３分の１となり、約１００ｐＦにすることができる。
【００２７】
第３に、ポリシリコンで容量層を形成するため、ＣＶＤ法により酸化膜を埋め込んで容量層を形成する場合と異なりシームの発生がなくなる。これによりシームが影響する異常エッチングが解消され、安定した容量層の形成が可能となる。
【００２８】
第４に、酸化膜の選択成長による容量層の形成と比較して、製造工程が簡素化する。酸化膜の選択成長では、トレンチ底部のみの窒化膜の除去工程やトレンチ側壁の窒化膜の除去工程が必要となるため、工程が煩雑となる。しかし本実施形態によれば、トレンチ側壁の酸化膜の除去を行わずに容量層が形成できる利点を有する。また、従来の設備で実施が可能である。
【発明を実施するための最良の形態】
【００２９】
本発明の実施の形態をトレンチ構造のｎチャネル型のＭＯＳＦＥＴを例に図１から図１４を参照して詳細に説明する。
【００３０】
図１は第１の実施形態のＭＯＳＦＥＴの構造を示す断面図である。
【００３１】
第１の実施形態のＭＯＳＦＥＴは、半導体基板１、２と、チャネル層４と、トレンチ７と、第１半導体層１０と、第１酸化膜１１ａおよび第２酸化膜１１ｂと、第２半導体層１３と、ソース領域１５と、ボディ領域１４とから構成される。
【００３２】
基板は、ｎ＋型のシリコン半導体基板１の上にエピタキシャル成長などによりｎ−型半導体層２を積層してドレイン領域を設けたものである。ｎ−型半導体層２表面にはｐ型のチャネル層４が設けられる。
【００３３】
トレンチ７は、チャネル層４を貫通し、ドレイン領域２まで到達して設けられる。トレンチ７の底部内壁は第１酸化膜１１ａで被覆され、第１半導体層１０が埋設される。また、第１半導体層１０表面およびトレンチ７側壁は第２酸化膜１１ｂで被覆される。
【００３４】
第１半導体層１０は、ノンドープのポリシリコンであり、その表面に設けられた第２酸化膜１１ｂの一部および第１酸化膜１１ａによって周囲を被覆され、容量層１２を構成する。尚、以下容量層１２において第１半導体層１０を被覆する第１および第２酸化膜を、底部酸化膜１８と称する。
【００３５】
第１半導体層１０はチャネル層４より下方のトレンチ７底部に埋設され、その厚みは例えば１０００Å〜３０００Åである。このようにトレンチ７底部に厚い容量層１２を設けることにより、ＭＯＳＦＥＴのゲート−ドレイン間容量Ｃｇｄは大幅に減少する。
【００３６】
第２酸化膜１１ｂの一部は、少なくともチャネル層４に隣接したトレンチ７側壁に数百Åの膜厚に設けられ、ゲート酸化膜１１となる。
【００３７】
第１半導体層１０の上方には底部酸化膜１８（第２酸化膜１１ｂの一部）を介して、第２半導体層１３を設ける。第２半導体層は不純物が導入されたポリシリコンをトレンチ７に充填したものであり、ゲート電極１３となる。
【００３８】
トレンチ７に隣接したチャネル層４表面にはｎ＋型のソース領域１５が設けられ、隣り合う２つのソース領域１５間のチャネル層４表面にはｐ＋型のボディ領域１４が配置される。これによりゲート電極１３に電圧印加時にはソース領域１５からトレンチ７に沿ってチャネル領域（図示せず）が形成される。ゲート電極１３上は層間絶縁膜１６で覆い、層間絶縁膜１６間は金属配線層１７とのコンタクトホールＣＨとなる。コンタクトホールＣＨから露出したソース領域１５およびボディ領域１４にはバリアメタル層（不図示）を介して、アルミニウム合金などによる金属配線層（ソース電極）１７が電気的に接続する。
【００３９】
具体的にゲート酸化膜の厚みが例えば約７００Åの場合、容量層１２を設けない場合、すなわちトレンチ底部にゲート酸化膜３１のみが設けられる場合（図１５参照）のゲート−ドレイン間容量Ｃｇｄは約３００ｐＦである。しかし、第１半導体層１０を例えば２０００Å程度埋め込み、底部酸化膜１８を形成して容量層１２とすることにより、ゲート−ドレイン間容量Ｃｇｄは３分の１となり、約１００ｐＦにすることができる。
【００４０】
後に詳述するが、第１の実施形態では、トレンチ７側壁に形成された第１酸化膜１１ａを除去した後、第２酸化膜１１ｂを形成している。ポリシリコンは酸化膜とのエッチングの選択性がよいため、第１半導体層１０形成時のエッチングでトレンチ７側壁にダメージを与えることは少ない。しかし第１酸化膜１１ａを除去して新たに第２酸化膜１１ｂを形成することにより、トレンチ７側壁にダメージのない薄いゲート酸化膜１１を形成でき、安定な酸化膜の形成が可能となる。
【００４１】
また、酸化膜は、単結晶シリコンより多結晶シリコンの方がその成長速度が速い。従って、第２酸化膜１１ｂはゲート酸化膜１１になる膜厚より底部酸化膜１８になる膜厚が厚く形成される。これにより、より容量の低減を図ることができる。
【００４２】
図２は、本発明の第２の実施形態を示す。
【００４３】
第２の実施形態は、チャネル層４に隣接するトレンチ７側壁に第１酸化膜１１ａおよび第２酸化膜１１ｂが形成される。
【００４４】
第１半導体層１０は、チャネル層４より下方のトレンチ７底部に埋設されたノンドープのポリシリコンであり、厚みは例えば１０００Å〜３０００Åである。第１半導体層１０は、その表面に設けられた第２酸化膜１１ｂの一部と、底面および側面に設けられた第１酸化膜１１ａとによる底部酸化膜１８で周囲を被覆され、容量層１２を構成する。
【００４５】
第１半導体層１０周囲の第１酸化膜１１ａは、チャネル層４に接するトレンチ７側壁にも設けられる。また、トレンチ７側壁の第１酸化膜１１ａ上には、第２酸化膜１１ｂが設けられ、これらによってゲート酸化膜１１が構成される。
【００４６】
第２酸化膜１１ｂはトレンチ７側壁に連続して第１半導体層１０表面にも設けられ、底部酸化膜１８の一部となる。
【００４７】
他の構成要素は第１の実施形態と同様であり、説明は省略する。
【００４８】
第２の実施形態は、後に詳述するが、トレンチ７側壁の第１酸化膜１１ａを残した状態で、第２酸化膜１１ｂを形成するものである。これにより、ゲート酸化膜１１は第１酸化膜１１ａおよび第２酸化膜１１ｂの２層構造となっている。
【００４９】
しかし、例えば図において第１酸化膜１１ａと第２酸化膜１１ｂを同一条件で形成した場合、第１酸化膜１１ａ上に形成される第２酸化膜１１ｂは成長速度が遅い。つまり、ゲート酸化膜１１は第１酸化膜１１ａの２倍以下の膜厚となる。
【００５０】
従ってトレンチ７側壁のゲート酸化膜１１の膜厚をそれほど増大させることなく、容量層１２を形成できる。
【００５１】
次に図３から図１４を参照して本発明の絶縁ゲート型半導体装置の製造方法を説明する。
【００５２】
絶縁ゲート型半導体装置の製造方法は、一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、前記チャネル層を貫通し前記半導体基板まで到達するトレンチを形成する工程と、少なくとも前記トレンチ内壁に絶縁膜を形成する工程と、前記トレンチ底部に第１半導体層を埋設する工程と、前記トレンチに埋め込まれ前記第１半導体層上に位置する第２半導体層を形成する工程と、前記チャネル層表面で前記トレンチに隣接して一導電型のソース領域を形成する工程と、から構成される。
【００５３】
図３から図１０は第１の実施形態の製造方法である。
【００５４】
第１工程（図３）：一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程。
ｎ＋型シリコン半導体基板１上に、エピタキシャル層を積層するなどしたｎ−型半導体層を設けてドレイン領域２を形成する。
【００５５】
酸化膜（不図示）によるマスクを設け、全面にｐ型の例えばボロンを注入エネルギー５０ＫｅＶ、ドーズ量１Ｅ１３〜３Ｅ１３ｃｍ−２でイオン注入する。そして１１００℃程度の熱処理を行い、ボロンを拡散してチャネル層４を形成する。
第２工程（図４）：  前記チャネル層を貫通し前記半導体基板まで到達するトレンチを形成する。
【００５６】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜５を生成する。その後、レジスト膜によるマスクを、トレンチの開口部分を除いてかける。ＣＶＤ酸化膜５をドライエッチングして部分的に除去し、チャネル領域４が露出したトレンチ開口部６を形成し、レジストを除去する（図４（Ａ））。
【００５７】
その後、ＣＶＤ酸化膜５をマスクとしてトレンチ開口部６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層４を貫通してドレイン領域２まで達するトレンチ７を形成する（図４（Ｂ））。
【００５８】
ダミー酸化をしてトレンチ７内壁とチャネル層４表面に酸化膜（図示せず）を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とＣＶＤ酸化膜５をエッチングにより除去する。
【００５９】
第３工程（図５）：トレンチ内壁に第１絶縁膜を形成する工程。
【００６０】
全面を熱酸化してトレンチ７内壁に第１酸化膜１１ａを例えば厚み約３００Å〜７００Åに形成する。トレンチ７底部に形成された第１酸化膜１１ａは、底部酸化膜１８の一部となる。
【００６１】
第４工程（図６）：トレンチ底部に第１半導体層を埋設する工程。
【００６２】
全面にノンドープのポリシリコン１０ａを堆積し、トレンチ７内を充填する（図６（Ａ））。全面をエッチバックし、チャネル層４より下方のトレンチ７底部に埋設される第１半導体層１０を形成する。第１半導体層１０の膜厚は１０００〜３０００Åである（図６（Ｂ））。第１半導体層１０は、容量層を構成する。つまり、本実施形態ではポリシリコンの堆積で容量層を形成するため、ＣＶＤ法により酸化膜を充填する場合と異なりシームの発生がなくなる。これによりシームが影響する異常エッチングが解消され、安定した容量層の形成が可能となる。
【００６３】
第５工程（図７）：トレンチ内壁に第２絶縁膜を形成する工程。
【００６４】
まずトレンチ７側壁の第１酸化膜１１ａをエッチングにより除去する（図７（Ａ））。このとき、例えばフッ酸などのエッチャントを利用しウェットエッチングする。前述のごとく酸化膜はポリシリコンに対して高いエッチング選択性を有する。従って、第１半導体層１０より上方に露出している第１酸化膜１１ａを除去することができる。また、トレンチ側壁にダメージを与えることもない。    
【００６５】
尚、第１絶縁膜１１ａの膜厚は１０００Å以下（例えば３００Å〜７００Å程度）と薄いものである。従って半導体層１０の周囲の第１絶縁膜１１ａにエッチャントが染み込む以前にトレンチ７側壁のエッチングが終了する。つまり第１半導体層１０の周囲の第１酸化膜１１ａはエッチングの影響をほとんど受けない。
【００６６】
つまり、図７（Ａ）のごとく第１半導体層１０の上部の第１酸化膜１１ａがエッチングにより除去される。
【００６７】
その後、再び全面を熱酸化してトレンチ７内壁に第２酸化膜１１ｂを駆動電圧に応じて例えば厚み約３００Å〜７００Åに形成する。チャネル層４に接するトレンチ７側壁の第２酸化膜１１ｂは、ゲート酸化膜１１となる。また、第２酸化膜１１ｂは第１半導体層１０表面にも設けられ、トレンチ７底部の第１酸化膜１１ａとともに底部酸化膜１８となる。そして第１半導体層１０は周囲が底部酸化膜１８で被覆され容量層１２が形成される（図７（Ｂ））。
【００６８】
ここで、ポリシリコンはシリコンより酸化膜の成長が速いため、トレンチ７側壁より第１半導体層１０表面の第２酸化膜１１ｂが厚く形成される。
【００６９】
また、ポリシリコンのエッチングの際、多少ダメージを受けた第１酸化膜１１ａを除去して新たに第２酸化膜１１ｂを形成するので、安定な酸化膜の形成が可能となる。
【００７０】
第６工程（図８）：トレンチに埋め込まれ第１半導体層上に位置する第２半導体層を形成する工程。
【００７１】
全面に第２半導体層１３となるポリシリコンを堆積し、基板表面に所望の引き出しパターンを形成するマスクを設けてドライエッチングする。ポリシリコンは不純物を含むポリシリコンを堆積した層でもよいし、ノンドープのポリシリコンを堆積後、不純物を導入した層でもよい。これにより、容量層１２上のトレンチ７内に第２半導体層が埋設され、ゲート電極１３が形成される。
【００７２】
第７工程（図９および図１０）：チャネル層表面でトレンチに隣接して一導電型のソース領域を形成する工程。
【００７３】
ソース領域の形成領域が露出するレジストＰＲのマスク（不図示）を形成し全面にｎ型不純物（例えばヒ素（Ａｓ））１５ａを、注入エネルギー１４０ＫｅＶ、ドーズ量５Ｅ１５〜６Ｅ１５ｃｍ−２でイオン注入する。
【００７４】
引き続きボディ領域の形成領域が露出するレジストＰＲのマスク（不図示）を形成し、ｐ型不純物（例えばボロン（Ｂ））１４ａを注入エネルギー４０ＫｅＶ、ドーズ量２Ｅ１５〜５Ｅ１５ｃｍ−２でイオン注入する（図９（Ａ））。
【００７５】
その後全面に層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層１６ａを６０００Å程度堆積し、９００℃程度でリフローする。この熱処理によりｐ型不純物、ｎ型不純物がそれぞれ拡散され、トレンチ７に隣接したソース領域１５およびソース領域１５間のボディ領域１４が形成される（図９（Ｂ））。尚、ソース領域１５とボディ領域１４のイオン注入は上記の順に限らず入れ替えてもよい。
【００７６】
その後、図１０のごとくＢＰＳＧ層１６ａ上に所定のパターンで開口されたレジストＰＲのマスク（不図示）を設けてエッチングし、９００℃程度のリフローを行い、層間絶縁膜１６を形成する。
【００７７】
更にアルミニウム等をスパッタ装置で全面に堆積し、所望の形状にパターニングする。ソース領域１５およびボディ領域１４にコンタクトするソース電極１７を形成し、図１に示す最終構造を得る。また、基板裏面にはドレイン電極（不図示）が形成される。
【００７８】
図１１から図１４を参照して第２の実施形態の製造方法を説明する。尚、第１の実施形態と同一工程は説明を省略する。
【００７９】
第１の実施形態の第１工程および第２工程により、図１１のごとく一導電型の半導体基板１にｎ−型半導体層のドレイン領域２を設ける。そして表面に逆導電型のチャネル層４を形成し、チャネル層４を貫通しドレイン領域２まで到達するトレンチ７を形成する。
【００８０】
第３工程（図１２）：少なくとも前記トレンチ内壁に第１絶縁膜を形成する工程。
【００８１】
全面を熱酸化してトレンチ７内壁に第１酸化膜１１ａを例えば厚み約３００Å〜７００Åに形成する。トレンチ７側面に設けられた第１酸化膜１１ａは、ゲート酸化膜の一部を構成し、トレンチ７底面の第１酸化膜１１ａは底部酸化膜１８の一部となる。
【００８２】
第４工程（図１３）：トレンチ底部に第１半導体層を埋設する工程。
【００８３】
全面にノンドープポリシリコンを堆積し、トレンチ７内を充填する。その後全面をエッチバックし、チャネル層４より下方のトレンチ７底部に埋設される第１半導体層１０を形成する。第１半導体層１０の膜厚は１０００〜３０００Åである。第１半導体層１０は、底部酸化膜１８と共に容量層を構成する。
【００８４】
第５工程（図１４）：少なくとも前記トレンチ内壁に第２絶縁膜を形成する工程。
【００８５】
第１酸化膜１１ａ上に第２酸化膜１１ｂを形成する。トレンチ７側面に設けられた第２酸化膜１１ｂは、ゲート酸化膜１１の一部を構成し、第１半導体層１０表面の第２酸化膜１１ｂは底部酸化膜１８の一部となる。
【００８６】
これにより、第１半導体層１０は底部酸化膜１８で被覆され、容量層１２が形成される。また、チャネル層４に接するトレンチ７側壁には、第１酸化膜１１ａおよび第２酸化膜１１ｂによりゲート酸化膜１１が形成される。
【００８７】
第１酸化膜１１ａ上の第２酸化膜１１ｂの成長速度は遅くなる。従って、両酸化膜を同一条件で形成した場合、ゲート酸化膜１１の膜厚は第１酸化膜１１ａの膜厚の２倍以下となる。一方前述の如く第１半導体層１０表面の第２酸化膜１１ｂの膜厚はトレンチ７側壁の第２酸化膜１１ｂより厚く形成される。
【００８８】
これにより、トレンチ７側壁のゲート酸化膜１１の厚みの増大を抑制しつつ、底部酸化膜１８の膜厚を、増加させることができる。
【００８９】
その後、第１の実施形態の第６工程によりトレンチ７に埋め込まれ第１半導体層１０上に位置する第２半導体層１３を形成する（図８参照）。更に第１の実施形態の第７工程により、チャネル層４表面でトレンチ７に隣接して一導電型のソース領域１５、およびソース領域１５間のボディ領域１４を形成し、層間絶縁膜１６を形成する（図９、図１０参照）。更に、ソース電極１７を形成して図２に示す最終構造を得る。
【００９０】
以上、第１および第２の実施形態では第１半導体層１０がノンドープポリシリコンの場合について説明したが、不純物が導入されたポリシリコンでもよい。この場合容量低減に寄与するのは、底部酸化膜１８のみとなる。しかし、底部酸化膜１８の第１酸化膜１１ａが、図１５に示すゲート酸化膜と同一条件で形成された場合、第２酸化膜１１ｂの膜厚分の容量を低減できる。
【００９１】
なお、本実施形態ではｎチャネル型ＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型であっても同様に実施できる。更にＭＯＳＦＥＴに限らず、ＩＧＢＴ等の絶縁ゲート型半導体装置で有れば同様に実施でき、同様の効果が得られる。
【図面の簡単な説明】
【００９２】
【図１】本発明の絶縁ゲート型半導体装置を説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置を説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１５】従来の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図１６】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１７】従来の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【符号の説明】
【００９３】
１    ｎ＋型半導体基板
２    ｎ−型半導体層（ドレイン領域）
４    チャネル層
７    トレンチ
１０  第１半導体層
１１  ゲート酸化膜
１１ａ  第１酸化膜
１１ｂ  第２酸化膜
１２    容量層
１３  ゲート電極（第２半導体層）
１４  ボディ領域
１５  ソース領域
１６  層間絶縁膜
１７  金属配線層
１８  底部酸化膜
２１    ｎ＋型半導体基板
２２    ｎ−型半導体層（ドレイン領域）
２４    チャネル層
２７    トレンチ
３１  ゲート酸化膜
３３  ゲート電極
３４  ボディ領域
３５  ソース領域
１０１    ｎ＋型半導体基板
１０２    ｎ−型半導体層（ドレイン領域）
１０４    チャネル層
１０７    トレンチ
１１１  ゲート酸化膜
１１３  ゲート電極
１１４  ボディ領域
１１５  ソース領域
１１０  埋め込み酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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