(57)【要約】【課題】ＣＭＯＳインバータを用いた圧電発振器において、電源に発生するスパイクノイズを低減し、消費電流を抑えた高性能、低価格な圧電発振器を提供することを目的とする。  【解決手段】ＣＭＯＳインバータと、前記ＣＭＯＳインバータの入出力間に挿入された圧電振動子とを有する圧電発振器において、前記ＣＭＯＳインバータの電源端子に接続する第１の抵抗と、前記ＣＭＯＳインバータの接地端子に接続する第２の抵抗とを備えたことを特徴とする圧電発振器。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ＣＭＯＳインバータと、前記ＣＭＯＳインバータの入出力間に挿入された圧電振動子とを有する圧電発振器において、前記ＣＭＯＳインバータの電源端子と電源との間に接続する第１の抵抗と、前記ＣＭＯＳインバータの接地端子と接地との間に接続する第２の抵抗とを備えたことを特徴とする圧電発振器。
【請求項２】
前記第１の抵抗と並列に第１のコンデンサを接続したことを特徴とする請求項１記載の圧電発振器。
【請求項３】
前記第２の抵抗と並列に第２のコンデンサを接続したことを特徴とする請求項１、または請求項２のいずれかに記載の圧電発振器。
【請求項４】
前記圧電振動子は、ＡＴカットの水晶振動子であることを特徴とする請求項１、請求項２、または請求項３のいずれかに記載の圧電発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳインバータを用いた圧電発振器に関する。
【背景技術】
【０００２】
従来、パソコン等の一般用途向けのクロックオシレータには、ＣＭＯＳインバータを用いた水晶発振器が良く使われている。ＣＭＯＳインバータを用いると部品点数が少なくて済むので低価格のものを提供することができる。
【０００３】
図１０は従来のＣＭＯＳインバータを用いた圧電発振器の接続図を示したものである。  
図１０に示した圧電発振器は、ＣＭＯＳインバータＩＣ１と、前記ＣＭＯＳインバータＩＣ１の入出力間に挿入され発振回路を構成する水晶振動子Ｘ１、抵抗Ｒ１、コンデンサＣ１、Ｃ２、Ｃ３とを備えている。
【０００４】
図１１は前記ＣＭＯＳインバータＩＣ１の等価回路を示したものである。図１１に示すように、ＣＭＯＳインバータＩＣ１は、ＰＭＯＳ１（ＰチャネルＭＯＳ）とＮＭＯＳ２（ＮチャネルＭＯＳ）とをカスコード接続し、これを電源とＧＮＤ（接地電位）間に挿入した構成となっている。ここで、入力が「Ｌ」（ＣＭＯＳインタフェースのＬｏｗ電圧）のときはＰＭＯＳ１のソースとドレイン間が導通（ＯＮ状態）し、ＮＭＯＳ２のソースとドレイン間が断（ＯＦＦ状態）となるので出力には「Ｈ」の電圧が現れる。これに対して、入力が「Ｈ」（ＣＭＯＳインタフェースのＨｉ電圧）のときはＰＭＯＳ１がＯＦＦ状態となり、ＮＭＯＳ２がＯＮ状態となるので出力には「Ｌ」の電圧が現れる。
従って、ＣＭＯＳインバータＩＣ１の入力にパルス信号を入力すると反転したパルス信号が出力される。
【０００５】
ここで、ＣＭＯＳインバータＩＣ１へ入力したパルス信号が「Ｌ」→「Ｈ」、或いは「Ｈ」→「Ｌ」に変化したとき、ＰＭＯＳ１とＮＭＯＳ２とが同時にＯＮ状態となる瞬間が存在することが知られている。これをＣＭＯＳインバータの遷移領域と呼んでいるが、この遷移領域にとどまる間に過大な電流が流れるため電源にスパイク状のノイズが発生することが知られている。そこで、本発明者は図１０に示した従来の圧電発振器の電源ノイズと出力波形を測定した。その測定結果を図１２に示す。ここで、電源電圧（ＶＣＣ）を５Ｖとし、ＣＭＯＳインバータＩＣ１をＴＣ７ＳＨＵ０４ＦＵ（東芝製）とし、Ｘ１をＡＴカット、１０ＭＨｚの水晶振動子とし、Ｃ１＝２０ｐＦ、Ｃ２＝１０ｐＦ、Ｃ３＝１００ｐＦ、Ｃ４＝０．１μＦ、Ｃ５＝４７μＦ、Ｒ１＝１００ｋΩとしている。図１２（Ｂ）に示すように、電源電圧において出力信号に同期してスパイクノイズ（約７３ｍＶｐ−ｐ）が発生していることがわかる。このスパイクノイズのパルス幅はＣＭＯＳインバータが遷移領域にとどまる時間に比例している。
【０００６】
従って、電源に発生するスパイクノイズを低減するためには、入力信号として立ち上がり、及び立ち下がりが急峻なパルス信号を入力し、ＣＭＯＳインバータが遷移状態にとどまる時間をできるだけ短くする必要がある。
【非特許文献１】トランジスタ技術オリジナルＮｏ８  発振回路  セラミック／水晶発振回路の設計、ｐ６７〜６８
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、図１０に示した従来のＣＭＯＳインバータを用いた圧電発振器には次の様な問題点がある。すなわち、ＣＭＯＳインバータＩＣ１の出力信号は水晶振動子Ｘ１によって周波数選択され、これがＣＭＯＳインバータＩＣ１の入力へとフィードバックされているので、ＣＭＯＳインバータＩＣ１の入力信号は滑らかな正弦波信号になっている。
従って、ＣＭＯＳインバータＩＣ１は遷移領域にとどまる時間が元々長いため、電源に発生するスパイクノイズも大きいという欠点がある。また、スパイクノイズが大きい分ＣＭＯＳインバータＩＣ１に過大な電流が流れ、消費電流が大きくなってしまうという欠点を有していた。
本発明は、上記課題を解決するためになされたものであって、スパイクノイズを低減し消費電流を抑えたローコストなＣＭＯＳインバータ型の圧電発振器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、請求項１記載の発明においては、ＣＭＯＳインバータと、前記ＣＭＯＳインバータの入出力間に挿入された圧電振動子とを有する圧電発振器において、前記ＣＭＯＳインバータの電源端子と電源との間に接続する第１の抵抗と、前記ＣＭＯＳインバータの接地端子と接地との間に接続する第２の抵抗とを備えたものである。
【０００９】
また、請求項２記載の発明においては、請求項１において、前記第１の抵抗と並列に第１のコンデンサを接続したものである。
【００１０】
また、請求項３記載の発明においては、請求項１、または請求項２において、前記第２の抵抗と並列に第２のコンデンサを接続したものである。
【００１１】
また、請求項４記載の発明においては、請求項１、請求項２、または請求項３において、
前記圧電振動子はＡＴカットの水晶振動子としたものである。
【発明の効果】
【００１２】
本発明のＣＭＯＳインバータ型圧電発振器は、ＣＭＯＳインバータと、前記ＣＭＯＳインバータの入出力間に挿入された圧電振動子とを有する圧電発振器において、前記ＣＭＯＳインバータの電源端子に接続する第１の抵抗と、前記ＣＭＯＳインバータの接地端子に接続する第２の抵抗とを備え、前記ＣＭＯＳインバータの電源端子を前記第１の抵抗を介して電源に接続し、前記ＣＭＯＳインバータの接地端子を前記第２の抵抗を介して接地電位に接続したものである。したがって、本発明はスパイクノイズを低減でき消費電流を抑えることが可能なＣＭＯＳインバータ型圧電発振器を提供することを目的とする。
【発明を実施するための最良の形態】
【００１３】
本発明を図面に示した実施の形態に基づいて説明する。
図１は本発明に係わる圧電発振器の回路図を示したものである。図１において、本発明の圧電発振器は、ＣＭＯＳインバータＩＣ１と、前記ＣＭＯＳインバータＩＣ１の入出力間に挿入され発振回路を構成する水晶振動子Ｘ１、抵抗Ｒ１、コンデンサＣ１、Ｃ２、Ｃ３と、前記ＣＭＯＳインバータＩＣ１の接地端子（図示せず）と接地電位との間に挿入された抵抗Ｒ２（第２の抵抗）と、前記ＣＭＯＳインバータＩＣ１の電源端子（図示せず）と電源（外部から供給）との間に挿入された抵抗Ｒ３（第１の抵抗）とを備えている。
【００１４】
図１の圧電発振器の出力波形と電源ノイズを測定した結果を図２に示す。
なお、電源電圧（ＶＣＣ）を５Ｖとし、ＣＭＯＳインバータＩＣ１をＴＣ７ＳＨＵ０４ＦＵ（東芝製）とし、Ｘ１は１０ＭＨｚのＡＴカットの水晶振動子とし、Ｃ１＝２０ｐＦ、Ｃ２＝１０ｐＦ、Ｃ３＝１００ｐＦ、Ｃ４＝０．１μＦ、Ｃ５＝４７μＦ、Ｒ１＝１００ｋΩ、Ｒ２＝Ｒ３＝１．５ｋΩとしている。
図２（Ｂ）と図１２（Ｂ）との比較より、電源に発生するスパイクノイズは７３ｍＶｐ−ｐから１９ｍＶｐ−ｐに低減されていることがわかる。  
また、上記の状態においてＲ２とＲ３のみを３００Ωに変更し、同様に出力波形と電源ノイズを測定した。その測定結果を図３に示す。図３（Ｂ）と図１２（Ｂ）との比較より、電源に発生するスパイクノイズは７３ｍＶｐ−ｐから１６ｍＶｐ−ｐに低減されていることがわかる。
【００１５】
図４は、図１に示した本発明の圧電発振器において、Ｒ２とＲ３を変化させたときのスパイクノイズ、消費電流、及び負性抵抗値をそれぞれ測定した結果を示したものである。
Ｒ２及びＲ３を変化させたとき、Ｒ２、３は３００Ω〜１．５ｋΩのときにスパイクノイズのレベルが最小となることが分かった。また、Ｒ２、Ｒ３の抵抗値が大きくすると消費電流を軽減できることが分かった。
ここで、図４に示した負性抵抗値について説明する。負性抵抗値は水晶振動子Ｘ１の両端から発振回路側を見たときの抵抗値（通常負の値を持つ）を測定したものである。負性抵抗値の絶対値が水晶振動子の抵抗値よりも大きくなることが発振の必要条件である。
通常、水晶振動子の抵抗値はおよそ数十Ωのオーダーであり、前記負性抵抗値の絶対値が２００Ω以上であれば実用上問題ない。
【００１６】
図５は、図１に示した本発明の圧電発振器において、Ｒ２＝Ｒ３＝１．５ｋΩにて電源変動に対する発振周波数の変化を測定した結果を示したものである。同図に従来例の測定結果も示す。これらの比較より、本発明の圧電発振器は電源変動に対して発振周波数がほとんど変化しないことが分かる。
図６は、図１に示した本発明の圧電発振器において、電源変動に対する消費電流の変化を測定した結果を示したものである。同図に従来例の測定結果も示す。これらの比較より、本発明の圧電発振器は電源変動に対して消費電流がほとんど変化しないことが分かる。
【００１７】
図７は本発明に係る圧電発振器の第２の実施例の回路図を示したものである。図７に示した第２の実施例は、図１に示した第１の実施例において、抵抗Ｒ２、Ｒ３にそれぞれ並列にコンデンサＣ６（第２のコンデンサ）、Ｃ７（第１のコンデンサ）を追加したものであり、その他は第１の実施例と全く同じである。ここで、Ｒ２＝Ｒ３＝１．５ｋΩ、Ｃ６＝Ｃ７＝０．１μＦとしたときの出力波形と電源ノイズを測定した結果を図８に示す。
第１の実施例と第２の実施例とを比較すると、若干スパイクノイズのレベルが増加しているのが分かるが、従来例との比較では７３ｍＶｐ−ｐから４５ｍＶｐ−ｐに軽減されることが分かった。この実施例は出力波形として矩形波のものを必要とする場合に適用することができる。
【００１８】
なお、電源には通常バイパスコンデンサＣ４、Ｃ５が挿入されているが、図９に示すように、電源に抵抗Ｒ４を直列に挿入すると共に、抵抗Ｒ２に抵抗Ｒ５を直列接続してここからコンデンサＣ８、Ｃ９でＧＮＤ（接地電位）へバイパスするといったことも可能である。このようにすると、Ｒ４とＣ４、Ｃ５にてＲＣフィルタを形成し、Ｒ５とＣ８、Ｃ９にてＲＣフィルタを形成するので、前記スパイクノイズ以外の外部から混入する雑音を除去することが可能であり、出力信号のＣ／Ｎを改善することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明に係る圧電発振器の第１の実施例の回路図。
【図２】第１の実施例の出力波形とノイズ波形を示した図。
【図３】第１の実施例の出力波形とノイズ波形を示した図。
【図４】第１の実施例のノイズレベルと消費電流と負性抵抗値を示した図。
【図５】第１の実施例の電源変動に対する発振周波数の変化を示した図。
【図６】第１の実施例の電源変動に対する消費電流の変化を示した図。
【図７】本発明に係る圧電発振器の第２の実施例の回路図。
【図８】第２の実施例の出力波形とノイズ波形を示した図。
【図９】本発明に係る圧電発振器の第３の実施例の回路図。
【図１０】従来の圧電発振器の回路図。
【図１１】ＣＭＯＳインバータの等価回路図。
【図１２】従来の圧電発振器の出力波形とノイズ波形を示した図。
【符号の説明】
【００２０】
１・・ＰＭＯＳ
２・・ＮＭＯＳ
Ｃ１〜Ｃ９・・コンデンサ
ＩＣ１・・ＣＭＯＳインバータ
Ｒ１〜Ｒ５・・抵抗
Ｘ１・・水晶振動子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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