(57)【要約】      （修正有）【課題】半導体チップ全体でのパターン占有率を一定にすることにより、プロセス制御性を向上させる。【解決手段】  導体チップ１０内の論理演算に寄与する第１領域１１に固定サイズの第１ダミーパターンを形成する。第１ダミーパターンは、水平方向及び垂直方向に隣接する信号配線から０．５μｍ以上離間して形成する。半導体チップ１０全体でのパターン占有率が製品毎及び同一製品内の配線層毎で一定値になるように、半導体チップ１０内の論理演算に寄与しない第２領域１２に第２ダミーパターンを形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップ内の論理演算に寄与する第１領域に形成された固定サイズの第１ダミーパターンと、
前記半導体チップ全体でのパターン占有率が一定値になるように、前記半導体チップ内の論理演算に寄与しない第２領域に形成された第２ダミーパターンとを備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２領域は、前記半導体チップ内のパターンが配置されていない空き領域、前記半導体チップの外周に配置されたパッド領域、並びに、電源及び接地配線が形成された領域を含むことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１ダミーパターンは、前記第１領域に配置された信号配線に対して浮遊寄生容量を付加しないダミー配線パターンであることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１ダミーパターンは、水平方向及び垂直方向に隣接する前記信号配線から０．５μｍ以上離間して配置されたことを特徴とする半導体装置。
【請求項５】
半導体チップ内に論理演算に寄与する第１領域と寄与しない第２領域とを有する半導体装置のパターン設計方法であって、
前記第１領域に、論理演算回路パターンから一定距離以上離間させて固定サイズの第１ダミーパターンを配置する工程と、
前記第１ダミーパターンを配置した後、前記半導体チップ全体でのパターン占有率が一定値になるように、前記第２領域に第２ダミーパターンを配置する工程とを含むことを特徴とする半導体装置のパターン設計方法。
【請求項６】
請求項５に記載の半導体装置のパターン設計方法において、
前記第２領域は、前記半導体チップ内のパターンが配置されていない空き領域、前記半導体チップの外周に配置されたパッド領域、並びに、電源及び接地配線が形成された領域を含むことを特徴とする半導体装置のパターン設計方法。
【請求項７】
請求項５又は６に記載の半導体装置のパターン設計方法において、
前記第１ダミーパターンは、水平方向及び垂直方向の信号配線から０．５μｍ以上離間させて配置することを特徴とする半導体装置のパターン設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置のパターン設計方法に係り、特にダミーパターンの配置に関するものである。
【背景技術】
【０００２】
半導体装置の微細化に伴い、プロセス制御が難しくなっている。例えば、図１１（ａ），（ｂ）に示すように基板６１上の絶縁膜６２内の溝６３に導電膜６４を埋め込んでダマシン配線を形成する場合、図１２に示すように密に配置された太幅の配線ではＣＭＰ（chemical mechanical polishing）によりディッシング６５が発生する問題がある。また、図１３に示すようにレジストパターン７２をマスクとして基板７１をエッチングして素子分離用の溝７３を形成する際に、サブトレンチ等の形状異常が発生する問題がある。これらの問題を解決するため、回路パターンの周辺にダミーパターンを配置することがプロセス制御上有効である。
具体的には、レイアウト領域を複数の領域に分割し、分割された領域（以下「分割領域」という。）毎にパターン占有率を計算し、所定の範囲内に収まるようにダミーパターンを配置する技術が提案されている（例えば、特許文献１参照）。
ダミーパターンの配置は、マスク作成時にＣＡＤ（computer aided design）で自動処理する場合が多い。１種類のダミーパターンを配置するのではなく、大きさが異なる２種類以上のダミーパターンを配置する方法が提案されている（例えば、特許文献２参照）。
【０００３】
【特許文献１】特開２００３−３４７４０６号公報
【特許文献２】特開２００１−１５６０７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳｏＣ（system on chip）、ＡＳＩＣ（application specific integrated circuit）、マイコンのような多品種の製品展開を行うと、製品毎に分割領域のパターン占有率（後述するメッシュ占有率）を一定に保つことは困難であった。また、同一製品の配線層毎に又は製品毎に、チップ全体のパターン占有率（後述するチップ占有率）を一定に保つことは行われていなかった。このため、同一製品の異なる配線層毎、又は異なる製品毎に行われるプロセス条件出しに長時間を要してしまい、プロセス制御性が低いという問題があった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、プロセス制御性に優れた半導体装置及び半導体装置のパターン設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、半導体チップ内の論理演算に寄与する第１領域に形成された固定サイズの第１ダミーパターンと、
前記半導体チップ全体でのパターン占有率が一定値になるように、前記半導体チップ内の論理演算に寄与しない第２領域に形成された第２ダミーパターンとを備えたことを特徴とするものである。
【０００７】
本発明に係る半導体装置のパターン設計方法は、半導体チップ内に論理演算に寄与する第１領域と寄与しない第２領域とを有する半導体装置のパターン設計方法であって、
前記第１領域に、論理演算回路パターンから一定距離以上離間させて固定サイズの第１ダミーパターンを配置する工程と、
前記第１ダミーパターンを配置した後、前記半導体チップ全体でのパターン占有率が一定値になるように、前記第２領域に第２ダミーパターンを配置する工程とを含むことを特徴とするものである。
【発明の効果】
【０００８】
本発明は、以上説明したように、半導体チップ全体でのパターン占有率を一定にすることにより、プロセス制御性を向上させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１０】
背景技術で説明したように、半導体チップのエリア単位でのパターン占有率（以下「メッシュ占有率」という。）が規定範囲に収まるように、ダミーパターンの配置が行われている。本願発明は、ディープサブミクロンの半導体装置を安定に製造するため、上記メッシュ占有率と共に、半導体チップ全体でのパターン占有率（以下「チップ占有率」という。）を規定範囲に収める点に特徴を有する。すなわち、本願発明では、レイアウト設計段階やマスク作成段階において、２つのパターン占有率の制御を行うこととする。
【００１１】
実施の形態１．
図１は、本発明の実施の形態１による半導体装置を説明するための平面図である。詳細には、図１は、半導体チップ全体のレイアウトを示す概略平面図である。
【００１２】
図１に示すように、半導体チップ１０は、論理演算に寄与する第１領域１１と、論理演算に寄与しない第２領域１２とを有する。半導体チップ１０は、例えば、数ｍｍ角の大きさを有する。
本発明では、半導体チップ１０全体でのパターン占有率は、製品の種類（ＳｏＣ、ＡＳＩＣ等）に関わらず一定である。さらに、半導体チップ１０全体でのパターン占有率は、配線層に関わらず一定である。
【００１３】
第１領域１１は、例えば、ロジックコア領域又はメモリセル領域であり、微細加工によりトランジスタ等の半導体素子が形成され、その上方には信号配線が形成される領域である。また、第１領域１１は、ダミーパターンによって回路性能が影響を受けやすい領域である。詳細には、ダミーパターンによって浮遊寄生容量の影響を受けやすい領域である。
【００１４】
第２領域１２は、例えば、パターンが形成されていない空き領域１２ａ、半導体チップ周辺のＩ／Ｏ領域１２ｂ、並びに、電源及び接地配線形成領域１２ｃである。第２領域１２は、第１領域１１とは異なり、ダミーパターンによって回路性能が影響を受けにくい領域である。第２領域１２を構成する空き領域１２ａとして、隣接する信号配線から５μｍ以上、より好適には１０μｍ以上離れ、かつ、機能パターンが形成されていない領域を設定することができる。
【００１５】
図２は、図１に示した第１領域におけるダミーパターンの配置を示す概略平面図である。図３は、図１に示した第２領域におけるダミーパターンの配置を示す概略平面図である。
【００１６】
図２に示すように、第１領域１１では、回路性能を重視して、第１ダミーパターン２３が配置されている。すなわち、第１領域１１では、信号配線２１，２２に対して浮遊寄生容量を付加しないようにダミーパターン２３が配置されている。水平方向に隣接する配線２１、及び垂直方向に隣接する配線２２に対して浮遊寄生容量を付加しないようにダミーパターン２３が配置されている。ダミーパターン２３と配線２１，２２は、０．５μｍ以上離間させることが好適である。ダミーパターン２３と垂直方向（下層又は上層）に隣接する配線２１との距離Ｄ１、及びダミーパターン２３と水平方向（同層）に隣接する配線２２との距離Ｄ２は、例えば、１μｍに設定可能である。よって、図２中に点線で示す位置には、ダミーパターン２３は配置されない。配線２１の線幅Ｗ１と、配線２２の線幅Ｗ２は、例えば、０．２μｍである。
【００１７】
ダミーパターン２３は、固定のサイズのものを用いる。すなわち、半導体装置を構成する第１配線層の第１領域に配置されるダミーパターンと、第２配線層の第１領域に配置されるダミーパターンとは同じサイズとする。さらに、異なる製品（ＳｏＣ、ＡＳＩＣ等）で第１領域に配置されるダミーパターンのサイズは同じとする。
ダミーパターン２３の幅Ｗ３及びピッチＰ１は、例えば、それぞれ１μｍとすることができる。
第１領域１１に配置されたダミーパターン２３によりメッシュ占有率が制御され、ドライエッチングやＣＭＰ等の微細加工プロセスの制御性を高めることができる。第１領域１１のダミーパターン２３は、ＴＥＧマスクで回路検証されたもののみとする。
【００１８】
なお、第１領域１１に配置されるダミーパターン２３の形状を、パッド状ではなくライン状にすることができる（後述するダミーパターン２５についても同様）。
また、１種類のダミーパターン２３ではなく、サイズの異なる２種類のダミーパターンを配置することができる。この場合も、２種類の固定サイズのダミーパターンを配置することとなる。
また、第１領域１１が複数の回路ブロックにより構成される場合、例えば、ロジック回路とメモリの混載回路の場合には、回路ブロック毎にダミーパターンのサイズが異なっていてもよい。
【００１９】
ダミーパターン配置によるパターン占有率の制御と、ダミーパターン配置による寄生容量の増加はトレードオフの関係にある。図４は、ダミーパターンと寄生容量との関係を示す概念図である。詳細には、図４（ａ）は設計から見た理想状態を示す図であり、図４（ｂ）は第１のダミーパターン配置例を示す図であり、図４（ｃ）は第２のダミーパターン配置例を示す図である。
図４（ａ）に示すように、性能検証された設計段階（ＴＥＧマスク）では、第１配線３５と第３配線３７との間にダミー配線が配置されておらず、第１配線３５に対する寄生容量は小さい。
図４（ｂ）に示すように、素子分離３２により分離された基板３１のダミー活性領域３３を形成し、さらに第１配線３５と第３配線３７との間に細幅のダミー第２配線３６ａを形成すると、第１配線３５に対する寄生容量は大きくなる。
図４（ｃ）に示すように、ダミー活性領域３３上にダミーゲート電極３４を形成し、さらに第１配線３５と第３配線との間に太幅のダミー第２配線３６ｂを形成すると、第１配線３５に対する寄生容量は更に大きくなる。
【００２０】
図５は、本実施の形態１において、ダミーパターンの配置禁止領域を示す概念図である。図５に示すように、回路的にクリティカルとなる信号配線３５に対しては、水平方向及び上下方向に、０．５μｍ以上の所定の距離だけ離間する範囲を禁止領域４０とすることが好適である。この理由を以下に説明する。
図６は、信号配線と同層およびその上下層に配置されたダミー配線を示す概念図である。
図６に示すように、信号配線３８と同層、すなわち水平方向にダミー配線３９が配置されている。この水平方向の信号配線３８とダミー配線３９との距離は、例えば、１μｍである。水平方向のダミー配線３９は、信号配線３８の寄生容量を増加させるものではない。信号配線３８の線幅は、例えば、０．１８μｍである。また、信号配線３８の上層及び下層、すなわち、垂直方向及び斜め方向にもダミー配線（「浮遊ダミーメタル」ともいう。）３９が配置されている。信号配線３８とダミー配線３９とは、層間絶縁膜（図示せず）により絶縁されている。層間絶縁膜として、シリコン酸化膜よりも低い比誘電率（例えば、ｋ＝３〜３．５）を有するｌｏｗ−ｋ膜を用いることができる。信号配線３８及びダミー配線３９は、Ｃｕ配線である。
図７は、図６に示した信号配線と上下層ダミー配線の距離と、寄生容量比との関係を示す図である。具体的には、信号配線３８の上下層に配置したダミー配線３９が、信号配線３８の寄生容量に与える影響を示している。図７における縦軸の寄生容量比は、信号配線の上下層にダミー配線を配置しない場合の信号配線の寄生容量に対する、上下層にダミー配線を配置した場合の信号配線の寄生容量の比である。具体的には、寄生容量比が１．０５である場合は、信号配線３８の上下層にダミー配線３９を配置することにより、信号配線３８の寄生容量が５％増加した場合のことである。また、パターン１〜３は、それぞれ上下層に配置されたダミー配線であって、パターン占有率が異なるものである。パターン占有率は、ダミー配線のピッチやサイズによって定まる。例えば、パターン１，２，３の占有率は、それぞれ３０，２０，１０％である。図７に示すように、上下層に配置されたダミー配線３９のパターン占有率が高いほど、信号配線３８の寄生容量が大きくなる。ここで、回路動作の観点から信号配線３８の寄生容量の増加を５％以下に抑えること、すなわち寄生容量比を１．０５以下に抑えることが好適である。従って、上述したように、信号配線３８と上下層ダミー配線３９との距離は、０．５μｍ以上にすることが好適である。これにより、設計段階（ＴＥＧマスク）では存在せず、マスク作成時に付加されたダミーパターンに起因する寄生容量の付加を防止することができる。
一般に、ダミーパターンはある場所（例えば、上記第１配線３５や信号配線３８）を起点として配置される場合が多い。しかしながら、回路内に配置されるダミーパターンの位置関係は、厳密には性能検証されたＴＥＧマスクと同じにすることが望ましい。このため、ダミーパターン発生ルールの起点、配置禁止範囲を複数設定することが好適である。
【００２１】
図８は、ダミーパターンの配置禁止領域を適用した半導体装置を説明するための断面図である。図９は、ダミーパターンの配置禁止領域を適用していない半導体装置を説明するための断面図である。なお、図８及び図９は第１領域を示しており、該第１領域にはＭＯＳＦＥＴが形成されている。
【００２２】
図８及び図９に示すように、素子分離４２により分離された基板４１の活性領域には、ゲート絶縁膜４３を介してゲート電極４４が形成されており、ゲート電極４４側壁にはサイドウォール４６が形成されている。ゲート電極４４下方のチャネル領域を挟むようにエクステンション領域４５及びソース／ドレイン領域４７が形成されている。ＭＯＳＦＥＴを覆う層間絶縁膜４８内にソース／ドレイン領域４７に接続するプラグ４９が形成されている。プラグ４９は、配線５１及びその上層の多層配線と電気的に接続されている。
【００２３】
ここで、多層配線を構成する孤立信号配線５７を中心としたダミー配線パターンの配置について説明する。
図８に示すように、上記配置禁止領域を適用した場合には、孤立信号配線５７の斜め上方及び斜め下方にはダミー配線パターン５４，６０のみが配置されており、孤立信号配線５７の上下にはダミー配線パターンが配置されていない。よって、孤立信号配線５７に対して余分な寄生容量の付加がない。近年、水平方向だけでなく、垂直方向（積層方向）のデバイス寸法がスケーリングされているため、設計回路に対するダミーパターンの浮遊寄生容量の影響が無視できなくなっているが、本発明では垂直方向の浮遊寄生容量の影響を防止することができる。
一方、図９に示すように、上記配置禁止領域を適用しない場合には、孤立信号配線５７の上下にもダミー配線パターン５４，６０が配置される。この場合、孤立信号配線５７に対して余分な寄生容量が付加されてしまう。
【００２４】
図３に示すように、第２領域１２では、製品毎又は配線層毎にチップ占有率が一定となるように、配線２４の周辺にダミーパターン２５が配置されている。すなわち、ダミーパターン２５の配置によりチップ占有率が最適化されている。第２領域１２は、回路性能への影響が少ないため、ダミーパターン２５のサイズや配置方法を、第１領域１１のダミーパターン２３と異なるようにすることができる。パターン設計や検査時間を考慮すれば、ダミーパターン２５のサイズを大きくすることが好適である。ダミーパターン２５と隣接配線２４との距離は、第１領域１１の距離Ｄ１，Ｄ２よりも短くてよい。
第２領域１２に配置されたダミーパターン２５によって、チップ占有率が制御される。これにより、同一製品の異なる配線層毎、又は異なる製品毎に行われるプロセス条件出しに要する時間を大幅に短縮することができ、プロセス制御性を向上させることができる。
【００２５】
以上説明したように、本実施の形態１では、メッシュ占有率だけでなくチップ占有率を考慮してダミーパターンを配置することにより、プロセス制御性を向上させることができる。従来のようにメッシュ占有率の制御によるドライエッチングやＣＭＰ等の微細加工プロセスの制御性を向上させるだけでなく、チップ占有率の制御により、製品毎及び配線層毎にプロセス条件を調整することなく安定した半導体装置の製造を行うことができる。また、回路特性を安定させることができるため、クリティカルパスに対する対処も可能である。
【００２６】
なお、本発明は、上述したメタル配線の形成に対してだけでなく、プロセス制御が困難な他の工程に対しても適用することができる。例えば、素子分離周辺にダミー素子分離を形成する活性領域形成工程、ゲート電極形成工程、イオン注入用マスク形成工程に対しても適用することができる。
【００２７】
実施の形態２．
図１０は、本発明の実施の形態２による半導体装置のパターン設計方法を説明するためのフローチャートである。
先ず、図１に示した第１領域１１及び第２領域１２を認識する（ステップＳ１１）。なお、チップ占有率は予め設定しておくものとする。チップ占有率は、例えば、１５〜２５％の範囲内で設定することができる。
【００２８】
次に、第１領域１１の回路パターンが形成されていない領域に、寄生容量を考慮してダミーパターンを配置する（ステップＳ１２）。このとき、第１領域１１のメッシュ占有率が制御される。なお、第１領域に配置するダミーパターンのサイズは固定とする。
そして、第１領域のパターン占有率を計算する（ステップＳ１３）。
【００２９】
次に、ステップＳ１３で計算された第１領域のパターン占有率を考慮し、チップ占有率が設定値になるように、第２領域にダミーパターンを配置する（ステップＳ１４）。
第２領域にダミーパターンを配置後、チップ占有率を計算する（ステップＳ１５）。
【００３０】
次に、ステップＳ１５で計算したチップ占有率と設定値とが等しいか否かを判別する（ステップＳ１６）。等しいと判別した場合には、第１及び第２領域におけるダミーパターンの配置を決定し、マスクを作成する（ステップＳ１８）。
一方、等しくないと判別した場合には、第２領域にダミーパターンを再配置する（ステップＳ１７）。ここで、計算値が設定値よりも小さい場合には、第２領域のダミーパターンの密度を高くすればよい。計算値が設定値よりも大きい場合には、第２領域のダミーパターンの密度を低くすればよい。再配置後、ステップＳ１６を再度行う。
【００３１】
例えば、第１領域と第２領域との比率が８：２程度で、第１領域のパターン占有率が２０％であるとすると、第２領域へのダミーパターン配置により、チップ占有率を２５％にする場合が考えられる。
なお、第１領域のパターン占有率が高い場合には、第２領域においてダミーパターンを疎に配置することにより、第１領域のパターン占有率よりも低いチップ占有率とすることができる。
【００３２】
以上説明したように、本実施の形態２では、第１領域１１に寄生容量を考慮してダミーパターンを配置した後、半導体チップ全体のパターン占有率（チップ占有率）が一定になるように第２領域１２にダミーパターンを配置することとした。これにより、実施の形態１と同様の効果を得ることができる。
また、第２領域へのダミーパターン配置後にチップ占有率を計算し、設定値との比較を行うようにしたため、チップ占有率を精度良く制御することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態１による半導体装置を説明するための平面図である。
【図２】図１に示した第１領域におけるダミーパターンの配置を示す概略平面図である。
【図３】図１に示した第２領域におけるダミーパターンの配置を示す概略平面図である。
【図４】ダミーパターンと寄生容量との関係を示す概念図である。
【図５】本発明の実施の形態１において、ダミーパターンの配置禁止領域を示す概念図である。
【図６】信号配線と同層およびその上下層に配置されたダミー配線を示す概念図である。
【図７】信号配線と上下層ダミー配線の距離と、寄生容量比との関係を示す図である。
【図８】ダミーパターンの配置禁止領域を適用した半導体装置を説明するための断面図である。
【図９】ダミーパターンの配置禁止領域を適用していない半導体装置を説明するための断面図である。
【図１０】本発明の実施の形態２による半導体装置のパターン設計方法を説明するためのフローチャートである。
【図１１】ダマシン配線の形成工程を示す断面図である。
【図１２】ＣＭＰ時に生じたディッシングを示す断面図である。
【図１３】素子分離用溝の形成時に生じたサブトレンチを示す断面図である。
【符号の説明】
【００３４】
１０  半導体チップ、  １１  第１領域、  １２  第２領域、  １２ａ  空き領域、  １２ｂ  Ｉ／Ｏ領域、  １２ｃ  電源及び接地配線領域、  ２１，２２  信号配線、  ２３  ダミーパターン、  ２４  配線、  ２５  ダミーパターン、  ３１  基板、  ３２  素子分離、  ３３  ダミー活性領域、  ３４  ダミーゲート電極、  ３５  第１配線、  ３６ａ，３６ｂ  ダミー第２配線、  ３７  第３配線、  ３８  信号配線、  ３９  ダミー配線、  ４０  禁止領域、  ４１  基板、  ４２  素子分離、  ４３  ゲート絶縁膜、  ４４  ゲート電極、  ４５  エクステンション領域、  ４６  サイドウォール、  ４７  ソース／ドレイン領域、  ４８，５０，５２，５３，５５，５６，５８，５９  層間絶縁膜、  ４９  プラグ、  ５１  配線、  ５４，６０  ダミー配線パターン、  ５７  孤立信号配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2006165040.tif 000013
【図１２】
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【図１３】
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