(57)【要約】【課題】  本発明は、トレンチの形成後に行われる酸化工程によってトレンチ内側壁のシリコン基板が破れるディスロケーション現象を防止して素子特性を向上させることが可能なフラッシュメモリ素子のウォール酸化膜形成方法及びこれを用いたフラッシュメモリ素子の素子分離膜形成方法を提供することを目的としている。【解決手段】  フラッシュメモリ素子のウォール酸化膜形成方法は、トレンチの形成された半導体基板を提供する段階と、Ｈ２とＯ２の雰囲気でＩＳＳＧ酸化方式によって酸化工程を行って前記トレンチの内側壁にウォール酸化膜を形成する段階とを含む構成としたことを特徴とする。【選択図】      図４
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【特許請求の範囲】
【請求項１】
（ａ）トレンチの形成された半導体基板を提供する段階と、
（ｂ）Ｈ２とＯ２の雰囲気でＩＳＳＧ酸化方式によって酸化工程を行って前記トレンチの内側壁にウォール酸化膜を形成する段階とを含むフラッシュメモリ素子のウォール酸化膜形成方法。
【請求項２】
前記ＩＳＳＧ酸化方式は、８５０℃以上、且つ１０００℃以下の温度範囲で行うことを特徴とする請求項１記載のフラッシュメモリ素子のウォール酸化膜形成方法。
【請求項３】
前記ＩＳＳＧ酸化方式は、１ｔｏｒｒ以上、且つ１０ｔｏｒｒ以下の圧力で行うことを特徴とする請求項１または請求項２記載のフラッシュメモリ素子のウォール酸化膜形成方法。
【請求項４】
前記Ｈ２とＯ２の雰囲気は、Ｏ２リッチ雰囲気であることを特徴とする請求項１記載のフラッシュメモリ素子のウォール酸化膜形成方法。
【請求項５】
前記Ｈ２とＯ２の雰囲気における前記Ｏ２の混合割合は、３３％以上、且つ６０％以下であることを特徴とする請求項４記載のフラッシュメモリ素子のウォール酸化膜形成方法。
【請求項６】
前記Ｈ２とＯ２の雰囲気における前記Ｈ２の混合割合は、０．５％以上、且つ３３％以下であることを特徴とする請求項４記載のフラッシュメモリ素子のウォール酸化膜形成方法。
【請求項７】
前記ウォール酸化膜は、１５Å以上、且つ３０Å以下の厚さに形成されることを特徴とする請求項１記載のフラッシュメモリ素子のウォール酸化膜形成方法。
【請求項８】
（ａ）パッド酸化膜の形成された半導体基板を提供する段階と、
（ｂ）前記パッド酸化膜上にパッド窒化膜を蒸着する段階と、
（ｃ）前記パッド窒化膜及び前記パッド酸化膜をエッチングすると同時に、前記半導体基板上の一部をリセスさせて第１トレンチを形成する段階と、
（ｄ）前記第１トレンチの内側壁にスペーサを形成する段階と、
（ｅ）Ｈ２とＯ２の雰囲気でＩＳＳＧ酸化方式によって第１酸化工程を行い、前記スペーサを介して露出される前記半導体基板の上部を酸化処理する段階と、
（ｆ）前記第１トレンチよりも深く前記半導体基板をエッチングして第２トレンチを形成する段階と、
（ｇ）Ｈ２とＯ２の雰囲気でＩＳＳＧ酸化方式によって第２酸化工程を行って前記第２トレンチの内側壁にウォール酸化膜を形成する段階と、
（ｈ）前記第２トレンチが埋め込まれるように素子分離膜を形成する段階と、
を含むことを特徴とするフラッシュメモリ素子の素子分離膜形成方法。
【請求項９】
前記第１及び第２酸化工程は、８５０℃以上、且つ１０００℃以下の温度範囲で行うことを特徴とする請求項８記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１０】
前記第１及び第２酸化工程は、１ｔｏｒｒ以上、且つ１０ｔｏｒｒ以下の圧力で行うことを特徴とする請求項８または請求項９記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１１】
前記Ｈ２とＯ２の雰囲気は、Ｏ２リッチ雰囲気であることを特徴とする請求項８記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１２】
前記Ｈ２とＯ２の雰囲気におけるＯ２の混合割合は、３３％以上、且つ６０％以下であることを特徴とする請求項１１記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１３】
前記Ｈ２とＯ２の雰囲気における前記Ｈ２の混合割合は、０．５％以上、且つ３３％以下であることを特徴とする請求項１１記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１４】
前記ウォール酸化膜は、１５Å以上、且つ３０Å以下の厚さに形成されることを特徴とする請求項８記載のフラッシュメモリ素子の素子分離膜形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子のウォール酸化膜(wall oxide)形成方法及び素子分離膜形成方法に係り、特に、トレンチ(trench)の形成後に行われる酸化工程の熱的ストレス(thermal stress)によってトレンチ内側壁の半導体基板が破れるディスロケーション(dislocation)現象を防止して素子特性を向上させることが可能な、フラッシュメモリ素子のウォール酸化膜形成方法及びこれを用いたフラッシュメモリ素子の素子分離膜形成方法に関する。
【背景技術】
【０００２】
最近、電気的にプログラム(program)と消去(erase)が可能であり、一定の周期でデータ(data)を再作成するリフレッシュ(refresh)機能が不要なフラッシュメモリ素子の需要が増加している。そして、多くのデータを記憶することが可能な大容量メモリ素子の開発のために、メモリ素子の高集積化技術についての研究が活発に行われている。ここで、プログラムとは、データをメモリセルに書き込む動作をいい、消去とは、メモリセルに書き込まれたデータを除去する動作をいう。
【０００３】
フラッシュメモリ素子では、隣接した素子（例えば、セル及びトランジスタ）をお互い電気的に分離させるためにＳＴＩ(Shallow Trench Isolation)工程を用いて素子分離膜を形成している。普遍的に、ＳＴＩ工程は、基板上にパッド酸化膜とパッド窒化膜を形成した後、トレンチエッチング工程を行って基板内にトレンチを形成し、このトレンチが埋め込まれるように絶縁膜を蒸着して素子分離膜を形成する工程によって行われる。
【０００４】
このようなＳＴＩ工程では、トレンチエッチング工程後、トレンチエッチング工程によって損傷するトレンチの内側壁を補償し、あるいはアクティブ領域(active region)の面積を制御するために、トレンチの内側壁に対して行われるウォール酸化工程(wall oxidation)を含んでいる。このようなウォール酸化工程によってトレンチの内側壁にはウォール酸化膜が形成される。
【０００５】
一般に、ウォール酸化工程は、ファーネス(furnace)方式で行われるが、工程時に高い熱的ストレスを誘発させ、これによりトレンチの上・下部地域でシリコンの側壁部位が破れるディスロケーション現象が発生している。このようなディスロケーション現象は、後続の熱処理工程時に漏れ電流が流れる経路を誘発させて素子特性を低下させる原因となっている。また、後続のソース及びドレイン領域を形成するためのイオン注入工程の際、ソース及びドレイン領域が形成されるべきアクティブ領域で欠点を誘発させる原因となる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、本発明は、かかる問題点を解決するためのもので、その目的は、トレンチの形成後に行われる酸化工程によってトレンチ内側壁のシリコン基板が破れるディスロケーション現象を防止して素子特性を向上させることが可能な、フラッシュメモリ素子のウォール酸化膜形成方法及びこれを用いたフラッシュメモリ素子の素子分離膜形成方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明のある観点によれば、トレンチの形成された半導体基板を提供する段階と、Ｈ２とＯ２の雰囲気でＩＳＳＧ酸化方式によって酸化工程を行って前記トレンチの内側壁にウォール酸化膜を形成する段階とを含む、フラッシュメモリ素子のウォール酸化膜形成方法が提供される。
【０００８】
また、上記目的を達成するための本発明の他の観点によれば、パッド酸化膜が形成された半導体基板を提供する段階と、前記パッド酸化膜上にパッド窒化膜を蒸着する段階と、前記パッド窒化膜及び前記パッド酸化膜をエッチングすると同時に、前記半導体基板上の一部をリセス(recess)させて第１トレンチを形成する段階と、前記第１トレンチの内側壁にスペーサを形成する段階と、Ｈ２とＯ２の雰囲気でＩＳＳＧ酸化方式によって第１酸化工程を行い、前記スペーサを介して露出される前記半導体基板の上部を酸化処理する段階と、前記第１トレンチよりも深く前記半導体基板をエッチングして第２トレンチを形成する段階と、Ｈ２とＯ２の雰囲気でＩＳＳＧ酸化方式によって第２酸化工程を行って前記第２トレンチの内側壁にウォール酸化膜を形成する段階と、前記第２トレンチが埋め込まれるように素子分離膜を形成する段階とを含む、フラッシュメモリ素子の素子分離膜形成方法が提供される。
【発明の効果】
【０００９】
本発明によれば、トレンチの形成後にＩＳＳＧ酸化方式を用いてトレンチの内側壁にウォール酸化膜を形成することにより、トレンチの上下部コーナー部位におけるファセット(facet)の形成を抑制して全体的にトレンチの上部でラウンディングを形成することができ、比較的低温で短時間にＩＳＳＧ酸化工程を行うことにより、長時間酸化工程によるストレスを減少させてディスロケーション現象の発生を抑制させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照しながら、本発明に係る好適な実施例を詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、お互い異なる様々な形態で変形できる。本実施例は、本発明の開示を完全にし、当該分野で通常の知識を有する者に本発明を十分理解させるために提供される。
【００１１】
図１〜図５は、本発明の好適な実施例に係るフラッシュメモリ素子のウォール酸化膜形成方法及び素子分離膜形成方法を説明するために示した断面図である。ここでは、説明の便宜上、ＮＡＮＤフラッシュメモリ素子を一例として説明する。一方、図１〜図５に示した「Ｃｅｌｌ」はメモリセルが形成されるセル領域を示し、「ＨＶ」はメモリセルを駆動させるための高電圧トランジスタが形成される高電圧領域を示し、「ＬＶ」は低電圧トランジスタが形成される低電圧領域を示す。
【００１２】
図１（ａ）を参照すると、前処理洗浄工程処理の施された半導体基板１０を提供する。ここで、前処理洗浄工程は、ＤＨＦ（Diluted HF；例えば５０：１の割合でＨ２Ｏにて希釈されたＨＦ溶液）で洗浄した後、ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ溶液が所定の割合で混合された溶液）で洗浄し、或いはＢＯＥ（Buffer Oxide Etchant；例えば１００：１または３００：１の割合でＨ２Ｏにて希釈されたＨＦとＮＨ４Ｆの混合溶液［ＨＦとＮＨ４Ｆの割合は１：４〜１：７］）で洗浄した後、ＳＣ−１で洗浄することができる。
【００１３】
その後、半導体基板１０上にスクリーン酸化膜（図示せず）を形成する。ここで、前記スクリーン酸化膜は、後続の工程で行われるウェル(well)及びしきい値電圧イオン注入工程の際に半導体基板１０の界面(surface)が損傷することを防止するために形成される。
【００１４】
その次、半導体基板１０内にイオン注入工程を行ってウェル（図示せず）を形成する。半導体基板１０がｐ型基板の場合、前記ウェルはＴＮウェル(Triple N-well)またはＰウェル(P-well)からなる。ＴＮウェルはリン(Phosphorus)を用いたイオン注入工程を行って形成し、Ｐウェルは硼素(Boron)を用いたイオン注入工程を行って形成する。
【００１５】
その後、チャネル(channel)を形成するために半導体基板１０にしきい値電圧イオン注入工程を行う。
【００１６】
次いで、半導体基板１０上に酸化膜１１を形成する。ここで、酸化膜１１はセル領域Ｃｅｌｌと低電圧領域ＬＶに比べて高電圧領域ＨＶでさらに厚く形成される。一例として、酸化膜１１の形成方法を簡略に説明する。まず、ウェット酸化工程を行ってセル領域Ｃｅｌｌ、低電圧領域ＬＶ及び高電圧領域ＨＶのオープンされたマスクを用いたウェット酸化工程をもう一回行って高電圧領域ＨＶに厚く酸化膜１１を形成する。このような酸化膜１１は７５０℃〜８００℃の温度範囲内でウェット酸化工程を行った後、９００℃〜９１０℃の温度範囲でＮ２を用いたアニール工程を行って形成することができる。
【００１７】
一方、前記工程段階では説明の便宜上説明されていないが、前記工程段階を行う過程中に少なくとも１回以上ＤＨＦとＳＣ−１を用いて洗浄工程を行うことができる。
【００１８】
以下、説明の便宜上、セル領域Ｃｅｌｌに形成された酸化膜１１はパッド酸化膜１１ａとし、低電圧領域ＬＶに形成された酸化膜１１は低電圧ゲート酸化膜１１ｂとし、高電圧領域ＨＶに形成された酸化膜１１は高電圧ゲート酸化膜１１ｃとする。
【００１９】
図１（ｂ）を参照すると、パッド酸化膜１１ａ、低電圧ゲート酸化膜１１ｂ及び高電圧ゲート酸化膜１１ｃを含む全体構造上にパッド窒化膜１２を蒸着する。パッド窒化膜１２はＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法で蒸着することができる。ここで、パッド窒化膜１２は５００Å〜６００Åの厚さに蒸着する。好ましくは５５０Åの厚さに蒸着する。
【００２０】
その後、パッド窒化膜１２上に後続のエッチング工程を行うために、ハードマスク(hard mark)を蒸着する。この際、ハードマスクは、ＤＣＳ−ＨＴＯ（DiChloroSilane(SiH2Cl2)-High Temperature Oxide）膜１３とＳｉＯＮ膜１４の積層構造で形成する。ここで、ＤＣＳ−ＨＴＯ膜１３は、パッド窒化膜１２が損傷することを防止するための一環として蒸着し、その厚さは２５０Å〜３５０Åの厚さ、好ましくは３００Åの厚さである。そして、ＳｉＯＮ膜１４は５５０Å〜６５０Åの厚さ、好ましくは６００Åの厚さに蒸着する。
【００２１】
図１（ｃ）を参照すると、セル領域Ｃｅｌｌと高電圧領域ＨＶ間の段差を減少させる一方、ハードマスクを含む全体構造の上部を平坦化するためにＣＭＰ(Chemical Mechanical Polishing)方式で平坦化工程を行う。ここで、平坦化工程は、ＣＭＰ方式以外に、場合によってはブランケット(blanket)またはエッチバック(etchback)法で行うこともできる。
【００２２】
図２（ａ）を参照すると、ハードマスクを含む全体構造上にフォトレジスト(photoresist)を塗布した後、フォトマスク(photo mask)を用いた露光工程及び現像工程を順次行ってフォトレジストパターン(photoresist pattern)（図示せず）を形成する。
【００２３】
その後、前記フォトレジストパターンをエッチングマスクとして用いたエッチング工程を行ってハードマスクをパターニングする。前記フォトレジストパターンはストリップ工程によって除去される。
【００２４】
その次、パターニングされたハードマスクをエッチングマスクとして用いたエッチング工程を行ってパッド窒化膜１２及び酸化膜１１をエッチングする。この際、同時に半導体基板１０上の一部がリセスされるように行うことが好ましい。前記エッチング工程によって半導体基板１０上の一部がリセスされる第１トレンチ１５が形成される。
【００２５】
図２（ｂ）を参照すると、第１トレンチ１５が形成された全体構造上の段差に沿ってスペーサ用絶縁膜１６を蒸着する。この際、スペーサ用絶縁膜１６は、ＭＴＯ(Middle Temperature Oxide)膜で形成することができる。その他、スペーサ用絶縁膜１６はＴＥＯＳ(Tetra Ethyl Ortho Silicate)、ＢＰＳＧ(Boron Phosphorus Silicate Glass)、ＳＯＧ(Spin On Glass)及びＵＳＧ(Un-doped Silicate Glass)のいずれか一つで形成することができる。
【００２６】
図３（ａ）を参照すると、異方性で全面エッチング工程を行って第１トレンチ１５の内側壁にスペーサ１６ａを形成した。この際、全面エッチング工程は、ブランケット方式で行うことができる。このような全面エッチング工程によって、スペーサ１６ａは、パターニングされるハードマスク、パッド窒化膜１２、酸化膜１１及び半導体基板１０上の一部の内側壁に形成される。
【００２７】
図３（ｂ）を参照すると、スペーサ１６ａを介してその間に露出される半導体基板１０の上部に対してＩＳＳＧ(In Situ Steam Generation)酸化方式によって酸化（処理）工程を行う。この際、ＩＳＳＧ酸化工程は、Ｈ２とＯ２の雰囲気で行う。ここで、ＩＳＳＧ酸化工程を行う理由は後続のトレンチエッチング工程によって形成される第２トレンチ（図４（ａ）の「１７」参照）の上部コーナー部位をラウンディング(rounding)処理するためである。
【００２８】
図４（ａ）を参照すると、トレンチエッチング工程を行って露出される半導体基板１０をエッチングして第１トレンチ１５よりも深い第２トレンチ１７を形成する。これにより、セル領域Ｃｅｌｌ、低電圧領域ＬＶ及び高電圧領域ＨＶにはそれぞれ多数の第２トレンチ１７が形成される。ここで、第２トレンチ１７は、メモリセル及び／またはトランジスタがお互い電気的に独立するように、孤立(isolation)特性確保の可能な深さで形成することが好ましい。
【００２９】
一方、トレンチエッチング工程後、図３（ｂ）で施されたＩＳＳＧ酸化工程によってスペーサ１６ａの下部と結合する第２トレンチ１７の上部コーナー部位（Ａ部位）はラウンディング形態を有する。
【００３０】
図４（ｂ）を参照すると、第１トレンチ１５と第２トレンチ１７に対してＩＳＳＧ酸化工程を行って第２トレンチ１７の内側壁にウォール酸化膜１８を形成する。この際、ウォール酸化膜１８は、１５Å以上、且つ３０Å以下の厚さに形成される。ここで、ＩＳＳＧ酸化工程はＨ２とＯ２の雰囲気で８５０℃以上、且つ１０００℃以下の温度と１ｔｏｒｒ以上、且つ１０ｔｏｒｒ以下の圧力で行う。そして、ＩＳＳＧ酸化工程におけるＨ２とＯ２雰囲気は、Ｏ２リッチ雰囲気となるように設定する。すなわち、Ｏ２がＨ２より多い量となるようにする。好ましくは、全体混合割合でＯ２の混合割合が３３％以上、且つ６０％以下となるようにし、或いはＨ２の混合割合を０．５％以上、且つ３３％以下となるようにする。これはＯ２が酸化率(Oxidation rate)に多くの影響を及ぼすためである。ＩＳＳＧ酸化工程をＨ２とＯ２の雰囲気で行う場合、その反応式は下記反応式１のとおりである。
【００３１】
〔反応式１〕
Ｈ２＋Ｏ２→Ｈ２Ｏ＋Ｏ＋ＯＨ
【００３２】
前記反応式１に示すように、Ｈ２とＯ２の反応によって発生するＯとＯＨラジカル(radical)は酸化率を制御する。
【００３３】
ウォール酸化膜１８を形成するために行われるＩＳＳＧ酸化工程は、一般的なファーネス工程によってクリスタルオリエンテーション効果(crystal orientation effect)を減少させることができる。
【００３４】
一方、以下では、ウォール酸化膜１８をファーネス工程（ファーネス装備利用）で形成する場合と、本発明の好適な実施例のようにＩＳＳＧ酸化方式で形成する場合、第２トレンチ１７の上部コーナー部位におけるウォール酸化膜１８のプロファイルを説明する。
【００３５】
図６（ａ）は本発明の好適な実施例によって１０５０℃の温度で行われたＩＳＳＧ工程によって形成されたウォール酸化膜Ｂを示す図、図６（ｂ）はファーネス装備を用いてＯ２雰囲気で１１００℃の温度で行われるドライ(dry)ファーネス工程によって形成されたウォール酸化膜Ｃを示す図、図６（ｃ）はファーネス装備を用いて９５０℃の温度で行われるウェット(wet)ファーネス工程によって形成されたウォール酸化膜Ｄを示す図である。
【００３６】
図６（ａ）〜図６（ｃ）に示すように、本発明の好適な実施例に係るＩＳＳＧ酸化方式で形成されたウォール酸化膜Ｂがファーネス装備を用いて形成されたウォール酸化膜Ｃ、Ｄに比べてトレンチの上部コーナーにおけるプロファイル特性が良いことが分かる。勿論、本発明の好適な実施例に係るＩＳＳＧ酸化方式の場合には、ファーネス工程で行う場合よりも低い温度で行うことができ、それだけ熱的ストレスを減少させることもできる。
【００３７】
一方、ウォール酸化膜１８を形成するためのＩＳＳＧ工程は、場合によってＤＨＦ（またはＢＯＥ）とＳＣ−１を用いた洗浄工程を行ってスペーサ１６ａを全て除去した後行うこともできる。
【００３８】
図５を参照すると、ウォール酸化膜１８を含む全体構造の上部に第１及び第２トレンチ１５、１７が埋め込まれるように素子分離膜用絶縁膜１９を蒸着する。この際、絶縁膜１９はＨＤＰ(High Density Plasma)酸化膜で形成するが、第１及び第２トレンチ１５、１７の内部にボイド(void)が発生しないようにギャップフィリング(gap filling)させることが好ましい。この際、絶縁膜１９は、４０００Å〜１００００Å程度の厚さに蒸着することができる。
【００３９】
その後、絶縁膜１９に対して平坦化工程を行って全体上部を平坦化する。この際、平坦化工程はＣＭＰ(Chemical Mechanical Polishing)方式で行うが、ハードマスクが一定の厚さにリセスされるように行うか、完全にハードマスクが除去されるようにパッド窒化膜１２の一部がリセスされる範囲まで行うこともできる。
【００４０】
その次、平坦化された全体構造の上部面について洗浄工程を行う。この際、洗浄工程は、平坦化工程の際に損傷した部位を補償し、或いは全体構造上の表面に存在する不要な物質などを除去するためにＤＨＦとＳＣ−１を用いて行う。
【００４１】
その後、図示してはいないが、リン酸（Ｈ３ＰＯ４）を用いたエッチング工程を行って、平坦化工程後に残留したハードマスク及び／またはパッド窒化膜１２を完全除去する。この際、エッチング工程は酸化膜１１をエッチング停止層として半導体基板１０が損傷しないように行うことが好ましい。
【００４２】
次いで、絶縁膜１９のＥＦＴ(Effective Field Thickness)を５０Å〜１５０Å程度の厚さに制御するために、ＤＨＦとＳＣ−１を用いた洗浄工程をさらに行うこともできる。これにより、セル領域Ｃｅｌｌ、低電圧領域ＬＶ及び高電圧領域ＨＶには素子分離膜が形成される。
【００４３】
以上説明した本発明の技術的思想は、好適な実施例で具体的に記述されたが、これら実施例は、本発明を説明するためのもので、制限するものではないことに注意すべきである。また、本発明は、当該分野で通常の知識を有する者であれば、発明の技術的思想の範囲内で様々な実施が可能であることを理解できよう。
【産業上の利用可能性】
【００４４】
本発明の活用例として、フラッシュメモリ素子のウォール酸化膜(wall oxide)形成方法及び素子分離膜形成方法に適用することが出来、特に、トレンチ(trench)の形成後に行われる酸化工程の熱的ストレス(thermal stress)によってトレンチ内側壁の半導体基板が破れるディスロケーション(dislocation)現象を防止して素子特性を向上させることが可能なフラッシュメモリ素子のウォール酸化膜形成方法及びこれを用いたフラッシュメモリ素子の素子分離膜形成方法に適用出来る。
【図面の簡単な説明】
【００４５】
【図１】本発明の好適な実施例に係るフラッシュメモリ素子のウォール酸化膜形成方法及び素子分離膜形成方法を説明するために示す断面図である。
【図２】本発明の好適な実施例に係るフラッシュメモリ素子のウォール酸化膜形成方法及び素子分離膜形成方法を説明するために示す断面図である。
【図３】本発明の好適な実施例に係るフラッシュメモリ素子のウォール酸化膜形成方法及び素子分離膜形成方法を説明するために示す断面図である。
【図４】本発明の好適な実施例に係るフラッシュメモリ素子のウォール酸化膜形成方法及び素子分離膜形成方法を説明するために示す断面図である。
【図５】本発明の好適な実施例に係るフラッシュメモリ素子のウォール酸化膜形成方法及び素子分離膜形成方法を説明するために示す断面図である。
【図６】（ａ）は本発明の好適な実施例に係るフラッシュメモリ素子のウォール酸化膜形成方法によって形成されたウォール酸化膜を示すＴＥＭ(Transmission Electron Microscope)写真、（ｂ）及び（ｃ）はファーネス装備を用いたファーネス工程によって形成されたウォール酸化膜を示すＴＥＭ写真である。
【符号の説明】
【００４６】
１０…半導体基板
１１…酸化膜
１１ａ…パッド酸化膜
１１ｂ…低電圧ゲート酸化膜
１１ｃ…高電圧ゲート酸化膜
１２…パッド窒化膜
１３…ＤＣＳ−ＨＴＯ膜
１４…ＳｉＯＮ膜
１５…第１トレンチ
１６…スペーサ用絶縁膜
１６ａ…スペーサ
１７…第２トレンチ
１８…ウォール酸化膜
１９…素子分離膜用絶縁膜 
【図１】
2006108605.tif 000003
【図２】
2006108605.tif 000004
【図３】
2006108605.tif 000005
【図４】
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【図５】
2006108605.tif 000007
【図６】
2006108605.tif 000008