(57)【要約】【課題】  ３次元的に方位制御された多結晶膜を形成して、キャリア移動度が十分高い高性能な薄膜半導体装置を作製する。【解決手段】  （１）基板上に多結晶膜を形成し、（２）多結晶膜に互いに異なる２方向からのイオン注入を行うことによって、イオン注入方向の結晶方位がチャネリング方位である結晶粒ｂのみを３次元的に制御して残し、それ以外の結晶方位の結晶格子を破壊してアモルファス領域ｅとする。（３）３次元的に制御された結晶粒ｂおよび、それ以外の非晶質膜を熱処理して、３次元的に制御された結晶粒ｂをシードとして結晶化させることにより、３次元的に制御された結晶粒のみからなる多結晶膜を形成することができる。【選択図】  図５
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【特許請求の範囲】
【請求項１】
基板上に多結晶膜を形成する工程と、
該多結晶膜に互いに異なる２方向からイオン注入を行うことにより、３次元的に方位制御された所定の結晶方位を有する結晶粒を残し、それ以外の結晶粒を非晶質化させるイオン注入工程と、
該イオン注入工程で残った結晶粒をシ−ドとして用いて、非晶質化された領域を結晶化させて多結晶膜を形成する工程とを有する薄膜結晶化方法。
【請求項２】
基板上に非晶質膜を形成する工程と、
該非晶質膜の少なくとも一部を結晶化させて多結晶領域を形成する工程と、
該多結晶領域に互いに異なる２方向からイオン注入を行うことにより、３次元的に方位制御された所定の結晶方位を有する結晶粒を残し、それ以外の結晶粒を非晶質化させるイオン注入工程と、
該イオン注入工程で残った結晶粒をシ−ドとして用いて、非晶質化された領域を結晶化させて多結晶膜を形成する工程とを有する薄膜結晶化方法。
【請求項３】
前記イオン注入工程は、前記イオン注入の２方向に対してそれぞれ、各所定の結晶方位をそれぞれ有する結晶粒を残し、それ以外の結晶粒を非晶質化させる請求項１または２に記載の薄膜結晶化方法。
【請求項４】
前記多結晶膜を構成する元素がシリコンである請求項１に記載の薄膜結晶化方法。
【請求項５】
前記非晶質膜および多結晶膜を構成する元素がシリコンである請求項２に記載の薄膜結晶化方法。
【請求項６】
前記イオン注入工程において、前記イオン注入の後に残る結晶粒は、該イオン注入の２方向に対する前記所定の結晶方位が＜１１０＞方位である請求項１〜５のいずれかに記載の薄膜結晶化方法。
【請求項７】
前記イオン注入工程において、前記多結晶膜を薄膜トランジスタのチャネル領域に用いる場合に、該チャネル領域の基板表面に対して垂直な結晶方位と、該薄膜トランジスタのソース領域とドレイン領域との間を結ぶ直線方向の結晶方位とを設定し、これらの方位と＜１１０＞方位との成す角度を計算することによって、前記イオン注入の２方向を決定する請求項６に記載の薄膜結晶化方法。
【請求項８】
前記イオン注入工程において、前記多結晶膜をｐチャネル型薄膜トランジスタのチャネル領域に用いる場合に、前記イオン注入の２方向を、該イオン注入の後に残る結晶粒の基板表面に対して垂直な結晶方位が＜１１０＞となるように設定する請求項１〜７のいずれかに記載の薄膜結晶化方法。
【請求項９】
前記イオン注入工程において、前記ｐチャネル型薄膜トランジスタのソース領域とドレイン領域との間を結ぶ直線方向の結晶方位を＜１１２＞方位に設定し、前記イオン注入の２方向を、基板表面に対して垂直な第１方向と、該ソース領域とドレイン領域との間を結ぶ直線と基板法線とを含む平面内で、かつ、該基板法線から６０度傾いた第２方向とに設定する請求項８に記載の薄膜結晶化方法。
【請求項１０】
前記イオン注入工程において、前記多結晶膜をｎチャネル型薄膜トランジスタのチャネル領域に用いる場合に、前記イオン注入の２方向を、該イオン注入の後に残る結晶粒の基板表面に対して垂直な結晶方位が＜１１１＞となるように設定する請求項１〜７のいずれかに記載の薄膜結晶化方法。
【請求項１１】
前記イオン注入工程において、前記ｎチャネル型薄膜トランジスタのソース領域とドレイン領域との間を結ぶ直線方向の結晶方位を＜１１２＞方位に設定し、前記イオン注入の２方向を、基板法線に対してｃｏｓθ１＝（２／３）１／２を満たすθ１だけ傾き、かつ、基板表面に投影された直線が該ソース領域とドレイン領域との間を結ぶ直線に対して１２０度となる第１方向と、該基板法線に対して該θ１だけ傾き、かつ、該基板表面に投影された直線が該ソース領域とドレイン領域との間を結ぶ直線に対して−１２０度となる第２方向とに設定する請求項１０に記載の薄膜結晶化方法。
【請求項１２】
前記イオン注入工程において、前記多結晶膜をｎチャネル型薄膜トランジスタのチャネル領域に用いる場合に、前記イオン注入の２方向を、該イオン注入の後に残る結晶粒の基板表面に対して垂直な結晶方位が＜１００＞となるように設定する請求項１〜７のいずれかに記載の薄膜結晶化方法。
【請求項１３】
前記イオン注入工程において、前記ｎチャネル型薄膜トランジスタのソース領域とドレイン領域との間を結ぶ直線方向の結晶方位を＜１００＞方位に設定し、前記イオン注入の２方向を、該ソース領域とドレイン領域との間を結ぶ直線と基板法線とを含む平面内で、かつ、該基板法線から４５度傾いた第１方向と、該基板法線に対して４５度だけ傾き、かつ、基板表面に投影された直線が該ソース領域とドレイン領域との間を結ぶ直線に対して４５度となる第２方向とに設定する請求項１２に記載の薄膜結晶化方法。
【請求項１４】
前記イオン注入工程において、前記結晶粒がシリコンからなる場合、前記イオン注入するイオン種として、シリコン、ヘリウム、ネオン、アルゴン、キセノンおよびラドンのうちの少なくとも１種類の元素を含む請求項１〜１３のいずれかに記載の薄膜結晶化方法。
【請求項１５】
前記イオン注入するイオン量を、１×１０１５ｉｏｎｓ／ｃｍ２ より大きく２×１０１６ｉｏｎｓ／ｃｍ２ 以下に設定する請求項１４に記載の薄膜結晶化方法。
【請求項１６】
前記イオン注入の後の結晶化工程において、前記所定の結晶方位を有する結晶粒を含む非晶質シリコン膜に対して電気炉を用いて加熱することにより非晶質化された領域を結晶化させる請求項１〜１５のいずれかに記載の薄膜結晶化方法。
【請求項１７】
前記電気炉の温度範囲を、５５０℃以上７００℃以下に設定する請求項１６に記載の薄膜結晶化方法。
【請求項１８】
前記イオン注入の後の結晶化工程において、前記所定の結晶方位を有する結晶粒を含む非晶質シリコン膜に対して、該非晶質シリコン膜の結晶化を助長する触媒物質を添加する請求項１〜１７のいずれかに記載の薄膜結晶化方法。
【請求項１９】
前記触媒物質として、鉄、コバルト、ニッケル、ゲルマニウム、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、白金、銅および金から選択される金属単体もしくはこれらの金属の少なくとも１種類を含む化合物、または該金属単体および該金属化合物から選択される複数種類の組み合わせを含む請求項１８に記載の薄膜結晶化方法。
【請求項２０】
前記触媒物質を、前記所定の結晶方位を有する結晶粒を含む非晶質シリコン膜の表面に添加する場合、その表面濃度を、１×１０１１ａｔｏｍｓ／ｃｍ２以上１×１０１６ａｔｏｍｓ／ｃｍ２以下に設定する請求項１８または１９に記載の薄膜結晶化方法。
【請求項２１】
前記イオン注入工程において、前記イオン注入を行うイオン種として、前記非晶質化された膜が結晶化するのを助長する元素を含む請求項１〜１３のいずれかに記載の薄膜結晶化方法。
【請求項２２】
前記イオン注入工程は、前記イオン注入の２方向に対してそれぞれ、各所定の結晶方位をそれぞれ有する結晶粒を残し、それ以外の結晶粒を非晶質化させ、かつ、非晶質化された領域内に前記イオンとして注入された該結晶化を助長する元素を含有させる請求項２１に記載の薄膜結晶化方法。
【請求項２３】
前記イオン注入工程において、前記結晶粒がシリコンからなる場合、前記イオン注入するイオン種として、鉄、コバルト、ニッケル、ゲルマニウム、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、白金、銅および金のうちの少なくとも１種類の元素を含む請求項２１または２２に記載の薄膜結晶化方法。
【請求項２４】
前記イオン注入するイオン量を、１×１０１５ｉｏｎｓ／ｃｍ２ より大きく１×１０２０ｉｏｎｓ／ｃｍ２ 以下に設定する請求項２３に記載の薄膜結晶化方法。
【請求項２５】
前記イオン注入工程において、注入イオンの飛程が前記薄膜の膜厚よりも大きくなるように、イオン注入エネルギーを設定する請求項１４、２１〜２４のいずれかに記載の薄膜結晶化方法。
【請求項２６】
前記イオン注入工程において、前記非晶質化される膜の温度を室温以上５００℃以下に設定する請求項２１〜２５のいずれかに記載の薄膜結晶化方法。
【請求項２７】
前記イオン注入後の結晶化工程において、前記所定の結晶方位を有する結晶粒と前記シリコンの結晶化を助長する元素を含む非晶質シリコン膜に対して電気炉を用いて加熱することにより非晶質化された領域を結晶化させる請求項２１〜２５のいずれかに記載の薄膜結晶化方法。
【請求項２８】
前記電気炉の温度範囲を、５５０℃以上７００℃以下に設定する請求項２７に記載の薄膜結晶化方法。
【請求項２９】
前記イオン注入後の結晶化工程後に、レーザ照射による再結晶化工程を行う請求項２１〜２８のいずれかに記載の薄膜結晶化方法。
【請求項３０】
前記レーザ照射による再結晶化工程において、レーザ照射エネルギー密度およびレーザ照射範囲を、前記電気炉による結晶化された結晶粒の少なくとも一部を溶融させない範囲に設定する請求項２９に記載の薄膜結晶化方法。
【請求項３１】
前記イオン注入の後の結晶化工程において、レーザ照射を行うことにより、前記非晶質膜の少なくとも一部を結晶化させて多結晶領域を形成する請求項２に記載の薄膜結晶化方法。
【請求項３２】
請求項１〜３１のいずれかに記載の薄膜結晶化方法によって形成された多結晶膜。
【請求項３３】
請求項１〜３１のいずれかに記載の薄膜結晶化方法によって形成された多結晶膜を薄膜トランジスタのチャネル領域として用いた薄膜半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば表示媒体として液晶などを用いたアクティブマトリクス方式の表示装置などに用いられる薄膜半導体装置、その電界効果薄膜トランジスタのチャネル領域などに好適に用いられる多結晶膜と、その多結晶膜を形成する薄膜結晶化方法に関する。
【背景技術】
【０００２】
近年、アクティブマトリクス方式の液晶表示パネルに対しては、より大型化および高解像度化が求められている。このため、アクティブマトリクス方式の表示パネルにおいてスイッチング素子や駆動回路に用いられる薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）の材料として、ポリシリコン膜（多結晶シリコン膜）が精力的に研究されている。
【０００３】
このポリシリコン膜をチャネル領域として用いたＴＦＴの特性は、そのポリシリコン膜の結晶粒界によって決定されるため、ポリシリコン膜の結晶粒径を大きくするための様々な方法が提案されている。その方法の代表的なものとしては、固相成長法およびレ−ザアニ−ル法などが挙げられる。
【０００４】
固相成長法は、基板上にアモルファスシリコン膜（非晶質シリコン膜）を堆積させた後、それを熱処理することによって固相状態で多結晶化させるものである。また、レ−ザアニ−ル法は、レ−ザなどの加熱源を用いてシリコン膜を溶融結晶化させるものである。特に、固相成長法は、そのプロセスの安定性から最も広く研究されている。
【０００５】
しかしながら、いずれの方法を用いた場合でも、得られる結晶粒は、大きい場合でも直径１μｍ程度以下と小さいため、そのポリシリコン膜をＴＦＴのチャネル領域に用いた場合、チャネル領域内に存在する多くの結晶粒界が障害となって、高いキャリア移動度を実現することが困難である。
【０００６】
さらに、ポリシリコン膜のキャリア移動度を決定する他の要因としては、結晶配向性が挙げられる。この結晶配向性が悪い場合、隣接する結晶粒子との間で電気的なバリアが生じるため、電子や正孔などのキャリアの伝達性も低下する。より効率的な電子および正孔のキャリアの伝達性を得るためには、電子をキャリアとするｎチャネル型ＴＦＴを｛１００｝や｛１１１｝結晶面に形成し、正孔をキャリアとするｐチャネル型ＴＦＴを｛１１０｝結晶面に形成することが理想的である。
【０００７】
しかしながら、上記固相成長法およびレ−ザアニ−ル法では、得られるポリシリコン膜の結晶方位を完全に制御することは非常に困難である。
【０００８】
これらの問題に対して、例えば特許文献１および特許文献２には、ポリシリコン膜または一部結晶化された領域を含む非晶質シリコン膜に対して、１方向からイオン注入を行うことによって、イオン注入方向に対して結晶方位＜１１０＞を有する結晶粒のみを残してそれ以外の結晶粒を完全に非晶質化させた後、熱処理によって再結晶化させることによって、ある程度の大きさの結晶粒が得られ、かつ、結晶方位を制御することができるという薄膜結晶化方法が開示されている。
【特許文献１】特開平８−１０２５４３号公報
【特許文献２】特開２００２−３６８０１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献１および特許文献２に記載されている従来の薄膜結晶化方法では、ポリシリコン膜または一部結晶化された領域を含む非晶質シリコン膜に対して、１方向からのみイオン注入が行われるため、イオン注入方向を法線とする面内の結晶方位はランダムとなり、結晶方位の制御という観点からは十分とは言えない。
【００１０】
また、特許文献１に記載されている従来の薄膜結晶化方法では、基板表面に対して垂直な方向からイオン注入を行うことにより、｛１１０｝結晶配向を実現することはできても、それ以外の方向の結晶配向を実現することができない。
【００１１】
さらに、特許文献２に記載されている方法では、イオン注入深さを制御することによって、｛１１０｝結晶配向または不完全な｛１１１｝結晶配向しか実現することができない。
【００１２】
本発明は、上記従来の問題を解決するもので、十分な大きさの結晶粒を得ることができ、かつ、ｎチャネル型ＴＦＴを｛１００｝または｛１１１｝結晶面に、また、ｐチャネル型ＴＦＴを｛１１０｝結晶面に形成することができるように結晶方位を制御することができる薄膜結晶化方法、この方法を用いて形成された多結晶膜、およびその多結晶膜をＴＦＴのチャネル領域として用いてキャリア移動度が高く、高性能な薄膜半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の薄膜結晶化方法は、基板上に多結晶膜を形成する工程と、該多結晶膜に互いに異なる２方向からイオン注入を行うことにより、３次元的に方位制御された所定の結晶方位を有する結晶粒を残し、それ以外の結晶粒を非晶質化させるイオン注入工程と、該イオン注入工程で残った結晶粒をシ−ドとして用いて、非晶質化された領域を結晶化させて多結晶膜を形成する工程とを有し、そのことにより上記目的が達成される。
【００１４】
また、本発明の薄膜結晶化方法は、基板上に非晶質膜を形成する工程と、該非晶質膜の少なくとも一部を結晶化させて多結晶領域を形成する工程と、該多結晶領域に互いに異なる２方向からイオン注入を行うことにより、３次元的に方位制御された所定の結晶方位を有する結晶粒を残し、それ以外の結晶粒を非晶質化させるイオン注入工程と、該イオン注入工程で残った結晶粒をシ−ドとして用いて、非晶質化された領域を結晶化させて多結晶膜を形成する工程とを有し、そのことにより上記目的が達成される。
【００１５】
また、好ましくは、本発明の薄膜結晶化方法におけるイオン注入工程は、前記イオン注入の２方向に対してそれぞれ、各所定の結晶方位をそれぞれ有する結晶粒を残し、それ以外の結晶粒を非晶質化させる。
【００１６】
さらに、好ましくは、本発明の薄膜結晶化方法における多結晶膜を構成する元素がシリコンである。また、好ましくは、本発明の薄膜結晶化方法における非晶質膜および多結晶膜を構成する元素がシリコンである。
【００１７】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入工程において、前記イオン注入の後に残る結晶粒は、該イオン注入の２方向に対する前記所定の結晶方位が＜１１０＞方位である。
【００１８】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入工程において、前記多結晶膜を薄膜トランジスタのチャネル領域に用いる場合に、該チャネル領域の基板表面に対して垂直な結晶方位と、該薄膜トランジスタのソース領域とドレイン領域との間を結ぶ直線方向の結晶方位とを設定し、これらの方位と＜１１０＞方位との成す角度を計算することによって、前記イオン注入の２方向を決定する。
【００１９】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入工程において、前記多結晶膜をｐチャネル型薄膜トランジスタのチャネル領域に用いる場合に、前記イオン注入の２方向を、該イオン注入の後に残る結晶粒の基板表面に対して垂直な結晶方位が＜１１０＞となるように設定する。
【００２０】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入工程において、前記ｐチャネル型薄膜トランジスタのソース領域とドレイン領域との間を結ぶ直線方向の結晶方位を＜１１２＞方位に設定し、前記イオン注入の２方向を、基板表面に対して垂直な第１方向と、該ソース領域とドレイン領域との間を結ぶ直線と基板法線とを含む平面内で、かつ、該基板法線から６０度傾いた第２方向とに設定する。
【００２１】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入工程において、前記多結晶膜をｎチャネル型薄膜トランジスタのチャネル領域に用いる場合に、前記イオン注入の２方向を、該イオン注入の後に残る結晶粒の基板表面に対して垂直な結晶方位が＜１１１＞となるように設定する。
【００２２】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入工程において、前記ｎチャネル型薄膜トランジスタのソース領域とドレイン領域との間を結ぶ直線方向の結晶方位を＜１１２＞方位に設定し、前記イオン注入の２方向を、基板法線に対してｃｏｓθ１＝（２／３）１／２を満たすθ１だけ傾き、かつ、基板表面に投影された直線が該ソース領域とドレイン領域との間を結ぶ直線に対して１２０度となる第１方向と、該基板法線に対して該θ１だけ傾き、かつ、該基板表面に投影された直線が該ソース領域とドレイン領域との間を結ぶ直線に対して−１２０度となる第２方向とに設定する。
【００２３】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入工程において、前記多結晶膜をｎチャネル型薄膜トランジスタのチャネル領域に用いる場合に、前記イオン注入の２方向を、該イオン注入の後に残る結晶粒の基板表面に対して垂直な結晶方位が＜１００＞となるように設定する。
【００２４】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入工程において、前記ｎチャネル型薄膜トランジスタのソース領域とドレイン領域との間を結ぶ直線方向の結晶方位を＜１００＞方位に設定し、前記イオン注入の２方向を、該ソース領域とドレイン領域との間を結ぶ直線と基板法線とを含む平面内で、かつ、該基板法線から４５度傾いた第１方向と、該基板法線に対して４５度だけ傾き、かつ、基板表面に投影された直線が該ソース領域とドレイン領域との間を結ぶ直線に対して４５度となる第２方向とに設定する。
【００２５】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入工程において、前記結晶粒がシリコンからなる場合、前記イオン注入するイオン種として、シリコン、ヘリウム、ネオン、アルゴン、キセノンおよびラドンのうちの少なくとも１種類の元素を含む。
【００２６】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入するイオン量を、１×１０１５ｉｏｎｓ／ｃｍ２ より大きく２×１０１６ｉｏｎｓ／ｃｍ２ 以下に設定する。
【００２７】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入の後の結晶化工程において、前記所定の結晶方位を有する結晶粒を含む非晶質シリコン膜に対して電気炉を用いて加熱することにより非晶質化された領域を結晶化させる。
【００２８】
さらに、好ましくは、本発明の薄膜結晶化方法における電気炉の温度範囲を、５５０℃以上７００℃以下に設定する。
【００２９】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入の後の結晶化工程において、前記所定の結晶方位を有する結晶粒を含む非晶質シリコン膜に対して、該非晶質シリコン膜の結晶化を助長する触媒物質を添加する。
【００３０】
さらに、好ましくは、本発明の薄膜結晶化方法における触媒物質として、鉄、コバルト、ニッケル、ゲルマニウム、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、白金、銅および金から選択される金属単体もしくはこれらの金属の少なくとも１種類を含む化合物、または該金属単体および該金属化合物から選択される複数種類の組み合わせを含む。
【００３１】
さらに、好ましくは、本発明の薄膜結晶化方法における触媒物質を、前記所定の結晶方位を有する結晶粒を含む非晶質シリコン膜の表面に添加する場合、その表面濃度を、１×１０１１ａｔｏｍｓ／ｃｍ２以上１×１０１６ａｔｏｍｓ／ｃｍ２以下に設定する。
【００３２】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入工程において、前記イオン注入を行うイオン種として、前記非晶質化された膜が結晶化するのを助長する元素を含む。
【００３３】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入工程は、前記イオン注入の２方向に対してそれぞれ、各所定の結晶方位をそれぞれ有する結晶粒を残し、それ以外の結晶粒を非晶質化させ、かつ、非晶質化された領域内に前記イオンとして注入された該結晶化を助長する元素を含有させる。
【００３４】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入工程において、前記結晶粒がシリコンからなる場合、前記イオン注入するイオン種として、鉄、コバルト、ニッケル、ゲルマニウム、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、白金、銅および金のうちの少なくとも１種類の元素を含む。
【００３５】
さらに、好ましくは、本発明の薄膜結晶化方法において、イオン注入するイオン量を、１×１０１５ｉｏｎｓ／ｃｍ２ より大きく１×１０２０ｉｏｎｓ／ｃｍ２ 以下に設定する。
【００３６】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入工程において、注入イオンの飛程が前記薄膜の膜厚よりも大きくなるように、イオン注入エネルギーを設定する。
【００３７】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入工程において、前記非晶質化される膜の温度を室温以上５００℃以下に設定する。
【００３８】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入後の結晶化工程において、前記所定の結晶方位を有する結晶粒と前記シリコンの結晶化を助長する元素を含む非晶質シリコン膜に対して電気炉を用いて加熱することにより非晶質化された領域を結晶化させる。
【００３９】
さらに、好ましくは、本発明の薄膜結晶化方法における電気炉の温度範囲を、５５０℃以上７００℃以下に設定する。
【００４０】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入後の結晶化工程後に、レーザ照射による再結晶化工程を行う。
【００４１】
さらに、好ましくは、本発明の薄膜結晶化方法におけるレーザ照射による再結晶化工程において、レーザ照射エネルギー密度を、前記電気炉による結晶化された結晶粒の少なくとも一部を溶融させない範囲に設定する。
【００４２】
さらに、好ましくは、本発明の薄膜結晶化方法におけるイオン注入の後の結晶化工程において、レーザ照射を行うことにより、前記非晶質膜の少なくとも一部を結晶化させて多結晶領域を形成する。
【００４３】
本発明の多結晶膜は、請求項１〜３１のいずれかに記載の上記薄膜結晶化方法によって形成されており、そのことにより上記目的が達成される。
【００４４】
本発明の薄膜半導体装置は、請求項１〜３１のいずれかに記載の上記薄膜結晶化方法によって形成された多結晶膜を薄膜トランジスタのチャネル領域として用いており、そのことにより上記目的が達成される。
【００４５】
上記構成により、以下、本発明の作用について説明する。
【００４６】
本発明にあっては、（１）基板上にシリコンなどからなる多結晶膜を形成して、（２）その多結晶膜に互いに異なる２方向からイオン注入を行って、そのイオン注入の２方向に対して、共に所定の結晶方位を有する結晶粒のみを残して、それ以外の結晶粒を完全に非晶質化させ、（３）残った結晶粒をシ−ドとして用いて非晶質化された領域を結晶化させることにより、三次元的に結晶方位が制御された結晶粒からなる多結晶膜を形成することが可能となる。
【００４７】
また、本発明にあっては、（１）基板上にシリコンなどからなる非晶質膜を形成して、その非晶質膜の少なくとも一部を結晶化させて多結晶領域を形成し、（２）その多結晶領域に互いに異なる２方向からイオン注入を行って、そのイオン注入の２方向に対して、共に所定の結晶方位を有する結晶粒のみを残して、それ以外の結晶粒を完全に非晶質化させ、（３）残った結晶粒をシ−ドとして用いて非晶質化された領域を結晶化させることにより、三次元的に方位が制御された多結晶膜を形成することが可能となる。
【００４８】
基板としては、通常、薄膜半導体装置を形成するために用いられ、表面が非晶質である基板であれば、特に限定されず、用途に応じて適宜選択することができる。例えば、石英ガラス基板、通常のガラス基板、ポリカーボネート、ポリエチレンテレフタレートなどのポリエチレン類、ポリイミドなどの絶縁性基板などを用いることが可能となる。または、これら基板や半導体基板などの上に所望の素子を介して層間絶縁膜等が形成された基板を用いることもできる。基板としては、特に、石英ガラスなどからなるガラス基板が好ましい。
【００４９】
また、基板上にポリシリコン膜などの多結晶膜を形成する方法としては、公知の方法、例えば減圧ＣＶＤ法、常圧ＣＶＤ法、プラズマＣＶＤなどを用いることが可能である。また、基板上に、公知の方法、例えば、減圧ＣＶＤ法、常圧ＣＶＤ法などにより非晶質シリコン膜などの非晶質膜を形成した後で、熱処理を行うことによって多結晶膜化するという固相成長法を用いることも可能である。さらに、非晶質膜を形成した後で、レーザ照射によって所定の領域の一部を結晶化させて多結晶領域を形成することも可能である。
【００５０】
この多結晶膜をＴＦＴのチャネル領域に用いる場合には、そのチャネル領域の基板に対して垂直な結晶方位と、ＴＦＴのソース領域とドレイン領域との間を結ぶ直線方向の結晶方位とを設定し、これらの方位と＜１１０＞方位との成す角度を計算することによって、前記イオン注入の２方向を決定する。これは、チャネリング現象を利用するためである。
【００５１】
ここで、例えば｛１１０｝面とは、（１１０）面およびそれと等価な結晶面の総称である。また、＜１１０＞とは結晶方位であり、〔１１０〕およびそれと等価な結晶方位を表す。また、チャネリング現象とは、注入されたイオンが結晶を構成している原子に衝突せず、格子間を抜けて行く現象である。
【００５２】
例えば、単結晶シリコンの場合には、結晶格子を構成する原子の幾何学的配置から、｛１１０｝面に対して垂直、すなわち＜１１０＞結晶方位からイオン注入を行った場合に最もチャネリングが起こり易い。ポリシリコン膜に対するイオン注入においても同様な現象が起こり、ポリシリコン膜を構成するそれぞれの結晶粒のうち、＜１１０＞結晶方位からイオン注入された結晶粒の場合は、イオン注入によるダメージが最も少ない。
【００５３】
一方、＜１１１＞結晶方位を始めとして、その他の方位を有する結晶粒は、注入されたイオンが格子位置を占めるシリコン原子と衝突する確率がより高く、その結果、結晶格子が受けるダメージが大きくなり、非晶質化されてしまう。その結果、２方向からのイオン注入後は、例えばイオン注入の２方向に対して＜１１０＞方位を有する結晶粒が残され、目的とする結晶方位を有する結晶粒を含む非晶質シリコン膜（非晶質シリコン膜内に結晶粒を含む）が形成される。
【００５４】
例えば、多結晶膜をｐチャネル型ＴＦＴのチャネル領域に用いる場合には、より効率的な正孔のキャリア伝達性を得るために、イオン注入の２方向を、イオン注入後に残る結晶粒の基板表面に対して垂直な結晶方位が＜１１０＞となるように設定する。この場合、例えば、ＴＦＴのソース領域とドレイン領域との間を結ぶ直線方向の結晶方位を＜１１２＞方位に設定し、イオン注入の２方向を、基板表面に対して垂直な第１方向と、ソース領域とドレイン領域との間を結ぶ直線と基板法線とを含む平面内で、かつ、基板法線から６０度傾いた第２方向とに設定することが可能である。
【００５５】
また、多結晶膜をｎチャネル型ＴＦＴのチャネル領域に用いる場合には、より効率的な電子のキャリア伝達性を得るために、イオン注入の２方向を、イオン注入後に残る結晶粒の基板表面に対して垂直な結晶方位が＜１１１＞または＜１００＞となるように設定する。例えば、イオン注入後に残る結晶粒の基板表面に対して垂直な結晶方位を＜１１１＞とする場合、ＴＦＴのソース領域とドレイン領域との間を結ぶ直線方向の結晶方位を＜１１２＞方位に設定し、イオン注入の２方向を、基板法線に対してｃｏｓθ１＝（２／３）１／２を満たすθ１だけ傾き、かつ、基板表面に投影された直線がソース領域とドレイン領域との間を結ぶ直線に対して１２０度となる第１方向と、基板法線に対してθ１だけ傾き、かつ、基板表面に投影された直線がソース領域とドレイン領域との間を結ぶ直線に対して−１２０度となる第２方向とに設定することが可能である。また、イオン注入後に残る結晶粒の基板表面に対して垂直な結晶方位を＜１００＞とする場合、ＴＦＴのソース領域とドレイン領域との間を結ぶ直線方向の結晶方位を＜１１２＞方位に設定し、イオン注入の２方向を、ソース領域とドレイン領域との間を結ぶ直線と基板法線とを含む平面内で、かつ、基板法線から４５度傾いた第１方向と、基板法線に対して４５度だけ傾き、かつ、基板表面に投影された直線がソース領域とドレイン領域との間を結ぶ直線に対して４５度となる第２方向とに設定することが可能である。
【００５６】
シリコン結晶粒を非晶質化させるために注入するイオン種としては、シリコン、ヘリウム、ネオン、アルゴン、キセノンおよびラドンなどの希ガス元素の少なくとも１種類を含むことが好ましい。
【００５７】
また、シリコン結晶粒を非晶質化させるために注入するイオン量は、１×１０1５ｉｏｎｓ／ｃｍ2 より大きいことが好ましく、より好ましくは２×１０15ｉｏｎｓ／ｃｍ2 以上である。イオン注入量が１×１０15ｉｏｎｓ／ｃｍ2 以下では、目的とする結晶方位以外の結晶粒を完全に非晶質化させることができない場合がある。また、注入量の上限は特に限定する必要はないが、不必要に多くの量を注入すると、注入時間が長くなるだけで特に意味がないので、２×１０16／ｃｍ2 以下であることが好ましい。このようなイオン注入量によって、目的とする結晶方位を有する結晶粒のみが残され、それ以外の結晶方位を有する結晶粒は完全に破壊されて非晶質化させることが可能である。
【００５８】
さらに、特定のシリコン結晶粒以外を非晶質化させるために注入するイオン種として、非晶質化された薄膜が結晶化するのを助長する元素を用いることによって、目的とする所望の結晶方位を有する結晶粒の結晶成長を低温かつ短時間で効果的に行うことができ、かつ、トランジスタのチャネル領域に用いる場合に充分な大きさの結晶粒を得ることが可能となる。
【００５９】
シリコン結晶粒を非晶質化させるために注入するイオン種の具体例として、非晶質化された薄膜が結晶化するのを助長する元素を用いる場合、例えば鉄、コバルト、ニッケル、ゲルマニウム、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、白金、銅および金から選択される金属単体もしくはこれらの金属の少なくとも１種類を含むことが好ましい。
【００６０】
このとき、シリコン結晶粒を非晶質化させるために注入するイオン量は、１×１０1５ｉｏｎｓ／ｃｍ2 より大きいことが好ましく、より好ましくは２×１０15ｉｏｎｓ／ｃｍ2 以上である。イオン注入量が１×１０15ｉｏｎｓ／ｃｍ2 以下では、目的とする結晶方位以外の結晶粒を完全に非晶質化させることができない場合がある。また、注入量の上限は特に限定する必要はないが、不必要に多くの量を注入すると、注入時間が長くなるだけで特に意味がないので、１×１０２０／ｃｍ2 以下（より好ましくは１×１０１９／ｃｍ2 以下）であることが好ましい。このようなイオン注入量によって、目的とする結晶方位を有する結晶粒のみが残され、それ以外の結晶方位を有する結晶粒は完全に破壊されて非晶質化させることが可能である。
【００６１】
さらに、イオン注入工程において、飛程が、所定の結晶方位以外の結晶を非晶質化させた薄膜の膜厚よりも大きくなるように、イオン注入エネルギーを設定することが好ましい。飛程が薄膜の膜厚よりも小さい場合には、飛程よりも深い位置に不要な結晶方位を有する結晶粒が残存する虞がある。
【００６２】
さらに、イオン注入工程において、非晶質化される膜の温度は、室温以上５００℃以下に設定することが好ましい。膜温度が５００℃よりも高い場合には、直ちに再結晶化が起こり、非晶質化を充分に行うことができない。また、膜温度の下限は特に設定する必要はないが、製造コストを考慮すると、室温程度で水冷することが最も簡便である。
【００６３】
イオン注入後に残された結晶粒をシードとして非晶質膜を結晶化させる工程では、電気炉を用いて基板を加熱する方法が最も簡便であり、製造プロセスとしてのスループットを向上させることが可能となる。また、電気炉の温度範囲は５５０℃以上７００℃以下であることが好ましい。電気炉の温度が５５０℃未満では、結晶化に要する時間が長くなって製造プロセスとして好ましくない。一方、電気炉の温度が７００℃よりも高い場合には、非晶質シリコン膜から自然結晶核が発生する場合があり、結晶化後に必ずしも目的の結晶方位を有する結晶粒のみとならず、ＴＦＴの電気的特性低下をもたらすことがあるため、好ましくない。
【００６４】
このとき、非晶質シリコン膜の結晶化を助長する触媒物質を添加することにより、結晶化に要する時間を大幅に減らすと共に温度を低くすることができ、ガラス基板などを用いた場合に基板へのダメージを低減することができるため、好ましい。例えば、非晶質シリコン膜の結晶化を助長する触媒物質として、鉄、コバルト、ニッケル、ゲルマニウム、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、白金、銅および金から選択される金属単体もしくはこれらの金属の少なくとも１種類を含む化合物、またはこの金属単体およびこの金属化合物から選択される複数種類の組み合わせを含む触媒材料を用いた場合、その効果が大きくなるため、好ましい。
【００６５】
さらに、その触媒物質を、目的とする結晶方位を有する結晶粒を含む非晶質シリコン膜の表面に添加する場合、その表面濃度を、１×１０１１ａｔｏｍｓ／ｃｍ２以上１×１０１６ａｔｏｍｓ／ｃｍ２以下に設定することが好ましい。触媒物質の表面濃度が１×１０１１ａｔｏｍｓ／ｃｍ２よりも低い場合には、その触媒物質の効果が殆ど認められない場合がある。一方、触媒物質の表面濃度が１×１０１６ａｔｏｍｓ／ｃｍ２よりも高い場合には、目的とする結晶方位を有する結晶粒をシードとしない結晶粒が発生する場合がある。
【００６６】
このようにして所望の結晶方位を有するように結晶方位が制御された多結晶膜をＴＦＴのチャネル領域として用いることにより、例えばｎチャネル型ＴＦＴのチャネル領域を｛１００｝または｛１１１｝結晶面に形成し、ｐチャネル型ＴＦＴのチャネル領域を｛１１０｝結晶面に形成することができるため、キャリア移動度が高く、高性能な薄膜半導体装置を作製することが可能となる。
【００６７】
さらに、本発明の薄膜結晶化方法におけるレーザ照射による再結晶化工程において、電気炉で方位制御された結晶粒のみで形成された結晶性薄膜全部を完全に溶融させるような高エネルギー密度でレーザ照射を行うと、結晶方位がリセットされ、制御された方位と異なった結晶方位の結晶性薄膜となる場合があり、好ましくない。このため、レーザ照射エネルギー密度を、電気炉による結晶化された結晶粒の少なくとも一部を溶融させない範囲に設定している。
【発明の効果】
【００６８】
以上説明したように、本発明によれば、基板上に多結晶膜を形成し、その多結晶膜に対して互いに異なる２方向からイオン注入を行うことによって、２方向のイオン注入方向に対して所望の結晶方位を有する結晶粒のみを３次元的に制御して残し、それ以外の結晶方位を有する結晶粒は結晶格子を破壊して非晶質化させることができる。このように、３次元的に制御された結晶粒および、それ以外の非晶質膜に対して熱処理などを行うことにより、その３次元的に制御された結晶粒をシードとして結晶化させることができるため、基板上に３次元的に制御された結晶粒からなる多結晶膜を形成することができる。したがって、比較的低いプロセス温度で、簡便な装置を用いて、キャリア移動度が大きい高性能な薄膜半導体装置を製造することができる。特に、表示媒体として液晶などを用いたアクティブマトリクスマトリクス方式の表示装置において、このようなキャリア移動度が大きい高性能な薄膜半導体装置をスイッチング素子や駆動回路などに用いることによって、高性能化および高画質化を確実に実現することができる。
【発明を実施するための最良の形態】
【００６９】
以下に、本発明の薄膜結晶化方法、この薄膜結晶化方法により作製された多結晶膜および、この多結晶膜を用いた薄膜半導体装置の実施形態１〜９について、図面を参照しながら説明する。
（実施形態１）
本実施形態１では、本発明の薄膜結晶化方法によってポリシリコン膜を形成し、そのポリシリコン膜を用いてｐチャネル型電界効果薄膜トランジスタ（以下、ｐチャネル型ＴＦＴという）を作製する場合であって、基板表面に対して垂直な結晶方位が＜１１０＞で、ソース領域とドレイン領域との間を結ぶ直線方向の結晶方位が＜１１２＞方位であり、イオン注入の２方向を、基板表面に対して垂直な第１方向と、該ソース領域とドレイン領域との間を結ぶ直線と基板法線とを含む平面内で、かつ、基板法線から６０度傾いた第２方向とに設定する場合について説明する。
【００７０】
図１は、本発明の薄膜半導体装置の実施形態１であるｐチャネル型ＴＦＴを示す断面図である。
【００７１】
図１に示すように、ｐチャネル型ＴＦＴ１００は、ガラス基板１上に、チャネル領域４、ソース領域５およびドレイン領域６を構成するポリシリコン膜が設けられ、その上を覆うように酸化膜からなるゲート絶縁膜７が設けられている。チャネル領域４上にはゲート絶縁膜７を介してゲート電極８が設けられ、その上を覆うように層間絶縁膜９が設けられている。これらのゲート絶縁膜８および層間絶縁膜９には、ソース領域５およびドレイン領域６にそれぞれ達する各コンタクトホール部がそれぞれ設けられている。層間絶縁膜９の上に設けられた引き出し電極１０はそれぞれ、各コンタクトホール部をそれぞれ介してソース領域５およびドレイン領域６と電気的にそれぞれ接続されている。
【００７２】
以上のｐチャネル型ＴＦＴ１００において、チャネル領域４は、ガラス基板１の表面に対して垂直な方向が＜１１０＞方位である結晶粒が好ましい。さらに、垂直な方向が＜１１０＞方位である結晶粒は、例えば、＜１１０＞方位に垂直な＜１１２＞方位が基板平面内に存在する。よって、本実施形態１では、ガラス基板１の表面に対して垂直な方向が＜１１０＞方位で、かつ、ソース領域５とドレイン領域６との間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして結晶化させ、このポリシリコン膜をチャネル領域４として用いている。
【００７３】
以下に、このｐチャネル型ＴＦＴ１００の製造工程について、図１〜図１１を用いて詳細に説明する。
【００７４】
まず、チャネル領域４、ソース領域５およびドレイン領域６となる領域を構成するポリシリコン膜の形成方法について説明する。
【００７５】
図２に示すように、ガラス基板１上に、膜厚約５０ｎｍのポリシリコン膜２を、ＳｉＨ4 を用いたＬＰＣＶＤ法によって約６００℃にて堆積させる。
【００７６】
図２に模式的に示すように、通常のＣＶＤ法により蒸着されたポリシリコン膜２には、それぞれ結晶方位がランダムな数多くの結晶粒が存在するため、多くの結晶粒界３が存在している。本実施形態１では、ガラス基板１の表面に対して垂直な方向が＜１１０＞方位で、かつ、図３に矢印で示すソース領域５とドレイン領域６との間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして残すために、互いに異なる２方向からイオン注入を行う。
【００７７】
まず、第１のイオン注入工程として、ガラス基板１の表面に対して垂直な方向から、２８Ｓｉ＋を加速電圧５０ｋｅＶ、注入イオン量１×１０２０ｉｏｎｓ／ｃｍ２の条件でイオン注入を行う。これにより、図４に示すように、ガラス基板１の表面に対して垂直な方向が＜１１０＞方位である結晶粒ａ、ｂおよびｃが残され、それ以外の結晶粒領域ｄは結晶格子が破壊されて、アモルファス（非晶質）状態となる。ここで、２８Ｓｉ＋の加速電圧５０ｋｅＶは、飛程がアモルファス化する薄膜の膜厚よりも大きくなるイオン注入エネルギーである。この飛程とは、イオン注入される電離粒子が媒体中を透過して、電離作用を失うほどエネルギーが落ちてしまうまでの距離である。
【００７８】
次に、第２のイオン注入工程として、ＴＦＴ作製時にソース領域５およびドレイン領域６となる領域の間を結ぶ直線と基板法線とを含む平面内で、かつ、基板法線から６０度だけ傾いた方向から、２８Ｓｉ＋を加速電圧５０ｋｅＶ、イオン注入量１×１０２０ｉｏｎｓ／ｃｍ２の条件でイオン注入を行う。これにより、図５に示すように、第１のイオン注入工程によって残されたガラス基板１の表面に対して垂直な方向が＜１１０＞方位である結晶粒ａ、ｂおよびｃのうち、ソース領域５とドレイン領域６との間を結ぶ直線と基板法線を含む平面内で、かつ、基板法線から６０度だけ傾いた方向に＜１１０＞方位を有する結晶粒ｂのみが残され、それ以外の結晶粒領域は結晶格子が破壊されてアモルファスシリコン領域ｅとなる。このようにして、上記第１および第２のイオン注入によって、３次元的に方位制御された所定の結晶方位＜１１０＞を有する結晶粒が残る。この３次元的に結晶方位が固定された結晶粒は、ガラス基板１の表面に対して垂直な方向が＜１１０＞方位であり、かつ、ソース領域５とドレイン領域６の間を結ぶ直線方向が＜１１２＞方位である。
【００７９】
即ち、＜１１０＞方位からイオン注入を行った場合に、注入されたイオンが結晶を構成している原子に衝突せずに格子間を抜けていくチャネリング現象が起こり易いため、イオン注入方向に対して＜１１０＞方位を有する結晶粒はイオン注入によるダメージが少なくなる。また、他の方位を有する結晶粒は、注入されたイオンが格子位置のシリコン原子と衝突する確率がより高く、結晶格子が受けるダメージが大きくなって非晶質化される。チャネル領域４の基板表面に対して垂直な結晶方位と、ソース領域５とドレイン領域６の間の直線方向（最短）の結晶方位とを設定し、これらの方位と＜１１０＞方位との成す角度を計算することによって、イオン注入の２方向を決定できる。これにより、ソース領域５とドレイン領域６の間の直線方向の結晶方位を制御することができる。
【００８０】
図６に示すように、上記第１および第２のイオン注入工程によって、ガラス基板１の表面に対して垂直な方向が＜１１０＞方位であり、かつ、ソース領域５とドレイン領域６の間を結ぶ直線方向が＜１１２＞方位である結晶粒ｂ１、ｂ２およびｂ３のみが残され、これをシードとして利用して結晶化を行う。
【００８１】
なお、本実施形態１では、基板表面に対して垂直な方向が＜１１０＞方位であり、かつ、ソース領域５とドレイン領域６との間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして結晶化を行う場合について説明するが、第２のイオン注入方向を基板法線から６０度だけ傾けて、かつ、＜１１２＞方位を所望の方向に設定することによって、基板表面に対して垂直な方向が＜１１０＞方位であり、かつ、＜１１２＞方位が基板面内の任意の方向である結晶粒をシードとして用いることも可能である。
【００８２】
続いて、図６に示すように、所望の結晶方位に制御された結晶粒ｂ１、ｂ２およびｂ３を含むアモルファスシリコン領域がガラス基板１上に形成された基板部を、窒素雰囲気中、６００℃で１２時間炉アニ−ルする。このとき、シ−ドとして用いた結晶粒ｂ１、ｂ２およびｂ３から優先的にシリコンの結晶成長が始まり、図７に示すように、第１および第２のイオン注入工程が行われた全領域内で、基板表面に対して垂直な方向が＜１１０＞方位で、かつ、ソース領域５とドレイン領域６との間を結ぶ直線方向が＜１１２＞方位である結晶粒ｂ１’、ｂ２’およびｂ３’のみからなるポリシリコン膜が形成される。
【００８３】
次に、このようにして形成されたポリシリコン膜をチャネル領域として用いたｐチャネル型ＴＦＴ１００の作製方法について説明する。
【００８４】
図７に示すように、まず、ガラス基板１上に形成されたポリシリコン膜２を、チャネル領域４、ソース領域５およびドレイン領域６となる各領域を有する形状にパタ−ニングする。
【００８５】
次に、図８に示すように、チャネル領域４、ソース領域５およびドレイン領域６となる各領域を有するポリシリコン膜の形状部分を覆うように、酸化膜からなるゲート絶縁膜７を、ＡＰＣＶＤ法によって膜厚１００ｎｍ程度に形成する。
【００８６】
続いて、図９に示すように、ゲート絶縁膜７上に膜厚３００ｎｍ程度のアルミニウム膜８’を形成して、図１０に示すように、アルミニウム膜８’を所定形状にパターニングしてゲート電極８を形成する。
【００８７】
このゲート電極８をマスクとして、ｐチャネル型ＴＦＴ１００の場合にはボロンイオンを、ソース領域５およびドレイン領域６となる各領域に注入し、ゲート電極８直下のチャネル領域４の両側にソ−ス領域５およびドレイン領域６を形成する。
【００８８】
さらに、図１１に示すように、ゲート電極８を覆うようにガラス基板１上の全面に、膜厚５００ｎｍの酸化膜をＡＰＣＶＤ法により成膜して層間絶縁膜９を形成する。
【００８９】
その後、図１に示すように、ソ−ス領域５およびドレイン領域６上のゲート絶縁膜７および層間絶縁膜９にコンタクトホ−ル部を形成し、コンタクトホ−ル部上を含むガラス基板１上の全面に引き出し電極１０となる電極材料をスパッタリング法によって成膜して、コンタクトホール部を介して引き出し電極１０となる電極材料とソース領域５およびドレイン領域６との間にオ−ミック接触を実現させ、引き出し電極１０となる材料を所定形状にパターニングして引き出し電極１０として、薄膜半導体装置としてのｐチャネル型ＴＦＴ１００を作製する。
【００９０】
このようにして作製されたｐｐチャネル型ＴＦＴ１００に対して、キャリア移動度を測定したところ、高性能である１５０ｃｍ2 ／Ｖ・ｓの値が得られた。
（実施形態２）
本実施形態２では、本発明の薄膜結晶化方法によってポリシリコン膜を形成し、その形成したポリシリコン膜を用いてｎチャネル型電界効果薄膜トランジスタ（以下、ｎチャネル型ＴＦＴという）を作製する場合であって、基板表面に対して垂直な結晶方位が＜１１１＞で、ソース領域とドレイン領域との間を結ぶ直線方向の結晶方位が＜１１２＞であり、イオン注入の２方向を、基板法線に対してｃｏｓθ１＝（２／３）１／２を満たすθ１だけ傾き、かつ、基板表面に投影された直線がソース領域とドレイン領域との間を結ぶ直線に対して１２０度となる第１方向と、基板法線に対して該θ１だけ傾き、かつ、基板表面に投影された直線がソース領域とドレイン領域との間を結ぶ直線に対して−１２０度となる第２方向とに設定する場合について詳細に説明する。
【００９１】
図１２は、本発明の薄膜半導体装置の実施形態２であるｎチャネル型ＴＦＴを示す断面図である。
【００９２】
図１２に示すように、ｎチャネル型ＴＦＴ２００は、ガラス基板１１上に、チャネル領域１４、ソース領域１５およびドレイン領域１６を構成するポリシリコン膜が設けられ、その上を覆うように酸化膜からなるゲート絶縁膜１７が設けられている。チャネル領域１４上にはゲート絶縁膜１７を介してゲート電極１８が設けられ、その上を含む基板全面を覆うように層間絶縁膜１９が設けられている。ゲート絶縁膜１７および層間絶縁膜１９には、ソース領域１５およびドレイン領域１６にそれぞれ達する各コンタクトホール部がそれぞれ設けられている。層間絶縁膜１９上に設けられた引き出し電極２０が各コンタクトホール部それぞれを介してソース領域１５およびドレイン領域１６と電気的にそれぞれ接続されている。
【００９３】
以上のｎチャネル型ＴＦＴにおいて、チャネル領域１４は、ガラス基板１１の表面に対して垂直な方向が＜１１１＞方位である結晶粒が好ましい。さらに、垂直な方向が＜１１１＞方位である結晶粒は、例えば、＜１１１＞方位に垂直な＜１１２＞方位が基板平面内に存在する。よって、本実施形態２では、基板表面に対して垂直な方向が＜１１１＞方位で、かつ、ソース領域１５とドレイン領域１６との間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして結晶化させ、そのポリシリコン膜をチャネル領域１４として用いる。
【００９４】
以下に、このｎチャネル型ＴＦＴ２００の製造工程について、図１２〜図２１を用いて詳細に説明する。
【００９５】
まず、チャネル領域１４、ソース領域１５およびドレイン領域１６となる領域を構成するポリシリコン膜の形成方法について説明する。
【００９６】
図１３に示すように、ガラス基板１１上に、膜厚約５０ｎｍのポリシリコン膜１２を、ＳｉＨ4 を用いたＬＰＣＶＤ法によって約６００℃にて堆積する。
【００９７】
図１３に模式的に示すように、通常のＣＶＤ法により蒸着されたポリシリコン膜１２には、それぞれ結晶方位がランダムな数多くの結晶粒が存在するため、多くの結晶粒界１３が存在する。本実施形態２では、ガラス基板１１の表面に対して垂直な方向が＜１１１＞方位で、かつ、図１４に矢印で示すソース領域１５とドレイン領域１６との間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして残すために、互いに異なる２方向からイオン注入を行う。
【００９８】
まず、第１のイオン注入工程として、基板法線に対してｃｏｓθ１＝（２／３）１／２を満たすθ１（約３５．２６度）だけ傾き、かつ、ガラス基板１１の表面に投影された直線がＴＦＴ作製時にソース領域１５およびドレイン領域１６となる領域の間を結ぶ直線に対して１２０度となる方向から、２８Ｓｉ＋を加速電圧５０ｋｅＶ、注入イオン量１×１０２０ｉｏｎｓ／ｃｍ２の条件でイオン注入を行う。
【００９９】
次に、第２のイオン注入工程として、基板法線に対してｃｏｓθ１＝（２／３）１／２を満たすθ１（約３５．２６度）だけ傾き、かつ、ガラス基板１１の表面に投影された直線がＴＦＴ作製時にソース領域１５およびドレイン領域１６となる領域の間を結ぶ直線に対して−１２０度（第１のイオン注入工程とは反対側の方向に１２０度）となる方向から、２８Ｓｉ＋を加速電圧５０ｋｅＶ、注入イオン量１×１０２０ｉｏｎｓ／ｃｍ２の条件でイオン注入を行う。このようにして、上記第１および第２のイオン注入によって、３次元的に方位制御された所定の結晶方位＜１１０＞を有する結晶粒が残る。この３次元的に結晶方位が固定された結晶粒は、ガラス基板１１の表面に対して垂直な方向が＜１１１＞方位であり、かつ、ソース領域１５とドレイン領域１６の間を結ぶ直線方向が＜１１２＞方位である。
【０１００】
即ち、＜１１０＞方位からイオン注入を行った場合に、注入されたイオンが結晶を構成している原子に衝突せずに格子間を抜けていくチャネリング現象が起こり易いため、イオン注入方向に対して＜１１０＞方位を有する結晶粒はイオン注入によるダメージが少なくなる。また、他の方位を有する結晶粒は、注入されたイオンが格子位置のシリコン原子と衝突する確率がより高く、結晶格子が受けるダメージが大きくなって非晶質化される。チャネル領域１４の基板表面に対して垂直な結晶方位と、ソース領域１５とドレイン領域１６の間の直線方向（最短）の結晶方位とを設定し、これらの方位と＜１１０＞方位との成す角度を計算することによって、イオン注入の２方向を決定できる。これにより、ガラス基板１１の表面に対して垂直な結晶方位だけではなく、ソース領域１５とドレイン領域１６の間の直線方向の結晶方位をも制御することができる。
【０１０１】
上記第１および第２のイオン注入工程によって、図１５および図１６に示すように、ガラス基板１１の表面に対して垂直な方向が＜１１１＞方位であり、かつ、ソース領域１５とドレイン領域１６の間を結ぶ直線方向が＜１１２＞方位である結晶粒ｆ（ｆ１、ｆ２およびｆ３）のみが残され、それ以外の結晶粒領域は結晶格子が破壊されてアモルファスシリコン領域ｇとなる。図１６に示すように、残った結晶粒ｆ１、ｆ２およびｆ３をシードとして利用して結晶化を行う。
【０１０２】
なお、本実施形態２では、ガラス基板１１の表面に対して垂直な方向が＜１１１＞方位であり、かつ、ソース領域１５とドレイン領域１６との間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして結晶化を行う場合について説明するが、第１および第２のイオン注入方向を適宜設定することによって、ガラス基板１１の表面に対して垂直な方向が＜１１１＞方位であり、かつ、＜１１２＞方位が基板面内の任意の方向である結晶粒をシードとして用いることが可能である。
【０１０３】
続いて、図１６に示すように、所望の結晶方位に制御された結晶粒ｆ１、ｆ２およびｆ３を含むアモルファスシリコン領域がガラス基板１１上に形成された基板部を、窒素雰囲気中、６００℃で１２時間炉アニ−ルする。このとき、シ−ドとして用いた結晶粒ｆ１、ｆ２およびｆ３から優先的にシリコンの結晶成長が始まり、図１７に示すように、第１および第２のイオン注入工程が行われた全領域内で、ガラス基板１１の表面に対して垂直な方向が＜１１１＞方位で、かつ、ソース領域１５とドレイン領域１６との間を結ぶ直線方向が＜１１２＞方位である結晶粒ｆ１’、ｆ２’およびｆ３’のみからなるポリシリコン膜が形成される。
【０１０４】
このようにして形成されたポリシリコン膜をチャネル領域１４として用いたｎチャネル型ＴＦＴ２００の作製方法について説明する。
【０１０５】
図１７に示すように、まず、ガラス基板１１上に形成されたポリシリコン膜を、チャネル領域１４、ソース領域１５およびドレイン領域１６となる領域を有する形状にパタ−ニングする。
【０１０６】
次に、図１８に示すように、ポリシリコン膜を覆うように、酸化膜からなるゲート絶縁膜１７を、ＡＰＣＶＤ法によって膜厚１００ｎｍ程度に形成する。
【０１０７】
続いて、図１９に示すように、ゲート絶縁膜１７上に膜厚３００ｎｍ程度のアルミニウム膜１８’を形成して、図２０に示すように、アルミニウム膜１８’を所定形状にパターニングしてゲート電極１８を形成する。
【０１０８】
このゲート電極１８をマスクとして、ｎチャネル型ＴＦＴ２００の場合にはリンイオンを注入し、ソ−ス領域１５およびドレイン領域１６を形成する。
【０１０９】
さらに、図２１に示すように、ゲート電極１８を覆うようにガラス基板１１上の全面に、膜厚５００ｎｍの酸化膜をＡＰＣＶＤ法により成膜して層間絶縁膜１９を形成する。
【０１１０】
その後、図１２に示すように、ソ−ス領域１５およびドレイン領域１６上の層間絶縁膜１９に各コンタクトホ−ル部をそれぞれ形成し、引き出し電極２０となる電極材料をスパッタリング法によって成膜して、各コンタクトホール部を介して引き出し電極２０となる電極材料とソース領域１５およびドレイン領域１６との間にオ−ミック接触を形成させ、引き出し電極２０となる電極材料を所定形状にパターニングすることによって、薄膜半導体装置としてのｎチャネル型ＴＦＴ２００を作製する。
【０１１１】
このようにして作製されたｎ型トランジスタであるｎチャネル型ＴＦＴ２００に対して、キャリア移動度を測定したところ、高性能である２５０ｃｍ2 ／Ｖ・ｓの値が得られた。
（実施形態３）
本実施形態３では、本発明の薄膜結晶化方法によってポリシリコン膜を形成し、その形成したポリシリコン膜を用いてｎチャネル型ＴＦＴを作製する場合であって、基板表面に対して垂直な結晶方位が＜１００＞で、ソース領域とドレイン領域との間を結ぶ直線方向の結晶方位が＜１００＞であり、イオン注入の２方向を、ソース領域とドレイン領域との間を結ぶ直線と基板法線とを含む平面内で、かつ、基板法線から４５度傾いた第１方向と、基板法線に対して４５度だけ傾き、かつ、基板表面に投影された直線がソース領域とドレイン領域との間を結ぶ直線に対して４５度となる第２方向とに設定する場合について詳細に説明する。
【０１１２】
図２２は、本発明の薄膜半導体装置の実施形態３であるｎチャネル型ＴＦＴを示す断面図である。
【０１１３】
図２２に示すように、ｎチャネル型ＴＦＴ３００は、ガラス基板２１上に、チャネル領域２４、ソース領域２５およびドレイン領域２６を構成するポリシリコン膜が設けられ、その上を覆うように酸化膜からなるゲート絶縁膜２７が設けられている。チャネル領域２４上にはゲート絶縁膜２７を介してゲート電極２８が設けられ、その上を覆うように層間絶縁膜２９が設けられている。これらのゲート絶縁膜２８および層間絶縁膜２９には、ソース領域２５およびドレイン領域２６にそれぞれ達する各コンタクトホール部がそれぞれ設けられている。層間絶縁膜２９上に設けられた引き出し電極３０が各コンタクトホール部をそれぞれ介してソース領域２５およびドレイン領域２６と電気的にそれぞれ接続されている。
【０１１４】
ｎチャネル型ＴＦＴ３００において、チャネル領域２４は、ガラス基板２１の表面に対して垂直な方向が＜１００＞方位である結晶粒が好ましい。さらに、垂直な方向が＜１００＞方位である結晶粒は、例えば、＜１００＞方位に垂直な＜１００＞方位が基板平面内に存在する。よって、本実施形態３では、ガラス基板２１の表面に対して垂直な方向が＜１００＞方位で、かつ、ソース領域２５とドレイン領域２６との間を結ぶ直線方向が＜１００＞方位である結晶粒をシードとして結晶化させ、そのポリシリコン膜をチャネル領域２４として用いている。
【０１１５】
以下に、このｎチャネル型ＴＦＴ３００の製造工程について、図２２〜図３１を用いて詳細に説明する。
【０１１６】
まず、チャネル領域２４、ソース領域２５およびドレイン領域２６となる領域を構成するポリシリコン膜の形成方法について説明する。
【０１１７】
図２３に示すように、ガラス基板２１上に、膜厚約５０ｎｍのポリシリコン膜２２を、ＳｉＨ4 を用いたＬＰＣＶＤ法によって約６００℃にて堆積する。
【０１１８】
図２３に模式的に示すように、通常のＣＶＤ法により蒸着されたポリシリコン膜２２には、それぞれ結晶方位がランダムな数多くの結晶粒が存在するため、多くの結晶粒界２３が存在する。本実施形態３では、ガラス基板２１の表面に対して垂直な方向が＜１００＞方位で、かつ、図２４に矢印で示すソース領域２５とドレイン領域２６との間を結ぶ直線方向が＜１００＞方位である結晶粒をシードとして残すために、互いに異なる２方向からイオン注入を行う。
【０１１９】
まず、第１のイオン注入工程として、ＴＦＴ作製時にソース領域２５およびドレイン領域２６となる領域の間を結ぶ直線と基板法線とを含む平面内で、かつ、基板法線から４５度だけ傾いた方向から、２８Ｓｉ＋を加速電圧５０ｋｅＶ、注入イオン量１×１０２０ｉｏｎｓ／ｃｍ２の条件でイオン注入を行う。
【０１２０】
次に、第２のイオン注入工程として、基板法線に対して４５度だけ傾き、かつ、基板表面に投影された直線がＴＦＴ作製時にソース領域２５とドレイン領域２６となる領域の間を結ぶ直線に対して４５度となる方向から、２８Ｓｉ＋を加速電圧５０ｋｅＶ、注入イオン量１×１０２０ｉｏｎｓ／ｃｍ２の条件でイオン注入を行う。このようにして、上記第１および第２のイオン注入によって、３次元的に方位制御された所定の結晶方位＜１１０＞を有する結晶粒が残る。この３次元的に結晶方位が固定された結晶粒は、ガラス基板２１の表面に対して垂直な方向が＜１００＞方位であり、かつ、ソース領域２５とドレイン領域２６の間を結ぶ直線方向が＜１００＞方位である。
【０１２１】
即ち、＜１１０＞方位からイオン注入を行った場合に、注入されたイオンが結晶を構成している原子に衝突せずに格子間を抜けていくチャネリング現象が起こり易いため、イオン注入方向に対して＜１１０＞方位を有する結晶粒はイオン注入によるダメージが少なくなる。また、他の方位を有する結晶粒は、注入されたイオンが格子位置のシリコン原子と衝突する確率がより高く、結晶格子が受けるダメージが大きくなって非晶質化される。チャネル領域２４の基板表面に対して垂直な結晶方位と、ソース領域２５とドレイン領域２６の間の直線方向（最短）の結晶方位とを設定し、これらの方位と＜１１０＞方位との成す角度を計算することによって、イオン注入の２方向を決定できる。これにより、ガラス基板２１の表面に対して垂直な結晶方位だけではなく、ソース領域２５とドレイン領域２６の間の直線方向の結晶方位をも制御することができる。
【０１２２】
上記第１および第２のイオン注入工程によって、図２５および図２６に示すように、ガラス基板２１の表面に対して垂直な方向が＜１００＞方位であり、かつ、ソース領域２５とドレイン領域２６となる領域の間を結ぶ直線方向が＜１００＞方位である結晶粒ｈ（ｈ１、ｈ２およびｈ３）のみが残され、それ以外の結晶粒領域は結晶格子が破壊されてアモルファスシリコン領域ｉとなる。図２６に示すように、残った結晶粒ｈ１、ｈ２およびｈ３をシードとして利用して結晶化を行う。
【０１２３】
なお、本実施形態３では、基板表面に対して垂直な方向が＜１００＞方位であり、かつ、ソース領域２５とドレイン領域２６との間を結ぶ直線方向が＜１００＞方位である結晶粒をシードとして結晶化を行う場合について説明するが、第１および第２のイオン注入方向を適宜設定することによって、基板表面に対して垂直な方向が＜１００＞方位であり、かつ、＜１００＞方位が基板面内の任意の方向である結晶粒をシードとして用いることが可能である。
【０１２４】
続いて、図２６に示すように、所望の結晶方位に制御された結晶粒ｈ１、ｈ２およびｈ３を含むアモルファスシリコン領域がガラス基板２１上に形成された基板部を、窒素雰囲気中、６００℃で１２時間炉アニ−ルする。このとき、シ−ドとして用いた結晶粒ｈ１、ｈ２およびｈ３から優先的にシリコンの結晶成長が始まり、図２７に示すように、第１および第２のイオン注入工程が行われた全領域内で、ガラス基板２１の表面に対して垂直な方向が＜１００＞方位で、かつ、ソース領域２５とドレイン領域２６となる各領域間を結ぶ直線方向が＜１００＞方位である結晶粒ｈ１’、ｈ２’およびｈ３’のみからなるポリシリコン膜が形成される。
【０１２５】
次に、このようにして形成されたポリシリコン膜をチャネル領域２４として用いたｎチャネル型ＴＦＴ３００の作製方法について説明する。
【０１２６】
図２７に示すように、まず、ガラス基板２１上に形成されたポリシリコン膜を、チャネル領域２４、ソース領域２５およびドレイン領域２６となる領域を有する形状にパタ−ニングする。
【０１２７】
次に、図２８に示すように、このポリシリコン膜を覆うように、酸化膜からなるゲート絶縁膜２７を、ＡＰＣＶＤ法によって膜厚１００ｎｍ程度に形成する。
【０１２８】
続いて、図２９に示すように、ゲート絶縁膜２７上に膜厚３００ｎｍ程度の金属膜としてアルミニウム膜２８’を形成して、図３０に示すように、アルミニウム膜２８’をパターニングしてゲート電極２８を形成する。このゲート電極２８をマスクとして、ｎチャネル型トランジスタであるｎチャネル型ＴＦＴ３００の場合にはリンイオンを注入し、ソ−ス領域２５およびドレイン領域２６を形成する。
【０１２９】
さらに、図３１に示すように、ゲート電極２８を覆うようにガラス基板２１上の全面に、膜厚５００ｎｍの酸化膜をＡＰＣＶＤ法により成膜して層間絶縁膜２９を形成する。
【０１３０】
その後、図２２に示すように、ソ−ス領域２５およびドレイン領域２６上のゲート絶縁膜２７および層間絶縁膜２９に各コンタクトホ−ル部をそれぞれ形成し、引き出し電極３０となる電極材料をスパッタリング法によって成膜する。各コンタクトホール部を介して引き出し電極３０となる電極材料とソース領域２５およびドレイン領域２６との間にオ−ミック接触を形成させ、所定形状にパターニングして引き出し電極３０とすることによって、薄膜半導体装置としてのｎチャネル型ＴＦＴ３００を作製する。
【０１３１】
このようにして作製されたｎチャネル型トランジスタであるｎチャネル型ＴＦＴ３００に対して、キャリア移動度を測定したところ、高性能な２５０ｃｍ2 ／Ｖ・ｓの値が得られた。
（実施形態４）
上記実施形態１では、基板上にポリシリコン膜を形成して互いに異なる２方向からイオン注入を行ったが、本実施形態４では、基板上にアモルファスシリコン膜を形成し、その一部を結晶化して多結晶領域として互いに異なる２方向からイオン注入を行う場合について説明する。
【０１３２】
図３２は、本発明の薄膜半導体装置の実施形態４であるｐチャネル型ＴＦＴを示す断面図である。
【０１３３】
図３２に示すように、ｐチャネル型ＴＦＴ４００は、ガラス基板３１上に、チャネル領域３３、ソース領域３４およびドレイン領域３５を構成するポリシリコン膜が設けられ、その上を覆うように酸化膜からなるゲート絶縁膜３７が設けられている。チャネル領域３３にはゲート絶縁膜３７を介してゲート電極３８が設けられ、その上を覆うように層間絶縁膜３９が設けられている。これらのゲート絶縁膜３７および層間絶縁膜３９には、ソース領域３４およびドレイン領域３５に達する各コンタクトホール部がそれぞれ設けられている。層間絶縁膜３９上に設けられた各引き出し電極４０が各コンタクトホール部をそれぞれ介してソース領域３４およびドレイン領域３５と電気的にそれぞれ接続されている。
【０１３４】
上記実施形態１の場合と同様に、本実施形態４のｐチャネル型ＴＦＴ４００において、チャネル領域３３は、ガラス基板３１の表面に対して垂直な方向が＜１１０＞方位である結晶粒が好ましい。さらに、垂直な方向が＜１１０＞方位である結晶粒は、例えば、＜１１０＞方位に垂直な＜１１２＞方位が基板平面内に存在する。よって、本実施形態４では、上記実施形態１の場合と同様に、ガラス基板３１の表面に対して垂直な方向が＜１１０＞方位で、かつ、ソース領域３４とドレイン領域３５との間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして結晶化させ、そのポリシリコン膜をチャネル領域３３として用いている。
【０１３５】
以下に、このｐチャネル型ＴＦＴ４００の製造工程について、図３２〜図４３を用いて詳細に説明する。
【０１３６】
まず、チャネル領域３３、ソース領域３４およびドレイン領域３５となる領域を構成するポリシリコン膜の形成方法について説明する。
【０１３７】
図３３に示すように、ガラス基板３１上に、膜厚約５０ｎｍのアモルファスシリコン膜３２を、ＳｉＨ4 を用いたＬＰＣＶＤ法によって約４５０℃にて堆積する。
【０１３８】
次に、ＸｅＣｌレーザ（波長３０８ｎｍ）を用いて、図３３に示すように、チャネル領域３３となる領域に対して選択的にレーザ結晶化を行う。なお、本実施形態４では、レーザ光のエネルギー密度を３００ｍＪ／ｃｍ２〜５００ｍＪ／ｃｍ２として、同一箇所に対して１５ショット照射した。
【０１３９】
図３４に模式的に示すように、このレーザ結晶化により、チャネル領域３３となる領域内には、それぞれ結晶方位がランダムな数多くの結晶粒が存在するため、多くの結晶粒界３６が存在する。本実施形態４では、ガラス基板３１の表面に対して垂直な方向が＜１１０＞方位で、かつ、図３４に矢印で示すソース領域３４とドレイン領域３５となる各領域の間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして残すために、互いに異なる２方向からイオン注入を行う。
【０１４０】
まず、第１のイオン注入工程として、基板表面に対して垂直な方向から、２８Ｓｉ＋を加速電圧５０ｋｅＶ、注入イオン量１×１０２０ｉｏｎｓ／ｃｍ２の条件でイオン注入を行う。これにより、図３６に示すように、基板表面に対して垂直な方向が＜１１０＞方位である結晶粒ｊ、ｋおよびｌが残され、それ以外の結晶粒領域ｍは結晶格子が破壊されて、アモルファス（非晶質）状態となる。
【０１４１】
次に、第２のイオン注入工程として、ＴＦＴ作製時にソース領域３４およびドレイン領域３５となる各領域の間を結ぶ直線と基板法線とを含む平面内で、かつ、基板法線から６０度だけ傾いた方向から、２８Ｓｉ＋を加速電圧５０ｋｅＶ、イオン注入量１×１０２０ｉｏｎｓ／ｃｍ２の条件でイオン注入を行う。これにより、図３７に示すように、第１のイオン注入工程によって残された基板表面に対して垂直な方向が＜１１０＞方位である結晶粒ｊ、ｋおよびｌのうち、ソース領域３４とドレイン領域３５となる各領域の間を結ぶ直線と基板法線を含む平面内で、かつ、基板法線から６０度だけ傾いた方向（基板表面から３０度の方向）に＜１１０＞方位を有する結晶粒ｋのみが残され、それ以外の結晶粒領域ｊ，ｉは結晶格子が破壊されてアモルファスシリコン領域ｎとなる。
【０１４２】
上記第１および第２のイオン注入工程によって、図３８に示すように、ガラス基板３１の表面に対して垂直な方向が＜１１０＞方位であり、かつ、ソース領域３４とドレイン領域３５となる各領域の間を結ぶ直線方向が＜１１２＞方位である結晶粒ｋ１およびｋ２のみが残され、これをシードとして利用して結晶化を行う。
【０１４３】
なお、本実施形態４では、基板表面に対して垂直な方向が＜１１０＞方位であり、かつ、ソース領域３４とドレイン領域３５となる各領域の間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして結晶化を行う場合について説明するが、第２のイオン注入方向を基板法線から６０度だけ傾けて、かつ、＜１１２＞方位を所望の方向に設定することによって、基板表面に対して垂直な方向が＜１１０＞方位であり、かつ、＜１１２＞方位が基板面内の任意の方向である結晶粒をシードとして用いることが可能である。
【０１４４】
続いて、図３８に示すように、所望の結晶方位に制御された結晶粒ｋ１およびｋ２を含むアモルファスシリコン領域がガラス基板３１上に形成された基板部を、窒素雰囲気中、６００℃で１２時間炉アニ−ルする。このとき、シ−ドとして用いた結晶粒ｋ１およびｋ２から優先的にシリコンの結晶成長が始まり、図３９に示すように、チャネル領域３３の全領域内で、基板表面に対して垂直な方向が＜１１０＞方位で、かつ、ソース領域３４とドレイン領域３５となる各領域の間を結ぶ直線方向が＜１１２＞方位である結晶粒ｋ１’およびｋ２’のみからなるポリシリコン膜が形成される。このとき、シードから離れたｋ１’およびｋ２’以外の領域は、結晶方位がランダムなポリシリコン膜ｎ’となる。
【０１４５】
次に、このようにして形成されたポリシリコン膜をチャネル領域３３として用いたｐチャネル型ＴＦＴ４００の作製方法について説明する。
【０１４６】
図３９に示すように、まず、ガラス基板３１上に形成されたポリシリコン膜を、チャネル領域３３、ソース領域３４およびドレイン領域３５となる領域を有する形状にパタ−ニングする。
【０１４７】
次に、図４０に示すように、このパタ−ニングしたポリシリコン膜を覆うように、酸化膜からなるゲート絶縁膜３７を、ＡＰＣＶＤ法によって膜厚１００ｎｍ程度に形成する。
【０１４８】
続いて、図４１に示すように、ゲート絶縁膜３７上に膜厚３００ｎｍ程度の金属膜であるアルミニウム膜３８’を形成して、図４２に示すように、アルミニウム膜３８’を所定形状にパターニングしてゲート電極３８を形成する。このゲート電極３８をマスクとして、ｐチャネル型トランジスタであるｐチャネル型ＴＦＴ４００の場合にはボロンイオンを注入し、ゲート絶縁膜３７を介してゲート電極３８直下のチャネル領域３３の両側にソ−ス領域３４およびドレイン領域３５を形成する。
【０１４９】
図４３に示すように、ゲート電極３８を覆うようにガラス基板３１上の全面に、膜厚５００ｎｍの酸化膜をＡＰＣＶＤ法により成膜して層間絶縁膜３９を形成する。
【０１５０】
その後、図３２に示すように、ソ−ス領域３４およびドレイン領域３５上のゲート絶縁膜３７および層間絶縁膜３９に各コンタクトホ−ル部をそれぞれ形成し、その上に引き出し電極４０となる電極材料をスパッタリング法によって形成してコンタクトホール部においてソース領域３４およびドレイン領域３５との間にオ−ミック接触を形成し、パターニングすることによって、薄膜半導体装置を作製する。
【０１５１】
このようにして作製されたｐ型トランジスタであるｐチャネル型ＴＦＴ４００に対して、キャリア移動度を測定したところ、高性能な１５０ｃｍ2 ／Ｖ・ｓの値が得られた。
（実施形態５）
本実施形態５では、イオン注入後に所定の結晶方位を有する結晶粒を含むアモルファスシリコン膜を結晶化してポリシリコン膜にする際に、アモルファスシリコン膜の結晶化を助長する触媒物質を添加する場合について説明する。
【０１５２】
図４４は、本発明の薄膜半導体装置の実施形態５であるｐチャネル型ＴＦＴを示す断面図である。
【０１５３】
図４４に示すように、ｐチャネル型ＴＦＴ５００は、ガラス基板４１上に、チャネル領域４４、ソース領域４５およびドレイン領域４６を構成するポリシリコン膜が設けられ、その上を覆うように酸化膜からなるゲート絶縁膜４７が設けられ、このゲート絶縁膜４７上にゲート電極４８が設けられている。これらのゲート絶縁膜４７およびゲート電極４８上を覆うように層間絶縁膜４９が設けられている。これらのゲート絶縁膜４８および層間絶縁膜４９には、ソース領域４５およびドレイン領域４６にそれぞれ達する各コンタクトホール部がそれぞれ設けられている。層間絶縁膜４９上に設けられた引き出し電極５０が各コンタクトホール部をそれぞれ介してソース領域４５およびドレイン領域４６と電気的にそれぞれ接続されている。
【０１５４】
上記実施形態１の場合と同様に、ｐチャネル型ＴＦＴ５００において、チャネル領域４４は、ガラス基板４１の表面に対して垂直な方向が＜１１０＞方位である結晶粒が好ましい。さらに、ガラス基板４１の表面に対して垂直な方向が＜１１０＞方位である結晶粒は、例えば、＜１１０＞方位に垂直な＜１１２＞方位が基板平面内に存在する。よって、本実施形態５では、上記実施形態１の場合と同様に、ガラス基板４１の表面に対して垂直な方向が＜１１０＞方位で、かつ、ソース領域４５とドレイン領域４６との間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして結晶化させ、そのポリシリコン膜をチャネル領域４４として用いている。
【０１５５】
以下に、このｐチャネル型ＴＦＴ５００の製造工程について、図４４〜図５５を用いて詳細に説明する。
【０１５６】
まず、チャネル領域４４、ソース領域４５およびドレイン領域４６となる領域を構成するポリシリコン膜の形成方法について説明する。
【０１５７】
図４５に示すように、ガラス基板４１上に、膜厚約５０ｎｍのポリシリコン膜４２を、ＳｉＨ4 を用いたＬＰＣＶＤ法によって約６００℃にて堆積する。
【０１５８】
図４５に模式的に示すように、通常のＣＶＤ法により蒸着されたポリシリコン膜４２には、それぞれ結晶方位がランダムな数多くの結晶粒が存在するため、多くの結晶粒界４３が存在する。本実施形態５では、ガラス基板４１の表面に対して垂直な方向が＜１１０＞方位で、かつ、図４６に矢印で示すソース領域４５とドレイン領域４６となる各領域の間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして残すために、互いに異なる２方向からイオン注入を行う。
【０１５９】
まず、第１のイオン注入工程として、ガラス基板４１の表面に対して垂直な方向から、２８Ｓｉ＋を加速電圧５０ｋｅＶ、注入イオン量１×１０２０ｉｏｎｓ／ｃｍ２の条件でイオン注入を行う。これにより、図４７に示すように、ガラス基板４１の表面に対して垂直な方向が＜１１０＞方位である結晶粒ｏ、ｐおよびｑが残され、それ以外の結晶粒領域ｒは結晶格子が破壊されて、アモルファス（非晶質）状態となる。
【０１６０】
次に、第２のイオン注入工程として、ＴＦＴ作製時にソース領域４５およびドレイン領域４６となる領域の間を結ぶ直線と基板法線とを含む平面内で、かつ、基板法線から６０度だけ傾いた方向から、２８Ｓｉ＋を加速電圧５０ｋｅＶ、イオン注入量１×１０２０ｉｏｎｓ／ｃｍ２の条件でイオン注入を行う。これにより、図４８に示すように、第１のイオン注入工程によって残されたガラス基板４１の表面に対して垂直な方向が＜１１０＞方位である結晶粒ｏ、ｐおよびｑのうち、ソース領域４５とドレイン領域４６となる各領域の間を結ぶ直線と基板法線を含む平面内で、かつ、基板法線から６０度だけ傾いた方向に＜１１０＞方位を有する結晶粒ｐのみが残され、それ以外の結晶粒領域は結晶格子が破壊されてアモルファス（非晶質）シリコン領域ｓとなる。
【０１６１】
上記第１および第２のイオン注入工程によって、図４９に示すように、基板表面に対して垂直な方向が＜１１０＞方位であり、かつ、ソース領域４５とドレイン領域４６となる各領域の間を結ぶ直線方向が＜１１２＞方位である結晶粒ｐ１、ｐ２およびｐ３のみが残され、これをシードとして利用して結晶化を行う。
【０１６２】
なお、本実施形態５では、基板表面に対して垂直な方向が＜１１０＞方位であり、かつ、ソース領域４５とドレイン領域４６となる各領域の間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして結晶化を行う場合について説明するが、第２のイオン注入方向を基板法線から６０度だけ傾けて、かつ、＜１１２＞方位を所望の方向に設定することによって、基板表面に対して垂直な方向が＜１１０＞方位であり、かつ、＜１１２＞方位が基板面内の任意の方向である結晶粒をシードとして用いることが可能である。
【０１６３】
続いて、図５０に示すたように、所望の結晶方位に制御された結晶粒ｐ１、ｐ２およびｐ３を含むアモルファスシリコン膜の表面に、真空蒸着法によって、触媒物質としてのニッケル４２Ａを添加する。本実施形態５では、このときのニッケル表面濃度を１×１０１２ａｔｏｍｓ／ｃｍ２と設定した。
【０１６４】
さらに、ニッケルが添加されたシリコン膜がガラス基板４１上に形成された基板部を、窒素雰囲気中、６００℃で１時間炉アニ−ルする。このとき、シ−ドとして用いた結晶粒ｐ１、ｐ２およびｐ３から優先的にシリコンの結晶成長が始まり、さらに、ニッケルを添加することにより、添加しない場合よりも遥かに短時間で結晶化が進行する。結晶化アニール後、図５１に示すように、チャネル領域４４の全領域内で、基板表面に対して垂直な方向が＜１１０＞方位で、かつ、ソース領域４５とドレイン領域４６となる各領域の間を結ぶ直線方向が＜１１２＞方位である結晶粒ｐ１’、ｐ２’およびｐ３’のみからなるポリシリコン膜が形成される。
【０１６５】
このようにして形成されたポリシリコン膜をチャネル領域４４として用いたｐチャネル型ＴＦＴ５００の作製方法について説明する。
【０１６６】
図５１に示すように、ガラス基板４１上に形成されたポリシリコン膜を、チャネル領域４４、ソース領域４５およびドレイン領域４６となる領域を有する所定形状にパタ−ニングする。
【０１６７】
図５２に示すように、所定形状にパタ−ニングされたポリシリコン膜上を覆うように、酸化膜からなるゲート絶縁膜４７を、ＡＰＣＶＤ法によって膜厚１００ｎｍ程度に形成する。
【０１６８】
続いて、図５３に示すように、ゲート絶縁膜４７上に膜厚３００ｎｍ程度のアルミニウム膜４８’を形成して、図５４に示すように、金属膜であるアルミニウム膜４８’をパターニングしてゲート電極４８を形成する。このゲート電極４８をマスクとして、ｐチャネル型トランジスタであるｐチャネル型ＴＦＴ５００の場合にはボロンイオンを注入し、ソ−ス領域４５およびドレイン領域４６を形成する。
【０１６９】
図５５に示すように、これらのゲート絶縁膜４７およびゲート電極４８上を覆うようにガラス基板４１上の全面に、膜厚５００ｎｍの酸化膜をＡＰＣＶＤ法により成膜して層間絶縁膜４９を形成する。
【０１７０】
その後、図４４に示すように、ソ−ス領域４５およびドレイン領域４６上のゲート絶縁膜４７および層間絶縁膜４９に各コンタクトホ−ル部をそれぞれ形成し、引き出し電極５０となる電極材料をスパッタリング法によって成膜し、各コンタクトホール部を介して引き出し電極５０となる電極材料とソース領域４５およびドレイン領域４６との間にオ−ミック接触を形成させ、この引き出し電極５０となる電極材料を所定形状にパターニングすることによって、薄膜半導体装置としてのｐチャネル型ＴＦＴ５００を作製する。
【０１７１】
このようにして作製されたｐ型トランジスタであるｐチャネル型ＴＦＴ５００に対して、キャリア移動度を測定したところ、高性能な１５０ｃｍ2 ／Ｖ・ｓの値が得られた。
【０１７２】
以上により、上記実施形態１〜５によれば、（１）基板上に多結晶膜を形成するか、または基板上に形成された非晶質膜の少なくとも一部を結晶化させて多結晶領域を形成し、（２）その多結晶膜または多結晶領域に互いに異なる２方向からのイオン注入を行うことによって、イオン注入方向の結晶方位がチャネリング方位である結晶粒ｂのみを３次元的に制御して残し、それ以外の結晶方位の結晶格子を破壊してアモルファス領域ｅとする。さらに、（３）３次元的に制御された結晶粒ｂおよび、それ以外の非晶質膜を熱処理して、３次元的に制御された結晶粒ｂをシードとして結晶化させることにより、結晶方位が３次元的に制御された結晶粒のみからなる多結晶膜を形成することができる。これによって、十分な大きさの結晶粒を得ることができ、かつ、ｎチャネル型ＴＦＴのチャネル領域を｛１００｝または｛１１１｝結晶面に、また、ｐチャネル型ＴＦＴのチャネル領域を｛１１０｝結晶面に形成することができるように結晶方位を制御することができる。このように、結晶方位が３次元的に方位制御された多結晶膜を形成して、キャリア移動度が十分高い高性能な薄膜半導体装置を作製することができる。
【０１７３】
なお、上記実施形態１〜５において、シリコン結晶粒を非晶質化するために注入するイオン種が、少なくともシリコン、ヘリウム、ネオン、アルゴン、キセノンおよびラドンのいずれかを含む場合に、上記実施形態１〜５の場合と同様のキャリア移動度などの結果が得られた。
【０１７４】
また、上記実施形態１〜５において、シリコン結晶粒を非晶質化するために注入するイオン量が、１×１０15ｉｏｎｓ／ｃｍ2 よりも大きい場合に、上記実施形態１〜５の場合と同様のキャリア移動度などの結果が得られた。
【０１７５】
さらに、上記実施形態１〜５において、電気炉を用いて、イオン注入後に所定の結晶方位を有する結晶粒を含むアモルファスシリコン膜を結晶化してポリシリコン膜を形成する場合に、電気炉の温度範囲が５５０℃以上７００℃以下である場合に、上記実施形態１〜５の場合と同様のキャリア移動度などの結果が得られた。
【０１７６】
さらに、上記実施形態５において、非晶質シリコンの結晶化を助長する触媒物質として、少なくとも鉄、コバルト、ゲルマニウム、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、白金、銅および金のいずれかを含む場合にも、上記実施形態５の場合と同様のキャリア移動度などの結果が得られた。
【０１７７】
さらに、上記実施形態５において、アモルファスシリコンの結晶化を助長する触媒物質を、所定の結晶方位を有する結晶粒を含むアモルファスシリコン膜の表面に添加する場合、その表面濃度が１×１０１１ａｔｏｍｓ／ｃｍ２以上１×１０１６ａｔｏｍｓ／ｃｍ２以下である場合に、上記実施形態５の場合と同様のキャリア移動度などの結果が得られた。
（比較例１）
本比較例１では、シ−ディングを行なわずに、上記実施形態４の場合と同様に、ガラス基板３１上にＳｉ2 Ｈ6 を用いたＬＰＣＶＤ法によって、膜厚約１００ｎｍのアモルファスシリコン膜を４５０℃で堆積し、上記実施形態１〜４の場合と同様に、窒素雰囲気中、６００℃で１２時間炉アニ−ルした後、上記実施形態１および２の場合と同様に薄膜半導体表示装置を作製した。この場合のポリシリコン膜は、非晶質シリコン膜から発生した自然結晶核によって方位が決定し、自然発生結晶核の完全な結晶方位制御は困難であることから、結果的にポリシリコン膜の結晶方位制御は困難となる。
【０１７８】
このようにして作製された薄膜半導体装置に対してキャリア移動度を測定したところ、ｐ型ＴＦＴおよびｎ型ＴＦＴとも、５０ｃｍ2 ／Ｖ・ｓの値であり、上記実施形態１〜５のＴＦＴの場合と比べてキャリア移動度が小さかった。
（実施形態６）
基板上にポリシリコン膜を形成し、そのポリシリコン膜を用いてｐチャネル型ＴＦＴを作製する場合であって、基板表面に対して垂直な結晶方位が＜１１０＞で、ソース領域とドレイン領域との間を結ぶ直線方向の結晶方位が＜１１２＞方位であり、イオン注入の２方向を、基板表面に対して垂直な第１方向と、該ソース領域とドレイン領域との間を結ぶ直線と基板法線とを含む平面内で、かつ、基板法線から６０度傾いた第２方向とに設定する上記実施形態１の場合において、シリコン結晶粒を非晶質化させるために注入するイオン種としてシリコンや希ガス元素を用いたが、これに代えて、本実施形態６では、非晶質化された膜が結晶化するのを助長する元素を用いる場合について詳細に説明する。
【０１７９】
図５６は、本発明の薄膜半導体装置の実施形態１であるｐチャネル型ＴＦＴを示す断面図である。
【０１８０】
図５６に示すように、ｐチャネル型ＴＦＴ６００は、ガラス基板５１上に、チャネル領域５４、ソース領域５５およびドレイン領域５６を構成するポリシリコン膜が設けられ、その上を覆うように酸化膜からなるゲート絶縁膜５７が設けられている。チャネル領域５４上にはゲート絶縁膜５７を介してゲート電極５８が設けられ、その上を覆うように層間絶縁膜５９が設けられている。これらのゲート絶縁膜５８および層間絶縁膜５９には、ソース領域５５およびドレイン領域５６にそれぞれ達する各コンタクトホール部がそれぞれ設けられている。層間絶縁膜５９の上に設けられた引き出し電極６０はそれぞれ、各コンタクトホール部をそれぞれ介してソース領域５５およびドレイン領域５６と電気的にそれぞれ接続されている。
【０１８１】
以上のｐチャネル型ＴＦＴ６００において、チャネル領域５４は、ガラス基板５１の表面に対して垂直な方向が＜１１０＞方位である結晶粒が好ましい。さらに、垂直な方向が＜１１０＞方位である結晶粒は、例えば、＜１１０＞方位に垂直な＜１１２＞方位が基板平面内に存在する。よって、本実施形態６では、ガラス基板５１の表面に対して垂直な方向が＜１１０＞方位で、かつ、ソース領域５５とドレイン領域５６との間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして結晶化させ、このポリシリコン膜をチャネル領域５４として用いている。
【０１８２】
以下に、このｐチャネル型ＴＦＴ６００の製造工程について、図５６〜図６６を用いて詳細に説明する。
【０１８３】
まず、チャネル領域５４、ソース領域５５およびドレイン領域５６となる領域を構成するポリシリコン膜の形成方法について説明する。
【０１８４】
図５７に示すように、ガラス基板５１上に、膜厚約５０ｎｍのポリシリコン膜５２を、ＳｉＨ4 を用いたＬＰＣＶＤ法によって約６００℃にて堆積させる。
【０１８５】
図５７に模式的に示すように、通常のＣＶＤ法により蒸着されたポリシリコン膜５２には、それぞれ結晶方位がランダムな数多くの結晶粒が存在するため、多くの結晶粒界５３が存在している。本実施形態６では、ガラス基板５１の表面に対して垂直な方向が＜１１０＞方位で、かつ、図５８に矢印で示すソース領域５５とドレイン領域５６との間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして残すために、互いに異なる２方向からイオン注入を行う。
【０１８６】
第１のイオン注入工程として、ガラス基板５１の表面に対して垂直な方向から、５８Ｎｉ＋を加速電圧１００ｋｅＶ（飛程が膜厚以上）、注入イオン量１×１０１７ｉｏｎｓ／ｃｍ２の条件でイオン注入を行う。これにより、図５９に示すように、ガラス基板１の表面に対して垂直な方向が＜１１０＞方位である結晶粒Ａ、ＢおよびＣが残され、それ以外の結晶粒領域Ｄは結晶格子が破壊されて、アモルファス（非晶質）状態となる。このときの膜温度は室温以上５００℃以下の所定温度に設定する。
【０１８７】
第２のイオン注入工程として、ＴＦＴ作製時にソース領域５５およびドレイン領域５６となる領域の間を結ぶ直線と基板法線とを含む平面内で、かつ、基板法線から６０度だけ傾いた方向から、５８Ｎｉ＋を加速電圧１００ｋｅＶ（飛程が膜厚以上）、イオン注入量１×１０１７ｉｏｎｓ／ｃｍ２の条件でイオン注入を行う。このときの膜温度は室温以上５００℃以下の所定温度に設定する。ここで、上記５８Ｎｉ＋の加速電圧１００ｋｅＶは、飛程が、アモルファス化する薄膜の膜厚よりも大きくなるイオン注入エネルギーである。この飛程とは、イオン注入される電離粒子が媒体中を透過して、電離作用を失うほどエネルギーが落ちてしまうまでの距離である。
【０１８８】
これにより、図６０に示すように、第１のイオン注入工程によって残されたガラス基板５１の表面に対して垂直な方向が＜１１０＞方位である結晶粒Ａ、ＢおよびＣのうち、ソース領域６５とドレイン領域６６との間を結ぶ直線と基板法線を含む平面内で、かつ、基板法線から６０度だけ傾いた方向に＜１１０＞方位を有する結晶粒Ｂのみが残され、それ以外の結晶粒領域は結晶格子が破壊されてアモルファスシリコン領域Ｅとなる。このとき、シリコン膜中には結晶化を助長するＮｉが含まれる。
【０１８９】
このようにして、上記第１および第２のイオン注入によって、３次元的に方位制御された所定の結晶方位＜１１０＞を有する結晶粒が残る。この３次元的に結晶方位が固定された結晶粒は、ガラス基板５１の表面に対して垂直な方向が＜１１０＞方位であり、かつ、ソース領域５５とドレイン領域５６の間を結ぶ直線方向が＜１１２＞方位である。
【０１９０】
即ち、＜１１０＞方位からイオン注入を行った場合に、注入されたイオンが結晶を構成している原子に衝突せずに格子間を抜けていくチャネリング現象が起こり易いため、イオン注入方向に対して＜１１０＞方位を有する結晶粒はイオン注入によるダメージが少なくなる。また、他の方位を有する結晶粒は、注入されたイオンが格子位置のシリコン原子と衝突する確率がより高く、結晶格子が受けるダメージが大きくなって非晶質化される。チャネル領域５４の基板表面に対して垂直な結晶方位と、ソース領域５５とドレイン領域５６の間の直線方向（最短）の結晶方位とを設定し、これらの方位と＜１１０＞方位との成す角度を計算することによって、イオン注入の２方向を決定できる。これにより、ソース領域５５とドレイン領域５６の間の直線方向の結晶方位を制御することができる。
【０１９１】
図６１に示すように、上記第１および第２のイオン注入工程によって、ガラス基板５１の表面に対して垂直な方向が＜１１０＞方位であり、かつ、ソース領域５５とドレイン領域５６の間を結ぶ直線方向が＜１１２＞方位である結晶粒Ｂ１、Ｂ２およびＢ３のみが残され、これをシードとして利用して結晶化を行う。
【０１９２】
なお、本実施形態６では、基板表面に対して垂直な方向が＜１１０＞方位であり、かつ、ソース領域５５とドレイン領域５６との間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして結晶化を行う場合について説明するが、第２のイオン注入方向を基板法線から６０度だけ傾けて、かつ、＜１１２＞方位を所望の方向に設定することによって、基板表面に対して垂直な方向が＜１１０＞方位であり、かつ、＜１１２＞方位が基板面内の任意の方向である結晶粒をシードとして用いることも可能である。
【０１９３】
続いて、図６２に示すように、所望の結晶方位に制御された結晶粒Ｂ１、Ｂ２およびＢ３を含むアモルファスシリコン領域がガラス基板５１上に形成された基板部を、窒素雰囲気中、電気炉を用いて加熱することにより６００℃で８時間炉アニ−ルする。このとき、シ−ドとして用いた結晶粒Ｂ１、Ｂ２およびＢ３から優先的にシリコンの結晶成長が始まり、図６２に示すように、第１および第２のイオン注入工程が行われた全領域内で、基板表面に対して垂直な方向が＜１１０＞方位で、かつ、ソース領域６５とドレイン領域６６との間を結ぶ直線方向が＜１１２＞方位である結晶粒Ｂ１’、Ｂ２’およびＢ３’のみからなるポリシリコン膜が形成される。
【０１９４】
この所定の結晶方位のポリシリコン膜に、ＸｅＣｌレーザ（波長３０８ｎｍ）をエネルギー密度３００ｍＪ／ｃｍ２でレーザ照射することにより、再結晶化を行って結晶性を向上させる。
【０１９５】
このように、シリコン結晶粒を非晶質化させるために注入するイオン種として、非晶質化された膜が結晶化するのを助長する元素（ここではニッケル）を用いることによって、目的とする所望の結晶方位を有する結晶粒の結晶成長を短時間で効果的に行うことができ、かつ、充分な大きさの結晶粒を得ることが可能となる。
【０１９６】
次に、このようにして形成されたポリシリコン膜をチャネル領域として用いたｐチャネル型ＴＦＴ６００の作製方法について説明する。
【０１９７】
図６２に示すように、まず、ガラス基板５１上に形成されたポリシリコン膜５２を、チャネル領域５４、ソース領域５５およびドレイン領域５６となる各領域を有する形状にパタ−ニングする。
【０１９８】
さらに、図６３に示すように、チャネル領域５４、ソース領域５５およびドレイン領域５６となる各領域を有するポリシリコン膜の形状部分を覆うように、酸化膜からなるゲート絶縁膜５７を、ＡＰＣＶＤ法によって膜厚１００ｎｍ程度に形成する。
【０１９９】
続いて、図６４に示すように、ゲート絶縁膜５７上に膜厚３００ｎｍ程度のアルミニウム膜５８’を形成して、図６５に示すように、アルミニウム膜５８’を所定形状にパターニングしてゲート電極５８を形成する。
【０２００】
このゲート電極５８をマスクとして、ｐチャネル型ＴＦＴ６００の場合にはボロンイオンを、ソース領域５５およびドレイン領域５６となる各領域に注入し、ゲート電極５８直下のチャネル領域５４の両側にソ−ス領域５５およびドレイン領域５６を形成する。
【０２０１】
さらに、図６６に示すように、ゲート電極５８を覆うようにガラス基板５１上の全面に、膜厚５００ｎｍの酸化膜をＡＰＣＶＤ法により層間絶縁膜５９を成膜する。
【０２０２】
その後、図５６に示すように、ソ−ス領域５５およびドレイン領域５６上のゲート絶縁膜５７および層間絶縁膜５９にコンタクトホ−ル部を形成し、コンタクトホ−ル部上を含むガラス基板５１上の全面に引き出し電極６０となる電極材料をスパッタリング法によって成膜して、コンタクトホール部を介して引き出し電極５０となる電極材料とソース領域５５およびドレイン領域５６との間にオ−ミック接触をそれぞれ実現させ、引き出し電極６０となる材料を所定形状にパターニングして引き出し電極６０として、薄膜半導体装置としてのｐチャネル型ＴＦＴ６００を作製する。
【０２０３】
このようにして作製されたｐチャネル型ＴＦＴ６００に対して、キャリア移動度を測定したところ、高性能である１５０ｃｍ2 ／Ｖ・ｓの値が得られた。
（実施形態７）
基板上にポリシリコン膜を形成し、その形成したポリシリコン膜を用いてｎチャネル型ＴＦＴを作製する場合であって、基板表面に対して垂直な結晶方位が＜１１１＞で、ソース領域とドレイン領域との間を結ぶ直線方向の結晶方位が＜１１２＞であり、イオン注入の２方向を、基板法線に対してｃｏｓθ１＝（２／３）１／２を満たすθ１だけ傾き、かつ、基板表面に投影された直線がソース領域とドレイン領域との間を結ぶ直線に対して１２０度となる第１方向と、基板法線に対して該θ１だけ傾き、かつ、基板表面に投影された直線がソース領域とドレイン領域との間を結ぶ直線に対して−１２０度となる第２方向とに設定する上記実施形態２の場合において、シリコン結晶粒を非晶質化させるために注入するイオン種としてシリコンや希ガス元素を用いたが、これに代えて、本実施形態７では、非晶質化された膜が結晶化するのを助長する元素を用いる場合について詳細に説明する。
【０２０４】
図６７は、本発明の薄膜半導体装置の実施形態７であるｎチャネル型ＴＦＴを示す断面図である。
【０２０５】
図６７に示すように、ｎチャネル型ＴＦＴ７００は、ガラス基板６１上に、チャネル領域６４、ソース領域６５およびドレイン領域６６を構成するポリシリコン膜が設けられ、その上を覆うように酸化膜からなるゲート絶縁膜６７が設けられている。チャネル領域６４上にはゲート絶縁膜６７を介してゲート電極６８が設けられ、その上を含む基板全面を覆うように層間絶縁膜６９が設けられている。ゲート絶縁膜６７および層間絶縁膜６９には、ソース領域６５およびドレイン領域６６にそれぞれ達する各コンタクトホール部がそれぞれ設けられている。層間絶縁膜６９上に設けられた引き出し電極７０が各コンタクトホール部それぞれを介してソース領域６５およびドレイン領域６６と電気的にそれぞれ接続されている。
【０２０６】
以上のｎチャネル型ＴＦＴにおいて、チャネル領域６４は、ガラス基板６１の表面に対して垂直な方向が＜１１１＞方位である結晶粒が好ましい。さらに、垂直な方向が＜１１１＞方位である結晶粒は、例えば、＜１１１＞方位に垂直な＜１１２＞方位が基板平面内に存在する。よって、本実施形態７では、基板表面に対して垂直な方向が＜１１１＞方位で、かつ、ソース領域６５とドレイン領域６６との間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして結晶化させ、そのポリシリコン膜をチャネル領域６４として用いる。
【０２０７】
以下に、このｎチャネル型ＴＦＴ７００の製造工程について、図６７〜図７６を用いて詳細に説明する。
【０２０８】
まず、チャネル領域６４、ソース領域６５およびドレイン領域６６となる領域を構成するポリシリコン膜の形成方法について説明する。
【０２０９】
図６８に示すように、ガラス基板６１上に、膜厚約５０ｎｍのポリシリコン膜６２を、ＳｉＨ4 を用いたＬＰＣＶＤ法によって約６００℃にて堆積する。
【０２１０】
図６８に模式的に示すように、通常のＣＶＤ法により蒸着されたポリシリコン膜６２には、それぞれ結晶方位がランダムな数多くの結晶粒が存在するため、多くの結晶粒界６３が存在する。本実施形態７では、ガラス基板６１の表面に対して垂直な方向が＜１１１＞方位で、かつ、図６９に矢印で示すソース領域６５とドレイン領域６６との間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして残すために、互いに異なる２方向からイオン注入を行う。
【０２１１】
第１のイオン注入工程として、基板法線に対してｃｏｓθ１＝（２／３）１／２を満たすθ１（約３５．２６度）だけ傾き、かつ、ガラス基板６１の表面に投影された直線がＴＦＴ作製時にソース領域６５およびドレイン領域６６となる領域の間を結ぶ直線に対して１２０度となる方向から、５８Ｎｉ＋を加速電圧１００ｋｅＶ、注入イオン量１×１０１７ｉｏｎｓ／ｃｍ２の条件でイオン注入を行う。このときの膜温度は室温以上５００℃以下の所定温度に設定する。
【０２１２】
第２のイオン注入工程として、基板法線に対してｃｏｓθ１＝（２／３）１／２を満たすθ１（約３５．２６度）だけ傾き、かつ、ガラス基板６１の表面に投影された直線がＴＦＴ作製時にソース領域６５およびドレイン領域６６となる領域の間を結ぶ直線に対して−１２０度（第１のイオン注入工程とは反対側の方向に１２０度）となる方向から、５８Ｎｉ＋を加速電圧１００ｋｅＶ、注入イオン量１×１０１７ｉｏｎｓ／ｃｍ２の条件でイオン注入を行う。このときの膜温度は室温以上５００℃以下の所定温度に設定する。ここで、上記５８Ｎｉ＋の加速電圧１００ｋｅＶは、飛程が、アモルファス化する薄膜の膜厚よりも大きくなるイオン注入エネルギーである。
【０２１３】
このようにして、上記第１および第２のイオン注入工程によって、３次元的に方位制御された所定の結晶方位＜１１０＞を有する結晶粒が残る。このとき、シリコン膜中には結晶化を助長するＮｉが含まれている。この３次元的に結晶方位が固定された結晶粒は、ガラス基板６１の表面に対して垂直な方向が＜１１１＞方位であり、かつ、ソース領域６５とドレイン領域６６の間を結ぶ直線方向が＜１１２＞方位である。
【０２１４】
即ち、＜１１０＞方位からイオン注入を行った場合に、注入されたイオンが結晶を構成している原子に衝突せずに格子間を抜けていくチャネリング現象が起こり易いため、イオン注入方向に対して＜１１０＞方位を有する結晶粒はイオン注入によるダメージが少なくなる。また、他の方位を有する結晶粒は、注入されたイオンが格子位置のシリコン原子と衝突する確率がより高く、結晶格子が受けるダメージが大きくなって非晶質化される。チャネル領域６４の基板表面に対して垂直な結晶方位と、ソース領域６５とドレイン領域６６の間の直線方向（最短）の結晶方位とを設定し、これらの方位と＜１１０＞方位との成す角度を計算することによって、イオン注入の２方向を決定できる。これにより、ガラス基板６１の表面に対して垂直な結晶方位だけではなく、ソース領域６５とドレイン領域６６の間の直線方向の結晶方位をも制御することができる。
【０２１５】
上記第１および第２のイオン注入工程によって、図７０および図７１に示すように、ガラス基板６１の表面に対して垂直な方向が＜１１１＞方位であり、かつ、ソース領域６５とドレイン領域６６の間を結ぶ直線方向が＜１１２＞方位である結晶粒Ｆ（Ｆ１、Ｆ２およびＦ３）のみが残され、それ以外の結晶粒領域は結晶格子が破壊されてアモルファスシリコン領域Ｇとなる。図７１に示すように、残った結晶粒Ｆ１、Ｆ２およびＦ３をシードとして利用して結晶化を行う。
【０２１６】
なお、本実施形態７では、ガラス基板６１の表面に対して垂直な方向が＜１１１＞方位であり、かつ、ソース領域６５とドレイン領域６６との間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして結晶化を行う場合について説明するが、第１および第２のイオン注入方向を適宜設定することによって、ガラス基板６１の表面に対して垂直な方向が＜１１１＞方位であり、かつ、＜１１２＞方位が基板面内の任意の方向である結晶粒をシードとして用いることが可能である。
【０２１７】
続いて、図７１に示すように、所望の結晶方位に制御された結晶粒Ｆ１、Ｆ２およびＦ３を含むアモルファスシリコン領域がガラス基板６１上に形成された基板部を、窒素雰囲気中、電気炉を用いて加熱することにより６００℃で８時間炉アニ−ルする。このとき、シ−ドとして用いた結晶粒Ｆ１、Ｆ２およびＦ３から優先的にシリコンの結晶成長が始まり、図７２に示すように、第１および第２のイオン注入工程が行われた全領域内で、ガラス基板６１の表面に対して垂直な方向が＜１１１＞方位で、かつ、ソース領域６５とドレイン領域６６との間を結ぶ直線方向が＜１１２＞方位である結晶粒Ｆ１’、Ｆ２’およびＦ３’のみからなるポリシリコン膜が形成される。
【０２１８】
この所定の結晶方位のポリシリコン膜に、ＸｅＣｌレーザ（波長３０８ｎｍ）をエネルギー密度３００ｍＪ／ｃｍ２で照射することにより、再結晶化を行って結晶性を向上させる。
【０２１９】
このように、シリコン結晶粒を非晶質化させるために注入するイオン種として、非晶質化された膜が結晶化するのを助長する元素（ここではニッケル）を用いることによって、目的とする所望の結晶方位を有する結晶粒の結晶成長を短時間で効果的に行うことができ、かつ、充分な大きさの結晶粒を得ることが可能となる。
【０２２０】
次に、このようにして形成されたポリシリコン膜をチャネル領域６４として用いたｎチャネル型ＴＦＴ７００の作製方法について説明する。
【０２２１】
図７２に示すように、まず、ガラス基板６１上に形成されたポリシリコン膜を、チャネル領域６４、ソース領域６５およびドレイン領域６６となる領域を有する形状にパタ−ニングする。
【０２２２】
さらに、図７３に示すように、ポリシリコン膜を覆うように、酸化膜からなるゲート絶縁膜６７を、ＡＰＣＶＤ法によって膜厚１００ｎｍ程度に形成する。
【０２２３】
続いて、図７４に示すように、ゲート絶縁膜６７上に膜厚３００ｎｍ程度のアルミニウム膜６８’を形成して、図７５に示すように、アルミニウム膜６８’を所定形状にパターニングしてゲート電極６８を形成する。
【０２２４】
このゲート電極６８をマスクとして、ｎチャネル型ＴＦＴ７００の場合にはリンイオンを注入し、ソ−ス領域６５およびドレイン領域６６を形成する。
【０２２５】
さらに、図７６に示すように、ゲート電極６８を覆うようにガラス基板６１上の全面に、膜厚５００ｎｍの酸化膜をＡＰＣＶＤ法により層間絶縁膜６９を成膜する。
【０２２６】
その後、図６７に示すように、ソ−ス領域６５およびドレイン領域６６上のゲート絶縁膜６７および層間絶縁膜６９に各コンタクトホ−ル部をそれぞれ形成し、引き出し電極７０となる電極材料をスパッタリング法によって成膜して、各コンタクトホール部を介して引き出し電極７０となる電極材料とソース領域６５およびドレイン領域６６との間にオ−ミック接触をそれぞれ形成させ、引き出し電極７０となる電極材料を所定形状（配線形状）にパターニングすることによって、薄膜半導体装置としてのｎチャネル型ＴＦＴ７００を作製する。
【０２２７】
このようにして作製されたｎ型トランジスタであるｎチャネル型ＴＦＴ７００に対して、キャリア移動度を測定したところ、高性能である２５０ｃｍ2 ／Ｖ・ｓの値が得られた。
（実施形態８）
基板上にポリシリコン膜を形成し、その形成したポリシリコン膜を用いてｎチャネル型ＴＦＴを作製する場合であって、基板表面に対して垂直な結晶方位が＜１００＞で、ソース領域とドレイン領域との間を結ぶ直線方向の結晶方位が＜１００＞であり、イオン注入の２方向を、ソース領域とドレイン領域との間を結ぶ直線と基板法線とを含む平面内で、かつ、基板法線から４５度傾いた第１方向と、基板法線に対して４５度だけ傾き、かつ、基板表面に投影された直線がソース領域とドレイン領域との間を結ぶ直線に対して４５度となる第２方向とに設定する上記実施形態３の場合において、シリコン結晶粒を非晶質化させるために注入するイオン種としてシリコンや希ガス元素を用いたが、これに代えて、本実施形態８では、非晶質化された膜が結晶化するのを助長する元素を用いる場合について詳細に説明する。
【０２２８】
図７７は、本発明の薄膜半導体装置の実施形態８であるｎチャネル型ＴＦＴを示す断面図である。
【０２２９】
図７７に示すように、ｎチャネル型ＴＦＴ８００は、ガラス基板７１上に、チャネル領域７４、ソース領域７５およびドレイン領域７６を構成するポリシリコン膜が設けられ、その上を覆うように酸化膜からなるゲート絶縁膜７７が設けられている。チャネル領域７４上にはゲート絶縁膜７７を介してゲート電極７８が設けられ、その上を覆うように層間絶縁膜７９が設けられている。これらのゲート絶縁膜７８および層間絶縁膜７９には、ソース領域７５およびドレイン領域７６にそれぞれ達する各コンタクトホール部がそれぞれ設けられている。層間絶縁膜７９上に設けられた引き出し電極８０が各コンタクトホール部をそれぞれ介してソース領域７５およびドレイン領域７６と電気的にそれぞれ接続されている。
【０２３０】
ｎチャネル型ＴＦＴ８００において、チャネル領域７４は、ガラス基板７１の表面に対して垂直な方向が＜１００＞方位である結晶粒が好ましい。さらに、垂直な方向が＜１００＞方位である結晶粒は、例えば、＜１００＞方位に垂直な＜１００＞方位が基板平面内に存在する。よって、本実施形態８では、ガラス基板７１の表面に対して垂直な方向が＜１００＞方位で、かつ、ソース領域７５とドレイン領域７６との間を結ぶ直線方向が＜１００＞方位である結晶粒をシードとして結晶化させ、そのポリシリコン膜をチャネル領域７４として用いている。
【０２３１】
以下に、このｎチャネル型ＴＦＴ８００の製造工程について、図７７〜図８６を用いて詳細に説明する。
【０２３２】
まず、チャネル領域７４、ソース領域７５およびドレイン領域７６となる領域を構成するポリシリコン膜の形成方法について説明する。
【０２３３】
図７８に示すように、ガラス基板７１上に、膜厚約５０ｎｍのポリシリコン膜７２を、ＳｉＨ4 を用いたＬＰＣＶＤ法によって約６００℃にて堆積する。
【０２３４】
図７８に模式的に示すように、通常のＣＶＤ法により蒸着されたポリシリコン膜７２には、それぞれ結晶方位がランダムな数多くの結晶粒が存在するため、多くの結晶粒界７３が存在する。本実施形態８では、ガラス基板７１の表面に対して垂直な方向が＜１００＞方位で、かつ、図７９に矢印で示すソース領域７５とドレイン領域７６との間を結ぶ直線方向が＜１００＞方位である結晶粒をシードとして残すために、互いに異なる２方向からイオン注入を行う。
【０２３５】
第１のイオン注入工程として、ＴＦＴ作製時にソース領域７５およびドレイン領域７６となる領域の間を結ぶ直線と基板法線とを含む平面内で、かつ、基板法線から４５度だけ傾いた方向から、５８Ｎｉ＋を加速電圧１００ｋｅＶ、注入イオン量１×１０１７ｉｏｎｓ／ｃｍ２の条件でイオン注入を行う。このときの膜温度は室温以上５００℃以下の所定温度        に設定する。
【０２３６】
第２のイオン注入工程として、基板法線に対して４５度だけ傾き、かつ、基板表面に投影された直線がＴＦＴ作製時にソース領域７５とドレイン領域７６となる領域の間を結ぶ直線に対して４５度となる方向から、５８Ｎｉ＋を加速電圧１００ｋｅＶ、注入イオン量１×１０１７ｉｏｎｓ／ｃｍ２の条件でイオン注入を行う。このときの膜温度は室温以上５００℃以下の所定温度に設定する。ここで、上記５８Ｎｉ＋の加速電圧１００ｋｅＶは、飛程が、アモルファス化する薄膜の膜厚よりも大きくなるイオン注入エネルギーである。
【０２３７】
このようにして、上記第１および第２のイオン注入によって、３次元的に方位制御された所定の結晶方位＜１１０＞を有する結晶粒が残る。この３次元的に結晶方位が固定された結晶粒は、ガラス基板７１の表面に対して垂直な方向が＜１００＞方位であり、かつ、ソース領域７５とドレイン領域２６の間を結ぶ直線方向が＜１００＞方位である。このとき、シリコン膜中には結晶化を助長するＮｉ（ニッケル）が含まれている。
【０２３８】
即ち、＜１１０＞方位からイオン注入を行った場合に、注入されたイオンが結晶を構成している原子に衝突せずに格子間を抜けていくチャネリング現象が起こり易いため、イオン注入方向に対して＜１１０＞方位を有する結晶粒はイオン注入によるダメージが少なくなる。また、他の方位を有する結晶粒は、注入されたイオンが格子位置のシリコン原子と衝突する確率がより高く、結晶格子が受けるダメージが大きくなって非晶質化される。チャネル領域７４の基板表面に対して垂直な結晶方位と、ソース領域７５とドレイン領域７６の間の直線方向（最短）の結晶方位とを設定し、これらの方位と＜１１０＞方位との成す角度を計算することによって、イオン注入の２方向を決定できる。これにより、ガラス基板７１の表面に対して垂直な結晶方位だけではなく、ソース領域７５とドレイン領域７６の間の直線方向の結晶方位をも制御することができる。
【０２３９】
上記第１および第２のイオン注入工程によって、図８０および図８１に示すように、ガラス基板２１の表面に対して垂直な方向が＜１００＞方位であり、かつ、ソース領域７５とドレイン領域７６となる領域の間を結ぶ直線方向が＜１００＞方位である結晶粒Ｈ（Ｈ１、Ｈ２およびＨ３）のみが残され、それ以外の結晶粒領域は結晶格子が破壊されてアモルファスシリコン領域Ｉとなる。図８１に示すように、残った結晶粒Ｈ１、Ｈ２およびＨ３をシードとして利用して結晶化を行う。
【０２４０】
なお、本実施形態８では、基板表面に対して垂直な方向が＜１００＞方位であり、かつ、ソース領域７５とドレイン領域７６との間を結ぶ直線方向が＜１００＞方位である結晶粒をシードとして結晶化を行う場合について説明するが、第１および第２のイオン注入方向を適宜設定することによって、基板表面に対して垂直な方向が＜１００＞方位であり、かつ、＜１００＞方位が基板面内の任意の方向である結晶粒をシードとして用いることが可能である。
【０２４１】
続いて、図８１に示すように、所望の結晶方位に制御された結晶粒Ｈ１、Ｈ２およびＨ３を含むアモルファスシリコン領域がガラス基板７１上に形成された基板部を、窒素雰囲気中、電気炉を用いて加熱することにより６００℃で８時間炉アニ−ルする。このとき、シ−ドとして用いた結晶粒Ｈ１、Ｈ２およびＨ３から優先的にシリコンの結晶成長が始まり、図８２に示すように、第１および第２のイオン注入工程が行われた全領域内で、ガラス基板７１の表面に対して垂直な方向が＜１００＞方位で、かつ、ソース領域７５とドレイン領域７６となる各領域間を結ぶ直線方向が＜１００＞方位である結晶粒Ｈ１’、Ｈ２’およびＨ３’のみからなるポリシリコン膜が形成される。
【０２４２】
この所定の結晶方位のポリシリコン膜に、ＸｅＣｌレーザ（波長３０８ｎｍ）をエネルギー密度３００ｍＪ／ｃｍ２で照射することにより、再結晶化を行って結晶性を向上させる。
【０２４３】
このように、シリコン結晶粒を非晶質化させるために注入するイオン種として、非晶質化された膜が結晶化するのを助長する元素（ここではニッケル）を用いることによって、目的とする所望の結晶方位を有する結晶粒の結晶成長を短時間で効果的に行うことができ、かつ、充分な大きさの結晶粒を得ることが可能となる。
【０２４４】
次に、このようにして形成されたポリシリコン膜をチャネル領域７４として用いたｎチャネル型ＴＦＴ８００の作製方法について説明する。
【０２４５】
図８２に示すように、まず、ガラス基板７１上に形成されたポリシリコン膜を、チャネル領域７４、ソース領域７５およびドレイン領域７６となる領域を有する形状にパタ−ニングする。
【０２４６】
さらに、図８３に示すように、このポリシリコン膜を覆うように、酸化膜からなるゲート絶縁膜７７を、ＡＰＣＶＤ法によって膜厚１００ｎｍ程度に形成する。
【０２４７】
続いて、図８４に示すように、ゲート絶縁膜７７上に膜厚３００ｎｍ程度の金属膜としてアルミニウム膜７８’を形成して、図８５に示すように、アルミニウム膜７８’をパターニングしてゲート電極７８を形成する。このゲート電極７８をマスクとして、ｎチャネル型トランジスタであるｎチャネル型ＴＦＴ８００の場合にはリンイオンを注入し、ソ−ス領域７５およびドレイン領域７６を形成する。
【０２４８】
さらに、図８６に示すように、ゲート電極７８を覆うようにガラス基板７１上の全面に、膜厚５００ｎｍの酸化膜をＡＰＣＶＤ法により層間絶縁膜７９を成膜する。
【０２４９】
その後、図７７に示すように、ソ−ス領域７５およびドレイン領域７６上のゲート絶縁膜７７および層間絶縁膜７９に各コンタクトホ−ル部をそれぞれ形成し、引き出し電極８０となる電極材料をスパッタリング法によって成膜する。各コンタクトホール部を介して引き出し電極８０となる電極材料とソース領域７５およびドレイン領域７６との間にオ−ミック接触をそれぞれ形成させ、所定形状にパターニングして引き出し電極８０とすることによって、薄膜半導体装置としてのｎチャネル型ＴＦＴ８００を作製する。
【０２５０】
このようにして作製されたｎチャネル型トランジスタであるｎチャネル型ＴＦＴ８００に対して、キャリア移動度を測定したところ、高性能な２５０ｃｍ2 ／Ｖ・ｓの値が得られた。
（実施形態９）
上記実施形態６では、基板上にポリシリコン膜を形成して互いに異なる２方向からイオン注入を行ったが、本実施形態９では、基板上にアモルファスシリコン膜を形成し、その一部を結晶化して多結晶領域として互いに異なる２方向からイオン注入を行う場合であって、シリコン結晶粒を非晶質化させるために注入するイオン種として、非晶質化された膜が結晶化するのを助長する元素（ここではニッケル）を用いた場合について詳細に説明する。
【０２５１】
図８７は、本発明の薄膜半導体装置の実施形態９であるｐチャネル型ＴＦＴを示す断面図である。
【０２５２】
図８７に示すように、ｐチャネル型ＴＦＴ９００は、ガラス基板８１上に、チャネル領域８３、ソース領域８４およびドレイン領域８５を構成するポリシリコン膜が設けられ、その上を覆うように酸化膜からなるゲート絶縁膜８７が設けられている。チャネル領域８３にはゲート絶縁膜８７を介してゲート電極８８が設けられ、その上を覆うように層間絶縁膜８９が設けられている。これらのゲート絶縁膜８７および層間絶縁膜８９には、ソース領域８４およびドレイン領域８５に達する各コンタクトホール部がそれぞれ設けられている。層間絶縁膜８９上に設けられた各引き出し電極９０が各コンタクトホール部をそれぞれ介してソース領域８４およびドレイン領域８５と電気的にそれぞれ接続されている。
【０２５３】
本実施形態９では、上記実施形態６の場合と同様に、本実施形態９のｐチャネル型ＴＦＴ９００において、チャネル領域８３は、ガラス基板８１の表面に対して垂直な方向が＜１１０＞方位である結晶粒が好ましい。さらに、垂直な方向が＜１１０＞方位である結晶粒は、例えば、＜１１０＞方位に垂直な＜１１２＞方位が基板平面内に存在する。よって、本実施形態９では、上記実施形態６の場合と同様に、ガラス基板８１の表面に対して垂直な方向が＜１１０＞方位で、かつ、ソース領域８４とドレイン領域８５との間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして結晶化させ、そのポリシリコン膜をチャネル領域８３として用いている。
【０２５４】
以下に、このｐチャネル型ＴＦＴ９００の製造工程について、図８７〜図９８を用いて詳細に説明する。
【０２５５】
まず、チャネル領域８３、ソース領域８４およびドレイン領域８５となる領域を構成するポリシリコン膜の形成方法について説明する。
【０２５６】
図８８に示すように、ガラス基板８１上に、膜厚約５０ｎｍのアモルファスシリコン膜８２を、ＳｉＨ4 を用いたＬＰＣＶＤ法によって約４５０℃にて堆積する。
【０２５７】
さらに、ＸｅＣｌレーザ（波長３０８ｎｍ）を用いて、図８９に示すように、チャネル領域８３となる領域に対して選択的にレーザ結晶化を行う。なお、本実施形態９では、レーザ光のエネルギー密度を３００ｍＪ／ｃｍ２〜５００ｍＪ／ｃｍ２として、同一箇所に対して１５ショット照射した。
【０２５８】
図９０に模式的に示すように、このレーザ結晶化により、チャネル領域８３となる領域内には、それぞれ結晶方位がランダムな数多くの結晶粒が存在するため、多くの結晶粒界８６が存在する。本実施形態９では、ガラス基板８１の表面に対して垂直な方向が＜１１０＞方位で、かつ、図８９に矢印で示すソース領域８４とドレイン領域８５となる各領域の間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして残すために、互いに異なる２方向からイオン注入を行う。
【０２５９】
第１のイオン注入工程として、基板表面に対して垂直な方向から、５８Ｎｉ＋を加速電圧１００ｋｅＶ、注入イオン量１×１０１７ｉｏｎｓ／ｃｍ２の条件でイオン注入を行う。このときの膜温度は室温以上５００℃以下の所定温度に設定する。これにより、図９１に示すように、基板表面に対して垂直な方向が＜１１０＞方位である結晶粒Ｊ、ＫおよびＬが残され、それ以外の結晶粒領域Ｍは結晶格子が破壊されて、アモルファス（非晶質）状態となっている。
【０２６０】
第２のイオン注入工程として、ＴＦＴ作製時にソース領域８４およびドレイン領域８５となる各領域の間を結ぶ直線と基板法線とを含む平面内で、かつ、基板法線から６０度だけ傾いた方向から、５８Ｎｉ＋を加速電圧１００ｋｅＶ、イオン注入量１×１０１７ｉｏｎｓ／ｃｍ２の条件でイオン注入を行う。このときの膜温度は室温以上５００℃以下の所定温度に設定する。ここで、上記５８Ｎｉ＋の加速電圧１００ｋｅＶは、飛程が、アモルファス化する薄膜の膜厚よりも大きくなるイオン注入エネルギーである。
【０２６１】
これにより、図９２に示すように、第１のイオン注入工程によって残された基板表面に対して垂直な方向が＜１１０＞方位である結晶粒Ｊ、ＫおよびＬのうち、ソース領域８４とドレイン領域８５となる各領域の間を結ぶ直線と基板法線を含む平面内で、かつ、基板法線から６０度だけ傾いた方向（基板表面から３０度の方向）に＜１１０＞方位を有する結晶粒Ｋのみが残され、それ以外の結晶粒領域ＪおよびＬは結晶格子が破壊されてアモルファスシリコン領域Ｎとなる。このとき、シリコン膜中には結晶化を助長するＮｉ（ニッケル）が含まれている。
【０２６２】
上記第１および第２のイオン注入工程によって、図９３に示すように、ガラス基板８１の表面に対して垂直な方向が＜１１０＞方位であり、かつ、ソース領域８４とドレイン領域８５となる各領域の間を結ぶ直線方向が＜１１２＞方位である結晶粒Ｋ１およびＫ２のみが残され、これをシードとして利用して結晶化を行う。
【０２６３】
なお、本実施形態９では、基板表面に対して垂直な方向が＜１１０＞方位であり、かつ、ソース領域８４とドレイン領域８５となる各領域の間を結ぶ直線方向が＜１１２＞方位である結晶粒をシードとして結晶化を行う場合について説明するが、第２のイオン注入方向を基板法線から６０度だけ傾けて、かつ、＜１１２＞方位を所望の方向に設定することによって、基板表面に対して垂直な方向が＜１１０＞方位であり、かつ、＜１１２＞方位が基板面内の任意の方向である結晶粒をシードとして用いることが可能である。
【０２６４】
続いて、図９３に示すように、所望の結晶方位に制御された結晶粒Ｋ１およびＫ２を含むアモルファスシリコン領域がガラス基板８１上に形成された基板部を、窒素雰囲気中、電気炉を用いて加熱することにより６００℃で８時間炉アニ−ルする。
【０２６５】
このとき、シ−ドとして用いた結晶粒Ｋ１およびＫ２から優先的にシリコンの結晶成長が始まり、図９４に示すように、チャネル領域８３の全領域内で、基板表面に対して垂直な方向が＜１１０＞方位で、かつ、ソース領域８４とドレイン領域８５となる各領域の間を結ぶ直線方向が＜１１２＞方位である結晶粒Ｋ１’およびＫ２’のみからなるポリシリコン膜が形成される。このとき、シードから離れたＫ１’およびＫ２’以外の領域は、結晶方位がランダムなポリシリコン膜Ｎ’となる。
【０２６６】
この所定の結晶方位のポリシリコン膜に、ＸｅＣｌレーザ（波長３０８ｎｍ）をエネルギー密度３００ｍＪ／ｃｍ２で照射することにより、再結晶化を行って結晶性を向上させる。
【０２６７】
このように、シリコン結晶粒を非晶質化させるために注入するイオン種として、非晶質化された膜が結晶化するのを助長する元素（ここではニッケル）を用いることによって、目的とする所望の結晶方位を有する結晶粒の結晶成長を低温かつ短時間で効果的に行うことができ、かつ、充分な大きさの結晶粒を得ることが可能となる。
【０２６８】
次に、このようにして形成されたポリシリコン膜をチャネル領域８３として用いたｐチャネル型ＴＦＴ９００の作製方法について説明する。
【０２６９】
図９４に示すように、まず、ガラス基板８１上に形成されたポリシリコン膜を、チャネル領域８３、ソース領域８４およびドレイン領域８５となる領域を有する形状にパタ−ニングする。
【０２７０】
次に、図９５に示すように、このパタ−ニングしたポリシリコン膜を覆うように、酸化膜からなるゲート絶縁膜８７を、ＡＰＣＶＤ法によって膜厚１００ｎｍ程度に形成する。
【０２７１】
続いて、図９６に示すように、ゲート絶縁膜８７上に膜厚３００ｎｍ程度の金属膜であるアルミニウム膜８８’を形成して、図９７に示すように、アルミニウム膜８８’を所定形状にパターニングしてゲート電極８８を形成する。このゲート電極８８をマスクとして、ｐチャネル型トランジスタであるｐチャネル型ＴＦＴ９００の場合にはボロンイオンを注入し、ゲート絶縁膜８７を介してゲート電極８８直下のチャネル領域８３の両側にソ−ス領域８４およびドレイン領域８５を形成する。
【０２７２】
図９８に示すように、ゲート電極８８を覆うようにガラス基板８１上の全面に、膜厚５００ｎｍの酸化膜をＡＰＣＶＤ法により成膜して層間絶縁膜８９を形成する。
【０２７３】
その後、図８７に示すように、ソ−ス領域８４およびドレイン領域８５上のゲート絶縁膜８７および層間絶縁膜８９に各コンタクトホ−ル部をそれぞれ形成し、その上に引き出し電極９０となる電極材料をスパッタリング法によって形成してコンタクトホール部においてソース領域８４およびドレイン領域８５との間にオ−ミック接触をそれぞれ形成し、これをパターニングすることによって引き出し電極９０を形成し、薄膜半導体装置を作製する。
【０２７４】
このようにして作製されたｐ型トランジスタであるｐチャネル型ＴＦＴ９００に対して、キャリア移動度を測定したところ、高性能な１５０ｃｍ2 ／Ｖ・ｓの値が得られた。
（比較例２）
本比較例２では、シ−ディングを行なわずに、上記実施形態９の場合と同様に、ガラス基板８１上にＳｉ2 Ｈ6 を用いたＬＰＣＶＤ法によって、膜厚約１００ｎｍのアモルファスシリコン膜を４５０℃で堆積し、上記実施形態６〜９の場合と同様に、窒素雰囲気中、６００℃で１２時間炉アニ−ルした後、上記実施形態６および７の場合と同様に薄膜半導体表示装置を作製した。この場合のポリシリコン膜は、非晶質シリコン膜から発生した自然結晶核によって方位が決定し、自然発生結晶核の完全な結晶方位制御は困難であることから、結果的にポリシリコン膜の結晶方位制御は困難となる。
【０２７５】
このようにして作製された薄膜半導体装置に対してキャリア移動度を測定したところ、ｐ型ＴＦＴおよびｎ型ＴＦＴとも、５０ｃｍ2 ／Ｖ・ｓの値であり、上記実施形態１〜５のＴＦＴの場合と比べてキャリア移動度が小さかった。
【０２７６】
以上により、上記実施形態６〜９によれば、（１）基板上に多結晶膜を形成するか、または基板上に形成された非晶質膜の少なくとも一部を結晶化させて多結晶領域を形成し、（２）その多結晶膜または多結晶領域に互いに異なる２方向から結晶化を助長する元素（例えばニッケル）を含むイオン注入を行うことによって、イオン注入方向の結晶方位がチャネリング方位である結晶粒Ｂのみを３次元的に制御して残し、それ以外の結晶方位の結晶格子を破壊してアモルファス領域Ｅとする。さらに、（３）３次元的に制御された結晶粒Ｂおよび、それ以外の非晶質膜を熱処理して、３次元的に制御された結晶粒Ｂをシードとして結晶化させることにより、３次元的に制御された結晶粒のみからなる多結晶膜を形成することができる。これによって、十分な大きさの結晶粒を得ることができ、かつ、ｎチャネル型ＴＦＴのチャネル領域を｛１００｝または｛１１１｝結晶面に、また、ｐチャネル型ＴＦＴのチャネル領域を｛１１０｝結晶面に形成することができるように結晶方位を制御することができる。このように、３次元的に方位制御された多結晶膜を形成して、キャリア移動度が十分高い高性能な薄膜半導体装置を作製することができる。
【０２７７】
なお、上記実施形態６〜９では、シリコン結晶粒を非晶質化するために注入するイオン種として、非晶質化された膜が結晶化するのを助長する元素（ここではニッケル）を用いたが、これに限らず、シリコン結晶粒を非晶質化するために注入するイオン種として、非晶質化された膜が結晶化するのを助長する元素の鉄、コバルト、ゲルマニウム、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、白金、銅および金のうちの少なくともいずれかを含む場合にも、上記実施形態６〜９の場合と同様のキャリア移動度などの結果が得られた。
【０２７８】
また、上記実施形態６〜９において、シリコン結晶粒を非晶質化するために注入するイオン量が、１×１０15ｉｏｎｓ／ｃｍ2 よりも大きい場合に、上記実施形態６〜９の場合と同様のキャリア移動度などの結果が得られた。
【０２７９】
さらに、上記実施形態６〜９において、イオン注入する際に非晶質化される膜の温度が５００℃以下である場合に、上記実施形態６〜９の場合と同様のキャリア移動度などの結果が得られた。
【０２８０】
さらに、上記実施形態６〜９において、電気炉を用いて、イオン注入後に所定の結晶方位を有する結晶粒を含むアモルファスシリコン膜を結晶化させてポリシリコン膜を形成する場合に、電気炉の温度範囲が５５０℃以上７００℃以下である場合に、上記実施形態６〜９の場合と同様のキャリア移動度などの結果が得られた。
【０２８１】
さらに、本発明の薄膜結晶化方法におけるレーザ照射による再結晶化工程において、特に説明しなかったが、電気炉で方位制御された結晶粒のみで形成された結晶性薄膜全部を完全に溶融させるような高エネルギー密度でレーザ照射を行うと、結晶方位がリセットされ、制御された方位と異なった結晶方位の結晶性薄膜となる場合があり、好ましくない。このため、レーザ照射エネルギー密度を、電気炉による結晶化された結晶粒の少なくとも一部を溶融させない範囲に設定している。
【０２８２】
以上のように、本発明の好ましい実施形態１〜９を用いて本発明を例示してきたが、本発明は、この実施形態１〜９に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜９の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０２８３】
本発明は、例えば表示媒体として液晶などを用いたアクティブマトリクス方式の表示装置などに用いられる薄膜半導体装置、その電界効果薄膜トランジスタのチャネル領域などに好適に用いられる多結晶膜と、その多結晶膜を形成する薄膜結晶化方法の分野において、比較的低いプロセス温度で、簡便な装置を用いてキャリア移動度が大きい高性能な薄膜半導体装置を作製することができる。本発明の薄膜半導体装置を、液晶などを表示媒体として用いたアクティブマトリクス方式の表示装置のスイッチング素子や駆動回路などとして用いることにより、高性能で高画質な表示装置を実現することができるため、このような表示装置を表示部に用いたパーソナルコンピュータなどのＯＡ機器やテレビジョン装置などのＡＶ機器などに広く利用して、生産性向上、製造コストの低廉価化および高性能化を図ることが可能となる。
【図面の簡単な説明】
【０２８４】
【図１】本発明の実施形態１の薄膜半導体装置における要部構成を示す断面図である。
【図２】図１の薄膜半導体装置の製造工程について説明するための図であって、ガラス基板上に形成されたポリシリコン膜の断面図である。
【図３】図１の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置の配置を示す平面図である。
【図４】図１の薄膜半導体装置の製造工程について説明するための図であって、第１イオン注入工程により、残された結晶粒とアモルファス化された結晶粒とを示す断面図である。
【図５】図１の薄膜半導体装置の製造工程について説明するための図であって、第１および第２のイオン注入工程により、残された結晶粒とアモルファス化された結晶粒とを示す断面図である。
【図６】図１の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置とシードとなる結晶粒との配置を示す平面図である。
【図７】図１の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置と結晶粒との配置を示す平面図である。
【図８】図１の薄膜半導体装置の製造工程について説明するための図であって、ポリシリコン上にゲート絶縁膜が形成された状態を示す断面図である。
【図９】図１の薄膜半導体装置の製造工程について説明するための図であって、ゲート絶縁膜上にゲート電極となるアルミニウム膜が形成された状態を示す断面図である。
【図１０】図１の薄膜半導体装置の製造工程について説明するための図であって、ゲート絶縁膜上に形成されたアルミニウム膜がパターニングされてゲート電極が形成された状態を示す断面図である。
【図１１】図１の薄膜半導体装置の製造工程について説明するための図であって、ゲート電極上に層間絶縁膜が形成された状態を示す断面図である。
【図１２】本発明の実施形態２の薄膜半導体装置における要部構成を示す断面図である。
【図１３】図１２の薄膜半導体装置の製造工程について説明するための図であって、ガラス基板上に形成されたポリシリコン膜の断面図である。
【図１４】図１２の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置の配置を示す平面図である。
【図１５】図１２の薄膜半導体装置の製造工程について説明するための図であって、第１および第２のイオン注入工程により残された結晶粒とアモルファス化された結晶粒を示す断面図である。
【図１６】図１２の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置とシードとなる結晶粒との配置を示す平面図である。
【図１７】図１２の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置と結晶粒との配置を示す平面図である。
【図１８】図１２の薄膜半導体装置の製造工程について説明するための図であって、ポリシリコン上にゲート絶縁膜が形成された状態を示す断面図である。
【図１９】図１２の薄膜半導体装置の製造工程について説明するための図であって、ゲート絶縁膜上にゲート電極となるアルミニウム膜が形成された状態を示す断面図である。
【図２０】図１２の薄膜半導体装置の製造工程について説明するための図であって、ゲート絶縁膜上に形成されたアルミニウム膜がパターニングされてゲート電極が形成された状態を示す断面図である。
【図２１】図１２の薄膜半導体装置の製造工程について説明するための図であって、ゲート電極上に層間絶縁膜が形成された状態を示す断面図である。
【図２２】本発明の実施形態３の薄膜半導体装置の要部構成を示す断面図である。
【図２３】図２２の薄膜半導体装置の製造工程について説明するための図であって、ガラス基板上に形成されたポリシリコン膜の断面図である。
【図２４】図２２の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置の配置を示す平面図である。
【図２５】図２２の薄膜半導体装置の製造工程について説明するための図であって、第１および第２のイオン注入工程により残された結晶粒とアモルファス化された結晶粒を示す断面図である。
【図２６】図２２の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置とシードとなる結晶粒との配置を示す平面図である。
【図２７】図２２の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置と結晶粒との配置を示す平面図である。
【図２８】図２２の薄膜半導体装置の製造工程について説明するための図であって、ポリシリコン上にゲート絶縁膜が形成された状態を示す断面図である。
【図２９】図２２の薄膜半導体装置の製造工程について説明するための図であって、ゲート絶縁膜上にゲート電極となるアルミニウム膜が形成された状態を示す断面図である。
【図３０】図２２の薄膜半導体装置の製造工程について説明するための図であって、ゲート絶縁膜上に形成されたアルミニウム膜がパターニングされてゲート電極が形成された状態を示す断面図である。
【図３１】図２２の薄膜半導体装置の製造工程について説明するための図であって、ゲート電極上に層間絶縁膜が形成された状態を示す断面図である。
【図３２】本発明の実施形態４の薄膜半導体装置における要部構成を示す断面図である。
【図３３】図３２の薄膜半導体装置の製造工程について説明するための図であって、ガラス基板上に形成されたアモルファスシリコン膜の断面図である。
【図３４】図３２の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置の配置を示す平面図である。
【図３５】図３２の薄膜半導体装置の製造工程について説明するための図であって、レーザ結晶化工程により、ポリシリコンとなったチャネル領域周辺を示す断面図である。
【図３６】図３２の薄膜半導体装置の製造工程について説明するための図であって、第１のイオン注入工程により残された結晶粒とアモルファス化された結晶粒を示す断面図である。
【図３７】図３２の薄膜半導体装置の製造工程について説明するための図であって、第１および第２のイオン注入工程により残された結晶粒とアモルファス化された結晶粒を示す断面図である。
【図３８】図３２の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置とシードとなる結晶粒との配置を示す平面図である。
【図３９】図３２の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置と結晶粒との配置を示す平面図である。
【図４０】図３２の薄膜半導体装置の製造工程について説明するための図であって、ポリシリコン上にゲート絶縁膜が形成された状態を示す断面図である。
【図４１】図３２の薄膜半導体装置の製造工程について説明するための図であって、ゲート絶縁膜上にゲート電極となるアルミニウム膜が形成された状態を示す断面図である。
【図４２】図３２の薄膜半導体装置の製造工程について説明するための図であって、ゲート絶縁膜上に形成されたアルミニウム膜がパターニングされてゲート電極が形成された状態を示す断面図である。
【図４３】図３２の薄膜半導体装置の製造工程について説明するための図であって、ゲート電極上に層間絶縁膜が形成された状態を示す断面図である。
【図４４】本発明の実施形態５の薄膜半導体装置における要部構成を示す断面図である。
【図４５】図４４の薄膜半導体装置の製造工程について説明するための図であって、ガラス基板上に形成されたポリシリコン膜の断面図である。
【図４６】図４４の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置の配置を示す平面図である。
【図４７】図４４の薄膜半導体装置の製造工程について説明するための図であって、第１のイオン注入工程により残された結晶粒とアモルファス化された結晶粒を示す断面図である。
【図４８】図４４の薄膜半導体装置の製造工程について説明するための図であって、第１および第２のイオン注入工程により残された結晶粒とアモルファス化された結晶粒を示す断面図である。
【図４９】図４４の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置とシードとなる結晶粒との配置を示す平面図である。
【図５０】図４４の薄膜半導体装置の製造工程について説明するための図であって、シードとなる結晶粒およびアモルファスシリコン膜表面にニッケルが添加された状態を示す断面図である。
【図５１】図４４の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置と結晶粒との配置を示す平面図である。
【図５２】図４４の薄膜半導体装置の製造工程について説明するための図であって、ポリシリコン上にゲート絶縁膜が形成された状態を示す断面図である。
【図５３】図４４の薄膜半導体装置の製造工程について説明するための図であって、ゲート絶縁膜上にゲート電極となるアルミニウム膜が形成された状態を示す断面図である。
【図５４】図４４の薄膜半導体装置の製造工程について説明するための図であって、ゲート絶縁膜上に形成されたアルミニウム膜がパターニングされてゲート電極が形成された状態を示す断面図である。
【図５５】図４４の薄膜半導体装置の製造工程について説明するための図であって、ゲート電極上に層間絶縁膜が形成された状態を示す断面図である。
【図５６】本発明の実施形態６の薄膜半導体装置における要部構成を示す断面図である。
【図５７】図５６の薄膜半導体装置の製造工程について説明するための図であって、ガラス基板上に形成されたポリシリコン膜の断面図である。
【図５８】図５６の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置の配置を示す平面図である。
【図５９】図５６の薄膜半導体装置の製造工程について説明するための図であって、第１イオン注入工程により、残された結晶粒とアモルファス化された結晶粒とを示す断面図である。
【図６０】図５６の薄膜半導体装置の製造工程について説明するための図であって、第１および第２のイオン注入工程により、残された結晶粒とアモルファス化された結晶粒とを示す断面図である。
【図６１】図５６の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置とシードとなる結晶粒との配置を示す平面図である。
【図６２】図５６の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置と結晶領域との配置を示す平面図である。
【図６３】図５６の薄膜半導体装置の製造工程について説明するための図であって、ポリシリコン上にゲート絶縁膜が形成された状態を示す断面図である。
【図６４】図５６の薄膜半導体装置の製造工程について説明するための図であって、ゲート絶縁膜上にゲート電極となるアルミニウム膜が形成された状態を示す断面図である。
【図６５】図５６の薄膜半導体装置の製造工程について説明するための図であって、ゲート絶縁膜上に形成されたアルミニウム膜がパターニングされてゲート電極が形成された状態を示す断面図である。
【図６６】図５６の薄膜半導体装置の製造工程について説明するための図であって、ゲート電極上に層間絶縁膜が形成された状態を示す断面図である。
【図６７】本発明の実施形態７の薄膜半導体装置における要部構成を示す断面図である。
【図６８】図６７の薄膜半導体装置の製造工程について説明するための図であって、ガラス基板上に形成されたポリシリコン膜の断面図である。
【図６９】図６７の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置の配置を示す平面図である。
【図７０】図６７の薄膜半導体装置の製造工程について説明するための図であって、第１および第２のイオン注入工程により残された結晶粒とアモルファス化された結晶粒を示す断面図である。
【図７１】図６７の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置とシードとなる結晶粒との配置を示す平面図である。
【図７２】図６７の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置と結晶領域との配置を示す平面図である。
【図７３】図６７の薄膜半導体装置の製造工程について説明するための図であって、ポリシリコン上にゲート絶縁膜が形成された状態を示す断面図である。
【図７４】図６７の薄膜半導体装置の製造工程について説明するための図であって、ゲート絶縁膜上にゲート電極となるアルミニウム膜が形成された状態を示す断面図である。
【図７５】図６７の薄膜半導体装置の製造工程について説明するための図であって、ゲート絶縁膜上に形成されたアルミニウム膜がパターニングされてゲート電極が形成された状態を示す断面図である。
【図７６】図６７の薄膜半導体装置の製造工程について説明するための図であって、ゲート電極上に層間絶縁膜が形成された状態を示す断面図である。
【図７７】本発明の実施形態８の薄膜半導体装置の要部構成を示す断面図である。
【図７８】図７７の薄膜半導体装置の製造工程について説明するための図であって、ガラス基板上に形成されたポリシリコン膜の断面図である。
【図７９】図７７の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置の配置を示す平面図である。
【図８０】図７７の薄膜半導体装置の製造工程について説明するための図であって、第１および第２のイオン注入工程により残された結晶粒とアモルファス化された結晶粒を示す断面図である。
【図８１】図７７の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置とシードとなる結晶粒との配置を示す平面図である。
【図８２】図７７の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置と結晶領域との配置を示す平面図である。
【図８３】図７７の薄膜半導体装置の製造工程について説明するための図であって、ポリシリコン上にゲート絶縁膜が形成された状態を示す断面図である。
【図８４】図７７の薄膜半導体装置の製造工程について説明するための図であって、ゲート絶縁膜上にゲート電極となるアルミニウム膜が形成された状態を示す断面図である。
【図８５】図７７の薄膜半導体装置の製造工程について説明するための図であって、ゲート絶縁膜上に形成されたアルミニウム膜がパターニングされてゲート電極が形成された状態を示す断面図である。
【図８６】図７７の薄膜半導体装置の製造工程について説明するための図であって、ゲート電極上に層間絶縁膜が形成された状態を示す断面図である。
【図８７】本発明の実施形態９の薄膜半導体装置における要部構成を示す断面図である。
【図８８】図８７の薄膜半導体装置の製造工程について説明するための図であって、ガラス基板上に形成されたアモルファスシリコン膜の断面図である。
【図８９】図８７の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置の配置を示す平面図である。
【図９０】図８７の薄膜半導体装置の製造工程について説明するための図であって、レーザ結晶化工程により、ポリシリコンとなったチャネル領域周辺を示す断面図である。
【図９１】図８７の薄膜半導体装置の製造工程について説明するための図であって、第１のイオン注入工程により残された結晶粒とアモルファス化された結晶粒を示す断面図である。
【図９２】図８７の薄膜半導体装置の製造工程について説明するための図であって、第１および第２のイオン注入工程により残された結晶粒とアモルファス化された結晶粒を示す断面図である。
【図９３】図８７の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置とシードとなる結晶粒との配置を示す平面図である。
【図９４】図８７の薄膜半導体装置の製造工程について説明するための図であって、薄膜半導体装置と結晶領域との配置を示す平面図である。
【図９５】図８７の薄膜半導体装置の製造工程について説明するための図であって、ポリシリコン上にゲート絶縁膜が形成された状態を示す断面図である。
【図９６】図８７の薄膜半導体装置の製造工程について説明するための図であって、ゲート絶縁膜上にゲート電極となるアルミニウム膜が形成された状態を示す断面図である。
【図９７】図８７の薄膜半導体装置の製造工程について説明するための図であって、ゲート絶縁膜上に形成されたアルミニウム膜がパターニングされてゲート電極が形成された状態を示す断面図である。
【図９８】図８７の薄膜半導体装置の製造工程について説明するための図であって、ゲート電極上に層間絶縁膜が形成された状態を示す断面図である。
【符号の説明】
【０２８５】
１  ガラス基板（基板）
２  ポリシリコン膜
３  ポリシリコン結晶粒界
４  ＴＦＴチャネル領域（チャネル領域）
５  ＴＦＴソース領域（ソース領域）
６  ＴＦＴドレイン領域（ドレイン）
ａ、ｃ  基板表面に垂直な方向が＜１１０＞で、ソース領域とドレイン領域を結ぶ方向が＜１１２＞でない結晶粒
ｂ、ｂ１、ｂ２、ｂ３  基板表面に垂直な方向が＜１１０＞で、かつソース領域とドレイン領域を結ぶ方向が＜１１２＞である結晶粒
ｄ  第１のイオン注入工程により結晶格子が破壊され、アモルファスとなったシリコン領域
ｅ  第１および第２のイオン注入工程によって結晶格子が破壊され、アモルファスとなったシリコン領域
ｂ１’、ｂ２’、ｂ３’  基板表面に垂直な方向が＜１１０＞で、かつ、ソース領域とドレイン領域を結ぶ直線方向が＜１１２＞である結晶粒ｂ１、ｂ２およびｂ３をシードとして固相成長された結晶粒
７  ゲート絶縁膜
８  ゲート電極
８’  アルミニウム膜
９  層間絶縁膜
１０  引き出し電極
１１  ガラス基板（基板）
１２  ポリシリコン膜
１３  ポリシリコン結晶粒界
１４  ＴＦＴチャネル領域（チャネル領域）
１５  ＴＦＴソース領域（ソース領域）
１６  ＴＦＴドレイン領域（ドレイン領域）
ｆ、ｆ１、ｆ２、ｆ３  基板表面に垂直な方向が＜１１１＞で、かつ、ソース領域とドレイン領域を結ぶ直線方向が＜１１２＞である結晶粒
ｇ  第１および第２のイオン注入工程によって結晶格子が破壊され、アモルファスとなったシリコン領域
ｆ１’、ｆ２’、ｆ３’  基板表面に垂直な方向が＜１１１＞で、かつ、ソース領域とドレイン領域を結ぶ直線方向が＜１１２＞である結晶粒ｆ１、ｆ２、ｆ３をシードとして固相成長された結晶粒
１７  ゲート絶縁膜
１８  ゲート電極
１８’  アルミニウム膜
１９  層間絶縁膜
２０  引き出し電極
２１  ガラス基板（基板）
２２  ポリシリコン膜
２３  ポリシリコン結晶粒界
２４  ＴＦＴチャネル領域（チャネル領域）
２５  ＴＦＴソース領域（ソース領域）
２６  ＴＦＴドレイン領域（ドレイン領域）
ｈ、ｈ１、ｈ２、ｈ３  基板表面に垂直な方向が＜１００＞で、かつ、ソース領域とドレイン領域を結ぶ直線方向が＜１００＞である結晶粒
ｉ  第１および第２のイオン注入工程によって結晶格子が破壊され、アモルファスとなったシリコン領域
ｈ１’、ｈ２’、ｈ３’  基板表面に垂直な方向が＜１００＞で、かつ、ソース領域とドレイン領域を結ぶ直線方向が＜１００＞である結晶粒ｈ１、ｈ２、ｈ３をシードとして固相成長された結晶粒
２７  ゲート絶縁膜
２８  ゲート電極
２８’  アルミニウム膜
２９  層間絶縁膜
３０  引き出し電極
３１  ガラス基板（基板）
３２  アモルファスシリコン膜
３３  ＴＦＴチャネル領域（チャネル領域）
３４  ＴＦＴソース領域（ソース領域）
３５  ＴＦＴドレイン領域（ドレイン領域）
３６  結晶化レーザ照射によりポリシリコンとなった領域の結晶粒界
ｊ、ｌ  基板表面に垂直な方向が＜１１０＞で、かつ、ソース領域とドレイン領域を結ぶ直線方向が＜１１２＞でない結晶粒
ｋ、ｋ１、ｋ２  基板表面に垂直な方向が＜１１０＞で、かつ、ソース領域とドレイン領域を結ぶ直線方向が＜１１２＞である結晶粒
ｍ  第１のイオン注入工程によって結晶格子が破壊され、アモルファスとなったシリコン領域
ｎ  第１および第２のイオン注入工程によって結晶格子が破壊され、アモルファスとなったシリコン領域
ｋ１’、ｋ２’  基板表面に垂直な方向が＜１１０＞で、かつ、ソース領域とドレイン領域を結ぶ直線方向が＜１１２＞である結晶粒ｋ１、ｋ２をシードとして固相成長された結晶粒
ｎ’  第１および第２のイオン注入工程によって結晶格子が破壊され、アモルファスとなったシリコン領域ｎが結晶化されたポリシリコン領域
３７  ゲート絶縁膜
３８  ゲート電極
３８’  アルミニウム膜
３９  層間絶縁膜
４０  引き出し電極
４１  ガラス基板（基板）
４２  ポリシリコン膜
４２Ａ  シリコン膜表面に蒸着されたニッケル
４３  ポリシリコン結晶粒界
４４  ＴＦＴチャネル領域（チャネル領域）
４５  ＴＦＴソース領域（ソース領域）
４６  ＴＦＴドレイン領域（ドレイン領域）
ｏ、ｑ  基板表面に垂直な方向が＜１１０＞で、かつ、ソース領域とドレイン領域を結ぶ直線方向が＜１１２＞でない結晶粒
ｐ、ｐ１、ｐ２、ｐ３  基板に垂直方向が＜１１０＞で、かつ、ソース領域とドレイン領域を結ぶ直線方向が＜１１２＞である結晶粒
ｒ  第１のイオン注入工程によって結晶格子が破壊され、アモルファスとなったシリコン領域
ｓ  第１および第２のイオン注入工程によって結晶格子が破壊され、アモルファスとなったシリコン領域
ｐ１’、ｐ２’、ｐ３’  基板表面に垂直な方向が＜１１０＞で、かつ、ソース領域とドレイン領域を結ぶ直線方向が＜１１２＞である結晶粒ｐ１、ｐ２、ｐ３をシードとして固相成長された結晶粒
４７  ゲート絶縁膜
４８  ゲート電極
４８’  アルミニウム膜
４９  層間絶縁膜
５０  引き出し電極
５１  ガラス基板（基板）
５２  ポリシリコン膜
５３  ポリシリコン結晶粒界
５４  ＴＦＴチャネル領域（チャネル領域）
５５  ＴＦＴソース領域（ソース領域）
５６  ＴＦＴドレイン領域（ドレイン）
Ａ、Ｃ  基板表面に垂直な方向が＜１１０＞で、ソース領域とドレイン領域を結ぶ方向が＜１１２＞でない結晶粒
Ｂ、Ｂ１、Ｂ２、Ｂ３  基板表面に垂直な方向が＜１１０＞で、かつソース領域とドレイン領域を結ぶ方向が＜１１２＞である結晶粒
Ｄ  第１のイオン注入工程により結晶格子が破壊され、アモルファスとなったシリコン領域
Ｅ  第１および第２のイオン注入工程によって結晶格子が破壊され、アモルファスとなったシリコン領域
Ｂ１’、Ｂ２’、Ｂ３’  基板表面に垂直な方向が＜１１０＞で、かつ、ソース領域とドレイン領域を結ぶ直線方向が＜１１２＞である結晶粒Ｂ１、Ｂ２およびＢ３をシードとして固相成長された結晶粒
５７  ゲート絶縁膜
５８  ゲート電極
５８’  アルミニウム膜
５９  層間絶縁膜
６０  引き出し電極
６１  ガラス基板（基板）
６２  ポリシリコン膜
６３  ポリシリコン結晶粒界
６４  ＴＦＴチャネル領域（チャネル領域）
６５  ＴＦＴソース領域（ソース領域）
６６  ＴＦＴドレイン領域（ドレイン領域）
Ｆ、Ｆ１、Ｆ２、Ｆ３  基板表面に垂直な方向が＜１１１＞で、かつ、ソース領域とドレイン領域を結ぶ直線方向が＜１１２＞である結晶粒
Ｇ  第１および第２のイオン注入工程によって結晶格子が破壊され、アモルファスとなったシリコン領域
Ｆ１’、Ｆ２’、Ｆ３’  基板表面に垂直な方向が＜１１１＞で、かつ、ソース領域とドレイン領域を結ぶ直線方向が＜１１２＞である結晶粒Ｆ１、Ｆ２、Ｆ３をシードとして固相成長された結晶粒
６７  ゲート絶縁膜
６８  ゲート電極
６８’  アルミニウム膜
６９  層間絶縁膜
７０  引き出し電極
７１  ガラス基板（基板）
７２  ポリシリコン膜
７３  ポリシリコン結晶粒界
７４  ＴＦＴチャネル領域（チャネル領域）
７５  ＴＦＴソース領域（ソース領域）
７６  ＴＦＴドレイン領域（ドレイン領域）
Ｈ、Ｈ１、Ｈ２、Ｈ３  基板表面に垂直な方向が＜１００＞で、かつ、ソース領域とドレイン領域を結ぶ直線方向が＜１００＞である結晶粒
Ｉ  第１および第２のイオン注入工程によって結晶格子が破壊され、アモルファスとなったシリコン領域
Ｈ１’、Ｈ２’、Ｈ３’  基板表面に垂直な方向が＜１００＞で、かつ、ソース領域とドレイン領域を結ぶ直線方向が＜１００＞である結晶粒Ｈ１、Ｈ２、Ｈ３をシードとして固相成長された結晶粒
７７  ゲート絶縁膜
７８  ゲート電極
７８’  アルミニウム膜
７９  層間絶縁膜
８０  引き出し電極
８１  ガラス基板（基板）
８２  アモルファスシリコン膜
８３  ＴＦＴチャネル領域（チャネル領域）
８４  ＴＦＴソース領域（ソース領域）
８５  ＴＦＴドレイン領域（ドレイン領域）
８６  結晶化レーザ照射によりポリシリコンとなった領域の結晶粒界
Ｊ、Ｌ  基板表面に垂直な方向が＜１１０＞で、かつ、ソース領域とドレイン領域を結ぶ直線方向が＜１１２＞でない結晶粒
Ｋ、Ｋ１、Ｋ２  基板表面に垂直な方向が＜１１０＞で、かつ、ソース領域とドレイン領域を結ぶ直線方向が＜１１２＞である結晶粒
Ｍ  第１のイオン注入工程によって結晶格子が破壊され、アモルファスとなったシリコン領域
Ｎ  第１および第２のイオン注入工程によって結晶格子が破壊され、アモルファスとなったシリコン領域
Ｋ１’、Ｋ２’  基板表面に垂直な方向が＜１１０＞で、かつ、ソース領域とドレイン領域を結ぶ直線方向が＜１１２＞である結晶粒Ｋ１、Ｋ２をシードとして固相成長された結晶粒
Ｎ’  第１および第２のイオン注入工程によって結晶格子が破壊され、アモルファスとなったシリコン領域ｎが結晶化されたポリシリコン領域
８７  ゲート絶縁膜
８８  ゲート電極
８８’  アルミニウム膜
８９  層間絶縁膜
９０  引き出し電極
１００、４００、５００、６００、９００  ｐチャネル型ＴＦＴ（薄膜半導体装置）
２００、３００、７００、８００  ｎチャネル型ＴＦＴ（薄膜半導体装置）
【図１】
2006041465.tif 000003
【図２】
2006041465.tif 000004
【図３】
2006041465.tif 000005
【図４】
2006041465.tif 000006
【図５】
2006041465.tif 000007
【図６】
2006041465.tif 000008
【図７】
2006041465.tif 000009
【図８】
2006041465.tif 000010
【図９】
2006041465.tif 000011
【図１０】
2006041465.tif 000012
【図１１】
2006041465.tif 000013
【図１２】
2006041465.tif 000014
【図１３】
2006041465.tif 000015
【図１４】
2006041465.tif 000016
【図１５】
2006041465.tif 000017
【図１６】
2006041465.tif 000018
【図１７】
2006041465.tif 000019
【図１８】
2006041465.tif 000020
【図１９】
2006041465.tif 000021
【図２０】
2006041465.tif 000022
【図２１】
2006041465.tif 000023
【図２２】
2006041465.tif 000024
【図２３】
2006041465.tif 000025
【図２４】
2006041465.tif 000026
【図２５】
2006041465.tif 000027
【図２６】
2006041465.tif 000028
【図２７】
2006041465.tif 000029
【図２８】
2006041465.tif 000030
【図２９】
2006041465.tif 000031
【図３０】
2006041465.tif 000032
【図３１】
2006041465.tif 000033
【図３２】
2006041465.tif 000034
【図３３】
2006041465.tif 000035
【図３４】
2006041465.tif 000036
【図３５】
2006041465.tif 000037
【図３６】
2006041465.tif 000038
【図３７】
2006041465.tif 000039
【図３８】
2006041465.tif 000040
【図３９】
2006041465.tif 000041
【図４０】
2006041465.tif 000042
【図４１】
2006041465.tif 000043
【図４２】
2006041465.tif 000044
【図４３】
2006041465.tif 000045
【図４４】
2006041465.tif 000046
【図４５】
2006041465.tif 000047
【図４６】
2006041465.tif 000048
【図４７】
2006041465.tif 000049
【図４８】
2006041465.tif 000050
【図４９】
2006041465.tif 000051
【図５０】
2006041465.tif 000052
【図５１】
2006041465.tif 000053
【図５２】
2006041465.tif 000054
【図５３】
2006041465.tif 000055
【図５４】
2006041465.tif 000056
【図５５】
2006041465.tif 000057
【図５６】
2006041465.tif 000058
【図５７】
2006041465.tif 000059
【図５８】
2006041465.tif 000060
【図５９】
2006041465.tif 000061
【図６０】
2006041465.tif 000062
【図６１】
2006041465.tif 000063
【図６２】
2006041465.tif 000064
【図６３】
2006041465.tif 000065
【図６４】
2006041465.tif 000066
【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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