(57)【要約】【課題】  ＭＯＳＦＥＴのゲート絶縁膜であるシリコン窒化酸化膜の薄膜化において、窒素をゲート絶縁膜とシリコン基板の界面に導入しないようにし、デバイス特性劣化の防止が可能な半導体装置の製造方法を提供するものである。【解決手段】  本発明は、ＭＯＳＦＥＴのゲート絶縁膜を有する半導体装置の製造方法において、シリコン酸化膜を形成する工程とシリコン窒化膜を形成する工程とシリコン窒化膜を窒化処理する工程と熱処理する工程を順に施すことを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜を窒化処理する工程と、前記シリコン窒化膜の窒化処理を施した後に、熱処理を行なう工程とを具備していることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜を形成後に熱処理を施す工程と、前記熱処理工程後に、前記シリコン窒化膜を窒化処理する工程と、前記シリコン窒化膜の窒化処理を施した後に、熱処理を行う工程とを具備していることを特徴とする半導体装置の製造方法。
【請求項３】
前記シリコン窒化膜の形成は、ＡＬＤ（Atomic-Layer-Deposition）法により行うことを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【請求項４】
前記窒化処理は、窒素プラズマでラジカル窒化することを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴなどの半導体装置の製造方法に係り、特にゲート絶縁膜形成を改良した半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来からＭＯＳＦＥＴのゲート絶縁膜は、素子の微細化に従って薄膜化されてきたが、ボロンを拡散したゲート電極を有する表面チャネル型ＰＭＯＳ−ＦＥＴのゲート絶縁膜には、ボロンのシリコン基板への拡散を抑制するため窒素を導入したシリコン窒化酸化膜が用いられている。このシリコン窒化酸化膜は、主にシリコン酸化膜形成後、Ｎ２ＯやＮＯ、ＮＨ３ガス中で熱処理により窒化処理して形成していた。
【０００３】
しかしながら、シリコン窒化酸化膜中の窒素がゲート絶縁膜とシリコン基板に偏在し、デバイス特性を劣化させていた。特に薄膜化がさらに進むと、より多くの窒素がゲート絶縁膜とシリコン基板の界面に偏在し、デバイス特性を大きく劣化させ、ゲート絶縁膜の薄膜化の効果を相殺していた。
【０００４】
【特許文献１】特開２００２−２２２９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように従来の方法では、より多くの窒素がゲート絶縁膜とシリコン基板の界面に偏在し、デバイス特性を大きく劣化させ、ゲート絶縁膜の薄膜化の効果を相殺していた。
【０００６】
本発明は、上記した点に鑑み、ＭＯＳＦＥＴのゲート絶縁膜であるシリコン窒化酸化膜の薄膜化においても、窒素をゲート絶縁膜とシリコン基板の界面に偏在し、デバイス特性を大きく劣化させる、という点を解決した新規な半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の方法は、半導体基板上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜を窒化処理する工程と、前記シリコン窒化膜の窒化処理を施した後に、熱処理を行なう工程とを具備してあることを特徴とする。
【０００８】
また、本発明の方法は、半導体基板上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜を形成後に熱処理を施す工程と、前記熱処理工程後に、前記シリコン窒化膜を窒化処理する工程と前記シリコン窒化膜の窒化処理を施した後に、熱処理を行う工程とを具備してあることを特徴とする。
【０００９】
なお、本発明において、前記シリコン窒化膜の形成は、ＡＬＤ（Atomic-Layer-Deposition）法により行うことが望ましい。
また、本発明における窒化処理は、窒素プラズマでラジカル窒化することが望ましい。
【発明の効果】
【００１０】
本発明の方法を採用することにより、ＭＯＳＦＥＴのゲート絶縁膜であるシリコン窒化酸化膜の薄膜化において、窒素がゲート絶縁膜とシリコン基板の界面に入ることがなくなり、デバイス特性劣化の防止が可能となった。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態につき、図１乃至図４を用いて詳細に説明する。
【００１２】
（実施形態１）
図１は本発明の実施形態１を説明するための断面図、図３はその形成フローである。この図において、半導体基板１上に公知の方法で素子分離２を形成し（本実施形態ではＳＴＩを示している）、ウェル及びチャネルをイオン注入法により形成する（図示無し）。
【００１３】
次にシリコン酸化膜３を全面に０．５〜１．５ｎｍ形成する。シリコン酸化膜の形成法は熱酸化法やプラズマ酸化法などいずれを用いてもよい。
【００１４】
続いて、シリコン窒化膜４をＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により０．２〜１ｎｍ形成する。この形成法は非常に薄い膜を形成する必要があるため、ＡＬＤ（Atomic Layer Deposition）法を用いて行うと制御性よく行うことができる。
【００１５】
次に、プラズマ窒化法を用いて、シリコン窒化膜４の窒化処理を行う。ここで高温の熱窒化法で窒化処理を行うと、シリコン窒化膜４が非常に薄いため、窒素が熱拡散してシリコン酸化膜３に導入され、半導体基板１まで拡散する可能性があるためプラズマ窒化法が望ましい。
【００１６】
続いて９００〜１１００℃、１〜１００秒、不活性ガス中でアニールを行う。
次にゲート電極５をポリシリコンに不純物を拡散させ、パターニングを行うことにより形成する。
【００１７】
続いて公知の方法で、イオン注入法によりソース、ドレイン６を形成し、層間膜７、配線８を順次形成することによりＭＯＳトランジスタを形成する。
【００１８】
図２は、本発明の実施形態の効果を示す図であって、ゲートリーク電流（Ｉｇ）と膜厚（ＥＯＴ）の関係を示している。Ａ、Ｂはシリコン酸化膜をプラズマ酸化法により０．９ｎｍ形成し、Ａはシリコン窒化膜をＡＬＤ法により０．２５ｎｍ形成、Ｂは０．５ｎｍ形成したものである。
【００１９】
さらにプラズマ窒化法により窒化処理、その後アニールを１０００℃、３０秒、Ｎ２雰囲気で行っている。リファレンスとして、Ｃ、Ｄはシリコン酸化膜を０．９ｎｍ形成後、シリコン窒化膜を０．５ｎｍ形成し、Ｃはさらにアニールを１０００℃、３０秒、Ｎ２雰囲気行っている。Ｄに示すようにシリコン酸化膜上にシリコン窒化膜を形成しただけでは、非常に薄膜であることもあり、ＳｉＯ２よりもＩｇは多くなっている。
【００２０】
アニールによってもＩｇ低減は行えるが（ＤからＣに低減）、本発明によれば、窒化を行うことによりシリコン窒化膜の膜質改善が行え（ＣからＢ）、ＳｉＯ２よりもＩｇを大幅に減少させることができる。これは、窒化は自己律速的に行われることより、シリコン窒化膜の弱い部分、例えば薄膜化している部分が優先的に窒化が行われ修復したためと考えられる。また、通常１ｎｍ程度以下の膜厚のシリコン酸化膜に窒素がはいると膜厚が増加するが、本発明ではＣからＢへ膜厚は薄くなっているため窒化により、シリコン酸化膜への窒素の拡散はない。つまり窒化時、シリコン酸化膜と基板界面には、窒素が拡散しないため、デバイス特性の劣化は発生しない。
【００２１】
上述した如く、本実施形態の方法のシリコン窒化酸化膜において、シリコン酸化膜３とシリコン窒化膜４の２層構造としたので、窒素がゲート絶縁膜とシリコン基板１の界面に到達せず、かつシリコン窒化膜４の膜質を改善したことにより、Ｉｇの低減と共にデバイス特性劣化の防止が可能となった。
【００２２】
（実施形態２）
図１は上述した実施形態を説明したものと同様で、ＭＯＳトランジスタの断面図、図４はその形成フローである。
本実施形態において、シリコン窒化膜４形成後、９００〜１１００℃、１〜１００秒、不活性ガス中でアニールを行った後、窒化処理を行い、さらに、９００〜１１００℃、１〜１００秒、不活性ガス中でアニールを行う。
次にゲート電極５をポリシリコンに不純物を拡散させ、パターニングを行うことにより形成する。
続いて公知の方法で、イオン注入法によりソース、ドレイン６を形成し、層間膜７、配線８を順次形成することによりＭＯＳトランジスタを形成する。
【００２３】
本実施形態では、窒化処理前にアニールを行ったので、シリコン窒化膜４とシリコン酸化膜３の界面が安定になり、かつシリコン窒化膜４が緻密化するため、窒化時に窒素がシリコン酸化膜３へ拡散することがさらに低減され、本形成法によるシリコン窒化酸化膜において、窒素がゲート絶縁膜とシリコン基板１の界面にさらに拡散されにくくなり、かつシリコン窒化膜４の膜質を改善したことによりデバイス特性劣化の防止が可能となった。
特にさらにゲート絶縁膜が薄膜化され、シリコン酸化膜３、シリコン窒化膜４が薄くなると、ピンホールなどの欠陥が発生することによる窒素の拡散防止に有効である。
【図面の簡単な説明】
【００２４】
【図１】本発明実施形態１、２を説明するための断面図
【図２】本発明によるゲートリーク電流とＥＯＴの関係を示す図
【図３】本発明の第１の実施形態を説明するためのフロー図
【図４】本発明の第２の実施形態を説明するためのフロー図
【符号の説明】
【００２５】
１：半導体基板
２：素子分離
３：シリコン酸化膜
４：シリコン窒化膜
５：ゲート電極
６：ソース、ドレイン
７：層間膜
８：配線
【図１】
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【図２】
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【図３】
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【図４】
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