(57)【要約】      （修正有）【課題】異なる配向の結晶を有する平坦なハイブリッド配向半導体オン・インシュレータ（ＳＯＩ）基板の形成に、酸素注入（ＳＩＭＯＸ）法による分離を提供することにより、最適の性能をもたらす配向の結晶上にデバイスを製造する方法を提供する。【解決手段】薄い絶縁層によって第２の結晶配向を有する上部半導体層から分離された、第１の結晶配向を有する下部半導体層を有する基板を選択する工程と、選択された領域の上部半導体層を、第１の結晶配向を有するエピタキシャル成長半導体で置換する工程と、次いでイオン注入およびアニーリング法を用いて、（ｉ）エピタキシャル成長半導体材料内に埋め込み絶縁領域を形成し、（ｉｉ）上部半導体層の下にある絶縁層を厚くする工程と、これにより、異なる結晶配向を有する２つの半導体材料が、実質的に同一厚みを有し両方とも共通の埋め込み絶縁体層上に配置されたハイブリッド配向基板を形成する工程と、を含む。【選択図】なし【特許請求の範囲】
【請求項１】
第１の結晶配向を有する下部半導体基板層を含む基板を設ける工程であって、前記下部半導体基板層が、第１の絶縁層によって第２の結晶配向を持つ上部半導体層から分離され、前記第１の結晶配向が前記第２の結晶配向とは異なる工程と、
前記下部半導体基板層の表面を露出させる少なくとも１つの開口を前記基板に形成する工程と、
前記少なくとも１つの開口の前記下部半導体基板層の前記露出表面上にエピタキシャル成長半導体材料を充填する工程であって、前記エピタキシャル成長半導体材料が前記第１の結晶配向と同じ結晶配向を有する工程と、
注入およびアニーリングにより、（ｉ）前記エピタキシャル成長半導体材料に第２の絶縁層を形成し、（ｉｉ）前記上部半導体層の下にある前記第１の絶縁層を厚くする工程と、
を含む集積半導体構造の形成方法。
【請求項２】
前記下部半導体基板層をバルク半導体基板上に配置する、請求項１に記載の方法。
【請求項３】
前記下部半導体基板層を、副埋め込み絶縁体層上に配置し、前記注入およびアニーリングを用いて、前記副埋め込み絶縁体を、（ｉ）エピタキシャル成長半導体材料内に、かつ（ｉｉ）少なくとも前記上部半導体層の下にある前記第１の絶縁層まで、上方に延在させる、請求項１に記載の方法。
【請求項４】
前記下部半導体基板層と前記上部半導体層を分離する前記第１の絶縁層を省いて、前記下部および上部半導体を半導体−半導体界面で直接接触させ、前記注入およびアニーリングを用いて、その上面が前記半導体−半導体界面またはこれより上にある埋め込み絶縁体を形成する、請求項１に記載の方法。
【請求項５】
前記下部半導体基板層を副埋め込み絶縁体層上に配置し、前記下部半導体基板層と前記上部半導体層を分離する前記第１の絶縁層を省いて、前記下部および上部半導体層を半導体−半導体界面で直接接触させ、前記注入およびアニーリングを用いて、前記副埋め込み絶縁体を、（ｉ）エピタキシャル成長半導体材料内に、かつ（ｉｉ）少なくとも前記半導体−半導体界面まで、上方に延在させる、請求項１に記載の方法。
【請求項６】
前記注入およびアニーリングした半導体材料を平坦化して、前記第１の結晶配向を有する前記エピタキシャル成長半導体材料が、実質的に共平面であり、前記上部半導体層の厚みと同一厚みである構造を設ける工程をさらに含む、請求項１に記載の方法。
【請求項７】
前記注入工程が酸素または窒素イオンを注入する工程を含む、請求項１に記載の方法。
【請求項８】
前記注入工程が第１のまたはベース・イオン注入工程を含む、請求項１に記載の方法。
【請求項９】
前記第１のまたはベース・イオン注入工程の後に第２のイオン注入工程をさらに含む、請求項８に記載の方法。
【請求項１０】
前記アニーリングを、酸化性雰囲気中、約７００°〜約１４００℃の温度で行う、請求項１に記載の方法。
【請求項１１】
前記酸化性雰囲気が、必要に応じ不活性ガスで希釈できる酸素含有ガスを含む、請求項１０に記載の方法。
【請求項１２】
前記注入およびアニーリング工程が、前記注入工程の後に前記エピタキシャル成長半導体材料および前記上部半導体層の上にバリヤー層を堆積する工程と、前記アニーリングの後に前記バリヤー層を除去する工程とをさらに含む、請求項１に記載の方法。
【請求項１３】
前記バリヤー層が、ＳｉＯ２、ＳｉＮｘ、およびシリコンからなる群から選択される材料の、１つまたは複数の層を含む、請求項１２に記載の方法。
【請求項１４】
前記バリヤー層の厚みが３０〜３００ｎｍの範囲である、請求項１２に記載の方法。
【請求項１５】
前記平坦化工程が、前記アニーリング中に形成された酸化物を選択的に除去する少なくとも１つのエッチング工程を含む、請求項６に記載の方法。
【請求項１６】
前記上部半導体層および前記エピタキシャル成長半導体層の上に、少なくとも１つのｐＦＥＴおよび少なくとも１つのｎＦＥＴを形成する工程をさらに含む、請求項１に記載の方法。
【請求項１７】
前記少なくとも１つのｐＦＥＴを（１１０）結晶面上に設置し、一方前記少なくとも１つのｎＦＥＴを（１００）結晶面上に設置する、請求項１６に記載の方法。
【請求項１８】
前記上部半導体層が（１１０）面配向を有し、前記半導体材料が（１００）面配向を有する、請求項１に記載の方法。
【請求項１９】
前記（１１０）面上に少なくとも１つのｐＦＥＴを形成し、前記（１００）面上に少なくとも１つのｎＦＥＴを形成する工程をさらに含む、請求項１８に記載の方法。
【請求項２０】
第１の結晶配向を有する下部半導体基板層を含む基板を設ける工程であって、前記下部半導体基板層が、第１の絶縁層によって第２の結晶配向を持つ上部半導体層から分離され、前記第１の結晶配向が前記第２の結晶配向とは異なる工程と、
前記下部半導体基板層の表面を露出させる少なくとも１つの開口を前記基板に形成する工程と、
前記少なくとも１つの開口の前記下部半導体基板層の前記露出表面上にエピタキシャル成長半導体材料を充填する工程であって、前記エピタキシャル成長半導体材料が前記第１の結晶配向と同じ結晶配向を有する工程と、
注入およびアニーリングにより、（ｉ）前記エピタキシャル成長半導体材料に第２の絶縁層を形成し、（ｉｉ）前記上部半導体層の下にある前記第１の絶縁層を厚くする工程と、
前記注入およびアニーリングした半導体材料を平坦化して、前記第１の結晶配向を有する前記残存エピタキシャル成長半導体材料が、実質的に共平面であり、前記上部半導体層の厚みと同一厚みである構造を設ける工程と、
を含む集積半導体構造の形成方法。
【請求項２１】
前記下部半導体基板層をバルク半導体基板上に配置する、請求項２０に記載の方法。
【請求項２２】
前記下部半導体基板層を、副埋め込み絶縁体層上に配置し、前記注入およびアニーリングを用いて、前記副埋め込み絶縁体を、（ｉ）エピタキシャル成長半導体材料内に、かつ（ｉｉ）前記上部半導体層の下にある前記第１の絶縁層まで、上方に延在させる、請求項２０に記載の方法。
【請求項２３】
前記下部半導体基板層と前記上部半導体層を分離する前記第１の絶縁層を省いて、前記下部および上部半導体を半導体−半導体界面で直接接触させ、前記注入およびアニーリングを用いて、その上面が前記半導体−半導体界面またはこれより上にある埋め込み絶縁体を形成する、請求項２０に記載の方法。
【請求項２４】
前記下部半導体基板層を副埋め込み絶縁体層上に配置し、前記下部半導体基板層と前記上部半導体層を分離する前記第１の絶縁層を省いて、前記下部および上部半導体層を半導体−半導体界面で直接接触させ、前記注入およびアニーリングを用いて、前記副埋め込み絶縁体を、（ｉ）エピタキシャル成長半導体材料内に、かつ（ｉｉ）少なくとも前記半導体−半導体界面まで、上方に延在させる、請求項２０に記載の方法。
【請求項２５】
前記注入工程が酸素または窒素イオンを注入する工程を含む、請求項２０に記載の方法。
【請求項２６】
前記注入工程が第１のまたはベース・イオン注入工程を含む、請求項２０に記載の方法。
【請求項２７】
前記第１のまたはベース・イオン注入工程の後に第２のイオン注入工程をさらに含む、請求項２６に記載の方法。
【請求項２８】
前記アニーリングを、酸化性雰囲気中、約７００°〜約１４００℃の温度で行う、請求項２０に記載の方法。
【請求項２９】
前記酸化性雰囲気が、必要に応じ不活性ガスで希釈できる酸素含有ガスを含む、請求項２８に記載の方法。
【請求項３０】
前記注入およびアニーリング工程が、前記注入工程の後に前記エピタキシャル成長半導体材料および前記上部半導体層の上にバリヤー層を堆積する工程と、前記アニーリングの後に前記バリヤー層を除去する工程とをさらに含む、請求項２０に記載の方法。
【請求項３１】
前記バリヤー層が、ＳｉＯ２、ＳｉＮｘ、およびシリコンからなる群から選択される材料の、１つまたは複数の層を含む、請求項３０に記載の方法。
【請求項３２】
前記バリヤー層の厚みが３０〜３００ｎｍの範囲である、請求項３０に記載の方法。
【請求項３３】
前記平坦化工程が、前記アニーリング中に形成された酸化物を選択的に除去する少なくとも１つのエッチング工程を含む、請求項２０に記載の方法。
【請求項３４】
前記上部半導体層および前記エピタキシャル成長半導体層の上に、少なくとも１つのｐＦＥＴおよび少なくとも１つのｎＦＥＴを形成する工程をさらに含む、請求項２０に記載の方法。
【請求項３５】
前記少なくとも１つのｐＦＥＴを（１１０）結晶面上に設置し、一方前記少なくとも１つのｎＦＥＴを（１００）結晶面上に設置する、請求項３４に記載の方法。
【請求項３６】
前記上部半導体層が（１１０）面配向を有し、前記半導体材料が（１００）面配向を有する、請求項２０に記載の方法。
【請求項３７】
前記（１１０）面上に少なくとも１つのｐＦＥＴを形成し、前記（１００）面上に少なくとも１つのｎＦＥＴを形成する工程をさらに含む、請求項３６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタルまたはアナログ用の高性能金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関し、より具体的には、基板表面配向からのキャリヤー移動度エンハンスメント（carrier mobility enhancement）を用いたＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
本出願は、「High-performance CMOS SOI devices onhybrid crystal-oriented substrates」と題する、２００３年６月１７日に出願された、同時係属中および同一譲受人の米国特許出願第１０／２５０，２４１号、「Self-alignedSOI with different crystal orientation using wafer bonding and SIMOX processes」と題する、２００３年８月５日に出願された、同時係属中および同一譲受人の米国特許出願第１０／６３４，４４６号、および「Planarsubstrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallizationof stacked template layers」と題する、２００３年１２月２日に出願された、同時係属中および同一譲受人の米国特許出願第１０／７２５，８５０号に関する。上記３件それぞれの出願のすべての内容を参照により本明細書に組み込む。
【０００３】
第１０／２５０，２４１号出願には、バルク・シリコン上に配置された、第１の配向を有する第１の単結晶半導体の１つまたは複数の領域と、埋め込み酸化物（burried oxide, ＢＯＸ）層上に配置された、第１の配向とは異なる第２の配向を有する第２の単結晶半導体の１つまたは複数の領域とを含む、平面ハイブリッド配向基板を作るためのエピタキシャル成長方法が記載されている。
【０００４】
第１０／６３４，４４６号出願は、第１０／２５０，２４１号出願の方法を敷衍して、マスクの開口を通してＳＩＭＯＸ（separation by implanted oxygen, 酸素注入による分離）処理を施すことによって、第２の半導体の１つまたは複数の領域の下にＢＯＸ層を選択的に形成する工程を追加している。
【０００５】
第１０／７２５，８５０号出願には、第１の配向を有する第１の単結晶半導体の１つまたは複数の領域と、第２の配向を有する第２の単結晶半導体の１つまたは複数の領域とを含み、第１および第２の半導体領域が両方とも、両半導体領域に施したＳＩＭＯＸ処理で作られたＢＯＸ層上に配置されている平面ハイブリッド配向基板を作るための、アモルファス化／テンプレート再結晶化（amorphization/templated recrystallization、ＡＴＲ）方法が記載されている。
【０００６】
第１０／６３４，４４６号出願と同様、本出願も、ＳＩＭＯＸ処理を行って第２の半導体領域の下に埋め込み絶縁層を形成することによって、第１０／２５０，２４１号出願の方法を敷衍している。しかし、本出願ではＳＩＭＯＸ処理を第１の半導体領域および第２の半導体領域の両方に施して、少なくとも部分的にＳＩＭＯＸによって作られた埋め込み絶縁層の上に両半導体領域が配置された状態にする。
【０００７】
現在の半導体技術では、ｎＦＥＴ（即ち、ｎ−チャネルＭＯＳＦＥＴ）またはｐＦＥＴ（即ち、ｐ−チャネルＭＯＳＦＥＴ）などの相補形金属酸化膜半導体（ＣＭＯＳ）デバイスは、通常、単一配向の結晶を有するＳｉなどの半導体ウェーハ上に製造される。特に、今日の半導体デバイスの大部分は、（１００）配向結晶を有するＳｉ上に構築される。
【０００８】
電子はＳｉ（１００）面の配向に高い移動度を有することが知られているが、正孔は（１１０）面の配向に高い移動度を有することが知られている。即ち、Ｓｉ（１００）上の正孔移動度の値は、この結晶配向での相当する電子移動度のほぼ１／２〜１／４である。この不一致を補償するために、通常、ｐＦＥＴをより大きな幅で設計して、ｎＦＥＴプルダウン電流に対してプルアップ電流をバランスさせて均一な回路スイッチングを実現する。より大きな幅を有するｐＦＥＴは、著しい量のチップ領域を取るので望ましくない。
【０００９】
一方、Ｓｉ（１１０）上の正孔移動度は、Ｓｉ（１００）上と比べて２倍高い。したがって、（１１０）面上に形成されたｐＦＥＴは、（１００）面上に形成されたｐＦＥＴより著しく高い駆動電流を示す。残念ながら、Ｓｉ（１１０）面上の電子移動度は、Ｓｉ（１００）面と比べて著しく低下している。
【００１０】
上記から推定できるように、Ｓｉ（１１０）面は優れた正孔移動度のためにｐＦＥＴデバイスには最適であるが、こうした結晶配向はｎＦＥＴデバイスにはまったく適していない。逆に、Ｓｉ（１００）面は結晶配向が電子移動度に有利であるために、ｎＦＥＴデバイスに最適である。
【００１１】
上記を考慮すると、特定のデバイスに最適の性能をもたらす、異なる配向の結晶を有する基板上に形成された集積半導体デバイスを提供する必要がある。また、ｎＦＥＴとｐＦＥＴの両方を異なる結晶配向を有するシリコン・オン・インシュレータ基板上に形成する方法であって、デバイスを構築する半導体層が実質的に共平面であり、かつ実質的に同一の厚みを有する、こうした集積半導体デバイスの形成方法を提供する必要もある。
【００１２】
この問題に対する先行技術の手法を図１〜１５に示した。具体的には、図１〜６は、米国特許出願第１０／２５０，２４１号に記載の、バルク・シリコン上に配置された、第１の配向を有する第１の単結晶半導体の１つまたは複数の領域と、ＢＯＸ層上に配置された、第１の配向とは異なる第２の配向を有する第２の単結晶半導体の１つまたは複数の領域とを含む平面ハイブリッド配向基板を作るための、先行技術のエピタキシャル成長方法の各工程を示す。
【００１３】
図１は、第１の配向を有する下部半導体基板層２０、誘電体または埋め込み酸化物層３０、第１の配向とは異なる第２の配向を有するＳＯＩ層４０、および任意選択の表面誘電体マスキング／パシベーション層５０を含む初期半導体オン・インシュレータ（ＳＯＩ）基板１０を示す。初期ＳＯＩ基板１０の層２０、３０、および４０は、通常、２つの異なる半導体ウェーハを接合することによって形成される。下部半導体基板層２０は、下部半導体基板の上面部分が単結晶半導体の上層を含むという条件で、必要に応じ半導体と絶縁層の任意の組み合わせで代替させることができる。
【００１４】
図２は、層５０、４０、および３０に１つまたは複数の開口６０を形成して、下部半導体基板２０の表面を露出させた後の図１の構造を示す。図３に示したように、開口６０の露出したサイドウォール上にサイドウォール・スペーサ７０を形成することができる。次に、下部半導体基板２０の結晶配向と同じ結晶配向を有する半導体材料８０を、層２０の露出面上の開口６０内にエピタキシャル成長させ、その後必要に応じ平坦化工程を用いて図４の構造を形成することができる。図５は、追加の平坦化工程でマスキング／パシベーション層５０を除去した後の図４の構造を示し、図６は、必要に応じてシャロー・トレンチ・アイソレーション領域９０を形成した後の図５の構造を示す。
【００１５】
上記の図１〜６に示した方法の欠点は、この加工では、半導体配向の１つのみがＢＯＸ上に配置された状態になることである。図７〜１１は、米国特許出願第１０／６３４，４４６号に記載の、図４、５、または６の構造に適用して、エピタキシャル成長半導体８０の１つまたは複数の領域に選択的にＢＯＸ層を形成することができる、追加のマスキングおよびＳＩＭＯＸ（酸素注入による分離）工程を示す。図７は、マスク開口１１０を用いてパターン化マスク１００を形成した後の図４の構造を示す。図８は、酸素イオン１２０を注入して、マスク開口１１０によって露出された半導体層８０内に酸素リッチなシリコン層１３０および損傷した単結晶半導体領域１４０を形成している図７の構造を示す。図９は、酸素含有環境で高温アニーリングして、酸素リッチのシリコン層１３０を埋め込み酸化物層１５０に変換し、損傷した半導体領域１４０をデバイス品質の半導体層１４０’に変換した後の図８の構造を示す。高温アニーリング工程中に表面酸化物層１７０も形成される。図１０は、マスキング層５０および１００を除去し、表面酸化物層１７０を除去し、サイドウォール・スペーサ７０を部分的に除去した後の図９の構造を示す。図１１は、必要に応じシャロー・トレンチ・アイソレーション領域１９０を形成した後の図１０の構造を示す。
【００１６】
上記の図７〜１１に示した手法の欠点は、半導体層４０をＳＩＭＯＸ注入およびアニールから保護するために追加のマスキング層が必要なことである。こうしたマスキング層の使用は、通常、マスク層の堆積、ならびにリソグラフィーの調整およびパターン化の追加の工程を必要とする。
【００１７】
図１２〜１５には、第１の配向を有する第１の単結晶半導体の１つまたは複数の領域と、第２の配向を有する第２の単結晶半導体の１つまたは複数の領域とを有し、第１および第２の半導体領域は両方とも、両半導体領域に施されたＳＩＭＯＸ処理によって作られたＢＯＸ層上に配置されている、平面ハイブリッド配向基板を作るための、米国特許出願第１０／７２５，８５０号に記載の別のアモルファス化／テンプレート再結晶化（ＡＴＲ）方法の要点を示した。図１２は、接合界面２１５で接合された、第１の結晶配向を有する半導体基板２１０と、第２の配向を有する半導体層２２０とを含む接合基板２００を示す。基板２００の選択領域をイオン注入などのプロセスでアモルファス化して、アモルファス化領域２３０と非アモルファス化領域２２０’を含む図１３の構造を生成する。次いで、アモルファス化領域２３０をアニーリングなどのプロセスで再結晶化して、図１４に示すように、半導体基板２１０の配向を有する結晶性半導体２４０を形成する。（図示していないトレンチまたはシャロー・トレンチ・アイソレーション領域は、横方向のテンプレート化を防止するために、通常、半導体層２２０のアモルファス化領域と非アモルファス化領域（それぞれ、２３０と２２０’）との界面に形成される。次いで、図１５に示すように、両方の半導体領域に施されたＳＩＭＯＸ処理によって、埋め込み酸化物領域２５０を、異なる配向を有する半導体領域２２０’および２４０の下に形成する。
【００１８】
図１２〜１５に示したＡＴＲ手法は非常に魅力的だが、この手法は（ｉ）エピタキシャル再成長法と比べるとまだ未成熟であり、（ｉｉ）接合界面２１５の酸化物および汚染の影響を受けやすい。
【００１９】
先行技術手法の上記欠点を考慮すると、結晶配向が異なる複数の半導体層であって、実質的に共平面、かつ実質的に同一厚みであり、これらが両方とも埋め込み絶縁層、例えばＢＯＸ層の上に配置されている半導体層を有する半導体基板材料を作り出すことができる方法を提供する必要がある。
【特許文献１】米国特許出願第１０／２５０，２４１号
【特許文献２】米国特許出願第１０／６３４，４４６号
【特許文献３】米国特許出願第１０／７２５，８５０号
【非特許文献１】Ｇ．Ｋ．セラー（G.K. Celler）およびＳ．クリストロボヌ（S.Cristoloveanu）、応用物理学会誌（J. Appl.Phys.）９３  ４９５５頁（２００３）
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明の１つの目的は、異なる種類のＣＭＯＳデバイスを、各デバイスの性能を高める、シリコン・オン・インシュレータ（ＳＯＩ）基板の特定の配向の結晶上に形成する、集積半導体デバイスの製造方法を提供することである。
【００２１】
本発明の別の目的は、ｐＦＥＴを（１１０）結晶面上に配置し、一方ｎＦＥＴを同じＳＯＩ基板の（１００）結晶面上に配置する、集積半導体デバイスの製造方法を提供することである。
【００２２】
本発明の他の目的は、単純で容易な加工工程を用いたＣＭＯＳ技術でＳＯＩ技術を集積する方法を提供することである。
【００２３】
本発明のさらに他の目的は、両ＣＭＯＳデバイス、即ちｐＦＥＴおよびｎＦＥＴがＳＯＩ状の、集積半導体構造の形成方法を提供することである。
【００２４】
本発明のさらに別の目的は、実質的に共平面、かつ実質的に同一厚みである、異なる配向の半導体層を有するハイブリッド配向ＳＯＩ基板の形成方法を提供することである。
【課題を解決するための手段】
【００２５】
これらおよび他の目的ならびに利点は、接合およびエピタキシャル成長方法を用いて、第１の埋め込み絶縁層上に直接配置された、ある結晶配向を持つ接合半導体領域と、第１の埋め込み絶縁層上に直接配置されていない、これと異なる結晶配向を持つエピタキシャル成長半導体領域とを含む平面ハイブリッド基板を形成し、次いで（１つまたは複数の酸素もしくは窒素イオン注入工程と１つまたは複数のアニーリング工程とを含む）ＳＩＭＯＸ的処理を接合およびエピタキシャル成長半導体領域に施して、（ｉ）第２の埋め込み絶縁領域をエピタキシャル成長半導体材料に形成し、（ｉｉ）接合半導体層の下にある第１の埋め込み絶縁層を厚くすることによって本発明において実現される。ＳＩＭＯＸアニーリング工程で生成した表面酸化物があればこれを除去し、必要に応じ修正平坦化工程を施した後、接合半導体およびエピタキシャル成長半導体は、実質的に共平面であり、実質的に同一の厚みを有するＳＯＩ領域として残る。
【００２６】
次いで、どちらの表面配向がデバイスに最適であるかに応じて、接合半導体層またはエピタキシャル成長半導体材料の上に、少なくとも１つのｎＦＥＴおよび少なくとも１つのｐＦＥＴを形成することができる。両ＣＭＯＳデバイス、即ちｎＦＥＴおよびｐＦＥＴは、埋め込み絶縁体上に配置されたＳＯＩ層に存在するので、ＳＯＩ状のデバイスである。
【００２７】
具体的には、本発明は、
第１の結晶配向を有する下部半導体基板層を含む基板を設ける工程であって、前記下部半導体基板層が、第１の絶縁層によって第２の結晶配向を持つ上部半導体層から分離され、前記第１の結晶配向が前記第２の結晶配向とは異なる工程と、
前記下部半導体基板層の表面を露出させる少なくとも１つの開口を前記基板に形成する工程と、
前記少なくとも１つの開口の前記下部半導体基板層の前記露出表面上にエピタキシャル成長半導体材料を充填する工程であって、前記エピタキシャル成長半導体材料が前記第１の結晶配向と同じ結晶配向を有する工程と、
注入およびアニーリングにより、（ｉ）前記エピタキシャル成長半導体材料に第２の絶縁層を形成し、（ｉｉ）前記上部半導体層の下にある前記第１の絶縁層を厚くする工程と、
を含む集積半導体構造の形成方法を提供する。
【００２８】
注入およびアニーリング工程に引き続き、任意選択の平坦化または表面処理あるいはその両方を用いて、残った第１の結晶配向を有するエピタキシャル成長半導体材料が、実質的に共平面であり、残った上部半導体層と実質的に同一厚みを有する、構造を形成することができる。
【００２９】
上記の半導体基板層は、半導体と、例えば副埋め込み絶縁体層を含めた絶縁層との任意の組み合わせの上に配置することができる。この場合、（ｉ）エピタキシャル成長半導体材料内に第２の絶縁層を形成する工程と、（ｉｉ）上部半導体層の下にある前記第１の絶縁層を厚くする工程は、それぞれ、副埋め込み絶縁体層を、（ｉ）エピタキシャル成長半導体材料内に、かつ（ｉｉ）上部半導体層の下にある第１の絶縁層まで、上方に延在させる工程としてより正確に記述される。
【００３０】
また本発明は、下部半導体基板層と上部半導体層を分離する第１の絶縁層を省いて、下部および上部半導体層を半導体−半導体界面で直接接触させる、上記方法の変形を包含する。この形では、イオン注入およびアニーリング・プロセスを行って、得られる第２の絶縁層の上部を、半導体−半導体界面の高さ以上とする。
【発明を実施するための最良の形態】
【００３１】
二重ＳＩＭＯＸ  ＨＯＴ（ハイブリッド配向技術）基板を提供する本発明を、本発明に付随する図面を参照することにより、以下さらに詳細に説明する。付随する図面では、類似の要素および対応する要素は、類似の参照符号で呼ぶ。本出願の図面は、例示を目的として提供するものであり、したがって一律の縮尺に従わずに描かれていることに留意されたい。
【００３２】
図１６〜２３は、本発明で使用することができる、可能な初期基板を示す横断面図である。図１６〜２３の初期基板は、第１の配向を有する下部半導体基板層２０と、第１の配向と異なる第２の配向を有する１つまたは複数の上部半導体層または領域３００とを含む、すべて平面の、ハイブリッド配向基板である。この１つまたは複数の上部半導体領域３００は、通常、既に参照により本明細書に組み込まれている第１０／２５０，２４１号出願に記載の手法を用いて接合することによって形成される。この１つまたは複数の半導体領域３００は、（図１６〜１９、および２３に示すように）第１の絶縁層３３０上に配置することができる。あるいは、これらは、（図２１および２２に示すように）下部半導体基板層２０上に直接配置して界面３３１を形成することができる。第１の絶縁層３３０は、酸化物または窒化物を含むことができ、通常、約２〜約２００ｎｍの厚みを有する。
【００３３】
下部半導体基板層２０は、半導体と絶縁層の任意の組み合わせ上に配置することができる。図１６〜１９、および２２〜２３の構造では、下部半導体基板層２０はバルク半導体基板ウェーハを含む。図２０および２１の構造では、下部半導体基板層２０は、基板３３５の上に位置した副埋め込み絶縁体層３２５上に配置されている。副埋め込み絶縁体３２５は酸化物または窒化物を含み、通常、約５０〜約５００ｎｍの厚みを有する。基板３３５は、下記の半導体材料の１種を含む。
【００３４】
下部半導体基板層２０は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、およびその他のＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体を含めた任意の種類の半導体材料を含む。下部半導体基板層２０は、これらの半導体材料の組み合わせも含む。下部半導体基板層２０は、歪み層でも無歪み層でもよく、または歪み層と無歪み層の組み合わせを用いることもできる。また、下部半導体基板層２０は、例えば、（１１０）、（１１１）または（１００）のいずれかの第１の結晶配向を持つことを特徴とする。
【００３５】
１つまたは複数の上部半導体層３００は上記半導体材料の１種を含む。したがって、本発明では、１つまたは複数の上部半導体層３００は、下部半導体基板層２０と同じ半導体材料を含むことが可能であり、あるいは下部半導体基板層２０とは異なる半導体材料を含むこともできる。上記のように、１つまたは複数の上部半導体層３００は、下部半導体基板層２０の第１の結晶配向とは異なる第２の結晶配向を有する。
【００３６】
１つまたは複数のエピタキシャル成長半導体領域３１０は、下部半導体基板層２０上に直接配置されており、（好ましくは絶縁性、即ち酸化物、窒化物、酸窒化物および多層を含めたこれらの組み合わせの）サイドウォール・スペーサ３２０によって１つまたは複数の上部半導体層３００から分離されている。このエピタキシャル成長半導体領域３１０は、上記の半導体材料の１種（下部半導体基板層２０と同じ半導体材料でも、これと異なる半導体でもよい）からなり、下部半導体基板層２０の結晶配向と同じ結晶配向を有する。図１６〜２３で参照符号３１１と表示した線は、下部半導体基板層２０とエピタキシャル成長半導体領域３１０との見えない界面を示すために用いられている。
【００３７】
図１６〜２２の基板は、マスキング層３５０が十分に薄く実質的にその後のＳＩＭＯＸ（注入酸素による分離）工程の妨げにならない場合は、（図１６の構造の場合について図２３に示したような）残ったマスキング層３５０を含むこともできる。存在する場合は、マスキング層３５０は、例えば酸化物または窒化物などの絶縁材料からなる。マスキング層３５０の厚みは、通常、約２０〜約５０ｎｍである。
【００３８】
図１６〜１９の構造では、第１の絶縁層３３０（第１の絶縁層およびその後形成される第２の絶縁層は、どちらも埋め込み絶縁領域と呼ぶことができることに留意されたい）の厚み、およびサイドウォール・スペーサ３２０の深さが異なる。図１６および１７の構造は、厚みが一般的に１〜２０ｎｍ、より一般的に２〜１０ｎｍの薄い第１の絶縁層３３０を有する。図１８および１９の構造は、厚みが一般的に２０〜１０００ｎｍ、より一般的に５０〜２００ｎｍのより厚い第１の絶縁層３３０を有する。サイドウォール・スペーサ３２０は、図１６および１８の構造では第１の絶縁層３３０の底部まで延在しており、図１７および１９の構造では第１の絶縁層３３０を通り過ぎて下部半導体基板層２０の内部まで延在している。
【００３９】
図１６〜２２などの構造は、当技術分野で公知の方法と材料、例えば、図１〜６に関連して説明した方法、ならびに既に本明細書に組み込んだ米国特許出願第１０／２５０，２４１号および第１０／６３４，４４６号に記載の方法および材料を用いて製造することができることを再度留意されたい。
【００４０】
図２４〜２８および２９〜３２は、ＳＩＭＯＸ的処理（１つまたは複数の酸素もしくは窒素イオン注入工程、および１つまたは複数のアニーリング工程を含む）を、図１６〜２３に示した構造に施すことができる方法の要点を示す。特に、図１６および２０に示した構造の特定のケース（第１の絶縁層３３０が存在し薄い場合）について図示した。図２４〜２８は埋め込み絶縁体３２５のない初期構造の場合についてこれを図示し、図２９〜３２は副埋め込み絶縁体３２５を持つ初期構造の場合についてこれを図示した。
【００４１】
具体的には、図２４〜２８は、ＳＩＭＯＸ的処理を１つまたは複数の上部半導体層３００およびエピタキシャル成長半導体領域３１０の両方に施して、（ｉ）エピタキシャル成長半導体領域３１０内に第２の埋め込み絶縁層を形成し、（ｉｉ）上部半導体層３００の下にある第１の埋め込み絶縁層３３０（または他の誘電体層）を厚くすることができる方法の要点を示す。
【００４２】
図２４は、図１６の構造を有する初期基板に対するこのプロセスの第１工程を示す。酸素もしくは窒素などのイオン３８０を図２４の構造に注入して、今はそれぞれ損傷接合半導体領域３００’および損傷エピタキシャル成長領域３１０’と表されている、１つまたは複数の上部半導体層３００およびエピタキシャル成長半導体領域３１０の上面の下方に、埋め込み注入領域４００を有する図２５に示した構造を形成する。埋め込み注入領域４００は、その後の高温アニーリング工程中に第２の埋め込み絶縁層４１０を形成することができる高濃度の注入化学種を含有する。注入領域４００の深さおよび程度は、その後注入領域４００から形成される第２の埋め込み絶縁層４１０が、第１の埋め込み絶縁層３３０（その位置を３７０で示す）と所望の深さアライメントを有するように選択される。第２の埋め込み絶縁層４１０は、図２６の構造ではほぼ第１の埋め込み絶縁層３３０の位置３７０に中心があり、図２７の構造では位置３７０の上に中心があり、図２８に示した構造では位置３７０の下に中心がある。
【００４３】
図２９〜３２は、ＳＩＭＯＸ的処理を１つまたは複数の上部半導体層３００およびエピタキシャル成長半導体領域３１０の両方に施して、副埋め込み絶縁体３２５を、（ｉ）エピタキシャル成長半導体３１０内に、かつ（ｉｉ）半導体下部基板層２０の下にある第１の絶縁層３３０まで、上方に延在させることができる方法の要点を示す。図２９は、図２０の構造を有する初期基板に対するこのプロセスの第１工程を示す。酸素もしくは窒素などのイオン３８０を図２９の構造に注入して、例えば、埋め込み注入領域４００を有する図３０に示した構造を形成する。埋め込み注入領域４００は、今はそれぞれ損傷接合半導体領域３００’および損傷エピタキシャル成長領域３１０’と表されている、１つまたは複数の上部半導体領域３００およびエピタキシャル成長半導体領域３１０の上面の下方に位置しており、副埋め込み絶縁体３２５内に延在している。この実施形態では、注入領域４００は、その後の高温アニーリング工程中に第２の埋め込み絶縁層４１０を形成することができる高濃度の注入化学種を含有する。注入領域４００の深さおよび程度は、その後注入領域４００から形成される第２の埋め込み絶縁層４１０が、第１の埋め込み絶縁層３３０（その位置を３７０で示す）と所望の深さアライメントを有するように選択される。第２の埋め込み絶縁層４１０は、図３１に示したように、第１の絶縁層３３０の位置３７０の上方に延在することができるが、例えば図３２に示したように、位置３７０で終わることが好ましい。
【００４４】
図２４〜２８および２９〜３２は、薄い第１の埋め込み絶縁層３３０を有する構造へのＳＩＭＯＸ処理の適用を図示しているが、本発明は、第１の絶縁層３３０がより厚い構造、および第１の絶縁層３３０のない構造にも適用できることに留意されたい。第１の絶縁層３３０がない場合は、半導体−半導体界面の高さまたはそれより上に、得られる第２絶縁層の上部を残すように、イオン注入およびアニーリング・プロセスを行う。しかし、ＳＩＭＯＸ処理を用いた埋め込み絶縁体の形成は、初期構造に少なくとも何らかの埋め込み絶縁体（３３０または３２５）が存在すると容易になる傾向がある。
【００４５】
埋め込み注入層４００を作るのに用いるイオン注入には、例えば以下の高線量および低線量のイオン注入条件を含めて、様々な周知のイオン注入条件を含めることができる（例えば、Ｇ．Ｋ．セラー（G.K. Celler）およびＳ．クリストロボヌ（S. Cristoloveanu）、応用物理学会誌（J. Appl.Phys.）９３  ４９５５頁（２００３）を参照のこと）。
【００４６】
高線量注入
本明細書で用いる用語「高線量」とは、約４Ｅ１７ｃｍ−２以上のＯ＋イオン線量を示し、イオン線量約４Ｅ１７〜約２Ｅ１８ｃｍ−２がより好ましい。高線量の使用に加え、この注入は、一般的にイオン注入装置において約１０〜約１０００ｋｅＶのエネルギーで行われる。約６０〜約２５０ｋｅＶの注入エネルギーがより一般的に用いられる。
【００４７】
この注入は、ベース・イオン注入とも呼ぶことができ、約２００°〜約８００℃の温度で、約０．０５〜約５０μＡｃｍ−２のビーム電流密度で行われる。より好ましくは、ベース・イオン注入は、約２００°〜約６００℃の温度で、約５〜約２０μＡｃｍ−２のビーム電流密度で行われる。
【００４８】
所望により、ベース注入工程に引き続いて、第２のＯ＋注入を行うことができる。この第２のＯ＋注入は、線量約１Ｅ１４〜約１Ｅ１６ｃｍ−２を用いて行われ、イオン線量約１Ｅ１５〜約４Ｅ１５ｃｍ−２が特に好ましい。第２の注入は、約４０ｋｅＶ以上のエネルギーで行われ、約１２０〜約４５０ｋｅＶの注入エネルギーがより好ましい。
【００４９】
この第２の注入は、約４Ｋ〜約２００℃の温度で、約０．０５〜約１０μＡｃｍ−２のビーム電流密度で行われる。より好ましくは、第２の注入は、約２５°〜約１００℃の温度で、約０．５〜約５．０μＡｃｍ−２のビーム電流密度で行われる。
【００５０】
第２の注入を用いると、ベース・イオン注入工程が引き起こす損傷領域の下方にアモルファス領域が形成される。その後のアニーリング中に、このアモルファスおよび損傷領域は、上記の第２の埋め込み絶縁領域に変換される。
【００５１】
低線量注入
本発明のこの実施形態について本明細書で用いる用語「低線量」とは、約４Ｅ１７ｃｍ−２以下のイオン線量を示し、イオン線量約１Ｅ１７〜約３．９Ｅ１７ｃｍ−２がより好ましい。この低線量注入は、約４０〜約５００ｋｅＶのエネルギーで行われ、約６０〜約２５０ｋｅＶの注入エネルギーが特に好ましい。
【００５２】
この注入は、ベース・イオン注入とも呼ぶことができ、約１００°〜約８００℃の温度で行われる。より好ましくは、ベース・イオン注入は、約２００°〜約６５０℃の温度で行われる。低線量注入で用いられるビーム電流密度は約０．０５〜約５０μＡｃｍ−２である。
【００５３】
所望により、ベース低線量注入工程に引き続いて、第２のＯ＋注入を行うことができる。この第２のＯ＋注入は、上記の条件を用いて行われる。
【００５４】
上記のイオン注入のタイプは例示を目的とするものであり、本発明の範囲を限定するものではないことを再度強調しておく。むしろ、本発明は、より一般的な基板でＳＩＭＯＸ加工に有用であることが見出されているすべての一般的なイオン注入条件、アニーリング条件、ならびにイオン注入とアニールのシーケンスの組み合わせを予期するものである。
【００５５】
イオン注入の後、注入領域４００を含む図２５および３０の構造は、注入領域４００を第２の埋め込み絶縁層４１０に変換することができる高温アニーリング・プロセスにかける。上記のように、第２の埋め込み絶縁層４１０は、第１の埋め込み絶縁層３３０に対して所望の深さアライメントで作ることが好ましい。また、このアニーリング・プロセスは、損傷半導体領域３００’および損傷エピタキシャル成長半導体領域３１０’を、デバイス品質の半導体領域３００”および３１０”に変換する。
【００５６】
具体的には、本発明のアニーリング工程は、約７００°〜約１４００℃の温度で行われ、約１１００°〜約１３００℃の温度が特に好ましい。さらに、本発明のアニーリング工程は酸化性雰囲気で行われる。アニーリング工程時に用いられる酸化性雰囲気としては、Ｏ２、ＮＯ、Ｎ２Ｏ、オゾン、空気などの少なくとも１種の酸素含有ガス、ならびに他の酸素含有ガス類似物が挙げられる。酸素含有ガスは、互いに混合することもでき（Ｏ２とＮＯの混合物など）、あるいは、このガスをＨｅ、Ａｒ、Ｎ２、Ｘｅ、Ｋｒ、またはＮｅなどの不活性ガスで希釈することもできる。
【００５７】
アニーリング工程を行う時間は変えることができ、通常約１〜約１００時間の範囲であり、約２〜約２４時間が特に好ましい。アニーリング工程は、単一の目的温度で行うこともできるが、様々な温度変化および保持時間を用いて様々な温度変化および保持サイクル（ramp and soak cycles）で行うこともできる。
【００５８】
アニーリングは酸化性雰囲気で行われるので、図３３〜３５に示したように、半導体材料３００’および３１０’の上部は、バリヤー層が存在しないと酸化することが予想される。図３３は、アニーリング前の代表的な注入後の構造を示す。一方、図３４は、表面酸化物層４３０が形成された後の図３３の構造を示す。Ｓｉ半導体の場合は、表面酸化物層４３０の厚みは、消費されたシリコンの厚みにほぼ等しい厚みから、ほぼその２倍であると思われる。
【００５９】
次に図３４を参照すると、表面酸化物層４３０、ならびにマスキング層３５０（存在する場合）およびサイドウォール・スペーサ３２０の少なくとも一部は、半導体材料に対して選択的に除去される。この工程は、図３５に示した平面構造を形成するので、平坦化プロセスと呼ぶことができる。半導体材料と比べて酸化物を選択的に除去する湿式化学エッチング液の一例はバッファード・フッ酸である。スペーサ３２０は通常（活性デバイス領域ではなく）分離領域に位置しているので、スペーサ３２０に凹みを作ること、あるいはこれを除去することは問題ない。損傷スペーサ３２０’は、トレンチ・アイソレーション領域の形成時に交換または修復することができる。
【００６０】
図３６〜３９は、イオン注入およびアニーリング・プロセスに必要なアニーリング工程を行う別法を示す。バリヤー層を用いて半導体表面酸化を防止または低減する方法である。図３６は、アニーリング前の代表的な注入後の構造を示す。図３７は、堆積層４２０を堆積させた後の図３６の構造を示す。堆積層４２０は、単一材料であっても、あるいは材料の積層であってもよいが、熱的に安定であること、下にある半導体領域に対して反応しないこと、およびアニーリング後に選択的に容易に除去できることが好ましい。層４２０の好ましい材料としては、ＳｉＯ２、ＳｉＮｘ、ＳｉＮｘ／ＳｉＯ２二重層（ＳｉＮｘが下（エッチ・ストップ）層）、およびアニーリング中に完全にＳｉＯ２に変換される、十分薄いＳｉ上層で任意のこれらの層を覆ったものが挙げられる。バリヤー層の厚みは、好ましくは３０〜３００ｎｍの範囲、より好ましくは５０〜１００ｎｍの範囲である。
【００６１】
高温アニーリングおよび任意選択の平坦化工程の後、少なくとも１つのｎＦＥＴおよび少なくとも１つのｐＦＥＴを、どちらの表面配向がそのデバイスに最適であるかに応じて、接合半導体領域３００”またはエピタキシャル成長半導体領域３１０”上に形成することができる。図４０は、サイドウォール・スペーサ３２０がシャロー・トレンチ・アイソレーション領域５２０に組み込まれた後、図３５または３９の基板構造上に最適に配置されたｎＦＥＴ５５０およびｐＦＥＴ５６０を示す。
【００６２】
１つまたは複数のｎＦＥＴ５５０およびｐＦＥＴ５６０は、当分野の技術者に周知の標準ＣＭＯＳ加工工程を用いて形成される。米国特許出願第１０／６３４，４４６号に記載されているように、各ＦＥＴは、ゲート誘電体、ゲート導体、ゲート導体上に設けられた任意選択のハード・マスク、少なくともゲート導体のサイドウォール上に設けられたスペーサ、および拡散領域を含む。ｐＦＥＴは、通常、（１１０）または（１１１）配向を有する半導体材料の上に形成される。一方、ｎＦＥＴは、（１００）または（１１１）配向を有する半導体表面の上に形成される。
【００６３】
第２の埋め込み絶縁層４１０は均一の厚みを持つように示されているが、異なる半導体領域では異なる厚みであってもよいことに留意されたい。例えば、第２の埋め込み絶縁層４１０は、「全ＳＩＭＯＸ」領域（ＳＩＭＯＸで作られた埋め込み絶縁体がエピタキシャル成長半導体領域３１０に作られている）では所定の厚みを持つことができ、「部分ＳＩＭＯＸ」領域（ＳＩＭＯＸで作られた埋め込み絶縁体が元から存在する第１の埋め込み絶縁層３３０を拡大させている）では別の厚みを持つことができる。第２の埋め込み絶縁層４１０の厚みは、（ｉ）元の埋め込み絶縁層３３０の厚み、（ｉｉ）その中（またはその間）にＳＩＭＯＸ埋め込み絶縁体、即ち第２の埋め込み絶縁層４１０が形成される半導体の配向（何故なら、化学反応性、半導体／酸化物界面の安定性、および拡散速度は著しく配向に左右される）を含むいくつかの要因の影響を受けることがある。
【００６４】
通常、ＳＩＭＯＸ埋め込み酸化物層を１１０配向Ｓｉに作ることは、これを１００配向Ｓｉに作るより難しいので、１１０配向と１００配向を有するＳｉ半導体の場合、図３５または３９の均一厚みの埋め込み絶縁体構造への好ましいルートでは、１１０配向を有するＳｉを接合半導体層３００として用い、１００配向を有するＳｉを基板２０およびエピタキシャル成長半導体層３１０として用いる。この手法を用いて、全ＳＩＭＯＸ埋め込み酸化物は１００Ｓｉに形成され、部分ＳＩＭＯＸ埋め込み絶縁体はＳｉ（１１０）／Ｓｉ（１００）界面またはその周囲に形成される。第１の埋め込み絶縁層３３０の厚みは、埋め込み絶縁体のＳＩＭＯＸで作られた部分の厚みが配向によって異なることを見込んでこれを補償するように選択することが好ましく、これによって第２の埋め込み絶縁層４１０の厚みを実質的に均一にすることができる。
【００６５】
あるいは、ＳＩＭＯＸで作られた埋め込み絶縁体層が比較的半導体配向の影響を受けない場合（例えば、所定のＳＩＭＯＸ条件または半導体材料の種類あるいはその両方のために）は、第１の埋め込み絶縁層３３０の厚みはできるだけ薄いことが好ましい。
【００６６】
本発明を、その好ましい実施形態に関して具体的に示し説明してきたが、当分野の技術者なら、形式および詳細における上記およびその他の変化を、本発明の精神および範囲を逸脱することなく行うことができることが分かるであろう。したがって、本発明は、説明し例示した厳密な形式および詳細に限定されるものではなく、頭記の特許請求の範囲内に入るものである。
【図面の簡単な説明】
【００６７】
【図１】半導体領域のいくつかがＢＯＸ層の上にあり、他の半導体領域はＢＯＸ層の上にない平面ハイブリッド配向基板を形成する先行技術の方法の各工程を示す横断面図である。
【図２】半導体領域のいくつかがＢＯＸ層の上にあり、他の半導体領域はＢＯＸ層の上にない平面ハイブリッド配向基板を形成する先行技術の方法の各工程を示す横断面図である。
【図３】半導体領域のいくつかがＢＯＸ層の上にあり、他の半導体領域はＢＯＸ層の上にない平面ハイブリッド配向基板を形成する先行技術の方法の各工程を示す横断面図である。
【図４】半導体領域のいくつかがＢＯＸ層の上にあり、他の半導体領域はＢＯＸ層の上にない平面ハイブリッド配向基板を形成する先行技術の方法の各工程を示す横断面図である。
【図５】半導体領域のいくつかがＢＯＸ層の上にあり、他の半導体領域はＢＯＸ層の上にない平面ハイブリッド配向基板を形成する先行技術の方法の各工程を示す横断面図である。
【図６】半導体領域のいくつかがＢＯＸ層の上にあり、他の半導体領域はＢＯＸ層の上にない平面ハイブリッド配向基板を形成する先行技術の方法の各工程を示す横断面図である。
【図７】半導体の配向が両方ともＢＯＸ層の上にある平面ハイブリッド配向基板を形成する、図１〜６に示した先行技術を拡張した方法を示す横断面図である。
【図８】半導体の配向が両方ともＢＯＸ層の上にある平面ハイブリッド配向基板を形成する、図１〜６に示した先行技術を拡張した方法を示す横断面図である。
【図９】半導体の配向が両方ともＢＯＸ層の上にある平面ハイブリッド配向基板を形成する、図１〜６に示した先行技術を拡張した方法を示す横断面図である。
【図１０】半導体の配向が両方ともＢＯＸ層の上にある平面ハイブリッド配向基板を形成する、図１〜６に示した先行技術を拡張した方法を示す横断面図である。
【図１１】半導体の配向が両方ともＢＯＸ層の上にある平面ハイブリッド配向基板を形成する、図１〜６に示した先行技術を拡張した方法を示す横断面図である。
【図１２】半導体の配向が両方ともＢＯＸ層の上にある平面ハイブリッド配向基板を形成する、先行技術のアモルファス化／テンプレート再結晶化（ＡＴＲ）方法の各工程を示す横断面図である。
【図１３】半導体の配向が両方ともＢＯＸ層の上にある平面ハイブリッド配向基板を形成する、先行技術のアモルファス化／テンプレート再結晶化（ＡＴＲ）方法の各工程を示す横断面図である。
【図１４】半導体の配向が両方ともＢＯＸ層の上にある平面ハイブリッド配向基板を形成する、先行技術のアモルファス化／テンプレート再結晶化（ＡＴＲ）方法の各工程を示す横断面図である。
【図１５】半導体の配向が両方ともＢＯＸ層の上にある平面ハイブリッド配向基板を形成する、先行技術のアモルファス化／テンプレート再結晶化（ＡＴＲ）方法の各工程を示す横断面図である。
【図１６】本発明で使用することができる、可能な初期基板を示す横断面図である。
【図１７】本発明で使用することができる、可能な初期基板を示す横断面図である。
【図１８】本発明で使用することができる、可能な初期基板を示す横断面図である。
【図１９】本発明で使用することができる、可能な初期基板を示す横断面図である。
【図２０】本発明で使用することができる、可能な初期基板を示す横断面図である。
【図２１】本発明で使用することができる、可能な初期基板を示す横断面図である。
【図２２】本発明で使用することができる、可能な初期基板を示す横断面図である。
【図２３】本発明で使用することができる、可能な初期基板を示す横断面図である。
【図２４】バルク基板上の下部半導体層から出発して、平面ハイブリッド配向基板を形成する本発明の方法を示す横断面図である。
【図２５】バルク基板上の下部半導体層から出発して、平面ハイブリッド配向基板を形成する本発明の方法を示す横断面図である。
【図２６】バルク基板上の下部半導体層から出発して、平面ハイブリッド配向基板を形成する本発明の方法を示す横断面図である。
【図２７】バルク基板上の下部半導体層から出発して、平面ハイブリッド配向基板を形成する本発明の方法を示す横断面図である。
【図２８】バルク基板上の下部半導体層から出発して、平面ハイブリッド配向基板を形成する本発明の方法を示す横断面図である。
【図２９】埋め込み絶縁体層基板上の下部半導体層から出発して、平面ハイブリッド配向基板を形成する本発明の方法を示す横断面図である。
【図３０】埋め込み絶縁体層基板上の下部半導体層から出発して、平面ハイブリッド配向基板を形成する本発明の方法を示す横断面図である。
【図３１】埋め込み絶縁体層基板上の下部半導体層から出発して、平面ハイブリッド配向基板を形成する本発明の方法を示す横断面図である。
【図３２】埋め込み絶縁体層基板上の下部半導体層から出発して、平面ハイブリッド配向基板を形成する本発明の方法を示す横断面図である。
【図３３】イオン注入およびアニーリング・プロセスのアニーリング工程を行う一方法を示す横断面図である。
【図３４】イオン注入およびアニーリング・プロセスのアニーリング工程を行う一方法を示す横断面図である。
【図３５】イオン注入およびアニーリング・プロセスのアニーリング工程を行う一方法を示す横断面図である。
【図３６】イオン注入およびアニーリング・プロセスのアニーリング工程を行う別の方法を示す横断面図である。
【図３７】イオン注入およびアニーリング・プロセスのアニーリング工程を行う別の方法を示す横断面図である。
【図３８】イオン注入およびアニーリング・プロセスのアニーリング工程を行う別の方法を示す横断面図である。
【図３９】イオン注入およびアニーリング・プロセスのアニーリング工程を行う別の方法を示す横断面図である。
【図４０】本発明の基板構造を用いて、結晶配向は異なるが実質的に同一のＳＯＩ厚みを有する共平面な表面上に形成された、ｎＦＥＴおよびｐＦＥＴを含む集積半導体構造をいかにして形成できるかを示す横断面図である。
【符号の説明】
【００６８】
１０  初期半導体オン・インシュレータ（ＳＯＩ）基板
２０  下部半導体基板層
３０  誘電体または埋め込み酸化物層
４０  第１の配向とは異なる第２の配向を有するＳＯＩ層
５０  表面誘電体マスキング／パシベーション層
６０  開口
７０  サイドウォール・スペーサ
８０  エピタキシャル成長半導体
９０  シャロー・トレンチ・アイソレーション
１００  パターン化マスク
１１０  マスク開口
１２０  酸素イオン
１３０  酸素リッチなシリコン層
１４０  損傷した単結晶半導体領域
１４０’  デバイス品質の半導体層
１５０  埋め込み酸化物層
１７０  表面酸化物層
１９０  シャロー・トレンチ・アイソレーション
２００  接合基板
２１０  半導体基板
２１５  接合界面
２２０  半導体層
２２０’  非アモルファス化領域
２３０  アモルファス化領域
２４０  結晶性半導体
２５０  埋め込み酸化物領域
３００  接合半導体層または領域
３００’  損傷接合半導体領域
３００”  デバイス品質の半導体領域
３１０  エピタキシャル成長半導体領域
３１０’  損傷エピタキシャル成長領域
３１０”  デバイス品質の半導体領域
３１１  下部半導体基板層２０とエピタキシャル成長半導体領域３１０との見えない界面
３２０  サイドウォール・スペーサ
３２５  埋め込み絶縁体
３３０  第１の絶縁層
３３１  界面
３３５  基板
３５０  マスキング層
３７０  第１の埋め込み絶縁層の位置
３８０  イオン
４００  埋め込み注入領域
４１０  第２の埋め込み絶縁層
４２０  堆積層
４３０  表面酸化物層
５２０  シャロー・トレンチ・アイソレーション領域
５５０  ｎＦＥＴ
５６０  ｐＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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