(57)【要約】【課題】任意の出力電圧を供給する基準電圧発生回路を提供する。【解決手段】ＭＯＳトランジスタM１、M２は第１のカレントミラーを構成する。ＭＯＳトランジスタM２、M３は第２のカレントミラーを構成する。ＭＯＳトランジスタM３のドレインは、抵抗Ｒ４を介して接地に接続される。ＭＯＳトランジスタM４、M５は第３のカレントミラーを構成する。ＭＯＳトランジスタM４のドレインは抵抗Ｒ１を介してＢＩＰトランジスタＱ１に接続され、ＭＯＳトランジスタM５のドレインはＢＩＰトランジスタＱ２〜ＱＫ＋１に接続される。ＢＩＰトランジスタＱ１のベ−スはＭＯＳトランジスタM５と抵抗Ｒ１の接続点に接続される。前記接続点は抵抗Ｒ２を介して接地に接続される。ＢＩＰトランジスタＱ２〜ＱＫ＋１のベ−スはＢＩＰトランジスタＱ１に接続される。ＭＯＳトランジスタM５とＢＩＰトランジスタＱ２〜ＱＫ＋１の接続点は抵抗Ｒ３を介して接地へ接続される。【選択図】  図１
2006065439.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のＭＯＳトランジスから成る第１のカレントミラー回路と、
前記第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタから成る第２のカレントミラー回路と、
第４及び第５のＭＯＳトランジスから成り、前記第１のカレントミラー回路の電流経路に接続された第３のカレントミラー回路と、
前記第４のＭＯＳトランジスタのドレインに第１の抵抗を介してコレクタが接続され、ベースが前記第４のＭＯＳトランジスタのドレインに接続された第１のＢＩＰトランジスタと、
前記第４のＭＯＳトランジスタのドレインと接地電圧との間に接続された第２の抵抗と、
前記第５のＭＯＳトランジスタのドレインにコレクタが接続され、ベースが前記第１のＢＩＰトランジスタのコレクタに接続され、前記第１のＢＩＰトランジスタのＫ倍のエミッタ面積を有する第２のＢＩＰトランジスタと、
前記第５のＭＯＳトランジスタのドレインと接地電圧との間に接続された第３の抵抗と、
前記第３のＭＯＳトランジスタのドレインと接地電圧との間に接続された第４の抵抗とを備え、前記第３のＭＯＳトランジスタのドレインから基準電圧を得ることを特徴とするバンドギャップ型基準電圧発生回路。
【請求項２】
前記第１乃至第５のＭＯＳトランジスのサイズが全て等しいことを特徴とする請求項１に記載のバンドギャップ型基準電圧発生回路。
【請求項３】
前記第２のＢＩＰトランジスタのエミッタ面積が前記第１のＢＩＰトランジスタのエミッタ面積のＫ倍（Ｋは自然数）であることを特徴とする請求項１に記載のバンドギャップ型基準電圧発生回路。
【請求項４】
前記第２の抵抗と第３の抵抗の抵抗値が等しいことを特徴とする請求項１に記載のバンドギャップ型基準電圧発生回路。
【請求項５】
前記第１乃至と第４の抵抗が同じ抵抗材料から構成されていることを特徴とする請求項１又は請求項４に記載のバンドギャップ型基準電圧発生回路。
【請求項６】
回路起動用のスタートアップ回路を設けたことを特徴とする請求項１に記載のバンドギャップ型基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、温度依存性を補償したバンドギャップ型基準電圧発生回路に関する。
【背景技術】
【０００２】
半導体集積回路によく用いられる基準電圧発生回路として、バンドギャップ電圧（半導体の固有電圧で、シリコンの場合は約１．２Ｖ）を利用したバンドギャップ型基準電圧発生回路が知られている。（例えば、特許文献１）このような従来のバンドギャップ型基準電圧発生回路について図２を参照しながら説明する。
【０００３】
電源電圧Ｖｄｄに接続された同一サイズのＰチャネル型ＭＯＳトランジスタM１、M２はミラー接続されてカレントミラー回路を構成している。このカレントミラー回路の出力側Ｐチャネル型ＭＯＳトランジスタM１のドレインは直列接続された抵抗Ｒ１、Ｒ２を介してＮＰＮ型ＢＩＰトランジスタＱ１（バイポーラトランジスタ）のコレクタに接続され、ＮＰＮ型ＢＩＰトランジスタＱ１のエミッタは接地電圧に接続されると共に、そのベ−スは前記抵抗Ｒ１、Ｒ２の接続点に接続される。
【０００４】
一方前記カレントミラー回路のＰチャネル型ＭＯＳトランジスタＭ２のドレインは、エミッタ、ベース、コレクタがそれぞれ共通接続されたＫ個のＮＰＮ型ＢＩＰトランジスタＱ２〜ＱＫ＋１のコレクタ側に接続され、該ＮＰＮ型ＢＩＰトランジスタＱ２〜ＱＫ＋１のエミッタ側は接地電圧に接続されると共に、そのベ−ス側は前記ＮＰＮ型ＢＩＰトランジスタＱ１のコレクタに接続される。基準電圧Ｖrefは、前記Ｐチャネル型ＭＯＳトランジスタＱ1のドレインから出力される。但し、ＮＰＮ型ＢＩＰトランジスタＱ１、Ｑ２〜ＱＫ＋１は全て同一サイズとする。
【０００５】
上述した構成に基づくバンドギャップ型基準電圧発生回路において、いまカレントミラー回路から流れる電流をＩ、ＮＰＮ型ＢＩＰトランジスタＱ１のベ−ス・エミッタ間電圧をVＢＥ１、ＮＰＮ型ＢＩＰトランジスタＱ２〜ＱＫ＋１のベ−ス・エミッタ間電圧をVＢＥ２、直列接続された抵抗Ｒ1、Ｒ2の抵抗値をそれぞれＲ1、Ｒ2とすると、VＢＥ１は
ＶＢＥ１＝ＶＢＥ２＋Ｒ２・Ｉ  ・・・（１）
となり、（１）式をＩについて解くと、
Ｉ＝（ＶＢＥ１−ＶＢＥ２）／Ｒ２  ・・・（２）
となる。一方、ＮＰＮ型ＢＩＰトランジスタＱ１、Ｑ２〜ＱＫ＋１に流れるべ−ス電流を無視した条件において発生される基準電圧Ｖrefは 
Ｖref＝ＶＢＥ１＋Ｒ１・Ｉ  ・・・（３）
となり、（３）式に（２）式を代入すると
Ｖref＝ＶＢＥ１＋（Ｒ１／Ｒ２）・（ＶＢＥ１−ＶＢＥ２）  ・・・（４）
となる。
【０００６】
また、ＮＰＮ型ＢＩＰトランジスタＱ１、Ｑ２〜ＱＫ＋１は同一サイズであるので、それぞれのエミッタ電流をＩＥ１、ＩＥ２とすると、
ＩＥ１＝Ｋ・ＩＥ２  ・・・（５）
と表すことができる。一方、ＶＢＥ１、ＶＢＥ２はそれぞれ
ＶＢＥ１＝（ｋＴ／ｑ）・ｌｎ（ＩＥ１／ＩＳ）  ・・・（６）
ＶＢＥ２＝（ｋＴ／ｑ）・ｌｎ（ＩＥ２／ＩＳ）  ・・・（７）
で与えられることが知られている。ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷、ＩＳはＮＰＮ型ＢＩＰトランジスタＱ１及びＱ２の飽和電流である。
【０００７】
上記（５）、（６）、（７）式を（４）式に代入することにより
Ｖref＝ＶＢＥ１＋（Ｒ１／Ｒ２）・（ｋＴ／ｑ）・ｌｎ（Ｋ）  ・・・（８）
を得ることができる。
【０００８】
上記（８）式によると、この回路では、ＮＰＮ型ＢＩＰトランジスタＱ１のべ−ス・エミッタ間に生ずる電圧ＶＢＥ１の有する温度係数を（Ｒ１／Ｒ２）・（ｋＴ／ｑ）・ｌｎ（Ｋ）の温度係数で相殺することにより温度依存性を零としている。具体的には、ＢＩＰトランジスタのベース・エミッタ電圧の温度係数は約−２．０〔ｍＶ／℃〕であるので、（Ｒ２／Ｒ１）・（ｋＴ／ｑ）・ｌｎ（Ｋ）の温度係数を＋２．０〔ｍＶ／℃〕となるように、Ｒ1、Ｒ2及びＫの値を設定する。
【特許文献１】特開平６−７５６４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記のようなバンドギャップ型基準電圧発生回路では温度補償後の出力電圧が１．２Ｖ付近となり自由度が無く、１．２Ｖ以外の基準電圧を必要とする回路に適用することが困難であった。
【課題を解決するための手段】
【００１０】
本発明のバンドギャップ型基準電圧発生回路は、第１及び第２のＭＯＳトランジスから成る第１のカレントミラー回路と、前記第２のＭＯＳトランジスタ及び第３のＭＯＳトランジスタから成る第２のカレントミラー回路と、第４及び第５のＭＯＳトランジスから成り、前記第１のカレントミラー回路の電流経路に接続された第３のカレントミラー回路と、前記第４のＭＯＳトランジスタのドレインに第１の抵抗を介してコレクタが接続され、ベースが前記第４のＭＯＳトランジスタのドレインに接続された第１のＢＩＰトランジスタと、前記第４のＭＯＳトランジスタのドレインと接地電圧との間に接続された第２の抵抗と、前記第５のＭＯＳトランジスタのドレインにコレクタが接続され、ベースが前記第１のＢＩＰトランジスタのコレクタに接続され、前記第１のＢＩＰトランジスタのＫ倍のエミッタ面積を有する第２のＢＩＰトランジスタと、前記第５のＭＯＳトランジスタのドレインと接地電圧との間に接続された第３の抵抗と、前記第３のＭＯＳトランジスタのドレインと接地電圧との間に接続された第４の抵抗とを備え、前記第３のＭＯＳトランジスタのドレインから基準電圧を得ることを特徴とするものである。
【発明の効果】
【００１１】
本発明のバンドギャップ型基準電圧発生回路によれば、出力基準電圧を抵抗比により任意に決定することができ、製造プロセスばらつきによる影響がなく、特に、出力基準電圧を１．２Ｖ以下に小さくできるので、低電圧で動作する回路ための基準電圧発生回路として好適である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態に係るバンドギャップ型基準電圧発生回路について、図面を参照しながら説明する。図１は本発明の実施形態に係るバンドギャップ型基準電圧発生回路を示す回路図である。
【００１３】
電源電圧Ｖｄｄに接続された同一サイズのＰチャネル型ＭＯＳトランジスタM１、M２はミラー接続されて第１のカレントミラー回路を構成している。即ち、Ｐチャネル型ＭＯＳトランジスタM１、M２のソースは電源電圧Ｖｄｄに接続され、それらのゲートは共通接続されている。また、Ｐチャネル型ＭＯＳトランジスタM２のゲートとドレインは短絡されている。
【００１４】
また、Ｐチャネル型ＭＯＳトランジスタM２はこれと同一サイズのＰチャネル型ＭＯＳトランジスタM３とミラー接続されて第２のカレントミラーを構成している。即ち、Ｐチャネル型ＭＯＳトランジスタM３のソースは電源電圧Ｖｄｄに接続され、そのゲートはＰチャネル型ＭＯＳトランジスタM２のゲートに接続されている。そして、Ｐチャネル型ＭＯＳトランジスタM３のドレインは、抵抗Ｒ４を介して接地電圧へと接続され、そのドレインから基準電圧Ｖrefが出力される。
【００１５】
第１のカレントミラー回路のＰチャネル型ＭＯＳトランジスタM１、M２のドレインにソースが接続された同一サイズのＮチャネル型ＭＯＳトランジスタM４、M５もミラー接続されて第３のカレントミラー回路を構成している。即ち、Ｐチャネル型ＭＯＳトランジスタM４、M５のゲートは共通接続されている。また、Ｐチャネル型ＭＯＳトランジスタM４のゲートとドレインは短絡されている。第１乃至第３のカレントミラー回路に流れる電流は全て同じである。
【００１６】
Ｎチャネル型ＭＯＳトランジスタM４のドレインは抵抗Ｒ１を介してＮＰＮ型ＢＩＰトランジスタＱ１のコレクタに接続され、Ｎチャネル型ＭＯＳトランジスタM５のドレインはエミッタ、ベース、コレクタがそれぞれ共通接続されたＫ個（Ｋは自然数）のＮＰＮ型ＢＩＰトランジスタＱ２〜ＱＫ＋１のコレクタに接続されている。
【００１７】
また、ＮＰＮ型ＢＩＰトランジスタＱ１のエミッタは接地電圧に接続されると共に、そのベ−スはＮチャネル型ＭＯＳトランジスタM５と抵抗Ｒ１の接続点（Ｎチャネル型ＭＯＳトランジスタM４のドレイン）に接続されている。また、前記接続点は抵抗Ｒ２を介して接地電圧へと接続されている。一方、Ｋ個のＮＰＮ型ＢＩＰトランジスタＱ２〜ＱＫ＋１のエミッタは接地電圧に接続されると共にそのベ−スはＮＰＮ型ＢＩＰトランジスタＱ１のコレクタに接続されている。また、Ｎチャネル型ＭＯＳトランジスタM５とＫ個のＮＰＮ型ＢＩＰトランジスタＱ２〜ＱＫ＋１の接続点（Ｎチャネル型ＭＯＳトランジスタM５のドレイン）は抵抗Ｒ３を介して接地電圧へと接続されている。
【００１８】
但し、ＮＰＮ型ＢＩＰトランジスタＱ１、Ｑ２〜ＱＫ＋１は全て同一サイズとする。即ちＫ個のＮＰＮ型ＢＩＰトランジスタＱ２〜ＱＫ＋１を１つのＢＩＰトランジスタと見ると、ＮＰＮ型ＢＩＰトランジスタＱ１のＫ倍のエミッタ面積を有することになる。また、抵抗Ｒ２及びＲ３は同じ抵抗値を有している。また、抵抗Ｒ1、Ｒ2、Ｒ３、Ｒ４は好ましくは同じ抵抗材料（例えば、ポリシリコン）から構成されている。
【００１９】
上述の構成において、第１、第２および第３のカレントミラー回路から流れる電流をＩ、ＮＰＮ型ＢＩＰトランジスタＱ１のベ−ス・エミッタ間電圧をＶＢＥ１、ＮＰＮ型ＢＩＰトランジスタＱ２〜ＱＫ＋１のベ−ス・エミッタ間電圧をＶＢＥ２、抵抗Ｒ1、Ｒ2、Ｒ３、Ｒ４の抵抗値をそれぞれＲ1、Ｒ2、Ｒ３、Ｒ４とする。また、Ｎチャネル型ＭＯＳトランジスタM４、M５で構成される第２のカレントミラー回路によりＮチャネル型ＭＯＳトランジスタM４、M５のドレイン電圧値が等しくなることと、抵抗Ｒ２及びＲ３は同じ抵抗値を有することから、ＮＰＮ型ＢＩＰトランジスタＱ１とＱ２〜ＱＫ＋１のコレクタに流れる電流が等しくなり、同様に抵抗Ｒ2とＲ３に流れる電流も等しくなることより、ＢＩＰトランジスタに流れる電流をＩ１、抵抗に流れる電流をＩ２とする。
【００２０】
以上より、抵抗Ｒ１に着目すると、ＶＢＥ１、ＶＢＥ２は
ＶＢＥ１−ＶＢＥ２＝Ｒ１・Ｉ１
＝Ｒ１（Ｉ−Ｉ２）
＝Ｒ１（Ｉ−ＶＢＥ１／Ｒ２）  ・・・（９）
の関係で表すことができ、Ｉは
Ｉ＝Ｖref／Ｒ４    ・・・（１０）
となる。（１０）式に（９）式を代入し、ＶＲＥＦについて解くと、
Ｖref＝（Ｒ４／Ｒ２）・（ＶＢＥ１＋（Ｒ２／Ｒ１）・（ＶＢＥ１−ＶＢＥ２））  ・・・（１１）
となる。
【００２１】
また、前述従来例と同じく、ＮＰＮ型ＢＩＰトランジスタＱ１、Ｑ２〜ＱＫ＋１は同一サイズであるので、それぞれのエミッタ電流をＩＥ１、ＩＥ２に対し、（５）、（６）、（７）式が同様に成立する。ただし、ＮＰＮ型ＢＩＰトランジスタＱ１、Ｑ２〜ＱＫ＋１のベース電流は無視している。
【００２２】
以上の式を（１１）に代入することにより、
Ｖref＝（Ｒ４／Ｒ２）・[ＶＢＥ１＋（Ｒ２／Ｒ１）・（ｋＴ／ｑ）・ｌｎ（Ｋ）]  ・・・（１２）
を得られる。
【００２３】
上記（１２）式によると、この回路では、従来例と同じくＮＰＮ型ＢＩＰトランジスタＱ１のべ−ス・エミッタ間に生ずる電圧ＶＢＥ１の有する温度係数をＲ１／Ｒ２・（ｋＴ／ｑ）・ｌｎ（Ｋ）の温度係数で相殺することにより温度依存性を零にすることができ、且つ出力電圧Ｖrefは抵抗比Ｒ４／Ｒ２により決定されるため、基準電圧Ｖrefを任意に設定することができる。特に、抵抗Ｒ1、Ｒ2、Ｒ３、Ｒ４を同じ抵抗材料で構成することで製造プロセスのばらつきによる基準電圧Ｖrefへの影響を無くすことができる。
【００２４】
また、電源電圧Ｖｄｄの投入時にはＭＯＳトランジスタのゲート電位が不確定であり、回路が起動しないおそれがあるため、スタートアップ回路ＳＴを設けている。このスタートアップ回路ＳＴは、電源電圧Ｖｄｄと接地電圧の間に接続された第５の抵抗と第１のダイオードＤ１及び第２のダイオードＤ２、第１及び第２のダイオードＤ１、Ｄ２の接続点に接続された第３のダイオードＤ３から構成され、第３のダイオードＤ３のカソードがＰチャネル型ＭＯＳトランジスタM１のドレインに接続されている。
【００２５】
なお、実施形態では、ＮＰＮ型ＢＩＰトランジスタを用いた回路構成例を示しているが、ＰＮＰ型ＢＩＰトランジスタを用いても、本発明のバンドギャップ型基準電圧発生回路を構成することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態に係るバンドギャップ型基準電圧発生回路を示す回路図である。
【図２】従来のバンドギャップ型基準電圧発生回路を示す回路図である。
【符号の説明】
【００２７】
Ｍ１〜Ｍ３  Pチャネル型ＭＯＳトランジスタ
Ｍ４、Ｍ５  Ｎチャネル型ＭＯＳトランジスタ
Ｑ１〜ＱＫ＋１  ＮＰＮ型ＢＩＰトランジスタ
Ｒ１〜Ｒ４  抵抗
ＶＲＥＦ  出力電圧
Ｖｄｄ  電源電圧
【図１】
2006065439.tif 000003
【図２】
2006065439.tif 000004