(57)【要約】【課題】微細・高集積化した半導体装置の多層配線に関し、従来のプロセスに大きな変更を加えずに、配線近傍でのボイド発生による断線などの障害発生を低減する。【解決手段】多層配線の上下隣り合う上層配線と下層配線と、これらを電気的に接続するビアとの配置構造に関し、半導体基板面の垂直方向からみて、下層配線の幅とビアの断面径を同じにしたとき、ビアの断面径の中心線と下層配線の配線幅の中心線とが互いにずれるような配置構造とする。さらにそのときビアが下層配線の側壁に接するようにする。【選択図】図１２
2006165291.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された２層以上の配線層と、
前記２層以上の配線層における異なる配線層に形成された上層配線と下層配線とを電気的に接続するビアとを備え、
前記半導体基板面の垂直方向からみたとき、前記ビアの断面径が前記下層配線の配線幅方向の径において前記配線幅と同じで前記下層配線の長手方向の径において前記配線幅と同じないしそれより長く、かつ、前記ビアの断面径の中心線と前記下層配線の配線幅の中心線とが互いにずれて形成されていることを特徴とする半導体装置。
【請求項２】
前記ビアの断面径の中心線と前記下層配線の配線幅の中心線との互いのずれ量は、前記ビアの断面径の約１０％以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ビアが前記下層配線の矩形断面における一方の側面に接触面を有していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ビアに用いるビア金属材料の弾性定数は、前記下層配線に用いる下層配線金属材料の弾性定数と同等またはより大きいことを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
半導体基板上の第一の配線層に第一の配線を形成する工程と、
前記第一の配線上に絶縁層を形成する工程と、
前記絶縁層に開口部を形成して、前記半導体基板面の垂直方向からみたとき、断面径が前記第一の配線の配線幅方向の径において前記配線幅と同じで前記第一の配線の長手方向の径において前記配線幅と同じないしそれより長く、かつ、前記断面径の中心線と前記第一の配線の配線幅の中心線とが互いにずれて形成されている前記第一の配線と電気的に接続されたビアを形成する工程と、
前記ビアの上の第二の配線層に前記ビアと電気的に接続された第二の配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に高集積半導体デバイスにおいて、より信頼性の高い多層配線構造を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体デバイスの高集積化とチップサイズの縮小化に伴い、半導体素子内部の配線の微細化及び多層化が加速度的に進められている。現在、市場への出荷が始まっている最新の９０ｎｍノード（世代）のＳｉ半導体デバイスでは、前記配線の最小線幅は約１２０〜１４０ｎｍであるが、２００５年にもサンプル出荷が始まろうとしている６５ｎｍノード（世代）のデバイスでは、その値が約１００ｎｍ以下になると見られている。このような微細な配線で形成された半導体デバイスの中には、総延長が最長で数ｋｍにも及ぶ配線が１チップの中に集積されている。
【０００３】
こうした半導体デバイスの配線は、世代が進むにつれて複雑化・高集積化されているが、それに伴い配線の信頼性の確保がますます重要になってきている。配線の信頼性劣化で最も深刻なのが、ストレスマイグレーション現象とエレクトロマイグレーション現象である。
【０００４】
前者のストレスマイグレーション現象とは、配線金属と絶縁膜の熱膨張係数の差で発生する残留応力を駆動力として金属原子が拡散し、最後には配線の断線に至る現象である。この現象は、Ａｌ配線、Ｃｕ配線のいずれでも起こることが知られており、例えば、Ａｌ配線では、Ｊ．Ｋｌｅｍａらの論文（非特許文献１参照）などに、またＣｕ配線では、Ｅ．Ｔ．Ｏｇａｗａらの論文（非特許文献２参照）などに述べられている。以下の議論では、主として現在の代表的な配線構造であるダマシンＣｕ配線を念頭においたもので行うが、ダマシン配線の主要構成金属がＣｕ以外であっても全く同様な議論が成り立つ。前記のＥ．Ｔ．Ｏｇａｗａらによると、ストレスマイグレーション現象は、金属中にもともと含まれている多量の空孔（vacancy）が応力的に特異な箇所となっているビア近傍に拡散し集合する結果、ビア近傍にボイドを形成し、そのボイドが成長することによって最終的に断線に至る、という過程をとるものとされている。
【非特許文献１】J. Klema et al, International Reliability of Physics Symposium 1984 Proceedings, PP1
【非特許文献２】E. T. Ogawa et al, International Reliability of Physics Symposium 2002 Proceedings, PP312  一方、エレクトロマイグレーション現象は、デバイスに電流が流れることで生じる高密度の電子流によって引き起こされる電子風力によって、配線を構成している金属電子が移動する現象である。この現象により、配線中にボイドやヒロックを生じ、それらが断線や隣接配線間の短絡をもたらす可能性があり、その結果半導体デバイスの信頼性を低下させる。この場合も、金属電子の流れがバリアメタルによって遮断される陰極側のビア近傍にボイドが形成され易く、これが原因となって断線に至ることが知られている。
【０００５】
以上の信頼性を低下させる２つの現象に対する対策として、例えば、ビアを複数個配置することにより、そのうちの一つのビアにボイドが発生しても電気的な断線に至らないようにすることが有効であり、広く使われている方法である。
【０００６】
しかしこの方法は、複数のビアを配置できるほどに配線幅や長さに余裕がある配線配置の回路にしか適用することができない。また全てのビアを複数化することは、回路・チップ面積の増大をもたらし、コスト上昇につながる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、高集積半導体デバイスに適したより信頼性の高い多層配線構造を持つ半導体装置及びその製造方法を提供することにあり、特に、従来より一般的に用いられる例えば、ダマシン法などの配線形成プロセスを変更することなく、配線幅とビア断面径とが略同一寸法とするような細線多層配線において、ストレスマイグレーション現象・エレクトロマイグレーション現象によりビア近傍に生じるボイドの発生、そして断線にいたる問題を低減できる、新たな、配線―ビア間の配置構造をもつ半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、半導体基板上に形成された２層以上の配線層と、前記２層以上の配線層における異なる配線層に形成された上層配線と下層配線とを電気的に接続するビアとを備え、前記半導体基板面の垂直方向からみたとき、前記ビアの断面径が前記下層配線の配線幅方向の径において前記配線幅と同じで前記下層配線の長手方向の径において前記配線幅と同じないしそれより長く、かつ、前記ビアの断面径の中心線と前記下層配線の配線幅の中心線とが互いにずれて形成されていることを特徴とする。
【０００９】
また、本発明の半導体装置の製造方法は、半導体基板上の第一の配線層に第一の配線を形成する工程と、前記第一の配線上に絶縁層を形成する工程と、前記絶縁層に開口部を形成して、前記半導体基板面の垂直方向からみたとき、断面径が前記第一の配線の配線幅方向の径において前記配線幅と同じで前記第一の配線の長手方向の径において前記配線幅と同じないしそれより長く、かつ、前記断面径の中心線と前記第一の配線の配線幅の中心線とが互いにずれて形成されている前記第一の配線と電気的に接続されたビアを形成する工程と、前記ビアの上の第二の配線層に前記ビアと電気的に接続された第二の配線を形成する工程とを有することを特徴とする。
【発明の効果】
【００１０】
本発明の半導体装置は、半導体基板上の多層配線層の上下配線間を接続するビアが、下層の配線幅とほぼ同じ径に形成され、かつビア中心線と下層配線幅の中心線とがずれて形成されるため、下層配線と接続されるビア端の一方が下層配線コーナの外部に、ビア端の他方が下層配線幅内に配置されるようになり、そのため、下層配線に接続するビア直下の応力特異領域が下層配線のコーナ部に生じるのを少なくとも半減するように形成されている。ビア直下の配線層コーナに生じる応力特異領域にはボイドが生じやすく、断線障害等に結びつくので、本発明の半導体装置によりビアでの断線障害等を大幅に減少するという効果を得ることができる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明の最良の実施例について、図面とともに説明する。
（１）発明を実施するための予備的な信頼性試験解析
先ず、従来から一般的に行われている方法によってビアを有する多層配線膜が搭載された半導体集積回路の信頼性試験による解析を行った。
【００１２】
図１は、信頼性試験実施後の多層配線膜部の断面をＴＥＭ（Transmission Electron Microscope ：透過型電子顕微鏡）によって観察した画像を模式的に示した図（配線長手方向に垂直な断面図）である。
【００１３】
試験に用いられた集積回路の多層配線膜の形成方法は、後にのべる本発明の半導体装置の形成方法と同様である。即ち、図１に示すように、半導体基板（図示せず）上に形成された層間絶縁膜１（ＳｉＯＣ、４００ｎｍ）上にハードマスク膜２（ＳｉＣ、５０ｎｍ）を形成後、これと層間絶縁膜１を開口して内壁にバリアメタル３（Ｔａ／ＴａＮ、１０ｎｍ）を形成し、Ｃｕダマシン法により下層配線４（Ｃｕ，幅１４０ｎｍ、高さ２００ｎｍ）と隣接下層配線５を形成する。次いでキャップ膜６（ＳｉＣ、５０ｎｍ）を形成後、層間絶縁膜７（ＳｉＯＣ、４００ｎｍ）、次いでハードマスク膜８（ＳｉＣ、５０ｎｍ）を形成し、ハードマスク膜８、層間絶縁膜７、キャップ膜６を開口して内壁にバリアメタル９（Ｔａ／ＴａＮ、１０ｎｍ）を形成する。そしてＣｕデュアルダマシン法により、下層配線４とほぼ同じ径を有するビア１０（Ｃｕ、１４０ｎｍ、高さ３００ｎｍ）と上層配線１１（Ｃｕ，高さ２００ｎｍ）を形成し、その上にキャップ膜１２（ＳｉＣ、５０ｎｍ）を形成して信頼度試験用サンプルを得ている。その際、図１に示されているごとく、通常行われているように互いに同じサイズのビア１０と下層配線４は、その接続中心位置をずらす事無く、コーナ(エッジ）を合致させて形成されている。
【００１４】
信頼性試験は、温度２５０℃で行い、配線中に電気信号を流してのエレクトロマイグレーション試験、及び高温放置によるストレスマイグレーション試験を行った。その結果、断線には至らなかったものの、図１にあるように陰極側のビア近傍部分のＶで示す下層配線箇所にボイドが観察された。
【００１５】
このボイドの観察は、信頼性試験後に、ＯＢＩＲＣＨ（Optical Beam Induced Resistance Change ：光ビーム誘起抵抗変化）法を用いて行った。この方法は、集積回路チップに赤外レーザを照射し、その際の抵抗変化に伴う電流変化を検出するもので、電流経路にボイドや欠陥があるとその箇所の温度上昇・抵抗上昇が発生することから異常発生部を高感度に抽出することができる。このＯＢＩＲＣＨ法で集積回路の中の局所的に抵抗の高い箇所を探し出し、その箇所をＦＩＢ（Focused Ion Beam ：集束イオンビーム）で切断して断面を表出し、そこをＴＥＭ法を用いて断面観察した。
【００１６】
この結果、上記のように、陰極側のビア１０近傍の下層配線箇所にボイドＶが観察された。またこの現象は、下層配線４の配線長が、１００μｍを超えるもので観察され、５０μｍ以下では観察誤差範囲内で発生を見出せなかった。これはボイドを形成するための空孔（vacancy）を実質的に多く含有することになる長い配線で起きることを意味している。
【００１７】
一方、このように観察されたボイドＶは、ビア１０に接した配線４上端のコーナ部に発生していた。この現象は、ビアＶ近傍では配線構造が大きく変化するため、ここに特異的な応力分布を持つ領域（応力特異領域）が発生することにより、先に述べたように、ストレスマイグレーション現象が生じ、配線中の空孔がこの領域に引き付けられ、ボイド化したものと考えられる。
【００１８】
また、エレクトロマイグレーション、ストレスマイグレーションいずれの現象の場合でも、ボイドを形成する空孔は、Ｃｕ／バリアメタル界面よりも、Ｃｕ／キャップ絶縁膜界面を通って拡散する確率が高いとされている。これはＣｕ／キャップ絶縁膜界面における方が、界面の結合力が弱く、従って拡散係数が大きいためである。ここでの欠陥（ボイド）は、特に配線上端のコーナ部で優先的に発生したことから、配線コーナ部を拡散経路とする一次元的な拡散が主たる拡散経路であると考えられる。なぜならこの場合、コーナ部では、Ｃｕ／キャップ絶縁膜／バリアメタルの３つの界面が交差していて、Ｃｕ／キャップ絶縁膜界面よりもさらに結合力が弱く、空孔の拡散係数が大きいと考えられるためである。逆に言うと、ここで問題にしている欠陥（ボイド）は、この３つの界面とビアが交差しうるような、ビア径と配線幅がほぼ等しい場合にのみ起こる欠陥であると考えられる。
【００１９】
このような細幅の配線は、半導体デバイスを形成する上で、最も使用頻度が高く、そのために細幅配線の異常や劣化はたとえわずかな確率であっても、デバイス全体の信頼性を大きく低下させる懸念があるため、上記のような欠陥の発生確率の低い半導体装置が要請される。
（２）本発明の実施構成例
本発明の多層配線構造の代表的な実施構成例の模式図を、図２に示す。図中に付されている各番号の各構成要素は、図１に付された番号と同一の構成要素を示す。図２は、ビア１０の中心軸を通り、配線（下層配線４、隣接下層配線５及び上層配線１１）の長手方向に垂直な断面図である。ここで、下層配線４の、ビア１０と向かい合う側の上部に関し、一方（図で左側）のコーナをコーナ部Ａとし、他方（図で右側）のコーナをコーナ部Ｂとする。
【００２０】
この図において、下層配線４とビア１０の底部の位置関係に関して、ビア１０の断面中心線と下層配線４の幅の中心線とをずらして配置することで、下層配線４の一方のコーナ部Ａはビア１０に接しない様にしている。下層配線４の他方のコーナ部Ｂはビア１０に接するようにする。
【００２１】
このように、ビア１０と下層配線４をずらして配置することで、コーナ部Ａではビアによる応力の影響が少なくなるので、空孔が集まる可能性が大幅に減少しボイドが形成されにくい。他方、コーナ部Ｂではビア１０の影響が残るため、こちらではボイドが形成される可能性は残っている。しかし、この配置でボイドの形成確率は約半分になるため、本発明の半導体装置の断線寿命は大きく延ばすことができる。
【００２２】
この図２の場合の例は、互いにずらして配置し、かつビア１０の底部を下層配線４の上端部よりも下まで下げた構造としている。こうすることで、このコーナ部Ｂにおける断線障害の確率をより低下させるための効果が期待できる。先ず、ビア１０のバリアメタル９と下層配線４の側壁のバリアメタル３が接する構造になっている事に着目し、たとえ拡散してきた空孔がコーナ部Ｂに集まり、そこにボイドが成長しても下層配線４の側壁とビア１０が接するところでのバリアメタルを通して電流が流れることが可能なため断線障害の可能性はさらに低下する。またビア１０が下層配線４の側壁に沿って延伸した構造となっていることから相互の接触面積が拡大し、コーナ部Ｂにボイドが形成されても、その拡大した接触側壁を介しての電流の流れが確保され断線に至るまでの寿命が長くなる可能性が高い。このとき、ビアと下層配線のずれを大きくした場合にそれに合わせてビアの深さを深くして、下層配線４とビア１０との接触面積を増やすことも有効である。
【００２３】
さらに、通常、隣接配線との間のリーク電流は積層されたハードマスク膜とキャップ膜の境界面を流れる場合が多い。図２の本発明の構造によれば、下層配線４と隣接下層配線５との間のハードマスク膜２とキャップ膜６は、下まで延伸したビア１０の強固なバリアメタル９によって遮断されており、リーク電流の減少という別の効果も生まれることが期待できる。
【００２４】
このような多層配線構造を有する半導体装置を作成するには、配線とビアの配置関係について新たな規定をするのみで、ほぼ従来の配線工程をそのまま使うことができる。図２の構造の場合、ビア１０の中心位置をずらした設計レイアウトの変更と、ビア１０用の層間絶縁膜７の開口工程でエッチング時間を長めに制御して深い開口部を形成する変更が必要である。しかし、バリアメタル（およびＣｕシード層）の、例えばＰＶＤ（Physical Vapor Deposition）法による成膜、さらにそれに続く、例えば、電解めっき法によるＣｕ埋め込み（ダマシン法）などはこれまでの工程と同じで良い。よってそのための製造コストの増加はほとんど無いことになる。
（３）本発明の実施構成例の解析（その１：従来例との比較）
本発明の効果を応力解析によって明らかにした。図３に示すものは、図１で示したような従来構造例と図２で示したような本発明構造例との応力解析の結果（上下配線及びビアの部分を抽出）を表示・対比したものである。
【００２５】
ここでの応力解析は、市販の有限要素解析ソフト（ANSYS 7.1）を用いて行った。解析条件は、温度２００℃ないし２５０℃で無応力状態を仮定し、そこから室温まで温度を下げた際に生じる熱ひずみによって発生する応力状態を算出した。この方法は、配線やビアに残留する応力を求めるのに用いられる一般的な近似手法である。この有限要素解析ソフト（ANSYS 7.1）では、応力状態を色の変化によって表示するものであり、結果表示図の各図中の下部にあるバーに各色での応力状態を把握できる。従って、色の大きく変化している箇所で応力分布が大きく変わっていることが示される。但し、図３においては、計算結果のカラーコピーをモノクローム印刷して示している。
【００２６】
図３の左側、図（１−Ａ）と図（１−Ｂ）は、従来構造例における算出結果の表示例である。図（１−Ａ）において、下側の四角柱形状のものが下層配線の構造、上側の四角柱形状のものが上層配線の構造、夫々を接続するように配置された円柱形状のものがビアの構造を表す。この場合、ビア断面径と下層配線幅とは同一であり、ビアの断面中心線と下層配線の幅方向の中心線とが一致するようにしている。図（１−Ｂ）は、着目する下層配線のコーナ部への影響を解りやすくするため、このときの下層配線のみを抽出して表示したものである。
【００２７】
図３の右側、図（２−Ａ）と図（２−Ｂ）は、本発明構造例における算出結果の表示例である。図（２−Ａ）において、図（１−Ａ）と同様に、下側の四角柱形状のものが下層配線の構造、上側の四角柱形状のものが上層配線の構造、夫々を接続するように配置された円柱形状のものがビアの構造を表す。図（２−Ｂ）は、同様にこのときの下層配線のみを抽出して表示したものである。図（２−Ａ）では、ビア断面径と下層配線幅とは同一であり、１４０ｎｍ径のビアに対して、その断面中心線を下層配線の幅中心線に対して４０ｎｍずらし、ビアの下端面は下層配線の上端面から２０ｎｍ下がった構造の例である。
【００２８】
なお、いずれの構造例も配線幅が上層・下層共に１４０ｎｍ、配線の高さが２００ｎｍ、ビアは１４０ｎｍ径の完全な円柱形で高さ（配線間長）は２００ｎｍで、材料はＣｕを用いる。また応力計算においては、層間にある絶縁膜（ＳｉＯＣ・ＳｉＣなど）、基板（Ｓｉ・ＳｉＯ２など）などを考慮しているが、ここでは見やすくするために表示していない。また現実にはＣｕの周りにバリアメタル（Ｔａ／ＴａＮ）が存在するが、この厚さは１０ｎｍとＣｕの体積に比較すると非常に薄いので応力に対する寄与は大きくなく、この計算モデルにおいては考慮していない。
【００２９】
従来構造である、図３の（１−Ｂ）を見ると、下層配線の上端領域において、ビア直下にあたる部分に応力分布が特異に変化している領域（応力特異領域）がある事が見出され、この応力特異領域が両端２箇所の配線のコーナ部Ｃに及んでいる。図１の実験結果のボイド形成箇所と見比べるとこの応力特異領域に相当しており、このような応力特異領域にボイドが形成しやすいことがわかる。
【００３０】
本発明の構造例である、図３の（２−Ｂ）を見ると、応力特異領域は一方の下層配線上端のコーナ部Ｂに見出されるが、ビアの断面中心から遠い方の上端のコーナ部Ａにはそれはほとんど見出されない。つまりこのコーナ部Ａに限っては、その応力分布はビアの無い配線部の応力分布と変わりは無いため、この箇所に局所的に空孔が引き寄せられて集合する（ボイドになる）駆動力が存在しないことになる。従って、本発明の半導体装置のボイド発生確率は、従来構造のそれに比べ、約半分となることが容易に類推できよう。
（４）本発明の実施構成例の解析（その２：ずれ量による効果の解析）
まず、図２におけるように、ビアの中心線を下層配線の幅中心線からずらし、ビアの下端部を下層配線の上端部より深く形成した構造について、ビアの中心線のずれ量を変えたときの応力分布の変化について解析した。応力分布の計算手法や構成上の前提条件などは、前項（３）で述べたものと同一である。計算結果から、図３の（２−Ｂ）図におけるＡ部、即ちビア中心線からから遠い側にある下層配線のコーナ部、における応力分布を抽出して、図４に示した。
【００３１】
図４において、横軸は下層配線の長手方向距離で、０μｍはビアの断面中心線の位置を配線Ａ部側コーナにシフトした位置となる。縦軸は応力値であり、パラメータはずれなし（従来型）の場合と、５〜４０ｎｍ（５段階）のケースである。
【００３２】
この図によると従来型の場合はビアの位置において応力が急激に減少している。この様な応力の変化・集中がボイドの形成の駆動力になっていることを指し示している。一方、ずれ量が大きくなるに従ってビア近傍の応力の変化・集中が目立たなくなってくる。この図からずれ量がおよそ１４ｎｍを超えるとほぼ平坦な応力分布になると言えよう。ここでの計算は、計算モデルのスケールに依存しないため、例えば全体のサイズが半分になって、そしてずれ量を半分に規定しても、計算結果の応力分布は同一となる。従って、この結果から、本発明による効果が大きいずれ量として、概ねビア径のおよそ１／１０以上と決めるのが合理的であると言えよう。
（５）本発明の実施例と信頼度試験結果
本発明の構成による多層配線構造を有する半導体デバイスと、従来型の多層配線構造の半導体デバイスと作成し信頼性試験を行って比較した。
【００３３】
まず、上記の計算モデル（図２参照）と同じくビアがずれた構造を有するもので、かつビア１０の下端の一部が下層配線４の上端よりも下側に延伸し、下層配線４の一方の側面に接した構造（ビアシフト／延伸構造：「実施例１」と称する）をデバイス作成した。下層配線４の幅とビア９の径を共に１４０ｎｍ、下層配線４の高さは２００ｎｍとし、ビア９の下層配線４とのずれ量は１４ｎｍとして、ビア９の径の１／１０とした。配線用の金属はＣｕ、バリアメタル３、９はＴａ／ＴａＮであり、厚さは１０ｎｍである。層間絶縁膜１、７はＣＶＤで成膜したＳｉＯＣであり、厚さ４００ｎｍ、ハードマスク膜２、８及び配線上部のキャップ膜６、１２は厚さ５０ｎｍのＳｉＣ膜である。下層配線４の長さは、５、１０、２０、５０、１００、２００μｍの配線長のものが直列につながった配線を用いた。
【００３４】
また、図５（配線長手方向に垂直な断面図）に示すようにビア１０の断面中心線が下層配線４の幅中心線からずれているが、ビア１０の下端と下層配線４の上端が一致し、ビア１０を下に延伸しない構造（ビアシフト／非延伸構造：「実施例２」と称する）のデバイスを作成した。なお、図５における図中に付されている各番号の各構成要素は、図１に付された番号と同一の構成要素を示す。この実施例の利点はビア形状を作成する際のエッチング工程において、従来の工程と全く同じ条件で行えることにある。一方、欠点としてはビア１０と下層配線４の接触面積が小さくなるため、両者の接触部の抵抗がわずかに高くなる（〜１０％）可能性があることである。本実施例２でのビアのずらし量や配線構造など、その他の条件は実施例１と全く同じである。
【００３５】
上記の実施例２（図５参照）では、ビア１０の断面中心線を下層配線４の幅中心線からずらしただけであるので、ビア形状の作成やビア埋め込み工程は従来と変わらないが、下層配線４とビア１０の接触面積が狭くなるため、ずらし量が大きくなるほどビア１個あたりの抵抗は増加してしまう。この課題に対しては、ビアの断面形状を楕円、または楕円に類似の形状にして、ビア断面の長軸を下層配線長手方向に平行にして、接触面積を拡大する方法が考えられる。
【００３６】
一方、実施例１（図２参照）では、ビア１０の一方の下部を下層配線４の上部より深くしているため、下層配線４の側壁とも接触してビアとの接続における抵抗増加を抑制できる構造となっている。しかし、ビア１０を深くすると（更に、ずれ量が少ないほど）、形状によってはビア金属の埋め込みがやや困難になる懸念が生じる。この課題に対しては、ビア１０と下層配線４が接触する配線側の箇所で、配線幅を他の通常箇所の配線幅よりも狭くし、このことで、ビア１０の深めにするべき領域の面積を拡げることによって、ビア１０への金属の埋め込みが容易になる、といった方法が考えられる。
【００３７】
図６に上記の２つの対策を同時に施した例を示す。図中に付されている各番号の各構成要素は、図１に付された番号と同一の構成要素を示す。図６（ａ）は、その時の配線長手方向に垂直な断面図である。ビア１０に繋がっている下層配線４の断面の幅は、隣接下層配線５の断面の幅よりも狭くなっている。図中のＣ−Ｄのラインでの断面を、基板面の垂直方向から見た図が、図６（ｂ）である。ビア１０の断面形状は楕円形状であり、この中心線は通常配線幅の中心線から、約１０〜１５％ずらしてある。ビア１０の下層配線幅方向の径（楕円の短軸の長さ）は１４０ｎｍであるが、ビア１０の下層配線長手方向の径（楕円の長軸の長さ）は２００ｎｍとしてある。またビア１０と接する下層配線４の幅は、標準的な（ビア１０と接していない）箇所の幅である１４０ｎｍより狭く、１００ｎｍとした。この様な構造（楕円ビアシフト／延伸／配線狭隘化構造：「実施例３」と称する）のデバイスを作成した。本デバイスの基本的な形成プロセスは、上記の実施例１・実施例２と同様である。
【００３８】
本構造を採用することにより、ビア１個あたりの接続抵抗は、実施例１よりも約２０％、実施例１よりも約５０％減少することができた。このことは、ＬＳＩチップの性能向上に寄与し、またこの場合、比較的容易にビアの埋め込み条件を見出すことが可能でコスト削減にも寄与することが期待できる。実施例３では、ビアを楕円にして配線からずらす手法と、ビアとの接続箇所の配線幅を狭くする手法の２つを同時に用いたが、図７（ａ）の配線模式図の様に、単にビア１０の断面を楕円形状にして下層配線４にずらして接続することや、図７（ｂ）の様に、単に、円形断面のビア１０を幅が狭なった配線４の箇所でずらして接続することも勿論可能であるし、効果がある。
【００３９】
そして、従来例の構造をもつデバイスも、同じプロセスで同じ配線長をもつものを作成し、実施例１、実施例２及び従来例のデバイスに対して信頼性試験を行い、各例での異常部検出率を比較した。信頼性試験は、温度２５０℃で行い、配線中に電気を流してエレクトロマイグレーション試験を行うか、高温にて放置しストレスマイグレーション試験を行った後、ＯＢＩＲＣＨ法で局所的に抵抗が高い箇所を計測し、その高抵抗箇所の数から異常部検出率を求めた。
【００４０】
図８に、従来例、実施例１、実施例２それぞれの信頼性試験結果を示した。なお実施例３の場合は、実施例１とほぼ同等であり、これと有意な差が無かったため図示はしていない。なお横軸は配線長、縦軸は異常部検出率（任意単位）である。図８から、本発明による配線構造（実施例１及び実施例２）は、明らかに従来例に比べ信頼性向上に有効であることがわかる。ただし、従来例の構造であっても配線長が１００μｍ以下ではほとんど異常が見られないことから、本発明で課題としているような欠陥は、この場合、主に１００μｍを超えるような配線長の長いもの、従って、対ビア径・配線幅（１４０ｎｍ）比で考えると、１００μｍは７１４倍に相当することから、本発明が対象とする欠陥は、配線長がビア径のおよそ７００倍以上の配線に対して生じる欠陥であり、本発明の配線構造は、そういった長い配線の場合に効果を示すものと理解できる。
【００４１】
また、実施例２は従来例に比較すると検出率は低いものの、実施例１と比べると効果は低い。これは、図５における、Ａ部におけるボイドは抑制できるものの、Ｂ部のボイド発生は避けられず、この場合は下部配線４とビア１０の接触面積が狭いために、この箇所でのボイド発生が急激な抵抗上昇につながり易いためと考えられる。
【００４２】
なお、図８で示した異常部検出率は、ＯＢＩＲＣＨ法で異常部を検出した割合であり、全ての異常部についてボイドをＴＥＭで観察したわけではない。しかし、典型的な場所を観察した結果では、すべて図１に示すようなボイドや、ビア下を十分覆うほど成長したボイドが見られた。そして「異常部」とは、完全に断線しているものとは限らず、その大多数は抵抗が通常より高い部分を指している。また図８において、従来例の配線長５０μｍの場合にわずかに異常部が検出されているが、この異常部は配線途中に発生していて、製造初期段階から存在していた高抵抗箇所であったものと思われ、本発明に関する劣化による異常発生箇所とは別の原因によるものと考えている。
（６）配線とは異なる材料のビアを用いた本発明の実施構成例の解析
実施例１と同じ構成例（図２参照）を用いて、配線（Ｃｕ）の材料とはビアの材料が異なる場合について、更に解析を加えた。先に示したような方法での応力分布計算に用いたモデルは、ビア断面中心線と下層配線幅中心線とのずれ量を１４ｎｍとしたとき、ビア近傍の応力集中がほぼ無くなる臨界的な構造（材料）について検討した。ビア材料として比較したのは、Ｃｕ（弾性定数：１２８ＧＰａ）と、Ａｌ（弾性定数：７０ＧＰａ）、Ｗ（弾性定数：３６２ＧＰａ）である。それ以外の構成要素は実施例１と同一である。
【００４３】
ＡｌやＷは半導体デバイスの配線・ビア材料として従来より使われてきた材料であり、Ｃｕ配線を主体とするデバイスでも一部使用されている。これらは、例えばスパッタ法などで成膜、埋め込むことが可能であり、実用上プロセス工程に導入することはそれほど困難なことではない。勿論例えばＣｕに何らかの添加元素を加えたＣｕ合金である場合には、弾性定数は大きく変化するので、こういった場合についても考慮した上での本検討である。
【００４４】
これらの材料の応力解析の結果を図９に示す。この図の縦軸、横軸表示は図４と同じであり、また解析箇所も同じ箇所、すなわちずらしたビアから遠い側にある配線コーナ部（図３の図（２−Ｂ）のＡ部）である。配線の材料としてはいずれもＣｕを使用している。図４で示したように、従来例（図４における「ずれなし」のケース）の場合、ビア中心線近傍で顕著な応力減少の変化が見られ、これがボイド形成の要因であった。図７のグラフを見ると、Ｃｕビアに比べてＡｌビアを用いた場合の方が、ビア中心線近傍での応力の減少が大きく、このケースではボイドがより形成しやすいことがわかる。このことは、Ｃｕと同じ程度にボイド形成を防ぐにはＣｕよりずらし量を大きくする必要があることを意味している。
【００４５】
一方、最も弾性定数の大きいＷを用いたとき、この場合はビア近傍ではむしろ応力が大きくなる傾向があり、この材料の中では最もボイド抑制に有効な材料であると考えられる。
【００４６】
以上の考察から、一般的に、配線材料よりもビア材料の方に弾性定数の大きな材料を用いることが、本発明にとって有利に働くと考察することが可能である。例えば、Ａｌ、Ｃｕあるいはこれらの金属の合金材料を配線材料としたとき、これらより弾性定数が大きなＷをビア材料として用いることが有効である。いずれにせよ、配線部と異なるビア部の材料を用いることによって、本発明をより効果的に実施することが可能である。
（７）本発明の半導体装置の形成実施例
図２に示した本発明の構成例に関して形成実施例を、図１０以下の各形成工程での多層配線部を主体とした図（配線長手方向に垂直な断面図）を用いて説明する。
【００４７】
図１０（１）は、配線工程の最初の段階で、下層配線層形成のためのLow-k層間絶縁膜１０３とハードマスク膜（ＳｉＣ膜）１０４を成膜した断面図である。配線工程の前にはトランジスタ、および配線につながるコンタクトの工程があるが、これらはそれぞれＳｉ基板１０１、ＳｉＯ２層１０２の中に含まれており、図中には表示しない。ここでの実施例では、層間絶縁膜１０３にLow-k膜であるＳｉＯＣ膜をＣＶＤ（Chemical Vapor Deposition）法を用いて４００℃の基板温度で成膜している。キャップ膜となるＳｉＣ膜１０４はプラズマＣＶＤによって、基板温度４００℃で成膜している。成膜後のＳｉＯＣ膜の厚さは約２００ｎｍ、ＳｉＣ膜の厚さは約５０ｎｍである。
【００４８】
その後、図１０（２）に示すように、フィトリソグラフィーとエッチング工程を経て、幅１４０ｎｍの下層配線用溝１０５を形成する。そして図１０（３）に示すように、バリアメタル１０６とシードＣｕ膜を成膜した後、電解メッキ法によりＣｕ埋め込み層１０７を成膜して配線溝にＣｕを埋め込んだ。ここで用いたバリアメタル１０６はＴａあるいはＴａＮからなる厚さ約１０ｎｍの膜である。次いで、図１０（４）に示すように、ＳｉＣ膜１０４より上部に余った埋め込み層Ｃｕ１０７とバリアメタル１０６は、ＣＭＰ（Chemical Mechanical Polishing）工程で除去された状態（１０８）とし、下層配線１０９が形成される。ＣＭＰ工程の際、ＳｉＣ膜１０４はハードマスク膜として用いられている。
【００４９】
このようにして、下層配線１０９が形成された後、ビアおよび上層配線の工程に移る。まず図１１（５）に示すように、Ｃｕの拡散防止膜となるキャップ層としてＳｉＣ膜１１０を成膜し、次いでLow-k層間絶縁膜１１１とＣｕ拡散防止膜のＳｉＣ膜１１２を成膜する。ＳｉＣ膜１１０の厚さは約５０ｎｍ、層間絶縁膜１１１の厚さは約５５０ｎｍ、その上のＳｉＣ１１２膜の厚さは約５０ｎｍである。
【００５０】
そして、図１１（６）に示すように、再びフォトリソグラフィーとエッチング工程を経て、ビア及び上層配線用溝１１３を形成する。この際、ビアの断面中心を下層配線の幅中心線からわずかずらして溝１１３の形成を行う。ビア用の溝の径は１４０ｎｍで、深さは約３３０ｎｍとし、図示されているようにビア用の溝の一部は下層配線１０９の一方の側面の一部が露出するように形成される。また上層配線用の溝の幅は１４０ｎｍである。
【００５１】
以降、バリアメタルとＣｕの成膜工程である図１１（７）は、先の図１０（３）と同様に、バリアメタル１１４とシードＣｕ膜を成膜後、Ｃｕ埋め込み層１１５をビア及び上層配線用溝１１３に埋め込む。また、図１１（８）で示す、ＣＭＰによって余計なＣｕとＳｉＣ膜１１２を除去（１１６）し、ビア１１７と上層配線１１８を形成する工程は、先の図１０（４）の工程と同じプロセスである。
【００５２】
そして、図１２（９）に示す様に、キャップ膜であるＳｉＣ膜１１９を成膜後、Low-k層間絶縁膜１２０を成膜して、ビア１１７の断面中心線が下層配線１０９の幅中心線からずれた構造を有する、本発明の半導体装置を形成した。
【００５３】
以上のように、本発明の製造工程は、従来の製造工程とほとんど同じである。違う点は、図１１（６）の工程でビア用の溝の箇所をずらしていることと、それに伴ってエッチング時間を少し増やすことにより下層配線１０９の上端部よりも深く溝を作成された点である。そのため、従来の多層配線工程を大きく変更することなく、信頼性の高い半導体装置を作成することができる。
【００５４】
以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）半導体基板上に形成された２層以上の配線層と、
前記２層以上の配線層における異なる配線層に形成された上層配線と下層配線とを電気的に接続するビアとを備え、
前記半導体基板面の垂直方向からみたとき、前記ビアの断面径が前記下層配線の配線幅方向の径において前記配線幅と同じで前記下層配線の長手方向の径において前記配線幅と同じないしそれより長く、かつ、前記ビアの断面径の中心線と前記下層配線の配線幅の中心線とが互いにずれて形成されていることを特徴とする半導体装置。
（付記２）前記ビアの断面径の中心線と前記下層配線の配線幅の中心線との互いのずれ量は、前記ビアの断面径の約１０％以上であることを特徴とする付記１に記載の半導体装置。
（付記３）前記下層配線の長さは、前期ビアの断面径の約７００倍以上であることを特徴とする付記１または２に記載の半導体装置。
（付記４）前記ビアが前記下層配線の矩形断面における一方の側面に接触面を有していることを特徴とする付記１ないし３のいずれかに記載の半導体装置。
（付記５）前記ビアと前記下層配線とが接する箇所における前記下層配線の配線幅が、前記下層配線の主たる配線幅よりも狭くなっていることを特徴とする付記４記載の半導体装置。
（付記６）前記ビアの断面径の中心線と前記下層配線の配線幅の中心線とのずれ量が大きくなる割合と同等、またはそれより大きい割合で、前記接触面の接触面積が大きくなっていることを特徴とする付記４ないし５のいずれかに記載の半導体装置。
（付記７）前記ビアに用いるビア金属材料の弾性定数は、前記下層配線に用いる下層配線金属材料の弾性定数と同等またはより大きいことを特徴とする付記１ないし６のいずれかに記載の半導体装置。
（付記８）前記下層配線金属材料は、ＡｌまたはＡｌを主体とする合金材料またはＣｕまたはＣｕを主体とする合金材料であり、前記ビア金属材料は、Ａｌを主体とする合金材料またはＣｕまたはＣｕを主体とする合金材料またはＷであることを特徴とする付記７に記載の半導体装置。
（付記９）半導体基板上の第一の配線層に第一の配線を形成する工程と、
前記第一の配線上に絶縁層を形成する工程と、
前記絶縁層に開口部を形成して、前記半導体基板面の垂直方向からみたとき、断面径が前記第一の配線の配線幅方向の径において前記配線幅と同じで前記第一の配線の長手方向の径において前記配線幅と同じないしそれより長く、かつ、前記断面径の中心線と前記第一の配線の配線幅の中心線とが互いにずれて形成されている前記第一の配線と電気的に接続されたビアを形成する工程と、
前記ビアの上の第二の配線層に前記ビアと電気的に接続された第二の配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【００５５】
【図１】異常箇所のＴＥＭ像の模式図
【図２】本発明の実施構成例の断面模式図
【図３】応力解析の結果を示す図
【図４】ビアのずれ量を変えたときの応力分布の変化を示す図
【図５】実施例２で用いた配線・ビア構造の断面模式図
【図６】実施例３で用いた配線・ビア構造の断面模式図
【図７】配線形状とビア形状の組合せ例を示す図
【図８】信頼性試験の結果を示す図
【図９】ビア金属材料を変えたときの応力分布の変化を示す図
【図１０】本発明の製造工程を示す断面模式図（１）
【図１１】本発明の製造工程を示す断面模式図（２）
【図１２】本発明の製造工程を示す断面模式図（３）
【符号の説明】
【００５６】
１、７    層間絶縁膜
２、８    ハードマスク膜
３、９    バリアメタル
４        下層配線
５        隣接下層配線
６、１２  キャップ膜
１０      ビア
１１      上層配線
１０１    Ｓｉ基板
１０２    ＳｉＯ２層
１０３    層間絶縁膜
１０４    ＳｉＣ膜
１０５    下層配線用溝
１０６    バリアメタル
１０７    Ｃｕ埋め込み層
１０８    ＣＭＰ処理後の状態
１０９    下層配線
１１０    ＳｉＣ膜
１１１    層間絶縁膜
１１２    ＳｉＣ膜
１１３    ビア及び上層配線用溝
１１４    バリアメタル
１１５    Ｃｕ埋め込み層
１１６    ＣＭＰ処理後の状態
１１７    ビア
１１８    上層配線
１１９    ＳｉＣ膜
１２０    層間絶縁膜
【図１】
2006165291.tif 000003
【図２】
2006165291.tif 000004
【図３】
2006165291.tif 000005
【図４】
2006165291.tif 000006
【図５】
2006165291.tif 000007
【図６】
2006165291.tif 000008
【図７】
2006165291.tif 000009
【図８】
2006165291.tif 000010
【図９】
2006165291.tif 000011
【図１０】
2006165291.tif 000012
【図１１】
2006165291.tif 000013
【図１２】
2006165291.tif 000014