(57)【要約】【課題】  ゲートリーク電流および閾値電圧が低く、ＣＭＯＳ構造を有する半導体装置を提供する。【解決手段】  ＮＭＯＳＦＥＴは、シリコン酸化膜１０と、ハフニウムシリケート膜１１とからなるゲート絶縁膜と、このゲート絶縁膜の上に形成されたＮ型ポリシリコン膜１５を有するゲート電極とを備える。また、ＰＭＯＳＦＥＴは、シリコン酸化膜１２と、ハフニウムシリケート膜１３と、アルミニウム酸化膜１４とからなるゲート絶縁膜と、このゲート絶縁膜の上に形成されたＰ型ポリシリコン膜１６を有するゲート電極とを備える。アルミニウム酸化膜１４の膜厚は２ｎｍ以下であることが好ましい。【選択図】      図１
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【特許請求の範囲】
【請求項１】
シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置において、
前記ＮＭＯＳＦＥＴは、前記シリコン基板の上に形成されたシリコン酸化膜と、該シリコン酸化膜の上に形成された第１の金属酸化膜とからなるゲート絶縁膜と、
該ゲート絶縁膜の上に形成されたＮ型ポリシリコン膜を有するゲート電極とを備え、
前記ＰＭＯＳＦＥＴは、前記シリコン基板の上に形成されたシリコン酸化膜と、該シリコン酸化膜の上に形成された第１の金属酸化膜と、該第１の金属酸化膜の上に形成された第２の金属酸化膜とからなるゲート絶縁膜と、
該ゲート絶縁膜の上に形成されたＰ型ポリシリコン膜を有するゲート電極とを備え、
前記第１の金属酸化膜は、ハフニウムを含む酸化膜であることを特徴とする半導体装置。
【請求項２】
前記第１の金属酸化膜は、ハフニウム酸化膜およびハフニウムシリケート膜のいずれか一方である請求項１に記載の半導体装置。
【請求項３】
前記第２の金属酸化膜はアルミニウム酸化膜である請求項１または２に記載の半導体装置。
【請求項４】
前記アルミニウム酸化膜は２ｎｍ以下の膜厚である請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、より詳細には、ＣＭＯＳ構造を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置における高集積化が大きく進展しており、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置ではトランジスタなどの素子の微細化、高性能化が図られている。特に、ＭＯＳ構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。
【０００３】
ゲート絶縁膜を構成する材料としては、従来よりシリコン酸化膜が用いられてきた。一方、ゲート電極の微細化に伴いゲート絶縁膜の薄膜化が進むと、キャリア（電子および正孔）がゲート絶縁膜を直接トンネリングすることによって生じるトンネル電流、すなわちゲートリーク電流が増大するようになる。しかしながら、シリコン酸化膜を用いた場合には、トンネル電流によるゲートリーク電流が許容値を超えてしまうことから、ＳｉＯ２膜に代わる新たな材料の採用が急務となっている。
【０００４】
そこで、シリコン酸化膜に代えて、より比誘電率の高い材料をゲート絶縁膜として使用する研究が行われている。高誘電率の絶縁膜（以下、Ｈｉｇｈ−ｋ膜という。）としては、現在、ハフニウム酸化膜、ハフニウムアルミネート膜およびハフニウムシリケート膜などが検討されている。これらの膜は比誘電率がシリコン酸化膜（比誘電率３．９）よりも高いので、電気的膜厚（シリコン酸化膜換算膜厚）を一定とするならば、ＳｉＯ２膜よりも物理的膜厚を厚くすることができる。したがって、Ｈｉｇｈ−ｋ膜を使用することによってリーク電流を抑制することが可能となる。
【０００５】
一方、従来のＣＭＯＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）では、シリコン基板上に、閾値電圧が高いトランジスタと閾値電圧が低いトランジスタとを同時に作製するために、Ｎ型トランジスタにはＮ型ポリシリコンを、Ｐ型トランジスタにはＰ型ポリシリコンをそれぞれ使用するデュアルゲート構造が採られてきた（例えば、特許文献１参照。）。
【０００６】
【特許文献１】特開２０００−１７４１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、Ｈｉｇｈ−ｋ膜を用いてデュアルゲート構造のＣＭＯＳＦＥＴを作製すると、Ｎ型トランジスタとＰ型トランジスタの閾値電圧の差が０．２Ｖ程度まで小さくなるという問題があった（フェルミレベルピニング現象）。このため、例えば、ハフニウムシリケート膜をゲート絶縁膜として用いた場合には、閾値電圧を低くするために、Ｐ型トランジスタのチャネル側にカウンタードーピングをしなければならなかった。
【０００８】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、ゲートリーク電流および閾値電圧が低く、ＣＭＯＳ構造を有する半導体装置を提供することにある。
【０００９】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置において、ＮＭＯＳＦＥＴは、シリコン基板の上に形成されたシリコン酸化膜と、このシリコン酸化膜の上に形成された第１の金属酸化膜とからなるゲート絶縁膜と、このゲート絶縁膜の上に形成されたＮ型ポリシリコン膜を有するゲート電極とを備え、ＰＭＯＳＦＥＴは、シリコン基板の上に形成されたシリコン酸化膜と、このシリコン酸化膜の上に形成された第１の金属酸化膜と、この第１の金属酸化膜の上に形成された第２の金属酸化膜とからなるゲート絶縁膜と、このゲート絶縁膜の上に形成されたＰ型ポリシリコン膜を有するゲート電極とを備え、第１の金属酸化膜がハフニウムを含む酸化膜であることを特徴とするものである。
【００１１】
本発明の半導体装置において、第１の金属酸化膜は、ハフニウム酸化膜およびハフニウムシリケート膜のいずれか一方とすることができる。
【００１２】
また、本発明の半導体装置において、第２の金属酸化膜はアルミニウム酸化膜とすることができる。この場合、アルミニウム酸化膜は２ｎｍ以下の膜厚であることが好ましい。
【発明の効果】
【００１３】
この発明は以上説明したように、ＮＭＯＳＦＥＴのゲート絶縁膜が、シリコン酸化膜と第１の金属酸化膜とからなり、ＰＭＯＳＦＥＴのゲート絶縁膜が、シリコン酸化膜と、第１の金属酸化膜と、第２の金属酸化膜とからなるので、閾値電圧およびゲートリーク電流の低いＣＭＯＳＦＥＴとすることができる。
【発明を実施するための最良の形態】
【００１４】
本発明は、シリコン基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置において、ＮＭＯＳＦＥＴのゲート絶縁膜が、シリコン酸化膜と第１の金属酸化膜とがこの順に積層された構造からからなり、ＰＭＯＳＦＥＴのゲート絶縁膜が、シリコン酸化膜、第１の金属酸化膜および第２の金属酸化膜がこの順に積層された構造からなることを特徴とする。ここで、第１の金属酸化膜は高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）である。特に、本発明においては、第１の金属酸化膜は、ハフニウム酸化膜およびハフニウムシリケート膜などのハフニウムを含む酸化膜であることが好ましい。また、第２の金属酸化膜はアルミニウム酸化膜であることが好ましい。この場合、比誘電率を考慮すると、アルミニウム酸化膜の膜厚は２ｎｍ以下であることが好ましい。一方、シリコン酸化膜の膜厚は、ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴのいずれも０．５ｎｍ以下であることが好ましい。
【００１５】
図１は、本発明の半導体装置の断面図の一例である。
【００１６】
図１において、シリコン基板１の素子領域の周囲には素子分離絶縁膜２が形成されている。また、素子領域内には、Ｎ型拡散層領域３、Ｐ型拡散層領域４、Ｐ型エクステンション領域５、Ｎ型エクステンション領域６、Ｐ型ソース・ドレイン領域７、Ｎ型ソース・ドレイン領域８およびニッケルシリサイド膜９が形成されている。
【００１７】
チャネル上に形成されたＮＭＯＳＦＥＴのゲート絶縁膜は、シリコン酸化膜１０と、この上に形成された第１の金属酸化膜としてのハフニウムシリケート膜１１とからなる。ここで、シリコン酸化膜１０は下地界面層である。
【００１８】
一方、ＰＭＯＳＦＥＴのゲート絶縁膜は、シリコン酸化膜１２と、第１の金属酸化膜としてのハフニウムシリケート膜１３と、第２の金属酸化膜としてのアルミニウム酸化膜１４とが積層された構造からなる。ここで、シリコン酸化膜１２は下地界面層である。
【００１９】
シリコン基板のチャネル領域上に直接Ｈｉｇｈ−ｋ膜を形成すると、シリコン基板とゲート絶縁膜との界面特性が悪くなってキャリアの移動度が低下する。Ｈｉｇｈ−ｋ膜とシリコン基板との界面に下地界面層を設けることによって、界面特性を良好にすることができる。尚、本発明においては、シリコン酸化膜の他に、シリコン窒化膜またはシリコン酸窒化膜などを下地界面層として用いてもよい。
【００２０】
また、図１において、Ｎ型ゲート電極は、Ｎ型ポリシリコン膜１５および金属シリサイド膜９からなる。一方、Ｐ型ゲート電極は、Ｐ型ポリシリコン膜１６およびニッケルシリサイド膜９からなる。そして、各ゲート電極の側壁には、サイドウォールとしてのシリコン窒化膜１７が形成されている。
【００２１】
ハフニウムシリケート膜の上にＮ型またはＰ型のポリシリコン膜を形成すると、フェルミレベルピニング現象の結果、いずれのポリシリコン膜もシリコンの伝導帯に近い有効ゲート電極仕事関数を持つ。一方、アルミニウム酸化膜の上にＮ型またはＰ型のポリシリコン膜を形成すると、いずれのポリシリコン膜もシリコンの価電子帯に近い有効ゲート電極仕事関数を持つ。
【００２２】
図２は、ゲート絶縁膜の種類によるポリシリコンゲート電極のフラットバンド電圧の変化を示したものである。図より、ＮＭＯＳＦＥＴではハフニウムシリケート膜が、ＰＭＯＳＦＥＴではアルミニウム酸化膜がそれぞれゲート絶縁膜として適している。しかしながら、ＰＭＯＳＦＥＴのゲート絶縁膜として、シリコン酸化膜とアルミニウム酸化膜のみからなる積層膜を用いた場合には、アルミニウム酸化膜の比誘電率が低いために十分なゲート電極を得ることができない。
【００２３】
本発明によれば、ＮＭＯＳＦＥＴにシリコン酸化膜とハフニウムシリケート膜との積層膜を、ＰＭＯＳＦＥＴにシリコン酸化膜、ハフニウムシリケート膜およびアルミニウム酸化膜からなる積層膜を、それぞれゲート絶縁膜として用いるので、閾値電圧およびゲートリーク電流の低いＣＭＯＳＦＥＴを得ることができる。
【００２４】
次に、図３〜図９を用いて、本発明による半導体装置の製造方法の一例について説明する。尚、これらの図において、図１と同じ符号を付した部分は同じ部分であることを示している。
【００２５】
まず、図３(ａ)に示すように、シリコン基板１の所定の領域にシリコン酸化膜を埋め込み、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域２および犠牲酸化膜１８を形成する。尚、本実施の形態においては、シリコン基板１の他に、歪シリコン基板またはシリコンゲルマニウム基板などの半導体基板を用いてもよい。
【００２６】
次に、レジスト１９をマスクとして、シリコン基板１にＰ(リン)をイオン注入する（図３（ｂ））。Ｐの注入は、拡散層の形成およびトランジスタの閾値電圧の調整を目的としており、複数回に渡って行われる。Ｐを注入した後はレジスト１９を剥離し、さらに、同様の方法でシリコン基板にＢ(ボロン)を注入する。その後、熱処理により不純物を拡散させることによって、Ｎ型拡散層領域３およびＰ型拡散層領域４を形成する(図３(ｃ))。
【００２７】
拡散層領域を形成した後は、ＮＨ４Ｆ水溶液を用いて犠牲酸化膜１８を除去する。その後、シリコン酸化膜１９をシリコン基板１の表面に形成する。さらに、シリコン酸化膜２０の上に、ハフニウムシリケート膜２１、アルミニウム酸化膜２２を順に形成する（図４（ａ））。
【００２８】
次に、ＮＭＯＳ領域にあるアルミニウム酸化膜２２を選択的に除去するために、図４（ｂ）に示すように、ＰＭＯＳ領域にあるアルミニウム酸化膜２２の上にレジスト２３を形成する。アルミニウム酸化膜２２の選択的な除去は、例えば、アルミニウム酸化膜２１を形成した後に、９５０℃程度の温度で熱処理してから、フッ酸溶液でウェットエッチングを行うことによって実現できる。
【００２９】
図９は、ハフニウムシリケート膜とアルミニウム酸化膜について、フッ酸溶液によるエッチング後の膜厚を測定ポイントを変えて比較した一例である。図より、アルミニウム酸化膜の方がハフニウムシリケート膜よりもエッチングレートが速いことが分かる。すなわち、これを利用することによって、ハフニウムシリケート膜に対するアルミニウム酸化膜のエッチング選択比を大きくして、ハフニウムシリケート膜を実質的に除去することなしにアルミニウム酸化膜を選択的に除去することが可能となる。
【００３０】
アルミニウム酸化膜２２を除去した後は、不要となったレジスト２３を除去することによって、図４（ｃ）の構造とすることができる。
【００３１】
次に、図５(ａ)に示すように、ポリシリコン膜２４を形成した後、Ｎ型ゲート電極を形成するために、レジスト２５をマスクとしてポリシリコン膜２４中にＰをイオン注入する。次いで、レジスト２５を剥離した後、同様の方法によって、Ｐ型電極を形成するためにポリシリコン膜２３にイオン注入する。その後、全面にシリコン酸化膜２６を形成してから、レジスト２７をマスクとしてシリコン酸化膜２６を加工して図５（ｂ）の構造とする。
【００３２】
次に、レジスト２７を剥離した後に、シリコン酸化膜２６をマスクとしてＮ型ポリシリコン膜１５およびＰ型ポリシリコン膜１６を加工することによって、図６(ａ)に示すようにゲート電極を形成する。さらに、シリコン酸化膜２６をマスクとして、ゲート電極下部のみにゲート絶縁膜が残るように、アルミニウム酸化膜２２、ハフニウム酸化膜２１およびシリコン酸化膜２０をエッチングする。これにより、図６（ｂ）に示すように、シリコン酸化膜１０とハフニウムシリケート膜１１からなるＮＭＯＳＦＥＴのゲート絶縁膜と、シリコン酸化膜１２、ハフニウムシリケート膜１３およびアルミニウム酸化膜１４からなるＰＭＯＳＦＥＴのゲート絶縁膜とがそれぞれ形成される。尚、シリコン酸化膜２６はエッチングによって消失する。
【００３３】
次に、レジスト２８およびＰ型ポリシリコン膜１６をマスクとして、Ｎ型拡散層領域３にＢをイオン注入する(図７(ａ))。同様に、レジスト（図示せず）およびＮ型ポリシリコン膜１５をマスクとして、Ｐ型拡散層領域４にＰをイオン注入する。これにより、Ｐ型エクステンション領域５およびＮ型エクステンション領域６が形成される（図７（ｂ））。
【００３４】
次に、図７(ｃ)に示すように、シリコン窒化膜２９をＣＶＤ法で全面に形成する。この後、反応性イオンエッチングによって、ゲート電極の側壁部を残してシリコン窒化膜２９を除去する。これにより、サイドウォールとしてのシリコン窒化膜１７が形成される。
【００３５】
次に、図８(ａ)に示すように、レジスト３０およびシリコン窒化膜１７の形成されたゲート電極をマスクとして、Ｎ型拡散層領域３にＢをイオン注入する。レジスト３０を剥離した後、同様の方法でＰ型拡散層領域４にＰをイオン注入する。その後、熱処理により不純物を活性化することによって、Ｐ型ソース・ドレイン領域７およびＮ型ソース・ドレイン領域８を形成する（図８（ｂ））。
【００３６】
次に、全面にニッケル膜（図示せず）およびチタンナイトライド膜（図示せず）を成膜した後、熱処理を行う。その後、チタンナイトライド膜および未反応のニッケル膜をエッチング除去して、ソース・ドレイン領域７，８並びにＮ型ポリシリコン膜１５およびＰ型ポリシリコン膜１６の上に選択的にニッケルシリサイド膜９を形成する(図８（ｃ）)。尚、ニッケル膜の代わりにコバルト膜などを成膜することによって、コバルトシリサイド膜などの他の金属シリサイド膜を形成してもよい。
【００３７】
以上の工程によって、図１と同様の構造を得ることができる。この後は、層間絶縁膜を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法による平坦化を行ってからコンタクトおよび配線等を形成する。
【００３８】
尚、本実施の形態においては、ポリシリコンを用いてゲート電極を形成したが、本発明はこれに限られるものではない。本発明においては、ポリシリコンの他に、ゲルマニウム、シリコンゲルマニウムまたはタングステンなどを用いてゲート電極を形成してもよい。ゲート電極を、タングステンなどの金属からなる層を含む積層構造とした場合には、ゲート電極の上部に金属シリサイド層を形成する必要はなくなる。また、本発明は、上記のデュアルゲートの他に、トリプルゲート、縦型トランジスタまたはＦｉｎトランジスタなどにも適用することが可能である。
【図面の簡単な説明】
【００３９】
【図１】本実施の形態にかかる半導体装置の断面図である。
【図２】ゲート絶縁膜の種類によるポリシリコンゲート電極のフラットバンド電圧の変化を示した図である。
【図３】（ａ）〜（ｃ）は、本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図４】（ａ）〜（ｃ）は、本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図５】（ａ）〜（ｂ）は、本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図６】（ａ）〜（ｂ）は、本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図７】（ａ）〜（ｃ）は、本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図８】（ａ）〜（ｃ）は、本実施の形態にかかる半導体装置の製造工程を示す断面図である。
【図９】ハフニウムシリケート膜とアルミニウム酸化膜について、フッ酸溶液によるエッチング後の膜厚を比較した一例である。
【符号の説明】
【００４０】
１  シリコン基板
２  素子分離絶縁膜
３  Ｎ型拡散層領域
４  Ｐ型拡散層領域
５  Ｐ型エクステンション領域
６  Ｎ型エクステンション領域
７  Ｐ型ソース・ドレイン領域
８  Ｎ型ソース・ドレイン領域
９  ニッケルシリサイド膜
１０，１２，２０，２６  シリコン酸化膜
１１，１３，２１  ハフニウムシリケート膜
１４，２２  アルミニウム酸化膜
１５  Ｎ型ポリシリコン膜
１６  Ｐ型ポリシリコン膜
１７，２９  シリコン窒化膜
１８  犠牲酸化膜
１９，２３，２５，２７，２８，３０  レジスト
２４  ポリシリコン膜
【図１】
2006108439.tif 000003
【図２】
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【図３】
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【図４】
2006108439.tif 000006
【図５】
2006108439.tif 000007
【図６】
2006108439.tif 000008
【図７】
2006108439.tif 000009
【図８】
2006108439.tif 000010
【図９】
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