(57)【要約】【課題】  ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一基板上に形成する。【解決手段】  第１半導体層５および第２半導体層６を半導体基板１上のＳＯＩ形成領域Ｅ１に順次選択的に形成し、第２半導体層６が覆われるようにしてＳＯＩ形成領域Ｒ１およびバルク領域Ｒ２上に酸化防止膜８を形成し、第１半導体層５の端部の一部を露出させる開口部９を酸化防止膜８および犠牲酸化膜７に形成し、開口部９を介してエッチングガスまたはエッチング液を第１半導体層５に接触させることにより、第１半導体層５をエッチング除去し、半導体基板１および第２半導体層６の熱酸化を行うことにより、半導体基板１と第２半導体層６との間の空洞部１０に酸化膜１１を形成する。【選択図】      図１
2006108206.tif 000002
【特許請求の範囲】
【請求項１】
酸化膜が一部の領域に選択的に形成された半導体基板と、
前記酸化膜上にエピタキシャル成長にて形成された半導体層とを備えることを特徴とする半導体基板。
【請求項２】
酸化膜が一部の領域に選択的に形成された半導体基板と、
前記酸化膜上にエピタキシャル成長にて形成された半導体層と、
前記半導体層上に形成された第１ゲート電極と、
前記半導体層に形成され、前記第１ゲート電極の側方にそれぞれ配置された第１ソース／ドレイン層と、
前半導体基板上に形成された第２ゲート電極と、
前記半導体基板に形成され、前記第２ゲート電極の側方にそれぞれ配置された第２ソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項３】
半導体基板の表面の一部に第１半導体層を選択的に形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるように前記半導体基板上に絶縁膜を形成する工程と、
前記第１半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項４】
半導体基板に素子分離膜を形成する工程と、
前記素子分離膜で分離された半導体基板の一部の領域に第１半導体層を選択的に形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるように前記半導体基板上に絶縁膜を形成する工程と、
前記第１半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項５】
半導体基板の一部の領域に第１半導体層を選択的に形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるように前記半導体基板上に酸化防止膜を形成する工程と、
前記第１半導体層の端部の一部および素子分離領域を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成するとともに、前記半導体基板に素子分離膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項６】
半導体基板の表面の一部に第１半導体層を選択的に形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるように前記半導体基板上に絶縁膜を形成する工程と、
前記第１半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板に素子分離膜を形成する工程と、
前記素子分離膜で分離された半導体基板の一部の領域に第１半導体層を選択的に形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるように前記半導体基板上に絶縁膜を形成する工程と、
前記第１半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記第１ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程と、
前記半導体基板上にゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記第２ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板の一部の領域に第１半導体層を選択的に形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるように前記半導体基板上に酸化防止膜を形成する工程と、
前記第１半導体層の端部の一部および素子分離領域を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成するとともに、前記半導体基板に素子分離膜を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記第１ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程と、
前記半導体基板上にゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記第２ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ構造とバルク構造とを同一基板上に混載する方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
一方、電流駆動力が大きく高い耐圧が必要な電界効果トランジスタは、シリコン層の厚さが制限されているＳＯＩ基板に形成することは困難であり、バルク基板上に形成することが望まれる。
また、例えば、特許文献１には、ＳＯＩトランジスタと高耐圧トランジスタとを同一基板上に混載できるようにするため、ＳＯＩ基板における一部の領域のシリコン層とＢＯＸ層を選択的に除去し、この領域にエピタキシャルシリコン層を形成してＳＯＩ基板に非ＳＯＩ領域を設ける方法が開示されている。
【特許文献１】特開平２００３−２０３９６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素のイオン注入を行うことが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩ基板に非ＳＯＩ領域を設ける方法では、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００５】
そこで、本発明の目的は、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一基板上に形成することが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、酸化膜が一部の領域に選択的に形成された半導体基板と、前記酸化膜上にエピタキシャル成長にて形成された半導体層とを備えることを特徴とする。
これにより、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となり、コスト増を抑制しつつ、トランジスタの低消費電力化および高速化を図ることが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、酸化膜が一部の領域に選択的に形成された半導体基板と、前記酸化膜上にエピタキシャル成長にて形成された半導体層と、前記半導体層上に形成された第１ゲート電極と、前記半導体層に形成され、前記第１ゲート電極の側方にそれぞれ配置された第１ソース／ドレイン層と、前半導体基板上に形成された第２ゲート電極と、前記半導体基板に形成され、前記第２ゲート電極の側方にそれぞれ配置された第２ソース／ドレイン層とを備えることを特徴とする。
【０００８】
これにより、ＳＯＩ基板を用いることなく、半導体基板の一部の領域にＳＯＩ構造を形成することが可能となり、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することができる。このため、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することが可能となり、コスト増を抑制しつつ、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）を実現することが可能となる。
【０００９】
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板の表面の一部に第１半導体層を選択的に形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるように前記半導体基板上に絶縁膜を形成する工程と、前記第１半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程とを備えることを特徴とする。
【００１０】
これにより、第２半導体層を残したまま第１半導体層を除去することが可能となり、第２半導体層下に空洞部を形成することが可能となるとともに、第２半導体層を絶縁膜にて覆うことで、第２半導体層下に空洞部が形成された場合においても、第２半導体層を絶縁膜にて半導体基板上に支持することが可能となる。また、第１半導体層の端部の一部を露出させる開口部を絶縁膜に設けることにより、第１半導体層上に第２半導体層が積層された場合においても、エッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま第１半導体層を除去することが可能となるとともに、第２半導体層の熱酸化により、第２半導体層下の空洞部に酸化膜を形成することが可能となる。このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を酸化膜上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの品質を向上させることが可能となる。
【００１１】
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板に素子分離膜を形成する工程と、前記素子分離膜で分離された半導体基板の一部の領域に第１半導体層を選択的に形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるように前記半導体基板上に絶縁膜を形成する工程と、前記第１半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程とを備えることを特徴とする。
【００１２】
これにより、第２半導体層の欠陥の発生を低減させつつ、素子分離膜で分離された半導体基板の一部の領域にＳＯＩ構造を形成することが可能となるとともに、素子分離膜で分離された半導体基板の他の領域にバルク構造を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することができる。
【００１３】
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板の一部の領域に第１半導体層を選択的に形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるように前記半導体基板上に酸化防止膜を形成する工程と、前記第１半導体層の端部の一部および素子分離領域を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成するとともに、前記半導体基板に素子分離膜を形成する工程とを備えることを特徴とする。
【００１４】
これにより、半導体基板の素子分離膜を図りつつ、半導体基板の一部の領域にＳＯＩ構造を形成することが可能となるとともに、素子分離された半導体基板の他の領域にバルク構造を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となるとともに、素子分離工程を別途設ける必要がなくなり、コスト増を抑制しつつ、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することができる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部に第１半導体層を選択的に形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるように前記半導体基板上に絶縁膜を形成する工程と、前記第１半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１６】
これにより、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を酸化膜上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの品質を向上させることが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板に素子分離膜を形成する工程と、前記素子分離膜で分離された半導体基板の一部の領域に第１半導体層を選択的に形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるように前記半導体基板上に絶縁膜を形成する工程と、前記第１半導体層の端部の一部を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程と、前記第２半導体層上にゲート絶縁膜を介して第１ゲート電極を形成する工程と、前記第１ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程と、前記半導体基板上にゲート絶縁膜を介して第２ゲート電極を形成する工程と、前記第２ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする。
【００１８】
これにより、第２半導体層の欠陥の発生を低減させつつ、素子分離膜で分離された半導体基板の一部の領域にＳＯＩ構造を形成することが可能となるとともに、素子分離膜で分離された半導体基板の他の領域にバルク構造を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することが可能となり、コスト増を抑制しつつ、ＳＯＣを実現することが可能となる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の一部の領域に第１半導体層を選択的に形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるように前記半導体基板上に酸化防止膜を形成する工程と、前記第１半導体層の端部の一部および素子分離領域を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成するとともに、前記半導体基板に素子分離膜を形成する工程と、前記第２半導体層上にゲート絶縁膜を介して第１ゲート電極を形成する工程と、前記第１ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を前記第２半導体層に形成する工程と、前記半導体基板上にゲート絶縁膜を介して第２ゲート電極を形成する工程と、前記第２ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を前記半導体基板に形成する工程とを備えることを特徴とする。
【００２０】
これにより、半導体基板の素子分離を図りつつ、半導体基板の一部の領域にＳＯＩ構造を形成することが可能となるとともに、素子分離された半導体基板の他の領域にバルク構造を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することが可能となるとともに、素子分離工程を別途設ける必要がなくなり、コスト増を抑制しつつ、ＳＯＣを実現することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１および図３は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図、図２（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図、図２（ｂ）は、図２（ａ）のＡ１−Ａ１線で切断した断面図、図２（ｃ）は、図２（ａ）のＢ１−Ｂ１´線で切断した断面図である。
【００２２】
図１（ａ）において、半導体基板１には、ＳＯＩ形成領域Ｒ１およびバルク領域Ｒ２が設けられている。そして、フォトリソグラフィー技術およびエッチング技術を用いてバルク領域Ｒ２に不純物のイオン注入を行った後、半導体基板１の熱処理を行うことによりバルク領域Ｒ２にウェル２を形成する。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。そして、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法にて半導体基板１に素子分離膜３を形成することにより、ＳＯＩ形成領域Ｒ１とバルク領域Ｒ２とを素子分離する。そして、フォトリソグラフィー技術およびエッチング技術を用いてパッド酸化膜４をパターニングすることにより、バルク領域Ｒ２上にパッド酸化膜４を残したまま、ＳＯＩ形成領域Ｒ１上のパッド酸化膜４を除去し、ＳＯＩ形成領域Ｒ１の半導体基板１を露出させる。
【００２３】
次に、図１（ｂ）に示すように、パッド酸化膜４をマスクとしてエピタキシャル成長を行うことにより、第１半導体層５および第２半導体層６を半導体基板１上のＳＯＩ形成領域Ｒ１に順次選択的に形成する。なお、第１半導体層５は、半導体基板１および第２半導体層６よりもエッチング時の選択比が大きな材質を用いることができ、第１半導体層５および第２半導体層６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層５としてＳｉＧｅ、第２半導体層６としてＳｉを用いることが好ましい。これにより、第１半導体層５と第２半導体層６との間の格子整合をとることを可能としつつ、第１半導体層５と第２半導体層６との間のエッチング時の選択比を確保することができる。そして、第２半導体層６の熱酸化により、第２半導体層６の表面に犠牲酸化膜７を形成する。なお、第１半導体層５および第２半導体層６の膜厚は、例えば、１０〜２００ｎｍ程度、犠牲酸化膜７の膜厚は、例えば、１０ｎｍ程度とすることができる。
【００２４】
次に、図２に示すように、ＣＶＤなどの方法により、第２半導体層６が覆われるようにしてＳＯＩ形成領域Ｒ１およびバルク領域Ｒ２上に酸化防止膜８を形成する。なお、酸化防止膜８としては、例えば、シリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜８および犠牲酸化膜７をパターニングすることにより、第１半導体層５の端部の一部を露出させる開口部９を酸化防止膜８および犠牲酸化膜７に形成する。ここで、第１半導体層５の端部の一部を露出させる場合、第１半導体層５の端部の残りの一部およびバルク領域Ｒ２は酸化防止膜８で覆われたままにする。
【００２５】
次に、図３（ａ）に示すように、開口部９を介してエッチングガスまたはエッチング液を第１半導体層５に接触させることにより、第１半導体層５をエッチング除去し、半導体基板１と第２半導体層６との間に空洞部１０を形成する。
ここで、第１半導体層５の端部の一部を露出させる開口部９を酸化防止膜８に形成することにより、第２半導体層６下の第１半導体層５にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板１と第２半導体層６との間に空洞部１０を形成することができる。また、第１半導体層５の端部の残りの一部は酸化防止膜８で覆われたままにすることにより、第１半導体層５が除去された場合においても、第２半導体層６を酸化防止膜８にて半導体基板１上で支持することが可能となる。
【００２６】
なお、半導体基板１および第２半導体層６がＳｉ、第１半導体層５がＳｉＧｅの場合、第１半導体層５のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層６のオーバーエッチングを抑制しつつ、第１半導体層５を除去することが可能となる。
【００２７】
次に、図３（ｂ）に示すように、半導体基板１および第２半導体層６の熱酸化を行うことにより、半導体基板１と第２半導体層６との間の空洞部１０に酸化膜１１を形成する。なお、酸化膜１１を形成した後、高温アニールを行うようにしてもよい。そして、半導体基板１と第２半導体層６との間の空洞部１０に酸化膜１１が形成された後、酸化防止膜８を除去する。
【００２８】
次に、図３（ｃ）に示すように、パッド酸化膜４および犠牲酸化膜７を除去することにより、バルク領域Ｒ２の半導体基板１の表面を露出させるとともに、第２半導体層６の表面を露出させる。そして、第２半導体層６および半導体基板１の表面の熱酸化を行うことにより、第２半導体層６および半導体基板１の表面にゲート絶縁膜２０ａ、２０ｂをそれぞれ形成する。そして、ゲート絶縁膜２０ａ、２０ｂが形成された第２半導体層６および半導体基板１上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層６および半導体基板１上にゲート電極２１ａ、２１ｂをそれぞれ形成する。
【００２９】
次に、ゲート電極２１ａ、２１ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層６および半導体基板１内にイオン注入することにより、ゲート電極２１ａ、２１ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層６に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層６上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２１ａ、２１ｂの側壁にサイドウォール２２ａ、２２ｂをそれぞれ形成する。そして、ゲート電極２１ａ、２１ｂおよびサイドウォール２２ａ、２２ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層６および半導体基板１内にイオン注入することにより、サイドウォール２２ａ、２２ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２３ａ、２３ｂを第２半導体層６および半導体基板１にそれぞれ形成する。
【００３０】
これにより、第２半導体層の結晶品質を損なうことなく、ＳＯＩ形成領域Ｒ１にＳＯＩ構造を形成することが可能となるとともに、バルク領域Ｒ２にバルク構造を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板１上に形成することが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板１上に混載することができる。
【００３１】
例えば、ＳＯＩ形成領域Ｒ１には、完全空乏型ＳＯＩトランジスタを用いたロジック回路を形成し、バルク領域Ｒ２には、バルクトランジスタを用いた中耐圧アナログ回路を形成することができる。
図４および図６は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図、図５（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図５（ｂ）は、図５（ａ）のＡ２−Ａ２線で切断した断面図、図５（ｃ）は、図５（ａ）のＢ２−Ｂ２´線で切断した断面図である。
【００３２】
図４（ａ）において、半導体基板３１には、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２が設けられている。そして、フォトリソグラフィー技術およびエッチング技術を用いてバルク領域Ｒ１２に不純物のイオン注入を行った後、半導体基板３１の熱処理を行うことによりバルク領域Ｒ１２にウェル３２を形成する。そして、選択エピタキシャル成長を行うことにより、第１半導体層３５および第２半導体層３６を半導体基板３１上のＳＯＩ形成領域Ｒ１１に順次選択的に形成する。なお、第１半導体層３５は、半導体基板３１および第２半導体層３６よりもエッチング時の選択比が大きな材質を用いることができる。そして、第２半導体層３６および半導体基板３１の熱酸化により、第２半導体層３６および半導体基板３１の表面に犠牲酸化膜３４を形成する。
【００３３】
次に、図４（ｂ）に示すように、ＣＶＤなどの方法により、第２半導体層３６が覆われるようにしてＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２上に酸化防止膜３８を形成する。なお、酸化防止膜３８としては、例えば、シリコン窒化膜を用いることができる。
次に、図５に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜３８をパターニングすることにより、素子分離領域の酸化防止膜３８を除去するとともに、第１半導体層３５の端部の一部を露出させる開口面３９を酸化防止膜３８および犠牲酸化膜３４に形成する。ここで、第１半導体層３５の端部の一部を露出させる場合、第１半導体層３５の端部の残りの一部およびバルク領域Ｒ１２は酸化防止膜３８で覆われたままにする。そして、開口面３９を介してエッチングガスまたはエッチング液を第１半導体層３５に接触させることにより、第１半導体層３５をエッチング除去し、半導体基板３１と第２半導体層３６との間に空洞部４０を形成する。
【００３４】
ここで、第１半導体層３５の端部の一部を露出させる開口面３９を酸化防止膜３８に形成することにより、第２半導体層３６下の第１半導体層３５にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板３１と第２半導体層３６との間に空洞部４０を形成することができる。また、第１半導体層３５の端部の残りの一部は酸化防止膜３８で覆われたままにすることにより、第１半導体層３５が除去された場合においても、第２半導体層３６を酸化防止膜３８にて半導体基板３１上で支持することが可能となる。
【００３５】
次に、図６（ａ）に示すように、半導体基板３１および第２半導体層３６の熱酸化を行うことにより、半導体基板３１と第２半導体層３６との間の空洞部４０に酸化膜４１を形成するとともに、半導体基板３１に素子分離膜３３を形成し、ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２とを素子分離する。なお、酸化膜４１を形成した後、高温アニールを行うようにしてもよい。
【００３６】
次に、図６（ｂ）に示すように、酸化防止膜３８のエッチングを行うことにより、ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２の酸化防止膜３８を除去する。
次に、図６（ｃ）に示すように、犠牲酸化膜３４を除去することにより、バルク領域Ｒ１２の半導体基板３１の表面を露出させるとともに、第２半導体層３６の表面を露出させる。そして、第２半導体層３６および半導体基板３１の表面の熱酸化を行うことにより、第２半導体層３６および半導体基板３１の表面にゲート絶縁膜５０ａ、５０ｂをそれぞれ形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜５０ａ、５０ｂが形成された第２半導体層３６および半導体基板３１上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３６および半導体基板３１上にゲート電極５１ａ、５１ｂをそれぞれ形成する。
【００３７】
次に、ゲート電極５１ａ、５１ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３６および半導体基板３１内にイオン注入することにより、ゲート電極５１ａ、５１ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層３６に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層３６上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極５１ａ、５１ｂの側壁にサイドウォール５２ａ、５２ｂをそれぞれ形成する。そして、ゲート電極５１ａ、５１ｂおよびサイドウォール５２ａ、５２ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３６および半導体基板３１内にイオン注入することにより、サイドウォール５２ａ、５２ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層５３ａ、５３ｂを第２半導体層３６および半導体基板３１にそれぞれ形成する。
【００３８】
これにより、半導体基板３１の素子分離を図りつつ、ＳＯＩ形成領域Ｒ１１にＳＯＩ構造を形成することが可能となるとともに、バルク領域Ｒ１２にバルク構造を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一半導体基板３１上に形成することが可能となるとともに、素子分離工程を別途設ける必要がなくなり、コスト増を抑制しつつ、ＳＯＩトランジスタと高耐圧トランジスタとを同一半導体基板上に混載することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図５】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００４０】
１、３１  半導体基板、２、３２  ウェル、３、３３  素子分離膜、４  パッド酸化膜、７、３４  犠牲酸化膜、５、３５  第１半導体層、６、３６  第２半導体層、８、３８  酸化防止膜、９  開口部、１０、４０  空洞部、１１、４１  酸化膜、２０ａ、２０ｂ、５０ａ、５０ｂ  ゲート絶縁膜、２１ａ、２１ｂ、５１ａ、５１ｂ  ゲート電極、２２ａ、２２ｂ、５２ａ、５２ｂ  サイドウォールスペーサ、２３ａ、２３ｂ、５３ａ、５３ｂ  ソース／ドレイン層、３９  開口面、Ｒ１、Ｒ１１  ＳＯＩ形成領域、Ｒ２、Ｒ１２  バルク領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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