(57)【要約】【課題】本発明は、工程を単純化できる水平電界薄膜トランジスタ基板を用いた液晶表示装置及びその製造方法を提供する。【解決手段】本発明の液晶表示装置に用いる薄膜トランジスタ基板は、ゲートライン１０２及び共通ライン１２０は少なくとも二重導電層を有する第１導電層グループで形成され、共通電極１２２は共通ライン１２０の中少なくとも一つの導電層が延びて形成され、データライン１０４、ソース電極１１０、及びドレーン電極１１２は少なくとも二重導電層を有する第２導電層グループで形成され、画素電極１１８はドレーン電極１１２の中少なくとも一つの導電層が延びて形成されたことを特徴とする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
基板上に形成されたゲートラインと、
前記ゲートラインとゲート絶縁膜を挟んで交差して画素領域を定義するデータラインと、
前記ゲートラインと接続したゲート電極、前記データラインと接続したソース電極、前記ソース電極と対向するドレーン電極、前記ソース電極とドレーン電極との間のチャネルを形成する半導体パターンを含む薄膜トランジスタと、
前記ゲートラインと並んで前記基板上に形成された共通ラインと、
前記共通ラインから前記画素領域に延びて形成された共通電極と、
前記ドレーン電極から前記画素領域に、前記共通電極と水平電界とを形成するように伸張された画素電極とを備え、
前記ゲートライン及び共通ラインは、少なくとも二重導電層を有する第１導電層グループで形成され、前記共通電極は、前記共通ラインの中少なくとも一つの導電層が延びて形成され、前記データライン、ソース電極及びドレーン電極は、少なくとも二重導電層を有する第２導電層グループで形成され、前記画素電極は、前記ドレーン電極の中少なくとも一つの導電層が延びて形成されたことを特徴とする液晶表示装置。
【請求項２】
前記ドレーン電極が、前記ゲート絶縁膜を挟んで前記共通電極の一部分と重畳されて形成されたストレージキャパシタをさらに含むことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記共通電極は前記共通ラインの最下部層から延びて形成され、前記画素電極は前記ドレーン電極の最下部層から延びて形成されたことを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
前記第１及び第２導電層グループの前記共通電極及び画素電極を形成する前記少なくとも一つの導電層が、透明導電層、Ｔｉ及びＷの中少なくとも１つを含むことを特徴とする請求項１または３に記載の液晶表示装置。
【請求項５】
前記少なくとも一つの導電層を除外した残りの導電層は、Ｍｏ、Ｔｉ、Ｃｕ、Ａｌ、Ｃｒ、Ｍｏ合金、Ｃｕ合金及びＡｌ合金の各単層構造と、該単層構造を組み合わせて構成される二重層構造との中少なくとも１つを備えることを特徴とする請求項４に記載の液晶表示装置。
【請求項６】
前記第１導電層グループで形成され、前記ゲート絶縁膜を貫通するコンタクトホールを通じて前記データラインと接続されたデータリンクをさらに含むことを特徴とする請求項１に記載の液晶表示装置。
【請求項７】
前記ゲートラインと接続されたゲートパッド、前記データリンクと接続されたデータパッド、及び前記共通ラインと接続された共通パッドをさらに含み、
前記ゲートパッド、データパッド及び共通パッドの各々は、前記第１導電層グループで形成されたパッド下部電極と、
前記ゲート絶縁膜を貫通して前記パッド下部電極を露出させるコンタクトホールと、
前記コンタクトホールを通じて前記パッド下部電極と接続され、前記第２導電層グループの最下部層で形成されたパッド上部電極と、
を含むことを特徴とする請求項６に記載の液晶表示装置。
【請求項８】
前記データパッドの前記パッド上部電極は、前記データラインの最下部層と一体化したことを特徴とする請求項７に記載の液晶表示装置。
【請求項９】
前記ゲートラインと接続されたゲートパッド、前記データリンクと接続されたデータパッド、及び前記共通ラインと接続された共通パッドをさらに含み、
前記ゲートパッド、データパッド及び共通パッドの各々は、前記第１導電層グループで形成されたことを特徴とする請求項６に記載の液晶表示装置。
【請求項１０】
前記ゲートパッド、データパッド及び共通パッドの各々は、前記第１導電層グループの中、最下部層で形成されたパッド下部電極と、
前記パッド下部電極上の前記第１導電層グループの残りの上部層で形成されるパッド上部電極と、
前記ゲート絶縁膜を貫通して前記パッド下部電極を露出させるコンタクトホールと、
をさらに含むことを特徴とする請求項９に記載の液晶表示装置。
【請求項１１】
前記パッド上部電極は、前記コンタクトホールと非重畳されて前記ゲート絶縁膜により保護されることを特徴とする請求項１０に記載の液晶表示装置。
【請求項１２】
前記データライン、ソース電極、ドレーン電極及び画素電極は、前記基板とは異なる他基板との合着時にシーリング材により封入される領域に位置することを特徴とする請求項１に記載の液晶表示装置。
【請求項１３】
前記コンタクトホールは、前記基板とは異なる他基板との合着時にシーリング材により封入される領域に位置することを特徴とする請求項６に記載の液晶表示装置。
【請求項１４】
前記データライン、前記ソース電極、前記ドレーン電極及び前記画素電極を覆う配向膜をさらに含むことを特徴とする請求項１に記載の液晶表示装置。
【請求項１５】
前記データライン、前記ソース電極、前記ドレーン電極、前記画素電極及び前記コンタクトホールを覆う配向膜をさらに含むことを特徴とする請求項６に記載の液晶表示装置。
【請求項１６】
前記半導体パターンは、前記薄膜トランジスタが形成される位置に形成されることを特徴とする請求項１に記載の液晶表示装置。
【請求項１７】
前記第１及び第２導電層グループの各々は、透明導電層と、銅金属層または銅合金層とを有する構造で形成されたことを特徴とする請求項１に記載の液晶表示装置。
【請求項１８】
前記第１及び第２導電層グループの中少なくとも一つの導電層グループは、階段形態で段差を有するように形成されたことを特徴とする請求項１に記載の液晶表示装置。
【請求項１９】
前記半導体パターン、前記ソース電極、前記ドレーン電極及び前記画素電極の少なくとも２層は、直四角形の階段形態を持つ段差を有するように形成されたことを特徴とする請求項１に記載の液晶表示装置。
【請求項２０】
少なくとも二重導電層を含む第１導電層グループ構造を有するゲートライン、前記ゲートラインと接続されたゲート電極、前記ゲートラインと並んでいる共通ライン、及び前記共通ラインの前記導電層中少なくとも一つの導電層から延びた共通電極を含む第１マスクパターン群を形成する第１マスク工程と、
前記第１マスクパターン群を覆うゲート絶縁膜と、その上に半導体パターンを形成する第２マスク工程と、
データライン、前記データラインと接続され少なくとも二重導電層を含む第２導電層グループ構造を有するソース電極と、前記ソース電極と対向するドレーン電極と、前記半導体パターンを有するゲート絶縁膜上の前記ドレーン電極の前記導電層の中少なくとも一つの導電層から延びた画素電極とを含む第３マスクパターン群を形成する第３マスク工程と、
を含むことを特徴とする液晶表示装置の製造方法。
【請求項２１】
前記ドレーン電極で前記ゲート絶縁膜を挟んで、前記共通電極の一部分と重畳されてストレージキャパシタを形成するステップをさらに含むことを特徴とする請求項２０に記載の液晶表示装置の製造方法。
【請求項２２】
前記共通電極は前記共通ラインの最下部層が延びて形成され、前記画素電極は前記ドレーン電極の最下部層が延びて形成されることを特徴とする請求項２０に記載の液晶表示装置の製造方法。
【請求項２３】
前記第１及び第２導電層グループの前記共通電極及び画素電極の前記少なくとも一つの導電層が、透明導電層、Ｔｉ及びＷの中少なくとも１つを含むことを特徴とする請求項２０または２２に記載の液晶表示装置の製造方法。
【請求項２４】
前記少なくとも一つの導電層を除外した残りの導電層は、Ｍｏ、Ｔｉ、Ｃｕ、Ａｌ、Ｃｒ、Ｍｏ合金、Ｃｕ合金及びＡｌ合金の各単層構造と、該単層構造を組み合わせて構成する二重層構造との中少なくとも１つを備えることを特徴とする請求項２３に記載の液晶表示装置の製造方法。
【請求項２５】
前記第１マスク工程は、前記第１導電層グループで形成されて前記データラインと一部が重畳されたデータリンクを形成するステップを含み、前記第２マスク工程は、前記ゲート絶縁膜を貫通して前記データリンクとデータラインを接続させるコンタクトホールを形成するステップを含むことを特徴とする請求項２０に記載の液晶表示装置の製造方法。
【請求項２６】
前記第１マスク工程は、
前記基板上に前記第１導電層グループを形成するステップと、
ハーフトーンマスク及び回折露光マスクの中、１つを利用したフォトリソグラフィ工程により厚さが異なる第１フォトレジストパターンを形成するステップと、
前記第１フォトレジストパターンを利用したエッチング工程により前記第１導電層グループ構造の共通電極を含む前記第１マスクパターン群を形成するステップと、
前記第１フォトレジストパターンを利用したエッチング工程により前記共通電極の最下部層として残るように前記共通電極をエッチングするステップと、
を含むことを特徴とする請求項２５に記載の液晶表示装置の製造方法。
【請求項２７】
前記第１マスク工程は、前記第１導電層グループで、前記ゲートライン、前記データリンク及び前記共通ラインの中少なくとも１つと接続されたパッド下部電極を形成するステップをさらに含み、前記第２マスク工程は、前記ゲート絶縁膜を貫通して前記パッド下部電極を露出させるコンタクトホールを形成するステップをさらに含み、前記第３マスク工程は、前記第２導電層グループの最下部層で、前記コンタクトホールを通じて前記パッド下部電極と接続されたパッド上部電極を形成するステップをさらに含むことを特徴とする請求項２６に記載の液晶表示装置の製造方法。
【請求項２８】
前記データパッドの前記パッド上部電極は、前記データラインの最下部層と一体化して形成されることを特徴とする請求項２７に記載の液晶表示装置の製造方法。
【請求項２９】
前記第２マスク工程は、前記第１マスクパターン群を覆うゲート絶縁膜、非晶質シリコン層、及び不純物がドーピングされた非晶質シリコン層を形成するステップと、
ハーフトーンマスク及び回折露光マスクの中、１つを利用したフォトリソグラフィ工程により厚さが異なる第２フォトレジストパターンを形成するステップと、
前記第２フォトレジストパターンを利用したエッチング工程により前記コンタクトホールと、前記半導体パターンを形成するステップと、
を含むことを特徴とする請求項２７に記載の液晶表示装置の製造方法。
【請求項３０】
前記第３マスク工程は、前記半導体パターンを有するゲート絶縁膜上に前記第２導電層グループを形成するステップと、
ハーフトーンマスク及び回折露光マスクの中、１つを利用して厚さが異なる第３フォトレジストパターンを形成するステップと、
前記第３フォトレジストパターンを利用したエッチング工程により前記第２導電層グループをパターニングして前記パッド上部電極を含む第３マスクパターン群を形成するステップと、
前記ソース電極とドレーン電極との間に露出された不純物がドーピングされた非晶質シリコン層を除去するステップと、
前記第３フォトレジストパターンをマスクとして利用したエッチング工程により前記画素電極及びパッド上部電極の最下部層のみ残るように前記共通電極をエッチングするステップと、
を含むことを特徴とする請求項２９に記載の液晶表示装置の製造方法。
【請求項３１】
前記第１マスク工程は、前記第１導電層で、前記ゲートライン、前記データリンク及び前記共通ラインの中、少なくとも１つと接続されたパッドを形成するステップを更に含み、前記第２マスク工程は、前記パッドを露出させるコンタクトホールを形成するステップを更に含むことを特徴とする請求項２６に記載の液晶表示装置の製造方法。
【請求項３２】
前記パッドを形成するステップは、前記フォトレジストパターンを利用したエッチング工程により前記第１導電層グループ構造のパッド下部電極及びパッド上部電極を有するパッドを形成するステップと、
アッシングされたフォトレジストパターンを利用したエッチング工程により前記パッド上部電極を貫通して前記パッド下部電極を露出させるステップと、
を含むことを特徴とする請求項３１に記載の液晶表示装置の製造方法。
【請求項３３】
前記コンタクトホールは、前記パッド上部電極と非重畳されて前記パッド下部電極が露出されるように形成されることを特徴とする請求項３２に記載の液晶表示装置の製造方法。
【請求項３４】
前記データライン、前記ソース電極、前記ドレーン電極及び前記画素電極は、前記基板とは異なる他基板との合着時にシーリング材により封入される領域に形成されることを特徴とする請求項２０に記載の液晶表示装置の製造方法。
【請求項３５】
前記コンタクトホールは、前記基板とは異なる他基板との合着時にシーリング材により封入される領域に形成されることを特徴とする請求項２５に記載の液晶表示装置の製造方法。
【請求項３６】
前記データライン、前記ソース電極、前記ドレーン電極及び前記画素電極を覆う配向膜を形成するステップを更に含むことを特徴とする請求項２０に記載の液晶表示装置の製造方法。
【請求項３７】
前記データライン、前記ソース電極、前記ドレーン電極、前記画素電極及び前記コンタクトホールを覆う配向膜を形成するステップを更に含むことを特徴とする請求項２５に記載の液晶表示装置の製造方法。
【請求項３８】
前記半導体パターンは、前記薄膜トランジスタが形成される位置に形成されることを特徴とする請求項２０に記載の液晶表示装置の製造方法。
【請求項３９】
前記第１及び第２導電層グループの各々は、透明導電層と、銅金属層または銅合金層とを持つ構造を有することを特徴とする請求項２０に記載の液晶表示装置の製造方法。
【請求項４０】
前記第１及び第２導電層グループの中、少なくとも一つの導電層グループは、直四角形の階段形態で段差を有するように形成されることを特徴とする請求項２０に記載の液晶表示装置の製造方法。
【請求項４１】
前記半導体パターン、前記ソース電極、前記ドレーン電極及び前記画素電極の中の少なくとも２層は、直四角形の階段形態で段差を有するように形成されることを特徴とする請求項２０に記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、水平電界を利用する液晶表示装置に係り、特に、工程を単純化できる水平電界薄膜トランジスタ基板を用いた液晶表示装置及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、電界を利用して誘電異方性を有する液晶の光透過率を調節することによって画像を表示することになる。このために、液晶表示装置は液晶セルマトリックスを通じて画像を表示する液晶表示パネル（以下、「液晶パネル」という。）と、その液晶パネルを駆動する駆動回路とを備える。
【０００３】
図１を参照すれば、従来の液晶パネルは、液晶２４を挟んで接合されたカラーフィルタ基板１０と薄膜トランジスタ基板２０とから構成される。
【０００４】
カラーフィルタ基板１０は、上部ガラス基板２上に順に形成されたブラックマトリックス４、カラーフィルタ６及び共通電極８を備える。ブラックマトリックス４は、上部ガラス基板２にマトリックス形態で形成される。このようなブラックマトリックス４は、上部ガラス基板２の領域をカラーフィルタ６が形成される複数のセル領域に分け、隣接したセルの間の光干渉及び外部光反射を防止する。カラーフィルタ６は、ブラックマトリックス４により区分されたセル領域に赤（R）、緑（G）、青（B）に区分されるように形成されて、赤、緑及び青色の光を各々透過させる。共通電極８は、カラーフィルタ６上に全面塗布された透明導電層で、液晶２４駆動時の基準となる共通電圧（Vcom）を供給する。そして、カラーフィルタ６の平坦化のためにカラーフィルタ６と共通電極８との間にはオーバーコート層（図示せず）が更に形成される場合もある。
【０００５】
薄膜トランジスタ基板２０は、下部ガラス基板１２において、ゲートライン１４とデータライン１６との交差により定義されたセル領域毎に形成された薄膜トランジスタ１８と、画素電極２２とを備える。薄膜トランジスタ１８は、ゲートライン１４からのゲート信号に応答してデータライン１６からのデータ信号を画素電極２２に供給する。透明導電層で形成された画素電極２２は、薄膜トランジスタ１８からのデータ信号を供給して液晶２４を駆動させるようにする。
【０００６】
誘電異方性を有する液晶２４は、画素電極２２のデータ信号と共通電極８の共通電圧（Vcom）により形成された電界により回転して光透過率を調節することによって階調が具現されるようにする。
【０００７】
そして、液晶パネルは、カラーフィルタ基板１０と薄膜トランジスタ基板２０とのセルギャップを一定に維持するためのスペーサ（図示せず）を更に備える。  
【０００８】
このような液晶パネルのカラーフィルタ基板１０及び薄膜トランジスタ基板２０は、複数のマスク工程を利用して形成される。一つのマスク工程は、薄膜蒸着（コーティング）工程、洗浄工程、フォトリソグラフィ工程、エッチング工程、フォトレジスト剥離工程、検査工程などの多数の工程を含む。
【０００９】
特に、薄膜トランジスタ基板は、半導体工程を含むと共に、複数のマスク工程を必要とするため製造工程が複雑で液晶パネル製造コストの上昇の重要原因となっている。これによって、薄膜トランジスタ基板は、標準マスク工程であった５マスク工程でマスク工程数を縮める方に発展している。
【００１０】
一方、液晶表示装置は、液晶を駆動させる電界の方向によって垂直電界印加型と水平電界印加型に大別される。
【００１１】
垂直電界印加型液晶表示装置は、上下部の基板に対向するように配置された画素電極と共通電極との間に形成される垂直電界によりＴＮ（Twisted Nematic）モードの液晶を駆動することになる。垂直電界印加型液晶表示装置は開口率が大きい長所を有する反面、視野角が９０度程度で狭いという短所を有する。
【００１２】
水平電界印加型液晶表示装置は、下部基板に並んで配置された画素電極と共通電極との間の水平電界によりインプレーンスイッチング（以下、「IPS」という。）モードの液晶を駆動することになる。水平電界印加型液晶表示装置は視野角が１６０度程度に広いという長所を有する。
【００１３】
このような水平電界印加型液晶表示装置の薄膜トランジスタ基板も半導体工程を含む多数のマスク工程を必要とするので、製造工程が複雑であるという短所がある。したがって、製造コストを低減するためにはマスク工程数の短縮が必要である。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
したがって、本発明の目的は、工程を単純化できる水平電界薄膜トランジスタを用いた液晶表示装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的の達成のために、本発明を適用した液晶表示装置は、基板上に形成されたゲートラインと、ゲートラインとゲート絶縁膜を挟んで交差して画素領域を定義するデータラインと、ゲートラインと接続したゲート電極、データラインと接続したソース電極、ソース電極と対向するドレーン電極、ソース電極とドレーン電極との間のチャネルを形成する半導体パターンを含む薄膜トランジスタと、ゲートラインと並んで基板上に形成された共通ラインと、共通ラインから画素領域に延びて形成された共通電極と、ドレーン電極から画素領域に共通電極と水平電界を形成するように伸張された画素電極とを備え、ゲートライン及び共通ラインは少なくとも二重導電層を有する第１導電層グループで形成され、共通電極は共通ラインの中少なくとも一つの導電層が延びて形成され、データライン、ソース電極及びドレーン電極は少なくとも二重導電層を有する第２導電層グループで形成され、画素電極はドレーン電極の中少なくとも一つの導電層が延びて形成されたことを特徴とする。
【００１６】
また、本発明を適用した液晶表示装置の製造方法は、少なくとも二重導電層を含む第１導電層グループ構造を有するゲートライン、ゲートラインと接続されたゲート電極、ゲートラインと実際に並んでいる共通ライン及び共通ラインの導電層中、少なくとも一つの導電層から延びた共通電極を含む第１マスクパターン群を形成する第１マスク工程と、第１マスクパターン群を覆うゲート絶縁膜と、その上に半導体パターンを形成する第２マスク工程と、データライン、データラインと接続され、少なくとも二重導電層を含む第２導電層グループ構造を有するソース電極、ソース電極と対向するドレーン電極及び半導体パターンを有するゲート絶縁膜上のドレーン電極の導電層中、少なくとも一つの導電層から延びた画素電極を含む第３マスクパターン群を形成する第３マスク工程とを含むことを特徴とする。
【発明の効果】
【００１７】
本発明の液晶表示装置及びその製造方法は、第１ハーフトーン（または、回折露光）マスクを利用して単層構造の共通電極を複層構造の他の第１マスクパターン群と共に形成する。
【００１８】
また、本発明の液晶表示装置及びその製造方法は、第２ハーフトーン（または、回折露光マスクを利用して半導体パターン及びコンタクトホールを形成する。  
【００１９】
また、本発明の液晶表示装置及びその製造方法は、第３ハーフトーン（または、回折露光）マスクを利用して保護膜なしに単層構造の画素電極及びパッド上部電極を複層構造の他の第３マスクパターン群と共に形成する。
【００２０】
これによって、本発明の液晶表示装置及びその製造方法は、３マスク工程で工程を単純化することによって材料費用及び設備投資費用などを低減すると共に、歩留まりを向上させることができることになる。
【００２１】
そして、本発明に係る水平電界薄膜トランジスタが適用された液晶パネルは、薄膜トランジスタ基板で保護膜部材に露出されたデータライン、ソース電極、ドレーン電極及び画素電極をその上に塗布される配向膜、または、シーリング材で封入される領域に詰められた液晶により十分保護されるようにする。また、薄膜トランジスタ基板のパッドが全て同一な構造を有するようにし、データパッドと接続されたデータリンクはシーリング材により封入される領域内でコンタクトホールを通じてデータラインと接続されるようにする。これによって、保護膜の不在による電食問題などを防止できることになる。
【００２２】
また、本発明の液晶表示装置及びその製造方法は、共通電極及び画素電極が透明導電層で形成されて開口率に寄与できるので開口率が向上する。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の好ましい実施形態を図２乃至図１３を参照しつつ詳細に説明する。
【００２４】
図２は、本発明の実施形態におる水平電界薄膜トランジスタを示す平面図であり、図３は、図２に図示した薄膜トランジスタ基板を線III−III'、線IV−IV'、線Ｖ−Ｖ'、線VI−VI'に沿って切断した断面図である。
【００２５】
図２及び図３に図示した薄膜トランジスタ基板は、下部基板１５０上にゲート絶縁膜１５２を挟んで交差して画素領域を定義するゲートライン１０２及びデータライン１０４、そのゲートライン１０２及びデータライン１０４と画素電極１１８とに接続された薄膜トランジスタ（TFT）、画素領域に水平電界を形成するように形成された画素電極１１８及び共通電極１２２、共通電極１２２と接続された共通ライン１２０、及び共通電極１２２とドレーン電極１１２の重畳部に形成されたストレージキャパシタ（Cst）を備える。そして、薄膜トランジスタ基板は、ゲートライン１０２と接続されたゲートパッド１２４、データライン１０４と接続されたデータパッド１３２、及び共通ライン１２０と接続された共通パッド１４０を更に備える。
【００２６】
ゲートライン１０２はゲートドライバ（図示せず）からのスキャン信号を、データライン１０４はデータドライバ（ 図示せず）からのビデオ信号を供給する。このようなゲートライン１０２及びデータライン１０４は、ゲート絶縁膜１５２を挟んで交差して各画素領域を定義する。  
【００２７】
ゲートライン１０２は、基板１５０上に透明導電層を含んだ少なくとも二重層以上の複層構造で形成される。例えば、図３に示すように、透明導電層を利用した第１導電層１０１と、不透明な金属を利用した第２導電層１０３が積層された二重層構造で形成される。データライン１０４は、ゲート絶縁膜１５２上に透明導電層を含んだ少なくとも二重層以上の複層構造で形成される。例えば、図３に示すように、透明導電層を利用した第３導電層１１１と、不透明な金属を利用した第４導電層１１３とが積層された二重層構造で形成される。この場合、第１及び第３導電層１０１、１１１としては、ＩＴＯ、ＴＯ、ＩＺＯ、ＩＴＺＯなどが、第２及び第４導電層１０３、１１３としては、Ｃｕ、Ｍｏ、Ａｌ、Ｃｕ合金、Ｍｏ合金、Ａｌ合金などが利用される。 
【００２８】
薄膜トランジスタ（TFT）は、ゲートライン１０２のスキャン信号に応答してデータライン１０４上のビデオ信号が画素電極１１８に充電されて維持されるようにする。このために、薄膜トランジスタ（TFT）は、ゲートライン１０２に含まれたゲート電極と、データライン１０４と接続されたソース電極１１０と、ソース電極１１０と対向し画素電極１１８と接続されたドレーン電極１１２と、ゲート絶縁膜１５２を挟んでゲートライン１０２と重畳されたソース 電極１１０とドレーン電極１１２との間にチャネルを形成する活性層１１４と、ソース電極１１０及びドレーン電極１１２とのオーミック接触のためにチャネル部を除外した活性層１１４上に形成されたオーミックコンタクト層１１６とを備える。ここで、ソース電極１１０及びドレーン電極１１２は、前述のデータライン１０４と共に半導体パターン１１５が形成されたゲート絶縁膜１５２上に、第３及び第４導電層１１１、１１３が積層された二重構造で形成される。
【００２９】
共通ライン１２０と共通電極１２２は、液晶駆動のための基準電圧、即ち，共通電圧を各画素に供給する。
【００３０】
このために、共通ライン１２０は、表示領域でゲートライン１０２と並んで形成された内部共通ライン１２０Ａと、非表示領域で内部共通ライン１２０Ａと共通接続された外部共通ライン１２０Ｂとを備える。共通ライン１２０は、前述のゲートライン１０２と共に基板１５０上に第１及び第２導電層１０１、１０３が積層された二重層構造で形成される。
【００３１】
共通電極１２２は、画素領域内に形成されて内部共通ライン１２０Ａと接続される。具体的には、共通電極１２２は、ゲートライン１０２と隣接してドレーン電極１１２と重畳された水平部１２２Ａと、水平部１２２Ａから画素領域側に伸張されて内部共通ライン１２０Ａと接続されたフィンガー部１２２Ｂとを備える。このような共通電極１２２は、共通ライン１２０の第１導電層１０１、即ち、透明導電層で形成される。
【００３２】
ストレージキャパシタ（Cst）は、共通電極１２２の第１水平部１２２Ａがゲート絶縁膜１５２を挟んでドレーン電極１１２と重畳されて形成される。ここで、ドレーン電極１１２は、薄膜トランジスタ（TFT）、即ち、ゲートライン１０２との重畳部から延びて共通電極１２２の第１水平部１２２Ａと最大限広く重畳されるように形成される。これによって、共通電極１２２とドレーン電極１１２との広い重畳面積によりストレージキャパシタ（Cst）の容量が増加することによって、ストレージキャパシタ（Cst）は画素電極１１８に充電されたビデオ信号を次の信号が充電される時まで安定的に維持させることができる。
【００３３】
画素電極１１８は、共通電極１２２のフィンガー部１２２Ｂと並んでフィンガー形状を有するようにドレーン電極１１２から伸張され、その端部は内部共通ライン１２０Ａと重畳される。特に、画素電極１１８は、ドレーン電極１１２から延びた第３導電層１１１、即ち、透明導電層で形成される。このような画素電極１１８に薄膜トランジスタ（TFT）を通じてビデオ信号が供給されれば、画素電極１１８と共通電圧が供給された共通電極１２２のフィンガー部１２２Ｂとの間には水平電界が形成される。このような水平電界により薄膜トランジスタ基板とカラーフィルタ基板との間で水平方向に配列された液晶分子が誘電異方性により回転することになる。そして、液晶分子の回転程度によって画素領域を透過する光透過率が変わることになって、階調を具現することになる。
【００３４】
ここで、透明導電層で形成された共通電極１２２及び画素電極１１８が水平電界を形成する場合、共通電極１２２のフィンガー部１２２Ｂと画素電極１１８の両側部（エッジ部から内側に約１μｍ程度）が開口率に寄与できるので開口率が向上する。
【００３５】
また、共通電極１２２のフィンガー部１２２Ｂと画素電極１１８は、図４に示すように、ジグザグ形状で形成されることができる。この場合、共通電極１２２のフィンガー部１２２Ｂでデータライン１０４と隣接したエッジ部は、データライン１０４と並んで形成されたり、ジグザグ形状で形成されることができる。また、データライン１０４が隣接した共通電極１２２のフィンガー部１２２Ｂに沿ってジグザグ形状で形成される場合もある。
【００３６】
ゲートライン１０２は、ゲートパッド１２４を通じてゲートドライバ（図示せず）と接続される。ゲートパッド１２４は、ゲートライン１０２から延びたゲートパッド下部電極１２６、ゲート絶縁膜１５２を貫通する第１コンタクトホール１２８を通じてゲートパッド下部電極１２６と接続されたゲートパッド上部電極１３０を備える。  
【００３７】
データライン１０４は、データパッド１３２を通じてデータドライバ（図示せず）と接続される。データパッド１３２は、データリンク１３５と接続されたデータパッド下部電極１３４、ゲート絶縁膜１５２を貫通する第２コンタクトホール１３６を通じてデータパッド下部電極１３４と接続されたデータパッド上部電極１３８を備える。
【００３８】
共通ライン１２０は、共通パッド１４０を通じて共通電圧源（図示せず）からの基準電圧を供給受けることになる。共通パッド１４０は、外部共通ライン１２０Ｂから延びた共通パッド下部電極１４２、ゲート絶縁膜１５２を貫通する第３コンタクトホール１４４を通じて共通パッド下部電極１４２と接続された共通パッド上部電極１４６を備える。
【００３９】
このような本発明の薄膜トランジスタ基板において、データパッド１３２は、ゲートパッド１３２及び共通パッド１４０が同一な構造で形成される。具体的には、ゲートパッド下部電極１２６、共通パッド下部電極１４２、データパッド下部電極１３４、及びデータリンク１３５は、前述したゲートライン１０２と共に基板１５０上に第１及び第２導電層１０１、１０３が積層された二重層構造で形成される。また、ゲートパッド上部電極１３０、共通パッド上部電極１４６、及びデータパッド上部電極１３８は、データライン１０４と共にゲート絶縁膜１５２上に形成され、第４導電層１１３が除去された第３導電層１１１、即ち、透明導電層で形成される。
【００４０】
これによって、基板１５０上に形成されたデータリンク１３５は、ゲート絶縁膜１５２を貫通する第４コンタクトホール１４８を通じてデータライン１０４と接続される。データリンク１３５は、データパッド下部電極１３４から伸張されるので、第１及び第２導電層１０１、１０３が積層された構造を有する。このようなデータリンク１３５の第２導電層１０３が、第４コンタクトホール１４８を通じて露出されてデータライン１０４の第３導電層１１１と接続される。この場合、データライン１０４の第３導電層１１１は、データパッド上部電極１３８と一体化した構造で形成されることができる。このようなデータライン１０４は、保護膜の不在により露出される。これによって、データライン１０４の第４導電層１１３が外部に露出して酸化されることを防止するために、図５に示すように、第４コンタクトホール１４８はシーリング材２００により封入する領域に位置することになる。これによって、封入領域に位置するデータライン１０４の第４導電層１１３はその上に塗布される下部配向膜２１４により保護される。 
【００４１】
具体的に、下部配向膜２１４が塗布された薄膜トランジスタ基板と、上部配向膜２１２が塗布されたカラーフィルタ基板２１０は、図５に示すように、シーリング材２００により合着され、シーリング材２００により形成された２基板間のセルギャップに液晶が詰められることになる。この際、液晶は両基板を合着した後、液晶を注入する真空注入方式の他にも、少なくとも一つの基板に液晶を滴下した後、合着することによって、液晶層を形成する液晶滴下方式で形成されることができる。上下部配向膜２１２、２１４は、有機絶縁物質で両基板の画像表示領域に各々塗布される。シーリング材２００は、接着力の強化のために、上下部配向膜２１２、２１４と接触させないように、離隔して塗布される。これによって、薄膜トランジスタ基板に形成されたデータライン１０４、ソース電極１１０、ドレーン電極１１２、画素電極１１８はシーリング材２００により封入される領域に位置して、その上に塗布される下部配向膜２１４だけでなく、封入領域に詰められた液晶により十分保護される。
【００４２】
このように、保護膜のない本発明の水平電界薄膜トランジスタ基板は次のように３つのマスク工程で形成される。
【００４３】
図６Ａ及び図６Ｂは、本発明の実施形態における水平電界薄膜トランジスタ基板製造方法の中、第１マスク工程を説明するための平面図及び断面図を示す図であり、図７Ａ乃至図７Ｅは、第１マスク工程を具体的に説明するための断面図を示す図である。
【００４４】
第１マスク工程により下部基板１５０上にゲートライン１０２、ゲートパッド下部電極１２６、共通ライン１２０、共通電極１２２、共通パッド下部電極１４２、データリンク１３５及びデータパッド下部電極１３４を含む第１マスクパターン群が形成される。ここで、共通電極１２２を除外した第１マスクパターン群は少なくとも２個の導電層が積層された複層構造で形成されるが、説明の便宜上、以下では第１及び第２導電層１０１、１０３が積層された二重構造のみを説明する。共通電極１２２は、透明導電層である第１導電層１０１の単層構造で形成される。このように複層及び単層構造を有する第１マスクパターン群は、ハーフトーン（Half Tone）マスク、または、回折露光マスクを利用することによって、一つのマスク工程で形成される。以下では、第１マスクとしてハーフトーンマスクを利用した場合を例として説明する。
【００４５】
図７Ａを参照すれば、下部基板１５０上にスパッタリング方法などの蒸着方法を通じて第１及び第２導電層１０１、１０３が積層される。第１導電層１０１には、ＩＴＯ、ＴＯ、ＩＺＯ、ＩＴＺＯなどの透明導電物質が、第２導電層１０３には、Ｍｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ、Ｃｒ、Ｍｏ合金、Ｃｕ合金、Ａｌ合金などの金属物質が単層に利用されたり、Ａｌ／Ｃｒ、Ａｌ／Ｍｏ、ＡｌＮｄ／Ａｌ、ＡｌＮｄ／Ｃｒ、Ｍｏ／ＡｌＮｄ／Ｍｏ、Ｃｕ／Ｍｏ、Ｔｉ／ＡｌＮｄ／Ｔｉ、Ｍｏ／Ａｌ、Ｍｏ／Ｔｉ／ＡｌＮｄ、Ｃｕ合金／Ｍｏ、Ｃｕ合金／Ａｌ、Ｃｕ合金／Ｍｏ合金、Ｃｕ合金／Ａｌ合金、Ａｌ／Ｍｏ合金、Ｍｏ合金／Ａｌ、Ａｌ合金／Ｍｏ合金、Ｍｏ合金／Ａｌ合金、Ｍｏ／Ａｌ合金などのように二重層以上が積層された構造で利用される。
【００４６】
図７Ｂを参照すれば、ハーフトーンマスクを利用したフォトリソグラフィ工程により段差を有する第２フォトレジストパターン１６２が形成される。ハーフトーンマスクは、紫外線を遮断する遮断部、位相シフト物質を利用して紫外線を部分的に透過させるハーフトーン透過部、及び全て透過させる透過部を備える。このようなハーフトーンマスクを利用したフォトリソグラフィ工程により形成された互いに異なる厚さの第１Ａ及び第１Ｂフォトレジストパターン１６２Ａ、１６２Ｂと、開口部とを有する第１フォトレジストパターン１６２が形成される。相対的に厚い第１Ａフォトレジストパターン１６２Ａは、ハーフトーンマスクの遮断部と重畳された第１フォトレジストの遮断領域Ｐ１に、第１Ａフォトレジストパターン１６２Ａより薄い第１Ｂフォトレジストパターン１６２Ｂは、ハーフトーン透過部と重畳されたハーフトーン露光部Ｐ２に、開口部は、透過部と重畳されたフル露光領域Ｐ３に、それぞれ形成される。
【００４７】
図７Ｃを参照すれば、第１フォトレジストパターン１６２をマスクとして利用したエッチング工程により、第１及び第２導電層１０１、１０３の露出部分がエッチングされる。これにより、二重構造のゲートライン１０２、ゲートパッド下部電極１２６、共通ライン１２０、共通電極１２２、共通パッド下部電極１４２、データリンク１３５、データパッド下部電極１３４を含む第１マスクパターン群が形成される。
【００４８】
図７Ｄを参照すれば、酸素（O2）プラズマを利用したアッシング工程により第１Ａフォトレジストパターン１６２Ａの厚さは薄くなり、第１Ｂフォトレジストパターン１６２Ｂは除去される。そして、アッシングされた第１Ａフォトレジストパターン１６２Ａをマスクとして利用したエッチング工程により共通電極１２２上の第２導電層１０３が除去される。この際、アッシングされた第１Ａフォトレジストパターン１６２Ａに沿って、パターニングされた第２導電層１０３の両側部がもう一度エッチングされることにより、第１マスクパターン群の第１及び第２導電層１０１、１０３は階段形態で一定の段差を有することになる。これによって、第１及び第２導電層１０１、１０３の側面部が高さのある急傾斜を有するため、その上で発生するゲート絶縁膜１５２のステップカバレージ不良を防止することができることになる。
【００４９】
図７Ｅを参照すれば、図７Ｄに示した工程おいて第１マスクパターン群の上に残存した第１Ａフォトレジストパターン１６２Ａがストリップ工程により除去される。
【００５０】
図８Ａ及び図８Ｂは、本発明の実施形態における水平電界薄膜トランジスタ基板製造方法の中、第２マスク工程を説明するための平面図及び断面図を示す図であり、図９Ａ乃至図９Ｆは、第２マスク工程を具体的に説明するための断面図を示す図である。
【００５１】
第１マスクパターン群が形成された下部基板１５０上に第２マスク工程により第１乃至第４コンタクトホール１２８、１３６、１４４、１４８を含むゲート絶縁膜１５２と、半導体パターン１１５が形成される。このような半導体パターン１１５と、ゲート絶縁膜１５２のコンタクトホール１２８、１３６、１４４、１４８は回折露光マスクまたはハーフトーンマスクを利用した一つのマスク工程で形成される。以下では、第２マスクにハーフトーンマスクを利用した場合を説明する。
【００５２】
図９Ａを参照すれば、第１マスクパターン群が形成された下部基板１５０上にＰＥＣＶＤなどの蒸着方法によりゲート絶縁膜１５２、非晶質シリコン層１０５、不純物（n+またはp+）がドーピングされた非晶質シリコン層１０７が順に形成される。ゲート絶縁膜１５２としては、ＳｉＯｘ、ＳｉＮｘなどのような無機絶縁物質が利用される。
【００５３】
図９Ｂを参照すれば、ハーフトーンマスクを利用したフォトリソグラフィ工程により段差を有する第２フォトレジストパターン１６８が形成される。ハーフトーンマスクは、紫外線を遮断する遮断部、位相シフト物質を利用して紫外線を部分的に透過させるハーフトーン透過部、及び全て透過させる透過部を備える。このようなハーフトーンマスクを利用したフォトリソグラフィ工程により形成された互いに異なる厚さの第２Ａ及び第２Ｂフォトレジストパターン１６８Ａ、１６８Ｂと、開口部とを有する第２フォトレジストパターン１６８が形成される。相対的に厚い第２Ａフォトレジストパターン１６８Ａは、ハーフトーンマスクの遮断部と重畳された第２フォトレジストの遮断領域Ｐ１に、第２Ａフォトレジストパターン１６８Ａより薄い第２Ｂフォトレジストパターン１６８Ｂは、ハーフトーン透過部と重畳されたハーフトーン露光部Ｐ２に、開口部は、透過部と重畳されたフル露光領域Ｐ３に、それぞれ形成される。
【００５４】
図９Ｃを参照すれば、第２フォトレジストパターン１６８をマスクとして利用したエッチング工程により不純物がドーピングされた非晶質シリコン層１０７からゲート絶縁膜１５２まで貫通する第１乃至第４コンタクトホール１２８、１３６、１４４、１４８が形成される。第１コンタクトホール１２８はゲートパッド下部電極１２６を、第２コンタクトホール１３６はデータパッド下部電極１３４を、第３コンタクトホール１４４は共通パッド下部電極１４２を、第４コンタクトホール１４８はデータリンク１３５を、それぞれ露出させる。 
【００５５】
図９Ｄを参照すれば、酸素（O2）プラズマを利用したアッシング工程により第２Ａフォトレジストパターン１６８Ａの厚さは薄くなり、第２Ｂフォトレジストパターン１６８Ｂは除去される。 
【００５６】
図９Ｅを参照すれば、アッシングされた第２Ａフォトレジストパターン１６８Ａをマスクとして利用したエッチング工程により、不純物がドーピングされた非晶質シリコン層１０７及び非晶質シリコン層１０５がパターニングされる。これにより、活性層１１４及びオーミック接触層１１６を有する半導体パターン１１５が形成される。
【００５７】
図９Ｆを参照すれば、図９Ｅに示した工程で半導体パターン１１５上に残存した第２Ａフォトレジストパターン１６８Ａはストリップ工程により除去される。
【００５８】
図１０Ａ及び図１０Ｂは、本発明の実施形態における水平電界薄膜トランジスタ基板製造方法の中、第３マスク工程を説明するための平面図及び断面図であり、図１２Ａ乃至図１２Ｅは、第３マスク工程を具体的に説明するための断面図である。
【００５９】
第３マスク工程により半導体パターン１１５が形成されたゲート絶縁膜１５２上に、データライン１０４、ソース電極１１０、ドレーン電極１１２、画素電極１１８、ゲートパッド上部電極１３０、データパッド上部電極１３８、及び共通パッド上部電極１４６を含む第３マスクパターン群が形成される。このような第３マスクパターン群において、データライン１０４、ソース電極１１０、ドレーン電極１１２を含む第３Ａマスクパターン群は少なくとも２個の導電層が積層された複層構造で形成されるが、説明の便宜上、以下では第３及び第４導電層１１１、１１３が積層された二重層構造のみを説明する。画素電極１１８、ゲートパッド上部電極１３０、データパッド上部電極１３８、及び共通パッド上部電極１４６を含む第３Ｂマスクパターン群は、第３Ａマスクパターン群の第３導電層１１１からなる単層構造で形成される。このように、二重層構造の第３Ａマスクパターン群と、単層構造の第３Ｂマスクパターン群を含む第３マスクパターン群は回折露光マスクまたはハーフトーンマスクを利用した第３マスク工程で形成される。以下では、第３マスクとしてハーフトーンマスクを利用した場合を説明する。
【００６０】
具体的には、図１１Ａのように、半導体パターン１１５が形成されたゲート絶縁膜１５２上に、第３及び第４導電層１１１、１１３がスパッタリングなどの蒸着方法を通じて順に形成される。第３導電層１１１としては、ＩＴＯ、ＴＯ、ＩＺＯ、ＩＴＺＯなどのような透明導電層、または、Ｔｉ、Ｗなどのように耐蝕性が強くて強度の高い不透明な金属が利用される。第４導電層１１３としては、Ｍｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ、Ｃｒ、Ｍｏ合金、Ｃｕ合金、Ａｌ合金などのように、金属物質が単層で利用されたり、Ａｌ／Ｃｒ、Ａｌ／Ｍｏ、ＡｌＮｄ／Ａｌ、ＡｌＮｄ／Ｃｒ、Ｍｏ／ＡｌＮｄ／Ｍｏ、Ｃｕ／Ｍｏ、Ｔｉ／ＡｌＮｄ／Ｔｉ、Ｍｏ／Ａｌ、Ｍｏ／Ｔｉ／ＡｌＮｄ、Ｃｕ合金／Ｍｏ、Ｃｕ合金／Ａｌ、Ｃｕ合金／Ｍｏ合金、Ｃｕ合金／Ａｌ合金、Ａｌ／Ｍｏ合金、Ｍｏ合金／Ａｌ、Ａｌ合金／Ｍｏ合金、Ｍｏ合金／Ａｌ合金、Ｍｏ／Ａｌ合金などのように、二重層以上が積層された構造で利用される。  
【００６１】
図１１Ｂを参照すれば、ハーフトーンマスクを利用したフォトリソグラフィ工程により段差を有する第３フォトレジストパターン１８２が形成される。ハーフトーンマスクは、紫外線を遮断する遮断部、位相シフト物質を利用して紫外線を部分的に透過させるハーフトーン透過部、及び全て透過させる透過部を備える。このようなハーフトーンマスクを利用したフォトリソグラフィ工程により形成された互いに異なる厚さの第３Ａ及び第３Ｂフォトレジストパターン１８２Ａ、１８２Ｂと、開口部とを有する第３フォトレジストパターン１８２が形成される。相対的に厚い第３Ａフォトレジストパターン１８２Ａは、ハーフトーンマスクの遮断部と重畳された第３フォトレジストの遮断領域Ｐ１に、第３Ａフォトレジストパターン１８２Ａより薄い第３Ｂフォトレジストパターン１８２Ｂは、ハーフトーン透過部と重畳されたハーフトーン露光部Ｐ２に、開口部は、透過部と重畳されたフル露光領域Ｐ３に、それぞれ形成される。
【００６２】
図１１Ｃを参照すれば、第３フォトレジストパターン１８２をマスクとして利用した湿式エッチング工程により第３及び第４導電層１１１、１１３がパターニングされることにより、二重層構造を有するデータライン１０４、ソース電極１１０、ドレーン電極１１２、画素電極１１８、ゲートパッド上部電極１３０、データパッド上部電極１３８、及び共通パッド上部電極１４６が形成される。データライン１０４は、データリンク１３５と重畳され、第４コンタクトホール１４８を通じてデータリンク１３５と接続される。この際、互いに異なるエッチャントを利用して第４導電層１１３がエッチングされた後、第３導電層１１１がエッチングされるので、上部の第４導電層１１３より下部の第３導電層１１１が過エッチングされてアンダー−カット（Under-cut）部分が発生することができる。また、ソース電極１１０及びドレーン電極１１２をマスクとして利用したエッチング工程、例えば、乾式エッチング工程により、その間のオーミック接触層１１６が除去されて活性層１１４が露出される。
【００６３】
図１１Ｄを参照すれば、アッシング工程により第３Ａフォトレジストパターン１８２Ａの厚さは薄くなり、第３Ｂフォトレジストパターン１８２Ｂは除去される。このようなアッシング工程は、オーミック接触層１１６を分離する乾式エッチング工程と同一チャンバー内で遂行される。第３Ｂフォトレジストパターン１８２Ｂの除去により、画素電極１１８、ゲートパッド上部電極１３０、データパッド上部電極１３８、及び共通パッド上部電極１４６の第４導電層１１３が露出される。また、アッシングされた第３Ａフォトレジストパターン１８２Ａのエッジ部は、パターニングされた第４導電層１１３のエッジ部の内側に位置することになる。  
【００６４】
図１１Ｅを参照すれば、アッシングされた第３Ａフォトレジストパターン１８２Ａをマスクとして利用したエッチング工程により、画素電極１１８、ゲートパッド上部電極１３０、データパッド上部電極１３８、及び共通パッド上部電極１４６の第４導電層１１３がエッチングされることにより、画素電極１１８、ゲートパッド上部電極１３０、データパッド上部電極１３８、及び共通パッド上部電極１４６は、第３導電層１１１の単層構造で形成される。この際、第３Ａフォトレジストパターン１８２Ａのエッジ部を通じて露出された第４導電層１１３の両側部がもう一度エッチングされる。これによって、データライン１０４と、ソース電極１１０と、ドレーン電極１１２との第３及び第４導電層１１１、１１３は、階段形態で一定の段差を有することになる。そして、第３Ａフォトレジストパターン１８２Ａはストリップ工程により除去される。 
【００６５】
このような第３マスク工程において、第３及び第４導電層１１１、１１３のエッチング工程を、湿式エッチングまたは乾式エッチングへと進めることができる。但し、この場合には湿式エッチングが工程上有利である。
【００６６】
この結果、本発明の実施形態における薄膜トランジスタ基板は、保護膜の不在によりデータライン１０４、ソース電極１１０、ドレーン電極１１２、及び画素電極１１８が露出された構造を有することになるが、これらは全てシーリング材により封入される領域に位置するので、その上に塗布される下部配向膜だけでなく、封入領域に詰められた液晶によっても十分保護される。  
【００６７】
図１２は、本発明の他の実施形態における水平電界薄膜トランジスタ基板の一部を示す平面図であり、図１３は、図１２に図示した薄膜トランジスタ基板を線III-III'、線IV-IV'、線Ｖ-Ｖ'、線VI-VI'に沿って切断した断面図である。
【００６８】
図１２及び図１３に図示した薄膜トランジスタ基板は、図２及び図３に図示した薄膜トランジスタ基板と対比して、ゲートパッド２２４、データパッド２３２、及び共通パッド２４０が第１マスク工程で形成されて第１マスクパターン群の構造を有することを除いては同一な構成要素を備えるので、重畳された構成要素についての説明は省略する。
【００６９】
図１２及び図１３において、ゲートパッド下部電極２３０、データパッド下部電極２３８、及び共通パッド下部電極２４６は、第１マスクパターン群の第１導電層１０１で形成される。このようなゲートパッド下部電極２３０、データパッド下部電極２３８、及び共通パッド下部電極２４６は、第１乃至第３コンタクトホール２２８、２３６、２４４の各々を通じて露出される。ゲートパッド上部電極２２６、データパッド上部電極２３４、及び共通パッド上部電極２４２は、第１マスクパターン群の第２導電層１０３に形成される。このようなパッド上部電極２２６、２３４、２４２は、パッド下部電極２３０、２３８、２４６上にコンタクトホール２２８、２３６、２４４と非重畳されるように残存してゲート絶縁膜１５２により保護される。例えば、パッド上部電極２２６、２３４、２４２は、パッド下部電極２３０、２３８、２４６の縁に沿って残存してゲート絶縁膜１５２により保護される。  
【００７０】
このように、パッド上部電極２２６、２３４、２４２を通じてパッド下部電極２３０、２３８、２４６が露出された構造は、図６Ａ乃至図７Ｅで前述した第１マスク工程によりハーフトーン露光領域Ｐ２を適用して、第１導電層１０１が露出されるように第２導電層１０３のみをエッチングすることにより形成される。
【００７１】
上述のように、本発明に係る水平電界薄膜トランジスタ基板を用いた液晶表示装置及びその製造方法は、第１ハーフトーン（または、回折露光）マスクを利用して単層構造の共通電極を複層構造の他の第１マスクパターン群と共に形成する。
【００７２】
また、本発明に係る水平電界薄膜トランジスタ基板を用いた液晶表示装置及びその製造方法は、第２ハーフトーン（または、回折露光）マスクを利用して半導体パターン及びコンタクトホールを形成することになる。  
【００７３】
また、本発明に係る水平電界薄膜トランジスタ基板を用いた液晶表示装置及びその製造方法は、第３ハーフトーン（または、回折露光）マスクを利用して保護膜なしに単層構造の画素電極及びパッド上部電極を複層構造の他の第３マスクパターン群と共に形成する。
【００７４】
これによって、本発明に係る水平電界薄膜トランジスタ基板を用いた液晶表示装置及びその製造方法は、３マスク工程により工程を単純化することによって、材料費用及び設備投資費用などを低減すると共に、歩留まりを向上させることができることになる。
【００７５】
そして、本発明に係る水平電界薄膜トランジスタが適用された液晶パネルは、薄膜トランジスタ基板で保護膜の不在により露出されたデータライン、ソース電極、ドレーン電極、及び画素電極を、その上に塗布される配向膜、または、シーリング材で封入される領域に詰められた液晶により十分保護されるようにする。また、薄膜トランジスタ基板のパッドが全て同一な構造を有するようにし、データパッドと接続されたデータリンクはシーリング材により封入される領域内でコンタクトホールを通じてデータラインと接続されるようにする。これによって、保護膜の不在による電食問題などを防止できることになる。
【００７６】
また、本発明に係る水平電界薄膜トランジスタ基板を用いた液晶表示装置及びその製造方法は、共通電極及び画素電極が透明導電層で形成されて開口率に寄与できるので開口率が向上する。
【００７７】
以上、説明した内容を通じて当業者であれば本発明の技術思想から外れない範囲で多様な変更及び修正が可能であることが分かる。したがって、本発明の技術的範囲は明細書の詳細な説明に記載された内容に限られるものではなく、特許請求範囲により定めるはずである。
【図面の簡単な説明】
【００７８】
【図１】従来の液晶パネル構造を概略的に示す斜視図である。
【図２】本発明の実施形態の水平電界薄膜トランジスタ基板を示す平面図である。
【図３】図２に図示した薄膜トランジスタ基板を線III-III'、線IV-IV'、線Ｖ-Ｖ'、線VI-VI'に沿って切断した断面図である。
【図４】本発明の他の実施形態の水平電界薄膜トランジスタ基板を示す平面図である。
【図５】図３に図示した薄膜トランジスタ基板を利用した液晶パネルにおけるデータパッド領域を示す断面図である。
【図６Ａ】本発明の実施形態の水平電界薄膜トランジスタ基板の製造方法における第１マスク工程を説明するための平面図である。
【図６Ｂ】本発明の実施形態の水平電界薄膜トランジスタ基板の製造方法における第１マスク工程を説明するための断面図である。
【図７Ａ】本発明の第１マスク工程を具体的に説明するための断面図である。
【図７Ｂ】本発明の第１マスク工程を具体的に説明するための断面図である。
【図７Ｃ】本発明の第１マスク工程を具体的に説明するための断面図である。
【図７Ｄ】本発明の第１マスク工程を具体的に説明するための断面図である。
【図７Ｅ】本発明の第１マスク工程を具体的に説明するための断面図である。
【図８Ａ】本発明の実施形態の水平電界薄膜トランジスタ基板の製造方法における第２マスク工程を説明するための平面図である。
【図８Ｂ】本発明の実施形態の水平電界薄膜トランジスタ基板の製造方法における第２マスク工程を説明するための断面図である。
【図９Ａ】本発明の第２マスク工程を具体的に説明するための断面図である。
【図９Ｂ】本発明の第２マスク工程を具体的に説明するための断面図である。
【図９Ｃ】本発明の第２マスク工程を具体的に説明するための断面図である。
【図９Ｄ】本発明の第２マスク工程を具体的に説明するための断面図である。
【図９Ｅ】本発明の第２マスク工程を具体的に説明するための断面図である。
【図９Ｆ】本発明の第２マスク工程を具体的に説明するための断面図である。
【図１０Ａ】本発明の実施形態の水平電界薄膜トランジスタ基板の製造方法における第３マスク工程を説明するための平面図である。
【図１０Ｂ】本発明の実施形態の水平電界薄膜トランジスタ基板の製造方法における第３マスク工程を説明するための断面図である。
【図１１Ａ】本発明の第３マスク工程を具体的に説明するための断面図である。
【図１１Ｂ】本発明の第３マスク工程を具体的に説明するための断面図である。
【図１１Ｃ】本発明の第３マスク工程を具体的に説明するための断面図である。
【図１１Ｄ】本発明の第３マスク工程を具体的に説明するための断面図である。
【図１１Ｅ】本発明の第３マスク工程を具体的に説明するための断面図である。
【図１２】本発明の他の実施形態の水平電界薄膜トランジスタ基板を示す平面図である。
【図１３】図１２に図示した薄膜トランジスタ基板を線III-III'、線IV-IV'、線Ｖ-Ｖ'、線VI-VI'線に沿って切断した断面図である。
【符号の説明】
【００７９】
２    上部ガラス基板
４    ブラックマトリックス
６    カラーフィルタ
８    共通電極
１０    カラーフィルタ基板
１２    下部ガラス基板
１４、１０２    ゲートライン
１６、１０４    データライン
１８、ＴＦＴ    薄膜トランジスタ
２０    薄膜トランジスタ基板
２２、１１８    画素電極
２４    液晶
１１０    ソース電極
１１２    ドレーン電極
１２８、１３６、１４４、１４８、２３６、２４４、２４８    コンタクトホール
１２０    共通ライン
１２２    共通電極
１２４、２２４    ゲートパッド
１２６、２３０    ゲートパッド下部電極
１３０、２２６    ゲートパッド上部電極
１３２、２３２    データパッド
１３４、２３８    データパッド下部電極
１３８、２３４    データパッド上部電極
１４０、２４０    共通パッド
１４２、２４６    共通パッド下部電極
１４６、２４２    共通パッド上部電極
１５０    基板
１５２    ゲート絶縁膜
１１４    活性層
１１６    オーミック接触層
１５４    保護膜
１０１    第１導電層
１０３    第２導電層
１０５    非晶質シリコン層
１０７    不純物ドーピングされたシリコン層
１１１    第３導電層
１１３    第４導電層
１２２Ａ    共通電極水平部
１２２Ｂ    共通電極フィンガー部
１３５    データリンク
１６８、１８２    フォトレジストパターン
１１５    半導体パターン
Ｐ１    遮断領域
Ｐ２    ハーフトーン露光領域
Ｐ３    フル露光領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１２】
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【図１３】
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