(57)【要約】【課題】  本発明はＭＯＳＦＥＴのジャンクションリークの劣化を抑えつつ、かつ、ショートチャネル効果の抑制を可能とする半導体装置およびその製造方法を提供することを目的とする。【解決手段】  ＤＲＡＭ／Ｌｏｇｉｃ混載デバイス又はＤＲＡＭデバイスにおけるＤＲＡＭアレイ領域のトレンチセルを構成するトレンチキャパシタＴＣと転送トランジスタにおいて、転送トランジスタのドレイン領域２１下の領域に半導体基板１０と同じ導電型の不純物イオンを注入し、高濃度のポケットインプラ領域２３を形成させる。一方、転送トランジスタのソース領域２２下の領域にはこのポケットインプラ領域は形成させない。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板内に選択的に形成されたトレンチに電荷蓄積領域が埋め込まれたトレンチキャパシタと、
前記半導体基板の表面上にゲート絶縁膜を介して形成されたＭＯＳＦＥＴのゲート電極と、
前記ゲート電極の側面に形成された側壁絶縁膜と、
前記ゲート電極に対して自己整合的に前記半導体基板の表面に選択的に形成された不純物拡散層からなる前記ＭＯＳＦＥＴのドレイン領域及びソース領域と、
前記トレンチキャパシタに隣接して前記半導体基板の表面に選択的に形成され、かつ、前記電荷蓄積領域の上面を覆うように絶縁膜が埋め込まれた素子分離用のＳＴＩ領域と、
前記半導体基板の表面で前記電荷蓄積領域の上部を前記ソース領域と電気的に接続するように形成された不純物拡散層からなる埋め込みストラップ領域と
を具備し、
前記ドレイン領域下の領域の前記半導体基板と同じ導電型の不純物濃度は、前記ソース領域下の領域の不純物濃度よりも高濃度であることを特徴とする半導体装置。
【請求項２】
前記ソース領域下の領域の前記半導体基板と同じ導電型の不純物濃度は、前記ドレイン領域下の領域以外の領域の不純物濃度とほぼ同等であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース領域下の領域の前記半導体基板と同じ導電型の不純物濃度は、前記ドレイン領域下の領域以外の領域の不純物濃度よりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記トレンチキャパシタと前記埋め込みストラップ領域と前記ＭＯＳＦＥＴからなる埋め込みストラップタイプのトレンチセルが複数個配列されたセルアレイを構成していることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板内にプレート電極、キャパシタ絶縁膜及び電荷蓄積領域を有するトレンチキャパシタを形成する工程と、
前記トレンチキャパシタの上面にＳＴＩ領域を形成し、前記電荷蓄積領域と電気的に接続する埋め込みストラップ部を形成する工程と、
前記トレンチキャパシタに隣接してトランスファーゲート用のＭＯＳＦＥＴの第１のゲート電極を前記半導体基板上にゲート絶縁膜を介して形成し、前記ＳＴＩ領域上に第２のゲート電極を形成する工程と、
前記第１のゲート電極の高さＴｗｌ、前記第２のゲート電極の高さＴｐｗｌ、前記ＳＴＩ領域の前記半導体基板からの高さＴｓｔｉ、隣り合う前記第１のゲート電極及び前記第２のゲート電極との距離Ｓｂｓ、隣り合う前記第１のゲート電極間の距離Ｓｃｂ及び前記ゲート絶縁膜の厚さＴｏｘとおくと、前記半導体基板に垂直な方向に対して、Ｓｂｓ／（Ｔｐｗｌ＋Ｔｓｔｉ）＜ｔａｎθ≦Ｓｃｂ／（Ｔｗｌ＋Ｔｏｘ）の関係を満たす角度θを有する方向、かつ、前記第１のゲート電極の両側の少なくとも２方向から順次に前記半導体基板と同じ導電型の不純物イオンを打ち込み、前記ＭＯＳＦＥＴのドレイン領域下に相当する領域の不純物濃度を前記ＭＯＳＦＥＴのソース領域下に相当する領域の不純物濃度よりも高くするポケットインプラ領域形成工程と、
前記第１のゲート電極をマスクとして前記半導体基板の表面に自己整合的に前記ＭＯＳＦＥＴのドレイン領域及びソース領域を形成し、前記ソース領域は前記埋め込みストラップ領域と電気的に接続する工程と
を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特にトレンチキャパシタとＭＯＳＦＥＴとを拡散層で接続したメモリセルの構造およびその形成方法に関するもので、例えばダイナミック型半導体メモリ（ＤＲＡＭ）やＤＲＡＭ／ロジック（Ｌｏｇｉｃ）混載デバイスに適用される。
【背景技術】
【０００２】
近年、情報通信の発達に伴い、半導体デバイスの技術分野では、各種デバイスの高速化、高集積化が要求されており、異なった機能を持つ回路を一つのチップに集積させるＳＯＣ（System On a Chip）化が急速に進んでいる。その中でも、ＤＲＡＭとＬｏｇｉｃ回路を１チップ化したＤＲＡＭ／Ｌｏｇｉｃ混載デバイスは、大容量メモリと高速なデータ転送速度を実現可能であり、その需要は大きくなっている。
【０００３】
このＤＲＡＭ／Ｌｏｇｉｃ混載デバイスは、ＤＲＡＭアレイ領域の高集積化と高速化を実現するためにセルのＭＯＳＦＥＴのゲートを単純に縮小化すると、ＭＯＳＦＥＴのショートチャネル効果によりセルの性能が劣化してしまうという問題があった。
【０００４】
そのため、従来技術ではトレンチセルのＭＯＳＦＥＴのドレイン／ソース領域下に基板と同じ導電型の不純物イオンをインプラして高濃度のポケットインプラ領域を形成することによって、前述のショートチャネル効果を抑制することを開示している（例えば、特許文献１参照。）。
【０００５】
しかし、近年の益々のデバイスの高速化、高集積化による縮小化が進むと、ＭＯＳＦＥＴのソース領域下に形成された高濃度のポケットインプラ領域がトレンチキャパシタの埋め込みストラップ領域（ＢＳ）と近接し、ＭＯＳＦＥＴのジャンクションリークの上昇を引き起こす要因になる。
【特許文献１】特開２００４−４７９０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明はＭＯＳＦＥＴのジャンクションリークの劣化を抑えつつ、かつ、ショートチャネル効果の抑制を可能とする半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明の一態様によれば、半導体基板内に選択的に形成されたトレンチに電荷蓄積領域が埋め込まれたトレンチキャパシタと、前記半導体基板の表面上にゲート絶縁膜を介して形成されたＭＯＳＦＥＴのゲート電極と、前記ゲート電極の側面に形成された側壁絶縁膜と、前記ゲート電極に対して自己整合的に前記半導体基板の表面に選択的に形成された不純物拡散層からなる前記ＭＯＳＦＥＴのドレイン領域及びソース領域と、前記トレンチキャパシタに隣接して前記半導体基板の表面に選択的に形成され、かつ、前記電荷蓄積領域の上面を覆うように絶縁膜が埋め込まれた素子分離用のＳＴＩ領域と、前記半導体基板の表面で前記電荷蓄積領域の上部を前記ソース領域と電気的に接続するように形成された不純物拡散層からなる埋め込みストラップ領域とを具備し、前記ドレイン領域下の領域の前記半導体基板と同じ導電型の不純物濃度は、前記ソース領域下の領域の不純物濃度よりも高濃度であることを特徴とする半導体装置が提供される。
【０００８】
また、本発明の他の一態様によれば、半導体基板内にプレート電極、キャパシタ絶縁膜及び電荷蓄積領域を有するトレンチキャパシタを形成する工程と、前記トレンチキャパシタの上面にＳＴＩ領域を形成し、前記電荷蓄積領域と電気的に接続する埋め込みストラップ部を形成する工程と、前記トレンチキャパシタに隣接してトランスファーゲート用のＭＯＳＦＥＴの第１のゲート電極を前記半導体基板上にゲート絶縁膜を介して形成し、前記ＳＴＩ領域上に第２のゲート電極を形成する工程と、前記第１のゲート電極の高さＴｗｌ、前記第２のゲート電極の高さＴｐｗｌ、前記ＳＴＩ領域の前記半導体基板からの高さＴｓｔｉ、隣り合う前記第１のゲート電極及び前記第２のゲート電極との距離Ｓｂｓ、隣り合う前記第１のゲート電極間の距離Ｓｃｂ及び前記ゲート絶縁膜の厚さＴｏｘとおくと、前記半導体基板に垂直な方向に対して、Ｓｂｓ／（Ｔｐｗｌ＋Ｔｓｔｉ）＜ｔａｎθ≦Ｓｃｂ／（Ｔｗｌ＋Ｔｏｘ）の関係を満たす角度θを有する方向、かつ、前記第１のゲート電極の両側の少なくとも２方向から順次に前記半導体基板と同じ導電型の不純物イオンを打ち込み、前記ＭＯＳＦＥＴのドレイン領域下に相当する領域の不純物濃度を前記ＭＯＳＦＥＴのソース領域下に相当する領域の不純物濃度よりも高くするポケットインプラ領域形成工程と、前記第１のゲート電極をマスクとして前記半導体基板の表面に自己整合的に前記ＭＯＳＦＥＴのドレイン領域及びソース領域を形成し、前記ソース領域は前記埋め込みストラップ領域と電気的に接続する工程とを備えた半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によるとＭＯＳＦＥＴのジャンクションリークの劣化を抑えつつ、かつ、ショートチャネル効果の抑制を可能とする半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１１】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかるＤＲＡＭ／Ｌｏｇｉｃ混載デバイス構造の一態様を概略的に示した断面図である。
【００１２】
図２は、図１中のＤＲＡＭアレイ領域を取り出して、トレンチセル領域、ワード線ＷＬ及びビット線ＢＬの配置関係の一態様を概略的に示した平面図である。なお、図２中のＡ−Ａ線に層断面構造が図１中に示すＤＲＡＭアレイ領域に対応する。
【００１３】
図１中に示すＤＲＡＭアレイ領域は、電荷蓄積用のトレンチキャパシタＴＣと埋め込みストラップ領域１４（ＢＳ）とトランスファーゲート用のＭＯＳＦＥＴから構成された埋め込みストラップタイプのトレンチセルである。図１では示していないが、このストラップタイプのトレンチセルが複数個、例えば行列状に配列されると共に、列方向に隣り合う２個のトレンチセルを単位としてＳＴＩ領域により素子分離されている。
【００１４】
そして、セルアレイの同一行のセルのＭＯＳＦＥＴの各ゲート電極に共通に連なる複数のワード線ＷＬが形成されている。さらに、セルアレイの同一列のセルのＭＯＳＦＥＴの各ドレイン領域Ｄに共通に連なる複数のビット線ＢＬが複数のワード線ＷＬに対して直行する方向に形成されている。なお、このＭＯＳＦＥＴのソース領域はＳ、ビット線コンタクト部はＢＣで表している。
【００１５】
図１において、トレンチキャパシタＴＣは、半導体基板１０に形成された深いトレンチＤＴの内面に不純物拡散層（キャパシタプレート電極）１１が形成され、この不純物拡散層１１の表面に酸化膜（キャパシタ絶縁膜）１２を介してトレンチＤＴ内部にドープド・ポリシリコンからなる電荷蓄積領域１３が埋め込まれている。この場合、トレンチ側面上部は、後述する埋め込みストラップ領域１４（ＢＳ）を形成するために、酸化膜１２の一部が欠除されている。
【００１６】
素子分離用のＳＴＩ領域１５は、トレンチキャパシタＴＣに隣接して半導体基板１０の表面に選択的に形成された浅いトレンチ内及びトレンチキャパシタＴＣの電荷蓄積領域１３の上面を覆うように絶縁物が埋め込まれている。このＳＴＩ領域１５は、隣り合う素子領域を絶縁すればよく、図１の形状に限られない。
【００１７】
埋め込みストラップ領域１４は、例えば上記ＳＴＩ領域１５を形成する際の熱処理により、後述するＭＯＳＦＥＴのソース領域２２に電気的に接続されるように、電荷蓄積領域１３の上部から酸化膜１２の欠除部を経て半導体基板１０内に拡散することにより形成される。
【００１８】
ＭＯＳＦＥＴのゲート電極１６、例えばドープド・ポリシリコンは、半導体基板１０の表面上にゲート絶縁膜１７を介して形成されており、このゲート電極１６はセルアレイの同一行のセルのＭＯＳＦＥＴに共通に接続されるワード線ＷＬに連なっている。
【００１９】
ここで、図２において、図１中のセルのＭＯＳＦＥＴのゲート電極に接続されるワード線を転送ワード線Ｘｆｅｒ−ＷＬ、トレンチキャパシタＴＣ上を通過して図示しないセルのＭＯＳＦＥＴのゲート電極に接続されるワード線をパッシングワード線Ｐａｓｓ−ＷＬと称する。
【００２０】
図１中のゲート電極１６の側面には、ゲート電極形成後の酸化（後酸化）により薄いゲート保護絶縁膜１８が形成され、さらにその上に例えば窒化シリコンからなる厚い側壁絶縁膜１９が形成され、さらにその表面を覆うようにプラズマ窒化シリコン膜２０（Ｐ−ＳｉＮ）からなるコンタクトバリア膜が形成されている。
【００２１】
また、ゲート保護絶縁膜１８形成後、ゲート電極１６に対して自己整合的に半導体基板１０の表面に選択的に不純物からなるＭＯＳＦＥＴのドレイン領域２１及びソース領域２２が形成されている。図１では、セルアレイ内で隣り合う２個のＭＯＳＦＥＴのドレイン領域２１が共有されており、ソース領域２２は前記埋め込みストラップ領域１４に接続されている。なお、ドレイン領域２１／ソース領域２２は、ＬＤＤ構造を有するように形成されており、側壁絶縁膜１９に対して自己整合的にドレイン領域２１の中央部に深い接合と基板とは逆導電型の高い不純物濃度を有する不純物拡散層（Ｎ＋層）が形成されている。この深い接合２１（Ｎ＋）はポケットインプラ領域２３（Ｐ＋）よりも深く形成されている。ドレイン領域２１／ソース領域２２及び前記ゲート電極１６の上面にはメタル（例えば、Ｃｏ）シリサイド層２５が形成されている。
【００２２】
ＭＯＳＦＥＴのドレイン領域２１下には半導体基板１０と同じ導電型の高濃度不純物（例えばボロンＢ）からなるポケットインプラ領域２３が形成されている。ここで、このポケットインプラ領域２３はソース領域２２の下には形成されることはない。
【００２３】
このようにドレイン領域２１下、すなわち空乏層の広がりがショートチャネルを劣化させる要因となるチャネル側の一端の下部で、半導体基板１０と同じ導電型の高濃度不純物からなるポケットインプラ領域２３を形成することによって、ショートチャネル効果を抑制することが可能となる。
【００２４】
また、ソース領域２２下にはポケットインプラ領域を形成しないので、その近傍にあるトレンチキャパシタＴＣの埋め込みストラップ領域１４との接合部のジャンクションリークの増加を抑えることも可能となる。
【００２５】
さらに、前述したように素子が形成された半導体基板１０上を覆うようにＢＰＳＧ膜からなる層間絶縁膜２６が形成され、この層間絶縁膜２６には前記ドレイン領域２１の不純物拡散層の中央部上でコンタクトホールが開口されて例えばタングステンＷからなるセルコンタクトプラグ（ＣＳ）２７が埋め込まれている。そして、このセルコンタクトプラグ２７に接続するように層間絶縁膜２６上に例えばＡｌを主成分とする金属膜が堆積されてパターニングされたビット線（ＢＬ）２８が、前記ワード線ＷＬに直行する方向に形成されている。
【００２６】
次に図１に示すＤＲＡＭ／Ｌｏｇｉｃ混載デバイスの製造工程の一態様をＤＲＡＭアレイ領域に注力して図３〜５を用いて説明する。
【００２７】
図３に示すように、Ｐ型シリコン基板１０上にトレンチキャパシタＴＣ、ＳＴＩ領域１５、埋め込みストラップ領域１４、ゲート絶縁膜１７を形成し、ポリシリコンゲート１６を加工し、後酸化によりゲート保護絶縁膜（図示せず）を形成する。
【００２８】
次に、図４に示すように、Ｐ型シリコン基板１０と同じＰ型の不純物（例えば、ＢＦ２）イオンをＰ型シリコン基板１０に垂直な方向に対して０°以上の角度θを有する方向、かつ、ワード線ＷＬの両側の少なくとも２方向から順次に打ち込む（斜めイオン注入をする。）。この際、ドーズ量、加速エネルギー、注入角度θを適切に設定することにより、セルのＭＯＳＦＥＴのドレイン領域２１下に相当する領域にポケットインプラ領域２３を形成する。
【００２９】
ここで前記ポケットインプラ領域２３を形成するための斜めイオン注入を行う際の注入角度θは、トレンチ領域上を通過するパッシングワード線Ｐａｓｓ−ＷＬの一方の側面の上縁部を通過した不純物イオンは隣り合う転送ワード線Ｘｆｅｒ−ＷＬの一方の側面に当たりソース領域２２下にイオン注入されないように制御する。すなわち、パッシングワード線Ｐａｓｓ−ＷＬのシャドーイング効果によってソース領域２２下にポケット領域を形成させない。これは隣り合うパッシングワード線Ｐａｓｓ−ＷＬと転送ワード線Ｘｆｅｒ−ＷＬとの間隔が狭くなるほど注入角度θの設定範囲が広がり、制御容易となる。
【００３０】
この注入角度θは具体的には、以下のように導き出すことができる。
【００３１】
図６に示すように、パッシングワード線Ｐａｓｓ−ＷＬの高さＴｐｗｌ、ＳＴＩ領域１５のシリコン基板からの高さＴｓｔｉ及び隣り合うパッシングワード線Ｐａｓｓ−ＷＬと転送ワード線Ｘｆｅｒ−ＷＬとの距離Ｓｂｓと置くと、シャドーイング効果によってソース領域２２下に不純物イオンの注入を抑える注入角度θは、ｔａｎθ＝Ｓｂｓ／（Ｔｐｗｌ＋Ｔｓｔｉ）で表す角度θ以上に保つ必要がある。
【００３２】
また、ドレイン領域２１下にポケットインプラ領域２３を形成するためには、図６に示すように、転送ワード線Ｘｆｅｒ−ＷＬの高さＴｗｌ、隣り合う転送ワード線Ｘｆｅｒ−ＷＬ間の距離Ｓｃｂ及びゲート絶縁膜１７の厚さＴｏｘと置くと、注入角度θはｔａｎθ＝Ｓｃｂ／（Ｔｗｌ＋Ｔｏｘ）で表す角度θ以下に保たす必要がある。
【００３３】
したがって、本発明の効果を満たすために適当なイオン注入角度θは、Ｓｂｓ／（Ｔｐｗｌ＋Ｔｓｔｉ）＜ｔａｎθ≦Ｓｃｂ／（Ｔｗｌ＋Ｔｏｘ）と表すことができる。
【００３４】
なお、隣り合う転送ワード線Ｘｆｅｒ−ＷＬ間の距離Ｓｃｂは長いので、ドレイン領域２１下に相当する領域には全面にポケットインプラ領域２３が形成されることになる。
【００３５】
次に、図５（ａ）に示すように、ドレイン領域／ソース領域のＬＤＤ領域（２１（Ｎ−）、２２（Ｎ−））、側壁絶縁膜１９、ドレイン領域２１（Ｎ＋）を形成する。ソース領域２２はトレンチキャパシタの埋め込みストラップ部１４と電気的に接続される。ドレイン領域２１、ソース領域２２及びゲート電極１６上にサリサイド層２５を形成後、これらのゲート電極１６を覆うようにプラズマ窒化シリコン２０を堆積する。続けて、ＢＰＳＧからなる層間絶縁膜２６を全面に堆積し、ドレイン領域２１にコンタクトホールを開口して、このコンタクトホール内にタングステンＷからなるセルコンタクトプラグ２７を埋め込む。そして、このセルコンタクトプラグ２７に接続するように、層間絶縁膜２６上に例えばＡｌを主成分とする金属膜が堆積されてパターニングされたビット線（ＢＬ）２８が、前記ワード線ＷＬに直行する方向に形成する。
【００３６】
図５（ｂ）は、図５（ａ）に示したＭＯＳＦＥＴのドレイン領域２１下の領域からトレンチセルの埋め込みストラップ領域１４までにおける半導体基板１０と同じＰ型の不純物濃度のプロファイルの一例を示したものである。ポケットインプラ領域２３が存在するドレイン領域２１のＰ型不純物の濃度が高く、その他の領域は低いことがわかる。
【００３７】
このようにイオン注入角度θを適当な角度に制御することによって、ドレイン領域２１下のみにポケットインプラ領域２３を形成させ、ソース領域２２には形成させないようにすることができる。
【００３８】
このようにソース領域２２下に高濃度不純物からなるポケットインプラ領域が形成されないので、高濃度不純物が埋め込みストラップ領域１４と近接することがなく、ＭＯＳＦＥＴのジャンクションリークの増加を抑えることができる。また、ドレイン領域２１下に半導体基板１０と同じ導電型の高濃度不純物からなるポケットインプラ領域２３が形成されているので、空乏層の広がりを抑えることでショートチャネル効果を抑制することができる。
【００３９】
以上より、本発明の実施の形態にかかる半導体装置及びその製造方法によると、埋め込みストラップを有するトレンチセルのＭＯＳＦＥＴのジャンクションリーク増加によるＤＲＡＭセルの電荷保持特性の劣化を抑えつつ、かつ、ショートチャネル効果も抑制でき、セルの性能の劣化を防止することができるので、トレンチセルのＭＯＳＦＥＴのゲート電極を縮小化してセルサイズの縮小化を実現することが容易になる。
【００４０】
なお、本実施の形態ではポケットインプラ領域２３の形成は、ゲート電極１６形成し、このゲート電極１６に後酸化膜１８形成後に斜めイオン注入により行い、その後で側壁絶縁膜１９の形成をしたが、これに限らない。例えば、ゲート電極１６、ゲート保護絶縁膜１８形成後、更に側壁絶縁膜１９を形成してから、不純物イオンの斜めイオン注入によって、ドレイン領域２１下にポケットインプラ領域２３を形成してもよい。
【００４１】
この場合、斜めイオン注入の注入角度θは、以下のように計算することができる。
【００４２】
図７に示すように、パッシングワード線Ｐａｓｓ−ＷＬの高さＴｐｗｌ、ＳＴＩ領域１５のシリコン基板からの高さＴｓｔｉ、隣り合うパッシングワード線Ｐａｓｓ−ＷＬと転送ワード線Ｘｆｅｒ−ＷＬとの距離Ｓｂｓ及び転送トランジスタの側壁に形成された側壁絶縁膜１９のゲート絶縁膜に接した部分の膜厚Ｓｇｓと置くと、シャドーイング効果によってソース領域２２下に不純物イオンの注入を抑える注入角度θは、ｔａｎθ＝（Ｓｂｓ−Ｓｇｓ）／（Ｔｐｗｌ＋Ｔｓｔｉ）で表す角度θ以上に保つ必要がある。
【００４３】
また、ドレイン領域２１下にポケットインプラ領域２３を形成するためには、図７に示すように、転送ワード線Ｘｆｅｒ−ＷＬの高さＴｗｌ、隣り合う転送ワード線Ｘｆｅｒ−ＷＬ間の距離Ｓｃｂ及びゲート絶縁膜１７の厚さＴｏｘと置くと、注入角度θはｔａｎθ＝（Ｓｃｂ−Ｓｇｓ）／（Ｔｗｌ＋Ｔｏｘ）で表す角度θ以下に保たす必要がある。
【００４４】
したがって、本発明の効果を満たすために適当なイオン注入角度θは、（Ｓｂｓ―Ｓｇｓ）／（Ｔｐｗｌ＋Ｔｓｔｉ）＜ｔａｎθ≦（Ｓｃｂ−Ｓｇｓ）／（Ｔｗｌ＋Ｔｏｘ）と表すことができる。
【００４５】
（第２の実施の形態）
次に本発明の第２の実施の形態にかかるＤＲＡＭ／Ｌｏｇｉｃ混載デバイス構造の一態様を図８に示す断面図を用いて説明する。
【００４６】
図８（ａ）に示すように、本実施の形態にかかるＤＲＡＭアレイ領域のＭＯＳＦＥＴのソース領域２２下の不純物濃度は、基板と同じ導電型の不純物濃度が他の基板の領域より比較的高いが、ＭＯＳＦＥＴのドレイン領域２１下に形成されているポケットインプラ領域２３の不純物濃度よりも低くなっている。すなわち、ソース領域２２下の領域にも低濃度のポケットインプラ領域２３´が形成されている。その他の構造は第１の実施の形態と同様なので図５（ａ）中と同一符号を付して説明を省略する。
【００４７】
図８（ｂ）は、図８（ａ）に示したＭＯＳＦＥＴのドレイン領域２１下の領域からトレンチセルの埋め込みストラップ領域１４までにおける基板と同じ導電型（Ｐ型）の不純物濃度のプロファイルの一例を示したものである。高濃度のポケットインプラ領域２３が存在するドレイン領域２１のＰ型不純物の濃度が高く、低濃度のポケットインプラ領域２３´が存在するソース領域２２のＰ型不純物の濃度は他の領域より比較的高いが、ドレイン領域２１よりも低いことがわかる。
【００４８】
第１の実施の形態と同様に、ドレイン領域２１下、すなわち空乏層の広がりがショートチャネルを劣化させる要因となるチャネル側の一端の下部で、半導体基板１０と同じ導電型の高濃度不純物からなるポケットインプラ領域２３を形成することによって、ショートチャネル効果を抑制することが可能となる。
【００４９】
また、ソース領域２２下には比較的低濃度のポケットインプラ領域２３´を形成しているので、その近傍にあるトレンチキャパシタＴＣの埋め込みストラップ領域１４との接合部のジャンクションリークの増加を抑えることも可能となる。
【００５０】
なお、ＭＯＳＦＥＴのソース領域２２下の領域に形成する低濃度のポケットインプラ領域２３´はトレンチキャパシタの埋め込みストラップ部１４と離間させて形成させる方がよい。離間距離が長いほどジャンクションリークの抑制を図ることができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態にかかるＤＲＡＭ／Ｌｏｇｉｃ混載デバイスの構造の一態様を示した断面図である。
【図２】図１中のＤＲＡＭアレイ領域を取り出して、トレンチセル領域、ワード線ＷＬ及びビット線ＢＬの配置関係の一態様を示した平面図である。
【図３】図１に示したＤＲＡＭアレイ領域の形成工程の一態様について一部を概略的に示した断面図である。
【図４】図１に示したＤＲＡＭアレイ領域の形成工程の一態様について一部を概略的に示した断面図である。
【図５】（ａ）は図１に示したＤＲＡＭアレイ領域の形成工程の一態様について一部を概略的に示した断面図である。（ｂ）は図５（ａ）に示したトレンチセルの埋め込みストラップ領域からＭＯＳＦＥＴのドレイン領域における基板の不純物濃度のプロファイルである。
【図６】本発明の第１の実施の形態にかかる半導体装置の製造方法における、斜めイオン注入の注入角度を説明するための半導体装置の断面図である。
【図７】本発明の第１の実施の形態にかかる半導体装置の製造方法における、斜めイオン注入の注入角度を説明するための半導体装置の断面図である。
【図８】（ａ）は本発明の第２の実施の形態にかかる半導体装置のＤＲＡＭアレイ領域の構造の一態様を示した断面図である。（ｂ）は図８（ａ）に示したトレンチセルの埋め込みストラップ領域からＭＯＳＦＥＴのドレイン領域における基板の不純物濃度のプロファイルである。
【符号の説明】
【００５２】
１０・・・半導体基板
１１・・・キャパシタプレート電極（不純物拡散層）
１２・・・キャパシタ絶縁膜
１３・・・電荷蓄積領域
１４・・・埋め込みストラップ部（ＢＳ）
１５・・・素子分離用のＳＴＩ領域
１６・・・ＭＯＳＦＥＴのゲート電極
１７・・・ゲート絶縁膜
１８・・・ゲート保護絶縁膜（後酸化膜）
１９・・・側壁絶縁膜
２０・・・コンタクトバリア膜
２１・・・ＭＯＳＦＥＴのドレイン領域
２２・・・ＭＯＳＦＥＴのソース領域
２３・・・ポケットインプラ領域
２３´・・・低濃度のポケットインプラ領域
２４・・・不純物拡散層（Ｎ＋層）
２５・・・メタルシリサイド層
２６・・・層間絶縁膜
２７・・・セルコンタクトプラグ（ＣＳ）
２８・・・ビット線（ＢＬ）
ＴＣ・・・トレンチキャパシタ
ＤＴ・・・ディープトレンチ
ＷＬ・・・ワード線
Ｘｆｅｒ−ＷＬ・・・転送ワード線
Ｐａｓｓ−ＷＬ・・・パッシングワード線
θ・・・斜めイオン注入における半導体基板と垂直な方向に対する角度
【図１】
2006108488.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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