(57)【要約】【課題】追加の工程を必要とすることなく強誘電体膜への水素拡散を防止することができる構造の強誘電体キャパシタを備える半導体記憶装置を提供すること。【解決手段】半導体基板上に形成された層間絶縁膜と、層間絶縁膜中に形成され、一端が半導体基板に電気的に接続されたコンタクトプラグと、層間絶縁膜上に形成され、第１の電極と、強誘電体膜と、コンタクトプラグの他端に電気的に接続された第２の電極と、からなる強誘電体キャパシタと、強誘電体キャパシタを被覆すると共に、第１の電極を露出する開口部を有する絶縁膜と、強誘電体キャパシタ及び絶縁膜を被覆し、開口部によって露出された第１の電極と電気的に接続された配線膜であって、導電性を有しかつ水素拡散防止機能をも有する材料からなる配線膜と、を備えた半導体記憶装置。【選択図】  図５
2006108152.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜中に形成され、一端が前記半導体基板に電気的に接続されたコンタクトプラグと、
前記層間絶縁膜上に形成され、第１の電極と、強誘電体膜と、前記コンタクトプラグの他端に電気的に接続された第２の電極と、からなる強誘電体キャパシタと、
前記強誘電体キャパシタを被覆すると共に、前記第１の電極を露出する開口部を有する絶縁膜と、
前記強誘電体キャパシタ及び前記絶縁膜を被覆し、前記開口部によって露出された前記第１の電極と電気的に接続された配線膜であって、導電性を有しかつ水素拡散防止機能をも有する材料からなる前記配線膜と、
を備えた半導体記憶装置。
【請求項２】
半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜中に形成され、一端が前記半導体基板に電気的に接続された複数のコンタクトプラグと、
前記層間絶縁膜上に形成され、第１の電極と、強誘電体膜と、前記コンタクトプラグの他端に電気的に接続された第２の電極と、からなる複数の強誘電体キャパシタと、
前記複数の強誘電体キャパシタを被覆すると共に、前記第１の電極を露出する開口部を有する絶縁膜と、
前記複数の強誘電体キャパシタ及び前記絶縁膜をまとめて被覆し、前記開口部によって露出された前記第１の電極同士を電気的に接続する配線膜であって、導電性を有しかつ水素拡散防止機能をも有する材料からなる前記配線膜と、
を備えた半導体記憶装置。
【請求項３】
半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜中に形成され、一端が前記半導体基板に電気的に接続された複数のコンタクトプラグと、
前記層間絶縁膜上に形成され、第１の電極と、強誘電体膜と、前記コンタクトプラグの他端に電気的に接続された第２の電極と、からなる複数の強誘電体キャパシタであって、前記層間絶縁膜上に、行方向及び列方向に沿って配列された前記複数の強誘電体キャパシタと、
前記複数の強誘電体キャパシタを被覆すると共に、前記第１の電極を露出する開口部を有する絶縁膜と、
前記複数の強誘電体キャパシタ及び前記絶縁膜を各列ごとにまとめて被覆し、前記開口部によって露出された前記第１の電極同士を各列ごとに電気的に接続する配線膜であって、導電性を有しかつ水素拡散防止機能をも有する材料からなる前記配線膜と、
を備えた半導体記憶装置。
【請求項４】
半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜中に形成され、一端が前記半導体基板に電気的に接続された複数のコンタクトプラグと、
前記層間絶縁膜上に形成され、第１の電極と、強誘電体膜と、前記コンタクトプラグの他端に電気的に接続された第２の電極と、からなる複数の強誘電体キャパシタであって、前記層間絶縁膜上に、行方向及び列方向に沿って配列された前記複数の強誘電体キャパシタと、
前記複数の強誘電体キャパシタを被覆すると共に、前記第１の電極を露出する開口部を有する絶縁膜と、
前記複数の強誘電体キャパシタ及び前記絶縁膜を複数列ごとにまとめて被覆し、前記開口部によって露出された前記第１の電極同士を複数列ごとに電気的に接続する配線膜であって、導電性を有しかつ水素拡散防止機能をも有する材料からなる前記配線膜と、
を備えた半導体記憶装置。
【請求項５】
請求項１、請求項２、請求項３又は請求項４に記載の半導体記憶装置において、前記配線膜はアルミニウム又はアルミニウムを主成分とする材料から成ることを特徴とする、半導体記憶装置。
【請求項６】
請求項１、請求項２、請求項３、請求項４又は請求項５に記載の半導体記憶装置において、前記配線膜はプレート線として用いられることを特徴とする、半導体記憶装置。
【請求項７】
請求項１、請求項２、請求項３、請求項４、請求項５又は請求項６に記載の半導体記憶装置であって、前記第１の電極と前記配線膜の間にバリア層を備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものであり、特に、強誘電体キャパシタを備える半導体記憶装置に関するものである。
【背景技術】
【０００２】
一般に、強誘電体膜は、強誘電体キャパシタ形成後の諸工程における水素ガスの進入及び拡散によってその電気的特性が劣化することがあることが知られている。そのため従来、強誘電体キャパシタを、強誘電体膜への水素ガスの進入及び拡散を防止するための膜（水素拡散防止膜）で被覆することによって強誘電体膜の電気的特性の劣化を防ぐことが行われている。
【０００３】
図１は、非特許文献１に示された強誘電体キャパシタの構造を示す図である。図１では、強誘電体膜４３の電気的特性の劣化を防止するために、強誘電体キャパシタ４０をＴｉＯ2とＡｌ2Ｏ3（アルミナ）が積層された水素拡散防止膜３５で被覆する構造となっている（図１）。
また、「実質的に水素の吸着が起きない膜」の材料として有効なものとして、銀、アルミニウム、シリコン、鉛、ビスマス等があり、「水素分子の拡散を実質的になくす膜」の材料として有効なものとして、タングステン、導電性の酸化物等があるとしているものがある（特許文献１）。
【非特許文献１】Yong Tak Lee、外８名，"Effects of Encapsulating Barrier Layer on Ferroelectric Properties of Ir/IrO2/PZT/Pt/IrO2 Capacitor"，Extended Abstracts of the 1999 International Conference on Solid State Devices and Materials, Tokyo, 1999，（日本），１９９９年，p.３９４−３９５
【特許文献１】国際公開番号ＷＯ９８／３１０５３（第９−１０頁）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来技術による場合、水素拡散防止膜３５を成膜した上で強誘電体キャパシタの電極に接続される配線層５１を形成する必要があるため、水素拡散防止膜を成膜するための追加の工程が必要となる（図１）。
従って本発明は、追加の工程を必要とすることなく強誘電体膜への水素拡散を防止することができる構造の強誘電体キャパシタを備える半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明のうち代表的なものの概要を説明すれば下記の通りである。
すなわち、半導体基板上に形成された層間絶縁膜と、層間絶縁膜中に形成され、一端が半導体基板に電気的に接続されたコンタクトプラグと、層間絶縁膜上に形成され、第１の電極と、強誘電体膜と、コンタクトプラグの他端に電気的に接続された第２の電極と、からなる強誘電体キャパシタと、強誘電体キャパシタを被覆すると共に、第１の電極を露出する開口部を有する絶縁膜と、強誘電体キャパシタ及び絶縁膜を被覆し、開口部によって露出された第１の電極と電気的に接続された配線膜であって、導電性を有しかつ水素拡散防止機能をも有する材料からなる配線膜と、を備えた半導体記憶装置を提供する。
【発明の効果】
【０００６】
本発明によれば、強誘電体キャパシタ及び絶縁膜を、導電性を有しかつ水素拡散防止機能をも有する材料からなる配線膜によって被覆することにより、配線膜が従来技術における水素拡散防止膜の機能と配線の機能の両方を果たすことができる。これにより、水素拡散防止膜を成膜するための追加の工程を必要とすることなく、強誘電体膜への水素の進入及び拡散を防止することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して、この発明を実施するための最良の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成部分の形状、大きさ及び配置関係が概略的に示されているにすぎず、これによりこの発明が特に限定されるものではない。
【０００８】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体記憶装置及びその製造方法を図２乃至図１７を用いて説明する。なお、図２乃至図１０は、第１の実施の形態に係る半導体製造装置の断面図、平面図又は斜視図を、図１１乃至図１７は、第１の実施の形態に係る半導体記憶装置の製造工程毎の断面を示している。
【０００９】
[構造]
図２は、半導体基板１００上の層間絶縁膜１１０上に形成された強誘電体キャパシタ１４０と、それを被覆する絶縁膜１３７とが配線膜１６１によって被覆された状態を示した平面図である。配線膜１６１が、少なくとも１の強誘電体キャパシタ１４０を被覆している状態を図示している。なお、図示された１の強誘電体キャパシタ１４０以外の強誘電体キャパシタは、いくつでも、どのような位置に配置されていても良いし、配線膜１６１は、当該半導体記憶装置に必要な任意の配線パターンに応じて図示された強誘電体キャパシタ１４０以外の強誘電体キャパシタをまとめて被覆することができる。
【００１０】
図３は、図２で示された配線膜１６１が強誘電体キャパシタ１４０及び絶縁膜１３７を被覆した状態の拡大図である。配線膜１６１が、少なくとも１の強誘電体キャパシタ１４０を被覆している状態を示している。ここで、配線膜１６１は、所望の配線パターンに応じて図示された強誘電体キャパシタ１４０以外の１以上の他の強誘電体キャパシタを更に被覆しても良いし、他の強誘電体キャパシタを被覆することなくこのまま延長して配線パターンを形成しても良い。更に、上層の配線層と電気的に接続されるべく、配線膜１６１上の任意の部分にコンタクトプラグを設けても良い。
【００１１】
図４は、図３のａ−ａ’断面図を含む斜視図、図５は、図３のａ−ａ’断面図、そして図６は、図３のｂ−ｂ’断面図である。以下、図５を用いて第１の実施の形態における強誘電体キャパシタの構造を説明する。
【００１２】
半導体基板１００中に、選択トランジスタのソース／ドレイン領域１０５及びドレイン／ソース領域１０７が形成されている。
半導体基板１００上には、層間絶縁膜１１０が形成されている。層間絶縁膜１１０中には、一端が半導体基板１００に電気的に接続されたコンタクトプラグ１１３が形成されている。すなわち、半導体基板１００上に形成された層間絶縁膜１１０中には、一端が選択トランジスタのソース／ドレイン領域１０５と電気的に接続されたコンタクトプラグ１１３が形成されている。コンタクトプラグ１１３の材料としてはポリシリコンを用いたが、タングステンを用いても良い。
層間絶縁膜１１０上には、第１の電極１４５と、強誘電体膜１４３と、前記コンタクトプラグ１１３の他端に電気的に接続された第２の電極１４１と、からなる強誘電体キャパシタ１４０が形成されている。
【００１３】
なお、第１の電極として白金（Ｐｔ）、強誘電体膜としてストロンチウム・ビスマス・タンタレート（ＳｒＢｉ2Ｔａ2Ｏ9；ＳＢＴ）、第２の電極として白金（Ｐｔ）を用いたが、強誘電体膜としてはチタン酸ジルコン酸鉛（ＰｂＺｒxＴｉ1-xＯ3；ＰＺＴ）を用いても良い。また、望ましくはコンタクトプラグ１１３と第２の電極１４１の間に密着層１２０を設けると良い。密着層１２０としては、下からＴｉＡｌＮ、Ｉｒ、ＩｒＯ2と積層すると良い。
【００１４】
また、各強誘電体キャパシタ１４０は、図５のように下から順に第２の電極１４１、強誘電体膜１４３、第１の電極１４５、と形成されていても良いし、図７のように、左から順に第１の電極９４１、強誘電体膜９４３、第２の電極９４５、と形成されていても良い。ここでは、図５のように形成された場合を、以下説明する。
【００１５】
強誘電体キャパシタ１４０を被覆すると共に、第１の電極１４５を露出する開口部１３１を有する絶縁膜１３７が形成されている。絶縁膜１３７としては二酸化珪素（ＳｉＯ2）を用いた。
ここで、本明細書において「第１の電極を露出する開口部」とは、開口部１３１は、第１の電極１４５の全部又は一部を露出する、ということを意味する。すなわち、開口部１３１は、第１の電極１４５の全部又は一部を露出する限り、どのような位置・大きさ・範囲であっても構わない。具体的には、図８のように、図５の開口部１３１よりもやや右方向の位置に、やや大きめの大きさに形成されていても良いし、図９のように第１の電極１４５の全部を露出させるように形成されていても良い。
【００１６】
なお、開口部１３１は、強誘電体膜１４３の側壁や、第２の電極１４１の側壁は露出させない。後述するアルミニウム等からなる配線膜１６１が強誘電体膜１４３と接してしまうと後の工程のアニール処理等によって配線膜１６１と強誘電体膜１４３とが反応してしまうし、配線膜１６１が第２の電極１４１とも接してしまうと第１の電極１４５と第２の電極１４１とが短絡してしまうからである。
【００１７】
そして、強誘電体キャパシタ１４０及び絶縁膜１３７は、配線膜１６１によって被覆されている。また、配線膜１６１は、開口部１３１によって露出された第１の電極１４５と電気的に接続されている。すなわち、配線膜１６１と第１の電極１４５とは、配線膜１６１が第１の電極１４５と直接接することにより電気的に接続されていても良いし、後述するように第１の電極１４５と配線膜１６１との間に導電性の別の層が介在した上で電気的に接続されていても良いし、また、開口部１３１が導電性の他の部材で充填された上で電気的に接続されても良い（本明細書において、以下同様）。さらに配線膜１６１は、導電性を有しかつ水素拡散防止機能をも有する材料からなる。本実施の形態では、そのような配線膜としてアルミニウム（Ａｌ）を用いた。なお、配線膜の材料としては、純粋なアルミニウムでも良いが、通常の配線に用いることができる程度にアルミニウムが主成分となっていれば良い。そのような配線材料としては、例えば、1〜2at.%のシリコン（Ｓｉ）を含むアルミニウムシリコン（ＡｌＳｉ）合金や、更に銅（Ｃｕ）を0.5〜1.0at.%添加したアルミニウムシリコン銅（ＡｌＳｉＣｕ）合金などがある（本明細書において、以下同様）。
【００１８】
このように形成された配線膜１６１は様々な機能の配線の役割を果たし得るが、特に強誘電体メモリにおいては、プレート線として用いられることができる。なお、本明細書において「プレート線」とは、強誘電体キャパシタに対して電圧を印加することにより情報を書き込むための配線、を意味する。
【００１９】
また、図１０のように、絶縁膜１３７と配線膜１６１との間にバリア層１５０を設けても良い。バリア層は、開口部１３１においては、第１の電極１４５と配線膜１６１との間に設けられることとなる。このバリア層としては窒化チタンを用いた。
【００２０】
第１の実施の形態による半導体記憶装置によれば、第１に、配線膜１６１は水素拡散防止膜の機能と配線の機能の両方を果たしているため、水素拡散防止膜を成膜するための追加の工程を必要とすることなく、強誘電体膜への水素の進入及び拡散を防止することができる。
すなわち配線膜１６１は、導電性を有し第１の電極１４５と電気的に接続されているため、同様の構造からなる他の強誘電体キャパシタをもまとめて被覆することにより、配線の機能を果たす。また配線膜１６１は、水素拡散防止機能を有する材料からなり強誘電体キャパシタを被覆しているため、配線膜を形成した後の工程における強誘電体膜への水素の進入及び拡散を防止することができる。
【００２１】
また、強誘電体キャパシタ形成後第１メタル配線層形成までに必要な層の数を具体的に比較すると次の通りである。まず、従来技術の前提として、水素拡散防止膜を設けない構造を形成するためには、第１の電極と強誘電体膜と第２の電極とからなる強誘電体キャパシタを形成した後に、第１に層間絶縁膜、第２にコンタクトプラグ、そして第３に配線（第１メタル配線層）、を形成することとなり、合計３層必要となる。これに対し、強誘電体膜への水素の進入及び拡散を防止するために非特許文献１に記載の従来技術を用いた場合、第１の電極と強誘電体膜と第２の電極とからなる強誘電体キャパシタ４０を形成した後に、第１に水素拡散防止膜３５、第２に層間絶縁膜３０、第３にコンタクトプラグ３３、そして第４に配線５１（第１メタル配線層）、を形成することとなり、合計４層必要となる（図１）。これは、強誘電体膜への水素の進入及び拡散を防止するために、前述した従来技術の前提となる構造と比較して１層余計に必要になっていることを意味する。これらに対し、本発明の第１の実施の形態による場合、第１の電極と強誘電体膜と第２の電極とからなる強誘電体キャパシタ１４０を形成した後に、第１に絶縁膜１３７、そして第２に配線膜１６１（第１メタル配線層）、を形成すれば足り、合計２層で足りる（図５）。これは、水素拡散防止膜を設けなかった従来技術の前提の構造よりも１層少なくて済むし、また、水素拡散防止膜を設けた非特許文献１に記載の従来技術よりも２層少なくて済むことを意味する。
【００２２】
第２に、非特許文献１に記載された従来技術による場合、強誘電体キャパシタはアルミナ膜を有する水素拡散防止膜によってまず被覆されている。このため、アルミナ膜に開口部を形成するためのエッチングにおいては、アルミナ膜は第１の電極である白金（Ｐｔ）とのエッチング選択比が小さいため、エッチング条件や面内均一性が十分に最適であるとか第１の電極の膜厚が十分に厚い等でない限り、プロセスマージンを確保できず、アルミナ膜のオーバーエッチングにより第１の電極を打ち抜いてしまう危険性があった。この点第１の実施の形態の半導体記憶装置によれば、第１の電極１４５である白金（Ｐｔ）と絶縁膜１３７であるＳｉＯ2とのエッチング選択比が十分あるため、開口部１３１をエッチングにより形成する際に第１の電極をもオーバーエッチングにより打ち抜いてしまう危険性が少ない。
【００２３】
第３に、非特許文献１に記載された従来技術のように強誘電体膜としてアルミナ膜を用いる場合、アルミナ膜を形成するためには新たに専用の成膜装置が必要となるため、そのための追加コストが発生する。また、一般にアルミナの成膜装置は、シリコン半導体製造プロセスに常用されているＣＶＤ装置やスパッタ装置に比べてスループットが悪い。この点第１の実施の形態の半導体記憶装置によれば、配線膜としては通常の配線材料であるアルミニウムを用いた。このため、特殊な材料による水素拡散防止膜を成膜するための専用の成膜装置が不要であるし、スループットも悪くならない。
【００２４】
[製造方法]
次に、本発明の第１の実施の形態に係る半導体記憶装置の製造方法を図１１乃至図１７を用いて説明する。なお、図１１乃至図１７は、図５によって示された断面を示す断面図である。
【００２５】
[工程１−１]半導体基板１００上に層間絶縁膜１１０を形成する（図１１）。そして半導体基板１００中に形成された選択トランジスタのソース／ドレイン領域１０５上の、層間絶縁膜１１０の中にコンタクトホール１１１を開口し、コンタクトホール１１１の中にコンタクトプラグ１１３を形成する。これによりコンタクトプラグ１１３の一端は半導体基板１００のソース／ドレイン領域１０５と電気的に接続される（図１１）。次に、コンタクトプラグ１１３上に、強誘電体キャパシタ１４０を形成する（図１１）。この強誘電体キャパシタ１４０は、第２の電極１４１、強誘電体膜１４３及び第１の電極１４５を順次成膜することで形成する。これにより、コンタクトプラグ１１３の他端と第２の電極１４１とが電気的に接続される。ここで、コンタクトプラグ１１３の材料としてポリシリコン、第２の電極１４１として白金（Ｐｔ）、強誘電体膜１４３としてＳＢＴ、第１の電極１４５として白金（Ｐｔ）を用いる。
【００２６】
更に望ましくは、コンタクトプラグ１１３と第２の電極１４１の間には、密着層を設けると良い。密着層１２０としては下からＴｉＡｌＮ、Ｉｒ、ＩｒＯ２と積層すると良い。
なお、コンタクトプラグ１１３としてはタングステンを用いても良いし、強誘電体キャパシタ１４０としては、ＰＺＴを用いても良い。
【００２７】
[工程１−２]ＣＶＤ法によって絶縁膜１３７（ＳｉＯ2膜）を形成し（図１２）、強誘電体キャパシタ１４０の第１の電極１４５を露出する開口部１３１を開口し、同時に、配線膜１６１によってまとめて被覆されることとなる他の強誘電体キャパシタとの間を除いては層間絶縁膜１１０上には絶縁膜１３７が残存しないようエッチングにより除去する（図１３、図３）。これにより、強誘電体キャパシタ１４０を被覆すると共に、第１の電極１４５を露出する開口部１３１を有する絶縁膜１３７が形成される（図１３）。
【００２８】
なお、ＳｉＯ2膜１３７は、フロー形状の良好なオゾン（Ｏ3）及びＴＥＯＳ（ｔｅｔｒａ  ｅｔｈｙｌ  ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ）を使用した常圧熱ＣＶＤ法により形成することにより、膜形成工程における温度を４００℃程度の低温とすることができ、また水素もほとんど発生しない。このため、強誘電体膜１４３にダメージを与えることがない。
また、絶縁膜１３７はコンフォーマルに付くものが良いが、薄くても良い。
【００２９】
[工程１−３]配線膜１６１（アルミニウム）をスパッタにより形成し（図１４）、フォトリソグラフィ、エッチングにより、強誘電体キャパシタ１４０及び絶縁膜１３７を配線膜１６１によって被覆する（図１５、図３）。これにより、配線膜１６１は開口部１３１によって露出された第１の電極１４５と電気的に接続される。なお、配線膜１６１は、所望の配線パターンに応じて、図示された強誘電体キャパシタ１４０以外の１以上の他の強誘電体キャパシタをもまとめて被覆しても良いし、他の強誘電体キャパシタを被覆することなく、そのまま延長して配線パターンを形成しても良い。更に、上層の配線層と電気的に接続されるべく、配線膜１６１上の任意の部分にコンタクトプラグを設けても良い。
【００３０】
また、絶縁膜１３７と配線膜１６１との間にバリア層１５０を設けても良い。すなわち、配線膜１６１を形成する前にバリア層１５０をスパッタにより形成し、連続して配線膜１６１を形成し（図１６）、フォトリソグラフィ、エッチングによって配線膜１６１及びバリア層１５０を同時にパターニングすることができる（図１７）。
【００３１】
なお、バリア層１５０としては窒化チタンを用いた。また、配線膜１６１の材料としては純粋なアルミニウムでも良いが、通常の配線に用いることができる程度にアルミニウムが主成分となっていれば良い。
また、配線膜１６１のアルミニウムはＤＣスパッタ法により形成しても良いが、ＥＣＲスパッタのようなカバレッジの良い方法により形成すると好適である。
【００３２】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体記憶装置及びその製造方法を図１８乃至図２２を用いて説明する。なお、図１８乃至図２２は、第２の実施の形態に係る半導体記憶装置の断面図、平面図又は斜視図を示している。
【００３３】
[構造]
図１８は、半導体基板１００上の層間絶縁膜１１０上に形成された複数の強誘電体キャパシタ１４０と、それを被覆する絶縁膜１３７とが、配線膜１６１によってまとめて被覆されている状態を示した平面図である。なお、本明細書において「複数」とは、「２以上」を意味し、第２の実施の形態においては２つの強誘電体キャパシタが形成されている。また、複数の強誘電体キャパシタは、いくつでも、どのような位置に配置されていても良いし、配線膜１６１は、当該半導体記憶装置に必要な任意の配線パターンに応じて任意の複数の強誘電体キャパシタ１４０をまとめて被覆することができる。
【００３４】
図１９は、図１８で示された配線膜１６１が２つの強誘電体キャパシタ１４０及び絶縁膜１３７をまとめて被覆した状態の拡大図である。ここで配線膜１６１は、開口部１３１によって露出されたそれぞれの強誘電体キャパシタ１４０における第１の電極１４５と電気的に接続されることにより、２つの強誘電体キャパシタ１４０における第１の電極１４５同士を電気的に接続している。
図１９のａ−ａ’断面図は図５と同様であり、図２０は、図１９のａ−ａ’断面図を含む斜視図である。
【００３５】
また、図２１は、図１９のｂ−ｂ’断面図である。配線膜１６１が、２つの強誘電体キャパシタ１４０及び絶縁膜１３７をまとめて被覆している状態を示している。また、配線膜１６１は、開口部１３１によって露出されたそれぞれの強誘電体キャパシタ１４０における第１の電極１４５と電気的に接続されることにより、２つの強誘電体キャパシタ１４０における第１の電極１４５同士を電気的に接続している。なお、絶縁膜１３７は、図２１のように２つの強誘電体キャパシタをまとめて被覆していても良いし、図２２のように２つの強誘電体キャパシタの間で途切れていても良い。その他の諸点については、第１の実施の形態と同様である。
【００３６】
[製造方法]
本発明の第２の実施の形態に係る半導体記憶装置の製造方法は、基本的には第1の実施の形態に係る半導体記憶装置の製造方法[工程１−１]から[工程１−３]と同様であるが、[工程１−３]においては、配線膜１６１は、複数の強誘電体キャパシタ１４０及び絶縁膜１３７をまとめて被覆し、開口部１３１によって露出されたそれぞれの強誘電体キャパシタ１４０における第１の電極１４５と電気的に接続されることにより、２つの強誘電体キャパシタ１４０における第１の電極１４５同士を電気的に接続する点が異なる。このように形成された結果、図１９及び図２１又は図２２で示されるような構造となる。また、ここで配線膜１６１によって被覆される複数の強誘電体キャパシタ１４０は、いくつでも、どのような位置に配置されていても良いし、配線膜１６１は、当該半導体記憶装置に必要な任意の配線パターンに応じて任意の強誘電体キャパシタ１４０をまとめて被覆することができる。その他の諸点については、第１の実施の形態と同様である。
【００３７】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体記憶装置及びその製造方法を図２３乃至図２６を用いて説明する。
【００３８】
[構造]
図２３は、半導体基板１００上の層間絶縁膜１１０上に、行方向及び列方向に沿って配列された複数の強誘電体キャパシタ１４０と、それを被覆する絶縁膜１３７とが、配線膜１６１によって各列ごとにまとめて被覆された状態を示す平面図である。
ここで、同一の列に含まれる強誘電体キャパシタ１４０同士は最小設計寸法（Ｆ）だけ離れて配置されており、異なる列に含まれる強誘電体キャパシタ１４０同士は最小設計寸法の５倍（５Ｆ）だけ離れて配置されている。
【００３９】
図２４は、図２３で示されたある１列を抜き出して示した拡大図である。配線膜１６１が複数の強誘電体キャパシタ１４０と、それを被覆する絶縁膜１３７とをまとめて被覆しており、開口部１３１によって露出されたそれぞれの強誘電体キャパシタ１４０における第１の電極１４５と電気的に接続されることにより、複数の強誘電体キャパシタ１４０における第１の電極１４５同士を電気的に接続している。
【００４０】
図２５は、図２４におけるａ−ａ’断面図を含む斜視図であり、図２６は、図２４におけるｂ−ｂ’断面図である。また、図２４におけるａ−ａ’断面図は、図５と同様である。
【００４１】
第３の実施の形態における半導体記憶装置の構造は、基本的には第１の実施の形態における半導体記憶装置と同様であるが、複数の強誘電体キャパシタ１４０が、層間絶縁膜１１０上に、行方向及び列方向に沿って配列されている点で異なる（図２３）。そして、配線膜１６１は、複数の強誘電体キャパシタ１４０及び前記絶縁膜１３７を各列ごとにまとめて被覆し、開口部１３１によって露出されたそれぞれの強誘電体キャパシタ１４０における第１の電極１４５と電気的に接続されることにより、各列ごとに複数の強誘電体キャパシタ１４０における第１の電極１４５同士を電気的に接続する点でも異なる（図２３）。この配線膜１６１は１列の複数の強誘電体キャパシタ１４０の共通プレート線となることができる。なお、配線膜は各列を構成するすべての複数の強誘電体キャパシタを被覆する必要はなく、当該半導体記憶装置の機能に必要な強誘電体キャパシタを被覆していれば十分である。また、本明細書において、「各列ごとに」という表現は、アレイ状に配列された複数の強誘電体キャパシタのいずれか一方向、という程度の意味を持つに過ぎない。従って、いずれの方向を列方向と捉えても良い。
【００４２】
このように配線膜１６１が規則的に各列ごとに強誘電体キャパシタ及び絶縁膜を被覆する構造とすることにより、異なる列に含まれる強誘電体キャパシタ１４０同士の距離は最小設計寸法（Ｆ）よりも広く（例えば５Ｆ）離して配置されている必要があるが、同一の列に含まれる強誘電体キャパシタ１４０同士は少なくとも最小設計寸法（Ｆ）分だけ離して配置されていれよい。
その他の諸点については、第１の実施の形態と同様である。
【００４３】
[製造方法]
本発明の第３の実施の形態に係る半導体記憶装置の製造方法は、基本的には第1の実施の形態に係る半導体記憶装置の製造方法[工程１−１]から[工程１−３]と同様である。
【００４４】
しかしながら、まず[工程１−１]においては、層間絶縁膜１１０の中に複数のコンタクトプラグ１１３を形成し、そのコンタクトプラグ１１３上に、行方向及び列方向に沿って複数の強誘電体キャパシタ１４０を配列する点で異なる。なお、異なる列に含まれる強誘電体キャパシタ１４０同士の距離は最小設計寸法（Ｆ）よりも広く（例えば５Ｆ）離して配置しておく必要があるが、同一の列に含まれる強誘電体キャパシタ１４０同士は少なくとも最小設計寸法（Ｆ）分だけ離して配置しておけばよい（図２３）。
【００４５】
また、[工程１−３]においては、配線膜１６１は、複数の強誘電体キャパシタ１４０及び絶縁膜１３７を各列ごとにまとめて被覆し、開口部１３１によって露出されたそれぞれの強誘電体キャパシタ１４０における第１の電極１４５と電気的に接続されることにより、各列ごとに複数の強誘電体キャパシタ１４０における第１の電極１４５同士を電気的に接続する点が異なる（図２４）。このように形成された結果、図２４乃至図２６で示されるような構造となる。なお、配線膜は各列を構成するすべての複数の強誘電体キャパシタを被覆する必要はなく、当該半導体記憶装置の機能に必要な強誘電体キャパシタを被覆していれば十分である。配線膜１６１は１列の複数の強誘電体キャパシタ１４０の共通プレート線となることができる。
その他の諸点においては、第１の実施の形態と同様である。
【００４６】
（第４の実施の形態）
本発明の第４の実施の形態に係る半導体記憶装置を図２７乃至図３５を用いて説明する。なお、図２７乃至図３０は、第４の実施の形態に係る半導体製造装置の断面図、平面図又は斜視図を、図３１乃至図３５は、第４の実施の形態に係る半導体記憶装置の製造工程毎の断面を示している。
【００４７】
[構造]
図２７は、半導体基板１００上の層間絶縁膜１１０上に、行方向及び列方向に沿って配列された複数の強誘電体キャパシタ１４０と、それを被覆する絶縁膜１３７とが、配線膜１６１によって複数列ごとにまとめて被覆された状態を示す平面図である。なお、第４の実施の形態では２列ごとに被覆された例を示すが、複数列であれば３列以上でもよい。
【００４８】
ここで、配線膜１６１によってまとめて被覆される２列の強誘電体キャパシタ１４０同士は少なくとも最小設計寸法（Ｆ）分だけ離して配置すればよいが、そのようにして配線膜１６１によってまとめられた強誘電体キャパシタ１４０の固まり同士は最小設計寸法（Ｆ）よりも広く（例えば５Ｆ）分だけ離れている必要がある（図２７）。
図２８は、図２７で示された、配線膜１６１によってまとめて被覆された２列の強誘電体キャパシタを抜き出して示した拡大図である。配線膜１６１は、複数の強誘電体キャパシタ１４０及び絶縁膜１３７を２列ごとにまとめて被覆し、開口部１３１によって露出されたそれぞれの強誘電体キャパシタ１４０における第１の電極１４５と電気的に接続されることにより、２列ごとに複数の強誘電体キャパシタ１４０における第１の電極１４５同士を電気的に接続している。
【００４９】
図２９は、図２８におけるａ−ａ’断面図を含む斜視図であり、図３０は、図２８におけるａ−ａ’断面図である。また、図２８におけｂ−ｂ’断面図は、図２６と同様である。
【００５０】
第４の実施の形態における半導体記憶装置の構造は、基本的には第１の実施の形態における半導体記憶装置と同様であるが、複数の強誘電体キャパシタ１４０が、層間絶縁膜１１０の上方に、行方向及び列方向に沿って配列されている点で異なる。そして、配線膜１６１は、複数の強誘電体キャパシタ１４０及び前記絶縁膜１３７を２列ごとにまとめて被覆し、開口部１３１によって露出されたそれぞれの強誘電体キャパシタ１４０における第１の電極１４５と電気的に接続されることにより、２列ごとに複数の強誘電体キャパシタ１４０における第１の電極１４５同士を電気的に接続する点でも異なる。なお、配線膜は２列を構成するすべての複数の強誘電体キャパシタを被覆する必要はなく、当該半導体記憶装置の機能に必要な強誘電体キャパシタを被覆していれば十分である。この配線膜１６１は２列の複数の強誘電体キャパシタ１４０の共通プレート線となることができる。
【００５１】
このように配線膜１６１が規則的に２列ごとに強誘電体キャパシタ及び絶縁膜を被覆する構造とすることにより、配線膜１６１が各列ごとに強誘電体キャパシタ及び絶縁膜を被覆する第３の実施の形態よりも有利な側面がある。すなわち、第３の実施の形態の構造による場合、各列ごとにキャパシタを被覆する配線膜同士を分離する必要から、各列の間を最小設計寸法（Ｆ）よりも広く（例えば５Ｆ）離して配置する必要があり、チップの面積利用効率を向上させるという観点からすると改善されるべき側面があった。この点第４の実施の形態によれば、隣接する２列ごとに配線膜１６１が被覆するため、配線膜１６１によってまとめて被覆される２列の強誘電体キャパシタ１４０同士の距離は、行方向及び列方向共に少なくとも最小設計寸法（Ｆ）分だけ離せばよいため、第３の実施の形態と比較してチップの面積利用効率を高めることができる（図２７）。
その他の諸点については、第１の実施の形態と同様である。
【００５２】
[製造方法]
次に、本発明の第４の実施の形態に係る半導体記憶装置の製造方法を図３１乃至図３５を用いて説明する。なお、図３１乃至図３５は、図３０によって示された断面を示す断面図である。
【００５３】
[工程４−１] 半導体基板１００上に層間絶縁膜１１０を形成する（図３１）。そして半導体基板１００中に形成された選択トランジスタのソース／ドレイン領域１０５上の、層間絶縁膜１１０の中に複数のコンタクトホール１１１を開口し、複数のコンタクトホール１１１の中に複数のコンタクトプラグ１１３を形成する。これにより複数のコンタクトプラグ１１３の一端は半導体基板１００のソース／ドレイン領域１０５と電気的に接続される（図３１）。次に、複数のコンタクトプラグ１１３上に、行方向及び列方向に沿って複数の強誘電体キャパシタ１４０を形成する（図３１）。これにより、複数のコンタクトプラグ１１３の他端と複数の強誘電体キャパシタ１４０における第２の電極１４１とが電気的に接続される。なお、後述する配線膜１６１によってまとめて被覆されることになる２列の強誘電体キャパシタ１４０同士は少なくとも最小設計寸法（Ｆ）分だけ離して配置すればよいが、そのようにして配線膜１６１によってまとめられた強誘電体キャパシタ１４０の固まり同士は最小設計寸法（Ｆ）よりも広く（例えば５Ｆ）分だけ離れて配置されている必要がある（図２７）。また、第４の実施の形態では２列ごとに  被覆された例を示したが、複数列であれば３列以上でもよい。
更に望ましくは、コンタクトプラグ１１３と第２の電極１４１の間には、密着層１２０を設けると良い。密着層１２０としては下からＴｉＡｌＮ、Ｉｒ、ＩｒＯ2と積層すると良い。
【００５４】
[工程４−２]ＣＶＤ法によって絶縁膜１３７（ＳｉＯ2膜）を形成し（図３２）、強誘電体キャパシタ１４０の第１の電極１４５を露出させる開口部１３１を開口し、同時に、配線膜１６１によってまとめて被覆されることとなる他の強誘電体キャパシタ１４０との間を除いては層間絶縁膜１１０上には絶縁膜１３７が残存しないようエッチングにより除去する（図３３、図２８）。
【００５５】
[工程４−３]配線膜１６１（アルミニウム）をスパッタにより形成し（図３４）、フォトリソグラフィ、エッチングにより、配線膜１６１が、複数の強誘電体キャパシタ１４０及び絶縁膜１３７を２列ごとにまとめて被覆し、開口部１３１によって露出されたそれぞれの強誘電体キャパシタ１４０における第１の電極１４５と電気的に接続されることにより、２列ごとに複数の強誘電体キャパシタ１４０における第１の電極１４５同士を電気的に接続する点が異なる。（図３５、図２８）。なお、配線膜は２列を構成するすべての複数の強誘電体キャパシタを被覆する必要はなく、当該半導体記憶装置の機能に必要な強誘電体キャパシタを被覆していれば十分である。配線膜１６１は２列の強誘電体キャパシタ１４０からなるキャパシタブロックの共通プレート線となる。
その他、膜の材料、開口部の形成方法等については、第１の実施の形態における記載と同様で、多様な変形例がある。
【００５６】
（実験データ）
本発明に関連する実験データを、以下説明する。
図３６及び図３７によってこの実験条件を説明する。図３６は、本実験で用いた強誘電体キャパシタ８４０及びその上方の第１メタル配線層８５１の断面図である。強誘電体キャパシタ８４０の第１の電極８４５は、コンタクトプラグ８３３によってその上方のアルミニウムシリコン銅合金の第１メタル配線層８５１と接続されている。そして本実験では、この第１メタル配線層８５１は、図３７に示すように絶縁膜８３０の全面を被覆するように形成した。この後に通常のバックエンドプロセス（トランジスタ等の素子を相互に接続するための配線又は電源若しくはグラウンド用の配線構造をつくる工程）を経て強誘電体キャパシタ８４０の分極−電界特性を測定した結果が、図３８のａに示すグラフである。一方、図３８のｂに示すグラフは、図３９に示すような、キャパシタの外形寸法よりも狭い通常の幅の第１メタル配線層８５３が形成され、その後の通常のバックエンドプロセスを経た場合の分極−電界特性を示すものである。このａとｂのグラフの比較から、アルミニウムシリコン銅合金から成る膜で絶縁膜を挟んで強誘電体キャパシタを被覆することで、バックエンドプロセスにおける強誘電体キャパシタへの水素拡散が防止され、強誘電体特性の劣化が防止されたことを読み取ることができる。そうすると、同様にアルミニウムから成る膜で絶縁膜を挟んで強誘電体キャパシタを被覆する構造をとる本発明の第１乃至第４の実施の形態においても、バックエンドプロセスによる強誘電体キャパシタへの水素拡散が防止され、強誘電体特性の劣化が防止されることが推測される。
【図面の簡単な説明】
【００５７】
【図１】非特許文献１に記載された半導体記憶装置の断面図である。
【図２】第１の実施の形態に係る半導体記憶装置の平面図である。
【図３】図２の拡大図である。
【図４】図３のａ−ａ’断面図を含む斜視図である。
【図５】図３のａ−ａ’断面図である。
【図６】図３のｂ−ｂ’断面図である。
【図７】強誘電体キャパシタ１４０のその他の構成を示す断面図である。
【図８】開口部１３１のその他の構成を示す断面図である。
【図９】開口部１３１のその他の構成を示す断面図である。
【図１０】絶縁膜１３７と配線膜１６１との間にバリア層１５０を設けた例を示す断面図である。
【図１１】第１の実施の形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図１２】第１の実施の形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図１３】第１の実施の形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図１４】第１の実施の形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図１５】第１の実施の形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図１６】絶縁膜１３７と配線膜１６１との間にバリア層１５０を設ける場合の、第１の実施の形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図１７】絶縁膜１３７と配線膜１６１との間にバリア層１５０を設ける場合の、第１の実施の形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図１８】第２の実施の形態に係る半導体記憶装置の平面図である。
【図１９】図１８の拡大図である。
【図２０】図１９のａ−ａ’断面図を含む斜視図である。
【図２１】図１９のｂ−ｂ’断面図である。
【図２２】絶縁膜１３７が２つの強誘電体キャパシタの間で途切れている場合を示す断面図である。
【図２３】第３の実施の形態に係る半導体記憶装置の平面図である。
【図２４】図２３の拡大図である。
【図２５】図２４のａ−ａ’断面図を含む斜視図である。
【図２６】図１９のｂ−ｂ’断面図である。
【図２７】第４の実施の形態に係る半導体記憶装置の平面図である。
【図２８】図２７の拡大図である。
【図２９】図２８のａ−ａ’断面図を含む斜視図である。
【図３０】図２８のａ−ａ’断面図である。
【図３１】第４の実施の形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図３２】第４の実施の形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図３３】第４の実施の形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図３４】第４の実施の形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図３５】第４の実施の形態に係る半導体記憶装置の製造方法を説明するための断面図である。
【図３６】実験で用いた強誘電体キャパシタ及びその上方の第１メタル配線層の断面図である。
【図３７】実験で用いた強誘電体キャパシタ及びその上方の第１メタル配線層を示す平面図である。
【図３８】実験結果を示すグラフである。
【図３９】通常の第１メタル配線層を示す平面図である。
【符号の説明】
【００５８】
１  半導体基板
３  ゲート電極
５  ソース／ドレイン領域
７  ドレイン／ソース領域
１０，３０  層間絶縁膜
１１，３１  コンタクトホール
１３  コンタクトプラグ
３３  コンタクトプラグ
３５  水素拡散防止膜
４１  第２の電極
４３  強誘電体膜
４５  第１の電極
５１  配線
１００  半導体基板
１０３  ゲート電極
１０５  ソース／ドレイン領域
１０７  ドレイン／ソース領域
１１０  層間絶縁膜
１１１  コンタクトホール
１１３  コンタクトプラグ
１２０  密着層
１３１  開口部
１３７  絶縁膜
１４０  強誘電体キャパシタ
１４１  第２の電極
１４３  強誘電体膜
１４５  第１の電極
１５０  バリア層
１６１  配線膜
８００  半導体基板
８０３  ゲート電極
８０５  ソース／ドレイン領域
８０７  ドレイン／ソース領域
８１０，８３０，８５０  絶縁膜
８１３  コンタクトプラグ
８３３  コンタクトプラグ
８１３，８３３  コンタクトプラグ
８４１  第２の電極
８４３  強誘電体膜
８４５  第１の電極
８５１，８５３  第１メタル配線層
９００  半導体基板
９０３  ゲート電極
９０５  ソース／ドレイン領域
９０７  ドレイン／ソース領域
９１０  層間絶縁膜
９１３  コンタクトプラグ
９３３  コンタクトプラグ
９３１  開口部
９３７  絶縁膜
９４０  強誘電体キャパシタ
９４１  第１の電極
９４３  強誘電体膜
９４５  第２の電極
９６１  配線膜
【図１】
2006108152.tif 000003
【図２】
2006108152.tif 000004
【図３】
2006108152.tif 000005
【図４】
2006108152.tif 000006
【図５】
2006108152.tif 000007
【図６】
2006108152.tif 000008
【図７】
2006108152.tif 000009
【図８】
2006108152.tif 000010
【図９】
2006108152.tif 000011
【図１０】
2006108152.tif 000012
【図１１】
2006108152.tif 000013
【図１２】
2006108152.tif 000014
【図１３】
2006108152.tif 000015
【図１４】
2006108152.tif 000016
【図１５】
2006108152.tif 000017
【図１６】
2006108152.tif 000018
【図１７】
2006108152.tif 000019
【図１８】
2006108152.tif 000020
【図１９】
2006108152.tif 000021
【図２０】
2006108152.tif 000022
【図２１】
2006108152.tif 000023
【図２２】
2006108152.tif 000024
【図２３】
2006108152.tif 000025
【図２４】
2006108152.tif 000026
【図２５】
2006108152.tif 000027
【図２６】
2006108152.tif 000028
【図２７】
2006108152.tif 000029
【図２８】
2006108152.tif 000030
【図２９】
2006108152.tif 000031
【図３０】
2006108152.tif 000032
【図３１】
2006108152.tif 000033
【図３２】
2006108152.tif 000034
【図３３】
2006108152.tif 000035
【図３４】
2006108152.tif 000036
【図３５】
2006108152.tif 000037
【図３６】
2006108152.tif 000038
【図３７】
2006108152.tif 000039
【図３８】
2006108152.tif 000040
【図３９】
2006108152.tif 000041