(57)【要約】【課題】データバス幅の異なる機器に対して共通に使用することができるメモリーモジュールを提供する。【解決手段】偶数個のメモリー１１，１２と、メモリーを選択する信号であるチップセレクト信号が入力される複数のチップセレクト用端子であって、偶数個のメモリーをそれぞれ同数のメモリーを有する偶数個のグループに分けたときに、その偶数個のグループそれぞれに１つずつ設けられたチップセレクト用端子２１４，２１５と、複数のチップセレクト用端子の１つ２１４（２１５）とグループ内の各々のメモリー１１（１２）とを接続するチップセレクト用信号線と、データ信号を入出力する複数のデータ端子群であって、偶数個のグループそれぞれに１つずつ設けられたデータ端子群２１６，２１７と、複数のデータ端子群の１つ２１６（２１７）とグループ内の各々のメモリー１１（１２）とを接続するデータ用信号線群とを具備する。【選択図】      図１
2006119823.tif 000002
【特許請求の範囲】
【請求項１】
基板に搭載された偶数個のメモリーと、
メモリーを選択する信号であるチップセレクト信号が入力される複数のチップセレクト用端子であって、前記偶数個のメモリーをそれぞれ同数のメモリーを有する偶数個のグループに分けたときに、該偶数個のグループそれぞれに１つずつ設けられたチップセレクト用端子と、
前記複数のチップセレクト用端子の１つと前記グループ内の各々のメモリーとを接続するチップセレクト用信号線と、
データ信号を入出力する複数のデータ端子群であって、前記偶数個のグループそれぞれに１つずつ設けられたデータ端子群と、
前記複数のデータ端子群の１つと前記グループ内の各々のメモリーとを接続するデータ用信号線群と、
を具備することを特徴とするメモリーモジュール。
【請求項２】
前記偶数個のメモリーは、それぞれデータバス幅が同じであることを特徴とする請求項１に記載のメモリーモジュール。
【請求項３】
請求項１に記載のメモリーモジュールを搭載した回路基板において、前記メモリーモジュールに接続される親基板側のデータバス幅が、前記偶数個のメモリーのデータバス幅が全て加えたデータバス幅に等しく、前記複数のチップセレクト用端子の全てに、同じチップセレクト信号が供給されることを特徴とするメモリーモジュールを搭載した回路基板。
【請求項４】
請求項１に記載のメモリーモジュールを搭載した回路基板において、前記メモリーモジュールに接続される親基板側のデータバス幅が、前記偶数個のメモリーのデータバス幅が全て加えたデータバス幅の偶数分の１であり、前記複数のチップセレクト用端子にはそれぞれ別々にチップセレクト信号が供給されることを特徴とするメモリーモジュールを搭載した回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はコンピューターシステムやプリンター、ファクシミリ、複写機、情報機器などに用いられるメモリーモジュールに関するものである。特に、データバス幅を複数の状態にすることが可能なメモリーモジュールに関するものである。
【背景技術】
【０００２】
メモリーモジュールは、使用目的や情報処理内容に応じて、１アドレスあたりのデータ量（１ワード）のビット幅すなわちデータバス幅には複数の種類があり、概ね２のべき乗、例えば８ビット、１６ビット、３２ビット、６４ビットなどである。
【０００３】
ここに、データバス幅が３２ビットの機器と、１６ビットの機器があり、各々でメモリーモジュールが用いられるとする。
【０００４】
従来は、データバス幅３２ビットのメモリーモジュールと、データバス幅１６ビットのメモリーモジュールとを別々に設計して用いていた。
【０００５】
以下、具体的に述べる。なお、メモリーモジュールに搭載されるメモリーは、クロック信号に同期して動作する、いわゆるシンクロナスＤＲＡＭ（ＳＤＲメモリー）であり、そのデータバス幅は１６ビット仕様の場合を例に挙げて説明する。
（１）データバス幅が３２ビットの場合
図５に、データバス幅が３２ビットのメモリーモジュール１ｄの構成を示す。メモリーは１１と１２の２個が搭載されている。コネクター部２１ｄには接点２１１〜２１３、２１４ｄ、２１６ｄがある。
【０００６】
接点２１１にはクロック信号（ＣＬＫ）が入力され、分岐点１５を経てメモリー１１のピン１１１（ピン名ＭＣＬＫ）、メモリー１２のピン１２１（ピン名ＭＣＬＫ）に入力される。
【０００７】
接点群２１２にはアドレス信号（ＡＤＲ）が入力される。なお、正確には、アドレス信号はバスであり、この例ではビット０からビット１１までの１２ビット幅の信号であるので、接点群２１２も１２個の接点で構成されるが、全ビットとも同一構成であるので、１本の信号線のように束にして太線で表記する。接点群２１２から分岐点群１６を経てメモリー１１のピン群１１２（ピン名ＭＡＤＲ）、メモリー１２のピン群１２２（ピン名ＭＡＤＲ）に入力される。
【０００８】
なお、ＡＤＲ［１１：０］などと記述する場合はＡＤＲ信号の上位１１ビットから下位０ビットまでの連続するビットを指し、ＡＤＲ［１５］などと記述する場合はＡＤＲ信号のうちのビット１５だけを指す。全ビットを指す場合にはビット番号は指定しない。
【０００９】
接点群２１３にはコントロール信号（ＣＴＲＬ）が入力される。正確には、カラムアドレスセレクト信号（ＣＡＳ）やローアドレスセレクト信号（ＲＡＳ）、ライトイネーブル信号（ＷＥ）などの、アドレス信号以外の、メモリー外部からメモリーへ入力方向のみに用いられる複数の制御信号であるが、チップセレクト信号（ＣＳ）は含まない。アドレス信号と同様に全信号とも同一構成であるので、１本の信号線のように束にして太線で表記する。従って、接点群２１３も複数の接点で構成されるが、説明の都合上、１本の信号線のように束にして表記する。接点群２１３から分岐点群１７を経てメモリー１１のピン群１１３（ピン名ＭＣＴＲＬ）、メモリー１２のピン群１２３（ピン名ＭＣＴＲＬ）に入力される。
【００１０】
接点２１４ｄにはチップセレクト信号ＣＳが入力され、分岐点１９を経てメモリー１１のピン１１４（ピン名ＭＣＳ）、メモリー１２のピン１２４（ピン名ＭＣＳ）に入力される。
【００１１】
接点群２１６ｄはデータ信号（ＤＱ）が入出力される。正確には、データ信号もバスであり、この例ではビット０からビット３１までの３２ビット幅の信号であるので、接点群２１６ｄも３２個の接点で構成される。
【００１２】
ＤＱの３２ビットのうち、ビット０から１５までの１６ビット分（ＤＱ［１５：０］）は、ピン群１１５の近くにある、１６個の個別抵抗で構成された抵抗群１３を経てメモリー１１のピン群１１５（ピン名ＭＤＱ）へ接続される。
【００１３】
同様に、ＤＱのビット１６から３１までの１６ビット分（ＤＱ［３１：１６］）は、ピン群１２５の近くにある、１６個の個別抵抗で構成された抵抗群１４を経てメモリー１２のピン群１２５（ピン名ＭＤＱ）へ接続される。
【００１４】
図５のメモリーモジュールが、親基板３ｄと接続された状態を図６に示す。
【００１５】
コネクター部３４ｄには、接点３４１〜３４３、３４４ｄ、３４６ｄがある。
【００１６】
接点３４１にはコントローラー３１ｄのピン３１１（ピン名ＣＣＬＫ）からのクロック信号が接続され、メモリーモジュール１ｄの接点２１１と対応する。
【００１７】
接点群３４２にはコントローラー３１ｄのピン群３１２（ピン名ＣＡＤＲ）からのアドレスバス信号が接続され、メモリーモジュール１ｄの接点群２１２と対応する。
【００１８】
接点群３４３にはコントローラー３１ｄのピン群３１３（ピン名ＣＣＴＲＬ）からのコントロール信号が接続され、メモリーモジュール１ｄの接点群２１３と対応する。
【００１９】
接点３４４ｄにはコントローラー３１ｄのピン３１４ｄ（ピン名ＣＣＳ）からのチップセレクト信号が接続され、メモリーモジュール１ｄの接点２１４ｄと対応する。
【００２０】
接点群３４６ｄにはコントローラー３１ｄのピン群３１６ｄ（ピン名ＣＤＱ）のデータバス信号が、ピン群３１６ｄの近くにある、３２個の個別抵抗で構成された抵抗群３２ｄを経て接続され、メモリーモジュール１ｄの接点群２１６ｄと対応する。
【００２１】
コントローラー３１ｄからのチップセレクト信号は、メモリーモジュール１ｄのメモリー１１と１２に共通で用いられるので、ＤＱ［１５：０］とＤＱ［３１：１６］の入出力動作が同時に行なわれ、メモリーモジュール１ｄは、データバス幅が３２ビットとして動作する。
（２）データバス幅が１６ビットの場合
図７に、データバス幅が１６ビットのメモリーモジュール１ｅの構成を示す。図５および図６で説明したデータバス幅３２ビットの場合との比較上、メモリーは１１と１２の２個が搭載された構成で説明する。メモリー１１と１２自体は図５と同一のものである。以下では、３２ビットの場合と異なる部分のみを説明する。
【００２２】
コネクター部２１ｅには接点２１１〜２１３、２１４ｅ〜２１６ｅがある。
【００２３】
接点２１４ｅにはチップセレクト信号ＣＳ１が入力され、メモリー１１のピン１１４（ピン名ＭＣＳ）のみに入力される。
【００２４】
接点２１５ｅにはチップセレクト信号ＣＳ２が入力され、メモリー１２のピン１２４（ピン名ＭＣＳ）のみに入力される。
【００２５】
接点群２１６ｅはデータ信号（ＤＱ）が入出力される。ただし、ここでは１６ビット幅の信号であるので、接点群２１６ｅは１６個の接点で構成される。
【００２６】
ＤＱの１６ビットは各々ビットが分岐点群１８を経て、ピン群１１５の近くにある、１６個の個別抵抗で構成された抵抗群１３を経てメモリー１１のピン群１１５へ接続されるとともに、ピン群１２５の近くにある、１６個の個別抵抗で構成された抵抗群１４を経てメモリー１２のピン群１２５へ接続される。
【００２７】
図７のメモリーモジュールが、親基板３ｅと接続された状態を図８に示す。
【００２８】
コネクター部３４ｅには、接点３４１〜３４３、３４４ｅ〜３４６ｅがある。
【００２９】
接点３４４ｅにはコントローラー３１ｅのピン３１４ｅ（ピン名ＣＣＳ１）からのチップセレクト信号が接続され、メモリーモジュール１ｅの接点２１４ｅと対応する。
【００３０】
接点３４５ｅにはコントローラー３１ｅのピン３１５ｅ（ピン名ＣＣＳ２）からのチップセレクト信号が接続され、メモリーモジュール１ｅの接点２１５ｅと対応する。
【００３１】
接点群３４６ｅにはコントローラー３１ｅのピン群３１６ｅ（ピン名ＣＤＱ）のデータバス信号が、ピン群３１６ｅの近くにある、１６個の個別抵抗で構成された抵抗群３２ｅを経て接続され、メモリーモジュール１ｅの接点群２１６ｅと対応する。
【００３２】
コントローラー３１ｅからのチップセレクト信号は、メモリーモジュール１ｅのメモリー１１と１２とでは別々であるので、動作時には、ＣＳ１とＣＳ２の使い分けにより、メモリー１１あるいは１２のいずれか一方だけを動作状態にすることにより、データバス幅１６ビットのメモリーモジュールとして動作する。
【特許文献１】特開平５−１７３８７６号公報
【特許文献２】特開平９−２３１１３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００３３】
メモリーシステムにおいて、データバス幅を変更可能に構成するものとしては以下のようなものが知られている。
【００３４】
特開平５−１７３８７６号公報では、データバス幅を切換えるセレクタ部をデータバスの経路上に構成してバス幅変更に対応している。
【００３５】
しかしながら、図５〜図８に記載のようなＳＤＲメモリーでは、高速なクロック信号に同期してシステム全体が動作するため、例えば図６において、コントローラーからメモリーモジュール上のメモリーまでの全ての信号の遅延時間を所定の範囲に収めて動作タイミングを確保できるように構成する必要がある。
【００３６】
したがって、データバスの途中に構成されるセレクタ部を含めて動作タイミングが確保できるよう部品配置や配線パターン長を考慮した設計が必要になる。その結果、メモリーモジュールとして構成するには、モジュールの配線パターン形状が複雑になったり、設計が困難になることが懸念される。
【００３７】
他の構成として、特開平９−２３１１３１号公報では、入出力の際に動作するデータバスのビット数を変化させている。しかしながら、１ワードあたりの動作ビット数を変えているだけであり、使われないデータビットに関わるメモリーはデータの入出力から切り離され、記憶領域としては使われない。これは、使用バス幅が少なくなる程、非常に無駄が多くなり、メモリーモジュールとして採用するには適さない構成である。
【００３８】
従来例の図５〜図８で明らかなように、３２ビット用のメモリーモジュール１ｄと１６ビット用のメモリーモジュール１ｅとはデータバス信号とチップセレクト信号が異なることから、別々に設計製造されており、製品の高機能化や高速化において、動作タイミングを確保しながらの複雑な設計や動作検証を行わなければならず、製品開発の短縮やコストダウンなどを困難にする状況になっている。
【００３９】
従って、本発明は上述した課題に鑑みてなされたものであり、その目的は、データバス幅の異なる機器に対して共通に使用することができるメモリーモジュールを提供することである。
【課題を解決するための手段】
【００４０】
上述した課題を解決し、目的を達成するために、本発明に係わるメモリーモジュールは、基板に搭載された偶数個のメモリーと、メモリーを選択する信号であるチップセレクト信号が入力される複数のチップセレクト用端子であって、前記偶数個のメモリーをそれぞれ同数のメモリーを有する偶数個のグループに分けたときに、該偶数個のグループそれぞれに１つずつ設けられたチップセレクト用端子と、前記複数のチップセレクト用端子の１つと前記グループ内の各々のメモリーとを接続するチップセレクト用信号線と、データ信号を入出力する複数のデータ端子群であって、前記偶数個のグループそれぞれに１つずつ設けられたデータ端子群と、前記複数のデータ端子群の１つと前記グループ内の各々のメモリーとを接続するデータ用信号線群と、を具備することを特徴とする。
【００４１】
また、この発明に係わるメモリーモジュールにおいて、前記偶数個のメモリーは、それぞれデータバス幅が同じであることを特徴とする。
【００４２】
また、前記メモリーモジュールを搭載した回路基板において、前記メモリーモジュールに接続される親基板側のデータバス幅が、前記偶数個のメモリーのデータバス幅が全て加えたデータバス幅に等しく、前記複数のチップセレクト用端子の全てに、同じチップセレクト信号が供給されることを特徴とする。
【００４３】
また、前記メモリーモジュールを搭載した回路基板において、前記メモリーモジュールに接続される親基板側のデータバス幅が、前記偶数個のメモリーのデータバス幅が全て加えたデータバス幅の偶数分の１であり、前記複数のチップセレクト用端子にはそれぞれ別々にチップセレクト信号が供給されることを特徴とする。
【発明の効果】
【００４４】
本発明によれば、データバス幅の異なる機器に対して共通に使用することができるメモリーモジュールを提供することが可能となる。
【発明を実施するための最良の形態】
【００４５】
以下、本発明の好適な実施形態について、図面を参照して説明する。
【００４６】
（第１の実施形態）
本実施形態は、データバス幅が３２ビットと１６ビットで共用できるメモリーモジュールを、従来例と同じシンクロナスＤＲＡＭ（ＳＤＲメモリー）のデータバス幅１６ビット仕様のものを２個用いて構成したものである。
【００４７】
図１に、本発明の第１の実施形態に係るメモリーモジュール１の構成を示す。メモリーは１１と１２の２個が搭載されている。メモリーモジュール１のコネクター部２１には接点２１１〜２１７がある。
【００４８】
接点２１１にはクロック信号（ＣＬＫ）が入力され、分岐点１５を経てメモリー１１のピン１１１（ピン名ＭＣＬＫ）、メモリー１２のピン１２１（ピン名ＭＣＬＫ）に入力される。
【００４９】
接点群２１２にはアドレス信号（ＡＤＲ）が入力される。なお、正確にはアドレス信号はバスであり、この例ではビット０からビット１１までの１２ビット幅の信号であるので接点群２１２も１２個の接点で構成されるが、全ビットとも同一構成であるので、１本の信号線のように束にして太線で表記する。接点群２１２から分岐点群１６を経てメモリー１１のピン群１１２（ピン名ＭＡＤＲ）、メモリー１２のピン群１２２（ピン名ＭＡＤＲ）に入力される。
【００５０】
なお、ＡＤＲ［１１：０］などと記述する場合はＡＤＲ信号の上位１１ビットから下位０ビットまでの連続なビットを指し、ＡＤＲ［１５］などと記述する場合はＡＤＲ信号のうちのビット１５だけを指す。全ビットを指す場合にはビット番号は指定しない。
【００５１】
接点群２１３にはコントロール信号（ＣＴＲＬ）が入力される。正確には、カラムアドレスセレクト信号（ＣＡＳ）やローアドレスセレクト信号（ＲＡＳ）、ライトイネーブル信号（ＷＥ）などの、アドレス信号以外の、メモリー外部からメモリーへ入力方向のみに用いられる複数の制御信号であるが、チップセレクト信号（ＣＳ）は含まない。アドレス信号と同様に全信号とも同一構成であるので、１本の信号線のように束にして太線で表記する。従って、接点群２１３も複数の接点で構成されるが、説明の都合上、１本の信号線のように束にして表記する。接点群２１３から分岐点群１７を経てメモリー１１のピン群１１３（ピン名ＭＣＴＲＬ）、メモリー１２のピン群１２３（ピン名ＭＣＴＲＬ）に入力される。
【００５２】
接点２１４にはメモリーを選択する信号であるチップセレクト信号ＣＳ１が入力され、メモリー１１のピン１１４（ピン名ＭＣＳ）のみに入力される。
【００５３】
接点２１５にはメモリーを選択する信号であるチップセレクト信号ＣＳ２が入力され、メモリー１２のピン１２４（ピン名ＭＣＳ）のみに入力される。
【００５４】
接点群２１６はデータ信号（ＤＱ１）が入出力される。正確にはデータ信号も１６ビット幅であるので、接点群２１６も１６個の接点で構成される。接点群２１６からの信号ＤＱ１は、ピン群１１５の近くにある、１６個の個別抵抗で構成された抵抗群１３を経てメモリー１１のピン群１１５（ピン名ＭＤＱ）へ接続される。
【００５５】
接点群２１７はデータ信号（ＤＱ２）が入出力される。正確には、接点群２１６と同様に接点群２１７も１６個の接点で構成される。接点群２１７からの信号ＤＱ２は、ピン群１２５の近くにある、１６個の個別抵抗で構成された抵抗群１４を経てメモリー１２のピン群１２５（ピン名ＭＤＱ）へ接続される。
【００５６】
（１）親基板のデータバス幅が３２ビットの場合
図１のメモリーモジュールが、データバス幅が３２ビットの親基板３ａと接続された状態を図２に示す。
【００５７】
コネクター部３４には、接点３４１〜３４７がある。
【００５８】
接点３４１にはコントローラー３１ａのピン３１１（ピン名ＣＣＬＫ）からのクロック信号が接続され、メモリーモジュール１の接点２１１と対応する。
【００５９】
接点群３４２にはコントローラー３１ａのピン群３１２（ピン名ＣＡＤＲ）からのアドレスバス信号が接続され、メモリーモジュール１の接点群２１２と対応する。
【００６０】
接点群３４３にはコントローラー３１ａのピン群３１３（ピン名ＣＣＴＲＬ）からのコントロール信号が接続され、メモリーモジュール１の接点群２１３と対応する。
【００６１】
接点３４４および３４５にはコントローラー３１ａのピン３１４ａ（ピン名ＣＣＳ）からのチップセレクト信号が共通に接続され、メモリーモジュール１の接点２１４および２１５に共通に対応する。
【００６２】
コントローラー３１ａのピン群３１６ａ（ピン名ＣＤＱ）から、ピン群３１６ａの近くにある、３２個の個別抵抗で構成された抵抗群３２ａを経て、下位１６ビット分（ＤＱ［１５：０］に対応）は接点群３４６に接続され、メモリーモジュール１の接点群２１６と対応するとともに、上位１６ビット分（ＤＱ［３１：１６］に対応）は接点群３４７に接続され、メモリーモジュール１の接点群２１７と対応する。
【００６３】
コントローラー３１ａからのチップセレクト信号は、メモリーモジュール１のメモリー１１と１２に共通で用いられるので、ＤＱ［１５：０］とＤＱ［３１：１６］の入出力動作が同時に行なわれ、メモリーモジュール１は、データバス幅が３２ビットとして動作する。
【００６４】
（２）親基板のデータバス幅が１６ビットの場合
図１のメモリーモジュールが、データバス幅が１６ビットの親基板３ｂと接続された状態を図３に示す。
【００６５】
メモリーモジュール１は図２と同一であるので、コネクター部３４自体も図２と同じであり、接点３４１〜３４７がある。図２と異なる部分のみ説明する。
【００６６】
接点３４４にはコントローラー３１ｂのピン３１４ｂ（ピン名ＣＣＳ１）からのチップセレクト信号が接続され、メモリーモジュール１の接点２１４と対応する。
【００６７】
接点３４５にはコントローラー３１ｂのピン３１５ｂ（ピン名ＣＣＳ２）からのチップセレクト信号が接続され、メモリーモジュール１の接点２１５と対応する。
【００６８】
接点群３４６と３４７にはコントローラー３１ｂのピン３１６ｂ（ピン名ＣＤＱ）のデータバス信号が、ピン３１６ｂの近くにある、１６個の個別抵抗で構成された抵抗群３２ｂを経て共通に接続され、メモリーモジュール１の接点２１６および２１７と対応する。
【００６９】
コントローラー３１ｂからのチップセレクト信号は、メモリーモジュール１のメモリー１１と１２とでは別々であるとともに、メモリー１１および１２のデータバスは共通なので、動作時には、ＣＳ１とＣＳ２により、メモリー１１あるいは１２のいずれか一方だけを動作状態にすることにより、データバス幅１６ビットのメモリーモジュールとして動作する。
【００７０】
（第２の実施形態）
本実施形態は、第１の実施形態のデータバス幅が３２ビットと１６ビットで共用できるメモリーモジュールを、シンクロナスＤＲＡＭ（ＳＤＲメモリー）のデータバス幅８ビット仕様のものを４個用いて構成したものである。
【００７１】
図４に、本発明の第２の実施形態に係るメモリーモジュール１ｈの構成を示す。メモリーは１１Ｌ、１１Ｈ、１２Ｌ、１２Ｈの４個が搭載されている。メモリー１１Ｌ〜１２Ｈは、図１のメモリー１１あるいは１２とはデータバス幅が異なる以外は機能的には同一である。ピン（群）名も同様である。
【００７２】
コネクター部２１には接点２１１〜２１７がある。この部分は図１と同じである。
【００７３】
接点２１１にはクロック信号（ＣＬＫ）が入力され、分岐点を複数経てメモリー１１Ｌから１２Ｈのピン１１１Ｌ〜１２１Ｈ（ピン名ＭＣＬＫ）へ入力される。
【００７４】
接点群２１２にはアドレス信号（ＡＤＲ）が入力され、分岐点群を経てメモリー１１Ｌから１２Ｈのピン群１１２Ｌ〜１２２Ｈ（ピン名ＭＡＤＲ）に入力される。
【００７５】
接点群２１３にはコントロール信号（ＣＴＲＬ）が入力され、ＡＤＲと同様に分岐点群を経てメモリー１１Ｌから１２Ｈのピン群１１３Ｌ〜１２３Ｈ（ピン名ＭＣＴＲＬ）に入力される。
【００７６】
接点２１４にはチップセレクト信号ＣＳ１が入力され、メモリー１１Ｌと１１Ｈのピン１１４Ｌ，１１４Ｈ（ピン名ＭＣＳ）へ入力される。
【００７７】
接点２１５にはチップセレクト信号ＣＳ２が入力され、メモリー１２Ｌと１２Ｈのピン１２４Ｌ，１２４Ｈ（ピン名ＭＣＳ）へ入力される。
【００７８】
接点群２１６はデータ信号（ＤＱ１）が入出力される。接点群２１６からの信号ＤＱ１のうち下位８ビット分（ＤＱ１［７：０］に対応）は８個の個別抵抗で構成された抵抗群１３Ｌを経てメモリー１１Ｌのピン群１１５Ｌ（ピン名ＭＤＱ）に接続され、信号ＤＱ１のうち上位８ビット分（ＤＱ１［１５：８］に対応）は８個の個別抵抗で構成された抵抗群１３Ｈを経てメモリー１１Ｈのピン群１１５Ｈ（ピン名ＭＤＱ）に接続される。
【００７９】
接点群２１７はデータ信号（ＤＱ２）が入出力される。接点群２１７からの信号ＤＱ２のうち下位８ビット分（ＤＱ２［７：０］に対応）は８個の個別抵抗で構成された抵抗群１４Ｌを経てメモリー１２Ｌのピン群１２５Ｌ（ピン名ＭＤＱ）に接続され、信号ＤＱ２のうち上位８ビット分（ＤＱ２［１５：８］に対応）は８個の個別抵抗で構成された抵抗群１４Ｈを経てメモリー１２Ｈのピン群１２５Ｈ（ピン名ＭＤＱ）に接続される。
【００８０】
図１と図５を比べると明らかなように、コネクター部２１からメモリーモジュール側を見ると、データバス１組がメモリー２個で分担されている以外は構成は実質的に同じである。
【００８１】
したがって、親基板のデータバス幅が３２ビットの場合、親基板の構成は図２の３ａと同一構成で良い。同様に、親基板のデータバス幅が１６ビットの場合、親基板の構成は図３の３ｂと同一構成で良い。
【００８２】
上記実施形態では３２ビットと１６ビットの共用の場合を説明したが、これに限ることなく、８ビットと１６ビットの共用、３２ビットと６４ビットの共用なども可能である。
【００８３】
使用するメモリーのデータバス幅は、メモリーモジュールのデータバス幅の広い状態の場合の偶数分の１の関係になるものであれば任意のデータバス幅でよく、メモリーを偶数個用いる形で実施できる。例えば、第１の実施形態と第２の実施形態の考え方を延長することで、３２ビットと１６ビットの共用の場合、データバス幅４ビットのメモリーを８個使う形でも実施できる。
【００８４】
メモリーの種類もクロック同期型のＳＤＲメモリーに限ることなく、クロックを用いない非同期型メモリーへも同様に適用できる。
【００８５】
また、データバス幅が広い状態に対しては、メモリーモジュールを２枚用いる状態へも対応可能であり、従来専用のメモリーモジュールを使っていた製品に対しても、親基板の若干の変更で適用可能となり、メモリーモジュールの共通化が、今後の新規設計製品と設計済の製品に対して可能となる。
【００８６】
以上説明したように、上記の実施形態によれば、親基板側と対応することにより、データバス幅が３２ビットと１６ビットで同一構成のメモリーモジュールを共用できる。
【００８７】
これにより、例えば親基板側の設計に先行してメモリーモジュールの設計開始後、親基板のデータバス幅が変更になってもメモリーモジュール側の設計は変更しなくても対応することが可能となり、製品の開発期間の短縮や、コストの削減なども図れる。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施形態に係るメモリーモジュールを示す図である。
【図２】第１の実施形態のメモリーモジュールをデータバス幅３２ビットの親基板と接続した状態を示す図である。
【図３】第１の実施形態のメモリーモジュールをデータバス幅１６ビットの親基板と接続した状態を示す図である。
【図４】本発明の第２の実施形態に係るメモリーモジュールを示す図である。
【図５】従来のデータバス幅３２ビットのメモリーモジュールを示す図である。
【図６】従来のデータバス幅３２ビットのメモリーモジュールを、データバス幅３２ビットの親基板と接続した状態を示す図である。
【図７】従来のデータバス幅１６ビットのメモリーモジュールを示す図である。
【図８】従来のデータバス幅１６ビットのメモリーモジュールを、データバス幅１６ビットの親基板と接続した状態を示す図である。
【符号の説明】
【００８９】
１，１ｄ，１ｅ  メモリーモジュール
１１，１２  データバス幅１６ビットのメモリー
１１Ｌ，１１Ｈ，１２Ｌ，１２Ｈ  データバス幅８ビットのメモリー
１３，１３Ｌ，１３Ｈ，１４，１４Ｌ，１４Ｈ，３２ａ，３２ｂ，３２ｄ，３２ｅ  抵抗群
２１，２１ｄ，２１ｅ  メモリーモジュール側のコネクター部
３４，３４ｄ，３４ｅ  親基板側のコネクター部
３１ａ，３１ｂ，３１ｄ，３１ｅ  コントローラー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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