(57)【要約】【課題】  同一基板上に信頼性に優れ、かつ高精度な２種類のＭＩＳ型容量素子を形成する製造方法を提供する。【解決手段】  同一基板上に２種類のＭＩＳ容量を有する半導体装置の製造方法において、第１の容量素子１４ａについてはシリコン窒化膜１１ａ上にシリコン酸化膜１２を積層する。第２の容量素子１４ｂについてはシリコン窒化膜１１ｂのみとする。シリコン窒化膜１１ａ上にシリコン酸化膜１２を積層することで、庇の発生を防ぎシリコン酸化膜のカバレッジが低下することを防ぐ。これにより、同一基板上に信頼性に優れ、かつ高精度な２種類のＭＩＳ容量を形成することができる。【選択図】        図３
2006041119.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に２種類のＭＩＳ型容量素子を有する半導体装置の製造方法であって、
前記半導体基板上に第１の絶縁膜を介して第１の導電膜を堆積した後、パターンニングして複数の容量下部電極を形成する工程（ａ）と、
前記容量下部電極を覆うように絶縁体からなるバリア膜を堆積する工程（ｂ）と、
前記バリア膜上に第２の絶縁膜を堆積する工程（ｃ）と、
前記第２の絶縁膜と前記バリア膜とを前記容量下部電極まで到達するように開口して第１の容量領域と第２の容量領域とを形成する工程（ｄ）と、
前記第１の容量領域と前記第２の容量領域とを覆うように第１の誘電体膜を堆積する工程（ｅ）と、
前記第１の容量領域と前記第２の容量領域とに前記第１の誘電体膜を残すようにパターンニングする工程（ｆ）と、
パターンニングされた前記第１の誘電体膜を覆うように前記第１の誘電体膜より比誘電率の小さい第２の誘電体膜を堆積する工程（ｇ）と、
前記第２の容量領域の前記第２の誘電体膜を除去する工程（ｈ）と、
容量下部電極取り出し領域の前記第２の絶縁膜と前記バリア膜とを前記容量下部電極まで到達するように開口してコンタクトホールを形成する工程（ｉ）と、
前記コンタクトホールと前記第２の絶縁膜上とに第２の導電膜を堆積した後、パターンニングして容量上部電極と容量下部電極取り出し部とを形成する工程（ｊ）とを含む半導体装置の製造方法。
【請求項２】
前記工程（ｅ）において、前記第１の誘電体膜に減圧シリコン窒化膜を用いる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｇ）において、前記第２の誘電体膜に減圧ＴＥＯＳ膜を用いる請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属−絶縁体−多結晶シリコン（ＭＩＳ）型構造において同一基板上に２種類の単位面積容量素子（単位面積当たりの容量値が異なる２種類の容量素子）を搭載した半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路の高周波化、高性能化の進展により、各種チューナや携帯電話用のモノリシックマイクロ波集積回路をはじめとする高周波集積回路に大容量かつ高精度な容量素子が求められている。また、特に光ピックアップ製品に用いられる光半導体集積回路（ＯＥＩＣ）においては、高周波集積回路部の大容量かつ高精度な容量素子に加えて、光信号を光電変換で出力する際の位相補正のために必要となる低容量かつ高精度な容量素子が求められている。
【０００３】
集積回路に取り込む容量素子としては、金属−シリコン酸化膜−多結晶シリコン構造もしくは金属−シリコン酸化膜−シリコン半導体基板構造のＭＯＳ容量や、金属−シリコン窒化膜−多結晶シリコン構造のＭＮＳ容量がある。
【０００４】
従来の容量素子の先行技術例としては、半導体基板上に絶縁膜と容量下部電極である導電膜を順次形成した後、シリコン酸化膜とシリコン窒化膜を順次堆積し容量上部電極を形成する電圧依存性のないＭＩＳ容量構造がある。しかし、この構造では配線工程の絶縁膜の平坦化リフローをパイロ酸化などの酸化熱処理で行うことができない（例えば、特許文献１参照）。
【０００５】
また、同一基板上に互いに異なる酸化膜の厚みを有する２種類のＭＯＳ容量を形成し、容量値の大きいＭＯＳ容量とサージ耐圧の大きいＭＯＳ容量を用いる先行例があるが、この構造では電圧依存性のある寄生容量が存在するため精度が低下する（例えば、特許文献２参照）。
【０００６】
以下、従来のＭＩＳ型構造における同一基板上に２種類のＭＩＳ型構造の単位面積容量素子を搭載した半導体装置の製造方法について図面を参照しながら説明する。図４〜図６は、従来のＭＩＳ型構造における同一基板上に２種類の単位面積容量素子を搭載した半導体装置の製造方法を示す断面図である。
【０００７】
まず、図４（ａ）に示すように、半導体基板２１表面に形成した第１の絶縁膜２２上に、容量下部電極となる多結晶シリコン膜２３ａと多結晶シリコン膜２３ｂとを形成し、多結晶シリコン膜２３ａと多結晶シリコン膜２３ｂとの表面に第１のシリコン酸化膜２４と第１のシリコン窒化膜２５とを形成する。第１のシリコン窒化膜２５上にリフロー性の高い第２の絶縁膜２６を堆積により形成し、パイロ酸化などで第２の絶縁膜２６をリフローして平坦化した後、容量領域を開口するために第１のフォトレジスト２７を形成する。
【０００８】
その後、図４（ｂ）に示すように、反応性イオンエッチング（以下、ＲＩＥと言う）により多結晶シリコン膜２３ａと多結晶シリコン膜２３ｂまで到達するように第１の単位面積容量素子の容量部を形成する開口領域（第１の容量領域）２８ａおよび第２の単位面積容量素子の容量部を形成する開口領域（第２の容量領域）２８ｂを形成しレジストを除去する。
【０００９】
次に、図４（ｃ）に示すように、各容量領域２８ａ、２８ｂおよび第２の絶縁膜２６上に第２のシリコン窒化膜２９を堆積し、図５（ａ）に示すように、第２の容量領域のみ第２のフォトレジスト３０を形成し、図５（ｂ）に示すように、第２のフォトレジスト３０を形成した領域以外の第２のシリコン窒化膜２９をＣＦ4などのガスを用いてエッチングして、第２の容量領域の第２のシリコン窒化膜３１を形成しレジストを除去する。
【００１０】
その後、図５（ｃ）に示すように、領域２８ａ上と第２のシリコン窒化膜３１上および第２の絶縁膜２６上に第２のシリコン酸化膜３２を堆積し、図６（ａ）に示すように、第２の容量領域を除いて第３のフォトレジスト３３を形成し、図６（ｂ）に示すように、第２の容量領域上の第２のシリコン酸化膜３２をバッファード弗酸などを用いてエッチングして、第１の容量領域３４ａと第２の容量領域３４ｂとを形成しレジストを除去する。
【００１１】
その後、図６（ｃ）に示すように、容量下部電極である多結晶シリコン膜２３ａと多結晶シリコン膜２３ｂまで到達するようにＲＩＥ（反応性イオンエッチング）で容量下部電極取り出しコンタクトホール３５ａと容量下部電極取り出しコンタクトホール３５ｂとを形成し、ＴｉＮ／ＡｌＳｉＣｕ／ＴｉＮ／Ｔｉなどの第２の導電膜を堆積し、パターンニングして第１の単位面積容量素子の容量下部電極取り出し部３６ａと容量上部電極３７ａおよび第２の単位面積容量素子の容量下部電極取り出し部３６ｂと容量上部電極３７ｂを形成しレジストを除去することによって、従来の同一基板上に２種類の単位面積容量素子のＭＩＳ容量が形成される。
【特許文献１】特開平２−２２６７５５号公報
【特許文献２】特開平４−１４４２７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来の同一基板上に２種類の単位面積容量素子のＭＩＳ容量を形成する製造方法では、図５（ｂ）の工程において、第１の容量領域の第２のシリコン窒化膜２９をＣＦ4などのガスでエッチングする際に、第１の容量領域のエッジ３８において第１のシリコン窒化膜２５がエッチングされる。このため、図５（ｃ）の工程において、この第１のシリコン窒化膜２５がエッチングされた領域で第２のシリコン酸化膜のカバレッジが低下した領域３９が発生する。
【００１３】
図７（ａ）は第１の容量領域のエッジ３８の拡大図であり、図７（ｂ）は第２のシリコン酸化膜のカバレッジが低下した領域３９の拡大図である。図５（ｂ）の工程において、第１のシリコン窒化膜２５がエッチングされ庇４０が発生する。この庇に沿うかたちで第２のシリコン酸化膜のカバレッジが低下してくびれ４１が発生することによって、絶縁破壊に繋がる不良が発生しやすくなる。
【００１４】
本発明は、上記従来の問題点を解決するものであり、信頼性に優れ、同一基板上に高精度な２種類の単位面積容量素子のＭＩＳ容量を形成する製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上に２種類のＭＩＳ型容量素子を有する半導体装置の製造方法において、半導体基板上に第１の絶縁膜を介して第１の導電膜を堆積した後、パターンニングして複数の容量下部電極を形成する工程（ａ）と、容量下部電極を覆うように絶縁体からなるバリア膜を堆積する工程（ｂ）と、バリア膜上に第２の絶縁膜を堆積する工程（ｃ）と、第２の絶縁膜とバリア膜とを容量下部電極まで到達するように開口して第１の容量領域と第２の容量領域とを形成する工程（ｄ）と、第１の容量領域と第２の容量領域とを覆うように第１の誘電体膜を堆積する工程（ｅ）と、第１の容量領域と第２の容量領域とに第１の誘電体膜を残すようにパターンニングする工程（ｆ）と、パターンニングされた第１の誘電体膜を覆うように第１の誘電体膜より比誘電率の小さい第２の誘電体膜を堆積する工程（ｇ）と、第２の容量領域の第２の誘電体膜を除去する工程（ｈ）と、容量下部電極取り出し領域の第２の絶縁膜とバリア膜とを容量下部電極まで到達するように開口してコンタクトホールを形成する工程（ｉ）と、コンタクトホールと第２の絶縁膜上とに第２の導電膜を堆積した後、パターンニングして容量上部電極と容量下部電極取り出し部とを形成する工程（ｊ）とを備えたことを特徴とする。
【００１６】
上記の半導体装置の製造方法の工程（ｅ）においては、第１の誘電体膜に減圧シリコン窒化膜を用いることが好ましい。
【００１７】
上記の半導体装置の製造方法の工程（ｇ）においては、第２の誘電体膜に減圧ＴＥＯＳ膜を用いることが好ましい。
【００１８】
上記の構成において、本発明の第１の容量素子の誘電体膜はシリコン窒化膜上にシリコン酸化膜を積層することを特徴とする。
【発明の効果】
【００１９】
本発明に係る半導体装置の製造方法によると、第１の容量領域に形成する容量素子において、例えばバリア機能を有する絶縁体からなる第１の誘電体膜（シリコン窒化膜）上に第１の誘電体膜より比誘電率の小さい第２の誘電体膜（シリコン酸化膜）を積層し、庇の発生を防ぎ第２の誘電体膜のカバレッジが低下することを防ぐことにより、同一基板上に信頼性に優れ、かつ、高精度な２種類のＭＩＳ容量を形成することができる。
【００２０】
なお、第１の誘電体膜としてバリア機能を有する絶縁体を選択するのは、第２の容量領域において、第２の誘電体膜を除去する際に、第１の誘電体膜がエッチングされない材料を選択することが適切であるからである。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００２２】
以下、本発明の実施の形態について、図面を参照しながら説明する。図１〜図３は、本発明の実施の形態における同一基板上に２種類のＭＩＳ型構造の単位面積容量素子を搭載した半導体装置の製造方法を示す断面図である。
【００２３】
まず、図１（ａ）に示すように、半導体基板１表面に形成した第１の絶縁膜２上に、容量下部電極となる多結晶シリコン膜３ａと多結晶シリコン膜３ｂとを形成し、多結晶シリコン膜３ａと多結晶シリコン膜３ｂの表面に第１のシリコン酸化膜（下地膜）４と第１のシリコン窒化膜（絶縁体からなるバリア膜）５を形成する。第１のシリコン窒化膜５上にリフロー性の高い第２の絶縁膜６を堆積により形成し、パイロ酸化などで第２の絶縁膜６をリフローして平坦化した後、容量領域を開口するために第１のフォトレジスト７を形成する。このとき第２の絶縁膜６にＢＰＳＧ膜などのリフロー性の高い膜を用いると良好な平坦化が実現できる。なお、上記の容量下部電極は、半導体基板１上に第１の絶縁膜２を介して第１の導電膜である多結晶シリコン膜を堆積した後、エッチングにより多結晶シリコン膜をパターンニングすることにより形成される。
【００２４】
その後、図１（ｂ）に示すように、ＲＩＥにより多結晶シリコン膜３ａと多結晶シリコン膜３ｂまで到達するように第１の単位面積容量素子の容量を形成する開口領域（第１の容量領域）８ａおよび第２の単位面積容量素子の容量を形成する開口領域（第２の容量領域）８ｂを形成しレジストを除去する。
【００２５】
次に、図１（ｃ）に示すように、各容量領域８ａと容量領域８ｂおよび第２の絶縁膜６上に第２のシリコン窒化膜（バリア機能を有する絶縁膜）９を堆積し、図２（ａ）に示すように、第１の容量領域８ａに第２のフォトレジスト１０ａを形成するとともに、第２の容量領域８ｂに第２のフォトレジスト１０ｂを形成し、図２（ｂ）に示すように、第２のフォトレジスト１０ａと第２のフォトレジスト１０ｂとを形成した領域以外の第２のシリコン窒化膜９をＣＦ4などのガスを用いてエッチングして、第１の容量領域８ａの第２のシリコン窒化膜１１ａと第２の容量領域８ｂの第２のシリコン窒化膜１１ｂとを形成しレジストを除去する。このとき第２のシリコン窒化膜９に減圧シリコン窒化膜を用いると膜厚ばらつきを抑えることができ、より精度の高い容量素子を実現できる。
【００２６】
その後、図２（ｃ）に示すように、第２のシリコン窒化膜１１ａ上と第２のシリコン窒化膜１１ｂ上および第２の絶縁膜６上に第２のシリコン酸化膜（シリコン窒化膜より比誘電率が小さい）１２を堆積し、図３（ａ）に示すように、第２の容量領域８ｂを除いて第３のフォトレジスト１３を形成し、図３（ｂ）に示すように、第２の容量領域８ｂ上の第２のシリコン酸化膜１２をバッファード弗酸などを用いてエッチングする。こうすると、第２のシリコン窒化膜１１ｂに対して第２のシリコン酸化膜１２が選択的にエッチングされるので、第２のシリコン窒化膜１１ａと第２のシリコン酸化膜１２とが積層される第１の容量領域１４ａと第２のシリコン窒化膜１１ｂだけの第２の容量領域１４ｂとを容易に形成できる。次いでレジストを除去する。このとき第２のシリコン酸化膜１２に減圧ＴＥＯＳ膜を用いると膜厚ばらつきを抑えることができ、より精度の高い容量素子を実現できる。
【００２７】
なお、第１の誘電体膜をバリア機能を有する絶縁体（シリコン窒化膜）で構成しているのは、第２の容量領域１４ｂにおいて、第２の誘電体膜であるシリコン酸化膜を除去する際に、第１の誘電体膜がエッチングされないようにするためである。
【００２８】
その後、図３（ｃ）に示すように、容量下部電極である多結晶シリコン膜３ａと多結晶シリコン膜３ｂまで到達するようにＲＩＥで容量下部電極取り出しコンタクトホール１５ａと容量下部電極取り出しコンタクトホール１５ｂとを形成し、ＴｉＮ／ＡｌＳｉＣｕ／ＴｉＮ／Ｔｉなどの第２の導電膜を堆積し、エッチングによりパターンニングして第１の単位面積容量素子の容量下部電極取り出し部１６ａと容量上部電極１７ａおよび第２の単位面積容量素子の容量下部電極取り出し部１６ｂと容量上部電極１７ｂを形成しレジストを除去することによって、本発明の実施の形態における同一基板上に２種類の単位面積容量素子のＭＩＳ容量が形成される。
【００２９】
以上のように、本実施の形態によれば、第１の単位面積容量素子を第２のシリコン窒化膜１１ａ上に第２のシリコン酸化膜１２を積層することで形成し、それによって庇の発生を防ぎ第２のシリコン酸化膜のカバレッジが低下することを防ぐ。それによって絶縁破壊耐圧を向上し信頼性を向上することができる。
【００３０】
なお、上記の実施の形態では、第１および第２の誘電体膜としては、それぞれシリコン窒化膜およびシリコン酸化膜を使用していますが、それ以外に種々の誘電体膜の組み合わせが考えられる。例えば、シリコンプロセスにおいて利用可能な誘電体膜は多数あるが、その一部材料の比誘電率を挙げる。ＳｉＯＣ：２．９、ＳｉＯ2：３．９、ＳｉＣＮ：５．０、Ｓｉ3Ｎ4：７−８、Ａｌ2Ｏ3：７−１０、ＴｉＯ2（他Ｔａ2Ｏ5、Ｐｒ2Ｏ3、Ｌａ2Ｏ3など）：２０−３０の内、第２の容量領域において、第２の誘電体膜を除去する際に、第１の誘電体膜がエッチングされない組み合わせを選択することが適当である。
【００３１】
ここで、下層の第１の誘電体膜より上層の第２の誘電体膜の方が比誘電率が小さいものを選択する理由について説明する。下層の第１の誘電体膜の比誘電率が上層の第２の誘電体膜の比誘電率より大きいときには、第１の誘電体膜のみの場合の容量値と第１および第２の誘電体膜を重ねた場合の容量値との差が大きくできるが、逆に第１の誘電体膜の比誘電率が第２の誘電体膜の比誘電率より小さい場合には、第１の誘電体膜のみの場合の容量値と第１および第２の誘電体膜を重ねた場合の容量値との差を大きくできないからである。この点は、比誘電率の差が大きいほど顕著になる。例えば、同一膜厚で比誘電率が１００倍異なる場合について考えると、前者の場合に容量値はほぼ１００倍の差がでるが、後者の場合、ほとんど差がでない状態となる。
【産業上の利用可能性】
【００３２】
以上説明したように、本発明の半導体装置の製造方法は、同一基板上に信頼性に優れ、かつ、高精度な２種類の単位面積容量素子のＭＩＳ容量を形成する方法として有用である。
【図面の簡単な説明】
【００３３】
【図１】（ａ）〜（ｃ）は本発明の実施の形態における同一基板上に２種類の単位面積容量のＭＩＳ容量を形成する第１〜第３製造工程を示す断面図である。
【図２】（ａ）〜（ｃ）は本発明の実施の形態における同一基板上に２種類の単位面積容量のＭＩＳ容量を形成する第４〜第６製造工程を示す断面図である。
【図３】（ａ）〜（ｃ）は本発明の実施の形態における同一基板上に２種類の単位面積容量のＭＩＳ容量を形成する第７〜第９製造工程を示す断面図である。
【図４】（ａ）〜（ｃ）は従来の同一基板上に２種類の単位面積容量のＭＩＳ容量を形成する第１〜第３製造工程を示す断面図である。
【図５】（ａ）〜（ｃ）は従来の同一基板上に２種類の単位面積容量のＭＩＳ容量を形成する第４〜第６製造工程を示す断面図である。
【図６】（ａ）〜（ｃ）は従来の同一基板上に２種類の単位面積容量のＭＩＳ容量を形成する第７〜第９製造工程を示す断面図である。
【図７】（ａ）は第１の容量領域のエッジの拡大図、（ｂ）は第２のシリコン酸化膜のカバレッジが低下した領域の拡大図である。
【符号の説明】
【００３４】
１  半導体基板
２  第１の絶縁膜
３ａ、３ｂ  容量下部電極の多結晶シリコン膜
４  第１のシリコン酸化膜
５  第１のシリコン窒化膜
６  第２の絶縁膜
７  第１のフォトレジスト
８ａ、８ｂ  容量を形成する開口領域
９  第２のシリコン窒化膜
１０ａ、１０ｂ  第２のフォトレジスト
１１ａ  第１の容量領域の第２のシリコン窒化膜
１１ｂ  第２の容量領域の第２のシリコン窒化膜
１２  第２のシリコン酸化膜
１３  第３のフォトレジスト
１４ａ  第１の容量領域
１４ｂ  第２の容量領域
１５ａ、１５ｂ  容量下部電極取り出しコンタクトホール
１６ａ、１６ｂ  容量下部電極取り出し部
１７ａ、１７ｂ  容量上部電極
２１  半導体基板
２２  第１の絶縁膜
２３ａ、２３ｂ  容量下部電極の多結晶シリコン膜
２４  第１のシリコン酸化膜
２５  第１のシリコン窒化膜
２６  第２の絶縁膜
２７  第１のフォトレジスト
２８ａ、２８ｂ  容量を形成する開口領域
２９  第２のシリコン窒化膜
３０  第２のフォトレジスト
３１  第２の容量領域の第２のシリコン窒化膜
３２  第２のシリコン酸化膜
３３  第３のフォトレジスト
３４ａ  第１の容量領域
３４ｂ  第２の容量領域
３５ａ、３５ｂ  容量下部電極取り出しコンタクトホール
３６ａ、３６ｂ  容量下部電極取り出し部
３７ａ、３７ｂ  容量上部電極
３８  第１の容量領域のエッジ
３９  第２のシリコン酸化膜のカバレッジが低下した領域
４０  庇
４１  くびれ
【図１】
2006041119.tif 000003
【図２】
2006041119.tif 000004
【図３】
2006041119.tif 000005
【図４】
2006041119.tif 000006
【図５】
2006041119.tif 000007
【図６】
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【図７】
2006041119.tif 000009