(57)【要約】 【課題】  電圧降下による回路の誤動作を防止するのにデータ処理性能の低下を最小限に抑えることができる半導体装置を提供する。【解決手段】  電圧降下検出回路、前記電圧降下回路に接続される電流抑止回路、及びデータを処理するためのデータ処理部を有する機能ブロック（１０２，１０３）を複数個搭載し、機能ブロック単位で電圧降下を検出し、局所的に発生する電圧降下に対して、機能ブロック単位でそのデータ処理部で処理される単位時間あたりの回路動作量を少なくするようにデータ処理部を制御する。電圧降下を局所的に検出し、検出した部位の機能ブロックに対してデータ処理速度を遅くするから、電圧降下による誤動作を防止することができ、局所的なデータ処理速度の制御により半導体装置全体における処理性能の低下を小さく抑えることができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１電圧降下検出回路、前記第１電圧降下回路に接続される第１電流抑止回路、及びデータを処理するための第１データ処理部を有する第１機能ブロックと、
第２電圧降下検出回路、前記第２電圧降下検出回路に接続される第２電流抑止回路、及びデータを処理するための第２データ処理部を有する第２機能ブロックとを具備し、
前記第１電圧降下検出回路は、前記第１電圧降下検出回路に供給される動作電圧が所定の電圧より小さくなったことを検出し、前記第１電流抑止回路に第１電流抑止信号を出力し、
前記第１電流抑止回路は、前記第１電流抑止信号を受けて、前記第１データ処理部の単位時間あたりの回路動作量を少なくするように前記第１データ処理部を制御し、
前記第２電圧降下検出回路は、前記第２電圧降下検出回路に供給される動作電圧が所定の電圧より小さくなったことを検出し、前記第２電流抑止回路に第２電流抑止信号を出力し、
前記第２電流抑止回路は、前記第２電流抑止信号を受けて、前記第２データ処理部の単位時間あたりの回路動作量を少なくするように前記第２データ処理部を制御する半導体装置。
【請求項２】
請求項１において、
前記第１電圧降下検出回路は、第１フリップフロップ回路と、前記第１フリップフロップ回路の出力を受けて論理動作を行う論理回路と、前記論理回路による論理動作によって得られる出力データを入力する第２フリップフロップ回路と、前記第２フリップフロップ回路の出力データを期待値データと比較する比較回路とを有し、
前記比較回路は前記第２フリップフロップ回路に取り込まれたデータと期待値データとが異なる場合に、前記第１電流抑止信号を出力する半導体装置。
【請求項３】
請求項１において、
前記第１電圧降下検出回路は、前記第１電圧降下検出回路の動作電圧と基準電圧とが入力される電圧比較器を有し、前記電圧比較器は、前記動作電圧と前記基準電圧の電位差が所定の電位差より大きくなった場合に、前記第１電流抑止信号を出力する半導体装置。
【請求項４】
請求項１において、
前記第１電圧降下検出回路は、前記第１電圧降下検出回路の動作電圧で動作するリングオシレータと、前記リングオシレータに接続されるカウンタと、前記カウンタに接続される比較器とを有し、
前記比較器は、所定期間毎に前記カウンタに保持されるカウント値と予め定められた基準値とを比較して、前記カウント値の方が小さい場合に、前記第１電流抑止信号を出力する半導体装置。
【請求項５】
請求項１において、
前記第１データ処理部は、複数のステージに分けてデータを処理するパイプライン動作を行い、
前記第１電流抑止回路は、前記第１電流抑止信号を受けた場合に、パイプラインにストールを発生されるように前記第１データ処理部を制御する半導体装置。
【請求項６】
請求項１において、
前記第１データ処理部は、複数のデータを並列に処理することが可能であり、
前記第１電流抑止回路は、前記第１電流抑止信号を受けた場合に、並列に処理するデータの数を減らす半導体装置。
【請求項７】
請求項１において、
前記半導体装置は、メモリを更に具備し、
前記第１電流抑止回路は、前記第１電流抑止信号を受けた場合に、前記第１データ処理部から前記メモリへのアクセスを止める半導体装置。
【請求項８】
請求項１において、
前記半導体装置は、第１ビット数を並列に前記第１データ処理部に出力可能なメモリを有し、
前記第１電流抑止回路は、前記第１電流抑止信号を受けた場合に、前記第１ビット数より少ないビット数を並列に前記第１データ処理部に出力させるように制御する半導体装置。
【請求項９】
第１電圧降下検出回路及びデータを処理するための第１データ処理部を有する第１機能ブロックと、第２電圧降下検出回路及びデータを処理するための第２データ処理部を有する第２機能ブロックと、前記第1機能ブロック及び前記第２機能ブロックに接続されるバスと、前記バスに接続されるバス制御論理回路とを具備し、
前記第１電圧降下検出回路は、前記第１電圧降下検出回路に供給される動作電圧が所定の電圧より小さくなったことを検出し、前記バス制御論理回路に第1電流抑止信号を出力し、
前記第２電圧降下検出回路は、前記第２電圧降下検出回路に供給される動作電圧が所定の電圧より小さくなったことを検出し、前記バス制御論理回路に第２電流抑止信号を出力し、
前記バス制御論理回路は、前記第１電流抑止信号を受けた場合に、前記第１機能ブロックに対してバス権を与えないように制御し、前記第２電流抑止信号を受けた場合に、前記第２機能ブロックに対してバス権を与えないように制御することを特徴とする半導体装置。
【請求項１０】
電圧降下検出回路、電流制御判定回路、及び電流抑止回路を有する複数個の機能ブロックを備え、
前記電圧降下検出回路は、前記電圧降下検出回路に供給される動作電圧が所定の電圧よりも電圧降下したかを検出し、
前記電流抑止回路は自らが含まれる機能ブロックの電流制御判定回路で生成された電流抑止要求を受けて前記自らが含まれる機能ブロック内の前記データ処理部の単位時間あたりの回路動作量を少なくするように当該データ処理部を制御し、
前記電流制御判定回路は、自らが含まれる機能ブロックにおける前記電圧降下検出回路による電圧降下の検出又は隣接する他の回路ブロックにおける電流制御判定回路で生成された電流抑止要求に応答して自らが含まれる機能ブロックの電流抑止回路に電流抑止要求を与える制御と、他の機能ブロックにおける前記電圧降下検出回路による電圧降下の検出に基づいて自らが含まれる機能ブロックの電流抑止回路に電流抑止要求を与える制御とを行う半導体装置。
【請求項１１】
請求項１０において、
前記電流制御判定回路は、自らが含まれる機能ブロックの動作内容に応じてその処理の優先レベルを参照すると共に、自らが含まれる機能ブロックにおける電流抑止回路による電流抑止の履歴を参照し、参照した優先レベルに見合った処理が行なわれていないと判定したとき、隣接ブロックに電流抑止要求を出力する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の電力制御に関わり、特にマイクロプロセッサに代表される低消費電力かつ高速動作を要求される半導体データ処理装置の電力制御に適用して有効な技術に関する。
【背景技術】
【０００２】
従来から電子機器の性能向上に関する要求は大きく、現在主流であるディジタル電子回路では動作クロック周波数の向上することでこの要求に応えてきた。電子機器の消費電力はクロック周波数と比例関係にあるため、これはすなわち消費電力を増加させる方向に働いていると言える。また、半導体集積回路においては集積度の向上により、システム全体を1つのＬＳＩとして設計・製造を行うＳＯＣ（Ｓｙｓｔｅｍ−Ｏｎ−ａ−Ｃｈｉｐ）と呼ばれる手法がとられており、システムの性能向上と小型化を実現している。このＳＯＣ設計は複数の半導体回路の機能を取り込むことから、一つの半導体集積回路が消費し得る消費電力を増加させる方向に働いている。ここで述べた消費電力の増加は、デバイスによって決定される電源電圧を一定と考えると消費電流の増加を意味する。この消費電流は、電子回路や配線の持つ抵抗成分によって回路の電源電圧を低下させ、結果として電子回路の動作速度を低下させる方向に働く。
【０００３】
その一方で、電子回路の低消費電力化は、携帯機器の連続利用可能時間（電池寿命）の延長や省エネルギーなどの要求により重要な課題となっており、相反する要求が存在する状況にある。特に小型の携帯機器においては、連続利用時間の要求以外に、システムの小型化・低価格化のために十分な電流を供給させるだけの電源装置が設置できないため、電子回路で消費できる最大電流に厳しい制限が設けられることが多い。もし、この電流制限が守られなかった場合には、電子回路に供給される電圧が降下し、回路が誤動作することになる。そのため、電子回路が誤動作しないことを保証するために、その集積回路が持つ機能ブロックがすべて並列に動作した時に消費し得る最大の電流をシミュレーションで計算し、電源の容量を超えないような動作周波数仕様を制限して決定することが従来から行われていた。
【０００４】
こういった電圧降下に対する解決方法として、特許文献１には、集積回路内に電源電圧を検出するセルを配置し、電圧降下を検出すると、外部電源装置の出力電圧を補正する、或いは動作クロック周波数を低下させる、などによって電源の降下を補正する制御を行うことが記されている。特に電圧降下の検出はＬＳＩの一箇所だけで行うようになっている。
【０００５】
【特許文献１】特開２００１−３３２６９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
多くの機能ブロックを持つ大規模なＳＯＣ等では、搭載する全ての機能ブロックが並列に動作すると想定した場合でも誤動作しないことを保証するために、大きな電圧降下を仮定しなくてはならない。しかし、実際のシステムでは全機能ブロックが同時に利用される頻度は少なく、最大電流と平均電流に大きな差が発生する。そのため、ＳＯＣ化するがゆえに電源装置とそれに付随する電源レギュレータに大きなコストを支払うといった問題が発生する。この点について本発明者は、例えば半分程度の機能ブロックが並列動作したときの電流消費を基準に誤動作しないことを保証するための動作周波数仕様を決定し、この速度仕様で誤動作を生ずるような過大な電力消費を生ずるときに誤動作の発生を抑止するための手段を講ずることについて検討した。
【０００７】
第１に、過大な電力消費を生ずるときに外部電源電圧を補正する場合について検討した。電圧降下を検出したとき外部の電源電圧を補正するには、十分な容量の外部電源を持つシステムであることが条件になり、例えば携帯機器などのバッテリで駆動される機器で電源容量が不足した場合には適用不可能である。
【０００８】
第２に、過大な電力消費を生ずるときに動作周波数を遅く補正する場合について検討した。半導体装置の電圧降下は特に活性化している論理回路部分の周辺に局所的に発生することが良く知られている。ある機能ブロックで電圧降下を検出したからといって直ちに半導体装置全体の動作周波数を低下させると、システム性能が著しく低下してしまう。一部の機能ブロックに局所的に電圧降下が発生したとしても、該当機能ブロックから離れた位置に存在する別の機能ブロック付近では電圧降下が発生しているとは限らず、この状況下において半導体装置全体を単位に電圧や周波数補正処理を行なったのでは、半導体装置の性能低下若しくは動作効率低下を招来してしまう。特許文献１に記載の技術は電圧降下の検出ポイントが半導体装置の一箇所だけであり、それによってＬＳＩ全体を単位に電圧や周波数補正処理を行っているだけである。
【０００９】
第３に、機能ブロックによる処理の軽重を考慮した電流容量の適切な分配について検討した。例えば、ＳＯＣに搭載される機能ブロックには、それ自身の処理性能がシステム性能を大きく左右するプロセッサなどの機能ブロックもあれば、システム性能に影響の少ない機能ブロックもある。このように処理内容に優先度がある半導体装置に対しては、与えられた電流容量を適切に配分することで性能向上に資する可能性のあることが本発明者によって見出された。
【００１０】
本発明の目的は、電圧降下による回路の誤動作を防止することができる半導体装置を提供することにある。
【００１１】
本発明の別の目的は、電圧降下による回路の誤動作を防止するのにデータ処理速度を遅くする制御を採用したとき、それによる処理性能の低下を小さく抑えることができる半導体装置を提供することにある。
【００１２】
本発明の更に別の目的は、電圧降下による誤動作防止を考慮した最大動作周波数や電源容量に関する過剰なマージンを抑え、実質的な動作周波数の向上、実質的な最大消費電力の削減、電源装置のコスト削減に資することができる半導体装置を提供することにある。
【００１３】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１５】
〔１〕半導体装置は、第１電圧降下検出回路、前記第１電圧降下回路に接続される第１電流抑止回路、及びデータを処理するための第１データ処理部を有する第１機能ブロックと、第２電圧降下検出回路、前記第２電圧降下検出回路に接続される第２電流抑止回路、及びデータを処理するための第２データ処理部を有する第２機能ブロックとを有する。前記第１電圧降下検出回路は、前記第１電圧降下検出回路に供給される動作電圧が所定の電圧より小さくなったことを検出し、前記第１電流抑止回路に第１電流抑止信号を出力する。前記第１電流抑止回路は、前記第１電流抑止信号を受けて、前記第１データ処理部で処理される単位時間あたりの回路動作量を少なくするように前記第１データ処理部を制御する。前記第２電圧降下検出回路は、前記第２電圧降下検出回路に供給される動作電圧が所定の電圧より小さくなったことを検出し、前記第２電流抑止回路に第２電流抑止信号を出力する。前記第２電流抑止回路は、前記第２電流抑止信号を受けて、前記第２データ処理部の単位時間あたりの回路動作量を少なくするように前記第２データ処理部を制御する。上記半導体装置によれば、電圧降下を局所的に検出し、検出した部位の機能ブロックに対してデータ処理速度を遅くするから、電圧降下による誤動作を防止することができ、局所的なデータ処理速度の制御により半導体装置全体における処理性能の低下を小さく抑えることができる。
【００１６】
本発明の具体的な形態として、前記第１電圧降下検出回路は、複数個の第１フリップフロップ回路と、前記複数個の第１フリップフロップ回路の出力を受けて論理動作を行う論理回路と、前記論理回路による論理動作によって得られる出力データを入力する第２フリップフロップ回路と、前記第２フリップフロップ回路の出力データを期待値データと比較する比較回路とを有し、前記第１フリップフロップ回路及び第２フリップフロップ回路は、同じクロック信号によりデータを取り込み、前記比較回路は前記第２フリップフロップ回路に取り込まれたデータと期待値データとが異なる場合に、前記第１電流抑止信号を出力する。電圧降下を生ずると、クロック信号には伝達遅延を生ずるが周波数は変化しない。このとき論理回路は動作遅延を生ずる。したがって、電圧降下を生ずると、論理回路の論理動作はフリップフロップの入力タイミングに間に合わず、前記第２フリップフロップ回路に取り込まれたデータは期待値データに一致しなくなる。これによれば、論理回路を実際の回路に即したダミー回路とすることによって、高精度に電圧降下を検出することができる。
【００１７】
本発明の別の具体的な形態として、前記第１電圧降下検出回路は、前記第１電圧降下検出回路の動作電圧と基準電圧とが入力される電圧比較器を有し、前記電圧比較器は、前記動作電圧と前記基準電圧の電位差が所定の電位差より大きくなった場合に、前記第１電流抑止信号を出力する。この場合にはアナログ回路が必要になる。
【００１８】
本発明の更に別の具体的な形態として、前記第１電圧降下検出回路は、前記第１電圧降下検出回路の動作電圧で動作するリングオシレータと、前記リングオシレータに接続されるカウンタと、前記カウンタに接続される比較器とを有し、前記比較器は、所定期間毎に前記カウンタに保持されるカウント値と予め定められた基準値とを比較して、前記カウント値の方が小さい場合に、前記第１電流抑止信号を出力する。
【００１９】
本発明の更に別の具体的な形態として、前記第１データ処理部は、複数のステージに分けてデータを処理するパイプライン動作を行い、前記第１電流抑止回路は、前記第１電流抑止信号を受けた場合に、パイプラインにストールを発生されるように前記第１データ処理部を制御する。ストールとは対象となる命令のステージに推移を停止することである。
【００２０】
本発明の更に別の具体的な形態として、前記第１データ処理部は、複数のデータを並列に処理することが可能であり、前記第１電流抑止回路は、前記第１電流抑止信号を受けた場合に、並列に処理するデータの数を減らす。
【００２１】
本発明の更に別の具体的な形態として、前記半導体装置は、メモリを更に具備し、前記第１電流抑止回路は、前記第１電流抑止信号を受けた場合に、前記第１データ処理部から前記メモリへのアクセスを止める。アクセスを止めるとは、アクセスサイクルを引き伸ばし、若しくはウェイトサイクルを挿入し、又は間欠的にアクセスサイクルを起動することなどを意味する。
【００２２】
本発明の更に別の具体的な形態として、前前記半導体装置は、第１ビット数を並列に前記第１データ処理部に出力可能なメモリを有し、前記第１電流抑止回路は、前記第１電流抑止信号を受けた場合に、前記第１ビット数より少ないビット数を並列に前記第１データ処理部に出力させるように制御する。
【００２３】
〔２〕本発明の別の観点による半導体装置は、第１電圧降下検出回路及びデータを処理するための第１データ処理部を有する第１機能ブロックと、第２電圧降下検出回路及びデータを処理するための第２データ処理部を有する第２機能ブロックと、前記第1機能ブロック及び前記第２機能ブロックに接続されるバスと、前記バスに接続されるバス制御論理回路とを有する。前記第１電圧降下検出回路は、前記第１電圧降下検出回路に供給される動作電圧が所定の電圧より小さくなったことを検出し、前記バス制御論理回路に第1電流抑止信号を出力する。前記第２電圧降下検出回路は、前記第２電圧降下検出回路に供給される動作電圧が所定の電圧より小さくなったことを検出し、前記バス制御論理回路に第２電流抑止信号を出力する。前記バス制御論理回路は、前記第１電流抑止信号を受けた場合に、前記第１機能ブロックに対してバス権を与えないように制御し、前記第２電流抑止信号を受けた場合に、前記第２機能ブロックに対してバス権を与えないように制御する。機能ブロックがバスマスタであるときには電圧降下による誤動作防止のためにバス制御論理回路を有効利用することができる。
【００２４】
〔３〕本発明の更に別の観点による半導体装置は、電圧降下検出回路、電流制御判定回路、及び電流抑止回路を有する複数個の機能ブロックを備える。前記電圧降下検出回路は、前記電圧降下検出回路に供給される動作電圧が所定の電圧よりも電圧降したかを検出する。前記電流抑止回路は自らが含まれる機能ブロックの電流制御判定回路で生成された電流抑止要求を受けて前記自らが含まれる機能ブロック内の前記データ処理部の単位時間あたりの回路動作量を少なくするように当該データ処理部を制御する。前記電流制御判定回路は、自らが含まれる機能ブロックにおける前記電圧降下検出回路による電圧降下の検出又は隣接する他の回路ブロックにおける電流制御判定回路で生成された電流抑止要求に応答して自らが含まれる機能ブロックの電流抑止回路に電流抑止要求を与える制御と、他の機能ブロックにおける前記電圧降下検出回路による電圧降下の検出に基づいて自らが含まれる機能ブロックの電流抑止回路に電流抑止要求を与える制御とを行う。局所的に発生した電圧降下はその周りに波及することを考慮すれば、それによる影響も未然に防止可能になる。
【００２５】
本発明の具体的な形態として、前記電流制御判定回路は、自らが含まれる機能ブロックの動作内容に応じてその処理の優先レベルを参照すると共に、自らが含まれる機能ブロックにおける電流抑止回路による電流抑止の履歴を参照し、参照した優先レベルに見合った処理が行なわれていないと判定したとき、隣接ブロックに電流抑止要求を出力する。自機能ブロックの優先レベルと動作履歴を比較した結果、優先レベルに見合った処理が行われていない場合には、他の優先レベルの低い機能ブロックの動作能力を落として、優先順位の高い回路ブロックの処理を優先させることができる。半導体装置の複数箇所で電圧降下が頻繁に発生する状況であっても、リアルタイム性などの処理内容を考慮した電流抑止動作を行うことが可能となる。
【発明の効果】
【００２６】
本願において開示される発明のうち代表的なものによって得られる効果は、回路の誤動作を防止することができることである。
【発明を実施するための最良の形態】
【００２７】
《半導体装置の第1の例》
図１に本発明を適用した半導体装置の一例が示される。１０１は半導体装置（ＬＳＩ）であり、その内部は２つの機能ブロック（ＦＢＬＫａ）１０２と機能ブロック（ＦＢＬＫｂ）１０３が代表的に示される。機能ブロック１０２と機能ブロックＢ１０３はプロセッサもしくはそれに類するデータ処理を行う論理回路（データ処理部）を備え、特にパイプライン処理を行うような中央処理装置（ＣＰＵ）、不動小数点演算ユニット（ＦＰＵ）、ディジタル信号処理プロセッシングユニット（ＤＳＰ）などとされる。
【００２８】
機能ブロック１０２の内部には、機能ブロック１０２の内部の電源電圧の低下を検出するための電圧降下検出回路（ＶＤＴＣＴ）１０４と、それに接続される電流抑止回路（ＣＲＤＣＴ）１０５と、データ処理を行うデータ処理部１１０（ＤＰＲＳ）が配置される。機能ブロック１０２の動作によって電流が消費され、機能ブロック１０２周囲の電源電圧が降下し始めると、電圧降下検出回路１０４がその変化を検出して電流抑止信号１０８を出力し、電流抑止回路１０５に通知する。電流抑止回路１０５はそれを受けて機能ブロック１０２の消費電流を抑止するように働き、電圧降下による機能ブロック１０２の誤動作を抑制するように制御を行う。すなわち、電流抑止回路１０５はデータ処理部１１０で処理される単位時間当たりの回路動作量を少なくするようにデータ処理部１１０を制御する。
【００２９】
機能ブロック１０３の内部にも同様に電圧降下検出回路（ＶＤＴＣＴ）１０６、電流抑止回路（ＣＲＤＣＴ）１０７お呼びデータ処理部（ＤＰＲＳ）１１１が配置され、電圧降下検出回路１０６と電流抑止回路１０７が協調動作することで機能ブロック１０３の電圧降下による誤動作を上記同様に防止する。
【００３０】
図１４には半導体装置の更に具体的な例が示される。同図に示される半導体装置１４０１は、マイクロプロセッサ（ＭＰＵ）１４０９、バス制御回路（ＢＳＣ）１４０６、画像符号化復号回路（ＭＰＥＧＭ）１４０７、描画及び表示制御回路（ＧＦＣＳ）１４０８、及びバス１４４０を有する。バス１４４０はアドレス、データ及び制御信号を伝達する。マイクロプロセッサ１４０９は中央処理装置（ＣＰＵ）１４０２、ディジタル信号処理ユニット（ＤＳＰ）１４０４、浮動小数点演算ユニット（ＦＰＵ）１４０３、及びキャッシュメモリ（ＣＡＣＨ）１４０５を有する。前記ＣＰＵ１４０２、ＦＰＵ１４０３、ＤＳＰ１４０４、ＣＡＣＨ１４０５、ＢＳＣ１４０６、ＭＰＥＧＭ１４０７、ＧＦＣＳ１４０８は図1において１０２、１０３で代表される機能ブロックの具体例とされる。１４１０〜１４１５は図1の１０４、１０６に代表される電圧降下検出回路である。図１４では便宜上、前記電圧降下検出回路１４１０〜１４１５を対応する機能ブロック１４０２〜１４０５、１４０７、１４０８の外に図示している。
【００３１】
例えばＣＰＵ１４０２は命令をフェッチして解読すると共に命令実行順序などを制御する命令制御部と、命令制御部の制御に従ってアドレス演算及びデータ演算などを行って命令を実行する命令実行部とを有する。このとき、電流抑止回路は、命令制御部においてパイプラインストールの制御、データサイズなどのアクセス条件の制御を行う回路部分に、電流抑止要求に応じて単位時間当たりの回路動作量を少なくするように実行部を制御させる制御論理を有して構成される。また、ＤＳＰ１４０４はＣＰＵ１４０２からのＤＳＰ命令（ＤＳＰＣＭＤ）をフェッチして解読して演算順序などを制御する演算シーケンス制御部と、演算シーケンス制御部の制御に従って積和演算を行う演算部とを有する。このとき、電流抑止回路は、演算シーケンス制御部においてディジタル信号処理のパイプラインストールの制御などを行う回路部分に、電流抑止要求に応じて単位時間当たりの回路動作量を少なくするように演算部を制御させる制御論理を有して構成される。ＦＰＵ１４０３はＣＰＵ１４０２からのＦＰＵ命令（ＦＰＵＣＭＤ）をフェッチして解読して演算順序などを制御する演算シーケンス制御部と、演算シーケンス制御部の制御に従って浮動小数点演算を行う演算部とを有する。このとき、電流抑止回路は、演算シーケンス制御部において浮動小数点演算処理のパイプラインストールの制御などを行う回路部分に、電流抑止要求に応じて単位時間当たりの回路動作量を少なくするように演算部を制御させる制御論理を有して構成される。
【００３２】
図２に電圧降下検出回路１０４、１０６の内部構成を示す。この論理は、電子回路の電源電圧低下が動作時間を増加させる特徴を利用して電圧降下を検出する。すなわち、遅延評価回路（ＤＥＶＬ）２０１はフリップフロップ（Ｆ／Ｆ）２０３に囲まれた論理回路で、機能ブロック内の通常論理のクリティカルパス論理よりもさらに遅く動作する論理である。もしくは、単純に遅延回路を配置しても構わない。遅延評価回路２０１の入力データは前記フリップフロップ２０１より与えられる。遅延評価回路２０１の出力データはフリップフロップ２０４で受ける。比較器（ＣＭＰ）２０２はフリップフロップ２０４の出力データと、遅延評価回路２０１よりもタイミング的に余裕のある（高速な）論理で生成した期待値データ（ＥＸＰＴＶ）を比較し、不一致が発生した場合には電圧降下による遅延増加が原因と判定して、電圧降下検出信号（ＶＦＤ）を出力する。図1に例では電圧降下検出信号ＶＦＤが電流抑止信号１０８（１０９）として電流抑止回路１０５（１０７）に供給される。電圧降下を生ずると、クロック信号ＣＬＫには伝達遅延を生ずるが周波数は変化しない。このとき遅延評価回路２０１は動作遅延を生ずる。したがって、電圧降下を生ずると、遅延評価回路２０１の論理動作はフリップフロップ２０３の入力タイミングに間に合わず、前記フリップフロップ２０３に取り込まれたデータは期待値データＥＸＰＴＶに一致しなくなる。これによれば、遅延評価回路を実際の回路に即したダミー回路とすることによって、高精度に電圧降下を検出することができる。なお、フリップフロップ２０３に入力されるクロック信号は、フリップフロップ２０２に入力されるクロック信号と同じ周波数を持つクロック信号でも、フリップフロップ２０２に入力されるクロック信号を分周したくロック信号でも構わない。また、フリップフロップ２０２は、複数記載したが一つでも構わない。
【００３３】
図３に電流抑止回路１０５の電流抑止動作を示す。図１の機能ブロック１０２は論理の動作周波数を向上するために内部処理がパイプライン化されている。例として図１の機能ブロック１０２が図１４のＤＳＰ１４０４に相当する場合の例を説明する。ＤＳＰはＤステージで処理内容を認識し、Ｅ１、Ｅ２、Ｅ３の３ステージに分割して要求された演算処理を実行する。図１の電流抑止信号１０８が通知されると、ＤＳＰ１４０４はＤステージでそれを認識して、続くＥ１〜Ｅ３ステージをストールする。これによってＤＳＰ１４０４における単位時間当たりの演算処理データ量が少なくなり、消費電流が低減され、これによってＤＳＰ１４０４は電圧降下による誤動作が抑制される。要するに、このストール期間中は、Ｅ１〜Ｅ３ステージで処理する仕事が無くなるため、ＤＳＰ１４０４に関係する回路の動作電流が減少する。すなわち、ＤＳＰのパイプラインをストールさせることで消費電流を削減するように制御を行う。ストール期間中にＤＳＰ１４０４における演算が停止されることが図１４のストール信号１４２３でＣＰＵ１４０２に通知され、これによってＣＰＵ１４０２は自分の処理に依存関係のあるＤＳＰ１４０４からの演算結果を得ることができない期間に対応して自らのパイプラインもストールして対処する。ＤＳＰ１４０４の演算結果を利用しない処理はＤＳＰからのストール信号１４２３に関係なくＣＰＵの処理を行うことが可能である。図１の機能ブロック１０３の電流抑止回路１０７に関しても同様に電流抑止動作を行う。一般的にプロセッサに類するデータ処理装置は、リソースのコンフリクトなどを検出して実行をストールさせる機構を備えているため、本電流抑止制御をプロセッサに実装するには容易である。図１４において１４２２はＦＰＵ１４０３からＣＰＵ１４５０２へのストール通知信号である。ＣＡＣＨ１４０５においてはアクセス要求１４２６に対する応答（ＡＣＫ）１４２７をいつ返すかによって電流抑止要求に対する制御結果がＣＰＵ１４０２に通知される。
【００３４】
上記電流抑止動作では図１の２つの電圧降下検出回路１０４、１０６はそれぞれ機能ブロック１０２，１０３の周辺の電圧変化を独立に検出・通知を行うため、機能ブロック１０２の動作によって局所的に発生する電圧降下現象が、機能ブロック１０３の電流抑止制御、すなわち機能ブロック１０３の処理性能の一時的な低下を引き起こすことは極めて少ない。図１５に半導体装置（ＬＳＩ、１５０１）において、動作点１５０２付近が特に活性化した場合の電圧降下の様子を模式的に示す。このように電圧降下は特に活性化している論理部分の周辺に局所的に発生することが良く知られている。また、ある機能ブロックで電圧降下を検出したからといって直ちに半導体全体の動作周波数を低下させるなどの補正処理を行うとシステム性能の低下を招く。例えば、図１４のＭＰＥＧＭ１４０７のような一つの機能ブロックが動作したことによって、その周囲に局所的に電圧降下が発生したとしても、該当機能ブロックから離れた位置に存在するＣＰＵ１４０２のような機能ブロック付近では電圧降下が発生しているとは限らず、この状況下で半導体装置全域に電流抑止や周波数低下などの処理を行なえば、ＬＳＩ全体の処理性能が著しく低下する。以上説明した構成では、機能ブロック１０２の動作によって局所的に電圧降下が発生したときは、その部位の機能ブロックに対してデータ処理性能を低下させて対処するから、ＬＳＩ全体としてのデータ処理性能の低下は小さく抑えることができる。
【００３５】
《半導体装置の第２の例》
半導体装置の第２の例について説明する。電圧降下検出回路には図４アナログ回路構成を採用する。図１の半導体装置において、電圧降下検出回路１０４、１０６を図４の電圧比較回路に置き換える。この場合も上記説明と同様に回路ブロックに図１４のＣＰＵ、ＦＰＵ、ＤＳＰなどを適する。図４の電源電圧（ＶＳＭＰ）４０１は図１の機能ブロック１０２、１０３における回路の電源電圧である。基準電圧（ＶＲＥＦ）４０２は電圧降下が発生しない場合の電源電圧を示しており、通常論理で利用する電源とは別系統の特別な電源線を介して供給される。電圧比較器（ＶＣＭＰ）４０３はこの２つの電圧を比較する回路で、電位差が規定以上に広がった場合に電圧降下検出信号（ＶＦＤ）を出力する。この例では直接電圧降下を測定するため検出の正確性が期待できるが、基準電圧を正確に供給することに細心の注意を払う必要がある。
【００３６】
《半導体装置の第３の例》
半導体装置の第３の例について説明する。電圧降下検出回路には図５カウンタ方式を採用する。図１の半導体装置において、電圧降下検出回路１０４、１０６を図５の回路に置き換える。この場合も上記説明と同様に回路ブロックに図１４のＣＰＵ、ＦＰＵ、ＤＳＰなどを適用する。図５のリングオシレータ（ＯＳＣ）５０１は奇数個のインバータを含む閉ループで構成される。その周期は電源電圧と相関関係があり動作電圧が高いほど高速に動作する。カウンタ（ＣＮＴ）５０２はその変化数を所定期間毎に数えることで周期を数値化する。所定期間はクロック信号の所定サイクル数で規定される一定期間である。比較器（ＣＭＰ）５０３はカウンタ５０２の計数値と基準値ＳＴＤを比較し、一致したときはリングオシレータ５０１の発振周期が一定数以上長くなったと、すなわち動作電圧が低下したと、判断して電圧降下検出信号ＶＦＤを出力する。
【００３７】
《半導体装置の第４の例》
半導体装置の第４の例について説明する。ここでは図１の半導体装置において、電流抑止回路１０５、１０７による処理内容を図６の処理内容に置き換えたものである。この場合も上記説明と同様に回路ブックに図１４のＣＰＵ、ＦＰＵ、ＤＳＰなどを適用する。この例では、機能ブロック１０２、１０３の内部パイプラインが最大３並列の同時処理が可能な構成となっている。ＰＩＰＥはパイプライン動作を意味する。図１４のＤＳＰを例にとして説明すると、通常時には３つの処理をＤステージで解釈して処理を行っているが、電流抑止信号が入力されるとＤステージで処理を１つずつ解釈するように制御を変更する。消費した命令数は図１４の消費命令数通知信号１４２５でＣＰＵ１４０２に通知される。ＣＰＵ１４０２は通知された消費命令数に応じて、演算結果を取得できるタイミングの遅れを認識することができる。この動作変更により、ＤＳＰ１４０４のＥ１〜Ｅ３ステージの論理動作が３分の１となり、消費電流もこれに比例して減少する。ここで説明した例は、スーパスカラプロセッサに代表される実行ユニットを複数備えるプロセッサに適した例である。
【００３８】
《半導体装置の第５の例》
半導体装置の第５の例について説明する。ここでは図１の半導体装置において、電流抑止回路１０５、１０７による処理内容を図７の処理内容に置き換えたものである。この例は半導体装置の構成要素のうち、メモリで消費される電流が大きいことに着目し、図１４のキャッシュメモリ１４０５を例に説明する。通常時には毎サイクルメモリアクセスすることが可能であるが、電流抑止信号１４３１が入力されると２サイクルに１回しかメモリアクセスを行えないように間欠動作（ＡＣＴｉｔｍｔ）の制御を行う。ＳＴＰは停止期間を意味する。ＭＲＹはメモリ動作を意味する。このとき、アクセス要求（ＲＥＱ）１４２６に対する応答信号（ＡＣＫ）１４２７をネゲートすることで、メモリ動作が完了していないことをＣＰＵ１４０２に通知する。例えば、一般的なプロセッサのキャッシュメモリではキャッシュラインの入れ替え制御がコンフリクトした場合に、優先順位の低い側を待たせる仕組みを備えている。本電流抑止制御は、この仕組みを利用して２サイクルに１回、コンフリクトが発生したように見せかけることで容易に実装可能である。
【００３９】
この例は回路の動作規模を線形に制御可能なメモリアクセス回路に適したものである。また、本制御方法の考え方は演算器にも適用可能であり、例えば比較的消費電流の大きな浮動小数点演算器を間欠動作させることで同様に消費電流を減少させることが可能である。
【００４０】
《半導体装置の第６の例》
半導体装置の第６の例について説明する。ここでは図１の半導体装置において、電流抑止回路１０５、１０７による処理内容を図８の処理内容に置き換えたものである。この例は第５の例と同様に、図１４のキャッシュメモリ１４０５に適したものである。この例も第５の例と同様にメモリで消費される電流が大きいことに着目する。通常時にはメモリアクセスのビット幅は最大３２ビットであるが、電流抑止信号が入力されると最大１６ビット幅でしかアクセスできないように制御を行う。電流抑止時に３２ビットアクセスが発生した場合には、上位１６ビットと下位１６ビットの２サイクルに分割してメモリアクセス処理を行うことで、単位時間で消費される電流を削減することが可能となる。この制御の考え方は演算器にも適用可能であり、例えば３２ビット加算器を複数サイクルで動作させる、ＳＩＭＤ（ＳｉｎｇｌｅＩｎｓｔｒｕｃｔｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ｄａｔａ）型の演算器の並列度を下げて複数サイクルで処理するなどの制御を行うことで、同様に消費電流を減少させる制御が可能である。
【００４１】
《半導体装置の第７の例》
半導体装置の第７の例について説明する。ここでは図１４のＭＰＥＧＭ１４０７、ＧＦＣＳ１４０８のようにバス１４４０を介して接続される機能ブロックに適した制御方法である。図９において９０１は半導体装置で、その内部は２つの機能ブロック（ＦＢＬＫａ）９０２と機能ブロック（ＦＢＬＫｂ）９０３で構成される。機能ブロック９０２、９０３はバス（ＢＵＳ）９０４で他の機能ブロックと接続され、バス９０４を介して動作の指示を受け、処理結果もバス９０４を介して返す。バス９０４上の転送はバスの制御論理（ＢＳＣ）９０５によってバス権（ＢＲ）９０６、バス権（ＢＲ）９０７を通じて管理される。
【００４２】
機能ブロック９０２に関する電源電圧の低下を検出するための電圧降下検出論理（ＶＤＴＣＴ）１０４、同様に機能ブロック９０３に関する源電圧の低下を検出するための電圧降下検出論理（ＶＤＴＣＴ）１０５が配置されている。図９では上電圧降下検出回路１０４，１０５は機能ブロック９０２，９０３の外に配置されている。これらの電圧降下検出回路１０４，１０５は電圧降下を検出するとバス制御論理９０５に通知を行う。バス制御論理９０５は電圧降下通知を受けると、その通知の発行元の対応する機能ブロックにバス権を与えないように制御を変更する。該当機能ブロックは処理要求の受け付けと処理結果の応答が行えなくなるために自動的に動作が停止し、結果として消費される電流が削減されることになる。この例のバス制御による電流抑止手法は、機能ブロック内部に電流を抑止するための論理変更を追加することが難しい外部ベンダ作成のＩＰモジュールのような回路モジュールを機能ブロック９０２，９０３に使用する場合に適している。それ故に、この例では上電圧降下検出回路１０４，１０５は機能ブロック９０２，９０３の外に配置されている。
【００４３】
《半導体装置の第８の例》
半導体装置の第８の例について説明する。ここでは、今まで説明した個々の機能ブロック間を接続し、より高度な電力制御を行うことを目的とするものである。１００１は半導体装置（ＬＳＩ）で、その内部は機能ブロック（ＦＢＬＫａ）１００２、機能ブロック（ＦＢＬＫｂ）１００３、機能ブロック（ＦＢＬＫｃ）１００４、機能ブロック（ＦＢＬＫｄ）１００５、…の複数個の機能ブロックから構成され、上下左右の機能ブロックを相互に接続するための通信経路を持つ。機能ブロック（ＦＢＬＫｄ）１００５を中心に考えると上下左右に通信経路（ＣＯＭ）１００６、１００７、１００８、１００９の４つの経路が存在する。
【００４４】
図１１には機能ブロック（ＦＢＬＫｄ）１００５の内部と、通信経路１００６〜１００９の詳細な一例を示す。電圧降下検出回路１（ＶＤＴＣＴ）１０１はこれまでの例で述べてきた図２、図４、図５、またはそれと等価な動作をする論理回路によって構成され、上下左右の別の機能ブロック（隣接機能ブロック）と自らの機能ブロック（自機能ブロック）の電流制御判定回路（ＣＣＴＲＬ）１１０２に電圧降下検出信号（φｖｄ）１１０４を与える。電流制御判定回路１１０２からは上下左右の隣接機能ブロックに対してそれぞれ２本の通信信号が接続され、その内訳は通信経路１００７を代表すると、隣接機能ブロックからの電圧降下検出信号（φｖｄｉ）１１０６、電流抑止要求信号（φｃｒｉ）１１０７である。また、電流制御判定回路（ＣＣＴＲＬ）１１０２自機能ブロックの電流抑止回路（ＣＲＤＣＴ）１１０３に対して電流抑止信号(φｃｒ)１１０８を出力し、隣接機能ブロックに対する電流抑止要求信号（φｃｒｏ）１１０５を出力する。
【００４５】
図１２に電流抑止判定回路１１０２の内部構造を示す。優先レベル回路（ＰＬＶＬ）１２０１は自機能ブロックの動作内容から予めセットされた処理の優先度を出力する論理回路である。動作履歴回路（ＨＩＳＴ）１２０２は自機能ブロックの電流抑止動作の履歴を記憶する論理回路である。優先レベル回路１２０１及び動作履歴回路１２０２の出力は判定論理回路（ＪＤＧ）１２０３に接続される。判定論理回路１２０３にはこれ以外に、図１１の自ブロックの電圧降下検出信号（φｖｄ）１１０４と、隣接機能ブロックからの電圧降下信号（φｖｄｉ）１１０６、隣接機能ブロックからの電流抑止信号(φｃｒｉ)１１０７が入力される。判定論理１２０３はこれらの入力信号を判定し、自機能ブロックの電流抑止信号(φｃｒ)１１０８と、隣接機能ブロックへの電流抑止信号（φｃｒｏ）１１０５を出力する。
【００４６】
前記判定論理１２０３は以下のルールで電流抑止を決定する。第１に、自機能ブロックが電圧降下している、或いは隣接機能ブロックからの電流抑止要求があるとき、自機能ブロックに電流抑止を要求する。第２に、隣接機能ブロックからの電圧降下検出信号が規定値以上、例えば２箇所以上から供給されたとき、自機能ブロックに電流抑止を要求する。第３に、自機能ブロックの優先レベルと動作履歴を比較した結果、優先レベルに見合った処理が行われていないと判断したとき、隣接機能ブロックに電流抑止を要求する。第３の電流抑止機能は、自機能ブロックの動作内容に応じてその処理の優先レベルを参照すると共に、自機能ブロックにおける電流抑止回路による電流抑止の履歴を参照し、参照した優先レベルに見合った処理が行なわれていないと判定したとき、隣接機能ブロックに電流抑止要求を出力する。自機能ブロックの優先レベルと動作履歴を比較した結果、優先レベルに見合った処理が行われていない場合には、他の優先レベルの低い機能ブロックの動作能力を落として、優先順位の高い機能ブロックの処理を優先させることができる。半導体装置の複数箇所で電圧降下が頻繁に発生する状況であっても、リアルタイム性などの処理内容を考慮した電流抑止動作を行うことが可能となる。例えば、ディジタル信号処理を多用する暗号化処理を行なうとき、ＤＳＰの優先レベル回路が高い優先レベルを出力する。このとき、他の機能モジュールによってＤＳＰに度々
電流抑止が指示されているような場合に、動作履歴も参照しながら、そのような状況を把握することによって、ＬＳＩのどこかで消費電力を小さくすることが必要な場合であっても、ＤＳＰに対する電流抑止を回避させることが可能になる。これにより、ＬＳＩ全体としては必要な消費電力削減を実現しながら、必要なデータ処理能力を維持させることが可能になる。
【００４７】
《半導体装置の第９の例》
半導体装置の第９の例について説明する。図１３に示される第９の例に係る半導体装置は、第８の例に加えて能動的な消費電力制御を加えたものである。１３０１は半導体装置（ＬＳＩ）で、その内部は２つの機能ブロック（ＦＢＬＫａ）１３０２と、機能ブロック（ＦＢＬＫｂ）１３０３と、消費電流制御回路（ＰＣＴＲＬ）１３０４とで構成される。消費電流制御回路１３０４はソフトウェアプログラムの指示に従って機能ブロック１３０２、１３０３に対する電力削減信号１３０５、１３０６を出力する。機能ブロック１３０２は第１の例に示した図１の機能ブロック１０２に対して、電圧降下検出回路１０４と電力削減信号１３０５の２つの要求の論理和条件で電流抑止回路１０５を動作させる点で異なる。機能ブロック１３０３も同様である。
【００４８】
この例では、電圧降下による論理誤動作を防ぐ以外に、能動的な消費電力削減制御を行うことが可能である。従来のクロック周波数を低下させるなどの消費電力制御手法では、応答性が悪い、外部クロックとの整数比でしか制御できないといった問題があった。消費電流制御回路１３０４は１クロックサイクル毎に電流を抑止するかを制御することが可能であるため、応答性と制御の自由度が高いという特徴がある。
【００４９】
以上説明した各種形態の半導体装置によれば以下の作用効果を得ることができる。
【００５０】
〔１〕半導体装置に発生する電圧降下を局所的に解決することで、ＳＯＣなどの複数の機能ブロックが搭載された半導体装置において、システム全体の性能低下を最小限に抑えながら電圧降下による誤動作を防ぐことができる。
【００５１】
〔２〕複数組存在する電圧効果検出回路と電流抑止回路が情報を交換しながら制御を行うことで、リアルタイム処理など優先順位を考慮した電流消費配分を自律的に行うことが可能となる。
【００５２】
〔３〕同一の電源装置と回路設計を行った場合、本発明の適用によって消費電流増加による誤動作を最小限の性能劣化で防ぐことが可能となり、事実上の動作周波数向上が可能となる。例えば、１．２Ｖの電源供給する半導体処理装置で、誤動作を防ぐためにＳＯＣ上の全モジュールが動作した時に、平均電圧より０．２Ｖの電圧降下が発生すると見積もって動作周波数を制限していた場合には、本発明の適用によってその制限を外すことが可能となり５〜１０％程度の周波数向上が見込める。また、プロセスの微細化が進むと電源電圧が低くなるため、この向上率は大きくなる傾向にある。
【００５３】
〔４〕同一の動作周波数と回路設計を行った場合、本発明の適用によって電源電圧を低下させても正常動作することが可能となり、システムの消費電力の低下に貢献する。効果３の例を利用すると、本発明を適用することで、０．２Ｖ低い電源電圧で同一動作周波数を達成できることになり、消費電力を約３０％削減することが可能となる。
【００５４】
〔５〕本発明の制御は機能ブロック毎に独立するため、ＳＯＣのように多くの機能ブロックをＩＰとして搭載する設計手法と相性が良く、一度本発明を適用したＩＰモジュールは隣接ブロックと接続するだけで正しく機能するため設計効率の向上に貢献する。
【００５５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５６】
例えば、第１の例乃至第３の例の電圧降下検出回路、第１の例又は第４の例乃至第６の例の電流抑止回路、第７の例のバス制御による電流抑止方式、第８の例における隣接機能ブロックと連携した電流抑止制御形態、第９の例の能動的な消費電流制御論理は、全て任意に組み合わせて適用することが可能である。半導体装置の機能ブロックは以上説明したものに限定されず、適宜変更可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明を適用した第１の例に係る半導体装置のブロック図である。
【図２】電圧降下検出回路の一例を示すブロック図である。
【図３】電流抑止回路の電流抑止動作を示すタイミングチャートである。
【図４】本発明を適用した第２の例に係る半導体装置に適用される電圧降下検出回路の別の例を示す回路図である。
【図５】本発明を適用した第３の例に係る半導体装置に適用される電圧降下検出回路の別の例を示す回路図である。
【図６】本発明を適用した第４の例に係る半導体装置に適用される電流抑止回路による処理内容を示すタイミングチャートである。
【図７】本発明を適用した第５の例に係る半導体装置に適用される電流抑止回路による処理内容を示すタイミングチャートである。
【図８】本発明を適用した第６の例に係る半導体装置に適用される電流抑止回路による処理内容を示すタイミングチャートである。
【図９】本発明を適用した第７の例に係る半導体装置のブロック図である。
【図１０】本発明を適用した第８の例に係る半導体装置のブロック図である。
【図１１】図１０において隣接する機能ブロックと連携して消費電力制御を行うための論理構成を例示するブロック図である。
【図１２】図１０の電流抑止判定回路の詳細な一例を示すブロック図である。
【図１３】本発明を適用した第９の例に係る半導体装置を示すブロック図である。
【図１４】図１の半導体装置の更に具体的な構成を例示するブロック図である。
【図１５】半導体装置において動作点付近が特に活性化した場合の電圧降下の様子を模式的に示す説明図である。
【符号の説明】
【００５８】
１  １０１、９０１、１００１、１３０１、１４０１、１５０１：半導体装置
１０２、１０３、９０２、９０３、１００２、１００３、１００４、１００５、１３０２、１３０３：機能ブロック
１０４、１０６、１１０１、１４１０、１４１１、１４１２、１４１３、１４１４：電圧降下検出回路
１０５、１０７、１１０３：電流抑止回路
１０８、１０９、１１０７、１４３０、１４３１：電流抑止信号
２０１：遅延評価回路
２０２、５０３：期待値比較器
４０１：機能ブロック内の電源電圧
４０２：基準電源電圧
４０３：電圧比較器
５０１：リングオシレータ
５０２：カウンタ
９０４：バス
９０５、１４０６：バス制御回路
９０６、９０７：バス権
１００６、１００７、１００８、１００９：機能ブロックの通信経路
１１０２：電流制御判定回路
１１０４：自機能ブロック生成の電圧降下検出信号（φｖｄ）
１１０６：隣接機能ブロックからの電圧降下検出信号（φｖｄｉ）
１１０５：隣接機能ブロックへの電流抑止信号（φｃｒｏ）
１１０７：隣接機能ブロックからの電流抑止信号（φｃｒｉ）
１１０８：自機能ブロックへの電流抑止信号(φｃｒ)
１２０１：優先レベル回路
１２０２：動作履歴回路
１２０３：電流抑止動作の判定回路
１３０４：消費電流制御回路
１３０５、１３０６：電力削減信号
１４０２：ＣＰＵ
１４０３：ＦＰＵ
１４０４：ＤＳＰ
１４０５：キャッシュメモリ
１４０７： 画像符号化復号回路
１４０８：描画及び表示制御回路
１４０９：マイクロプロセッサ
１４２６：メモリアクセス要求
１４２７：メモリアクセス応答信号
１４２２、１４２３：ストール通知信号
１４２４、１４２５：消費命令数通知信号
１５０２：回路の動作点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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