(57)【要約】【課題】  本発明は、処理の高速化を図ることができる画像処理装置を提供することを目的とする。【解決手段】  本発明の画像処理装置は、入力画像の各画素の階調値を、ディザパターンを用いた階調処理によって変換して出力する。そして、本発明の画像処理装置は、ディザパターンに配列されるディザパターンデータを格納すると共に、メモリ空間上の１ワード分のメモリ領域に複数のディザパターンデータを格納可能な閾値格納メモリと、この閾値格納メモリに格納されたディザパターンデータを読み出すためのアドレスを生成するアドレス生成手段とを有している。更に、本発明の画像処理装置によれば、ディザパターンの各行の最前列に配置されるディザパターンデータを閾値格納メモリのメモリ空間上のワードバウンダリに合わせて格納する。よって、垂直方向の変倍数に応じたライン分のディザパターンを格納することができ、処理の高速化を図ることができる。【選択図】        図４１
2006074832.tif 000002
【特許請求の範囲】
【請求項１】
入力画像の各画素の階調値を、ディザパターンを用いた階調処理によって変換して出力する画像処理装置であって、
前記ディザパターンに配列されるディザパターンデータを格納すると共に、メモリ空間上の１ワード分のメモリ領域に複数のディザパターンデータを格納可能な閾値格納メモリと、
該閾値格納メモリに格納された前記ディザパターンデータを読み出すためのアドレスを生成するアドレス生成手段とを有し、
前記ディザパターンの各行の最前列に配置される前記ディザパターンデータを前記閾値格納メモリのメモリ空間上のワードバウンダリに合わせて格納することを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像処理装置に関し、詳細には多値画像データを２値画像に変換するハーフトーン処理装置およびハーフトーン処理方法に関し、特にプリンタ等のコントローラ側における高速化の方式に関する。
【背景技術】
【０００２】
従来、ページプリンタなどにおいて、解像度の増加と高速化の要求から、ＣＰＵの性能のみではこの要求を満たすことが難しくなってきた。特に、カラープリンタでは、各種の画像処理と、Ｃ，Ｍ，Ｙ，Ｋ版の画像の変倍処理、ディザ処理、色変換処理など多くの処理を必要とする。
【０００３】
近年、半導体技術の発展からＣＰＵで行われた処理の一部をハードウェアで行うことが可能となってきた。そして、このハードウェアクセラレータをＦＰＧＡで実現することにより、機能を変更可能としたシステムが特開２０００−９０２３７に提案されている。また、画像の変倍処理技術は、入力機器及び出力機器間で取り扱われる画像の解像度が異なる場合に入力画像と同サイズの出力画像を得るために必要とされる技術である。この変倍処理の方法として、傍法やバイリニア補間法、３次補間法などが知られている。最近傍法は、補間したい点に最も近い画素に補間するアルゴリズムであり、バイリニア補間法は、補間したい点の周囲４点から、線形補間により補間データを求める方法であり、点Ｚの周辺の４点Ｊ，Ｉ，Ｇ，Ｈから以下のような式で表される。
【０００４】
F(Z)=f(J)(1-α)(1-β)+f(I)(α)(1-β)+f(G)(1-α)(β)+f(H)(α)(β)
３次補間法は点Zの周辺の１６点から以下のような演算式で表現される。
ここでＣ（ｔ）はサンプリング定理を構成する関数ＳｉｎπＸ／πＸの近似式である。
【０００５】
F(Z)=f(G)C(Ｘg-Ｘz)C(Ｙg-Ｙz)+f(H)C(Ｘh-Ｘz)C(Ｙh-Ｙz)+…+f(V)C(Ｘv-Ｘz)C(Ｙv-Ｙz)
C(t)=1-2t2+|t|３  (０≦|t|＜1)
C(t)=4-８|t|+５|t|2-|t|３  (1≦|t|＜2)
C(０)=０  (2≦|t|)
【０００６】
これらの処理法を比較したとき、最近傍法は処理が軽いが画質はそれほどよくなく。バイリニア補間法における処理は普通であり、画質は普通である。３次補間法における処理は重たいが、画質は良いことが知られている。
【０００７】
また、高速にハーフトーンデータを生成する従来例としては特許文献１がある。この特許文献１では、閾値マトリックスデータのメモリとは別に閾値マトリックスの１ライン分を複数の高速メモリに交互に転送し、ハーフトーン処理は高速メモリから閾値データを読み出すことで実行されている。
【特許文献１】特開平６−００６６０６号公報
【特許文献２】特開２０００−０９２３２１号公報
【特許文献３】特開２０００−１６５６７２号公報
【特許文献４】特開２００１−１５０７３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１は、少ない高速メモリで高速にハーフトーン生成を行うことを狙いとしたもので、基本的に飛躍的な処理の高速化を期待することはできない。
【０００９】
そして、特許文献２及び特許文献３では、閾値マトリックスメモリから読み出される閾値データを一走査ラインが終了するまで、再利用可能なように処理に適用する全閾値データをレジスタに取り込み、これを選択的に複数の比較手段に出力し、並列的な比較処理を実行する。レジスタにセットされた閾値データは順次シフトされ、繰り返し使用される。しかし、この方式では、１つのメインメモリを有するシステムにおいては、（ディザを格納するメモリを別に持たないシステム）変倍処理とハーフトーン処理を並列に処理するシステムにおいて一走査ラインごとのディザパターンの読み込みは、変倍処理に必要な画像データの読み込み処理を停止させるか、ハーフトーン処理を停止させることが考えられ、結局のところシステムの処理高速化を図れない。
【００１０】
また、特許文献４では、最近傍法を使用した変倍処理装置とハーフトーン処理装置を有し、そのハーフトーン処理装置においてはディザメモリの使用方法について開示されている。例えば、１６＊１６マトリックスのディザパターンを採用する場合には、ディザデータのデータ量が１６ライン分となる。このような大量の閾値を全て格納しておくようなメモリをこの中に設けるのは不経済である。この場合、ディザデータをＲＡＭに格納しておき、所定のタイミングで所定量づつ分割して受け入れる図６１の破線に示すようなダイレクトメモリアクセス回路を設けると良い。また、１画素分のデータに対して４個の閾値を順番に供給して４個の２値化データを制御もできる。２値化処理以前のデータ転送クロックに対して２値化処理後のデータ転送クロックを４倍にすれば良い。
【００１１】
更に、上述したように変倍処理の方法として最近傍法や、バイリニア補間法、３次補間法などが知られており、従来、ＣＰＵのワーク領域にソース画像を、変倍処理を行ったものを展開し、その後ハーフトーン処理を行い、バンドバッファー書き込まれていた。しかし、この方法では、ＣＰＵのワーク領域を大きく使用し、しかも画像のＭＡＸの大きさであるバンドメモリと同じサイズのワーク領域を持たねばならなかった。
【００１２】
本発明はこれらの問題点を解決するためのものであり、処理の高速化を図ることができる画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記問題点を解決するために、本発明の画像処理装置は、入力画像の各画素の階調値を、ディザパターンを用いた階調処理によって変換して出力する。そして、本発明の画像処理装置は、ディザパターンに配列されるディザパターンデータを格納すると共に、メモリ空間上の１ワード分のメモリ領域に複数のディザパターンデータを格納可能な閾値格納メモリと、この閾値格納メモリに格納されたディザパターンデータを読み出すためのアドレスを生成するアドレス生成手段とを有している。更に、本発明の画像処理装置によれば、ディザパターンの各行の最前列に配置されるディザパターンデータを閾値格納メモリのメモリ空間上のワードバウンダリに合わせて格納する。よって、垂直方向の変倍数に応じたライン分のディザパターンを格納することができ、処理の高速化を図ることができる。
【発明の効果】
【００１４】
本発明の画像処理装置は、ディザパターンの各行の最前列に配置されるディザパターンデータを閾値格納メモリのメモリ空間上のワードバウンダリに合わせて格納することにより、垂直方向の変倍数に応じたライン分のディザパターンを格納することができ、よって処理の高速化を図ることができる。
【発明を実施するための最良の形態】
【００１５】
図１は本発明の画像処理装置を適用する多色画像形成装置の構成を示す断面図である。同図に示す多色画像形成装置によれば、像担持体であるベルト状の感光体１は回転ローラ２，３により回動可能に支持され、その各回転ローラ２，３の駆動により矢示Ａ方向に回動される。感光体１の外周部には、帯電手段である帯電装置４、除電ランプＬ、感光体１用のクリーニングブレード１５Ａが配置されている。帯電装置４の下流位置には、光書込手段であるレーザ書き込みユニット５より発せられるレーザ光が照射される光書き込み部がある。光書き込み部より下流位置には、複数の現像ユニット（現像手段）が切り換え自在に支持された多色現像装置６が配置されている。その多色現像装置６は、収容するトナーの色毎に、イエロー現像ユニット，マゼンダ現像ユニット，シアン現像ユニットを備えている。また、多色現像装置６の上部には、黒色トナーを収容したブラック現像ユニット７が備えられている。これらの各現像ユニットのいずれか１つが対応する色の現像タイミングに同期し、現像可能な位置に移動する。多色現像装置６は、円周上１２０度の回転によっていずれかの現像ユニットを選択する機能を有している。そして、これらの現像ユニットが稼動するときには、ブラック現像ユニット７は感光体１より離間した位置に移動する。その移動は、カム４５の回転により行なわれる。レーザ書き込みユニット５は、図示しないレーザ光源から複数色の画像形成信号（書き込み情報）に応じたレーザ光を順次発生させ、ポリゴンモータ５Ａによって回転されるポリゴンミラー５Ｂを用いてそのレーザ光を周期的に偏向させ、ｆθレンズ５Ｃ及びミラー５Ｄなどを経て、帯電された感光体１の表面を走査してその表面に静電潜像を形成させる。
【００１６】
そして、感光体１の表面に形成される静電潜像は、対応する現像ユニットからのトナーによって現像され、トナー画像が形成・保持される。中間転写ベルト１０は、感光体１に隣接しており、回転ローラ１１，１２により矢示Ｂ方向に回動可能に支持されている。感光体１上のトナー画像は、中間転写ベルト１０の裏側にある転写ブラシ（第１の転写手段）１３により、その中間転写ベルト１０の表面に転写される。感光体１の表面は１色毎にクリーニングブレード１５Ａによりクリーニングされ、その表面に所定色のトナー画像が形成される。そして、その都度中間転写ベルト１０の１回動毎にその表面の同じ位置に感光体１上のトナー画像が転写されて、中間転写ベルト１０上に複数色のトナー画像が重ね合わせられて保持される。その後、そのトナー画像は用紙やプラスチック等の記録媒体に転写される。用紙への転写に際しては、給紙装置（給紙カセット）１７に収納されている用紙が給紙ローラ１８によって繰り出されて搬送ローラ１９により搬送され、レジストローラ対２０に付き当てられた状態で一旦停止された後、トナー画像の転写位置が正規のものとなるようにタイミングがとられて中間転写ベルト１０と転写ローラ（第２の転写手段）１４のニップに再搬送される。そして、その用紙は転写ローラ１４の作用により中間転写ベルト１０上の複数色のトナー画像が一括転写された後、定着装置５０に送られ、そこでトナー像が定着された後、排紙ローラ対５１により本体フレーム９の上部の排紙スタック部５２に排出される。
【００１７】
中間転写ベルト１０には、回転ローラ１１の部位に中間転写ベルト１０用のクリーニング装置１６が設けられ、クリーニングブレード１６Ａがクリーニングブレード接離用アーム１６Ｃを介して接離自在の構成となっている。このクリーニングブレード１６Ａは、感光体１からトナー画像を受け取る工程では、中間転写ベルト１０から離れ、中間転写ベルト１０より用紙にトナー画像が転写された後に接触するようになっていて、用紙にトナー画像が転写された後の残留トナーをかきとる。クリーニングブレード１６Ａは、上記したように、感光体１用と中間転写ベルト１０用がある。これらブレードがかきとった廃トナーは、回収容器１５に収納する。その回収容器１５は適宜交換される。中間転写ベルト１０用のクリーニング装置１６の内部に設けられたオーガ１６Ｂが、クリーニングブレード１６Ａでかきとられた廃トナーを搬送し、図示しない搬送手段で回収容器１５に送るようになっている。
【００１８】
ユニット化されたプロセスカートリッジ３１は、感光体１，帯電装置４，中間転写ベルト１０，クリーニング装置１６，用紙搬送路を形成する搬送ガイド３０などを一体に組み込み、寿命到来時に交換できるように構成されている。プロセスカートリッジ３１の交換の他に、多色現像装置６，ブラック現像ユニット７なども寿命到来時に交換するが、その交換性やジャム紙の処理を容易にするため、本体の一部の前フレーム８は支軸９Ａを中心に開閉可能に回動できる構造にしてある。
【００１９】
また、図１の左側には、電装・制御装置６０が収納されている。その上方には、ファン５８が備えられており、機内の温度過昇防止のために排風する。図の右側には、比較的小規模な別の給紙装置５９が備えられている。なお、この実施形態では、中間転写体として中間転写ベルト１０を使用したが、中間転写ドラムを使用することもできる。
【００２０】
図２は図１の電装・制御装置の構成を示すブロック図である。同図において、電装・制御装置は、主に、画像メモリ１０９を操作する画像メモリアクセラレータ１０１を有し、ＣＰＵ１０７にコントロールされ、ネットワーク通して図示していないホストコンピュータから画像データを受け取り、メモリ１０９へ転送し、またその画像データをエンジンコントローラ１１３へ転送しプリントアウトなどを行う。この時に、各ホストとの通信や、画像メモリ１０８のコントロールやパネル１６から操作された情報を得るためや、プリンタエンジンコントローラなどの周辺とのバスコントロールなどを行う。バスコントローラ１０１は、バス１１７とつながる各周辺コントローラとのバスの調停を行う。メモリアービター１０３は、メモリ１０９と各種のコントローラ間の調停を行う。ローカルＩ／Ｆ１０４はＲＯＭ１０５などのインタフェースである。ＲＯＭ１０５は、各種のプログラムや、文字などのフォント情報を格納している。ＣＰＵＩ／Ｆ１０６は、ＣＰＵ１０７のインタフェースである。ＣＰＵ１０７は、プリンタ装置全体の制御を行う。メモリコントローラ１０８は、メモリ１０９をコントロールし、メモリアービター１０８を介して、各種コントローラやＣＰＵ１０７と接続されている。メモリ１０９は、画像データやその符号データ、そしてＣＰＵ１０７のプログラムなどを格納している。通信コントローラ１１０は、ネットワークに接続されており、ネットワークから各種データやコマンドなどを受け取り、メモリアービター１０３を介して各種のコントローラに接続されている。画像処理装置１１２は、ＣＰＵ１０７からの命令によりメモリ１０９から画像を読み込み、画像処理後にメモリ１０９へ画像処理後の画像を書き込む。エンジンコントローラ１１３は、バス１１７と接続されており、プリンタエンジン１１４をコントロールする。パネルコントローラ１１５は、パネル１１６をコントロールしている。パネル１１６は、ユーザからの操作をプリンタ装置へ知らせる表示装置である。バス１１７は、画像メモリアクセラレータ１０１と各種周辺コントローラとを接続する。ＤＭＡ１１１は、メモリコントローラ１０８とバス１１７に接続されたエンジンコントローラ１１３間のダイレクトメモリアクセスを行う。
【００２１】
図３は本発明の一実施の形態例に係る画像処理装置の構成を示すブロック図である。同図において、画像処理装置１１２は、メモリアービターＩ／Ｆ２０１、データ変換処理装置２０２、ハーフトーン処理装置２０３及びパラメータ格納装置２０４を含んで構成されている。
【００２２】
そして、メモリアービターＩ／Ｆ２０１は、画像処理装置１１２の画像読み込み処理と、ディザデータの読み込み処理と処理後画像の書き込み処理のメモリアービター１０３への要求の調停を行い、データ変換処理装置２０２へ画像データを、ハーフトーン処理装置２０３へディザデータを転送し、またはハーフトーン処理装置２０３からの画像処理後のデータを受け取り、メモリアービター１０３へ転送する。また、垂直方向の変倍処理を管理し、それに必要な画像データとディザデータを、メモリアービター１０３を介して要求し、処理後の画像をメモリアービター１０３へ転送する。
【００２３】
また、データ変換処理装置２０２は、メモリアービターＩ／Ｆ２０１から水平ラインの画像データを受け取り、水平方向の変倍処理、色変換処理、フィルター処理や、画像データが符号である場合は画像符号のデコード処理を行い、画像データへの変換後に、上記の変倍処理、色変換処理、フィルター処理などを実行し、その処理結果をハーフトーン処理装置２０３へ転送する。ここで、データ変換処理装置２０２の詳細な構成は図４に示しておく。
【００２４】
更に、ハーフトーン処理装置２０３は、メモリアーブビターＩ／Ｆ２０１から垂直方向の各ラインの変倍後のライン数分のディザデータを受け取り、データ変換処理装置２０２から、画像処理後のデータを水平ラインごと受け取り、ハーフトーン処理を実行する。
【００２５】
また、パラメータ格納装置２０４は、ＣＰＵなどから設定されたメモリアービターＩ／Ｆ２０１、データ変換処理装置２０２、ハーフトーン処理装置２０３に必要なパラメータを格納する。
【００２６】
次に、図３のデータ変換処理装置２０２の変倍処理が最近傍法である場合の動作について動作フローを示す図５に従って説明する。
はじめに、図３のメモリアービターＩ／Ｆ２０１は、垂直方向の変倍率を求める処理を行う（ステップＳ１０１）。メモリアービターＩ／Ｆ２０１は、図２のメモリアービター１０３を介して図２のメモリ１０９から１ラインの画像データを読み込み、図３のデータ変換処理装置２０２へ送る（ステップＳ１０２）。メモリアービターＩ／Ｆ２０１は、垂直方向に変倍後のライン数分のディザデータを読み込み、図３のハーフトーン処理装置２０３へ送る（ステップＳ１０３）。メモリアービターＩ／Ｆ２０１は求めた垂直方向の変倍率とデイステイネーション画像の座標Ｙ始点ＤＹＳから垂直方向のＤＤＡ（デジタル微分解析）により、変倍後のＹ始点ＹＳとＹ終点ＹＥを求める（ステップＳ１０４）。そして、メモリアービターＩ／Ｆ２０１は変倍後の垂直方向のラインカウンタに求めたＹＳの値を設定する（ステップＳ１０５）。その後、データ変換処理装置２０２により１ラインの画像処理（変倍、色変換、フィルター処理など）を行う（ステップＳ１０６）。ハーフトーン処理装置２０３により、１ラインの画像処理後の画像データにハーフトーン処理を行う（ステップＳ１０７）。そして、ハーフトーン処理装置２０３はハーフトーン処理後の１ラインデータを内部ラインメモリに書き込む（ステップＳ１０８）。メモリアービターＩ／Ｆ１０１は変倍後の垂直方向のラインカウンタをカウントアップする（ステップＳ１０９）。更に、メモリアービターＩ／Ｆ２０１は垂直方向のラインカウンタが求めた垂直方向の変倍後のＹ終点ＹＥを超えているかいないかをチェックし、超えていない場合はステップＳ１０６の処理へ移り（ステップＳ１１０；ＹＥＳ）、等しいか又は超えた場合はメモリアービターＩ／Ｆ２０１で書き込まれた内蔵ラインメモリから画像処理後のデータをメモリアービター１０３を介してメモリ１０９へ画像処理後の画像データを書き込む（ステップＳ１１０；ＮＯ、ステップＳ１１１）。そして、メモリアービターＩ／Ｆ２０１は求めた垂直方向の変倍後のＹ終点ＹＥがデイステイネーション画像の座標Ｙ終点ＤＹＥを超えているかいないかをチェックし、超えている場合はステップＳ１０２へ移り（ステップＳ１１２；ＹＥＳ）、等しいか又は超えた場合は処理を終了する（ステップＳ１１２；ＮＯ）。
【００２７】
図６は垂直方向に縮小する場合のタイミング例を示す図である。同図の（ａ）に示す例は、縮小倍率が０．５倍の例で、画像処理前の画像データを１つ飛ばしのラインを（奇数ラインのみ）読み込み、ディザパターンデータは順次１ラインごと、読み込み、そして画像処理後のデータを順次１ラインごと書き込んでいく例である。また、この例では、画像データの読み込み処理と画像処理とが並列に処理される。そして、同図の（ｂ）に示す例は、０．６６６６倍の例で、画像処理前の画像データを３ラインごと１ラインを飛ばして読み込み、ディザパターンデータは順次１ラインごとに読み込み、そして画像処理後のデータを順次１ラインごと書き込んでいく例である。また、この例でも、画像データの読み込み処理と画像処理とが並列に処理される。
【００２８】
図７は垂直方向の等倍及び拡大の場合のタイミング例を示す図である。同図の（ａ）に示す例は、等倍の例で、画像処理前の画像データを順次１ラインごと読み込み、ディザパターンデータを順次１ラインごとに読み込み、そして画像処理後のデータを順次１ラインごと書き込んでいく例である。また、この例では、画像データの読み込み処理と画像処理とが並列に処理される。同図の（ｂ）に示す例は、１．５倍の例で、画像処理前の画像データを順次１ラインごと読み込み、ディザパターンデータを時々２ラインごとに読み込み、そして画像処理後のデータを時々２ラインごとに書き込んでいく例である。また、この例では、画像データの読み込み処理と画像処理とが並列に処理され、時々２ラインの画像処理を行う。同図の（ｃ）の例は、２倍の例で、画像処理前の画像データを順次１ラインごと読み込み、ディザパターンデータを順次２ラインごとに読み込み、そして画像処理後のデータを順次２ラインごとに書き込んでいく例である。また、この例では、画像データの読み込み処理と画像処理とが並列に処理され、２ラインの画像処理を行う。
【００２９】
次に、図８は図３のメモリアービターＩ／Ｆの詳細な周辺構成を示すブロック図である。メモリアービターＩ／Ｆ２０１はメモリアービター１０３へ接続され、メモリアービター１０３は図２のＣＰＵＩ／Ｆ１０６を通してＣＰＵからのメモリアクセス、図２のローカルＩ／Ｆ１０４からメモリアクセスなどのメモリアクセスを調停し、複数の媒体からのメモリアクセスがある場合、優先順位の高い媒体に対し、メモリアクセス権を与え、メモリアクセスを行わせ、他の媒体に待機処理を行わせる。メモリアービターＩ／Ｆ２０１はメモリアービター１０３へ図２の画像処理装置１１２として接続され、画像処理装置として、図２のメモリ１０９へのアクセス権をメモリアービター１０３へ要求し、画像処理前の画像データの読み込みをメモリアービター１０３へ要求し、画像データを読み込み、データ変換処理装置２０２へ転送する。データ変換処理装置２０２が画像符号のデコード処理装置を有する場合、画像データは符号データとして上記処理を行う。また、ディザデータの読み込みをメモリアービター１０３へ要求し、ディザデータを読み込み、ハーフトーン処理装置２０３へ転送し、ハーフトーン処理装置２０３の画像処理後の画像データの書き込みをメモリアービター１０３へ要求し、画像処理後のデータをメモリアービター１０３へ転送する。
【００３０】
図９は図３のメモリアービターＩ／Ｆの構成を示すブロック図である。同図において、メモリアービターＩ／Ｆ２０１は、変倍率生成装置３０１、Ｙ  ＤＤＡ処理装置３０２、ＩＹカウンタ装置３０３、メモリアドレス生成装置３０４、ＭＵＸ３０５及びコントローラ３０６を含んで構成されている。変倍率生成装置３０１は、変倍される画像のソース画像の座標Ｙ始点ＳＹＳ、Ｙ終点ＳＹＥ、変倍後のデイステイネーション画像の座標Ｙ始点ＤＹＳ、Ｙ終点ＤＹＥからＹ方向の変倍率ＲＡＴＥＹを求め、Ｙ  ＤＤＡ処理装置３０２へ転送する。また、Ｙ  ＤＤＡ処理装置３０２は変倍率生成装置３０１からのＹ方向の変倍率とデイステイネーション画像の座標Ｙ始点ＤＹＳを受け取り、図６１の垂直方向の図中○で示す拡大された画素のように、入力された画像の変倍後のＹ座標をＤＤＡ（デジタル微分解析）により、Ｙ始点ＹＳとＹ終点ＹＥを求め、その差分（変倍後のライン数）ＤＹを求め、ＩＹカウント処理装置３０３と、メモリアドレス生成装置３０４へ転送される。更に、ＩＹカウント装置３０３はＹ  ＤＤＡ処理装置３０２から変倍後のＹ始点ＹＳとＹ終点ＹＥを受け取り、変倍後のＹ始点からＹ終点までを、データ変換処理装置２０２と、ハーフトーン処理装置２０３の１ラインの処理が終了するごとにラインをカウントし、コントロールし、デイステイネーション画像の座標Ｙ終点と比較し、画像処理の終了をコントロールする。また、メモリアドレス生成装置３０４は、メモリアービター１０３を介して図２のメモリ１０９をアクセスするためのメモリのアドレスである画像データよき込みアドレスと、ディザデータ読み込みアドレスと、画像処理後の画像データ書込みアドレスを計算する。このとき、Ｙ  ＤＤＡ処理装置３０２から変倍後のライン数を受け取り、読み込むディザデータのライン数（データ数）と、処理後の画像を書き込むライン数（データ数）を計算し、メモリアドレスを生成していく。更に、ＭＵＸ３０５は、メモリアービター１０３から読み込んだデータをデータの種類により、データ変換処理装置２０２と、ハーフトーン処理装置２０３への転送を切り換える。また、コントローラ３０６は、メモリアービターＩ／Ｆ２０１と図２の画像処理装置１１２をコントロールする。
【００３１】
図１０は図９の変倍率生成装置の構成を示すブロック図である。同図に示す変倍率生成装置は、減算器４０１，４０２、除算器４０３及びレジスタ４０４を含んで構成されている。このような構成を有する変倍率生成装置によれば、変倍される画像のソース画像の座標Ｙ始点ＳＹＳ及びＹ終点ＳＹＥと、変倍後のデイステイネーション画像の座標Ｙ始点ＤＹＳ及びＹ終点ＤＹＥからＹ方向の変倍率ＲＡＴＥＹを求め、図９のＹ  ＤＤＡ処理装置３０２へ転送する。図１０のように、ＲＡＴＥＹ=（ＳＹＥ-ＳＹＳ）/(ＤＹＥ-ＤＹＳ)の演算により、Ｙ方向の変倍率（ＲＡＴＥＹ）を求め、ソース画像の座標Ｙ始点ＳＹＳ及びＹ終点ＳＹＥ、デイステイネーション画像の座標Ｙ始点ＤＹＳ及びＹ終点ＤＹＥを求める。
【００３２】
図１１は図９のＹ  ＤＤＡ処理装置の構成を示すブロック図である。同図に示すＹ  ＤＤＡ処理装置は、ＭＵＸ５０１、現在の処理中のＹ値を格納するレジスタ５０２、Ｙ方向変倍率ＲＡＴＥＹを格納するレジスタ５０３、加算器５０４、変倍後のＹ終点を格納するレジスタ５０５、変倍後のＹ始点を格納するレジスタ５０６、レジスタ５０５のＹ終点の正数部からＹ始点の正数部を減算して変倍後のライン数ＤＹを求める減算器５０７を含んで構成されている。このような構成を有するＹ  ＤＤＡ処理装置によれば、図９の変倍率生成装置３０１からのＹ方向の変倍率とデイステイネーション画像の座標Ｙ始点ＤＹＳを受け取り、図６の垂直方向の図中の○で示す拡大された画素のように、入力された画像の変倍後のＹ座標をＤＤＡ（デジタル微分解析）により、Ｙ始点ＹＳとＹ終点ＹＥを求め、その差分（変倍後のライン数）ＤＹを求め、図９のＩＹカウント処理装置３０３とメモリアドレス生成装置３０４へ転送される。
【００３３】
図１２は図９のＩＹカウンタ装置の構成を示すブロック図である。同図に示すＩＹカウント装置は、図９のＹ  ＤＤＡ処理装置３０２からの変倍後のＹ終点とデイステイネーション画像の座標Ｙ終点ＤＹＥと比較し、結果ＹＥＮＤＦＬを図９のコントローラ３０６へ転送する比較器６０１、最初のみレジスタ６０３に図９のＹ  ＤＤＡ処理装置３０２からの変倍後のＹ始点を送り、その後順次加算されていく加算器６０４の出力を送るＭＵＸ６０２、現在の処理中のＹ値を格納するレジスタ６０３、図３のデータ変換処理装置２０２と図３のハーフトーン処理装置２０３の１ラインの処理が終了するごとにラインをカウントしていく加算器６０４、現在の処理中のＹ値と、図９のＹ  ＤＤＡ処理装置３０２からの変倍後のＹ終点とを比較し、結果ＩＹＥＮＤＦＬを図９のコントローラ３０６へ転送する比較器６０５を含んで構成されている。このような構成を有するＩＹカウンタ装置によれば、図９のＹ  ＤＤＡ処理装置３０２から変倍後のＹ始点ＹＳとＹ終点ＹＥを受け取り、変倍後のＹ始点からＹ終点までを、図３のデータ変換処理装置２０２と、図３のハーフトーン処理装置２０３の１ラインの処理が終了するごとにラインをカウントし、コントロールし、デイステイネーション画像の座標Ｙ終点と比較し、画像処理の終了をコントロールする。
【００３４】
図１３は図９のメモリアドレス生成装置の構成を示すブロック図である。同図に示すメモリアドレス生成装置は、初期値として図３のパラメータ格納装置２０４から画像先頭アドレスを設定され、図６のようにその後１ラインごと画像処理前の画像データのアドレスを読み込み、アドレスを生成していく画像データアドレス生成装置７０１、初期値として図３のパラメータ格納装置２０４からディザ先頭アドレスを設定され、図９のＹ  ＤＤＡ処理装置３０２からの変倍後のライン数を受け取り、読み込むディザデータのライン数（データ量）を計算し、図６のように、ディザデータの読み込みのアドレスを生成するデイズデータアドレス生成装置７０２、初期値として図３のパラメータ格納装置２０４から処理後画像先頭アドレスを設定され、図９のＹ  ＤＤＡ処理装置３０２からの変倍後のライン数を受け取り、書き込む処理後画像データのライン数（データ量）を計算し、図６のように、画像処理後データの書込みのアドレスを生成する処理後画像データアドレス生成装置７０３、ＭＵＸ７０４を含んで構成されている。このような構成を有するメモリアドレス生成装置によれば、図２のメモリアービター１０３を介して図２のメモリ１０９をアクセスするためのメモリのアドレスである画像データよき込みアドレスと、ディザデータ読み込みアドレスと、画像処理後の画像データ書込みアドレスを計算する。このとき、図３のＹ  ＤＤＡ処理装置３０２から変倍後のライン数を受け取り、読み込むディザデータのライン数（データ数）と、処理後の画像を書き込むライン数（データ数）を計算し、メモリアドレスを生成していく。
【００３５】
図１４は最近傍法の変倍処理装置の構成を示すブロック図である。同図に示す変倍処理装置は、元画素格納装置８０１、変倍率生成装置８０２、ＤＤＡ処理装置８０３、ＩＸカウント装置８０４、変倍画素係数生成装置８０５、変倍画素変換装置８０６、コントローラ８０７を含んで構成されている。
【００３６】
また、元画素格納装置８０１は、ハーフトーン処理装置が並列に処理する画素分を蓄え、変倍画素変換装置８０６へ転送する。変倍率生成装置８０２は、変倍される画像のソース画像の座標Ｘ始点ＳＸＳ、Ｘ終点ＳＸＥ、変倍後のデイステイネーション画像の座標Ｘ始点ＤＸＳ、Ｘ終点ＤＸＥからＸ方向の変倍率ＲＡＴＥＸを求め、ＤＤＡ処理装置８０３へ転送する。ＤＤＡ処理装置８０３は、変倍率生成装置８０２からのＸ方向の変倍率とデイステイネーション画像の座標Ｘ始点ＤＸＳを受け取り、図６１の図中○で示す拡大された画素のように、入力された画像の変倍後の座標をＤＤＡ（デジタル微分解析）により、随時求める。この例では、図８のように補間するため補間されるＸ始点ＸＳ、Ｘ終点ＸＥを求め、ＩＸカウント処理装置８０４と変倍画素係数生成装置８０５へ転送される。ＩＸカウント装置８０４はＤＤＡ処理装置８０３からＹ方向の始点と終点を受け取り、図６１の図中△で示す補間された画素のＹ座標を生成し、コントローラ８０７へ、Ｘ座標がＸ終点ＤＸＥと等しくなったことをＸＥＮＤＦＬ信号で知らせる。変倍画素係数生成装置８０５は、ＤＤＡ処理装置８０３からの補間する方向の始点ＸＳと変倍率生成装置８０２から変倍率ＲＡＴＥＸを受け取り、変倍画素生成装置の出力する各画素の幅を出力し、変倍画素変換装置８０６にて画素に変倍処理を行う。この時、変倍画素変換装置８０６が出力するＭＡＸ数は、ハーフトーン処理装置が処理可能なＭＡＸの画素値までである。また、変倍率が１倍があるため、変倍画素生成装置の出力も、ハーフトーン処理装置が処理可能なＭＡＸの画素値まで対応している。そのため、変倍率が１倍以上の場合、複数クロックに渡ってハーフトーン処理装置が処理可能なＭＡＸの画素値ごと出力しなければならない。変倍画素変換装置８０６は、変倍画素生成装置から変倍する画素を受け取り、変倍画素係数生成装置８０５から、変倍画素生成装置の出力する各画素の幅を受け取り、図１５のように、変倍する画素を変倍画素生成装置からの幅に変更することにより、変倍処理を実行する。コントローラ８０７は、変倍処理装置の全体をコントロールする。
【００３７】
図１６は図１４の変倍処理装置の動作を示すフローチャートである。同図において、先ず図１４の変倍率生成装置８０２により変倍率を求める（ステップＳ２０１）。Ｘ方向のＤＤＡの初期化を行う（ステップＳ２０２）。図１４のＤＤＡ処理装置８０３により、Ｘ方向（水平方向）のＤＤＡ処理を行い、処理するＸ始点ＸＳとＸ終点ＸＥを求める（ステップＳ２０３）。変倍データを内部ラインメモリから読み込む（ステップＳ２０４）。図１４の変倍画素係数生成装置８０５により、読み込んだ変倍処理される画素の幅を求める（ステップＳ２０５）。図１４の変倍画素変換装置８０６により、変倍される画素を求めた幅に変換し、ハーフトーン処理装置のＭＡＸの並列処理画素数に合わせて出力する（ステップＳ２０６）。ＸＥが変倍されたデイステイネーション画像の座標Ｘ終点ＤＸＥを超えていない場合はステップＳ２０３へ処理を戻す（ステップＳ２０７；ＹＥＳ）。ＤＸＥと同じか、又は超えた場合は処理を終了する（ステップＳ２０７；ＮＯ）。
【００３８】
図１７は図１４の元画素格納装置の構成を示すブロック図である。同図において、レジスタ９０１〜９０８は、順次データを格納し、ハーフトーン処理装置のＭＡＸ並列処理画素分の画素を格納する。ラインメモリ９０９は、レジスタ９０１〜９０８により、蓄えられた画像データをつなげて並列に格納し、メインメモリからの画像データの読み込みと画像処理が並列に処理可能とし、読み込み時にレジスタ９０１〜９０８の内容が並列に読み込みできるようにする。ラインメモリコントローラ９１０は、ラインメモリのアドレスの生成と、この元画素格納装置の全体のコントロールを行う。
【００３９】
図１８は図１４の変倍率生成装置の構成を示すブロック図である。同図に示す変倍率生成装置は、減算器１００１，１００２、除算器１００３、レジスタ１００４を含んで構成されている。このような構成を有する変倍率生成装置によれば、前記のように変倍される画像のソース画像の座標Ｘ始点ＳＸＳ及びＸ終点ＳＸＥと変倍後のデイステイネーション画像の座標Ｘ始点ＤＸＳ及びＸ終点ＤＸＥからＸ方向の変倍率ＲＡＴＥＸを求め、図１４のＤＤＡ処理装置８０３へ転送する。つまり、図１７のように、ＲＡＴＥＸ=（ＳＸＥ-ＳＸＳ）/(ＤＸＥ-ＤＸＳ)の演算により、Ｘ方向の変倍率（ＲＡＴＥＸ）を求め、ソース画像の座標Ｘ始点ＳＸＳ及びＸ終点ＳＸＥ、デイステイネーション画像の座標Ｘ始点ＤＸＳ及びＸ終点ＤＸＥを求める。
【００４０】
図１９は図１４のＤＤＡ処理装置の構成を示すブロック図である。同図に示すＤＤＡ処理装置は、最初のみレジスタ１１０２に初期値のデイステイネーション画像の座標Ｘ始点ＤＸＳを転送し、その後順次加算されていく加算器１１０４の出力を送るＭＵＸ１１０１、現在の処理中のＸ値を格納するレジスタ１１０２、Ｘ方向変倍率ＲＡＴＥＸとハーフトーン処理装置のＭＡＸの並列処理画素数を乗算し複数画素の分の微差分を求める乗算器１１０３、乗算器１１０３で求めた値を格納するレジスタ１１０４、加算器１１０５、補間するＸ終点を格納するレジスタ１１０６、補間するＸ始点を格納するレジスタ１１０７を含んで構成されている。図１４の変倍率生成装置８０２からのＸ，Ｙ方向の変倍率とデイステイネーション画像の座標Ｘ始点ＤＸＳ及びＹ始点ＤＹＳを受け取り、図６１の図中○で示す拡大された画素のように、入力された画像の変倍後の座標をＤＤＡ（デジタル微分解析）により、随時求める。この例では、図１４のように補間するため補間されるＸ始点及びＸ終点を求め、図１４のＩＸカウント処理装置８０４と変倍画素係数生成装置８０５へ転送される。この時、Ｘ方向においては、ハーフトーン処理装置のＭＡＸの並列処理画素分のＤＤＡを行う。そのため、Ｘ方向のＤＤＡ処理装置は図１９のように現在のＸ座標に変倍率生成装置で求めたＸ方向変倍率ＲＡＴＥＸにハーフトーン処理装置のＭＡＸの並列処理画素数を乗算した値を順次加算していく構造である。
【００４１】
図２０は図１４のＩＸカウント装置の構成を示すブロック図である。同図示すＩＸカウンタ装置は、比較器１２０１を有し、図１４のＤＤＡ処理装置８０３からのＸＥ値とデイステイネーション画像の座標Ｘ終点ＤＸＥを比較しＸ座標がＸ終点ＤＸＥと等しくなったことを示すＸＥＮＤＦＬ信号を生成する。
【００４２】
図２１は図１４の変倍画素係数生成装置の構成を示すブロック図である。同図に示す変倍画素係数生成装置は、並列Ｘ幅生成装置１３０１及び出力Ｘ幅生成装置１３０２を含んで構成されている。並列Ｘ幅生成装置１３０１は、図１４の元画像格納装置８０１が出力する画素数分のＤＤＡにより、各画素のＸ座標を求め、そのＸ座標から各画素間のＸ幅を求め、出力Ｘ幅生成装置１３０２の出力するＸ幅の生成装置へ送る。また、出力Ｘ幅生成装置１３０２は、図１４の変倍画素係数生成装置８０６が出力するハーフトーン処理装置の並列処理数に合せて分けて出力するための処理を行い、各画素のＸ幅の累積加算値と、その画素数を図１４の変倍画素係数生成装置８０６へ送る。このような構成を有する変倍画素係数生成装置は、図１４のＤＤＡ処理装置８０４からの補間するＸ方向の始点ＸＳと図１４の変倍率生成装置８０２により求めたＸ方向変倍率ＲＡＴＥＸから並列Ｘ幅生成装置１３０１で元画像格納装置が出力する画素数分のＤＤＡにより、各画素のＸ座標を求め、そのＸ座標から各画素間のＸ幅を求め、出力Ｘ幅生成装置１３０２により、図１４の変倍画素係数生成装置８０６が出力するハーフトーン処理装置の並列処理数に合せて分けて出力するための処理を行い、各画素のＸ幅の累積加算値と、その画素数を図１４の変倍画素係数生成装置８０６へ送る。
【００４３】
図２２は図２１の並列Ｘ幅生成装置の構成を示す図である。同図に示す並列Ｘ幅生成装置は、加算器１４０１〜１４０８、減算器１４０９〜１４１６を含んで構成されている。加算器１４０１〜１４０８は、図１４のＤＤＡ処理装置８０３により求めたＸ始点と、図１４の変倍率生成装置８０２により求めたＸ方向変倍率ＲＡＴＥＸを受け取り、複数画素のＸ値を求める。減算器１４０９〜１４１６は各画素間の幅を求める。
【００４４】
図２３は図２１の出力Ｘ幅生成装置の構成を示すブロック図である。同図に示す出力Ｘ幅生成装置は、ＭＵＸ１５０１〜１５０８、レジスタ１５０９〜１５１６、累積加算処理装置１５１７、ＸＷＩＤＴＨ更新処理装置１５１８、出力用ＸＷＩＤＴＨ生成処理装置１５１９、累積加算処理装置１５２０を含んで構成されている。このような構成を有する出力Ｘ幅生成装置によれば、図２１の並列Ｘ幅生成装置１３０１からの各画素のＸ幅を受け取り、レジスタに格納し、受け取った全ての画素が処理し終わるまで、保持する。そして、ＸＷＩＤＴＨ更新処理装置１５１８により出力された画素分の各画素のＸ幅を画素番号の小さいレジスタから減算し、ＭＵＸ１５０１〜１５０８を通しレジスタ１５０９〜１５１６を更新する。累積加算処理装置１５１７は、レジスタ１５０９〜１５１６に格納しているＸ幅を累積加算し、ＸＷＩＤＴＨ更新処理装置１５１８は、累積加算装置１５１７の出力する累積加算値を受け取り、各画素点での累積加算値からハーフトーン処理装置のＭＡＸ並列処理数を超える最初の累積加算点を求め、その画素までの更新値を生成し、ＭＵＸ１５０１〜１５０８を通し、対応するレジスタ１５０９〜１５１６の値を更新する。出力用ＸＷＩＤＴＨ生成処理装置１５１９は、累積加算装置１５１７の出力する累積加算値を受け取り、各画素点での累積加算値からハーフトーン処理装置のＭＡＸ並列処理数を超える最初の累積加算点を求め、その画素までの出力するＸ幅を求めて累積加算処理装置１５２０へ転送する。累積加算処理装置１５２０は、図１４の変倍画素変換装置８０６の処理に必要な累積加算を行う。
【００４５】
図２４は図２３の累積加算処理装置の構成を示すブロック図である。同図に示す累積加算処理装置は、各画素までの累積加算値を求める加算器１６０１〜１６０７を有する。
【００４６】
図２５は図２３のＸＷＩＤＴＨ更新処理装置の処理を示すフローチャートである。同図において、先ず０番の画素のＸ幅がハーフトーン処理装置の並列処理数（この例では“８”である）以上あるか調べ、以上あれば０番目のＸ幅からハーフトーン処理装置の並列処理数を減算し、新たな０番目のＸ幅値を求める（ステップＳ３０１；ＹＥＳ、ステップＳ３０２）。次に、０〜１番目までの累積Ｘ幅がハーフトーン処理装置の並列処理数（この例では“８”である）以上あるか調べ、以上あれば０番目のＸ幅を“０”とし、１番目のＸ幅からハーフトーン処理装置の並列処理数から０番目のＸ幅を減算した値を減算し、新たな１番目のＸ幅値を求める（ステップＳ３０３；ＹＥＳ、ステップＳ３０４）。以下ステップＳ３０５〜Ｓ３１７において同様に処理を行う。
【００４７】
図２６は図２３の出力ＸＷＩＤＴＨ生成処理装置の処理を示すフローチャートである。はじめに、出力する各画素のＸ幅の初期化を行う（ステップＳ４０１）。そして、０番の画素のＸ幅がハーフトーン処理装置の並列処理数（この例では“８”である）以上あるか調べ、以上あれば０番目の出力するＸ幅へハーフトーン処理装置の並列処理数をセットし、処理する画素数ＰＮＵＭへハーフトーン処理装置の並列処理数をセットする（ステップＳ４０２；ＹＥＳ、ステップＳ４０３）。更に、０〜１番目までの累積Ｘ幅がハーフトーン処理装置の並列処理数（この例では“８”である）以上あるか調べ、以上あれば０番目の出力するＸ幅へ０番目のＸ幅ＸＷＩＤＴＨ０をセットし、１番目の出力するＸ幅へ、ハーフトーン処理装置の並列処理数から０番目のＸ幅を減算した値をセットし、処理する画素数PNUMへハーフトーン処理装置の並列処理数をセットする（ステップＳ４０４；ＹＥＳ、ステップＳ４０５）。そして、０〜２番目までの累積Ｘ幅がハーフトーン処理装置の並列処理数（この例では“８”である）以上あるか調べ、以上あれば０番目の出力するＸ幅へ０番目のＸ幅ＸＷＩＤＴＨ０をセットし、１番目の出力するＸ幅へ１番目のＸ幅ＸＷＩＤＴＨ１をセットし、２番目の出力するＸ幅へ、ハーフトーン処理装置の並列処理数から１番目のＸ幅までの累積加算値を減算した値をセットし、処理する画素数ＰＮＵＭへハーフトーン処理装置の並列処理数をセットする（ステップＳ４０６；ＹＥＳ、ステップＳ４０７）。以下ステップＳ４０８〜Ｓ４１７において同様に処理され、ステップＳ４１８では、全ての画素のＸ幅の合計がハーフトーン処理装置の並列処理数の以下であるため、全ての画素の出力する画素のＸ幅を更新されてきた図２３のレジスタ１５０９〜１５１６のＸ幅の値をセットし、全ての画素のＸ幅の合計を処理する画素数ＰＮＵＭへセットする。
【００４８】
図２７は図２３の累積加算処理装置の構成を示すブロック図である。同図に示す累積加算処理装置は、各画素での累積加算値を求める加算器１７０１〜１７０７を有している。
【００４９】
図２８は図１４の変倍画素変換装置の出力画素の０番目の処理を示すフローチャートである。同図において、先ず図１４の変倍画素係数生成装置８０５からの０番目の画素のＸ幅“ＤＸＷＩＤＴＨ０”が“０”より大きい場合、出力画素０番目は図１４の元画素格納装置８０１のＤＡＴＡ０の値をセットする（ステップＳ５０１；ＹＥＳ、ステップＳ５０２）。そして、図１４の変倍画素係数生成装置８０５からの０番目〜１番目の画素のＸ幅の累積の“ＤＸＷＩＤＴＨ１”が“０”より大きい場合、出力画素０番目は図１４元画素格納装置８０１のＤＡＴＡ１の値をセットする（ステップＳ５０３；ＹＥＳ、ステップＳ５０４）。次に、図１４の変倍画素係数生成装置８０５からの０番目〜２番目の画素のＸ幅の累積の“ＤＸＷＩＤＴＨ２”が“０”より大きい場合、出力画素０番目は図１４の元画素格納装置８０１のＤＡＴＡ２の値をセットする（ステップＳ５０５；ＹＥＳ、ステップＳ５０６）。また、図１４の変倍画素係数生成装置８０５からの０番目〜３番目の画素のＸ幅の累積の“ＤＸＷＩＤＴＨ３”が“０”より大きい場合、出力画素０番目は図１４の元画素格納装置８０１のＤＡＴＡ３の値をセットする（ステップＳ５０７；ＹＥＳ、ステップＳ５０８）。更に、図１４の変倍画素係数生成装置８０５からの０番目〜４番目の画素のＸ幅の累積の“ＤＸＷＩＤＴＨ４”が“０”より大きい場合、出力画素０番目は図１４の元画素格納装置８０１のＤＡＴＡ４の値をセットする（ステップＳ５０９；ＹＥＳ、ステップＳ５１０）。そして、図１４の変倍画素係数生成装置８０５からの０番目〜５番目の画素のＸ幅の累積の“ＤＸＷＩＤＴＨ５”が“０”より大きい場合、出力画素０番目は図１４の元画素格納装置８０１のＤＡＴＡ５の値をセットする（ステップＳ５１１；ＹＥＳ、ステップＳ５１２）。また、図１４の変倍画素係数生成装置８０５からの０番目〜６番目の画素のＸ幅の累積の“ＤＸＷＩＤＴＨ６”が“０”より大きい場合、出力画素０番目は図１４の元画素格納装置８０１のＤＡＴＡ６の値をセットする（ステップＳ５１３；ＹＥＳ，ステップＳ５１４）。更に、図１４の変倍画素係数生成装置８０５からの０番目〜７番目の画素のＸ幅の累積の“ＤＸＷＩＤＴＨ７”が“０”より大きい場合、出力画素０番目は図１４の元画素格納装置８０１のＤＡＴＡ７の値をセットする（ステップＳ５１５；ＹＥＳ、ステップＳ５１６）。
【００５０】
図２９は図１４の変倍画素変換装置の出力画素の１番目の処理を示すフローチャートである。同図において、先ず図１４の変倍画素係数生成装置８０５からの０番目の画素のＸ幅“ＤＸＷＩＤＴＨ０”が“１”より大きい場合、出力画素１番目は図１４の元画素格納装置８０１のＤＡＴＡ０の値をセットする（ステップＳ６０１；ＹＥＳ、ステップＳ６０２）。そして、図１４の変倍画素係数生成装置８０５からの０番目〜１番目の画素のＸ幅の累積の“ＤＸＷＩＤＴＨ１”が“１”より大きい場合、出力画素１番目は図１４の元画素格納装置８０１のＤＡＴＡ１の値をセットする（ステップＳ６０３；ＹＥＳ、ステップＳ６０４）。また、図１４の変倍画素係数生成装置８０５からの０番目〜２番目の画素のＸ幅の累積の“ＤＸＷＩＤＴＨ２”が“１”より大きい場合、出力画素１番目は図１４の元画素格納装置８０１のＤＡＴＡ２の値をセットする（ステップＳ６０５；ＹＥＳ、ステップＳ６０６）。更に、図１４の変倍画素係数生成装置８０５からの０番目〜３番目の画素のＸ幅の累積の“ＤＸＷＩＤＴＨ３”が“１”より大きい場合、出力画素１番目は図１４の元画素格納装置８０１のＤＡＴＡ３の値をセットする（ステップＳ６０７；ＹＥＳ、ステップＳ６０８）。また、図１４の変倍画素係数生成装置８０５からの０番目〜４番目の画素のＸ幅の累積の“ＤＸＷＩＤＴＨ４”が“１”より大きい場合、出力画素１番目は図１４の元画素格納装置８０１のＤＡＴＡ４の値をセットする（ステップＳ６０９；ＹＥＳ、ステップＳ６１０）。更に、図１４の変倍画素係数生成装置８０５からの０番目〜５番目の画素のＸ幅の累積の“ＤＸＷＩＤＴＨ５”が“１”より大きい場合、出力画素１番目は図１４の元画素格納装置８０１のＤＡＴＡ５の値をセットする（ステップＳ６１１；ＹＥＳ、ステップＳ６１２）。そして、図１４の変倍画素係数生成装置８０５からの０番目〜６番目の画素のＸ幅の累積の“ＤＸＷＩＤＴＨ６”が“１”より大きい場合、出力画素１番目は図１４の元画素格納装置８０１のＤＡＴＡ６の値をセットする（ステップＳ６１３；ＹＥＳ、ステップＳ６１４）。図１４の変倍画素係数生成装置８０５からの０番目〜７番目の画素のＸ幅の累積の“ＤＸＷＩＤＴＨ７”が“１”より大きい場合、出力画素１番目は図１４の元画素格納装置８０１のＤＡＴＡ７の値をセットする（ステップＳ６１５；ＹＥＳ、ステップＳ６１６）。
【００５１】
以下、図３０〜図３５に図１４の変倍画素変換装置の出力画素の２番目〜７番目の各処理フローを示すが、図２８及び図２９に示す０番目及び１番目の処理と同様であるのでここでは説明を省略する。
【００５２】
このように、変倍画素変換装置では、ハーフトーン処理装置の並列処理画素分の画素を求めなければならず、この例では“８”であるため、上記のような例になる。
【００５３】
次に、ハーフトーン処理装置について構成を示す図３６を用いて詳細に説明する。同図に示すハーフトーン処理装置は、ライトアドレス生成装置１８０１、ディザパターン記憶装置１８０２、ＭＵＸ１８０３、ディザパターンアドレス生成装置１８０４、比較パターン切り出し装置１８０５、並列比較装置１８０６、固定長データ生成装置１８０７、ラインメモリ１８０８、ラインメモリアドレス生成装置１８０９、コントローラ１８１０を含んで構成されている。また、ライトアドレス生成装置１８０１は、図３のメモリアービターＩ／Ｆ２０１から受け取ったディザデータをディザパターン記憶装置１８０２へ格納するためのアドレスを生成する。ディザパターン記憶装置１８０２は、図３のメモリアービターＩ／Ｆ２０１から受け取ったディザデータを格納する。なお、後述する図４１にディザパターン記憶装置のディザパターンメモリの３２＊８のサイズの例を示す。上述したように、図３のメモリアービターＩ／Ｆ２０１は垂直方向に変倍されるライン数ごとディザパターンを転送し、このディザパターン記憶装置１８０２へ格納する。図４１のフォーマットのように、垂直方向の変倍率だけのディザパターンを格納することができる。図４１に示す例では、垂直方向に８倍までの例であるために、このように８ライン分のディザパターンを格納することができる。また、ディザパターンの水平方向のパターン数はこの例では、ＭＡＸ３２ドットである。ＭＵＸ１８０３は、図３のメモリアービターＩ／Ｆ２０１からのディザデータの転送時にディザパターン記憶装置１８０２のアドレスをライトアドレス生成装置１８０１へ渡す。ディザパターンアドレス生成装置１８０４は、図３のパラメータ格納装置２０４からディザパターンの大きさなどを受け取り、ディザパターンメモリノアドレスを生成する。比較パターン切り出し装置１８０５は、ディザパターンメモリから図３のデータ変換処理装置２０２の水平方向に複数の画素の閾値マトリックスを読み込み、コントローラ１８１０から、現在処理する画素の数を受け取り、ディザパターンメモリから有効なパターンの先頭から図３のデータ変換処理装置２０２の水平方向に複数のデータを並列比較装置１８０６へ転送する。並列比較装置１８０６は、図３のデータ変換処理装置２０２で求めた水平方向に複数の変倍後の画素値と、比較パターン切り出し装置１８０５からの閾値マトリックスとを並列に比較する。固定長データ生成装置１８０７は、並列比較装置１８０６で求めた１／０の値をコントローラ１８１０が示す有効数分だけ、固定長のデータに加えていくことにより、固定長のデータを生成する。ラインメモリ１８０８は、固定長データ生成装置１８０７で生成された固定長のデータを垂直方向の変倍後のライン数分のデータを格納する。後述する図４３に示すラインメモリフォーマットの例では、垂直方向に８倍までの処理装置の例であるために、８ライン分のデータを格納する。ラインメモリアドレス生成装置１８０９は固定長データ生成装置１８０７からのデータをラインメモリ１８０８へ格納するためのアドレスを生成する。コントローラ１８１０は、図３の変倍処理装置２０２から、水平補間された画素の有効数を受け取り、後述する図４０のようなフローで図３６のハーフトーン処理装置をコントロールする。
【００５４】
次に、図３７は図３６の比較パターン切り出し装置の構成を示すブロック図である。同図に示す比較パターン切り出し装置は、レジスタ１９０１，１９０２，１９０４，１９０６、シフター１９０３、加算器１９０５を有している。また、レジスタ１９０１は、図３６のディザパターン記憶装置１８０２からの値を格納する。この例では、図３のデータ変換処理装置２０２の水平方向に８個処理しているため、１画素が８ｂｉｔの閾値が８個必要であるため、６４ｂｉｔとなる。レジスタ１９０２は、レジスタ１９０１からの値を格納する。このレジスタ１９０１，１９０２により、データ変換処理装置の水平方向に２倍のパターンを生成し、シフター１９０３へ転送する。シフター１９０３は、レジスタ１９０１，１９０２からの図３のデータ変換処理装置２０２の水平方向に２倍のパターンを受け取り、図１４の変倍画素変換装置８０６からの水平補間された画素の有効数から求めた現在の先頭値から、データ変換処理装置の水平方向に複数のデータをシフトして出力する。レジスタ１９０４は、シフター１９０３の値を格納する。加算器１９０５は、図３のデータ変換処理装置２０２からの有効数を受け取り、次の先頭値を求めるために現在のシフト値と加算処理を行う。レジスタ１９０６は、加算器１９０５で求めた値を格納する。
【００５５】
図３８は図３６の並列比較装置の構成を示すブロック図である。同図に示す例では、図３のデータ変換処理装置２０２の水平方向の処理数が“８”であるため、比較装置も８個存在する。比較器２００１〜２００８は、図３６の比較パターン切り出し装置１８０５により切り出された図３のデータ変換処理装置２０２の水平方向に複数個の閾値と各画素が比較される。
【００５６】
図３９は図３６の固定長データ生成装置の構成を示すブロック図である。同図に示す固定長データ生成装置は、シフター２１０１、ＯＲ装置２１０２、レジスタ２１０３，２１０４，２１０６、加算器２１０５を有している。シフター２１０１は、図３６の並列比較装置１８０６からの図３のデータ変換処理装置２０２の水平方向に複数個の“１／０”データを受け取り、現在作成中の固定長データの最終の値に合せるためのシフト処理を行う。ＯＲ装置２１０２は、シフター２１０１でシフトされた値を現在作成中の値とＯＲ処理を行って入れ込む。レジスタ２１０３は、現在作成中の固定長データを格納し、ＯＲ装置２１０２の新たに入れ込まれた値を格納することにより更新される。レジスタ２１０４は、ＯＲ装置２１０２で生成される固定長データ幅を全て満たしたデータを格納し、図３６のラインメモリ１８０８へ転送される。加算器２１０５は、図１４の変倍画素変換装置８０６から有効数を受け取り、次のシフタの先頭値を求めるために、変倍画素変換装置８０６の現在の固定長データの最終値と加算処理する。レジスタ２１０６は、固定長データの最終値を格納し、シフター２１０１のシフタをコントロールする。
【００５７】
図４０は図３６のハーフトーン処理装置の処理を示すフローチャートである。同図において、図３６のディザパターンアドレス生成装置１８０４が示すディザパターンメモリより水平のＭＡＸ倍率分のデータを並列にリードする（ステップＳ１３０１）。そして、図３６の比較パターン切り出し装置１８０５により比較する水平のＭＡＸ倍率分をＳＨＦＴ値の示すアドレスからディザパターンを切り出す（ステップＳ１３０２）。次に、図３６の並列比較装置１８０６により水平のＭＡＸ倍率分を並列に比較する（ステップＳ１３０３）。その比較結果を図３６の固定長データ生成装置１８０７で有効なドットのみ固定長データに追加していく（ステップＳ１３０４）。そして、図３６のラインメモリアドレス生成は、図３６のラインメモリ１８０８のアドレスを生成し、の固定長データ生成装置１８０７のデータをラインメモリ１８０８へ書き込む（ステップＳ１３０５）。その後、図３６の比較パターン切り出し装置１８０５は、ＳＨＦＴ値に有効ドット数を加算し、次の処理に備える（ステップＳ１３０６）。全てのディザパターンに対して処理が終了しているか否かを調べ、終了していないときはＳＨＦＴ値は水平のＭＡＸ倍率以上か否かを調べて以上でない場合はステップＳ１３０２へ戻り、以上である場合はＳＨＦＴ値から水平のＭＡＸ倍率を差し引いた値をＳＨＦＴ値としてステップＳ１３０１へ戻って処理を繰り返す。
【００５８】
図４１は、図３６のディザパターン記憶装置の３２＊８のサイズの例を示す。これは、１６進数の表記であるが、１ライン分のディザパターンが３２＊８として格納されていることを示している。図４１において、１ワードを００〜０７、０８〜０Ｆ、１０〜１７とすると、本実施の形態例の構成は、１ワードに８画素分のディザパターンデータが格納されている。つまり、１ワード分のメモリの領域に複数のディザパターンが格納されている。ここで、図４１からも明らかなように１ライン目の先頭である００、２ライン目の先頭である００、３ライン目の・・・といったように、ディザパターンの各行の最前列に配置されるディザパターンは、メモリの空間のワード境界（ワードバウンダリ）に合わせて格納される。また、図４２に図４１のディザテーブルを使用した処理の推移の例を示す。更に、図４３に図３６のラインメモリの例を示す。
【００５９】
また、図４４は図３のデータ変換処理装置２０２の変倍処理がバイリニア法である場合の全体のフローを示す。同図において、先ず図３のメモリアービターＩ／Ｆ２０１は、垂直方向の変倍率を求める処理を行う（ステップＳ１４０１）。図３のメモリアービターＩ／Ｆ２０１は、図２のメモリアービター１０３を介して図２のメモリ１０９から１ラインの画像データを読み込み、図３のデータ変換処理装置２０２へ送る（ステップＳ１４０２）。また、ステップＳ１４０２と同様に、図３のメモリアービターＩ／Ｆ２０１は、図２のメモリアービター１０３を介して図２のメモリ１０９から１ラインの画像データを読み込み、図３のデータ変換処理装置２０２へ送る（ステップＳ１４０３）。なお、バイリニア補間法では後述する図５０のようにＡ，Ｂ，Ｃ，Ｄの４点から補間するため、Ａ，Ｂを格納するラインメモリと、Ｃ，Ｄを格納するラインメモリが必要であり、最初に２ラインを読み込み、その後、Ｃ，ＤのラインをＡ，Ｂのラインとし、Ｃ，Ｄの１ラインを読み込んでいく。次に、図３のメモリアービターＩ／Ｆ２０１は、垂直方向に変倍後のライン数分のディザデータを読み込み、図３のハーフトーン処理装置２０３へ送る（ステップＳ１４０４）。図３のメモリアービターＩ／Ｆ２０１はステップＳ１４０１で求めた垂直方向の変倍率とデイステイネーション画像の座標Ｙ始点ＤＹＳから、垂直方向のＤＤＡ（デジタル微分解析）により、変倍後のＹ始点ＹＳとＹ終点ＹＥを求める（ステップＳ１４０５）。そして、図３のメモリアービターＩ／Ｆ２０１は変倍後の垂直方向のラインカウンタにステップＳ１４０４で求めたＹＳの値を設定する（ステップＳ１４０６）。図３のデータ変換装置２０２により１ラインの画像処理（変倍、色変換、フィルター処理など）を行う（ステップＳ１４０７）。次に、図３のハーフトーン処理装置２０３により、１ラインの画像処理後の画像データにハーフトーン処理を行う（ステップＳ１４０８）。また、図３のハーフトーン処理装置２０３はハーフトーン処理後の１ラインデータを内部ラインメモリに書き込む（ステップＳ１４０９）。更に、図３のメモリアービターＩ／Ｆ２０１は変倍後の垂直方向のラインカウンタをカウントアップする（ステップＳ１４１０）。そして、図３のメモリアービターＩ／Ｆ２０１は垂直方向のラインカウンタがステップＳ１４０４で求めた垂直方向の変倍後のＹ終点ＹＥを超えているかいないかをチェックし、超えていない場合はステップＳ１４０７の処理へ移り（ステップＳ１４１１；ＹＥＳ）、超えた場合はステップＳ１４１２の処理へ移る（ステップＳ１４１１；ＮＯ）。図３のメモリアービターＩ／Ｆ２０１は書き込まれた内蔵ラインメモリから画像処理後のデータを図２のメモリアービター１０３を介して図２のメモリ１０９へ画像処理後の画像データを書き込む（ステップＳ１４１２）。そして、図３のメモリアービターＩ／Ｆ２０１は求めた垂直方向の変倍後のＹ終点ＹＥがデイステイネーション画像の座標Ｙ終点ＤＹＥを超えているかいないかをチェックし、超えている場合はステップＳ１４０３のフローへ移り（ステップＳ１４１３；ＹＥＳ）、等しいか又は超えた場合は処理を終了する（ステップＳ１４１３；ＮＯ）。
【００６０】
図４５は垂直方向に縮小する場合のタイミング例を示す図である。同図の（ａ）に示す例は、縮小倍率が０．５倍の例で、画像処理前の画像データを１つ飛ばしのラインを（奇数ラインのみ）読み込み、ディザパターンデータは順次１ラインごとに読み込み、そして画像処理後のデータを順次１ラインごと書き込んでいく。
ここでは図４４のフローのように、最初は２ラインを続けて読み込む。また、この例では、画像データの読み込み処理と画像処理とが並列に処理される。同図の（ｂ）に示す例は、縮小倍率が０．６６６６倍の例で、画像処理前の画像データを３ラインごと１ラインを飛ばして読み込み、ディザパターンデータは順次１ラインごとに読み込み、そして画像処理後のデータを順次１ラインごと書き込んでいく。ここでも図４４のフローのように、最初は２ラインを続けて読み込む。また、この例でも、画像データの読み込み処理と画像処理とが並列に処理される。
【００６１】
図４６は垂直方向の等倍及び拡大の場合のタイミング例を示す図である。同図の（ａ）に示す例は、１倍の例で、画像処理前の画像データを順次１ラインごとに読み込み、ディザパターンデータを順次１ラインごとに読み込み、そして画像処理後のデータを順次１ラインごとに書き込んでいく。ここでも図４４のフローのように、最初は２ラインを続けて読み込む。また、この例では、画像データの読み込み処理と画像処理とが並列に処理される。同図の（ｂ）に示す例は、１０５倍の例で、画像処理前の画像データを順次１ラインごとに読み込み、ディザパターンデータを時々２ラインごとに読み込み、そして画像処理後のデータを時々２ラインごと書き込んでいく。ここでも図４４のフローのように、最初は２ラインを続けて読み込む。また、この例では、画像データの読み込み処理と画像処理とが並列に処理され、時々２ラインの画像処理を行う。また、同図の（ｃ）に示す例は、２倍の例で、画像処理前の画像データを順次１ラインごとに読み込み、ディザパターンデータを順次２ラインごとに読み込み、そして画像処理後のデータを順次２ライン後と書き込んでいく。ここでも図４４のフローのように、最初は２ラインを続けて読み込む。また、この例では、画像データの読み込み処理と画像処理とが並列に処理され、２ラインの画像処理を行う。
【００６２】
図４７はバイリニア補間法の変倍処理装置の構成を示すブロック図である。同図に示す変倍処理装置は、パラメータ処理装置２２０１、拡大率生成装置２２０２、ＤＤＡ処理装置２２０３、ＩＸ，ＩＹカウンタ装置２２０４、補間係数生成装置２２０５、補間処理装置２２０６を含んで構成されている。また、パラメータ処理装置２２０１は、入力された画像データを順次、ラインメモリに蓄え２ライン蓄えたところで、バイリニア補間される４点のWCOLＡ，WCOLB，WCOLC，WCOLＤを補間処理装置２２０６へ転送する。拡大率生成装置２２０２は、変倍される画像のソース画像の座標Ｘ始点ＳＸＳ及びＸ終点ＳＸＥ、Ｙ始点ＳＹＳ及びＹ終点ＳＹＥと変倍後のデイステイネーション画像の座標Ｘ始点ＤＸＳ及びＸ終点ＤＸＥ、Ｙ始点ＤＹＳ及びＹ終点ＤＹＥからＸ、Ｙ方向の変倍率ＲＡＴＥＸ，ＲＡＴＥＹを求め、ＤＤＡ処理装置２２０３へ転送する。また、ＤＤＡ処理装置２２０３は、拡大率生成装置２２０２からのＸ，Ｙ方向の変倍率とデイステイネーション画像の座標Ｘ始点ＤＸＳ及びＹ始点ＤＹＳを受け取り、図６１の図中○で示す拡大された画素のように、入力された画像の変倍後の座標をＤＤＡ（デジタルデジタル微分解析）により、随時求める。この例では、後述する図５０のように補間するため補間されるＸ始点、Ｘ終点、Ｙ始点、Ｙ終点を求め、ＩＸ，ＩＹカウント処理装置２２０４と補間係数生成装置２２０５へ転送される。ＩＸ，ＩＹカウント装置２２０４は、ＤＤＡ処理装置２２０３からの補間する方向の始点と終点とＹ方向の始点と終点を受け取り、図６１の図中△で示す補間された画素のＸ，Ｙ座標を生成し、補間係数生成装置２２０５へ転送する。また、補間係数生成装置２２０５は、ＤＤＡ処理装置２２０３からの補間する方向の始点と終点とＹ方向の始点と終点を受け取り、ＩＸ，ＩＹカウント装置２２０４からの補間する画素のＸ，Ｙ座標から、補間処理装置２２０６で補間するＸ，Ｙ方向の補間係数（ＤＲＡＴＥＹ，ＤＲＡＴＥＸ）を求め、補間処理装置２２０６へ送る。更に、補間処理装置２２０６は、パラメータ処理装置２２０１から、補間するデータを受け取り、補間係数生成装置２２０５から補間する係数を受け取ることにより、パラメータ処理装置２２０１からのデータを補間することにより、図６のように、拡大された画素間を補間し埋めることにより、拡大画像を生成することにより、変倍処理を実行する。
【００６３】
図４８は図４７の変倍処理装置の処理を示すフローチャートである。同図において、先ず拡大率生成処理装置により、拡大率を求める（ステップＳ１５０１）。そして、ＤＤＡ処理装置により、Ｙ方向（垂直方向）のＤＤＡ処理を行い、処理するＹ始点ＹＳとＹ終点ＹＥを求める（ステップＳ１５０２）。ＩＸ，ＩＹカウント処理装置の処理するＹ座標（水平ライン）にＹＳ座標を指定する（ステップＳ１５０３）。ＩＸ，ＩＹカウント処理装置の処理するＸ座標をデイステイネーション画像の座標Ｘ始点ＤＸＳに初期化する（ステップＳ１５０４）。ＤＤＡ処理装置により、Ｘ方向（水平方向）のＤＤＡ処理を行い、処理するＸ始点ＸＳとＸ終点ＸＥを求める（ステップＳ１５０５）。次に、補間データを読み込む補間係数生成処理装置により、現在処理する座標での補間係数を求める（ステップＳ１５０６，Ｓ１５０７）。補間処理装置により、拡大された画素間を補間することにより、変倍画像を生成する（ステップＳ１５０８）。ＸＥが変倍されたデイステイネーション画像の座標Ｘ終点ＤＸＥを超えていない場合はステップＳ１５０５へ処理を戻す（ステップＳ１５０９；ＹＥＳ）。超えている場合はＩＸ，ＩＹカウント処理装置により、次に補間するＹ座標を求める（ステップＳ１５０９；ＮＯ、ステップＳ１５１０）。その値が補間するＹ値終点ＹＥを超えていない場合はステップＳ１５０４へ処理を戻す（ステップＳ１５１１；ＹＥＳ）。ＹＥが変倍されたデイステイネーション画像の座標Ｙ終点ＤＹＥを超えていない場合はステップＳ１５０２へ処理を戻す（ステップＳ１５１２；ＹＥＳ）。
【００６４】
図４９は図４７のパラメータ処理装置の構成を示すブロック図である。同図に示すパラメータ処理装置は、入力された画素の偶数番目の画素を蓄えるレジスタ２３０１、入力された画素の奇数番目の画素を蓄えるレジスタ２３０２、ライン分の画素を格納するラインメモリ２３０３〜２３０５、ラインメモリ２３０３〜２３０５に格納されたデータをコントロールして出力するセレクタ２３０６、コントローラ２３０７を含んで構成されている。例えば、現在、ラインメモリ２３０３、ラインメモリ２３０４のデータを出力する場合、以下のようにラインメモリ２３０３が補間される画素Ａ，Ｂをラインメモリ２３０４が補間される画素Ｃ，Ｄを出力し、ラインメモリ２３０５には次の画素を蓄えさせる。
【００６５】
このパラメータ処理装置は、図５０のようにスキャンライン方向から順次入力された画像データを２ライン分蓄え、順次図５１の補間される４点を図５２のように出力する。この時（補間される４画素を出力している時）、入力される画素を３本目のラインメモリで順次受け取る。３本目のラインメモリがいっぱいになり、図５２のような垂直の補間が全て終わらない場合は、入力される画素を送る装置に対してＷＡＩＴをかける。そして、図５２のように２ラインで蓄えた画素の垂直方向が全て終了すると、蓄えられた３本目の画素と先ほど処理した２ラインの画素の後半の１ラインとから、新たな２ラインの画素を形成し、前記と同様に図５２のように、順次補間される４点の画素を出力していく。そして、空いている１ラインのメモリに対して、前記と同様に、３本目のラインメモリとして、入力される画素を順次蓄えていく。
【００６６】
図５３は図４７の拡大率生成装置の構成を示すブロック図である。同図に示す拡大率生成装置は、減算器２４０１，２４０２，２４０５，２４０６、除算器２４０３，２４０７、レジスタ２４０４，２４０８を含んで構成されている。このような構成を有する拡大率生成装置は、変倍される画像のソース画像の座標Ｘ始点ＳＸＳ及びＸ終点ＳＸＥ、Ｙ始点ＳＹＳ及びＹ終点ＳＹＥと変倍後のデイステイネーション画像の座標Ｘ始点ＤＸＳ及びＸ終点ＤＸＥ、Ｙ始点ＤＹＳ及びＹ終点ＤＹＥからＸ、Ｙ方向の変倍率ＲＡＴＥＸ，ＲＡＴＥＹを求め、図４７のＤＤＡ処理装置２２０３へ転送する。ＲＡＴＥＸ＝（ＳＸＥ−ＳＸＳ）／(ＤＸＥ−ＤＸＳ)の演算により、Ｘ方向の変倍率（ＲＡＴＥＸ）を求め、（ソース画像の座標Ｘ始点ＳＸＳ及びＸ終点ＳＸＥ、デイステイネーション画像の座標Ｘ始点ＤＸＳ及びＸ終点ＤＸＥ）、ＲＡＴＥＹ＝（ＳＹＥ−ＳＹＳ）／(ＤＹＥ−ＤＹＳ)の演算により、Ｙ方向の変倍率（ＲＡＴＥＹ）を求め、（ソース画像の座標Ｙ始点ＳＹＳ、Ｙ終点ＳＹＥ、デイステイネーション画像の座標Ｙ始点ＤＹＳ、Ｙ終点ＤＹＥ）、を求める。
【００６７】
図５４は図４７のＤＤＡ処理装置の構成を示すブロック図である。同図に示すＤＤＡ処理装置は、ＭＵＸ２５０１，２５０７、レジスタ２５０２，２５０３，２５０５，２５０６，２５０８，２５０９，２５１１，２５１２、加算器２５０４，２５１０を含んで構成されている。また、ＭＵＸ２５０１は、最初のみレジスタ２５０２に、初期値のデイステイネーション画像の座標Ｘ始点ＤＸＳを転送し、その後順次加算されていく加算器２５０４の出力を送る。レジスタ２５０２は、現在の処理中のＸ値を格納する。レジスタ２５０３は、変倍率生成装置で求めたＸ方向変倍率ＲＡＴＥＸを格納する。レジスタ２５０５は、補間するＸ終点を格納する。レジスタ２５０６は、補間するＸ始点を格納する。ＭＵＸ２５０７は、最初のみレジスタ２５０８に、初期値のデイステイネーション画像の座標Ｙ始点ＤＹＳを転送し、その後順次加算されていく加算器２５１０の出力を送る。レジスタ２５０８は、現在の処理中のＹ値を格納する。レジスタ２５０９は、変倍率生成装置で求めたＹ方向変倍率ＲＡＴＥＹを格納する。レジスタ２５１１は、補間するＹ終点を格納する。レジスタ２５１２は、補間するＹ始点を格納する。
【００６８】
このような構成を有するＤＤＡ処理装置によれば、図４７の拡大率生成装置２２０１からのＸ，Ｙ方向の変倍率とデイステイネーション画像の座標Ｘ始点ＤＸＳ、Ｙ始点ＤＹＳを受け取り、図６１の図中○で示す拡大された画素のように、入力された画像の変倍後の座標をＤＤＡ（デジタル微分解析）により、随時求める。この例では、図５１のように補間するため補間されるＸ始点、Ｘ終点、Ｙ始点、Ｙ終点を求め、図４７のＩＸ，ＩＹカウント処理装置２２０４と補間係数生成装置２２０５へ転送される。また、Ｘ方向ＤＤＡ処理装置は図１２のように現在のＸ座標に変倍率生成装置で求めたＸ方向変倍率ＲＡＴＥＸを順次加算していく構造であり、Ｙ方向ＤＤＡ処理装置は図５４のように現在のＹ座標に変倍率生成装置で求めたＲＡＴＥＹを順次加算していく構造である。
【００６９】
図５５は図４７の補間係数生成装置の構成を示すブロック図である。同図に示す補間係数生成装置は、減算器２６０１，２６０２，２６０５，２６０６、除算器２６０３，２６０７，２６０８、レジスタ２６０４，２６０９を含んで構成されている。このような構成を有する補間係数生成装置は、図４７のＤＤＡ処理装置２２０３からの補間するＸ方向の始点と終点とＹ方向の始点と終点を受け取り、図４７のＩＸ，ＩＹカウント装置２２０４からの補間する画素のＸ，Ｙ座標から、図４７の補間処理装置２２０６で補間するＸ，Ｙ方向の補間係数（ＤＲＡＴＥＹ，ＤＲＡＴＥＸ）を求め、補間処理装置２２０６へ送る。ＤＲＡＴＥＸ＝（ＩＸ‐ＸＳ）／(ＸＥ−ＸＳ)の演算により、Ｘ方向の補間係数（ＤＲＡＴＥＸ）を求め、ＤＤＡ処理装置２２０３により求めたＸ方向の始点と終点（ＸＳ，ＸＥ）、ＩＸ，ＩＹカウント装置２２０４からの補間する画素のＸ座標（ＩＸ）、ＤＲＡＴＥＹ=（ＩＹ‐ＹＳ）／(ＹＥ−ＹＳ)の演算により、Ｙ方向の補間係数（ＤＲＡＴＥＹ）を求め、ＤＤＡ処理装置２２０３により求めたＹ方向の始点と終点（ＹＳ，ＹＥ）、ＩＸ，ＩＹカウント装置２２０４からの補間する画素のＹ座標（ＩＹ）を求める。
【００７０】
また、この時、本方式は図５２のように順次水平ラインごと求めるため、ＤＲＡＴＥＹの演算は各ラインごと１回のみ必要なだけであり、演算量が少ない。また、ハードウェア量の減少とスピードの高速化を招く。
【００７１】
図５６は図４７の補間処理装置の構成を示すブロック図である。同図に示す補間処理装置は、垂直補間処理装置２７０１、水平補間係数生成装置２７０２、水平補間処理装置２７０３を含んで構成されている。また、垂直補間処理装置２７０１は、図４７の補間係数生成装置２２０５で求めた補間係数（ＤＲＡＴＥＹ）により、Ｙ始点から現在のライン（Ｙ座標）の位置の差分値を求め、垂直補間された図５１のＡＶ，ＢＶを求めることができる。水平補間係数生成装置２７０２は、図４７の補間係数生成装置２２０５で求めた補間係数（ＤＲＡＴＥＸ，１／ＤＸ）によりこの変倍処理装置が処理可能な水平方向のＭＡＸ拡大率まで、水平方向の補間係数を並列に求める。この例では、この変倍処理装置が水平方向に８倍までであるため、８個の水平方向の補間係数を並列に求めている。水平補間処理装置２７０３は、垂直補間処理装置２７０１で求めた垂直方向の補間点であるWCOLAV，WCOLBVを受け取り、この２点間を水平補間係数生成装置２７０２で求めた複数の補間係数から、複数の補間点の値を求める。この時、実際の補間すべき個数は、有効数カウント装置により、カウントされる。
【００７２】
このような構成を有する補間処理装置は、図４７のパラメータ処理装置２２０１から、補間するデータを受け取り、補間係数生成装置２２０５から補間する係数を受け取ることにより、パラメータ処理装置２２０１からのデータを補間することにより、図５７のように、拡大された画素間を補間し埋めることにより、拡大画像を生成することにより、変倍処理を実行する。補間方法として、ここでは、バイリニア補間方法について例で示す。図５１にバイリニア補間方法の例を示す。ここでは図５２に示すように各ラインを水平方向に順次補間していく、このため、図５１の（ａ）のように、Ａ，Ｃ間とＢ，Ｄ間を垂直に補間し、ＡＶ，ＢＶを求め、その後図５１の（ｂ）のようにＡＶ，ＢＶ間を水平に補間し、Ｐを求める。この場合、ハードウェア構成によっては、求めたＢＶを次のＡＶとして再利用することが可能であり、補間演算の減少へつながり、かつハードウェア量の減少とスピードの高速化を招く。
【００７３】
図５８は図５６の垂直補間処理装置の構成を示すブロック図である。なお、ここでの処理は図５１の（ａ）の処理に相当する。同図に示す垂直補間処理装置は、パラメータ処理装置で求めた４点の画素データの左の２つの画素の差を求める減算器２８０１、補間係数生成装置で求めたＤＲＡＴＥＹの値と減算器２８０１の差分を乗算することにより、差分ないでの位置を求める乗算器２８０２、乗算器２０８２で求め値と始点を加算することにより、左端の垂直方向に補間された値を求める加算器２８０３、加算器２８０３の値を格納するレジスタ２８０４、パラメータ処理装置で求めた４点の画素データの右２つの画素の差を求める減算器２８０５、補間係数生成装置で求めたＤＲＡＴＥＹの値と減算器２８０５の差分を乗算することにより、差分ないでの位置を求める乗算器２８０６、乗算器２８０６で求め値と始点を加算することにより、右端の垂直方向に補間された値を求める加算器２８０７、加算器２８０７の値を格納するレジスタ２８０８を含んで構成されている。
【００７４】
図５９は図５６の水平補間係数生成装置の構成を示すブロック図ある。同図に示す水平補間係数生成装置は、補間係数生成装置で求めたＤＲＡＴＥＸの値と１／ＤＸと加算することにより、補間係数生成装置で求めたＤＲＡＴＥＸの次の水平方向に２つ目の補間係数を求める加算器２９０１、加算器２９０７で求めた水平方向に２つ目の補間係数の値と１／ＤＸと加算することにより、補間係数生成装置で求めたＤＲＡＴＥＸの次の水平方向に３つ目の補間係数を求める加算器２９０６、加算器２９０６で求めた水平方向に３つ目の補間係数の値と１／ＤＸと加算することにより、補間係数生成装置で求めたＤＲＡＴＥＸの次の水平方向に４つ目の補間係数を求める加算器２９０５、加算器２９０５で求めた水平方向に４つ目の補間係数の値と１／ＤＸと加算することにより、補間係数生成装置で求めたＤＲＡＴＥＸの次の水平方向に５つ目の補間係数を求める加算器２９０４、加算器２９０４で求めた水平方向に５つ目の補間係数の値と１／ＤＸと加算することにより、補間係数生成装置で求めたＤＲＡＴＥＸの次の水平方向に６つ目の補間係数を求める加算器２９０３、加算器２９０３で求めた水平方向に６つ目の補間係数の値と１／ＤＸと加算することにより、補間係数生成装置で求めたＤＲＡＴＥＸの次の水平方向に７つ目の補間係数を求める加算器２９０２、加算器２９０２で求めた水平方向に７つ目の補間係数の値と１／ＤＸと加算することにより、補間係数生成装置で求めたＤＲＡＴＥＸの次の水平方向に８つ目の補間係数を求める加算器２９０１、補間係数生成装置で求めたＤＲＡＴＥＸの値を格納するレジスタ２９１５、加算器２９０７で求めた水平方向に２つ目の補間係数の値を格納するレジスタ２９１４、加算器２９０６で求めた水平方向に３つ目の補間係数の値を格納するレジスタ２９１３、加算器２９０５で求めた水平方向に４つ目の補間係数の値を格納するレジスタ２９１２、加算器２９０４で求めた水平方向に５つ目の補間係数の値を格納するレジスタ２９１１、加算器２９０３で求めた水平方向に６つ目の補間係数の値を格納するレジスタ２９１０、加算器２９０２で求めた水平方向に７つ目の補間係数の値を格納するレジスタ２９０９、加算器２９０１で求めた水平方向に８つ目の補間係数の値を格納するレジスタ２９０８を含んで構成されている。
【００７５】
図６０は図５６の水平補間処理装置の構成を示すブロック図である。なお、ここでの処理は図５１の（ｂ）の処理に相当する。同図に示す水平補間処理装置は、垂直補間処理装置で求めた垂直方向に補間された２点の画素データの水平
方向の差を求める減算器３０２５、減算器３０２５で求めた画素の差分と、水平補間係数生成装置で求めた水平方向に１つ目の補間係数とを乗算することにより、差分間での補完される値を求める乗算器３００１、乗算器３００１での乗算結果と垂直補間結果であるWCOLAVの値を加算することにより、水平方向補間された１つ目の画素値を求める加算器３００９、加算器３００９で求めた値を格納するレジスタ３０１７、減算器３０２５で求めた画素の差分と、水平補間係数生成装置で求めた水平方向に２つ目の補間係数とを乗算することにより、差分間での補完される値を求める乗算器３００２、乗算器３００２での乗算結果と垂直補間結果であるWCOLAVの値を加算することにより、水平方向補間された２つ目の画素値を求める加算器３０１０、加算器３０１０で求めた値を格納するレジスタ３０１８、減算器３０２５で求めた画素の差分と、水平補間係数生成装置で求めた水平方向に３つ目の補間係数とを乗算することにより、差分間での補完される値を求める乗算器３００３、乗算器３００３での乗算結果と垂直補間結果であるWCOLAVの値を加算することにより、水平方向補間された３つ目の画素値を求める加算器３０１１、加算器３０１１で求めた値を格納するレジスタ３０１９、減算器３０２５で求めた画素の差分と、水平補間係数生成装置で求めた水平方向に４つ目の補間係数とを乗算することにより、差分間での補完される値を求める乗算器３００４、乗算器３００４での乗算結果と垂直補間結果であるWCOLAVの値を加算することにより、水平方向補間された４つ目の画素値を求める加算器３０１２、加算器３０１２で求めた値を格納するレジスタ３０２０、減算器３０２５で求めた画素の差分と、水平補間係数生成装置で求めた水平方向に５つ目の補間係数とを乗算することにより、差分間での補完される値を求める乗算器３００５、乗算器３００５での乗算結果と垂直補間結果であるWCOLAVの値を加算することにより、水平方向補間された５つ目の画素値を求める加算器３０１３、加算器３０１３で求めた値を格納するレジスタ３０２１、減算器３０２５で求めた画素の差分と、水平補間係数生成装置で求めた水平方向に６つ目の補間係数とを乗算することにより、差分間での補完される値を求める乗算器３００６、乗算器３００６での乗算結果と垂直補間結果であるWCOLAVの値を加算することにより、水平方向補間された６つ目の画素値を求める加算器３０１４、加算器３０１４で求めた値を格納するレジスタ３０２２、減算器３０２５で求めた画素の差分と、水平補間係数生成装置で求めた水平方向に７つ目の補間係数とを乗算することにより、差分間での補完される値を求める乗算器３００７、乗算器３００７での乗算結果と垂直補間結果であるWCOLAVの値を加算することにより、水平方向補間された７つ目の画素値を求める加算器３０１５、加算器３０１５で求めた値を格納するレジスタ３０２３、減算器３０２５で求めた画素の差分と、水平補間係数生成装置で求めた水平方向に８つ目の補間係数とを乗算することにより、差分間での補完される値を求める乗算器３００８、乗算器３００８での乗算結果と垂直補間結果であるWCOLAVの値を加算することにより、水平方向補間された８つ目の画素値を求める加算器３０１６、加算器３０１６で求めた値を格納するレジスタ３０２４、水平方向に８個の補間係数がどの時点から“１．０”を超えているかを１番目の係数からカウントすることにより、有効数を求める有効数カウント装置３０２６を含んで構成されている。
【００７６】
なお、本発明は上記実施の形態例に限定されるものではなく、特許請求の範囲内の記載であれば多種の変形や置換可能であることは言うまでもない。
【図面の簡単な説明】
【００７７】
【図１】図１は本発明の画像処理装置を適用する多色画像形成装置の構成を示す断面図である。
【図２】図１の電装・制御装置の構成を示すブロック図である。
【図３】本発明の一実施例に係る画像処理装置の構成を示すブロック図である。
【図４】図３のデータ変換処理装置の構成を示す図である。
【図５】図３のデータ変換処理装置２０２の変倍処理が最近傍法である場合の動作を示すフローチャートである。
【図６】垂直方向に縮小する場合のタイミング例を示す図である。
【図７】垂直方向の等倍及び拡大の場合のタイミング例を示す図である。
【図８】図３のメモリアービターＩ／Ｆの詳細な周辺構成を示すブロック図である。
【図９】図３のメモリアービターＩ／Ｆの構成を示すブロック図である。
【図１０】図９の変倍率生成装置の構成を示すブロック図である。
【図１１】図９のＹ  ＤＤＡ処理装置の構成を示すブロック図である。
【図１２】図９のＩＹカウンタ装置の構成を示すブロック図である。
【図１３】図９のメモリアドレス生成装置の構成を示すブロック図である。
【図１４】最近傍法の変倍処理装置の構成を示すブロック図である。
【図１５】変倍する画素を変倍画素生成装置からの幅に変更する様子を示す図である。
【図１６】図１４の変倍処理装置の動作を示すフローチャートである。
【図１７】図１４の元画素格納装置の構成を示すブロック図である。
【図１８】図１４の変倍率生成装置の構成を示すブロック図である。
【図１９】図１４のＤＤＡ処理装置の構成を示すブロック図である。
【図２０】図１４のＩＸカウント装置の構成を示すブロック図である。
【図２１】図１４の変倍画素係数生成装置の構成を示すブロック図である。
【図２２】図２１の並列Ｘ幅生成装置の構成を示す図である。
【図２３】図２１の出力Ｘ幅生成装置の構成を示すブロック図である。
【図２４】図２３の累積加算処理装置の構成を示すブロック図である。
【図２５】図２３のＸＷＩＤＴＨ更新処理装置の処理を示すフローチャートである。
【図２６】図２３の出力ＸＷＩＤＴＨ生成処理装置の処理を示すフローチャートである。
【図２７】図２３の累積加算処理装置の構成を示すブロック図である。
【図２８】図１４の変倍画素変換装置の出力画素の０番目の処理を示すフローチャートである。
【図２９】図１４の変倍画素変換装置の出力画素の１番目の処理を示すフローチャートである。
【図３０】図１４の変倍画素変換装置の出力画素の２番目の処理フローを示す図である。
【図３１】図１４の変倍画素変換装置の出力画素の３番目の処理フローを示す図である。
【図３２】図１４の変倍画素変換装置の出力画素の４番目の処理フローを示す図である。
【図３３】図１４の変倍画素変換装置の出力画素の５番目の処理フローを示す図である。
【図３４】図１４の変倍画素変換装置の出力画素の６番目の処理フローを示す図である。
【図３５】図１４の変倍画素変換装置の出力画素の７番目の処理フローを示す図である。
【図３６】ハーフトーン処理装置の構成を示す図である。
【図３７】図３６の比較パターン切り出し装置の構成を示すブロック図である。
【図３８】図３６の並列比較装置の構成を示すブロック図である。
【図３９】図３６の固定長データ生成装置の構成を示すブロック図である。
【図４０】図３６のハーフトーン処理装置の処理を示すフローチャートである。
【図４１】図３６のディザパターン記憶装置の３２＊８のサイズの例を示す図である。
【図４２】図４１のディザテーブルを使用した処理の推移の例を示す図である。
【図４３】図３６のラインメモリの例を示す図である。
【図４４】図３のデータ変換処理装置２０２の変倍処理がバイリニア法である場合の全体のフローを示す図である。
【図４５】垂直方向に縮小する場合のタイミング例を示す図である。
【図４６】垂直方向の等倍及び拡大の場合のタイミング例を示す図である。
【図４７】バイリニア補間法の変倍処理装置の構成を示すブロック図である。
【図４８】図４７の変倍処理装置の処理を示すフローチャートである。
【図４９】図４７のパラメータ処理装置の構成を示すブロック図である。
【図５０】スキャンライン方向から順次入力された画像データを示す図である。
【図５１】補間された画像データを示す図である。
【図５２】補間される様子を示す図である。
【図５３】図４７の拡大率生成装置の構成を示すブロック図である。
【図５４】図４７のＤＤＡ処理装置の構成を示すブロック図である。
【図５５】図４７の補間係数生成装置の構成を示すブロック図である。
【図５６】図４７の補間処理装置の構成を示すブロック図である。
【図５７】拡大された画素間を補間した様子を示す図である。
【図５８】図５６の垂直補間処理装置の構成を示すブロック図である。
【図５９】図５６の水平補間係数生成装置の構成を示すブロック図ある。
【図６０】図５６の水平補間処理装置の構成を示すブロック図である。
【図６１】ダイレクトメモリアクセス回路内に格納された画素の様子を示す図である。
【符号の説明】
【００７８】
１８０１；ライトアドレス生成装置、１８０２；ディザパターン記憶装置、
１８０４；ディザパターンアドレス生成装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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