(57)【要約】【課題】  トランジスタの幅が表面積に依存していた。また、半導体シリコン部分を流れる経路が、抵抗として作用していた。【解決手段】  ＳＯＩ基板上に、トランジスタのソース部、ゲート部、ドレイン部をウエハ方向に対し横に並べたトレンチ構造で形成し、トランジスタの実効幅が、ウエハ表面に対し垂直方向に依存した構造とした。その結果、微小な面積で大電流を流せるようなトランジスタが制御性良く製造できるようになった。また、ＣＭＯＳの形成や、様々な半導体素子などとの混載も形成しやすくなった。【選択図】  図２
2006041212.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ基板上に形成された基板中の絶縁膜まで達するゲート電極用トレンチと、
前記ゲート電極用トレンチの側壁に形成された絶縁膜と、
前記絶縁膜を介して前記ゲート電極形成用トレンチの内側に埋め込まれたゲート部用金属と、
前記ＳＯＩ基板表面に、前記表面と平行な方向の前記ゲート電極形成用トレンチの両端のシリコン部分に形成されたそれぞれソース用及びドレイン用の不純物拡散層と、
前記ソース用及びドレイン用不純物拡散層のシリコン内にそれぞれ基板中の絶縁膜まで達する第２のトレンチと、前記第２のトレンチを被覆する電極用金属と、前記ソース及びドレイン部戸に設けられた第２の電極よりなることを特徴とする半導体装置。
【請求項２】
前記ＳＯＩ基板上に、前記ゲート電極用トレンチが複数平行に存在する請求項１記載の半導体装置。
【請求項３】
前記ＳＯＩ基板上で、前記ゲート電極用トレンチと、ドレイン側の前記第２のトレンチとの距離及び、前記ゲート電極用トレンチと、ソース側の前記第２のトレンチとの距離が全て１μm以下である請求項１記載の半導体装置。
【請求項４】
ＳＯＩ基板において、基板中の絶縁膜まで達するゲート電極用トレンチを形成する工程と、ゲート電極用トレンチ内壁に絶縁膜を形成する工程とゲート用金属でゲート電極用トレンチを埋め込む工程及び、基板中の絶縁膜まで達する、ソース電極用トレンチ及びドレイン電極用トレンチを形成する工程と、ソース電極用トレンチの内壁及び、ドレイン電極用トレンチの内壁から、不純物を拡散し、ソース用不純物拡散領域及びドレイン用不純物拡散領域を形成する工程と、ソース電極用トレンチ及びドレイン電極用トレンチの側壁全体で配線用金属と電極をとる工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及び半導体装置の製造方法に関する。特に、ＳＯＩ基板を用い、トレンチ構造の半導体装置及びその製造方法に関するものである。なお、ＳＯＩ基板とは、通常半導体よりなる支持基板の上に絶縁体層を介して半導体層を形成した基板である。
【背景技術】
【０００２】
従来、引用文献１のようにトレンチ構造のトランジスタは、ソース部、ゲート部、ドレイン部が半導体ウエハ（基板）表面に対し垂直方向に順番に並んでいた。
【特許文献１】特開平１１-７４５１４号公報(図２参照)
【発明の開示】
【発明が解決しようとする課題】
【０００３】
トランジスタのソース部、ゲート部、ドレイン部がウエハ表面に対し垂直方向をむいているため、トランジスタの幅が表面積に依存していた。したがって、幅をのばそうとすると、トランジスタの占有部分の面積が大きくなり、微小な実装形態への対応ができなかったり、チップコストが上がったりといった不具合があった。また、半導体シリコン部分を流れる経路が長く、抵抗として作用するため、多くの電流を流すのに適してなかった。さらに、電極を、ウエハの上面と下面からとっているため、他の素子との混載が容易ではなかった。
【課題を解決するための手段】
【０００４】
ＳＯＩ基板上で、トランジスタのソース部、ゲート部、ドレイン部をウエハ方向に対し横に並べ、トランジスタの実効幅が、ウエハ表面に対し垂直方向に依存した構造とした。すなわち、ＳＯＩ上層のシリコン部分の厚いウエハを用いることにより、表面積はそのままで、トランジスタの実効幅を広げることができるようになった。従って微小な面積で大電流を流せるようになった。
【０００５】
また、ソース部及びドレイン部の配線用の低抵抗金属と、トランジスタのチャネル部までの距離を、短く形成できる。従って、抵抗の低い半導体装置が可能となった。
【０００６】
さらに、電極を全てウエハ上面からとるため、ＣＭＯＳの形成や、様々な半導体素子などとの混載も形成しやすくなった。
【発明の効果】
【０００７】
小さな面積で、トランジスタの実効幅を広げることができるようになった。また、電流を流す経路の抵抗の低い半導体装置が可能となった。従って微小な面積で大電流を流すことも可能となった。
【０００８】
さらに、ＣＭＯＳの形成や、様々な半導体素子などとの混載も容易にできるようになった。  
【実施例】
【０００９】
以下に、この発明の実施例を図面に基づいて説明する。図１は、本発明による半導体装置の製造工程の平面図、図２は、本発明による半導体装置の工程順断面図である。
【００１０】
例えば、Ｎ型のトランジスタを作る時はＰ型、Ｐ型のトランジスタを作る時はＮ型の不純物が上層のシリコンに注入されたＳＯＩ基板を用いる。CMOSを形成するときには、Ｐ型基板上にＮ型Well、または、Ｎ型基板上にＰ型Wellを形成するなどして、Ｐ型シリコンの部分と、Ｎ型シリコンの部分を用意する。いずれの場合も、深さ方向に、均質な不純物濃度であることが望ましい。複数の素子を同一の基板上に形成する時には、あらかじめ、LOCOS分離等の方法により、周囲の素子と分離しておく。
【００１１】
次に、例えば、図１(a)のようなチャネル部を形成するためのパターンを、所望の形状にフォトリソグラフィーを用いてフォトレジストをパターニングする。このとき、長方形のパターンは、図面では４個であるが、１つ用意するか、または、２つ以上平行に並べる。
【００１２】
次に所望の形状にエッチングする。このとき、異方性の高い条件で基板中の酸化膜界面までエッチングする。すると、図２(a)のように、シリコンウエハ表面に対し垂直に穴を開口され、トレンチが形成される。このトレンチがゲート電極用トレンチとなる。エッチング用のレジストを剥離し、洗浄後、図２(b)のように表面にゲート用絶縁膜を形成する。例えば、数10Å〜数1000Åの熱酸化膜を形成する。その後、ゲート電極用金属、例えばポリシリコンなどを、CVD法などで全面を被覆する。このとき、溝の底までゲート用金属で被覆するようにする。次に図１(b)のようにフォトリソグラフィーでパターニングし、その後エッチング工程などを経て図２(c)のような形状にする。
【００１３】
次に、ＣＶＤ酸化膜などの絶縁膜で全面を被覆する。次に、ドレイン部及びソース部を形成するためのパターンを、フォトリソグラフィー工程でパターニングする。ドレイン部を形成するためのパターンは、図１(c)のように、チャネル部をつくるパターンからやや離れたところに、各チャネル部を形成するパターンの端から等距離になるように配置する。ソース部を作るパターンもドレイン部を形成するためのパターン同様に、図１(c)のように、チャネル部をつくるパターンからやや離れたところに、各チャネル部を形成するパターンの端から等距離になるように配置する。
【００１４】
次に、ソース部及びドレイン部の電極部の、エッチングを行う。絶縁膜及びその下のシリコンに異方性エッチングをおこなう。このとき、図２(d)、図２(e)の様に、基板中の酸化膜界面まで、表面に対し垂直に異方性エッチングを行い、トレンチを形成する。このとき、今回エッチングしたソース及びドレイン形成用のトレンチの側壁と、前の工程でポリシリコン等のゲート電極用金属を埋め込んだゲート電極用トレンチのドレイン及びソース側の側壁との距離がほぼ等距離になるようなトレンチが形成される。
【００１５】
次にプリデポジション方等により、今回エッチングしたソース及びドレイン形成用のトレンチの内壁面からシリコン基板に不純物を注入、拡散する。すると、図３(f)、 図３(g)のようになる。不純物の種類は、Ｎ型トランジスタのドレイン及びソース部を形成するときにはＰ（リン）、Ａｓ（ヒ素）といったＮ型不純物を、Ｐ型トランジスタを形成するときにはＢ（ホウ素）などのＰ型不純物を拡散する。
【００１６】
次にソース部及びドレイン部の絶縁膜等を酸等で除去する。次に、金属、例えば、ＴｉＮ、ＴｉＷ、ＴａＮ、等で、穴の底まで被覆する。また、素子表面全域を低抵抗金属、例えばＣｕ(銅)、ＡｌＣｕ、ＡｌＳｉＣｕ，ＡｌＳｉ等で覆い、図１(d)のような、所望の配線パターンにフォトリソグラフィー工程や、エッチング工程を用いパターニングする。最後にパッシベーション用絶縁膜を堆積、及び、所望のパターンに加工し、図３(h)、図３(i)のような半導体装置を形成する。
【００１７】
次に、トランジスタの動作について、図３(h)、図３(i)にもとづいて説明する。
【００１８】
それぞれ図中の符号で、ソース電極部１０６、ドレイン電極部１０７、ゲート電極部１０３としてトランジスタを動作させることができる。ソース部及びドレイン部の空乏層のひろがり方は、トレンチの側壁から拡散された不純物及び、電界に依存した量となる。従って、ドレイン部のトレンチと、ゲート部のトレンチの距離及び拡散する不純物濃度と拡散長は、使用する電圧帯により、適切な条件を選ぶ。ドレイン部のトレンチと、ゲート部のトレンチの距離は仕様により短くとることが可能であり、例えば一般的な電圧帯（30V以下）では全て1μm以下で形成することも可能であり、抵抗値を下げることができる。また、ゲート酸化膜厚も使用する電圧の組み合わせにより適切な条件を選択する。Ｖthは、基板の不純物濃度に依存するため、最初に用意する基板の不純物濃度を最適化する必要がある。
【００１９】
また、このトランジスタのゲート長は、ゲート電極用金属を埋めこんだ穴の、一辺の長さ（図３(h)、図３(i)中の左右方向）に依存する。電流は、酸化膜を介してゲート用金属から電界が伝わるシリコン部分で流れるため、実効的なトランジスタの幅は、ＳＯＩ基板上層のシリコン部分の厚さに依存して決まる。従って、実効的なトランジスタの幅は、トレンチエッチングの深さ方向のバラツキに依存せずに決まり、安定した特性が得られる。
【００２０】
また、上層シリコン部分の厚いＳＯＩウエハを用いることにより、少ない面積で多くの電流を流すことが可能なトランジスタの形成が可能である。
【図面の簡単な説明】
【００２１】
【図１】図１(a)〜(d)は第一実施例の平面図である。
【図２】図２(a)(b)(c)は図１中の破線部Ａにおける第一実施例の断面図である。図  ２(d)は、図１中の破線部Ｂにおける第一実施例の断面図である。図２(e)は、図１中の破線部Ｃにおける第一実施例の断面図である。
【図３】図３(f)(h)は図１中の破線部Ｂにおける第一実施例の断面図である。図３(g)(i)は図１中の破線部Ｃにおける第一実施例の断面図である。
【符号の説明】
【００２２】
１０１    チャネル部形成用パターン
１０２    ゲート電極部形成用パターン
１０３    金属配線形成用パターン
２０１    シリコン基盤
２０２    ゲート用絶縁膜
２０３    ゲート用金属膜
２０４    絶縁膜
２０５    不純物拡散領域
２０６    配線金属
２０７    配線金属
２０８    パッシベーション膜
２０９    ＳＯＩ基板中の酸化膜層
２１０    ＳＯＩ基板の上層シリコン部
【図１】
2006041212.tif 000003
【図２】
2006041212.tif 000004
【図３】
2006041212.tif 000005