(57)【要約】【課題】簡単な変換設定と簡単な回路構成で変換比率の大きな映像信号方式変換を可能にする画像変換装置を提供する。【解決手段】入力映像信号の画素データから新規の画素データを生成する補間フィルタ手段と、新規画素データの時間間隔を変換するメモリ制御手段と、変換前映像信号の画素データ数ａと変換後映像信号の画素データ数ｂの２数値か若しくはこの２数値の整数比を採った２数値を設定し、入力映像信号の画素データ毎にこの２数値を用いて所定の演算ルーチンにより変換用位相情報を順次算出し、予め用意した係数テーブルから係数を読み出して補間フィルタ手段の乗算回路に供給すると共に変換用位相情報を所定の判別式で判定して記憶制御フラグ信号を作成し、この記憶制御フラグ信号を前記メモリ制御手段に供給する変換位相制御手段とで構成する。【選択図】図１
2006093890.tif 000002
【特許請求の範囲】
【請求項１】
第１の水平画素数を有する入力映像信号を、これよりも小さい第２の水平画素数を有する出力映像信号に変換する画像変換装置において、
前記入力映像信号の画素データが入力される複数画素分のシフトレジスタと、このシフトレジスタに接続されている乗算回路と、この乗算回路の出力を合算する合算回路を備え、前記各乗算回路に所定の係数を供給することで、前記入力映像信号の画素データから新規の画素データを生成する補間フィルタ手段と、
複数の画素データを記憶する画素メモリを備え、別途供給される記憶制御フラグ信号により、前記補間フィルタ手段から出力された新規画素データを適宜選択して前記画素メモリに記憶し、別途供給される読み出しクロックによって読み出しを行うことにより前記新規画素データの時間間隔を変換するメモリ制御手段と、
前記第１の水平画素数と第２の水平画素数の２数値か若しくはこの２数値の整数比を採った２数値を設定し、前記入力映像信号の画素データ毎に前記２数値を用いて所定の演算ルーチンにより変換用位相情報を順次算出し、予め用意した係数テーブルから前記変換用位相情報に基づいて係数を読み出し前記補間フィルタ手段の乗算回路に供給すると共に、前記変換用位相情報を所定の判別式で判定して記憶制御フラグ信号を作成し、この記憶制御フラグ信号を前記メモリ制御手段に供給する変換位相制御手段と、
で構成されていることを特徴とする画像変換装置。
【請求項２】
垂直方向に第１のライン数を有する映像信号を、これよりも小さい第２のライン数を有する映像信号に変換する画像変換装置において、
前記入力映像信号のラインデータが入力され、ラインデータ単位でデータを順次シフトする複数ライン分のシフトレジスタと、このシフトレジスタに接続されている乗算回路と、この乗算回路の各ラインデータ毎の同一位置の出力を合算する合算回路を備え、前記各乗算回路に所定の係数を供給することで、前記入力映像信号のラインデータから新規のラインデータを生成する補間フィルタ手段と、
複数のラインデータを記憶するラインメモリを備え、別途供給される記憶制御フラグ信号により、前記補間フィルタ手段から出力された新規ラインデータを適宜選択して前記ラインメモリに記憶し、別途供給される読み出しクロックによって読み出しを行うことにより前記新規ラインデータの時間間隔を変換するメモリ制御手段と、
前記第１のライン数と第２のライン数の２数値か若しくはこの２数値の整数比を採った２数値を設定し、前記入力映像信号のラインデータ毎に前記２数値を用いて所定の演算ルーチンにより変換用位相情報を順次算出し、予め用意した係数テーブルから前記変換用位相情報に基づいて係数を読み出し前記補間フィルタ手段の乗算回路に供給すると共に、前記変換用位相情報を所定の判別式で判定して記憶制御フラグ信号を作成し、この記憶制御フラグ信号を前記メモリ制御手段に供給する変換位相制御手段と、
で構成されていることを特徴とする画像変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる信号方式の映像信号を生成する画像変換装置に係り、特に、入力された画像データの水平方向のデータ数（画素数）を縮小させる、あるいは垂直方向のライン数を縮小させる画像変換装置に関する。
【背景技術】
【０００２】
近年、ハイビジョン信号（ＨＤＴＶ）の普及に伴い、このハイビジョン信号をＮＴＳＣ等の現行信号方式（ＳＤＴＶ）の映像信号に変換する必要性が高まっている。
通常、映像信号の方式変換は、多量のフィールドメモリやラインメモリを用い、メモリの書き込みと読み出しクロックを適宜操作して時間軸を変換し、動き検出や補間フィルタを使用して変換信号を生成する高度な信号処理による技術が知られている（例えば、非特許文献１参照）。
【０００３】
一方、少ないメモリと簡単な回路構成で、機能を限定して信号方式の変換を行う技術が多方面で検討されている（例えば、特許文献１参照）。
この特許文献１に開示されている映像信号圧縮装置は、画像の水平方向の圧縮を簡単に行うものであり、１つのラインメモリを用い、このラインメモリ上に記憶されている画素信号と隣接する画素信号の２信号を選択して順次出力し、演算により２信号を最適に合成することで、例えば画像の横方向を３／４に圧縮した映像信号を生成することが可能な技術を提供するものである。
【０００４】
しかし、特許文献１によると、この方法による圧縮比の最大は２／３（６６．７％）までであり、これではハイビジョン信号の水平画素数（一例として、１９２０画素）を現行信号方式の水平画素数（同、７２０画素）に変換するのに必要な３／８（３７．５％）の圧縮比を実現することはできないものである。
【特許文献１】特開平６−７８２７７号公報（松下）
【非特許文献１】テレビジョン学会編「テレビジョン画像情報工学ハンドブック」オーム社発行（１９９０年１１月３０日）５９８−５９９頁
【発明の開示】
【発明が解決しようとする課題】
【０００５】
非特許文献１に記載されているような、フィールドメモリを用いた大規模な信号方式の変換は、普及型の機器に組み込むには高価で複雑でありスペースを多く必要とし、また、特許文献１に開示されている技術は圧縮比が低いので機能上不十分である。
本発明は、このような従来の問題点に鑑みなされたものであり、その目的は、簡単な変換設定と簡単な回路構成で変換比率の高い信号変換を可能にするもので、例えば、ハイビジョン信号の水平画素数や垂直ライン数を現行信号方式に変換可能とする画像変換装置を提供するものである。
【課題を解決するための手段】
【０００６】
本発明は、上記課題を解決する手段として以下の（１）（２）に記載の構成からなる。すなわち、
（１）第１の水平画素数を有する入力映像信号を、これよりも小さい第２の水平画素数を有する出力映像信号に変換する画像変換装置において、
前記入力映像信号の画素データが入力される複数画素分のシフトレジスタと、このシフトレジスタに接続されている乗算回路と、この乗算回路の出力を合算する合算回路を備え、前記各乗算回路に所定の係数を供給することで、前記入力映像信号の画素データから新規の画素データを生成する補間フィルタ手段と、
複数の画素データを記憶する画素メモリを備え、別途供給される記憶制御フラグ信号により、前記補間フィルタ手段から出力された新規画素データを適宜選択して前記画素メモリに記憶し、別途供給される読み出しクロックによって読み出しを行うことにより前記新規画素データの時間間隔を変換するメモリ制御手段と、
前記第１の水平画素数と第２の水平画素数の２数値か若しくはこの２数値の整数比を採った２数値を設定し、前記入力映像信号の画素データ毎に前記２数値を用いて所定の演算ルーチンにより変換用位相情報を順次算出し、予め用意した係数テーブルから前記変換用位相情報に基づいて係数を読み出し前記補間フィルタ手段の乗算回路に供給すると共に、前記変換用位相情報を所定の判別式で判定して記憶制御フラグ信号を作成し、この記憶制御フラグ信号を前記メモリ制御手段に供給する変換位相制御手段と、
で構成されていることを特徴とする画像変換装置。
（２）垂直方向に第１のライン数を有する映像信号を、これよりも小さい第２のライン数を有する映像信号に変換する画像変換装置において、
前記入力映像信号のラインデータが入力され、ラインデータ単位でデータを順次シフトする複数ライン分のシフトレジスタと、このシフトレジスタに接続されている乗算回路と、この乗算回路の各ラインデータ毎の同一位置の出力を合算する合算回路を備え、前記各乗算回路に所定の係数を供給することで、前記入力映像信号のラインデータから新規のラインデータを生成する補間フィルタ手段と、
複数のラインデータを記憶するラインメモリを備え、別途供給される記憶制御フラグ信号により、前記補間フィルタ手段から出力された新規ラインデータを適宜選択して前記ラインメモリに記憶し、別途供給される読み出しクロックによって読み出しを行うことにより前記新規ラインデータの時間間隔を変換するメモリ制御手段と、
前記第１のライン数と第２のライン数の２数値か若しくはこの２数値の整数比を採った２数値を設定し、前記入力映像信号のラインデータ毎に前記２数値を用いて所定の演算ルーチンにより変換用位相情報を順次算出し、予め用意した係数テーブルから前記変換用位相情報に基づいて係数を読み出し前記補間フィルタ手段の乗算回路に供給すると共に、前記変換用位相情報を所定の判別式で判定して記憶制御フラグ信号を作成し、この記憶制御フラグ信号を前記メモリ制御手段に供給する変換位相制御手段と、
で構成されていることを特徴とする画像変換装置。
【発明の効果】
【０００７】
本発明の画像変換装置により、変換元の映像信号に対する変換後の映像信号の水平方向データ数または垂直方向ライン数を設定するという簡単な操作で所望の信号方式に変換が可能となる。また、高圧縮の変換比の設定も可能であるから、例えばハイビジョン信号を現行信号方式に変換することも容易である。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を実施するための最良の形態について、図面と共に説明する。
図１は本発明による画像変換装置の構成を示すブロック図、図２は補間フィルタブロックと変換位相制御ブロックの詳細ブロック図、図３は新規に生成される画像データの位相関係を説明する図、図４は変換位相制御回路の内部構成のブロック図、図５は変換位相制御回路の動作を説明するフローチャート、図６は新規に生成される画像データの位相関係の一例を説明する図、図７は新規に生成される画像データの位相関係の一例を説明する第２の図、図８は本発明による画像変換装置の応用例を説明する図である。
【０００９】
図１は、本発明による画像変換装置の構成を示したものであり、入力の画像データから縮小した出力画像データを得る画像変換装置のブロック図である。同図の構成は、入力の画像データを取り込み、演算を行って新規に画像データを生成する補間フィルタブロック１１と、生成された画像データから必要なデータを取り込み、出力側のデータ列に並べ直すメモリ制御ブロック１２と、補間フィルタブロック１１に演算のための位相係数を供給し、且つメモリ制御ブロック１２に、必要なデータを取り込むための記憶制御フラグ信号を供給する変換位相制御ブロック１３からなる。
【００１０】
次に画像データの流れを説明する。まず、入力の画像データは補間フィルタブロック１１に入り、ここで後述の変換位相制御ブロック１３から供給される位相係数を用いた演算により新規の画像データとして生成される。新規に生成された画像データはメモリ制御ブロック１２に入力されるが、このとき生成された画像データ中には変換後に必要な画像データは間欠的にしか存在しないので、必要な画像データ位置が分る記憶制御フラグ信号が変換位相制御ブロック１３から供給され、これにより選択された画像データがメモリ制御ブロック１２内のメモリに記憶されるようになる。こうしてメモリに記憶された画像データは次に読み出しクロックによって所定の時間間隔で読み出され、変換後の画像データとなって出力される。
【００１１】
次に図２を用いて前記補間フィルタブロック１１と変換位相制御ブロック１３の動作の詳細を説明する。まず、補間フィルタブロック１１の内部は、新規の画像データの生成に必要なタップ数分の段数ｋのシフトレジスタ１１１と、タップ数と同数のｋ個の乗算部１１２と、この乗算部１１２の出力を合計する合算部１１３で構成されている。
入力画像データはシフトレジスタ１１１の最初のレジスタに順次入力され、シフトレジスタ１１１では入力画像データが入力されるたびに隣のレジスタに画像データがシフトしていく。こうして入力画像データはｋ個のレジスタを移動する。各レジスタからはタップが出ており、このタップを通して各レジスタの画像データの値が乗算部１１２内のｋ個の乗算回路に入力される。このｋ個の乗算回路には後述する変換位相制御ブロック１３から夫々位相係数が供給され、ここで各画像データとの間で乗算が行われる。各乗算結果は次の合算部１１３に入り合計が算出され、この合算値が新規に生成された画像データの値である。
【００１２】
次に、変換位相制御ブロック１３の内部は、上記乗算部１１２に供給する位相係数を多数保有している位相係数テーブル１３１と、最適な位相係数を選択するための位相情報の作成や新規に生成された画像データから有効な画像データを選択するための記憶制御フラグ信号を作成する変換位相制御回路１３２から構成されている。
【００１３】
ここで、新規に生成される画像データの位相について図３を用いて説明する。
今、変換元（入力）画像の単位時間（この場合、１水平ライン期間）あたりの画像データ数をａ、同じく変換後（出力）画像の画像データ数をｂとし、同図は夫々の画像データを左端から始まる図として示したものである。また同図では説明のため、夫々の画像データの最初（左端）の位相は一致しているものとしている。
【００１４】
図に示すように、変換元のサンプル点をＳ０からＳａ−１、変換後のサンプル点をＤ０からＤｂ−１とすると、Ｓ０とＤ０のデータ位相が一致している場合には、実際は存在しないが存在するものと仮定したとき、変換元の（ａ＋１）サンプル目のデータＳａと変換後の（ｂ＋１）サンプル目のデータＤｂはやはりデータ位相が一致することになる。このサンプリング構造図をもとに、Ｓ０からＳａとＤ０からＤｂの水平方向の距離をａ×ｂとする。すると変換元のサンプル間の距離はｂ、変換後のサンプル間の距離はａで表すことができる。図３はそのように表したものである。
【００１５】
ここで求める位相は、変換後のサンプル点が変換元のサンプル点のどの位置に来るかということであるが、変換後のサンプル点は最も近い変換元サンプルの２点の間にあるので、したがって変換後の位相ｐは必ず０≦ｐ＜ｂという関係になり、このように表現したときの基準となる変換元サンプルは、変換後のサンプルに最も近い左側の変換元サンプルとなる。このときｂという値は、２πという位相に相当し、この場合の２πという位相の位置は、次の基準サンプルに対する位相０の位置に相当する。
【００１６】
今、変換後の１サンプル目は変換元の１サンプル目に位相一致している。この位置を０とする。ａとｂは当初の条件からａ＞ｂという関係にある。変換後の第２サンプルはａという位置にあり、変換元の第１サンプルに対してａという位相にある。
これは、ａ＞ｂのため、次の変換元の第２サンプル点からの位相（距離）を求めると、ａ−ｂであり、０≦ａ−ｂ＜ｂであれば、変換元の第２サンプルＳ１を基準としてａ−ｂという位相が必要とする解である。
もし、ｂ≦ａ−ｂなら、その次の変換元の第３サンプル点からの位相（距離）を求め、ａ−ｂ−ｂであり、０≦ａ−ｂ−ｂ＜ｂであれば、変換元の第３サンプルＳ２を基準としてａ−ｂ−ｂという位相が必要とする解である。
【００１７】
以降同様に、ある求めようとする変換後の第ｎ＋１サンプルＤｎの位置はａ×ｎとなり、この場合に、Ｄｎが最も近い変換元のサンプル点ＳｍとＳｍ＋１の間にある場合、変換元の基準サンプルをＳｍとし、その位相は（（ａ×ｎ）−（ｂ×ｍ））となる。ｍの値はａ×ｎからｂを減算していき、０≦ａ×ｎ−ｂ×ｑ＜ｂとなるｑからｍ＝ｑが求まる。
このようなアルゴリズムにより、変換後のサンプル点の位相とその変換元の基準サンプルを算出決定していくことで任意の変換比での変換が可能となる。
【００１８】
図４は、上記動作を実現する変換位相制御回路１３２の内部構成のブロック図である。次に、この回路動作を説明する。同図で、staは１クロック幅のＨパルスで、変換処理のスタートのタイミングで発生する。まず変換処理のスタート時点でsta＝１ とし、Ａｘレジスタに初期位相データを取り込む。Ａｘ＜ｂなら有効フラグＦ１を１とし、最初のデータの位相はＡｘである。
次の変換後データの次の変換元データからの位相は、Ａｘ＋ａからｂを減算した結果となり、これをＡｘレジスタ４１に取り込み更新する。Ａｘ＜ｂなら有効フラグＦ１を１とし、現在の変換元基準サンプルが有効となり、位相はＡｘで確定する。
もし、Ａｘ≧ｂなら無効として有効フラグＦ１を０とし、入力データをひとつ進め、Ａｘからｂを減算した結果をＡｘレジスタ４１に取り込む。Ａｘ＜ｂなら有効フラグＦ１を１とし、現在の変換元基準サンプルが有効となり、位相はＡｘで確定する。
【００１９】
これにより、Ａｘレジスタ４１には常にそのときの変換元基準サンプルに対する変換後サンプルの位相情報がはいり、Ａｘ＜ｂなる位相判定回路４２にてそれが有効かどうかを判別していく。つまり、入力データがシフトし毎回更新される位相データの中から、基準サンプルからの位相が０≦位相＜２πのときだけを抽出する回路として働く。
このように、変換位相制御回路１３２は次の位相を予測するため、位相判定回路４２の結果の有効フラグＦ１の値によって演算結果を有効とするかどうかを判別し、同時に、ＳＷ２を切り替えて予測される次の位相データを演算し、次のクロックタイミングでＡｘレジスタの値を更新するという動作を繰り返す。
位相データとなるＡｘレジスタ４１の値は、現在のＡｘ値より、次のＡｘ値を予測し、
Ａｘ＜ｂ  なら（次のＡｘ値）＜＝（現在のＡｘ値）＋ａ−ｂ
Ａｘ≧ｂ  なら（次のＡｘ値）＜＝（現在のＡｘ値）−ｂ
で求まる値で、Ａｘレジスタ４１の値を更新していく。
位相丸め回路４３は、確定した位相データから実際に用意した位相係数テーブルを選択する位相情報に置き換える処理を実現する回路である。
【００２０】
次に、図５を用いて位相情報と有効フラグを得る処理フローチャートを説明する。
ａ＞ｂなる正整数ａ、ｂに対し、変換比はｂ／ａである。処理は変換元のデータの転送レートの１ステップ単位でＡｘレジスタ値を更新する。処理スタート時点でＡｘレジスタに初期位相データを設定する。この値が変換後の最初のデータの位相を決定する。
以降は各ステップ毎に、Ａｘ＜ｂ  なら、計算式（Ａｘ＋ａ−ｂ）の値でＡｘレジスタを更新し、Ａｘ≧ｂ  なら、計算式（Ａｘ−ｂ）の値でＡｘレジスタを更新する。
【００２１】
Ａｘレジスタの内容は、注目する変換元データを基準とする次の変換後データの位相を意味する。そして、Ａｘ＜ｂという条件を満たす時が、基準となる変換元データと次の変換後データの位相の組み合わせを確定させる。
Ａｘ≧ｂという状態は、この時点の変換元データを基準とする次の変換後データの位相が２π以上であり、次の変換後データに対する基準と成るべき変換元のデータがもう１ステップ以上先にあることを意味し、処理をスキップさせ次のステップに進む。
このような処理フローにより、Ａｘ＜ｂという条件を満たすステップを有効として有効フラグＦ１を生成し、そのときの変換元データを基準とすることとし、そのときのＡｘレジスタの値を次の変換後データの位相データとする。
【００２２】
得られた位相データは０からｂ−１の間の整数であり、Ａｘの値をｂ＝２πで換算したものが実際の位相情報となる。本実施例では、位相係数テーブルを制御するため、０から２πの間の位相を何種類用意するかに合わせて位相丸め処理が必要である。
今、０から２πの間の位相をｎ相に分割する場合、０相から（ｎ−１）相のｎ種類の係数テーブルが用意されている。得られた位相データＡｘから位相は２π×（Ａｘ／ｂ）、位相の相数である整数ｎを用いると、ｍを０≦ｍ≦ｎ−１の整数、δｍを０≦δｍ＜１の少数部として、その位相は２π×（（ｍ＋δｍ）／ｎ）で表すことができる。
２π×（Ａｘ／ｂ）＝２π×（（ｍ＋δｍ）／ｎ）より
（Ａｘ／ｂ）＝（（ｍ＋δｍ）／ｎ）
ｍ＝ＩＮＴ（（Ａｘ／ｂ）×ｎ）
δｍ＝ＭＯＤ（（Ａｘ／ｂ）×ｎ、ｎ）
こうして得られる（ｍ＋δｍ）を切り捨て、あるいは四捨五入等の丸め処理により、（ｍ＋δｍ）→  ｍ’を算出し、０相から（ｎ−１）相のｎ種類の係数テーブルからｍ’相の係数テーブルを選択する。
ここで、ｍ＝ｎ−１、０．５≦δｍ＜１  では四捨五入によりｍ’＝ｎ  となる。この場合、現在の変換元データを基準とする位相が２πとなり、これは次の変換元データを基準とする位相が０であることを意味するため、そのための補正が必要となる。
この補正は、位相データを保存するＡｘレジスタの値にあらかじめ１／（２ｎ）の位相補正値を加算しておくことで、後段の位相丸め回路では少数部を切り捨てるだけで、最も相応しい位相係数テーブルを選択することができる。
【００２３】
次に、図６及び図７に、初期位相０、ａ＝1920、ｂ＝720と設定した場合の変換位相制御回路１３２の動作状態を示した。
まず、ステップ０(左端)では、変換後データＤ０に対する位相データＡｘが０、基準変換元データはＳ０である。
次のステップ１では、Ａｘ＝1200≧ｂでスキップとなる。
ステップで２は、Ａｘ＝480＜ｂで有効となり、変換後データＤ１に対する位相データＡｘが480、基準変換元データはＳ２である。
ステップ３では、Ａｘ＝1680≧ｂであるからスキップとなる。
ステップ４では、Ａｘ＝960≧ｂであるからスキップとなる。
ステップ５では、変換後データＤ２に対する位相データＡｘが240、基準変換元データはＳ５である。
以降同様な動作を繰り返して基準変換元データからの位相データＡｘと有効フラグを得る。
【００２４】
以上詳細に説明したように、本発明による画像変換装置は、変換元の画像データのデータ数と変換後の画像データのデータ数の２数値を設定することで、最適位相の画像データを生成することができる。又、この２数値はデータ数そのものではなく整数比を採った数値でもよいことはこれまでの説明から当然である。例えば、実施例の数値を当てはめると1920対720は８対３であるからａ＝８、ｂ＝３と設定しても良い。
【００２５】
また、上記実施例では画像データとして水平ラインの画素データを例に説明しているが、本発明の構成はこれに限ることなく、例えば垂直方向の１ラインを１画像データとして扱ってライン数を縮小する画像変換装置として構成することも可能である。この場合、図２に示す補間フィルタブロック１１のシフトレジスタ１１１は、各レジスタが１ラインメモリによって構成されていて、ラインデータ単位でデータを順次シフトするシフトレジスタ動作をしており、次の乗算部１１２は各シフトレジスタに記憶されている水平方向が同じ位置の画素データを使って乗算するようにする。
又、図１のメモリ制御ブロック１２の各メモリはすべてラインメモリによるメモリに置き換えて構成すればよい。このとき変換位相制御ブロック１３の動作は前記実施例と同様に１画像データにつき１処理のアルゴリズムでよいことになる。
【００２６】
また、本発明の画像変換装置では、変換後の画像データ数ｂを任意に可変することにより特殊な画面操作も可能となる。図８に示すのは上記実施例と同じ水平方向の画像の縮小に応用した変形の一例で、変換前の画像データ数ａという値に対して変換後の画像データ数ｂの設定をｂ（ｉ）〜ｂ（ｊ）と１ライン毎に変換比を変更していくことにより、リアルタイム画像での画面内の水平変形が可能となる状態を表したものである。
同様に、垂直方向のライン数の縮小のときにも変換比を変更していくことで画面内の垂直変形が可能となるものである。
【図面の簡単な説明】
【００２７】
【図１】本発明による画像変換装置の構成を示すブロック図である。
【図２】補間フィルタブロックと変換位相制御ブロックの詳細ブロック図である。
【図３】新規に生成される画像データの位相関係を説明する図である。
【図４】変換位相制御回路の内部構成のブロック図である。
【図５】変換位相制御回路の動作を説明するフローチャートである。
【図６】新規に生成される画像データの位相関係の一例を説明する図である。
【図７】新規に生成される画像データの位相関係の一例を説明する第２の図である。
【図８】本発明による画像変換装置の応用例を説明する図である。
【符号の説明】
【００２８】
１１  補間フィルタブロック
１２  メモリ制御ブロック
１３  変換位相制御ブロック
４１  Ａｘレジスタ
４２  位相判定回路
４３  位相丸め回路
１１１  シフトレジスタ
１１２  乗算部
１１３  合算部
１３１  位相係数テーブル
１３２  変換位相制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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