(57)【要約】【課題】低コストなＥＴＣ車載器を提供する。【解決手段】ＥＴＣ車載器１０は、ＤＳＲＣ制御用ＬＳＩ１１、信号変換器１２、ＲＦ回路５３、アンテナ５４から成る。ＬＳＩ１１は、４bitのデジタル信号Ｄ０〜Ｄ３を生成する。ＬＳＩ１１内にはＭＡＣ回路６１およびＲＡＭ２１が備えられる。回路６１はデジタル信号を生成してＡＳＫをかける。ＲＡＭ２１には、ＲＦ回路５３の歪みを補正する変換テーブルが設定され、デジタル信号Ｄ０〜Ｄ３を生成する。信号変換器１２は、各基準電圧生成回路２２，２３、４bitのＤＡ変換器２４から成る。各回路２２，２３は制御信号ＳＨ，ＳＬに基づいて基準電圧ＶＨ，ＶＬを生成する。ＤＡ変換器２４は、デジタル信号Ｄ０〜Ｄ３をＤＡ変換し、各基準電圧ＶＨ，ＶＬの間で電圧値が変化するサイン波であるアナログ信号Ｖoutを生成する。ＲＦ回路５３はアナログ信号Ｖoutを高周波信号に変換してアンテナ５４から送信する。【選択図】  図１
2006262259.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号をアナログ信号にＤＡ変換し、そのアナログ信号は、オフセット電圧からプラス側およびマイナス側に同一の振幅電圧をとるサイン波である信号変換装置であって、
高電位側基準電圧を生成する高電位側基準電圧生成手段と、
低電位側基準電圧を生成する低電位側基準電圧生成手段と、
前記各基準電圧生成手段が生成した各基準電圧の差電圧の範囲を入力電圧の範囲として前記デジタル信号をＤＡ変換することによりアナログ信号を生成するＤＡ変換手段と
を備え、
前記アナログ信号は、前記高電位側基準電圧と前記オフセット電圧の差電圧が前記振幅電圧になると共に、前記低電位側基準電圧と前記オフセット電圧の差電圧が前記振幅電圧になることを特徴とする信号変換装置。
【請求項２】
請求項１に記載の信号変換装置において、
前記各基準電圧生成手段は、
外部から入力される制御信号によってパルス幅変調がかけられることにより、その制御信号に基づいたパルス幅の矩形波である出力信号を生成するパルス幅変調回路と、
そのパルス幅変調回路の出力信号が通されることにより、直流電圧である前記基準電圧を生成する積分回路と
を備えたことを特徴とする信号変換装置。
【請求項３】
請求項１または請求項２に記載の信号変換装置において、
前記ＤＡ変換手段は、
前記デジタル信号のビット数に対応したＲ−２Ｒ型のラダー抵抗回路網から成る電圧加算方式のＤＡ変換器と、
前記デジタル信号の各ビットを、前記各基準電圧生成手段が生成した前記高電位側基準電圧または前記低電位側基準電圧に変換して前記ラダー抵抗回路網へ出力するバッファ回路と
を備えたことを特徴とする信号変換装置。
【請求項４】
デジタル信号を生成するＤＳＲＣ（Dedicated Short Range Communication）制御用ＬＳＩと、
そのＤＳＲＣ制御用ＬＳＩが生成したデジタル信号をアナログ信号に変換する請求項１〜請求項３のいずれか１項に記載の信号変換装置と、
その信号変換装置が変換したアナログ信号を高周波信号に変換し、その高周波信号をアンテナから送信する高周波回路と
を備えたＥＴＣ（Electronic Toll Collection system）用通信装置であって、
前記ＤＳＲＣ制御用ＬＳＩは、
生成したデジタル信号にＡＳＫ（Amplitude Shift Keying）をかけるＭＡＣ（Media Accesss Control）回路と、
前記高周波回路の歪みを補正して吸収するための変換テーブルが設定され、その変換テーブルに基づいて前記ＭＡＣ回路の生成したデジタル信号を変換して補正するＲＡＭ（Random Access Memory）と
を備えたことを特徴とするＥＴＣ用通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号変換装置およびＥＴＣ用通信装置に係り、詳しくは、デジタル信号をアナログ信号にＤＡ変換し、そのアナログ信号は、オフセット電圧からプラス側およびマイナス側に同一の振幅電圧をとるサイン波である信号変換装置と、その信号変換装置を用いたＥＴＣ用通信装置とに関するものである。
【背景技術】
【０００２】
近年、ＥＴＣ（Electronic Toll Collection system）の普及がすすめられている。
ＥＴＣは、自動車が高速道路の料金所や検札所の通過をスムーズに行うために自動で料金を精算するシステムであり、料金所や検札所のゲートに設置されたアンテナと自動車に搭載されたＥＴＣ用通信装置（一般に「ＥＴＣ車載器」と呼ばれる）との間で通行料金に関する情報などを無線通信により交信し、その通行料金を自動車の所有者が登録した銀行口座から後日引き落とすことにより、料金所や検札所を自動車がノンストップで通行可能にするものである。
【０００３】
図６は、従来のＥＴＣ車載器５０の要部概略構成を示すブロック回路図である。
ＥＴＣ車載器５０は、ＤＳＲＣ制御用ＬＳＩ５１、１０bitのＤＡ変換器５２、ＲＦ回路５３、アンテナ５４などから構成されている。
【０００４】
ＤＳＲＣ（Dedicated Short Range Communication：狭帯域通信方式）制御用ＬＳＩ（Large Scale Integration）５１は、１０bitのデジタル信号（デジタルデータ）ｄ０〜ｄ９を生成し、そのデジタル信号ｄ０〜ｄ９をＤＡ変換器５２へ出力する。
ＤＡ（Digital-to-Analog）変換器５２は、ＤＳＲＣ制御用ＬＳＩ５１の生成した１０bitのデジタル信号ｄ０〜ｄ９をＤＡ変換してアナログ信号Ｖoutを生成し、そのアナログ信号ＶoutをＲＦ回路５３へ出力する。
ＲＦ（Radio Frequency：高周波）回路５３は、アナログ信号Ｖoutを高周波信号に変換し、その高周波信号をアンテナ５４から送信する。
【０００５】
ＤＳＲＣ制御用ＬＳＩ５１内には、ＭＡＣ回路６１およびＲＡＭ６２が備えられている。
ＭＡＣ（Media Accesss Control）回路６１は、データの送受信単位であるフレームの送受信方法、フレームの形式、誤り検出方法などを規定してデジタル信号を生成し、そのデジタル信号にＡＳＫ（Amplitude Shift Keying：振幅偏移変調）をかける。
【０００６】
ＲＡＭ（Random Access Memory）６２には、ＲＦ回路５３の特性の製品バラツキを補正して吸収するための変換テーブル（ルックアップテーブル）が設定されている。ＲＡＭ６２は、変換テーブルに基づいてＭＡＣ回路６１の生成したデジタル信号を変換して補正することにより、１０bitのデジタル信号ｄ０〜ｄ９を生成する。
そして、１０bitのデジタル信号ｄ０〜ｄ９は、ＤＳＲＣ制御用ＬＳＩ５１に設けられた１０個の出力端子（出力ピン）ｐ０〜ｐ９からそれぞれ出力される。
【０００７】
図７は、ＤＡ変換器５２からＲＦ回路５３へ出力されるアナログ信号Ｖoutを示す特性図である。
アナログ信号Ｖoutは、オフセット電圧Ｖoffを中心電圧とし、その中心電圧からプラス側およびマイナス側に同一の振幅電圧Ｖａをとるサイン波である。
ここで、アナログ信号Ｖoutのオフセット電圧Ｖoffおよび振幅電圧Ｖａは、ＲＦ回路５３の特性の製品バラツキを補正可能な値に設定されている。
また、アナログ信号Ｖoutには、ＲＦ回路５３の歪みを打ち消して補正するための歪み成分（図示略）が含ませてある。
【０００８】
ＥＴＣ車載器５０を製造する際には、ＥＴＣ車載器５０の構成部材（ＤＳＲＣ制御用ＬＳＩ５１、ＤＡ変換器５２、ＲＦ回路５３、アンテナ５４）を組み立てた後に動作試験を行い、アンテナ５４から所望の高周波信号が送信されるように、ＲＡＭ６２の変換テーブルの最適な状態をカット・アンド・トライで実験的に見つけて設定する。
【０００９】
つまり、ＲＦ回路５３の特性には製品バラツキがあるため、ＭＡＣ回路６１の生成したデジタル信号をそのままＤＡ変換器５２でＤＡ変換してアナログ信号Ｖoutを生成した場合には、アンテナ５４から送信される高周波信号にもＲＦ回路５３の製品バラツキの影響が表れることになり、所望の高周波信号を送信できない。
そこで、ＭＡＣ回路６１の生成したデジタル信号を変換するＲＡＭ６２を設け、そのＲＡＭ６２の変換テーブルを適宜設定することにより、ＲＦ回路５３の特性の製品バラツキが補正されて吸収されるように、ＤＡ変換器５２から出力されるアナログ信号Ｖoutのオフセット電圧Ｖoff，振幅電圧Ｖａ，歪みを調節するわけである。
【００１０】
ところで、ＤＳＲＣ制御用ＬＳＩ５１は１０bitのデジタル信号ｄ０〜ｄ９を生成しているが、これは、ＥＴＣの確実な無線通信を行うための高周波信号を生成するのに必要なアナログ信号Ｖoutを得るのに、少なくとも１０bit以上の高精度なデジタル信号が要求されるためである。
そして、１０bitのデジタル信号ｄ０〜ｄ９をアナログ信号Ｖoutに変換するＤＡ変換器５２には、例えば、特許文献１に開示されているような高精度なＤＡ変換器を用いる必要がある。
【特許文献１】特開平５−１９１２８０号公報（第２〜５頁  図１〜図５）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来のＥＴＣ車載器５０には以下の問題があり、その結果、ＥＴＣ車載器５０の製造コストが増大することになる。
【００１２】
［１］ＤＡ変換器５２は、１０bitのデジタル信号ｄ０〜ｄ９をアナログ信号Ｖoutに変換する。このような高精度なＤＡ変換器５２は、例えば特許文献１に開示されたＤＡ変換器のように、構成が複雑で高価である。
【００１３】
［２］１０bitのデジタル信号ｄ０〜ｄ９を生成するＤＳＲＣ制御用ＬＳＩ５１は、１０個の出力端子ｐ０〜ｐ９を設ける必要がある。そのため、ＤＳＲＣ制御用ＬＳＩ５１は、出力端子ｐ０〜ｐ９の分だけパッケージの外形寸法が大きくなることに加えて製造コストが増大する。
【００１４】
［３］ＲＡＭ６２には、ＲＦ回路５３の特性の製品バラツキを補正して吸収することを目的に、ＤＡ変換器５２から出力されるアナログ信号Ｖoutのオフセット電圧Ｖoff，振幅電圧Ｖａ，歪みの３つの要素を調節するための変換テーブルが設けてある。そのため、ＲＡＭ６２には大きな記憶容量が必要であり、このような記憶容量の大きなＲＡＭは高価である。
【００１５】
本発明は上記問題を解決するためになされたものであって、以下の目的を有するものである。
（１）デジタル信号をアナログ信号にＤＡ変換し、そのアナログ信号は、オフセット電圧からプラス側およびマイナス側に同一の振幅電圧をとるサイン波である信号変換装置を低コストに提供する。
（２）前記（１）の信号変換装置を用いたＥＴＣ用通信装置（ＥＴＣ車載器）を低コストに提供する。
【課題を解決するための手段】
【００１６】
係る目的を達成するためになされた請求項１に記載の発明は、
デジタル信号（Ｄ０〜Ｄ３）をアナログ信号（Ｖout）にＤＡ変換し、そのアナログ信号は、オフセット電圧（Ｖoff）からプラス側およびマイナス側に同一の振幅電圧（Ｖａ）をとるサイン波である信号変換装置（１２）であって、
高電位側基準電圧（ＶＨ）を生成する高電位側基準電圧生成手段（２２）と、
低電位側基準電圧（ＶＬ）を生成する低電位側基準電圧生成手段（２３）と、
前記各基準電圧生成手段（２２，２３）が生成した各基準電圧（ＶＨ，ＶＬ）の差電圧（ＶＨ−ＶＬ）の範囲を入力電圧の範囲として前記デジタル信号（Ｄ０〜Ｄ３）をＤＡ変換することによりアナログ信号（Ｖout）を生成するＤＡ変換手段（２４）と
を備え、
前記アナログ信号（Ｖout）は、前記高電位側基準電圧と前記オフセット電圧の差電圧（ＶＨ−Ｖoff）が前記振幅電圧（Ｖａ）になると共に、前記低電位側基準電圧と前記オフセット電圧の差電圧（Ｖoff−ＶＬ）が前記振幅電圧（Ｖａ）になることを技術的特徴とする。
【００１７】
請求項２に記載の発明は、
請求項１に記載の信号変換装置において、
前記各基準電圧生成手段（２２，２３）は、
外部から入力される制御信号（ＳＨ，ＳＬ）によってパルス幅変調がかけられることにより、その制御信号に基づいたパルス幅（Ｗａ，Ｗｂ）の矩形波である出力信号（ＲＨ，ＲＬ）を生成するパルス幅変調回路（３１，３２）と、
そのパルス幅変調回路（３１，３２）の出力信号（ＲＨ，ＲＬ）が通されることにより、直流電圧である前記基準電圧（ＶＨ，ＶＬ）を生成する積分回路（３３，３４）と
を備えたことを技術的特徴とする。
【００１８】
請求項３に記載の発明は、
請求項１または請求項２に記載の信号変換装置において、
前記ＤＡ変換手段（２４）は、
前記デジタル信号のビット数に対応したＲ−２Ｒ型のラダー抵抗回路網（２９）から成る電圧加算方式のＤＡ変換器と、
前記デジタル信号の各ビット（Ｄ０〜Ｄ３）を、前記各基準電圧生成手段（２２，２３）が生成した前記高電位側基準電圧（ＶＨ）または前記低電位側基準電圧（ＶＬ）に変換して前記ラダー抵抗回路網（２９）へ出力するバッファ回路（３５〜３８）と
を備えたことを技術的特徴とする。
【００１９】
請求項４に記載の発明は、
デジタル信号を生成するＤＳＲＣ制御用ＬＳＩ（１１）と、
そのＤＳＲＣ制御用ＬＳＩ（１１）が生成したデジタル信号（Ｄ０〜Ｄ３）をアナログ信号（Ｖout）に変換する請求項１〜請求項３のいずれか１項に記載の信号変換装置（１２）と、
その信号変換装置（１２）が変換したアナログ信号（Ｖout）を高周波信号に変換し、その高周波信号をアンテナ（５４）から送信する高周波回路（５３）と
を備えたＥＴＣ用通信装置（１０）であって、
前記ＤＳＲＣ制御用ＬＳＩ（１１）は、
生成したデジタル信号にＡＳＫをかけるＭＡＣ回路（６１）と、
前記高周波回路（５３）の歪みを補正して吸収するための変換テーブルが設定され、その変換テーブルに基づいて前記ＭＡＣ回路（６１）の生成したデジタル信号を変換して補正するＲＡＭ（２１）と
を備えたことを技術的特徴とする。
【発明の効果】
【００２０】
［請求項１］
請求項１の発明において、ＤＡ変換手段（２４）は、各基準電圧生成手段（２２，２３）が生成した各基準電圧（ＶＨ，ＶＬ）の差電圧（ＶＨ−ＶＬ）の範囲を入力電圧の範囲としてデジタル信号（Ｄ０〜Ｄ３）をＤＡ変換することによりアナログ信号（Ｖout）を生成している。
【００２１】
そのため、アナログ信号（Ｖout）は、高電位側基準電圧（ＶＨ）と低電位側基準電圧（ＶＬ）の範囲で変化し、高電位側基準電圧とオフセット電圧（Ｖoff）の差電圧（ＶＨ−Ｖoff）が振幅電圧（Ｖａ）になると共に、低電位側基準電圧とオフセット電圧の差電圧（Ｖoff−ＶＬ）が前記振幅電圧（Ｖａ）になる。
ここで、各基準電圧（ＶＨ，ＶＬ）を適宜設定することにより、アナログ信号（Ｖout）のオフセット電圧（Ｖoff）および振幅電圧（Ｖａ）を所望の電圧値に設定することができる。
【００２２】
従って、請求項１の発明によれば、各基準電圧生成手段（２２，２３）とＤＡ変換手段（２４）だけで信号変換装置（１２）を構成可能であるため、特許文献１に開示されているような高精度なＤＡ変換器に比べて、信号変換装置（１２）を低コスト化に提供できる。
【００２３】
［請求項２］
請求項２の発明において、各基準電圧生成手段（２２，２３）はそれぞれ、パルス幅変調回路（３１，３２）と積分回路（３３，３４）から構成されている。
パルス幅変調回路（３１，３２）は、外部から入力される制御信号（ＳＨ，ＳＬ）によってデューティ比５０％の矩形波にパルス幅変調がかけられることにより、その制御信号に基づいたパルス幅（Ｗａ，Ｗｂ）の矩形波である出力信号（ＲＨ，ＲＬ）を生成する。
そして、パルス幅変調回路（３１，３２）の出力信号（ＲＨ，ＲＬ）を積分回路（３３，３４）に通すことにより、直流電圧である基準電圧（ＶＨ，ＶＬ）が生成される。
【００２４】
ここで、各制御信号（ＳＨ，ＳＬ）に基づいて各パルス幅（Ｗａ，Ｗｂ）を適宜設定することにより、各基準電圧（ＶＨ，ＶＬ）を調節して所望の電圧値に設定することができる。つまり、各パルス幅（Ｗａ，Ｗｂ）が大きくなるほど、各基準電圧（ＶＨ，ＶＬ）を高い電圧値にすることができる。
また、積分回路（３３，３４）には、抵抗（Ｒ１，Ｒ２）とコンデンサ（Ｃ１，Ｃ２）から構成されたスロープ特性が−６dB/octのパッシブ型一次のローパスフィルタを用いればよい。
従って、請求項２の発明によれば、各基準電圧生成手段（２２，２３）を単純な構成で安価に提供できるため、結果として、信号変換装置（１２）の低コスト化を図ることが可能になる。
【００２５】
［請求項３］
請求項３の発明において、ＤＡ変換手段（２４）は、Ｒ−２Ｒ型のラダー抵抗回路網（２９）とバッファ回路（３５〜３８）から構成されている。
デジタル信号のビット数に対応したＲ−２Ｒ型のラダー抵抗回路網（２９）は、電圧加算方式のＤＡ変換器として機能する。
バッファ回路（３５〜３８）は、デジタル信号の各ビット（Ｄ０〜Ｄ３）を、各基準電圧生成手段（２２，２３）が生成した高電位側基準電圧（ＶＨ）または低電位側基準電圧（ＶＬ）に変換してラダー抵抗回路網（２９）へ出力する。
【００２６】
ここで、Ｒ−２Ｒ型のラダー抵抗回路網（３９）は、構成が単純であるためＩＣ化に適しており安価に提供できる。また、バッファ回路（３５〜３８）は、コンプリメンタリの２個のトランジスタ（Ｑ１とＱ２、Ｑ３とＱ４）を用いれば単純な構成で安価に提供できる。
従って、請求項３の発明によれば、ＤＡ変換手段（２４）を単純な構成で安価に提供できるため、結果として、信号変換装置（１２）の低コスト化を図ることが可能になる。
【００２７】
［請求項４］
請求項４の発明において、ＥＴＣ用通信装置（１０）は、ＤＳＲＣ制御用ＬＳＩ（１１）、請求項１〜請求項３のいずれか１項に記載の信号変換装置（１２）、高周波回路（５３）、アンテナ（５４）から構成されている。
そして、ＤＳＲＣ制御用ＬＳＩ（１１）は、ＭＡＣ回路（６１）とＲＡＭ（２１）から構成されている。
【００２８】
背景技術で説明したように、アナログ信号（Ｖout）のオフセット電圧（Ｖoff）および振幅電圧（Ｖａ）は、高周波回路（５３）の特性の製品バラツキを補正可能な値に設定する必要がある。
また、アナログ信号（Ｖout）には、高周波回路（５３）の歪みを打ち消して補正するための歪み成分を含ませる必要がある。
【００２９】
そのため、ＥＴＣ用通信装置（１０）を製造する際には、ＥＴＣ用通信装置の構成部材（ＤＳＲＣ制御用ＬＳＩ、信号変換装置、高周波回路、アンテナ）を組み立てた後に動作試験を行い、アンテナ（５４）から所望の高周波信号が送信されるように、ＲＡＭ（２１）の変換テーブルの最適な状態をカット・アンド・トライで実験的に見つけて設定する。
【００３０】
つまり、高周波回路（５３）の特性には製品バラツキがあるため、ＭＡＣ回路（６１）の生成したデジタル信号をそのままＤＡ変換してアナログ信号（Ｖout）を生成した場合には、アンテナ（５４）から送信される高周波信号にも高周波回路（５３）の製品バラツキの影響が表れることになり、所望の高周波信号を送信できない。
そこで、高周波回路（５３）の特性の製品バラツキが補正されて吸収されるように、信号変換装置（１２）から出力されるアナログ信号（Ｖout）のオフセット電圧（Ｖoff），振幅電圧（Ｖａ），歪みを調節する必要がある。
【００３１】
請求項４の発明では、各基準電圧生成手段（２２，２３）を設けて各基準電圧（ＶＨ，ＶＬ）を生成してＤＡ変換手段（２４）へ出力し、ＤＡ変換手段（２４）が各基準電圧（ＶＨ，ＶＬ）の差電圧（ＶＨ−ＶＬ）の範囲を入力電圧の範囲として各デジタル信号（Ｄ０〜Ｄ３）をＤＡ変換してアナログ信号（Ｖout）を生成することにより、当該差電圧（ＶＨ−ＶＬ）の範囲でサイン波であるアナログ信号（Ｖout）が変化するようにしている。
そのため、各基準電圧（ＶＨ，ＶＬ）を適宜設定することにより、高周波回路（５３）の特性の製品バラツキが補正されて吸収されるように、アナログ信号（Ｖout）のオフセット電圧（Ｖoff）および振幅電圧（Ｖａ）を調節することができる。
【００３２】
そして、ＭＡＣ回路（６１）の生成したデジタル信号を変換するＲＡＭ（２１）を設け、そのＲＡＭ（２１）の変換テーブルを適宜設定することにより、高周波回路（５３）の特性の製品バラツキが補正されて吸収されるように、アナログ信号（Ｖout）の歪みを調節することができる。
【００３３】
つまり、アナログ信号（Ｖout）はオフセット電圧（Ｖoff）を中心電圧とした振幅電圧（Ｖａ）のサイン波であるため、従来技術において１０bitのデジタル信号（ｄ０〜ｄ９）をＤＡ変換器（５２）でＤＡ変換して生成したアナログ信号（Ｖout）を、請求項４の発明では例えば４bitのデジタル信号（Ｄ０〜Ｄ３）を信号変換装置（１２）でＤＡ変換して生成することができる。
言い換えれば、従来技術ではアナログ信号（Ｖout）を生成するのに１０bitのデジタル信号（ｄ０〜ｄ９）を必要としたのに対して、請求項４の発明ではアナログ信号（Ｖout）を生成するのに例えば４bitのデジタル信号（Ｄ０〜Ｄ３）しか必要としない。
【００３４】
このように、従来技術では、アナログ信号（Ｖout）のオフセット電圧（Ｖoff），振幅電圧（Ｖａ），歪みを設定するのに、ＲＡＭ（６２）、１０bitのデジタル信号（ｄ０〜ｄ９）、１０bitのＤＡ変換器（５２）を使用している。
それに対して、請求項４の発明では、アナログ信号（Ｖout）のオフセット電圧（Ｖoff）および振幅電圧（Ｖａ）を設定するのに、各基準電圧生成手段（２２，２３）、例えば４bitのデジタル信号（Ｄ０〜Ｄ３）、例えば４bitのＤＡ変換手段（２４）を使用すればよい。また、請求項４の発明では、アナログ信号（Ｖout）の歪みを設定するのに、ＲＡＭ（２１）、例えば４bitのデジタル信号（Ｄ０〜Ｄ３）、例えば４bitのＤＡ変換手段（２４）を使用すればよい。
【００３５】
ここで、請求項１〜３の発明の効果で説明したように、信号変換装置（１２）は低コストに提供できる。
また、例えば４bitのデジタル信号（Ｄ０〜Ｄ３）を生成するＤＳＲＣ制御用ＬＳＩ（１１）は、４個の出力端子（Ｐ０〜Ｐ３）を設けるだけでよいため、１０個の出力端子（ｐ０〜ｐ９）を設ける必要がある従来技術のＤＳＲＣ制御用ＬＳＩ（５１）に比べ、パッケージの外形寸法を小さくできること加えて製造コストを低減することができる。
【００３６】
そして、請求項４の発明のＲＡＭ（２１）には、アナログ信号（Ｖout）の歪みのみを調節するための変換テーブルを設けるだけでよいことから、アナログ信号（Ｖout）のオフセット電圧（Ｖoff），振幅電圧（Ｖａ），歪みの３つの要素を調節するための変換テーブルが設ける必要がある従来技術のＲＡＭ（６２）に比べ、請求項４の発明におけるＲＡＭ（２１）の記憶容量は小さくて済み、このような記憶容量の小さなＲＡＭは安価である。
【００３７】
従って、請求項４の発明のＥＴＣ用通信装置（１０）は、従来のＥＴＣ用通信装置（５０）に比べて製造コストを低減することができる。
【００３８】
（用語の説明）
尚、上術した［課題を解決するための手段］［発明の効果］に記載した（  ）内の数字等は、上述した［背景技術］と後述する［発明を実施するための最良の形態］に記載した構成部材・構成要素の符号に対応したものである。
そして、［課題を解決するための手段］［発明の効果］に記載した構成部材・構成要素と、［発明を実施するための最良の形態］に記載した構成部材・構成要素との対応関係は以下のようになっている。
【００３９】
「高電位側基準電圧生成手段」は、高電位側基準電圧生成回路２２に該当する。
「低電位側基準電圧生成手段」は、低電位側基準電圧生成回路２３に該当する。
「ＤＡ変換手段」は、ＤＡ変換器２４に該当する。
「信号変換装置」は、信号変換器１２に該当する。
「積分回路」は、ローパスフィルタ３３，３４に該当する。
「ＥＴＣ用通信装置」は、ＥＴＣ車載器１０に該当する。
【発明を実施するための最良の形態】
【００４０】
以下、本発明を具体化した一実施形態について図面を参照しながら説明する。尚、本実施形態において、図６および図７に示した従来技術と同一の構成部材および構成要素については符号を等しくしてある。
【００４１】
図１は、本実施形態のＥＴＣ車載器（ＥＴＣ用通信装置）１０の要部概略構成を示すブロック回路図である。
ＥＴＣ車載器１０は、ＤＳＲＣ制御用ＬＳＩ１１、信号変換器１２、ＲＦ回路５３、アンテナ５４などから構成されている。
【００４２】
ＤＳＲＣ制御用ＬＳＩ１１は、４bitのデジタル信号（デジタルデータ）Ｄ０〜Ｄ３を生成し、そのデジタル信号Ｄ０〜Ｄ３を信号変換器１２へ出力する。
ＤＳＲＣ制御用ＬＳＩ１１内には、ＭＡＣ回路６１およびＲＡＭ２１が備えられている。
【００４３】
ＭＡＣ回路６１は、データの送受信単位であるフレームの送受信方法、フレームの形式、誤り検出方法などを規定してデジタル信号を生成し、そのデジタル信号にＡＳＫをかける。
【００４４】
ＲＡＭ２１には、ＲＦ回路５３の特性の製品バラツキのうち、ＲＦ回路５３の歪みを補正して吸収するための変換テーブル（ルックアップテーブル）が設定されている。ＲＡＭ２１は、変換テーブルに基づいてＭＡＣ回路６１の生成したデジタル信号を変換して補正することにより、４bitのデジタル信号Ｄ０〜Ｄ３を生成する。
そして、４bitのデジタル信号Ｄ０〜Ｄ３は、ＤＳＲＣ制御用ＬＳＩ１１に設けられた４個の出力端子（出力ピン）Ｐ０〜Ｐ３からそれぞれ出力される。
【００４５】
信号変換器１２は、高電位側基準電圧生成回路２２、低電位側基準電圧生成回路２３、４bitのＤＡ変換器２４から構成されている。
高電位側基準電圧生成回路２２は、外部から入力される制御信号ＳＨに基づいて高電位側基準電圧ＶＨを生成し、その高電位側基準電圧ＶＨをＤＡ変換器２４へ出力する。
低電位側基準電圧生成回路２３は、外部から入力される制御信号ＳＬに基づいて低電位側基準電圧ＶＬを生成し、その低電位側基準電圧ＶＬをＤＡ変換器２４へ出力する。
【００４６】
ＤＡ変換器２４は、ＤＳＲＣ制御用ＬＳＩ１１の生成した４bitのデジタル信号Ｄ０〜Ｄ３をＤＡ変換し、各基準電圧生成回路２２，２３の生成した各基準電圧ＶＨ，ＶＬの間で電圧値が変化するサイン波であるアナログ信号Ｖoutを生成し、そのアナログ信号ＶoutをＲＦ回路５３へ出力する。
ＲＦ回路５３は、アナログ信号Ｖoutを高周波信号に変換し、その高周波信号をアンテナ５４から送信する。
【００４７】
このように、本実施形態のＥＴＣ車載器１０において、従来技術のＥＴＣ車載器５０と異なるのは、ＲＡＭ６２がＲＡＭ２１に置き換えられると共に、ＤＡ変換器５２が信号変換器１２に置き換えられている点だけである。
【００４８】
図２は、信号変換器１２の内部構成を示すブロック回路図である。
高電位側基準電圧生成回路２２は、ＰＷＭ（Pulse Width Modulation：パルス幅変調）回路３１およびローパスフィルタ（ＬＰＦ：Low-Pass Filter）３３から構成されている。
低電位側基準電圧生成回路２３は、ＰＷＭ回路３２およびローパスフィルタ（ＬＰＦ）３４から構成されている。
【００４９】
図３（Ａ）は、ＰＷＭ回路３１の出力信号ＲＨを示す特性図である。
図３（Ｂ）は、ＰＷＭ回路３２の出力信号ＲＬを示す特性図である。
ＰＷＭ回路３１は、外部から入力される制御信号ＳＨによってデューティ比５０パーセントの矩形波にパルス幅変調がかけられることにより、その制御信号ＳＨに基づいたパルス幅Ｗａの矩形波である出力信号ＲＨを生成する。
ＰＷＭ回路３２は、外部から入力される制御信号ＳＬによってデューティ比５０パーセントの矩形波にパルス幅変調がかけられることにより、その制御信号ＳＬに基づいたパルス幅Ｗｂの矩形波である出力信号ＲＬを生成する。
【００５０】
ローパスフィルタ３３，３４はそれぞれ、抵抗Ｒ１，Ｒ２とコンデンサＣ１，Ｃ２から構成されたスロープ特性が−６dB/octのパッシブ型一次フィルタである。
そして、ＰＷＭ回路３１の出力信号ＲＨをローパスフィルタ（積分回路）３３に通すことにより、直流電圧である高電位側基準電圧ＶＨが生成される。
また、ＰＷＭ回路３２の出力信号をローパスフィルタ（積分回路）３４に通すことにより、直流電圧である低電位側基準電圧ＶＬが生成される。
尚、高電位側基準電圧ＶＨに比べて低電位側基準電圧ＶＬは低い電圧値に設定されている。
【００５１】
ここで、各制御信号ＳＨ，ＳＬに基づいて各パルス幅Ｗａ，Ｗｂを適宜設定することにより、各基準電圧ＶＨ，ＶＬを調節して所望の電圧値に設定することができる。
つまり、各パルス幅Ｗａ，Ｗｂが大きくなるほど、各基準電圧ＶＨ，ＶＬを高い電圧値にすることができる。
【００５２】
図２に示すように、ＤＡ変換器２４は、バッファ回路３５〜３８およびラダー抵抗回路網３９から構成されている。
各バッファ回路３５〜３８は、抵抗Ｒ３，Ｒ４、ＰＮＰトランジスタＱ１、ＮＰＮトランジスタＱ２から構成されている。
各トランジスタＱ１，Ｑ２は直列接続され、トランジスタＱ１のエミッタは高電位側基準電圧生成回路２２のローパスフィルタ３３の出力側に接続されて高電位側基準電圧ＶＨが印加され、トランジスタＱ２のエミッタは低電位側基準電圧生成回路２３のローパスフィルタ３４の出力側に接続されて低電位側基準電圧ＶＬが印加され、両トランジスタＱ１，Ｑ２のコレクタは共通接続されて各バッファ回路３５〜３８の出力端子を構成している。
【００５３】
各バッファ回路３５〜３８における各トランジスタＱ１，Ｑ２のベースには、それぞれ抵抗Ｒ３，Ｒ４を介して、ＤＳＲＣ制御用ＬＳＩ１１の生成した４bitのデジタル信号Ｄ０〜Ｄ３が入力されている。
すなわち、バッファ回路３５の各トランジスタＱ１，Ｑ２のベースには各抵抗Ｒ３，Ｒ４を介してデジタル信号Ｄ０が入力され、バッファ回路３６の各トランジスタＱ１，Ｑ２のベースには各抵抗Ｒ３，Ｒ４を介してデジタル信号Ｄ１が入力され、バッファ回路３７の各トランジスタＱ１，Ｑ２のベースには各抵抗Ｒ３，Ｒ４を介してデジタル信号Ｄ２が入力され、バッファ回路３８の各トランジスタＱ１，Ｑ２のベースには各抵抗Ｒ３，Ｒ４を介してデジタル信号Ｄ３が入力されている。
【００５４】
尚、各抵抗Ｒ３，Ｒ４は、各トランジスタＱ１，Ｑ２のベース電流を制限することにより、各トランジスタＱ１，Ｑ２に過大なベース電流が流れて故障するのを防止するために設けられている。
従って、各抵抗Ｒ３，Ｒ４の抵抗値は、各トランジスタＱ１，Ｑ２を保護して故障を防止すると共に、デジタル信号Ｄ０〜Ｄ３に従って各トランジスタＱ１，Ｑ２が確実にオンオフ動作できるように、カット・アンド・トライで実験的に最適値を見つけて設定すればよい。
【００５５】
ここで、各デジタル信号Ｄ０〜Ｄ３がハイレベルの場合には、ＰＮＰトランジスタＱ１がオフすると共に、ＮＰＮトランジスタＱ２がオンし、両トランジスタＱ１，Ｑ２のコレクタの電圧は低電位側基準電圧ＶＬからトランジスタＱ２のコレクタ・エミッタ間電圧（ＶCE）を差し引いた電圧値になる。
また、各デジタル信号Ｄ０〜Ｄ３がローレベルの場合には、ＰＮＰトランジスタＱ１がオンすると共に、ＮＰＮトランジスタＱ２がオフし、両トランジスタＱ１，Ｑ２のコレクタの電圧は高電位側基準電圧ＶＨからトランジスタＱ１のコレクタ・エミッタ間電圧を差し引いた電圧値になる。
【００５６】
尚、各トランジスタＱ１，Ｑ２のオン時におけるコレクタ・エミッタ間電圧は各基準電圧ＶＨ，ＶＬに比べて十分に小さいことから、説明を分かり易くするため、各トランジスタＱ１，Ｑ２のオン時のコレクタ電圧はそれぞれ基準電圧ＶＨ，ＶＬに等しいことにして説明をすすめる。
【００５７】
このように、各バッファ回路３５〜３８は、各デジタル信号Ｄ０〜Ｄ３がハイレベルの場合には低電位側基準電圧ＶＬを出力し、各デジタル信号Ｄ０〜Ｄ３がローレベルの場合には高電位側基準電圧ＶＨを出力する。
つまり、各バッファ回路３５〜３８は、デジタル信号Ｄ０〜Ｄ３の各ビット（Ｄ０〜Ｄ３）を、高電位側基準電圧ＶＨまたは低電位側基準電圧ＶＬに変換してラダー抵抗回路網３９へ出力する。
【００５８】
すなわち、デジタル信号Ｄ０がハイレベルの場合には低電位側基準電圧ＶＬがバッファ回路３５の出力になり、デジタル信号Ｄ０がローレベルの場合には高電位側基準電圧ＶＨがバッファ回路３５の出力になる。また、デジタル信号Ｄ１がハイレベルの場合には低電位側基準電圧ＶＬがバッファ回路３６の出力になり、デジタル信号Ｄ１がローレベルの場合には高電位側基準電圧ＶＨがバッファ回路３６の出力になる。また、デジタル信号Ｄ２がハイレベルの場合には低電位側基準電圧ＶＬがバッファ回路３７の出力になり、デジタル信号Ｄ２がローレベルの場合には高電位側基準電圧ＶＨがバッファ回路３７の出力になる。また、デジタル信号Ｄ３がハイレベルの場合には低電位側基準電圧ＶＬがバッファ回路３８の出力になり、デジタル信号Ｄ３がローレベルの場合には高電位側基準電圧ＶＨがバッファ回路３８の出力になる。
【００５９】
デジタル信号Ｄ０〜Ｄ３のビット数（４bit）に対応した４bitのラダー抵抗回路網３９は、同一抵抗値の各抵抗Ｒ５〜Ｒ１９から構成されている。
すなわち、抵抗Ｒ５，Ｒ９、抵抗Ｒ６，Ｒ１０、抵抗Ｒ７，Ｒ１１、抵抗Ｒ８，Ｒ１２、抵抗Ｒ１３，Ｒ１４、抵抗Ｒ１５，Ｒ１６はそれぞれ直列接続され、各抵抗Ｒ９，Ｒ１０の間には抵抗Ｒ１７が接続され、各抵抗Ｒ１０，Ｒ１１の間には抵抗Ｒ１８が接続され、各抵抗Ｒ１１，Ｒ１２の間には抵抗Ｒ１９が接続され、低電位側基準電圧生成回路２３のローパスフィルタ３４の出力側と抵抗Ｒ１９との間には各抵抗Ｒ１３，Ｒ１４が接続され、直列接続された各抵抗Ｒ１７〜Ｒ１９，Ｒ１３，Ｒ１４には各抵抗Ｒ１５，Ｒ１６が並列接続されている。
【００６０】
このように、同一抵抗値の各抵抗Ｒ１７〜Ｒ１９と、直列接続されて抵抗値が２倍になっている各抵抗Ｒ５〜Ｒ１６とが、梯子状に接続された抵抗回路網はＲ−２Ｒ型のラダー抵抗回路網と呼ばれる。
そして、各抵抗Ｒ５〜Ｒ１９から成るＲ−２Ｒ型のラダー抵抗回路網３９は、４bitの電圧加算方式ＤＡ変換器を構成している。
【００６１】
各バッファ回路３５〜３８の出力端子（各トランジスタＱ１，Ｑ２のコレクタ）は、それぞれ抵抗Ｒ５〜Ｒ８に接続されている。そして、各バッファ回路３５〜３８の出力は、各抵抗Ｒ５〜Ｒ８からラダー抵抗回路網３９に入力される。
そして、ラダー抵抗回路網３９における各抵抗Ｒ９，Ｒ１７，Ｒ１５の接続点からアナログ信号Ｖoutが生成されて出力される。
【００６２】
Ｒ−２Ｒ型のラダー抵抗回路網３９から構成される電圧加算方式ＤＡ変換器では、高電位側基準電圧ＶＨと低電位側基準電圧ＶＬの差電圧（ＶＨ−ＶＬ）の範囲が入力電圧の範囲となり、各デジタル信号Ｄ０〜Ｄ３をＤＡ変換したアナログ信号Ｖout が出力される。但し、アナログ信号Ｖout はビット数に基づいて階段状に変化した値となり、その変化量の最小レベルは、入力電圧の範囲（ＶＨ−ＶＬ）をビット数（４bit）で分割した電圧になる。
【００６３】
尚、電圧加算方式ＤＡ変換器のＤＡ変換動作については、特許文献（例えば、特開平８−８７４８号公報など）や非特許文献（例えば、「新版・図解Ａ／Ｄコンバータ入門」著者：米山寿一，出版社：オーム社，平成５年３月２０日発行，ISBN4-274-03424-0，p.139~p.140など）に詳述されており公知であるため説明を省略する。
【００６４】
［実施形態の作用・効果］
図４は、信号変換器１２からＲＦ回路５３へ出力されるアナログ信号Ｖoutを示す特性図である。
アナログ信号Ｖoutは、オフセット電圧Ｖoffを中心電圧とし、その中心電圧からプラス側およびマイナス側に同一の振幅電圧Ｖａをとるサイン波である。そして、アナログ信号Ｖoutは、高電位側基準電圧ＶＨと低電位側基準電圧ＶＬの差電圧（ＶＨ−ＶＬ）の範囲で変化する。
【００６５】
つまり、高電位側基準電圧ＶＨとオフセット電圧Ｖoffの差電圧（ＶＨ−Ｖoff）が振幅電圧Ｖａになると共に、低電位側基準電圧ＶＬとオフセット電圧Ｖoffの差電圧（Ｖoff−ＶＬ）が振幅電圧Ｖａになる。
従って、各基準電圧ＶＨ，ＶＬを適宜設定することにより、アナログ信号Ｖoutのオフセット電圧Ｖoffおよび振幅電圧Ｖａを所望の電圧値に設定することができる。
【００６６】
背景技術で説明したように、アナログ信号Ｖoutのオフセット電圧Ｖoffおよび振幅電圧Ｖａは、ＲＦ回路５３の特性の製品バラツキを補正可能な値に設定する必要がある。
また、アナログ信号Ｖoutには、ＲＦ回路５３の歪みを打ち消して補正するための歪み成分（図示略）を含ませる必要がある。
【００６７】
そのため、ＥＴＣ車載器１０を製造する際には、ＥＴＣ車載器１０の構成部材（ＤＳＲＣ制御用ＬＳＩ１１、信号変換器１２、ＲＦ回路５３、アンテナ５４）を組み立てた後に動作試験を行い、アンテナ５４から所望の高周波信号が送信されるように、ＲＡＭ２１の変換テーブルの最適な状態をカット・アンド・トライで実験的に見つけて設定する。
【００６８】
つまり、ＲＦ回路５３の特性には製品バラツキがあるため、ＭＡＣ回路６１の生成したデジタル信号をそのままＤＡ変換してアナログ信号Ｖoutを生成した場合には、アンテナ５４から送信される高周波信号にもＲＦ回路５３の製品バラツキの影響が表れることになり、所望の高周波信号を送信できない。
そこで、ＲＦ回路５３の特性の製品バラツキが補正されて吸収されるように、信号変換器１２から出力されるアナログ信号Ｖoutのオフセット電圧Ｖoff，振幅電圧Ｖａ，歪みを調節する必要がある。
【００６９】
本実施形態では、各基準電圧生成回路２２，２３を設けて各基準電圧ＶＨ，ＶＬを生成してＤＡ変換器２４へ出力し、ＤＡ変換器２４が各基準電圧ＶＨ，ＶＬの差電圧（ＶＨ−ＶＬ）の範囲を入力電圧の範囲として各デジタル信号Ｄ０〜Ｄ３をＤＡ変換してアナログ信号Ｖoutを生成することにより、当該差電圧（ＶＨ−ＶＬ）の範囲でサイン波であるアナログ信号Ｖoutが変化するようにしている。
そのため、各基準電圧ＶＨ，ＶＬを適宜設定することにより、ＲＦ回路５３の特性の製品バラツキが補正されて吸収されるように、アナログ信号Ｖoutのオフセット電圧Ｖoffおよび振幅電圧Ｖａを調節することができる。
【００７０】
そして、ＭＡＣ回路６１の生成したデジタル信号を変換するＲＡＭ２１を設け、そのＲＡＭ２１の変換テーブルを適宜設定することにより、ＲＦ回路５３の特性の製品バラツキが補正されて吸収されるように、アナログ信号Ｖoutの歪みを調節することができる。
【００７１】
つまり、アナログ信号Ｖoutはオフセット電圧Ｖoffを中心電圧とした振幅電圧Ｖａのサイン波であるため、従来技術において１０bitのデジタル信号ｄ０〜ｄ９をＤＡ変換器５２でＤＡ変換して生成したアナログ信号Ｖoutを、本実施形態のように４bitのデジタル信号Ｄ０〜Ｄ３を信号変換器１２でＤＡ変換して生成することができる。
言い換えれば、従来技術ではアナログ信号Ｖoutを生成するのに１０bitのデジタル信号ｄ０〜ｄ９を必要としたのに対して、本実施形態ではアナログ信号Ｖoutを生成するのに４bitのデジタル信号Ｄ０〜Ｄ３しか必要としない。
【００７２】
このように、従来技術では、アナログ信号Ｖoutのオフセット電圧Ｖoff，振幅電圧Ｖａ，歪みを設定するのに、ＲＡＭ６２、１０bitのデジタル信号ｄ０〜ｄ９、１０bitのＤＡ変換器５２を使用している。
それに対して、本実施形態では、アナログ信号Ｖoutのオフセット電圧Ｖoffおよび振幅電圧Ｖａを設定するのに、各基準電圧生成回路２２，２３、４bitのデジタル信号Ｄ０〜Ｄ３、４bitのＤＡ変換器２４を使用している。また、本実施形態では、アナログ信号Ｖoutの歪みを設定するのに、ＲＡＭ２１、４bitのデジタル信号Ｄ０〜Ｄ３、４bitのＤＡ変換器２４を使用している。
【００７３】
ここで、各基準電圧生成回路２２，２３は、ＰＷＭ回路３１，３２とローパスフィルタ３３，３４だけから構成されているため、単純な構成で安価に提供できる。
【００７４】
また、４bitのＤＡ変換器２４は、Ｒ−２Ｒ型のラダー抵抗回路網３９から成る電圧加算方式ＤＡ変換器と、各バッファ回路３５〜３８とから構成されている。
Ｒ−２Ｒ型のラダー抵抗回路網３９は、構成が単純であるためＩＣ化に適しており安価に提供できる。そして、各バッファ回路３５〜３８は、コンプリメンタリの２個のトランジスタＱ１，Ｑ２を用いることにより、単純な構成で安価に提供できる。
そのため、ＤＡ変換器２４は単純な構成で安価に提供できる。
【００７５】
従って、各基準電圧生成回路２２，２３およびＤＡ変換器２４から構成された信号変換器１２は、従来技術のＤＡ変換器５２に比べ、構成が単純で安価である。
【００７６】
また、４bitのデジタル信号Ｄ０〜Ｄ３を生成するＤＳＲＣ制御用ＬＳＩ１１は、４個の出力端子Ｐ０〜Ｐ３を設けるだけでよいため、１０個の出力端子ｐ０〜ｐ９を設ける必要がある従来技術のＤＳＲＣ制御用ＬＳＩ５１に比べ、パッケージの外形寸法を小さくできること加えて製造コストを低減することができる。
【００７７】
そして、ＲＡＭ２１にはアナログ信号Ｖoutの歪みのみを調節するための変換テーブルを設けるだけでよいことから、アナログ信号Ｖoutのオフセット電圧Ｖoff，振幅電圧Ｖａ，歪みの３つの要素を調節するための変換テーブルが設ける必要がある従来技術のＲＡＭ６２に比べ、ＲＡＭ２１の記憶容量が小さくて済み、このような記憶容量の小さなＲＡＭは安価である。
【００７８】
従って、本実施形態のＥＴＣ車載器１０は、従来のＥＴＣ車載器５０に比べて製造コストを低減することができる。
【００７９】
［別の実施形態］
ところで、本発明は上記実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
【００８０】
（１）上記実施形態では、各バッファ回路３５〜３８をＰＮＰトランジスタＱ１およびＮＰＮトランジスタＱ２によって構成している。
しかし、図５に示すように、ＰＮＰトランジスタＱ１をＰチャネルＭＯＳトランジスタＱ３に置き換えると共に、ＮＰＮトランジスタＱ２をＮチャネルＭＯＳトランジスタＱ４に置き換えることにより、各バッファ回路３５〜３８をＣＭＯＳ型バッファ回路にしてもよい。
この場合、ＭＯＳトランジスタＱ３，Ｑ４は、バイポーラトランジスタＱ１，Ｑ２のように過大なベース電流が流れるのを防止する必要がないため、各抵抗Ｒ３，Ｒ４を省くことができる。
【００８１】
（２）Ｒ−２Ｒ型のラダー抵抗回路網３９から構成された電圧加算方式ＤＡ変換器を、他の適宜な方式（例えば、重み抵抗方式、抵抗分圧方式、電流加算方式、重み電流方式など）のＤＡ変換器に置き換えてもよい。
【００８２】
（３）上記実施形態では４bitのＤＡ変換器２４を用いたが、ＤＡ変換器２４の変換精度を５bit以上の高精度にすれば、ＥＴＣに要求される無線通信を更に確実に行うことが可能な高周波信号を得るためのアナログ信号Ｖoutを生成することができる。
尚、Ｒ−２Ｒ型のラダー抵抗回路網３９を使用したＤＡ変換器２４は構成が単純であるため、変換精度を５bit以上にしても、特許文献１に開示されたＤＡ変換器に比べて、回路規模がはるかに小さいため、ＥＴＣ車載器１０の製造コストが大幅に増大することはない。
【００８３】
（４）上記実施形態は本発明をＥＴＣ車載器に適用したものであるが、本発明は、どのような電子装置に適用してもよい。
【図面の簡単な説明】
【００８４】
【図１】本発明を具体化した一実施形態のＥＴＣ車載器（ＥＴＣ用通信装置）１０の要部概略構成を示すブロック回路図。
【図２】ＥＴＣ車載器１０が備えた信号変換器１２の内部構成を示すブロック回路図。
【図３】図３（Ａ）は、信号変換器１２を構成するＰＷＭ回路３１の出力信号ＲＨを示す特性図。図３（Ｂ）は、信号変換器１２を構成するＰＷＭ回路３２の出力信号ＲＬを示す特性図。
【図４】信号変換器１２からＲＦ回路５３へ出力されるアナログ信号Ｖoutを示す特性図。
【図５】本発明を具体化した別の実施形態における信号変換器１２の内部構成を示すブロック回路図。
【図６】従来のＥＴＣ車載器５０の要部概略構成を示すブロック回路図。
【図７】ＥＴＣ車載器５０が備えたＤＡ変換器５２からＲＦ回路５３へ出力されるアナログ信号Ｖoutを示す特性図。
【符号の説明】
【００８５】
１０…ＥＴＣ車載器
１１…ＤＳＲＣ制御用ＬＳＩ
１２…信号変換器
２１…ＲＡＭ
２２…高電位側基準電圧生成回路
２３…低電位側基準電圧生成回路
２４…ＤＡ変換器
３１，３２…ＰＷＭ回路
３３，３４…ローパスフィルタ
３５〜３８…バッファ回路
３９…ラダー抵抗回路網
５３…ＲＦ回路
５４…アンテナ
６１…ＭＡＣ回路
Ｄ０〜Ｄ３…デジタル信号
Ｖout…アナログ信号
Ｖoff…オフセット電圧
Ｖａ…振幅電圧
ＳＨ，ＳＬ…制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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