(57)【要約】【課題】  所望の適正な加工状態を得ることが可能な半導体装置の製造方法を提供する。【解決手段】  半導体基板１１の主面上にゲート絶縁膜１２を介してゲート構造１３を形成する工程と、ゲート構造の上面、ゲート構造の側面及び半導体基板の主面を覆う第１の絶縁膜１４を形成する工程と、フッ素を含まないガスを用いた異方性のプラズマ処理によりゲート構造の上面及び半導体基板の主面を覆う第１の絶縁膜を改質する工程と、改質された第１の絶縁膜１５を除去する工程とを備える。【選択図】      図２
2006108629.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上にゲート絶縁膜を介してゲート構造を形成する工程と、
前記ゲート構造の上面、前記ゲート構造の側面及び前記半導体基板の主面を覆う第１の絶縁膜を形成する工程と、
フッ素を含まないガスを用いた異方性のプラズマ処理により前記ゲート構造の上面及び前記半導体基板の主面を覆う第１の絶縁膜を改質する工程と、
前記改質された第１の絶縁膜を除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上又は半導体基板上方に金属を含んだ導電部を形成する工程と、
前記導電部上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の一部を除去して前記第１の絶縁膜を露出させる工程と、
フッ素を含まないガスを用いた異方性のプラズマ処理により前記露出した第１の絶縁膜を改質する工程と、
前記改質された第１の絶縁膜を除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上又は半導体基板上方に第１の絶縁膜を形成する工程と、
フッ素を含まないガスを用いた異方性のプラズマ処理により前記第１の絶縁膜を改質する工程及び改質された第１の絶縁膜を除去する工程を複数回繰り返す工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜を改質する工程は、前記第１の絶縁膜を酸化する工程、前記第１の絶縁膜を窒化する工程又は前記第１の絶縁膜にダメージを与える工程を含む
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記改質された第１の絶縁膜を除去する工程は、ウエット処理により行われる
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ゲート電極の側面に形成される側壁スペーサーは、特性に優れた半導体装置を形成するための重要な要素の一つとなっている（例えば、非特許文献１参照）。しかしながら、半導体装置の微細化に伴い、側壁スペーサーの加工精度を確保することがしだいに難しくなってきている。
【０００３】
側壁スペーサーは通常、以下のようにして形成される。まず、スペーサー用絶縁膜としてシリコン酸化膜やシリコン窒化膜を、ゲート電極を覆うように形成する。続いて、フルオロカーボン系ガス（ＣＦ4 やＣＨＦ3 等）を用いたＲＩＥによってスペーサー用絶縁膜を異方性エッチングすることで、ゲート電極の側面にのみ側壁スペーサーが形成される。この異方性エッチングでは、スペーサー用絶縁膜のシリコン基板に対するエッチング選択比を高くして、シリコン基板のエッチング量をできるだけ小さくする必要がある。また、側壁スペーサーは、ソース／ドレイン形成用の不純物イオン注入のマスクとして用いるものであり、マスクとしての精度を上げるために垂直な形状であることが望ましい。
【０００４】
エッチング選択比を高くするためには、エッチングガス中の炭素とフッ素の比（Ｃ／Ｆ比）を高くする必要がある。ところが、Ｃ／Ｆ比を高くすると側壁スペーサーは裾が広がったテーパー形状となり、垂直な形状が得られなくなる。逆に、Ｃ／Ｆ比を低くすると、側壁スペーサーを垂直にすることは可能となるが、エッチング選択比が下がるため、シリコン基板のエッチング量が増大してしまう。
【０００５】
このように、側壁スペーサーをフルオロカーボン系等のフッ素を含んだガスを用いたプラズマエッチングによって形成する場合、スペーサー用絶縁膜のシリコン基板に対するエッチング選択比を高くすること、及び垂直形状を有する側壁スペーサーを形成することが困難である。そのため、所望の加工状態を有する側壁スペーサーを得ることが困難であった。
【０００６】
また、半導体装置の微細化に伴い、ヴィアホールやコンタクトホールについても所望の加工状態を得ることがしだいに難しくなってきている。一例として、銅配線に達するヴィアホールを形成する場合について説明する。
【０００７】
ヴィアホールは通常、以下のようにして形成される。まず、銅配線が形成された領域上にストッパー絶縁膜（例えば、シリコン窒化膜）を形成し、さらにストッパー絶縁膜上に層間絶縁膜を形成する。続いて、フォトレジストをマスクとして層間絶縁膜をエッチングし、層間絶縁膜にホールを形成する。このとき、ストッパー絶縁膜がエッチングのストッパーとして機能する。フォトレジストを除去した後、フルオロカーボン系ガスを用いたプラズマ異方性エッチングによってストッパー絶縁膜を除去することにより、銅配線の表面が露出し、ヴィアホールが形成される。
【０００８】
しかしながら、フルオロカーボン系ガスを用いてストッパー絶縁膜をエッチングした後に、銅配線の表面にはフッ素を含有した堆積物が残留する。その後、薬液洗浄等のウエット処理系へ搬送する間に、この堆積物に含まれるフッ素が大気中の水分と反応してフッ酸（ＨＦ）等が生成される。さらに、フッ素やフッ酸の存在に起因して、銅化合物の生成や銅浸食部の生成等、銅コロージョンが発生する。そのため、ヴィアホール内にヴィア用の金属を適正に形成することができず、ヴィア抵抗の増大等、接続不良の大きな要因となる。このようなフッ素に起因したコロージョンの問題は、銅に限らず、他の金属や金属シリサイドについても生じ得るものである。
【０００９】
このように、ヴィアホールやコンタクトホールの形成に際して、フルオロカーボン系等のフッ素を含んだガスを用いたプラズマエッチングによってストッパー絶縁膜を除去する場合、フッ素に起因したコロージョンの発生により、所望の加工状態を有するヴィアホールやコンタクトホールを形成することが困難であり、接続不良の大きな要因となっていた。
【００１０】
上述した例からもわかるように、フッ素を含んだガスを用いたプラズマエッチングでは、種々の問題によって所望の適正な加工状態を得ることが困難であり、したがって特性や信頼性に優れた半導体装置を製造することが困難であった。
【非特許文献１】A.Hokazono et al., "14 nm Gate Length CMOSFETs Utilizing Low Thermal Budget Process with Poly-SiGe and Ni Salicide" IEDM Tech. Dig., 957, pp639-642, 2002
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、所望の適正な加工状態を得ることが可能な半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１２】
本発明の第１の視点に係る半導体装置の製造方法は、半導体基板の主面上にゲート絶縁膜を介してゲート構造を形成する工程と、前記ゲート構造の上面、前記ゲート構造の側面及び前記半導体基板の主面を覆う第１の絶縁膜を形成する工程と、フッ素を含まないガスを用いた異方性のプラズマ処理により前記ゲート構造の上面及び前記半導体基板の主面を覆う第１の絶縁膜を改質する工程と、前記改質された第１の絶縁膜を除去する工程と、を備える。
【００１３】
本発明の第２の視点に係る半導体装置の製造方法は、半導体基板上又は半導体基板上方に金属を含んだ導電部を形成する工程と、前記導電部上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜の一部を除去して前記第１の絶縁膜を露出させる工程と、フッ素を含まないガスを用いた異方性のプラズマ処理により前記露出した第１の絶縁膜を改質する工程と、前記改質された第１の絶縁膜を除去する工程と、を備える。
【００１４】
本発明の第３の視点に係る半導体装置の製造方法は、半導体基板上又は半導体基板上方に第１の絶縁膜を形成する工程と、フッ素を含まないガスを用いた異方性のプラズマ処理により前記第１の絶縁膜を改質する工程及び改質された第１の絶縁膜を除去する工程を複数回繰り返す工程と、を備える。
【発明の効果】
【００１５】
本発明によれば、所望の適正な加工状態を得ることが可能となり、特性や信頼性に優れた半導体装置を製造することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を図面を参照して説明する。
【００１７】
（実施形態１）
本発明の第１の実施形態に係る半導体装置の製造方法を、図１〜図３に示した断面図を参照して説明する。
【００１８】
まず、図１に示すように、シリコン基板（半導体基板）１１の主面上にゲート絶縁膜１２を介して、ゲート構造としてゲート電極（ゲート配線）１３を形成する。ゲート絶縁膜１２にはシリコン酸化膜を、ゲート電極１３にはポリシリコン膜を用いる。なお、ここでは、ゲート絶縁膜１２がゲート電極１３とともにゲート形状に加工された構造を示したが、ゲート絶縁膜１２は加工されずシリコン基板１１の主面全面を覆ったままでもよい。続いて、ゲート電極１３の表面（上面及び側面）及びシリコン基板１１の表面（主面）を覆うように、スペーサー用絶縁膜（第１の絶縁膜）１４として厚さ１０ｎｍのシリコン窒化膜を形成する。
【００１９】
次に、図２に示すように、異方性のプラズマ処理として酸素プラズマ処理（Ｏ2 プラズマ処理）を行う。酸素プラズマ処理には、例えば平行平板型ＲＩＥ装置と同様の構成を有するプラズマ処理装置を用いるが、ＩＣＰ方式やＥＣＲ方式のＲＩＥ装置と同様の構成を有するプラズマ処理装置を用いてもよい。この酸素プラズマ処理は異方性のプラズマ処理であるため、シリコン基板１１の主面に対して実質的に垂直な方向から酸素イオンが供給される。そのため、シリコン窒化膜１４のうち、ゲート電極１３の上面を覆う部分及び半導体基板の主面を覆う部分には多くの酸素が注入される（導入される）が、ゲート電極１３の側面を覆う部分にはほとんど酸素が注入されない。その結果、シリコン窒化膜１４のゲート電極１３の上面を覆う部分及び半導体基板の主面を覆う部分が選択的に酸化され、多量の酸素を含有したシリコン窒化膜で形成された改質層１５が形成される。
【００２０】
次に、図３に示すように、希フッ酸を用いたウエットエッチング処理を行う。希フッ酸を用いることにより、シリコン窒化膜１４及びシリコン基板１１に対して選択的に改質層１５をエッチングすることができる。その結果、シリコン窒化膜１４のうちゲート電極１３の側面に形成された部分のみが残り、ゲート電極１３の側面に側壁スペーサーが形成される。その後の工程については特に示さないが、このようにして形成された側壁スペーサーは、ソース／ドレイン形成用の不純物をシリコン基板１１にイオン注入する際にマスクとして用いられる。
【００２１】
以上のように、本実施形態では、フルオロカーボン系ガスを用いずにスペーサー用絶縁膜（シリコン窒化膜）１４が加工される。フルオロカーボン系ガスを用いたプラズマエッチングによってスペーサー用絶縁膜を加工する場合には、たとえゲート絶縁膜でシリコン基板の主面全面を覆った場合であっても、高エッチング選択比と垂直加工形状との両立が困難である。本実施形態では、まず異方性の酸素プラズマ処理を行うことにより、ゲート電極１３の側面以外の部分に形成されたシリコン窒化膜１４を酸化して改質層１５を形成する。次いで、この改質層１５を等方的なウエットエッチング処理によって除去することで、側壁スペーサーを形成している。酸素プラズマ処理は、シリコン窒化膜１４を除去するものではないため、ゲート電極１３の側面に形成されたシリコン窒化膜１４の垂直性は当然維持される。また、改質層１５を除去する処理では、エッチング選択比のみを考慮した等方的なエッチングを行えばよい。そのため、高エッチング選択比のエッチャントを用いてエッチングを行うことで、シリコン基板１１をほとんどエッチングせずに改質層１５を選択的に除去することができる。このように、本実施形態では、改質層の形成及び改質層の除去という２段階の処理で側壁スペーサーを形成する。これにより、シリコン基板を実質的にエッチングすることなく、垂直形状の側壁スペーサーを形成することができ、特性や信頼性に優れた半導体装置を製造することが可能となる。
【００２２】
また、酸素プラズマ処理の際にシリコン窒化膜１４に注入される酸素イオンの深さは、酸素イオンのエネルギーによって決まる。そのため、酸素プラズマのパワーを制御することによって、改質層１５の深さ（厚さ）を所望の深さに厳密に制御する（設定する）ことが可能である。したがって、酸素プラズマ処理において、シリコン基板１１を酸化せずにシリコン窒化膜１４のみを酸化することが可能であり、ウエットエッチング処理においてシリコン基板１１の表面がエッチングされるといった事態を確実に回避することが可能である。
【００２３】
（実施形態２）
本発明の第２の実施形態に係る半導体装置の製造方法を、図１〜図３に示した断面図を参照して説明する。
【００２４】
まず、図１に示すように、第１の実施形態と同様にして、シリコン基板（半導体基板）１１の主面上にゲート絶縁膜１２を介してゲート電極（ゲート配線）１３を形成する。続いて、ゲート電極１３の表面（上面及び側面）及びシリコン基板１１の表面（主面）を覆うように、スペーサー用絶縁膜（第１の絶縁膜）１４を形成する。本実施形態では、スペーサー用絶縁膜１４として厚さ１０ｎｍのシリコン酸化膜を用いる。
【００２５】
次に、図２に示すように、第１の実施形態と同様のプラズマ処理装置を用いて、異方性のプラズマ処理として窒素プラズマ処理（Ｎ2 プラズマ処理）を行う。この窒素プラズマ処理も第１の実施形態における酸素プラズマ処理と同様に異方性のプラズマ処理であるため、シリコン基板１１の主面に対して垂直な方向から窒素イオンが供給される。そのため、第１の実施形態と同様の原理により、シリコン酸化膜１４のゲート電極１３の上面を覆う部分及び半導体基板の主面を覆う部分が選択的に窒化され、多量の窒素を含有したシリコン酸化膜で形成された改質層１５が形成される。また、第１の実施形態と同様、プラズマパワーを制御することによって、改質層１５の深さ（厚さ）を所望の深さに厳密に制御することが可能であり、シリコン基板１１を窒化せずにシリコン酸化膜１４のみを選択的に窒化することが可能である。
【００２６】
次に、図３に示すように、ホットリン酸を用いた高温ウエットエッチング処理を行う。高温のリン酸を用いることにより、シリコン酸化膜１４及びシリコン基板１１に対して選択的に改質層１５をエッチングすることができる。その結果、シリコン酸化膜１４のうちゲート電極１３の側面に形成された部分のみが残り、ゲート電極１３の側面に側壁スペーサーが形成される。
【００２７】
以上のように、本実施形態においても、第１の実施形態と同様に、改質層の形成及び改質層の除去という２段階の処理で側壁スペーサーを形成する。これにより、シリコン基板を実質的にエッチングすることなく、垂直形状の側壁スペーサーを形成することが可能となる。
【００２８】
（実施形態３）
本発明の第３の実施形態に係る半導体装置の製造方法を、図１〜図３に示した断面図を参照して説明する。
【００２９】
まず、図１に示すように、第１の実施形態と同様にして、シリコン基板（半導体基板）１１の主面上にゲート絶縁膜１２を介してゲート電極（ゲート配線）１３を形成する。続いて、ゲート電極１３の表面（上面及び側面）及びシリコン基板１１の表面（主面）を覆うように、スペーサー用絶縁膜（第１の絶縁膜）１４を形成する。本実施形態では、スペーサー用絶縁膜１４として厚さ１０ｎｍのシリコン窒化膜を用いる。
【００３０】
次に、図２に示すように、第１の実施形態と同様のプラズマ処理装置を用いて、異方性のプラズマ処理としてアルゴンプラズマ処理（Ａｒプラズマ処理）を行う。このＡｒプラズマ処理も第１の実施形態における酸素プラズマ処理と同様に異方性のプラズマ処理であるため、シリコン基板１１の主面に対して垂直な方向からＡｒイオンが供給される。そのため、第１の実施形態と同様の原理により、シリコン窒化膜１４のゲート電極１３の上面を覆う部分及び半導体基板の主面を覆う部分に選択的にＡｒが注入され（導入され）、改質層１５が形成される。また、第１の実施形態と同様、プラズマパワーを制御することによって、改質層１５の深さ（厚さ）を所望の深さに厳密に制御することが可能であり、シリコン窒化膜１４のみに選択的にＡｒを導入することが可能である。この改質層１５には、Ａｒの注入によって大きなダメージが与えられており、シリコン窒化膜のＳｉ−Ｎ結合が分断されて多量のダングリングボンドが存在している。
【００３１】
次に、図３に示すように、希フッ酸を用いたウエットエッチング処理を行う。通常シリコン窒化膜１４は希フッ酸処理によってエッチングされないが、改質層１５には多量のダングリングボンドが存在しているため、エッチングが進行すると考えられる。そのため、希フッ酸処理により、シリコン窒化膜１４及びシリコン基板１１に対して選択的に改質層１５をエッチングすることができる。その結果、シリコン窒化膜１４のうちゲート電極１３の側面に形成された部分のみが残り、ゲート電極１３の側面に側壁スペーサーが形成される。
【００３２】
以上のように、本実施形態においても、第１の実施形態と同様に、改質層の形成及び改質層の除去という２段階の処理で側壁スペーサーを形成する。これにより、シリコン基板を実質的にエッチングすることなく、垂直形状の側壁スペーサーを形成することが可能となる。
【００３３】
（実施形態４）
次に、本発明の第４の実施形態に係る半導体装置の製造方法を説明する。上述した第１〜第３の実施形態では、図２に示した改質層１５を形成する工程と図３に示した改質層１５を除去する工程とをそれぞれ１回ずつ行った。しかしながら、プラズマ処理によって改質できる絶縁膜の膜厚は通常１０ｎｍ程度或いはそれ以下である。そのため、スペーサー用絶縁膜１４が厚い場合には、１回のプラズマ処理によってスペーサー用絶縁膜１４を厚さ方向において全て改質できない場合もあり得る。本実施形態では、改質層１５を形成する工程と改質層１５を除去する工程とを複数回繰り返すことで、最終的にゲート電極（ゲート構造）１３の側面に側壁スペーサーを形成する。
【００３４】
図４〜図８は、本実施形態に係る半導体装置の製造方法を示した断面図であり、図９は、図４〜図８に示した製造方法に適用される製造装置の概略構成を示した図である。以下、これらの図を参照して、本実施形態に係る半導体装置の製造方法を説明する。
【００３５】
まず、図４に示すように、第１の実施形態と同様にして、シリコン基板１１の主面上にゲート絶縁膜１２を介してゲート電極１３を形成した後、スペーサー用絶縁膜１４としてシリコン窒化膜を形成する。ただし、本実施形態では、シリコン窒化膜１４の厚さは例えば２０ｎｍ程度であり、第１の実施形態で示したシリコン窒化膜１４よりも厚い。
【００３６】
次に、上記のようにして得られた被処理基板をロードロックチャンバー１０１内にセットする。続いて、ゲートバルブ１０２を開け、搬送ロボット１０３によって被処理基板を搬送チャンバー１０４に移動する。ゲートバルブ１０２を閉めた後、排気ライン１０５によって搬送チャンバー１０４内を真空排気する。続いて、ゲートバルブ１０６を開けて、被処理基板をプラズマ処理チャンバー１０７に移動する。ゲートバルブ１０６を閉めた後、プラズマ処理チャンバー１０７において、第１の実施形態と同様の異方性の酸素プラズマ処理を行う。その結果、図５に示すように、第１の実施形態と同様の原理により、シリコン窒化膜１４のゲート電極１３の上面を覆う部分及び半導体基板の主面を覆う部分が選択的に酸化され、多量の酸素を含有したシリコン窒化膜で形成された改質層１５ａが形成される。ただし、本実施形態では、シリコン窒化膜１４の厚さが厚いため、シリコン窒化膜１４の厚さの半分程度が改質される。
【００３７】
このようにしてプラズマ処理を行った後、ゲートバルブ１０６を開けて、被処理基板を搬送チャンバー１０４に移動する。ゲートバルブ１０６を閉めた後、パージライン１０８から搬送チャンバー１０４内に窒素ガスを導入して、搬送チャンバー１０４内を大気圧にする。
【００３８】
次に、ゲートバルブ１０９を開けて、被処理基板をエッチング処理チャンバー１１０に移動する。ゲートバルブ１０９を閉めた後、エッチング処理チャンバー１１０においてＨＦベーパー処理を行う。このＨＦベーパー処理によっても、第１の実施形態での希フッ酸処理と同様に、改質層１５ａの等方的な選択エッチングを行うことが可能である。その結果、図６に示すように、改質層１５ａが選択的に除去される。
【００３９】
次に、ゲートバルブ１０９を開けて、被処理基板を搬送チャンバー１０４に移動する。その後、上述したのと同様の手順により、被処理基板をプラズマ処理チャンバー１０７に移動し、プラズマ処理チャンバー１０７内において再度、異方性の酸素プラズマ処理を行う。その結果、図７に示すように、シリコン窒化膜１４のゲート電極１３の上面を覆う部分及び半導体基板の主面を覆う部分が選択的に酸化され、多量の酸素を含有したシリコン窒化膜で形成された改質層１５ｂが形成される。改質層１５ａの除去によってシリコン窒化膜１４の厚さが薄くなっているため、改質層１５ｂが形成される部分ではシリコン窒化膜全体が酸化される。
【００４０】
次に、上述したのと同様の手順により、被処理基板を搬送チャンバー１０４を介してエッチング処理チャンバー１１０に移動し、エッチング処理チャンバー１１０において再度、ＨＦベーパー処理を行う。その結果、図８に示すように、シリコン窒化膜１４及びシリコン基板１１に対して選択的に改質層１５ｂがエッチングされ、ゲート電極１３の側面に側壁スペーサーが形成される。
【００４１】
なお、上述した実施形態では、改質層を形成する処理と改質層を除去する処理との繰り返し回数を２回としたが、スペーサー用絶縁膜の厚さがより厚いような場合には繰り返し回数を３回以上としてもよい。また、シリコン基板１１の主面全面をゲート絶縁膜で覆った状態でスペーサー用絶縁膜を形成した場合には、改質層を形成する処理と改質層を除去する処理との繰り返しにより、ゲート絶縁膜を加工してもよい。
【００４２】
以上のように、本実施形態においても、第１の実施形態と同様に、シリコン基板を実質的にエッチングすることなく、垂直形状の側壁スペーサーを形成することが可能となる。また、本実施形態では、改質層を形成する処理と改質層を除去する処理を繰り返すことにより、スペーサー用絶縁膜が厚い場合でも、確実にゲート電極の側面に側壁スペーサーを形成することができる。また、改質層を形成する各処理において、プラズマパワーを制御することにより、各処理における改質層１５の深さ（厚さ）を所望の深さに厳密に制御することが可能である。したがって、第１の実施形態と同様、シリコン基板１１を酸化せずにシリコン窒化膜１４のみを選択的に酸化することが可能である。また、図９に示したような装置を用いることで、改質層を形成する処理と改質層を除去する処理とを連続的かつ効率的に繰り返すことができ、スループットを向上させることができる。特に、改質層を除去する際のエッチャントとしてベーパーを用いることにより、ウエット処理によって改質層を除去した後の乾燥が容易であり、スループットの向上に有効である。
【００４３】
なお、本実施形態では、改質層１５ａの除去をＨＦベーパー処理によって行ったが、この段階では下地のシリコン基板１１は露出しないため、通常のフルオロカーボン系ガスを用いたドライエッチングも可能である。すなわち、例えばＣ4Ｆ8／ＣＯ／Ａｒの混合ガスを用いたドライエッチングを行うことで、シリコン窒化膜が酸化された改質層１５ａをシリコン窒化膜１４に対して選択的に除去することができる。このようにして、プラズマ処理チャンバー１０７において異方性の酸素プラズマ処理とフルオロカーボン系ガスを用いたドライエッチングの連続処理を行うことができ、さらにスループットを向上させることが可能となる。
【００４４】
また、上述した方法すなわち、絶縁膜に改質層を形成する処理及び改質層を除去する処理を繰り返すことで絶縁膜を加工するという方法は、上述した側壁スペーサーの形成工程のみならず、絶縁膜に対する種々の加工工程に適用することが可能である。
【００４５】
（実施形態５）
次に、本発明の第５の実施形態に係る半導体装置の製造方法を、図１０〜図１４に示した断面図を参照して説明する。
【００４６】
まず、図１０に示すように、シリコン基板３１（半導体基板）の上方に銅配線（導電部）３３を形成する。図に示した例では、シリコン基板３１上に形成された第１層目の層間絶縁膜３２に銅配線３３が形成されているが、第２層目以上の層間絶縁膜に銅配線が形成されていてもよい。
【００４７】
次に、図１１に示すように、層間絶縁膜３２上及び銅配線３３上にストッパー絶縁膜（第１の絶縁膜）３４として厚さ３０ｎｍのシリコン窒化膜を形成し、さらにストッパー絶縁膜３４上に層間絶縁膜（第２の絶縁膜）３５を形成する。ストッパー絶縁膜３４は、後述する工程で層間絶縁膜３５にホールを形成する際のエッチングストッパーとして機能するとともに、銅配線３３中の銅の拡散を抑制する拡散バリアとしても機能する。続いて、リソグラフィ技術により、層間絶縁膜３５上にヴィアホール形成用のフォトレジストパターン３６を形成する。
【００４８】
次に、図１２に示すように、フォトレジストパターン３６をマスクとして、異方性のプラズマエッチングによって層間絶縁膜３５をエッチングする。これにより、ストッパー絶縁膜３４が露出し、層間絶縁膜３５にホール３７ａが形成される。このとき、ストッパー絶縁膜３４がエッチングのストッパーとして機能するが、オーバーエッチングによってストッパー絶縁膜３４もエッチングされており、ストッパー絶縁膜３４の厚さが例えば１０ｎｍ程度に減少する。さらに、フォトレジストパターン３６をアッシングによって除去する。
【００４９】
次に、図１３に示すように、異方性のプラズマ処理として酸素プラズマ処理（Ｏ2 プラズマ処理）を行う。この酸素プラズマ処理には、第１の実施形態で説明したのと同様のプラズマ処理装置を用いることができる。酸素プラズマ処理により、ストッパー絶縁膜（シリコン窒化膜）３４が酸化され、改質層３８が形成される。この酸素プラズマ処理は異方性のプラズマ処理であるため、シリコン基板１１の主面に対して実質的に垂直な方向、すなわちストッパー絶縁膜３４の表面に対して実質的に垂直な方向から酸素イオンが供給される。そのため、ストッパー絶縁膜３４のホール３７ａに対応した部分にのみ酸素イオンが注入され（導入され）、改質層３８が形成される。また、第１の実施形態と同様、プラズマパワーを制御することによって、改質層３８の深さ（厚さ）を所望の深さに厳密に制御することが可能であり、銅配線３３を酸化せずにシリコン窒化膜３４のみを選択的に酸化することが可能である。
【００５０】
次に、図１４に示すように、希フッ酸を用いたウエットエッチング処理を行い、改質層３８を選択的にエッチング除去する。さらに、露出した銅配線３３の表面を速やかに薬液で洗浄する。これにより、ヴィアホール３７ｂが形成される。銅配線３３の表面は、従来のようにフッ素を含んだガスに晒されていないため、フッ素に起因したコロージョンが生じることはなく、清浄な状態が維持される。その後の工程については特に示さないが、このようにして形成されたヴィアホール３７ｂを金属材料で埋めることでヴィアプラグが形成される。
【００５１】
以上のように、本実施形態では、フルオロカーボン系ガスを用いずにストッパー絶縁膜（シリコン窒化膜）３４を加工するため、フッ素に起因したコロージョンの発生を防止することができる。そのため、銅配線３３の表面を清浄に維持することができ、接続不良の発生を防止することができる。このように、本実施形態では、改質層の形成及び改質層の除去という２段階の処理でストッパー絶縁膜を除去する。これにより、コロージョンの発生を防止して所望の加工状態を有するヴィアホールを確実に精度よく形成することができ、特性や信頼性に優れた半導体装置を製造することが可能となる。
【００５２】
なお、本実施形態では、導電部としてＣｕ配線を例に説明したが、Ｃｕ以外の金属を用いて導電部が形成されていてもよい。また、金属シリサイドを用いて導電部が形成されていてもよい。これらの場合にも、上述した方法と同様の方法を用いることで、フッ素に起因したコロージョンの発生を防止することができる。例えば、導電部として、Ａｌ配線を用いた場合や、ＭＩＳトランジスタのソース／ドレイン領域に形成された金属シリサイド層を用いた場合にも、導電部上にはストッパー絶縁膜が形成されるため、上述した方法と同様の方法を用いることが可能である。
【００５３】
図１５は、導電部として、ＭＩＳトランジスタのソース／ドレイン領域に形成された金属シリサイド層を用いた場合の例である。素子分離領域５２及びソース／ドレイン拡散層５３を有するシリコン基板（半導体基板）５１上に、導電部として金属シリサイド層（例えば、Ｎｉシリサイド層やＣｏシリサイド層）５４を形成する。さらに、ストッパー絶縁膜（例えば、シリコン窒化膜）５５及び層間絶縁膜５６を順次形成する。その後、上述した実施形態と同様にして、ストッパー絶縁膜５５をエッチングストッパーとして層間絶縁膜５６にホールを形成する。続いて、異方性のプラズマ処理によってストッパー絶縁膜５５を改質し、さらに改質されたストッパー絶縁膜をウエットエッチングによって除去することで、コンタクトホール５７が形成される。このように、導電部として金属シリサイド層を用いた場合にも、上述した実施形態の方法と同様の方法を用いることで、上述した実施形態と同様の作用効果を得ることができる。
【００５４】
また、本実施形態では、ヴィアホールやコンタクトホール等のホールの形成について説明したが、ホールに加えてさらに配線溝を形成し、ホール及び配線溝を同時に導電材料で埋めるデュアルダマシン工程に対しても、上述した手法と同様の手法を適用することが可能である。
【００５５】
また、本実施形態では、改質層を形成する処理と改質層を除去する処理とをそれぞれ１回ずつ行ったが、ストッパー絶縁膜が厚いような場合には、第４の実施形態で述べたような方法により、改質層を形成する処理と改質層を除去する処理とを繰り返し行うようにしてもよい。
【００５６】
（実施形態６）
次に、本発明の第６の実施形態に係る半導体装置の製造方法を、図１６〜図１９に示した断面図を参照して説明する。
【００５７】
まず、図１６に示すように、シリコン基板（半導体基板）７１の主面上にゲート絶縁膜７２を介して、ゲート構造７５を形成する。このゲート構造７５は、ゲート絶縁膜７２上に形成されたゲート電極（ゲート配線）７３と、ゲート電極７３上に形成されたハードマスク膜７４とで構成されている。ゲート絶縁膜７２にはシリコン酸化膜を、ゲート電極７３にはポリシリコン膜を用いる。なお、ここでは、ゲート絶縁膜７２がゲート電極７３とともにゲート形状に加工された構造を示したが、ゲート絶縁膜７２は加工されずシリコン基板７１の主面全面を覆ったままでもよい。続いて、ゲート構造７５の表面（上面及び側面）及びシリコン基板７１の表面（主面）を覆うように、スペーサー用絶縁膜（第１の絶縁膜）７６として厚さ１０ｎｍ以下のシリコン窒化膜を形成する。
【００５８】
次に、図１７に示すように、第１の実施形態と同様のプラズマ処理装置を用いて、異方性のプラズマ処理として水素プラズマ処理（Ｈ2 プラズマ処理）を行う。この水素プラズマ処理も第１の実施形態における酸素プラズマ処理と同様に異方性のプラズマ処理であるため、シリコン基板７１の主面に対して垂直な方向から水素イオンが供給される。そのため、第１の実施形態と同様の原理により、シリコン窒化膜７６のゲート構造７５の上面を覆う部分及び半導体基板７１の主面を覆う部分に選択的に水素が注入され（導入され）、改質層７７が形成される。また、第１の実施形態と同様、プラズマパワーを制御することによって、改質層７７の深さ（厚さ）を所望の深さに厳密に制御することが可能であり、シリコン窒化膜７６のみに選択的に水素を導入することが可能である。この改質層７７には、水素の注入によって大きなダメージが与えられており、シリコン窒化膜のＳｉ−Ｎ結合が分断されて多量のダングリングボンドが存在している。
【００５９】
次に、図１８に示すように、希フッ酸を用いたウエットエッチング処理を行う。このウエットエッチング処理により、シリコン窒化膜７６及びシリコン基板７１に対して選択的に改質層７７をエッチングすることができる。その結果、シリコン窒化膜７６のうちゲート構造７５の側面に形成された部分のみが残り、ゲート構造７５の側面に側壁スペーサーが形成される。
【００６０】
希フッ酸を用いたウエットエッチング処理によって改質層７７がエッチングされる理由としては、例えば以下のようなことが考えられる。上述したように、改質層７７には、水素の注入によって大きなダメージが与えられており、多量のダングリングボンドが存在している。このダングリングボンドに何らかの原因で酸素が結合し、希フッ酸に対するエッチングレートが増大したのではないかと考えられる。例えば、水素プラズマ処理を行うチャンバー内には微量の酸素が存在しており、この酸素がダングリングボンドに結合することが考えられる。また、水素プラズマ処理を行ったチャンバーから基板を取り出す際に、ダングリングボンドに酸素が結合することも考えられる。このような理由により、改質層７７中には酸素が取り込まれており、希フッ酸を用いたウエットエッチング処理によって改質層７７がエッチングされるのではないかと考えられる。
【００６１】
次に、図１９に示すように、図１８の工程で露出したシリコン基板７１の表面に、エピタキシャルシリコン膜（エピタキシャル半導体膜）７８を形成する。ゲート電極（ポリシリコン膜）７３の表面は、ハードマスク膜７４及びスペーサー用絶縁膜７６で覆われているため、シリコン基板７１の露出表面にのみ選択的にエピタキシャルシリコン膜７８を形成することができる。
【００６２】
ここで、図１７の工程において、異方性のプラズマ処理として、水素プラズマ処理の代わりに酸素プラズマ処理を行った場合には、以下のような状況が生じる可能性がある。酸素プラズマ処理を行った場合、酸素は水素に比べて質量が大きいため、ゲート構造７５の肩部（上部コーナー部）近傍がスパッタリングされやすい。そのため、ゲート構造７５の肩部近傍において、ハードマスク膜７４及びスペーサー用絶縁膜７６がスパッタリングによって削られて、ゲート電極７３の肩部が露出するおそれがある。その結果、図１９の工程でシリコン基板７１の露出表面にエピタキシャルシリコン膜を形成する際に、ポリシリコンで形成されたゲート電極７３の肩部にもシリコン膜が形成されてしまうおそれがある。本実施形態では、質量の小さい水素を用いて異方性のプラズマ処理を行うため、上述したような状況の発生を防止することができる。
【００６３】
図１９の工程の後の工程については特に示さないが、側壁スペーサーをマスクとして用いて、ソース／ドレイン領域（エクステンション領域）形成用の不純物のイオン注入を行う。これにより、エレベーテッドソース／ドレインエクステンション構造を有するＭＩＳトランジスタが形成される。
【００６４】
以上のように、本実施形態においても、第１の実施形態等と同様に、改質層の形成及び改質層の除去という２段階の処理で側壁スペーサーを形成する。これにより、シリコン基板を実質的にエッチングすることなく、垂直形状の側壁スペーサーを形成することが可能となる。
【００６５】
また、本実施形態では、質量の小さい水素を用いて異方性のプラズマ処理を行うため、プラズマ処理におけるスパッタリング作用を抑えることができる。そのため、上述したようなエレベーテッドソース／ドレインエクステンション構造を形成する際に、シリコン基板７１の表面のみを確実に露出させることができ、シリコン基板７１の露出表面に選択的にエピタキシャルシリコン膜を形成することができる。
【００６６】
なお、上述した異方性の水素プラズマ処理は、第１及び第３の実施形態で述べたような構造に対しても適用可能である。また、上述した異方性の水素プラズマ処理は、第４の実施形態で述べた方法すなわち、改質層を形成する処理と改質層を除去する処理とを繰り返し行う方法についても適用可能である。さらに、上述した異方性の水素プラズマ処理は、第５の実施形態で述べたような構造及び方法に対しても適用可能である。
【００６７】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１、第２及び第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図２】本発明の第１、第２及び第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図３】本発明の第１、第２及び第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図４】本発明の第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図５】本発明の第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図６】本発明の第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図７】本発明の第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図８】本発明の第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図９】本発明の第４の実施形態に係る半導体装置の製造方法に適用される製造装置の概略構成を示した図である。
【図１０】本発明の第５の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１１】本発明の第５の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１２】本発明の第５の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１３】本発明の第５の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１４】本発明の第５の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１５】本発明の第５の実施形態に係る半導体装置の製造方法の変更例を示した断面図である。
【図１６】本発明の第６の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１７】本発明の第６の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１８】本発明の第６の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【図１９】本発明の第６の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
【符号の説明】
【００６９】
１１…シリコン基板      １２…ゲート絶縁膜      １３…ゲート電極
１４…スペーサー用絶縁膜      １５、１５ａ、１５ｂ…改質層  
３１…シリコン基板      ３２…層間絶縁膜      ３３…銅配線
３４…ストッパー絶縁膜      ３５…層間絶縁膜      ３６…フォトレジストパターン
３７ａ、３７ｂ…ホール      ３８…改質層
５１…シリコン基板      ５２…素子分離領域      ５３…ソース／ドレイン拡散層
５４…金属シリサイド層      ５５…ストッパー絶縁膜
５６…層間絶縁膜      ５７…コンタクトホール
７１…シリコン基板      ７２…ゲート絶縁膜      ７３…ゲート電極
７４…ハードマスク膜      ７５…ゲート構造      ７６…スペーサー用絶縁膜
７７…改質層      ７８…エピタキシャルシリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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