(57)【要約】【課題】簡単な構成で画素クロックの位相制御を可能にし、かつ、画素クロックがより高速になった場合にも正常に動作する画素クロック生成装置を提供する。【解決手段】画素クロックの基準となる高周波クロックを生成する手段と、画素クロックの状態遷移を検出し、検出したタイミングで検出信号を出力する手段と、画素クロックの遷移タイミングを指示する位相データを保持する手段と、前記検出信号と前記保持されている位相データとに基づいて制御信号を生成する手段と、前記制御信号に基づいて画素クロックの状態を遷移させる手段と、前記画素クロックを遅延させた遅延画素クロックを生成する手段と、前記画素クロックと前記遅延画素クロックのいずれかを選択して、前記位相データをラッチするクロックとする画素クロック選択手段を備える。【選択図】図２
2006289949.tif 000002
【特許請求の範囲】
【請求項１】
画素クロックの基準となる高周波クロックを生成する高周波クロック生成手段と、
画素クロックの状態遷移を検出し、検出したタイミングで検出信号を出力する検出手段と、
画素クロックの遷移タイミングを指示する位相データを保持する位相データ保持手段と、
前記検出信号と前記位相データ保持手段で保持されている位相データとに基づいて制御信号を生成する制御信号生成手段と、
前記制御信号に基づいて画素クロックの状態を遷移させる画素クロック制御手段と、
前記画素クロックを遅延させた遅延画素クロックを生成する画素クロック遅延手段と、
前記画素クロックあるいは前記遅延画素クロックを選択し、該選択されたクロックを用いて入力された位相データを前記位相データ保持手段にラッチする画素クロック選択手段を、
有することを特徴とする画素クロック生成装置。
【請求項２】
画素クロックの基準となる高周波クロックを生成する高周波クロック生成手段と、
画素クロックの遷移タイミングを指示する位相データを保持する位相データ保持手段と、
前記位相データ保持手段で保持されている位相データと画素クロックの状態を示す状態信号から第１制御データ、第２制御データを生成する制御データ生成手段と、
前記高周波クロックと前記第１制御データに基づいて第１クロックを生成する第１クロック生成手段と、
前記高周波クロックと前記第２制御データに基づいて第２クロックを生成する第２クロック生成手段と、
前記第１クロックと前記第２クロックを選択し、画素クロックとして出力するクロック選択手段と、
前記画素クロックを遅延させた遅延画素クロックを生成する画素クロック遅延手段と、
前記画素クロックあるいは前記遅延画素クロックを選択し、該選択されたクロックを用いて入力された位相データを前記位相データ保持回路にラッチする画素クロック選択手段と、
を有することを特徴とする画素クロック生成装置。
【請求項３】
請求項１又は２に記載の画素クロック生成装置において、
前記画素クロック遅延手段は、前記画素クロックを反転することにより遅延画素クロックを生成することを特徴とする画素クロック生成装置。
【請求項４】
請求項１又は２に記載の画素クロック生成装置において、
前記画素クロック遅延手段は、遅延素子からなることを特徴とする画素クロック生成装置。
【請求項５】
請求項１又は２に記載の画素クロック生成装置において、
前記画素クロック遅延手段は、シフトレジスタからなることを特徴とする画素クロック生成装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の画素クロック生成装置において、
前記画素クロック選択手段は、前記位相データの入力タイミングに基づいて、前記画素クロックと前記遅延画素クロックのいずれかの選択を行うことを特徴とする画素クロック生成装置。
【請求項７】
光源から出力される光束を、偏向器により走査方向に沿って被走査媒体上を走査させる光走査装置において、
請求項１乃至６の何れか１項に記載の画素クロック生成装置を有することを特徴とする光走査装置。
【請求項８】
請求項７記載の光走査装置を露光手段として用いて画像形成することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザプリンタやデジタル複写機、その他、画像形成装置で一般に使用されている画素クロック（画像クロック）の生成及び位相制御技術に関する。
【背景技術】
【０００２】
レーザプリンタ、デジタル複写機等の画像形成装置の一般的構成を図２７に示す。図２７において、半導体レーザユニット１００１から発光されたレーザ光は、回転するポリゴンミラー１００２によりスキャンされ、走査レンズ１００３を介して被走査媒体である感光体１００４上に光スポットを形成し、その感光体１００４を露光して静電潜像を形成する。このとき、フォトディテクタ１００５で１ライン毎に走査光を検出し、位相同期回路１００９において、クロック生成回路１００８のクロックとフォトディテクタ１００５の出力信号に基づいて、１ライン毎、位相同期のとられた画素クロック（画像クロック）を生成して画像処理ユニット１００６へ供給する。画像処理ユニット１００６は、位相同期回路１００９から与えられる画素クロックを基準に画像データを生成し、画素クロックとともにレーザ駆動回路１００７へ出力する。レーザ駆動回路１００７は、画像処理ユニット１００６により生成された画像データと位相同期回路１００９により１ライン毎に位相が設定された画像クロックに従い、半導体レーザの発光時間をコントロールする。
【０００３】
このような走査光学系において、ポリゴンスキャナ等の偏向器の偏向反射面の回転軸からの距離のばらつきは、被走査面上を走査する光スポット（走査ビーム）の走査速度ムラを発生させる。この走査速度ムラは画像の揺らぎとなり画像品質の劣化となるため、高品位の画質を要求する場合は走査ムラの補正を行う必要がある。
【０００４】
さらに、マルチビーム光学系の場合、各発光源の半導体レーザの発振波長に差があると、走査レンズの色収差が補正されていない光学系の場合に露光位置ずれが発生し、各発光源に対応するスポットが被走査媒体上を走査する時の走査幅は、発光源ごとに差が生じてしまい、画像品質の劣化の要因になってしまうため、走査幅の補正を行う必要がある。
【０００５】
従来、走査ムラ等の補正を行う技術としては、基本的に画素クロックの周波数を変化させて、走査線に沿った光スポット位置を制御する方法が一般的であった（例えば、特許文献１、特許文献２参照）。
【０００６】
【特許文献１】特開平１１−１６７０８１号公報
【特許文献２】特開平２００１−２２８４１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、画素クロックの周波数を変化させる従来方式（周波数変調方式）は、一般に画素クロック制御部の構成が複雑であり、かつ、その複雑さは周波数変調幅が微小になるにつれて増大するため、きめ細かな制御ができないという問題がある。
【０００８】
また、図２８に示すように、画素クロックをデータ生成部１０１０に与えて画素クロックに同期して位相データなどのデータを出力させ、画素クロック生成部１０２０ではデータ生成部１０１０からの該データをラッチする場合に、画素クロックが速くなるときちんとラッチできなくなり、回路が正常に動作しなくなるという問題がある。
【０００９】
本発明の目的は、簡単な構成で画素クロックの位相制御を可能にし、画素クロックがより高速になった場合においても正常に回路が動作する画素クロック生成装置及びそれを備えた光走査装置さらには画像形成装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の画素クロック生成装置は、画素クロックの基準となる高周波クロックを生成する高周波クロック生成手段と、画素クロックの状態遷移を検出し、検出したタイミングで検出信号を出力する検出手段と、画素クロックの遷移タイミングを指示する位相データを保持する位相データ保持手段と、前記検出信号と前記位相データ保持手段で保持されている位相データとに基づいて制御信号を生成する制御信号生成手段と、前記制御信号に基づいて画素クロックの状態を遷移させる画素クロック制御手段と、前記画素クロックを遅延させた遅延画素クロックを生成する画素クロック遅延手段と、前記画素クロックあるいは前記遅延画素クロックを選択し、該選択されたクロックを用いて入力された位相データを前記位相データ保持手段にラッチする画素クロック選択手段を有することを特徴とする。
【００１１】
また、本発明の画素クロック生成装置は、画素クロックの基準となる高周波クロックを生成する高周波クロック生成手段と、画素クロックの遷移タイミングを指示する入力位相データを保持する位相データ保持手段と、前記位相データ保持手段で保持されている入力位相データと画素クロックの状態を示す状態信号から第１制御データ、第２制御データを生成する制御データ生成手段と、前記高周波クロックと前記第１制御データに基づいて第１クロックを生成する第１クロック生成手段と、前記高周波クロックと前記第２制御データに基づいて第２クロックを生成する第２クロック生成手段と、前記第１クロックと前記第２クロックを選択し、画素クロックとして出力するクロック選択手段と、前記画素クロックを遅延させた遅延画素クロックを生成する画素クロック遅延手段と、前記画素クロックあるいは前記遅延画素クロックを選択し、該選択されたクロックを用いて入力された位相データを前記位相データ保持手段にラッチする画素クロック選択手段を有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、比較的簡単な構成で画素クロックの位相を制御することができ、また、入力される位相データの遅延が大きくなっても、あるいは画素クロックがより高速になった場合にも回路動作をより安定にすることができる。また、より低いクロックを使って位相制御を実現できるので、より省電力化を図ることができる。更に容易にＡＳＩＣ化することができ、省資源を図ることができる。そして、このような画素クロック生成ユニットを搭載することで、高精度な光走査装置さらには画像形成装置を提供できる。
【発明を実施するための最良の形態】
【００１３】
図１に本発明による画素クロック生成装置を使用した画像形成装置の一実施形態の全体構成を示す。本画像形成装置は、レーザ駆動部２５で駆動されることで任意時間幅のレーザ光を出力する半導体レーザ１１を有している。図１では、半導レーザ１１をシングルビーム構成としたが、マルチビーム構成とすることも可能である。半導体レーザ１１から出力されたレーザ光は、コリメータレンズ１２及びシリンダレンズ１３を介することで整形され、その後、ポリゴンミラー１４に入射することで、周期性をもって感光体１８上を走査するように反射される。ポリゴミラー１４で反射されたレーザ光は、感光体１８に照射される前にｆθレンズ１５及びミラー１７及びトロイダルレンズ１７を介することで光軸が曲げられる。このように光軸の曲げられたレーザ光が、感光体１８に照射され、光スポットを形成する。これにより感光体１８上には、半導体レーザ１１の出力に応じた画像（静電潜像）が形成される。
【００１４】
ミラー１６の両端には、それぞれフォトディテクタ１９，２０が設けられており、走査の開始タイミングと終了タイミングとが検出されるように構成されている。即ち、ポリゴンミラー１４により所定方向へ反射されたレーザ光は、毎ラインごと、感光体１８を１ライン走査する前に開始側のフォトディテクタ１９に入射され、走査後にフォトディテクタ２０に入射される。これらフォトディテクタ１９，２０は、入射されたレーザ光を電気信号（第１／第２水平同期信号）に変換して、これをドット位置ずれ検出・制御部２１に入力する。このように、ドット位置ずれ検出・制御部２１には、１ライン毎の走査開始のタイミング信号と走査終了のタイミング信号とが入力される。また、フォトディテクタ１９から出力される走査開始のタイミング信号である第１の水平同期信号は、ライン同期信号として画素クロック生成部２２にも入力される。
【００１５】
ドット位置ずれ検出・制御部２１では、フォトディテクタ１９と２０とから入力される２つの電気信号（第１／第２水平同期信号）の時間間隔が測定され、この測定値に基づいて１ライン毎に走査時間のずれ量が求められる。この方法としては、例えば測定された時間間隔を予め設定しておいた基準の時間と比較する等の方法を採用することができる。ドット位置ずれ検出・制御部２１は、求めたずれ量を補正するための位相データを生成し、画素クロック生成部２２で生成される画素クロックのタイミングで該位相データを画素クロック生成部２２へ出力する。
【００１６】
ここで、位相データとは、走査レンズ等よりなる光学系の特性により生じる走査ムラを補正したり、ポリゴンミラーの回転ムラによるドット位置ずれを補正したり、レーザ光の色収差によって生じるドット位置ずれを補正するためのものであり、画素クロックの位相のシフト量の指示が示されている。
【００１７】
画素クロック生成部２２では、フォトディテクタ１９から出力される第１の水平同期信号（ライン同期信号）に位相同期させ、また入力された位相データに基づいて半導体レーザ１１を駆動する際のタイミングとなる画素クロック（ＰＣＬＫ）を生成する。この生成された画素クロック（ＰＣＬＫ）は画像処理部２３、レーザ駆動データ生成部２４、ドット位置ずれ検出・制御部２１に与えられる。本発明の画素クロック生成装置は、この画素クロック生成部２２として使用されるもので、その具体的構成及び動作については図２以降で詳述する。
【００１８】
画像処理部２３は、画素クロック（ＰＣＬＫ）を基準に画像データを生成し、これをレーザ駆動データ生成部２４に入力する。レーザ駆動データ生成部２４は、入力された画像データから画素クロック（ＰＣＬＫ）を基準にしてレーザ駆動データ（変調データ）を生成し、これをレーザ駆動部２５に入力する。レーザ駆動部２５は、レーザ駆動データ（変調データ）に従って半導体レーザ１１を駆動する。これにより、感光体１８には、走査幅揺らぎの解消された画像が形成される。
【００１９】
次に、図１に示すような画像形成装置における画素クロック生成部として使用される本発明の画素クロック生成装置の実施形態の詳細について、図面を用いて説明する。
【実施例１】
【００２０】
図２は、本発明の第１の実施例による画素クロック生成装置の全体構成を示すブロック図である。図２において、画素クロック生成装置１００は高周波クロック生成回路１１０、遷移検出回路１２０、制御信号生成回路１３０、画素クロック制御回路１４０、位相同期信号生成回路１５０、第１位相データ保持回路１６０、第２位相データ保持回路１７０、遅延画素クロック生成回路１８０及び画素クロック選択回路１９０からなる。
【００２１】
高周波クロック生成回路１１０は画素クロックＰＣＬＫの基準となる高周波クロックＶＣＬＫを生成する。遷移検出回路１２０は、画素クロック制御回路１４０から出力される画素クロックＰＣＬＫの立上がりまたは立下りを検出し高周波クロックＶＣＬＫの１クロック幅のパルス信号を出力する。また、遷移検出回路１２０は、位相同期信号１５０から出力される位相同期信号の立下りを検出し、高周波クロックＶＣＬＫの１クロック幅のパルス信号を出力する。この遷移検出回路１２０の出力信号を検出信号と称す。制御信号生成回路１３０は、遷移検出回路１２０の出力信号（検出信号）と第２位相データ保持回路１７０の出力信号である第２内部位相データに基づき、制御信号ａ、制御信号ｂを出力する。画素クロック制御回路１４０は制御信号ａ、制御信号ｂに基づき、例えば制御信号ａが“Ｈ”のとき画素クロックＰＣＬＫを“Ｌ”に遷移させ、制御信号ｂが“Ｈ”のときに画素クロックＰＣＬＫを“Ｈ”に遷移させるといったように、画素クロックＰＣＬＫの遷移を制御し、画素クロックＰＣＫを出力する。位相同期信号生成回路１５０は、入力される水平同期信号（ライン同期信号）を高周波クロックＶＣＬＫに同期した信号として位相同期信号を出力する。第１位相データ保持回路１６０は、画素クロックＰＣＬＫに同期して入力される入力位相データを画素クロック選択回路１９０から出力される内部画素クロックでラッチする。第２位相データ保持回路１７０は、第１位相データ保持回路１６０から出力される第１内部位相データを画素クロックＰＣＬＫでラッチする。遅延画素クロック生成回路１８０は、ＰＣＬＫを遅延させた遅延画素クロックを生成する。画素クロック選択回路１９０は外部から与えられるクロック選択信号に基づいて画素クロックＰＣＬＫと遅延画素クロックのどちらかを選択し内部画素クロックとして出力する。
【００２２】
ここで、入力位相データは走査レンズの特性により生ずる走査ムラを補正したり、ポリゴンミラーの回転ムラによるドット位置ずれを補正したり、レーザ光の色収差によって生ずるドット位置ずれを補正するために画素クロックの位相のシフト量を指示するためのデータである。本実施例では、位相データは３ビットで構成され、位相シフト量と位相データを図９のように対応させる。
【００２３】
以下に、図２の主な部分の構成例を示す。図３は図２における位相同期信号生成回路１５０の構成例である。本実施例では、位相同期信号生成回路１５０は３段のシフトレジスタ１５２で構成されている。シフトレジスタ１５２は高周波クロックＶＣＬＫでシフト動作し、入力される水平同期信号（ライン同期信号）を高周波クロックＶＣＬＫに同期した信号として位相同期信号を出力する。このシフトレジスタの段数により、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されるまでの間隔をきめることになる。
【００２４】
図４は図２における制御信号生成回路１３０の構成例である。本実施例では、制御信号生成回路１３０は１０段のシフトレジスタ１３２とマルチプレクサ１３４で構成されている。シフトレジスタ１３２は高周波クロックＶＣＬＫでシフト動作し、入力される検出信号をシフトさせていく。そして、出力Ｓ２を制御信号ａとして出力する。その後、シフト動作を続けて、出力Ｓ３〜Ｓ９をマルチプレクサ１３４の入力とする。マルチプレクサ１３４のｓｅｌｅｃｔには、位相データとして第２位相データ保持回路１７０の出力である第２内部位相データが与えられており、マルチプレクサ１３４は、該位相データの値に従ってＳ９〜Ｓ３すなわちＤ０〜Ｄ６のいずれかを選択し、制御信号ｂとして出力する。本実施例では、位相データと、制御信号ｂとして出力される信号Ｄ０〜Ｄ６の対応は図５の通りであるとする。なお、位相シフト量と位相データの対応は図９に示す通りである。
【００２５】
図６、図７は図２における遅延画素クロック生成回路１８０の構成例である。図６は遅延素子を使って画素クロックＰＣＬＫを遅延させている例である。遅延素子の数により遅延量を調整することができる。図７は高周波クロックＶＣＬＫで動作するシフトレジスタを使って画素クロックＰＣＬＫを遅延させている例である。シフトレジスタの段数により遅延量を調整することができる。なお、遅延画素クロック生成回路１８０では、遅延量は調整できないが、入力された画素クロックＰＣＬＫを反転し、遅延画素クロックとして出力しても良い。
【００２６】
以下、図２の画素クロック生成装置１００の全体の動作について、図８に示す動作シーケンス例を用いて説明する。
【００２７】
図８では、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されるまでの様子と、高周波クロックＶＣＬＫの８分周に相当するデューティ比５０％の画素クロックＰＣＬＫを生成する様子（位相シフト量０）と、ＶＣＬＫの８分周のクロックに対して１／８クロックだけ位相を進めたＰＣＬＫを生成する様子（位相シフト量＋１）と、ＶＣＬＫの８分周のクロックに対して１／８クロックだけ位相を遅らせたＰＣＬＫを生成する様子（位相シフト量−１）を示している。なお、位相シフト量と位相データの対応は図９の通りとする。また、第２内部位相データは図８に示したデータとなっているとする。この第２内部位相データの出力については、図１０及び図１１にて後述する。
【００２８】
まず、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されるまでの様子について説明する。位相データである第２内部位相データは初期値として「０００」が与えられているとする。図８の（ａ）のタイミングで水平同期信号が入力されたとすると、位相同期信号生成回路１５０から位相同期信号は図８の（ｂ）のタイミングで高周波クロックＶＣＬＫに同期して出力される。図８の（ｂ）における位相同期信号の立下りを遷移検出回路１２０で検出し、検出信号を生成する。この検出信号は、制御信号生成回路１３０において、図４に示すシフトレジスタ１３２によりシフトされていく。シフトレジスタ１３２の各レジスタ（各段）の出力の様子が図８のＳ０〜Ｓ９である。制御信号ａはＳ２であるので図８の（ｃ）のタイミングで“Ｈ”となり、図８の（ｄ）のクロックＶＣＬＫのタイミングにおいて制御信号ａが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｈ”から“Ｌ”に遷移させる。次に第２内部位相データが「０００」であるので、制御信号生成回路１３０では、マルチプレクサ１３４から制御信号ｂとしてＳ６の信号が出力され、図７の（ｅ）のタイミングで“Ｈ”となり、図７の（ｆ）のクロックＶＣＬＫのタイミングにおいて制御信号ｂが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｌ”から“Ｈ”に遷移させる。
【００２９】
このようにすることにより、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されまでの間隔を高周波クロック１周期以下の誤差内で出力することができる。
【００３０】
次に、その後の画素クロックＰＣＬＫの生成の様子について引き続き図８により説明する。  
まず、位相シフト量「０」におけるＰＣＬＫの生成の様子について説明する。この場合、第２内部位相データは「０００」になる（図８の（ｆ））。図８の（ｆ）におけるＰＣＬＫの立上がりを遷移検出回路１２０で検出し検出信号を生成する。この検出信号は、制御信号生成回路１３０において、図４に示すシフトレジスタ１３２によりシフトされていく。シフトレジスタ１３２の各レジスタの出力の様子が図８のＳ０〜Ｓ９である。制御信号ａはＳ２であるので図８の（ｇ）のタイミングで“Ｈ”となり、図８の（ｈ）のクロックＶＣＬＫのタイミングにおいて制御信号ａが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｈ”から“Ｌ”に遷移させる。次に、第２内部位相データとして「０００」が与えられているので、制御信号生成回路１３０では、マルチプレクサ１３４から制御信号ｂとしてＳ６の信号が出力され、図８の（ｉ）のタイミングで“Ｈ”となり、図８の（ｊ）のクロックＶＣＬＫのタイミングにおいて制御信号ｂが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｌ”から“Ｈ”に遷移させる。このようにすることにより、位相シフト量「０」の画素クロックＰＣＬＫを生成することができる。
【００３１】
次に、位相シフト量「−１」におけるＰＣＬＫの生成の様子について説明する。この場合、第２内部位相データは「１１１」になる（図８の（ｊ））。図８の（ｊ）におけるＰＣＬＫの立上がりを遷移検出回路１２０で検出し検出信号を生成する。この検出信号は、制御信号生成回路１３０において、図４に示すシフトレジスタ１３２によりシフトされていく。制御信号ａはＳ２であるので図８の（ｋ）のタイミングで“Ｈ”となり、図８の（ｌ）のクロックＶＣＬＫのタイミングにおいて制御信号ａが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｈ”から“Ｌ”に遷移させる。次に、第２内部位相データとして「１１１」が与えられているので、制御信号生成回路１３０では、マルチプレクサ１３４から制御信号ｂとしてＳ５の信号が出力され、図８の（ｍ）のタイミングで“Ｈ”となり、図８の（ｎ）のクロックＶＣＬＫのタイミングにおいて制御信号ｂが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｌ”から“Ｈ”に遷移させる。このようにすることにより、位相シフト量「−１」の画素クロックＰＣＬＫを生成することができる。
【００３２】
次に、位相シフト量「＋１」におけるＰＣＬＫの生成の様子について説明する。この場合、第２内部位相データは「００１」になる（図８の（ｎ））。図８の（ｎ）におけるＰＣＬＫの立上がりを遷移検出回路１２０で検出し検出信号を生成する。この検出信号は、制御信号生成回路１３０において、図４に示すシフトレジスタ１３２によりシフトされていく。制御信号ａはＳ２であるので、図８の（ｏ）のタイミングで“Ｈ”となり、図８の（ｐ）のクロックＶＣＬＫのタイミングにおいて制御信号ａが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｈ”から“Ｌ”に遷移させる。次に、第２内部位相データとして「００１」が与えられているので、制御信号生成回路１３０では、マルチプレクサ１３４から制御信号ｂとしてＳ７の信号が出力され、図８の（ｑ）のタイミングで“Ｈ”となり、図８の（ｒ）のクロックＶＣＬＫのタイミングにおいて制御信号ｂが“Ｈ”になっていることから、画素クロック制御回路１４０において画素クロックＰＣＬＫを“Ｌ”から“Ｈ”に遷移させる。このようにすることにより、位相シフト量「＋１」の画素クロックＰＣＬＫを生成することができる。
【００３３】
以上のように、位相データ（第２内部位相データ）を画素クロックＰＣＬＫに同期させて与えることにより、画素クロックＰＣＬＫの位相を高周波クロック１クロックごとに変化させることができる。
【００３４】
次に、外部（例えば、図１のドット位置ずれ検出・制御部２１）から位相データが画素クロックＰＣＬＫに同期して入力されてから、第１位相データ保持回路１６０、第２位相データ保持回路１７０を経由し、第２内部位相データとして出力されるまでの様子について、図１０及び図１１を用いて説明する。
【００３５】
図１０は、画素クロックＰＣＬＫの立ち上がりに同期して入力される位相データの遅延時間ｔｄが小さいため、あるいは画素クロックＰＣＬＫの周期が長いため、次の画素クロックＰＣＬＫの立ち上がりでその位相データをラッチできる場合について示している。例えば、図１０の（ａ）における画素クロックＰＣＬＫの立ち上がりのタイミングから遅延時間ｔｄ遅れた位相データを、図１０の（ｂ）における画素クロックＰＣＬＫの立ち上がりでラッチできる場合である。この場合においては、まず、画素クロック選択回路１９０にて画素クロック制御回路１４０の画素クロックＰＣＬＫを選択し、内部画素クロックとする。そして、入力された位相データを第１位相データ保持回路１６０にて該内部画素クロックでラッチを行い、内部第１位相データとして出力する（図１０の（ｂ′）、（ｃ′）、（ｄ′））。この第１内部位相データは第２位相データ保持回路１７０にて画素クロックＰＣＬＫでラッチされ、第２内部位相データとして出力される（図１０（ｃ″）、（ｄ″）、（ｅ″））。
【００３６】
図１１は、画素クロックＰＣＬＫの立ち上がりに同期して入力される位相データの遅延時間ｔｄが大きいため、あるいは画素クロックＰＣＬＫの周期が短いため、次の画素クロックＰＣＬＫの立ち上がりでその位相データをラッチできない場合について示している。例えば、図１１の（ａ）における画素クロックＰＣＬＫの立ち上がりのタイミングから位相データが遅延時間ｔｄも遅れてしまい、図１１の（ｂ）における画素クロックＰＣＬＫの立ち上がりでラッチできない場合である。この場合においては、まず、画素クロック選択回路１９０にて遅延画素クロック生成回路１８０の遅延画素クロックを選択し、内部画素クロックとする。そして、入力された位相データを第１位相データ保持回路１６０にて該内部画素クロックでラッチを行い、第１内部位相データとして出力する（図１１の（ｃ′）、（ｅ′）、（ｇ′））。ここでは、第１位相データ保持回路１６０のクロックとしては遅延画素クロックが選択されているので、位相データが図１１に示すように遅れていても第１位相データ保持回路１６０にてラッチができる。この第１内部位相データは、第２位相データ保持回路１７０にて画素クロックＰＣＬＫでラッチされ、第２内部位相データとして出力される（図１１の（ｄ″）、（ｆ″）、（ｈ″））。
【００３７】
以上のように、入力される位相データの遅延が大きくなっても、あるいは画素クロックの周期が短くなっても、正常に回路を動作させることができる。
【実施例２】
【００３８】
上記実施例１は、画素クロック周期を高周波クロックの１クロックの１クロックピッチで変化させるものであったが、本実施例は高周波クロックの１／２クロックピッチで変化させるようにしたものである。
【００３９】
図１２に本実施例における画素クロックＰＣＬＫの出力イメージの概念図を示す。図８と同様に、図１２では位相シフトが０のときは画素クロックＰＣＬＫは高周波クロックＶＣＬＫの８分周となる場合について示している。図１２に示すように、画素クロックＰＣＬＫの１クロックごとに位相データを与えることにより、その２ＰＣＬＫ後の画素クロックＰＣＬＫの周期が位相データに従って、高周波クロックＶＣＬＫの１／２クロックステップで変化する。
【００４０】
図１３は本発明の第２の実施例による画素クロック生成装置の全体構成を示すブロツク図である。図１３において、画素クロック生成装置２００は、高周波クロック生成回路２１０、遷移検出回路（１）２２０、制御信号生成回路（１）２３０、クロック１生成回路２４０、遷移検出回路（２）２５０、制御信号生成回路（２）２６０、クロック２生成回路２７０、マルチプレクサ２８０、制御データ生成回路２９０、ステータス信号生成回路２１００、セレクト信号生成回路２１１０、第１位相データ保持回路２１２０、第２位相データ保持回路２１３０、遅延画素クロック生成回路２１４０、及び画素クロック選択回路２１５０からなる。
【００４１】
高周波クロック生成回路２１０は画素クロックＰＣＬＫの基準となる高周波クロックＶＣＬＫを生成する。遷移検出回路（１）２２０は、高周波クロックＶＣＬＫの立上がりで動作し、クロック１信号の立上がりを検出し高周波クロックＶＣＬＫの１クロック幅のパルス信号（検出信号１）を出力する。制御信号生成回路（１）２３０は、高周波クロックＶＣＬＫの立上がりで動作し、遷移検出回路（１）２２０の出力の検出信号１と制御データ生成回路２９０が出力する制御データ１に基づき、制御信号１ａ及び制御信号１ｂを出力する。クロック１生成回路２４０は高周波クロックＶＣＬＫの立上がりで動作し、制御信号１ａ及び制御信号１ｂに基づきクロック１を生成する。ここでは、制御信号１ａが“Ｈ”で、制御信号１ｂが“Ｌ”のとき高周波クロックＶＣＬＫの立上がりでクロック１として“Ｌ”を出力し、制御信号１ａが“Ｌ”で、制御信号１ｂが”Ｈ”のとき高周波クロックＶＣＬＫの立上がりでクロック１として“Ｈ”を出力するものとする。
【００４２】
一方、遷移検出回路（２）２５０は、高周波クロックＶＣＬＫの立下がりで動作し、クロック２信号の立上がりを検出し高周波クロックＶＣＬＫの１クロック幅のパルス信号（検出信号２）を出力する。制御信号生成回路（２）２６０は、高周波クロックＶＣＬＫの立下がりで動作し、遷移検出回路（２）２５０の出力の検出信号２と制御データ生成回路２９０が出力する制御データ２に基づき、制御信号２ａ及び制御信号２ｂを出力する。クロック２生成回路２７０は高周波クロックＶＣＬＫの立下がりで動作し、制御信号２ａ及び制御信号２ｂに基づきクロック２を生成する。ここでは、制御信号２ａが“Ｈ”で、制御信号２ｂが“Ｌ”のとき高周波クロックＶＣＬＫの立下がりでクロック２として“Ｌ”を出力し、制御信号２ａが“Ｌ”で、制御信号２ｂが“Ｈ”のとき高周波クロックＶＣＬＫの立下がりでクロック２として“Ｈ”を出力するものとする。
【００４３】
マルチプレクサ２８０は、セレクト信号生成回路２１１０からのセレクト信号に基づき、クロック１生成回路２４０が出力するクロック１、あるいはクロック２生成回路２７０が出力するクロック２を選択し、画素クロックＰＣＬＫとして出力する。
【００４４】
制御データ生成回路２９０は、第２位相データ保持回路２１３０の出力信号である第２内部位相データとステータス信号生成回路２９０が出力するステータス信号に基づき制御データ１、制御データ２を出力する。
【００４５】
ステータス信号生成回路２１００は、第２位相データ保持回路２１３０の出力である第２内部位相データのビット０が１のときに画素クロックＰＣＬＫの立上がりのタイミングで信号をトグルさせてステータス信号として出力する。これにより、ステータス信号は高周波クロックＶＣＬＫの立上がり時に画素クロックＰＣＬＫが立ち上がっているときは第１のステートを、高周波クロックＶＣＬＫの立下り時に画素クロックＰＣＬＫが立ち下がっているときは第２のステートを示すようになる。ここでは、ステータス信号は高周波クロックＶＣＬＫの立上がり時に画素クロックＰＣＬＫが立ち上がっているときは“０”、高周波クロックＶＣＬＫの立下り時に画素クロックＰＣＬＫが立ち下がっているときは“１”とする。
【００４６】
セレクト信号生成回路２１１０は、第２位相データ保持回路２１３０の出力である第２内部位相データのビット０が１のときに画素クロックＰＣＬＫの立下りのタイミングで信号をトグルさせてセレクト信号として出力する。
【００４７】
第１位相データ保持回路２１２０は、画素クロックＰＣＬＫに同期して入力される入力位相データを、画素クロック選択回路２１５０の出力である内部画素クロックでラッチする。第２位相データ保持回路２１３０は、第１位相データ保持回路２１２０から出力される第１内部位相データを画素クロックＰＣＬＫでラッチする。遅延画素クロック生成回路２１４０は、画素クロックＰＣＬＫを遅延させた遅延画素クロックを生成する。画素クロック選択回路２１５０は、外部から与えられるクロック選択信号に基づいて、画素クロックＰＣＬＫと遅延画素クロックのどちらかを選択し、内部画素クロックとして第１位相データ保持回路２１２０に供給する。
【００４８】
先に述べたように、位相データは、走査レンズの特性により生ずる走査ムラを補正したり、ポリゴンミラーの回転ムラによって生ずるドット位置ずれを補正したり、レーザ光の色収差によって生ずるドット位置ずれを補正するために画素クロックの位相のシフト量を指示するためのデータである。本実施例でも位相データは３ビット構成とするが、位相シフト量と位相データは図１６のように対応させる。
【００４９】
以下に、図１３の主な部分の構成例を示す。図１４は、図１３における制御信号生成回路（１）２３０及び制御信号生成回路（２）２６０の構成例である。図１４に示すように、制御信号生成回路（１）２３０、制御信号生成回路（２）２６０はシフトレジスタとマルチプレクサで構成されている。ただし、制御信号生成回路（１）２３０におけるシフトレジスタ（１）２３２は高周波クロックＶＣＬＫの立上がりで動作し、制御信号生成回路（２）２６０におけるシフトレジスタ（２）２６２は高周波クロックＶＣＬＫの立下がりで動作する。シフトレジスタ（１）２３２、シフトレジスタ（２）２６２は入力された検出信号１、検出信号２をシフトさせていく。そして、レジスタ出力Ｓ１２を制御信号１ａとして、レジスタ出力Ｓ２２を制御信号２ａとして出力する。また、レジスタ出力Ｓ１３〜Ｓ１８がマルチプレクサ（１）２３４に、レジスタ出力Ｓ２３〜Ｓ２８がマルチプレクサ（２）２６４に与えられる。マルチプレクサ（１）２３４では、制御データ生成回路２９０から与えられる制御データ１に従ってレジスタ出力Ｓ１４〜Ｓ１８のいずれかを選択し、制御信号１ｂとして出力する。マルチプレクサ（２）２６４では、制御データ生成回路２９０から与えられる制御データ２に従ってレジスタ出力Ｓ２４〜Ｓ２８のいずれかを選択し、制御信号２ｂとして出力する。図１４におけるマルチプレクサ（１）２３４、マルチプレクサ（２）２６４の真理値表を図１５に示す。
【００５０】
制御データ生成回路２９０は、第２位相データ保持回路２１３０と出力の第２内部位相データとステータス信号生成回路２１００が出力するステータス信号をデコードして制御データ１、制御データ２を出力するものである。制御データ生成回路２９０の動作は、上記の制御信号生成回路（１）２３０と制御信号生成回路（２）２６０とに関係している。つまり、図１４における制御信号生成回路（１）２３０、制御信号生成回路（２）２６０のシフトレジスタ（１）２３２、シフトレジスタ（２）２６２の出力とマルチプレクサ（１）２３２、マルチプレクサ（２）２６２の入力の順番によって制御データ生成回路２９０のデコードの動作が決まる。本実施例における制御データ生成回路２９０のデコーダの真理値表を図１７に示す。なお、位相シフト量と位相データの対応は図１６に示す通りである。
【００５１】
図１８、図１９は、図１３におけるクロック１生成回路２４０、クロック２生成回路２７０の構成例である。図１８はＪＫフリップフロップ（ＪＫ−ＦＦ）を用いた構成例であり、クロック１生成回路２４０を形成しているＪＫ−ＦＦ２４０ａは高周波クロックＶＣＬＫの立上がりで動作し、クロック２生成回路２７０を形成しているＪＫ−ＦＦ２７０ａは高周波クロックＶＣＬＫの立下りで動作する。図１９はクロック同期セットリセット付のＤタイプフィリップフロップ（Ｄ−ＦＦ）を用いた構成例であり、クロック１生成回路２４０を形成しているＤ−ＦＦ２４０ｂは高周波クロックＶＣＬＫの立上がりで動作し、クロック２生成回路２７０を形成しているＤ−ＦＦ２７０ｂは高周波クロックＶＣＬＫの立下りで動作する。
【００５２】
図１８、図１９のいずれの回路も動作は同じであり、クロック１生成回路２７４０では、制御信号１ａが“Ｈ”で、制御信号１ｂが“Ｌ”のとき高周波クロックＶＣＬＫの立上がりでクロック１として“Ｌ”を出力する。また、制御信号１ａが“Ｌ”で、制御信号１ｂが“Ｈ”のとき高周波クロックＶＣＬＫの立上がりでクロック１に“Ｈ”を出力する。クロック２生成回路２７０では、制御信号２ａが“Ｈ”で、制御信号２ｂが“Ｌ”のとき高周波クロックＶＣＬＫの立下がりでクロック２に“Ｌ”を出力する。制御信号２ａが“Ｌ”で、制御信号２ｂが“Ｈ”のとき高周波クロックＶＣＬＫの立下がりでクロック２に“Ｈ”を出力する。
【００５３】
図２０、図２１に図１３における遅延画素クロック生成回路２１４０の構成例である。図２０は図６と同様に遅延素子を使って画素クロックを遅延させている例である。遅延素子の数により遅延量を調整することができる。図２１は図７と同様に高周波クロックＶＣＬＫで動作するシフトレジスタを使って画素クロックを遅延させている例である。シフトレジスタの段数により遅延量を調整することができる。なお、遅延画素クロック生成回路２１４０では、遅延量は調整できないが、入力された画素クロックを反転し、遅延画素クロックとして出力しても良い。
【００５４】
以下、図１３の画素クロック生成装置２００の全体の動作について、図２２、図２３、図２４に示す動作シーケンス例を用いて説明する。
まず、外部から位相データが画素ＰＣＬＫに同期して入力されてから第２内部位相データが出力されるまでの様子について図２２及び図２３を用いて説明する。これは実施例１の場合と同様であるが、あらためて説明する。ここでも位相データは「０００」（位相シフト量０）、「１１１」（位相シフト量−１）、「００１」（位相シフト量＋１）とする。
【００５５】
図２２は、先の図１０に対応し、画素クロックＰＣＬＫの立ち上がりに同期して入力される位相データの遅延ｔｄが小さいため、あるいは画素クロックＰＣＬＫの周期が長いため、次の画素クロックＰＣＬＫの立ち上がりでその位相データをラッチできる場合について示している。例えば、図２２の（ａ）における画素クロックＰＣＬＫの立ち上がりのタイミングから遅延ｔｄ遅れた位相データを図２２の（ｂ）における画素クロックＰＣＬＫの立ち上がりでラッチできる場合である。
【００５６】
この場合においては、まず、図１３における画素クロック選択回路２１５０にてマルチプレクサ２８０の出力である画素クロックＰＣＬＫを選択し内部画素クロックとする。そして、入力された位相データを図１３における第１位相データ保持回路２１２０にて該内部画素クロックでラッチを行い、第１内部位相データとして出力する（図２２の（ｂ′），（ｃ′），（ｄ′））。この第１内部位相データは第２位相データ保持回路２１３０にて画素クロックＰＣＬＫでラッチされ、第２内部位相データとして出力される（図２２の（ｃ″），（ｄ″），（ｅ″））。
【００５７】
図２３は、画素クロックＰＣＬＫの立ち上がりに同期して入力される位相データの遅延ｔｄが大きいため、あるいは画素クロックＰＣＬＫの周期が短いため、次の画素クロックＰＣＬＫの立ち上がりでその位相データをラッチできない場合について示している。例えば、図２３の（ａ）における画素クロックＰＣＬＫの立ち上がりのタイミングから位相データが遅延ｔｄも遅れてしまい、図２３の（ｂ）における画素クロックＰＣＬＫの立ち上がりでラッチできない場合である。
【００５８】
この場合においては、まず、図１３における画素クロック選択回路２１５０にて遅延画素クロック生成回路２１４０の出力である遅延画素クロックを選択し内部画素クロックとする。そして、入力された位相データを図１３における第１位相データ保持回路２１２０にて該内部画素クロックでラッチを行い、第１内部位相データとして出力する（図２３の（ｃ），（ｅ），（ｇ））。ここで、第１位相データ保持回路２１２０のクロックとしては遅延画素クロックが選択されているので、位相データが図２３に示すように遅れていても、第１位相データ保持回路２１２０にてラッチできる。この第１内部位相データは第２位相データ保持回路２１２０にて画素クロックＰＣＬＫでラッチされ、第２内部位相データとして出力される（図２３の（ｄ），（ｆ），（ｈ））。
【００５９】
以上のように、入力される位相データの遅延が大きくなっても、あるいは画素クロックの周期が短くなっても、位相データがきちんとラッチできるので、正常に回路を動作させることができる。
【００６０】
次に、図２４を用いて画素クロックＰＣＬＫ生成について説明する。図２４は位相シフトが０の時、高周波クロックＶＣＬＫの８分周に相当する画素クロックＰＣＬＫを生成し、それに対し位相を＋１／１６ＰＣＬＫ、−１／１６ＰＣＬＫシフトさせた画素クロックＰＣＬＫを生成している様子を示している。
【００６１】
初めに、位相シフト０の画素クロックＰＣＬＫの生成について説明する。
（制御データ１、制御データ２の生成について）
画素クロックＰＣＬＫに同期して、位相シフト０を示す第２内部位相データ“０００”が与えられる（図２４（ａ））。その位相データとステータス信号（最初は０としている）が制御データ生成回路２９０に入力され、図１７の真理値表に従って、制御データ１（０１０）、制御データ２（０１０）が出力される。
【００６２】
（クロック１生成について）
図２４の（ａ）においてクロック１の立上がりを、遷移検出回路（１）２２０で検出し、図２４に示すように、検出信号１として高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号１が制御信号生成回路（１）２３０のシフトレジスタ（１）２３２（図１４）に与えられ、図２４に示すようなレジスタ出力Ｓ１０〜Ｓ１８の信号が得られる。制御信号１ａはレジスタ出力Ｓ１２そのものであるので、図２４の（ｂ）のタイミングで“Ｈ”となり、図２４（ｃ）のクロックのタイミングにおいて制御信号１ａが“Ｈ”になっていることから、クロック１生成回路２４０はクロック１を“Ｌ”に遷移させ出力する。そして、制御データ１が“０１０”であるので、制御信号１ｂにはレジスタＳ１６の出力が現れ、図２４の（ｄ）のタイミングで“Ｈ”となり、図２４の（ｅ）のクロックのタイミングにおいて制御信号１ｂが“Ｈ”になっていることから、クロック１生成回路２４０はクロック１を“Ｈ”に遷移させ出力する。
【００６３】
（クロック２生成について）
図２４の（ａ′）においてクロック２の立上がりを、遷移検出回路（２）２５０で検出し、図２４に示すように、検出信号２として高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号２が制御信号生成回路（２）２６０のシフトレジスタ（２）２６２（図１４）に与えられ、図２４に示すようなレジスタ出力Ｓ２０〜Ｓ２８の信号が得られる。制御信号２ａはレジスタ出力Ｓ２２そのものであるので、図２４（ｂ′）のタイミングで“Ｈ”となり、図２４（ｃ′）のクロックのタイミングにおいて制御信号２ａが“Ｈ”になっていることから、クロック２生成回路２７０はクロック２を“Ｌ”に遷移させ出力する。そして、制御データ２が“０１０”であるので、制御信号２ｂにはレジスタＳ２６の出力が現れ、図２４の（ｄ′）のタイミングで“Ｈ”となり、図２４の（ｅ′）のクロックのタイミングにおいて制御信号２ｂが“Ｈ”になっていることから、クロック２生成回路２７０はクロック２を“Ｈ”に遷移させ出力する。
【００６４】
（画素クロックＰＣＬＫの生成について）
ここでは、セレクト信号生成回路２１１０のセレクト信号が“Ｌ”であるので、マルチプレクサ２８０からは画素クロックＰＣＬＫとしてクロック１が出力される。
【００６５】
次に、位相シフト＋１／１６ＰＣＬＫさせた画素クロックＰＣＬＫの生成について説明する。
（制御データ１、制御データ２の生成について）
画素クロックＰＣＬＫに同期して、位相シフト＋１を示す第２内部位相データ“００１”が与えられる（図２４の（ｅ））。ステータス信号は、その前の位相データのｂｉｔ０が“０”であるのでトグルせず“０”のままである。その位相データとステータス信号が制御データ生成回路２９０に入力され、図１７の真理値表に従って、制御データ１（０１０）、制御データ２（００１）が出力される。
【００６６】
（クロック１生成について）
図２４の（ｅ）においてクロック１の立上がりを、遷移検出回路（１）２２０で検出し、図２４に示すように、検出信号１として高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号１が制御信号生成回路（１）２３０のシフトレジスタ（１）２３２（図１４）に与えられ、図２４に示すようなレジスタ出力Ｓ１０〜Ｓ１８の信号が得られる。制御信号１ａはレジスタ出力Ｓ１２そのものであるので、図２４の（ｆ）のタイミングで“Ｈ”となり、図２４の（ｇ）のクロックのタイミングにおいて制御信号１ａが“Ｈ”になっていることから、クロック１生成回路２４０はクロック１を“Ｌ”に遷移させ出力する。そして、制御データ１が“０１０”であるので、制御信号１ｂにはレジスタＳ１６の出力が現れ、図２４の（ｈ）のタイミングで“Ｈ”となり、図２４の（ｉ）のクロックのタイミングにおいて制御信号１ｂが”Ｈ”になっていることから、クロック１生成回路２４０はクロック１を“Ｈ”に遷移させ出力する。
【００６７】
（クロック２生成について）
図２４の（ｅ′）においてクロック２の立上がりを、遷移検出回路（２）２５０で検出し、図２４に示すように、検出信号２として高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号２が制御信号生成回路（２）２６０のシフトレジスタ（２）２６２（図１４）に与えられ、図２４に示すようなレジスタ出力Ｓ２０〜Ｓ２８の信号が得られる。制御信号２ａはレジスタ出力Ｓ２２そのものであるので、図２４の（ｆ′）のタイミングで“Ｈ”となり、図２４の（ｇ′）のクロックのタイミングにおいて制御信号２ａが“Ｈ”になっていることから、クロック２生成回路２７０はクロック２を“Ｌ”に遷移させ出力する。そして、制御データ２が“００１”であるので、制御信号２ｂにはレジスタＳ２７の出力が現れ、図２４の（ｈ′）のタイミングで“Ｈ”となり、図２４の（ｉ′）のクロックのタイミングにおいて制御信号２ｂが“Ｈ”になっていることから、クロック２生成回路２７０はクロック２を“Ｈ”に遷移させ出力する。
【００６８】
（画素クロックＰＣＬＫの生成について）
ここでは、位相データのｂｉｔ０が“１”であるので、セレクト信号生成回路２１１０のセレクト信号は、図２４の（ｇ）の画素クロックＰＣＬＫの立下りのタイミングでトグルし、“１”となる。よって、はじめはクロック１が画素クロックＰＣＬＫとして出力されるが（図２４の（ｅ）から（ｇ）の期間）、図２４の（ｇ）でセレクト信号が“１”になってからは、クロック２が画素クロックＰＣＬＫとして出力される（図２４の（ｇ）から（ｉ′）の期間）。
【００６９】
次に、位相シフト−１／１６ＰＣＬＫさせた画素クロックＰＣＬＫの生成について説明する。
（制御データ１、制御データ２の生成について）
画素クロックＰＣＬＫに同期して、位相シフト−１を示す第２内部位相データ“１１１”が与えられる（図２４の（ｉ′））。ステータス信号はその前の位相データのｂｉｔ０が“１”であるのでトグルし“１”となる（図２４の（ｉ′））。その位相データとステータス信号が制御データ生成回路２９０に入力され、図１７の真理値表に従って、制御データ１（０１０）、制御データ２（０１１）が出力される。
【００７０】
（クロック１生成について）
図２４の（ｉ）においてクロック１の立上がりを、遷移検出回路（１）２２０で検出し、図２４に示すように、検出信号１として高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号１が制御信号生成回路（１）２３０のシフトレジスタ（１）２３２（図１４）に与えられ、図２４に示すようなレジスタ出力Ｓ１０〜Ｓ１８の信号が得られる。制御信号１ａはレジスタ出力Ｓ１２そのものであるので、図２４の（ｊ）のタイミングで“Ｈ”となり、図２４の（ｋ）のクロックのタイミングにおいて制御信号１ａが“Ｈ”になっていることから、クロック１生成回路２４０はクロック１を“Ｌ”に遷移させ出力する。そして、制御データ１が“０１０”であるので制御信号１ｂにはレジスタＳ１６の出力が現れ、図２４の（ｌ）のタイミングで“Ｈ”となり、図２４の（ｍ）のクロックのタイミングにおいて制御信号１ｂが”Ｈ”になっていることから、クロック１生成回路２４０はクロック１を“Ｈ”に遷移させ出力する。
【００７１】
（クロック２生成について）
図２４の（ｉ′）においてクロック２の立上がりを、遷移検出回路（２）２５０で検出し、図２４に示すように、検出信号２として高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号２が制御信号生成回路（２）２６０のシフトレジスタ（２）２６２（図１４）に与えられ、図２４に示すようなレジスタ出力Ｓ２０〜Ｓ２８の信号が得られる。制御信号２ａはレジスタ出力Ｓ２２そのものであるので、図２４の（ｊ′）のタイミングで“Ｈ”となり、図２４の（ｋ′）のクロックのタイミングにおいて制御信号２ａが“Ｈ”になっていることから、クロック２生成回路２７０はクロック２を“Ｌ”に遷移させ出力する。そして、制御データ２が“０１１”であるので、制御信号２ｂにはレジスタＳ２５の出力が現れ、図２４の（ｌ′）のタイミングで“Ｈ”となり、図２４の（ｍ′）のクロックのタイミングにおいて制御信号２ｂが”Ｈ”になっていることから、クロック２生成回路２７０はクロック２を“Ｈ”に遷移させ出力する。
【００７２】
（画素クロックＰＣＬＫの生成について）
ここでは、位相データのｂｉｔ０が“１”であるので、セレクト信号生成回路２１１０の出力のセレクト信号は図２４の（ｋ′）の画素クロックＰＣＬＫの立下りのタイミングでトグルし、“０”となる。よって、はじめはクロック２が画素クロックＰＣＬＫとして出力されるが（図２４の（ｉ′）から（ｋ′）の期間）、図２４の（ｋ′）でセレクト信号が“０”になってからは、クロック１が画素クロックＰＣＬＫとして出力される（図２４の（ｋ′）から（ｍ）の期間）。
【００７３】
ここでは位相シフト０、＋１／１６ＰＣＬＫ、−１／１６ＰＣＬＫについてのみ説明したが、＋２／１６ＰＣＬＫ、＋３／１６ＰＣＬＫ、−２／１６ＰＣＬＫ、−３／１６ＰＣＬＫについても同様に行うことができる。
【００７４】
以上のように本実施例によれば、１クロックずつ、±１／１６ＰＣＬＫステップで、即ち、高周波クロックＶＣＬＫの半ピッチステップで位相シフトされた画素クロックＰＣＬＫを得ることができる。
【００７５】
また、上述したように画素クロックＰＣＬＫの１６倍でなく、８倍の高周波クロックを使って±１／１６ＰＣＬＫステップを実現しているので、より省電力を図ることができる。さらに上述の画素クロック生成回路をＡＳＩＣとして構成することにより省資源を図ることができる。
【００７６】
図２５に、上記した本発明の画素クロック生成装置を搭載した光走査装置を示す。図２５において、光源ユニット３０１の背面には半導体レーザの制御を司る駆動回路及び画素クロック生成装置が形成されたプリント基板３０２が装着され、光軸と直交する光学ハウジング３０４の壁面にスプリングにより当接され、調節ネジ３０３により傾きが合わせられ姿勢が保持される。尚、調節ネジ３０３はハウジング壁面に形成された突起部に螺合される。光学ハウジング３０４内部には、シリンダレンズ３０５、ポリゴンミラーを回転するポリゴンモータ３０８、ｆθレンズ３０６、トロイダルレンズ、および折り返しミラー３０７が各々位置決めされ支持され、また、同期検知センサを実装するプリント基板３０９は、ハウジング３０４壁面に光源ユニットと同様、外側より装着される。光学ハウジング３０４は、カバー３１１により上部を封止し、壁面から突出した複数の取付部３１０にて画像形成装置本体のフレーム部材にネジ固定される。
【００７７】
次に、図２６に上記の光走査装置を搭載した画像形成装置の構成例を示す。図２６において、４００が光走査装置を示している。被走査面である感光体ドラム４０１の周囲には、該感光体ドラム４０１を高圧に帯電する帯電チャージャ４０２、光走査装置４００により記録された静電潜像に帯電したトナーを付着して顕像化する現像ローラ４０３、該現像ローラ４０３にトナーを供給するトナーカートリッジ４０４、感光体ドラム４０１に残ったトナーを掻き取り備蓄するクリーニングケース４０５が配置される。感光体ドラム４０１へは１面毎に複数ライン同時に潜像記録が行われる。記録紙は給紙トレイ４０６から給紙コロ４０７により供給され、レジストローラ対４０８により副走査方向の記録開始のタイミングに合わせて送りだされ、感光体ドラム４０１を通過する際に転写チャージャ４０９によってトナーが転写され、定着ローラ４１０で定着して排紙ローラ４１１により排紙トレイ４１１に排出される。
【図面の簡単な説明】
【００７８】
【図１】本発明の画素クロック生成装置を適用した画像形成装置の一実施例を示す全体構成図である。
【図２】本発明の画素クロック生成装置の第１の実施例の構成図である。
【図３】図２の位相同期信号生成回路の構成例を示す図である。
【図４】図２の制御信号生成回路の構成例を示す図である。
【図５】図４のマルチプレクサの出力と位相データとの対応例を示す表である。
【図６】図２の遅延画素クロック生成回路の第１の構成例を示す図である。
【図７】図２の遅延画素クロック生成回路の第２の構成例を示す図である。
【図８】図２の画素クロック生成装置の全体の動作を説明するためのシーケンス図である。
【図９】第１の実施例の位相シフト量と位相データの対応を示す図である。
【図１０】図２の第２内部位相データの出力される動作を説明するための第１のシーケンス図である。
【図１１】図２の第２内部位相データの出力される動作を説明するための第２のシーケンス図である。
【図１２】本発明の画素クロック生成装置の第２の実施例の画素クロックの出力イメージを示す図である。
【図１３】本発明の画素クロック生成装置の第２の実施例の構成図である。
【図１４】図１３の制御信生成回路（１）、制御信生成回路（２）の構成例を示す図である。
【図１５】図１４の制御データ１、２と制御信号１ｂ，２ｂとの対応を示す図である。
【図１６】第２の実施例の位相シフト量と位相データの対応を示すである。
【図１７】図１３の制御データ生成回路の真理値表である。
【図１８】図１３のクロック生成回路１、クロック生成回路２の構成例を示す図である。
【図１９】図１３のクロック生成回路１、クロック生成回路２の別の構成例を示す図である。
【図２０】図１３の遅延画素クロック生成回路の構成例を示す図である。
【図２１】図１３の遅延画素クロック生成回路の別の構成例を示す図である。
【図２２】図１３の第２内部位相データの出力される動作を説明するための第１のシーケンス図である。
【図２３】図１３の第２内部位相データの出力される動作を説明するための第２のシーケンス図である。
【図２４】図１３の画素クロック生成装置の全体の動作を説明するためのシーケンス図である。
【図２５】画素クロック生成装置を搭載した光走査装置の一実施例の構造図である。
【図２６】光走査装置を搭載した画像形成装置の一実施例の構造図である。
【図２７】従来の画像形成装置の一例を示す全体構成図である。
【図２８】データ生成部のデータを画素クロック生成部でラッチする場合の問題を説明する図である。
【符号の説明】
【００７９】
１１  半導体レーザ
１４  ポリゴンミラー
１８  感光体
１９，２０  フォトディティタ
２１  ドット位置ずれ検出・制御部
２２  画素クロック生成部
２３  画像処理部
２４  レーザ駆動データ生成部
２５  レーザ駆動部
１００  画素クロック生成装置
１１０  高周波クロック生成回路
１２０  遷移検出回路
１３０  制御信号生成回路
１４０  画素クロック制御回路
１５０  位相同期信号生成回路
１６０  第１位相データ保持回路
１７０  第２位相データ保持回路
１８０  遅延画素クロック生成回路
１９０  画素クロック選択回路
２００  画素クロック生成装置
２１０  高周波クロック生成回路
２２０  遷移検出回路（１）
２３０  制御信号生成回路（１）
２４０  クロック１生成回路
２５０  遷移検出回路（２）
２６０  制御信号生成回路（２）
２７０  クロック２生成回路
２８０  マルチプレクサ
２９０  制御データ生成回路
２１００  ステータス信号生成回路
２１１０  セレクト信号生成回路
２１２０  第１位相データ保持回路
２１３０  第２位相データ保持回路
２１４０  遅延画素クロック生成回路
２１５０  遅延画素クロック選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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