(57)【要約】【課題】  飽和電圧特性の向上を可能とする半導体抵抗素子及びその製造方法を提供する。【解決手段】  チャネル層１０４と、チャネル層１０４上に形成され、アンドープのＩｎＧａＰから構成されるショットキー層１０７と、ショットキー層１０７上に形成されたコンタクト層１０８とを有するＧａＡｓ  ＦＥＴ１００と同一基板上に形成され、ＧａＡｓ  ＦＥＴ１００と分離されたコンタクト層１０８の一部により構成されるコンタクト層１１５と、ＧａＡｓ  ＦＥＴ１００と分離されたショットキー層１０７及びチャネル層１０４の一部を有する活性領域１１９と、コンタクト層１１５上に形成された２つのオーミック電極１２２とを備え、２つのオーミック電極１２２間において、ＧａＡｓ  ＦＥＴ１００と分離されたショットキー層１０７が露出する。【選択図】        図１
2006093617.tif 000002
【特許請求の範囲】
【請求項１】
チャネル層と、前記チャネル層上に形成され、アンドープのＩｎＧａＰから構成されるショットキー層とを有する能動素子と同一基板上に形成され、
素子分離領域により前記能動素子と分離された前記ショットキー層及びチャネル層の一部を有する活性領域と、
前記活性領域上に形成されたコンタクト層と、
前記コンタクト層上に形成された２つのオーミック電極とを備え、
前記２つのオーミック電極間において、前記ショットキー層が露出する
ことを特徴とする半導体抵抗素子。
【請求項２】
前記活性領域表面は、前記素子分離領域表面と同一平面内に位置する
ことを特徴とする請求項１に記載の半導体抵抗素子。
【請求項３】
前記素子分離領域は、ボロンのイオン注入により形成される
ことを特徴とする請求項２に記載の半導体抵抗素子。
【請求項４】
前記基板は、ＧａＡｓあるいはＩｎＰから構成される化合物半導体基板である
ことを特徴とする請求項１に記載の半導体抵抗素子。
【請求項５】
チャネル層と、前記チャネル層上に形成され、アンドープのＡｌＧａＡｓ又はＧａＡｓから構成されるショットキー層と、前記ショットキー層上に形成されたコンタクト層とを備える能動素子と同一基板上に形成された半導体抵抗素子の製造方法であって、
前記コンタクト層上にフォトレジストパターンを形成し、前記フォトレジストパターンを用いて前記コンタクト層の所定領域を除去してコンタクト層の一部を前記能動素子と分離するコンタクト層形成工程と、
前記フォトレジストパターンを用いたイオン注入を行うことで前記ショットキー層及びチャネル層内に素子分離領域を形成し、前記能動素子と分離されたショットキー層及びチャネル層の一部を有する活性領域を形成する活性領域形成工程と、
前記能動素子と分離されたコンタクト層上に２つのオーミック電極を形成する電極形成工程と、
前記２つのオーミック電極間において、前記能動素子と分離されたショットキー層が露出するように、前記能動素子と分離されたコンタクト層の所定領域を除去する除去工程と、
前記２つのオーミック電極間の露出するショットキー層に硫化処理を施す硫化処理工程とを含む
ことを特徴とする半導体抵抗素子の製造方法。
【請求項６】
チャネル層と、前記チャネル層上に形成され、アンドープのＡｌＧａＡｓ又はＧａＡｓから構成されるショットキー層と、前記ショットキー層上に形成されたコンタクト層とを備える能動素子と同一基板上に形成された半導体抵抗素子の製造方法であって、
前記コンタクト層上にフォトレジストパターンを形成し、前記フォトレジストパターンを用いて前記コンタクト層の所定領域を除去してコンタクト層の一部を前記能動素子と分離するコンタクト層形成工程と、
前記フォトレジストパターンを用いたエッチングを行うことで前記ショットキー層及びチャネル層内に素子分離領域を形成し、前記能動素子と分離されたショットキー層及びチャネル層の一部を有する活性領域を形成する活性領域形成工程と、
前記能動素子と分離されたコンタクト層上に２つのオーミック電極を形成する電極形成工程と、
前記２つのオーミック電極間において、前記能動素子と分離されたショットキー層が露出するように、前記能動素子と分離されたコンタクト層の所定領域を除去する除去工程と、
前記２つのオーミック電極間の露出するショットキー層に硫化処理を施す硫化処理工程とを含む
ことを特徴とする半導体抵抗素子の製造方法。
【請求項７】
前記硫化処理工程において、硫化アンモニウム溶液又は硫化ナトリウム溶液を用いて前記硫化処理を行う
ことを特徴とする請求項５又は６に記載の半導体抵抗素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体を用いた半導体抵抗素子およびその製造方法に関するものである。
【背景技術】
【０００２】
ＧａＡｓよりなる半絶縁性基板を有する電界効果型トランジスタ（以下、ＧａＡｓ  ＦＥＴと称する）は、その優れた性能により、通信機器とりわけ携帯電話端末等のパワーアンプやスイッチ等に利用されている。このＧａＡｓ  ＦＥＴ等の能動素子と半導体抵抗素子、金属抵抗素子及び容量等の受動素子とを集積化したモノリシックマイクロ波集積回路（以下、ＧａＡｓ  ＭＭＩＣと称する）は特に広く実用化されている。
【０００３】
近年、携帯電話端末の急速な発展に伴い、このＧａＡｓ  ＭＭＩＣにおいてもより高性能化が求められている。そのため、能動素子はもちろん集積回路を構成する受動素子までもより高性能化が求められている。特に半導体抵抗素子はＧａＡｓ  ＦＥＴの導電層となる半導体層を利用して形成されるため、半導体抵抗素子には、ＧａＡｓ  ＦＥＴと同様に歪み特性（飽和電圧特性）等の向上が求められている。
【０００４】
図７（ａ）は従来のＧａＡｓ  ＭＭＩＣにおける能動素子としてのＧａＡｓ  ＦＥＴ及び受動素子としての半導体抵抗素子（特許文献１参照）の上面図であり、図７（ｂ）はＧａＡｓ  ＦＥＴ及び半導体抵抗素子の断面図（図７（ａ）のＡ−Ａ’線における断面図）であり、図７（ｃ）は半導体抵抗素子の断面図（図７（ａ）のＢ−Ｂ’線における断面図）である。
【０００５】
ＧａＡｓ  ＦＥＴ７００と半導体抵抗素子７１０とは、同一基板上に形成され、素子分離領域７３０により分離、つまり電気的に分離されている。
【０００６】
ＧａＡｓ  ＦＥＴ７００は、半絶縁性ＧａＡｓからなる基板７０１と、基板７０１上に半導体層を結晶成長させて形成されたエピタキシャル層７０９とから構成される。エピタキシャル層７０９は、エピタキシャル層７０９と基板７０１との間の格子不整合を緩和するための、アンドープＧａＡｓで構成されたバッファ層７０２、及びアンドープＡｌＧａＡｓで構成されたバッファ層７０３と、厚さ２０ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓで構成され、キャリアが走行するチャネル層７０４と、ｎ型不純物イオンであるＳｉがドーピングされた厚さ３０ｎｍのＡｌＧａＡｓで構成された、電子供給層でもあるショットキー層７０５と、厚さ１００ｎｍのｎ+型ＧａＡｓで構成されたコンタクト層７０６とが順次積層されて構成される。
【０００７】
ここで、コンタクト層７０６上には、２つのオーミック電極７２０が形成されている。また、２つのオーミック電極７２０間の領域においてコンタクト層７０６は除去されており、エピタキシャル層７０９表面に露出したショットキー層７０５上には、ゲート電極７２１が形成されている。また、素子分離領域７３０は、ＧａＡｓ  ＦＥＴ７００と半導体抵抗素子７１０との間のチャネル層７０４及びショットキー層７０５内に形成された溝により構成される。
【０００８】
半導体抵抗素子７１０は、半絶縁性基板７０１と、基板７０１上に形成されたバッファ層７０２及びバッファ層７０３と、バッファ層７０３上に形成された活性領域７１９と、活性領域７１９上に形成され、厚さ１００ｎｍのｎ+型ＧａＡｓで構成されるコンタクト層７１３とから構成される。活性領域７１９は、素子分離領域７３０によりＧａＡｓ  ＦＥＴ７００と分離されたチャネル層７０４及びショットキー層７０５の一部、つまりＩｎＧａＡｓ層７１１及びｎ型ＡｌＧａＡｓ層７１２により構成される。
【０００９】
ここで、コンタクト層７１３上には、２つのオーミック電極７２２が形成されている。また、２つのオーミック電極７２２間の領域において、コンタクト層７１３は、その下層のｎ型ＡｌＧａＡｓ層７１２をストッパー層とした選択エッチングにより除去されている。さらに、ＧａＡｓ  ＭＭＩＣ上にはＧａＡｓ  ＦＥＴ７００及び半導体抵抗素子７１０を被覆するようにＳｉＮやＳｉＯからなる薄膜の絶縁保護膜（図示せず）が形成されている。
【００１０】
次に、上記構造を有する半導体抵抗素子７１０の製造方法について図面を参照しながら説明する。
【００１１】
図８（ａ）〜（ｅ）は、半導体抵抗素子７１０の断面図（図７（ａ）のＢ−Ｂ’線における断面図）である。
【００１２】
まず、図８（ａ）に示すように、基板７０１上に、ＭＯＣＶＤ法（有機金属化学気相成長法）またはＭＢＥ法（分子線エピタキシャル成長法）等を用いてバッファ層７０２、バッファ層７０３、チャネル層７０４、ショットキー層７０５及びコンタクト層７０６を順次エピタキシャル成長させてエピタキシャル層７０９を形成する。
【００１３】
次に、図８（ｂ）に示すように、フォトレジストマスク８０１を用いて所定の領域を保護し、エピタキシャル層７０９に対して例えば燐酸、過酸化水素水及び水の混合液を用いたウェットエッチングを行い、素子分離領域７３０を形成する。これによって、半導体抵抗素子７１０のコンタクト層７１３と、活性領域７１９とが形成される。
【００１４】
次に、図８（ｃ）に示すように、フォトレジストマスクと、例えばＮｉ／Ａｕ／Ｇｅ合金からなるオーミック金属とを用いた蒸着・リフトオフ法によりオーミック電極７２２を形成する。
【００１５】
次に、図８（ｄ）に示すように、２つのオーミック電極７２２間の所定領域のコンタクト層７１３を、フォトレジストパターン８０２と、例えばクエン酸、過酸化水素水及び水の混合液とを用いたウェットエッチングにより、選択的に除去する。このとき、活性領域７１９のｎ型ＡｌＧａＡｓ層７１２はストッパー層として機能する。なお、エッチングされるコンタクト層７１３の面積や形状を制御することにより、半導体抵抗素子の抵抗値は所望の値とされる。
【００１６】
次に、図８（ｅ）に示すように、フォトレジストパターン８０２を除去後、半導体抵抗素子７１０上に、オーミック電極７２２や露出したｎ型ＡｌＧａＡｓ層７１２を被覆するようにＳｉＯやＳｉＮ等からなる膜厚の薄い絶縁保護膜８００を形成する。これによって、半導体抵抗素子７１０が形成される。
【特許文献１】特開平６−７７０１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところで、従来の半導体抵抗素子は以下に説明するような問題を有している。
従来の半導体抵抗素子では、２つのオーミック電極７２２間の所定領域のコンタクト層７１３を選択エッチングし、表面に露出する抵抗層として、コンタクト層７１３下層のｎ型ＡｌＧａＡｓ層７１２を用いている。しかし、ｎ型ＡｌＧａＡｓ層７１２はＡｌＧａＡｓから構成されるため、ｎ型ＡｌＧａＡｓ層７１２の表面には高密度の表面準位が存在する。よって、表面空乏層の影響により半導体抵抗素子の飽和電圧特性が律束され、半導体抵抗素子の更なる高性能化が困難となるという問題がある。
【００１８】
本発明は、上記課題を解決するためになされたもので、飽和電圧特性の向上を可能とする半導体抵抗素子、つまり更なる高性能化を可能とする半導体抵抗素子を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明の半導体抵抗素子は、チャネル層と、前記チャネル層上に形成され、アンドープのＩｎＧａＰから構成されるショットキー層とを有する能動素子と同一基板上に形成され、素子分離領域により前記能動素子と分離された前記ショットキー層及びチャネル層の一部を有する活性領域と、前記活性領域上に形成されたコンタクト層と、前記コンタクト層上に形成された２つのオーミック電極とを備え、前記２つのオーミック電極間において、前記ショットキー層が露出することを特徴とする。ここで、前記活性領域表面は、前記素子分離領域表面と同一平面内に位置してもよいし、前記素子分離領域は、ボロンのイオン注入により形成されてもよいし、前記基板は、ＧａＡｓあるいはＩｎＰから構成される化合物半導体基板であってもよい。
【００２０】
これによって、表面に露出する抵抗層として表面準位の少ないＩｎＧａＰ層が用いられるので、飽和電圧特性の向上を可能とする半導体抵抗素子を実現することができる。よって、表面に露出する抵抗層として表面準位の多いＡｌＧａＡｓ層やＧａＡｓ層が用いられた半導体抵抗素子と比較して、良好な飽和電圧特性を有する半導体抵抗素子を実現することができる。
【００２１】
また、本発明は、チャネル層と、前記チャネル層上に形成され、アンドープのＡｌＧａＡｓ又はＧａＡｓから構成されるショットキー層と、前記ショットキー層上に形成されたコンタクト層とを備える能動素子と同一基板上に形成された半導体抵抗素子の製造方法であって、前記コンタクト層上にフォトレジストパターンを形成し、前記フォトレジストパターンを用いて前記コンタクト層の所定領域を除去してコンタクト層の一部を前記能動素子と分離するコンタクト層形成工程と、前記フォトレジストパターンを用いたイオン注入を行うことで前記ショットキー層及びチャネル層内に素子分離領域を形成し、前記能動素子と分離されたショットキー層及びチャネル層の一部を有する活性領域を形成する活性領域形成工程と、前記能動素子と分離されたコンタクト層上に２つのオーミック電極を形成する電極形成工程と、前記２つのオーミック電極間において、前記能動素子と分離されたショットキー層が露出するように、前記能動素子と分離されたコンタクト層の所定領域を除去する除去工程と、前記２つのオーミック電極間の露出するショットキー層に硫化処理を施す硫化処理工程とを含むことを特徴とする半導体抵抗素子の製造方法とすることもできるし、チャネル層と、前記チャネル層上に形成され、アンドープのＡｌＧａＡｓ又はＧａＡｓから構成されるショットキー層と、前記ショットキー層上に形成されたコンタクト層とを備える能動素子と同一基板上に形成された半導体抵抗素子の製造方法であって、前記コンタクト層上にフォトレジストパターンを形成し、前記フォトレジストパターンを用いて前記コンタクト層の所定領域を除去してコンタクト層の一部を前記能動素子と分離するコンタクト層形成工程と、前記フォトレジストパターンを用いたエッチングを行うことで前記ショットキー層及びチャネル層内に素子分離領域を形成し、前記能動素子と分離されたショットキー層及びチャネル層の一部を有する活性領域を形成する活性領域形成工程と、前記能動素子と分離されたコンタクト層上に２つのオーミック電極を形成する電極形成工程と、前記２つのオーミック電極間において、前記能動素子と分離されたショットキー層が露出するように、前記能動素子と分離されたコンタクト層の所定領域を除去する除去工程と、前記２つのオーミック電極間の露出するショットキー層に硫化処理を施す硫化処理工程とを含むことを特徴とする半導体抵抗素子の製造方法とすることもできる。ここで、前記硫化処理工程において、硫化アンモニウム溶液又は硫化ナトリウム溶液を用いて前記硫化処理を行ってもよい。
【００２２】
これによって、表面に露出する抵抗層への硫化処理に伴い、抵抗層表面のダングリングボンドを硫黄が終端し、抵抗層における表面準位の影響が低減されるので、更に高い飽和電圧特性を有する導体抵抗素子を実現することができる。よって、表面準位の多いＡｌＧａＡｓ層を表面に露出する抵抗層として用いる場合においても、半導体抵抗素子の良好な飽和電圧特性を維持することができる。
【発明の効果】
【００２３】
本発明の半導体抵抗素子及びその製造方法によれば、表面に露出する抵抗層として表面準位の少ないＩｎＧａＰ層が用いられるので、飽和電圧特性の向上を可能とする半導体抵抗素子を実現することができる。よって、表面に露出する抵抗層としてＡｌＧａＡｓ層が用いられた従来の半導体抵抗素子と比較して、良好な飽和電圧特性を有する半導体抵抗素子を実現することができる。
【００２４】
また、表面に露出する抵抗層への硫化処理に伴い、抵抗層における表面準位の影響が低減されるので、更に高い飽和電圧特性を有する導体抵抗素子を実現することができる。よって、ＡｌＧａＡｓ層を表面に露出する抵抗層として用いる場合においても、半導体抵抗素子の良好な飽和電圧特性を維持することができる。
【００２５】
よって、本発明により、更なる高性能化を可能とする半導体抵抗素子を提供することが可能となり、ＧａＡｓ  ＭＭＩＣとしての高性能化の一端を担うことができるため、携帯電話端末用などの用途に利用でき、実用的価値は極めて高い。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態における半導体抵抗素子について、図面を参照しながら説明する。
【００２７】
（第１の実施の形態）
以下、本発明の第１の実施の形態のＧａＡｓ  ＭＭＩＣについて図面を参照しながら説明する。
【００２８】
図１（ａ）は第１の実施の形態のＧａＡｓ  ＭＭＩＣにおける能動素子としてのＧａＡｓ  ＦＥＴ及び受動素子としての半導体抵抗素子の上面図であり、図１（ｂ）はＧａＡｓ  ＦＥＴ及び半導体抵抗素子の断面図（図１（ａ）のＡ−Ａ’線における断面図）であり、図１（ｃ）は半導体抵抗素子の断面図（図１（ａ）のＢ−Ｂ’線における断面図）である。
【００２９】
ＧａＡｓ  ＦＥＴ１００と半導体抵抗素子１１０とは、同一基板上に形成され、素子分離領域１２３により分離、つまり電気的に分離されている。
【００３０】
ＧａＡｓ  ＦＥＴ１００は、半絶縁性ＧａＡｓからなる基板１０１と、基板１０１上に半導体層を結晶成長させて形成されたエピタキシャル層１０９とから構成される。エピタキシャル層１０９は、エピタキシャル層１０９と基板１０１との間の格子不整合を緩和するための、アンドープＧａＡｓで構成された１μｍのバッファ層１０２、及びアンドープＡｌＧａＡｓで構成されたバッファ層１０３と、厚さ２０ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓで構成され、キャリアが走行するチャネル層１０４と、厚さ５ｎｍのアンドープＡｌＧａＡｓで構成されたスペーサ層１０５と、ｎ型不純物イオンであるＳｉがドーピングされた厚さ１０ｎｍのＡｌＧａＡｓで構成されたキャリア供給層１０６と、厚さ１０ｎｍのアンドープＩｎＧａＰで構成されたショットキー層１０７と、厚さ１００ｎｍのｎ+型ＧａＡｓで構成されたコンタクト層１０８とが順次積層されて構成される。
【００３１】
ここで、コンタクト層１０８上には、２つのオーミック電極１２０が形成されている。また、２つのオーミック電極１２０間の領域においてコンタクト層１０８は除去されており、エピタキシャル層１０９表面に露出したショットキー層１０７上には、ゲート電極１２１が形成されている。さらに、素子分離領域１２３は、ＧａＡｓ  ＦＥＴ１００と半導体抵抗素子１１０との間のチャネル層１０４、スペーサ層１０５、キャリア供給層１０６及びショットキー層１０７内に形成された不純物領域により構成される。
【００３２】
半導体抵抗素子１１０は、半絶縁性基板１０１と、基板１０１上に形成されたバッファ層１０２及びバッファ層１０３と、バッファ層１０３上に形成された活性領域１１９と、活性領域１１９上に形成され、厚さ１００ｎｍのｎ+型ＧａＡｓで構成されるコンタクト層１１５とから構成される。活性領域１１９は、素子分離領域１２３によりＧａＡｓ  ＦＥＴ１００と分離されたチャネル層１０４、スペーサ層１０５、キャリア供給層１０６及びショットキー層１０７の一部、つまりＩｎＧａＡｓ層１１１、ＡｌＧａＡｓ層１１２、ｎ型ＡｌＧａＡｓ層１１３及びＩｎＧａＰ層１１４により構成される。
【００３３】
ここで、コンタクト層１１５上には、２つのオーミック電極１２２が形成されている。また、２つのオーミック電極１２２間の領域において、コンタクト層１１５は、その下層のＩｎＧａＰ層１１４をストッパー層とした選択エッチングにより除去されており、活性領域１１９表面のＩｎＧａＰ層１１４が露出する。さらに、ＧａＡｓ  ＭＭＩＣ上にはＧａＡｓ  ＦＥＴ１００及び半導体抵抗素子１１０を被覆するようにＳｉＮやＳｉＯからなる薄膜の絶縁保護膜（図示せず）が形成されている。さらにまた、素子分離領域１２３表面とＩｎＧａＰ層１１４表面、つまり活性領域１１９表面とは、同一平面内に位置する。
【００３４】
次に、上記構造を有する半導体抵抗素子１１０の製造方法について図面を参照しながら説明する。
【００３５】
図２（ａ）〜（ｅ）は、半導体抵抗素子１１０の断面図である。
まず、図２（ａ）に示すように、基板１０１上に、ＭＯＣＶＤ法またはＭＢＥ法等を用いてバッファ層１０２、バッファ層１０３、チャネル層１０４、スペーサ層１０５、キャリア供給層１０６、ショットキー層１０７及びコンタクト層１０８を順次エピタキシャル成長させてエピタキシャル層１０９を形成する。
【００３６】
次に、図２（ｂ）に示すように、コンタクト層１０８上に形成されたフォトレジストマスク２０１を用いて所定の領域を保護し、例えば燐酸、過酸化水素水及び水の混合液を用いたウェットエッチングにより、コンタクト層１０８の所定領域を選択的に除去してコンタクト層１０８の一部をＧａＡｓ  ＦＥＴ１００と分離する。このとき、コンタクト層１０８下層のショットキー層１０７はストッパー層として機能する。その後、更にフォトレジストマスク２０１を用い、エッチングによりエピタキシャル層１０９表面に露出したショットキー層１０７に対して例えばボロンをイオン注入して、バッファ層１０３に到達する、つまりチャネル層１０４より下の領域まで到達する素子分離領域１２３を形成する。これによって、半導体抵抗素子１１０のコンタクト層１１５と、活性領域１１９とが形成される。
【００３７】
次に、図２（ｃ）に示すように、フォトレジストマスク２０１を除去した後、オーミック電極１２２形成のためのフォトレジストパターン（図示せず）を形成する。その後、例えばＮｉ／Ａｕ／Ｇｅ合金からなるオーミック金属を用いた蒸着・リフトオフ法によりオーミック電極１２２を形成する。
【００３８】
次に、図２（ｄ）に示すように、フォトレジストマスク２０２と、例えば燐酸、過酸化水素水及び水の混合液とを用いたウェットエッチングにより、２つのオーミック電極１２２間の所定領域のコンタクト層１１５を選択的に除去する。このとき、コンタクト層１１５下層のＩｎＧａＰ層１１４はストッパー層として機能する。これによって、島状の２つのコンタクト層１１５により挟まれた領域において、ＩｎＧａＰ層１１４が表面に露出した状態になる。
【００３９】
次に、図２（ｅ）に示すように、フォトレジストマスク２０２を除去した後、コンタクト層１１５、表面に露出したＩｎＧａＰ層１１４及びオーミック電極１２２を被覆するように、ＳｉＯやＳｉＮ等からなる膜厚の薄い絶縁保護膜２００を半導体抵抗素子１１０上に形成する。これによって、半導体抵抗素子１１０が形成される。
【００４０】
次に、半導体抵抗素子１１０の電気特性について図面を参照しながら説明する。
図３は、表面が露出する抵抗層としてＩｎＧａＰ層を用いた本実施の形態の半導体抵抗素子の飽和電圧特性と、表面が露出する抵抗層としてＡｌＧａＡｓ層を用いた従来の半導体抵抗素子の飽和電圧特性とを示している。
【００４１】
図３から、表面が露出する抵抗層としてＩｎＧａＰ層を用いた本実施の形態の半導体抵抗素子は、表面が露出する抵抗層としてＡｌＧａＡｓ層を用いた従来の半導体抵抗素子と比較して、良好な飽和電圧特性を有していることが分かる。これは、高密度な表面準位が存在するＡｌＧａＡｓ層よりも、表面準位の少ないＩｎＧａＰ層を用いることで表面空乏層の影響が軽減されたことに起因している。
【００４２】
以上のように本実施の形態の半導体抵抗素子によれば、表面が露出する抵抗層としてＩｎＧａＰ層１１４が用いられる。よって、飽和電圧特性の向上を可能とする半導体抵抗素子を実現することができる。
【００４３】
なお、本実施の形態の半導体抵抗素子の製造方法では、フォトレジストマスク２０１を用いたウェットエッチングによりコンタクト層１０８を選択的に除去したが、例えばＳｉＣｌ4、ＳＦ6及びＮ2の混合ガスを用いたドライエッチングによりコンタクト層１０８を選択的に除去してもよい。
【００４４】
また、本実施の形態の半導体抵抗素子の製造方法では、フォトレジストマスク２０２を用いたウェットエッチングにより２つのオーミック電極１２２間の所定領域のコンタクト層１１５を選択的に除去したが、例えばＳｉＣｌ4、ＳＦ6及びＮ2の混合ガスを用いた選択ドライエッチングによりオーミック電極１２２間の所定領域のコンタクト層１１５を選択的に除去してもよい。
【００４５】
また、本実施の形態の半導体抵抗素子では、オーミック電極１２２が形成される抵抗層としてｎ+型ＧａＡｓから構成されるコンタクト層１１５を用い、オーミック電極１２２を構成するオーミック金属としてＮｉ／Ａｕ／Ｇｅ合金を用いたが、オーミック電極１２２が形成される抵抗層としてｎ型ＩｎＧａＡｓから構成されるコンタクト層１１５を用い、オーミック電極１２２を構成するオーミック金属として、ノンアロイでオーミックコンタクトとなるＴｉ／Ｐｔ系の金属を用いてもよい。
【００４６】
また、本実施の形態の半導体抵抗素子では、素子分離領域１２３は、ＧａＡｓ  ＦＥＴ１００と半導体抵抗素子１１０との間のチャネル層１０４、スペーサ層１０５、キャリア供給層１０６及びショットキー層１０７内に形成された不純物領域により構成されるとした。しかし、素子分離領域１２３は、チャネル層１０４、スペーサ層１０５、キャリア供給層１０６及びショットキー層１０７内に形成された、チャネル層１０４、スペーサ層１０５、キャリア供給層１０６及びショットキー層１０７を貫通する溝により構成されてもよい。このとき、溝は、表面に露出するショットキー層１０７に対する、フォトレジストマスク２０１と、例えば燐酸、過酸化水素水及び水の混合液とを用いたウェットエッチングにより形成される。
【００４７】
また、本実施の形態の半導体抵抗素子では、基板１０１は、ＧａＡｓ基板であるとしたが、化合物半導体基板であればそれに限られず、例えばＩｎＰ基板であってもよい。
（第２の実施の形態）
以下、本発明の第２の実施の形態のＧａＡｓ  ＭＭＩＣについて図面を参照しながら説明する。
【００４８】
図４（ａ）は第２の実施の形態のＧａＡｓ  ＭＭＩＣにおける能動素子としてのＧａＡｓ  ＦＥＴ及び受動素子としての半導体抵抗素子の上面図であり、図４（ｂ）はＧａＡｓ  ＦＥＴ及び半導体抵抗素子の断面図（図４（ａ）のＡ−Ａ’線における断面図）であり、図４（ｃ）は半導体抵抗素子の断面図（図４（ａ）のＢ−Ｂ’線における断面図）である。なお、図１と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００４９】
ＧａＡｓ  ＦＥＴ４００と半導体抵抗素子４１０とは、同一基板上に形成され、素子分離領域１２３により素子分離されている。
【００５０】
ＧａＡｓ  ＦＥＴ４００は、半絶縁性基板１０１と、基板１０１上に半導体層を結晶成長させて形成されたエピタキシャル層４０１とから構成される。エピタキシャル層４０１は、バッファ層１０２及びバッファ層１０３と、チャネル層１０４と、スペーサ層１０５と、キャリア供給層１０６と、アンドープＡｌＧａＡｓで構成されたショットキー層４０２と、コンタクト層１０８とが順次積層されて構成される。
【００５１】
ここで、コンタクト層１０８上には、２つのオーミック電極１２０が形成されている。また、２つのオーミック電極１２０間の領域においてコンタクト層１０８は除去されており、エピタキシャル層４０１表面に露出したショットキー層４０２上には、ゲート電極１２１が形成されている。さらに、素子分離領域１２３は、ＧａＡｓ  ＦＥＴ４００と半導体抵抗素子４１０との間のチャネル層１０４、スペーサ層１０５、キャリア供給層１０６及びショットキー層４０２内に形成された不純物領域により構成される。
【００５２】
半導体抵抗素子４１０は、半絶縁性基板１０１と、基板１０１上に形成されたバッファ層１０２及びバッファ層１０３と、バッファ層１０３上に形成された活性領域４０９と、活性領域４０９上に形成され、厚さ１００ｎｍのｎ+型ＧａＡｓで構成されるコンタクト層１１５とから構成される。活性領域４０９は、素子分離領域１２３によりＧａＡｓ  ＦＥＴ４００と分離されたチャネル層１０４、スペーサ層１０５、キャリア供給層１０６及びショットキー層４０２の一部、つまりＩｎＧａＡｓ層１１１、ＡｌＧａＡｓ層１１２、ｎ型ＡｌＧａＡｓ層１１３、及び表面が露出するＡｌＧａＡｓ層４１２により構成される。
【００５３】
ここで、コンタクト層１１５上には、２つのオーミック電極１２２が形成されている。また、２つのオーミック電極１２２間の領域において、コンタクト層１１５は、ＡｌＧａＡｓ層４１２をストッパー層とした選択エッチングにより除去されており、活性領域４０９表面の露出するＡｌＧａＡｓ層４１２には、硫化処理が施されている。
【００５４】
次に、上記構造を有する半導体抵抗素子４１０の製造方法について図面を参照しながら説明する。なお、図２と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００５５】
図５（ａ）〜（ｆ）は、半導体抵抗素子４１０の断面図である。
まず、図５（ａ）に示すように、基板１０１上に、ＭＯＣＶＤ法またはＭＢＥ法等を用いてバッファ層１０２、バッファ層１０３、チャネル層１０４、スペーサ層１０５、キャリア供給層１０６、ショットキー層４０２及びコンタクト層１０８を順次エピタキシャル成長させてエピタキシャル層４０１を形成する。
【００５６】
次に、図５（ｂ）に示すように、コンタクト層１０８上に形成されたフォトレジストマスク２０１を用いて所定の領域を保護し、例えばＳｉＣｌ4、ＳＦ6及びＮ2の混合ガスを用いたドライエッチングにより、コンタクト層１０８の所定領域を選択的に除去してコンタクト層１０８の一部をＧａＡｓ  ＦＥＴ４００と分離する。このとき、コンタクト層１０８下層のショットキー層４０２はストッパー層として機能する。その後、更にフォトレジストマスク２０１を用い、エピタキシャル層４０１表面に露出したショットキー層４０２に対して例えばボロンをイオン注入して、バッファ層１０３に到達する、つまりチャネル層１０４より下の領域まで到達する素子分離領域１２３を形成する。これによって、半導体抵抗素子４１０のコンタクト層１１５と、活性領域４０９とが形成される。
【００５７】
次に、図５（ｃ）に示すように、フォトレジストマスク２０１を除去した後、オーミック電極１２２形成のためのフォトレジストパターン（図示せず）を形成する。その後、例えばＮｉ／Ａｕ／Ｇｅ合金からなるオーミック金属を用いた蒸着・リフトオフ法によりオーミック電極１２２を形成する。
【００５８】
次に、図５（ｄ）に示すように、フォトレジストマスク２０２と、例えばクエン酸、過酸化水素水及び水の混合液とを用いたウェットエッチングにより、２つのオーミック電極１２２間の所定領域のコンタクト層１１５を選択的に除去する。このとき、コンタクト層１１５下層のＡｌＧａＡｓ層４１２はストッパー層として機能する。これによって、島状の２つのコンタクト層１１５により挟まれた領域において、ＡｌＧａＡｓ層４１２が表面に露出した状態になる。
【００５９】
次に、図５（ｅ）に示すように、フォトレジストマスク２０２を用いて、表面に露出したＡｌＧａＡｓ層４１２に対して、例えば硫化アンモニウム溶液あるいは硫化ナトリウム溶液を用いて硫化処理を施す。
【００６０】
次に、図５（ｅ）に示すように、フォトレジストマスク２０２を除去した後、コンタクト層１１５、表面に露出したＡｌＧａＡｓ層４１２及びオーミック電極１２２を被覆するように、ＳｉＯやＳｉＮ等からなる膜厚の薄い絶縁保護膜２００を半導体抵抗素子４１０上に形成する。これによって、半導体抵抗素子４１０が形成される。
【００６１】
次に、半導体抵抗素子４１０の電気特性について図面を参照しながら説明する。
図６は、抵抗層として硫化処理が施されたＡｌＧａＡｓ層を用いた本実施の形態の半導体抵抗素子の飽和電圧特性と、抵抗層として硫化処理が施されていないＡｌＧａＡｓ層を用いた従来の半導体抵抗素子の飽和電圧特性とを示している。
【００６２】
図６から、抵抗層として硫化処理が施されたＡｌＧａＡｓ層を用いた本実施の形態の半導体抵抗素子は、抵抗層として硫化処理が施されていないＡｌＧａＡｓ層を用いた従来の半導体抵抗素子と比較して、良好な飽和電圧特性を有していることが分かる。これは、抵抗層を構成するＡｌＧａＡｓ層表面のダングリングボンドを、硫黄が終端し表面準位が低減されたことに起因している。
【００６３】
以上のように本実施の形態の半導体抵抗素子の製造方法によれば、表面が露出する抵抗層としてＡｌＧａＡｓ層４１２を用い、ＡｌＧａＡｓ層４１２の露出する部分に硫化処理を施す。よって、抵抗層表面のダングリングボンドを硫黄が終端し、抵抗層における表面準位の影響が低減されるので、更に高い飽和電圧特性を有する導体抵抗素子を実現することができる。これによって、表面準位の多いＡｌＧａＡｓ層を抵抗層として用いる場合においても、半導体抵抗素子の良好な飽和電圧特性を維持することが可能となる
なお、本実施の形態の半導体抵抗素子の製造方法では、フォトレジストマスク２０１を用いたドライエッチングにより、コンタクト層１０８を選択的に除去したが、フォトレジストマスク２０１と、例えば燐酸、過酸化水素水及び水の混合液とを用いたウェットエッチングにより、コンタクト層１０８を選択的に除去してもよい。
【００６４】
また、本実施の形態の半導体抵抗素子では、オーミック電極１２２が形成される抵抗層としてｎ+型ＧａＡｓから構成されるコンタクト層１１５を用い、オーミック電極１２２を構成するオーミック金属としてＮｉ／Ａｕ／Ｇｅ合金を用いたが、オーミック電極１２２が形成される抵抗層としてｎ型ＩｎＧａＡｓから構成されるコンタクト層１１５を用い、オーミック電極１２２を構成するオーミック金属として、ノンアロイでオーミックコンタクトとなるＴｉ／Ｐｔ系の金属を用いてもよい。
【００６５】
また、本実施の形態の半導体抵抗素子では、素子分離領域１２３は、ＧａＡｓ  ＦＥＴ４００と半導体抵抗素子４１０との間のチャネル層１０４、スペーサ層１０５、キャリア供給層１０６及びショットキー層４０２内に形成された不純物領域により構成されるとした。しかし、素子分離領域１２３は、チャネル層１０４、スペーサ層１０５、キャリア供給層１０６及びショットキー層４０２内に形成された、チャネル層１０４、スペーサ層１０５、キャリア供給層１０６及びショットキー層４０２を貫通する溝により構成されてもよい。このとき、溝は、表面に露出するショットキー層４０２に対する、フォトレジストマスク２０１と、例えば燐酸、過酸化水素水及び水の混合液とを用いたウェットエッチングにより形成される。
【００６６】
また、本実施の形態の半導体抵抗素子では、表面が露出する抵抗層を構成する半導体材料としてＡｌＧａＡｓを用いたが、ＧａＡｓを用いてもよい。このとき、ＧａＡｓ  ＦＥＴ４００のショットキー層４０２は、ＧａＡｓから構成される。
【産業上の利用可能性】
【００６７】
本発明は、半導体抵抗素子及びその製造方法に利用でき、特にＧａＡｓ  ＭＭＩＣ等に利用できる。
【図面の簡単な説明】
【００６８】
【図１】（ａ）本発明の第１の実施の形態のＧａＡｓ  ＭＭＩＣにおけるＧａＡｓ  ＦＥＴ及び半導体抵抗素子の上面図である。（ｂ）同実施の形態のＧａＡｓ  ＦＥＴ及び半導体抵抗素子の断面図（図１（ａ）のＡ−Ａ’線における断面図）である。（ｃ）同実施の形態の半導体抵抗素子の断面図（図１（ａ）のＢ−Ｂ’線における断面図）である。
【図２】同実施の形態の半導体抵抗素子の製造方法を示す断面図である。
【図３】同実施の形態の半導体抵抗素子の飽和電圧特性と従来の半導体抵抗素子の飽和電圧特性との比較結果を示す図である。
【図４】（ａ）本発明の第２の実施の形態のＧａＡｓ  ＭＭＩＣにおけるＧａＡｓ  ＦＥＴ及び半導体抵抗素子の上面図である。（ｂ）同実施の形態のＧａＡｓ  ＦＥＴ及び半導体抵抗素子の断面図（図４（ａ）のＡ−Ａ’線における断面図）である。（ｃ）同実施の形態の半導体抵抗素子の断面図（図４（ａ）のＢ−Ｂ’線における断面図）である。
【図５】同実施の形態の半導体抵抗素子の製造方法を示す断面図である。
【図６】同実施の形態の半導体抵抗素子の飽和電圧特性と従来の半導体抵抗素子の飽和電圧特性との比較結果を示す図である。
【図７】（ａ）従来のＧａＡｓ  ＭＭＩＣにおけるＧａＡｓ  ＦＥＴ及び半導体抵抗素子の上面図である。（ｂ）従来のＧａＡｓ  ＦＥＴ及び半導体抵抗素子の断面図（図７（ａ）のＡ−Ａ’線における断面図）である。（ｃ）従来の半導体抵抗素子の断面図（図７（ａ）のＢ−Ｂ’線における断面図）である。
【図８】従来の半導体抵抗素子の製造方法を示す断面図である。
【符号の説明】
【００６９】
１００、４００、７００    ＧａＡｓ  ＦＥＴ
１０１、７０１    基板
１０２、１０３、７０２、７０３    バッファ層
１０４、７０４    チャネル層
１０５    スペーサ層
１０６    キャリア供給層
１０７、４０２、７０５    ショットキー層
１０８、１１５、７０６、７１３    コンタクト層
１０９、４０１、７０９    エピタキシャル層
１１０、４１０、７１０    半導体抵抗素子
１１１、７１１    ＩｎＧａＡｓ層
１１２、４１２    ＡｌＧａＡｓ層
１１３、７１２    ｎ型ＡｌＧａＡｓ層
１１４    ＩｎＧａＰ層
１１９、４０９、７１９    活性領域
１２０、１２２、７２０、７２２    オーミック電極
１２１、７２１    ゲート電極
１２３、７３０    素子分離領域
２００、８００    絶縁保護膜
２０１、２０２、８０１、８０２    フォトレジストマスク
【図１】
2006093617.tif 000003
【図２】
2006093617.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2006093617.tif 000008
【図７】
2006093617.tif 000009
【図８】
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