(57)【要約】【課題】接合リーク電流の増大、接合耐圧の劣化を抑制したシリサイドコンタクトを達成する半導体装置の製造方法を提供する。【解決手段】ソース及びドレイン領域（Ｓ，Ｄ）形成のドーパントイオン打ち込み工程を、ウエル領域（３）との間にp/n接合を形成する１回のドーパントイオン打ち込みと、ソース・ドレイン領域（Ｓ，Ｄ）とウエル領域との間のp/n接合位置に影響を与えない打ち込み深さが浅く、かつ打ち込み量の多い１回のドーパントイオン打ち込みに分けて行う。そして、ドーパントの活性化熱処理を実施した後、ソース・ドレイン領域表面をシリサイド化（１２）することにより、ソース・ドレイン領域（Ｓ，Ｄ）の低抵抗化とともにp/n接合リークの低減を図ることができる。【選択図】図１
2006108703.tif 000002
【特許請求の範囲】
【請求項１】
ソース・ドレイン領域表面に、ソース・ドレイン領域のシリコンとコバルトとを反応させて形成した膜厚ｔのコバルトシリサイド層を有する半導体装置であって、
前記ソース・ドレイン領域は、ＭＯＳトランジスタのゲート電極の側壁に形成されたサイドウォールスペーサに対して自己整合的に形成された深い低濃度領域と、前記サイドウォールスペーサに対して自己整合的に形成された浅い高濃度領域とを含み、
前記ソース・ドレイン領域は、基板表面からの深さが、２×ｔ以上の領域で、不純物濃度が１×１０２０atoms/cm3以下である半導体装置。
【請求項２】
請求項１において、
前記ソース・ドレイン領域の接合深さは４×ｔ以上であり、
前記深い低濃度領域はリンを有し、
前記浅い高濃度領域は砒素を有する半導体装置。
【請求項３】
ソース・ドレイン領域表面に、ソース・ドレイン領域のシリコンとコバルトとを反応させて形成した膜厚ｔのコバルトシリサイド層を有する半導体装置であって、
前記ソース・ドレイン領域は、ＭＯＳトランジスタのゲート電極の側壁に形成されたサイドウォールスペーサに対して自己整合的に形成された深い低濃度領域と、前記サイドウォールスペーサに対して自己整合的に形成された浅い高濃度領域とを含み、
前記ソース・ドレイン領域は、基板表面からの深さが、２×ｔ以上の領域で、不純物濃度が１×１０２０atoms/cm3以下であり、
５Ｖ印加時のソース・ドレイン領域の接合リーク電流密度は、１×１０−１３Ａ/μｍ２以下である半導体装置。
【請求項４】
請求項３において、
前記深い低濃度領域はリンを有し、
前記浅い高濃度領域は砒素を有する半導体装置。
【請求項５】
半導体基板上に形成されたＭＯＳトランジスタのゲート電極（5）と、
前記半導体基板内に、前記ゲート電極（5）に整合されて形成された第１導電型の第１半導体領域（10）と、
前記ゲート電極（5）の側壁に形成されたサイドウォールスペーサ（7）と、
前記サイドウォールスペーサ（7）に整合されて形成され、かつ前記半導体基板の浅い領域にイオン打込みされて形成された前記第１導電型の第２半導体領域（9）と、
前記サイドウォールスペーサ（7）に整合されて形成され、かつ前記半導体基板の深い領域にイオン打込みされて形成された前記第１導電型の第３半導体領域（8）と、
前記第２半導体領域（9）に形成されたコバルトシリサイド層（12,CoSi）と、
を有し、
前記第２半導体領域（9）の不純物濃度は、前記第３半導体領域（8）の不純物濃度よりも高く、
前記第２半導体領域（9）の深さは、前記第３半導体領域（8）の深さよりも浅い半導体装置。
【請求項６】
請求項５において、
前記ゲート電極（5）のゲート長は２００ｎｍ以下である半導体装置。
【請求項７】
請求項５において、
前記コバルトシリサイド層（12）は膜厚ｔで構成され、
前記第３半導体領域（8）は、基板表面からの深さが、２×ｔ以上の領域で、不純物濃度が１×１０２０atoms/cm3以下である半導体装置。
【請求項８】
請求項５において、
前記コバルトシリサイド層（12）は膜厚ｔで構成され、
前記第３半導体領域（8）の接合深さは、４×ｔ以上である半導体装置。
【請求項９】
請求項５において、
前記第２半導体領域（9）は砒素（Ａｓ）がイオン打込みされて形成され、
前記第３半導体領域（8）はリン（Ｐ）がイオン打込みされて形成される半導体装置。
【請求項１０】
請求項５において、
前記半導体装置はＳＲＡＭである半導体装置。
【請求項１１】
請求項５において、
素子分離用の溝分離層を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体技術分野、特に高速動作の必要な半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、ＭＯＳＬＳＩを構成するＭＯＳトランジスタの高速動作を達成するために、ソース及びドレイン電極のシート抵抗、電極と配線とのコンタクト抵抗、ソース及びドレインの寄生容量の低減が重要な課題となっている。
【０００３】
この課題に対し、ソース及びドレイン表面を一括して自己整合的にシリサイド化した構造が特に高速動作の必要な半導体装置に適用されている。この構造では各電極表面がチタンシリサイド（TiSi2）、コバルトシリサイド（CoSi2）等の低抵抗シリサイドに被われシート抵抗が低減され、配線とのコンタクト抵抗も従来の金属/半導体接触に比べ大幅に低減できる。また、ソース、ドレインの面積を低減できるため寄生容量も低減することができる。さらに、ソース、及びドレイン表面をシリサイド化する際にゲート電極上も同時に自己整合的にシリサイド化するいわゆるサリサイド(Salicide:Self-aligned Silicide)技術も広く用いられている。
【０００４】
このTiSi2の場合、比較的比抵抗の高い準安定相（Ｃ45構造）と比較的比抵抗の低い安定相（Ｃ54構造）で構成されている。準安定相（Ｃ45構造）から安定相（Ｃ54構造）への相転移させるためには、約８００℃程度の熱処理で達成される。
【０００５】
しかしながら、この温度は微細パターンになるほど高くなる。つまり、微細パターン（例えば、0.2μｍ以下）になると相転移しにくくなる、いわゆる細線効果があることが知られている。したがって、0.2μｍ以下のゲート線幅を有する微細パターンを達成するためには、相転移のための熱処理温度を高めなけらばならない。このため、その熱処理温度による微細なソース・ドレイン拡散層への影響をおよぼすことになる。
【０００６】
また、最近のＭＯＳＬＳＩは低消費電力化のために相補型ＭＯＳトランジスタで構成されている。このため、シリサイド層もＮ＋型単結晶シリコン領域（Ｎ型ソース・ドレイン）、Ｐ＋型単結晶シリコン領域（Ｐ型ソース・ドレイン）、Ｎ＋型多結晶シリコンゲート電極およびＰ＋型多結晶シリコンゲート電極の如き各種ドーパントを有するシリコン上に形成する必要がある。TiSi2の場合、その形成温度はドーパントの影響が大きい。一般に、Ｎ＋型シリコン上はＰ＋型シリコン上に比べ６０％〜７０％程度の厚さになる。このことは、TiがＮ型ドーパントを吸い上げ、その結果、シリサイド反応を阻害することに起因している。
【０００７】
一方、上記のような問題点のあるTiSi2に代えて細線効果およびドーパントの影響の小さいCoSi2が適用されつつある。
【０００８】
このCoSi2を適用したサリサイド構造のＭＯＳ型半導体装置は、例えば特開平８−１８６０８５号公報（特許文献１）あるいは特開平８−２７４０４７号公報（特許文献２）に言及されている。これら両公報によれば、CoSi2適用での接合リーク電流の増大、接合耐圧の劣化についての問題ならびにその解決手段が明らかにされている。ます、その問題は以下に起因しているものである。
【０００９】
コバルト膜のスパッタリング形成前に拡散層表面に自然酸化膜が形成され、このような状態でコバルト膜形成および第１の熱処理を行うと拡散層とCoSi膜との界面が一様ではなくがたがたになる。第２の熱処理により得られる拡散層とCoSi2膜との界面は、拡散層とCoSi膜との界面の形状の影響を免れない。さらにCoSi膜からCoSi2膜に変換されるさいに体積の増加が伴うことから、拡散層のＰＮ接合面とがたがたしたこのCoSi2膜の底面との間隔は狭くなる。このため、拡散層の接合リーク電流の増大、接合耐圧の劣化が起こりやすくなるというものである。
【００１０】
そして、前者の公報に開示された発明によれば、真空装置中で水素プラズマにより拡散層表面の自然酸化膜を除去した後、真空を破ることなく、ビス・メチル・シンクロペンタ・ジエニル・コバルトを気化させ、このガスを熱分解するＣＶＤ法によりコバルト膜を形成するというものである。
【００１１】
また、後者の公報に開示された発明によれば、真空装置中で水素プラズマにより拡散層表面の自然酸化膜を除去した後、真空を破ることなく、ビス・ヘキサフルオロ・アセチルアセトネート・コバルトの気化ガスを水素ガスで還元するＣＶＤ法によりコバルト膜を形成するというものである。
【特許文献１】特開平８−１８６０８５号公報
【特許文献２】特開平８−２７４０４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
CoSi2の場合、上記公報に開示されたような自然酸化膜に起因した接合リーク電流の増大、接合耐圧の劣化の問題とは全く別に、以下に述べる問題点に起因した接合リーク電流の増大、接合耐圧の劣化が生じることが本発明者等によって明らかにされた。
【００１３】
ソース、ドレインをCoSi2化した時の、ソース、ドレイン/ウエル間の接合リーク対策の一環としてイオン打ち込み条件の分流実験を実施した。その結果、インプランテーションエネルギーが大きく、濃いp+、n+層が深くまで形成されている試料の方が接合リークの多いことが見い出された。これは予想とは全く逆の結果である。解析の結果、接合リークはイオン打ち込み欠陥起因であり、そのため高エネルギー、高ドーズのイオン打ち込みを実施した試料で接合リークが増加したことが判明した。
【００１４】
すなわち、通常のソース及びドレイン（Si半導体領域）上のシリサイド化技術においては、そのSi半導体領域上に形成した金属膜とSiとを反応させてシリサイドを形成するため、針状に異常成長したシリサイドやSi半導体領域中を拡散した金属原子が下に形成されているp/n接合まで到達したり、シリサイドが横方向に異常成長して素子分離領域（LOCOS）の端部（バードビーク近傍）でp/n接合に到達したりして接合リークを増大させる。この問題はシリサイドにCoSi2を選択した場合に特に深刻である。この異常成長はソース及びドレイン形成のために基板に高濃度（約１×１０E20個/cm2以上）のイオン打ち込み、その後のアニールでも回復されない基板へのイオンインプランテーションダメージ、いわゆる残留欠陥に起因している。
【００１５】
解決策の一つとして、ソース及びドルイン上に形成するCoSi2の膜厚を薄くすることが考えられる。この場合、接合リークを低減することは可能だが、ソース及びドレインのシート抵抗を低減するという目的を達することができない。また、CoSi2の膜厚を薄くすると、コンタクト孔開口ドライエッチング時にオーバーエッチングでCoSi2膜が削られ、消滅してしまいコンタクト抵抗を増大させる危険性もある。このため、ソース及びドルイン上のCoSi2の膜厚をむやみに薄くすることはできない。
【００１６】
したがって、本発明は、接合リーク電流の増大、接合耐圧の劣化を抑制したシリサイドコンタクトを達成する半導体装置の製造方法を提供することを目的としている。
【００１７】
また、本発明は、高速動作可能な微細配線パターンを有する半導体装置の製造方法を提供することを目的としている。
【００１８】
さらに、本発明は、高速動作可能な微細配線パターンを有するＣＭＯＳ半導体装置の製造方法を提供することを目的としている。
【００１９】
そして、本発明のより具体的な目的は、ソース及びドレイン上にCoSi2膜をその下のp/n接合に接合リークを増大させることなく形成することにある。特に、シート抵抗を低減するのに十分な膜厚のCoSi2膜を形成した場合でもその下のp/n接合に接合リークを増大させることなく形成することを目的とする。
【課題を解決するための手段】
【００２０】
本発明は、半導体本体の第１導電型不純物が導入された半導体主面の所定の領域に、その半導体とＰＮ接合を構成する半導体領域を形成するためにその第１導電型とは反対の第２導電型不純物のイオン打ち込む第１の工程と、前記所定の領域表面に金属・半導体合金層を所定の厚さに形成するために第２導電型不純物のイオン打ち込む第２の工程と、しかる後、前記第２の工程が成されたその所定領域表面に金属と半導体を反応させた金属・半導体合金層を形成する工程とから成る。
【００２１】
このようにＰＮ接合形成のイオン打ち込み(第１の工程)と金属・半導体合金層形成のイオン打ち込み（第２の工程）とのイオン打ち込み分けを実行するすることにより、ＰＮ接合位置に近い深いイオン打ち込み領域での残留欠陥生成を抑制し、また、その領域表面に位置した浅いイオン打ち込み領域ではシート抵抗を低減するに十分な膜厚の金属・半導体合金層を形成することが可能となる。
【００２２】
また、本発明は、シリコンより成る第１導電型の第１半導体領域主面にその第１半導体領域とＰＮ接合を構成する第２半導体領域を形成するためにその第１導電型とは反対の第２導電型不純物のイオン打ち込みを成す第１の工程と、前記第１の工程が成された前記第１半導体領域主面にシリサイド層を所定の厚さに形成するために第２導電型不純物のイオンを所定ドーズ量に打ち込む第２の工程と、しかる後、熱処理により第２半導体領域を形成する工程と、前記第２半導体領域表面に金属層を被覆する工程と、熱処理により前記金属層と前記第２半導体領域のシリコンを反応させて金属シリサイド層を形成する工程とから成る。
【００２３】
これによって、ＰＮ接合位置に近い深いイオン打ち込み領域での残留欠陥生成を抑制し、また、その領域表面に位置した浅いイオン打ち込み領域ではシート抵抗を低減するに十分な膜厚の金属シリサイド層を形成することが可能となる。このため、ＰＮ接合リークを増大させることのない低抵抗の金属シリサイド層を半導体領域表面に形成することが可能である。
【００２４】
また、本発明は、シリコンより成る第１導電型の第１半導体領域主面を熱酸化し、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に多結晶シリコンより成るゲート電極をパターン形成する工程と、前記ゲート電極が形成されていない前記第１半導体領域主面部に第２導電型不純物のイオンを打ち込む第１の工程と、前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、前記ゲート電極および前記サイドウォールスペーサが形成されていない前記第１半導体領域主面部に、その第１半導体領域とＰＮ接合を構成するソース・ドレイン領域を形成するためにその第１導電型とは反対の第２導電型不純物のイオンを打ち込む第２の工程と、前記第１半導体領域主面に、シリサイド層を所定の厚さに形成するために第２導電型不純物のイオンを所定ドーズ量で打ち込む第３の工程と、しかる後、熱処理によりソース・ドレイン領域を形成する工程と、前記ソース・ドレイン領域表面及びゲート電極表面に金属層を被覆する工程と、熱処理により前記金属層と前記ソース・ドレイン領域表面及びゲート電極表面のシリコンを反応させて金属シリサイド層を形成する工程とから成る。
【００２５】
これによって、ＰＮ接合位置に近い深いイオン打ち込み領域での残留欠陥生成を抑制し、また、その領域表面に位置した浅いイオン打ち込み領域ではシート抵抗を低減するに十分な膜厚の金属シリサイド層を形成することが可能となる。このため、ＰＮ接合リークを増大させることのない低抵抗の金属シリサイド層を半導体領域表面、またゲート電極表面に同時に形成することが可能である。したがって、微細パターンを有し、高速動作に適したＭＯＳ半導体装置が得られる。
【００２６】
さらに、本発明は、半導体基板の主面に第１導電型の第１ウエルおよび第２導電型の第２ウエルを形成する工程と、第１ウエルおよひ第２ウエルのそれぞれの表面にゲート絶縁膜を形成する工程と、前記第１ウエル表面に形成されたゲート絶縁膜上に多結晶シリコンから成る第１ゲート電極を、前記第２ウエル表面に形成されたゲート絶縁膜上に多結晶シリコンから成る第２ゲート電極を形成する工程と、前記第１ゲート電極が形成されていない前記第１ウエル主面部に第２導電型不純物のイオン打ち込みを成す第１のイオン打ち込み工程と、前記第２ゲート電極が形成されていない前記第２ウエル主面部に第１導電型不純物のイオン打ち込みを成す第２のイオン打ち込み工程と、前記第１および第２ゲート電極の側壁にそれぞれサイドウォールスペーサを形成する工程と、前記第１ゲート電極および前記サイドウォールスペーサが形成されていない前記第１ウエル主面部に、その第１ウエルとＰＮ接合を構成するソース・ドレイン領域を形成するためにその第１導電型とは反対の第２導電型不純物のイオン打ち込みを成す第３のイオン打ち込み工程と、前記第３のイオン打ち込みが成された前記第１ウエル主面に、シリサイド層を所定の厚さに形成するために第２導電型不純物のイオン打ち込みを成す第４のイオン打ち込み工程と、前記第２ゲート電極および前記サイドウォールスペーサが形成されていない前記第２ウエル主面部に、その第２ウエルとＰＮ接合を構成するソース・ドレイン領域を形成するために第１導電型不純物のイオン打ち込みを成す第５のイオン打ち込み工程と、前記第５のイオン打ち込みが成された前記第２ウエル主面に、シリサイド層を所定の厚さに形成するために第１導電型不純物のイオン打ち込みを成す第６のイオン打ち込み工程と、しかる後、熱処理により第１および第２ウエルのそれぞれにソース・ドレイン領域を形成する工程と、前記第１および第２ウエル内のそれぞれのソース・ドレイン領域表面と、それぞれの第１および第２ゲート電極表面に金属層を被覆する工程と、熱処理により前記金属層と前記第１および第２ウエル内のそれぞれのソース・ドレイン領域表面及びそれぞれの第１および第２ゲート電極表面のシリコンを反応させて金属シリサイド層を形成する工程とを含むことを特徴とするＣＭＯＳ半導体装置の製造方法。
【００２７】
これによって、それぞれのウエル領域内でのＰＮ接合位置に近い深いイオン打ち込み領域での残留欠陥生成を抑制し、また、その領域表面に位置した浅いイオン打ち込み領域ではシート抵抗を低減するに十分な膜厚の金属シリサイド層を形成することが可能となる。このため、ＰＮ接合リークを増大させることのない低抵抗の金属シリサイド層をそれぞれのウエル領域内におけるソース・ドレイン領域表面に、またそれぞれのゲート電極表面に同時に形成することが可能である。したがって、微細パターンを有し、高速動作に適したＣＭＯＳ半導体装置が得られる。
【発明の効果】
【００２８】
ＰＮ接合形成のイオン打ち込み(第１の工程)と金属・半導体合金層形成のイオン打ち込み（第２の工程）とのイオン打ち込み分けを実行するすることにより、ＰＮ接合位置に近い深いイオン打ち込み領域での残留欠陥生成を抑制し、また、その領域表面に位置した浅いイオン打ち込み領域ではシート抵抗を低減するに十分な膜厚の金属・半導体合金層を形成することが可能となる。
【発明を実施するための最良の形態】
【００２９】
本発明をより詳細に説述するために、添付の図面にしたがってこれを説明する。
【００３０】
第１図は、本発明の具体的実施例によって形成されたＭＯＳ半導体装置の断面図であり、第２図は、そのＭＯＳ半導体装置の平面図である。第２図に示したＡ−Ａ破線の断面が第１図に示した断面構造となっている。
【００３１】
第１図に示すＭＯＳ半導体装置は、例えば第１導電型（Ｐ型）単結晶シリコン(Si)基板１に形成された第２導電型（Ｎ型）チャネルＭＯＳトランジスタである。第１図に示す如く、素子分離用酸化膜(ＬＯＣＯＳ膜)2によって区画されたＰウエル３内にLDD（Lightly Doped Drain）構造のＭＯＳトランジスタが形成されている。このＭＯＳトランジスタのソース領域Ｓおよびドレイン領域Ｄ（以下これらをソース・ドレイン領域と称する）のそれぞれは、ゲート電極５に自己整合された比較的浅いＮ型第１領域10と、サイドウォールスペーサ７に自己整合されたＰウエル３とＰＮ接合を構成する比較的深いＮ型第２領域８およびそのサイドウォールスペーサ７に自己整合された前記Ｎ型第１領域10よりも深く前記第２領域８よりも浅い中間の深さを有し、比較的高濃度のＮ型第３領域９とで構成されている。そして、このソース・ドレイン領域表面には低抵抗化のためのコバルトシリサイド膜（CoSi2層）12が形成されている。このCoSi2層12は、第２図に示すように、サイドウォールスペーサ７を有するゲート電極５およびＬＯＣＯＳ膜２によって区画されたソース・ドレイン領域（ＳＤ）の表面全体に形成されている。
【００３２】
Ｎ型第３領域９は、高濃度にして低抵抗のCoSi2層12を形成するために設けられたものであり、この第３領域９の大半はCoSi2層に変わっている。このことは、この第３領域９全部を完全にCoSi2化にする必要はないことを意味するものである。一方、Ｎ型第２領域８は、低濃度で深く形成され、 CoSi2層形成には関係しない位置にＰウエル３とＰＮ接合を構成するために設けられている。
【００３３】
これらＮ型第２領域、Ｎ型第３領域およびCoSi2層の相互の深さ関係については、本発明の目的達成するための重要なポイントでもあり、後で詳しく述べる。
ゲート電極５は、Ｎ型不純物を含む多結晶シリコンよりなり、その表面には低抵抗化のためにCoSi2層11が形成されている。
【００３４】
上述のＮチャネル型ＭＯＳトランジスタが形成されたシリコン基板表面には、パシベイション膜14が被覆されている。このパシベイション膜14には、第２図で示すように、ソース・ドレイン領域（ＳＤ）表面に形成されたCoSi2層12の一部を露出するコンタクト孔TH1が、ゲート電極５表面に形成されたCoSi2層11の一部を露出するコンタクト孔TH2がそれぞれ形成されている。そして、コンタクト孔TH1を介して、バリア層15およびタングステン層16から成る積層の金属配線M1がソース・ドレイン領域（SD）表面に形成されたCoSi2層12に接続されている。また、上記コンタクト孔TH2を介して、バリア層およびタングステン層から成る積層の金属配線M1がゲート電極５表面に形成されたCoSi2層12に接続されている。上記バリア層（15）は、タングステンとシリコン（ソース・ドレイン領域およびゲート電極）との反応を防止する目的て形成されたもので、下層がチタン（厚さ約３０nm）、上層が窒化チタン（厚さ５０nm〜７０nm）から成る積層膜て構成されている。上記タングステン層（16）の厚さは３００nm〜４００nmである。
【００３５】
次に、本発明の具体的実施例であるＣＭＯＳ半導体装置の製造方法を第３図乃至第１１図を参照して説明する。第３図乃至第１１図において、図面左側はＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）が形成される工程を示し、図面右側はＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）が形成される工程を示す。これらＮＭＯＳおよびＰＭＯＳは一つの半導体基板（シリコン基板）に形成される。
【００３６】
（１） 第３図に示すように、まず、半導体基板としてのシリコンウエハ１が準備される。このシリコンウエハ１は、チョコラルスキ（Czochralski）法（ＣＺ法）により形成された単結晶インゴットをスライスしたものであり、そのウエハ１の表面は鏡面研磨された（１００）結晶面を有する。
【００３７】
このウエハ１表面に厚さ１０nm程度の熱酸化膜(SiO2膜)101を形成する。つづいて、ＮウエルおよびＰウエル形成のためのそれぞれのイオン打ち込みがなされる。ます、ＮＭＯＳ形成領域側をフォトレジストマスク（図示せず）で覆い、そのフォトレジストマスクが形成されていないＰＭＯＳ領域側にリンイオン（Ｐ＋）を所定のエネルギー、所定のドーズ量でSiO2膜１０１を通して打ち込む。つづいて、ＰＭＯＳ形成領域側をフォトレジストマスク（図示せず）で覆い、そのフォトレジストマスクが形成されていないＮＭＯＳ領域側にボロンイオン（Ｂ＋）を所定のエネルギーで、所定のドーズ量をSiO2膜101を通して打ち込む。
【００３８】
なお、ここで準備される半導体基板（シリコンウエハ）１は、欠陥密度の少ないゲート酸化膜が得られるエピタキシャルウエハを用いるのが好ましい。たとえば、そのエピタキシャルウエハは、Ｐ＋型Si基板（比抵抗：0.01Ω・cm〜0.04Ω・cm）の表面に厚さ４〜５μｍ程度のＰ型エピタキシャル層（比抵抗：10Ω・cm程度）が形成されたもの、また、Ｐ型Si基板（比抵抗：10Ω・cm程度）の表面に厚さ１〜３μｍ程度のＰ型エピタキシャル層（比抵抗：10Ω・cm程度）が形成されたものが用いられる。後者のエピタキシャルウエハは、基板からのオートドーピングやアウトデフュージョンが少なく、しかもエピタキシャル層が薄いために低コストであるメリットを有する。
【００３９】
（２） 第４図に示すように、ＰＭＯＳ形成領域およびＮＭＯＳ形成領域を覆うように、SiO2膜101上にシリコン窒化膜（Si3N4膜）102を周知のフォトリゾグラフィ技術を用いて選択的に形成する。そして、Si3N4膜102が形成されていない基板１の表面を熱酸化することにより素子分離用酸化膜、いわゆるＬＯＣＯＳ膜２(厚さ：約350nm)を選択形成する。このＬＯＣＯＳ膜形成時に、基板内にイオン注入されたリン（Ｐ）およびボロン（Ｂ）が熱拡散し、ＰＭＯＳ形成のためのＮウエル3NおよびＮＭＯＳ形成のためのＰウエル3Pがそれぞれ所定の深さに形成される。
【００４０】
（３） Si3N4膜102をおよびSiO2膜101を除去した後、第５図に示すように、ＬＯＣＯＳ酸化膜２で区画された活性領域（ＰＭＯＳ形成領域およびＮＭＯＳ形成領域）上に、６nmのゲート酸化膜４を形成する。そして、ゲート酸化膜４上に例えばノンドープのポリシリコン（多結晶シリコン）膜５を厚さ２５０nmに形成する。つづいて、このノンドープドポリシリコン膜５に対し、不純物を導入し、低抵抗化を図る。具体的には、ＮＭＯＳ形成領域をホトレジストマスクで覆い、このポリシリコン膜５にボロン（Ｂ＋）イオンを選択的に打ち込むことにより、ＰＭＯＳ形成のためのドープドポリシリコン膜5(P)を得る。同様に、ＰＭＯＳ形成領域をホトレジストマスクで覆い、このポリシリコン膜５にリン（Ｐ＋）イオンを選択的に打ち込むことにより、ＮＭＯＳ形成のためのドープドポリシリコン膜5(N)を得る。
【００４１】
（４） 第６図に示すように、ホトエッチングエ程により、ドープドポリシリコン膜5(P),5(N)をゲート電極パターンに加工する。そして、そのゲート電極表面を酸化することにより酸化膜103を形成する。いわゆる、ライト酸化処理を行う。
【００４２】
（５） 第７図に示すように、LDD(Lightly Doped Dram)形成のために、ＮＭＯＳ形成領域をホトレジストマスクで覆い、ゲート電極およびＬＯＣＯＳ膜が形成されていないＮウエル3N内にBF2+をイオン打ち込む。イオン打ち込み条件は、エネルギー１０keV、打ち込
み量７×１０E13/cm2である。同様に、ＰＭＯＳ形成領域をホトレジストマスクで覆い、ゲート電極およびＬＯＣＯＳ膜が形成されていないＰウエル3P内にAs＋をイオン打込みする。イオン打込み条件は、エネルギー２０KeV、打ち込み量２×１０E14/cm2である。
【００４３】
つづいて、950℃10秒の短時間熱処理（RTA:Rapid Thermal Annealing）でイオン打ち込みされた不純物を活性化し、それぞれＮ-型ソース・ドレイン領域(104S,104D)、Ｐ-型ソース・ドレイン領域(105S,105D)を形成する。
【００４４】
（６） 第８図に示すように、Si基板１上に熱ＣＶＤ-SiO2膜を100nm形成する。そして、異方性ドライエッチング技術によりこの熱ＣＶＤ-SiO2膜をエッチングし、サイドウォールスペーサ７を残す。この熱ＣＶＤ-Si02膜に代えてSiN膜によるサイドウォールスペーサ７であってもよい。SiN膜の場合、ゲート電極、Ｎ-型ソース・ドレイン領域（104S,104D）およびＰ-型ソース・ドレイン領域(105S,105D)の表面をそれぞれ覆う下地SiO2膜とのエッチング選択比がとれるため、サイドウォールスペーサ７形成時に、下地SiO2膜のエッチングを抑えることができる。
【００４５】
（７） 第９図に示すように、Si基板１全面にイオン打ち込みスルー膜17として熱ＣＶＤ-SiO2膜10nmを形成する。つづいて、本発明の特徴であるイオン打ち込みがＮチャネルＭＯＳＦＥＴ形成のために実行される。
【００４６】
まず、ＰウエルとＰＮ接合を構成するための半導体領域を形成するための１回目のイオン打ち込み（第３のイオン打ち込み工程）が行われる。すなわち、ＰＭＯＳ形成領域をホトレジストマスクＰＭで覆い、ＬＯＣＯＳ膜２が形成されていないＮ-型ソース・ドレイン領域(104S,104D)およびゲート電極5Nの表面にP+イオンの打ち込みか行われる。イオン打ち込み条件は、例えば、エネルギー４０KeV、打ち込み量２×１０E14/cm2である。
【００４７】
（８） さらに、第１０図に示すように、上記N-型ソース・ドレイン領域(104S,104D)およびゲート電極5Nの表面にシリサイド層を所定の厚さに形成するための２回目のイオン打ち込み（第４のイオン打ち込み工程）が行われる。不純物イオンとしてはAs+が適用される。イオン打ち込み条件は、例えば、エネルギー６０KeV、打ち込み量３×１０E15/cm2である。
【００４８】
（９） 第１１図に示すように、本発明の特徴てあるイオン打ち込みがＰチャネルＭＯＳＦＥＴ形成のために実行される。
【００４９】
まず、ＮウエルとＰＮ接合を構成するための半導体領域を形成するための１回目のイオン打ち込み（第５のイオン打ち込み工程）が行われる。すなわち、ＮＭＯＳ形成領域をホトレジストマスクＰＭで覆い、ＬＯＣＯＳ膜２が形成されていないＰ-型ソース・ドレイン領域(105S,105D)およびゲート電極5Pの表面にB+イオンの打ち込みか行われる。イオン
打ち込み条件は、例えば、エネルギー２５KeV、打ち込み量１×１０E14/cm2である。
【００５０】
（１０） さらに、第１２図に示すように、上記N-型ソース・ドレイン領域(105S,105D)およびゲート電極5Pの表面にシリサイド層を所定の厚さに形成するための２回目のイオン打ち込み（第６のイオン打ち込み工程）が行われる。不純物イオンとしては１回目のイオン打ち込みと同様にB+が適用される。イオン打ち込み条件は、例えば、エネルギー５k
eV、打ち込み量１×１０E15/cm2である。
【００５１】
（１１） 第１３図に示すように、950℃10秒の短時間熱処理(RTA)で、ＮチャネルＭＯＳＦＥＴおよびＰＮチャネルＭＯＳＦＥＴ形成のためにそれぞれ２回に分けてイオン打ち込みされた不純物イオンを活性化することにより、ソース・ドレイン領域(106S,106D;107S,107D)を形成する。
【００５２】
接合深さはＮ型ソース・ドレイン領域が、１８０nm、Ｐ型ソース・ドレイン領域が、２５０ｎｍである。浅いイオン打ち込み層（Ｎ+、Ｐ＋高濃度層）は、およそ４０nmである。本発明は、上記工程（７）、（９）における１回目のイオン打ち込みが深いＰＮ接合を形成する低濃度層（低濃度領域）を形成し、上記（８）、（１０）における２回目のイオン打ち込みが低抵抗のシリサイド層を形成するための下地となる浅い高濃度層（高濃度領域）を形成する。
【００５３】
なお、上記工程（５）で実施されているLDD形成のイオン打ち込み条件は、ソース・ドレイン領域形成のための２回目のイオン打ち込み条件より浅く、1/10以下のドーズ量となるよう設定される。
【００５４】
（１２） 第１４図に示すように、イオン打ち込みスルー膜である熱ＣＶＤ-SiO2膜17をウェットエッチングにより除去することにより、ゲート電極(5N,5P)の表面およびソース・トレイン領域(106S,106D:107S,107D)の表面を露出する。
【００５５】
（１３） つづいて、Si基板１主面上にDCマグネトロンスパッタ法でCo膜を10nm、さらにその上にTiN膜を10nm形成する。このTiN膜はCo膜表面の酸化防止のために形成される。そして、第１２図に示すように、窒素雰囲気下550℃30秒熱処理し、Coと接触するソース・ドレイン領域およびゲート電極上のみに選択的にコバルトシリサイド層を形成する。この段階ではコバルトシリサイドはCo：Si=1：ｘ（ｘ≦1）の組成である。未反応のCo膜及びTiN膜をウェットエッチング除去した後、窒素雰囲気下750℃30秒熱処理(RTA)を行い、コバルトシリサイド層をCo：Si=1：2の定比化合物(CoSi2)に変換する。
【００５６】
本実施例はゲート電極表面も同時にシリサイド化するサリサイドプロセスであるため、ゲート電極表面に形成されるコバルトシリサイド層11とソース・ドレイン領域表面にSi（基板）を消費して形成されるコバルトシリサイド層12が存在する。最終的にコバルトシリサイド層（12）の膜厚は30nmとなる。このCoSi2膜のシート抵抗は8.5Ω/□、比抵抗は２５μΩ・cmである。ロジックＬＳＩにおいては、拡散層（ソース・ドレイン領域）のシート抵抗として１０Ω/□以下が求められており、十分これを満足する値である。
【００５７】
コバルトシリサイド層形成工程につづくパシベイション膜形成および配線形成工程を第１図を参照し、以下に説明する。
【００５８】
（１４） Si基板上には、パシベイション膜14が被覆される。このパシベイション膜14は、具体的には、プラズマＣＶＤ膜あるいはプラズマTEOS膜よりなる。または、不純物ゲッタリングのためのPSG膜と上記プラズマ処理膜との積層膜よりなる。
【００５９】
つづいて、このパシペイション膜14に対して、ソース・ドレイン領域（ＳＤ）表面に形成されたCoSi2層12の一部を露出するコンタクト孔TH1を、ゲート電極５表面に形成されたCoSi2層11の一部を露出するコンタクト孔TH2をそれぞれ形成する。つづいて、バリア層15およびタングステン層16を順次形成する。そして、この積層膜を公知のホトリゾグラフィ技術を用いて積層の金属配線M1をパターン形成する。
【００６０】
以上の方法により、本発明の一実施形態であるＣＭＯＳ半導体装置が得られる。
【００６１】
第１６図に本実施例で形成したソース、ドレイン領域のSIMS(Secondary Ion Mass Spectrometry)デプスプロファイルを示す。このデプスプロファイルは、第１図に示したＰチャネルＭＯＳＦＥＴにおける直線B-Bで示した領域で測定したデプスプロファイルである。CoSi2層の影響を除去するため、CoSi2層をウェット除去後測定した結果である。本実施例では、CoSi2層厚さｔ＝３０nmてあり、デプスプロファイルでは深さ６０nmの時点ですでにＢ濃度は１×１０E20個/cm3以下となっており、Ｂ濃度が１×１０E20個/cm3以上で定義する高濃度層の厚さは２７nmであり、Ｂ拡散層の５０％以上はCoSi2形成に消費されている。また、本実施例ではp+/n接合深さは表面のCoSi2分３０nmを含め２４０nmの位置であった。このソース・ドレイン領域を断面TEM(Transmission Electron Microscope)観察すると、ソース、ドルイン形成の２回目インプラによる残留欠陥が基板表面から深さ４０nm程度の位置に多数観察された。一方、より深い位置に存在すると考えられる１回目のイオン打ち込みによる残留欠陥は観察されなかった。これはドーズ量が２回目のイオン打ち込みの1/10と少ないため発生する欠陥か少なく、活性化熱処理で回復できたためと考えられる。１回目のイオン打ち込みで残留欠陥の発生しない最大ドーズ量は３×１０E14個/cm2である。また、１回目のイオン打ち込みをさらに複数回に分割して実施する場合には、各ステップのドーズ量の総和が３×１０E14個/cm2以下でなければならない。
【００６２】
以上説明したように、接合を形成するイオン打ち込み（本実施例では１回目のイオン打ち込み）による残留欠陥の発生を極力抑えることが接合リーク低減には重要である。
【００６３】
逆に、高濃度層を形成する２回目のイオン打ち込みはできるだけ高ドーズとして発生する残留欠陥を増やすことが望ましい。多数の残留欠陥に一様にCoを凝集させることで、個々のCo2Siの異常成長を小さなものにすることか可能となるからてある。そのため、２回目のイオン打ち込みは最低でも１×１０E15個/cm2以上のドーズ量で実施する必要がある。この２回目のイオン打ち込みも複数回に分割して実施する場合には各ステップのドーズ量の総和が１×１０E15個/cm2以上でなければならない。
【００６４】
第１７図に本実施例で形成したp+/n接合の逆方向I-V曲線を示した。本実施例によれば、ロジックＬＳＩで要求される５Ｖ印加時の接合リーク電流密度１×１０E-13Ａ/μｍ２（１×１０-13Ａ/μｍ２）以下という仕様（仕様（１））を満足する。
【００６５】
比較のために、上記本実施例の形成方法のうち、高濃度層形成の２回目のイオン打ち込みのみ、BF2+イオンで、エネルギー４０KeV、ドーズ量１×１０E15/cm2に変更して試料を形成した。この試料をここでは便宜上、「比較例」と言う。そして、この比較例のp+/n接合の逆方向I-V特性を測定した。この比較例（試料３個）のp+/n接合の逆方向I-V曲線を第１８図に示す。プロット比較例の場合には、高濃度層が６５nm程度になり、本実施例の範囲を越えた厚さとなり、高濃度層下端がp+/n接合面に接近する。そのため試料によっては印加電圧を上げていくと接合リーク電流が流れるようになるのである。
【００６６】
第１９図は、高濃度層の厚さを変えた時のp+/n接合リークの発生状況を示す。測定試料は、ソース・ドレイン領域形成の２回のイオン打ち込みのうち、エネルギー２５keV、打ち込み量１×１０E14個/cm2の１回目の打ち込み条件を固定し、２回目の打ち込みのエネルギーのみ変えて実施することにより高濃度層の厚さを変えたものである。そして、第１９図は、上記仕様（１）及びさらに厳しい５Ｖ印加時の接合リーク電流密度５×１０E-14Ａ/μｍ２（５×１０-14Ａ/μｍ２）以下という仕様（仕様（２））を満たす試料の比率を示した。高濃度層の厚さがCoSi2層と同じ３０nmを越えると仕様を満たさない試料が現われることがわかる。
【００６７】
ここで、Si基板上に形成するCo膜を厚くし、シリサイド化により形成されるCoSi2層を３０nmより厚くする場合について述べる。この場合、高濃度層の厚さはCoSi2層の厚さに比例して増やしていく必要がある。ひとつには、反応するCo量が増えるためCo2Siの異常成長深さが深くなることから、これを高濃度層中に抑え込むためにはより厚い高濃度層が必要となるからである。また、Si基板の消費厚さが増すため、高濃度層を形成する２回目の打ち込みエネルギーを増やして、より深い位置に高濃度層を形成する必要があるが、打ち込みエネルギーを増すとドーパントのデプスプロファイルが拡がり、深さ方向の制御がしにくくなるため全体にスケールを拡大する必要があるという点からも、高濃度層の厚さはCoSi2層の厚さに比例して増やしていくことが必要である。
【００６８】
反対に、Si基板上に形成するCo膜を薄くして、形成されるCoSi2層を３０nmより薄くする場合について述べる。ただしこの場合、CoSi2層の抵抗が増加し、ソース・ドレイン領域に対するシリサイド化のメリットは減じてしまうので、最低でも２０nm以上のCoSi2層が必要である。本発明に従えばCoSi2層を薄くすれば、必要な高濃度層の厚さも当然小さくて済むが、実用的には無理に薄い高濃度層を用いるのではなく、余裕を持たせ３０nm程度の高濃度層を用いる方が有利である。すなわち、薄い高濃度層を形成するためにはより低エネルギーのインプラが必要になり技術的な難しさが増す点、CoSi2層の膜厚変動に対するマージンが減少する点、等の高濃度層を薄くすることのデメリットが存在するからである。
【００６９】
第２０図は、接合深さを変えた時のp+/n接合リークの発生状況を示す。第１７図における測定試料は、第１９図に示した測定試料とは逆にソース・ドレイン領域形成の２回のイオン打ち込みのうち、２回目のイオン打ち込み条件を、エネルギー５keV、打ち込み量１×１０E15個/cm2に固定し、１回目の打ち込みエネルギーのみ変えて実施することにより接合深さを変えたものである。そして、第１７図は、上記仕様（１）及び仕様（２）を満たす試料の比率を示した。CoSi2層の厚さｔ=３０nmに対し、接合深さＸｊがＸｊ＜４×ｔまで浅くなると仕様を満たさない試料が現われることがわかる。
【００７０】
そして、第２１図は、ドーパントの活性化熱処理の影響を示した図である。第２１図は、上記本実施例よりソース・ドレイン領域形成のイオン打ち込み後の活性化熱処理の条件のみを変えた場合の、上記仕様（１）及び仕様（２）を満たす試料の比率を示した。熱処理温度８５０℃では仕様を満たさない試料が現われており、ソース、ドレイン形成インプラ後の活性化熱処理には９００℃以上の温度が必要である。ただし、熱処理が９００℃以上の場合にはドーパントの熱拡散が起こり、デバイス特性を劣化させる危険性があるため、処理時間を６０秒以下にしてドーパントの熱拡散を最小限に抑える必要かある。すなわち、本発明はp/n接合近辺の残留欠陥を低減することで、Coが凝集して接合リークの原因となるCo2Siの異常成長を抑えるものだが、ドーパントの活性化熱処理による熱拡散が著しい場合には、残留欠陥の発生位置とp/n接合位置が離れてしまい、それにより接合リーク自体が低減されるからである。本発明の請求項において残留欠陥の位置及び密度を規定する代わりにドーパントの濃度プロファイルで規定することが可能なのも、ドーパントの活性化熱処理時に殆どドーパントの熱拡散がなく、イオン打ち込み時の濃度プロファイルがそのまま維持されるからである。そのため、ドーパントの高濃度領域を打ち込みの残留欠陥発生領域とみなして扱うことが可能になるのである。
【００７１】
第２２図は、本発明の他の実施形態である。すなわち、先の実施例の素子分離用としてのＬＯＣＯＳ膜２に代えて浅い溝分離層（シャローウグルーブドアイソレーション）２０が採用されている。この場合、ＬＯＣＯＳ膜による素子分離に比べ、バードビークの問題がなく、しかも基板の平坦化（ＣＭＰ採用）により、高集積化が可能となる。
【００７２】
浅い溝分離層２０を形成した後、Ｐ，Ｎウエル形成する。そして、この後の工程は、前記実施例の工程（３）におけるゲート酸化膜より、前記実施例と同様の工程を経る。
【００７３】
最後に、本発明の考え方をまとめると以下のとおりてある。Co膜を被着したSi基板を加熱すると、最初にCoがSi基板中に拡散し、Co2Siという化合物を形成する。この際、CoはSi基板中に残っている線状の残留欠陥を辿ることで容易に基板深くまで拡散する。また、Coは欠陥の周辺に凝集する傾向があり、結果的には欠陥部でCo2SiがSi基板深くまで異常成長するという現象が発生する。この異常成長したCo2Siがウエルとのp/n接合近辺まで到達している場合には、そこから接合リークが発生する。ソース、ドレインへのインプラを低濃度にする。すなわち、ソース・ドレイン領域を低濃度化することで残留欠陥を低減し、Co2Siの異常成長を抑えることができる。したがって、この異常成長に起因した接合リークを抑えることができる。しかしながら、単純にソース・ドレイン領域を低濃度化しただけでは、上に形成されるCoSi2層との接触抵抗が高くなってしまう。これを防ぐため、CoSi2層の下に高濃度層を設ける。この高濃度層は浅く、高濃度のイオン打ち込みで形成するが、この層中には残留欠陥が多く、多量のCoが拡散してくることを意味している。このCoの拡散を深部まで許さないために、高濃度層の厚さをCoSi2層と同程度以下に限定するのである。また、この高濃度層はCo2Siの異常成長の抑制にも有効である。すなわち、高濃度層中は高密度で残留欠陥が存在するため、Co2Siの異常成長が多発する。しかし、全面に渡って多数の欠陥があるため、一部のCo2Siのみが際立って深く成長するということはなく、一様に浅く成長したところで反応が終了する。p/n接合ははるかに深い位置にあり、このように異常成長か浅い位置に留まる限り接合リークは発生しない。これにより、より効果的に接合リークが抑制されるのである。
【産業上の利用可能性】
【００７４】
微細化に伴い、ソース、ドレイン抵抗が高くなり、コンタクト孔も小さくなることからコンタクト抵抗も上昇する。そのため、将来的にはいずれのＬＳＩ製品でもソース、ドレインのシリサイド化は避けられない。したがって、本発明は高速ロジックＬＳＩ、高速ＳＲＡＭ、ＤＲＡＭ、そしてさらにメモリとロジックが混載されたオンチップＬＳＩに適用して有効である。
【図面の簡単な説明】
【００７５】
【図１】本発明にかかるＭＯＳ半導体装置の断面構造を示した図である。
【図２】本発明にかかるＭＯＳ半導体装置の平面構造を示した図である。
【図３】本発明の一発明の実施の形態のＣＭＯＳ半導体装置の製造工程を示す断面図である。
【図４】第３図に続く本発明の一発明の実施の形態のＣＭＯＳ半導体装置の製造工程を示す断面図である。
【図５】第４図に続く本発明の一発明の実施の形態のＣＭＯＳ半導体装置の製造工程を示す断面図である。
【図６】第５図に続く本発明の一発明の実施の形態のＣＭＯＳ半導体装置の製造工程を示す断面図である。
【図７】第６図に続く本発明の一発明の実施の形態のＣＭＯＳ半導体装置の製造工程を示す断面図である。
【図８】第７図に続く本発明の一発明の実施の形態のＣＭＯＳ半導体装置の製造工程を示す断面図である。
【図９】第８図に続く本発明の一発明の実施の形態のＣＭＯＳ半導体装置の製造工程を示す断面図である。
【図１０】第９図に続く本発明の一発明の実施の形態のＣＭＯＳ半導体装置の製造工程を示す断面図である。
【図１１】第１０図に続く本発明の一発明の実施の形態のＣＭＯＳ半導体装置の製造工程を示す断面図である。
【図１２】第１１図に続く本発明の一発明の実施の形態のＣＭＯＳ半導体装置の製造工程を示す断面図である。
【図１３】第１２図に続く本発明の一発明の実施の形態のＣＭＯＳ半導体装置の製造工程を示す断面図である。
【図１４】第１３図に続く本発明の一発明の実施の形態のＣＭＯＳ半導体装置の製造工程を示す断面図である。
【図１５】第１４図に続く本発明の一発明の実施の形態のＣＭＯＳ半導体装置の製造工程を示す断面図である。
【図１６】本発明の実施例で形成したソース・ドレイン領域の深さ方向の不純物濃度プロファイルを示す図である。
【図１７】本発明の実施例で形成したｐ+/n接合の逆方向Ｉ−Ｖ特性を示す図である。
【図１８】本発明の実施例との比較のために他の条件で形成したｐ+/n接合の逆方向Ｉ−Ｖ特性を示す図である。
【図１９】本発明の実施例に関し、高濃度層の厚さを変えた時のｐ+/n接合リークの発生状況を示す図である。
【図２０】本発明の実施例に関し、接合深さを変えた時のｐ+/n接合リークの発生状況を示す図である。
【図２１】本発明の実施例に関し、活性化熱処理を変えた時のP+/n接合リークの発生状況を示す図である。
【図２２】本発明の他の発明の実施の形態のＣＭＯＳ半導体装置の製造工程を示す断面図である。
【符号の説明】
【００７６】
１  シリコン基板（シリコンウエハ）（ウエハ）
２  素子分離用酸化膜（ＬＯＣＯＳ膜）
３  Ｐウエル
３Ｎ  Ｎウエル
３Ｐ  Ｐウエル
４  ゲート酸化膜
５  ゲート電極（ポリシリコン膜）  
５Ｐ  ゲート電極
７  サイドウォールスペーサ
８  Ｎ型第２領域
９  Ｎ型第３領域
１０  Ｎ型第１領域
１１  ＣｏＳｉ層
１２  コバルトシリサイド膜（CoSi層）
１４  パシベイション膜
１５  バリア層
１６  タングステン層
１７  イオン打ち込みスルー膜
１０１  SiO2膜
１０２  シリコン窒化膜（Si3N4膜）
１０４Ｓ、１０４Ｄ  Ｎ-型ソース・ドレイン領域
１０５Ｓ、１０５Ｄ  Ｐ-型ソース・ドレイン領域
Ｓ  ソース領域
Ｄ  ドレイン領域
ＳＤ  ソース・ドレイン領域
ＴＨ１  コンタクト孔
ＴＨ２  コンタクト孔
Ｍ１  金属配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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