(57)【要約】      （修正有）【課題】チップ面積の増大を抑制しつつ、電流コラプス現象を低減することができる半導体装置と高周波増幅器を提供する。【解決手段】半導体装置は、GaAs基板６と、GaAs基板の上に設けられたサブコレクタ層５と、サブコレクタ層５の上の一部に設けられたコレクタ層４と、コレクタ層４の上に設けられたベース層（第１の半導体層）３と、ベース層３のうち真性ベース領域１１の上に設けられた第２エミッタ層（第２の半導体層）２ａと、ベース層３のうち外部ベース領域２ａの上に設けられた第２エミッタ層（第２の半導体層）２ｂと、第２エミッタ層２ａの上に設けられた第１エミッタ層１とを有している。【選択図】図１
2006108655.tif 000002
【特許請求の範囲】
【請求項１】
真性ベース領域および外部ベース領域を有する第１の半導体層と、
前記真性ベース領域の上に設けられ、エミッタ領域またはコレクタ領域となる第２の半導体層と、
前記外部ベース領域の一部の上に設けられた容量膜と、
前記容量膜の上に設けられた電極と、
前記外部ベース領域の他部の上に設けられたベース電極とを備える半導体装置。
【請求項２】
前記容量膜はＩｎxＧａyＰ膜（0.4≦ｘ≦0.6, 0.4≦ｙ≦0.6, ｘ＋ｙ＝１）である、請求項１に記載の半導体装置。
【請求項３】
前記ＩｎxＧａyＰ膜は、１０ｎｍ以上５０ｎｍ以下の膜厚を有する、請求項２に記載の半導体装置。
【請求項４】
前記容量膜はＩｎＰ膜である、請求項１に記載の半導体装置。
【請求項５】
前記ＩｎＰ膜は、１０ｎｍ以上１００ｎｍ以下の膜厚を有する、請求項４に記載の半導体装置。
【請求項６】
前記容量膜はＩｎxＡｌyＡｓ膜（0.5≦ｘ≦0.55, 0.45≦ｙ≦0.5, ｘ＋ｙ＝１）である、請求項１に記載の半導体装置。
【請求項７】
前記ＩｎxＡｌyＡｓ膜は、１０ｎｍ以上１５０ｎｍ以下の膜厚を有する、請求項６に記載の半導体装置。
【請求項８】
前記容量膜はＡｌxＧａyＡｓ膜（0.2≦ｘ≦0.４, 0.6≦ｙ≦0.8, ｘ＋ｙ＝１）である、請求項１に記載の半導体装置。
【請求項９】
前記ＡｌxＧａyＡｓ膜は、１０ｎｍ以上１００ｎｍ以下の膜厚を有する、請求項８に記載の半導体装置。
【請求項１０】
前記電極は第１の入力端子であり、
前記ベース電極は第２の入力端子である、請求項１に記載の半導体装置。
【請求項１１】
前記電極と前記ベース電極とが電気的に接続される第１接続部をさらに備え、
前記第１接続部は入力端子である、請求項１に記載の半導体装置。
【請求項１２】
抵抗体をさらに備え、
前記抵抗体の一端は前記ベース電極に接続され、他端は第１の入力端子である、請求項１に記載の半導体装置。
【請求項１３】
前記ベース電極と一端が接続される抵抗体と、
前記抵抗体の他端と前記電極とが接続される第２接続部とをさらに備え、
前記第２接続部は入力端子である、請求項１に記載の半導体装置。
【請求項１４】
前記ベース電極は抵抗体として機能する、請求項１に記載の半導体装置。
【請求項１５】
前記第１の半導体層の下方に設けられた第３の半導体層をさらに備え、
前記第３の半導体層はコレクタ領域であって、
前記第２の半導体層はエミッタ領域である、請求項１に記載の半導体装置。
【請求項１６】
前記第１の半導体層の下方に設けられた第３の半導体層をさらに備え、
前記第３の半導体層はエミッタ領域であって、
前記第２の半導体層はコレクタ領域である、請求項１に記載の半導体装置。
【請求項１７】
請求項１に記載の半導体装置を用いる高周波増幅器。
【請求項１８】
請求項１に記載の半導体装置を用いる高周波増幅器であって、
前記ベース電極に接続されたＤＣ入力端子と、
前記電極に接続されるＲＦ入力端子とを備える、高周波増幅器。
【請求項１９】
請求項１に記載の半導体装置を用いる高周波増幅器であって、
前記ＤＣ入力端子に接続されるバイアス回路と、
前記ＲＦ入力端子に接続される入力整合回路と
を備える、高周波増幅器。
【請求項２０】
請求項１に記載の半導体装置を用いる携帯情報端末。
【請求項２１】
請求項１に記載の半導体装置を用いる携帯情報端末であって、
前記半導体装置を有する送信増幅器と、
前記送信増幅器に接続されるアンテナと、
前記送信増幅器と前記アンテナとの間に介在し、前記送信増幅器と前記アンテナとの電気的な接続を切り替えるアンテナスイッチとを備える、携帯情報端末。
【請求項２２】
請求項２１に記載の携帯情報端末であって、
前記送信増幅器は、
前記ベース電極に接続されるＤＣ入力端子と、
前記電極に接続されるＲＦ入力端子と、
前記ＤＣ入力端子に接続されたバイアス回路と、
前記ＲＦ入力端子に接続される入力整合回路とを備える、携帯情報端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合バイポーラトランジスタを用いた半導体装置、高周波増幅器および携帯情報端末の小型化に関するものである。
【背景技術】
【０００２】
GaAs系化合物半導体は優れた高周波特性をもつことから、例えば携帯電話等の高周波部品として多用されている。中でもGaAsヘテロ接合バイポーラトランジスタ（以下HBT）は、従来のGaAs電界効果トランジスタ（FET）と異なり正電源のみで動作が可能であることから、高周波トランジスタとして特に需要が高まってきている。
【０００３】
GaAsはSiと比べて熱伝導率が低いため、GaAsを用いたHBTにおいては自己発熱による不均一動作を起こしやすい。一般に、HBTは、図１８に示すように複数のユニットHBT１００を並列に接続して使用する。図１８は、従来の半導体装置の構造を示す断面図である。このようなユニットHBT１００では、加える電力の値が大きくなると自己発熱によって各ユニットHBT１００の温度は上昇する。温度が上昇するとターンオン電圧が下がるためコレクタ電流が増加し、これによって更に自己発熱量が増えるためHBT１００の温度も更に上昇する。このようにコレクタ電流とユニットHBT１００の温度との間には正帰還がかかる。本来ならこの正帰還によりコレクタ電流が急上昇しユニットHBT１００は破壊されるはずであるが、実際にはコレクタ電流が急速に減少するといったGaAs HBT特有の現象が起こる。この原因は、実際の各ユニットHBT１００の熱抵抗間にある微小な抵抗値の差であり、この差によって各ユニットHBT１００間では温度上昇が不均一となる。その結果、最も温度の高くなったユニットHBT１００のみに電流が流れ、それ以外の部分では電流が減少してしまい、全体としてのコレクタ電流が急激に減少してしまうのである。このコレクタ電流の急激な減少は一般に電流コラプス現象と呼ばれており、これはGaAs HBTではよく起こるものとして知られている。
【０００４】
電流コラプス現象を低減するためには各ユニットHBTのベースにバラスト抵抗を付加して使用するのが一般的である。ところがベースは高周波入力端子として使用する場合が多く、そのような構造でベースにバラスト抵抗を付加すると利得が低下しその結果電力効率も悪くなってしまうという課題があった（例えば非特許文献１参照）。
【０００５】
この課題を解決する２つの方法が提案されている。図１９および図２０は、従来においてベースにバラスト抵抗を付加した場合に電力効率の低下を防止するための構造を示す回路図である。図１９に示すように、第１の方法は、各ユニットHBTに接続されたベースバラスト抵抗１１３にキャパシタ１２９を並列させ、高周波入力をキャパシタでバイパスさせる方法である（例えば特許文献１および特許文献２参照）。
【０００６】
第２の方法としては、図２０に示すように、各ユニットHBTにそれぞれDC入力端子１１５とRF入力端子１１６を設け、DC入力端子１１５にはベースバラスト抵抗１１３を、RF入力端子１１６にはキャパシタを接続するものである（例えば特許文献３参照）。より具体的には、ベースバラスト抵抗１１３はDC入力端子１１５とユニットHBT１２５のベースとの間に接続する。一方、キャパシタ１２９は、RF入力端子１１６とユニットHBT１２５のベースとの間に接続する。このような構成とすることにより、RF入力信号はベースバラスト抵抗１１３を経由せずにユニットHBT１２５のベースへ入力されるので、ベースバラスト抵抗による電流コラプス現象を低減しつつ、且つ利得が低下しないという特性を実現することができる。
【特許文献１】US5,321,279
【特許文献２】特開2004-111941号公報
【特許文献３】US5,629,648
【非特許文献１】W.Liu et. al, “The Use of Base Ballasting to Prevent the Collapse of Current Gain in AlGaAs/GaAs Heterojunction Bipolar Transistors,” IEEE Electron Devices, vol.43, p.245, 1996
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述の第１の方法において利得を高くするには並列においたキャパシタ１２９の容量値を十分大きくする必要がある。その結果、より大きなチップ面積が必要になるといった不具合が生じてしまう。
【０００８】
一方、上述の第２の方法においても、DCとRFとを別々に入力することとしているため、DC入力配線とRF入力配線とを別々に設ける必要があることと、各ユニットHBTにキャパシタ１２９が接続されていることとが原因となって必要とするチップ面積が大きくなってしまうことといった不具合が生じてしまう。
【０００９】
本発明の目的は、チップ面積の増大を抑制しつつ、電流コラプス現象の低減が可能であって利得が低下しない半導体装置、高周波増幅器および携帯情報端末を提供することにある。
【課題を解決するための手段】
【００１０】
本発明では、チップの小型化を実現するため、トランジスタ内部にキャパシタを内臓する。
【００１１】
具体的には、本発明における第１の半導体装置は、真性ベース領域および外部ベース領域を有する第１の半導体層と、前記真性ベース領域の上に設けられ、エミッタ領域またはコレクタ領域となる第２の半導体層と、前記外部ベース領域の一部の上に設けられた容量膜と、前記容量膜の上に設けられた電極と、前記外部ベース領域の他部の上に設けられたベース電極とを備えている。
【００１２】
この構造では、ユニットHBT内に、第２の半導体層、容量膜および電極からなるキャパシタを設けているため、チップ面積の小型化を図りつつ、電流コプラス現象を抑制することができる。
【００１３】
本発明における第１の半導体装置において、前記容量膜はＩｎxＧａyＰ膜（0.4≦ｘ≦0.6, 0.4≦ｙ≦0.6, ｘ＋ｙ＝１）であってもよい。この場合には、ＩｎxＧａyＰの比誘電率は大きいため、キャパシタで保持できる容量の値を大きくすることができる。
【００１４】
本発明における第１の半導体装置において、前記ＩｎxＧａyＰ膜は、１０ｎｍ以上５０ｎｍ以下の膜厚を有することが好ましい。このように容量膜の膜厚を薄くすることにより、キャパシタの体積を小さくすることができる。なお、容量膜がＩｎxＧａyＰである場合には、エピタキシャル成長によって容量膜を形成することが可能であるため、膜厚を薄くしても漏れ電流が生じにくい。
【００１５】
本発明における第１の半導体装置において、前記容量膜はＩｎＰ膜であってもよい。
【００１６】
本発明における第１の半導体装置において、前記ＩｎＰ膜は、１０ｎｍ以上１００ｎｍ以下の膜厚を有することが好ましい。このように容量膜の膜厚を薄くすることにより、キャパシタの体積を小さくすることができる。なお、容量膜がＩｎＰ膜である場合には、エピタキシャル成長によって容量膜を形成することが可能であるため、膜厚を薄くしても漏れ電流が生じにくい。
【００１７】
本発明における第１の半導体装置において、前記容量膜はＩｎxＡｌyＡｓ膜（0.5≦ｘ≦0.55, 0.45≦ｙ≦0.5, ｘ＋ｙ＝１）であることが好ましい。
【００１８】
本発明における第１の半導体装置において、前記ＩｎxＡｌyＡｓ膜は、１０ｎｍ以上１５０ｎｍ以下の膜厚を有することが好ましい。このように容量膜の膜厚を薄くすることにより、キャパシタの体積を小さくすることができる。なお、容量膜がＩｎxＡｌyＡｓ膜である場合には、エピタキシャル成長によって容量膜を形成することが可能であるため、膜厚を薄くしても漏れ電流が生じにくい。
【００１９】
本発明における第１の半導体装置において、前記容量膜はＡｌxＧａyＡｓ膜（0.2≦ｘ≦0.４, 0.6≦ｙ≦0.8, ｘ＋ｙ＝１）であることが好ましい。
【００２０】
本発明における第１の半導体装置において、前記ＡｌxＧａyＡｓ膜は、１０ｎｍ以上１００ｎｍ以下の膜厚を有することが好ましい。このように容量膜の膜厚を薄くすることにより、キャパシタの体積を小さくすることができる。なお、容量膜がＡｌxＧａyＡｓ膜である場合には、エピタキシャル成長によって容量膜を形成することが可能であるため、膜厚を薄くしても漏れ電流が生じにくい。
【００２１】
本発明における第１の半導体装置において、前記電極は第１の入力端子であり、前記ベース電極は第２の入力端子であってもよい。
【００２２】
本発明における第１の半導体装置において、前記電極と前記ベース電極とが電気的に接続される第１接続部をさらに備え、前記第１接続部は入力端子であってもよい。
【００２３】
本発明における第１の半導体装置は、抵抗体をさらに備え、前記抵抗体の一端は前記ベース電極に接続され、他端は第１の入力端子であってもよい。この場合には、ベース電極に入力されるDC入力を第１の入力端子とし、電極に入力されるRF入力を第１の端子とは異なる端子とすることにより、RF入力信号を抵抗を介することなく電極に入力できるようになる。したがって、利得の低減を防止することができる。また、ベース電極に抵抗体を接続することにより、トランジスタの自己発熱による不均一動作を低減することができる。
【００２４】
なお、本発明における第１の半導体装置は、前記ベース電極と一端が接続される抵抗体と、前記抵抗体の他端と前記電極とが接続される第２接続部とをさらに備え、前記第２接続部は入力端子であってもよい。この場合にも、RF入力信号を抵抗を介することなく電極に入力できるようになる。したがって、利得の低減を防止することができる。また、ベース電極に抵抗体を接続することにより、トランジスタの自己発熱による不均一動作を低減することができる。
【００２５】
本発明における第１の半導体装置において、前記ベース電極は抵抗体として機能してもよい。この場合には抵抗体を別途設けなくてもよいため、素子の小型化が可能となる。また、また、ベース電極に抵抗体を内蔵することにより、トランジスタの自己発熱による不均一動作を低減することができる。
【００２６】
本発明における第１の半導体装置において、前記第１の半導体層の下方に設けられた第３の半導体層をさらに備え、前記第３の半導体層はコレクタ領域であって、前記第２の半導体層はエミッタ領域であってもよい。
【００２７】
本発明における第１の半導体装置において、前記第１の半導体層の下方に設けられた第３の半導体層をさらに備え、前記第３の半導体層はエミッタ領域であって、前記第２の半導体層はコレクタ領域であってもよい。
【００２８】
本発明における第１の半導体装置を用いて高周波増幅器を構成してもよい。
【００２９】
本発明における第１の半導体装置を用いて高周波増幅器を構成してもよく、この高周波増幅器は、前記ベース電極に接続されたＤＣ入力端子と、前記電極に接続されるＲＦ入力端子とを備えていてもよい。
【００３０】
本発明における第１の半導体装置を用いて高周波増幅器を構成してもよく、この高周波増幅器は、前記ＤＣ入力端子に接続されるバイアス回路と、前記ＲＦ入力端子に接続される入力整合回路とを備えていてもよい。
【００３１】
本発明における第１の半導体装置を用いて携帯情報端末を構成してもよい。
【００３２】
本発明における第１の半導体装置を用いて携帯情報端末を構成してもよく、この携帯情報端末は、前記半導体装置を有する送信増幅器と、前記送信増幅器に接続されるアンテナと、前記送信増幅器と前記アンテナとの間に介在し、前記送信増幅器と前記アンテナとの電気的な接続を切り替えるアンテナスイッチとを備えていてもよい。
【００３３】
本発明における第１の半導体装置を用いた携帯情報端末において、前記送信増幅器は、前記ベース電極に接続されるＤＣ入力端子と、前記電極に接続されるＲＦ入力端子と、前記ＤＣ入力端子に接続されたバイアス回路と、前記ＲＦ入力端子に接続される入力整合回路とを備えていてもよい。
【発明の効果】
【００３４】
本発明の半導体装置、高周波増幅器および携帯情報端末では、キャパシタをトランジスタ本体に内蔵するため、電流コプラス現象を低減しつつ、チップサイズの小型化が可能となる。また、ベース電極部に抵抗体を接続または内蔵することにより、トランジスタの自己発熱による不均一動作を低減することができる。また、ＲＦ入力を抵抗を経由せずトランジスタに入力することができるため、高い利得および高い効率を実現することができる。
【発明を実施するための最良の形態】
【００３５】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の構造について図面を参照しながら説明する。
【００３６】
図１は、第１の実施形態に係る高周波半導体装置の基本回路例を示す図である。図１では、GaAs基板上にエピタキシャル成長法を用いて形成されたHBTを例として示している。
【００３７】
図１に示すように、本実施形態の半導体装置は、GaAs基板６と、GaAs基板６の上に設けられ、５×１０18ｃｍ-3の不純物濃度を有する厚さ６００ｎｍのｎ+−ＧａＡｓからなるサブコレクタ層５と、サブコレクタ層５の上の一部に設けられ、１×１０16ｃｍ-3の不純物濃度を有する厚さ８００ｎｍのｎ-−ＧａＡｓからなるコレクタ層４と、コレクタ層４の上に設けられ、４×１０19ｃｍ-3の不純物濃度を有する厚さ８０ｎｍのｐ−ＧａＡｓからなるベース層（第１の半導体層）３と、ベース層３のうち真性ベース領域１１の上に設けられ、３×１０17ｃｍ-3の不純物濃度を有する厚さ３０ｎｍのｎ−Ｉｎ0.5Ｇａ0.5Ｐからなる第２エミッタ層（第２の半導体層）２ａと、ベース層３のうち外部ベース領域１２の上に設けられ、３×１０17ｃｍ-3の不純物濃度を有する厚さ３０ｎｍのｎ−Ｉｎ0.5Ｇａ0.5Ｐからなる第２エミッタ層（第２の半導体層）２ｂと、第２エミッタ層２ａの上に設けられ、３×１０18〜２×１０19ｃｍ-3の不純物濃度を有する厚さ２００ｎｍのｎ+−ＩｎxＧａyＰ（０≦ｘ≦０．５, ０．５≦ｙ≦１, ｘ＋ｙ＝１）からなる第１エミッタ層１とを有している。ここで、第１エミッタ層１の上にはエミッタ電極７が設けられ、ベース層３のうち外部ベース領域１２の上には、第２エミッタ層２ａおよび第１エミッタ層１と離間してベース電極８が設けられている。第２エミッタ層２ｂの上には容量上部電極９が設けられている。サブコレクタ層５の上にはコレクタ電極１０が設けられている。
【００３８】
図１に示す半導体装置は、レジストマスクを使用して、ウェットエッチング、ドライエッチングまたは電極蒸着などの通常の半導体の製造方法を用いて作成すればよい。なお、真性ベース領域１１とは、図１に示すように、ベース層３のうちエミッタ電流またはコレクタ電流の流れる領域のことであり、外部ベース領域１２とは、ベース層３のうちエミッタ電流またはコレクタ電流の流れる領域以外の領域のことであり、外部ベース領域１２は真性ベース領域１１を囲んでいる。
【００３９】
第２エミッタ層２ｂには以下の理由により容量が蓄積される。ベース層３がｐ−ＧａＡｓからなり、第２エミッタ層２ｂがｎ−Ｉｎ0.5Ｇａ0.5Ｐからなるため、これら２つの層の間にはｐ−ｎ接合が形成され、この部分には接合容量が生じる。ベース層３のｐ型ドーピング濃度（４×１０19ｃｍ-3）は第２エミッタ層２のｎ型ドーピング濃度（３×１０17ｃｍ-3）と比べて約２桁高く、第２エミッタ層２ｂは３０ｎｍと薄いため、ｐ−ｎ接合のビルトイン電圧（Vbi）により第２エミッタ層２ｂは完全に空乏化する。その結果、容量上部電極９、第２エミッタ層２ｂおよびベース層３はキャパシタとして機能することになる。
【００４０】
ベース電極８の外部にはベースバラスト抵抗１３の一端が接続され、ベースバラスト抵抗１３の他端はDC入力端子１５となる。一方、容量上部電極９はRF入力端子１６となる。      
【００４１】
本実施形態によれば、ユニットHBT内部にベース電極８および容量上部電極９が形成されているため、DC入力、RF入力を分けた基本回路を容易に構成することが可能となる。これにより、ベースバラスト抵抗１３によって電流コラプス現象の発生を抑制できる。それと共に、RF入力信号がベースバラスト抵抗１３を経由せずにHBTへ入力されるので、高い利得と高い効率とを実現することが可能となる。なお、ベースバラスト抵抗１３としては、ＮｉＣｒ等の金属薄膜抵抗や半導体層を用いた半導体抵抗が一般的に用いられる。
【００４２】
図１８および図１９に示すような従来のHBTにおけるキャパシタは、通常、プラズマCVD法によって堆積された膜厚２００ｎｍ程度のSiN膜を絶縁膜（Ｉ）として有するM-I-M構造である。SiN膜が２００ｎｍの場合、１ｕｍ2あたりの容量値は３．１×１０-16（Ｆ/ｕｍ2）となる。単位面積あたりの容量値を更に増加させるためにはSiN膜厚を２００ｎｍ以下にすればよい。しかしながら、２００ｎｍ以下の膜厚のSiN膜では、堆積装置の限界から膜厚のばらつきが大きくなりやすい。また、下地電極にダストなどの異物が存在した場合には、そこを起点にSiN膜に穴が生じて漏れ電流や短絡が生じてしまう問題がある。つまり、従来のキャパシタにおいて、単位面積あたりの容量値を上記値よりも増加させるのは困難である。
【００４３】
一方、本実施形態のキャパシタでは、３０ｎｍの膜厚を有するｎ−Ｉｎ0.5Ｇａ0.5Ｐ層（第２エミッタ層２ｂ）がM-I-M構造の絶縁膜（Ｉ）に相当する。Ｉｎ0.5Ｇａ0.5Ｐの比誘電率は約１１．９であり、SiN膜の比誘電率約７．０より１．７倍大きい。さらに、Ｉｎ0.5Ｇａ0.5Ｐはエピタキシャル成長によって形成されるため、２００ｎｍ以下の膜厚でも漏れ電流を生ずることがない。その結果、１ｕｍ2あたりの容量値は、膜厚２００ｎｍのSiN膜を絶縁膜として有する従来のM-I-M容量の約１１．３倍の３５．１×１０-16（Ｆ/ｕｍ2）という高い値となる。
【００４４】
ここで、ユニットHBTには、高周波特性を確保するために０．３ｐＦ程度のキャパシタを組み込むことが一般的である（先行技術文献４参照）。SiN膜を用いた従来のキャパシタでは、０．３ｐＦを実現するためには約９７０μｍ2の面積を必要とするが、本実施形態では、わずか約８６μｍ2の面積で０．３ｐＦの容量値を実現できる。具体的には、ユニットHBTは通常２０μｍ〜３０μｍの長さで作成されることを考慮すると、例えば容量上部電極９の幅を４．３μｍ、ユニットHBTの長さを２０μｍとしたり、あるいは容量上部電極９の幅を２．９μｍ、 ユニットHBTの長さを３０μｍとすることにより、面積を約８６μｍ2とすることができる。このようにキャパシタの小型化が可能であるため、本実施形態では、従来のようにキャパシタを外付けにすることなくユニットHBTの内部に取り込むことができる。これにより、チップ面積の大幅な縮小が可能になる。
【００４５】
なお、図１に示す構造では、真性ベース領域１１に設けられた第２エミッタ層２ｂと外部ベース領域１２に設けられた第２エミッタ層２ａとは分離されているが、これらは必ずしも分離する必要はなく、図２に示すように１つの第２エミッタ層２を設けてもよい。図２は、第１の実施形態に係る半導体装置の変形例を示す図である。このように第２エミッタ層２を形成した場合にも、第２エミッタ層２のうち外部ベース領域１２の上に配置する部分は高濃度のｐ型ベース層３によって完全に空乏化し、導電性を有さない。そのため、エミッタ電極７と容量上部電極９は短絡しない。
【００４６】
また、図１に示す構造では、ベース電極８をｐ型ベース層３の上に形成したが、図２に示すように、ベース電極８を第２エミッタ層２の上に形成してもよい。この場合には、例えばベース電極８をPt/Ti/Pt/Auといった多層構造として３００℃程度の熱処理を行うことにより、第２エミッタ層２のうちベース電極８の下に配置する部分に合金領域１４を形成すればよい。つまり、合金領域１４を介して、ベース層３とベース電極８とをオーミック接触させればよい。
【００４７】
なお、図１および図２では、１つのユニットHBTに１つのベースバラスト抵抗１３を接続する構造について説明したが、図３に示すようにｎ個（ｎ＝２,３,・・・・）のユニットHBTに１つのベースバラスト抵抗１３を接続する構成としてもよい。図３は、第１の実施形態の半導体装置の変形例を示す図である。このような構成としても、電流コラプス現象の発生する実情に応じてｎの値を決めるなどHBTの製造条件を調整することができる。
【００４８】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る高周波半導体装置の構造について図面を参照しながら説明する。
【００４９】
図４は第２の実施形態に係る半導体装置の基本回路例を示す図である。図４における半導体装置は、ベース電極８そのものがDC入力端子１５となる点を除いて図１に示す構造と同様の構造を有する。したがってその詳細な説明を省略する。
【００５０】
図５は、第２の実施形態に係る半導体装置の変形例を示す図である。本実施形態では、図５に示す半導体装置のように、真性ベース領域１１と外部ベース領域１２とに跨る１つの第２エミッタ層２を形成してもよく、また、第２エミッタ層２の上にベース電極８を形成して、合金領域１４によってベース電極８とベース層３とを電気的に接続してもよい。なお、これらの構造については第１の実施形態で述べた通りであるので、その詳細な説明は省略する。
【００５１】
図６は、第２の実施形態に係る半導体装置の変形例を示す図である。本実施形態では、図６に示す半導体装置のように、図４および図５に示すユニットHBTを並列接続してもよい。このような構成としても、電流コラプス現象の発生する実情に応じて製造条件を調整することができるのは第１の実施形態で述べたとおりである。
【００５２】
本実施形態では、第１の実施形態と同様に、キャパシタを外付けすることなくユニットHBT内部に取り込むことが可能であることから、チップ面積の大幅な縮小が可能となる。また、RF入力端子１６はDC入力端子１５と別端子となっておりRF入力信号はベース電極８を経由せずユニットHBTへ入力されるため、上述したようにベース内部抵抗が高い場合も利得が低下しない。したがって、高い利得と高い効率を実現できる。
【００５３】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る高周波半導体装置の構造について図面を参照しながら説明する。
【００５４】
図７は第３の実施形態に係る高周波半導体装置の基本回路例を示す図である。図７に示す半導体装置では、ベース電極８と前記容量上部電極９とが電気的に接続されて、DC/RF共通入力端子１７となっている。それ以外の構造は図１に示す構造と同様であるので、その詳細な説明を省略する。
【００５５】
図８は、第３の実施形態に係る半導体装置の変形例を示す図である。本実施形態では、図８に示す半導体装置のように、真性ベース領域１１と外部ベース領域１２とに跨る１つの第２エミッタ層２を形成してもよく、また、第２エミッタ層２の上にベース電極８を形成して合金領域１４によってベース電極８とベース層３とを電気的に接続してもよい。なお、これらの構造については第１の実施形態で述べた通りであるので、その詳細な説明は省略する。
【００５６】
図９は、第３の実施形態に係る半導体装置の変形例を示す図である。本実施形態では、図９に示す半導体装置のように、図７および図８に示すユニットHBTを並列接続してもよい。このような構成としても、電流コラプス現象の発生する実情に応じて製造条件を調整することができるのは第１の実施形態で述べたとおりである。
【００５７】
本実施形態では、第１の実施形態と同様に、キャパシタを外付けすることなくユニットHBT内部に取り込むことが可能であることから、チップ面積の大幅な縮小が可能となる。
【００５８】
（第４の実施形態）
以下に、本発明の第４の実施形態に係る高周波増幅器の構造について図面を参照しながら説明する。
【００５９】
図１０（ａ）は、第４の実施形態に係る高周波増幅器を示す回路図である。図１０（ａ）では、エミッタ接地型１段増幅器を例として示している。
【００６０】
図１０（ａ）に示すように、本実施形態の高周波増幅器では、HBT２５のエミッタは接地され、HBT２５のDC入力（ベース）は、DC入力端子１５を介してバイアス回路２０と接続されている。これにより、HBT２５のベース電圧またはベース電流が制御される。HBT２５が所望の周波数でRF特性を確保できるように、HBT２５の入力端子２１には入力整合回路２２が、出力端子２４には出力整合回路２３がそれぞれ接続されている。
【００６１】
ここで、HBT２５としては、例えば図１や図２に示すユニットHBTを並列接続したものを用いる。図１０（ｂ）は、第４の実施形態において、ユニットHBTを並列接続した半導体装置を示す図である。図１０（ｂ）に示すように、各ユニットHBT２７のベース電極８にはベースバラスト抵抗１３が接続されている。図１０（ｃ）は、図１０（ｂ）に示す構造を等価回路で表した回路図である。
【００６２】
本実施形態の高周波増幅器では、各ユニットHBT２７にベースバラスト抵抗１３が設けられているので電流コラプス現象の発生を抑制できる。それと共に、RF入力信号がベースバラスト抵抗１３を経由せずに各ユニットHBT２７へ入力されるので、高い利得と高い効率とを実現することが可能となる。
【００６３】
また、本実施形態では、従来のようにキャパシタを外付けすることなくユニットHBT２７内部に取り込むことができる。これにより、チップ面積の大幅な縮小が可能となり、低コストで高周波増幅器を製造することができる。
【００６４】
また、図１０（ｂ）では、各ユニットHBT２７にベースバラスト抵抗１３が接続されているが、図３に示すようにｎ個のユニットHBT２７につき１つのベースバラスト抵抗１３を接続してもよいし、図６および図９に示すようにベースバラスト抵抗を接続しなくてもよい。ただし、図９に示すHBTを用いる場合は、図９の回路を図１１（ｂ）に示すように結線して図１１（ａ）に示すような増幅器を形成すればよい。なお、図１１（ａ）は、第４の実施形態に係る高周波増幅器の変形例を示す回路図であり、図１１（ｂ）は、第４の実施形態において、ユニットHBTを並列接続した半導体装置を示す図であり、図１１（ｃ）は図１１（ｂ）を等価回路であらわした回路図であり、図１１（ａ）に示すHBT２５に相当する回路を示す。
【００６５】
また、図１０（ａ）〜図１１（ｃ）では１段増幅器の例を用いて説明しているが、本実施形態ではそれ以外の回路構成の増幅器を用いてもよい。例えば、多段増幅器を用いてもよい。
【００６６】
（第５の実施形態）
以下に、本発明の第５の実施形態に係る高周波半導体装置の構造について図面を参照しながら説明する。
【００６７】
図１２は、第５の実施形態に係る高周波半導体装置の基本回路例を示す図である。図１２に示す半導体装置では、ベース電極３０が抵抗の役割を兼ねること以外は図１に示す構造と同様であるのでその説明を省略する。ベース電極３０に抵抗の役割を兼ねさせるためには、ベース電極３０とベース層３との接触抵抗率を例えば１×１０-5Ωｃｍ-2程度まで高くするか、あるいは、導電率が極めて低い材料をベース電極３０として用いることによりベース電極３０の内部抵抗を大きくし、ベース電極３０自身をベースバラスト抵抗として機能させればよい。
【００６８】
図１３は、第５の実施形態に係る高周波半導体装置の変形例を示す図である。本実施形態では、図１３に示す半導体装置のように、真性ベース領域１１と外部ベース領域１２とに跨る１つの第２エミッタ層２を形成してもよく、また、第２エミッタ層２の上にベース電極８を形成して合金領域１４によってベース電極８とベース層３とを電気的に接続してもよい。なお、これらの構造については第１の実施形態で述べた通りであるので、その詳細な説明は省略する。
【００６９】
本実施形態では、電流コラプス現象の発生を抑制しつつ高い利得と高い効率とを実現できる。かつ、キャパシタを外付けすることなくユニットHBT内部に取り込むことが可能であることから、チップ面積の大幅な縮小が可能となる。
【００７０】
（第６の実施形態）
以下に、本発明の第６の実施形態に係る高周波増幅器の構造について図面を参照しながら説明する。
【００７１】
図１４（ａ）は、第６の実施形態に係る高周波増幅器を示す回路図である。図１４（ａ）では、エミッタ接地型１段増幅器を例として示している。
【００７２】
図１４（ａ）に示すように、本実施形態の高周波増幅器では、HBT２５のエミッタは接地され、HBT２５のDC入力は、DC入力端子１５を介してバイアス回路２０と接続されており、これにより、HBT２５のベース電圧またはベース電流が制御される。HBT２５が所望の周波数でRF特性を確保できるように、HBT２５の入力端子２１には入力整合回路２２が、出力端子２４には出力整合回路２３がそれぞれ接続されている。
【００７３】
ここで、HBT２５としては、例えば図１２や図１３に示すようなユニットHBTを並列接続した構造を有する図１４（ｂ）に示すようなものを用いる。図１４（ｂ）は、第６の実施形態において、ユニットHBTを並列接続した半導体装置を示す図である。図１４（ｂ）において、各ユニットHBT２７のベース電極３０は、抵抗としての機能も兼ね備えている。図１４（ｃ）は、図１４（ｂ）に示す構造を等価回路で表した回路図である。
【００７４】
本実施形態の高周波増幅器では、各ユニットHBT２７のベース電極３０がバラスト抵抗として機能するので電流コラプス現象の発生を抑制できる。同時に、RF入力は高抵抗のベース電極３０を経由せずにHBTへ入力されるので、高い利得と高い効率とを実現することが可能となる。
【００７５】
また、本実施形態では、従来のようにキャパシタを外付けすることなくユニットHBT内部に取り込むことができる。これにより、チップ面積の大幅な縮小が可能となり、低コストで高周波増幅器を製造することができる。
【００７６】
また、図１４（ａ）〜（ｃ）では１段増幅器の例を用いて説明しているが、本実施形態では、それ以外の回路構成の増幅器を用いてもよい。例えば、多段増幅器を用いてもよい。
【００７７】
（第７の実施形態）
以下に、本発明の第７の実施形態に係る携帯情報端末について図面を参照しながら説明する。本実施形態の携帯情報端末は、第１〜第３、第５の実施形態に係る高周波半導体装置または第４、第６の実施形態に係る高周波増幅器を用いるものである。
【００７８】
図１５（ａ）は、第７の実施形態に係る携帯情報端末（携帯電話を含む）の無線通信フロントエンド部を示す回路図である。図１５（ａ）に示すように、本実施形態に係る無線通信フロントエンド部は、送信増幅器４４、受信低ノイズ増幅器４５、アンテナスイッチ４３およびアンテナ４２から構成されている。アンテナスイッチ４３は、アンテナ４２と、送信増幅器４４および受信低ノイズ増幅器４５との間の接続を切り替える。受信低ノイズ増幅器４５は端子４６を介してダウンコンバータ（図示せず）に接続されている。一方、送信増幅器４４は、端子４７を介してアップコンバータ（図示せず）に接続されている。なお、ダウンコンバータはＲＦ信号をＩＦ信号にダウンコンバートし、アップコンバータはＩＦ信号をＲＦ信号にアップコンバートする。
【００７９】
図１５（ｂ）は、図１５（ａ）に示す送信増幅器４４の構成を示す回路図である。図１５（ｂ）では、送信増幅器４４として、エミッタ接地型２段増幅器を使用する場合を例として示している。図１５（ｂ）に示すように、本実施形態の携帯情報端末における送信増幅器４４では、図１４（ａ）に示すような高周波増幅器が２段接続されている。HBT２５のエミッタは接地され、HBT２５のＤＣ入力は、ＤＣ入力端子１５を介してバイアス回路２０と接続されることにより、HBT２５のベース電圧またはベース電流を制御する。HBT２５が所望の周波数でＲＦ特性を確保できるように、入力端子２１には入力整合回路２２が、出力端子２４には出力整合回路２３が、段間には段間整合回路４１が接続されている。
【００８０】
ここで、HBT２５としては、例えば図１２や図１３に示すようなユニットHBTを並列接続した構造を有する図１６（ａ）に示すものを用いる。図１６（ａ）は、第７の実施形態において、ユニットHBTを並列接続した半導体装置を示す図である。図１６（ａ）において、各ユニットHBT２７のベース電極２８は、抵抗としての機能も兼ね備えている。図１６（ｂ）は、図１６（ａ）に示す構造を等価回路で表した回路図である。
【００８１】
本実施形態の携帯情報端末においては、送信増幅器４４における各ユニットHBT２７のベース電極２８がバラスト抵抗として機能するので、電流コラプス現象の発生を抑制できる。同時に、ＲＦ入力は高抵抗のベース電極２８を経由せずにユニットHBT２７へ入力されるので、高い利得と高い効果とを実現することが可能となる。一般に、携帯情報端末における全使用電流の約７割程度が送信増幅器によって消費される。したがって、本実施形態の携帯情報端末のように、送信増幅器４４が高効率化されると、長時間の通話やデータ通信が可能になる。
【００８２】
また、本実施形態では、従来のようにキャパシタを外付けにすることなくユニットHBT内部に取り込むことができる。これにより、チップ面積の大幅な縮小が可能となり、低コストでかつ小型の送信増幅器を製造することができるため、携帯情報端末の小型低コスト化が可能となる。
【００８３】
また、本実施形態では、第１〜第３、第５の実施形態において説明した高周波半導体装置を用いて送信増幅器を構成しても、同様の効果を得ることができる。また、送信増幅器として第４の実施形態で説明した高周波増幅器を用いても、同様の効果を得ることができる。
【００８４】
（その他の実施形態）
上述の第１〜第７の実施形態では、第２エミッタ層２ｂであるＩｎxＧａyＰ膜の組成比が、ｘ＝０．５、ｙ＝０．５である場合について説明した。しかしながら、本発明の適用できる組成比はそれに限られない。具体的には、ＩｎxＧａyＰ膜における各元素の組成比は、0.4≦ｘ≦0.6, 0.4≦ｙ≦0.6, ｘ＋ｙ＝１であることが好ましい。また、ＩｎxＧａyＰは、１０ｎｍ以上５０ｎｍ以下の膜厚を有することが好ましい。このように容量膜である第２エミッタ層２ｂの膜厚を薄くすることにより、キャパシタの面積を小さくすることができる。なお、第２エミッタ層２ｂがＩｎxＧａyＰである場合には、エピタキシャル成長によって容量膜を形成することが可能であるため、膜厚を薄くしても漏れ電流が生じにくい。
【００８５】
また、本発明では、第２エミッタ層２ｂとしてＩｎＰ膜を用いてもよい。また、ＩｎＰ膜の膜厚は、１０ｎｍ以上１００ｎｍ以下とすることが好ましい。このように、容量膜である第２エミッタ層２ｂの膜厚を薄くすることにより、キャパシタの面積を小さくすることができる。ＩｎＰ膜はエピタキシャル成長によって形成することが可能であるため、膜厚を薄くしても漏れ電流が生じにくい。
【００８６】
また、本発明では、第２エミッタ層２ｂとしてＩｎxＡｌyＡｓ膜（0.5≦ｘ≦0.55, 0.45≦ｙ≦0.5, ｘ＋ｙ＝1）を用いてもよい。また、ＩｎxＡｌyＡｓ膜は、１０ｎｍ以上１５０ｎｍ以下の膜厚を有することが好ましい。このように容量膜である第２エミッタ層２ｂの膜厚を薄くすることにより、キャパシタの面積を小さくすることができる。なお、ＩｎxＡｌyＡｓ膜はエピタキシャル成長によって形成することが可能であるため、膜厚を薄くしても漏れ電流が生じにくい。
【００８７】
また、本発明では、第２エミッタ層２ｂとしてＡｌxＧａyＡｓ膜（0.4≦ｘ≦0.6, 0.6≦ｙ≦0.8, ｘ＋ｙ＝1）を用いてもよい。また、ＡｌxＧａyＡｓ膜は、１０ｎｍ以上１００ｎｍ以下の膜厚を有することが好ましい。このように容量膜である第２エミッタ層２ｂの膜厚を薄くすることにより、キャパシタの面積を小さくすることができる。なお、ＡｌxＧａyＡｓ膜はエピタキシャル成長によって形成することが可能であるため、膜厚を薄くしても漏れ電流が生じにくい。
【００８８】
なお、上記１〜７の実施形態では、ＧａＡｓ基板上に作製されたHBTを例にして説明を行ったが、本発明は、他の材料、例えばＩｎＰによる基板を用いたHBTにも適用することができる。
【００８９】
なお、第１〜第７の実施形態では、ベース層３の上に第２エミッタ層２（２ａ, ２ｂ）および第１エミッタ層１が存在するエミッタアップ型HBTを例に用いて説明した。しかしながら、本発明はベース層の上にコレクタ層が存在するコレクタアップ型HBTにも適用することができる。この場合の具体的な構造の例について、図１７（ａ）、（ｂ）を参照しながら説明する。図１７（ａ）は、本発明におけるコレクタアップ型HBTの一形態の構造を示す断面図である。図１７（ａ）、（ｂ）に示すように、本発明のコレクタアップ型HBTでは、ＧａＡｓ基板６の上部にサブエミッタ層５５が形成され、サブエミッタ層５５の上には、エミッタ層５４およびエミッタ電極５７が形成されている。エミッタ層５４の上にはベース層３が形成されている。ベース層３のうち真性ベース領域１１の上には、第２コレクタ層５２ａが形成され、ベース層３のうち外部ベース領域１２の上には、第２コレクタ層５２ｂが形成されている。第２コレクタ層５２ａの上には第１コレクタ層５１が形成されており、第１コレクタ層５１の上にはコレクタ電極６０が形成されている。一方、第２コレクタ層５２ｂの上には容量上部電極９が形成されている。
【００９０】
図１７（ｂ）は、本発明におけるコレクタアップ型HBTの一形態の構造を示す断面図である。図１７（ｂ）に示す構造では、ベース層３における真性ベース領域１１の上から外部ベース領域１２の上にかけて１つの第２エミッタ層５２が形成されている。また、図１７（ｂ）に示すように、ベース電極８が第２エミッタ層５２の上に形成され、合金領域１４を介して、ベース電極８とベース層３とが電気的に接続されている。
【００９１】
なお、図１７（ａ）、（ｂ）では、第１の実施形態で述べたエミッタアップ型HBTをコレクタアップ型HBTに変形した形態について説明した。しかしながら、本発明では、第２〜第３および第５の実施形態で述べたエミッタアップ型HBTをコレクタアップ型HBTに変形してもよい。また、第４および第６の実施形態で述べた高周波増幅器や第７の実施形態で述べた携帯情報端末にコレクタアップ型HBTを用いてもよい。
【産業上の利用可能性】
【００９２】
本発明の半導体装置、高周波増幅器および携帯情報端末は、チップサイズの小型化および低コスト化が可能となる点、不均一動作を低減することができる点および高い利得と高い効率を実現することができる点で、産業上の利用可能性は高い。
【図面の簡単な説明】
【００９３】
【図１】第１の実施形態に係る高周波半導体装置の基本回路例を示す図である。
【図２】第１の実施形態に係る半導体装置の変形例を示す図である。
【図３】第１の実施形態に係る半導体装置の変形例を示す図である。
【図４】第２の実施形態に係る半導体装置の基本回路例を示す図である。
【図５】第２の実施形態に係る半導体装置の変形例を示す図である。
【図６】第２の実施形態に係る半導体装置の変形例を示す図である。
【図７】第３の実施形態に係る高周波半導体装置の基本回路例を示す図である。
【図８】第３の実施形態に係る半導体装置の変形例を示す図である。
【図９】第３の実施形態に係る半導体装置の変形例を示す図である。
【図１０】（ａ）は、第４の実施形態に係る高周波増幅器を示す回路図であり、（ｂ）は、第４の実施形態において、ユニットHBTを並列接続した半導体装置を示す図であり、（ｃ）は、（ｂ）に示す構造を等価回路で表した回路図である。
【図１１】（ａ）は、第４の実施形態に係る高周波増幅器の変形例を示す回路図であり、（ｂ）は、第４の実施形態において、ユニットHBTを並列接続した半導体装置を示す図であり、（ｃ）は（ｂ）を等価回路であらわした回路図である。
【図１２】第５の実施形態に係る高周波半導体装置の基本回路例を示す図である。
【図１３】第５の実施形態に係る高周波半導体装置の変形例を示す図である。
【図１４】（ａ）は、第６の実施形態に係る高周波増幅器を示す回路図であり、（ｂ）は、第６の実施形態において、ユニットHBTを並列接続した半導体装置を示す図であり、（ｃ）は、（ｂ）に示す構造を等価回路で表した回路図である。
【図１５】（ａ）は、第７の実施形態に係る携帯情報端末の無線通信フロントエンド部を示す回路図であり、（ｂ）は、（ａ）に示す送信増幅器１０４の構成を示す回路図である。
【図１６】（ａ）は、第７の実施形態において、ユニットHBTを並列接続した半導体装置を示す図であり、（ｂ）は、（ａ）に示す構造を等価回路で表した回路図である。
【図１７】（ａ）、（ｂ）は、本発明におけるコレクタアップ型HBTの構造を示す断面図である。
【図１８】従来の半導体装置の構造を示す図である。
【図１９】従来においてベースにバラスト抵抗を付加した場合に電力効率の低下を防止するための構造を示す回路図である。
【図２０】従来においてベースにバラスト抵抗を付加した場合に電力効率の低下を防止するための構造を示す回路図である。
【符号の説明】
【００９４】
１      第１エミッタ層
２      第２エミッタ層
２ａ    外部ベース領域
２ａ    第２エミッタ層
２ｂ    第２エミッタ層
３      ｐ型ベース層
４      コレクタ層
５      サブコレクタ層
６      ＧａＡｓ基板
７      エミッタ電極
８      ベース電極
９      容量上部電極
１０      コレクタ電極
１１      真性ベース領域
１２      外部ベース領域
１３      ベースバラスト抵抗
１４      合金領域
１５      ＤＣ入力端子
１６      ＲＦ入力端子
１７      ＲＦ共通入力端子
２０      バイアス回路
２１      入力端子
２２      入力整合回路
２３      出力整合回路
２４      出力端子
２５      ＨＢＴ
２７      ユニットＨＢＴ
２８      ベース電極
３０      ベース電極
４１      段間整合回路
４２      アンテナ
４３      アンテナスイッチ
４４      送信増幅器
４５      受信低ノイズ増幅器
４６、４７      端子
５１      第１コレクタ層
５２      第２エミッタ層
５２ａ    第２コレクタ層
５２ｂ    第２コレクタ層
５４      エミッタ層
５５      サブエミッタ層
５７      エミッタ電極
６０      コレクタ電極
【図１】
2006108655.tif 000003
【図２】
2006108655.tif 000004
【図３】
2006108655.tif 000005
【図４】
2006108655.tif 000006
【図５】
2006108655.tif 000007
【図６】
2006108655.tif 000008
【図７】
2006108655.tif 000009
【図８】
2006108655.tif 000010
【図９】
2006108655.tif 000011
【図１０】
2006108655.tif 000012
【図１１】
2006108655.tif 000013
【図１２】
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【図１３】
2006108655.tif 000015
【図１４】
2006108655.tif 000016
【図１５】
2006108655.tif 000017
【図１６】
2006108655.tif 000018
【図１７】
2006108655.tif 000019
【図１８】
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【図１９】
2006108655.tif 000021
【図２０】
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