(57)【要約】      （修正有）【課題】  素子分離領域の広がりによる素子形成領域間の拡大等の改善を図る。【解決手段】  半導体基体１１に、素子分離領域１６が、所定の濃度をもって第１導電型不純物が導入された第１の選択的不純物導入領域１７と、第１の選択的不純物導入領域１７に比し低い所定の不純物濃度の第２導電型不純物が選択的に導入された第２の選択的不純物導入領域１８とによって構成され、第２の選択的不純物導入領域１８の不純物濃度の選定によって第１の選択的不純物導入領域１７からの不純物の横方向拡散による広がり領域における第１導電型の打消しを行って、素子分離領域１６の横方向の実質的広がりを抑制する。【選択図】        図２
2006041056.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体に、素子分離領域を有する半導体装置であって、
上記素子分離領域が、所定の濃度をもって第１導電型不純物が導入された第１の選択的不純物導入領域と、該第１の選択的不純物導入領域に比し低い所定の不純物濃度の第２導電型不純物が選択的に導入された第２の選択的不純物導入領域とを有し、
該第２の選択的不純物導入領域は、上記第１の選択的不純物導入領域からの不純物の横方向拡散による広がりの回避が望まれる領域に差し渡って形成されて成ることを特徴とする素子分離領域を有する半導体装置。
【請求項２】
半導体基体に、素子分離領域を有する半導体装置の製造方法であって、
上記素子分離領域の形成工程が、第１導電型不純物を所定の導入量をもって所定領域に選択的に導入する第１の選択的不純物導入領域の形成工程と、該第１の選択的不純物導入領域の形成工程の前もしくは後に、該第１の選択的不純物導入領域の上記所定の導入量より小なる不純物導入量をもって第２導電型不純物を選択的に導入する第２の選択的不純物導入領域の形成工程とを有し、
該第２の選択的不純物導入領域は、上記第１の選択的不純物導入領域からの不純物の横方向拡散による広がりの回避が望まれる領域に差し渡って、上記第１及び第２導電型不純物の加熱活性化後における上記第１の選択的不純物導入領域からの上記第１導電型の不純物の横方向拡散領域での上記第１導電型を打ち消す程度の不純物濃度に選定することを特徴とする素子分離領域を有する半導体装置の製造方法。
【請求項３】
上記第１及び第２の選択的不純物導入領域が、上記第１及び第２導電型不純物のイオン注入領域であることを特徴とする請求項２に記載の素子分離領域を有する半導体装置の製造方法。
【請求項４】
上記第１の選択的不純物導入領域の形成工程後に、上記第２の選択的不純物導入領域の形成工程がなされ、
上記第１の選択的不純物導入領域の形成が、該第１の選択的不純物導入領域の形成部に開口もしくは肉薄による第１の不純物導入窓を有する第１のマスク層の形成工程と、該第１の不純物導入窓を通じて上記第１導電型の不純物を所定の濃度をもって上記半導体基体に選択的に導入することによってなされ、
上記第２の選択的不純物導入領域の形成が、上記第１の不純物導入窓の形成位置から上記第１の選択的不純物導入領域上からの不純物の横方向拡散による広がりの回避が望まれる領域に向かって延びる開口もしくは肉薄による第２の不純物導入窓を上記第１のマスク層に形成するか、あらためて形成した第２のマスク層に形成し、該第２の不純物導入窓を通じて上記半導体基体に選択的に導入することによってなされることを特徴とする請求項２に記載の素子分離領域を有する半導体装置の製造方法。
【請求項５】
上記第２の選択的不純物導入領域の形成後に、上記第１の選択的不純物導入領域の形成がなされ、
上記第２の選択的不純物導入領域の形成が、開口もしくは肉薄とした第２の不純物導入窓を有する第１のマスク層の形成工程と、該第２の不純物導入窓を通じて上記第２導電型の不純物を所定の濃度をもって上記半導体基体に選択的に導入することによってなされ、
上記第１の選択的不純物導入領域の形成が、上記第２の不純物導入窓の内側面に形成したサイドウオールによって、上記第２の不純物導入窓内に限定的に形成された第１の不純物導入窓を通じて上記第１導電型不純物を所定の濃度をもって上記半導体基体に選択的に導入することによってなされることを特徴とする請求項２に記載の素子分離領域を有する半導体装置の製造方法。
【請求項６】
上記第１及び第２の選択的不純物導入領域の形成が、共通のマスク層の開口もしくは肉薄による不純物導入窓を通じてなされ、上記第２導電型不純物の導入が、不純物導入窓を通じて上記半導体基体面に対し斜め方向からの不純物導入によってなされることを特徴とする請求項２に記載の素子分離領域を有する半導体装置の製造方法。
【請求項７】
上記素子分離領域によって絶縁ゲート形電界効果トランジスタが他部と分離されて半導体集積回路装置を形成することを特徴とする請求項２，３，４，５または６に記載の半導体装置の製造方法。
【請求項８】
ＣＭＯＳイメージセンサによる半導体装置の撮像部を構成する絶縁ゲート形電界効果トランジスタ間を上記素子分離領域によって分離することを特徴とする請求項２，３，４，５または６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離領域を有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体装置、例えば絶縁ゲート形電界効果トランジスタ（以下ＭＯＳトランジスタという）を回路素子の少なくとも一部として有する半導体集積回路（ＭＯＳＩＣ）、ＣＭＯＳイメージセンサの撮像素子部等においては、分離されるべき素子もしくは領域間等に素子分離領域が形成され、これによってその電気的分離がなされる。
【０００３】
例えば図１２に模式的平面図を示し、図１３及び図１４にそれぞれ図１２のＡ−Ａ線及びＢ−Ｂ線上の概略断面図を示ように、ＭＯＳトランジスタを有する半導体装置１００において、複数個のＭＯＳトランジスタ（図においては、２個のＭＯＳトランジスタＭＯＳ１及びＭＯＳ２が示されている)が、半導体基体１０１の一主面１０１ａ側に臨んで形成される。
これらＭＯＳトランジスタ例えばｎチャネルＭＯＳトランジスタは、例えばｐ型のウエル領域１０２に、ｎ型のソースないしはドレイン領域１０３ＳＤが、所要のチャネル長に対応する間隔をもって形成される。そして、各対のソースないしはドレイン領域１０３ＳＤ間上にゲート絶縁層１０４が被着形成され、この上にゲート電極１０５が形成されてゲート部が構成される。
【０００４】
そして、これらＭＯＳトランジスタＭＯＳ１及びＭＯＳ２間、さらに、これらＭＯＳトランジスタと他の分離すべき所定部との間、例えばＭＯＳトランジスタを囲む位置に、主面１０１ａに臨んで素子分離領域１０６が形成される。
この素子分離領域１０６は、図１３及び図１４に示すように、ｐ型不純物を高濃度にイオン注入して形成される。
【０００５】
ところが、この素子分離領域１０６は、その不純物イオンの活性化の熱処理、あるいはＭＯＳ−ＩＣの製造に伴う熱処理を経ることによって不純物の再拡散による横方向拡散によって、図１３及び図１４に破線ａをもって示す不純物導入領域による初期の幅より矢印をもって模式的に示すように広がる。
このため、図１２に示すように、ソースないしドレイン領域１０３ＳＤの対向幅、すなわちチャネル幅ＷＬが縮小される狭チャネル化が生じ、また、両ＭＯＳ１及びＭＯＳ２間の間隔ＤＬが大となる。
【０００６】
このように、素子分離領域の広がりによって、狭チャネル化が生じることから、例えばコンダクタンスの低下を来たす。したがって、その設計においては、ソースないしドレイン領域１０３ＳＤの対向幅を予め広くとっておくことが必要となり、高集積度化を阻害する。
また、上述した両ＭＯＳ１及びＭＯＳ２間の間隔ＤＬが大となることにより、回路素子の高密度、高集積度が阻害される。
また、図１３に示されるように、実質的に素子分離領域１０６が、ＭＯＳトランジスタのソースないしはドレイン領域１０３ＳＤに接近ないしは接触し、特に基体表面での耐圧の低下、リークを発生させるなどの問題を生じる。
【０００７】
また、図１５のブロック図をもって模式的に示すように、ＣＭＯＳイメージセンサ２００は、撮像部２０１と、例えば垂直レジスタ、水平レジスタ等による周辺回路部２０２が形成されて成る（例えば特許文献１参照）。
撮像部２０１は、各画素形成領域に、フォトダイオード等の受光部と、その読み出し用トランジスタ、リセット用トランジスタ、増幅トランジスタを構成する通常３個のｎチャネルＭＯＳとが形成される。
【０００８】
ところで、通常、このＣＭＯＳイメージセンサ２００の周辺回路部２０２においては、ＣＭＯＳ（相補型ＭＯＳトランジスタ）が形成されることから、例えばｐウエルとｎウエル間の分離のために、トレンチ型素子分離が用いられるが、撮像部２０１においては、このトレンチによる結晶欠陥、歪み等によってリーク電流、暗電流の発生の問題を回避するために、この撮像部２０１における上述した例えばｎチャネルＭＯＳトランジスタ間の素子分離は、図１２〜図１４で示した不純物導入領域による素子分離領域によってなされる。
【特許文献１】特開２００２−３３０３４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上述した不純物導入領域によって形成された素子分離領域を有する半導体装置において、素子分離領域の広がりによる例えばＭＯＳトランジスタにおける狭チャネル化の問題、素子形成領域の実質的縮小の問題、耐圧低下の問題等の解決を図った素子分離領域を有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、半導体基体に、素子分離領域を有する半導体装置であって、上記素子分離領域が、所定の濃度をもって第１導電型不純物が導入された第１の選択的不純物導入領域と、該第１の選択的不純物導入領域に比し低い所定の不純物濃度の第２導電型不純物が選択的に導入された第２の選択的不純物導入領域とを有し、該第２の選択的不純物導入領域は、上記第１の選択的不純物導入領域からの不純物の横方向拡散による広がりの回避が望まれる領域に差し渡って形成されて成ることを特徴とする。
【００１１】
本発明は、半導体基体に、素子分離領域を有する半導体装置の製造方法であって、上記素子分離領域の形成工程が、第１導電型不純物を所定の導入量をもって所定領域に選択的に導入する第１の選択的不純物導入領域の形成工程と、該第１の選択的不純物導入領域の形成工程の前もしくは後に、該第１の選択的不純物導入領域の上記所定の導入量より小なる不純物導入量をもって第２導電型不純物を選択的に導入する第２の選択的不純物導入領域の形成工程とを有し、該第２の選択的不純物導入領域は、上記第１の選択的不純物導入領域からの不純物の横方向拡散による広がりの回避が望まれる領域に差し渡って、上記第１及び第２導電型不純物の加熱活性化後における上記第１の選択的不純物導入領域からの上記第１導電型の不純物の横方向拡散領域での上記第１導電型を打ち消す程度の不純物濃度に選定することを特徴とする。
【００１２】
本発明は、上述した製造方法にあって、上記第１及び第２の選択的不純物導入領域が、上記第１及び第２導電型不純物のイオン注入領域であることを特徴とする。
また、本発明は、上述した本発明製造方法にあって、上記第１の選択的不純物導入領域の形成工程後に、上記第２の選択的不純物導入領域の形成工程がなされ、上記第１の選択的不純物導入領域の形成が、該第１の選択的不純物導入領域の形成部に開口もしくは肉薄による第１の不純物導入窓を有する第１のマスク層の形成工程と、該第１の不純物導入窓を通じて上記第１導電型の不純物を所定の濃度をもって上記半導体基体に選択的に導入することによってなされ、上記第２の選択的不純物導入領域の形成が、上記第１の不純物導入窓の形成位置から上記第１の選択的不純物導入領域上からの不純物の横方向拡散による広がりの回避が望まれる領域に向かって延びる開口もしくは肉薄による第２の不純物導入窓を上記第１のマスク層に形成するか、あらためて形成した第２のマスク層に形成し、該第２の不純物導入窓を通じて上記半導体基体に選択的に導入することによってなされることを特徴とする。
【００１３】
また、本発明は、上述した製造方法にあって、上記第２の選択的不純物導入領域の形成後に、上記第１の選択的不純物導入領域の形成がなされ、上記第２の選択的不純物導入領域の形成が、開口もしくは肉薄とした第２の不純物導入窓を有する第１のマスク層の形成工程と、該第２の不純物導入窓を通じて上記第２導電型の不純物を所定の濃度をもって上記半導体基体に選択的に導入することによってなされ、上記第１の選択的不純物導入領域の形成が、上記第２の不純物導入窓の内側面に形成したサイドウオールによって、上記第２の不純物導入窓内に限定的に形成された第１の不純物導入窓を通じて上記第１導電型不純物を所定の濃度をもって上記半導体基体に選択的に導入することによってなされることを特徴とする。
【００１４】
また、本発明は、上述した製造方法にあって、上記第１及び第２の選択的不純物導入領域の形成が、共通のマスク層の開口もしくは肉薄による不純物導入窓を通じてなされ、上記第２導電型不純物の導入が、不純物導入窓を通じて上記半導体基体面に対し斜め方向からの不純物導入によってなされることを特徴とする。
【００１５】
また、本発明は、上述した製造方法にあって、上記素子分離領域によって絶縁ゲート形電界効果トランジスタが他部と分離されて半導体集積回路装置を形成することを特徴とする。
また、本発明は、上述した製造方法にあって、ＣＭＯＳイメージセンサによる半導体装置の撮像部を構成する絶縁ゲート形電界効果トランジスタ間を上記素子分離領域によって分離することを特徴とする。
【００１６】
尚、本発明でいう半導体基体とは、半絶縁体、絶縁体上に半導体層が形成された基体をも総称するものとする。
また、第１導電型、第２導電型の呼称は、同一半導体装置において、互いに異なる導電型を指称するものである。
【発明の効果】
【００１７】
上述したように、本発明による半導体装置によれば、素子分離領域が、第１導電型の高濃度の選択的不純物導入領域、すなわち素子分離領域として機能する選択的不純物導入領域と、その不純物の横方向拡散が問題となる領域に渡って形成された第２導電型の選択的不純物導入領域を有する構成としたことによって、この素子分離領域からの横方向の不純物拡散による素子分離領域の実質的幅の拡大を抑制することができる。
したがって、回路素子間、例えばＭＯＳトランジスタ間の間隔を狭小化することができ、高密度、高集積化を図ることができる。
また、素子分離領域の広がりによる回路素子の例えばＭＯＳトランジスタのソースないしはドレイン領域の面積の幅の変動による狭チャネル化、特性の不安定化を回避することができる。
【００１８】
また、素子分離領域を構成する第１の高濃度の選択的不純物導入領域に対して第２導電型の選択的不純物導入領域を設けたことによって、第１導電型をいわば打ち消してこの素子分離領域の回路素子との隣接部における実質的濃度を低下させることができることから、耐圧の問題、表面でのリーク電流の問題等の改善を図ることができるものである。
【００１９】
また、本発明製造方法によれば、素子分離領域を、上述した第１導電型の第１の選択的不純物導入領域と、第２導電型の第２の選択的不純物導入領域とを形成する工程を採り、かつ両者の不純物導入量を、不純物の加熱活性化後における第１の選択的不純物導入領域からの第１導電型の不純物の横方向拡散領域でその第１導電型を打ち消すことができる導入量に選定するという方法をとることによって、素子分離領域の実質的広がりを確実に抑制することができ、前述した例えばＭＯＳトランジスタのソースないしはドレイン領域を、素子分離領域に充分近接することができ、高密度集積化、素子分離領域による素子形成領域の縮小化の回避、素子分領域に隣接する半導体素子への影響、例えばＭＯＳトランジスタにおけるチャネル幅の狭小化、ソースないしはドレイン領域との間の例えば高濃度接合の発生による耐圧の問題、表面でのリーク電流の問題等の改善を確実に図ることができるものである。
【発明を実施するための最良の形態】
【００２０】
本発明による素子分離領域を有する半導体装置とその製造方法は、例えばＭＯＳＩＣ、ＣＭＯＳイメージセンサ等の半導体装置とその製造方法であり、図面を参照して本発明の実施の形態例を説明する。しかし、本発明による実施の形態は、これに限定されるものではない。
【００２１】
［半導体装置の実施の形態例］
図１は、この実施の形態例における本発明による半導体装置の要部、この例では、ｎチャネルＭＯＳトランジスタを有する半導体装置１０の模式的平面パターン図であり、図２及び図３は、図１のＡ−Ａ線上及びＢ−Ｂ線上の概略断面図を示す。図においては、２個のｎチャネルＭＯＳトランジスタＭＯＳ1及びＭＯＳ２が示されている。
この例では、ｎ型のＳｉより成る半導体基体１１の一主面１１ａ側に臨んで形成されたｐ型のウエル領域１２に、ｎ型のソースないしはドレイン領域１３ＳＤが、所要のチャネル長に対応する間隔をもって形成され、これらソースないしはドレイン領域１３ＳＤ間上にゲート絶縁層１４が被着形成され、この上にゲート電極１０５が形成されてゲート部が構成されたｎチャネル型ＭＯＳトランジスタＭＯＳ1及びＭＯＳ２が形成されて成る。
【００２２】
そして、この半導体装置１０のＭＯＳトランジスタＭＯＳ1及びＭＯＳ２間と、これらと分離すべき領域との間、例えばＭＯＳトランジスタＭＯＳ1及びＭＯＳ２のそれぞれを囲む位置に、主面１１ａに臨んでこの例ではｐ型の素子分離領域１６が形成される。
この素子分離領域１６は、第１の選択的不純物導入領域１７と、第２の選択的不純物導入領域１８とによって構成される。
【００２３】
これら第１及び第２の選択的不純物導入領域１７及び１８は、互いに異なる第１及び第２導電型の不純物導入によって構成される。第１の選択的不純物導入領域１７は、素子分離領域１６を構成する本来の導電型、この例では互いに分離するＭＯＳトランジスタがｎチャネル型であることから、ｐ型の不純物の高濃度導入によって構成され、第２の選択的不純物導入領域１８は、例えばｎ型不純物の低濃度導入によって構成される。
【００２４】
そして、第２の選択的不純物導入領域１８は、第１の選択的不純物導入領域１７に対して、この第１の選択的不純物導入領域１７の拡大が回避されることが望まれる領域に差し渡って形成される。すなわち第２の選択的不純物導入領域１８は、第１の選択的不純物導入領域１７と重複する幅よりさらに幅広に形成される。
【００２５】
これら第１及び第２の選択的不純物導入領域１７及び１８は、熱処理を行うか、あるいは半導体装置の製造過程で経る加熱によって各不純物の活性化がなされが、ここで、第２の選択的不純物導入領域１８の不純物導入量は、導入不純物の活性化後における第１の選択的不純物導入領域１７の再拡散による横方向、すなわち主面１１ａに沿う方向に広がる第１導電型不純物を、領域１８による第２導電型不純物によって打ち消し、この広がり領域の第１導電型不純物の実質的濃度が低下ないしは相殺するように選定される。
すなわち、予め選定された第２の選択的不純物導入領域１８の不純物、この例ではｎ型の不純物の導入量により、第１の選択的不純物導入領域１７からの不純物の再拡散による不要な横方向（すなわち主面１１ａに沿う面方向）の広がる第１導電型、この例ではｐ型を打ち消す、すなわち例えば相殺し、実質的に、面方向の広がりが抑制された幅狭な素子分離領域１６が形成される。
そして、素子分離領域１６上には、分離絶縁層３０が形成される。
【００２６】
次に、上述した本発明による半導体装置１０の製造方法の実施の形態例を、図４及び図５を参照して説明する。
［半導体装置の製造方法の第１の実施の形態例］
この実施の形態例では、上述の図1〜図４で説明した半導体装置１０の製造方法の実施の形態例であって、先ず、図４Ａに示すように、主面１１ａに臨んでｐ型のウエル領域１２が形成された例えばＳｉ半導体基体１１が用意される。
このｐ型ウエルは、例えばｎ型の半導体基体１１の主面１１ａから、ｐ型不純物のイオン注入によって形成することができる。
このイオン注入は、複数回例えば５回のイオン注入が重ねて行われることによって所要の厚さに、また厚さ方向に所要の濃度をもって形成することができる。
例えば
第１回のイオン注入：２ＭｅＶで、１×１０11ｃｍ-2〜１×１０12ｃｍ-2、
例えば５×１０11ｃｍ-2
第２回のイオン注入：１．５ＭｅＶで、１×１０11ｃｍ-2〜１×１０12ｃｍ-2、
例えば８×１０11ｃｍ-2
第３回のイオン注入：１．０ＭｅＶで、１×１０12ｃｍ-2〜１×１０13ｃｍ-2、
例えば３×１０12ｃｍ-2
第４回のイオン注入：６００ｋｅＶで、１×１０12ｃｍ-2〜１×１０13ｃｍ-2、
例えば３×１０12ｃｍ-2
第５回のイオン注入：３００ｋｅＶで、１×１０12ｃｍ-2〜１×１０13ｃｍ-2、
例えば３×１０12ｃｍ-2
によって形成することができる。
【００２７】
この半導体基体１１の主面１１ａ上に、フォトレジスト層等による第１のマスク層３１を一旦全面的に被着形成し、フォトリソグラフィによってすなわちパターン露光及び現像処理によって、上述した図1〜図４で説明した各素子分離領域１６の第１の選択的不純物導入領域１７を形成する部分に、第１の不純物導入窓３１Ｗを開口する。
そして、この第１の不純物導入窓３１Ｗを通じて、ｐ型の不純物例えばボロン（Ｂ）をイオン注入して第１の選択的不純物導入領域１７を形成する。このイオン注入は、例えば４０ｋｅＶのエネルギーで１×１０13ｃｍ-2〜１×１０14ｃｍ-2のドーズ量例えば５×１０13ｃｍ-2でイオン注入する。
【００２８】
次に、図４Ｂに示すように、例えば上述した第１のマスク層３１を除去し、主面１１ａに、例えばフォトレジスト層による第２のマスク層３２を一旦全面的に形成し、この第２のマスク層３２に、同様に、フォトリソグラフィによって第１の選択的不純物導入領域１７を形成した第１の不純物導入窓３１Ｗより少なくとも素子形成部側に広がる幅広とされた第２の選択的不純物導入領域１８を形成するための第２の不純物導入窓３２Ｗを開口する。
そして、この第２の不純物導入窓３２Ｗを通じて、ｎ型の不純物例えばりん（Ｐ）をイオン注入して第２の選択的不純物導入領域１８を形成する。
【００２９】
その後、図５Ａに示すように、第２のマスク層３２を除去し、例えばＳｉＯ２による分離絶縁層３０を一旦全面的にＣＶＤ（Chemical Vapor Deposition）よって形成し、フォトリソグラフィによって各素子分離領域１６の第１の選択的不純物導入領域１７上に残してパターン化する。
【００３０】
そして、熱処理を行って第１及び第２の選択的不純物導入領域１７及び１８の不純物イオンの活性化を行う。この熱処理は、後述する例えばゲート絶縁層１４の形成時の熱酸化時の加熱や、例えばソースないしはドレイン領域１３ＳＤの不純物活性化処理と同時に行うなど、他の加熱と同時に行うことができる。
この熱処理によって、予め選定された第２の選択的不純物導入領域１８の不純物、この例ではｎ型の不純物の導入量により、第１の選択的不純物導入領域１７からの不純物の再拡散による不要な横方向（すなわち主面１１ａに沿う面方向）の広がる第１導電型この例ではｐ型を打ち消すように、例えば相殺するように働き、実質的に、面方向の広がりが抑制された図５Ｂに示すように、幅狭な素子分離領域１６が形成される。
【００３１】
上述した第１及び第２の選択的不純物導入領域１７及び１８に対する熱処理の後、あるいはその前に、図５Ｂに示すように、通常のＭＯＳの製造方法によって素子分離領域１６によって分離された各領域にそれぞれ図４で説明したｎ−ＭＯＳの形成を行う。すなわち、例えば表面熱酸化によるＳｉＯ２ゲート絶縁膜１４を形成し、この上にゲート電極１５を形成する。
そして、ゲート電極１５及び分離絶縁層３０をマスクとして、ｎ型不純物のソースないしはドレイン領域１３ＳＤを、例えば４０ｋｅＶで、２×１０15ｃｍ-2のドーズ量にりんＰをイオン注入することによって形成して、複数、図示では２個のｎチャネルＭＯＳトランジスタＭＯＳ１及びＭＯＳ２が幅狭な素子分離領域１６によって分離されて形成される。
【００３２】
尚、この実施の形態例においては、先に第１の選択的不純物導入領域１７を形成し、その後第２の選択的不純物導入領域１８を形成する手順によったものであるが、この手順に限定されるものではなく、第２の選択的不純物導入領域１８をイオン注入等によって形成し、その後第１の選択的不純物導入領域１７をイオン注入等によって形成することができる。
【００３３】
また、第１及び第２の選択的不純物導入領域１７及び１８の形成方法種々の方法をとることができる。
例えば図６に素子分離領域の形成部のみの概略断面図を開示したように、先ず、図６Ａに示すように、上述した第２のマスク層３２形成し、これに形成した第２の不純物導入窓３２Ｗを通じて上述した第２の選択的不純物導入領域１８を形成し、その後、図６Ｂに示すように、第２の不純物導入窓３２Ｗを覆って、上層のマスク層３２Ｓを、例えばＣＶＤ法によるＳｉＯ２を全面的に成膜して形成する。このようにして不純物導入窓３２Ｗの側面にサイドウオール７０を形成し、このサイドウオール７０内に、第２の不純物導入窓３２Ｗに比し、幅狭とされた上層マスク層３２Ｓの単層による厚さｄ１の肉薄とされた第１の不純物導入窓３１Ｗを形成する。
すなわち、サイドウオール７０を含んで実質的に大なる厚さｄ２とされた部分に比し、小なる厚さｄ１を有する肉薄部によって形成された不純物導入窓３１Ｗを通じて上述した第１の選択的不純物導入領域１７を形成することができる。
【００３４】
あるいは、図７に示すように、前述した第１のマスク層３１による第１の不純物導入窓３１Ｗのみを形成して主面１１ａに対して垂直方向の不純物イオン注入によって第１の選択的不純物導入領域１７を形成し、同一不純物導入窓３１Ｗを共通に用いて、この不純物導入窓３１Ｗを通じて斜め回転による不純物イオン注入によって第２の選択的不純物導入領域１８を形成することもできる。
【００３５】
また、あるいは、共通のマスク層を用いて、先ず第２の不純物導入窓３２Ｗを形成して、これを通じて第２の選択的不純物導入領域１８を形成し、その後、第１の不純物導入窓及び３１Ｗを形成し、これを通じて第１の選択的不純物導入領域１７の形成を行うこともできる。
【００３６】
［半導体装置の製造方法の第２の実施の形態例］
この実施の形態例は、本発明をＣＭＯＳイメージセンサに適用する場合で、図８〜図１１を参照して説明する。
この場合、図１５で示した周辺回路部２０２における素子分離は、通常と同様にトレンチ型の素子分離とし、撮像部２０１における素子分離領域１６を、前述した図６の手法を基本とする方法によって第１及び第２の選択的不純物導入領域１７及び１８を形成することによって形成する。
図８Ａに示すように、例えば図４Ａで説明したと同様のウエル領域１２を有する例えばＳｉ半導体基体１１が用意され、その図１５で示した周辺回路部２０２の形成部にトレンチ構造による分離領域を形成する。
【００３７】
このトレンチ構造の分離領域の形成は、半導体基体１１の主面１１ａに一旦全面的に例えばＳｉＮによる第１のマスク層５１を形成し、このマスク層５１に対して、フォトリソグラフィによって、分離領域を形成するトレンチの形成部に開口５１Ｗを形成する。
そして、開口５１Ｗを通じて半導体基体１１の主面１１ａ側から所要の深さに例えばＲＩＥ（Reactive Ion Etching）による異方性エッチングを行ってトレンチ５２を形成する。
次に、図８Ｂに示すように、トレンチ５２内を埋め込んで第１のマスク層５１上に跨って全面的に例えばＳｉＯ２による埋め込み絶縁層５３を例えばＣＶＤ法によって形成する。
【００３８】
その後、図９Ａに示すように、埋め込み絶縁層５３の表面から、ＣＭＰ（Chemical Mechanical. Polishing）を行って平坦化する。
次に、図９Ｂに示すように、平坦化面上に例えばＳｉＮによる第２のマスク層５４を全面的に形成する。
【００３９】
図１０Ａに示すように、撮像部２０１の形成部において、素子分離領域を形成する部分に、マスク層５４及び５１に対し、フォトリソグラフィによってパターンエッチングして、第２の不純物導入窓５５を形成する。
図１０Ｂに示すように、この第２の不純物導入窓５５を通じて外部に露呈したＳｉ半導体基体１１の主面１１ａを熱酸化して例えば厚さ１００ｎｍの酸化膜５６を形成する。
そして、第２の不純物導入窓５５を通じて、その酸化膜５６を貫通する注入エネルギーをもって、この例では、ｎ型の不純物イオンを、低濃度をもってイオン注入して第２の選択的不純物導入領域１８を形成する。
【００４０】
図１１Ａに示すように、例えば厚さ１００ｎｍに、ＳｉＯ２による上層絶縁層５４Ｓを全面的に例えばＣＶＤによって形成する。
このようにして、第２の不純物導入窓５５内にサイドウオール５７を形成して、このサイドウオールによって囲まれた領域に、第２の不純物導入窓５５に比して幅狭で他部に比して肉薄の第１の不純物導入窓５８を形成する。
そして、この第１の不純物導入窓５８を通じて例えばｐ型の不純物をイオン注入して高濃度の第１の選択的不純物導入領域１７を形成し、目的とする素子分離領域１６を形成する。
【００４１】
次に、図１１Ｂに示すように、ＣＭＰによって全面的に研磨して表面の平坦化を行う。
その後、図１１Ｃに示すように、熱燐酸によるエッチングを行って残存するＳｉＮによるマスク層を除去する。このとき、Ｓｉ０２による上層絶縁層５４Ｓ、酸化膜５６は、エッチングされることなく残され、これらによって分離絶縁層３０が形成される。
そして、通常周知の方法によって撮像部２０１の各画素の形成部に、それぞれ受光素子の例えばフォトダイオードＰＤと、その読み出しトランジスタＭＯＳと、図示しないが、増幅トランジスタ、リセットトランジスタの各ＭＯＳトランジスタを形成し、同時に、周辺回路部２０２の形成部にＣＭＯＳ等の回路（図示せず）を形成する。
【００４２】
図１１Ｃにおいては、撮像部２０１において、例えば表面熱酸化によるゲート絶縁膜１４を形成し、この上にゲート電極１５を形成し、このゲート部と分離絶縁層３０をマスクに、例えばりんＰをイオン注入してソースないしはドレイン領域１３ＳＤを形成してＭＯＳを形成し、一方の領域１３ＳＤ上にｐ型の不純物例えばボロンをイオン注入してフォトダイオードＰＤを形成した状態を示している。
【００４３】
そして、各不純物の活性化の熱処理を行うなどの熱処理がなされ、これによって予め選定された第２の選択的不純物導入領域１８の不純物、この例ではｎ型の不純物の導入量により、第１の選択的不純物導入領域１７からの不純物の再拡散による不要な横方向（すなわち主面１１ａに沿う面方向）の広がる第１導電型この例ではｐ型を打ち消すように、例えば相殺することによって、実質的に、面方向の広がりが抑制された幅狭な素子分離領域１６が形成される。
【００４４】
また、このイメージセンサの製造方法においても、第１及び第２の選択的不純物導入領域１７及び１８の形成の手順は、前述した各例と同様の手順によって、すなわち共通の不純物導入窓によって形成するとか、また、ある場合は、先に第１の選択的不純物導入領域１７を形成してその後、第２の選択的不純物導入領域１８の形成を行うこともできるなど、上述した例に限定されるものではない。
【００４５】
上述したように、本発明装置及び製造方法によれば、素子分離領域に、第１導電型の高濃度の選択的不純物導入領域、すなわち素子分離領域として機能する選択的不純物導入領域と、その不純物の横方向拡散が問題となる領域に渡って形成された第２導電型の選択的不純物導入領域を有する構成としたことによって、この素子分離領域からの横方向の不純物拡散による素子分離領域の実質的幅の拡大を抑制することができる。
したがって、例えば図１で示すように、素子分離領域１６によって分離された隣接する素子間の間隔ＤＳは、図１２に示した従来構造の間隔ＤＬに比し小、すなわちＤＳ＜ＤＬとすることができ、高密度、高集積密度が図られる。
【００４６】
また、図１２で説明した回路素子の例えばＭＯＳの幅ＷＬが狭められることが回避され、図１のチャネル幅ＷＳを、ＷＳ＞ＷＬとすることができる。
そして、本発明によれば、素子分離領域の拡大を回避できることにより設計どおりの回路素子、半導体装置を構成することができるものである。
また、素子分離領域１６の素子との隣接部における不純物濃度が、第１の選択的不純物領域１７の不純物濃度を第２の選択的不純物領域１８による打消しによって低濃度化されていることから、素子、例えばＭＯＳのソースないしはドレイン領域１３ＳＤとの間のリークの改善、耐圧の向上を図ることができる。そして、素子分離領域を素子に充分近づけることができることから、高密度化を図ることができる。
【００４７】
尚、上述した例では、ｎ型の半導体基体１１にｐ型の不純物をイオン注入してｐ型のウエル領域１２を形成した場合であるが、このウエル領域をエピタキシャル成長によって形成することもできる。また、ｎ型の半導体基体１１上にｐ型のエピタキシャル成長層を形成し、これに所要のイオン注入を行ってｐ型ウエル領域１２を形成することもできるし、ｐ型の半導体基体１１を用いて、この上にｐ型のエピタキシャル成長層を形成し、これに所要のイオン注入を行ってｐ型ウエル領域１２を形成することもできる。
また、上述したところは、主として、分離する回路素子がｎチャネルＭＯＳトランジスタである場合について示したが、ｐチャネルＭＯＳトランジスタに適用する場合には、各導電型を逆導電型に選定する。
また、ＭＯＳトランジスタ以外の素子間分離に適用することもできるなど、上述した例に限定されるものではなく、本発明において、種々の変更を行うことができる。
【図面の簡単な説明】
【００４８】
【図１】本発明による半導体装置の一例の要部の模式的平面配置パターンである。
【図２】図１のＡ−Ａ線上の概略断面図である。
【図３】図１のＢ−Ｂ線上の概略断面図である。
【図４】Ａ及びＢは、本発明による半導体装置の製造方法の一例の要部の各工程の概略断面図である。
【図５】Ａ及びＢは、本発明による半導体装置の製造方法の一例の要部の各工程の概略断面図である。
【図６】Ａ及びＢは、本発明による半導体装置の製造方法の他の例を示す要部の各工程の概略断面図である。
【図７】本発明による半導体装置の製造方法の更に他の例を示す要部の概略断面図である。
【図８】Ａ及びＢは、本発明によるイメージセンサの製造方法の一例の要部の断面図である。
【図９】Ａ及びＢは、本発明によるイメージセンサの製造方法の一例の要部の断面図である。
【図１０】Ａ及びＢは、本発明によるイメージセンサの製造方法の一例の要部の断面図である。
【図１１】Ａ〜Ｃは、本発明によるイメージセンサの製造方法のトレンチ型素子分離領域の製造方法の一例の要部の断面図である。
【図１２】従来のＣＭＯＳ−ＩＣの要部の概略平面図である。
【図１３】図１２のＡ−Ａ線上の概略断面図である。
【図１４】図１２のＢ−Ｂ線上の概略断面図である。
【図１５】従来のＣＭＯＳイメージセンサのブロック図である。
【符号の説明】
【００４９】
１０，１００・・・半導体装置、１１，１０１・・・半導体基体、１２，１０２・・・ウエル領域，１３ＳＤ，１０３ＳＤ・・・ソースないしはドレイン領域、１４，１０４・・・ゲート絶縁層、１５，１０５・・・ゲート電極、１６，１０６・・・素子分離領域、１７・・・第１の選択的不純物導入領域、１８・・・第２の選択的不純物導入領域、３０，１０７・・・分離絶縁層、３１・・・第１のマスク層、３１Ｗ，５８・・・第１の不純物導入窓、３２・・・第２のマスク層、３２Ｗ，５５・・・第２の不純物導入窓、５１・・・第１のマスク層、５２・・・トレンチ、５３埋め込み絶縁層、５４・・・第２のマスク層、５４Ｓ・・・上層絶縁層、５６・・・酸化膜、５７，７０・・・サイドウオール、２００・・・ＣＭＯＳイメージセンサ、２０１・・・撮像部、２０２・・・周辺回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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