(57)【要約】【課題】  複数通りの組合せの中から目標値への合わせ込みに適した組合せを簡単に探索できるようにした電子デバイスの製造方法、ヒューズの組合せ探索プログラム及び、電子デバイスの検査装置を提供する。【解決手段】  ヒューズＦ１〜Ｆ５を所定の組合せで切断し発振回路８の周波数特性を狙い値に合わせ込む際に、３２通りの組合せの中から合わせ込みに適した組合せを探索する方法であって、発振回路８を構成する複数個の抵抗素子Ｒ１〜Ｒ５にそれぞれ対応して形成されたＴＥＧ内の抵抗素子Ｒ´１〜Ｒ´５の抵抗値をそれぞれ測定し、この測定結果に基づいて抵抗素子Ｒ１〜Ｒ５の抵抗値をそれぞれ推定する。次に、推定した抵抗素子Ｒ１〜Ｒ５の抵抗値に基づいて、３２通りの組合せでヒューズＦ１〜Ｆ５を切断した場合にそれぞれ得られる周波数特性をシミュレーションする。【選択図】  図３
2006093384.tif 000002
【特許請求の範囲】
【請求項１】
複数本のヒューズを所定の組合せで切断し電子回路の回路特性を目標値に合わせ込む際に、複数通りの前記組合せの中から前記合わせ込みに適した組合せを探索する方法であって、
前記電子回路構成用の複数個の素子に対応して形成されたＴＥＧの特性を測定する工程と、
前記測定結果に基づいて前記複数個の素子の素子特性をそれぞれ推定する工程と、
前記推定結果に基づいて、前記複数通りの前記組合せで前記ヒューズを切断した場合にそれぞれ得られる前記回路特性をシミュレーションする工程と、を含むことを特徴とする電子デバイスの製造方法。
【請求項２】
前記シミュレーション結果から、前記回路特性が前記目標値に最も近いと予想される前記組合せを特定する工程と、
特定された前記組合せで前記ヒューズを切断した場合に得られる前記回路特性を当該ヒューズを切断することなく測定する工程と、を含むことを特徴とする請求項１に記載の電子デバイスの製造方法。
【請求項３】
前記シミュレーション結果から予想される前記回路特性の大小の順に前記複数通りの前記組合せを並べて配列を形成する工程と、
前記特定された前記組合せで前記ヒューズを切断した場合に得られる前記回路特性の測定値を第１測定値としたとき、前記第１測定値が前記目標値よりも大きい場合には、前記第１測定値を取得した前記組合せから前記回路特性が最小となることが予想される前記組合せに向けて、前記配列の順にその組合せを替えながら前記回路特性を前記ヒューズを切断することなく測定し、一方、
前記第１測定値が前記目標値よりも小さい場合には、前記第１測定値を取得した前記組合せから前記回路特性が最大となることが予想される前記組合せに向けて、前記配列の順にその組合せを替えながら前記回路特性を前記ヒューズを切断することなく測定する工程と、を含むことを特徴とする請求項２に記載の電子デバイスの製造方法。
【請求項４】
前記配列の順にその組合せを替えながら前記回路特性を測定する工程で得られた１つ以上の測定値を、その得られた順に第ｎ測定値（ｎは２以上の整数）としたとき、当該測定する工程は、
第ｎ測定値と第（ｎ−１）測定値との間に前記目標値が存在することによって終了することを特徴とする請求項３に記載の電子デバイスの製造方法。
【請求項５】
前記ＴＥＧは、
前記複数個の素子とそれぞれ同一工程で同一形状に形成された複数個の評価用素子を有することを特徴とする請求項１から請求項４の何れか一項に記載の電子デバイスの製造方法。
【請求項６】
複数個の前記電子回路が形成された基板には複数個の前記ＴＥＧが形成されており、前記基板上で一の前記ＴＥＧを中心とする一の領域内にある特定の前記電子回路の前記回路特性を合わせ込む際には、
前記一のＴＥＧの特性に基づいて、前記特定の電子回路に含まれる前記複数個の素子の素子特性をそれぞれ推定することを特徴とする請求項１から請求項５の何れか一項に記載の電子デバイスの製造方法。
【請求項７】
複数個の前記電子回路が形成された基板には複数個の前記ＴＥＧが形成されており、前記基板上で一の前記ＴＥＧを中心とする一の領域内にあり、かつ他の前記ＴＥＧを中心とする他の領域内にある特定の前記電子回路の前記回路特性を合わせ込む際には、
前記一のＴＥＧの特性と前記他のＴＥＧの特性とに基づいて、前記特定の電子回路に含まれる前記複数個の素子の素子特性をそれぞれ推定することを特徴とする請求項１から請求項５の何れか一項に記載の電子デバイスの製造方法。
【請求項８】
複数本のヒューズを所定の組合せで切断し電子回路の回路特性を目標値に合わせ込む際に、複数通りの前記組合せの中から前記合わせ込みに適した組合せを探索するプログラムであって、
前記電子回路構成用の複数個の素子に対応して形成されたＴＥＧの特性を測定する測定手段と、
前記測定結果に基づいて前記複数個の素子の素子特性を推定する推定手段と、
前記推定結果に基づいて、前記複数通りの前記組合せで前記ヒューズを切断した場合にそれぞれ得られる前記回路特性をシミュレーションするシミュレーション手段と、をコンピュータに実行させるためのプログラムであることを特徴とするヒューズの組合せ探索プログラム。
【請求項９】
請求項８に記載されたヒューズの組合せ探索プログラムを読み取り、読み取りした前記探索プログラムを実行するコンピュータと、
前記コンピュータによる制御信号を受けて前記ＴＥＧにプローブ端子を接触させ、当該ＴＥＧの前記特性を測定する第１プローバと、
前記コンピュータによる制御信号を受けて前記電子回路にプローブ端子を接触させ、当該電子回路の前記回路特性を測定する第２プローバと、を備えたことを特徴とする電子デバイスの検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスの製造方法、ヒューズの組合せ探索プログラム及び、電子デバイスの検査装置に関し、特に、ヒューズをトリミングする際に、プローバ等を用いた測定回数の低減に寄与する技術に関するものである。
【背景技術】
【０００２】
従来から、ＤＲＡＭ等において不良のメモリセルを予備の冗長セルに置換えたり、ＣＲ発振回路（以下、単に「発振回路」という。）等においてキャパシタの容量や、抵抗素子の抵抗値等を調整したりするために、複数本のヒューズの中から任意のヒューズをレーザでカットしていた。このような方法は、いわゆるトリミング技術として知られている（例えば、特許文献１参照。）。
【０００３】
図７はトリミング用のヒューズ素子を発振回路の一例を示す概念図である。図７に示すように、この発振回路はその構成素子として４つの抵抗素子Ｒ１〜Ｒ４と、これらの抵抗素子Ｒ１〜Ｒ４にそれぞれ接続するヒューズＦ１〜Ｆ４等を備えている。そして、これらのヒューズＦ１〜Ｆ４の中から任意のヒューズを切断することで、発振回路全体における抵抗や、容量等を変えることができ、発振回路の周波数特性を変えることができる。
【０００４】
図８は、切断の対象となるヒューズの組合せ例を示すテーブルである。図７に示したような発振回路では、ヒューズの本数がＮ本の場合、ヒューズの組合せは２Ｎ通り存在する。具体的には、ヒューズの本数が３本の場合には組合せ数は２３＝８通りである。また、図７に示したようにヒューズの本数が４本の場合には組合せ数は２４＝１６通りである。図８には、その１６通りの組合せの詳細を示す。さらに、ヒューズの本数が５本の場合には組合せ数は２５＝３２通りであり、ヒューズの本数が６本の場合には２６＝６４通りである。
【０００５】
図９は、切断対象となるヒューズの組合せと周波数特性との関係の例（その１）を示す図である。図９の横軸はヒューズの組合せＮｏ．を示す。また、図９の縦軸は周波数特性を示す。図９に示すように、この例ではヒューズの組合せ数は２５＝３２通りであり、発振回路の周波数特性は切断対象となるヒューズの組合せに依存する。
従来、ヒューズを選択的に切断して周波数特性を狙い値に合わせ込む際には、予め、切断の対象となる複数通りの組合せを、その切断によって得られると推定される周波数特性の降順に番号を割り当てながら配列していた。そして、この配列の順で、ヒューズを切断した場合の周波数特性をプローバ等により次々測定し、狙い値への合わせ込みに最適な組合せを探索していた。
【０００６】
具体的には、図９において、切断対象となるヒューズの組合せをＮｏ．１からＮｏ．３２方向へ一つずつ変えながら周波数特性の測定を次々に行う。この測定は、プローバを用いて行う。そして、測定値が狙い値を挟んだらその測定作業を終了し、狙い値を挟んだ２つの測定値の中から狙い値に最も近い方を特定する。続いて、トリマーを用いたトリミング工程では、プローバにより特定された組合せでヒューズを実際に切断して、発振回路の周波数特性を狙い値に合わせ込む。
【特許文献１】特開２００１−８５６４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、この種の発振回路では、その製造ばらつきの影響により、図９に示した曲線の傾きがチップ間でずれていることが普通である。このため、狙い値への合わせ込みに最適なヒューズの組合せを１チップ毎に探索する必要があり、従来の探索方法では、図９に示したように、配列の先頭から末尾に向けて１つ１つの組合せについて測定を行っていた。
【０００８】
しかしながら、この測定はプローブ端子を発振回路等に実際に接触させながら行うので、１組合せ当たりの測定には長時間を要する。それゆえ、従来の探索方法では、最適な組合せを特定するのに時間がかかりすぎる、という問題があった。また、従来の探索方法では、ヒューズの本数が１本増えるごとに測定回数が２倍に増えてしまうので、ヒューズの本数が多いほどその測定時間の増加につながるという問題があった。
【０００９】
さらに、このような問題を解決する一つの手段として、周知のアルゴリズムであるニ分探索（バイナリサーチ）を用いる方法が挙げられるが、この二分探索だけを頼りに最適な組合せを探索する場合であっても、ヒューズの本数が増えるに従って測定回数は確実に増加してしまう。
本発明は、上記課題を解決するためになされたものであり、複数通りの組合せの中から目標値への合わせ込みに適した組合せを簡単に探索できるようにした電子デバイスの製造方法、ヒューズの組合せ探索プログラム及び、電子デバイスの検査装置の提供を目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決するために、発明１の電子デバイスの製造方法は、複数本のヒューズを所定の組合せで切断し電子回路の回路特性を目標値に合わせ込む際に、複数通りの前記組合せの中から前記合わせ込みに適した組合せを探索する方法であって、前記電子回路構成用の複数個の素子に対応して形成されたＴＥＧの特性を測定する工程と、前記測定結果に基づいて前記複数個の素子の素子特性をそれぞれ推定する工程と、前記推定結果に基づいて、前記複数通りの前記組合せで前記ヒューズを切断した場合にそれぞれ得られる前記回路特性をシミュレーションする工程と、を含むことを特徴とするものである。
【００１１】
ここで、ＴＥＧとは、ｔｅｓｔ  ｅｘｐｅｒｉｍｅｎｔａｌ  ｇｒｏｕｐのことであり、電子デバイスを構成する各素子を間接的に評価するための評価用素子を有するものである。従来から、電子デバイス（例えば、半導体デバイス）の製造工程では、ヒューズを切断して電子回路の回路特性を合わせ込みする前に、このＴＥＧが有する評価用素子の構造や、電気的特性等を測定していた。そして、この測定結果を、電子デバイスに含まれる各素子を単体で評価したり、プロセスを評価したりするための基礎データとして活用してきた。
【００１２】
発明２の電子デバイスの製造方法は、発明１の電子デバイスの製造方法において、前記シミュレーション結果から、前記回路特性が前記目標値に最も近いと予想される前記組合せを特定する工程と、特定された前記組合せで前記ヒューズを切断した場合に得られる前記回路特性を当該ヒューズを切断することなく測定する工程と、を含むことを特徴とするものである。
【００１３】
発明３の電子デバイスの製造方法は、発明２の電子デバイスの製造方法において、前記シミュレーション結果から予想される前記回路特性の大小の順に前記複数通りの前記組合せを並べて配列を形成する工程と、前記特定された前記組合せで前記ヒューズを切断した場合に得られる前記回路特性の測定値を第１測定値としたとき、前記第１測定値が前記目標値よりも大きい場合には、前記第１測定値を取得した前記組合せから前記回路特性が最小となることが予想される前記組合せに向けて、前記配列の順にその組合せを替えながら前記回路特性を前記ヒューズを切断することなく測定し、一方、前記第１測定値が前記目標値よりも小さい場合には、前記第１測定値を取得した前記組合せから前記回路特性が最大となることが予想される前記組合せに向けて、前記配列の順にその組合せを替えながら前記回路特性を前記ヒューズを切断することなく測定する工程と、を含むことを特徴とするものである。
【００１４】
発明４の電子デバイスの製造方法は、発明３の電子デバイスの製造方法において、前記配列の順にその組合せを替えながら前記回路特性を測定する工程で得られた１つ以上の測定値を、その得られた順に第ｎ測定値（ｎは２以上の整数）としたとき、当該測定する工程は、第ｎ測定値と第（ｎ−１）測定値との間に前記目標値が存在することによって終了することを特徴とするものである。
【００１５】
発明１から発明４の電子デバイスの製造方法によれば、ＴＥＧの測定結果を利用して電子回路の回路特性をシミュレーションするので、プローブ端子等を電子回路に接触させる前に、複数通りの組合せの中から目標値への合わせ込みに適した組合せを予想することができ、その探索に要する手間を少なくすることができる。
発明５の電子デバイスの製造方法は、発明１から発明４の何れか一の電子デバイスの製造方法において、前記ＴＥＧは、前記複数個の素子とそれぞれ同一工程で同一形状に形成された複数個の評価用素子を有することを特徴とするものである。このような構成であれば、電子回路に含まれる素子と、ＴＥＧに含まれる素子との構造及び物性上の差異を小さくすることができるので、シミュレーションの精度を向上させることができる。
【００１６】
発明６の電子デバイスの製造方法は、発明１から発明５の何れか一の電子デバイスの製造方法において、複数個の前記電子回路が形成された基板には複数個の前記ＴＥＧが形成されており、前記基板上で一の前記ＴＥＧを中心とする一の領域内にある特定の前記電子回路の前記回路特性を合わせ込む際には、前記一のＴＥＧの特性に基づいて、前記特定の電子回路に含まれる前記複数個の素子の素子特性をそれぞれ推定することを特徴とするものである。このような構成であれば、電子回路とＴＥＧとの離隔距離が小さい場合に、この電子回路に含まれる複数個の素子の素子特性を精度良く推定することができ、シミュレーションの精度を向上させることができる。
【００１７】
発明７の電子デバイスの製造方法は、発明１から発明５の何れか一の電子デバイスの製造方法において、複数個の前記電子回路が形成された基板には複数個の前記ＴＥＧが形成されており、前記基板上で一の前記ＴＥＧを中心とする一の領域内にあり、かつ他の前記ＴＥＧを中心とする他の領域内にある特定の前記電子回路の前記回路特性を合わせ込む際には、前記一のＴＥＧの特性と前記他のＴＥＧの特性とに基づいて、前記特定の電子回路に含まれる前記複数個の素子の素子特性をそれぞれ推定することを特徴とするものである。このような構成であれば、電子回路とＴＥＧとの離隔距離が大きい場合でも、この電子回路に含まれる複数個の素子の素子特性を精度良く推定することができ、シミュレーションの精度を向上させることができる。
【００１８】
発明８のヒューズの組合せ探索プログラムは、複数本のヒューズを所定の組合せで切断し電子回路の回路特性を目標値に合わせ込む際に、複数通りの前記組合せの中から前記合わせ込みに適した組合せを探索するプログラムであって、前記電子回路構成用の複数個の素子に対応して形成されたＴＥＧの特性を測定する測定手段と、前記測定結果に基づいて前記複数個の素子の素子特性を推定する推定手段と、前記推定結果に基づいて、前記複数通りの前記組合せで前記ヒューズを切断した場合にそれぞれ得られる前記回路特性をシミュレーションするシミュレーション手段と、をコンピュータに実行させるためのプログラムであることを特徴とするものである。
【００１９】
このような構成であれば、ＴＥＧの測定結果を利用して電子回路の回路特性をシミュレーションするので、プローブ端子等を電子回路に接触させる前に、複数通りの組合せの中から目標値への合わせ込みに適した組合せを予想することができ、その探索に要する手間を少なくすることができる。
発明９の電子デバイスの検査装置は、発明８のヒューズの組合せ探索プログラムを読み取り、読み取りした前記探索プログラムを実行するコンピュータと、前記コンピュータによる制御信号を受けて前記ＴＥＧにプローブ端子を接触させ、当該ＴＥＧの前記特性を測定する第１プローバと、前記コンピュータによる制御信号を受けて前記電子回路にプローブ端子を接触させ、当該電子回路の前記回路特性を測定する第２プローバと、を備えたことを特徴とするものである。ここで、シミュレーションに要する時間が１／１００［秒］台であるのに対し、プローブ端子と電子回路との接触を伴う測定（以下、「実測」という。）には１０［秒］程度かかってしまう。
【００２０】
発明９の電子デバイスの検査装置によれば、ＴＥＧの測定結果を利用して電子回路の回路特性をシミュレーションするので、第２プローバのプローブ端子を電子回路に接触させる前に、複数通りの組合せの中から目標値への合わせ込みに適した組合せを予想することができる。従って、第２プローバでのプローブ端子と電子回路との接触回数を少なくすることができ、組合せの探索に要する時間等を短縮することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照しながら、本発明に係る電子デバイスの製造方法及び、ヒューズの組合せ探索プログラムについて説明する。
（１）実施形態
図１は、本発明の実施形態に係る半導体デバイスの検査装置１００の構成例を示すブロック図である。
【００２２】
図１に示すように、この検査装置１００は、制御プログラムに基づいて演算及びシステム全体を制御するＣＰＵ１０と、所定領域にあらかじめＣＰＵ１０の制御プログラム等を格納しているＲＡＭ２０と、ＴＥＧを構成する各評価用素子にプローブ端子を接触させてそのテストを行う第１プローバ３１と、製品である半導体デバイスにプローブ端子を接触させてそのテストを行う第２プローバ４１と、これら第１、第２プローバ３１，４１に対してそれぞれデータの入出力を媒介するインターフェース（Ｉ／Ｆ）３０，４０と、ハードディスク（ＨＤＤ）等の記憶装置５０で構成されており、これらはデータを転送するための信号線であるバス６０で相互にかつデータ授受可能に接続されている。
【００２３】
図２は、ウエーハＷ上でのＴＥＧ５ａ〜５ｅの配置例を示す概念図である。図２に示すように、ウエーハＷ上には複数個の半導体デバイス７が等間隔に形成されており、隣り合う半導体デバイス７間にはスクライブラインＳが設けられている。また、このスクライブラインＳ上には複数個のＴＥＧ５ａ〜５ｅが形成されている。図２に示すように、ＴＥＧ５ａはウエーハＷの中心部付近に、ＴＥＧ５ｂ〜５ｅウエーハＷの中心部からみて例えば９０°の等間隔で、その周縁部にそれぞれ配置されている。
【００２４】
図３は、半導体デバイス７と、ＴＥＧ５ａのそれぞれの構成例を示す概念図である。図３に示すように、半導体デバイス７内には、例えば、抵抗素子Ｒ１〜Ｒ５とキャパシタ（容量素子）Ｃ１とを有するＣＲ発振回路（以下、単に「発振回路」という。）８が設けられている。この発振回路８では、各抵抗素子Ｒ１〜Ｒ５にヒューズＦ１〜Ｆ５がそれぞれ接続しており、これらのヒューズＦ１〜Ｆ５をレーザで選択的にカットする（即ち、トリミングする）ことによって、例えば、その周波数特性を合わせ込むようになっている。
【００２５】
一方、ＴＥＧ５ａには、例えば、発振回路８が有する抵抗素子Ｒ１〜Ｒ５とそれぞれ同一工程で同一形状かつ同一サイズに形成された評価用の抵抗素子Ｒ´１〜Ｒ´６と、評価用のキャパシタＣ´１，Ｃ´２と、評価用のトランジスタ素子Ｔｒ´等が設けられている。発振回路８の抵抗素子Ｒ１がＴＥＧ５ａの抵抗素子Ｒ´１に対応し、発振回路８の抵抗素子Ｒ２がＴＥＧ５ａの抵抗素子Ｒ´２に対応し、以下同様に、抵抗素子Ｒ３が抵抗素子Ｒ´３に、抵抗素子Ｒ４が抵抗素子Ｒ´４に、抵抗素子Ｒ５が抵抗素子Ｒ´５にそれぞれ対応している。なお、作図の便宜上から図３ではＴＥＧ５ａしか記載しないが、ＴＥＧ５ｂ〜５ｅの構成もＴＥＧ５ａと同様である。ＴＥＧ５ａ〜５ｅ間で異なるのはウエーハＷでの形成位置だけである。
【００２６】
図４は本発明の実施形態に係るヒューズＦ１〜Ｆ５の組合せ探索方法を示すフローチャートである。このフローチャートは、ウエーハＷ上に形成された複数個の半導体デバイス７（図２参照。）毎に、その周波数特性の合わせ込みに最適なヒューズの組合せを探索する方法を示すものである。ここでは、図１に示した検査装置１００を用いて、最適なヒューズの組合せを探索する場合について説明する。なお、この実施形態では、周波数特性の合わせ込みの狙い値（目標値）を例えば３．５００［ｋＨｚ］とする。
【００２７】
まず始めに、図４のステップ（Ｓ）１では、図２に示した全てのＴＥＧ５ａ〜５ｅについて、各々が有する評価用の抵抗素子Ｒ´１〜Ｒ´５の抵抗値をそれぞれ測定する。ここで、ＴＥＧが有する抵抗素子Ｒ´１〜Ｒ´５の測定自体は、プロセス評価を目的に従来から行ってきたことである。
この測定では、例えば図１に示したＣＰＵ１０から第１プローバ３１に測定開始の制御信号が送られる。この制御信号を受けて、第１プローバ３１は抵抗素子Ｒ´１を両側から挟む一対のパッド電極上にそのプローブ端子をそれぞれ接触させる。そして、抵抗素子Ｒ´１に所定の電圧を印加し、流れる電流を測定することで、その抵抗値を測定する。この測定によって得られた測定値を記憶装置５０に記憶させる。抵抗素子Ｒ´２〜Ｒ´５についても、上述した抵抗素子Ｒ´１と同様の方法で、それぞれの抵抗値を測定してその値を記憶装置５０に記憶させる。
【００２８】
次に、図４のステップ（Ｓ）２では、各々の半導体デバイス７ごとに、発振回路８に含まれる抵抗素子Ｒ１〜Ｒ５の抵抗値をそれぞれ推定する。ここでは、図２の破線で示すように、予め、５個のＴＥＧ５ａ〜５ｅをそれぞれ中心とする５つの領域の範囲をそれぞれ定めておく。これら５つの領域は、例えば平面視で正円形であり、その半径はそれぞれ同一の大きさとなっている。
【００２９】
また、ウエーハＷ上に形成された全ての半導体デバイス７について、各々の半導体デバイス７が上記５つの領域のうち、どの領域に入るのかを明らかにしておく。そして、このような領域の範囲に関する情報を図１に示した検査装置１００の記憶装置５０に外部入力しておく。ＣＰＵ１０は、この外部入力された情報に基づいて、各々の半導体デバイス７ごとに上記抵抗値の推定を行う。
【００３０】
例えば、図２において右から数えて１列目、上から数えて４行目にある半導体デバイス（以下、「第１の半導体デバイス」という。）７はＴＥＧ５ｅを中心とする領域にかかり、この第１の半導体デバイス７の発振回路８に含まれる抵抗素子Ｒ１の値は、ＴＥＧ５ｅに含まれる抵抗素子Ｒ´１の値に近いことが予想される。それゆえ、この第１の半導体デバイス７はＴＥＧ５ｅを中心とする領域に入るものと見なし、ＴＥＧ５ｅに含まれる抵抗素子Ｒ´１の値を、第１の半導体デバイス７における抵抗素子Ｒ１の値であると推定する。
【００３１】
同様に、ＴＥＧ５ｅに含まれる抵抗素子Ｒ´２〜Ｒ´５の値を、第１の半導体デバイス７におけるそれぞれの抵抗素子Ｒ２〜Ｒ５の値であると推定する。
また、例えば図２において右から数えて２列目、上から数えて２行目にある半導体デバイス（以下、「第２の半導体デバイス」という。）７は、ＴＥＧ５ａを中心とする領域と、ＴＥＧ５ｄを中心とする領域の両方にかかっている。従って、第２の半導体デバイス７の発振回路８に含まれる抵抗素子Ｒ１の値は、ＴＥＧ５ａに含まれる抵抗素子Ｒ´１の値と、ＴＥＧ５ｄに含まれる抵抗素子Ｒ´１の値との両方に近い（即ち、それらの値の中間値に近い）ことが予想される。それゆえ、この中間値を、第２の半導体デバイス７における抵抗素子Ｒ１の値であると推定する。
【００３２】
同様に、ＴＥＧ５ａに含まれる抵抗素子Ｒ´２〜Ｒ´５と、ＴＥＧ５ｄに含まれる抵抗素子Ｒ´２〜Ｒ´５とのそれぞれの中間値を、第２の半導体デバイス７におけるそれぞれの抵抗素子Ｒ２〜Ｒ５の値であると推定する。
次に、図４のステップ（Ｓ）３では、各々の半導体デバイス７ごとに、ヒューズＦ１〜Ｆ５（図３参照。）を各組合せで切断したときにそれぞれ得られる周波数特性の値をシミュレーションする。このシミュレーションは、ステップ（Ｓ）２で推定された抵抗素子Ｒ１〜Ｒ５の値に基づいてＣＰＵ１０が行う。ここで、ＣＲ発振回路の周波数特性は（１）式で与えられることが知られている。
【００３３】
ｆ（Ｈｚ）＝１／（２π×Ｃ×Ｒ）・・・（１）
ｆ：周波数特性［Ｈｚ］、Ｃ：静電容量［Ｆ］、Ｒ：抵抗値［Ω］
このステップ（Ｓ）３のシミュレーションでは、ヒューズＦ１〜Ｆ５を任意の組合せで切断して、抵抗素子Ｒ１〜Ｒ５を選択的に並列に接続したときを想定する。そして、このときの並列に接続された抵抗素子全体の抵抗値を（１）式のＲに代入する。
【００３４】
また、（１）式のＣには、固定値を代入しても良いが、より望ましくは、ＴＥＧ５ａ〜５ｅにそれぞれ含まれる評価用のキャパシタＣ´１を測定し、この測定値から発振回路８のキャパシタＣ１の静電容量を推定し、この推定値を代入する。
例えば、図２において右から数えて１列目、上から数えて４行目にある第１の半導体デバイス７についてシミュレーションする場合には、ＴＥＧ５ｅに含まれるキャパシタＣ´１の値を、第１の半導体デバイス７におけるキャパシタＣ１の値であると推定し、この推定した値を（１）式のＣに代入する。
【００３５】
また、図２において右から数えて２列目、上から数えて２行目にある第２の半導体デバイス７についてシミュレーションする場合には、ＴＥＧ５ａに含まれるキャパシタＣ´１と、ＴＥＧ５ｄに含まれるキャパシタＣ´１とのそれぞれの中間値を、第２の半導体デバイス７におけるキャパシタＣ１の値であると推定し、この推定した値を（１）式のＣに代入する。
【００３６】
このような（１）式を用いた演算処理によって、各々の半導体デバイス７ごとに、ヒューズＦ１〜Ｆ５を各組合せで切断したときにそれぞれ得られる周波数特性の値をシミュレーションする。
次に、図４のステップ（Ｓ）４では、各々の半導体デバイス７ごとに、ステップ（Ｓ）３で得られたシミュレーション値の大小の順に（即ち、シミュレーション値の大きい方が先頭で、小さい方が末尾となるように）、切断するヒューズＦ１〜Ｆ５の組合せを並べて配列を形成する。シミュレーション値とは、ステップ（Ｓ）３のシミュレーションから得られた周波数特性の予想値のことである。
【００３７】
図５は、シミュレーション値の大小の順にヒューズＦ１〜Ｆ５の組合せを並べたテーブルである。この実施形態では、ヒューズの本数が例えば５本であるから、その組合せ数は３２（＝２５）通りである。図５に示すように、組合せＮｏ．１でのシミュレーション値が最も大きく、その値は例えば４．４１７［ｋＨｚ］である。また、組合せＮｏ．３２でのシミュレーション値が最も小さく、その値は例えば３．０５８［ｋＨｚ］である。
【００３８】
図４のステップ（Ｓ）５では、狙い値に最も近いヒューズの組合せを特定する。狙い値３．５００［ｋＨｚ］に最も近いヒューズの組合せは、この実施形態では図５に示すように、例えば組合せＮｏ．１３である。
そこで、図４のステップ（Ｓ）６では、この組合せＮｏ．１３でヒューズを切断した場合に得られる発振回路８の周波数特性を測定する。このような周波数特性の測定は、図１に示したＣＰＵ１０の制御下で、第２プローバ４１のプローブ端子を発振回路８に接触させることによって行う。次に、この接触によって実際に測定した測定値（以下、「実測値」という。）を、例えば記憶装置５０に記憶させる。
【００３９】
このステップ（Ｓ）６での測定は、もちろんヒューズを実際に切断して行うのではなく、発振回路８に対するプローブ端子の接触箇所を調整することで、ヒューズを任意の組合せで切断した場合と同等の擬似的状況を作って行う。なお、後述するステップ（Ｓ）８，１０での測定も、このステップ（Ｓ）６と同じように、ヒューズを実際に切断して行うのではなく、ヒューズを任意の組合せで切断した場合と同等の擬似的状況を作って行う。
【００４０】
次に、図４のステップ（Ｓ）７では、ステップ（Ｓ）６の測定で得られた実測値が狙い値３．５００［ｋＨｚ］よりも大きいか、小さいかを判断する。この判断は、ＣＰＵ１０（図１参照。）が行う。この実施形態では、図５に示すように、組合せＮｏ．１３での実測値は３．４２３［ｋＨｚ］であり、狙い値よりも小さいので、図４のステップ（Ｓ）８へ進む。
【００４１】
ステップ（Ｓ）８では、図５に示した配列の先頭に向けて周波数特性の測定を行っていく。即ち、ヒューズの組合せＮｏ．１３からＮｏ．１に向けて、その組合せを順番に替えながら周波数特性の測定を行い、その実測値を記憶装置５０に記憶させる。このような測定は、（ｎ−１）回目の実測値と、ｎ回目の実測値との間に狙い値３．５００［ｋＨｚ］が存在することを確認するまで続けて行う。ｎは、２以上の整数である。
【００４２】
この実施形態では、２回目の測定を例えば組合せＮｏ．１２で行って実測値３．４８０［ｋＨｚ］を取得し、さらに、３回目の測定を組合せＮｏ．１３で行って実測値３．５４１［ｋＨｚ］を取得したものとする。２回目の測定によって得られた実測値と、３回目の測定によって得られた実測値との間に狙い値３．５００［ｋＨｚ］が存在するので、３回目の測定を行った後でステップ（Ｓ）８を終了し、図４のステップ（Ｓ）９へ進む。
【００４３】
ステップ（Ｓ）９では、狙い値を挟んだ２つの組合せのうち、その実測値が狙い値に近い方の組合せを特定する。この特定作業は図１に示したＣＰＵ１０が行い、その特定結果を記憶装置５０に記憶する。この実施形態では、狙い値を挟んだ組合せＮｏ．１２と組合せＮｏ．１１のうち、組合せＮｏ．１２の実測値の方が狙い値に近い。従って、周波数特性の合わせ込みに最適なヒューズの組合せは、組合せＮｏ．１２であると判断して、図４に示したフローチャートを終了する。フローチャートを終了した後で、この組合せＮｏ．１２でヒューズをトリミングして、発振回路８の周波数特性を合わせ込みする。
【００４４】
ところで、図４のステップ（Ｓ）７で、仮に、Ｎｏ．１３での実測値が狙い値３．５００［ｋＨｚ］よりも大きい場合には、図４のステップ（Ｓ）１０へ進む。ステップ（Ｓ）１０では、ヒューズの組合せＮｏ．１３からＮｏ．３２に向けて、その組合せを順番に替えながら周波数特性の測定を行い、このような測定を実測値が狙い値を挟むまで続けて行う。そして、実測値が狙い値を挟んだら、図４のステップ（Ｓ）９へ進む。ステップ（Ｓ）９での処理は上述した通りである。
【００４５】
また、図４のステップ（Ｓ）６，８，１０において、実測値が狙い値と同一であった場合には、その実測値を取得したときのヒューズの組合せが最適な組合せであるとＣＰＵ１０が判断し、図４のフローチャートを終了する。
このように、本発明の実施形態に係る半導体デバイス７の製造方法によれば、ＴＥＧ５ａ〜５ｅの測定結果を利用して発振回路８の周波数特性をシミュレーションするので、第２プローバ４１のプローブ端子を発振回路８に接触させてその周波数特性を実測する前に、複数通りの組合せの中から狙い値への合わせ込みに適した組合せを予想することができる。また、ＴＥＧ５ａ〜５ｅを利用することで、その時々でのロット間、ウエーハ間でのプロセス変動も反映したシミュレーションを行うことができる。
【００４６】
また、本発明に係るヒューズの組合せ探索プログラムは、図４のフローチャートに示した上述の探索処理処理を検査装置１００に実行させるためのプログラムである。本発明に係るヒューズの組合せ探索プログラムによれば、上記半導体デバイスの製造方法と同様に、第２プローバ４１のプローブ端子を発振回路８に接触させてその周波数特性を実測する前に、複数通りの組合せの中から狙い値への合わせ込みに適した組合せを予想することができるので、その探索に要する手間や時間を少なくすることができる。
【００４７】
さらに、本発明に係る半導体デバイスの検査装置１００によれば、上述したヒューズの組合せ探索プログラムを実行するので、従来例と比べて、プローブ端子を用いた周波数特性の測定回数を低減することが可能である。
この実施形態では、ヒューズＦ１〜Ｆ５が本発明の「複数本のヒューズ」に対応し、発振回路８が本発明の「電子回路」に対応している。また、発振回路８の周波数特性が本発明の「回路特性」に対応し、狙い値３．５００［ｋＨｚ］が本発明の「目標値」に対応している。さらに、発振回路８に含まれる抵抗素子Ｒ１〜Ｒ５が本発明の「複数個の素子」に対応し、ＴＥＧ５ａ〜５ｅにそれぞれ設けられた評価用の抵抗素子Ｒ´１〜Ｒ´５が本発明の「複数個の評価用素子」に対応している。また、半導体デバイス７が本発明の「電子デバイス」に対応している。
【００４８】
また、図４のステップ（Ｓ）１が本発明の「測定手段」に対応し、ステップ（Ｓ）２が本発明の「推定手段」に対応している。さらに、図４のステップ（Ｓ）３が本発明の「シミュレーション手段」に対応し、図４のフローチャート全体が本発明の「ヒューズの組合せ探索プログラム」に対応している。また、図１に示したＣＰＵ１０と、ＲＡＭ２０と、記憶装置５０と、バス６０とが本発明の「コンピュータ」に対応し、Ｉ／Ｆ３０と、第１プローバ３１とが本発明の「第１プローバ」に対応している。そして、ＩＦ４０と、第２プローバ４１とが本発明の「第２プローバ」に対応している。
（２）実測回数の比較
図６は本発明の実施形態で説明したヒューズの組合せ探索方法と、従来例（１）（２）とで、プローブ端子を発振回路に接触させての測定回数（即ち、実測回数）を比較したテーブルである。探索対象としては、実施形態で説明した３２通りのヒューズの組合せを例示する。ここで、従来例（１）に係る方法は、周波数特性の大小の順に配列された通りのヒューズの組合せを、組合せＮｏ．１からＮｏ．３２にかけて一つずつ順番に実測していく方法である。また、従来例（２）は、二分探索（バイナリサーチ）によって、最適な組合せを探索する方法である。
【００４９】
上述したように、ヒューズの組合せ数が３２通りであり、最適な組合せがＮｏ．１２の場合、実施形態で説明した探索方法では、必要な実測回数は３回である。これに対して、図６に示すように、従来例（１）では必要な測定回数は１２回であり、従来例（２）では５回である。
シミュレーションに要する時間が１／１００［秒］台であるのに対し、プローブ端子の接触動作を含む実測の所要時間は１回当たり約１０［秒］と極めて長い。それゆえ、実測回数を低減が、探索時間の短縮に大きく貢献する。
【図面の簡単な説明】
【００５０】
【図１】実施形態に係る半導体デバイスの検査装置１００の構成例を示すブロック図。
【図２】ウエーハＷ上でのＴＥＧ５ａ〜５ｅの配置例を示す概念図。
【図３】半導体デバイス７と、ＴＥＧ５ａのそれぞれの構成例を示す概念図。
【図４】実施形態に係るヒューズＦ１〜Ｆ５の組合せ探索方法を示すフローチャート。
【図５】シミュレーション値の大小の順にヒューズＦ１〜Ｆ５の組合せを並べたテーブル。
【図６】本発明の実施形態に係る方法と、従来例（１）（２）に係る方法とで、その実測回数を比較したテーブル。
【図７】ヒューズ素子Ｆ１〜Ｆ４を備えた発振回路の構成例を示す概念図。
【図８】切断対象となるヒューズＦ１〜Ｆ４の組合せ例を示すテーブル。
【図９】切断対象となるヒューズＦ１〜Ｆ４の組合せと周波数特性との関係の一例を示す図。
【符号の説明】
【００５１】
５ａ〜５ｅ  ＴＥＧ、７  半導体デバイス、８  発振回路、１０  ＣＰＵ、２０  ＲＡＭ、３０，４０  インターフェース（Ｉ／Ｆ）、３１  第１プローバ、４１  第２プローバ、５０  記憶装置、６０  バス、１００  検査装置、Ｃ１  キャパシタ、Ｃ´１，Ｃ´２  評価用のキャパシタＦ１〜Ｆ４  ヒューズ、Ｒ１〜Ｒ５  抵抗素子、Ｒ´１〜Ｒ´６  評価用の抵抗素子、Ｓ  スクライブライン、Ｔｒ´  評価用のトランジスタ、Ｗ  ウエーハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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