(57)【要約】【課題】記憶保持回路と複数の書き込み回路、読み出し回路を有する多ポートメモリにおいて、全ての回路で単位時間内の書き込み回数、読み出し回数が共通のため、最も高いアクセス能力を必要とする回路の動作回数に合わせる必要があり（律速）、アクセス能力が低くても構わない回路では、不必要な回路規模の増大および消費電力の増大を招いている。【解決手段】各書き込み回路の書き込み能力および各読み出し回路の読み出し能力を独立に設定可能な読み書き能力調整回路１０４を各メモリセル１０３に備えている。読み書き能力調整回路１０４は、各回路の動作状態に応じて単位時間内の書き込み回数または読み出し回数を決定する動作状態判定回路を備える。その動作状態判定回路には、ノイズ量検出回路１０５、動作終了検知回路１０６または電位変動検出回路１０７がある。【選択図】図１
2006040403.tif 000002
【特許請求の範囲】
【請求項１】
複数の書き込み回路または複数の書き込み兼読み出し回路と記憶保持回路とを有する多ポートメモリであって、
前記各書き込み回路または前記各書き込み兼読み出し回路の書き込み能力が独立に設定可能な書き込み能力調整手段を備えていることを特徴とする多ポートメモリ。
【請求項２】
複数の読み出し回路または複数の書き込み兼読み出し回路と記憶保持回路とを有する多ポートメモリであって、
前記各読み出し回路または前記各書き込み兼読み出し回路の読み出し能力が独立に設定可能な読み出し能力調整手段を備えていることを特徴とする多ポートメモリ。
【請求項３】
前記書き込み能力調整手段は、前記各書き込み回路または前記各書き込み兼読み出し回路の単位時間内の書き込み回数が選択可能に構成されている請求項１に記載の多ポートメモリ。
【請求項４】
前記読み出し能力調整手段は、前記各読み出し回路または前記各書き込み兼読み出し回路の単位時間内の読み出し回数が選択可能に構成されている請求項２に記載の多ポートメモリ。
【請求項５】
前記書き込み能力調整手段は、前記各書き込み回路または前記各書き込み兼読み出し回路の動作状態に応じて前記単位時間内の書き込み回数を決定する動作状態判定回路を内蔵している請求項３に記載の多ポートメモリ。
【請求項６】
前記読み出し能力調整手段は、前記各読み出し回路または前記各書き込み兼読み出し回路の動作状態に応じて前記単位時間内の読み出し回数を決定する動作状態判定回路を内蔵している請求項４に記載の多ポートメモリ。
【請求項７】
前記動作状態判定回路は、前記各書き込み回路または前記各書き込み兼読み出し回路の各々の配線間の干渉によるノイズ量の検出に基づいて前記単位時間内の書き込み回数の決定を行うノイズ量検出回路として構成されている請求項５に記載の多ポートメモリ。
【請求項８】
前記動作状態判定回路は、前記各読み出し回路または前記各書き込み兼読み出し回路の各々の配線間の干渉によるノイズ量の検出に基づいて前記単位時間内の読み出し回数の決定を行うノイズ量検出回路として構成されている請求項６に記載の多ポートメモリ。
【請求項９】
前記動作状態判定回路は、前記各書き込み回路または前記各書き込み兼読み出し回路の各々の動作速度の検出に基づいて前記単位時間内の書き込み回数の決定を行う動作速度検出回路として構成されている請求項５に記載の多ポートメモリ。
【請求項１０】
前記動作状態判定回路は、前記各読み出し回路または前記各書き込み兼読み出し回路の各々の動作速度の検出に基づいて前記単位時間内の読み出し回数の決定を行う動作速度検出回路として構成されている請求項６に記載の多ポートメモリ。
【請求項１１】
前記動作状態判定回路は、前記各書き込み回路または前記各書き込み兼読み出し回路の各回路部位における電源／信号線の電位の検出に基づいて前記単位時間内の書き込み回数の決定を行う電位変動検出回路として構成されている請求項５に記載の多ポートメモリ。
【請求項１２】
前記動作状態判定回路は、前記各読み出し回路または前記各書き込み兼読み出し回路の各回路部位における電源／信号線の電位の検出に基づいて前記単位時間内の読み出し回数の決定を行う電位変動検出回路として構成されている請求項６に記載の多ポートメモリ。
【請求項１３】
前記書き込み能力調整手段は、前記各書き込み回路または前記各書き込み兼読み出し回路について、回路仕様に応じて前記単位時間内の書き込み回数を外部から設定可能に構成されている請求項３に記載の多ポートメモリ。
【請求項１４】
前記読み出し能力調整手段は、前記各読み出し回路または前記各書き込み兼読み出し回路について、回路仕様に応じて前記単位時間内の読み出し回数を外部から設定可能に構成されている請求項４に記載の多ポートメモリ。
【請求項１５】
前記書き込み能力調整手段は、前記各書き込み回路または前記書き込み兼読み出し回路について、各回路の動作の活性／不活性の状態によって、各回路の電源電位を制御するように構成されている請求項１に記載の多ポートメモリ。
【請求項１６】
前記読み出し能力調整手段は、前記各読み出し回路または前記書き込み兼読み出し回路について、各回路の動作の活性／不活性の状態によって、各回路の電源電位を制御するように構成されている請求項２に記載の多ポートメモリ。
【請求項１７】
前記書き込み能力調整手段は、前記回路の動作が不活性の場合は、前記各書き込み回路または前記書き込み兼読み出し回路の電源電位を下げる請求項１５に記載の多ポートメモリ。
【請求項１８】
前記読み出し能力調整手段は、前記回路の動作が不活性の場合は、前記各読み出し回路または前記書き込み兼読み出し回路の電源電位を下げる請求項１６に記載の多ポートメモリ。
【請求項１９】
前記書き込み能力調整手段は、前記回路の動作が活性の場合は、前記各書き込み回路または前記書き込み兼読み出し回路の電源電位を上げて回路の動作速度を増す請求項１５に記載の多ポートメモリ。
【請求項２０】
前記読み出し能力調整手段は、前記回路の動作が活性の場合は、前記各読み出し回路または前記書き込み兼読み出し回路の電源電位を上げて回路の動作速度を増す請求項１６に記載の多ポートメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に記憶保持回路と複数の書き込み回路または複数の書き込み兼読み出し回路とを有する多ポートメモリ、あるいは記憶保持回路と複数の読み出し回路または複数の書き込み兼読み出し回路とを有する多ポートメモリに関する。特に、記憶保持回路がレジスタファイル、ＳＲＡＭ（Static Random Access Memory）等の場合に好適なものである。
【背景技術】
【０００２】
上記の構成の従来の多ポートメモリに関しては、単位時間内の書き込み、読み出しを１回ではなく複数回行うことにより、各回路のビット幅で決定される単位時間内の書き込み・読み出し能力以上の能力を得るようにしたものが知られている（例えば、非特許文献１参照）。
【非特許文献１】「メディアプロセッサ向け３５０ＭＨｚ動作 時分割多重８ポートＳＲＡＭとワード長可変乗算器」、市田、桜井他、信学技報９６．０４（第５９-６０頁、第６図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記の従来技術においては、全ての書き込み回路または全ての書き込み兼読み出し回路で単位時間内の書き込み回数が共通となっている。また、全ての読み出し回路または全ての書き込み兼読み出し回路で単位時間内の読み出し回数が共通となっている。さらに、各サイクルの書き込み回数・読み出し回数についても全サイクルで共通となっている。
【０００４】
しかしながら、書き込み回路または書き込み兼読み出し回路間で、必要とされる書き込み能力が異なる場合がある。したがって、全ての書き込み回路、書き込み兼読み出し回路の各サイクルでの書き込み回数が共通かつ固定の場合に、各サイクルでの書き込み回数は、最も高いアクセス能力を必要とする回路の書き込み回数に合わせる必要があり（律速）、余分な動作を行うこととなる。その結果、アクセス能力が低くても構わない回路については、不必要な回路規模の増大および消費電力の増大を招く。
【０００５】
同様に、読み出し回路または書き込み兼読み出し回路間で、必要とされる読み出し能力が異なる場合がある。したがって、全ての読み出し回路、書き込み兼読み出し回路の各サイクルでの読み出し回数が共通かつ固定の場合に、各サイクルでの読み出し回数は、最も高いアクセス能力を必要とする回路の読み出し回数に合わせる必要があり（律速）、余分な動作を行うこととなる。その結果、アクセス能力が低くても構わない回路については、不必要な回路規模の増大および消費電力の増大を招く。
【０００６】
本発明は、このような事情に鑑みて創作したものであり、複数の書き込み回路または複数の書き込み兼読み出し回路と記憶保持回路とを有する多ポートメモリにおいて、あるいは、複数の読み出し回路または複数の書き込み兼読み出し回路と記憶保持回路とを有する多ポートメモリにおいて、最小限の構成で所定の性能を得ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、基本的な考え方として、最小限の構成で所定の性能を得るために、各書き込み回路、各書き込み兼読み出し回路の書き込み回数を、各回路毎または各サイクル毎に制御するものである。また、最小限の構成で所定の性能を得るために、各読み出し回路、各書き込み兼読み出し回路の読み出し回数を、各回路毎または各サイクル毎に制御するものである。
【０００８】
本発明による多ポートメモリは、複数の書き込み回路または複数の書き込み兼読み出し回路と記憶保持回路とを有する多ポートメモリであって、前記各書き込み回路または前記各書き込み兼読み出し回路の書き込み能力が独立に設定可能な書き込み能力調整手段を備えた構成とされている。
【０００９】
この構成によれば、書き込み回路または書き込み兼読み出し回路の１つ１つについて、各書き込み能力調整手段が各回路に必要な書き込み能力を独自に設定することができる。したがって、余分な書き込み動作は不要となり、また回路規模の増大を抑制できる。
【００１０】
また、本発明による多ポートメモリは、複数の読み出し回路または複数の書き込み兼読み出し回路と記憶保持回路とを有する多ポートメモリであって、前記各読み出し回路または前記各書き込み兼読み出し回路の読み出し能力が独立に設定可能な読み出し能力調整手段を備えた構成とされている。
【００１１】
この構成によれば、読み出し回路または書き込み兼読み出し回路の１つ１つについて、各読み出し能力調整手段が各回路に必要な読み出し能力を独自に設定することができる。したがって、余分な読み出し動作は不要となり、また回路規模の増大を抑制できる。
【００１２】
上記の構成において、前記書き込み能力調整手段、前記読み出し能力調整手段について、以下のような好ましい態様がある。
【００１３】
前記書き込み能力調整手段としては、前記各書き込み回路または前記各書き込み兼読み出し回路の単位時間内の書き込み回数が選択可能な構成が好ましい。
【００１４】
この構成によれば、書き込み回路または書き込み兼読み出し回路の１つ１つについて、独立的に、各回路に適した書き込み回数に調整することができる。つまり、従来技術の場合の、全回路で書き込み回数を共通化することに起因していた不要な書き込み動作について、これを不要化することができる。
【００１５】
また、前記読み出し能力調整手段としては、前記各読み出し回路または前記各書き込み兼読み出し回路の単位時間内の読み出し回数が選択可能な構成が好ましい。
【００１６】
この構成によれば、各読み出し回路および各書き込み兼読み出し回路について、独立的に、各回路に適した読み出し回数に調整することができる。つまり、従来技術の場合の、全回路で読み出し回数を共通化することに起因していた不要な読み出し動作について、これを不要化することができる。
【００１７】
また、前記書き込み能力調整手段としては、前記各書き込み回路または前記各書き込み兼読み出し回路の動作状態に応じて前記単位時間内の書き込み回数を決定する動作状態判定回路を内蔵している構成が好ましい。
【００１８】
この構成によれば、動作状態判定回路は各回路の動作状態に応じて書き込み回数を決定するので、各回路に対して最適な書き込み回数を自律的に設定することができる。その結果、回路動作に応じて最適な書き込み能力を得ることが可能となる。
【００１９】
また、前記読み出し能力調整手段としては、前記各読み出し回路または前記各書き込み兼読み出し回路の動作状態に応じて前記単位時間内の読み出し回数を決定する動作状態判定回路を内蔵している構成が好ましい。
【００２０】
この構成によれば、動作状態判定回路は各回路の動作状態に応じて読み出し回数を決定するので、各回路に対して最適な読み出し回数を自律的に設定することができる。その結果、回路動作に応じて最適な読み出し能力を得ることが可能となる。
【００２１】
上記の構成における前記動作状態判定回路については、以下のような好ましい態様がある。
【００２２】
前記動作状態判定回路は、前記各書き込み回路または前記各書き込み兼読み出し回路の各々の配線間の干渉によるノイズ量の検出に基づいて前記単位時間内の書き込み回数の決定を行うノイズ量検出回路として構成されていることが好ましい。
【００２３】
この構成によれば、ノイズ量検出回路が配線間の干渉によるノイズ量を検出し、検出したノイズ量に基づいて単位時間内の書き込み回数の決定を行うので、密集のために配線間のクロストークが問題となるような場合には、書き込み回数の抑制を通じて回路の不動作を防止することが可能となる。
【００２４】
また、前記動作状態判定回路は、前記各読み出し回路または前記各書き込み兼読み出し回路の各々の配線間の干渉によるノイズ量の検出に基づいて前記単位時間内の読み出し回数の決定を行うノイズ量検出回路として構成されていることが好ましい。
【００２５】
この構成によれば、ノイズ量検出回路が配線間の干渉によるノイズ量を検出し、検出したノイズ量に基づいて単位時間内の読み出し回数の決定を行うので、密集のために配線間のクロストークが問題となるような場合には、読み出し回数の抑制を通じて回路の不動作を防止することが可能となる。
【００２６】
また、前記動作状態判定回路は、前記各書き込み回路または前記各書き込み兼読み出し回路の各々の動作速度の検出に基づいて前記単位時間内の書き込み回数の決定を行う動作速度検出回路として構成されていることが好ましい。
【００２７】
この構成によれば、動作速度検出回路が各回路の動作速度の検出に基づいて単位時間内の書き込み回数の決定を行うので、動作速度が速い回路については書き込み回数を増加させ、逆に動作速度が遅い回路については書き込み回数を減少させることにより、最適な書き込み能力を得ることができる。
【００２８】
また、前記動作状態判定回路は、前記各読み出し回路または前記各書き込み兼読み出し回路の各々の動作速度の検出に基づいて前記単位時間内の読み出し回数の決定を行う動作速度検出回路として構成されていることが好ましい。
【００２９】
この構成によれば、動作速度検出回路が各回路の動作速度の検出に基づいて単位時間内の読み出し回数の決定を行うので、動作速度が速い回路については読み出し回数を増加させ、逆に動作速度が遅い回路については読み出し回数を減少させることにより、最適な読み出し能力を得ることができる。
【００３０】
また、前記動作状態判定回路は、前記各書き込み回路または前記各書き込み兼読み出し回路の各回路部位における電源／信号線の電位の検出に基づいて前記単位時間内の書き込み回数の決定を行う電位変動検出回路として構成されていることが好ましい。
【００３１】
この構成によれば、電位変動検出回路が各回路部位における電源／信号線の電位の検出に基づいて単位時間内の書き込み回数の決定を行うので、電源／信号線の電位が低下している回路については書き込み回数を低減し、逆に電源／信号線の電位が上昇している回路については書き込み回数を増加することにより、それぞれさらなる電源／信号線の電位の低下・上昇を抑制することができる。その結果、回路の不動作を防止することが可能となる。
【００３２】
また、前記動作状態判定回路は、前記各読み出し回路または前記各書き込み兼読み出し回路の各回路部位における電源／信号線の電位の検出に基づいて前記単位時間内の読み出し回数の決定を行う電位変動検出回路として構成されていることが好ましい。
【００３３】
この構成によれば、電位変動検出回路が各回路部位における電源／信号線の電位の検出に基づいて単位時間内の読み出し回数の決定を行うので、電源／信号線の電位が低下している回路については読み出し回数を低減し、逆に電源／信号線の電位が上昇している回路については読み出し回数を増加することにより、それぞれさらなる電源／信号線の電位の低下・上昇を抑制することができる。その結果、回路の不動作を防止することが可能となる。
【００３４】
また、前記書き込み能力調整手段は、前記各書き込み回路または前記各書き込み兼読み出し回路について、回路仕様に応じて前記単位時間内の書き込み回数を外部から設定可能に構成されていることが好ましい。
【００３５】
この構成によれば、書き込み能力調整手段が各回路の仕様に応じて書き込み回数の設定を行うことにより、その回路仕様に最適な書き込み回数を設定することが可能である。
【００３６】
また、前記読み出し能力調整手段は、前記各読み出し回路または前記各書き込み兼読み出し回路について、回路仕様に応じて前記単位時間内の読み出し回数を外部から設定可能に構成されていることが好ましい。
【００３７】
この構成によれば、読み出し能力調整手段が各回路の仕様に応じて読み出し回数の設定を行うことにより、その回路仕様に最適な読み出し回数を設定することが可能である。
【００３８】
また、前記書き込み能力調整手段は、前記各書き込み回路または前記書き込み兼読み出し回路について、各回路の動作の活性／不活性の状態によって、各回路の電源電位を制御するように構成されていることが好ましい。
【００３９】
また、前記読み出し能力調整手段は、前記各読み出し回路または前記書き込み兼読み出し回路について、各回路の動作の活性／不活性の状態によって、各回路の電源電位を制御するように構成されていることが好ましい。
【００４０】
これらの構成によれば、各回路の動作の活性／不活性の状態に応じて電源電位を個別に設定することができ、各回路毎の動作速度の高速化、または消費電力の抑制が可能となる。
【００４１】
また、前記書き込み能力調整手段について、前記回路の動作が不活性の場合は、前記各書き込み回路または前記書き込み兼読み出し回路の電源電位を下げるように構成されていることが好ましい。
【００４２】
また、前記読み出し能力調整手段について、前記回路の動作が不活性の場合は、前記各読み出し回路または前記書き込み兼読み出し回路の電源電位を下げるように構成されていることが好ましい。
【００４３】
これらの構成によれば、動作が不活性な回路の場合は電源電位を下げることにより、各回路毎に消費電力の低減を図ることができる。
【００４４】
また、前記書き込み能力調整手段について、前記回路の動作が活性の場合は、前記各書き込み回路または前記書き込み兼読み出し回路の電源電位を上げて回路の動作速度を増すように構成されていることが好ましい。
【００４５】
また、前記読み出し能力調整手段について、前記回路の動作が活性の場合は、前記各読み出し回路または前記書き込み兼読み出し回路の電源電位を上げて回路の動作速度を増すように構成されていることが好ましい。
【００４６】
これらの構成によれば、動作が活性な回路の場合は電源電位を上げることにより、各回路毎に動作速度および安定性の向上を図ることができる。
【発明の効果】
【００４７】
本発明によれば、各書き込み回路または各書き込み兼読み出し回路に独立してそれぞれに適した書き込み能力を設定できる。また、各読み出し回路または各書き込み兼読み出し回路に独立してそれぞれに適した読み出し能力を設定できる。その結果、余分な書き込み動作・読み出し動作を抑制し、消費電力の低減を図ることができる。また、回路規模の増大を抑制し、小面積化を図ることができる。
【発明を実施するための最良の形態】
【００４８】
以下、本発明にかかわる多ポートメモリの実施の形態を図面に基づいて詳細に説明する。
【００４９】
（基本の実施の形態）
図１は本発明の基本の実施の形態における多ポートメモリの構成を示すブロック図、図２、図３は多ポートメモリにおけるメモリセルの内部の構成を示すブロック図である。
【００５０】
図１において、１０１はＣＰＵ（中央演算処理装置）、１０２はローデコーダ、１０３は行方向および列方向にアレイ状に配列されたメモリセル、１０４は読み書き能力調整回路である。
【００５１】
図２において、２０１-１〜２０１-ｍはｍ個（ｍは１以上の整数）の書き込み回路、２０２は記憶保持回路、２０３-１〜２０３-ｎはｎ個（ｎは１以上の整数）の読み出し回路である。各メモリセル１０３にそれぞれ読み書き能力調整回路１０４が備えられ、各読み書き能力調整回路１０４はＣＰＵ１０１に接続されている。読み書き能力調整回路１０４がメモリセル１０３ごとに存在し、各メモリセル１０３における複数の書き込み回路２０１ｉ（ｉ＝１，２…ｍ）での書き込み能力の個別設定および複数の読み出し回路２０３ｊ（ｊ＝１，２…ｎ）での読み出し能力の個別設定を行うようになっている。読み書き能力調整回路は１０４は、同一カラム方向、すなわち図１中の縦方向にビット線により接続されている。メモリセルについて、共通に１つ持つ構成としてもよい。
【００５２】
図３は、書き込み回路と読み出し回路とが兼用タイプとなっているメモリセルの場合を示す。図３において、３０１-１〜３０１-ｍはｍ個（ｍは１以上の整数）の書き込み兼読み出し回路、３０２は記憶保持回路である。読み書き能力調整回路１０４がメモリセル１０３ごとに存在し、各メモリセル１０３における複数の書き込み兼読み出し回路３０１ｉ（ｉ＝１，２…ｍ）での書き込み能力および読み出し能力の個別設定を行うようになっている。読み書き能力調整回路１０４は、同一カラム方向、すなわち図１中の縦方向にビット線により接続されている。メモリセルについて、共通に１つ持つ構成としてもよい。
【００５３】
なお、図２中の書き込み回路、読み出し回路と、図３中の書き込み兼読み出し回路とを混在して持つメモリセル構成もある。
【００５４】
以下、書き込みについて言及する場合は、書き込み回路に書き込み兼読み出し回路の書き込み動作を含めるものとし、読み出しについて言及する場合は、読み出し回路に書き込み兼読み出し回路の読み出し動作を含めるものとする。
【００５５】
ＣＰＵ１０１からローデコーダ１０２に対して、書き込みアドレス信号ＷＡ-１〜ＷＡ-ｍ、書き込みイネーブル信号ＷＥ-１〜ＷＥ-ｍ、読み出しアドレス信号ＲＡ-１〜ＲＡ-ｎおよび読み出しイネーブル信号ＲＥ-１〜ＲＥ-ｎが与えられる。
【００５６】
ローデコーダ１０２は、書き込みアドレス信号ＷＡ-１〜ＷＡ-ｍをデコードして、メモリセル１０３に対する書き込みイネーブル線（ワード線）ＷＷＬ１-１〜ＷＷＬａ-ｍ（ａは１以上の整数）のいずれかを選択する。また、ローデコーダ１０２は、読み出しアドレス信号ＲＡ-１〜ＲＡ-ｎをデコードして、メモリセル１０３に対する読み出しイネーブル線（ワード線）ＲＷＬ１-１〜ＲＷＬｂ-ｎ（ｂは１以上の整数）のいずれかを選択する。なお、書き込みアドレス信号ＷＡ-１〜ＷＡ-ｍ、読み出しアドレス信号ＲＡ-１〜ＲＡ-ｎは、各々１ビット以上のビット幅を有する。
【００５７】
各メモリセル１０３は読み書き能力調整回路１０４を備えている。各読み書き能力調整回路１０４は、書き込み能力調整部と読み出し能力調整部を有している。書き込み能力調整部は、複数の書き込み回路２０１‐ｉ（ｉ＝１，２…ｍ）のそれぞれに対する書き込み能力を独立に設定するものである。また、読み出し能力調整部は、複数の読み出し回路２０３‐ｊ（ｊ＝１，２…ｎ）のそれぞれに対する読み出し能力を独立に設定するものである。
【００５８】
列方向に配置されたメモリセル１０３どうしを接続する状態に、それぞれの列方向に沿って書き込みビット線ＷＢＬ１-１〜ＷＢＬｃ-ｍ（ｃは１以上の整数）、読み出しビット線ＲＢＬ１-１〜ＲＢＬｄ-ｎ（ｄは１以上の整数）が配置されている。
【００５９】
なお、イネーブル線について、メモリセルの構成により、反転イネーブル線を追加する場合もある。また、メモリセルが図３の構成をとる場合は、書き込み・読み出しイネーブル線が共通となることがある。
【００６０】
なお、ビット線について、メモリセルの構成により、反転イネーブル線を追加する場合もある。また、メモリセルが図３の構成をとる場合は、書き込み・読み出しビット線が共通となることがある。
【００６１】
図４に示すように、書き込みイネーブル信号ＷＥ-１〜ＷＥ-ｍが１サイクル中でｋ回（ｋは、１以上の整数）動作を行うことにより、書き込みアドレス信号ＷＡ-１〜ＷＡ-ｍで与えられたアドレスに基づいて書き込みワード線ＷＷＬ１-１〜ＷＷＬｃ-ｍが選択され、メモリセル１０３に書き込みが行われる。
【００６２】
ここで、全ての書き込み回路が共通に１サイクル当たり最大ｋ回の書き込みを行う必要がある場合は、図４のように全ての書き込み回路について共通にｋ回、書き込みイネーブルを動作させる必要がある。
【００６３】
しかし、各書き込み回路２０１-１〜２０１-ｍに要求される書き込み能力が異なる場合は、読み書き能力調整回路１０４における書き込み能力調整部は、図５のように、各書き込み回路に対して各々１サイクル中でｋ1〜ｋm回（ｋ1〜ｋmは０以上の整数）書き込みを行う。これにより、各書き込み回路の書き込み能力を独立に設定する。
【００６４】
なお、各書き込み回路の書き込み能力は、各回路毎にビット線の数を変えることによっても可能である。すなわち、図１においては、書き込みビット線（ＷＢＬ）は書き込み回路２０１-１〜２０１-ｍについて全てｃ本有するが、各書き込み回路毎にｃ1〜ｃm本とすることによっても、各書き込み回路の書き込み能力を独立に設定することができる。
【００６５】
また、図６に示すように、読み出しイネーブル信号ＲＥ-１〜ＲＥ-ｎが１サイクル中でｑ回（ｑは、１以上の整数）動作を行うことにより、読み出しアドレス信号ＲＡ-１〜ＲＡ-ｎで与えられたアドレスに基づいて読み出しワード線ＲＷＬ１-１〜ＲＷＬｃ-ｎが選択され、メモリセル１０３からの読み出しが行われる。
【００６６】
ここで、全ての読み出し回路が共通に１サイクル当たり最大ｑ回の読み出しを行う必要がある場合は、図６のように全ポートについて共通にｑ回、読み出しイネーブルを動作させる必要がある。
【００６７】
しかし、各読み出し回路２０３-１〜２０３-ｎに要求される読み出し能力が異なる場合は、読み書き能力調整回路１０４における読み出し能力調整部は、図７のように、各読み出し回路に対して各々１サイクル中でｑ1〜ｑn回（ｑ1〜ｑnは０以上の整数）読み出しを行う。これにより、各読み出し回路の読み出し能力を独立に設定する。
【００６８】
なお、各読み出し回路の読み出し能力は、各回路毎にビット線の数を変えることによっても可能である。すなわち、図１においては、読み出しビット線（ＲＢＬ）は読み出し回路２０３-１〜２０３-ｎについて全てｄ本有するが、各読み出し回路毎にｄ1〜ｄn本とすることによっても、各読み出し回路の読み出し能力を独立に設定することができる。
【００６９】
次に、書き込み回路、読み出し回路、書き込み兼読み出し回路でアクセス回数をどのように独立して設定するかについて、さらに詳細に説明する。
【００７０】
（実施の形態１）
図１の構成において、各メモリセル１０３には、書き込み回路２０１-ｉおよび読み出し回路２０３-ｊはそれぞれ複数存在するが、メモリセル１０３によっては書き込み回路、読み出し回路の少なくともいずれか一方が単数となっている場合もある。
【００７１】
これら各回路の配線間では、接近に起因してクロストークなどの干渉が生じ、ノイズが発生することがある。一例として、ある第１のビット線ＢＬ-１と、第２のビット線ＢＬ-２とが近接している場合、ビット線ＢＬ-１が動作したときに、近接のビット線ＢＬ-２に干渉によるノイズが重畳する。このようなノイズは回路の不動作を引き起こすことがある。そのため、ノイズ量が大きいときには、第１のビット線に隣接する第２のビット線が動作した場合、第１のビット線にかかわる動作を行わないことが望ましい。
【００７２】
そこで、ノイズ量が大きい場合の対策として、本発明の実施の形態１は、図８に示すように、図２の回路構成に対して、各ビット線にノイズ量を検出するためのノイズ量検出回路１０５を設ける。また、図９に示すように、図３の回路構成に対して、各ビット線にノイズ量を検出するためのノイズ量検出回路１０５を設ける。
【００７３】
前述の読み書き能力調整回路１０４は、各回路の動作状態に応じて単位時間内の書き込み回数または読み出し回数を決定する動作状態判定回路を備えるものである。本実施の形態においては、ノイズ量検出回路１０５が動作状態判定回路を構成している。ノイズ量検出回路１０５を設けることにより、ビット線に干渉が起こった場合はその動作を止めることが可能となる。
【００７４】
図１０は各ビット線にノイズ量検出回路１０５を設けた場合のタイミングチャートを示す。実施の形態１においては、第１のビット線がアクティブにされたときに第２のビット線に重畳するノイズ量を検出し、検出したノイズ量が所定の閾値を超えた場合に、第２のビット線にかかわる書き込みまたは読み出しのイネーブル線Ｅ-２を動作させないようにする。すなわち、ノイズ量に応じて１サイクル内の書き込み回数または読み出し回数を制限する。
【００７５】
本実施の形態によれば、ノイズ量検出回路１０５を含む読み書き能力調整回路１０４によって、書き込み回路（書き込み兼読み出し回路）または読み出し回路（書き込み兼読み出し回路）の１つ１つについて、ノイズ量を検出し、その結果に応じて必要な書き込み能力または読み出し能力を独自に設定するので、余分な書き込み動作または読み出し動作が不要となり、また回路規模の増大を抑制できる。
【００７６】
（実施の形態２）
図１において、書き込み回路および読み出し回路は各々、動作速度が異なることがある。本発明の実施の形態２においては、図１１に示すように、図２の回路構成に対して、各回路について動作終了検知回路１０６を設ける。また、図１２に示すように、図３の回路構成に対して、各回路について動作終了検知回路１０６を設ける。
【００７７】
本実施の形態においては、各回路の動作状態に応じて単位時間内の書き込み回数または読み出し回数を決定する動作状態判定回路を動作終了検知回路１０６が構成している。動作終了検知回路１０６は、書き込み動作または読み出し動作の終了を検知する。終了を検知すると、次のアクセス（書き込み動作、読み出し動作）を実行する。
【００７８】
図１３は動作終了検知回路１０６を設けた場合のタイミングチャートを示す。実施の形態２においては、動作時間に応じて書き込み回数または読み出し回数を各回路毎に制御する。
【００７９】
本実施の形態によれば、動作終了検知回路１０６を含む読み書き能力調整回路１０４によって、書き込み回路（書き込み兼読み出し回路）または読み出し回路（書き込み兼読み出し回路）の１つ１つについて、動作の終了の検知に基づいて各回路の動作速度を割り出し、その結果に応じて必要な書き込み能力または読み出し能力を独自に設定するので、余分な書き込み動作または読み出し動作が不要となり、また回路規模の増大を抑制できる。
【００８０】
（実施の形態３）
図１において、書き込み回路および読み出し回路が動作するときに、電源線、信号線の電位が変動することがある。このような変動が生じると、動作速度の低下を起こすことがある。本発明の実施の形態３においては、図１４に示すように、図２の回路構成に対して、各回路について電位変動検出回路１０７を設ける。また、図１５に示すように、図３の回路構成に対して、各回路について電位変動検出回路１０７を設ける。
【００８１】
本実施の形態においては、各回路の動作状態に応じて単位時間内の書き込み回数または読み出し回数を決定する動作状態判定回路を電位変動検出回路１０７が構成している。電位変動検出回路１０７は、各回路にかかわる電源線、信号線の基準電位からの電位変動を検出する。
【００８２】
図１６は電位変動検出回路１０７を設けた場合のタイミングチャートを示す。図中上部のタイミングチャートでは、電位変動がないために高いアクセス速度で書き込み動作、読み出し動作を行っている。しかし、図中下部のタイミングチャートでは、電位変動があるために、アクセス速度を低くしている。このように、各回路にかかわる電源線、信号線の電位変動を検出する電位変動検出回路１０７を設け、その変動量に応じて各回路の１サイクル内の書き込み回数または読み出し回数を制御することで、電源線、信号線の電位変動に応じた動作速度を得ることができる。
【００８３】
本実施の形態によれば、電位変動検出回路１０７を含む読み書き能力調整回路１０４によって、書き込み回路（書き込み兼読み出し回路）または読み出し回路（書き込み兼読み出し回路）の１つ１つについて、電源線、信号線の電位変動を検出し、その結果に応じて必要な書き込み回数または読み出し回数を独自に設定するので、余分な書き込み動作または読み出し動作が不要となり、また回路規模の増大を抑制できる。
【００８４】
（実施の形態４）
書き込み動作、読み出し動作の能力は、あらかじめ仕様で定められていることがあり、この場合、各書き込み回路、各読み出し回路の１サイクル内のアクセス回数は、仕様により定められる。したがって、回路内部の動作状態にかかわらず、外部から各回路の１サイクル内での書き込み回数または読み出し回数を設定できるようにしておけば、仕様に応じた書き込み・読み出し動作の能力を得ることが可能である。
【００８５】
（実施形態の改良）
図１において、各書き込み回路、各読み出し回路のイネーブル線が活性の場合は、各回路の電源電位を定格値に維持することにより、あるいは、定格値より上昇させることにより、動作を確保する必要がある。一方、不活性の場合は動作させる必要はないため、各回路の電源電位を下げても問題はない。したがって、各書き込み回路、各読み出し回路のイネーブル線が不活性の場合は、記憶保持に影響のない回路部位の電源電位を各回路単位で低下させることにより、各回路単位で消費電力の低減を図ることができる。また、各書き込み回路、各読み出し回路のイネーブル線が活性の場合は、記憶保持に影響のない回路部位の電源電位を各回路単位で上昇させることにより、各回路単位での動作の高速化、安定化を図ることができる。
【産業上の利用可能性】
【００８６】
本発明の多ポートメモリは、半導体基板上に記憶保持回路と複数の書き込み回路、読み出し回路または複数の書き込み兼読み出し回路とを有する半導体装置等において、回路規模の縮小、消費電力の低減を図る技術として有用である。
【図面の簡単な説明】
【００８７】
【図１】本発明の基本の実施の形態における多ポートメモリの構成を示すブロック図
【図２】本発明の基本の実施の形態の多ポートメモリにおけるメモリセルの内部の構成を示すブロック図
【図３】本発明の基本の実施の形態の多ポートメモリにおけるメモリセル（書き込み兼読み出し回路付き）の内部の構成を示すブロック図
【図４】従来の回路における書き込み動作を示すタイミングチャート
【図５】本発明の基本の実施の形態における書き込み動作を示すタイミングチャート
【図６】従来の回路における読み出し動作を示すタイミングチャート
【図７】本発明の基本の実施の形態における読み出し動作を示すタイミングチャート
【図８】本発明の実施の形態１の多ポートメモリにおけるメモリセルの構成を示すブロック図
【図９】本発明の実施の形態１の多ポートメモリにおけるメモリセル（書き込み兼読み出し回路付き）の構成を示すブロック図
【図１０】本発明の実施の形態１の多ポートメモリの動作を示すタイミングチャート
【図１１】本発明の実施の形態２の多ポートメモリにおけるメモリセルの構成を示すブロック図
【図１２】本発明の実施の形態２の多ポートメモリにおけるメモリセル（書き込み兼読み出し回路付き）の構成を示すブロック図
【図１３】本発明の実施の形態２の多ポートメモリの動作を示すタイミングチャート
【図１４】本発明の実施の形態３の多ポートメモリにおけるメモリセルの構成を示すブロック図
【図１５】本発明の実施の形態３の多ポートメモリにおけるメモリセル（書き込み兼読み出し回路付き）の構成を示すブロック図
【図１６】本発明の実施の形態３の多ポートメモリの動作を示すタイミングチャート
【符号の説明】
【００８８】
１０１  ＣＰＵ
１０２  ローデコーダ
１０３  メモリセル
１０４  読み書き能力調整回路
１０５  ノイズ量検出回路
１０６  動作終了検知回路
１０７  電位変動検出回路
２０１-ｉ（ｉ＝１，２…ｍ）  書き込み回路
２０２  記憶保持回路
２０３-ｊ（ｊ＝１，２…ｎ）  読み出し回路
３０１-ｉ（ｉ＝１，２…ｍ）  書き込み兼読み出し回路
３０２  記憶保持回路
ＷＷＬ１-１〜ＷＷＬａ-ｍ  書き込みワード線
ＲＷＬ１-１〜ＲＷＬｂ-ｎ  読み出しワード線
ＷＢＬ１-１〜ＷＢＬｃ-ｍ  書き込みビット線
ＲＢＬ１-１〜ＲＢＬｄ-ｎ  読み出しビット線
ＷＥ-１〜ＷＥ-ｍ  書き込みイネーブル信号
ＷＡ-１〜ＷＡ-ｍ  書き込みアドレス信号
ＲＥ-１〜ＲＥ-ｎ  読み出しイネーブル信号
ＲＡ-１〜ＲＡ-ｎ  読み出しアドレス信号
ＤＡＴＡ  データ線
ＮＤＡＴＡ  反転データ線
ＷＬ-１〜ＷＬ-ｍ  ワード線
ＢＬ-１〜ＢＬ-ｍ  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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