(57)【要約】【課題】接合漏洩電流とキャパシタンスを低減させ短チャンネル効果を改善して素子の特性を向上させる。【解決手段】本発明に係る半導体素子及びその製造方法は、ソース／ドレーン領域のうちいずれか一つとチャンネル領域の一部は半導体基板の上部に形成された埋込酸化膜の上部に備えられ、ソース／ドレーン領域のうち他の一つとチャンネル領域の残りは半導体基板の上部に形成されたＳｉエピタキシャル層の上部に備えられる。【選択図】図５ｃ
2006165505.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）ＳｉＧｅエピタキシャル層及び第１のＳｉエピタキシャル層が積層された半導体基板に活性領域を定義する素子分離膜を形成する段階と、
（ｂ）全体表面の上部にゲート絶縁膜、ゲート導電層及び第１のＣＶＤ絶縁膜を順次形成する段階と、
（ｃ）前記第１のＣＶＤ絶縁膜及びゲート導電層をパターニングし、第１の側壁及び第２の側壁を備えたゲート構造物を形成する段階と、
（ｄ）前記ゲート構造物の両側の第１のＳｉエピタキシャル層にＬＤＤ領域を形成する段階と、
（ｅ）前記ゲート構造物の第１及び第２の側にそれぞれ第１及び第２の側壁スペーサを形成する段階と、
（ｆ）少なくとも前記第１の側壁スペーサ及び第２の側壁スペーサと、その隣接した一部のゲート絶縁膜をエッチングし、一部の前記第１のＳｉエピタキシャル層を露出させる段階と、
（ｇ）前記露出した一部の第１のＳｉエピタキシャル層をエッチングして一部のＳｉＧｅエピタキシャル層を露出させる段階と、
（ｈ）前記第１の側に隣接したＳｉＧｅエピタキシャル層及び所定厚さの半導体基板をエッチングし、前記第１のＳｉエピタキシャル層の下部に第１のアンダーカットが形成されるようＳｉＧｅエピタキシャル層を部分的にエッチングする段階と、
（ｉ）前記第１のアンダーカットを含む空間に第２のＳｉエピタキシャル層を形成し、少なくとも前記第１のアンダーカットを埋め込むよう形成する段階と、
（ｊ）エッチング工程を行い前記第２の側に隣接したＳｉＧｅエピタキシャル層を露出させる段階と、
（ｋ）前記（ｊ）段階で露出したＳｉＧｅエピタキシャル層をエッチングし、前記第１のＳｉエピタキシャル層の下部に第２のアンダーカットが形成されるよう前記ＳｉＧｅエピタキシャル層を取り除く段階と、
（ｌ）前記ＳｉＧｅエピタキシャル層が取り除かれ形成された空間に、前記第２のアンダーカットを埋め込む埋込酸化膜を形成する段階と、
（ｍ）前記埋込酸化膜の上部に、ゲート絶縁膜及び第１のＳｉエピタキシャル層が取り除かれて形成された空間を埋め込むポリシリコン層を形成する段階と、
（ｎ）前記第２のＳｉエピタキシャル層及びポリシリコン層に不純物を注入しソース／ドレーン領域を形成する段階とを含むことを特徴とする半導体素子のトランジスタ製造方法。
【請求項２】
前記（ｆ）段階は、前記第１の側壁スペーサに隣接した一部のゲート絶縁膜だけをエッチングする段階であることを特徴とする請求項１に記載の半導体素子のトランジスタ製造方法。
【請求項３】
前記（ｊ）段階の次に、全体表面の上部に第２のＣＶＤ絶縁膜を形成したあとエッチングし、前記第１及び第２の側壁スペーサの表面と前記ゲート絶縁膜及び第１のＳｉエピタキシャル層の露出した側に第２のＣＶＤ側壁スペーサを形成する段階をさらに含むことを特徴とする請求項２に記載の半導体素子のトランジスタ製造方法。
【請求項４】
前記（ｌ）段階の次に、前記第２のＣＶＤ側壁スペーサを取り除く段階をさらに含むことを特徴とする請求項３に記載の半導体素子のトランジスタ製造方法。
【請求項５】
前記（ｆ）段階は、前記第１及び第２の側壁スペーサに隣接した一部のゲート絶縁膜をエッチングする段階であることを特徴とする請求項１に記載の半導体素子のトランジスタ製造方法。
【請求項６】
前記（ｇ）段階はＳｉＧｅエピタキシャル層が露出されたあと、全体表面の上部に第３のＣＶＤ絶縁膜を形成する段階及び前記第１の側の第３のＣＶＤ絶縁膜を取り除き、第１の側に隣接した一部のＳｉＧｅエピタキシャル層を露出させる段階をさらに含むことを特徴とする請求項５に記載の半導体素子のトランジスタ製造方法。
【請求項７】
前記（ｊ）段階は、前記第２の側の第３のＣＶＤ絶縁膜をエッチングして前記第２の側壁スペーサの表面、前記ゲート絶縁膜及び第１のＳｉエピタキシャル層及び素子分離膜の露出した側壁に第３の側壁スペーサを形成すると同時に、前記第２の側に隣接したＳｉＧｅエピタキシャル層を露出させる段階をさらに含むことを特徴とする請求項６に記載の半導体素子のトランジスタ製造方法。
【請求項８】
前記（ｋ）段階は、前記ＳｉＧｅエピタキシャル層が取り除かれ露出された半導体基板を前記第３のＣＶＤ側壁スペーサをマスクとして所定深さエッチングする段階をさらに含むことを特徴とする請求項７に記載の半導体素子のトランジスタ製造方法。
【請求項９】
前記（ｌ）段階の次に、前記第３の側壁スペーサを取り除く段階をさらに含むことを特徴とする請求項８に記載の半導体素子のトランジスタ製造方法。
【請求項１０】
前記（ｇ）段階は、前記ＳｉＧｅエピタキシャル層が露出されたあと、全体表面の上部に第３のＣＶＤ絶縁膜を形成する段階と、
前記第３のＣＶＤ絶縁膜をエッチングし、前記第１の側壁スペーサの表面、第１のＳｉエピタキシャル層及び素子分離膜を覆う第３のＣＶＤ絶縁膜パターンと前記第２の側壁スペーサの表面、前記ゲート酸化膜及び第１のＳｉエピタキシャル層及び素子分離膜の露出した側壁に第４のＣＶＤ側壁スペーサを形成すると同時に、前記第２の側に隣接したＳｉＧｅエピタキシャル層を露出させる段階とをさらに含むことを特徴とする請求項５に記載の半導体素子のトランジスタ製造方法。
【請求項１１】
前記（ｋ）段階は、前記ＳｉＧｅエピタキシャル層が取り除かれ露出された半導体基板を、前記第４のＣＶＤ側壁スペーサをマスクとして所定深さエッチングする段階をさらに含むことを特徴とする請求項１０に記載の半導体素子のトランジスタ製造方法。
【請求項１２】
前記（ｈ）段階は、前記第３の絶縁膜パターンをエッチングして第５の側壁スペーサを形成する段階と、
前記第５の側壁スペーサをマスクとして前記第１の側に隣接したＳｉＧｅエピタキシャル層及び所定厚さの半導体基板をエッチングし、前記ＳｉＧｅエピタキシャル層の側壁を露出する段階と、
前記ＳｉＧｅエピタキシャル層の露出された側壁をエッチングし、前記第１のＳｉエピタキシャル層の下部に第１のアンダーカットを形成する段階とを含むことを特徴とする請求項１０に記載の半導体素子のトランジスタ製造方法。
【請求項１３】
前記（ｌ）段階の次に、前記第４及び第５のＣＶＤ側壁スペーサを取り除く段階をさらに含むことを特徴とする請求項１２に記載の半導体素子のトランジスタ製造方法。
【請求項１４】
前記第２のＳｉエピタキシャル層は前記第１のアンダーカットを埋め込む同時に、前記第１の側壁スペーサ及び第２の側壁スペーサの下部ＬＤＤ領域の側壁を覆うよう形成することを特徴とする請求項１０に記載の半導体素子のトランジスタ製造方法。
【請求項１５】
前記第２のＳｉエピタキシャル層の上部にポリシリコン層を形成する段階をさらに含むことを特徴とする請求項１４に記載の半導体素子のトランジスタ製造方法。
【請求項１６】
素子分離膜により定義される活性領域を含む半導体基板と、
前記半導体基板の上部に備えられたゲート絶縁膜、ゲート電極及び第１のＣＶＤ絶縁膜の積層構造でなり、第１及び第２の側を有するゲート構造物と、
前記ゲート構造物の第１及び第２の側にそれぞれ備えられた第１及び第２の側壁スペーサと、
前記ゲート絶縁膜の下部の第１のＳｉエピタキシャル層内に備えられたＬＤＤ領域と、
前記第１の側壁スペーサ側の半導体基板の表面に備えられ、前記第１のＳｉエピタキシャル層の下部の所定深さまで延びられる第２のＳｉエピタキシャル層と、
前記第２の側壁スペーサ側の半導体基板の表面に備えられ、前記第１のＳｉエピタキシャル層の下部の所定深さまで延びられる埋込絶縁膜と、
前記第２のＳｉエピタキシャル層及び埋込絶縁膜の上部に備えられたソース／ドレーン領域とを含むことを特徴とする半導体素子。
【請求項１７】
前記第２のＳｉエピタキシャル層は、前記第１の側壁スペーサ側の半導体基板の表面に備えられたリセスを埋め込むことを特徴とする請求項１６に記載の半導体素子。
【請求項１８】
前記埋込絶縁膜は、前記第２の側壁スペーサ側の半導体基板の表面に備えられたリセスを埋め込むことを特徴とする請求項１６に記載の半導体素子。
【請求項１９】
前記第２のＳｉエピタキシャル層は、前記第１の側壁スペーサ及び第２の側壁スペーサの下部のＬＤＤ領域の側壁を覆うことを特徴とする請求項１７に記載の半導体素子。
【請求項２０】
ゲート絶縁膜、ゲート電極、チャンネル領域、ＬＤＤ領域及びソース／ドレーン領域を含む半導体素子において、
前記半導体素子は、前記チャンネル領域の下部から一側に前記ソース／ドレーン領域まで延びられる第２のＳｉエピタキシャル層と、前記チャンネル領域の下部から他方に前記ソース／ドレーン領域まで延びられる埋込絶縁膜とをさらに含むことを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特にソース／ドレーン領域のうちいずれか一つとチャンネル領域の一部は半導体基板の上部に形成された埋込酸化膜の上部に備えられ、ソース／ドレーン領域のうちさらに一つとチャンネル領域の残りは半導体基板の上部に形成されたＳｉエピタキシャル層の上部に備えられることにより、接合漏洩電流とキャパシタンスを低減させ短チャンネル効果を改善して素子の特性を向上させる半導体素子及びその製造方法に関するものである。
【背景技術】
【０００２】
図１及び図２は、それぞれ従来の技術に係る半導体素子のレイアウト図及び図１のI―I’及びII―II’に沿って切断した半導体素子の断面図である。
【０００３】
半導体基板１０には活性領域を定義する素子分離膜２５が備えられており、前記活性領域の半導体基板の表面には埋込絶縁膜５０が備えられている。さらに、埋込絶縁膜５０の上部にはＳｉエピタキシャル層２０が備えられ、Ｓｉエピタキシャル層２０内にはチャンネル領域（図示省略）及びＬＤＤ領域４０が備えられる。前記チャンネル領域の上部にはゲート酸化膜パターン３０ａ、ゲート電極３５ａ及びハードマスク絶縁膜パターン３７ａの積層構造が備えられている。前記積層構造の側壁にはゲートスペーサ４５が備えられ、ゲートスペーサ４５の両側の活性領域にはソース／ドレーン領域５５が備えられる。
【０００４】
図３ａ〜図３ｆは、図２の従来の技術に係る半導体素子の製造方法を示す断面図等で、図２のI―I’及びII―II’に沿う切断面を示す図である。
【０００５】
図３ａに示されているように、半導体基板１０の上部にＳｉＧｅエピタキシャル層１５、Ｓｉエピタキシャル層２０を順次形成する。次には、半導体基板１０に活性領域を定義する素子分離膜２５を形成する。
【０００６】
図３ｂに示されているように、Ｓｉエピタキシャル層２０に不純物を注入してチャンネル領域（図示省略）を形成し、全体表面の上部にゲート絶縁膜３０、ゲート用導電層３５及びハードマスク絶縁膜３７を順次形成する。
【０００７】
図３ｃに示されているように、ゲート絶縁膜３０、ゲート用導電層３５及びハードマスク絶縁膜３７をパターニングし、ゲート絶縁膜パターン３０ａ、ゲート電極３５ａ及びハードマスク絶縁膜パターン３７ａのゲート積層構造を形成する。その次に、ゲート電極３５ａの両側のＳｉエピタキシャル層２０に不純物を注入してＬＤＤ領域４０を形成する。
【０００８】
図３ｄに示されているように、前記ゲート積層構造の側壁に側壁スペーサ４５を形成する。次は、側壁スペーサ４５の両側のＳｉエピタキシャル層２０、ＳｉＧｅエピタキシャル層１５及び所定厚さの半導体基板１０をエッチングして取り除くことにより、ＬＤＤ領域４０、ＳｉＧｅエピタキシャル層１５の側壁及び半導体基板１０の側壁及び表面を露出させる。
【０００９】
図３ｅに示されているように、ゲート電極３５ａの下部のＳｉＧｅエピタキシャル層１５を湿式エッチング工程で取り除き、ＳｉＧｅエピタキシャル層１５の下部、即ちＬＤＤ領域４０及び前記チャンネル領域の下部に空間を形成する。
【００１０】
図３ｆに示されているように、ＳｉＧｅエピタキシャル層１５が取り除かれたゲート電極の下部空間及び露出したＳｉエピタキシャル層２０及び半導体基板１０の表面に絶縁膜を形成したあと、湿式エッチングしてＳｉＧｅエピタキシャル層１５が取り除かれたゲート電極の下部空間を埋め込む埋込絶縁膜５０を形成する。
【００１１】
図３ｇに示されているように、Ｓｉエピタキシャル層２０、ＳｉＧｅエピタキシャル層１５及び所定厚さの半導体基板１０が取り除かれた側壁スペーサ両側１９０の活性領域にシリコン層５５を成長させたあと、不純物を注入してシリコン層５５にソース及びドレーン領域（図示省略）を形成する。
【００１２】
前記の従来の技術によれば、ゲート電極の下部のチャンネル領域が全て埋込酸化膜の上部に形成されるので、半導体基板とチャンネル領域が電気的に分離しゲートに印加された電圧が半導体基板に全て印加されない。従って、トランジスタのしきい値電圧はチャンネル領域のドーピング濃度とＳｉエピタキシャル層の厚さに従い決定されるが、短チャンネル効果を改善するためチャンネル領域のＳｉエピタキシャル層の厚さを低減させるとしきい値電圧が減少するという問題があり、ソース／ドレーン電極が全ての半導体基板と連結されているので、ソース／ドレーン領域の接合漏洩電流及びキャパシタンスが増加するという問題点がある。
【非特許文献１】「シリコン-オン-ナッシング（SON）−向上されたCMOSのための革新的プロセス（“Silicon-on-Nothing(SON) - an innovative Process for Advanced CMOS ”） 」、 PP. 2179〜2187、 IEEE ED-47、 No. 11, 2000
【発明の開示】
【発明が解決しようとする課題】
【００１３】
前記のような問題点を解決するため、ソース／ドレーン領域のうちいずれか一つとチャンネル領域の一部は半導体基板の上部に形成された埋込酸化膜の上部に備えられ、ソース／ドレーン領域のうちさらに一つとチャンネル領域の残りは半導体基板の上部に形成されたＳｉエピタキシャル層の上部に備えられることにより、接合漏洩電流とキャパシタンスを低減させる半導体素子及びその製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００１４】
本発明に係る半導体素子の製造方法は、（ａ）ＳｉＧｅエピタキシャル層及び第１のＳｉエピタキシャル層が積層された半導体基板に活性領域を定義する素子分離膜を形成する段階と、（ｂ）全体表面の上部にゲート絶縁膜、ゲート導電層及び第１のＣＶＤ絶縁膜を順次形成する段階と、（ｃ）前記第１のＣＶＤ絶縁膜及びゲート導電層をパターニングし、第１の側壁及び第２の側壁を備えたゲート構造物を形成する段階と、（ｄ）前記ゲート構造物の両側の第１のＳｉエピタキシャル層にＬＤＤ領域を形成する段階と、（ｅ）前記ゲート構造物の第１及び第２の側にそれぞれ第１及び第２の側壁スペーサを形成する段階と、（ｆ）少なくとも前記第１の側壁スペーサ及び第２の側壁スペーサと、その隣接した一部のゲート絶縁膜をエッチングし、一部の前記第１のＳｉエピタキシャル層を露出させる段階と、（ｇ）前記露出した一部の第１のＳｉエピタキシャル層をエッチングして一部のＳｉＧｅエピタキシャル層を露出させる段階と、（ｈ）前記第１の側に隣接したＳｉＧｅエピタキシャル層及び所定厚さの半導体基板をエッチングし、前記第１のＳｉエピタキシャル層の下部に第１のアンダーカットが形成されるようＳｉＧｅエピタキシャル層を部分的にエッチングする段階と、（ｉ）前記第１のアンダーカットを含む空間に第２のＳｉエピタキシャル層を形成し、少なくとも前記第１のアンダーカットを埋め込むよう形成する段階と、（ｊ）エッチング工程を行い前記第２の側に隣接したＳｉＧｅエピタキシャル層を露出させる段階と、（ｋ）前記（ｊ）段階で露出されたＳｉＧｅエピタキシャル層をエッチングし、前記第１のＳｉエピタキシャル層の下部に第２のアンダーカットが形成されるよう前記ＳｉＧｅエピタキシャル層を取り除く段階と、（ｌ）前記ＳｉＧｅエピタキシャル層が取り除かれ形成された空間に、前記第２のアンダーカットを埋め込む埋込酸化膜を形成する段階と、（ｍ）前記埋込酸化膜の上部に、ゲート絶縁膜及び第１のＳｉエピタキシャル層が取り除かれて形成された空間を埋め込むポリシリコン層を形成する段階と、（ｎ）前記第２のＳｉエピタキシャル層及びポリシリコン層に不純物を注入しソース／ドレーン領域を形成する段階とを含むことを特徴とする。
【００１５】
本発明に係る半導体素子は、素子分離膜により定義される活性領域を含む半導体基板と、前記半導体基板の上部に備えられたゲート絶縁膜、ゲート電極及び第１のＣＶＤ絶縁膜の積層構造でなり、第１及び第２の側壁を有するゲート構造物と、前記ゲート構造物の第１及び第２の側壁にそれぞれ備えられた第１及び第２の側壁スペーサと、前記ゲート絶縁膜の下部の第１のＳｉエピタキシャル層内に備えられたＬＤＤ領域と、前記第１の側壁スペーサ側の半導体基板の表面に備えられ、前記第１のＳｉエピタキシャル層の下部の所定深さまで延びられる第２のＳｉエピタキシャル層と、前記第２の側壁スペーサ側の半導体基板の表面に備えられ、前記第１のＳｉエピタキシャル層の下部の所定深さまで延びられる埋込絶縁膜と、前記第２のＳｉエピタキシャル層及び埋込絶縁膜の上部に備えられたソース／ドレーン領域とを含むことを特徴とする。
【発明の効果】
【００１６】
本発明に係る半導体素子及びその製造方法は、ソース／ドレーン領域のうちいずれか一つとチャンネル領域の一部は半導体基板の上部に形成された埋込酸化膜の上部に備えられ、ソース／ドレーン領域のうちさらに一つとチャンネル領域の残りは半導体基板の上部に形成されたＳｉエピタキシャル層の上部に備えられることにより、接合漏洩電流とキャパシタンスを低減させ短チャンネル効果を改善して素子の特性を向上させるという効果が得られる。
【発明を実施するための最良の形態】
【００１７】
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図４は、本発明に係る半導体素子のレイアウト図であり、図５ａ〜図５ｃはそれぞれ図４のＸ１−Ｘ１’、Ｘ２―Ｘ２’及Ｙ−Ｙ’に沿って切断した本発明の第１の実施の形態に係る半導体素子の断面図等である。
【００１８】
図４及び図５ａ〜図５ｃに示されているように、本発明の第１の実施の形態に係る半導体素子は素子分離膜１３０により定義される活性領域を含む半導体基板１００と、半導体基板１００の上部に備えられたゲート絶縁膜１４０、ゲート電極１５０ａ及び第１のＣＶＤ絶縁膜１６０ａの積層構造でなり、第１の側５００ａ及び第２の側５００ｂを有するゲート構造物を含む。前記ゲート構造物の第１の側５００ａ及び第２の側５００ｂにはそれぞれ第１の側壁スペーサ１８０ａ及び第２の側壁スペーサ１８０ｂが備えられ、ゲート絶縁膜１４０の下部の第１のＳｉエピタキシャル層１２０内に備えられたＬＤＤ領域１７０が備えられる。第１の側壁スペーサ１８０ａに隣接した半導体基板１００の表面に備えられる第２のＳｉエピタキシャル層２００は第１のＳｉエピタキシャル層１２０の下部の所定深さまで延びられアンダーカットを埋め込む。ここで、第２のＳｉエピタキシャル層２００は第１の側壁スペーサ１８０ａに隣接した半導体基板１００の表面に備えられたリセスを埋め込むことができる。第２の側壁スペーサ１８０ｂに隣接した半導体基板１００の表面に備えられる埋込酸化膜２２０は第１のＳｉエピタキシャル層１２０の下部の所定深さまで延びられアンダーカットを埋め込む。さらに、第２のＳｉエピタキシャル層２００及び埋込絶縁膜２２０の上部はソース／ドレーン領域２４０が備えられる。
【００１９】
本発明の第１の実施の形態に係る半導体素子の製造方法を図６ａ〜図６ｊを参照して説明すれば次の通りである。
【００２０】
図６ａ〜図６ｊは、本発明に係る図４の半導体素子の製造方法を示す断面図等である。
図６ａに示されているように、半導体基板１００にＳｉＧｅエピタキシャル層１１０及び第１のＳｉエピタキシャル層１２０を順次積層したあと活性領域を定義する素子分離膜１３０を形成する。次は、チャンネルイオン注入を行い第１のＳｉエピタキシャル層１２０内にチャンネル領域（図示省略）を形成する。
【００２１】
図６ｂに示されているように、半導体基板１００の全体表面の上部にゲート絶縁膜１４０、ゲート導電層１５０及び第１のＣＶＤ絶縁膜１６０を順次形成する。第１のＣＶＤ絶縁膜１６０は酸化膜、質化膜又はこれらの積層構造であうのが好ましい。
【００２２】
図６ｃに示されているように、第１のＣＶＤ絶縁膜１６０及びゲート導電層１５０をパターニングし、第１のＣＶＤ絶縁膜パターン１６０ａ及びゲート電極１５０ａでなるゲート構造物を形成する。ここで、前記ゲート構造物は第１の側５００ａ及び第２の側５００ｂを備える。次は、前記ゲート構造物をマスクとして前記ゲート構造物両側の第１のＳｉエピタキシャル層１２０に不純物イオンを注入してＬＤＤ領域１７０を形成する。
【００２３】
図６ｄに示されているように、全体表面の上部に酸化膜又は窒化膜でなる絶縁膜（図示省略）を形成したあとエッチングして第１の側５００ａ、及び第２の側５００ｂにそれぞれ第１の側壁スペーサ１８０ａ及び第２の側壁スペーサ１８０ｂを形成する。次は、全体表面の上部に感光膜（図示省略）を形成して選択的に露光及び現像し、第１の側壁スペーサ１８０ａ側のゲート絶縁膜１４０を露出させる感光膜パターン（図示省略）を形成する。その次に、前記感光膜パターンをマスクとして第１の側壁スペーサ１８０ａに隣接したゲート絶縁膜１４０とその下部の第１のＳｉエピタキシャル層１２０、ＳｉＧｅエピタキシャル層１１０をエッチングして半導体基板１００を露出させる。次は所定の厚さの半導体基板１００をエッチングしてリセスさせたあと、残留する感光膜を取り除く。その次に、露出したＳｉＧｅエピタキシャル層１１０の側面を湿式エッチングし、第１のＳｉエピタキシャル層１２０の下部に第１のアンダーカット１９０を形成する。
【００２４】
図６ｅに示されているように、第１のアンダーカット１９０を含む第１の側壁スペーサ１８０ａに隣接した空間に第２のＳｉエピタキシャル層２００を形成する。ここで、第２のＳｉエピタキシャル層２００は少なくとも第１のアンダーカット１９０及び半導体基板１００のリセス部分を埋め込むよう形成し、半導体基板１００と同一の導電型にドーピングするのが好ましい。
【００２５】
図６ｆに示されているように、全体表面の上部に感光膜（図示省略）を形成し選択的に露光及び現像して第２の側壁スペーサ１８０ｂに隣接した一部のゲート絶縁膜１４０を露出させる感光膜パターン（図示省略）を形成する。その次に、前記感光膜パターンをマスクとして第２の側壁スペーサ１８０ｂに隣接したゲート絶縁膜１４０及び第１のＳｉエピタキシャル層１２０をエッチングし、前記第２の側壁スペーサ１８０ｂに隣接したＳｉＧｅエピタキシャル層１１０を露出させたあと前記感光膜パターンを取り除く。
【００２６】
図６ｇに示されているように、全体表面の上部に好ましくは窒化膜に第２のＣＶＤ絶縁膜（図示省略）を形成したあとエッチングし、第１の側壁スペーサ１８０ａ及び第２の側壁スペーサ１８０ｂの表面とゲート絶縁膜１４０及び第１のＳｉエピタキシャル層１２０の側面の露出した一部に第２のＣＶＤ側壁スペーサ２１０を形成する。
【００２７】
図６ｈに示されているように、第２のＣＶＤ側壁スペーサ２１０をマスクとしてＳｉＧｅエピタキシャル層１１０を湿式エッチングして取り除く。ここで、ＳｉＧｅエピタキシャル層１１０が取り除かれると第１のＳｉエピタキシャル層１２０の下部に第２のアンダーカット（図示省略）が形成される。次は、ＳｉＧｅエピタキシャル層１１０が取り除かれ形成された空間の半導体基板１００の表面に前記第２のアンダーカットを埋め込む埋込酸化膜２２０を形成する。
【００２８】
図６ｉに示されているように、第２のＣＶＤ側壁のスペーサ２１０を取り除いたあと全体表面の上部にポリシリコン層（図示省略）を形成したあとエッチバックし、埋込酸化膜２２０の上部にゲート絶縁膜１４０及び第１のＳｉエピタキシャル層１２０が取り除かれ形成された空間を埋め込むソース／ドレーン用ポリシリコン層２３０を形成する。図示されてはいないが、ポリシリコン層２３０を形成する前に露出されたＬＤＤ領域１７０の側壁を覆うように第３のエピタキシャル層をさらに形成することもできる。
【００２９】
図６ｊに示されているように、第２のＳｉエピタキシャル層２００及びポリシリコン層２３０に不純物を注入してソース／ドレーン領域２４０を形成する。
【００３０】
図７ａ〜図７ｃは、図４のＸ１−Ｘ１’、Ｘ２―Ｘ２’及Ｙ−Ｙ’に沿って切断した本発明の第２の実施の形態に係る半導体素子の断面図等である。
【００３１】
図７ａ〜図７ｃに示されているように、本発明の第２の実施の形態に係る半導体素子は図５ａ〜図５ｃの本発明の第２の実施の形態に係る半導体素子と同一であり、ただ、第２の側壁スペーサ１８０ｂ側の半導体基板１００の表面にリセスが備えられており、これを埋込酸化膜３５０が埋め込むことがわかる。
【００３２】
本発明の第２の実施の形態に係る半導体素子の製造方法を図８ａ〜図８ｇを参照して説明すれば次の通りである。
【００３３】
図８ａ〜図８ｇは、本発明の第２の実施の形態に係る半導体素子の製造方法を示す断面図等である。
【００３４】
先ず、図６ａ〜図６ｃに開示された工程を進める。
図８ａに示されているように、全体表面の上部に酸化膜又は窒化膜でなるＣＶＤ絶縁膜（図示省略）を形成したあと、エッチングして第１の側５００ａ及び第２の側５００ｂにそれぞれ第１の側壁スペーサ１８０ａ及び第２の側壁スペーサ１８０ｂを形成する。次は、前記ゲート構造物の両側のゲート絶縁膜と第１のＳｉエピタキシャル層１２０を順次エッチングしてＳｉＧｅエピタキシャル層１１０を露出させたあと、全体表面の上部に好ましくは窒化膜に第３のＣＶＤ絶縁膜（図示省略）を蒸着する。次は、第１の側壁スペーサ１８０ａに隣接した第３のＣＶＤ絶縁膜３００を露出する感光膜パターン（図示省略）を利用して第１の側壁スペーサ１８０ａの表面の第３のＣＶＤ絶縁膜３００をエッチングして取り除くことにより、第２の側壁スペーサ１８０ｂと第２の側壁スペーサ１８０ｂに隣接したＳｉＧｅエピタキシャル層１１０の一部を覆う第３のＣＶＤ絶縁膜パターン３００を形成する。そのあと、感光膜を取り除く。
【００３５】
図８ｂに示されているように、第１の側壁スペーサ１８０ａに隣接したＳｉＧｅエピタキシャル層１１０をエッチングして半導体基板１００の一部を露出させる。そのあと、露出された一部の半導体基板１００がエッチングされてリセスされる。ＳｉＧｅエピタキシャル層１１０の側面の露出した一部をエッチングし、第１のＳｉエピタキシャル層１２０の下部に第１のアンダーカット３１０を形成する。
【００３６】
図８ｃに示されているように、第１のアンダーカット３１０を含む第１の側壁スペーサ１８０ａに隣接した空間に第２のＳｉエピタキシャル層３２０を形成する。ここで、第２のＳｉエピタキシャル層３２０は少なくとも第１のアンダーカット３１０及び半導体基板のリセスを埋め込むように形成する。
【００３７】
図８ｄに示されているように、第２の側壁スペーサ１８０ａの表面の一部の第３のＣＶＤ絶縁膜パターン３００を露出させる感光膜パターン（図示省略）を利用し、第３のＣＶＤ絶縁膜パターン３００をエッチングして第２の側壁スペーサ１８０ｂの表面、ゲート絶縁膜１４０及び第１のＳｉエピタキシャル層１２０及び素子分離膜の露出した側壁に第３のＣＶＤ側壁スペーサ３３０を形成し、第２の側壁スペーサ１８０ｂに隣接したＳｉＧｅエピタキシャル層１１０を露出させる。次は、第３のＣＶＤ側壁スペーサ３３０をマスクとしてＳｉＧｅエピタキシャル層１１０をエッチングして一部の半導体基板１００を露出させたあと、及び露出した半導体基板１００をエッチングして半導体基板１００を所定深さにリセスさせたあと前記感光膜パターンを取り除く。その次に、ＳｉＧｅエピタキシャル層１１０の露出した側面を湿式エッチングして取り除くことにより、第１のＳｉエピタキシャル層１２０の下部に第２のアンダーカット３４０を形成する。
【００３８】
図８ｅに示されているように、ＳｉＧｅエピタキシャル層１１０が取り除かれ形成された空間の半導体基板１００の表面に、第２のアンダーカット３４０を埋め込む埋込酸化膜３５０を形成したあと第３のＣＶＤ側壁スペーサ３３０を取り除く。
【００３９】
図８ｆに示されているように、全体表面の上部にポリシリコン層（図示省略）を形成したあとエッチバックして埋込酸化膜３５０の上部にゲート絶縁膜１４０、及び第１のＳｉエピタキシャル層１２０が取り除かれ形成された空間を埋め込むソース／ドレーン用ポリシリコン層３６０を形成する。図示されてはいないが、ポリシリコン層パターン３６０を形成する前に露出したＬＤＤ領域１７０の側面を覆うよう第３のエピタキシャル層をさらに形成することもできる。
【００４０】
図８ｇに示されているように、第２のＳｉエピタキシャル層３２０及びポリシリコン層３６０に不純物を注入してソース／ドレーン領域３７０を形成する。
【００４１】
図９ａ〜図９ｃは、図４のＸ１−Ｘ１’、Ｘ２―Ｘ２’及びＹ−Ｙ’に沿って切断した本発明の第３の実施の形態に係る半導体素子の断面図等である。
【００４２】
図９ａ〜図９ｃに示されているように、本発明の第３の実施の形態に係る半導体素子は図７ａ〜図７ｃの本発明の第２の実施の形態に係る半導体素子と同一であり、第２のＳｉエピタキシャル層４４０が第１の側壁スペーサ１８０ａの下部及び第２の側壁スペーサ１８０ｂの下部のＬＤＤ領域１７０の側壁を覆うことが分かる。
【００４３】
本発明の第３の実施の形態に係る半導体素子の製造方法を図１０ａ〜図１０ｇを参照して説明する。
【００４４】
図１０ａ〜図１０ｄは、本発明の第２の実施の形態に係る半導体素子の製造方法を示す断面図等である。
【００４５】
先ず、図６ａ〜図６ｃに開示された工程を進める。図１０ａに示されているように、全体表面の上部にＣＶＤ絶縁膜（図示省略）を形成したあとエッチングし、第１の側５００ａ及び第２の側５００ｂにそれぞれ第１の側壁スペーサ１８０ａ及び第２の側壁スペーサ１８０ｂを形成する。その次に、前記ゲート構造物の両側のゲート絶縁膜と第１のＳｉエピタキシャル層１２０を順次エッチングしてＳｉＧｅエピタキシャル層１１０を露出させる。
【００４６】
次には、全体表面の上部に好ましくは窒化膜に第３のＣＶＤ絶縁膜（図示省略）を形成したあと、第２の側壁スペーサ１８０ｂに隣接した第３のＣＶＤ絶縁膜を露出させる感光膜パターンをマスクとして第２の側壁スペーサ１８０ｂに隣接した前記第３のＣＶＤ絶縁膜をエッチングし、第１の側壁スペーサ１８０ａ及び第１の側壁スペーサ１８０ａに隣接したＳｉＧｅエピタキシャル層１１０を覆う第３のＣＶＤ絶縁膜パターン４００と第２の側壁スペーサ１８０ｂの表面、ゲート絶縁膜１４０及び第１のＳｉエピタキシャル層１２０及び素子分離膜１３０の露出した側壁に第４のＣＶＤ側壁スペーサ４１０を形成すると同時に、第４のＣＶＤ側壁スペーサ４１０に隣接したＳｉＧｅエピタキシャル層１１０の表面を露出させる。次は、第４のＣＶＤ側壁スペーサ４１０をマスクとして第２の側５００ｂのＳｉＧｅエピタキシャル層１１０をエッチングし、半導体基板１００を露出させたあと前記露出した半導体基板１００の表面をエッチングしてリセスする。その次に、前記感光膜パターンを取り除き、エッチングされたＳｉＧｅエピタキシャル層１１０の側壁を介しＳｉＧｅエピタキシャル層１１０だけを選択的に一定量湿式エッチングする。ここで、ＳｉＧｅエピタキシャル層１１０のエッチング工程は第１のＳｉエピタキシャル層１２０の下部に第２のアンダーカットが形成されるようにＳｉＧｅエピタキシャル層１１０を部分的にエッチングする。
【００４７】
図１０ｂに示されているように、前記第２のアンダーカット及びリセスを埋め込む埋込酸化膜４２０を半導体基板１００の表面に形成する。
【００４８】
図１０ｃに示されているように、第１の側壁スペーサ１８０ａに隣接した第３のＣＶＤ絶縁膜パターン４００を露出させる感光膜パターンを利用して第３のＣＶＤ絶縁膜パターン４００をエッチングすることにより、第１の側壁スペーサ１８０ａの表面、ゲート絶縁膜１４０及び第１のＳｉエピタキシャル層１２０及び素子分離膜１３０の露出した側壁に第５のＣＶＤ側壁スペーサ（図示省略）を形成し、前記第５のＣＶＤ側壁スペーサをマスクとして露出したＳｉＧｅエピタキシャル層１１０と所定厚さの半導体基板１００を順次エッチングしたあと残留する感光膜を取り除く。次は、第１のＳｉエピタキシャル層１２０の下部に残留するＳｉＧｅエピタキシャル層１１０を側壁を介し湿式エッチングして取り除くことにより、第１のＳｉエピタキシャル層１２０の下部に第１のアンダーカット４３０を形成したあと残留する第４の側壁スペーサ４１０及び前記第５のＣＶＤ側壁スペーサを取り除く。
【００４９】
図１０ｄに示されているように、第１のアンダーカット４３０を含む第１の側壁スペーサ１８０ａに隣接した半導体基板１００の表面空間に第２のＳｉエピタキシャル層４４０を形成する。ここで、第２のＳｉエピタキシャル層４４０は好ましくはゲート両側のＬＤＤ領域１７０の側壁を覆うよう形成することができる。次は、全体表面の上部にポリシリコン層（図示省略）を形成したあとエッチバックし、第２のＳｉエピタキシャル層４４０及び埋込酸化膜４２０の上部にソース／ドレーン用ポリシリコン層４５０を形成する。
【００５０】
図１０ｅに示されているように、ソース／ドレーン用ポリシリコン層４５０に不純物を注入してソース／ドレーン領域４６０を形成する。
【００５１】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００５２】
【図１】従来の技術に係る半導体素子のレイアウト図である。
【図２】図１のI―I’及びII−II’に沿って切断した半導体素子の断面図である。
【図３ａ】図２の従来の技術に係る半導体素子の製造方法を示した断面図である。
【図３ｂ】図２の従来の技術に係る半導体素子の製造方法を示した断面図である。
【図３ｃ】図２の従来の技術に係る半導体素子の製造方法を示した断面図である。
【図３ｄ】図２の従来の技術に係る半導体素子の製造方法を示した断面図である。
【図３ｅ】図２の従来の技術に係る半導体素子の製造方法を示した断面図である。
【図３ｆ】図２の従来の技術に係る半導体素子の製造方法を示した断面図である。
【図３ｇ】図２の従来の技術に係る半導体素子の製造方法を示した断面図である。
【図４】本発明に係る半導体素子のレイアウト図である。
【図５ａ】図４のＸ１−Ｘ１’、Ｘ２―Ｘ２’及びＹ−Ｙ’に沿って切断した本発明の第１の実施の形態に係る半導体素子の断面図である。
【図５ｂ】図４のＸ１−Ｘ１’、Ｘ２―Ｘ２’及びＹ−Ｙ’に沿って切断した本発明の第１の実施の形態に係る半導体素子の断面図である。
【図５ｃ】図４のＸ１−Ｘ１’、Ｘ２―Ｘ２’及びＹ−Ｙ’に沿って切断した本発明の第１の実施の形態に係る半導体素子の断面図である。
【図６ａ】本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図６ｂ】本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図６ｃ】本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図６ｄ】本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図６ｅ】本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図６ｆ】本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図６ｇ】本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図６ｈ】本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図６ｉ】本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図６ｊ】本発明の第１の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図７ａ】図４のＸ１−Ｘ１’、Ｘ２―Ｘ２’及びＹ−Ｙ’に沿って切断した本発明の第２の実施の形態に係る半導体素子の断面図である。
【図７ｂ】図４のＸ１−Ｘ１’、Ｘ２―Ｘ２’及びＹ−Ｙ’に沿って切断した本発明の第２の実施の形態に係る半導体素子の断面図である。
【図７ｃ】図４のＸ１−Ｘ１’、Ｘ２―Ｘ２’及びＹ−Ｙ’に沿って切断した本発明の第２の実施の形態に係る半導体素子の断面図である。
【図８ａ】本発明の第２の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図８ｂ】本発明の第２の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図８ｃ】本発明の第２の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図８ｄ】本発明の第２の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図８ｅ】本発明の第２の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図８ｆ】本発明の第２の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図８ｇ】本発明の第２の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図９ａ】図４のＸ１−Ｘ１’、Ｘ２―Ｘ２’及びＹ−Ｙ’に沿って切断した本発明の第３の実施の形態に係る半導体素子の断面図である。
【図９ｂ】図４のＸ１−Ｘ１’、Ｘ２―Ｘ２’及びＹ−Ｙ’に沿って切断した本発明の第３の実施の形態に係る半導体素子の断面図である。
【図９ｃ】図４のＸ１−Ｘ１’、Ｘ２―Ｘ２’及びＹ−Ｙ’に沿って切断した本発明の第３の実施の形態に係る半導体素子の断面図である。
【図１０ａ】本発明の第３の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図１０ｂ】本発明の第３の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図１０ｃ】本発明の第３の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図１０ｄ】本発明の第３の実施の形態に係る半導体素子の製造方法を示す断面図である。
【図１０ｅ】本発明の第３の実施の形態に係る半導体素子の製造方法を示す断面図である。
【符号の説明】
【００５３】
１００    半導体基板
１１０    ＳｉＧｅエピタキシャル層
１２０    第１のＳｉエピタキシャル層
１３０    素子分離膜
１４０    ゲート絶縁膜
１５０    ゲート導電層
１５０ａ    ゲート電極
１６０    第１のＣＶＤ絶縁膜
１６０ａ    第１のＣＶＤ絶縁膜パターン
１７０    ＬＤＤ領域
１８０ａ    第１の側壁スペーサ
１８０ｂ    第２の側壁スペーサ
１９０、３１０、４３０    第１のアンダーカット
２００、３２０、４４０    第２のＳｉエピタキシャル層
２１０    第２のＣＶＤ側壁スペーサ
２２０、３５０、４２０    埋込酸化膜
２３０、３６０、４５０    ポリシリコン層
２４０、３７０、４６０    ソース／ドレーン領域
３００    第３のＣＶＤ絶縁膜
３３０    第３のＣＶＤ側壁スペーサ
３４０    第２のアンダーカット
４００    第３のＣＶＤ絶縁膜パターン
４１０    第４のＣＶＤ側壁スペーサ
５００ａ    第１の側
５００ｂ    第２の側
【図１】
2006165505.tif 000003
【図２】
2006165505.tif 000004
【図３ａ】
2006165505.tif 000005
【図３ｂ】
2006165505.tif 000006
【図３ｃ】
2006165505.tif 000007
【図３ｄ】
2006165505.tif 000008
【図３ｅ】
2006165505.tif 000009
【図３ｆ】
2006165505.tif 000010
【図３ｇ】
2006165505.tif 000011
【図４】
2006165505.tif 000012
【図５ａ】
2006165505.tif 000013
【図５ｂ】
2006165505.tif 000014
【図５ｃ】
2006165505.tif 000015
【図６ａ】
2006165505.tif 000016
【図６ｂ】
2006165505.tif 000017
【図６ｃ】
2006165505.tif 000018
【図６ｄ】
2006165505.tif 000019
【図６ｅ】
2006165505.tif 000020
【図６ｆ】
2006165505.tif 000021
【図６ｇ】
2006165505.tif 000022
【図６ｈ】
2006165505.tif 000023
【図６ｉ】
2006165505.tif 000024
【図６ｊ】
2006165505.tif 000025
【図７ａ】
2006165505.tif 000026
【図７ｂ】
2006165505.tif 000027
【図７ｃ】
2006165505.tif 000028
【図８ａ】
2006165505.tif 000029
【図８ｂ】
2006165505.tif 000030
【図８ｃ】
2006165505.tif 000031
【図８ｄ】
2006165505.tif 000032
【図８ｅ】
2006165505.tif 000033
【図８ｆ】
2006165505.tif 000034
【図８ｇ】
2006165505.tif 000035
【図９ａ】
2006165505.tif 000036
【図９ｂ】
2006165505.tif 000037
【図９ｃ】
2006165505.tif 000038
【図１０ａ】
2006165505.tif 000039
【図１０ｂ】
2006165505.tif 000040
【図１０ｃ】
2006165505.tif 000041
【図１０ｄ】
2006165505.tif 000042
【図１０ｅ】
2006165505.tif 000043