(57)【要約】【課題】不揮発性であって、作製が簡単であり、追記が可能な記憶回路を有する半導体装置の提供を課題とする。【解決手段】本発明の半導体装置は、複数のトランジスタと、前記トランジスタのソース配線又はドレイン配線として機能する導電層と、前記複数のトランジスタのうちの１つの上に設けられた記憶素子及びアンテナとして機能する導電層とを有し、前記記憶素子は、第１の導電層と、有機化合物層又は相変化層と、第２の導電層とが順に積層された素子であり、アンテナとして機能する前記導電層と前記複数のトランジスタのソース配線又はドレイン配線として機能する導電層とは、同じ層上に設けられていることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁層上に設けられたトランジスタと、
前記トランジスタのソース配線又はドレイン配線として機能する導電層と、
前記トランジスタに重畳する記憶素子と、
アンテナとして機能する導電層とを有し、
前記記憶素子は、第１の導電層と、有機化合物層又は相変化層と、第２の導電層とが順に積層された素子であり、
アンテナとして機能する前記導電層と前記複数のトランジスタのソース配線又はドレイン配線として機能する導電層とは、同じ層に設けられていることを特徴とする半導体装置。
【請求項２】
絶縁層上に設けられたトランジスタと、
前記トランジスタに重畳する記憶素子と、
アンテナとして機能する導電層とを有し、
前記記憶素子は、第１の導電層と、有機化合物層又は相変化層と、第２の導電層とが順に積層された素子であり、
アンテナとして機能する前記導電層と、前記第１の導電層とは同じ層に設けられていることを特徴とする半導体装置。
【請求項３】
絶縁層上に設けられたトランジスタと、
前記トランジスタに重畳する記憶素子と、
アンテナとして機能する導電層とを有し、
前記記憶素子は、第１の導電層と、有機化合物層又は相変化層と、第２の導電層とが順に積層された素子であり、
アンテナとして機能する前記導電層と、前記第２の導電層とは同じ層に設けられていることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、前記記憶素子は、前記トランジスタの一部に重畳することを特徴とする半導体装置。
【請求項５】
第１の素子形成層と、第２の素子形成層と、前記１の素子形成層及び前記第２の素子形成層を接着し、且つ導電性粒子を含む接着層とを有し、
前記第１の素子形成層は、絶縁層上に設けられたトランジスタと、前記トランジスタのソース配線又はドレイン配線として機能する導電層と、前記トランジスタ上に設けられたアンテナとして機能する導電層とを有し、
前記第２の素子形成層は、第１の導電層と、有機化合物層又は相変化層と、第２の導電層とが積層された記憶素子を有し、
前記第１の導電層又は前記第２の導電層と、前記トランジスタのソース配線又はドレイン配線として機能する導電層とは、導電性粒子を介して接続されることを特徴とする半導体装置。
【請求項６】
素子形成層と、アンテナとして機能する導電層が設けられた基板と、前記素子形成層及び前記基板を接着し、且つ導電性粒子を含む接着層とを有し、
前記素子形成層は、絶縁層上に設けられた第１及び第２のトランジスタと、
前記第１のトランジスタのソース配線又はドレイン配線として機能する導電層と、
前記第２のトランジスタに重畳し、且つ、第１の導電層、有機化合物層又は相変化層、及び第２の導電層が積層された記憶素子とを有し、
アンテナとして機能する前記導電層と、前記第１のトランジスタのソース配線又はドレイン配線として機能する導電層とは、導電性粒子を介して接続されることを特徴とする半導体装置。
【請求項７】
第１の素子形成層と、第２の素子形成層と、前記１の素子形成層及び前記第２の素子形成層を接着し、且つ導電性粒子を含む接着層とを有し、
前記第１の素子形成層は、絶縁層上に設けられた第１及び第２のトランジスタと、
前記第１のトランジスタのソース配線又はドレイン配線として機能する第１の導電層と、前記第２のトランジスタのソース配線又はドレイン配線として機能する第２の導電層とを有し、
前記第２の素子形成層は、第１の導電層、有機化合物層又は相変化層、及び第２の導電層が積層された記憶素子、並びにアンテナとして機能する導電層を有し、
アンテナとして機能する前記導電層と、前記第１のトランジスタのソース配線又はドレイン配線として機能する第１の導電層とは、前記導電性粒子を介して接続し、
前記記憶素子の第１の導電層又は前記第２の導電層と、前記第２のトランジスタのソース配線又はドレイン配線として機能する第２の導電層とは、前記導電性粒子を介して接続されることを特徴とする半導体装置。
【請求項８】
基板上に設けられたトランジスタと、前記トランジスタのソース配線又はドレイン配線として機能する導電層と、前記複数のトランジスタ上に設けられたアンテナとして機能する導電層を有する第１の素子形成層と、
前記基板又は前記第１の素子形成層上において、接着層を介して設けられると共に、第１の導電層、有機化合物層又は相変化層、及び第２の導電層が積層される記憶素子を有する第２の素子形成層とを有し、
前記記憶素子の第１の導電層又は前記第２の導電層と、前記トランジスタのソース配線又はドレイン配線として機能する導電層とは、前記導電性部材を介して接続されることを特徴とする半導体装置。
【請求項９】
素子形成層と、アンテナとして機能する導電層が設けられた基板と、前記素子形成層及び前記基板を接着し、且つ導電性粒子を有する接着層とを有し、
前記素子形成層は、絶縁層上に設けられた第１及び第２のトランジスタと、
前記第１及び第２のトランジスタを覆う層間絶縁層と、
前記層間絶縁層に設けられた開口部を介して前記第１のトランジスタのソース領域又はドレイン領域に接続し、且つ、前記絶縁層と前記層間絶縁層の各々に設けられた開口部を介して前記素子形成層の裏面に露出する前記第１のトランジスタのソース配線又はドレイン配線として機能する導電層と、
前記第２のトランジスタと、前記第２のトランジスタに重畳し、且つ、第１の導電層、有機化合物層又は相変化層、及び第２の導電層が積層される記憶素子と、を有し、
前記アンテナとして機能する導電層と、前記第１のトランジスタのソース配線又はドレイン配線として機能する導電層の露出部とは、前記接着層の前記導電性粒子を介して接続することを特徴とする半導体装置。
【請求項１０】
第１の素子形成層と、第２の素子形成層と、前記第１の素子形成層及び前記第２の素子形成層を接着し、且つ導電性粒子を有する接着層とを有し、
前記第１の素子形成層は、絶縁層上に設けられたトランジスタと、
前記トランジスタを覆う層間絶縁層と、
前記層間絶縁層に設けられた開口部を介して前記トランジスタのソースドレイン領域に接続し、且つ、前記絶縁層と前記層間絶縁層の各々に設けられた開口部を介して前記第１の素子形成層の裏面に露出する前記トランジスタのソース配線又はドレイン配線として機能する導電層と、
アンテナとして機能する導電層と、を有し、
前記第２の素子形成層は、第１の導電層、有機化合物層又は相変化層、及び第２の導電層が積層される記憶素子を有し、
前記記憶素子の第１の導電層又は第２の導電層と、前記トランジスタのソース配線又はドレイン配線として機能する導電層の露出部とは、前記接着層の前記導電性粒子を介して電気的に接続することを特徴とする半導体装置。
【請求項１１】
第１の素子形成層と、第２の素子形成層と、前記第１の素子形成層及び前記第２の素子形成層を接着し、且つ導電性粒子を有する接着層とを有し、
前記第１の素子形成層は、絶縁層上に設けられた第１及び第２のトランジスタと、
前記第１及び第２のトランジスタを覆う層間絶縁層と、
前記層間絶縁層に設けられた開口部を介して前記第１及び第２のトランジスタのソース領域又はドレイン領域に接続し、且つ、前記絶縁層と前記層間絶縁層の各々に設けられた開口部を介して前記第１の素子形成層の裏面に露出する第１及び第２のトランジスタのソース配線又はドレイン配線として機能する第１の導電層及び第２の導電層と、を有し、
前記第２の素子形成層は、アンテナとして機能する導電層と、第１の導電層、有機化合物層又は相変化層、及び第２の導電層が積層される記憶素子とを有し、
前記記憶素子の第１の導電層又は第２の導電層と、前記第１のトランジスタのソース配線又はドレイン配線として機能する第１の導電層の露出部とは、前記接着層の前記導電性粒子を介して電気的に接続し、
前記アンテナとして機能する導電層と前記第２のトランジスタのソース配線又はドレイン配線として機能する第２の導電層の露出部とは、前記接着層の前記導電性粒子を介して接続することを特徴とする半導体装置。
【請求項１２】
第１の素子形成層と、第２の素子形成層と、前記第１の素子形成層及び前記第２の素子形成層を接着し、且つ導電性粒子を有する第１の接着層と、アンテナとして機能する導電層を有する基板と、前記第２の素子形成層及び前記基板を接着し、且つ、導電性粒子を有する第２の接着層とを有し、
前記第１の素子形成層は、第１の導電層、有機化合物層又は相変化層、及び第２の導電層が積層される記憶素子を有し、
前記第２の素子形成層は、絶縁層上に設けられた第１及び第２のトランジスタと、
前記第１及び第２のトランジスタを覆う層間絶縁層と、
前記層間絶縁層に設けられた開口部を介して前記第１のトランジスタのソース領域又はドレイン領域に接続し、前記第１のトランジスタのソース配線又はドレイン配線として機能する第１の導電層と、
前記層間絶縁層に設けられた開口部を介して前記第２のトランジスタのソース領域又はドレイン領域に接続し、且つ前記絶縁層と前記層間絶縁層の各々に設けられた開口部を介して前記第１の素子形成層の裏面に露出するトランジスタのソース配線又はドレイン配線として機能する第２の導電層と、を有し、
前記記憶素子の第１の導電層又は第２の導電層と、前記第１のトランジスタのソース配線又はドレイン配線として機能する第１の導電層とは、前記第１の接着層の前記導電性粒子を介して電気的に接続し、
前記アンテナとして機能する導電層と前記第２のトランジスタのソース配線又はドレイン配線として機能する第２の導電層の露出部とは、前記接着層の前記導電性粒子を介して接続することを特徴とする半導体装置。
【請求項１３】
請求項１乃至請求項１２のいずれか一項において、前記記憶素子に接続されるトランジスタ、第１のトランジスタ、又は第２のトランジスタは、薄膜トランジスタであることを特徴とする半導体装置。
【請求項１４】
請求項１乃至請求項１３のいずれか一項において、前記記憶素子に接続されるトランジスタは、有機半導体トランジスタであることを特徴とする半導体装置。
【請求項１５】
請求項１乃至請求項１４のいずれか一項において、前記絶縁層は、酸化珪素層であることを特徴とする半導体装置。
【請求項１６】
請求項１乃至請求項１５のいずれか一項において、前記記憶素子は、光学的作用により電気抵抗値が変化することを特徴とする半導体装置。
【請求項１７】
請求項１乃至請求項１５のいずれか一項において、前記記憶素子は、電気的作用により抵抗値が変化することを特徴とする半導体装置。
【請求項１８】
請求項１４において、前記有機化合物層は、光酸発生剤がドーピングされた共役高分子材料からなることを特徴とする半導体装置。
【請求項１９】
請求項１７において、前記有機化合物層は、電子輸送材料又はホール輸送材料からなることを特徴とする半導体装置。
【請求項２０】
請求項１乃至請求項１５のいずれか一項において、前記相変化層は、結晶状態と非晶質状態の間で可逆的に変化する材料を有することを特徴とする半導体装置。
【請求項２１】
請求項２０において、前記相変化層は、ゲルマニウム、テルル、アンチモン、硫黄、スズ、金、ガリウム、セレン、インジウム、タリウム、コバルト、又は銀から選択された複数を有する材料であることを特徴とする半導体装置。
【請求項２２】
請求項１５において、前記相変化層は、第１の結晶状態と第２の結晶状態の間で可逆的に変化する材料を有することを特徴とする半導体装置。
【請求項２３】
請求項２２において、前記相変化層は、銀、亜鉛、銅、アルミニウム、ニッケル、インジウム、アンチモン、セレン、又はテルルから選択された複数を有する材料であることを特徴とする半導体装置。
【請求項２４】
請求項１５において、前記相変化層は、非晶質状態から結晶状態にのみ変化する材料を有することを特徴とする半導体装置。
【請求項２５】
請求項２４において、前記相変化層は、テルル、酸化テルル、アンチモン、セレン、又はビスマスから選択された複数を有する材料であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データの送受信が可能な半導体装置及びその作製方法に関する。
【背景技術】
【０００２】
近年、絶縁表面上に複数の回路が集積され、様々な機能を有する半導体装置の開発が進められている。また、アンテナを設けることにより、無線によるデータの送受信が可能な半導体装置の開発が進められている。このような半導体装置は、無線チップ（ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）タグ、無線タグ、電子タグ、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグともよばれる）とよばれ、既に一部の市場で導入されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
基板上に集積する様々な回路として、データを記憶する記憶回路（単にメモリともよぶ）を設けると、より高機能で、付加価値が高い半導体装置を提供することができる。記憶回路としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｍａｓｋ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュメモリなどが挙げられる。このうち、ＤＲＡＭ、ＳＲＡＭは揮発性の記憶回路であり、電源をオフするとデータが消去されてしまうため、電源をオンする度にデータを書き込む必要がある。ＦｅＲＡＭは不揮発性の記憶回路であるが、強誘電体層を含む容量素子を用いているため、作製工程が増加してしまう。マスクＲＯＭは、簡単な構造であるが、製造工程でデータを書き込む必要があり、追記することはできない。ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリは、不揮発性の記憶回路ではあるが、２つのゲート電極を含む素子を用いているため、作製工程が増加してしまう。
【０００４】
上記の実情を鑑み、本発明は、不揮発性であって、作製が簡単であり、追記が可能な記憶回路を有する半導体装置及びその作製方法の提供を課題とする。
【課題を解決するための手段】
【０００５】
本発明の一は、絶縁層上に設けられたトランジスタと、前記トランジスタのソース配線又はドレイン配線として機能する導電層と、前記トランジスタに重畳する記憶素子と、アンテナとして機能する導電層とを有し、前記記憶素子は、第１の導電層と、有機化合物層又は相変化層と、第２の導電層とが順に積層された素子であり、アンテナとして機能する前記導電層と前記複数のトランジスタのソース配線又はドレイン配線として機能する導電層とは、同じ層に設けられていることを特徴とする半導体装置である。
【０００６】
本発明の一は、絶縁層上に設けられたトランジスタと、前記トランジスタに重畳する記憶素子と、アンテナとして機能する導電層とを有し、前記記憶素子は、第１の導電層と、有機化合物層又は相変化層と、第２の導電層とが順に積層された素子であり、アンテナとして機能する前記導電層と、前記第１の導電層とは同じ層に設けられていることを特徴とする半導体装置である。
【０００７】
本発明の一は、絶縁層上に設けられたトランジスタと、前記トランジスタに重畳する記憶素子と、アンテナとして機能する導電層とを有し、前記記憶素子は、第１の導電層と、有機化合物層又は相変化層と、第２の導電層とが順に積層された素子であり、アンテナとして機能する前記導電層と、前記第２の導電層とは同じ層に設けられていることを特徴とする半導体装置である。
【０００８】
本発明の一は、第１の素子形成層と、第２の素子形成層と、前記１の素子形成層及び前記第２の素子形成層を接着し、且つ導電性粒子を含む接着層とを有し、前記第１の素子形成層は、絶縁層上に設けられたトランジスタと、前記トランジスタのソース配線又はドレイン配線として機能する導電層と、前記トランジスタ上に設けられたアンテナとして機能する導電層とを有し、前記第２の素子形成層は、第１の導電層と、有機化合物層又は相変化層と、第２の導電層とが積層された記憶素子を有し、前記第１の導電層又は前記第２の導電層と、前記トランジスタのソース配線又はドレイン配線として機能する導電層とは、導電性粒子を介して接続されることを特徴とする半導体装置である。
【０００９】
本発明の一は、素子形成層と、アンテナとして機能する導電層が設けられた基板と、前記素子形成層及び前記基板を接着し、且つ導電性粒子を含む接着層とを有し、前記素子形成層は、絶縁層上に設けられた第１及び第２のトランジスタと、前記第１のトランジスタのソース配線又はドレイン配線として機能する導電層と、前記第２のトランジスタに重畳し、且つ、第１の導電層、有機化合物層又は相変化層、及び第２の導電層が積層された記憶素子とを有し、アンテナとして機能する前記導電層と、前記第１のトランジスタのソース配線又はドレイン配線として機能する導電層とは、導電性粒子を介して接続されることを特徴とする半導体装置である。
【００１０】
本発明の一は、第１の素子形成層と、第２の素子形成層と、前記１の素子形成層及び前記第２の素子形成層を接着し、且つ導電性粒子を含む接着層とを有し、前記第１の素子形成層は、絶縁層上に設けられた第１及び第２のトランジスタと、前記第１のトランジスタのソース配線又はドレイン配線として機能する第１の導電層と、前記第２のトランジスタのソース配線又はドレイン配線として機能する第２の導電層とを有し、前記第２の素子形成層は、第１の導電層、有機化合物層又は相変化層、及び第２の導電層とが積層された記憶素子、並びにアンテナとして機能する導電層を有し、アンテナとして機能する前記導電層と、前記第１のトランジスタのソース配線又はドレイン配線として機能する第１の導電層とは、前記導電性粒子を介して接続し、前記記憶素子の第１の導電層又は前記第２の導電層と、前記第２のトランジスタのソース配線又はドレイン配線として機能する第２の導電層とは、前記導電性粒子を介して接続されることを特徴とする半導体装置である。
【００１１】
本発明の一は、基板上に設けられたトランジスタと、前記トランジスタのソース配線又はドレイン配線として機能する導電層と、前記複数のトランジスタ上に設けられたアンテナとして機能する導電層を有する第１の素子形成層と、前記基板又は前記第１の素子形成層上において、接着層を介して設けられると共に、第１の導電層、有機化合物層又は相変化層、及び第２の導電層が積層される記憶素子を有する第２の素子形成層とを有し、前記記憶素子の第１の導電層又は前記第２の導電層と、前記トランジスタのソース配線又はドレイン配線として機能する導電層とは、前記導電性部材を介して接続されることを特徴とする半導体装置である。
【００１２】
本発明の一は、素子形成層と、アンテナとして機能する導電層が設けられた基板と、前記素子形成層及び前記基板を接着し、且つ導電性粒子を有する接着層とを有し、前記素子形成層は、絶縁層上に設けられた第１及び第２のトランジスタと、前記第１及び第２のトランジスタを覆う層間絶縁層と、前記層間絶縁層に設けられた開口部を介して前記第１のトランジスタのソース領域又はドレイン領域に接続し、且つ、前記絶縁層と前記層間絶縁層の各々に設けられた開口部を介して前記素子形成層の裏面に露出する前記第１のトランジスタのソース配線又はドレイン配線として機能する導電層と、前記第２のトランジスタと、前記第２のトランジスタに重畳し、且つ、第１の導電層、有機化合物層又は相変化層、及び第２の導電層が積層される記憶素子と、を有し、前記アンテナとして機能する導電層と、前記第１のトランジスタのソース配線又はドレイン配線として機能する導電層の露出部とは、前記接着層の前記導電性粒子を介して接続することを特徴とする半導体装置である。
【００１３】
本発明の一は、第１の素子形成層と、第２の素子形成層と、前記第１の素子形成層及び前記第２の素子形成層を接着し、且つ導電性粒子を有する接着層とを有し、前記第１の素子形成層は、絶縁層上に設けられたトランジスタと、前記トランジスタを覆う層間絶縁層と、前記層間絶縁層に設けられた開口部を介して前記トランジスタのソース領域又はドレイン領域に接続し、且つ、前記絶縁層と前記層間絶縁層の設けられた開口部を介して前記第１の素子形成層の裏面に露出する前記トランジスタのソース配線又はドレイン配線として機能する導電層と、アンテナとして機能する導電層と、を有し、前記第２の素子形成層は、第１の導電層、有機化合物層又は相変化層、及び第２の導電層が積層される記憶素子を有し、前記記憶素子の第１の導電層又は第２の導電層と、前記トランジスタのソース配線又はドレイン配線として機能する導電層の露出部とは、前記接着層の前記導電性粒子を介して電気的に接続することを特徴とする半導体装置である。
【００１４】
本発明の一は、第１の素子形成層と、第２の素子形成層と、前記第１の素子形成層及び前記第２の素子形成層を接着し、且つ導電性粒子を有する接着層とを有し、前記第１の素子形成層は、絶縁層上に設けられた第１及び第２のトランジスタと、前記第１及び第２のトランジスタを覆う層間絶縁層と、前記層間絶縁層に設けられた開口部を介して前記第１及び第２のトランジスタのソース領域又はドレイン領域に接続し、且つ、前記絶縁層と前記層間絶縁層の設けられた開口部を介して前記第１の素子形成層の裏面に露出する第１及び第２のトランジスタのソース配線又はドレイン配線として機能する第１の導電層及び第２の導電層と、を有し、前記第２の素子形成層は、アンテナとして機能する導電層と、第１の導電層、有機化合物層又は相変化層、及び第２の導電層が積層される記憶素子とを有し、前記記憶素子の第１の導電層又は第２の導電層と、前記第１のトランジスタのソース配線又はドレイン配線として機能する第１の導電層の露出部とは、前記接着層の前記導電性粒子を介して電気的に接続し、前記アンテナとして機能する導電層と前記第２のトランジスタのソース配線又はドレイン配線として機能する第２の導電層の露出部とは、前記接着層の前記導電性粒子を介して接続することを特徴とする半導体装置である。
【００１５】
本発明の一は、第１の素子形成層と、第２の素子形成層と、前記第１の素子形成層及び前記第２の素子形成層を接着し、且つ導電性粒子を有する第１の接着層と、アンテナとして機能する導電層を有する基板と、前記第２の素子形成層及び前記基板を接着し、且つ、導電性粒子を有する第２の接着層とを有し、前記第１の素子形成層は、第１の導電層、有機化合物層又は相変化層、及び第２の導電層が積層される記憶素子を有し、前記第２の素子形成層は、絶縁層上に設けられた第１及び第２のトランジスタと、前記第１及び第２のトランジスタを覆う層間絶縁層と、前記層間絶縁層に設けられた開口部を介して前記第１のトランジスタのソース領域又はドレイン領域に接続し、前記第１のトランジスタのソース配線又はドレイン配線として機能する第１の導電層と、前記層間絶縁層に設けられた開口部を介して前記第２のトランジスタのソース領域又はドレイン領域に接続し、且つ前記絶縁層と前記層間絶縁層の設けられた開口部を介して前記第１の素子形成層の裏面に露出するトランジスタのソース配線又はドレイン配線として機能する第２の導電層と、を有し、前記記憶素子の第１の導電層又は第２の導電層と、前記第１のトランジスタのソース配線又はドレイン配線として機能する第１の導電層とは、前記第１の接着層の前記導電性粒子を介して電気的に接続し、前記アンテナとして機能する導電層と前記第２のトランジスタのソース配線又はドレイン配線として機能する第２の導電層の露出部とは、前記接着層の前記第２の導電性粒子を介して接続することを特徴とする半導体装置である。
【００１６】
上記構成を有する本発明の半導体装置において、記憶素子には、トランジスタが接続されていることを特徴とする。また、記憶素子に接続されたトランジスタは、ＭＯＳトランジスタ、薄膜トランジスタ、又は有機半導体トランジスタであることを特徴とする。
【００１７】
また、記憶素子は、上記トランジスタ、第１のトランジスタ、又は第２のトランジスタの一部又は全部に重畳することを特徴とする。
【００１８】
また、絶縁層は、酸化珪素層であることを特徴とする。
【００１９】
また、記憶素子において、有機化合物層が、光酸発生剤がドーピングされた共役高分子材料、電子輸送材料、又はホール輸送材料からなる場合、記憶素子は、光学的作用または電気的作用により不可逆的に電気抵抗が変化し、記憶素子の電極間隔距離が変化することを特徴とする。電気抵抗を変化させる前の有機化合物層の膜厚は、５〜６０ｎｍ、好ましくは１０〜２０ｎｍである。
【００２０】
また、記憶素子が含む前記相変化層は、結晶状態と非晶質状態の間で可逆的に変化する材料、第１の結晶状態と第２の結晶状態の間で可逆的に変化する材料、又は非晶質状態から結晶状態にのみ変化する材料からなることを特徴とする。
【００２１】
また、上記構成を有する本発明の半導体装置は、電源回路、クロック発生回路、データ復調／変調回路、制御回路、及びインターフェイス回路から選択された１つ又は複数を有することを特徴とする。
【発明の効果】
【００２２】
本発明の半導体装置は、複数のトランジスタに重畳する記憶素子を有することを特徴とし、上記特徴により、小型で高集積化された半導体装置を提供することができる。
【００２３】
また、本発明の半導体装置は、複数のトランジスタを有する素子形成層上に、記憶素子を有する基板又はアンテナとして機能する導電層を有する基板を貼り合わせる構成を有することを特徴とし、上記特徴により、小型の半導体装置を提供することができる。
【００２４】
また、本発明は、一対の導電層間に有機化合物層又は相変化層が挟まれた単純な構造の記憶素子を有することを特徴とし、上記特徴により、記憶素子の作製が簡単であるために安価な半導体装置及びその作製方法を提供することができる。また、高集積化が容易なため、大容量の記憶回路を有する半導体装置及びその作製方法を提供することができる。
【００２５】
また、本発明の半導体装置が含む記憶回路において、一対の導電層間に有機化合物層が挟まれた記憶素子を有する場合、光学的作用又は電気的作用によりデータの書き込みを行うものであり、不揮発性であって、データの追記が可能であることを特徴とする。上記特徴により、書き換えによる偽造を防止することができ、新たなデータを追加して書き込むことができる。つまり、書き換え不可の記憶回路を有する半導体装置を提供することができる。
【００２６】
また、本発明の半導体装置が含む記憶回路において、一対の導電層間に相変化層が挟まれた記憶素子を有する場合、記憶素子は不揮発性であるため、データを保持するための電池を内蔵する必要がなく、小型、薄型、軽量の半導体装置の提供を実現する。また、相変化層として不可逆的な材料を用いれば、データの書き換えを行うことはできない。このため、偽造を防止し、セキュリティを確保した半導体装置を提供することができる。
【００２７】
従って、高機能化と高付加価値化を実現した半導体装置及びその作製方法を提供することができる。
【発明を実施するための最良の形態】
【００２８】
本発明の実施の形態について図面を参照して説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００２９】
（実施形態１）
本実施形態の半導体装置の構成について、図１、７、及び１５を参照して説明する。図１５に示すように、本発明の半導体装置２０は、非接触でデータを交信する機能を有し、電源回路１１、クロック発生回路１２、データ復調／変調回路１３、他の回路を制御する制御回路１４、インターフェイス回路１５、記憶回路１６、データバス１７、アンテナ（アンテナコイル）１８を有する。
【００３０】
電源回路１１は、アンテナ１８から入力された交流信号を基に、半導体装置２０の内部の各回路に供給する各種電源を生成する回路である。クロック発生回路１２は、アンテナ１８から入力された交流信号を基に、半導体装置２０の内部の各回路に供給する各種クロック信号を生成する回路である。データ復調／変調回路１３は、リーダライタ１９と交信するデータを復調／変調する機能を有する。制御回路１４は、記憶回路１６を制御する機能を有する。アンテナ１８は、電磁界或いは電波の送受信を行う機能を有する。リーダライタ１９は、半導体装置との交信、制御及びそのデータに関する処理を制御する。なお、半導体装置は上記構成に制約されず、例えば、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した構成であってもよい。
【００３１】
記憶回路１６は、一対の導電層間に有機化合物層又は相変化層が挟まれた記憶素子を有することを特徴とする。なお、記憶回路１６は、一対の導電層間に有機化合物層又は相変化層が挟まれた記憶素子のみを有していてもよいし、他の構成の記憶回路を有していてもよい。他の構成の記憶回路とは、例えば、ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシュメモリから選択される１つ又は複数に相当する。
【００３２】
本実施形態の半導体装置２０の斜視図について、図７（Ａ）を用いて説明する。本実施形態の半導体装置は、図７（Ａ）に示すように、基板上に複数の回路が集積された構成を有する。ここでは、基板１００ａ上に複数のトランジスタを有する素子形成層１０１ａが形成されており、複数のトランジスタを有する素子形成層１０１ａは、代表的には複数のＴＦＴを有する領域１０２、１０３と、記憶素子を有する領域１０４と、複数のＴＦＴを有する領域１０２、１０３及び記憶素子を有する領域１０４の周囲に設けられたアンテナとして機能する導電層１０５とで構成されている。
【００３３】
なお、以下の実施形態では、複数のトランジスタを有する素子形成層は、ＴＦＴを有する領域１０２、１０３で構成されている例を示すが、ＴＦＴに限定されるものではなく、ＭＯＳトランジスタのように単結晶基板に形成されるトランジスタを用いて複数のトランジスタを有する素子形成層を形成することができる。この場合、基板１００ａは半導体単結晶基板となる。また、絶縁層と単結晶半導体層とが積層されたＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板を用いることができる。さらには、有機半導体トランジスタを用いて複数のトランジスタを有する素子形成層を形成することができる。
【００３４】
複数のＴＦＴを有する領域１０２、１０３は様々な回路を構成する。複数のＴＦＴを有する領域１０２の代表例としては、電源回路、クロック発生回路、データ復調／変調回路等のアンテナが受信する電磁波を処理する通信回路が設けられている。また、複数のＴＦＴを有する領域１０３の代表例としては、他の回路を制御する制御回路、インターフェイス回路等を有する。
【００３５】
また、アンテナとして機能する導電層１０５は、通信回路を構成する複数のＴＦＴを含む領域１０２と接続する。
【００３６】
また、記憶素子を含む領域１０４は、データを記憶する記憶回路を構成し、記憶素子及び当該記憶素子を動作させる回路等を有する。記憶素子を含む領域１０４は、制御回路、インターフェイス回路等を構成する複数のＴＦＴを有する領域１０３と接続される。
【００３７】
次に、図７（Ａ）に示す構成を有する半導体装置の断面構造について、図１（Ａ）を用いて説明する。基板１００ａ上に複数のトランジスタを有する素子形成層１０１ａが形成されている。ここでは、複数のトランジスタを有する素子形成層１０１ａとして、記憶素子を動作させる回路を構成するＴＦＴ１１１（図７（Ａ）の記憶素子を有する領域１０４の一部）、記憶素子のスイッチング用のＴＦＴ１１２（図７（Ａ）の記憶素子を有する領域１０４の一部）、電源回路、クロック発生回路、データ復調／変調回路等のアンテナで受信した信号を処理する回路を構成するＴＦＴ１１３（図７（Ａ）の複数のＴＦＴを有する領域１０２の一部）、制御回路、インターフェイス等の回路を構成するＴＦＴ１１４（図７（Ａ）の複数のＴＦＴを有する領域１０３の一部）を示す。
【００３８】
これらのＴＦＴは、ｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴ等を適宜組み合わせて構成することが可能である。ここでは、それぞれの回路を構成するＴＦＴをｎチャネル型ＴＦＴで示す。
【００３９】
ＴＦＴ１１１〜１１４は、基板１００ａ上に絶縁層１１５を介して設けられている。ＴＦＴは、半導体領域、ゲート絶縁膜１１６ａ〜１１６ｄ、ゲート電極１１７ａ〜１１７ｄ、ゲート電極の側壁に設けられたサイドウォール１１８ａ〜１１８ｄで構成される。半導体層は、ソース領域及びドレイン領域１１９ａ〜１１９ｄ、低濃度不純物領域１２０ａ〜１２０ｄ、チャネル形成領域１２１ａ〜１２１ｄで構成される。また、低濃度不純物領域１２０ａ〜１２０ｄは、サイドウォール１１８ａ〜１１８ｄに覆われている。また、ＴＦＴ１１１〜１１４を覆う絶縁層１２２が形成されている。絶縁層１２２は、パッシベーション膜として機能し、外部からの不純物、代表的にはアルカリ金等の汚染物質をブロックする効果があり、ＴＦＴが汚染されることがなく、信頼性が向上したＴＦＴ１１１〜１１４を提供することができる。なお、パッシベーション膜としては、窒化珪素膜、窒化酸化珪素膜又は酸化窒化珪素膜等が挙げられる。
【００４０】
なお、ＴＦＴ１１１〜１１４の半導体層は、非晶質半導体、微結晶半導体、多結晶半導体、有機半導体等のいずれの半導体を活性層として用いてもよいが、良好な特性のトランジスタを得るために、金属元素を触媒として結晶化した半導体層、レーザ照射法により結晶化した半導体層を用いるとよい。また、プラズマＣＶＤ法により、ＳｉＨ４／Ｆ２ガス、ＳｉＨ４／Ｈ２ガス（Ａｒガス）を用いて形成した半導体層や、前記半導体層にレーザ照射を行ったものを半導体層として用いるとよい。
【００４１】
また、ＴＦＴ１１１〜１１４は、２００度から６００度の温度（好適には３５０度から５５０度）で結晶化した結晶質半導体層（低温ポリシリコン層）や、６００度以上の温度で結晶化した結晶質半導体層（高温ポリシリコン層）を用いることができる。なお、基板上に高温ポリシリコン層を作成する場合は、ガラス基板では熱に脆弱な場合があるので、石英基板を使用するとよい。ＴＦＴ１１１〜１１４の半導体層（特にチャネル形成領域）には、１×１０１９ａｔｏｍｓ／ｃｍ３〜１×１０２２ａｔｏｍｓ／ｃｍ３の濃度、好適には１×１０１９ａｔｏｍｓ／ｃｍ３〜５×１０２０ａｔｏｍｓ／ｃｍ３の濃度で、水素又はハロゲン元素を添加するとよい。そうすると、欠陥が少なく、クラックが生じにくい活性層を得ることができる。
【００４２】
また、ＴＦＴ１１１〜１１４の半導体層の厚さは、２０ｎｍ〜２００ｎｍ、好ましくは４０ｎｍ〜１７０ｎｍ、さらに好ましくは４５ｎｍ〜５５ｎｍ、さらに好ましくは５０ｎｍとするとよい。そうすると、折り曲げても、クラックが生じにくい素子形成層１０１ａを提供することができる。
【００４３】
また、ＴＦＴ１１１〜１１４の半導体層を構成する結晶は、キャリアの流れる方向（チャネル長方向）と平行に延びる結晶粒界を有するように形成するとよい。また、ＴＦＴ１１１〜１１４のＳ値（サブスレッシュホールド値）は０．３５Ｖ／ｓｅｃ以下（好ましくは０．０９〜０．２５Ｖ／ｓｅｃ）、移動度１０ｃｍ２／Ｖｓ以上の特性を有するとよい。このような半導体層は、連続発振レーザや、１０ＭＨｚ以上、好ましくは６０〜１００ＭＨｚで動作するパルスレーザを半導体層に照射して形成することが可能である。
【００４４】
低濃度不純物領域やソース領域及びドレイン領域には、ｐ型又はｎ型の導電型を付与する元素が添加されている。ここでは、ソース領域及びドレイン領域１１９ａ〜１１９ｄ及び低濃度不純物領域１２０ａ〜１２０ｄには、ｎ型の導電型を付与する不純物元素を、イオン注入法やイオンドープ法で自己整合的に添加して形成することができる。
【００４５】
なお、ここでは、ＴＦＴ１１１〜１１４が低濃度不純物領域１２０ａ〜１２０ｄやサイドウォール１１８ａ〜１１８ｄを有する構成を示すが、本発明はこの構成に制約されない。必要がなければ低濃度不純物領域やサイドウォールは設けなくてもよい。
【００４６】
また、半導体層として、公知の有機半導体材料を適宜用いることができる。代表例としては、骨格が共役二重結合から構成されるπ電子共役系の高分子材料が望ましい。代表的には、ポリチオフェン、ポリ（３−アルキルチオフェン）、ポリチオフェン誘導体、ペンタセン等の可溶性の高分子材料を用いることができる。
【００４７】
その他にも、可溶性の前駆体を成膜した後で処理することにより半導体層を形成することができる。なお、このような前駆体を経由する有機半導体材料としては、ポリチエニレンビニレン、ポリ（２，５−チエニレンビニレン）、ポリアセチレン、ポリアセチレン誘導体、ポリアリレンビニレンなどがある。
【００４８】
前駆体を有機半導体に変換する際には、加熱処理だけではなく塩化水素ガスなどの反応触媒を添加することがなされる。また、これらの可溶性有機半導体材料を溶解させる代表的な溶媒としては、トルエン、キシレン、クロロベンゼン、ジクロロベンゼン、アニソール、クロロホルム、ジクロロメタン、γブチルラクトン、ブチルセルソルブ、シクロヘキサン、ＮＭＰ（Ｎ−メチル−２−ピロリドン）、シクロヘキサノン、２−ブタノン、ジオキサン、ジメチルホルムアミド（ＤＭＦ）または、ＴＨＦ（テトラヒドロフラン）などを適用することができる。
【００４９】
また、ＴＦＴ１１１〜１１４と、パッシベーション膜として機能する絶縁層１２２を覆うように、絶縁層１２３が設けられており、これらの絶縁層１２３は、表面を平坦化するために設けられている。ソース配線又はドレイン配線として機能する導電層１２４ａ〜１２４ｄは、ソース領域及びドレイン領域１１９ａ〜１１９ｄに接し、絶縁層１２２、１２３に設けられたコンタクトホールを充填する。また、ソース配線又はドレイン配線として機能する導電層１２４ａ〜１２４ｄと同時に形成された層で、アンテナとしとして機能する導電層１２５ａが形成される。導電層１２５ａは、ＴＦＴ１１３のソース配線又はドレイン配線として機能する導電層１２４ｃに接続する。導電層１２４ａ〜１２４ｄ、１２５を覆うように、絶縁層１２６、１２７が設けられている。これらの絶縁層１２６、１２７は、表面を平坦化する目的と、ＴＦＴ１１１〜１１４及び導電層１２４ａ〜１２４ｄ、１２５を保護する目的で設けられている。
【００５０】
また、ＴＦＴ１１１〜１１４において、少なくともＴＦＴ１１３  、１１４は、リングオシレータ（９段インバータ）レベルで１ＭＨｚ以上、好適には１０ＭＨｚ以上（３〜５Ｖにて）の特性を有する。又は、ゲートあたりの周波数特性を１００ｋＨｚ以上、好適には１ＭＨｚ以上（３〜５Ｖにて）を有する。
【００５１】
なお、後述するが、ＴＦＴ１１１〜１１４上に積層する記憶素子１３４は、その構造によっては、レーザ光を用いた光学的作用によりデータの書き込みを行う。その場合、レーザ光から、ＴＦＴ１１１〜１１４を保護するために、絶縁層１２７、及び後に形成される絶縁層１３５を遮光性がある絶縁性材料により形成する。遮光性がある絶縁性材料とは、例えば、公知の絶縁性材料に、カーボン粒子、金属粒子、顔料や着色料等を添加して撹拌した後、必要に応じて濾過を行った材料、又は、カーボン粒子等が均一に混合されるように、界面活性剤や分散剤を添加した材料等である。このような絶縁性材料は、スピンコート法で形成するとよい。
【００５２】
また、絶縁層１２７上に記憶素子１３４が設けられている。記憶素子は、ＴＦＴ１１２の一部又は全部に重畳することを特徴とする。当該構造により、狭い面積の半導体装置に記憶素子を高い密度で集積することが可能である。
【００５３】
絶縁層１２７上に、第１の導電層１３１、有機化合物層又は相変化層１３２、第２の導電層１３３が順に積層されており、この積層体が記憶素子１３４に相当する。隣接する有機化合物層又は相変化層１３２の間には、絶縁層１３５が設けられている。第１の導電層１３１は、ＴＦＴ１１２のソース配線又はドレイン配線として機能する導電層１２４ｂと接続する。第２の導電層１３３上には、絶縁層１３６が設けられている。なお、ＴＦＴ１１２は記憶素子のスイッチング用のＴＦＴとして機能する。
【００５４】
次に、図１（Ａ）の各記憶素子にスイッチング用のＴＦＴが設けられた記憶回路、即ちアクティブマトリクス型の記憶回路を有する半導体装置の代わりに、パッシブ型の記憶回路を有する半導体装置の断面構造について、図１（Ｂ）を用いて説明する。より詳しくは、図１（Ａ）に示した半導体装置と比較すると、記憶素子１３４の構造及びそれに接続されるＴＦＴが異なる半導体装置の断面構造について説明する。
【００５５】
絶縁層１２７上に、ＴＦＴ１１１のソース配線又はドレイン配線として機能する導電層１２４ａに接続するように、第１の導電層１５１が設けられ、第１の導電層１５１に接するように有機化合物層又は相変化層１５２が設けられ、有機化合物層又は相変化層１５２に接するように第２の導電層１５３が設けられている。第１の導電層１５１と、有機化合物層又は相変化層１５２と、第２の導電層１５３との積層体が記憶素子１５４に相当する。隣接する有機化合物層又は相変化層１５２の間には、絶縁層１５５が設けられている。記憶素子１５４上には、絶縁層１５６が設けられている。
【００５６】
なお、第１の導電層１５１は共通電極として機能し、第１の導電層１５１を用いて複数の記憶素子１５４が形成される。  
【００５７】
図１（Ｂ）に示す記憶素子１５４は、各記憶素子１５４にスイッチング用のＴＦＴが接続されておらず、記憶素子を動作させる回路を構成するＴＦＴ１１１に直接接続される。
【００５８】
また、図１（Ａ）及び（Ｂ）においては、基板上に複数のトランジスタを有する素子形成層１０１ａが形成された半導体装置の断面図について説明しているが、これに限定されない。例えば、基板上に剥離層を設け、剥離層上に複数のトランジスタを有する素子形成層１０１ａを形成した後、複数のトランジスタを有する素子形成層１０１ａを剥離層から剥離し、図２（Ａ）に示すように、基板２００ａ上に接着層２０１を介して複数のトランジスタを有する素子形成層１０１ａを貼り合わせても良い。なお剥離方法としては、（１）基板と複数のトランジスタを有する素子形成層の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、当該複数のトランジスタを有する素子形成層を物理的に剥離する方法、（２）基板と複数のトランジスタを有する素子形成層の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより当該非晶質珪素膜を除去することで、当該複数のトランジスタを有する素子形成層を剥離する方法、（３）複数のトランジスタを有する素子形成層が形成された基板を機械的に削除する、又は溶液によるエッチングで除去する方法、（４）基板と複数のトランジスタを有する素子形成層の間に剥離層及び金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化し、剥離層の一部を溶液やＣＦ３等のガスによるエッチングで除去した後、脆弱化された金属酸化膜において物理的に剥離する方法等を用いればよい。
【００５９】
また、基板２００ａとしては、可撓性があり、薄くて軽いプラスチック基板を用いることが好ましく、具体的には、ＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルスルホン）、ポリプロピレン、ポリプロピレンサルファイド、ポリカーボネート、ポリエーテルイミド、ポリフェニレンサルファイド、ポリフェニレンオキサイド、ポリサルフォン、ポリフタールアミド等からなる基板を用いることができる。また、ラミネートフィルム（ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる）、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）と接着性合成樹脂フィルム（アクリル系合成樹脂、エポキシ系合成樹脂等）との積層フィルムなどを用いることもできる。
【００６０】
ラミネートフィルムは、熱圧着により、被処理体と封止処理が行われるものであり、封止処理を行う際には、ラミネートフィルムの最表面に設けられた接着層か、又は最外層に設けられた層（接着層ではない）を加熱処理によって溶かし、加圧により接着する。基板２００ａの表面には接着層が設けられていてもよいし、接着層が設けられていなくてもよい。
【００６１】
接着層２０１は、熱硬化樹脂、紫外線硬化樹脂、エポキシ樹脂系接着剤、樹脂添加剤等の接着剤を含む層である。
【００６２】
上記のように、剥離した複数のトランジスタを有する素子形成層１０１ａを、可撓性があり、薄くて軽いプラスチック基板に貼り合わせると、厚さが薄く、軽く、落下しても割れにくい半導体装置を提供することができる。また、曲面や異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。例えば、薬の瓶のような曲面上に、本発明の半導体装置を密着して貼り合わせることができる。さらに、基板を再利用すれば、安価な半導体装置の提供を実現する。
【００６３】
また、図２（Ｂ）に示すように、記憶素子１３４の第１の導電層１３１と同時に形成された導電層で、アンテナとして機能する導電層２１５ａを形成してもよい。このとき、アンテナとして機能する導電層２１５は、ソース配線又はドレイン配線として機能する導電層１２４ｃと接続する。
【００６４】
更には、図２（Ｃ）に示すように、記憶素子１３４の第２の導電層１３３と同時に形成された導電層で、アンテナとして機能する導電層２２５ａを形成してもよい。このとき、アンテナとして機能する導電層２２５ａは、導電層２１４を介してソース配線又はドレイン配線として機能する導電層１２４ｃと接続する。
【００６５】
なお、図２（Ａ）〜（Ｃ）に示す半導体装置は、図１（Ｂ）に示すような、スイッチング用のＴＦＴが各記憶素子に設けられていない記憶素子を有するパッシブマトリクス型の記憶回路を有する半導体装置にも適応することが可能である。
【００６６】
本発明の半導体装置は、複数のＴＦＴを有する素子形成層上に、記憶素子を積層した構成を有することを特徴とし、上記特徴により、小型の半導体装置を提供することができる。また、ＴＦＴのソース配線又はドレイン配線、記憶素子の導電層の何れかと同時に、アンテナとして機能する導電層を形成するため、工程数を削減することが可能であり、スループットを向上させることが可能である。
【００６７】
上記構成を有する半導体装置において、記憶素子は、一対の導電層（第１の導電層と第２の導電層）間に有機化合物層又は相変化層が挟まれた単純な構造を有することを特徴とする。上記特徴により、作製が簡単であるために安価な半導体装置及びその作製方法を提供することができる。また、高集積化が容易なため、大容量の記憶回路を有する半導体装置及びその作製方法を提供することができる。
【００６８】
また、本発明の半導体装置が含む記憶回路は、光学的作用又は電気的作用によりデータの書き込みを行うものであり、不揮発性であって、データの追記が可能であることを特徴とする。上記特徴により、書き換えによる偽造を防止することができ、新たなデータを追加して書き込むことができる。従って、高機能化と高付加価値化を実現した半導体装置及びその作製方法を提供することができる。
【００６９】
（実施形態２）
本実施形態では、上記実施形態とは異なる本発明の半導体装置の構成について、図３、７を参照して説明する。
【００７０】
本実施形態の半導体装置は、図７（Ｂ）に示すように、第１の基板１００ａ上に形成された複数のトランジスタを有する素子形成層３０１ａと、第２の基板３００ａ上に形成されたアンテナとして機能する導電層１０５を有する素子形成層３０２ａとが、接着層で貼り合わせられた構成を有する。
【００７１】
ここでは、複数のトランジスタを有する素子形成層３０１ａは、代表的には複数のＴＦＴを有する領域１０２、１０３と、記憶素子を有する領域１０４で構成される。また、素子形成層３０２ａに形成されるアンテナとして機能する導電層１０５は、素子形成層３０１ａに形成される通信回路を構成する複数のＴＦＴを有する領域１０２と、図示しないが導電性粒子で接続されている。
【００７２】
上記の図７（Ｂ）に示す構成を有する本発明の半導体装置の断面構造について、図３を用いて説明する。
【００７３】
図３（Ａ）に示すように、本実施形態の半導体装置は、第１の基板１００ａ上に形成された複数のトランジスタと記憶素子を有する素子形成層３０１ａと、第２の基板３００ａ上に形成されたアンテナとして機能する導電層３０３ａを有する素子形成層３０２ａとが、接着層３０６で貼り合わせられた構成を有する。
【００７４】
複数のＴＦＴと記憶素子を有する素子形成層３０１ａは、ＴＦＴ１１１〜１１４を有する。これらのＴＦＴ１１１〜１１４の構造は上述した通りであり、また、記憶素子１３４は、図１（Ａ）に示す記憶素子１３４と同じ構造を用いて形成することが可能であり、ＴＦＴ１１２の一部又は全部に重畳することにより、狭い面積の半導体装置に記憶素子を高い密度で集積することが可能である。
【００７５】
基板１００ａに形成された、複数のＴＦＴ１１１〜１１４及び記憶素子１３４を有する素子形成層３０１ａと、基板３００ａに形成された導電層３０３を有する素子形成層３０２ａは、導電性粒子３０５を含む接着層３０６により貼り合わせられている。また、ＴＦＴ１１３のソース配線又はドレイン配線として機能する導電層１２４ｃは、導電層２１４を介して、導電層２２４に接続される。導電層２２４は接続端子として機能する。また、導電層２１４は、記憶素子１３４の第１の導電層１３１と同時に形成される導電層である。また、導電層２２４は、記憶素子１３４の第２の導電層１３３と同時に形成される導電層である。さらに、接続端子として機能する導電層２２４と、アンテナとして機能する導電層３０３とは、導電性粒子３０５を介して電気的に接続されている。
【００７６】
なお、アンテナとして機能する導電層３０３が設けられた第２の基板３００ａは、基板２００ａと同様の基板を用いることが可能である。また、基板３００ａ及び導電層３０３表面に絶縁層３０７を形成しても良い。ただし、ＴＦＴ１１３の接続端子として機能する導電層２２４と接続する領域は、導電層３０３が露出されている。
【００７７】
接着層３０６は、熱硬化樹脂、紫外線硬化樹脂、エポキシ樹脂系接着剤、樹脂添加剤等の接着剤を含み、導電性粒子３０５が分散されている。このような接着剤を異方性導電接着剤という。導電性粒子３０５は、金、銀、銅、パラジウム、又は白金から選ばれた一元素、若しくは複数の元素で形成される。また、これらの元素の多層構造を有する粒子でも良い。導電性粒子３０５は、直径が１〜１００ｎｍ、好ましくは５〜５０ｎｍである場合、一つ又は複数の導電性粒子３０５と導電層３０３、２２４が接続する。この場合、一つ又は複数の導電性粒子３０５で導電層３０３と導電層２２４の間隔を保持する。
【００７８】
また、図３７に示すように、直径が０．５〜１０μｍ、好ましくは１〜５μｍの導電性粒子３０８が含まれる接着層３０６を用いても良い。この場合、導電層３０３と導電層２２４は、垂直方向に押しつぶされた形状の導電性粒子３０９で接続される。このときは、押しつぶされた導電性粒子３０９で導電層３０３と導電層２２４の間隔を保持する。
【００７９】
また、樹脂で形成された粒子の表面に、金、銀、銅、パラジウム、又は白金から選ばれた一元素、若しくは複数の元素で形成される薄膜が形成された導電性粒子を用いてもよい。さらには、異方性導電接着剤の代わりに、ベースフィルム上にフィルム状に形成された異方性導電フィルムを転写して用いても良い。異方性導電フィルムも、異方性導電接着剤と同様の導電性粒子が分散されている。
【００８０】
図３（Ａ）に示す記憶素子１３４は、スイッチング用のＴＦＴ１１２が、各記憶素子１３４に設けられている。即ち、アクティブマトリクス型の記憶回路を有する半導体装置である。なお、図３（Ｂ）に示すように、第１の導電層１５１、有機化合物層又は相変化層１５２、第２の導電層１５３で構成される記憶素子１５４を設けることも可能である。この構造では、図１（Ｂ）と同様に記憶素子１５４には各スイッチング用のＴＦＴが接続されておらず、ＴＦＴ１１１に直接接続されている。また、第１の導電層１５１は共通電極として機能し、第１の導電層１５１を用いて複数の記憶素子１５４が形成されており、パッシブマトリクス型の記憶回路を有する半導体装置である。  
【００８１】
さらには、本実施形態においても、図２（Ａ）に示すように、接着層２０１を介して基板２００ａ上に複数のトランジスタを有する素子形成層３０１ａを設けても良い。
【００８２】
本発明の半導体装置は、複数のＴＦＴを有する素子形成層上に、記憶素子を含む層を積層した構成を有することを特徴とし、上記特徴により、小型の半導体装置を提供することができる。また、複数のトランジスタと記憶素子を有する素子形成層を形成する工程とアンテナとして機能する導電層を形成する工程を、独立に並行して行うことができる。従って、本発明は短時間で効率よく半導体装置を作製することができる。また、複数のトランジスタを有する素子形成層や、アンテナそれぞれが形成された時点で、各回路の性能を確認し、選別して、複数のトランジスタを有する素子形成層や、アンテナを電気的に接続させ半導体装置を完成させることができる。従って、欠陥品が作製される割合を抑えることができ、歩留まりを改善することができる。
【００８３】
（実施形態３）
本実施形態では、上記実施形態の構成とは異なる本発明の半導体装置の断面構造について、図４及び図７を用いて説明する。より詳しくは、図３に示した半導体装置と比較すると、アンテナを有する導電層の代わりに、記憶素子を有する素子形成層４０２ａが形成された基板が貼り合わせられた構造の半導体装置の断面構造について説明する。
【００８４】
本実施形態の半導体装置は、図７（Ｃ）に示すように、第１の基板１００ａ上に形成された複数のトランジスタを有する素子形成層４０１ａと、第２の基板４００ａ上に形成された記憶素子を有する素子形成層４０２ａとが、接着層で貼り合わせられた構成を有する。
【００８５】
ここでは、複数のトランジスタを有する素子形成層４０１ａは、代表的には複数のＴＦＴを有する領域１０２、１０３と、アンテナとして機能する導電層１２５ａを有する。また、記憶素子を有する素子形成層４０２ａは、記憶素子を有する領域１０４で構成される。また、記憶素子を有する領域１０４は、制御回路、インターフェイス等を構成する複数のＴＦＴを含む領域１０３と、図示しないが導電性粒子で接続されている。
【００８６】
上記の図７（Ｃ）に示す構成を有する本発明の半導体装置の断面構造について、図４を用いて説明する。
【００８７】
図４（Ａ）に示すように、基板１００ａ上には、アンテナとして機能する導電層及び複数のトランジスタを有する素子形成層４０１ａが形成され、アンテナとして機能する導電層及び複数のトランジスタを有する素子形成層４０１ａはＴＦＴ１１１、１１３、１１４を有し、これらのＴＦＴの構造は上述した通りである。また、基板４００ａ上に記憶素子を有する素子形成層４０２ａが形成されている。図４（Ａ）においては、記憶素子４３４ａ、４３４ｂそれぞれに、スイッチング用のＴＦＴ４１２ａ、４１２ｂが接続されている。即ち、スイッチング用のＴＦＴ４１２ａ、４１２ｂのソース配線又はドレイン配線の一方に記憶素子の第１の導電層４３１ａ、４３１ｂが接続されている。また、スイッチング用のＴＦＴ４１２ａ、４１２ｂのソース配線又はドレイン配線の他方は、記憶素子の第１の導電層又は第２の導電層と同時に形成された導電層と接続されている。ここでは、ソース配線又はドレイン配線として機能する導電層４２４の他方は、導電層４２５を介して導電層４２６と接続している。なお、導電層４２５は、記憶素子の第１の導電層４３１ａ、４３１ｂと同時に形成された導電層であり、導電層４２６は、記憶素子の第２の導電層４３３ａ、４３３ｂと同時に形成された導電層である。
【００８８】
また、複数のトランジスタを有する素子形成層４０１ａ及び記憶素子を有する素子形成層４０２ａが接着層３０６で接着されている。
【００８９】
また、記憶素子のスイッチング用のＴＦＴ４１２ａのソース配線又はドレイン配線として機能する導電層４２４と、記憶素子を動作させる回路を構成するＴＦＴ１１１のソース配線又はドレイン配線として機能する導電層１２４ａとは、導電性粒子３０５、及び導電層４２１、４２５、４２６を介して電気的に接続されている。
【００９０】
なお、記憶素子の構成によっては、記憶素子を有する素子形成層４０２ａに対して、レーザ光を用いた光学的作用によりデータの書き込みを行う場合がある。そのような場合、記憶素子を有する素子形成層４０２ａにおいて、スイッチング用のＴＦＴ４１２ａ、４１２ｂと、記憶素子４３４ａ、４３４ｂそれぞれが、重ならない領域を有するようにレイアウトをすることが必要である。
【００９１】
図４（Ａ）に示す記憶素子４３４ａ、４３４ｂは、それぞれスイッチング用のＴＦＴ４１２ａ、４１２ｂに接続される。即ち、アクティブマトリクス型の半導体装置である。なお、図４（Ｂ）に示すように、第１の導電層４５１、有機化合物層又は相変化層４５２、第２の導電層４５３で構成される記憶素子４５４を有する基板を貼り合わせることも可能である。また、第１の導電層４５１、有機化合物層又は相変化層４５２、第２の導電層４５３は、それぞれ実施形態１に示す第１の導電層１５１と、有機化合物層又は相変化層１５２と、第２の導電層１５３と同様の構造を用いることができる。この構造では、図１（Ｂ）と同様に記憶素子４５４には各スイッチング用のＴＦＴが接続されておらず、記憶素子を動作させる回路を構成するＴＦＴ１１１に導電性粒子３０５を介して接続されている。また、第１の導電層４５１は共通電極として機能し、第１の導電層４５１を用いて複数の記憶素子４５４が形成されており、パッシブマトリクス型の記憶回路を有する半導体装置である。  
【００９２】
また、上記実施形態において、複数のトランジスタを有する素子形成層４０１ａに記憶素子を動作させる回路が形成されるが、これに限定されるものではない。例えば、記憶素子を有する素子形成層４０２ａに記憶素子を動作させる回路が形成されてもよい。具体的には、図８（Ａ）に示すように、記憶素子４３４ａ、４３４ｂとともに、記憶素子を動作させる回路を構成するＴＦＴ８１１を基板４００ａ上に形成した後、記憶素子を有する素子形成層４０２ａと複数のトランジスタを有する素子形成層４０１ａと、導電性粒子３０５を有する接着層３０６で貼り合わせてもよい。このとき、記憶素子を動作させる回路を構成するＴＦＴ８１１のソース配線又はドレイン配線として機能する導電層４２４の一方と、ＴＦＴ１１４のソース配線又はドレイン配線として機能する導電層１２４ａの一方とが、導電性粒子３０５、及び導電層８２５、８２６、８２７を介して電気的に接続される。なお、導電層８２６は、ＴＦＴ８１１のソース配線又はドレイン配線として機能する導電層４２４の一方と導電層８２５を介して接続されている。また、導電層８２６は、記憶素子の第２の導電層と同時に形成された導電層であり、導電層８２５は、記憶素子の第１の導電層と同時に形成された導電層である。
【００９３】
また、図４（Ａ）において、記憶素子を有する素子形成層４０２ａは基板４００ａ上に形成された構造を有しているが、図８（Ｂ）に示すように、基板８００ａ上に接着層８３４を介して記憶素子を有する素子形成層４０２ａを貼り合せても良い。
【００９４】
本発明の半導体装置は、アンテナとして機能する導電層と複数のトランジスタを有する素子形成層上に、記憶素子を含む層を貼りあわせた構成を有することを特徴とし、上記特徴により、小型の半導体装置を提供することができる。また、複数のトランジスタを有する素子形成層を形成する工程と、記憶素子を有する素子形成層を形成する工程を、独立に並行して行うことができる。従って、本発明は短時間で効率よく半導体装置を作製することができる。また、複数のトランジスタを有する素子形成層や、記憶素子それぞれが形成された時点で、それぞれの性能を確認し、選別して、複数のトランジスタを有する素子形成層や記憶素子を電気的に接続させ半導体装置を完成させることができる。従って、欠陥品が作製される割合を抑えることができ、歩留まりを改善することができる。
【００９５】
（実施形態４）
本実施形態では、上記実施形態の構成とは異なる本発明の半導体装置の断面構造について説明する。より詳しくは、複数のトランジスタを有する素子形成層に、記憶素子及びアンテナが形成された層を有する基板が貼り合わせられた構造の半導体装置の断面構造について、図５及び図７を用いて説明する。
【００９６】
本実施形態の半導体装置は、図７（Ｄ）に示すように、第１の基板１００ａ上に形成された複数のトランジスタを有する素子形成層５０１ａと、第２の基板５００ａ上に形成された記憶素子及びアンテナを有する素子形成層５０２ａとが、接着層で貼り合わせられた構成を有する。
【００９７】
ここでは、複数のトランジスタを有する素子形成層５０１ａは、代表的には複数のＴＦＴを有する領域１０２、１０３を有する。また、記憶素子及びアンテナを有する素子形成層５０２ａは、記憶素子を有する領域１０４及びアンテナとして機能する導電層１０５で構成される。また、記憶素子を有する領域１０４は、制御回路、インターフェイス等を構成する複数のＴＦＴを含む領域１０３と、図示しないが導電性粒子で接続されている。また、及びアンテナとして機能する導電層１０５は、通信回路を構成する複数のＴＦＴを含む領域１０２と、図示しないが導電性粒子で接続されている。
【００９８】
上記の図７（Ｄ）に示す構成を有する本発明の半導体装置の断面構造について、図５を用いて説明する。
【００９９】
図５（Ａ）に示すように、複数のＴＦＴを有する素子形成層５０１ａは、ＴＦＴ１１１、１１３、１１４を有し、これらのＴＦＴの構造は上述した通りである。また、基板５００ａ上に記憶素子４３４及びアンテナとして機能する導電層５２５を有する素子形成層５０２が形成されている。図５（Ａ）においては、記憶素子４３４に、スイッチング用のＴＦＴ４１２が接続されている。即ち、スイッチング用のＴＦＴ４１２のソース配線又はドレイン配線の一方に、記憶素子４３４の第１の導電層が接続されている。
【０１００】
また、スイッチング用のＴＦＴ４１２のソース配線又はドレイン配線の他方は、記憶素子の第１の導電層又は第２の導電層と同時に形成された導電層４２５と接続されている。ここでは、ソース配線又はドレイン配線として機能する導電層４２４の他方は、導電層４２５を介して導電層４２６と接続している。なお、導電層４２６は、記憶素子４３４の第２の導電層と同時に形成された導電層であり、接続端子として機能する。
【０１０１】
また、ＴＦＴ４１２のソース配線又はドレイン配線として機能する導電層４２４及びＴＦＴ１１１のソース配線又はドレイン配線として機能する導電層１２４ａは、導電層４２１、４２５、４２６及び導電性粒子３０５を介して電気的に接続されている。
【０１０２】
また、記憶素子４３４の第１の導電層又は第２の導電層と同時に、アンテナとして機能する導電層５２５が形成される。導電層５２５は、ＴＦＴ１１３のソース配線又はドレイン配線として機能する導電層１２４ｃと、導電性粒子３０５及び導電層５２１を介して電気的に接続される。また、導電層５２１は、アンテナとして機能する導電層５２５と接続するための接続端子として機能する。
【０１０３】
なお、記憶素子の構成によっては、記憶素子４３４に対して、レーザ光を用いた光学的作用によりデータの書き込みを行う場合がある。そのような場合、記憶素子及びアンテナを有する素子形成層５０２ａにおいて、スイッチング用のＴＦＴ４１２及び記憶素子４３４、並びに導電層４２４及び記憶素子４３４が、重ならない領域を有するように、レイアウトをすることが必要である。
【０１０４】
図５（Ａ）に示す記憶素子４３４は、スイッチング用のＴＦＴ４１２に接続される。即ち、アクティブマトリクス型の半導体装置である。なお、図５（Ｂ）に示すように、第１の導電層４５１、有機化合物層又は相変化層４５２、第２の導電層４５３で構成される記憶素子４５４を有する基板５００を貼り合わせることも可能である。また、第１の導電層４５１、有機化合物層又は相変化層４５２、第２の導電層４５３は、それぞれ実施形態１に示す第１の導電層１５１と、有機化合物層又は相変化層１５２と、第２の導電層１５３と同様の構造を用いることができる。この構造では、図１（Ｂ）と同様に、パッシブマトリクス型の記憶回路を有する半導体装置である。
【０１０５】
また、複数のトランジスタを有する素子形成層５０１ａに記憶素子を動作させる回路を構成するＴＦＴ１１１が形成されるが、この構造に限定されない。記憶素子及びアンテナを有する素子形成層に記憶素子を動作させる回路が形成されてもよい。また、図５（Ａ）において、記憶素子及びアンテナを有する素子形成層５０２ａは基板５００ａ上に形成された構造を有しているが、基板上に接着層を介して記憶素子及びアンテナを有する素子形成層５０２ａを貼り合せても良い。さらには、複数のトランジスタを有する素子形成層５０１ａは基板１００ａ上に形成されているが、図２（Ａ）に示すように基板２００ａ上に接着層を介して複数のトランジスタを有する素子形成層５０１ａを貼り合せても良い。
【０１０６】
本発明の半導体装置は、複数のＴＦＴを有する素子形成層上に、記憶素子及びアンテナを含む素子形成層を接着層を介して積層した構成を有することを特徴とし、上記特徴により、小型の半導体装置を提供することができる。また、複数のトランジスタを有する素子形成層を形成する工程と、記憶素子及びアンテナを有する素子形成層を形成する工程を、独立に並行して行うことができる。従って、本発明は短時間で効率よく半導体装置を作製することができる。また、複数のトランジスタを有する素子形成層や、記憶素子、アンテナそれぞれが形成された時点で、それぞれの性能を確認し、選別して、複数のトランジスタを有する素子形成層や記憶素子、アンテナを電気的に接続させ半導体装置を完成させることができる。従って、欠陥品が作製される割合を抑えることができ、歩留まりを改善することができる。
【０１０７】
（実施形態５）
本実施形態では、上記実施形態の構成とは異なる本発明の半導体装置の断面構造について説明する。より詳しくは、複数のトランジスタを有する素子形成層６０１ａが形成される基板１００ａ上に、記憶素子を有する素子形成層６０２ａを搭載した構造の半導体装置の断面構造について、図６及び図７を用いて説明する。
【０１０８】
本実施形態の半導体装置は、図７（Ｅ）に示すように、基板１００ａ上に形成された複数のトランジスタを有する素子形成層６０１ａと基板１００ａ上に、記憶素子を有する素子形成層６０２ａが、接着層６１１で貼り合わせられた構成を有する。
【０１０９】
ここでは、複数のトランジスタを有する素子形成層６０１ａは、代表的には複数のＴＦＴを有する領域１０２、１０３及びアンテナとして機能する導電層１０５で構成される。また、記憶素子を有する素子形成層６０２ａは、記憶素子を有する領域１０４で構成される。また、記憶素子を有する領域１０４は、制御回路、インターフェイス等を構成する複数のＴＦＴを含む領域１０３と、導電部材６３１を用いて電気的に接続されている。
【０１１０】
上記の図７（Ｅ）に示す構成を有する本発明の半導体装置の断面構造について、図６を用いて説明する。
【０１１１】
図６（Ａ）に示すように、複数のＴＦＴを有する素子形成層６０１ａは、ＴＦＴ１１１、１１３、１１４を有し、これらのＴＦＴの構造は上述した通りである。また、記憶素子を有する素子形成層６０２ａが形成された基板６２１ａが、基板１００ａ上に接着層６１１を用いて搭載されている。図６（Ａ）においては、記憶素子６３４に、スイッチング用のＴＦＴ１１２が接続されている。即ち、スイッチング用のＴＦＴ１１２のソース配線又はドレイン配線の一方に、記憶素子の第１の導電層が接続されている。また、スイッチング用のＴＦＴ１１２のソース配線又はドレイン配線の他方は、記憶素子の第１の導電層又は第２の導電層と同時に形成された導電層と接続されている。ここでは、ソース配線又はドレイン配線として機能する導電層１２４ｂの他方は、導電層６２５を介して導電層６２６と接続している。なお、導電層６２５は、記憶素子の第１の導電層と同時に形成された導電層であり、導電層６２６は、記憶素子の第２の導電層と同時に形成された導電層であり、接続端子として機能する。
【０１１２】
また、記憶素子を有する素子形成層６０２ａに形成された記憶素子６３４のスイッチング用のＴＦＴ１１２と、複数のＴＦＴを有する素子形成層６０１ａに形成された記憶素子を動作させる回路を構成するＴＦＴ１１１とが、導電部材６３１で電気的に接続されている。ここでは、導電部材６３１をワイヤーを用い、ワイヤボンディング法によりＴＦＴ１１１とＴＦＴ１１２とを接続しているが、導電膜を成膜した後、所望の形状にエッチングして、導電部材６３１を形成してもよい。さらには、印刷法等の接続方法を用いることができる。
【０１１３】
図６（Ａ）に示す記憶素子６３４は、スイッチング用のＴＦＴ１１２に接続される。即ち、アクティブマトリクス型の半導体装置である。なお、図６（Ｂ）に示すように、第１の導電層６５１、有機化合物層又は相変化層６５２、第２の導電層６５３で構成される記憶素子６５４が形成される基板６２２を、接着層６１１を用いて基板１００ａ上に搭載することも可能である。この構造では、パッシブマトリクス型の記憶回路を有する半導体装置である。
【０１１４】
また、本実施形態では、記憶素子を有する素子形成層６０２ａを基板１００ａ上に搭載したが、これに限定されず、記憶素子及びアンテナを有する素子形成層や、アンテナを有する素子形成層を基板１００ａ上に搭載しても良い。
【０１１５】
本発明の半導体装置は、複数のＴＦＴを有する素子形成層と、記憶素子を含む層を同一基板上に有することを特徴とし、上記特徴により、小型の半導体装置を提供することができる。また、複数のトランジスタを有する素子形成層を形成する工程と、記憶素子を有する素子形成層を形成する工程を、独立に並行して行うことができる。従って、本発明は短時間で効率よく半導体装置を作製することができる。また、複数のトランジスタを有する素子形成層や、記憶素子それぞれが形成された時点で、それぞれの性能を確認し、選別して、複数のトランジスタを有する素子形成層や記憶素子を電気的に接続させ半導体装置を完成させることができる。従って、欠陥品が作製される割合を抑えることができ、歩留まりを改善することができる。
【０１１６】
（実施形態６）
本実施形態では、半導体装置の作製方法に関して図面を参照して説明する。ここでは、実施形態１の図２（Ａ）で示す半導体装置の作製方法を示すが、各実施形態に示される半導体装置にそれぞれ、本実施形態を適宜適応することが可能である。
【０１１７】
図９（Ａ）に示すように、基板１１００の一表面に、剥離層１１０１、１１０２を形成する。
【０１１８】
基板１１００は、ガラス基板、石英基板、金属基板やステンレス基板の一表面に絶縁層を形成したもの、本工程の処理温度に耐えうる耐熱性があるプラスチック基板等を用いる。上記に挙げた基板１１００には、大きさや形状に制約がないため、例えば、基板１１００として、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。この利点は、円形のシリコン基板を用いる場合と比較すると、大きな優位点である。
【０１１９】
また、基板１１００上に設けられる複数のトランジスタを有する素子形成層は、後に基板１１００上から剥離される。従って、基板１１００を再利用して、当該基板１１００上に新たに複数のトランジスタを有する素子形成層を形成してもよい。この結果、コストを削減することができる。なお、再利用する基板１１００には、石英基板を用いることが好ましい。
【０１２０】
剥離層１１０１、１１０２は、基板１１００の一表面に薄膜を形成した後、フォトリソグラフィ法により形成したレジストマスクを用いて選択的にエッチングして形成する。剥離層１１０１、１１０２は、スパッタリング法やプラズマＣＶＤ法等により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、鉛（Ｐｂ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）から選択された元素、又は前記元素を主成分とする合金材料、又は前記元素を主成分とする化合物材料からなる層を、単層又は積層して形成する。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。
【０１２１】
剥離層１１０１、１１０２が単層構造の場合、好ましくは、タングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成する。又は、タングステンの酸化物若しくは酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層、又はタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成する。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。
【０１２２】
剥離層１１０１、１１０２が積層構造の場合、好ましくは、１層目としてタングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成し、２層目として、タングステン、モリブデン又はタングステンとモリブデンの混合物の酸化物、窒化物、酸化窒化物又は窒化酸化物を形成する。
【０１２３】
剥離層１１０１、１１０２として、タングステンを含む層とタングステンの酸化物を含む層の積層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化珪素を含む層を形成することで、タングステン層と酸化珪素層との界面に、タングステンの酸化物を含む層が形成されることを活用してもよい。さらには、タングステンを含む層の表面を、熱酸化処理、酸素プラズマ処理、Ｎ２Ｏプラズマ処理、オゾン水等の酸化力の強い溶液での処理等を行ってタングステンの酸化物を含む層を形成してもよい。これは、タングステンの窒化物、酸化窒化物及び窒化酸化物を含む層を形成する場合も同様であり、タングステンを含む層を形成後、その上層に窒化珪素層、酸化窒化珪素層、窒化酸化珪素層を形成するとよい。
【０１２４】
タングステンの酸化物は、ＷＯｘで表される。Ｘは２≦Ｘ≦３の範囲内にあり、ｘが２の場合（ＷＯ２）、ｘが２．５の場合（Ｗ２Ｏ５）、ｘが２．７５の場合（Ｗ４Ｏ１１）、ｘが３の場合（ＷＯ３）などがある。タングステンの酸化物を形成するにあたり、上記に挙げたＸの値に特に制約はなく、そのエッチングレートなどを基に決めるとよい。但し、エッチングレートの最も良いものは、酸素雰囲気下で、スパッタリング法により形成するタングステンの酸化物を含む層（ＷＯｘ、０＜Ｘ＜３）である。従って、作製時間の短縮のために、剥離層として、酸素雰囲気下でスパッタリング法によりタングステンの酸化物を含む層を形成するとよい。
【０１２５】
また、上記の工程によると、基板１１００に接するように剥離層１１０１、１１０２を形成しているが、本発明はこの工程に制約されない。基板１１００に接するように下地となる絶縁層を形成し、その絶縁層に接するように剥離層１１０１、１１０２を設けてもよい。
【０１２６】
次に、図９（Ｂ）に示すように、剥離層１１０１、１１０２を覆うように、下地となる絶縁層１１０５を形成する。絶縁層１１０５は、公知の手段（スパッタリング法やプラズマＣＶＤ法等）により、珪素の酸化物又は珪素の窒化物を含む層を、単層又は積層で形成する。珪素の酸化物材料とは、珪素（Ｓｉ）と酸素（Ｏ）を含む物質であり、酸化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。珪素の窒化物材料とは、珪素と窒素（Ｎ）を含む物質であり、窒化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。下地となる絶縁層は、基板１１００からの不純物の侵入を防止するブロッキング膜として機能する。
【０１２７】
次に、絶縁層１１０５上に、非晶質半導体層（例えば非晶質珪素を含む層）を形成する。この非晶質半導体層は、公知の手段（スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。続いて、非晶質半導体層を公知の結晶化法（レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化法を組み合わせた方法等）により結晶化して、結晶質半導体層を形成する。その後、得られた結晶質半導体層を所望の形状にエッチングして結晶質半導体層１１２７〜１１３０を形成する。なお、剥離層１１０１、１１０２がタングステンの場合、当該加熱処理により、剥離層１１０１、１１０２及び絶縁層１１０５の界面において、タングステンの酸化物を形成することが可能である。
【０１２８】
結晶質半導体層１１２７〜１１３０の作製工程の具体例を挙げると、まず、プラズマＣＶＤ法を用いて、膜厚６６ｎｍの非晶質半導体層を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体層上に保持させた後、非晶質半導体層に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体層を形成する。その後、必要に応じてレーザ光を照射して結晶性を向上させた後、フォトリソグラフィ法を用いて形成されたレジストマスクを用いてエッチングして結晶質半導体層１１２７〜１１３０を形成する。
【０１２９】
なお、レーザ結晶化法で結晶質半導体層１１２７〜１１３０を形成する場合、連続発振またはパルス発振の気体レーザ又は固体レーザを用いる。気体レーザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ガラスレーザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いる。固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ４、ＹＬＦ、ＹＡｌＯ３などの結晶を使ったレーザを用いる。
【０１３０】
また、結晶化を助長する金属元素を用いて非晶質半導体層の結晶化を行うと、低温で短時間の結晶化が可能となるうえ、結晶の方向が揃うという利点がある一方、金属元素が結晶質半導体層に残存するためにオフ電流が上昇し、特性が安定しないという欠点がある。そこで、結晶質半導体層上に、ゲッタリングサイトとして機能する非晶質半導体層を形成するとよい。ゲッタリングサイトとなる非晶質半導体層には、リンやアルゴンの不純物元素を含有させる必要があるため、好適には、アルゴンを高濃度に含有させることが可能なスパッタリング法で形成するとよい。その後、加熱処理（ＲＴＡ法やファーネスアニール炉を用いた熱アニール等）を行って、非晶質半導体層中に金属元素を拡散させ、続いて、当該金属元素を含む非晶質半導体層を除去する。そうすると、結晶質半導体層中の金属元素の含有量を低減又は除去することができる。
【０１３１】
次に、結晶質半導体層１１２７〜１１３０を覆う絶縁層を形成する。絶縁層は、プラズマＣＶＤ法やスパッタリング法等により、珪素の酸化物又は珪素の窒化物を含む層を、単層又は積層して形成する。具体的には、酸化珪素を含む層、酸化窒化珪素を含む層、窒化酸化珪素を含む層を、単層で又は積層して形成する。
【０１３２】
次に、絶縁層上に、第１の導電層と第２の導電層を積層して形成する。第１の導電層は、プラズマＣＶＤ法やスパッタリング法により、２０〜１００ｎｍの厚さで形成する。第２の導電層は、公知の手段により、１００〜４００ｎｍの厚さで形成する。第１の導電層と第２の導電層は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｄ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。
【０１３３】
第１の導電層と第２の導電層との組み合わせの例を挙げると、窒化タンタル（ＴａＮ）層とタングステン（Ｗ）層、窒化タングステン（ＷＮ）層とタングステン層、窒化モリブデン（ＭｏＮ）層とモリブデン（Ｍｏ）層等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電層と第２の導電層を形成した後に、熱活性化を目的とした加熱処理を行うことができる。
【０１３４】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極を形成するためのエッチング処理を行って、ゲート電極として機能する導電層（ゲート電極層とよぶことがある）１１０７〜１１１０を形成する。
【０１３５】
次に、結晶質半導体層１１２７〜１１３０に、イオンドープ法又はイオン注入法により、Ｎ型を付与する不純物元素を低濃度に添加して、Ｎ型不純物領域を形成する。Ｎ型を付与する不純物元素は、１５族に属する元素を用いれば良く、例えばリン（Ｐ）、砒素（Ａｓ）を用いる。また、Ｐ型を付与する不純物元素を添加して、Ｐ型不純物領域を形成してもよい。Ｐ型を付与する不純物元素は、例えばボロン（Ｂ）を用いる。
【０１３６】
次に、絶縁層と導電層１１０７〜１１１０を覆うように、絶縁層を形成する。絶縁層は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む層（無機層と表記することがある）や、有機樹脂などの有機材料を含む層（有機層と表記することがある）を、単層又は積層して形成する。好ましくは、絶縁層として、珪素の酸化物からなる層を形成する。
【０１３７】
次に、絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電層１１０７〜１１１０の側面に接する絶縁層（以下、サイドウォール絶縁層とよぶ）１１１５〜１１１８を形成する（図９（Ｂ）参照）。サイドウォール絶縁層１１１５〜１１１７は、後にソース領域及びドレイン領域を形成するためのドーピング用のマスクとして用いる。
【０１３８】
なお、サイドウォール絶縁層１１１５〜１１１８を形成するためのエッチング工程により、絶縁層もエッチングされ、ゲート絶縁層１１１９〜１１２２が形成される。ゲート絶縁層１１１９〜１１２２は、導電層１１０７〜１１１０及びサイドウォール絶縁層１１１５〜１１１８と重なる層である。このように、ゲート絶縁層がエッチングされてしまうのは、ゲート絶縁層とサイドウォール絶縁層１１１５〜１１１８の材料のエッチングレートが同じであるためであり、図９（Ｂ）ではその場合を示している。従って、ゲート絶縁層とサイドウォール絶縁層１１１５〜１１１８の材料のエッチングレートが異なる場合には、サイドウォール絶縁層１１１５〜１１１８を形成するためのエッチング工程を経ても、絶縁層が残存する場合がある。
【０１３９】
続いて、サイドウォール絶縁層１１１５〜１１１８をマスクとして、結晶質半導体層１１２７〜１１３０にＮ型を付与する不純物元素を添加して、第１のＮ型不純物領域（ＬＤＤ領域ともよぶ）１１２３ａ〜１１２３ｄと、第２のＮ型不純物領域（ソース領域及びドレイン領域領域ともよぶ）１１２４ａ〜１１２４ｄとを形成する。第１のＮ型不純物領域１１２３ａ〜１１２３ｄが含む不純物元素の濃度は、第２のＮ型不純物領域１１２４ａ〜１１２４ｄの不純物元素の濃度よりも低い。
【０１４０】
なお、第１のＮ型不純物領域１１２３ａ〜１１２３ｄを形成するためには、ゲート電極を２層以上の積層構造とし、該ゲート電極がテーパ部を有するようなエッチングや異方性エッチングを行って該ゲート電極を構成する下層の導電層をマスクとして用いる手法と、サイドウォール絶縁層をマスクとして用いる手法がある。前者の手法を採用して形成された薄膜トランジスタはＧＯＬＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）構造になる。本発明は、前者と後者のどちらの手法を用いてもよい。但し、後者のサイドウォール絶縁層をマスクとして用いる手法を用いると、ＬＤＤ領域を確実に形成することができ、また、ＬＤＤ領域の幅の制御が容易になるという利点がある。
【０１４１】
上記工程を経て、ｎ型のＴＦＴ１１３１〜１１３４が完成する。
【０１４２】
ｎ型のＴＦＴ１１３１〜１１３４は、ＬＤＤ構造を有し、第１のｎ型不純物領域（ＬＤＤ領域ともよぶ。）と第２のｎ型不純物領域（ソース領域及びドレイン領域ともよぶ。）とチャネル形成領域を含む活性層と、ゲート絶縁層と、ゲート電極として機能する導電層とを有する。
【０１４３】
次に、ＴＦＴ１１３１〜１１３４を覆うように、単層又は積層で絶縁層を形成する。ＴＦＴ１１３１〜１１３４を覆う絶縁層は、公知の手段（ＳＯＧ法、液滴吐出法等）により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ、シロキサン等の有機材料等により、単層又は積層で形成する。シロキサン系の材料とは、例えば、シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１４４】
図示する断面構造では、ＴＦＴ１１３１〜１１３４を覆うように、絶縁層を２層積層して形成した場合を示し、１層目の絶縁層１１４２として窒化珪素を含む層を形成し、２層目の絶縁層１１４１として酸化珪素を含む層を形成する。さらには、２層目の絶縁層１１４１上に、３層目の絶縁層として酸化珪素を含む層を形成してもよい。
【０１４５】
なお、絶縁層１１４１、１１４２を形成する前、又は絶縁層１１４１、１１４２のうちの１つ又は複数の薄膜を形成した後に、半導体層の結晶性の回復や半導体層に添加された不純物元素の活性化、半導体層の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザアニール法又はＲＴＡ法などを適用するとよい。
【０１４６】
次に、図９（Ｃ）に示すように、フォトリソグラフィ法により絶縁層１１４１、１１４２をエッチングして、第２のＮ型不純物領域１１２４ａ〜１１２４ｄを露出させるコンタクトホール１１４３〜１１５０を形成する。
【０１４７】
次に、図９（Ｄ）に示すように、コンタクトホール１１４３〜１１５０を充填するように、導電層を形成し、当該導電層をパターン加工して、導電層１１５４〜１１６２を形成する。導電層１１５５〜１１６２は、ＴＦＴのソース配線又はドレイン配線として機能し、導電層１１５４はアンテナとして機能する。
【０１４８】
導電層１１５４〜１１６２は、プラズマＣＶＤ法やスパッタリング法等により、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ネオジウム（Ｎｄ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。
【０１４９】
導電層１１５４〜１１６２は、例えば、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層とバリア層、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層と窒化チタン（ＴｉＮ）層とバリア層の積層構造を採用するとよい。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる層に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層１１５４〜１１６２を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また下層のバリア層を設けると、アルミニウムやアルミニウムシリコンと、結晶質半導体層との、良好なコンタクトをとることができる。また、チタンは、還元性の高い元素であるため、チタンからなるバリア層を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとることができる。
【０１５０】
次に、図９（Ｅ）に示すように、導電層１１５４〜１１６２を覆うように、単層又は積層で絶縁層１１６３を形成する。導電層１１５４〜１１６２を覆う絶縁層１１６３は、薄膜トランジスタを覆う絶縁層１１４２と同様の手法及び材料を用いて形成することができる。次に、導電層１１５４〜１１６２を覆う絶縁層１１６３にコンタクトホールを形成し、第１の導電層１１６４を形成する。導電層１１６４は、後に形成される記憶素子の第１の導電層として機能する。なお、第１の導電層は薄膜トランジスタ１１３２を覆うように形成する。
【０１５１】
次に、第１の導電層１１６４の端部を覆うように絶縁層１１６５を形成した後、有機化合物層又は相変化層１１６６、第２の導電層１１６７を形成する。第１の導電層１１６４、有機化合物層又は相変化層１１６６、及び第２の導電層１１６７で記憶素子１１６９を構成する。この後、絶縁層１１６８を形成してもよい。当該絶縁層１１６８は、ＤＬＣ（ダイヤモンドライクカーボン）などの炭素を含む層、窒化珪素を含む層、窒化酸化珪素を含む層、有機材料（好ましくはエポキシ樹脂）を含む層等に相当する。なお、絶縁層は、保護層として機能するものであり、必要がなければ形成しなくてもよい。また、絶縁層１１６８として、膜厚の厚い（代表的には５〜１００μｍ、好ましくは５〜５０μｍ、更に好ましくは５〜１０μｍ）有機化合物からなる層を形成すると、剥離層１１０１、１１０２を除去した後でも、基板１１００上の複数の素子に重みがつき、基板１１００からの飛散を防止し、さらに、巻かれた形状になることがなく、素子の破壊や損傷を防止することができる。以下、ＴＦＴ１１３１〜１１３４及び記憶素子１１６９を含むを複数のトランジスタを有する素子形成層１１７０と示す。
【０１５２】
また、記憶素子の有機化合物層を、インクジェットに代表される液滴吐出法により形成してもよい。液滴吐出法を用いることにより、材料の利用効率を向上させて、作製工程を簡略化した半導体装置の作製方法を提供することができる。また、作製時間の短縮及び作製費用の低減を実現した半導体装置の作製方法を提供することができる。
【０１５３】
次に、図１０（Ａ）に示すように、剥離層１１０１、１１０２が露出するように、フォトリソグラフィ法により絶縁層１１０５、１１４１、１１４２、１１６３、１１６５、１１６８をエッチングして、開口部１１７１、１１７２を形成する。
【０１５４】
次に、図１０（Ｂ）に示すように、開口部１１７１、１１７２にエッチング剤を導入して、剥離層１１０１、１１０２を除去する。エッチング剤は、ウエットエッチングであれば、フッ酸を水やフッ化アンモニウムで希釈した混液、フッ酸と硝酸の混液、フッ酸と硝酸と酢酸の混液、過酸化水素と硫酸の混液、過酸化水素とアンモニウム水と水の混液、過酸化水素と塩酸と水の混液等を用いる。また、ドライエッチングであれば、フッ素等のハロゲン系の原子や分子を含む気体、又は酸素を含む気体を用いる。好ましくは、エッチング剤として、フッ化ハロゲン又はハロゲン間化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ３）を使用する。
【０１５５】
次に、図１０（Ｃ）に示すように、複数のトランジスタを有する素子形成層１１７０において記憶素子が形成されている面を、基体１１８１に接着させた後、複数のトランジスタを有する素子形成層１１７０を基板１１００から完全に剥離する（図１１（Ａ）の断面図参照）。
【０１５６】
基体１１８１は、実施形態１で示される基板２００ａと同様の材料を用いることができる。
【０１５７】
次に、図１１（Ｂ）に示すように、複数のトランジスタを有する素子形成層１１７０の他方の面を、接着剤１１８２ａを用いて基板１１８３ａに接着させる。
【０１５８】
基板１１８３ａには、実施形態１で示される基板２００ａと同様の材料を用いることができる。
【０１５９】
次に、複数のトランジスタを有する素子形成層１１７０と基体１１８１とが接着したものを、スライシング装置やレーザ照射装置等を用いて分断する。
【０１６０】
上記工程を経て、非接触でデータを交信する機能を有する半導体装置が完成する。
【０１６１】
また、本実施形態では、複数のトランジスタを有する素子形成層１１７０と、基板１１８３とを接着させた後、分断して半導体装置を形成しているが、この工程に限定されない。複数のトランジスタを有する素子形成層１１７０と基体１１８１を接着し、分断した後、複数のトランジスタを有する素子形成層１１７０に、基板１１８３を接着してもよい。
【０１６２】
このように、本発明の半導体装置は、小型、薄型、軽量であり、フレキシブル性を有するために、多種多様の用途が実現し、物品に貼り付けても、その物品のデザイン性を損なうことがない。
（実施形態７）
本実施形態の半導体装置の構成について、図２６、２７を参照して説明する。
【０１６３】
本実施形態の半導体装置の斜視図について、図２６（Ａ）を用いて説明する。本実施形態の半導体装置は、図２６（Ａ）に示すように、基板上に複数のトランジスタが集積された構成を有する。ここでは、複数のトランジスタを有する素子形成層１０１ｂと、基板１０８ｂに設けられたアンテナを有する素子形成層１０７ｂが形成されており、記憶素子と複数のトランジスタを有する素子形成層１０１ｂは、代表的には複数のＴＦＴを有する領域１０２、１０３と、記憶素子を有する領域１０４とで構成されている。また、基板１０８ｂ上にはアンテナとして機能する導電層１０５を有する素子形成層１０７ｂが形成されており、複数のトランジスタを有する素子形成層１０１ｂの裏面において、導電層１０５と接着層で貼り合わせられた構成を有する。ここで、複数のトランジスタを有する素子形成層１０１ｂの裏面とは、絶縁層が露出されている面をいう。
【０１６４】
次に、図２６（Ａ）に示す構成を有する半導体装置の断面構造について、図２７（Ａ）を用いて説明する。複数のトランジスタを有する素子形成層１０１ｂが基板１００ｂに設けられている。ここでは、複数の回路を有する素子形成層１０１ｂとして、記憶素子を動作させる回路を構成するＴＦＴ１１１（図２６（Ａ）の記憶素子を有する領域１０４の一部）、記憶素子のスイッチング用のＴＦＴ１１２（図２６（Ａ）の記憶素子を有する領域１０４の一部）、電源回路、クロック発生回路、データ復調／変調回路等のアンテナで受信した信号を処理する回路を構成するＴＦＴ１１３（図２６（Ａ）の複数のＴＦＴを有する領域１０２の一部）、制御回路、インターフェイス等の回路を構成するＴＦＴ１１４（図２６（Ａ）の複数のＴＦＴを有する領域１０３の一部）を示す。
【０１６５】
また、複数のトランジスタを有する素子形成層１０１ｂとアンテナを有する素子形成層１０７ｂは接着層１０６で貼り合わせられている。具体的には、絶縁層１１５とアンテナを有する素子形成層１０７ｂは接着層１０６で貼り合わせられている。また、素子形成層１０１ｂのＴＦＴ１１３のソース配線又はドレイン配線として機能する導電層１２４ｃと、素子形成層１０１ｂのアンテナとして機能する導電層１２５ｂは、接着層１０６の導電性粒子１０９を介して電気的に接続されている。
【０１６６】
ＴＦＴ１１１〜１１４は、基板１００ｂと絶縁層１１５との間に設けられてまた、ＴＦＴ１１１〜１１４を覆う絶縁層１２２が形成されている。
【０１６７】
また、ＴＦＴ１１１〜１１４と、パッシベーション膜として機能する絶縁層１２２を覆うように、絶縁層１２３が設けられており、これらの絶縁層１２３は、表面を平坦化するために設けられている。ソース配線又はドレイン配線として機能する導電層１２４ａ〜１２４ｄは、ソース領域及びドレイン領域１１９ａ〜１１９ｄに接し、絶縁層１２３に設けられたコンタクトホールを充填する。また、ＴＦＴ１１３のソース配線又はドレイン配線として機能する導電層１２４ｃの一方は、絶縁層１１５、１２２、１２３を貫通しており、素子形成層１０１の裏面に露出している。
【０１６８】
また、導電層１２４ａ〜１２４ｄ、１２５ｂを覆うように、絶縁層１２６、１２７が設けられている。これらの絶縁層１２６、１２７は、表面を平坦化する目的と、ＴＦＴ１１１〜１１４及び導電層１２４ａ〜１２４ｄ、１２５ｂを保護する目的で設けられている。
【０１６９】
また、絶縁層１２７上に記憶素子１３４が設けられている。
【０１７０】
絶縁層１２７上に、第１の導電層１３１、有機化合物層又は相変化層１３２、第２の導電層１３３が順に積層されており、この積層体が記憶素子１３４に相当する。隣接する有機化合物層又は相変化層１３２の間には、絶縁層１３５が設けられている。第１の導電層１３１は、ＴＦＴ１１２のソース配線又はドレイン配線として機能する導電層１２４ｂと接続する。導電層１３３上には、絶縁層１３６が設けられている。なお、ＴＦＴ１１２は記憶素子のスイッチング用のＴＦＴとして機能する。また、その他の記憶素子それぞれにもスイッチング用のＴＦＴが設けられている。この構造では、アクティブマトリクス型の記憶回路を有する半導体装置である。
【０１７１】
また、絶縁層１３６上には基板１００ｂが設けられている。
【０１７２】
次に、図２７（Ａ）のトランジスタを設けた記憶素子の代わりに、スイッチング用のトランジスタを有しない記憶素子を有する半導体装置、即ちパッシブマトリクス型の記憶回路を有する半導体装置の断面構造について、図２７（Ｂ）を用いて説明する。より詳しくは、図２７（Ａ）に示した半導体装置と比較すると、記憶素子１５４の構造が異なる半導体装置の断面構造について説明する。
【０１７３】
絶縁層１２７上に、ＴＦＴ１１１のソース配線又はドレイン配線として機能する導電層１２４ａに接続するように、第１の導電層１５１が設けられ、第１の導電層１５１に接するように有機化合物層又は相変化層１５２が設けられ、有機化合物層又は相変化層１５２に接するように第２の導電層１５３が設けられている。第１の導電層１５１と、有機化合物層又は相変化層１５２と、第２の導電層１５３との積層体が記憶素子１５４に相当する。隣接する有機化合物層又は相変化層１５２の間には、絶縁層１５５が設けられている。記憶素子１５４上には、絶縁層１５６が設けられている。
【０１７４】
本発明の半導体装置は、記憶素子と複数のトランジスタを有する素子形成層を形成する工程とアンテナとして機能する導電層を形成する工程を、独立に並行して行うことができる。従って、本発明は短時間で効率よく半導体装置を作製することができる。また、記憶素子と複数のトランジスタを有する素子形成層や、アンテナそれぞれが形成された時点で、各回路の性能を確認し、選別して、複数のトランジスタを有する素子形成層や、アンテナを電気的に接続させ半導体装置を完成させることができる。従って、欠陥品が作製される割合を抑えることができ、歩留まりを改善することができる。
【０１７５】
（実施形態８）
本実施形態では、上記実施形態の構成とは異なる本発明の半導体装置の断面構造について説明する。より詳しくは、図２７に示した半導体装置と比較すると、アンテナを有する導電層の代わりに、記憶素子を有する素子形成層２０２ｂが形成された基板２００ｂが貼り合わせられた構造の半導体装置の断面構造について説明する。
【０１７６】
本実施形態の半導体装置は、図２６（Ｂ）に示すように、第１の基板１００ｂ上に設けられた複数のトランジスタを有する素子形成層２０１ｂと、第２の基板２００ｂ上に形成された記憶素子を有する素子形成層２０２ｂとが、樹脂層で貼り合わせられた構成を有する。
【０１７７】
ここでは、複数のトランジスタを有する素子形成層２０１ｂは、代表的には複数のＴＦＴを有する領域１０２、１０３と、アンテナとして機能する導電層１０５を有する。また、記憶素子を有する素子形成層２０２ｂは、記憶素子を有する領域１０４で構成される。また、記憶素子を有する領域１０４は、制御回路、インターフェイス等を構成する複数のＴＦＴを含む領域１０３と、図示しないが接着層の導電性粒子で接続されている。
【０１７８】
上記の図２６（Ｂ）に示す構成を有する本発明の半導体装置の断面構造について、図２８を用いて説明する。
【０１７９】
図２８（Ａ）に示すように、アンテナとして機能する導電層複数のトランジスタを有する素子形成層２０１ｂに基板１００ｂが設けられ、複数のトランジスタを有する素子形成層２０１ｂはＴＦＴ１１１、１１３、１１４を有し、これらのＴＦＴの構造は上述した通りである。また、ＴＦＴ１１１のソース配線又はドレイン配線として機能する導電層１２４ａは、裏面に露出している。
【０１８０】
また、基板２００ｂ上に記憶素子を有する素子形成層２０２ｂが形成されている。複数のトランジスタを有する素子形成層２０１ｂと記憶素子を有する素子形成層２０２ｂは接着層１０６で貼り合わせられている。具体的には、絶縁層１１５と記憶素子を有する素子形成層２０２ｂは接着層１０６で貼り合わせられている。図２８（Ａ）においては、記憶素子２３４ａ、２３４ｂそれぞれに、スイッチング用のＴＦＴ２１２ａ、２１２ｂが接続されている。即ち、スイッチング用のＴＦＴ２１２ａ、２１２ｂのソース配線又はドレイン配線の一方に記憶素子の第１の導電層２３１ａ、２３１ｂが接続されている。また、スイッチング用のＴＦＴ２１２ａ、２１２ｂのソース配線又はドレイン配線の他方は、記憶素子の第１の導電層又は第２の導電層と同時に形成された導電層と接続されている。ここでは、ソース配線又はドレイン配線として機能する導電層２２３の他方は、導電層２２５ｂを介して導電層２２６と接続している。なお、導電層２２５ｂは、記憶素子２３４ａ、２３４ｂの第１の導電層２３１ａ、２３１ｂと同時に形成された導電層であり、導電層２２６は、記憶素子２３４ａ、２３４ｂの第２の導電層２３３ａ、２３３ｂと同時に形成された導電層である。
【０１８１】
また、記憶素子のスイッチング用のＴＦＴ２１２ａのソース配線又はドレイン配線として機能する導電層２２３と、記憶素子を動作させる回路を構成するＴＦＴ１１１のソース配線又はドレイン配線として機能する導電層１２４ａとは、接着層１０６中の導電性粒子１０９を介して電気的に接続されている。
【０１８２】
なお、記憶素子の構成によっては、記憶素子を有する素子形成層２０２ｂに対して、レーザ光を用いた光学的作用によりデータの書き込みを行う場合がある。そのような場合、記憶素子を有する素子形成層２０２ｂにおいて、スイッチング用のＴＦＴ２１２ａ、２１２ｂと、記憶素子２３４ａ、２３４ｂそれぞれが、重ならない領域を有するように、レイアウトをすることが必要である。
【０１８３】
図２８（Ａ）に示す記憶素子２３４ａ、２３４ｂは、スイッチング用のＴＦＴ２１２ａ、２１２ｂが、各記憶素子２３４ａ、２３４ｂに設けられた記憶素子を示す。この構造では、アクティブマトリクス型の記憶回路を有する半導体装置である。なお、図２８（Ｂ）に示すように、第１の導電層２５１、有機化合物層又は相変化層２５２、第２の導電層２５３で構成される記憶素子２５４を有する基板を貼り合わせることも可能である。図２８（Ｂ）においては、各記憶素子それぞれには、スイッチング用のＴＦＴは設けられていないパッシブマトリクス型の記憶回路を示す。なお、第１の導電層２５１、有機化合物層又は相変化層２５２、第２の導電層２５３は、それぞれ実施形態１に示す第１の導電層１５１と、有機化合物層又は相変化層１５２と、第２の導電層１５３と同様の構造を用いることができる。
【０１８４】
また、上記実施形態において、複数のトランジスタを有する素子形成層２０１ｂに記憶素子を動作させる回路が形成されるが、これに限定される物ではない。例えば、記憶素子を有する素子形成層２０２ｂに記憶素子を動作させる回路を構成するＴＦＴ１１１が形成されてもよい。具体的には、図３１（Ａ）に示すように、記憶素子２３４ａ、２３４ｂとともに、記憶素子を動作させる回路を構成するＴＦＴ５１１を基板５００ｂ上に形成した後、記憶素子とアンテナを有する素子形成層５０２ｂと、アンテナ及び複数のトランジスタを有する素子形成層５０１ｂと、導電性粒子１０９を有する接着層１０６で貼り合わせてもよい。このとき、記憶素子を動作させる回路を構成するＴＦＴ５１１のソース配線又はドレイン配線５２４の一方と接続する導電層５２６と、ＴＦＴ１１４のソース配線又はドレイン配線１２４ｄの一方とが、導電性粒子１０９を介して電気的に接続される。なお、導電層５２６は、ＴＦＴ５１１のソース配線又はドレイン配線５２４の一方と導電層５２５を介して接続されている。また、導電層５２６は、記憶素子の第２の導電層と同時に形成された導電層であり、導電層５２５は、記憶素子の第１の導電層と同時に形成された導電層である。
【０１８５】
また、図２８（Ａ）において、記憶素子を有する素子形成層２０２ｂは基板２００ｂ上に形成された構造を有しているが、図３１（Ｂ）に示すように、基板５１２ｂ上に接着層５１３を介して記憶素子を有する素子形成層２０２ｂを貼り合せても良い。具体的には、基板上に剥離層を設け、剥離層上に複数のトランジスタを有する素子形成層２０２ｂを形成した後、複数のトランジスタを有する素子形成層２０２ｂを剥離層から剥離し、図３１（Ｂ）に示すように、基板５１２ｂ上に接着層５１３を介して複数のトランジスタを有する素子形成層２０２ｂを貼り合わせても良い。なお剥離方法としては、実施の形態１に示す剥離方法を適宜用いることが出来る。
【０１８６】
また、基板５１２ｂとしては、基板２００ａと同様の材料を用いることができる。接着層５１３は、熱硬化樹脂、紫外線硬化樹脂、エポキシ樹脂系接着剤、樹脂添加剤等の接着剤を含む層に相当する。
【０１８７】
上記のように、剥離した複数のトランジスタを有する素子形成層を、可撓性があり、薄くて軽いプラスチック基板に貼り合わせると、厚さが薄く、軽く、落下しても割れにくい半導体装置を提供することができる。また、曲面や異形の形状の物上に貼り合わせることが可能となり、多種多様の用途が実現する。例えば、薬の瓶のような曲面上に、本発明の半導体装置を密着して貼り合わせることができる。さらに、基板を再利用すれば、安価な半導体装置の提供を実現する。
【０１８８】
本発明の半導体装置は、複数のトランジスタを有する素子形成層を形成する工程と、記憶素子を有する素子形成層を形成する工程を、独立に並行して行うことができる。従って、本発明は短時間で効率よく半導体装置を作製することができる。また、複数のトランジスタを有する素子形成層や、記憶素子それぞれが形成された時点で、それぞれの性能を確認し、選別して、複数のトランジスタを有する素子形成層や記憶素子を電気的に接続させ半導体装置を完成させることができる。従って、欠陥品が作製される割合を抑えることができ、歩留まりを改善することができる。
【０１８９】
（実施形態９）
本実施形態では、上記実施形態の構成とは異なる本発明の半導体装置の断面構造について説明する。より詳しくは、複数のトランジスタを有する素子形成層の裏面に、記憶素子及びアンテナが形成された層を有する基板が貼り合わせられた構造の半導体装置の断面構造について説明する。
【０１９０】
本実施形態の半導体装置は、図２６（Ｃ）に示すように、基板１００ｂに設けられた複数のトランジスタを有する素子形成層３０１ｂと、第２の基板３００ｂ上に形成された記憶素子及びアンテナを有する素子形成層３０２ｂとが、接着層で貼り合わせられた構成を有する。
【０１９１】
ここでは、複数のトランジスタを有する素子形成層３０１ｂは、代表的には複数のＴＦＴを有する領域１０２、１０３を有する。また、記憶素子及びアンテナを有する素子形成層３０２ｂは、記憶素子を有する領域１０４及びアンテナとして機能する導電層１０５で構成される。また、記憶素子を有する領域１０４は、制御回路、インターフェイス等を構成する複数のＴＦＴを含む領域１０３と、図示しないが導電性粒子で接続されている。また、及びアンテナとして機能する導電層１０５は、通信回路を構成する複数のＴＦＴを含む領域１０２と、図示しないが接着層の導電性粒子で接続されている。
【０１９２】
上記の図２６（Ｃ）に示す構成を有する本発明の半導体装置の断面構造について、図２９を用いて説明する。
【０１９３】
図２９（Ａ）に示すように、複数のＴＦＴを有する素子形成層３０１ｂは、ＴＦＴ１１１、１１３、１１４を有し、これらのＴＦＴの構造は上述した通りである。また、基板３００ｂ上に記憶素子３３４及びアンテナとして機能する導電層３２５を有する素子形成層３０２ｂが形成されている。図２９（Ａ）においては、記憶素子３３４に、スイッチング用のＴＦＴ３１２が接続されている。即ち、スイッチング用のＴＦＴ３１２のソース配線又はドレイン配線として機能する導電層３２４の一方に、記憶素子３３４の第１の導電層が接続されており、アクティブマトリクス型の記憶回路を構成する。
【０１９４】
また、スイッチング用のＴＦＴ３１２のソース配線又はドレイン配線の他方は、記憶素子の第１の導電層又は第２の導電層と同時に形成された導電層と接続されている。ここでは、ソース配線又はドレイン配線として機能する導電層３２４の他方は、導電層２２５ｂを介して導電層３２６と接続している。なお、導電層２２５ｂは、記憶素子の第１の導電層と同時に形成された導電層であり、導電層３２６は、記憶素子の第２の導電層と同時に形成された導電層であり、接続端子として機能する。
【０１９５】
また、複数のＴＦＴを有する素子形成層３０１ｂの裏面と、記憶素子及びアンテナを有する素子形成層３０２ｂとは、導電性粒子１０９を有する接着層１０６で貼り合わせられている。即ち、絶縁層１１５と、記憶素子及びアンテナを有する素子形成層３０２ｂとは、導電性粒子１０９を有する接着層１０６で貼り合わせられている。また、ＴＦＴ１１３のソース配線又はドレイン配線として機能する導電層１２４ｃは裏面で露出されている。よって、ＴＦＴ１１１のソース配線又はドレイン配線として機能する導電層１２４ａは、導電性粒子１０９を介して、アンテナとして機能する導電層３２５と電気的に接続されている。
【０１９６】
また、記憶素子３３４の第１の導電層又は第２の導電層と同時に、アンテナとして機能する導電層３２５が形成される。導電層３２５は、ＴＦＴ１１３のソース配線又はドレイン配線として機能する導電層１２４ｃと、導電性粒子１０９を介して電気的に接続される。なお、導電層３２５は導電層３２６と同時に形成される。
【０１９７】
なお、記憶素子の構成によっては、記憶素子３３４に対して、レーザ光を用いた光学的作用によりデータの書き込みを行う場合がある。そのような場合、記憶素子を有する素子形成層３０２ｂにおいて、スイッチング用のＴＦＴ３１２及び記憶素子３３４、並びに導電層３２５及び記憶素子４３４が、重ならない領域を有するように、レイアウトをすることが必要である。
【０１９８】
図２９（Ａ）に示す記憶素子３３４は、スイッチング用のＴＦＴ３１２が、各記憶素子に設けられた記憶素子を示す。なお、図２９（Ｂ）に示すように、第１の導電層３５１、有機化合物層又は相変化層３５２、第２の導電層３５３で構成される記憶素子３５４及びアンテナとして機能する導電層５２５を有する基板３００ｂを貼り合わせることも可能である。
【０１９９】
また、複数のトランジスタを有する素子形成層３０１ｂに記憶素子を動作させる回路を構成するＴＦＴ１１１が形成されるが、これに限定される物ではない。記憶素子を有する素子形成層３０２ｂに記憶素子を動作させる回路を構成するＴＦＴが形成されてもよい。また、図２９（Ａ）において、記憶素子及びアンテナを有する素子形成層３０２ｂは基板３００ｂ上に形成された構造を有しているが、基板３００ｂ上に接着層を介して記憶素子及びアンテナを有する素子形成層３０２ｂを貼り合せても良い。
【０２００】
本発明の半導体装置は、複数のトランジスタを有する素子形成層を形成する工程と、記憶素子及びアンテナを有する素子形成層を形成する工程を、独立に並行して行うことができる。従って、本発明は短時間で効率よく半導体装置を作製することができる。  また、複数のトランジスタを有する素子形成層や、記憶素子、アンテナそれぞれが形成された時点で、それぞれの性能を確認し、選別して、複数のトランジスタを有する素子形成層や記憶素子、アンテナを電気的に接続させ半導体装置を完成させることができる。従って、欠陥品が作製される割合を抑えることができ、歩留まりを改善することができる。
【０２０１】
（実施形態１０）
本実施形態では、上記実施形態の構成とは異なる本発明の半導体装置の断面構造について説明する。より詳しくは、複数のトランジスタを有する素子形成層４０１ｂを、アンテナが形成される基板及び記憶素子を有するが形成される基板で挟み込んだ構造の半導体装置の断面構造について、図２６及び図３０を用いて説明する。
【０２０２】
本実施形態の半導体装置は、図２６（Ｄ）に示すように、基板１０８ｂ上に形成されたアンテナとして機能する導電層を有する素子形成層１０７ｂと、基板２００ｂに形成された記憶素子を有する素子形成層２０２ｂとを用いて、複数のトランジスタを有する素子形成層４０１ｂを挟み込んだ構造を有する。なお、複数のトランジスタを有する素子形成層４０１ｂと、アンテナとして機能する導電層を有する素子形成層２０２ｂとは、接着層で貼り合わせられており、複数のトランジスタを有する素子形成層４０１ｂと、アンテナとして機能する導電層を有する素子形成層１０７ｂとも接着層で貼り合わせられている。
【０２０３】
ここでは、複数のトランジスタを有する素子形成層４０１ｂは、代表的には複数のＴＦＴを有する領域１０２、１０３を有する。また、記憶素子を有する素子形成層２０２ｂは、記憶素子を有する領域１０４で構成される。また、記憶素子を有する領域１０４は、制御回路、インターフェイス等を構成する複数のＴＦＴを含む領域１０３と、図示しないが接着層中の導電性粒子で接続されている。
【０２０４】
また、アンテナとして機能する導電層１０５は、通信回路を構成する複数のＴＦＴを含む領域１０２と、図示しないが接着層中の導電性粒子で接続されている。
【０２０５】
上記の図２６（Ｄ）に示す構成を有する本発明の半導体装置の断面構造について、図３０を用いて説明する。
【０２０６】
図３０（Ａ）に示すように、基板２００ｂ上に記憶素子を有する素子形成層２０２ｂが形成されている。複数のトランジスタを有する素子形成層４０１ｂと記憶素子を有する素子形成層２０２ｂは、導電性粒子１０９を有する接着層４０６で貼り合わせられている。また、複数のトランジスタを有する素子形成層４０１ｂは、ＴＦＴ１１１、１１３、１１４を有し、これらのＴＦＴの構造は上述した通りである。また、ＴＦＴ１１１のソース配線又はドレイン配線として機能する導電層１２４ａに接続する接続配線は、複数の薄膜トランジスタを有する素子形成層４０１ｂの表面に露出している。また、ＴＦＴ１１１のソース配線又はドレイン配線として機能する導電層１２４ｃは、複数の薄膜トランジスタを有する素子形成層４０１ｂの裏面に露出している。
【０２０７】
図３０（Ａ）においては、記憶素子２３４ａ、２３４ｂそれぞれに、スイッチング用のＴＦＴ２１２ａ、２１２ｂが接続されている。即ち、スイッチング用のＴＦＴ２１２ａ、２１２ｂのソース配線又はドレイン配線の一方に記憶素子の第１の導電層２３１ａ、２３１ｂが接続されている。また、スイッチング用のＴＦＴ２１２ａ、２１２ｂのソース配線又はドレイン配線の他方は、記憶素子の第１の導電層又は第２の導電層と同時に形成された導電層２２５ｂ、２２６と接続されている。ここでは、ソース配線又はドレイン配線として機能する導電層２２３の他方は、導電層２２５ｂを介して導電層２２６と接続している。
【０２０８】
また、記憶素子のスイッチング用のＴＦＴ２１２ａのソース配線又はドレイン配線として機能する導電層２２３と、記憶素子を動作させる回路を構成するＴＦＴ１１１のソース配線又はドレイン配線として機能する導電層１２４ａとは、導電性粒子１０９および導電層を介して電気的に接続されている。
【０２０９】
また、複数のトランジスタを有する素子形成層４０１ｂと、基板１０８ｂに形成された導電層１２５ｂを有する素子形成層１０７ｂは、導電性粒子１０９を含む接着層４０６により貼り合わせられている。また、ＴＦＴ１１３のソース配線又はドレイン配線として機能する導電層１２４ｃは、アンテナとして機能する導電層１２５ｂと、接着層４０７中の導電性粒子１０９を介して電気的に接続されている。
【０２１０】
図３０（Ａ）に示す記憶素子２３４ａ、２３４ｂは、スイッチング用のＴＦＴ２１２ａ、２１２ｂが、設けられている。即ちアクティブマトリクス型記憶回路である。なお、図３０（Ｂ）に示すように、第１の導電層２５１、有機化合物層又は相変化層２５２、第２の導電層２５３で構成される記憶素子２５４を有する基板を貼り合わせることも可能である。このような記憶素子はパッシブマトリクス型記憶回路を構成する。
【０２１１】
また、上記実施形態において、複数のトランジスタを有する素子形成層４０１ｂに記憶素子を動作させる回路が形成されるが、これに限定される物ではない。例えば、記憶素子を有する素子形成層２０２ｂに記憶素子を動作させる回路が形成されてもよい。
【０２１２】
また、図３０（Ａ）において、記憶素子を有する素子形成層２０２ｂは基板２００ｂに形成された構造を有しているが、基板上に接着層を介して記憶素子を有する素子形成層２０２ｂを貼り合せても良い。
【０２１３】
本発明の半導体装置は、複数のトランジスタを有する素子形成層を形成する工程と、記憶素子を有する素子形成層を形成する工程とアンテナとして機能する導電層を形成する工程を、独立に並行して行うことができる。従って、本発明は短時間で効率よく半導体装置を作製することができる。また、複数のトランジスタを有する素子形成層や、記憶素子、アンテナとして機能する導電層それぞれが形成された時点で、それぞれの性能を確認し、選別して、複数のトランジスタを有する素子形成層や記憶素子やアンテナとして機能する導電層を電気的に接続させ半導体装置を完成させることができる。従って、欠陥品が作製される割合を抑えることができ、歩留まりを改善することができる。
【０２１４】
（実施形態１１）
本実施形態では、上記実施形態の構成とは異なる本発明の半導体装置の断面構造について説明する。より詳しくは、アンテナとして機能する導電層を有する素子形成層１０７ｂを有する基板１０８ｂ上に複数のトランジスタを有する素子形成層６０１ｂを設け、さらにその上に記憶素子を有する素子形成層６０２ｂを搭載した構造の半導体装置の断面構造について、図２６及び図３２を用いて説明する。
【０２１５】
本実施形態の半導体装置は、図２６（Ｅ）に示すように複数のトランジスタを有する素子形成層６０１ｂとアンテナが形成された基板１０８ｂとが接着層で貼り合わせられた構成を有する。又、複数のトランジスタを有する素子形成層６０１ｂ上に、記憶素子を有する素子形成層６０２ｂが、接着層で貼り合わせられた構成を有する。
【０２１６】
ここでは、複数のトランジスタを有する素子形成層６０１ｂは、代表的には複数のＴＦＴを有する領域１０２、１０３及びアンテナとして機能する導電層１０５で構成される。また、記憶素子を有する素子形成層６０２は、記憶素子を有する領域１０４で構成される。また、記憶素子を有する領域１０４は、制御回路、インターフェイス等を構成する複数のＴＦＴを含む領域１０３と、電気的に接続されている。
【０２１７】
上記の図２６（Ｅ）に示す構成を有する本発明の半導体装置の断面構造について、図３２を用いて説明する。
【０２１８】
図３２に示すように、複数のＴＦＴを有する素子形成層６０１ｂは、ＴＦＴ１１１、１１３、１１４を有し、これらのＴＦＴの構造は上述した通りである。また、記憶素子を有する素子形成層６０２ｂが形成された絶縁層６２１ｂが、絶縁層６１５上に接着層６１１を用いて搭載されている。
【０２１９】
また、複数のトランジスタを有する素子形成層６０１ｂとアンテナを有する素子形成層１０７ｂは接着層１０６で貼り合わせられている。具体的には、絶縁層１１５とアンテナを有する素子形成層１０７ｂは接着層１０６で貼り合わせられている。また、複数のトランジスタを有する素子形成層６０１ｂのＴＦＴ１１３のソース配線又はドレイン配線として機能する導電層１２４ｃと、素子形成層１０７ｂのアンテナとして機能する導電層１２５ｂは、接着層１０６の導電性粒子１０９を介して電気的に接続されている。
【０２２０】
図３２においては、記憶素子６３４に、スイッチング用のＴＦＴ１１２が接続されている。即ち、スイッチング用のＴＦＴ１１２のソース配線又はドレイン配線の一方に、記憶素子６３４の第１の導電層が接続されている。また、スイッチング用のＴＦＴ１１２のソース配線又はドレイン配線の他方は、記憶素子の第１の導電層又は第２の導電層と同時に形成された導電層と接続されている。ここでは、ソース配線又はドレイン配線として機能する導電層１２４ｂの他方は、導電層６２５を介して導電層６２６と接続している。なお、導電層６２５は、記憶素子の第１の導電層と同時に形成された導電層であり、導電層６２６は、記憶素子の第２の導電層と同時に形成された導電層であり、接続端子として機能する。
【０２２１】
また、記憶素子を有する素子形成層６０２に形成された記憶素子６３４のスイッチング用のＴＦＴ１１２と、複数のＴＦＴを有する素子形成層６０１ｂに形成された記憶素子を動作させる回路を構成するＴＦＴ１１１とが、導電部材６３１で電気的に接続されている。
【０２２２】
図３２に示す記憶素子６３４は、スイッチング用のＴＦＴ１１２が、各記憶素子に設けられた記憶素子を示す。なお、図３３に示すように、ＴＦＴを有する記憶素子の代わりに、第１の導電層６５１、有機化合物層又は相変化層６５２、第２の導電層６５３で構成される記憶素子６５４が形成される基板６２２を、接着層６１１を用いて基板１０３ｂ上に搭載することも可能である。
【０２２３】
また、本実施形態では、記憶素子を有する素子形成層６０２を素子形成層６０１上に搭載したが、これに限定されず、記憶素子及びアンテナを有する素子形成層や、アンテナを有する素子形成層を素子形成層６０１上に搭載しても良い。
【０２２４】
本発明の半導体装置は、複数のＴＦＴを有する素子形成層上に、記憶素子を含む層を積層した構成を有することを特徴とし、上記特徴により、小型の半導体装置を提供することができる。また、複数のトランジスタを有する素子形成層を形成する工程と、記憶素子を有する素子形成層を形成する工程、アンテナとして機能する導電層を形成する工程を、独立に並行して行うことができる。従って、本発明は短時間で効率よく半導体装置を作製することができる。また、複数のトランジスタを有する素子形成層や、記憶素子、アンテナとして機能する導電層それぞれが形成された時点で、それぞれの性能を確認し、選別して、複数のトランジスタを有する素子形成層や記憶素子を電気的に接続させ半導体装置を完成させることができる。従って、欠陥品が作製される割合を抑えることができ、歩留まりを改善することができる。
【０２２５】
（実施形態１２）
本実施形態では、半導体装置の作製方法に関して図面を参照して説明する。ここでは、実施形態７の図２７（Ａ）で示す半導体装置の作製方法を示すが、各実施形態に示される半導体装置にそれぞれ、本実施形態を適宜適応することが可能である。
【０２２６】
図３４（Ａ）に示すように、実施の形態６と同様に、基板１１００の一表面に、剥離層１１０１、１１０２を形成する。
【０２２７】
次に、図３４（Ｂ）に示すように、実施の形態６と同様に、剥離層１１０１、１１０２を覆うように、下地となる絶縁層１１０５を形成する。次に、絶縁層１１０５上に、非晶質半導体層を形成した後、非晶質半導体層を公知の結晶化法により結晶化して、結晶質半導体層を形成する。その後、得られた結晶質半導体層を所望の形状にエッチングして結晶質半導体層１１２７〜１１３０を形成する。次に、結晶質半導体層１１２７〜１１３０を覆うゲート絶縁層を形成する。次に、ゲート絶縁層上に、第１の導電層と第２の導電層を積層して形成する。次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極を形成するためのエッチング処理を行って、導電層１１０７〜１１１０を形成する。次に、結晶質半導体層１１２７〜１１３０に、イオンドープ法又はイオン注入法により、Ｎ型を付与する不純物元素を低濃度に添加して、Ｎ型不純物領域を形成する。次に、絶縁層と導電層１１０７〜１１１０を覆うように、絶縁層１１４１を形成する。
【０２２８】
次に、実施の形態６と同様に、絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電層１１０７〜１１１０の側面に接するサイドウォール絶縁層１１１５〜１１１８を形成する。なお、サイドウォール絶縁層１１１５〜１１１８を形成するためのエッチング工程により、絶縁層もエッチングされ、ゲート絶縁層１１１９〜１１２２が形成される。続いて、サイドウォール絶縁層１１１５〜１１１８をマスクとして、結晶質半導体層１１２７〜１１３０にＮ型を付与する不純物元素を添加して、第１のＮ型不純物領域（ＬＤＤ領域ともよぶ）１１２３ａ〜１１２３ｄと、第２のＮ型不純物領域（ソース領域及びドレイン領域ともよぶ）１１２４ａ〜１１２４ｄとを形成する。第１のＮ型不純物領域１１２３ａ〜１１２３ｄが含む不純物元素の濃度は、第２のＮ型不純物領域１１２４ａ〜１１２４ｄの不純物元素の濃度よりも低い。
【０２２９】
上記工程を経て、ｎ型のＴＦＴ１１３１〜１１３４が完成する。
【０２３０】
次に、ＴＦＴ１１３１〜１１３４を覆うように、単層又は積層で絶縁層１１４２を形成する。
【０２３１】
次に、図３４（Ｃ）に示すように、実施の形態６と同様に、フォトリソグラフィ法により絶縁層１１４１、１１４２をエッチングして、Ｎ型不純物領域１１２４ａ〜１１２４ｄを露出させるコンタクトホール１１４３〜１１５０を形成する。このときコンタクトホール１１５１は、絶縁層１１４１、１１４２とともに、絶縁層１１０５をもエッチングして、基板１１００の一部を露出させる。
【０２３２】
次に、図３４（Ｄ）に示すように、コンタクトホール１１４３〜１１５１を充填するように、導電層を形成し、当該導電層をパターン加工して、導電層１１５５〜１１６２を形成する。導電層１１５５〜１１６２は、ＴＦＴのソース配線又はドレイン配線として機能する。また導電層１１５９は基板表面にまで達している。また、導電層１１５９は、剥離層１１０１、１１０２に接しておらず、絶縁層１１０５、１１４１、１１４２に接する。これは、剥離層１１０１、１１０２をエッチング剤により除去する際に、導電層１１５９がエッチング剤により除去されないようにするためである。
【０２３３】
次に、図３４（Ｅ）に示すように、実施の形態６と同様に、導電層１１５５〜１１６２を覆うように、単層又は積層で絶縁層１１６３を形成する。導電層１１５４〜１１６２を覆う絶縁層１１６３は、薄膜トランジスタを覆う絶縁層１１４２と同様の手法及び材料を用いて形成することができる。次に、導電層１１５４〜１１６２を覆う絶縁層１１６３にコンタクトホールを形成し、導電層１１６４を形成する。導電層１１６４は、後に形成される記憶素子の第１の導電層として機能する。
【０２３４】
次に、導電層１１６４の端部を覆うように絶縁層１１６５を形成した後、有機化合物層又は相変化層１１６６、導電層１１６７を形成する。導電層１１６４、有機化合物層又は相変化層１１６６、及び導電層１１６７で記憶素子１１６９を構成する。導電層１１６４は、記憶素子１１６９の第２の導電層として機能する。この後、絶縁層１１６８を形成してもよい。
【０２３５】
次に、図３５（Ａ）に示すように、実施の形態６と同様に、剥離層１１０１、１１０２が露出するように、フォトリソグラフィ法により絶縁層１１０５、１１４１、１１４２、１１６３、１１６８をエッチングして、開口部１１７１、１１７２を形成する。
【０２３６】
次に、図３５（Ｂ）に示すように、実施の形態６と同様に、開口部１１７１、１１７２にエッチング剤を導入して、剥離層１１０１、１１０２を除去する。
【０２３７】
次に、図３５（Ｃ）に示すように、実施の形態６と同様に、複数のトランジスタを有する素子形成層１１７０において記憶素子が形成されている面を、基体１１８１に接着させて、複数のトランジスタを有する素子形成層１１７０と基体１１８１を接着させた後、複数のトランジスタを有する素子形成層１１７０を基板１１００から完全に剥離する（図３６（Ａ）の断面図参照）。
【０２３８】
次に、図３６（Ｂ）に示すように、実施の形態６と同様に、複数のトランジスタを有する素子形成層１１７０の他方の面を、導電層１１８２が設けられた基板１１８３に接着させる。この際、導電性粒子１９００を含む接着層１１９１を用いて接着する。また、ＴＦＴ１１３３のソース配線又はドレイン配線として機能する導電層１１５９と、基板１１８３ｂ上の導電層１１８２ｂとが、導電性粒子１１９０で接するように、複数のトランジスタを有する素子形成層１１７０と基板１１８３ｂとを接着させる。
【０２３９】
次に、複数のトランジスタを有する素子形成層１１７０と基体１１８１、１１８３ｂとが接着したものを、スライシング装置やレーザ照射装置等を用いて分断する。
【０２４０】
上記工程を経て、非接触でデータを交信する機能を有する半導体装置が完成する。
【０２４１】
また、本実施形態では、複数のトランジスタを有する素子形成層１１７０と、導電層を有する基板１１８３ｂとを接着させた後、分断して半導体装置を形成しているが、この工程に限定されない。複数のトランジスタを有する素子形成層１１７０と基体１１８１を接着し、分断した後、複数のトランジスタを有する素子形成層１１７０に、導電層１１８２を有する基板１１８３ｂを接着してもよい。
【０２４２】
このように、本発明の半導体装置は、小型、薄型、軽量であり、フレキシブル性を有するために、多種多様の用途が実現し、物品に貼り付けても、その物品のデザイン性を損なうことがない。
【０２４３】
（実施形態１３）
次に、本発明の半導体装置が有する記憶回路の構成とその動作について図面を参照して説明する。本発明の記憶回路は、メモリセル２１がマトリクス状に設けられたメモリセルアレイ２２と、デコーダ２３、２４と、セレクタ２５と、読み出し／書き込み回路２６とを有する。メモリセル２１は、記憶素子３０を有する（図１２（Ａ）参照）。
【０２４４】
記憶素子３０は、ワード線Ｗｙ（１≦ｙ≦ｎ）を構成する第１の導電層２７と、ビット線Ｂｘ（１≦ｘ≦ｍ）を構成する第２の導電層２８と、第１の導電層２７と、第２の導電層２８の間に設けられた有機化合物層又は相変化層２９ａとを有する（図１３（Ａ）参照）。図１３Ｂに示すように、隣接する有機化合物層又は相変化層２９ａの間には、絶縁層３３が設けられる。また、記憶素子３０上に、絶縁層３４が設けられる。ワード線Ｗｙを構成する第１の導電層２７は、第１の方向に延在して設けられ、ビット線Ｂｘを構成する第２の導電層２８は、第１の方向と垂直な第２の方向に延在して設けられる。つまり、第１の導電層２７と第２の導電層２８はストライプ状に、互いに交差するように設けられる。
【０２４５】
なお、有機化合物層又は相変化層２９ａの構成によっては、記憶素子３０に対するデータの書き込みを光学的作用により行う場合がある。その場合、第１の導電層２７と第２の導電層２８のうち、一方又は両方は透光性を有することが必要である。透光性を有する導電層は、インジウム錫酸化物（ＩＴＯ）等の透明な導電性材料を用いて形成するか、又は、透明な導電性材料でなくても、光を透過する厚さで形成する。
【０２４６】
また、図１２（Ａ）に示す等価回路図は、パッシブ型の場合であるが、メモリセル２１にトランジスタ３１を設けたアクティブ型を採用してもよい（図１４参照）。その場合、スイッチング用のトランジスタ３１のゲート電極はワード線Ｗｙ（１≦ｙ≦ｎ）に接続され、ソース電極及びドレイン電極の一方はビット線Ｂｘ（１≦ｘ≦ｍ）に接続され、ソース電極及びドレイン電極の他方は、記憶素子３０の一方の導電層に接続する。
【０２４７】
有機化合物層又は相変化層２９ａの代表例の一つとして、有機化合物材料が挙げられる。以下、有機化合物材料で形成される層を有機化合物層と示す。
【０２４８】
有機化合物層の代表的例としては、４、４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニルアミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物やフタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物等の正孔輸送性の高い物質を用いることができる。
【０２４９】
また、他にも有機化合物材料として、電子輸送性が高い材料を用いることができ、例えばトリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料や、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等の化合物等を用いることができる。
【０２５０】
また、他にも有機化合物材料として、４−ジシアノメチレン−２−メチル−６−（１，１，７，７−テトラメチルジュロリジル−９−エニル）−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔ−ブチル−６−（１，１，７，７−テトラメチルジュロリジル−９−エニル）−４Ｈ−ピラン、ペリフランテン、２，５−ジシアノ−１，４−ビス（１０−メトキシ−１，１，７，７−テトラメチルジュロリジル−９−エニル）ベンゼン、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、２，５，８，１１−テトラ−ｔ−ブチルペリレン（略称：ＴＢＰ）等が挙げられる。また、上記発光材料を分散してなる層を形成する場合に母体となる材料としては、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）等のアントラセン誘導体、４，４’−ビス（Ｎ−カルバゾリル）ビフェニル（略称：ＣＢＰ）等のカルバゾール誘導体、ビス［２−（２−ヒドロキシフェニル）ピリジナト］亜鉛（略称：Ｚｎｐｐ２）、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：ＺｎＢＯＸ）などの金属錯体等を用いることができる。また、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等を用いることができる。
【０２５１】
また、上記有機化合物に、酸化物半導体又は金属酸化物が添加されてもよい。酸化物半導体又は金属酸化物の具体例としては、モリブデン酸化物（ＭｏＯｘ）、バナジウム酸化物（ＶＯｘ）、ルテニウム酸化物（ＲｕＯｘ）、タングステン酸化物（ＷＯｘ）、コバルト酸化物（Ｃｏｘ）、ニッケル酸化物（ＮｉＯｘ）、銅酸化物（ＣｕＯｘ）等が挙げられる。この他、インジウム錫酸化物（ＩＴＯ）や亜鉛酸化物（ＺｎＯ）等を用いることができる。
【０２５２】
また、有機化合物層には、光学的作用により、電気抵抗が変化する材料を用いることができる。例えば、光を吸収することによって酸を発生する化合物（光酸発生剤）をドープした共役高分子を用いることができる。共役高分子として、ポリアセチレン類、ポリフェニレンビニレン類、ポリチオフェン類、ポリアニリン類、ポリフェニレンエチニレン類等を用いることができる。また、光酸発生剤としては、アリールスルホニウム塩、アリールヨードニウム塩、ｏ−ニトロベンジルトシレート、アリールスルホン酸ｐ−ニトロベンジルエステル、スルホニルアセトフェノン類、Ｆｅ−アレン錯体ＰＦ６塩等を用いることができる。
【０２５３】
次に、上記構成を有する記憶回路にデータの書き込みを行う際の動作について説明する。データの書き込みは、光学的作用又は電気的作用により行う。なお、光学的作用とは、外部から光を照射することであり、電気的作用とは記憶素子の第１の導電層及び第２の導電層に所定以上の電圧を印加することである。
【０２５４】
メモリセル２１にデータ「１」を書き込む場合、まず、デコーダ２３、２４およびセレクタ２５によってメモリセル２１を選択する。具体的には、デコーダ２４によって、メモリセル２１に接続されるワード線Ｗ３に所定の電圧Ｖ２を印加する。また、デコーダ２３とセレクタ２５によって、メモリセル２１に接続されるビット線Ｂ３を読み出し／書き込み回路２６に接続する。そして、読み出し／書き込み回路２６からビット線Ｂ３へ書き込み電圧Ｖ１を出力する。こうして、当該メモリセル２１を構成する第１の導電層と第２の導電層の間には電圧Ｖｗ＝Ｖ１−Ｖ２を印加する。電位Ｖｗを適切に選ぶことで、当該導電層間に設けられた有機化合物層又は相変化層２９を物理的もしくは電気的変化させ、データ「１」の書き込みを行う。具体的には、読み出し動作電圧において、データ「１」の状態の第１の導電層と第２の導電層の間の電気抵抗が、データ「０」の状態と比して、大幅に小さくなるように変化させるとよい。例えば、（Ｖ１、Ｖ２）＝（０Ｖ、５〜１５Ｖ）、あるいは（３〜５Ｖ、−１２〜−２Ｖ）の範囲から適宜選べば良い。電圧Ｖｗは５〜１５Ｖ、あるいは−５〜−１５Ｖとすればよい。
【０２５５】
なお、非選択のワード線および非選択のビット線には、接続されるメモリセルにデータ「１」が書き込まれないよう制御する。例えば、非選択のワード線および非選択のビット線を浮遊状態とすればよい。メモリセルを構成する第１の導電層と第２の導電層の間は、ダイオード特性など、選択性を確保できる特性を有する必要がある。
【０２５６】
一方、メモリセル２１にデータ「０」を書き込む場合は、メモリセル２１には電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、デコーダ２３、２４およびセレクタ２５によってメモリセル２１を選択するが、読み出し／書き込み回路２６からビット線Ｂ３への出力電位を、選択されたワード線Ｗ３の電位あるいは非選択ワード線の電位と同程度とし、メモリセル２１を構成する第１の導電層と第２の導電層の間に、メモリセル２１の電気特性を変化させない程度の電圧（例えば−５〜５Ｖ）を印加すればよい。
【０２５７】
次に、光学的作用によりデータの書き込みを行う場合について説明する（図１３（Ｂ）参照）。この場合、透光性を有する導電層側（ここでは第２の導電層２８とする）から、レーザ照射装置３２により、有機化合物層にレーザ光を照射することにより、データの書き込みを行う。より詳しくは、選択された記憶素子３０が含む有機化合物層にレーザ光を照射して、有機化合物層を破壊する。破壊された有機化合物層は、絶縁化し、他の記憶素子３０と比較すると抵抗値が大幅に大きくなる。このように、レーザ光の照射により、記憶素子３０の電気抵抗が変化することを利用してデータの書き込みを行う。例えば、レーザ光を照射していない記憶素子３０を「０」のデータとする場合、記憶素子３０にレーザ光を照射して破壊することによって電気抵抗を大きくして「１」のデータを書き込むことが可能である。
【０２５８】
なお、本発明は、記憶素子３０にレーザ光を照射して、有機化合物層を絶縁化することによりデータを書き込む形態に制約されず、記憶素子３０の素子構造やレーザ光の強度を調整することにより、記憶素子３０にレーザ光を照射して、有機化合物層を絶縁破壊して、記憶素子３０の抵抗値を変化させることによりデータを書き込んでもよい。この場合、一対の導電層を短絡させた記憶素子３０は、他の記憶素子３０と比較すると、抵抗値が大幅に低くなる。このように、光学的作用を加えることにより、記憶素子３０の抵抗値が変化することを利用してデータの書き込みを行ってもよい。
【０２５９】
また、有機化合物層として、光を吸収することによって酸を発生する化合物（光酸発生剤）をドープした共役高分子を用いた場合、レーザ光を照射すると、照射された部分の電気抵抗値が変化し、未照射の部分は電気抵抗値が変化しない。この場合も、選択された有機化合物層にレーザ光を照射することにより、記憶素子３０の抵抗値が変化することを利用してデータの書き込みを行う。例えば、レーザ光を照射していない記憶素子３０を「０」のデータとする場合、選択された記憶素子３０にレーザ光を照射して電気抵抗値を変化させて「１」のデータを書き込むことが可能である。
【０２６０】
続いて、データの読み出しを行う際の動作について説明する（図１２参照）。データの読み出しは、メモリセルを構成する第１の導電層と第２の導電層の間の電気特性が、データ「０」を有するメモリセルとデータ「１」を有するメモリセルとで異なることを利用して行う。例えば、データ「０」を有するメモリセルを構成する第１の導電層と第２の導電層の間の実効的な電気抵抗（以下、単にメモリセルの電気抵抗と呼ぶ）が、読み出し電圧においてＲ０、データ「１」を有するメモリセルの電気抵抗を、読み出し電圧においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路は、読み出し部分の構成として、例えば、図１２（Ｂ）に示す抵抗素子４６と差動増幅器４７を用いた回路２６を考えることができる。抵抗素子４６は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。抵抗素子４６の代わりにトランジスタ４８を用いても良いし、差動増幅器の代わりにクロックドインバータ４９を用いることも可能である（図１２（Ｃ））。クロックドインバータ４９には、読み出しを行うときにＨｉ、行わないときにＬｏとなる、信号又は反転信号が入力される。勿論、回路構成は図１２に限定されない。
【０２６１】
メモリセル２１からデータの読み出しを行う場合、まず、デコーダ２３、２４およびセレクタ２５によってメモリセル２１を選択する。具体的には、デコーダ２４によって、メモリセル２１に接続されるワード線Ｗｙに所定の電圧Ｖｙを印加する。また、デコーダ２３とセレクタ２５によって、メモリセル２１に接続されるビット線Ｂｘを読み出し／書き込み回路２６の端子Ｐに接続する。その結果、端子Ｐの電位Ｖｐは、抵抗素子４６（抵抗値Ｒｒ）とメモリセル２１（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、メモリセル２１がデータ「０」を有する場合には、Ｖｐ０＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、メモリセル２１がデータ「１」を有する場合には、Ｖｐ１＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、図１２（Ｂ）では、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、図１２（Ｃ）では、クロックドインバータの変化点をＶｐ０とＶｐ１の間となるように選択することで、出力電位Ｖｏｕｔとして、データ「０」／「１」に応じて、Ｌｏ／Ｈｉ（もしくはＨｉ／Ｌｏ）が出力され、読み出しを行うことができる。
【０２６２】
例えば、差動増幅器をＶｄｄ＝３Ｖで動作させ、Ｖｙ＝０Ｖ、Ｖ０＝３Ｖ、Ｖｒｅｆ＝１．５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とすると、メモリセルのデータが「０」の場合、Ｖｐ０＝２．７ＶとなりＶｏｕｔはＨｉが出力され、メモリセルのデータが「１」の場合、Ｖｐ１＝０．３ＶとなりＶｏｕｔはＬｏが出力される。こうして、メモリセルの読み出しを行うことができる。
【０２６３】
上記の方法によると、有機化合物層又は相変化層２９の電気抵抗の状態は、抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。勿論、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、メモリセルの電気特性が、データ「０」と「１」とで、しきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。
【０２６４】
また、有機化合物層にレーザ光を照射することによりデータの書き込みを行った場合も同様であり、光学作用を加えていない記憶素子３０の抵抗値と、光学的作用を加えた記憶素子３０の抵抗値の相違を電気的に読み取ることにより、データの読み出しを行う。
【０２６５】
また、有機化合物層に、光を吸収することによって酸を発生する化合物（光酸発生剤）をドープした共役高分子を用いた場合も同様であり、光学的作用を加えていない記憶素子３０の抵抗値と、光学的作用を加えた記憶素子の抵抗値の相違を電気的に読み取ることにより、データの読み出しを行う。
【０２６６】
また、有機化合物層又は相変化層２９の代表例の一つとして、相変化層を用いてもよい。ここでは、相変化層とは、結晶状態と非晶質状態の間で可逆的に変化する材料、相変化層は第１の結晶状態と第２の結晶状態の間で可逆的に変化する材料、又は、非晶質状態から結晶状態にのみ変化する材料が挙げられる。このような材料で形成される層という。
【０２６７】
なお、可逆的な材料を用いる場合、データの読み出しとデータの書き込みを行うことができる。一方、不可逆的な材料を用いる場合は、データの読み出ししか行うことができない。このように、材料の種類によっては、相変化メモリは、読み出し専用メモリ又は読み出し／書き込みメモリになりうるため、半導体装置の用途に従って、相変化層に用いる材料を適宜選択する。
【０２６８】
相変化層において、結晶状態と非晶質状態の間で可逆的に変化する材料とは、ゲルマニウム（Ｇｅ）、テルル（Ｔｅ）、アンチモン（Ｓｂ）、硫黄（Ｓ）、酸化テルル（ＴｅＯｘ）、Ｓｎ（スズ）、金（Ａｕ）、ガリウム（Ｇａ）、セレン（Ｓｅ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）、Ｃｏ（コバルト）及び銀（Ａｇ）から選択された複数を有する材料であり、例えば、Ｇｅ−Ｔｅ−Ｓｂ−Ｓ、Ｔｅ−ＴｅＯ２−Ｇｅ−Ｓｎ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｇｅ−Ｔｅ−Ｓｎ、Ｓｎ−Ｓｅ−Ｔｅ、Ｓｂ−Ｓｅ−Ｔｅ、Ｓｂ−Ｓｅ、Ｇａ−Ｓｅ−Ｔｅ、Ｇａ−Ｓｅ−Ｔｅ−Ｇｅ、Ｉｎ−Ｓｅ、Ｉｎ−Ｓｅ−Ｔｌ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｅ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系材料が挙げられる。
【０２６９】
相変化層において、第１の結晶状態と第２の結晶状態の間で可逆的に変化する材料とは、銀（Ａｇ）、亜鉛（Ｚｎ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、インジウム（Ｉｎ）、アンチモン（Ｓｂ）、セレン（Ｓｅ）及びテルル（Ｔｅ）から選択された複数を有する材料であり、例えば、Ｔｅ−ＴｅＯ２、Ｔｅ−ＴｅＯ２−Ｐｄ、Ｓｂ２Ｓｅ３／Ｂｉ２Ｔｅ３が挙げられる。この材料の場合、相変化は２つの異なる結晶状態の間で行われる。
【０２７０】
相変化層において、非晶質状態から結晶状態にのみ変化する材料とは、テルル（Ｔｅ）、酸化テルル（ＴｅＯｘ）、アンチモン（Ｓｂ）、セレン（Ｓｅ）及びビスマス（Ｂｉ）から選択された複数を有する材料であり、例えば、Ａｇ−Ｚｎ、Ｃｕ−Ａｌ−Ｎｉ、Ｉｎ−Ｓｂ、Ｉｎ−Ｓｂ−Ｓｅ、Ｉｎ−Ｓｂ−Ｔｅが挙げられる。
【０２７１】
一対の導電層間に相変化材料を有する単純な構成を有する記憶素子は、作製工程が単純であり、安価な半導体装置の提供を可能とする。また、相変化メモリは、不揮発性メモリであるため、データを保持するための電池を内蔵する必要がなく、小型、薄型、軽量の半導体装置の提供を実現する。また、相変化層として不可逆的な材料を用いれば、データの書き換えを行うことはできない。そうすると、偽造を防止し、セキュリティを確保した半導体装置を提供することができる。
【０２７２】
次に、相変化層を有する記憶素子にデータの書き込みを行う際の動作について説明する。有機化合物層を用いた記憶素子と同様に、第１の導電層２７と第２の導電層２８の間に電圧を印加して、相変化材料の相を変えることにより、データの書き込みを行う。
【０２７３】
次に、光によりデータの書き込みを行う場合について説明する（図１３（Ｂ）参照）。この場合、透光性を有する導電層側（ここでは第２の導電層２８とする）から、相変化層にレーザ光を照射することにより行う。相変化層は、レーザ光の照射により、その構造に結晶学的な相変化が起こる。このように、レーザ光の照射により、相変化層の相が変わることを活用して、データの書き込みを行う。
【０２７４】
例えば、「１」のデータを書き込む際は、相変化層にレーザ光を照射して、結晶化温度以上に加熱した後、徐冷することにより、相変化層を結晶状態にする。一方、「０」のデータを書き込む際は、相変化層にレーザ光を照射して、融点以上に加熱昇温して溶融した後に急冷することにより、相変化層を非晶質状態にする。
【０２７５】
相変化層の相の変化は、メモリセル２１の大きさによるが、μｍオーダの径に絞ったレーザ光の照射により実現する。例えば、径が１μｍのレーザビームが１０ｍ／ｓｅｃの速度で通過するとき、１つのメモリセル２１が含む相変化層にレーザ光が照射される時間は１００ｎｓｅｃとなる。１００ｎｓｅｃという短い時間内で相を変化させるためには、レーザパワーは例えば１０ｍＷ、パワー密度は１０ｋＷ／ｍｍ２とするとよい。
【０２７６】
なお、相変化層に対するレーザ光の照射は、全てのメモリセル２１に対して行ってもよいし、選択的に行ってもよい。例えば、形成したばかりの相変化層が非晶質状態の場合、非晶質状態のままにするときはレーザ光を照射せず、結晶状態に変化させるときはレーザ光を照射するとよい。つまり、レーザ光を選択的に照射することで、データの書き込みを行ってもよい。このように、レーザ光を選択的に照射する場合は、パルス発振のレーザ照射装置を用いて行うとよい。
【０２７７】
上記の通り、レーザ光の照射によりデータの書き込みを行う本発明の構成は、半導体装置を簡単に大量に作成することができる。従って、安価な半導体装置を提供することができる。
【０２７８】
続いて、相変化層を有する記憶素子にデータの読み出しを行う際の動作は、有機化合物層を有する記憶素子と同様であり、相変化層の相状態に伴う抵抗変化から、電圧または電流の変化を読み取ることができる。
【０２７９】
また、上記構成とは異なる構成として、第１の導電層２７と有機化合物層又は相変化層２９ａの間、もしくは第２の導電層２８と有機化合物又は相変化層２９の間に、整流性を有する素子を設けてもよい（図１３（Ｃ）参照）。整流性を有する素子とは、代表的には、ショットキーダイオード、ＰＮ接合を有するダイオード、ＰＩＮ接合を有するダイオード、あるいはゲート電極とドレイン電極を接続したトランジスタである。もちろん、他の構成のダイオードでも構わない。ここでは、第１の導電層と有機化合物を含む層の間に、半導体層４４、４５を含むＰＮ接合ダイオードを設けた場合を示す。半導体層４４、４５のうち、一方は一方はＮ型半導体であり、他方はＰ型半導体である。このように整流作用を有する素子を設けることにより、メモリセルの選択性を向上し、読み出しや書き込みの動作マージンを向上させることができる。
【０２８０】
上記の通り、本発明の半導体装置が含む記憶回路は、一対の導電層間に有機化合物層又は相変化層が挟まれた単純な構造の記憶素子を有することを特徴とし、上記特徴により、作製が簡単であるために安価な半導体装置及びその作製方法を提供することができる。また、高集積化が容易なため、大容量の記憶回路を有する半導体装置及びその作製方法を提供することができる。
【０２８１】
また、本発明の半導体装置が含む記憶回路は、光学的作用又は電気的作用によりデータの書き込みを行うものであり、不揮発性であって、データの追記が可能であることを特徴とする。上記特徴により、書き換えによる偽造を防止してセキュリティを確保しつつ、新たなデータを追加して書き込むことができる。従って、高機能化と高付加価値化を実現した半導体装置及びその作製方法を提供することができる。
（実施形態１４）
次に、本発明の半導体装置が有する記憶回路の構成とその動作について図面を参照して説明する。メモリセル２１は、ビット線Ｂｘ（１≦ｘ≦ｍ）を構成する第１の導電層と、ワード線Ｗｙ（１≦ｙ≦ｎ）を構成する第２の導電層と、トランジスタ３１と、記憶素子３０とを有する。記憶素子３０は、一対の導電層の間に、有機化合物層が挟まれた構造を有する。トランジスタのゲート電極はワード線と接続され、ソース電極もしくはドレイン電極のいずれか一方はビット線と接続され、残る一方は記憶素子が有する２端子の一方と接続される。記憶素子の残る１端子は共通電極（電位Ｖｃｏｍ）と接続される。
【０２８２】
次に、メモリセル２１にデータの書き込みを行うときの動作について説明する（図１４）。
【０２８３】
まず、電気的作用によりデータの書き込みを行うときの動作について説明する。なお、書き込みはメモリセルの電気特性を変化させることで行うが、メモリセルの初期状態（電気的作用を加えていない状態）をデータ「０」、電気特性を変化させた状態を「１」とする。
【０２８４】
ここでは、ｘ列ｙ行目のメモリセル２１にデータを書き込む場合について説明する。メモリセル２１にデータ「１」を書き込む場合、まず、デコーダ２３、２４およびセレクタ２５によってメモリセル２１を選択する。具体的には、デコーダ２４によって、メモリセル２１に接続されるワード線Ｗｙに所定の電圧Ｖ２２を印加する。また、デコーダ２３とセレクタ２５によって、メモリセル２１に接続されるビット線Ｂｘを読み出し／書き込み回路２６に接続する。そして、読み出し／書き込み回路２６からビット線Ｂｘへ書き込み電圧Ｖ２１を出力する。
【０２８５】
こうして、メモリセルを構成するトランジスタ３１をオン状態とし、記憶素子３０に、ビット線を電気的に接続し、おおむねＶｗ＝Ｖｃｏｍ−Ｖ２１の電圧を印加する。なお、記憶素子３０の一方の電極は電位Ｖｃｏｍの共通電極に接続されている。電位Ｖｗを適切に選ぶことで、当該導電層間に設けられた有機化合物層を物理的もしくは電気的変化させ、データ「１」の書き込みを行う。具体的には、読み出し動作電圧において、データ「１」の状態の第１の導電層と第２の導電層の間の電気抵抗が、データ「０」の状態と比して、大幅に小さくなるように変化させるとよく、単に短絡（ショート）させてもよい。なお、電位は、（Ｖ２１、Ｖ２２、Ｖｃｏｍ）＝（５〜１５Ｖ、５〜１５Ｖ、０Ｖ）、あるいは（−１２〜０Ｖ、−１２〜０Ｖ、３〜５Ｖ）の範囲から適宜選べば良い。電圧Ｖｗは５〜１５Ｖ、あるいは−５〜−１５Ｖとすればよい。
【０２８６】
なお、非選択のワード線および非選択のビット線には、接続されるメモリセルにデータ「１」が書き込まれないよう制御する。具体的には、非選択のワード線には接続されるメモリセルのトランジスタをオフ状態とする電位（例えば０Ｖ）を印加し、非選択のビット線は浮遊状態とするか、Ｖｃｏｍと同程度の電位を印加するとよい。
【０２８７】
一方、メモリセル２１にデータ「０」を書き込む場合は、メモリセル２１には電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、デコーダ２３、２４およびセレクタ２５によってメモリセル２１を選択するが、読み出し／書き込み回路２６からビット線Ｂｘへの出力電位をＶｃｏｍと同程度とするか、ビット線Ｂｘを浮遊状態とする。その結果、記憶素子３０には、小さい電圧（例えば−５〜５Ｖ）が印加されるか、電圧が印加されないため、電気特性が変化せず、データ「０」書き込みが実現される。
【０２８８】
なお、光学的作用によりデータの書き込みを行う場合は、実施の形態１３と同様である。
【０２８９】
次に、電気的作用により、データの読み出しを行う際の動作について説明する。データの読み出しは、記憶素子３０の電気特性が、データ「０」を有するメモリセルとデータ「１」を有するメモリセルとで異なることを利用して行う。例えば、データ「０」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてＲ０、データ「１」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路は、読み出し部分の構成として、例えば、図１４（Ｂ）に示す抵抗素子２４６と差動増幅器２４７を用いた回路２６を考えることができる。抵抗素子２４６は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。抵抗素子２４６の代わりに、トランジスタ２４８を用いても良いし、差動増幅器２４７の代わりにクロックドインバータ２４９を用いることも可能である（図１４（Ｃ））。勿論、回路構成は図１４に限定されない。
【０２９０】
ｙ行ｘ列目メモリセル２１からデータの読み出しを行う場合、まず、デコーダ２３、２４およびセレクタ２５によってメモリセル２１を選択する。具体的には、デコーダ２４によって、メモリセル２１に接続されるワード線Ｗｙに所定の電圧Ｖ２４を印加し、トランジスタ３１をオン状態にする。また、デコーダ２３とセレクタ２５によって、メモリセル２１に接続されるビット線Ｂｘを読み出し／書き込み回路２６の端子Ｐに接続する。その結果、端子Ｐの電位Ｖｐは、抵抗素子２４６（抵抗値Ｒｒ）と記憶素子３０（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、メモリセル２１がデータ「０」を有する場合には、Ｖｐ０＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、メモリセル２１がデータ「１」を有する場合には、Ｖｐ１＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、図１４（Ｂ）では、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、図１４（Ｃ）では、クロックドインバータの変化点をＶｐ０とＶｐ１の間となるように選択することで、出力電位Ｖｏｕｔとして、データ「０」／「１」に応じて、Ｌｏ／Ｈｉ（もしくはＨｉ／Ｌｏ）が出力され、読み出しを行うことができる。
【０２９１】
例えば、差動増幅器をＶｄｄ＝３Ｖで動作させ、Ｖｃｏｍ＝０Ｖ、Ｖ０＝３Ｖ、Ｖｒｅｆ＝１．５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とし、トランジスタ３１のオン抵抗を無視できるとすると、メモリセルのデータが「０」の場合、Ｖｐ０＝２．７ＶとなりＶｏｕｔはＨｉが出力され、メモリセルのデータが「１」の場合、Ｖｐ１＝０．３ＶとなりＶｏｕｔはＬｏが出力される。こうして、メモリセルの読み出しを行うことができる。
上記の方法によると、記憶素子３０の抵抗値の相違と抵抗分割を利用して、電圧値で出力を読み取っている。勿論、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、メモリセルの電気特性が、データ「０」と「１」とで、しきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。
【実施例１】
【０２９２】
本実施例では、基板上に記憶素子を作製し、その記憶素子に電気的作用によりデータの書き込みを行ったときの電流電圧特性を調べた実験の結果について説明する。記憶素子は、基板上に、第１の導電層、第１の有機化合物層、第２の有機化合物層、第２の導電層の順に積層した素子であり、第１の導電層は酸化珪素とインジウム錫酸化物の化合物（ＩＴＳＯと略称されることがある）、第１の有機化合物層は４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］ビフェニル（ＴＰＤと略称されることがある）、第２の有機化合物層は、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（α−ＮＰＤと略称されることがある）、第２の導電層はアルミニウム、により形成した。また、第１の有機化合物層は１０ｎｍ、第２の有機化合物層は５０ｎｍの膜厚で形成した。
【０２９３】
まず、電気的作用によりデータの書き込みを行う前と、電気的作用によりデータを書き込んだ後の、記憶素子の電流電圧特性の測定結果について、図１６を用いて説明する。図１６は、横軸が電圧値、縦軸が電流値、プロット２６１は電気的作用によりデータを書き込む前の記憶素子の電流電圧特性、プロット２６２は電気的作用によりデータを書き込んだ後の記憶素子の電流電圧特性を示す。図１６から、データの書き込み前と、データの書き込み後とで、記憶素子の電流電圧特性には大きな変化がみられる。例えば、印加電圧１Ｖでは、データ書き込み前の電流値は４．８×１０−５ｍＡであるのに対し、データ書き込み後の電流値は１．１×１０２ｍＡであり、データの書き込み前と、データの書き込み後では、電流値に７桁の変化が生じている。このように、データの書き込み前と、データの書き込み後では、記憶素子の抵抗値に変化が生じており、この記憶素子の抵抗値の変化を、電圧値又は電流値により読み取れば、記憶回路として機能させることができる。
【０２９４】
次に、同様に基板上に記憶素子を作製した試料１〜試料６において、記憶素子に電気的作用によりデータの書き込みを行ったときの電流電圧特性を調べた実験の結果について図２２〜２４を用いて説明する。なお、ここでは、有機メモリ素子に電圧を印加して、有機メモリ素子を短絡させて書き込みを行った。図２２〜２４は、それぞれ、横軸が電圧値、縦軸が電流密度値、丸印のプロットは電気的作用によりデータを書き込み前の記憶素子の電流電圧特性、四角印のプロットは電気的作用によりデータを書き込んだ後の、記憶素子の電流電圧特性を示す。また、試料１〜試料６の水平面における大きさは、２ｍｍ×２ｍｍである。
【０２９５】
試料１として、第１の導電層７０１、第１の有機化合物層７０２、第２の導電層７０３の順に積層した素子を図２５（Ａ）に示す。第１の導電層７０１をＩＴＳＯ、第１の有機化合物層７０２をＴＰＤ、第２の導電層７０３をアルミニウムで形成した。また、第１の有機化合物層は５０ｎｍの膜厚で形成した。試料１の電流電圧特性を図２２（Ａ）に示す。
【０２９６】
また、試料２として、第１の導電層７０１、第１の有機化合物層７１１、第２の導電層７０３の順に積層した素子を図２５（Ｂ）に示す。第１の導電層をＩＴＳＯ、第１の有機化合物層を、２，３，５，６−テトラフルオロ−７，７，８，８，−テトラシアノキノジメンタン（Ｆ４−ＴＣＮＱと略称されることがある）を添加したＴＰＤ、第２の導電層をアルミニウムで形成した。また、第１の有機化合物層の厚さを５０ｎｍとし、Ｆ４−ＴＣＮＱを０．０１ｗｔ比添加して形成した。試料２の電流電圧特性を図２２（Ｂ）に示す。
【０２９７】
また、試料３として、第１の導電層７０１、第１の有機化合物層７２１、第２の有機化合物層７２２、第２の導電層７０３の順に積層した素子を図２５（Ｃ）に示す。第１の導電層をＩＴＳＯ、第１の有機化合物層をＴＰＤ、第２の有機化合物層をＦ４−ＴＣＮＱ、第２の導電層をアルミニウムで形成した。また、第１の有機化合物層であるＴＰＤの厚さを５０ｎｍの膜厚とし、第２の有機化合物層であるＦ４−ＴＣＮＱを厚さ１ｎｍで形成した。試料３の電流電圧特性を図２３（Ａ）に示す。
【０２９８】
また、試料４として、第１の導電層７０１、第１の有機化合物層７３１、第２の有機化合物層７３２、第２の導電層７０３の順に積層した素子を図２５（Ｄ）に示す。第１の導電層はＩＴＳＯ、第１の有機化合物層はＦ４−ＴＣＮＱ、第２の有機化合物層はＴＰＤ、第２の導電層はアルミニウム、により形成した。また、第１の有機化合物層であるＦ４−ＴＣＮＱを厚さ１ｎｍで形成し、第２の有機化合物層であるＴＰＤを厚さ５０ｎｍで形成した。試料４の電流電圧特性を図２３（Ｂ）に示す。
【０２９９】
また、試料５として、第１の導電層７０１、第１の有機化合物層７４１、第２の有機化合物層７４２、第２の導電層７０３の順に積層した素子を図２５（Ｅ）に示す。第１の導電層はＩＴＳＯ、第１の有機化合物層は、Ｆ４−ＴＣＮＱを添加したＴＰＤ、第２の有機化合物層はＴＰＤ、第２の導電層はアルミニウム、により形成した。また、第１の有機化合物層を厚さ４０ｎｍで形成し、Ｆ４−ＴＣＮＱを０．０１ｗｔ比添加して形成した。また、第２の有機化合物層を厚さ４０ｎｍで形成した。試料５の電流電圧特性を図２４（Ａ）に示す。
【０３００】
また、試料６として、第１の導電層７０１、第１の有機化合物層７５１、第２の有機化合物層７５２、第２の導電層７０３の順に積層した素子を図２５（Ｆ）に示す。第１の導電層はＩＴＳＯ、第１の有機化合物層はＴＰＤ、第２の有機化合物層はＦ４−ＴＣＮＱを添加したＴＰＤ、第２の導電層はアルミニウム、により形成した。また、第１の有機化合物層を厚さ４０ｎｍで形成した。また、第２の有機化合物層を厚さ１０ｎｍで、Ｆ４−ＴＣＮＱを０．０１ｗｔ比添加して形成した。試料６の電流電圧特性を図２４（Ｂ）に示す。
【０３０１】
図２２〜２４に示す実験結果からも、試料１〜試料６において、データの書き込み前と、記憶素子の書込み前後で、記憶素子の電流電圧特性に大きな変化がみられる。また、これらの試料の記憶素子において、各記憶素子が短絡する電圧にも再現性があり、誤差は０．１Ｖ以内であった。
【０３０２】
次に、試料１〜試料６の書込み電圧、書込み前後の特性を表１に示す。
【表１】
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【０３０３】
表１において、書込み電圧（Ｖ）は、各記憶素子が短絡するときの印加電圧値を示す。また、Ｒ（１Ｖ）は、印加電圧１Ｖ時の、記憶素子の書込み後の電流密度を書込み前の電流密度で除算した値である。同様に、Ｒ（３Ｖ）は、印加電圧３Ｖ時の、記憶素子の書込み後の電流密度を書込み前の電流密度で除算した値である。即ち、記憶素子の書込み後に流れる電流密度の変化を示す。印加電圧が３Ｖの場合と比較して１Ｖ印加した場合、有機メモリ素子の電流密度の差は１０の４乗以上と大きいことが分かる。
【０３０４】
なお、上記のような記憶素子を記憶回路として用いる場合、データの読み出し動作の度に、記憶素子には所定の電圧値（短絡しない程度の電圧値）が印加され、その抵抗値の読み取りが行われる。従って、上記の記憶素子の電流電圧特性には、読み出し動作を繰り返し行っても、つまり、所定の電圧値を繰り返し印加しても、変化しないような特性が必要となる。そこで、データの読み出し動作を行った後の記憶素子の電流電圧特性の測定結果について、図１７を用いて説明する。なお、この実験では、データの読み出し動作を１回行う度に、記憶素子の電流電圧特性を測定した。データの読み出し動作は合計５回行ったので、記憶素子の電流電圧特性の測定は計５回行った。また、この電流電圧特性の測定は、電気的作用によりデータの書き込みが行われて抵抗値が変化した記憶素子と、抵抗値が変化していない記憶素子の、２つの記憶素子に対して行った。
【０３０５】
図１７は、横軸が電圧値、縦軸が電流値、プロット２７１は電気的作用によりデータの書き込みが行われて抵抗値が変化した記憶素子の電流電圧特性、プロット２７２は抵抗値が変化していない記憶素子の電流電圧特性を示す。プロット２７１から分かるように、抵抗値が変化していない記憶素子の電流電圧特性は、電圧値が１Ｖ以上のときに特に良好な再現性を示す。同様に、プロット２７２から分かるように、抵抗値が変化した記憶素子の電流電圧特性も、電圧値が１Ｖ以上のときに特に良好な再現性を示す。上記の結果から、データの読み出し動作を複数回繰り返し行っても、その電流電圧特性は大きく変化せず、再現性は良好である。上記の記憶素子を記憶回路として用いることができる。
【実施例２】
【０３０６】
本実施例では、光学的作用により、記憶回路にデータの書き込みを行う際に用いるレーザ照射装置について図面を参照して説明する。
【０３０７】
レーザ照射装置１００１は、レーザ光を照射する際の各種制御を実行するコンピュータ１００２と、レーザ光を出力するレーザ発振器１００３と、電源１００４と、レーザ光を減衰させるための光学系１００５と、レーザ光の強度を変調するための音響光学変調器１００６と、レーザ光の断面を縮小するためのレンズや光路を変更するためのミラー等で構成される光学系１００７と、Ｘ軸ステージ及びＹ軸ステージを有する移動機構１００９と、コンピュータ１００２から出力される制御データを変換するＤ／Ａ変換部１０１０と、Ｄ／Ａ変換部から出力されるアナログ電圧に応じて、音響光学変調器１００６を制御するドライバ１０１１と、移動機構１００９を駆動するための信号を出力するドライバ１０１２と、被照射物上にレーザ光の焦点を合わせるためのオートフォーカス機構１０１３とを有する（図１８参照）。レーザ発振器１００３には、紫外光、可視光、又は赤外光を発振することが可能なレーザ発振器を用いることができ、具体的には、ＡｒＦ、ＫｒＦ、ＸｅＣｌ、Ｘｅ等のエキシマレーザ発振器、Ｈｅ、Ｈｅ−Ｃｄ、Ａｒ、Ｈｅ−Ｎｅ、ＨＦ等の気体レーザ発振器、ＹＡＧ、ＧｄＶＯ４、ＹＶＯ４、ＹＬＦ、ＹＡｌＯ３などの結晶にＣｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍをドープした結晶を使った固体レーザ発振器、ＧａＮ、ＧａＡｓ、ＧａＡｌＡｓ、ＩｎＧａＡｓＰ等の半導体レーザ発振器を用いることができる。
【０３０８】
次に、上記構成を有するレーザ照射装置１００１の動作について説明する。まず、基板１０１４が移動機構１００９に装着されると、コンピュータ１００２は図外のカメラによって、レーザ光を照射する記憶素子の位置を検出する。次いで、コンピュータ１００２は、検出した位置データに基づいて、移動機構１００９を移動させるための移動データを生成する。続いて、コンピュータ１００２が、ドライバ１０１１を介して音響光学変調器１００６の出力光量を制御することにより、レーザ発振器１００３から出力されたレーザ光は、光学系１００５によって減衰された後、音響光学変調器１００６によって所定の光量になるように光量が制御される。一方、音響光学変調器１００６から出力されたレーザ光は、光学系１００７で光路及びビームスポット形状を変化させ、レンズで集光した後、基板１０１４上に該レーザ光を照射する。このとき、コンピュータ１００２が生成した移動データに従い、移動機構１００９をＸ方向及びＹ方向に移動制御する。この結果、所定の場所にレーザ光が照射され、レーザ光の光エネルギー密度が熱エネルギーに変換され、基板１０１４上に設けられた記憶素子に選択的にレーザ光が照射される。なお、上記の記載によると、移動機構１００９を移動させてレーザ光の照射を行う例を示しているが、光学系１００７を調整することによってレーザ光をＸ方向およびＹ方向に移動させてもよい。
【０３０９】
上記のようなレーザ照射装置を用いて、レーザ光を照射することによりデータの書き込みを行う本発明は、リーダライタに組み込むことで、データの書き込みを簡単に行うことができる。従って、大量のデータの書き込みを短時間で行うことができる。
【実施例３】
【０３１０】
本発明の半導体装置の用途は広範にわたるものであるが、以下にはその用途の具体例について説明する。本発明の半導体装置２０は、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１９（Ａ）参照）、包装用容器類（包装紙やボトル等、図１９（Ｂ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１９（Ｃ）参照）、乗物類（自転車等、図１９（Ｄ）参照）、身の回り品（鞄や眼鏡等、図１９（Ｅ）参照）、食品類、衣類、生活用品類、電子機器等の物品に設けて活用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビと呼んだり、テレビ受像機やテレビジョン受像機とも呼んだりする）、携帯電話等を指す。
【０３１１】
本発明の半導体装置２０は、プリント基板に実装したり、表面に貼ったり、埋め込んだりして、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして、各物品に固定される。本発明の半導体装置２０は、小型・薄型・軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置２０を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。
【０３１２】
次に、本発明の半導体装置を実装した電子機器の一態様について図面を参照して説明する。ここで例示する電子機器は携帯電話機であり、筐体２７００、２７０６、パネル２７０１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４、及びバッテリ２７０５を有する（図２０参照）。パネル２７０１はハウジング２７０２に脱着自在に組み込まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板２７０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明の半導体装置を用いることができる。プリント配線基板２７０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。
【０３１３】
パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と接着される。上記のパネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される。パネル２７０１が含む画素領域２７０９は、筐体２７００に設けられた開口窓から視認できるように配置されている。
【０３１４】
上記の通り、本発明の半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体２７００、２７０６内部の限られた空間を有効に利用することができる。
【０３１５】
また、本発明の半導体装置は、ＴＦＴを含む層上に、記憶素子を含む層を積層した構成を有するため、小型の半導体装置を用いた電子機器を提供することができる。
【０３１６】
また、本発明の半導体装置は、一対の導電層間に有機化合物層又は相変化層が挟まれた単純な構造の記憶素子を有するため、安価な半導体装置を用いた電子機器を提供することができる。  また、本発明の半導体装置は高集積化が容易なため、大容量の記憶回路を有する半導体装置を用いた電子機器を提供することができる。
【０３１７】
また、本発明の半導体装置が含む記憶回路は、光学的作用又は電気的作用によりデータの書き込みを行うものであり、不揮発性であって、データの追記が可能であることを特徴とする。上記特徴により、書き換えによる偽造を防止することができ、新たなデータを追加して書き込むことができる。従って、高機能化と高付加価値化を実現した半導体装置を用いた電子機器を提供することができる。
【０３１８】
なお、筐体２７００、２７０６は、携帯電話機の外観形状を一例として示したものであり、本実施例に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。
【０３１９】
続いて、本発明の半導体装置を活用したシステムの一例について説明する。まず、表示部２９４を含む携帯端末の側面にリーダライタ２９５を設けて、物品２９７の側面に本発明の半導体装置２０を設けておく（図２１（Ａ）参照）。また、あらかじめ、半導体装置２０に物品２９７の原材料や原産地、流通過程の履歴等の情報を記憶させておく。そして、半導体装置２０をリーダライタ２９５にかざすと同時に、半導体装置２０が含む情報が表示部２９４に表示されるようにすれば、利便性が優れたシステムを提供することができるまた、別の例として、ベルトコンベアの脇にリーダライタ２９５を設けておく（図２１（Ｂ）参照）。そうすれば、物品２９７の検品を極めて簡単に行うことが可能なシステムを提供することができる。このように、本発明の半導体装置を物品の管理や流通のシステムに活用することで、システムの高機能化を図り、利便性を向上させることができる。
【図面の簡単な説明】
【０３２０】
【図１】本発明の半導体装置を説明する図。
【図２】本発明の半導体装置を説明する図。
【図３】本発明の半導体装置を説明する図。
【図４】本発明の半導体装置を説明する図。
【図５】本発明の半導体装置を説明する図。
【図６】本発明の半導体装置を説明する図。
【図７】本発明の半導体装置を説明する図。
【図８】本発明の半導体装置を説明する図。
【図９】本発明の半導体装置の作製方法を説明する図。
【図１０】本発明の半導体装置の作製方法を説明する図。
【図１１】本発明の半導体装置の作製方法を説明する図。
【図１２】本発明の記憶回路を説明する図。
【図１３】本発明の記憶素子を説明する図。
【図１４】本発明の記憶回路を説明する図。
【図１５】本発明の半導体装置を説明する図。
【図１６】記憶素子の電流電圧特性を示す図。
【図１７】記憶素子の電流電圧特性を示す図。
【図１８】レーザ照射装置を説明する図
【図１９】本発明の半導体装置の使用形態について説明する図。
【図２０】本発明の本発明の半導体装置を用いた電子機器を説明する図。
【図２１】本発明の半導体装置の使用形態について説明する図。
【図２２】記憶素子の電流電圧特性を示す図。
【図２３】記憶素子の電流電圧特性を示す図。
【図２４】記憶素子の電流電圧特性を示す図。
【図２５】記憶素子の構造を示す図。
【図２６】本発明の半導体装置を説明する図。
【図２７】本発明の半導体装置を説明する図。
【図２８】本発明の半導体装置を説明する図。
【図２９】本発明の半導体装置を説明する図。
【図３０】本発明の半導体装置を説明する図。
【図３１】本発明の半導体装置を説明する図。
【図３２】本発明の半導体装置を説明する図。
【図３３】本発明の半導体装置を説明する図。
【図３４】本発明の半導体装置の作製方法を説明する図。
【図３５】本発明の半導体装置の作製方法を説明する図。
【図３６】本発明の半導体装置の作製方法を説明する図。
【図３７】本発明の半導体装置を説明する図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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