(57)【要約】【課題】  容量セル周辺配線のカップリング容量まで含めた容量マトリクス部の比精度向上を図る。【解決手段】  複数の容量セルを含む容量セルマトリクス部と、上記容量セルマトリクス部における容量セルの充放電を個別的に制御可能な複数のスイッチセルを含むスイッチセルマトリクス部とを備えるとき、上記容量セルと、上記スイッチセルとを結合するための複数の信号配線を含む配線群（９０）が形成され、上記容量セルと上記配線群との間に形成されるカップリング容量が、上記複数の容量セル間でほぼ等しくなるように上記配線群のレイアウトが調整されることにより、容量セル周辺配線のカップリング容量まで含めた容量マトリクス部の比精度向上が達成される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
サンプリングのための複数の容量セルを含む容量セルマトリクス部と、
上記容量セルマトリクス部における容量セルの充放電を個別的に制御可能な複数のスイッチセルを含むスイッチセルマトリクス部と、を備えた半導体集積回路であって、
上記容量セルと、上記スイッチセルとを結合するための複数の信号配線を含む配線群が形成され、
上記容量セルと上記配線群との間に形成されるカップリング容量が、上記複数の容量セル間でほぼ等しくなるように上記配線群のレイアウトが調整されて成る半導体集積回路。
【請求項２】
上記容量セルマトリクス部は、第１容量セルと、その近傍に接配置された第２容量セルとを含み、
上記配線群は、上記第１容量セルに結合された第１信号配線と、上記第２容量セルに結合された第２信号配線とを含み、
上記第１信号配線は、上記第１容量セルに最も近い配線形成領域を介して上記第１容量セルに結合されるとともに、上記第１容量セルから遠ざかる方向に引き出された第１引き出し配線に結合され、
上記第２配線は、上記第１配線に並走された状態から上記第２容量セルに最も近い配線形成領域にシフトされて上記第２容量セルに結合されるとともに、上記第２容量セルから遠ざかる方向に引き出された第２引き出し配線に結合された請求項１記載の半導体集積回路。
【請求項３】
上記第１引き出し配線は、上記第１信号配線とは異なる配線層を介して上記第１容量セルから遠ざかる方向に引き出され、
上記第２引き出し配線は、上記第２信号配線とは異なる配線層を介して上記第２容量セルから遠ざかる方向に引き出された請求項２記載の半導体集積回路。
【請求項４】
上記容量セルと、上記配線群との間にシールド線が設けられた請求項３記載の半導体集積回路。
【請求項５】
上記シールド線は多層配線に対応して複数形成された請求項４記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路におけるレイアウト技術に関し、例えばマイクロコンピュータに内蔵されるＡＤ（アナログ・ディジタル）コンバータに適用して有効な技術に関する。
【背景技術】
【０００２】
ＡＤコンバータの一例として、逐次比較方式が知られている（例えば特許文献１参照）。逐次比較方式のＡＤコンバータは、比較参照電圧生成回路として、ローカルＤＡ（ディジタル・アナログ）コンバータを備えている。ＡＤコンバータにおける変換速度及び変換精度の向上を図るには、ローカルＤＡコンバータの回路構成として容量上位方式を採用すると良い。ローカルＤＡコンバータの容量方式部は、単位容量をアレイ状に配置した容量マトリクス部と、各容量セルの充放電を個別に制御可能なスイッチセルマトリクス部を含む。各単位容量の一方は、スイッチからの制御信号線が個別に接続され、他方の電極は共通ノードとして全て接続され、ローカルＤＡコンバータの出力とされる。逐次比較方式ＡＤコンバータの直線性誤差要因の一つとして、ローカルＤＡコンバータの非直線性が上げられる。ローカルＤＡコンバータの単位容量の比精度劣化はそのままローカルＤＡコンバータの直線性誤差となって現れる。単位容量の一方の電極に繋がるスイッチからの制御信号配線と、他方の電極に繋がる共通出力配線に生ずるカップリング容量（寄生容量）が、上記単位容量に並列接続されるため、カップリング容量のばらつきは単位容量のばらつきと等価になる。よって、容量マトリクス部のレイアウトにおいて、単位容量の比精度を確保し、ローカルＤＡコンバータの直線性劣化を抑えるためには、単位容量本体だけでなく、単位容量セル周辺のカップリング容量をも考慮しなければならない。
【０００３】
【特許文献１】特開２０００−１８３７３８号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＡＤコンバータにおける変換速度及び変換精度の向上を図るには、ローカルＤＡコンバータの回路構成として容量上位方式を採用すると良い。容量上位方式において単位容量を小さくすることによって、変換速度のさらなる高速化を図ることができる。しかしながら、単位容量を小さくすると、単位容量セル周辺配線によるカップリング容量の影響が無視できなくなり、高精度の実現が困難になる。一般に、信号配線間のカップリング容量を低減させるためには、配線間隔を広げたり信号配線間にシールド配線を追加することが行われる。しかしながら、前者は配線容量の増加に伴うチップサイズの増大、後者はシールド線に対するカップリング容量の増加のため、信号伝搬速度の低下を引き起こす。
【０００５】
本発明の目的は、容量セル周辺配線のカップリング容量まで含めた容量マトリクス部の比精度向上を図るための技術を提供することにある。
【０００６】
また、本発明の別の目的は、ＡＤコンバータの直線性誤差を低減させるための技術を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、サンプリングのための複数の容量セルを含む容量セルマトリクス部と、上記容量セルマトリクス部における容量セルの充放電を個別的に制御可能な複数のスイッチセルを含むスイッチセルマトリクス部とを備えた半導体集積回路において、上記容量セルと、上記スイッチセルとを結合するための複数の信号配線を含む配線群が形成され、上記容量セルと上記配線群との間に形成されるカップリング容量が、上記複数の容量セル間でほぼ等しくなるように上記配線群のレイアウトが調整されて成る。
【００１０】
上記の手段によれば、上記容量セルと上記配線群との間に形成されるカップリング容量が、上記複数の容量セル間でほぼ等しくなるように上記配線群のレイアウトが調整されたことにより、容量セル周辺配線のカップリング容量まで含めた容量マトリクス部の比精度向上が達成される。逐次変換方式のＡＤコンバータにおいてはローカルＤＡコンバータの直線性劣化がそのままＡＤコンバータのの直線性劣化として現れるため、ローカルＤＡコンバータの高精度化を図ることがＡＤコンバータの高精度化のために不可欠とされる。従って、上記のようにカップリング容量まで含めた容量セルの比精度が向上されることにより、ＡＤコンバータの高精度化を達成することができる。
【００１１】
具体的な態様としては、上記容量セルマトリクス部は、第１容量セルと、その近傍に接配置された第２容量セルとを含み、上記配線群は、上記第１容量セルに結合された第１信号配線と、上記第２容量セルに結合された第２信号配線とを含むとき、上記第１信号配線は、上記第１容量セルに最も近い配線形成領域を介して上記第１容量セルに結合されるとともに、上記第１容量セルから遠ざかる方向に引き出された第１引き出し配線に結合され、上記第２配線は、上記第１配線に並走された状態から上記第２容量セルに最も近い配線形成領域にシフトされて上記第２容量セルに結合されるとともに、上記第２容量セルから遠ざかる方向に引き出された第２引き出し配線に結合される。
【００１２】
また、多層配線が利用できる場合には、上記第１引き出し配線は、上記第１信号配線とは異なる配線層を介して上記第１容量セルから遠ざかる方向に引き出し、上記第２引き出し配線は、上記第２信号配線とは異なる配線層を介して上記第２容量セルから遠ざかる方向に引き出すと良い。
【００１３】
容量セルと配線群９０との間のカップリング容量の絶対値を小さくするには、上記容量セルと、上記配線群との間にシールド線を介在すると良い。そして、多層配線を使用できる場合、この多層配線に対応して上記シールド線を複数形成することにより、シールド線の効果は顕著とされる。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１５】
すなわち、単位容量セル周辺配線のカップリング容量まで含めた容量マトリクス部の比精度向上を達成することができる。また、単位容量セル周辺配線のカップリング容量のばらつきによる容量せる比精度劣化要因を排除することにより、ＡＤコンバータの直線性誤差を低減させることができる。
【発明を実施するための最良の形態】
【００１６】
図３には、本発明にかかるＡＤコンバータの構成例が示される。このＡＤコンバータは、特に制限されないが、逐次比較方式が採用されており、本発明にかかる半導体集積回路の一例であるマイクロコンピュータに内蔵される。上記マイクロコンピュータは、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。
【００１７】
図３に示されるＡＤコンバータは、特に制限されないが、論理演算部１１、ローカルＤＡコンバータ１２、及びコンパレータ１４を含む。
【００１８】
ローカルＤＡコンバータ１２は、論理演算部１１の制御下で、比較器１４の出力をアナログ信号に変換するとともに、ＡＤ変換のために入力されたアナログ信号Ｖｉｎをサンプリングする機能を有する。ローカルＤＡコンバータ１２の出力信号Ｖｏｕｔは、後段の比較器１４に伝達される。この比較器１４では上記ローカルＤＡコンバータ１２においてサンプリングされた信号と参照電圧との比較が行われる。比較器１４での比較結果は論理演算部１１に伝達される。論理演算部１１は、上記比較器１４の出力信号に基づいてローカルＤＡコンバータ１２の動作を制御するとともに、上記アナログ入力電圧ＶｉｎについてのＡＤ変換出力を形成する。
【００１９】
図４には、上記ローカルＤＡコンバータ１２の構成例が示される。
【００２０】
上記ローカルＤＡコンバータ１２は、特に制限されないが、スイッチセルマトリクス部４１と、容量セルマトリクス部４２とを含む。
【００２１】
スイッチセルマトリクス部４１は、複数のスイッチセル４１１を含む。複数のスイッチセル４１１は、互いに同一構成とされ、アナログ入力信号Ｖｉｎを取り込むための端子、ハイ側の参照電圧ａｖｒｔを取り込むための端子、ロー側の参照電圧ａｖｒｂを取り込むための端子、スイッチ制御信号ｒｏｗ，ｃｏｌ，ｌｉｎｅを取り込むための端子、ＡＤＣ入力−Ｃ制御切換えスイッチｓｗ３，ｓｗ４、スイッチ制御信号ｓｗ３ｔ，ｓｗ３ｂ，ｓｗ４ｔ、ｓｗ４ｂを取り込むための端子、及出力端子ｏｕｔを含む。スイッチｓｗ３は、スイッチ制御信号ｓｗ３ｔ，ｓｗ３ｂによって動作制御される。スイッチｓｗ４は、スイッチ制御信号ｓｗ４ｔ、ｓｗ４ｂによって動作制御される。
【００２２】
容量セルマトリクス部４２は、上記スイッチセル４１１に対応して配置された複数の容量セルＣを含む。複数の容量セルＣの一端は、対応するスイッチセル４１１に結合され、他端は比較器１４の入力端子に共通接続される。
【００２３】
図５にはローカルＤＡコンバータ１２における主要部の動作タイミングが示され、図６にはスイッチ制御信号ｒｏｗ，ｃｏｌ，ｌｉｎｅの真理値表が示される。スイッチｓｗ３がオンされ、スイッチｓｗ４がオフされた状態はサンプリングモードとされ、容量セルＣにアナログ入力信号Ｖｉｎが供給される。スイッチｓｗ３がオフされ、スイッチｓｗ４がオンされた状態は比較モードとされ、容量ＤＡＣ制御信号ｒｏｗ，ｃｏｌ，ｌｉｎにより参照電圧の切換えが行われ、この参照電圧の切換え毎に比較器１４においてローカルＤＡコンバータ１２の出力信号Ｖｏｕｔの比較が行われる。ここで、図７に示されるように、サンプリング容量の一方の電極に繋がるスイッチからの制御信号配線と、他方の電極に繋がる共通出力配線に生ずる配線間カップリング容量（カップリング容量）ｃ０００，００１，ｃ０１６，ｃ０１７，ｃ０３２，ｃ０３３は、サンプリング容量Ｃに並列接続されるため、カップリング容量のばらつきはサンプリング容量Ｃのばらつきと等価になる。よって、容量マトリクス部のレイアウトにおいて、単位容量の比精度を確保し、ローカルＤＡコンバータの直線性劣化を抑えるためには、サンプリング容量Ｃ本体だけでなく、サンプリング容量Ｃ周辺のカップリング容量をも考慮しなければならない。一般に、図８（ａ）に示される信号配線Ｌ１，Ｌ２間のカップリング容量を低減させるためには、図８（ｂ）に示されるように、信号配線Ｌ１，Ｌ２の間隔を広げたり、図８（ｃ）に示されるように、信号配線Ｌ１，Ｌ２間にシールド配線ＳＬ１を追加することが行われる。しかしながら、前者は配線容量の増加に伴うチップサイズの増大、後者はシールド線に対するカップリング容量の増加のため、信号伝搬速度の低下を引き起こす。そこで、本例では、以下のように信号配線のレイアウトを工夫することによって、単位容量セル周辺配線のカップリング容量まで含めた容量マトリクス部の比精度向上を図るようにしている。
【００２４】
図１には、上記ローカルＤＡコンバータ１２における主要部のレイアウトパターンが示される。４２１−１〜４２１−６は容量セルであり、この容量セル４２１−１〜４２１−３と、容量セル４２１−４〜４２１−６との間には、配線領域が設けられ、この配線領域にスイッチセルマトリクス部４１とサンプリング容量Ｃとを結合するための信号配線を含む配線群９０が形成される。
【００２５】
図２には、図１における容量セル４２１−１及びその近傍の配線状態が立体的に示される。
【００２６】
容量セル４２１−１は、特に制限されないが、ポリシリコン容量とされ、容量上部電極２０１と、それに対向配置された容量下部電極２０２とがポリシリコンによって形成される。上記容量下部電極２０２は、スルーホールを介して下部電極取り出し配線２０４に結合される。この下部電極取り出し配線２０４は、容量セル４２１−１の一方の端子とされ、信号配線を介してスイッチマトリクス部４１に結合される。また、容量上部電極２０１は、スルーホールを介して上部電極取り出し配線２０３に結合される。
【００２７】
図１に示されるように、容量セル４２１−１に最も近い配線形成領域に形成された信号配線Ｌ１は、容量セル４２１−１に結合されるとともに、容量セル４２１−１から遠ざかる方向に引き出された引き出し配線５１に結合される。この引き出し配線５１において、信号配線Ｌ１，Ｌ２，Ｌ３などと交差する箇所は、信号配線Ｌ１，Ｌ２，Ｌ３よりも下の配線層を使用することにより、他の信号配線との接触が回避される。このような引き出し配線５１は、容量セル周辺配線のカップリング容量の均一化を図るために設けられるものであって、その先端は開放状態とされ、何処にも接続されていない。そして、上記信号配線Ｌ１に並走されている信号配線Ｌ２は、信号配線Ｌ１と容量セル４２１−１との結合箇所を越えたところで、容量セル４２１−１側の配線形成領域（容量セル４２１−２に最も近い配線形成領域）にシフトされ、容量セル４２１−２に結合されるとともに、容量セル周辺配線のカップリング容量の均一化を図るため、容量セル４２１−２から遠ざかる方向に引き出され引き出し配線５２に結合される。この引き出し配線５２も、上記引き出し配線５１と同様に信号配線Ｌ１，Ｌ２，Ｌ３よりも下の配線層が使用されることで、他の信号配線との接触が回避される。また、このように引き出された配線の先端は開放状態とされる。上記信号配線Ｌ２に並走される信号配線Ｌ３についても、上記信号配線Ｌ１，Ｌ２と同様に、容量セル４２１−３に最も近い配線形成領域にシフトされてから容量セル４２１−３に結合されるとともに、容量セル周辺配線のカップリング容量の均一化を図るため、容量セル４２１−３から遠ざかる方向に引き出された引き出し配線に結合される。
【００２８】
上記例によれば、以下の作用効果を得ることができる。
【００２９】
容量セルの全てについて周辺配線パターンの同一化を図ることにより、配線間のカップリング容量Ｃｃ＿１〜Ｃｃ＿４まで含めた容量セルの比精度を向上させることができる。逐次変換方式のＡＤコンバータにおいてはローカルＤＡコンバータ１２の直線性劣化がそのままＡＤコンバータのの直線性劣化として現れるため、ローカルＤＡコンバータの高精度化を図ることがＡＤコンバータの高精度化のために不可欠とされる。従って、上記のようにカップリング容量まで含めた容量セルの比精度が向上されることにより、ＡＤコンバータの高精度化を達成することができる。
【００３０】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３１】
例えば、図９に示されるように、容量セル４２１−１と、配線群９０との間に、シールド線ＳＬ１，ＳＬ２，ＳＬ３を形成することができる。シールド線ＳＬ１，ＳＬ２，ＳＬ３はそれぞれ異なる配線層に形成される。図９において、Ｃｃ＿ａは、スルーホールの間を通して生ずるカップリング容量、Ｃｃ−ｂはシールド線を越えて生ずるカップリング容量である。シールド線ＳＬ１，ＳＬ２，ＳＬ３が追加されることにより、各信号線から見た対上部電極取り出し（Ｖｏｕｔ）のカップリング容量のほとんどは、シールド線ＳＬ１，ＳＬ２，ＳＬ３との間に付くことになるため、カップリング容量の絶対値を小さくすることができる。このような効果はシールド線が多層構造になるほど顕著とされる。
【００３２】
また、容量セルをメタル容量とすることができる。例えば図１０に示されるように、上部電極２０１と、それに対向配置された下部電極２０２とによって容量セル４２１−１が形成される。上部電極２０１や下部電極２０２には、配線層と同じメタルによって形成される。上部電極２０１と下部電極２０２とは絶縁膜によって絶縁される。上部電極２０１は、スルーホールを介して上部電極の取り出しが行われる。下部電極２０２は、スルーホールを介して下部電極取り出し配線２０４に結合される。そして、容量セル４２１−１と配線群９０との間には、カップリング容量の絶対値を小さくするためにシールド線ＳＬ１〜ＳＬ４が介在される。
【００３３】
さらに、図１に示される例では、配線群と容量セルとの結合は、容量セルに近い配線から順に、容量セルに接続しているが、それに限定されない。また、引き出し配線の経路も図１に示される経路に限定されない。例えば上記の例では、容量セル４２１−１に最も近い配線形成領域に形成された信号配線Ｌ１は、容量セル４２１−１に結合されるとともに、９２で示されるように、容量セル４２１−１から遠ざかる方向に引き出されるが、この引き出し配線の経路は、信号配線Ｌ１，Ｌ２，Ｌ３などが形成される配線層とは異なる配線層を使用することにより任意に形成することができる。要は、全ての容量セルについて引き出し配線の経路が統一されていれば良い。
【００３４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに内蔵されるＡＤコンバータに適用した場合について説明したが、本発明はそれに限定されるものではなく、半導体集積回路に広く適用することができる。
【００３５】
本発明は、少なくともサンプリングのための複数の容量セルを含むことを条件に適用することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明にかかる半導体集積回路の一例であるマイクロコンピュータに内蔵されるＡＤコンバータの主要部レイアウトパターンの平面図である。
【図２】図１における主要部の配線状態の斜視図である。
【図３】上記ＡＤコンバータの構成例ブロック図である。
【図４】上記ＡＤコンバータにおける主要部の構成例回路図である。
【図５】上記ＡＤコンバータにおける主要部の動作タイミング図である。
【図６】上記ＡＤコンバータにおいて使用されるスイッチ制御信号の真理値表の説明図である。
【図７】上記ＡＤコンバータにおいて存在する配線カップリング容量の影響についての説明図である。
【図８】上記ＡＤコンバータにおいて存在する配線カップリング容量を低減する技術の説明図である。
【図９】上記ＡＤコンバータにおける主要部の別の構成例を示す斜視図である。
【図１０】上記ＡＤコンバータにおける主要部の別の構成例を示す斜視図である。
【符号の説明】
【００３７】
１１  論理演算部
１２  ローカルＤＡコンバータ
１４  比較回路
４１  スイッチマトリクス部
４２  容量マトリクス部
５１，５２  引き出し配線
９０  配線群
４１１  スイッチセル
４２１  容量セル
Ｌ１，Ｌ２，Ｌ３  信号配線
Ｃ  サンプリング容量
【図１】
2006165754.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2006165754.tif 000007
【図６】
2006165754.tif 000008
【図７】
2006165754.tif 000009
【図８】
2006165754.tif 000010
【図９】
2006165754.tif 000011
【図１０】
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