(57)【要約】【課題】  優れたキャパシタ特性を確保するも、キャパシタ構造の上部電極における表面荒れを抑制し、信頼性の高いキャパシタ構造を実現する。【解決手段】  上部電極層２９をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、複数の上部電極３１をパターン形成した後、処理温度を４００℃〜１０００℃の範囲内の値、酸素流量を０．１Ｌ／分〜１００Ｌ／分の範囲内の値でＲＴＡ処理を行い、続いて処理温度６５０℃、酸素雰囲気で６０分間アニール処理を行う。【選択図】  図１６
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造と
を含む半導体装置の製造方法であって、
前記キャパシタ構造を形成するに際して、
前記下部電極上に前記誘電体膜を介して前記上部電極をパターン形成する工程と、
前記誘電体膜上に前記上部電極が形成された状態で、急速加熱による第１の加熱処理を施す工程と、
前記第１の加熱処理の後に、当該第１の加熱処理よりも加熱時間の長い第２の加熱処理を施す工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記上部電極を酸化イリジウム（ＩｒＯx）を含有する材料から形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記誘電体膜を鉛（Ｐｂ）を含有する材料から形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
少なくとも前記第１の加熱処理を酸素雰囲気で行い、前記第１の加熱処理における酸素流量を０．１Ｌ／分〜１００Ｌ／分の範囲内の値とすることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１の加熱処理における処理温度を４００℃〜１０００℃の範囲内の値とすることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記上部電極をその結晶粒径が５０ｎｍ以下となるように形成することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
複数の前記キャパシタ構造を有する半導体チップとして構成し、前記半導体チップのチップ面積に対する複数の前記上部電極の占める割合が６％以下とすることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
半導体基板と、
前記半導体基板の上方に形成された、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造と
を含み、
前記上部電極の結晶粒径が５０ｎｍ以下であることを特徴とする半導体装置。
【請求項９】
前記上部電極は、酸化イリジウム（ＩｒＯx）を含有する材料からなることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記誘電体膜は、鉛（Ｐｂ）を含有する材料からすることを特徴とする請求項８又は９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、下部電極と上部電極との間に誘電体膜が挟持されてなる誘電体キャパシタ構造を有する半導体装置及びその製造方法に関し、特に、誘電体キャパシタ構造が強誘電体を含む材料からなる誘電体膜を有する強誘電体メモリに適用して好適である。
【背景技術】
【０００２】
従来より、電源を断っても記憶情報が消失しない不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ：Ferro-electric Random Access Memory）が知られている。
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込まれたフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶する。情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜を１対の電極間の誘電体として有する強誘電体キャパシタ構造は、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出すれば情報を読み出すことができる。ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みができるという利点を有する。従来のロジック技術に、このＦｅＲＡＭを取り入れたロジック混載チップ（ＳＯＣ：System On Chip）が、ＩＣカードなどの用途として検討されている。
【０００３】
【特許文献１】特開２００２−５７２９７号公報
【特許文献２】特開２００２−２４６５６４号公報
【特許文献３】特開２００１−２１０８０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＦｅＲＡＭを製造するに際して、強誘電体膜上に上部電極層を成膜する際や、この上部電極層を加工して上部電極をパターン形成する際に生じる強誘電体膜のダメージを回復させるために、上部電極をパターン形成した後に加熱処理（アニール処理）を施すことが必要である。しかしながら、このアニール処理により、上部電極上に表面荒れが発生することがある。この表面荒れが主原因となって、上部電極のコンタクトが不安定になったり、上部電極間のショートが発生し、歩留まりが低下するという問題がある。
【０００５】
本発明は、上記の課題に鑑みてなされたものであり、優れたキャパシタ特性を確保するも、キャパシタ構造の上部電極における表面荒れを抑制し、信頼性の高いキャパシタ構造を実現する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、半導体基板と、前記半導体基板上に形成されたトランジスタ構造と、下部電極と上部電極とにより強誘電体を含有する材料からなる誘電体膜を挟持してなるキャパシタ構造とを含む半導体装置の製造方法であって、前記キャパシタ構造を形成するに際して、前記下部電極上に前記誘電体膜を介して前記上部電極をパターン形成する工程と、前記誘電体膜上に前記上部電極が形成された状態で、急速加熱による第１の加熱処理を施す工程と、前記第１の加熱処理の後に、当該第１の加熱処理よりも加熱時間の長い第２の加熱処理を施す工程とを含む。
【０００７】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたトランジスタ構造と、下部電極と上部電極とにより、強誘電体を含有する材料からなる誘電体膜を挟持してなるキャパシタ構造とを含み、前記上部電極の結晶粒径が５０ｎｍ以下である。
【発明の効果】
【０００８】
本発明によれば、優れたキャパシタ特性を確保するも、強誘電体キャパシタ構造の上部電極における表面荒れを抑制し、信頼性の高い強誘電体キャパシタ構造を実現する半導体装置を得ることができる。
【発明を実施するための最良の形態】
【０００９】
−本発明の基本骨子−
本発明者は、強誘電体キャパシタ構造を形成するに際して、優れたキャパシタ特性を確保するも、強誘電体キャパシタ構造の上部電極における表面荒れを抑制すべく、処理時間等の異なる２段階のアニール処理を実行することに想到した。以下、当該２段階のアニール処理について、実験的裏付けに基づく優位性、最適な諸条件、及び特に有効な適用範囲について考察する。
【００１０】
（実験的裏付けに基づく本発明の優位性）
ここで、本発明の優位性を裏付けるための実験を行うため、以下のようなサンプルを作製した。
６インチ径のシリコンウェーハ（不図示）を用意し、図１（ａ）に示すように、先ずこのシリコンウェーハ上にＣＶＤ法によりＳｉＯ2膜７を膜厚１０００ｎｍ程度に堆積し、ＳｉＯ2膜７の表面を化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）により研磨して平坦化する。
【００１１】
続いて、シリコンウェーハに、処理温度６５０℃、窒素（Ｎ2）の雰囲気中で３０分間のアニール処理を施して脱ガスを行った後、スパッタ法により膜厚が２０ｎｍ程度のＴｉ膜１及び膜厚が１７５ｎｍ程度のＰｔ膜２を順次堆積させ、Ｔｉ膜１及びＰｔ膜２の積層構造に下部電極層３を形成する。
【００１２】
続いて、ＲＦスパッタ法により、下部電極層３上に強誘電体であるＰｂ（Ｚｒ1-xＴｉx）Ｏ3（ＰＺＴ：０≦ｘ≦１）からなるＰＺＴを材料とする強誘電体膜４を膜厚２００ｎｍ程度に堆積する。そして、強誘電体膜４に急速加熱処理(Rapid Thermal Anneal：ＲＴＡ処理)を施して強誘電体膜４を結晶化する。
【００１３】
続いて、反応性スパッタ法により、強誘電体膜４上に導電性酸化物であるＩｒＯ2を材料とする上部電極層５を膜厚２００ｎｍ程度に堆積する。そして、この上部電極層５をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、複数の上部電極６をパターン形成する。このように、シリコンウェーハ上にＳｉＯ2膜１１、下部電極層３、強誘電体膜４及び複数の上部電極６が形成された状態を基本的なサンプルとし、当該サンプルを複数用意する。ここで、当該サンプルとして、シリコンウェーハにおける半導体チップの表面積に対する複数の上部電極６の表面積の占める割合が２０％のサンプルＡと、０．０３％のサンプルＢとの２種類のものを用意した。
【００１４】
先ず、上部電極層５の成膜時及び加工時に強誘電体膜４に加わったダメージを回復させることを目的として、サンプルにアニール処理を施す。ここでは、処理温度６５０℃、酸素（Ｏ2）の雰囲気で６０分間のアニール処理とする。このアニール処理は、横型炉を用い、複数のサンプルに対して同時に施される。ここで、このアニール処理を行ったサンプルと行わなかったサンプルとにおけるキャパシタ特性（Ｑｓｗ（μＣ／ｃｍ2））を比較した結果を図２に示す。この図から、当該アニール処理を行わないとキャパシタ特性が大幅に低下してしまうことが判る。なお、この結果については、サンプルＡ，Ｂとで差異は殆ど見られない。この結果から、上部電極６をパターン形成した後の強誘電体膜４のダメージ回復を目的としたアニール処理は、必須の工程であることが判る。
【００１５】
そこで、サンプルＡ，Ｂに前記アニール処理（６５０℃、酸素雰囲気で６０分間のアニール処理）を施し、この後におけるサンプルＡ，Ｂの各表面状態について顕微鏡を用いて撮影して調べた。このときの様子を図３に示す。サンプルＡでは、（ａ）に示すように、上部電極６の結晶粒状態はきめ細かく、何等問題ないのに対して、サンプルＢでは、（ｂ）に示すように、上部電極６に異常結晶粒成長による表面荒れが発生している。この異常結晶粒に起因して、隣接する上部電極６間でショートが発生し、歩留まりが低下する懸念がある。
【００１６】
この段階において、以下のことが判明した。即ち、サンプルＡのように半導体チップの表面積に対する複数の上部電極６の表面積の占める割合が大きいものでは、前記アニール処理のみにより、上部電極６に表面荒れを発生させることなく高いキャパシタ特性を得ることができる。それに対して、サンプルＢのように半導体チップの表面積に対する複数の上部電極６の表面積の占める割合が小さいものでは、前記アニール処理のみでは上部電極６に表面荒れが発生してしまう。そこで以下の考察では、表面荒れが発生するサンプルＢをその対象とする。
【００１７】
続いて、サンプルＢを用いて、異常結晶粒成長による表面荒れの度合いがアニール処理の温度に依存するか否かについて調べた。ここでは、処理温度を３５０℃、４５０℃、５５０℃、６５０℃として、上部電極６の表面状態について顕微鏡を用いて撮影した様子を図４に示す。（ａ）の３５０℃及び（ｂ）の４５０℃の場合では表面状態に問題はなく、（ｃ）の５５０℃で若干表面荒れが観察され、（ｄ）の６５０℃では図３（ｂ）と同様であり、更に表面荒れの度合いが著しくなることが判る。
【００１８】
そこで、図４の（ａ）〜（ｄ）の各状態について、アニール処理の温度がキャパシタ特性に与える影響を調べた。図５に示すように、アニール処理温度が低いとキャパシタ特性が十分回復できないことが判る。即ち、高いキャパシタ特性を得るには、６５０℃程度の高い処理温度が必要であり、上部電極６における表面荒れの抑制とキャパシタ特性の向上とを両立するには、アニール処理の温度を調節するだけでは不可能であることが判明した。
【００１９】
続いて、サンプルＢを用いて、アニール方法による影響を調べるために、処理温度６５０℃、酸素雰囲気中で１分間の急速アニール処理(ＲＴＡ処理)を行った。上記のアニール処理は、１つの石英バスケットに複数枚、例えば２５枚のウェーハをセットできる横型炉により、炉心管の中に４つの石英バスケットをセットして行われる。これに対して、ＲＴＡは、石英チャンバーの中に１枚毎にウェーハが挿入される枚葉式の炉により行われる。
【００２０】
このＲＴＡ処理の前後における上部電極６の表面状態について顕微鏡を用いて撮影した様子を図６に示す。（ａ）のＲＴＡ処理前における上部電極６の表面状態と、（ｂ）のＲＴＡ処理後における上部電極６の表面状態とで表面状態に差異は見られず、ＲＴＡ処理を実行すれば表面異常は発生しないことが判る。
【００２１】
続いて、図６（ａ），（ｂ）の各状態についてキャパシタ特性を調べた。図７に示すように、図６（ａ）のＲＴＡ処理が施された場合では、図２に示したアニール処理を行わない場合よりは高いＱｓｗを示しているが、図６（ｂ）の横型炉でアニール処理を行った場合よりは低いＱｓｗを示している。
【００２２】
そこで、ＲＴＡ処理に続いて、キャパシタ特性の回復を目的に、横型炉でアニール処理を行った。ここでＲＴＡ処理は、サンプルＢを用いて、処理温度６５０℃及び７００℃、酸素流量を２Ｌ／分（２ＳＬＭ）で１分間とした２つの条件で処理を行い、その後に横型炉を用い、酸素雰囲気において６０分間の条件でアニール処理を行った。このときの上部電極６の表面状態について顕微鏡を用いて撮影した様子を図８に示す。図８では、比較のため（ａ）にＲＴＡ処理を行っていないサンプルの走査型電子顕微鏡（ＳＥＭ）による写真を付しており、（ｂ）が６５０℃のＲＴＡ処理、（ｃ）が７００℃のＲＴＡ処理を行ったサンプルの写真である。（ａ）と（ｂ）及び（ｃ）とを比較すると、ＲＴＡ処理及び横型炉を用いたアニール処理の２段階の加熱処理により、上部電極６の表面荒れが大幅に軽減していることが判る。更に（ｂ）と（ｃ）とを比較すると、処理時間６５０℃でＲＴＡ処理を行った場合と比較して、処理時間７００℃でＲＴＡ処理を行った場合の方が、より滑らかな表面状態となることが判る。
【００２３】
続いて、図８（ａ）〜（ｃ）の各状態についてキャパシタ特性を調べた。図９に示すように、図８（ａ）の横型炉によるアニール処理のみでＲＴＡ処理を行っていない場合と、図８（ｂ），（ｃ）の横型炉によるアニール処理に先立ちＲＴＡ処理を行った場合とでは、ＲＴＡ処理の温度に依らず、ほぼ等しいＱｓｗを示している。従って、ＲＴＡ処理はキャパシタ特性には悪影響を与えないことが判る。
【００２４】
以上の結果より、強誘電体キャパシタ構造の上部電極がパターン形成された状態で、２段階のアニール処理、即ち先ず第１のアニール処理として枚葉式の炉を用いたＲＴＡ処理を行った後に、第２のアニール処理として横型炉を用いたアニール処理を行うことにより、表面荒れ抑制と良好なキャパシタ特性の取得とを両立することができる。
【００２５】
（本発明の最適な諸条件）
以下、本発明による２段階のアニール処理の最適な諸条件について考察する。
先ず、当該諸条件を探索するにあたり、上部電極に表面荒れが発生する原因について考える。当該原因を探るため、上記と同様に、シリコンウェーハにおける半導体チップの表面積に対する複数の上部電極６の表面積の占める割合が２０％のサンプルＡと、０．０３％のサンプルＢとの２種類のものを用意する。上述したように、サンプルＡでは通常の１回のアニール処理のみでも表面荒れは発生しないのに対して、サンプルＢでは通常の１回のアニール処理のみでは表面荒れが発生する。
【００２６】
Ｘ線光電子分光分析法（ＸＰＳ）を用いて、サンプルＡ，Ｂにおける各上部電極の表面組成を調べた。その結果を図１０，図１１に示す。ここで、図１０がアニール処理を施さない場合、図１１がアニール処理のみを施した場合であり、両図共に（ａ）がサンプルＡ、（ｂ）がサンプルＢを用いた場合をそれぞれ示す。
【００２７】
ここでは、表面組成元素のうち、揮発性の元素である鉛（Ｐｂ）の割合（atom％）に着目する。
図１０に示すように、アニール処理を施さない場合では表面積占有率の大小に係わらず、同程度のＰｂが観察されているがその程度は僅かである。これに対して、図１１に示すように、アニール処理を施した場合では、どちらの表面積占有率でもＰｂに増加が見られ、表面積占有率が０．０３％の方が２０％のものよりもＰｂの割合が大きいことが判る。これは、アニール時に上部電極が加工されて表面に露出している強誘電体膜（ＰＺＴからなる）から蒸気圧の低いＰｂが揮発して、これが上部電極の表面に付着したものと考えられる。上部電極の表面積占有率が２０％ということは、上部電極の加工後では半導体チップ表面において強誘電体膜が８０％露出していることを意味しており、上部電極の表面積占有率が０．０３％ということは、上部電極の加工後では半導体チップ表面において強誘電体膜が９９．９７％露出していることを意味している。Ｐｂの揮発は、露出している強誘電体膜から発生していると考えており、この露出面積の違いにより上部電極表面に付着したＰｂ量が異なっていると推測される。そして、この過度のＰｂが上部電極材料のＩｒＯxと反応して、上部電極に表面荒れが発生すると考えるのが合理的である。
【００２８】
上記の考察を踏まえ、本発明による２段階のアニール処理によれば上部電極に表面荒れが発生しないメカニズムを考察する。
ＲＴＡ処理は、その後の横型炉でのアニール処理の温度以上の高温で行われるため、上記と同様に、強誘電体膜からＰｂの揮発が発生する。ところがこの場合、ＲＴＡ処理が枚葉式の炉で行われることから、ウェーハ表面には絶えず雰囲気の酸素が流動しているため、Ｐｂの揮発が発生してもこれが排気される。即ち、先ず高温のＲＴＡ処理を行うことにより、当該処理温度等に見合った量のＰｂが揮発する。揮発したＰｂは上記のように排気されるため、ＲＴＡ処理の処理温度以下の加熱処理では（勿論、処理時間等の条件も無視できないが）、Ｐｂの揮発は殆ど発生しない。従って、ＲＴＡ処理に続くキャパシタ特性回復のためのアニール処理を横型炉を用いて行っても、当該アニール処理の処理温度がＲＴＡ処理の処理温度以下であるため、Ｐｂが殆ど揮発することなく、上部電極の表面荒れの発生が抑止されると考えられる。
【００２９】
以上の考察から、上部電極の表面荒れの発生を抑止するＲＴＡ処理の条件として最も重要なものは、揮発したＰｂを除去する機能を果たす装置内雰囲気の酸素流量と、ＲＴＡ処理時に十分な量のＰｂを揮発させるための処理温度であると考えられる。
【００３０】
（１）酸素流量の適正範囲について
サンプルＢを用い、処理温度７００℃、酸素流量２Ｌ／分及び１０Ｌ／分で１分間の２つの条件でそれぞれＲＴＡ処理を行った。このときの上部電極６の表面状態について顕微鏡を用いて撮影した様子を図１２に示す。ここで、（ａ）が酸素流量を２Ｌ／分とした場合の様子を、（ｂ）が酸素流量を１０Ｌ／分とした場合の様子をそれぞれ示す。図示のように、酸素流量が多い方が上部電極６の表面状態が滑らかになることが確認された。
【００３１】
上記の結果を踏まえ、本発明では、上記のＲＴＡ処理の酸素流量を０．１Ｌ／分〜１００Ｌ／分の範囲内の所定値と規定する。ここで、０．１Ｌ／分より少ないと、強誘電体膜４から揮発したＰｂを除去する機能を十分に果たすことができず、また１００Ｌ／分が現在の装置構成における限界値であると考えられる。
【００３２】
（２）処理温度の適正範囲について
サンプルＢを用い、処理温度７００℃及び７５０℃、酸素流量８Ｌ／分で１分間の２つの条件でそれぞれＲＴＡ処理を行った。このときの上部電極６の表面状態について顕微鏡を用いて撮影した様子を図１３に示す。ここで、（ａ）が処理温度を７００℃とした場合の様子を、（ｂ）が処理温度を７５０℃とした場合の様子をそれぞれ示す。図示のように、７００℃では上部電極６の表面状態は滑らかできれいであるが、７５０℃では上部電極６にボイド様の微細な孔が若干形成され始めている。この程度の表面状態であれば何等問題はないが、更に高温となるにつれて孔の形成度合いが増加するものと考えられる。
【００３３】
上記の結果を踏まえ、本発明では、上記のＲＴＡ処理の処理温度を４００℃〜１０００℃の範囲内の所定値と規定する。ここで、４００℃より低いと、強誘電体膜４からＰｂを十分に揮発させることができず、１０００℃より高いと、孔の生成が顕著となって所期の表面状態が得られなくなる。
【００３４】
以上の結果より、強誘電体キャパシタ構造の上部電極がパターン形成された状態で、２段階のアニール処理、即ち先ず第１のアニール処理として枚葉式の炉を用いたＲＴＡ処理を特に処理温度及び酸素流量を上記のように規定した条件で行った後に、第２のアニール処理として横型炉を用いたアニール処理を行うことにより、表面荒れを十分に抑止するも、良好なキャパシタ特性を得ることができる。
【００３５】
上記したような酸素流量及び処理温度の適正範囲内の条件で２段階のアニール処理を実行した場合、表面荒れのない上部電極を構成するＩｒＯ2の結晶粒径は５０ｎｍ以下となる。このことは、上部電極の材料（ここではＩｒＯ2）の結晶粒径が５０ｎｍ以下であれば、即ち当該上部電極は表面荒れのないものであることを意味する。
【００３６】
（本発明の優位性が発揮される特に有効な適用範囲）
上記の考察からすれば、上部電極をパターン形成した際における強誘電体膜の露出度が本発明の優位性の発揮される指標となり、この露出度が所定値以上で本発明が大きな効果を奏し、所定値よりも小さければ、キャパシタ特性回復のためのアニール処理のみで良く、このアニール処理に先立つＲＴＡ処理を行わずとも上部電極に表面荒れは発生しないと考えられる。
【００３７】
しかしながら、強誘電体膜の露出度は容易に知り得るものではなく、本発明の有効な適用範囲を示す明確な基準であるとは言えない。そこで、このような本発明の有効な適用範囲を容易に知り得る明確な基準により定量的に把握すべく、以下のように考察した。
【００３８】
先ず、用いるウェーハのサイズに着目する。上記の例では、サンプルＡ，Ｂ共に６インチ径のシリコンウェーハを用いたが、ここでは８インチ径のシリコンウェーハを用い、強誘電体キャパシタ構造の上部電極を、その導体チップの表面積に対する表面積占有率が１２％となるようにパターン形成し、この状態をサンプルＣとする。
【００３９】
そして、サンプルＣを用いて、キャパシタ特性回復のため、横型炉により、処理時間６５０℃、酸素雰囲気で６０分間のアニール処理を施した。その結果、図３（ｂ）の上部電極の表面積占有率が０．３％のサンプルＢと同様に表面荒れが発生した。そこで、本発明の２段階のアニール処理、即ち６５０℃で１分間、酸素雰囲気中でＲＴＡ処理を施した後に、横型炉のアニール処理を施したところ、表面荒れは観察されず、キャパシタ特性（Ｑｓｗ）も高値を示した。
【００４０】
このように、キャパシタ特性回復のためのアニール処理のみの場合、８インチ径のウェーハでは、６インチ径のものよりも大きな上部電極の表面積占有率で上部電極に表面荒れが発生する理由としては、上部電極の加工後に表面に露出している強誘電体膜の面積が６インチ径のものよりも８インチ径の方が大きく、従って同一の上部電極の表面積占有率では８インチ径の方が６インチ径のものよりも強誘電体膜の露出度が大きいためであると考えられる。
【００４１】
以上の考察からすれば、本発明の言わば最も適用範囲の狭い最も小サイズのウェーハに基づいて、上部電極の表面積占有率の上限を規定すれば、この上限値がほぼ全てのサイズのウェーハに適用できると考えるのが合理的である。強誘電体メモリが適用される最も小サイズのウェーハは、６インチ径のものであることから、この６インチ径のウェーハを用いて上部電極の表面積占有率の上限を規定すれば良い。そこで、上部電極の表面積占有率を変えて、如何なる占有率で表面荒れが発生するかを調査したところ、６％を境界にしてその値よりも小さいと表面荒れが発生していることが判った。
本発明では、半導体チップの表面積に対する上部電極の表面積占有率が６％以下である強誘電体メモリをその有効な適用範囲とする。
【００４２】
−本発明を適用した具体的な実施形態−
以下、本発明を適用した具体的な実施形態として、強誘電体メモリの構成を製造方法と共に説明する。
図１４〜図１６は、本実施形態の強誘電体メモリの製造方法を工程順に示す概略断面図である。
【００４３】
先ず、図１４（ａ）に示すように、シリコン半導体基板１０上に選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
具体的には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではＢ+を例えばドーズ量１．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１２を形成する。
【００４４】
次に、素子活性領域に熱酸化等により膜厚３ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚３０ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１３上にゲート電極１４をパターン形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
【００４５】
次に、キャップ膜１５をマスクとして素子活性領域に不純物、ここではＡｓ+を例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６を形成する。
【００４６】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
【００４７】
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域に不純物、ここではＰ+をＬＤＤ領域１６よりも不純物濃度が高くなる条件、例えばドーズ量１．０×１０15／ｃｍ2、加速エネルギー１５ｋｅＶの条件でイオン注入し、ＬＤＤ領域１６と重畳されるソース／ドレイン領域１８を形成して、ＭＯＳトランジスタ２０を完成させる。
【００４８】
続いて、図１４（ｂ）に示すように、ＭＯＳトランジスタ１０の保護膜２１及び第１の層間絶縁膜２２を形成する。
具体的には、ＭＯＳトランジスタ２０を覆うように、保護膜２１及び第１の層間絶縁膜２２を順次堆積する。ここで、保護膜２１としては、例えばシリコン窒化膜を材料とし、ＣＶＤ法により膜厚７０ｎｍ程度に堆積する。第１の層間絶縁膜２２としては、例えばプラズマＳｉＯ膜（膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。
【００４９】
続いて、図１４（ｃ）に示すように、ソース／ドレイン領域１８と接続される第１のプラグ２４を形成する。
具体的には、ソース／ドレイン領域１８の表面の一部が露出するまで、第１の層間絶縁膜２２及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔２４ａを形成する。次に、このビア孔２４ａの壁面を覆うように、スパッタ法により例えばＴｉ膜（膜厚３０ｎｍ程度）及びＴｉＮ膜（膜厚２０ｎｍ程度）を堆積して、下地膜（グルー膜）２３を形成した後、ＣＶＤ法によりグルー膜２３を介してビア孔２４ａを埋め込むように例えばタングステン（Ｗ）膜を形成する。そして、ＣＭＰにより第１の層間絶縁膜２２をストッパーとしてＷ膜及びグルー膜２３を研磨し、ビア孔２４ａ内をグルー膜２３を介してＷで埋め込む第１のプラグ２４を形成する。
【００５０】
続いて、図１４（ｄ）に示すように、第１のプラグ２４の酸化防止膜２５及び下部電極の配向性向上膜２６を形成する。
具体的には、強誘電体キャパシタ構造を形成する際の酸素雰囲気中における熱アニールにより、第１のプラグ２４が酸化することを防止するために、酸化防止膜２５を成膜する。酸化防止膜２５としては、例えばＳｉＯＮ（膜厚１３０ｎｍ程度）、プラズマＴＥＯＳ（膜厚１３０ｎｍ程度）の積層構造とする。配向性向上膜２６としては、例えばシリコン酸化膜とする。
【００５１】
続いて、図１４（ｅ）に示すように、下部電極層２７、強誘電体膜２８及び上部電極層２９を順次形成する。
具体的には、先ずスパッタ法により例えば膜厚が２０ｎｍ程度のＴｉ膜及び膜厚が１５０ｎｍ程度のＰｔ膜を順次堆積させ、Ｔｉ膜及びＰｔ膜の積層構造に下部電極層２７を形成する。次に、ＲＦスパッタ法により、下部電極層２７上に強誘電体である例えばＰＺＴからなる強誘電体膜２８を膜厚２００ｎｍ程度に堆積する。そして、強誘電体膜２８にＲＴＡ処理を施して当該強誘電体膜２８を結晶化する。次に、反応性スパッタ法により、強誘電体膜２８上に例えば導電性酸化物であるＩｒＯ2を材料とする上部電極層２９を膜厚２００ｎｍ程度に堆積する。なお、上部電極層２９の材料として、ＩｒＯ2の代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。
【００５２】
続いて、図１５（ａ）に示すように、上部電極３１をパターン形成した後、基板表面に本実施形態の特徴である２段階のアニール処理を施す。
具体的には、先ず上部電極層２９をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、複数の上部電極３１をパターン形成する。
次に、上部電極３１の表面荒れを防止するための第１のアニール処理、即ち枚葉式の炉を用いたＲＴＡ処理を施す。このＲＴＡ処理は、例えば赤外線ランプを用いて、処理温度を４００℃〜１０００℃の範囲内の値、酸素流量を０．１Ｌ／分〜１００Ｌ／分の範囲内の値とする。ここでは、例えば処理温度を７００℃、酸素流量を１０Ｌ／分で１分間のＲＴＡ処理を実行する。なお、赤外線ランプの代わりに例えば所定のレーザ等を用いても良い。
【００５３】
次に、キャパシタ特性を回復させるための第２のアニール処理、即ち横型炉を用いたアニール処理を施す。このアニール処理は、第１のアニール処理であるＲＴＡ処理よりも低温、ここでは処理温度６５０℃、酸素雰囲気で６０分間実行する。
このように、２段階のアニール処理を施すことにより、上部電極３１の表面荒れの防止及びキャパシタ特性の回復という両方の効果を十分に得ることができる。
【００５４】
続いて、図１５（ｂ）に示すように、強誘電体膜２８及び上部電極層２９を加工して強誘電体キャパシタ構造３０を形成する。
具体的には、先ず強誘電体膜２８を上部電極３１に整合させて若干上部電極２９よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工する。
【００５５】
次に、下部電極層２７を、加工された強誘電体膜２８に整合させて若干強誘電体膜２７よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極３２をパターン形成する。これにより、下部電極３２上に強誘電体膜２８、上部電極３１が順次積層され、強誘電体膜２８を介して下部電極３２と上部電極３１とが容量結合する強誘電体キャパシタ構造３０を完成させる。
【００５６】
続いて、図１５（ｃ）に示すように、第１の保護膜３３、第２の層間絶縁膜３４、第２の保護膜３５及び酸化膜３６を形成する。
具体的には、強誘電体キャパシタ構造３０を覆うように、第１の保護膜３３、第２の層間絶縁膜３４、第２の保護膜３５及び酸化膜３６を順次積層形成する。ここで、第１の保護膜３３は、強誘電体キャパシタ構造３０を形成した後の多層工程により当該強誘電体キャパシタ３０の受けるダメージを抑制するためのものであり、例えばアルミナを材料としてスパッタ法により膜厚５０ｎｍ程度に形成する。第２の層間絶縁膜３４としては、例えばプラズマＴＥＯＳ膜を膜厚１４００ｎｍ程度に堆積した後、ＣＭＰにより膜厚が１０００ｎｍ程度となるまで研磨する。ＣＭＰの後に、第２の層間絶縁膜３４の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。第２の保護膜３５は、後の多層工程により強誘電体キャパシタ３０の受けるダメージを抑制するためのものであり、例えばアルミナを材料としてスパッタ法により膜厚５０ｎｍ程度に形成する。酸化膜３６としては、例えばプラズマＴＥＯＳ膜を膜厚３００ｎｍ程度に堆積する。
【００５７】
続いて、図１５（ｄ）に示すように、強誘電体キャパシタ構造３０のプラグ３７，３８及び第１のプラグ２４と接続される第２のプラグ３９を形成する。
先ず、強誘電体キャパシタ構造３０へのビア孔３７ａ，３８ａを形成する。
具体的には、リソグラフィー及びそれに続くドライエッチングとして、上部電極３１の表面の一部が露出するまで酸化膜３６、第２の保護膜３５、第２の層間絶縁膜３４、第１の保護膜３３に施す加工、及び下部電極３２の表面の一部が露出するまで酸化膜３６、第２の保護膜３５、第２の層間絶縁膜３４、第１の保護膜３３に施す加工を、同時に実行し、それぞれの部位に例えば約０．５０μｍ径のビア孔３７ａ，３８ａを同時形成する。これらビア孔３７ａ，３８ａの形成時には、上部電極３１及び下部電極３２がそれぞれエッチングストッパーとなる。
【００５８】
次に、強誘電体キャパシタ構造３０の形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。ここでは、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。
【００５９】
次に、第１のプラグ２４へのビア孔３９ａを形成する。
具体的には、第１のプラグ２４をエッチングストッパーとして、当該第１のプラグ２４の表面の一部が露出するまで酸化膜３６、第２の保護膜３５、第２の層間絶縁膜３４、第１の保護膜３３、配向性向上膜２６、及び酸化防止膜２５をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．２２μｍ径のビア孔３９ａを形成する。
【００６０】
次に、プラグ３７，３８及び第２のプラグ３９を形成する。
先ず、通常の酸化膜のエッチング換算で数１０ｎｍ、ここでは１０ｎｍ程度に相当するＲＦ前処理を行った後、ビア孔３７ａ，３８ａ，３９ａの各壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）４１を形成する。そして、ＣＶＤ法によりグルー膜４１を介してビア孔３７ａ，３８ａ，３９ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより酸化膜３６をストッパーとしてＷ膜及びグルー膜４１を研磨し、ビア孔３７ａ，３８ａ，３９ａ内をグルー膜４１を介してＷで埋め込むプラグ３７，３８及び第２のプラグ３９を形成する。ここで、第１及び第２のプラグ２４，３９は、両者が電気的に接続されてなる、いわゆるvia-to-via構造とされる。このvia-to-via構造により、ビア孔形成のエッチングマージンが広がり、ビア孔のアスペクト比が緩和される。
【００６１】
続いて、図１６（ａ）に示すように、プラグ３７，３８、第２のプラグ３９とそれぞれ接続される配線４５を形成する。
具体的には、先ず、全面にスパッタ法等によりバリアメタル膜４２、配線膜４３及びバリアメタル膜４４を堆積する。バリアメタル膜４２としては、スパッタ法により例えばＴｉ膜（膜厚６０ｎｍ程度）及びＴｉＮ膜（膜厚３０ｎｍ程度）を順次成膜する。配線膜４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３６０ｎｍ程度に成膜する。バリアメタル膜４４としては、スパッタ法により例えばＴｉ膜（膜厚５ｎｍ程度）及びＴｉＮ（膜厚７０ｎｍ程度）を順次成膜する。ここで、配線膜４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００６２】
次に、反射防止膜として例えばＳｉＯＮ膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜４４、配線膜４３及びバリアメタル膜４２を配線形状に加工し、配線４５をパターン形成する。なお、配線膜４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、配線４５としてＣｕ配線を形成しても良い。
【００６３】
続いて、図１６（ｂ）に示すように、第３の層間絶縁膜４６及び第３のプラグ４７、更にその上層の配線等の形成を経て、ＦｅＲＡＭを完成させる。
具体的には、先ず、配線４５を覆うように第３の層間絶縁膜４６を堆積し、例えばリフロー処理等によりその表面を平坦化する。
【００６４】
次に、配線４５と接続されるプラグ４７を形成する。
配線４５の表面の一部が露出するまで、第３の層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２２μｍ径のビア孔４７ａを形成する。次に、このビア孔４７ａの壁面を覆うように、スパッタ法により下地膜（グルー膜）４８を形成した後、ＣＶＤ法によりグルー膜４８を介してビア孔４７ａを埋め込むようにＷ膜を形成する。そして、第３の層間絶縁膜４６をストッパーとして例えばＷ膜及びグルー膜４８を研磨し、ビア孔４７ａ内をグルー膜４８を介してＷで埋め込むプラグ４７を形成する。
【００６５】
しかる後、上層の配線、層間絶縁膜及びプラグを形成する工程を繰り返し、配線４５を含めて例えば５層の配線構造（不図示）を形成する。その後、第１のカバー膜及び第２のカバー膜（不図示）を成膜する。この例では、第１のカバー膜としては、例えばＨＤＰ−ＵＳＧ膜を膜厚７２０ｎｍ程度に、第２のカバー膜としては、例えばシリコン窒化膜を膜厚５００ｎｍ程度にそれぞれ堆積する。更に、５層の配線構造にパットの引き出しのためのコンタクトを形成した後に、例えばポリイミド膜（不図示）を成膜し、パターニングすることにより、本実施形態のＦｅＲＡＭを完成させる。
【００６６】
以上説明したように、本実施形態によれば、優れたキャパシタ特性を確保するも、強誘電体キャパシタ構造の上部電極における表面荒れを抑制し、信頼性の高い強誘電体キャパシタ構造を実現するＦｅＲＡＭを得ることができる。
【００６７】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６８】
（付記１）半導体基板と、
前記半導体基板上に形成された、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造と
を含む半導体装置の製造方法であって、
前記キャパシタ構造を形成するに際して、
前記下部電極上に前記誘電体膜を介して前記上部電極をパターン形成する工程と、
前記誘電体膜上に前記上部電極が形成された状態で、急速加熱による第１の加熱処理を施す工程と、
前記第１の加熱処理の後に、当該第１の加熱処理よりも加熱時間の長い第２の加熱処理を施す工程と
を含むことを特徴とする半導体装置の製造方法。
【００６９】
（付記２）前記上部電極を酸化イリジウム（ＩｒＯx）を含有する材料から形成することを特徴とする付記１に記載の半導体装置の製造方法。
【００７０】
（付記３）前記誘電体膜を鉛（Ｐｂ）を含有する材料から形成することを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００７１】
（付記４）少なくとも前記第１の加熱処理を酸素雰囲気で行うことを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
【００７２】
（付記５）前記第１の加熱処理における酸素流量を０．１Ｌ／分〜１００Ｌ／分の範囲内の値とすることを特徴とする付記４に記載の半導体装置の製造方法。
【００７３】
（付記６）前記第１の加熱処理における処理温度を４００℃〜１０００℃の範囲内の値とすることを特徴とする付記１〜５のいずれか１項に記載の半導体装置の製造方法。
【００７４】
（付記７）前記上部電極をその結晶粒径が５０ｎｍ以下となるように形成することを特徴とする付記１〜６のいずれか１項に記載の半導体装置の製造方法。
【００７５】
（付記８）複数の前記キャパシタ構造を有する半導体チップとして構成し、前記半導体チップのチップ面積に対する複数の前記上部電極の占める割合が６％以下とすることを特徴とする付記１〜７のいずれか１項に記載の半導体装置の製造方法。
【００７６】
（付記９）半導体基板と、
前記半導体基板上に形成された、下部電極と上部電極とにより誘電体膜を挟持してなるキャパシタ構造と
を含み、
前記上部電極の結晶粒径が５０ｎｍ以下であることを特徴とする半導体装置。
【００７７】
（付記１０）前記上部電極は、酸化イリジウム（ＩｒＯx）を含有する材料からなることを特徴とする付記９に記載の半導体装置。
【００７８】
（付記１１）前記誘電体膜は、鉛（Ｐｂ）を含有する材料からすることを特徴とする付記９又は１０に記載の半導体装置。
【００７９】
（付記１２）複数の前記キャパシタ構造を有する半導体チップとして構成されており、前記半導体チップのチップ面積に対する複数の前記上部電極の占める割合が６％以下とされてなることを特徴とする付記９〜１１のいずれか１項に記載の半導体装置。
【図面の簡単な説明】
【００８０】
【図１】本発明の優位性を裏付けるための実験を行うためのサンプルを作製する工程を示す概略断面図である。
【図２】キャパシタ特性を示す特性図である。
【図３】上部電極における各表面状態のＳＥＭによる顕微鏡写真である。
【図４】上部電極における各表面状態のＳＥＭによる顕微鏡写真である。
【図５】キャパシタ特性を示す特性図である。
【図６】上部電極における各表面状態のＳＥＭによる顕微鏡写真である。
【図７】キャパシタ特性を示す特性図である。
【図８】上部電極における各表面状態のＳＥＭによる顕微鏡写真である。
【図９】キャパシタ特性を示す特性図である。
【図１０】ＸＰＳを用いて、上部電極の表面組成を調べた結果を示す図である。
【図１１】ＸＰＳを用いて、上部電極の表面組成を調べた結果を示す図である。
【図１２】上部電極における各表面状態のＳＥＭによる顕微鏡写真である。
【図１３】上部電極における各表面状態のＳＥＭによる顕微鏡写真である。
【図１４】本実施形態の強誘電体メモリの製造方法を工程順に示す概略断面図である。
【図１５】図１４に引き続き、本実施形態の強誘電体メモリの製造方法を工程順に示す概略断面図である。
【図１６】図１５に引き続き、本実施形態の強誘電体メモリの製造方法を工程順に示す概略断面図である。
【符号の説明】
【００８１】
１  Ｔｉ膜
２  Ｐｔ膜
３，２７  下部電極層
４，２８  強誘電体膜
５，２９  上部電極層
６，３１  上部電極
１０  シリコン半導体基板
１１  素子分離構造
１２  ウェル
１３  ゲート絶縁膜
１４  ゲート電極
１５  キャップ膜
１６  ＬＤＤ領域
１７  サイドウォール絶縁膜
１８  ソース／ドレイン領域
２０  ＭＯＳトランジスタ
２１  保護膜
２２  第１の層間絶縁膜
２３，４１  グルー膜
２４  第１のプラグ
２４ａ，３７ａ，３８ａ，３９ａ，４７ａ  ビア孔
２５  酸化防止膜
２６  配向性向上膜
３０  強誘電体キャパシタ構造
３２  下部電極
３３  第１の保護膜
３４  第２の層間絶縁膜
３５  第２の保護膜
３６  酸化膜
３７，３８，４７  プラグ
３９  第２のプラグ
４２，４４  バリアメタル膜
４３  配線膜
４５  配線
４６  第３の層間絶縁膜
【図１】
2006165128.tif 000003
【図２】
2006165128.tif 000004
【図３】
2006165128.tif 000005
【図４】
2006165128.tif 000006
【図５】
2006165128.tif 000007
【図６】
2006165128.tif 000008
【図７】
2006165128.tif 000009
【図８】
2006165128.tif 000010
【図９】
2006165128.tif 000011
【図１０】
2006165128.tif 000012
【図１１】
2006165128.tif 000013
【図１２】
2006165128.tif 000014
【図１３】
2006165128.tif 000015
【図１４】
2006165128.tif 000016
【図１５】
2006165128.tif 000017
【図１６】
2006165128.tif 000018