(57)【要約】【課題】  コンタクトホール側壁に形成するスペーサ用絶縁膜がシリコン基板と接触しない構成とし、且つＲＩＥ加工工数を低減する。【解決手段】  ＮＡＮＤフラッシュメモリで、メモリセル領域２のゲート電極５、５間のコンタクトホール８と周辺回路領域３の高耐圧トランジスタ６のコンタクトホール９とに、層間絶縁膜２０の側壁にスペーサとしてのシリコン窒化膜２１を形成する構成である。シリコン窒化膜２１の下端部は、シリコン基板１との間に、シリコン酸化膜１７もしくは１８を介在させている。シリコン基板１へのストレスを緩和してゲート酸化膜の電子トラップを低減する。また、シリコン窒化膜のＲＩＥ加工回数を減らすことができる。【選択図】  図１
2006041023.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を埋めるように形成された層間絶縁膜と、
この層間絶縁膜の前記ゲート電極に隣接する位置に開口形成されたコンタクトホールと、
このコンタクトホールの側壁面に形成されたスペーサ用窒化膜と、
このスペーサ用窒化膜の下端部と前記半導体基板の表面との間に介在された絶縁膜と、
前記コンタクトホールに埋め込み形成された電極用導体層と
を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記層間絶縁膜のコンタクトホールは、その開口端部が隣接する前記ゲート電極上にかかるように形成される自己整合型のコンタクト形成用のものであることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記層間絶縁膜のコンタクトホールは、その開口端部が隣接する前記ゲート電極間に位置するように形成されていることを特徴とする半導体装置。
【請求項４】
請求項１ないし３のいずれかに記載の半導体装置において、
前記ゲート電極は、メモリセルアレイを形成するトランジスタのゲート電極として形成され、
前記コンタクトホールは、前記メモリセルアレイの選択ゲート電極間に形成されることを特徴とする半導体装置。
【請求項５】
半導体基板上にゲート電極を形成する工程と、
このゲート電極を覆うように絶縁膜および窒化膜を形成する工程と、
層間絶縁膜を形成する工程と、
前記層間絶縁膜をＲＩＥ（Reactive Ion Etching）法により加工してコンタクトホールを形成する工程であって、このコンタクトホールの底部にて前記絶縁膜および前記窒化膜が残存するようコンタクトホールを形成する工程と、
前記コンタクトホール内にスペーサ用窒化膜を形成する工程と、
前記スペーサ用窒化膜、前記窒化膜および前記絶縁膜をＲＩＥ法により加工して前記半導体基板の表面を露出させる工程と、
形成されたコンタクトホール内に電極用導電層を埋め込み形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極を有するとともにこれに隣接する位置にコンタクトホールを備える構成の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
例えばシリサイド構造のゲート電極を用いた複数のゲート酸化膜領域を有するゲート先作りプロセスを用いたＮＡＮＤ型フラッシュメモリなどの半導体装置においては、コンタクト形成で次のようなプロセスを採用していた。
すなわち、ゲート構造を形成した後に、薄い熱酸化膜を形成すると共に信頼性向上のために酸化膜を成膜し、この後側壁加工用のシリコン窒化膜を成膜している。不純物導入処理などを経た後、再びシリコン窒化膜をＣＭＰ処理のストッパ用として形成する。続いて、ゲート電極を埋め込むように層間絶縁膜を堆積し、ＣＭＰ処理を行って平坦化する。次に、層間絶縁膜およびシリコン窒化膜、シリコン酸化膜などをエッチング加工することにより、シリコン基板の表面が露出するようにコンタクトホールを形成し、このコンタクトホール内に電極材料などを埋め込み形成する（例えば特許文献１参照）。
【０００３】
上記の場合に、特にＮＡＮＤフラッシュメモリなどにおいては、設計ルールが微細化の方向に進むにしたがってコンタクト間の短絡不良が発生しやすくなっており、このような不具合を防止するために、コンタクトホールを形成した後に、絶縁性を良好にして信頼性の向上を図ることを目的として、コンタクトホールの側壁にシリコン窒化膜などのスペーサ材を成膜する技術が導入されつつある（例えば特許文献２参照）。
【０００４】
このスペーサを設ける加工処理では、コンタクトホールを形成した後に、シリコン窒化膜を成膜し、ＲＩＥ等によってスペーサ加工をすることでコンタクトホールの底面部のシリコン窒化膜を露出させるようにしている。
【特許文献１】特開２００２−１１０８２２号公報
【特許文献２】特開２００２−２２２９３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記したスペーサを設ける構成を採用する場合に、コンタクトホールを形成した状態でスペーサ材のシリコン窒化膜を成膜するので、コンタクトホール底面のシリコン窒化膜を加工するときに、部分的にシリコン基板とシリコン窒化膜とが接触する状態が形成されるようになる。ところが、このようにシリコン窒化膜がシリコン基板と接触することは、シリコン基板にストレスがかかり結晶欠陥の原因となったり、ゲート酸化膜のトラップの元となったりする不具合がある。
【０００６】
また、コンタクトホールを加工する際に、まず層間絶縁膜をＲＩＥ法でエッチング処理し、この後、異なるチャンバーで再びシリコン窒化膜をエッチング処理する必要があるため、この工程で２回のＲＩＥ加工工程を必要としていることに加えて、スペーサ加工のためのＲＩＥによる加工が付加されＲＩＥの処理回数が増加する。この結果、工数の増加や工程増加に伴うコストの上昇が引き起こされることになる。
【０００７】
本発明は上記事情に鑑みてなされたもので、その目的は、スペーサ加工をする構成を採用する場合でも、スペーサ材が半導体基板と接触しない構成として信頼性の向上を図ることができ、しかも、ＲＩＥの処理回数を減らすことができるようにした半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を埋めるように形成された層間絶縁膜と、この層間絶縁膜の前記ゲート電極に隣接する位置に開口形成されたコンタクトホールと、このコンタクトホールの側壁面に形成されたスペーサ用窒化膜と、このスペーサ用窒化膜の下端部と前記半導体基板の表面との間に介在された絶縁膜と、前記コンタクトホールに埋め込み形成された電極用導体層とを設ける構成としたところに特徴を有する。
【０００９】
また、本発明の半導体装置の製造方法は、半導体基板上にゲート電極を形成する工程と、このゲート電極を覆うように絶縁膜および窒化膜を形成する工程と、層間絶縁膜を形成する工程と、前記層間絶縁膜をＲＩＥ（Reactive Ion Etching）法により加工してコンタクトホールを形成する工程であって、このコンタクトホールの底部にて前記絶縁膜および前記窒化膜が残存するようコンタクトホールを形成する工程と、前記コンタクトホール内にスペーサ用窒化膜を形成する工程と、前記スペーサ用窒化膜、前記窒化膜および前記絶縁膜をＲＩＥ法により加工して前記半導体基板の表面を露出させる工程と、形成されたコンタクトホール内に電極用導電層を埋め込み形成する工程とを備えたところに特徴を有する。
【発明の効果】
【００１０】
上記構成を採用することで、窒化膜が半導体基板と絶縁膜を介した状態になり、半導体基板に及ぼす悪影響を防止することができるようになる。また、上記製造方法を採用することで、ＲＩＥ加工の回数を減じて工数削減とコスト低減とを図ることができるようになる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリに適用した場合の第１の実施形態について図１ないし図５を参照して説明する。
ＮＡＮＤフラッシュメモリは、半導体基板であるシリコン基板１上にメモリセル領域２と周辺回路領域３とが設けられた構成であり、メモリセル領域２には多数のメモリセルトランジスタおよび選択トランジスタなどが配置形成されており、周辺回路領域３にはメモリセルトランジスタを動作させるための高耐圧トランジスタおよび低耐圧トランジスタなどが配置形成されている。
【００１２】
図１は、メモリセル領域２に形成している選択ゲートトランジスタ４のゲート電極５の部分と、周辺回路領域３に形成している高耐圧トランジスタ６のゲート電極７の部分について、それぞれにコンタクトホール８、９を形成した状態で示す模式的断面図である。この場合、ゲート電極５、５間に形成するコンタクトホール８は、自己整合型つまりＳＡＣ（Self Align Contact）方式のコンタクトホールとして形成されている。また、図示の断面はシリコン基板１の活性領域の形成方向に沿った部分を示しており、隣接する活性領域との間には、ここでは図示していないが例えばＳＴＩ（Shallow Trench Isolation）により素子分離がされた状態に形成されているものである。
【００１３】
この図１において、シリコン基板１には、高耐圧トランジスタ６および選択ゲートトランジスタ４のそれぞれの活性領域に対応してソース・ドレイン領域となる不純物拡散領域１ａが形成されている。シリコン基板１上には、ゲート電極５、７に対応してゲート絶縁膜であるゲート酸化膜１０、１１がそれぞれの耐圧に対応した膜厚で成膜されている。ゲート電極５、７は、下からフローティングゲートとしての多結晶シリコン膜１２、ＯＮＯ（Oxide-Nitride-Oxide）膜１３、コントロールゲートとしての多結晶シリコン膜１４、ＷＳｉ（タングステンシリサイド）膜１５、シリコン窒化膜１６が所定膜厚で順次積層された構成である。
【００１４】
ゲート電極５、７の側面およびゲート電極５、７周囲のシリコン基板１の表面には、熱酸化により薄く形成されたシリコン酸化膜１７が設けられている。また、このシリコン酸化膜１７の上面にはゲート電極５、７を覆うように全面にシリコン酸化膜１８が形成されている。なお、図示の状態では、メモリセル領域２のゲート電極５、５間の対応する部分に、シリコン酸化膜１７が示され、他の部分にはシリコン酸化膜１８のみが形成されたように示されているが、実際には後述する製造工程でも説明するように、シリコン酸化膜１７もほぼ全面に渡って形成されている。
【００１５】
さらに、これらの上面には、全面に渡ってシリコン窒化膜１９が成膜されている。また、メモリセル領域２のゲート電極５、５間の部分には、上述したシリコン酸化膜１８が部分的に除去されており、この部分に上述のように薄いシリコン酸化膜１７が残った状態に形成されている。これによって、シリコン窒化膜１９と、ゲート電極５のシリコン窒化膜１６とが接触した状態に形成されている。
【００１６】
これらの上部に、ゲート電極５、７の凹凸を埋め込むように層間絶縁膜２０が成膜されており、後述するようにＣＭＰ処理により平坦化処理がなされている。この層間絶縁膜２０の、ゲート電極５、５の間およびゲート電極７の近傍には、シリコン基板１が露出するようにコンタクトホール８、９が形成されている。コンタクトホール８、９の側壁にはスペーサ用窒化膜としてのシリコン窒化膜２１が成膜されている。また、コンタクトホール８、９内には、電極用導体としての多結晶シリコン膜２２が埋め込み形成されている。
【００１７】
上記構成では、コンタクトホール８、９の側壁に形成するシリコン窒化膜２１により、絶縁特性の向上を図る構成としているが、このシリコン窒化膜２１の下端部はシリコン基板１に対してシリコン酸化膜１７を介した状態で接する状態に形成されている。これにより、シリコン窒化膜２１が直接シリコン基板１と接触しない構成であることから、シリコン基板１への悪影響を防止でき、信頼性の向上を図った構成となっている。
【００１８】
次に上記構成の製造工程について図２ないし図５を参照して説明する。図１に示したものは、シリサイド構造のゲート電極を用いた複数のゲート酸化膜領域を有するゲート先作りプロセスを適用して製造したＮＡＮＤ型フラッシュメモリであり、これは、次のような製造工程を経て製造される。
ゲート先作りプロセスでは、まず、シリコン基板１上にゲート電極構造を形成する。これは、シリコン基板１上に、シリコン酸化膜１０、１１をゲート絶縁膜として形成する。シリコン酸化膜１０はメモリセルトランジスタ用で、例えば８ｎｍ程度の膜厚に形成され、シリコン酸化膜１１は高耐圧トランジスタ用で、例えば４０ｎｍ程度の膜厚に形成されている。
【００１９】
この後、ゲート電極を構成する膜を積層しながらＳＴＩの素子分離領域を形成する工程を経て図２（ａ）に示すようなゲート電極５、７の構成を得る。ゲート電極５、７は、シリコン酸化膜１０、１１の上に、フローティングゲートとしての多結晶シリコン膜１２、ＯＮＯ膜１３、コントロールゲートとしての多結晶シリコン膜１４、ＷＳｉ膜１５、シリコン窒化膜１６を順次積層形成した構成である。
【００２０】
次に、図２（ｂ）に示すように、ゲート電極５、７の側壁部とシリコン基板１の表面に熱酸化処理による薄いシリコン酸化膜１７を形成する。続いて、図２（ｃ）に示すように、信頼性の確保をするために必要なシリコン酸化膜１８をＣＶＤにより成膜する。
次に、図３（ｄ）に示すように、メモリセル領域２に形成するコンタクトホール８の位置に対応した部分のシリコン酸化膜１８を除去するため、フォトリソグラフィ処理工程を実施する。これは、セルフアラインコンタクトによるコンタクトホール８の形成では、層間絶縁膜２０のコンタクトホール８の加工時に、ストッパとして機能するシリコン窒化膜１９がダメージを受けて孔が明いたときに、シリコン酸化膜１８を通じてエッチングされることによるダメージの発生を防止するためのものである。
【００２１】
フォトレジストを塗布してコンタクトホール８に対応する部分が開口するパターニングを行い、シリコン酸化膜１８をエッチングする。シリコン酸化膜１８はＣＶＤで成膜しているので、熱酸化によるシリコン酸化膜１７よりエッチングされやすい。そこで、シリコン酸化膜１８のエッチングにおいては、下地に形成されている熱酸化による薄いシリコン酸化膜１７がエッチングにより剥離されない程度の条件を用いてウェット処理でエッチングを行う。この結果、図３（ｄ）に示すように、シリコン酸化膜１７は残存した状態になるようにしてシリコン酸化膜１８が部分的に除去される。
【００２２】
次に、図３（ｅ）に示すように、側壁加工用のシリコン窒化膜１９ａを成膜する。この状態で、側壁加工を行ってゲート電極５、７の側壁部にスペーサを形成する。次に、フォトリソグラフィ処理により、高耐圧トランジスタ６の活性層にシリコン酸化膜１８を介してイオン注入により不純物を導入し、図３（ｆ）に示すようにソース・ドレイン領域１ａを形成する。
【００２３】
続いて、図４（ｇ）に示すように、再びシリコン窒化膜１９を全面に成膜する。このシリコン窒化膜１９は、後述するコンタクトホール８、９の形成時にストッパとして機能させるためのものである。続いて、図４（ｈ）に示すように、全面にゲート電極５、７を埋め込むように全面に層間絶縁膜２０を堆積する。この後、ＣＭＰ処理により図示のように層間絶縁膜２０を平坦化処理する。
【００２４】
次に、図４（ｉ）に示すように、リソグラフィ処理によりコンタクトのレジストパターンを形成した後にＲＩＥを用いてコンタクトホール８、９の開口処理を行う。このとき、従来とは異なり、コンタクトホール８、９の底部は、シリコン基板１を露出させるのではなく、シリコン窒化膜１９の表面でエッチングをストップさせ、レジストを剥離する。
この状態で、図５（ｊ）に示すように、コンタクトの側壁材となるスペーサ用窒化膜であるシリコン窒化膜２１を成膜する。この後、図５（ｋ）に示すように、シリコン窒化膜２１およびシリコン酸化膜１８をエッチングしてシリコン基板１を露出させた状態とする。なお、この状態では、層間絶縁膜２０のコンタクトホール８、９の側壁にはシリコン窒化膜２１が残された状態となっている。続いて、埋め込み材となる多結晶シリコン膜２２等を堆積し、さらにエッチバック処理をして図１に示す状態の構成を得る。これにより、コンタクト加工が終了する。
【００２５】
上記したような加工工程を経るので、層間絶縁膜２０のコンタクトホール８、９の側壁に形成したシリコン窒化膜２１は、シリコン基板１と接触する部分がなくなり、シリコン酸化膜１７や１８を介した状態で形成されることになる。この結果、シリコン基板１へのストレスが緩和されるとともに、ゲート酸化膜の電子トラップを低減して信頼性の高いものを得ることができるようになる。
また、上記したような加工工程を経ることで、シリコン窒化膜１９ａ、１９のＲＩＥによるエッチング処理の回数を２回にすることができ、従来の３回実施していたのに比べて工数を削減して製造工程の短縮化およびコストの低減を図ることができるようになる。
【００２６】
（第２の実施形態）
図６ないし図９は本発明の第２の実施形態を示すもので、第１の実施形態と異なるところは、メモリセル領域２の選択ゲート部に形成するコンタクトホールである。第１の実施形態においては、自己整合型のコンタクトホール８であったのに対して、この実施形態では、高耐圧トランジスタ６に形成するコンタクトホール９と同様であり、非ＳＡＣ構造のコンタクトホール２３を形成する構成である。この実施形態の半導体装置では、メモリセル領域２のゲート電極５、５の間の距離が、第１の実施形態の場合に比べて広く設定された構成となっている。
【００２７】
図６において、メモリセル領域３のゲート電極５、５間には、層間絶縁膜２０を開口するコンタクトホール２３が形成されており、シリコン窒化膜１９およびシリコン酸化膜１８がエッチングにより除去され、シリコン基板１が露出されたる状態に形成されている。このコンタクトホール２３の側壁には、コンタクトホール９の構成と同様に、スペーサ用窒化膜であるシリコン窒化膜２１が形成されている。コンタクトホール９の内部には、電極用導体としての多結晶シリコン膜２２が埋め込み形成されている。
【００２８】
次に、上記構成の製造工程について図７ないし図９を参照して簡単に説明する。
図７（ａ）において、シリコン基板１上にゲート絶縁膜としてのシリコン酸化膜１０、１１を対応する位置に形成するとともに、ゲート電極５、７を形成する。図示のように、ゲート電極５、５間は第１の実施形態の構成に比べて離間距離Ａが広く設定されたものである。各ゲート電極５、７は、フローティングゲートとしての多結晶シリコン膜１２、ＯＮＯ膜１３、コントロールゲートとしての多結晶シリコン膜１４、ＷＳｉ膜１５、シリコン窒化膜１６を順次積層形成した構成である。
【００２９】
次に、図７（ｂ）のようにゲート電極５、７の側壁部とシリコン基板１の表面に熱酸化処理による薄いシリコン酸化膜１７を形成し、図７（ｃ）のように全面にシリコン酸化膜１８を成膜する。続いて、図８（ｄ）のように、側壁加工用のシリコン窒化膜１９ａを成膜し、図８（ｅ）のように、側壁加工を行ってゲート電極５、７の側壁部にスペーサを形成し、続いて高耐圧トランジスタ６の活性層にソース・ドレイン領域１ａを形成する。
【００３０】
次に、図８（ｆ）に示すように、再びシリコン窒化膜１９を全面に成膜し、さらに全面にゲート電極５、７を埋め込むように全面に層間絶縁膜２０を堆積してＣＭＰ処理で平坦化する。この後、図９（ｇ）のように、層間絶縁膜２０にコンタクトホール２３、９を形成する。このエッチングでは、第１の実施形態と同様にシリコン窒化膜１９の表面が露出するところでストップさせる。また、ここではコンタクトホール２３としては、第１の実施形態と異なり、ゲート電極５、５間の領域に開口するようにしている。
【００３１】
この後、図９（ｈ）のように、スペーサ用窒化膜であるシリコン窒化膜２１を成膜し、図９（ｉ）のようにシリコン窒化膜２１およびシリコン酸化膜１８をエッチングしてシリコン基板１を露出させた状態とする。なお、この状態では、層間絶縁膜２０のコンタクトホール２３、９の側壁にはシリコン窒化膜２１が残された状態となっている。続いて、埋め込み材となる多結晶シリコン膜２２等を堆積し、さらにエッチバック処理をして図６に示す状態の構成を得る。これにより、コンタクト加工が終了する。
【００３２】
このような第２の実施形態によっても、第１の実施形態と同様に、層間絶縁膜２０のコンタクトホール２３、９の側壁に形成したシリコン窒化膜２１は、シリコン基板１と接触する部分がなくなり、シリコン酸化膜１８を介した状態で形成されることになる。この結果、シリコン基板１へのストレスが緩和されるとともに、ゲート酸化膜の電子トラップを低減して信頼性の高いものを得ることができるようになる。
また、上記したような加工工程を経ることで、シリコン窒化膜１９ａ、１９のＲＩＥによるエッチング処理の回数を２回にすることができ、従来の３回実施していたのに比べて工数を削減して製造工程の短縮化およびコストの低減を図ることができるようになる。
【００３３】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
ＮＡＮＤ型フラッシュメモリに限らず、層間絶縁膜にコンタクトホールを設けてその側壁にスペーサ用絶縁膜を形成するもの全般に適用することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施形態を示すコンタクトホール部分の模式的断面図
【図２】製造工程の各段階における図１相当図（その１）
【図３】製造工程の各段階における図１相当図（その２）
【図４】製造工程の各段階における図１相当図（その３）
【図５】製造工程の各段階における図１相当図（その４）
【図６】本発明の第２の実施形態を示す図１相当図
【図７】製造工程の各段階における図１相当図（その１）
【図８】製造工程の各段階における図１相当図（その２）
【図９】製造工程の各段階における図１相当図（その３）
【符号の説明】
【００３５】
図面中、１はシリコン基板（半導体基板）、２はメモリセル領域、３は周辺回路領域、４は選択ゲートトランジスタ、５はゲート電極、６は高耐圧トランジスタ、７はゲート電極、８、９、２３はコンタクトホール、１０、１１はゲート酸化膜（ゲート絶縁膜）、１７はシリコン酸化膜（絶縁膜）、２０は層間絶縁膜、２１はシリコン窒化膜（スペーサ用窒化膜）、２２は多結晶シリコン膜（電極用導体層）である。
【図１】
2006041023.tif 000003
【図２】
2006041023.tif 000004
【図３】
2006041023.tif 000005
【図４】
2006041023.tif 000006
【図５】
2006041023.tif 000007
【図６】
2006041023.tif 000008
【図７】
2006041023.tif 000009
【図８】
2006041023.tif 000010
【図９】
2006041023.tif 000011