(57)【要約】【課題】  あるプロセッサが始動／停止の動作を行う際に、該プロセッサから他のプロセッサが保有する外部アクセス・サイクルを延長させるＷａｉｔ機能を制御し、他のプロセッサの、メモリや外部入出力デバイスなどに対する外部アクセス・サイクルの延長を行うことにより、複数のプロセッサの始動／停止を同期化させる。【解決手段】  プロセッサ１ａは、外部デバイス２ａからの停止要求２０によりその動作を停止し（ステップＳ１）、同時に、プロセッサ１ｂに対して外部アクセスＷａｉｔ要求信号２１を出力する（ステップＳ２）。プロセッサ１ｂは、外部アクセスＷａｉｔ要求信号２１を受信し（ステップＳ３）、外部デバイス２ｂに対するアクセスの状態を調べる（ステップＳ４）。アクセス・サイクル中の場合（ステップＳ４／Ｙｅｓ）は、そのサイクルを延長する（ステップＳ５）。アクセス前である場合（ステップＳ４／Ｎｏ）は、次に実行するアクセスを延期し、待機状態となる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
相互関係のある複数のプロセッサにより構成されるマルチプロセッサシステムであって、
第１のプロセッサに接続された第１の外部デバイスからの停止要求により前記第１のプロセッサの動作を停止する第１の停止手段と、
前記第１のプロセッサに接続された第２のプロセッサに対して、該第２のプロセッサに接続された第２の外部デバイスに対する外部アクセスＷａｉｔ要求信号を第１のレベルで出力する第１の出力手段と、
前記第１のレベルの外部アクセスＷａｉｔ要求信号を検知することにより、前記第２の外部デバイスに対するアクセス・サイクルを停止する第２の停止手段と、を有し、
さらに、第１のプロセッサに接続された第１の外部デバイスからの動作開始要求により前記第１のプロセッサの動作を開始する第１の開始手段と、
前記第１のプロセッサに接続された第２のプロセッサに対して、該第２のプロセッサに接続された第２の外部デバイスに対する外部アクセスＷａｉｔ要求信号を第２のレベルで出力する第２の出力手段と、
前記第２のレベルの外部アクセスＷａｉｔ要求信号を検知することにより、前記第２の外部デバイスに対するアクセス・サイクルを開始する第２の開始手段と、を有することを特徴とするマルチプロセッサシステム。
【請求項２】
前記第２の停止手段は、前記第２の外部デバイスに対して、アクセス・サイクル中であるか否かを識別する第１の識別手段と、
前記第１の識別手段で、前記第２のプロセッサが前記第２の外部デバイスに対してアクセス・サイクル中であると識別した場合には、該アクセス・サイクルを延長する手段と、
前記第１の識別手段で、前記第２のプロセッサが前記第２の外部デバイスに対してアクセス前であると識別した場合には、次に実行するアクセス・サイクルを延期し、待機状態へ移行する手段と、を有し、
さらに、前記第２の開始手段は、前記第２の外部デバイスに対して、アクセス・サイクルが延期されているか否かを識別する第２の識別手段と、
前記第２の識別手段で、前記第２のプロセッサが前記第２の外部デバイスに対してアクセス・サイクルを延期していると識別した場合には、該アクセス・サイクルを再開する手段と、
前記第２の識別手段で、前記第２のプロセッサがアクセス・サイクルの待機状態であると識別した場合には、該待機状態を解除し、外部デバイスへのアクセス・サイクルを開始する手段と、を有することを特徴とする請求項１記載のマルチプロセッサシステム。
【請求項３】
前記外部デバイスは、該外部デバイスに接続されたプロセッサが実行する命令を記憶したメモリであることを特徴とする請求項１または２に記載のマルチプロセッサシステム。
【請求項４】
相互関係にある複数のプロセッサにより構成されるマルチプロセッサシステムにおけるプロセッサの制御方法であって、
第１のプロセッサに接続された第１の外部デバイスからの停止要求により前記第１のプロセッサの動作を停止する第１の停止ステップと、
前記第１のプロセッサに接続された第２のプロセッサに対して、該第２のプロセッサに接続された第２の外部デバイスに対する外部アクセスＷａｉｔ要求信号を第１のレベルで出力する第１の出力ステップと、
前記第１のレベルの外部アクセスＷａｉｔ要求信号を検知することにより、前記第２の外部デバイスに対するアクセス・サイクルを停止する第２の停止ステップと、を有し、
さらに、第１のプロセッサに接続された第１の外部デバイスからの動作開始要求により前記第１のプロセッサの動作を開始する第１の開始ステップと、
前記第１のプロセッサに接続された第２のプロセッサに対して、該第２のプロセッサに接続された第２の外部デバイスに対する外部アクセスＷａｉｔ要求信号を第２のレベルで出力する第２の出力ステップと、
前記第２のレベルの外部アクセスＷａｉｔ要求信号を検知することにより、前記第２の外部デバイスに対するアクセス・サイクルを開始する第２の開始ステップと、を有することを特徴とするプロセッサの制御方法。
【請求項５】
前記第２の停止ステップは、前記第２の外部デバイスに対して、アクセス・サイクル中であるか否かを識別する第１の識別ステップと、
前記第１の識別ステップで、前記第２のプロセッサが前記第２の外部デバイスに対してアクセス・サイクル中であると識別した場合には、該アクセス・サイクルを延長するステップと、
前記第１の識別ステップで、前記第２のプロセッサが前記第２の外部デバイスに対してアクセス前であると識別した場合には、次に実行するアクセス・サイクルを延期し、待機状態へ移行するステップと、を有し、
さらに、前記第２の開始ステップは、前記第２の外部デバイスに対して、アクセス・サイクルが延期されているか否かを識別する第２の識別ステップと、
前記第２の識別ステップで、前記第２のプロセッサが前記第２の外部デバイスに対してアクセス・サイクルを延期していると識別した場合には、該アクセス・サイクルを再開するステップと、
前記第２の識別ステップで、前記第２のプロセッサがアクセス・サイクルの待機状態であると識別した場合には、該待機状態を解除し、外部デバイスへのアクセス・サイクルを開始するステップと、を有することを特徴とする請求項４記載のプロセッサの制御方法。
【請求項６】
前記外部デバイスは、該外部デバイスに接続されたプロセッサが実行する命令を記憶したメモリであることを特徴とする請求項４または５に記載のプロセッサの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相互関係のある複数のプロセッサを有するマルチプロセッサシステム及びプロセッサの制御方法に関する。
【背景技術】
【０００２】
近年、コンピュータにおいて演算処理や制御処理を高速化させるべく、複数のプロセッサを用いて演算処理、制御処理を行うマルチプロセッサシステムを搭載したコンピュータが使われている。
【０００３】
相互関係にある複数のプロセッサを有するマルチプロセッサシステムでは、ある１つのプロセッサが動作を停止しても、他のプロセッサは動作し続けるので、停止したプロセッサとの相互関係が崩れてしまう。そこで、プロセッサ間の関係を保つために、各々のプロセッサの始動／停止を同期化させる必要がある。
従来のマルチプロセッサシステムでは、プロセッサ間の始動／停止の同期を取るために、プロセッサ間の停止要求信号を接続し、プロセッサ自身を停止させることで同期化を実現していた。
【０００４】
例えば、特許文献１には、ネットワークを介して相互に接続された複数のプロセッサと、これらのプロセッサを制御するホスト計算機と、により構成され、ホスト計算機上において自己を制御している計算機環境に対する割り込み要求に対して、割り込みに関わるメッセージを送出するマルチプロセッサシステムに関する技術が開示されている。
【０００５】
また、特許文献２には、２つのＣＰＵが共有メモリを介してワードデータの授受を行うマルチプロセッサシステムにおいて、各ＣＰＵの共有メモリに対するアクセスの調停を行う共有メモリのアクセス調停装置に関する技術が開示されている。
【０００６】
また、特許文献３には、外部からのウェイト信号の入力により、メモリなどの周辺Ｉ／Ｏへのアクセスタイミングを可変できるマイクロプロセッサを備える制御装置に関する技術が開示されている。
【特許文献１】特開平１−１１８９５３号公報
【特許文献２】特開平５−３２４５７７号公報
【特許文献３】特許第３２０４７４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のマルチプロセッサシステムにおいては、以下のような問題を抱えていた。
（イ）プロセッサ自身を停止するためには、専用の回路を設けなければならないという問題があった。特に、動作周波数やアーキテクチャの異なる複数のプロセッサでマルチプロセッサシステムを構成する場合には、この専用回路が複雑となり、複数のプロセッサの始動／停止を同期化させるマルチプロセッサシステムを実現することが困難であった。
【０００８】
（ロ）このような背景において、マルチプロセッサシステムの開発においては、ＩＣＥ（In-Circuit Emulator）等の開発ツールを用いて、プロセッサの動作を制御し、プロセッサの始動／停止や内部状態、実行状態等の確認を行い、開発効率の向上を図っていた。
しかしながら、前記（イ）で説明した問題があるため、マルチプロセッサシステムにおいて、あるプロセッサと１対１でＩＣＥを接続し、該プロセッサの動作を制御しながら、さらに他のプロセッサの制御を行う開発環境を構築することは容易ではなかった。
【０００９】
（ハ）また、近年、携帯電話機やＰＤＡ（Personal Digital Assistance）などの携帯型の情報処理装置（携帯型コンピュータ）においても、データ処理性能を向上させるべく、マルチプロセッサ化が進んでいる。そして、携帯型のコンピュータという性質上、小型かつ省電力を実現したマルチプロセッサシステムを搭載する必要がある。その際、携帯型コンピュータの構造上の問題（例えば、空間的な問題）を考慮してプロセッサを選択する必要がある。あるいは、該コンピュータで処理されるデータの特性（例えば、携帯電話機における、音声通話データの処理や電子メール／インターネット等のデータ処理等）に応じて、個々のプロセッサを適切に選択しなければならない。すなわち、動作周波数やアーキテクチャの異なるプロセッサを用いてマルチプロセッサシステムを構成し、それを携帯型コンピュータに搭載する必要がある。そして、複数のプロセッサの組み合わせパターンは、非常に多岐にわたっている。
このような背景におけるマルチプロセッサシステムの開発においては、前記（ロ）で示した問題は非常に顕著であり、開発効率の低下、生産コストの増大という形で問題が浮き彫りにされていた。
【００１０】
本発明は上記事情を鑑みてなされたものであり、あるプロセッサが始動／停止の動作を行う際に、該プロセッサから他のプロセッサが保有する外部アクセス・サイクルを延長させるＷａｉｔ機能を制御し、他のプロセッサの、メモリや外部入出力デバイスなどに対する外部アクセス・サイクルの延長を行うことにより、複数のプロセッサの始動／停止を同期化させるマルチプロセッサシステムを提供することを目的とする。また、プロセッサの制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
前記課題を解決するために、請求項１記載の発明は、相互関係のある複数のプロセッサにより構成されるマルチプロセッサシステムであって、第１のプロセッサに接続された第１の外部デバイスからの停止要求により前記第１のプロセッサの動作を停止する第１の停止手段と、前記第１のプロセッサに接続された第２のプロセッサに対して、該第２のプロセッサに接続された第２の外部デバイスに対する外部アクセスＷａｉｔ要求信号を第１のレベルで出力する第１の出力手段と、前記第１のレベルの外部アクセスＷａｉｔ要求信号を検知することにより、前記第２の外部デバイスに対するアクセス・サイクルを停止する第２の停止手段と、を有し、さらに、第１のプロセッサに接続された第１の外部デバイスからの動作開始要求により前記第１のプロセッサの動作を開始する第１の開始手段と、前記第１のプロセッサに接続された第２のプロセッサに対して、該第２のプロセッサに接続された第２の外部デバイスに対する外部アクセスＷａｉｔ要求信号を第２のレベルで出力する第２の出力手段と、前記第２のレベルの外部アクセスＷａｉｔ要求信号を検知することにより、前記第２の外部デバイスに対するアクセス・サイクルを開始する第２の開始手段と、を有することを特徴とする。
【００１２】
請求項２記載の発明は、前記第２の停止手段は、前記第２の外部デバイスに対して、アクセス・サイクル中であるか否かを識別する第１の識別手段と、前記第１の識別手段で、前記第２のプロセッサが前記第２の外部デバイスに対してアクセス・サイクル中であると識別した場合には、該アクセス・サイクルを延長する手段と、前記第１の識別手段で、前記第２のプロセッサが前記第２の外部デバイスに対してアクセス前であると識別した場合には、次に実行するアクセス・サイクルを延期し、待機状態へ移行する手段と、を有し、さらに、前記第２の開始手段は、前記第２の外部デバイスに対して、アクセス・サイクルが延期されているか否かを識別する第２の識別手段と、前記第２の識別手段で、前記第２のプロセッサが前記第２の外部デバイスに対してアクセス・サイクルを延期していると識別した場合には、該アクセス・サイクルを再開する手段と、前記第２の識別手段で、前記第２のプロセッサがアクセス・サイクルの待機状態であると識別した場合には、該待機状態を解除し、外部デバイスへのアクセス・サイクルを開始する手段と、を有することを特徴とする。
【００１３】
請求項３記載の発明は、前記外部デバイスは、該外部デバイスに接続されたプロセッサが実行する命令を記憶したメモリであることを特徴とする。
【００１４】
請求項４記載の発明は、相互関係にある複数のプロセッサにより構成されるマルチプロセッサシステムにおけるプロセッサの制御方法であって、第１のプロセッサに接続された第１の外部デバイスからの停止要求により前記第１のプロセッサの動作を停止する第１の停止ステップと、前記第１のプロセッサに接続された第２のプロセッサに対して、該第２のプロセッサに接続された第２の外部デバイスに対する外部アクセスＷａｉｔ要求信号を第１のレベルで出力する第１の出力ステップと、前記第１のレベルの外部アクセスＷａｉｔ要求信号を検知することにより、前記第２の外部デバイスに対するアクセス・サイクルを停止する第２の停止ステップと、を有し、さらに、第１のプロセッサに接続された第１の外部デバイスからの動作開始要求により前記第１のプロセッサの動作を開始する第１の開始ステップと、前記第１のプロセッサに接続された第２のプロセッサに対して、該第２のプロセッサに接続された第２の外部デバイスに対する外部アクセスＷａｉｔ要求信号を第２のレベルで出力する第２の出力ステップと、前記第２のレベルの外部アクセスＷａｉｔ要求信号を検知することにより、前記第２の外部デバイスに対するアクセス・サイクルを開始する第２の開始ステップと、を有することを特徴とする。
【００１５】
請求項５記載の発明は、前記第２の停止ステップは、前記第２の外部デバイスに対して、アクセス・サイクル中であるか否かを識別する第１の識別ステップと、前記第１の識別ステップで、前記第２のプロセッサが前記第２の外部デバイスに対してアクセス・サイクル中であると識別した場合には、該アクセス・サイクルを延長するステップと、前記第１の識別ステップで、前記第２のプロセッサが前記第２の外部デバイスに対してアクセス前であると識別した場合には、次に実行するアクセス・サイクルを延期し、待機状態へ移行するステップと、を有し、さらに、前記第２の開始ステップは、前記第２の外部デバイスに対して、アクセス・サイクルが延期されているか否かを識別する第２の識別ステップと、前記第２の識別ステップで、前記第２のプロセッサが前記第２の外部デバイスに対してアクセス・サイクルを延期していると識別した場合には、該アクセス・サイクルを再開するステップと、前記第２の識別ステップで、前記第２のプロセッサがアクセス・サイクルの待機状態であると識別した場合には、該待機状態を解除し、外部デバイスへのアクセス・サイクルを開始するステップと、を有することを特徴とする。
【００１６】
請求項６記載の発明は、前記外部デバイスは、該外部デバイスに接続されたプロセッサが実行する命令を記憶したメモリであることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、以下の説明から明らかなように、相互関係のある複数のプロセッサを有するマルチプロセッサシステムにおいて、プロセッサが保有する外部アクセス・サイクルを延長させるＷａｉｔ機能を用いることにより、マルチプロセッサシステムにおける、動作周波数やアーキテクチャの異なる複数のプロセッサ同士の始動（動作再開）／停止の同期化を容易に行うことが可能である。
また、これにより、動作周波数や種類の異なる複数のプロセッサで構成されるマルチプロセッサシステムの開発環境も容易に構築することが可能であり、これによって、マルチプロセッサシステムの開発効率の向上、あるいはマルチプロセッサシステムの製造コストの削減を図ることができる。
【発明を実施するための最良の形態】
【００１８】
次に、添付図面を参照しながら、本発明の実施形態を説明する。
図１は、本発明の実施形態であるマルチプロセッサシステムの概要を示した図である。
マルチプロセッサシステム１０は、複数のプロセッサ１ａ，１ｂを含む形で構成されている。なお、マルチプロセッサシステム１０に外部デバイス２を含む形でもよい。
プロセッサ１ａ，１ｂは相互関係にあり、互いにデータやメッセージのやり取りを行い、それにより個々の実行状態が変化する。例えば、プロセッサ１ａが処理を行ったデータをプロセッサ１ｂに渡し、プロセッサ１ｂが別の処理を行う、あるいは、プロセッサ１ｂからプロセッサ１ａにメッセージを転送し、プロセッサ１ａがそのメッセージに基づいて命令を実行する、という具合に、互いのやり取りで状態が変化する関係（相互関係）にある。
【００１９】
なお、プロセッサ１ａ，１ｂは、同一のプロセッサに限定される必要はない。
例えば、プロセッサ１ａ，１ｂは、同様の演算・制御を行うことができるものの、その動作クロックが異なっていても構わない。あるいは、プロセッサ１ａ，１ｂは、互いに異なる演算・制御を行うことが可能なプロセッサ、すなわち、アーキテクチャが異なるプロセッサであっても構わない。
【００２０】
このような相互関係にあるマルチプロセッサシステムにおいて、あるプロセッサを外部からの要求により始動／停止させる際、該プロセッサの始動／停止と、他方のプロセッサの始動／停止を同期させている。
すなわち、図２のフローチャートで示すように、プロセッサ１ａは、外部デバイス２ａからの停止要求２０によりその動作を停止し（ステップＳ１）、同時に、プロセッサ１ｂに対して外部アクセスＷａｉｔ要求信号２１を出力する（ステップＳ２）。
プロセッサ１ｂは、外部アクセスＷａｉｔ要求信号２１を受信し（ステップＳ３）、外部デバイス２ｂに対するアクセスの状態を調べる（ステップＳ４）。アクセス・サイクル中の場合（ステップＳ４／Ｙｅｓ）は、そのサイクルを延長する（ステップＳ５）。アクセス前である場合（ステップＳ４／Ｎｏ）は、次に実行するアクセスを延期し、待機状態となる。
【００２１】
また、図３のフローチャートで示すように、マルチプロセッサシステムの再動作開始においては、プロセッサ１ａは、外部デバイス２ａから再動作開始要求２２を受けることによりその動作を再開し（ステップＳ１１）、同時に、プロセッサ１ｂに対して外部アクセスＷａｉｔ要求信号２１の出力を停止する（ステップＳ１２）。
プロセッサ１ｂは、外部アクセスＷａｉｔ要求信号２１の停止を検知することにより（ステップＳ１３）、外部デバイス２ｂへのアクセス状態を調べる（ステップＳ１４）。アクセス・サイクルが延長されていた場合（ステップＳ１４／Ｙｅｓ）は、外部デバイス２ｂへのアクセスを実行する（ステップＳ１５）。待機状態である場合（ステップＳ１４／Ｎｏ）は、待機状態を解除し、次に実行する外部デバイス２ｂへのアクセスを開始する（ステップＳ１６）。
【００２２】
なお、上記に示した実施の形態は、本発明の好適な実施形態の一例である。しかしながら、本発明の実施形態はこれらに限定されるものでなく、本発明の要旨を逸脱しない範囲で、様々な変形が可能である。以下に、その例を示す。
【実施例】
【００２３】
図４は、本発明の一実施例であるマルチプロセッサシステムの構成を示した図である。
マルチプロセッサシステム１０はプロセッサ１ａ，１ｂを有する。プロセッサ１ａは、該プロセッサが実行する命令を記憶したメモリ３ａとバス接続されている。また、プロセッサ１ｂも、プロセッサ１ａと同様に、該プロセッサが実行する命令を記憶したメモリ３ｂとバス接続されている。プロセッサ１ａ，１ｂは、互いにデータやメッセージの転送が行えるようにバス接続され、さらに、プロセッサ１ｂがメモリ３ｂとのアクセス・サイクルを延長するための外部アクセスＷａｉｔ要求信号を発信するための経路が接続されている。
【００２４】
なお、プロセッサ１ａ，１ｂは、同一のプロセッサに限定される必要はない。
例えば、プロセッサ１ａ，１ｂは、同様の演算・制御を行うことができるものの、その動作クロックが異なっていても構わない。あるいは、プロセッサ１ａ，１ｂは、互いに異なる演算・制御を行うことが可能なプロセッサ、すなわち、アーキテクチャが異なるプロセッサであっても構わない。
【００２５】
また、プロセッサ１ａには、マルチプロセッサシステム１０の外部からＩＣＥ（In-Circuit Emulator）４が接続されている。
マルチプロセッサシステムの開発においては、ＩＣＥ等の開発ツールを用いて、プロセッサの動作を制御し、プロセッサの始動／停止や内部状態、実行状態等の確認を行い、開発効率の向上を図っている。
【００２６】
図５，図６のタイミングチャートを用いて、マルチプロセッサシステムの動作を説明する。図５は、プロセッサ１ａの動作が停止した場合に、プロセッサ１ｂのアクセス・サイクルを延長する場合のタイミングチャートであり、図６は、プロセッサ１ｂのアクセス・サイクルを待機する場合のタイミングチャートである。
マルチプロセッサシステム１０の動作を開始させると、プロセッサ１ａはメモリ３ａに格納されている命令を順次実行する（プロセッサ１ａの左側「動作」状態）。
同様に、プロセッサ１ｂもメモリ３ｂに格納されている命令を順次実行する。ここで、「アクセス・サイクル」とは、プロセッサが外部デバイス（メモリ等）を動作させるために、該デバイスにアクセスしている期間であり、一般的にプロセッサの方が外部デバイスよりも高速に動作することから、２つのアクセス・サイクル間には、プロセッサの待ち時間が生じる。
なお、プロセッサ１ａもプロセッサ１ｂと同様の動作を行うが、図５，図６では省略して説明している。
【００２７】
ＩＣＥ４は、プロセッサ１ａに対して、任意のタイミングでプロセッサ１ａの始動（動作再開）／停止の要求を行うことが可能である。
ＩＣＥ４がプロセッサ１ａに対し停止要求を行うと、プロセッサ１ａは、該停止要求を受けて、自身の動作を停止する。これと同時に、プロセッサ１ａは、プロセッサ１ｂに対して外部アクセスＷａｉｔ要求信号２１をＨｉｇｈレベルにする。
プロセッサ１ｂは、該Ｈｉｇｈレベルを認識（検知）し、メモリ３ｂに対してアクセス・サイクル中である場合には、該アクセス・サイクルの延長を行う。すなわち、該アクセス・サイクルを一時的に停止する（図５参照）。
また、メモリ３ｂに対してアクセス・サイクル中でない場合には、次のアクセス実行（アクセス・サイクル）を延期する（図６参照）。
【００２８】
ＩＣＥ４よりプロセッサ１ａに対して動作再開要求を行うと、プロセッサ１ａは動作を再開すると同時に、外部アクセスＷａｉｔ要求信号２１をＬｏｗレベルに戻す。プロセッサ１ｂは、該Ｌｏｗレベルを認識し、延長しているメモリ３ｂへのアクセス・サイクルを実行する（図５参照）か、または、延期していた次のアクセスを実行する（図６参照）。
この動作により、プロセッサ１ａ，１ｂの始動（動作再開）／停止を同期化することができる。
【００２９】
なお、本発明に係るマルチプロセッサシステムにおけるプロセッサの数は、本発明で示した２プロセッサに限らず、３プロセッサ以上でも構わない。
【００３０】
また、携帯電話機やＰＤＡ（Personal Digital Assistance）などの携帯型コンピュータに対してマルチプロセッサシステムを搭載する際に、構造上の問題（例えば、空間的な問題）や該コンピュータで処理されるデータの特性（例えば、携帯電話機における、音声データの処理やメール／インターネット等のデータ処理等）などに応じて、最適なプロセッサを選択しなければならないという観点から、特に、本発明に係るマルチプロセッサシステムを携帯型コンピュータに適用するのが効果的である。
しかしながら、本発明の適用は、これに限らず、より一般的なコンピュータ（ＰＣやワークステーション、あるいはサーバ等）に適用しても、同様の効果が得られる。
【００３１】
また、本発明に係るマルチプロセッサシステムは、各プロセッサのアーキテクチャは同一である必要性はないことから、１つの基盤上に複数のプロセッサを搭載した形態に限らず、異なる基盤上に搭載された各々のプロセッサが相互関係を有するマルチプロセッサシステムでも構わない。
例えば、あるコンピュータの基盤（例えば、マザーボード）上に搭載されたプロセッサ（例えば、ＣＩＳＣ方式のプロセッサ）と、前記基盤にバス接続により搭載された別の基盤（例えば、ＰＣＩボード）に搭載されたプロセッサ（例えば、ＲＩＳＣ方式のプロセッサ）とが、相互関係を有するマルチプロセッサシステムでも構わない。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態であるマルチプロセッサシステムの概要を示した図である。
【図２】マルチプロセッサシステムにおける動作停止の処理の流れを示した図である。
【図３】マルチプロセッサシステムにおける再動作開始の処理の流れを示した図である。
【図４】本発明の一実施例であるマルチプロセッサシステムの構成を示した図である。
【図５】マルチプロセッサシステムの動作を示したタイミングチャートである（アクセス・サイクル延長の場合）。
【図６】マルチプロセッサシステムの動作を示したタイミングチャートである（アクセス・サイクル待機の場合）。
【符号の説明】
【００３３】
１    プロセッサ
２    外部デバイス
３    メモリ
４    ＩＣＥ（In-Circuit Emulator）
１０    マルチプロセッサシステム
２０    停止要求信号
２１    外部アクセスＷａｉｔ要求信号
２２    再動作開始要求信号（始動要求信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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