(57)【要約】【課題】サージ耐量が大きくて且つ低容量であるサージ保護用半導体装置の製造方法を提供すること。【解決手段】低濃度Ｎ型エピタキシャル工程とＰ型半導体層形成工程で個別に低濃度Ｎ型エピタキシャル層２と低濃度Ｐ型半導体層４とを形成した後にＮ型半導体層３とＰ型半導体層II５を接続するので濃度設定の自由度を得て形成が可能と成った低濃度Ｎ型エピタキシャル層２と低濃度Ｐ型半導体層４に空乏層厚を大きく得られるので接合面積を大きくしてサージ耐量を大きくしても低容量なサージ保護用半導体装置の製造方法となる。【選択図】図２
2006165089.tif 000002
【特許請求の範囲】
【請求項１】
第二導電型半導体層の第一主面全面の上に低濃度第一導電型エピタキシャル層をエピタキシャル成長させ、該低濃度第一導電型エピタキシャル層の表面全面に第一導電型ドーパントを含む膜を成膜し、熱拡散法によるドライブ拡散によって前記低濃度第一導電型エピタキシャル層の表面から層内に延在した第一導電型半導体層を形成する低濃度第一導電型エピタキシャル層形成工程と、
低濃度第二導電型半導体層の第一主面全面に第二導電型ドーパントを含む膜を成膜し、熱拡散法によるドライブ拡散によって前記低濃度第二導電型の第一主面から層内に延在した第二導電型半導体層IIを形成する第二導電型半導体層形成工程と、
前記第一導電型半導体層の表面と前記第二導電型半導体層IIの表面とを合わせて、
不活性ガス雰囲気中で加熱して前記第一導電型半導体層と前記第二導電型半導体層IIとの結晶構造を接続する半導体層接続工程と、
前記低濃度第二導電型半導体層の表面全面に第一導電型ドーパントを含む膜を成膜し、熱拡散法によるドライブ拡散によって前記低濃度第二導電型半導体層の表面から層内に延在した第一導電型半導体層IIを形成する第一導電型半導体層形成工程と、
前記第一導電型半導体層IIの表面にフォトリソグラフィにて選択的にレジスト膜を形成し、前記第一導電型半導体層IIの露出した主面から前記第二導電型半導体層の一部層にかけて異方性ドライエッチングによってトレンチエッチングを施し、前記第二導電型半導体層の第一主面を露出させて第一導電型半導体層IIIの形成予定部を該第二導電型半導体層の第一主面に確保し、前記レジスト膜を除去するエッチング工程と、
前記エッチング工程にて新たに現れた半導体層表面と前記第一導電型半導体層IIの第一主面との全面に熱酸化法による酸化膜から成る絶縁皮膜を形成して覆い、前記第二導電型半導体層の前記第一導電型半導体層III形成予定部上の前記絶縁皮膜をフォトリソグラフィにて選択的に窓開けして第一導電型半導体層III拡散窓とし、前記絶縁皮膜をマスクとした選択的拡散にて前記第二導電型半導体層の表面から層内に延在した前記第一導電型半導体層IIIを形成する第一導電型半導体層形成工程IIと、
前記絶縁皮膜をフォトリソグラフィによる選択的エッチングを施して、前記第一導電型半導体層IIの主面一部に電源配線用窓を窓形成し、前記第二導電型半導体層IIと前記第一導電型半導体層との側面の一部を共に含んだ面を露出させた入出力配線用窓を窓形成する配線接続窓形成工程と、
前記第一導電型半導体層III拡散窓と前記電源配線用窓と前記入出力配線用窓とを含んだ前記絶縁皮膜全面上にメタル層を形成し、該メタル層にフォトリソグラフィによる選択的エッチングを施し、前記電源配線用窓に露出した前記第一導電型半導体層II表面及び前記第一導電型半導体層III拡散窓に露出した前記第一導電型半導体層III表面から前記絶縁皮膜表面の周辺へ延在して且つ前記絶縁皮膜表面に配線されて前記第一導電型半導体層II表面と前記第一導電型半導体層III表面とを電気接続して連続で一体な電源配線と、前記入出力配線用窓に露出した前記第二導電型半導体層IIと前記第一導電型半導体層とを含む面から前記絶縁皮膜表面の周辺と前記第二導電型半導体層の主面上の前記絶縁皮膜へ延在した入出力配線とを形成し、
前記第二導電型半導体層の第二主面を研削研磨して厚み調整し、該第二導電型半導体層の第二主面上にメタル蒸着してグランド電極を形成する電極形成工程とから成る事を特徴とするサージ保護用半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はサージ保護用半導体装置の製造方法に関する。
【背景技術】
【０００２】
電子デバイスの微細化、高集積化に伴い、それらの静電気放電（ＥＳＤ）などのサージに対する保護が重要となっている。
【０００３】
従来のＩＣの入出力端子部のサージ保護回路としては、図３に示す様に電源端子１１１からＩＣの電源結線部１１７ａを繋ぐ電源配線１１１ａと入出力端子１１３に接続される入出力配線１１３ａとの間に、電源端子１１１側をカソードとなるように保護ダイオード１１４が接続される。グランド端子１１２からＩＣのグランド結線部１１７ｃを繋ぐグランド配線１１２ａと入出力端子１１３に接続される入出力配線１１３ａとの間に、グランド端子１１２側をアノードとなるように保護ダイオード１１５が接続される。電源配線１１１ａとグランド配線１１２ａとの間には寄生ツェナーダイオード１１６が接続される。入出力端子１１３は入出力配線１１３ａを介してＩＣ１１７の入出力結線部１１７ｂに接続される。
【０００４】
このサージ保護回路１００を構成するサージ保護用半導体装置としては、低濃度Ｐ型半導体基板を有し、該低濃度Ｐ型半導体基板の表面から層内へ延在したＰ型ウェルが形成され、該Ｐ型ウェルの表面から層内へ延在したＮ型半導体層が形成され、前記Ｐ型ウェルと該Ｐ型ウェルの表面から層内へ延在したＮ型半導体層とにより保護ダイオード１１５を構成し、
前記低濃度Ｐ型半導体基板の表面から層内へ延在したＮ型ウェルが形成され、該Ｎ型ウェルの表面から層内へ延在したＰ型半導体層が形成され、前記Ｎ型ウェルと該Ｎ型ウェルの表面から層内へ延在したＰ型半導体層とにより保護ダイオード１１４を構成し、
前記低濃度Ｐ型半導体基板の表面から層内へ延在したＰ型半導体層が形成され該Ｐ型半導体層に隣接して且つ前記低濃度Ｐ型半導体基板の表面から層内へ延在したＮ型半導体層が形成され、前記Ｐ型半導体層と前記Ｎ型半導体層とによって寄生ツェナーダイオード１１６を構成しているものがあった（例えば、特許文献１参照）。
【０００５】
図４は、前記特許文献１に記載された従来のサージ保護用半導体装置の断面を示すものである。
【０００６】
図４において、１０１は低濃度Ｐ型半導体基板、１０２はＰ型ウェル、１０３はＮ型半導体層、１０４はＮ型ウェル、１０５はＰ型半導体層、１０６はＰ型半導体層、１０７はＮ型半導体層、Ｊ１１はＰ型ウェル１０２とＮ型半導体層１０３との界面、Ｊ１２はＮ型ウェル１０４とＰ型半導体層１０５との界面、Ｊ１３はＰ型半導体層１０６とＮ型半導体層１０７との界面を各々示している。
【０００７】
かかる構成によれば、Ｐ型ウェル１０２とＮ型半導体層１０３とにより保護ダイオード１１５を構成し、Ｎ型ウェル１０４とＰ型半導体層１０５とにより保護ダイオード１１４を構成し、Ｐ型半導体層１０６とＮ型半導体層１０７とにより寄生ツェナーダイオード１１６を構成し、Ｐ型ウェル１０２とＰ型半導体層１０６とはグランド配線１１２ａに繋がれ、Ｎ型半導体層１０３とＰ型半導体層１０５とは入出力配線１１３ａに繋がれ、Ｎ型ウェル１０４とＮ型半導体層１０７とは電源配線１１１ａに繋がれてサージ保護用半導体装置として機能していた。
【特許文献１】特開２０００−２０８６３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
一般にサージ保護用半導体装置に求められる特性としては、サージ保護用半導体装置に接続されるデバイスの信号に影響を及ぼさない為に低容量である事と、サージ耐量が大きい事である。
【０００９】
即ち、入出力端子１１３に入出力される信号の損失や波形歪み、グランドからのノイズ流入など、サージ保護用半導体装置を接続したことによる信号への影響を最小限に留める為に図３の保護ダイオード１１４、１１５は低容量にする必要がある。また、サージが発生した際にツェナー電圧によってサージをクランプしてグランド方向へサージを逃がす寄生ツェナーダイオード１１６と保護ダイオード１１４、１１５のサージ耐量が大きい必要がある。
【００１０】
ここで、半導体素子の寄生容量Ｃｔは次式で決定される（Ｃｔ∝Ｓ/ｄ（Ｓ：素子面積、ｄ：空乏層厚））。
【００１１】
また、半導体素子のサージ耐量は素子面積に比例するために面積を小さくするとサージ耐量が下がる（サージ耐量∝Ｓ（Ｓ：素子面積））。
【００１２】
上述の要求を満たすために本来、サージ耐量を得るために素子の面積Ｓを大きくして、低容量であるために逆バイアス時に各素子の接合界面であるＪ１１、Ｊ１２、Ｊ１３から発生する空乏層厚ｄを大きくするべきである。
【００１３】
しかしながら、前記従来の構成では、半導体基板に対して該半導体基板が有する不純物濃度よりも高濃度に不純物を拡散させる事で、前記半導体基板よりも高濃度な半導体層あるいは導電型を反転させた半導体層を得るので、前記半導体基板層内に形成される半導体層は不純物拡散を重ねて行くほど高濃度な半導体層と成っていく為に空乏層厚ｄを大きく得られる低濃度の半導体層を形成できない。
【００１４】
よって、保護ダイオード１１４、１１５が低容量且つサージ耐量が大きい事が充分両立できず、接続される機器の信号成分に悪影響を与えない為に、低容量である事を優先させざるを得ないので保護ダイオード１１４、１１５の面積Ｓを小さくする事で低容量としていた。
【００１５】
上述の理由により、サージ保護用半導体装置のサージ耐量を充分に大きくできないという課題を有していた。
【００１６】
本発明は、前記従来の課題を解決するもので、サージ耐量が充分大きく且つ低容量としたサージ保護用半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
前記従来の課題を解決するために、本発明のサージ保護用半導体装置の製造方法は、第二導電型半導体層の第一主面全面の上に低濃度第一導電型エピタキシャル層をエピタキシャル成長させ、該低濃度第一導電型エピタキシャル層の表面全面に第一導電型ドーパントを含む膜を成膜し、熱拡散法によるドライブ拡散によって低濃度第一導電型エピタキシャル層の表面から層内に延在した第一導電型半導体層を形成する低濃度第一導電型エピタキシャル層形成工程と、低濃度第二導電型半導体層の第一主面全面に第二導電型ドーパントを含む膜を成膜し、熱拡散法によるドライブ拡散によって低濃度第二導電型の第一主面から層内に延在した第二導電型半導体層IIを形成する第二導電型半導体層形成工程と、第一導電型半導体層の表面と第二導電型半導体層IIの表面とを合わせて、不活性ガス雰囲
気中で加熱して第一導電型半導体層と第二導電型半導体層IIとの結晶構造を接続する半導体層接続工程と、低濃度第二導電型半導体層の表面全面に第一導電型ドーパントを含む膜を成膜し、熱拡散法によるドライブ拡散によって低濃度第二導電型半導体層の表面から層内に延在した第一導電型半導体層IIを形成する第一導電型半導体層形成工程と、第一導電型半導体層IIの表面にフォトリソグラフィにて選択的にレジスト膜を形成し、第一導電型半導体層IIの露出した主面から第二導電型半導体層の一部層にかけて異方性ドライエッチングによってトレンチエッチングを施し、第二導電型半導体層の第一主面を露出させて第一導電型半導体層IIIの形成予定部を該第二導電型半導体層の第一主面に確保し、レジスト膜を除去するエッチング工程と、エッチング工程にて新たに現れた半導体層表面と第一導電型半導体層IIの第一主面との全面に熱酸化法による酸化膜から成る絶縁皮膜を形成して覆い、第二導電型半導体層の第一導電型半導体層III形成予定部上の絶縁皮膜をフォトリソグラフィにて選択的に窓開けして第一導電型半導体層III拡散窓とし、絶縁皮膜をマスクとした選択的拡散にて第二導電型半導体層の表面から層内に延在した第一導電型半導体層IIIを形成する第一導電型半導体層形成工程IIと、絶縁皮膜をフォトリソグラフィによる選択的エッチングを施して、第一導電型半導体層IIの主面一部に電源配線用窓を窓形成し、第二導電型半導体層IIと第一導電型半導体層との側面の一部を共に含んだ面を露出させた入出力配線用窓を窓形成する配線接続窓形成工程と、第一導電型半導体層III拡散窓と電源配線用窓と入出力配線用窓とを含んだ絶縁皮膜全面上にメタル層を形成し、該メタル層にフォトリソグラフィによる選択的エッチングを施し、電源配線用窓に露出した第一導電型半導体層II表面及び第一導電型半導体層III拡散窓に露出した第一導電型半導体層III表面から絶縁皮膜表面の周辺へ延在して且つ絶縁皮膜表面に配線されて第一導電型半導体層II表面と第一導電型半導体層III表面とを電気接続して連続で一体な電源配線と、入出力配線用窓に露出した第二導電型半導体層IIと第一導電型半導体層とを含む面から絶縁皮膜表面の周辺と第二導電型半導体層の主面上の絶縁皮膜へ延在した入出力配線とを形成し、第二導電型半導体層の第二主面を研削研磨して厚み調整し、該第二導電型半導体層の第二主面上にメタル蒸着してグランド電極を形成する電極形成工程とから成る事を特徴とするサージ保護用半導体装置の製造方法。
【００１８】
本構成によって、逆バイアス印加の際に低濃度第二導電型半導体層と低濃度第一導電型エピタキシャル層とに現れる空乏層厚が大きく成るので低容量とすることができる。
【発明の効果】
【００１９】
以上のように、本発明のサージ保護用半導体装置の製造方法によれば、サージ耐量を大きくする為に素子の断面積を大きくしても逆バイアスの際に現れる空乏層厚が大きく成るので低容量と成り、サージ耐量が大きくて且つ低容量なサージ保護用半導体装置の製造方法とすることができる。
【発明を実施するための最良の形態】
【００２０】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００２１】
図１（ａ）は、本発明の実施の形態におけるサージ保護用半導体装置の上面、図１（ｂ）は、本発明の実施の形態におけるサージ保護用半導体装置の断面を各々示す図である。
【００２２】
図２は、本発明の実施の形態におけるサージ保護用半導体装置の製造過程の各工程を終了した時点の断面を示す図である。以下の実施例では第一導電型半導体をＮ型、第二導電型半導体をＰ型として説明しているが、第一導電型半導体をＰ型として第二導電型をＮ型としても良い。その場合は電圧電流の方向が反転してグランド電極と電源配線が入れ替わる事となる。
【００２３】
図１、２ において、１はＰ型半導体層、２は低濃度Ｎ型エピタキシャル層、３はＮ型半導体層、４は低濃度Ｐ型半導体層、５はＰ型半導体層II、６はＮ型半導体層II、７はＮ型半導体層III、８は絶縁皮膜、８ａはＮ型半導体層III拡散窓、８ｂは電源配線用窓、８ｃは入出力配線用窓、９は入出力配線、１０は電源配線、１１はグランド電極、Ｊ１は低濃度Ｎ型エピタキシャル層とＰ型半導体層との界面、Ｊ２は低濃度Ｐ型半導体層とＮ型半導体層IIとの界面、Ｊ３はＰ型半導体層とＮ型半導体層IIIとの界面を各々示している。また、図２は半導体基板に縦横に整列した状態で複数を同時に形成していく内の一つの部分を取り出して図示したものである。
【００２４】
図２（ａ）は低濃度Ｎ型エピタキシャル層形成工程の終了時点の断面を示しており、Ｐ型半導体基板であるＰ型半導体層１の一主面全面の上にエピタキシャル成長させた低濃度Ｎ型エピタキシャル層２を形成し、該低濃度Ｎ型エピタキシャル層の表面全面に燐等のＮ型ドーパントを含む膜を成膜した後に熱拡散法によるドライブ拡散によって低濃度Ｎ型エピタキシャル層２の表面から層内に延在したＮ型半導体層３を形成した状態である。
【００２５】
ここで、Ｐ型半導体層１の濃度は１０19ｃｍ-3、低濃度Ｎ型エピタキシャル層２の濃度は１０15ｃｍ-3、Ｎ型半導体層３の濃度は１０20ｃｍ-3程度であることが好ましい。
【００２６】
図２（ｂ）はＰ型半導体層形成工程の終了時点の断面を示しており、低濃度Ｐ型半導体基板である低濃度Ｐ型半導体層４の一主面全面にボロン等のＰ型ドーパントを含む膜を成膜した後に熱拡散法によるドライブ拡散によって低濃度Ｐ型半導体層４の表面から層内に延在したＰ型半導体層II５を形成した状態である。
【００２７】
ここで、低濃度Ｐ型半導体層４の濃度は１０15ｃｍ-3、Ｐ型半導体層II５の濃度は１０20ｃｍ-3程度であることが好ましい。
【００２８】
図２（ｃ）は半導体層接続工程の終了時点の断面を示しており、前記低濃度Ｎ型エピタキシャル層形成工程終了時点の中間生成物のＮ型半導体層３の表面と前記Ｐ型半導体層形成工程終了時点の中間生成物のＰ型半導体層II５の表面とを合わせて不活性ガス雰囲気中で１２００℃に加熱する事によってＮ型半導体層３とＰ型半導体層II５との結晶構造を接続した状態である。
【００２９】
図２（ｄ）はＮ型半導体層形成工程の終了時点の断面を示しており、前記半導体層接続工程了時点で形成された中間生成物の低濃度Ｐ型半導体層４の表面全面に燐等のＮ型ドーパントを含む膜を成膜した後に熱拡散法によるドライブ拡散によって低濃度Ｐ型半導体層４の表面から層内に延在したＮ型半導体層II６を形成した状態である。
【００３０】
ここで、Ｎ型半導体層II６の濃度は１０20ｃｍ-3程度であることが好ましい。
【００３１】
図２（ｅ）はエッチング工程の終了時点の断面を示しており、前記Ｎ型半導体層形成工程終了時点の中間生成物の第一主面であるＮ型半導体層II６の表面にレジスト液をスピンコーターにて塗布し、フォトリソグラフィーにて選択的にレジスト膜を形成し、Ｎ型半導体層II６の露出面からＰ型半導体層１の一部層にかけて異方性ドライエッチングによってトレンチエッチングを施し、レジスト膜をレジスト膜除去用の有機溶剤にて溶解除去した状態である。
【００３２】
これにより、Ｐ型半導体層１の第一主面を露出させ、Ｎ型半導体層III７の形成予定部を確保する。
【００３３】
図２（ｆ）はＮ型半導体層形成工程IIの終了時点の断面を示しており、前記エッチング工程終了時点で形成された中間生成物の、第一主面側のエッチング除去されて現れたＰ型半導体層１、低濃度Ｎ型エピタキシャル層２、Ｎ型半導体層３、Ｐ型半導体層II５、低濃度Ｐ型半導体層４、Ｎ型半導体層II６の面とレジスト膜下であった為にエッチングされていないＮ型半導体層II６の面とを連続に全面に渡って熱酸化法によるＳｉＯ2から成る絶縁皮膜８を形成して覆い、Ｐ型半導体層１のＮ型半導体層III７形成予定部上の絶縁皮膜８をフォトリソグラフィにて選択的にＮ型半導体層III拡散窓８ａを窓開けし、絶縁皮膜８をマスクとした選択的拡散にてＰ型半導体層１の表面から層内に延在したＮ型半導体層III７を形成した状態である。
【００３４】
ここで、Ｎ型半導体層III７の濃度は１０20ｃｍ-3程度であることが好ましい。
【００３５】
図２（ｇ）は配線接続窓形成工程の終了時点の断面を示しており、前記Ｎ型半導体層形成工程IIで形成された中間生成物の、絶縁皮膜８をフォトリソグラフィによって選択的エッチングを施して電源配線用窓８ｂと入出力配線用窓８ｃとを窓形成して、Ｎ型半導体層II６の主面一部と、Ｐ型半導体層II５とＮ型半導体層３の側面を共に含んだ面一部とを露出させた状態である。
【００３６】
図２（ｈ）は電極形成工程の終了時点の断面を示しており、前記配線接続窓形成工程で形成された中間生成物の絶縁皮膜８全面とＮ型半導体層III拡散窓８ａ、電源配線用窓８ｂ、入出力配線用窓８ｃとを含んでメタル形成し、フォトリソグラフィによって選択的エッチングを施して、電源配線用窓８ｂに露出したＮ型半導体層II６表面及びＮ型半導体層III拡散窓８ａに露出したＮ型半導体層III７表面から絶縁皮膜８表面の周辺へ延在して且つ絶縁皮膜８表面に配線されてＮ型半導体層II６表面とＮ型半導体層III７表面とを電気接続して連続で一体な電源配線１０と、入出力配線用窓８ｃに露出したＰ型半導体層II５とＮ型半導体層３とを含む面から絶縁皮膜８の表面周辺とＰ型半導体層１の主面上の絶縁皮膜８へ延在した入出力配線９とを形成する。
【００３７】
また、Ｐ型半導体層１の第二主面を研削研磨して厚み調整の後、メタル蒸着してグランド電極１１を形成する。
【００３８】
かかる構成によれば、図２（ａ）の低濃度Ｎ型エピタキシャル層形成工程と、図２（ｂ）のＰ型半導体層形成工程とで事前に個別に低濃度Ｎ型エピタキシャル層２と低濃度Ｐ型半導体層４を形成準備の後に図２（ｃ）の半導体層接続工程にてＰ型半導体層II５とＮ型半導体層３とを接続して各半導体層を一体化するので、従来の一つの半導体基板の表面から該半導体基板の層内へドライブ拡散を繰り返す方法では不可能であった高濃度の半導体層の上層を低濃度の半導体層とする事が可能と成って、Ｎ型半導体層II６の下層を低濃度Ｐ型半導体層４で、且つＰ型半導体層１の上層を低濃度Ｎ型エピタキシャル層２にする事が出来る。
【００３９】
従って、図３の保護ダイオード１１４と保護ダイオード１１５に相当するＮ型半導体層II６と低濃度Ｐ型半導体層４の素子面積及び低濃度Ｎ型エピタキシャル層２とＰ型半導体層１の素子面積を大きくしてサージ耐量を大きくしても逆バイアス時に低濃度Ｐ型半導体層４と低濃度Ｎ型エピタキシャル層２とに現れる空乏層厚が大きく得られるので低容量とする事ができる。
【００４０】
よって、本実施の形態によれば低容量で且つサージ耐量の大きなサージ保護用半導体装置の製造方法とする事ができる。
【産業上の利用可能性】
【００４１】
サージ保護用半導体装置の製造方法として有用であり、特に大きなサージ耐量と低容量である事の両立が求められるサージ保護用半導体装置の製造方法に適している。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態におけるサージ保護用半導体装置の上面及び断面図
【図２】本発明の実施形態におけるサージ保護用半導体装置の製造過程に沿った断面図
【図３】従来のサージ保護用半導体装置の回路図
【図４】従来のサージ保護用半導体装置の断面図
【符号の説明】
【００４３】
１、１０５、１０６  Ｐ型半導体層
２  低濃度Ｎ型エピタキシャル層
３、１０３、１０７  Ｎ型半導体層
４  低濃度Ｐ型半導体層
５  Ｐ型半導体層II
６  Ｎ型半導体層II
７  Ｎ型半導体層III
８  絶縁皮膜
８ａ  Ｎ型半導体層III拡散窓
８ｂ  電源配線用窓
８ｃ  入出力配線用窓
９  入出力配線
１０  電源配線
１１  グランド電極
Ｊ１  低濃度Ｎ型エピタキシャル層とＰ型半導体層との界面
Ｊ２  低濃度Ｐ型半導体層とＮ型半導体層IIとの界面
Ｊ３  Ｐ型半導体層とＮ型半導体層IIIとの界面
Ｊ１１  Ｐ型ウェル１０２とＮ型半導体層１０３との界面
Ｊ１２  Ｎ型ウェル１０４とＰ型半導体層１０５との界面
Ｊ１３  Ｐ型半導体層１０６とＮ型半導体層１０７との界面
１００  サージ保護回路
１０１  低濃度Ｐ型半導体基板
１０２  Ｐ型ウェル
１０４  Ｎ型ウェル
１１１  電源端子
１１１ａ  電源配線
１１２  グランド端子
１１２ａ  グランド配線
１１３  入出力端子
１１３ａ  入出力配線
１１４、１１５  保護ダイオード
１１６  寄生ツェナーダイオード
１１７  ＩＣ
１１７ａ  ＩＣの電源結線部
１１７ｂ  ＩＣの入出力結線部
１１７ｃ  ＩＣのグランド結線部
【図１】
2006165089.tif 000003
【図２】
2006165089.tif 000004
【図３】
2006165089.tif 000005
【図４】
2006165089.tif 000006