(57)【要約】【課題】  符号誤り訂正能力が高く、電波の瞬断があっても符号誤りの訂正が可能で、しかも回線状況の変化に応じて誤り訂正符号の情報率をフレキシブルに変更できる、高性能で使い勝手も良好な伝送装置を提供することを目的とする。【解決手段】  信号空間上に前もって定めた各変調信号点にＮビット(Ｎは２以上の整数)の変調符号を対応させて変調して伝送する多値変調方式の伝送装置であって、上記Ｎビットの変調符号をＭ個(Ｍは２以上の整数)のビットの集まりに分割し、互いに独立に誤り訂正符号に変換したＭ個の符号列の符号を該Ｍ個のビットの集まりに割り当てて変調符号を構成して変調する誤り訂正符号化方式の伝送装置であり、変調信号点配置を考慮した誤り訂正能力の高い誤り訂正符号方式であるが、安価なビタビ復号専用ＩＣを用いて実現できるため、符号誤り訂正能力が高く安価な多値変調方式の伝送装置を提供できる。【選択図】  図１
2006074817.tif 000002
【特許請求の範囲】
【請求項１】
多値変調方式を用いた伝送装置であって、伝送する符号列を第１符号列と第２符号列に分けて出力する符号列分割回路と、該第１符号列をパンクチャ処理を用い情報率の異なる複数の畳み込み符号の１つに切り換えて変換し、第１誤り訂正符号列として出力する第１畳み込み符号化回路と、該第１誤り訂正符号列の符号をｎビット(ｎは２以上の整数)１ワードとしてワード単位に並べ替えた第１ワード列を出力する第１シリアル・パラレル変換回路と、上記第２符号列の符号をｍビット(ｍは２以上の整数)１ワードとしてワード単位に並べ替えた第２ワード列を出力する第２シリアル・パラレル変換回路と、信号空間上に前もって定めた２（ｎ＋ｍ）個の各信号点(変調信号点)に(ｎ＋ｍ)ビットの変調符号を対応させる多値変調回路であって、該(ｎ＋ｍ)ビットの変調符号は最隣接の変調信号点間で少なくとも１ビットの値が必ず変化するｎビットとその他のｍビットで構成され、入力する上記第１ワード列の１ワードのｎビットと上記第２ワード列の１ワードのｍビットで構成される(ｎ＋ｍ)ビットの変調符号に対応する信号点の信号を変調信号として出力する多値変調回路を設けた誤り訂正符号化方式の送信装置を有することを特徴とする伝送装置。
【請求項２】
請求項１において、上記第１ワード列あるいは上記受信した第１ワード列、受信第１ワード列に対し、ビットインターリーブを実施することを特徴とする伝送装置。
【請求項３】
請求項１乃至２において、受信信号を外符号であるリードソロモン符号(ＲＳ符号)に変換するＲＳ符号化回路あるいは外符号であるＲＳ符号を情報符号に復号するＲＳ復号回路を有し、上記符号列分割回路を、変調符号を構成する(ｎ＋ｍ)ビットの符号を構成する上記第２符号列のｍビットの符号が上記ＲＳ符号化回路から出力されるＲＳワード列の１ワード内に同時に含まれるように分割する符号列分割回路とし、上記符号列結合回路を、変調符号を構成する(ｎ＋ｍ)ビットの符号を構成する上記受信第２符号列のｍビットの符号が上記ＲＳ復号回路に入力する受信ＲＳワード列の１ワード内に同時に含まれるように結合する符号列結合回路としたことを特徴とする伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はディジタルデータ伝送における誤り訂正方式に係り、特にディジタル多値変調方式のもとで動作する誤り訂正符号化方式と復号方式、及びこの方式を用いた伝送装置に関する。
【背景技術】
【０００２】
従来、移動体や地上系のディジタル無線通信用の多重伝送方式として、マルチパスフェージングやゴーストに強い１６ＱＡＭ方式(１６値直交振幅変調方式)、６４ＱＡＭ方式(６４値直交振幅変調方式)等の多値振幅変調方式によるディジタル伝送システムが実用化されている。
このディジタル伝送システムの受信装置で用いられる誤り訂正符号の復号回路には、復調された全ての符号に同等の確率で誤りが発生することを前提として、符号の誤り箇所を探し、符号の誤りを訂正して復号する硬判定復号回路と、復調した符号(復調符号)の値の確からしさを表す信頼度を算出し、算出した信頼度を用いて符号の誤りを訂正して復号する軟判定復号回路が知られている。
一般に後者の方が前者より誤り訂正能力が数ｄＢ高いため、近年多く用いられている。  ここで、軟判定の復号で用いられる「信頼度」あるいはその逆数を、「重み」あるいは「メトリック」と記すこともある。  また、「軟判定」のことを、「ソフトディシジョン」と記すこともある。
例えば、ＢＰＳＫ(Binary Phase Shift Keying：２相位相偏移変調)方式を用いた伝送システムにおける受信装置の場合、受信信号の振幅の大きさを信頼度として用いる軟判定のビタビ復号回路（「ビタビ・デコーダ・ファミリ衛星通信用ＥＣＣデバイス」：ＱＵＡＬＣＯＭＭ社カタログ等）がある。
また、４値以上の多値変調方式の受信装置、例えば図１９の信号点配置（以下配置された信号点を変調信号点と記す）を有する１６ＱＡＭ方式の受信装置では、「符号理論」 今井秀樹著 電子情報通信学会編、Ｐ２８８(非特許文献１)に記載されている様に、受信信号の信号空間上の位置を表す受信信号点と変調信号点間のユークリッド距離の２乗をメトリックとして用いる軟判定ビタビ復号回路が用いられている。
【０００３】
この従来の軟判定復号回路を用いる多値変調方式の伝送装置の動作を、以下に１６ＱＡＭ方式の伝送装置を用いて説明する。
図２０に１６ＱＡＭ方式の送信装置の回路構成を、図２１に従来の軟判定復号回路を有する１６ＱＡＭ方式の受信装置の回路構成を示す。
図２０の送信装置に入力された情報符号は、まず畳み込み符号化回路１に供給され、ここで周知の畳み込み符号化回路、例えば上述の「符号理論」のＰ２５２の図１１．４に記載されている回路を情報率３／４に拡張した回路、あるいは、「Digital Communications（Third Edition)」 John G. Proakis著  MacGraw−Hill発行、Ｐ４７７、Ｆｉｇ．８−２−１０(非特許文献２)に記載の回路により、４ビット１組の畳み込み符号に変換されて出力される。  なお、情報率とは、畳み込み符号化する前と、畳み込み符号化した後のビット数の比である。
畳み込み符号化回路１から出力された４ビット１組の畳み込み符号は、変調符号として１６ＱＡＭ変調回路２に入力される。
１６ＱＡＭ変調回路２では、一般の教科書にも記載されているように、図１９の信号空間上の１６個の変調信号点の中から４ビット１組の変調符号に対応する変調信号点を選択する。
そして、選択した変調信号点のＩ成分の値ＩtxdaとＱ成分の値Ｑtxdaを、１６ＱＡＭ変調方式で変調された変調信号(Ｉtxda,Ｑtxda)として出力する。
【０００４】
１６ＱＡＭ変調回路２から出力されたベースバンドの変調信号ＩtxdaとＱtxdaは、Ｄ／Ａ変換回路３ｉと３ｑでアナログの信号Ｉtxa，Ｑtxaに変換された後、ミキサ４に入力され、次の式（１）の演算が行われ、直交変調された中間周波数ｆmのＩＦ信号に変換される。
Ｉtxa×ｃｏｓ(２π×ｆm×ｔ)＋Ｑtxa×ｓｉｎ(２π×ｆm×ｔ)  …… (１)
さらに、アップコンバータ５で、更に高い周波数のＲＦ信号に変換された後、アンテナ６から送信される。
そして、図２１の受信装置の受信アンテナ７で受信されたＲＦ信号は、ダウンコンバータ８で中間周波数のＩＦ信号に変換される。  ここで得られたＩＦ信号は、ミキサ９に入力される。
そして、三角関数の直交性を利用して、ベースバンドのＩ成分の信号ＩrxaとＱ成分の信号Ｑrxaに直交復調される。
ミキサ９から出力された信号ＩrxaとＱrxaは、それぞれＡ／Ｄ変換回路１０ｉと１０ｑで、ディジタルのベースバンドの受信信号ＩdaとＱdaに変換され、１６ＱＡＭ方式対応の軟判定ビタビ復号回路１１に入力される。
なお、同期再生回路１２は、受信信号から信号空間上の変調信号点位置を再生すると共に、受信装置のクロックタイミングを制御する制御信号を発生する回路である。  この同期再生回路１２の動作手順は、本発明と直接関係が無いので、説明を省略する。
【０００５】
ところで、１６ＱＡＭ方式対応の軟判定ビタビ復号回路１１に入力されたベースバンドの受信信号の信号点(受信信号点)位置(Ｉda，Ｑda)は、伝送路等で混入する雑音や波形歪み等の影響を受け、図２２の様に、正しい変調信号点位置１３からずれる。
１６ＱＡＭ方式対応の軟判定ビタビ復号回路１１では、一般の教科書、例えば前述した「符号理論」の第１２章等に記載されているように、軟判定ビタビ復号回路で用いるハミング距離の代わりに受信信号点と変調信号点間のユークリッド距離の２乗をメトリックとして用いることにより、各トレリスのパスメトリックが算出される。  ここで算出されたパスメトリックは、値が小さいほど、各受信信号点が変調信号点の近くにあって信頼度が高いことを意味している。
そこで、１６ＱＡＭ方式対応の軟判定ビタビ復号回路１１からは、パスメトリック値が最も小さいパスの符号が、符号の誤りを訂正され復号された情報符号として出力される。
この様に、４値以上の多値変調方式の受信装置の一つである１６ＱＡＭ方式の受信装置においても、硬判定の畳み込み符号復号より符号の誤り訂正能力が高い軟判定の畳み込み符号復号を用いた受信装置を構成することができる。
【０００６】
誤り訂正符号化方式及び復号方式としては、近年更に訂正能力が高いトレリス符号化変調方式が提案され、図２３の様に信号点が円上に配置された遅延検波を用いる変調方式に、この符号化変調方式を適用する専用ＩＣが市販されるに至っている。
この符号化変調方式は、以下の非特許文献２〜４に詳しく説明されているので、ここでは、説明を省略する。
【非特許文献１】「符号理論」 今井秀樹著 電子情報通信学会編、Ｐ２５２，Ｐ２８８
【非特許文献２】「Digital Communications(Third Edition)」 John G. Proakis著  MacGraw−Hill  発行、Ｐ４７７，Ｐ５１１−５２７
【非特許文献３】「A Pragmatic Approach to Trellis-Coded Modulation」 Andrew J. Viterbi, Jack K. Wolf, Ephraim Zehavi, Roberto Padovani： IEEE COMMU. Vol.２７，No.７，１９８９
【非特許文献４】「符号理論入門」：岩垂好裕著  昭晃堂、Ｐ１７７−１９８
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、ＢＰＳＫ方式対応の軟判定ビタビ復号用のＬＳＩは既に市販されており、比較的安価に入手可能である。  しかし、４値以上の多値変調方式対応の軟判定ビタビ復号用のＬＳＩは市販されていない。  トレリス符号化変調方式に対しても、図２３の様な変調信号点配置を持つ遅延検波を用いる変調方式に適用する専用ＬＳＩは市販されているが、図１９の様な変調信号点配置を有する同期検波を用いる変調方式に適用する専用ＬＳＩは市販されていない。
そのため、現状では４値以上の多値変調方式で軟判定のビタビ復号を実施する場合、あるいはトレリス符号化変調方式を用いる場合は、自分でＬＳＩを設計・製作する必要がある。  しかし、ＬＳＩの開発には長い時間と高い費用が掛かるため、少量生産の製品では、受信装置の性能は上がっても製品価格が著しく高くなってしまうといった第１の問題が生じる。
【０００８】
また、トレリス符号化変調方式に類似した、変調信号点配置を考慮した誤り訂正符号化方式として、例えば１６ＱＡＭの変調方式において、伝送する情報符号を３ビット毎に分割する。  そして、その中の１ビットを情報率１／２の畳込み符号化回路でｎ＝２ビットの誤り訂正符号に変換し、残りのｍ＝２ビットと合わせて得られる（ｎ＋ｍ）＝４ビットの符号を、図２４の様に信号空間上に設けた変調信号点に対応させて１６ＱＡＭの信号に変調するものが考えられる。
この際、ｎ＝２の２ビットの内の上位ビットを信号空間上のＩ軸方向の最隣接の変調信号点を区別するビット値として用い、ｎ＝２の２ビットの内の下位ビットをＱ軸方向の最隣接の変調信号点を区別するビット値として用いる符号配置にする。
この方式では、伝送する３ビットの情報符号が、４ビットの符号に変換されて伝送されるので、実効的に情報率３／４の誤り訂正符号に変換されて伝送されたことになる。
ここで復号する際は、最隣接の変調信号点間の判別の誤りを、情報率１／２の畳込み符号で誤り訂正することになる。  そのため、伝送する全ての情報符号を情報率１／２の畳込み符号に変換して伝送する場合と同程度の高い誤り訂正能力を有しながら、更に高い伝送レートを有する伝送装置が得られる効果がある。
しかし、この方式ではｍビットの符号は誤り訂正符号に変換されずに伝送されるため、誤りが発生すると訂正することができない。  その結果、例えば移動体無線等で、建物等の陰に入って電波が瞬断されると符号誤りが残るため、移動体無線に使用するのが困難になるといった第２の問題が生じる。
【０００９】
また、この方式では１ビットの情報符号を２ビットの誤り訂正符号に変換してＩ軸方向とＱ軸方向の最隣接信号点を区別する２ビットの符号として用いているため、１６ＱＡＭ等の変調方式を固定すると、伝送レートが、一意的に定まってしまう。  そのため、回線状況が良好で符号誤りが発生し難い時には、誤り訂正符号の情報率を上げて伝送レートを上げる等、回線状況に合わせたフレキシブルな対応ができないといった第３の問題が生じる。
本発明は、これらの欠点を除去し、新たなＬＳＩを開発することなく、比較的安価に入手可能なＢＰＳＫ方式対応の軟判定ビタビ復号用のＬＳＩ等を用いて、トレリス符号化変調方式と同様に変調信号点配置を考慮した誤り訂正符号化方式で、符号誤り訂正能力が高く、電波の瞬断があっても符号誤りの訂正が可能で、しかも回線状況の変化に応じて誤り訂正符号の情報率をフレキシブルに変更できる、高性能で使い勝手も良好な伝送装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、上記の目的を達成するため、多値変調方式を用いた伝送装置であって、伝送する符号列を第１符号列と第２符号列に分けて出力する符号列分割回路と、該第１符号列をパンクチャ処理を用い情報率の異なる複数の畳み込み符号の１つに切り換えて変換し、第１誤り訂正符号列として出力する第１畳み込み符号化回路と、該第１誤り訂正符号列の符号をｎビット(ｎは２以上の整数)１ワードとしてワード単位に並べ替えた第１ワード列を出力する第１シリアル・パラレル変換回路と、上記第２符号列の符号をｍビット(ｍは２以上の整数)１ワードとしてワード単位に並べ替えた第２ワード列を出力する第２シリアル・パラレル変換回路と、信号空間上に前もって定めた２（ｎ＋ｍ）個の各信号点(変調信号点)に(ｎ＋ｍ)ビットの変調符号を対応させる多値変調回路であって、該(ｎ＋ｍ)ビットの変調符号は最隣接の変調信号点間で少なくとも１ビットの値が必ず変化するｎビットとその他のｍビットで構成され、入力する上記第１ワード列の１ワードのｎビットと上記第２ワード列の１ワードのｍビットで構成される(ｎ＋ｍ)ビットの変調符号に対応する信号点の信号を変調信号として出力する多値変調回路を設けた誤り訂正符号化方式の送信装置を有する伝送装置である。
【００１１】
また、上記第１ワード列あるいは上記受信した第１ワード列、受信第１ワード列に対し、ビットインターリーブを実施するようにしたものである。
さらに、受信信号を外符号であるリードソロモン符号(ＲＳ符号)に変換するＲＳ符号化回路あるいは外符号であるＲＳ符号を情報符号に復号するＲＳ復号回路を有し、上記符号列分割回路を、変調符号を構成する(ｎ＋ｍ)ビットの符号を構成する上記第２符号列のｍビットの符号が、上記ＲＳ符号化回路から出力されるＲＳワード列の１ワード内に同時に含まれるように分割する符号列分割回路とし、上記符号列結合回路を、変調符号を構成する(ｎ＋ｍ)ビットの符号を構成する上記受信第２符号列のｍビットの符号が、上記ＲＳ復号回路に入力する受信ＲＳワード列の１ワード内に同時に含まれるように結合する符号列結合回路としたものである。
【００１２】
即ち、情報率が異なる２つの畳み込み符号化回路を設け、伝送する情報符号を２つに分けてそれぞれ異なる情報率の誤り訂正符号に変換する。そして、情報率が低く誤り訂正能力が高い誤り訂正符号を、信号空間上の最隣接の変調信号点を区別する符号ビットとして用いる様に変調符号を配置する。
これにより、信号空間上に前もって定めた２（ｎ＋ｍ）個の各変調信号点に対応させた(ｎ＋ｍ)ビットの変調符号の内、最隣接の変調信号点を区別するビットであって、最も符号誤りを発生し易いビットには情報率が低く誤り訂正能力が高い誤り訂正符号を配置し、符号誤りを生じ難いその他のビットには情報率が高く誤り訂正能力は低いが伝送レートは高い誤り訂正符号を配置することになる。
即ち、この変調符号の配置は、トレリス符号化変調方式と同様に、変調信号点配置を考慮した符号配置になっている。
この符号配置では、全ての情報符号を通常の様に伝送レートは低いが誤り訂正能力が高い誤り訂正符号、即ち情報率が低い誤り訂正符号を用いたときと同程度の低い符号誤り率を実現しつつ、しかも高い伝送レートが得られる伝送装置を実現できる。  また、容易に入手が可能で安価なＬＳＩを利用できるため、小形で安価な伝送装置で実現できる。  また、全てのビットの符号も誤り訂正符号に変換して伝送するので、移動体無線等で電波が瞬断しても、符号誤りが発生しない伝送装置を実現できる。
【００１３】
さらに、２つの誤り訂正符号化回路としてパンクチャを用いて情報率を容易に変更できる畳み込み符号を用いることにより、回線状況に応じてフレキシブルに情報率を変更できる伝送装置を実現できる。
そのため、誤り訂正能力が高いにも関わらず伝送レートの高いことが要求される移動体無線でも使用可能で、しかも回線状況に応じて情報率を変更できる使い勝手が良好で性能が高い伝送装置が得られる。
また、外符号としてリードソロモン符号を用いる場合、誤りが発生する符号が１つのワードに集められるので、リードソロモン符号の復号による訂正能力を、充分に発揮させることができる効果が得られる。
【発明の効果】
【００１４】
以上説明したように、本発明を用いると、新たなＬＳＩを開発することなく、比較的安価に入手可能な、ＢＰＳＫ方式対応の軟判定ビタビ復号用のＬＳＩ等を用いて、トレリス符号化変調方式と同様に、変調信号点配置を考慮した誤り訂正符号化方式で、符号誤り訂正能力が高く、電波の瞬断があっても符号誤りの訂正が可能であり、しかも回線状況の変化に応じて誤り訂正符号の情報率をフレキシブルに変更できる高性能で使い勝手も良好な伝送装置を構成することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の第１の実施例の送信装置の回路構成を図２に、受信装置の回路構成例を図１に示す。  以下、説明の都合上、６４ＱＡＭで変調する伝送装置を用いて説明するが、本発明は、１６ＱＡＭ，３２ＱＡＭ，６４ＱＡＭ，１２８ＱＡＭ，２５６ＱＡＭ，・・・等の変調方式にも適用できるのは言うまでもない。
図２の送信装置に入力された情報符号は、まず符号列分割回路２０に供給され、２つの符号列である第１符号列と第２符号列に分割される。  この符号列分割回路２０の内部の回路構成例を図４に、各部の情報符号の模式図を図３に示す。
符号列分割回路２０に入力された図３（ａ）に示す情報符号は、スイッチ２１によって図３の（ｂ１）と（ｂ２）の２つの符号列に分割され、一旦、それぞれ第１のＦＩＦＯ(First In First Out)メモリ２２と第２のＦＩＦＯメモリ２３に蓄積される。
なお、図３の時間ｔ１からｔ２の期間が、スイッチングパターンの繰り返しの１周期を構成し、以後同じスイッチングパターンを繰り返すように動作させる。また、図３の（ａ）から（ｃ２）までの長方形枠内の数字は、時系列で順次入力される情報符号の時間順序を表すビット番号である。
第１のＦＩＦＯメモリ２２と第２のＦＩＦＯメモリ２３に蓄積された情報符号は、符号列分割回路２０に入力される情報符号のクロックＣＫ０の周波数よりも低い周波数のクロックＣＫ１を用いて、図３の（ｃ１）と（ｃ２）に示す様に、第１符号列と第２符号列の情報符号として、それぞれ読み出される。  ここで、図３の（ｃ１）に示す、符号がない期間２４の取り扱いについては後述する。
【００１６】
図２において、符号列分割回路２０から出力された第１符号列は、第１の畳み込み符号化回路３１に入力され、情報率１／２の畳み込み符号に変換された後、図３の（ｄ１）に示す様に、パンクチャを施して情報率２／３の第１の畳み込み符号に変換され、第１誤り訂正符号列として出力される。  なお、図３において点模様を付された長方形の枠は、そのビット値が誤り訂正符号であることを表し、内部の数字はビット番号を表す。  また×印は、パンクチャされたビット位置を表す。
図２の第１の畳み込み符号化回路３１から出力された第１誤り訂正符号列は、第１シリアル・パラレル(シリパラ)変換回路４１に入力され、２ビット１ワードのワード単位に並べ替えられた後、その中のＦＩＦＯメモリに一旦蓄積される。
この第１シリパラ変換回路４１の内部の回路構成例を図５に示す。
図２の第１畳み込み符号化回路３１でパンクチャを施され、図３の（ｅ１）の様にシリアルな符号列に並べ替えられて出力された第１誤り訂正符号列は、図５のスイッチ回路４３に入力され、図３の（ｆ１）の様に、ｎ＝２とした２ビット１ワードのワード単位に並べ替えられる。
そして、ビットインターリーブ回路４４で下位のビットの符号を上位のビットの符号に対して３ビット遅延された後、第１ワード列としてＦＩＦＯメモリ４５に一旦蓄積される。
この時、第１畳み込み符号化回路３１から第１シリパラ変換回路４１に送られる第１誤り訂正符号列は、必ずしも図３の（ｅ１）の様に、シリアルな符号列に並べ替えられた符号列である必要はない。  図３の（ｄ１）のパンクチャされた２ビット１ワードの畳み込み符号をそのまま送るようにしてもよい。  あるいは更に、第１畳み込み符号化回路３１と第１シリパラ変換回路４１を一体化して、図３の（ｄ１）のパンクチャされた畳み込み符号を直接、（ｆ１）に示すように並べ替えた後、ビットインターリーブ回路４４を通して、ＦＩＦＯメモリ４５に蓄積するようにしてもよい。
【００１７】
同様に、図２の符号列分割回路２０から出力された第２符号列を、第２の畳み込み符号化回路３２に入力し、情報率１／２の畳み込み符号に変換した後、図３の（ｄ２）のようにパンクチャを施して情報率７／８の畳み込み符号に変換し、第２誤り訂正符号列として出力する。  この第２誤り訂正符号列は、第２シリパラ変換回路４２に入力される。
そして、第２誤り訂正符号列は、第２シリパラ変換回路４２で図３の（ｆ２）に示すように、ｍ＝４とした４ビット１ワードのワード単位に並べ替えられて、第２ワード列として第２シリパラ変換回路４２内のＦＩＦＯメモリに、一旦蓄積される。
この第２シリパラ変換回路４２としては、例えば図５の回路を単に４ビット化した回路を用いることができる。  但し本実施例では、図３の（ｇ２）の説明図の都合上、第２シリパラ変換回路４２ではビットインターリーブを施さない回路を用いるものとして説明する。  ここで、第２畳み込み符号化回路３２から第２シリパラ変換回路４２に送る第２誤り訂正符号列は、必ずしも図３の（ｅ２）の様に、シリアルな符号列に並べ替えられた符号列である必要はないことは、第１シリパラ変換回路４１の場合と同様である。
【００１８】
以上のようにして、図２の第１シリパラ変換回路４１内のＦＩＦＯメモリと、第２シリパラ変換回路４２内のＦＩＦＯメモリに蓄積された２ビット１ワードの第１ワード列と４ビット１ワードの第２ワード列の符号は、変調信号のシンボルクロックＣＫ２によって図３の（ｇ１）と（ｇ２）の様に、１ワードずつ同時に読み出され、６４ＱＡＭ変調回路５０に入力される。
６４ＱＡＭ変調回路５０では、信号空間上に前もって定めた、２（ｎ＋ｍ）＝２６＝６４個の各信号点(変調信号点)に対応させる６ビットの変調符号を、ｎ＝２の  ２ビットとｍ＝４の４ビットに分け、図６の様に配置しておく。
この変調符号の配置は、最隣接の変調信号点間では、ｎ＝２の２ビットの符号の一方の桁の符号値が、必ず互いに異なる配置になっている。
また、図６において太い一点鎖線枠で囲む４つの変調信号点は、共通のｍ＝４の４ビットの値を有するブロックを形成するが、これらのブロックの値が互いにグレーコードの関係にあり、隣接するブロックのｍ＝４の４ビットの値は、その１ビットの値のみが異なる関係になっている。
そして６４ＱＡＭ変調回路５０に入力した第１ワード列と第２ワード列の内、第１ワード列の２ビットは、ｎ＝２の２ビットに割り付けられ、第２ワード列の４ビットは、ｍ＝４の４ビットに割り付けられて変調される。
６４ＱＡＭ変調回路５０からは、従来の伝送装置の送信装置と同様に、選択した変調信号点のＩ成分の値ＩtxdaとＱ成分の値Ｑtxdaを、６４ＱＡＭ変調方式で変調された変調信号として出力し、Ｄ／Ａ変換回路３ｉと３ｑ、ミキサ４、アップコンバータ５を通してアンテナ６から送信する。
【００１９】
本実施例の伝送装置の受信装置においても、受信アンテナ７からＡ／Ｄ変換回路１０ｉと１０ｑまでの回路は、図２１の従来の伝送装置の受信装置と同じ信号処理を実施するだけなので、図１の本実施例の受信装置の回路図では、この回路部分を省略してある。
Ａ／Ｄ変換回路１０ｉと１０ｑにてディジタル信号に変換された受信信号は、まず、受信信号点算出回路６０に入力され、同期再生回路１２で再生された基準信号を基に、振幅レベルと位相の回転角の補正を施される。
そして、信号空間上における受信信号の信号点座標値（受信信号点座標値）が算出されて出力され、第１信号点位置判別回路７１と第２遅延回路８２に入力される。
第１信号点位置判別回路７１では、入力された受信信号点座標値を基に、図７の信号空間上の×印１４の受信信号点位置に最も近い変調信号点、すなわち符号［００００；１１］に対応した信号点を算出し、この符号のｎ＝２の２ビットの値［１１］を、雑音などの影響で生じる符号誤りが含まれた受信した第１ワード列の１ワードとして出力する。
【００２０】
この後、受信した第１ワード列に含まれる符号誤りを第１誤り訂正復号回路１０１で訂正して復号するのであるが、受信した第１ワード列は、図３の（ｇ１）のように、ビットインターリーブ処理を施された構造になっている。
そこで、受信した第１ワード列は、まず、第１パラレル・シリアル(パラシリ)変換回路９１に入力され、第１シリパラ変換回路４１で実施した手順と逆の手順で、ビットインターリーブを戻し、図３の（ｆ１）の状態に戻す。
その後、更に図３の（ｅ１）の様なシリアルな受信した第１誤り訂正符号列に戻してから、第１誤り訂正復号回路１０１に供給される。
第１誤り訂正復号回路１０１では、更にパンクチャを考慮して図３の（ｄ１）の様な符号列に直した後、通常のＢＰＳＫ方式に対応のビタビ復号用のＬＳＩ等を用いて復号し、符号誤りを訂正された正しい符号からなる受信第１符号列として出力する。
なお、第１パラシリ変換回路９１から第１誤り訂正復号回路１０１に送られる受信した第１誤り訂正符号列は、必ずしも図３の（ｅ１）の様にシリアルな符号列に並べ替えられた符号列である必要のないことは、前記第１シリパラ変換回路４１の場合と同様である。
【００２１】
ところで、第１誤り訂正復号回路１０１で符号誤りを訂正して復号する必要が生じた場合、このことは同時に、第１誤り訂正復号回路１０１に入力された受信した第１誤り訂正符号列に、あるいは更にさかのぼって第１信号点位置判別回路７１で選択した変調信号点位置に誤りがあったことを意味している。
この変調信号点位置の選択に誤りが有ると、ｍ＝４の４ビットの符号値にも、誤りが発生し誤り訂正能力の劣化を招く。
この問題は、符号誤りを訂正して復号された正しい受信第１符号列から正しい受信第１ワード列を逆算し、逆算して求めた受信第１ワード列を用いて、正しい変調信号点を選択し直してから、ｍ＝４の４ビットの符号値を算出することにより解消できる。
図１の受信第１畳み込み符号化回路１１１と受信第１シリパラ変換回路１２１は、正しい受信第１ワード列を逆算するための回路であり、図２の第１畳み込み符号化回路３１及び第１シリパラ変換回路４１と同じ信号処理を実施する回路である。
即ち、第１誤り訂正復号回路１０１で復号された受信第１符号列は、受信第１畳み込み符号化回路１１１で受信第１誤り訂正符号列に変換された後、受信第１シリパラ変換回路１２１に供給される。
そして、符号誤りの無い受信第１ワード列に変換された後に、第２信号点位置判別回路７２に入力される。
一方、受信信号点算出回路６０にて算出された受信信号点座標値は、第２遅延回路８２を経て、第２信号点位置判別回路７２に入力される。
【００２２】
第２遅延回路８２は、受信第１ワード列のシンボルのワードの符号タイミングに合わせて、同じシンボルの受信信号点座標値が、第２信号点位置判別回路７２に入力される様にタイミングを調整する回路である。
第２信号点位置判別回路７２では、入力された受信第１ワード列の、ｎ＝２の２ビットの符号を持つ複数の変調信号点を図６の変調信号点の中から取り出す。
そして、取り出した複数の変調信号点の中から、同時に入力された同じシンボルの受信信号点の座標値に最も近い変調信号点を選択し、選択した変調信号点に対応する符号のｍ＝４の４ビットの符号を算出し、受信した第２ワード列の符号として出力する。
例えば、第１信号点位置判別回路７１において、図７の信号空間上の×印１４の受信信号点位置からｎ＝２の２ビットの値［１１］が検出されたにも関わらずこの符号に誤りがあり、誤りを訂正された受信第１ワード列のｎ＝２の２ビットの値が［０１］であるとする。
この場合、図６の変調信号点の中から、ｎ＝２の２ビットの値が［０１］である、図８の四角の枠で示す１６点の変調信号点を選び出す。
そして、その中から×印１４の受信信号点位置に最も近い変調信号点、即ち、変調符号が［０１００；０１］の変調信号点を選択し、そのｍ＝４の４ビットの符号［０１００］を、受信した第２ワード列の１ワードの符号として出力する。
【００２３】
ところで、移動体無線においては、フェージングにより通常以上に受信信号のレベルが低下し、雑音の影響を大きく受けることがある。
例えば図８において、送信装置で実際に変調に用いた変調信号点は変調符号［０１１０；０１］の四角印１５の変調信号点であった場合、依然としてｍ＝４の４ビットの符号に誤りが残る。  電波が瞬断された場合にも同様の現象が発生する。
そこで本実施例では、第２信号点位置判別回路７２で算出した受信した第２ワード列に対して更に誤り訂正を施し、その符号誤りを訂正する。
すなわち、第２信号点位置判別回路７２から出力された受信した第２ワード列は、第２パラシリ変換回路９２に入力され、第２シリパラ変換回路で実施した手順と逆の手順を実施される。
そして、図３の（ｇ２）の受信した第２ワード列は、（ｅ２）の受信した第２誤り訂正符号列に変換されて出力される。
該受信した第２誤り訂正符号列は、更に第２誤り訂正復号回路１０２に入力され、パンクチャを考慮し図３の（ｄ２）の様な符号列に直された後、通常のＢＰＳＫ方式に対応のビタビ復号用のＬＳＩ等を用いて復号され、符号誤りを訂正された符号からなる受信第２符号列として出力される。
【００２４】
符号列結合回路１３０の内部の回路構成は、図４の回路を逆にした構造を有したもので、第２誤り訂正復号回路１０２から出力された受信第２符号列は、符号列結合回路１３０の中の第２のＦＩＦＯメモりに一旦蓄積される。  また、第１誤り訂正復号回路１０１で復号された受信第１符号列は、第１遅延回路８１にて遅延されて受信第２符号列の出力タイミングに調整された後、やはり符号列結合回路１３０内の第１のＦＩＦＯメモりに一旦蓄積される。
ここで、第１のＦＩＦＯメモりの蓄積容量を、充分大きく設定しておくことにより、第１遅延回路８１を兼ねさせることができる。
符号列結合回路１３０では、第１と第２のＦＩＦＯメモり内に蓄積されている図３の（ｃ１）と（ｃ２）の符号を（ｂ１）と（ｂ２）のタイミングで順次読み出しつつ結合することにより、伝送されてきた図３（ａ）の情報符号を再生して出力する。
【００２５】
上記の説明から明らかな様に、本実施例による方法では、最隣接の変調信号点間を区別するビットであって、雑音等の影響を受けて符号誤りが頻繁に発生するビットの符号は、誤り訂正能力が高い、例えば、情報率２／３の誤り訂正符号で符号化し、逆に符号誤りが発生し難い他のビットの符号は、誤り訂正能力は低いけれど伝送レートが高い、例えば、情報率７／８の誤り訂正符号で符号化し伝送する。
そのため、全ての情報符号を誤り訂正能力が高い情報率２／３の誤り訂正符号で符号化する通常の伝送装置と同程度に符号誤り率が低く、高性能の特性を有しながら、この通常の伝送装置より高い伝送レートを有する伝送装置を得ることができる。
【００２６】
また、本実施例による方法では、誤り訂正能力が高い誤り訂正符号により復号した正しいｎ＝２の２ビットの符号を用いて、改めて正しい変調信号点を選択し直し、残りのｍ＝４の４ビットの符号を算出するので、ｍ＝４の４ビットの符号に対する信号点間隔は、実質的に１６ＱＡＭの場合と同等になり、総合的には、全ての情報符号を情報率２／３の誤り訂正符号で符号化する通常の伝送装置より符号誤り率が低く、高性能の特性を得ることができる。
また、ｍ＝４の４ビットの符号に対しても誤り訂正復号を実施して符号誤りを訂正するので、電波の瞬断が発生する可能性が高い移動体無線でも、使用可能な伝送装置を得ることができる。
また、誤り訂正符号の構造は、変調信号点配置を考慮したトレリス符号化変調方式に類似しているにも関わらず、トレリス符号化変調方式の様な高価で特殊な専用ＬＳＩが不要で、ＢＰＳＫ方式対応の軟判定ビタビ復号用のＬＳＩ等の比較的安価に入手可能なＬＳＩ等を用いて実現できるので、伝送装置を安価に構成できる効果が得られる。
また、本実施例による方法では、情報率１／２の誤り訂正符号の各１ビットをＩ軸とＱ軸に割り当てる様な制限が不要で、ｎ＝２の２ビットとｍ＝４の４ビットで用いる誤り訂正符号の情報率は、任意に設定することができる。
そのため、伝送回線状況の変化に応じて誤り訂正符号の情報率をフレキシブルに変更できる、高性能で使い勝手も良好な伝送装置を得ることができる。
この様に、本実施例による方法では、新たなＬＳＩを開発することなく、比較的安価に入手可能なＢＰＳＫ方式対応の軟判定ビタビ復号用のＬＳＩ等を用いることができる。  即ち、トレリス符号化変調方式と同様に変調信号点配置を考慮した誤り訂正符号化方式であって、符号誤り訂正能力が高く、また電波の瞬断があっても符号誤りの訂正が可能であり、しかも回線状況の変化に応じて誤り訂正符号の情報率をフレキシブルに変更できる高性能で使い勝手も良好な伝送装置を得ることができる。
【００２７】
次に、本発明の第２の実施例について、詳しく説明する。  本実施例は、誤り訂正復号回路として軟判定の復号回路を用い、誤り訂正能力を更に上げるものである。
送信装置の回路構成は図２の回路と同一であり、受信装置の基本的な回路構成も図１の回路と同一である。  異なる点は、図１の受信装置の第１誤り訂正復号回路１０１と第２誤り訂正復号回路１０２に、ＢＰＳＫ方式対応の軟判定ビタビ復号用のＬＳＩ等を用いる点にある。  軟判定のビタビ復号の方法は、既に良く知られた方法なので、ここでは、軟判定に用いるメトリックの算出方法についてのみ説明する。
ところで通常の軟判定ビタビ復号では、前述した「符号理論」の第１２章等の一般の教科書に記載されているように、受信信号点の位置に関わらず、常に受信信号点と変調信号点間のユークリッド距離の２乗をメトリックとして用いることにより、各トレリスのパスメトリックを算出する。
これに対して、本実施例の方法では、信号空間上の受信信号点の位置によってメトリックの算出方法を変えるようにしたものである。
【００２８】
図９は、図６の第１象現の原点近傍の変調信号点配置を拡大して示したものである。  
まず、図９の×印１６の位置に受信信号点があった場合のメトリックの算出について説明する。
図９の×印１６の様に、受信信号点の左側にある変調信号点１６Ｌのｎ＝２の２ビットの内で上位のビット、即ち、Ｉ軸方向の変調信号点を区別するビットの値が「０」であり、右側にある変調信号点１６Ｒの同じ上位ビットの値が「１」の場合は、最も左側(変調信号点１６Ｌ)の座標位置に相当するメトリックの値を［０００］、最も右側(変調信号点１６Ｒ)の座標位置に相当するメトリックの値を［１１１］とし、これらの中間の座標位置に相当するメトリック値は、左から等間隔で順に［００１］［０１０］［０１１］［１００］［１０１］［１１０］とする。  これらのメトリック値は、座標位置と対応付けたメトリック設定用のメモり１７に設定される。
従って、×印１６にある受信信号点における上記上位ビットのメトリック値としては、その座標位置に対応する［１０１］が用いられることになる。
次に、図９の×印１８の位置に受信信号点があった場合のメトリックの値は、以下のようにして算出される。
【００２９】
図９の×印１８の様に、上記と逆に受信信号点の右側にある変調信号点１８Ｒのｎ＝２の２ビットの内で上位ビットの値が「０」で、左側の変調信号点１８Ｌの上位ビットの値が「１」の場合は、最も右側(変調信号点１８Ｒ)の座標位置に相当するメトリック値を［０００］、最も左側(変調信号点１８Ｌ)の座標位置に相当するメトリック値を［１１１］、中間の座標位置に相当するメトリック値を、右から順に［００１］［０１０］［０１１］［１００］［１０１］［１１０］とする。  これらのメトリック値は、座標位置と対応付けたメトリック設定用のメモり１７’に設定される。
従って、×印１８にある受信信号点における上記上位ビットのメトリック値としては、その座標位置に対応する［０１０］が用いられることになる。
また、受信信号点のｎ＝２の２ビットの内で下位ビット、即ちＱ軸方向の変調信号点を区別するビットに対するメトリック値も、受信信号点の上下の変調信号点の下位ビットの値によって、上側から、［０００］［００１］……［１１１］と設定するか、［１１１］［１１０］……［０００］と設定するかを使い分け、それぞれ対応するメモリに設定される。
ここで、ｎ＝２の２ビットの符号に対する軟判定の符号誤り訂正能力は非常に高いため、残りのｍ＝４の４ビットの符号に対しては必ずしも軟判定にする必要はない。  例えば、ｍ＝４の４ビットの符号に対して、硬判定のビタビ復号回路を用いた場合、軟判定のビタビ復号回路より回路規模を縮小できる。
なお、更に誤り訂正能力を高めるために、ｍ＝４の４ビットに対しても軟判定の誤り訂正復号を実施するときは、以下の様にすればよい。
まず、受信信号点が、例えば、図９の×印１６の位置の様に、最隣接の４つの変調信号点の内の何れの変調信号点が選択されても、ｍ＝４の４ビットの符号の値は［００００］であって、符号に誤りが生じることが無い場合には、ｍ＝４の４ビットの全てのビットに対して、信頼度が最も高いことを表すメトリック値を用いる。  例えば、このビットの符号値が「０」の時はメトリック値［０００］を用い、またビットの符号値が「１」の時はメトリック値［１１１］を用いる。
【００３０】
一方、受信信号点が、例えば、図９の×印１８の位置の様に、選択する最隣接の変調信号点によって、ｍ＝４の４ビットの符号に値が異なるビットが有る場合は、選択する変調信号点により、値が変化しないビットに対しては信頼度が最も高いことを表すメトリックの値を用い、値が変化するビットに対しては信頼度がやや低いことを表すメトリック値を用いる。
つまり、受信信号点が図９の×印１８の位置にあり、選択される変調信号点により、ｍ＝４の４ビットの内の一部のビット値が変化する場合は、信頼度がやや低いことを表すメトリック値を用いる。
例えば、変調符号［０１０１；００］の変調信号点１８Ｒが選択された場合、ｍ＝４の４ビットの値［０１０１］の内で、ビット０とビット２の値「１」は、選択する最隣接の変調信号点を誤ると変化する。
そこで、この場合、信頼度がやや低いことを表すメトリック値である、例えばメトリック値［１１０］を用いる。
また、変化するビットの値が「０」の時は、例えば、メトリック値［００１］を用いる。  あるいは、ｎ＝２の２ビットに対するＩ軸方向のメトリック値か、Ｑ軸方向のメトリック値をそのまま用いても良い。
以上の算出方法を、ｍ＝４の各ビットに対して実施することにより、ｍ＝４の全てのビットに対するメトリック値を算出することができる。
この様に、本実施例による方法を用いると、軟判定のビタビ復号で必要になるメトリックを算出することができる。  そのため、第１の実施例と同様の効果の他に、誤り訂正能力が更に高い伝送装置を得ることができる。
また、第２符号列に対する誤り訂正復号を硬判定のビタビ復号にする場合は、誤り訂正能力は若干低下するものの、回路規模を縮小できる効果が得られる。
【００３１】
次に、本発明の第３の実施例の送信装置のブロック構成を図１０に、受信装置のブロック構成例を図１１に示し、以下説明する。
本実施例は、第１の実施例である図２と図１の構成から、第２畳み込み符号化回路３２と第２ビタビ復号回路１０２を取り除いたものである。
但し、この変更に伴い、第２シリパラ変換回路４２を、図３の（ｃ２）の第２符号列から（ｇ２）の第２ワード列に一挙に並べ替える回路である第２シリパラ変換回路４２’に変更する。  また、第２パラシリ変換回路９２を、上記と逆に図３の（ｇ２）の受信した第２ワード列を一挙に（ｃ２）の受信第２符号列に並べ替える回路である第２パラシリ変換回路９２’に変更する。
これらの回路の動作手順は、第２符号列に対する誤り訂正符号化とその復号を実施しない点を除けば第１の実施例と同じなので、説明を省略する。
この実施例の方法では、ｍ＝４の４ビットの符号に生じる符号誤りは訂正できない。  そのため、この伝送装置は、電波が瞬断される可能性のある移動体無線での使用は困難である。  しかし、通常のランダム雑音のみの場合は、ｍ＝４の４ビットの符号に誤りが生じるのは、極めてまれである。  そのため、半固定で使用する場合は、第１の実施例による伝送装置と同様、誤り訂正能力が高いにも関わらず、伝送レートが高い良好な伝送装置を得ることができる。
【００３２】
また、本実施例においても第１符号列に対する誤り訂正符号の情報率を自由に変更できるので、回線状況の変化に応じて誤り訂正符号の情報率をフレキシブルに変更できる、高性能で使い勝手も良好な伝送装置を得ることができる。
この様に、本実施例による方法を用いると、第１の実施例による伝送装置より回路規模が小さいにも関わらず、半固定で使用する場合は、第１の実施例による伝送装置と同様に誤り訂正能力が高く、しかも伝送レートも高い良好な伝送装置を得ることができる。  また、誤り訂正符号の情報率を自由に変更でき、回線状況の変化に応じて誤り訂正符号の情報率をフレキシブルに変更できる、高性能で使い勝手も良好な伝送装置を得ることができる。
【００３３】
次に、本発明の第４の実施例の送信装置の回路構成例を図１２に、受信装置の回路構成例を図１３に示し、以下に説明する。
本実施例は、第３の実施例の伝送装置に更に外符号としてリードソロモン符号を用いるものであって、新たに８ビット１ワードとして処理するリードソロモン符号化回路であるＲＳ符号化回路１４２と、同じく８ビット１ワードとして処理するリードソロモン復号回路であるＲＳ復号回路１４３を加えた点、及び符号列分割回路２０’と符号列結合回路１３０’で処理する処理内容を変更した点が、第３の実施例と異なる。
図１２の破線枠１４０の内部回路は、図１０の送信装置の回路と同一であり、図１３の破線枠１４１の内部回路は、図１１の受信装置の回路と同一である。
これらの内部回路の動作は、第３の実施例と同じなので説明を省略し、第３の実施例と異なる符号列分割回路２０’と符号列結合回路１３０’の信号処理方法のみ説明する。
ところで、リードソロモン符号の復号では、ワード単位で符号誤りを検出して訂正する。  例えば、前もって定める１ブロック２０４ワードの中で符号に誤りがあるワード数が８ワード以内であれば、伝送されてきた情報符号の誤りを完全に訂正することができる。
しかし、誤りのあるワード数が８ワードを越えると誤りを訂正できないばかりでなく、誤訂正が発生し却って符号誤りを増加させる問題が発生する。
ここで、１つのワードの中の１ビットでも誤りがあれば、誤りがあるワード数は１ワードになるが、１つのワードの中の全てのビットが誤っている場合でも、符号に誤りがあるワード数は、１ワードに過ぎない。  そのため、一度に複数のビット誤りが発生する現象が起きるときは、同時に誤りが発生しやすいビットを前もって１つのワードに集めておくと、リードソロモンの復号で生じる誤訂正の可能性を大幅に改善することが可能になる。
【００３４】
一方、フェージングに因る大きなレベル低下や電波の瞬断が発生すると、図７の×印の受信信号点位置は更に大きくずれ、ｍ＝４の４ビットの符号にも誤りが発生する。  極端な場合は、この４ビットの内の２ビット以上に誤りが発生する可能性もある。
この様な状況の場合、図１３の第１信号点位置判別回路７１で検出される変調符号の状態を、図１４の（ｇ１）と（ｇ２）に示す。  図１４において、斜線の施された枠のビットは、誤りが発生しているビットを表す。  ここで、図１４の（ｃ１），（ｄ１），（ｅ２），（ｆ２）等の番号は、それぞれ図３と同じ処理段階の状態を表している。
ところで、図１４の（ｇ１）のｎ＝２の２ビットに発生する誤りは第１ビタビ復号回路１０１で訂正されるが、（ｇ２）のｍ＝４の４ビットの符号に対しては誤り訂正が実施されない。
そのため、符号列結合回路１３０’に入力される第２符号列には、図１４の（ｃ２）の様に符号誤りがそのまま残る。
この符号列を、単純に８ビット１ワードで分割し、ＲＳ復号回路１４３に入力するＲＳワード列を構成すると、図１４の（ａ）の様に、２ワードにまたがって符号誤りが発生し、リードソロモン符号の復号で誤訂正が発生し易くなる。
【００３５】
そこで、本実施例では、符号列結合回路１３０’を、第２信号点位置判別回路７２で検出されるｍ＝４の４ビットの符号、即ち、図１５の（ｇ２）に太線枠で囲まれた４ビットの符号が、（ａ）に太線枠で示す様に、ＲＳワード列の１つのワードの中に含まれるように分割する回路構成とする。
また逆に、符号列分割回路２０’を、図１５の（ａ）のＲＳワード列の符号を（ｃ２）のように分割して変調し、（ａ）の太線枠で示す１つのワード内にある符号が、（ｇ２）の様に、変調符号のｍ＝４の４ビットとして配置されるように分配する回路構成とする。
あるいは、図１６の（ａ），（ｃ２），（ｇ２）のように分割あるいは結合する回路構成とする。
また、 ｍ＝４の４ビットの第２ワード列に対しては、ビットインターリーブを実施しないようにする。  従って、受信した第２ワード列と受信第２ワード列に対しても、逆ビットインターリーブを実施しないようにする。
このような符号列分割回路２０’と符号列結合回路１３０’を用いると、変調符号のｍ＝４の４ビットの符号は常にＲＳ符号列の同じワード内に配置される。そのため、フェージングによって受信信号レベルが大きく低下したり電波が瞬断し、受信信号の特定のシンボルで複数ビットの符号誤りが発生しても、ＲＳ符号列では単に１ワードに誤りが発生するに止まるため、この様な場合に発生しがちな誤訂正を低減し、第３の実施例による伝送装置より、更に符号誤り率が低く、高性能な伝送装置を得ることができる。
このように、本実施例による方法を用いると、第３の実施例による伝送装置に単純にリードソロモン符号の外符号を付ける場合に比べ、更に符号誤り率が低い、良好な伝送装置を得ることができる。
【００３６】
なお、変調符号の分割方法としては、図６に示す様な、ｎ＝２，ｍ＝４の分割方法に限らず、図１７の様に、ｎ＝４，ｍ＝２等の任意の分割方法を用いることができる。  ここで、ｎ＝４の４ビットと、ｍ＝２の２ビットは、図６の場合と同様に、ブロック内の符号の関係、あるいはブロックを表す符号の関係を、それぞれ互いにグレーコードの関係にしておくことが望ましい。
なお図１７の信号符号点配置を用いる場合、図１の受信第１シリパラ変換回路１２１から出力されるｎ＝４の４ビットの符号値が、例えば［１１１１］であると、第２信号点位置判別回路７２で選択される変調信号点は、図１８に四角の枠で示す４点の変調信号点になる。
従って、これらの変調信号点の間隔は実質的にＱＰＳＫの場合と同等になり、ｍ＝２の２ビットに対する符号誤り率を大幅に低減することができる効果が得られる。  この変調符号の位置は、２５６ＱＡＭ等の更に多値数が大きな変調方式で大きな効果が得られる。
【００３７】
ここで、この変調符号は、第３の実施例の伝送装置にも適用できるのは言うまでもない。
また、ｎの値は任意の正数に設定できるが、Ｉ軸方向とＱ軸方向を対等にするため、偶数値に設定しておくことが好ましい。
また、以上の実施例では変調符号をｎビットとｍビットの２つに分割してそれぞれを独立に誤り訂正符号に変換する場合を説明したが、更に一般的には、変調符号をｋビットとｎビットとｍビット・・・等、複数のビットの集まりに分割し、それぞれ独立に誤り訂正符号に変換して伝送するようにしても良い。
また、以上の実施例では第２符号列で用いる誤り訂正符号として畳み込み符号を用いる場合についてのみ説明したが、第２符号列に発生する誤りの頻度は充分低いので、リードソロモン符号も使用可能である。  なお、符号誤り率が一定数以下である場合は、リードソロモン符号による誤り訂正能力は極めて高いので、リードソロモン符号を用いることにより、誤り訂正能力が高い伝送装置を得ることができる。
また、本発明は搬送波が１つの通常のディジタル変調方式の伝送装置だけでなく、互いに直交する複数本の搬送波(キャリア)で情報符号を伝送する直交周波数分割多重変調方式(ＯＦＤＭ方式)の伝送装置にも適用できることは、言うまでもない。
また、多値変調された１次元のディジタル信号をＦＭ変調して伝送するなど、１次元方向に多値変調される変調方式にも適用できるのは言うまでもない。
【図面の簡単な説明】
【００３８】
【図１】本発明による第１の実施例の受信装置の回路構成を示すブロック図
【図２】本発明による第１の実施例の送信装置の回路構成を示すブロック図
【図３】本発明による第１の実施例の信号処理を説明するための模式図
【図４】本発明の符号列分割回路の回路構成を示すブロック図
【図５】本発明の第１シリパラ変換回路の回路構成を示すブロック図
【図６】本発明の第１の実施例の変調信号点と変調符号の配置を示す模式図
【図７】本発明の第１信号点位置判別回路で実施する信号処理を説明する模式図
【図８】本発明の第２信号点位置判別回路で実施する信号処理を説明する模式図
【図９】本発明による第２の実施例のメトリック算出処理を説明する模式図
【図１０】本発明による第３の実施例の送信装置の回路構成を示すブロック図
【図１１】本発明による第３の実施例の受信装置の回路構成を示すブロック図
【図１２】本発明による第４の実施例の送信装置の回路構成を示すブロック図
【図１３】本発明による第４の実施例の受信装置の回路構成を示すブロック図
【図１４】本発明による第４の実施例の信号処理の問題点を説明する模式図
【図１５】本発明による第４の実施例の第１の信号処理方法を説明する模式図
【図１６】本発明による第４の実施例の第２の信号処理方法を説明する模式図
【図１７】本発明の変調符号の他の配置例を示す模式図
【図１８】本発明の変調符号の他の配置例の効果を説明する模式図
【図１９】従来の変調信号点と変調符号の配置例を説明する模式図
【図２０】従来の１６ＱＡＭ変調方式の送信装置の回路構成を示すブロック図
【図２１】従来の１６ＱＡＭ変調方式の受信装置の回路構成を示すブロック図
【図２２】従来の受信信号点がずれた状態を説明する模式図
【図２３】トレリス符号化変調方式を説明する模式図
【図２４】変調信号点配置を考慮した変調信号点と変調符号の配置を示す模式図
【符号の説明】
【００３９】
１：畳み込み符号化回路、２：１６ＱＡＭ変調回路、３ｉ，３ｑ：ＤＡ変換回路、４，９：ミキサ、５：アップコンバータ、６：送信アンテナ、７：受信アンテナ、８：ダウンコンバータ、１０ｉ，１０ｑ：ＡＤ変換回路、１１：１６ＱＡＭ軟判定ビタビ復号回路、１２：同期再生回路、２０：符号列分割回路、２１：スイッチ、２２，２３： ＦＩＦＯメモり、３１：第１畳み込み符号化回路、３２：第２畳み込み符号化回路、４１：第１シリパラ変換回路、４２：第２シリパラ変換回路、４３：スイッチ回路、４４：ビットインターリーブ回路、５０：６４ＱＡＭ変調回路、１４２： ＲＳ符号化回路、１４３： ＲＳ復号回路、６０：受信信号点算出回路、７１：第１信号点位置判別回路、７２：第２信号点位置判別回路、８２：第２遅延回路、９１：第１パラシリ変換回路、９２：第２パラシリ変換回路、１０１：第１ビタビ復号回路、１０２：第２ビタビ復号回路、１１１：第１畳み込み符号化回路、１２１：受信第１シリパラ変換回路、 １３０：符号列結合回路。
【図１】
2006074817.tif 000003
【図２】
2006074817.tif 000004
【図３】
2006074817.tif 000005
【図４】
2006074817.tif 000006
【図５】
2006074817.tif 000007
【図６】
2006074817.tif 000008
【図７】
2006074817.tif 000009
【図８】
2006074817.tif 000010
【図９】
2006074817.tif 000011
【図１０】
2006074817.tif 000012
【図１１】
2006074817.tif 000013
【図１２】
2006074817.tif 000014
【図１３】
2006074817.tif 000015
【図１４】
2006074817.tif 000016
【図１５】
2006074817.tif 000017
【図１６】
2006074817.tif 000018
【図１７】
2006074817.tif 000019
【図１８】
2006074817.tif 000020
【図１９】
2006074817.tif 000021
【図２０】
2006074817.tif 000022
【図２１】
2006074817.tif 000023
【図２２】
2006074817.tif 000024
【図２３】
2006074817.tif 000025
【図２４】
2006074817.tif 000026