(57)【要約】【課題】  リーク電流及び接合キャパシタンスを除去又は減少させるために、半導体デバイスにおける新規な構造体を提供する。【解決手段】  半導体装置の構造体及び該構造体を製造するための方法が開示される。半導体構造体は、第１及び第２のソース／ドレイン領域、該第１及び第２のソース／ドレイン領域の間に配置されたチャネル領域、該チャネル領域と物理的に接する埋め込みウェル領域、該埋め込みウェル領域と該第１のソース／ドレイン領域との間に配置され、かつ、該埋め込みウェル領域と該第２のソース／ドレイン領域との間に配置される埋め込みバリア領域とを含み、該埋め込みバリア領域が、該埋め込みウェル領域と該第１のソース／ドレイン領域との間のリーク電流及びドーパント拡散、並びに該埋め込みウェル領域と該第２のソース／ドレイン領域との間のリーク電流及びドーパント拡散を防止する。【選択図】      図９
2006093694.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のソース／ドレイン領域と、
前記第１及び第２のソース／ドレイン領域の間に配置されたチャネル領域と、
前記チャネル領域と物理的に接する埋め込みウェル領域と、
前記埋め込みウェル領域と前記第１のソース／ドレイン領域との間、及び、該埋め込みウェル領域と前記第２のソース／ドレイン領域との間に配置される、埋め込みバリア領域と、
を備え、
前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第１のソース／ドレイン領域との間のリーク電流、及び該埋め込みウェル領域と前記第２のソース／ドレイン領域との間のリーク電流を防止するようにする、
半導体構造体。
【請求項２】
ゲート領域と、
前記ゲート領域と前記チャネル領域との間に配置され、該ゲート領域と該チャネル領域とを互いに電気的に絶縁するゲート誘電体層と、
をさらに備える、請求項１に記載の半導体構造体。
【請求項３】
前記ゲート領域がリシリコンからなる、請求項２に記載の半導体構造体。
【請求項４】
前記埋め込みバリア領域が二酸化シリコンからなる、請求項１に記載の半導体構造体。
【請求項５】
前記第１及び第２のソース／ドレイン領域が高濃度ドープされる、請求項１に記載の半導体構造体。
【請求項６】
前記埋め込みウェル領域が高濃度ドープされる、請求項１に記載の半導体構造体。
【請求項７】
半導体構造体を形成するための方法であって、
（ａ）上面がマンドレル層で覆われた半導体基板を準備するステップと、
（ｂ）前記マンドレル層を貫通して前記基板内までトレンチをエッチングするステップと、
（ｃ）前記トレンチの側壁上に、前記基板及び前記マンドレル層の両方と物理的に直接接する埋め込みバリア領域を形成するステップと、
（ｄ）前記トレンチ内に、埋め込みウェル領域とその上のチャネル領域とを形成するステップと、
（ｅ）第１及び第２のソース／ドレイン領域を形成するステップと、
を含み、
前記チャネル領域が、前記第１及び第２のソース／ドレイン領域の間に配置され、
前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第１のソース／ドレイン領域との間、及び、該埋め込みウェル領域と前記第２のソース／ドレイン領域との間に配置されるようにする、
方法。
【請求項８】
前記埋め込みウェル領域が高濃度ドープされる、請求項７に記載の方法。
【請求項９】
前記埋め込みバリア領域が、（１）前記埋め込みウェル領域と前記第１のソース／ドレイン領域との間の接合キャパシタンス、及び（２）該埋め込みウェル領域と前記第２のソース／ドレイン領域との間の接合キャパシタンスを本質的に除去するようにする、請求項７に記載の方法。
【請求項１０】
前記埋め込みバリア領域が、（１）前記埋め込みウェル領域と前記第１のソース／ドレイン領域との間のリーク電流、及び（２）該埋め込みウェル領域と前記第２のソース／ドレイン領域との間のリーク電流を本質的に除去するようにする、請求項７に記載の方法。
【請求項１１】
前記埋め込みバリア領域を形成する前記ステップは、
前記トレンチの側壁及び底壁上に、前記基板及び前記マンドレル層の両方と物理的に直接接するように埋め込みバリア層を堆積させるステップと、
前記埋め込みバリア層から前記埋め込みバリア領域を形成するために、前記トレンチの前記底壁において該埋め込みバリア層の一部をエッチングして取り除くステップと、
を含む、請求項７に記載の方法。
【請求項１２】
前記埋め込みバリア領域が二酸化シリコンからなる、請求項７に記載の方法。
【請求項１３】
前記埋め込みウェル領域及び前記チャネル領域を形成する前記ステップは、
ゲート下領域を形成して前記埋め込みバリア領域が前記ゲート下領域内に完全に埋め込まれるようにするために、半導体材料を前記トレンチ内に堆積させるステップと、
前記埋め込みバリア領域によって囲まれる前記ゲート下領域の一部をドープするステップと、
を含み、
前記ゲート下領域のドープされた部分によって前記埋め込みウェル領域を構成し、
前記埋め込みウェル領域上の前記ゲート下領域のドープされていない部分によって前記チャネル領域を構成する、
請求項７に記載の方法。
【請求項１４】
前記半導体材料は、シリコンをエピタキシャル成長させることによって前記トレンチ内に堆積する、請求項１３に記載の方法。
【請求項１５】
前記ゲート下領域の前記ドープされた部分はイオン注入によってドープされる、請求項１３に記載の方法。
【請求項１６】
前記チャネル領域の上にゲート誘電体層を形成するステップと、
第１及び第２のソース／ドレイン領域を形成する前記ステップの前に、前記ゲート誘電体層の上にゲート領域を形成するステップと、
をさらに含み、
前記ゲート領域が前記ゲート誘電体層によって前記チャネル領域から電気的に絶縁される、
請求項７に記載の方法。
【請求項１７】
半導体構造体を形成するための方法であって、
（ａ）上面がマンドレル層で覆われた半導体基板を準備するステップと、
（ｂ）前記マンドレル層を貫通して前記基板内までトレンチをエッチングするステップと、
（ｃ）前記トレンチの側壁上に、前記基板及び前記マンドレル層の両方と物理的に直接接する埋め込みバリア領域を形成するステップと、
（ｄ）ゲート下領域を形成して前記埋め込みバリア領域が前記ゲート下領域内に完全に埋め込まれるようにするために、半導体材料を前記トレンチ内に堆積させるステップと、
（ｅ）前記トレンチの側壁上にゲート・スペーサ領域を形成するステップと、
（ｆ）前記ゲート下領域のドープされた部分が埋め込みウェル領域を構成し、前記埋め込みウェル領域上の該ゲート下領域のドープされていない部分がチャネル領域を構成するように、前記埋め込みバリア領域によって囲まれる該ゲート下領域の一部を前記トレンチを介してドープするステップと、
（ｇ）前記チャネル領域の上にゲート誘電体層を形成するステップと、
（ｈ）前記ゲート誘電体層の上に、該ゲート誘電体層によって前記チャネル領域から電気的に絶縁されるゲート領域を形成するステップと、
（ｉ）第１及び第２のソース／ドレイン領域を前記基板内に形成するステップと、
を含み、
前記チャネル領域が、前記第１及び第２のソース／ドレイン領域の間に配置され、
前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第１のソース／ドレイン領域との間、及び、該埋め込みウェル領域と前記第２のソース／ドレイン領域との間に配置され、
前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第１のソース／ドレイン領域との間のリーク電流、及び該埋め込みウェル領域と前記第２のソース／ドレイン領域との間のリーク電流を防止するようにする、
方法。
【請求項１８】
前記埋め込みバリア領域を形成する前記ステップは、
前記トレンチの側壁及び底壁上に、前記基板及び前記マンドレル層の両方と物理的に直接接するように埋め込みバリア層を堆積させるステップと、
前記埋め込みバリア層から前記埋め込みバリア領域を形成するために、前記トレンチの前記底壁において該埋め込みバリア層の一部をエッチングして取り除くステップと、
を含む、請求項１７に記載の方法。
【請求項１９】
前記埋め込みバリア領域が二酸化シリコンからなる、請求項１８に記載の方法。
【請求項２０】
前記ゲート・スペーサ領域を形成する前記ステップは、
前記トレンチの側壁及び底壁上にゲート・スペーサ層を形成するステップと、
前記ゲート・スペーサ層から前記ゲート・スペーサ領域を形成するために、前記トレンチの前記底壁上における前記ゲート・スペーサ層の一部を除去するステップと、
を含む、請求項１７に記載の方法。
【請求項２１】
半導体構造体を形成するための方法であって、
（ａ）上面がマンドレル層で覆われ、（１）上部半導体層、（２）下部半導体層、及び（３）前記上部半導体層と前記下部半導体層との間に挟まれた電気絶縁体層を含むシリコンオンインシュレータ（ＳＯＩ）基板を準備するステップと、
（ｂ）前記マンドレル層を貫通して前記ＳＯＩ基板内までトレンチをエッチングし、前記下部半導体層が前記トレンチの底壁において露出されるようにするステップと、
（ｃ）前記トレンチの側壁上に、前記ＳＯＩ基板及び前記マンドレル層の両方と物理的に直接接する埋め込みバリア領域を形成するステップと、
（ｄ）前記トレンチ内に、埋め込みウェル領域とその上のチャネル領域とを形成するステップと、
（ｅ）第１及び第２のソース／ドレイン領域を形成するステップと、
を含み、
前記チャネル領域が、前記第１及び第２のソース／ドレイン領域の間に配置され、
前記埋め込みバリア領域が、前記埋め込みウェル領域と前記第１のソース／ドレイン領域との間、及び、該埋め込みウェル領域と前記第２のソース／ドレイン領域との間に配置されるようにする、
方法。
【請求項２２】
前記埋め込みウェル領域が高濃度ドープされる、請求項２１に記載の方法。
【請求項２３】
前記埋め込みバリア領域が、（１）前記埋め込みウェル領域と前記第１のソース／ドレイン領域との間の接合キャパシタンス、及び（２）該埋め込みウェル領域と前記第２のソース／ドレイン領域との間の接合キャパシタンスを本質的に除去するようにする、請求項２１に記載の方法。
【請求項２４】
前記埋め込みバリア領域が、（１）前記埋め込みウェル領域と前記第１のソース／ドレイン領域との間のリーク電流、及び（２）該埋め込みウェル領域と前記第２のソース／ドレイン領域との間のリーク電流を本質的に除去するようにする、請求項２１に記載の方法。
【請求項２５】
前記埋め込みバリア領域を形成する前記ステップは、
前記トレンチの側壁及び底壁上に、前記基板及び前記マンドレル層の両方と物理的に直接接するように埋め込みバリア層を堆積させるステップと、
前記埋め込みバリア層から前記埋め込みバリア領域を形成するために、前記トレンチの前記底壁において該埋め込みバリア層の一部をエッチングして取り除くステップと、
を含む、請求項２１に記載の方法。
【請求項２６】
前記埋め込みバリア領域が二酸化シリコンからなる、請求項２１に記載の方法。
【請求項２７】
前記埋め込みウェル領域及び前記チャネル領域を形成する前記ステップは、
ゲート下領域を形成して前記埋め込みバリア領域が前記ゲート下領域内に完全に埋め込まれるようにするために、半導体材料を前記トレンチ内に堆積させるステップと、
前記埋め込みバリア領域によって囲まれる前記ゲート下領域の一部をドープするステップと、
を含み、
前記ゲート下領域のドープされた部分によって前記埋め込みウェル領域を構成し、
前記埋め込みウェル領域上の前記ゲート下領域のドープされていない部分によって前記チャネル領域を構成する、
請求項２１に記載の方法。
【請求項２８】
前記半導体材料は、シリコンをエピタキシャル成長させることによって前記トレンチ内に堆積する、請求項２７に記載の方法。
【請求項２９】
前記ゲート下領域の前記ドープされた部分はイオン注入によってドープされる、請求項２７に記載の方法。
【請求項３０】
前記チャネル領域の上にゲート誘電体層を形成するステップと、
第１及び第２のソース／ドレイン領域を形成する前記ステップの前に、前記ゲート誘電体層の上にゲート領域を形成するステップと、
をさらに含み、
前記ゲート領域は前記ゲート誘電体層によって前記チャネル領域から電気的に絶縁される、
請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドープされたウェルに関し、より具体的には、半導体集積回路におけるしきい値電圧の変動を低減させるのに用いられるドープされたバイアス・ウェルに関する。
【背景技術】
【０００２】
設計通りの目標しきい値電圧を持つように半導体デバイスを製造することは、困難である。設計通りの目標しきい値電圧を達成するための方法の１つは、半導体デバイスのチャネル領域の下に高濃度ドープされたウェルを形成し、しきい値電圧を目標に合わせる手段としてウェル（電圧）バイアスを用いることである。しかしながら、高濃度ドープされたバイアス・ウェルにより、ウェル自体と半導体デバイスのソース／ドレイン領域との間のリーク電流と、特にチャネルの下の接合部の縁における接合キャパシタンスの増加とがもたらされる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがって、このようなリーク電流及び接合キャパシタンスを除去又は減少させるために、半導体デバイスにおける新規な構造体についての必要性が存在する。このような新規な構造体を製造するための方法についての必要性も存在する。
【課題を解決するための手段】
【０００４】
本発明は、（ａ）第１及び第２のソース／ドレイン領域と、（ｂ）該第１及び第２のソース／ドレイン領域の間に配置されたチャネル領域と、（ｃ）該チャネル領域と物理的に接する埋め込みウェル領域と、（ｄ）該埋め込みウェル領域と該第１のソース／ドレイン領域との間、及び、該埋め込みウェル領域と該第２のソース／ドレイン領域との間に配置された、埋め込みバリア領域と、を備え、該埋め込みバリア領域が、該埋め込みウェル領域と該第１のソース／ドレイン領域との間のリーク電流、及び該埋め込みウェル領域と該第２のソース／ドレイン領域との間のリーク電流を防止するようにする、半導体構造体を提供する。
【０００５】
本発明はまた、半導体構造体を形成するための方法を提供し、該方法は、（ａ）上面がマンドレル（ｍａｎｄｒｅｌ）層で覆われた半導体基板を準備するステップと、（ｂ）該マンドレル層を貫通して該基板内までトレンチをエッチングするステップと、（ｃ）該トレンチの側壁上に、該基板及び該マンドレル層の両方と物理的に直接接する埋め込みバリア領域を形成するステップと、（ｄ）該トレンチ内に、埋め込みウェル領域とその上のチャネル領域とを形成するステップと、（ｅ）第１及び第２のソース／ドレイン領域を形成するステップと、を含み、該チャネル領域が、該第１及び第２のソース／ドレイン領域の間に配置され、該埋め込みバリア領域が、該埋め込みウェル領域と該第１のソース／ドレイン領域との間、及び、該埋め込みウェル領域と該第２のソース／ドレイン領域との間に配置されるようにする。
【０００６】
本発明はまた、半導体構造体を形成するための方法を提供し、該方法は、（ａ）上面がマンドレル層で覆われた半導体基板を準備するステップと、（ｂ）該マンドレル層を貫通して該基板内までトレンチをエッチングするステップと、（ｃ）該トレンチの側壁上に、該基板及び該マンドレル層の両方と物理的に直接接する埋め込みバリア領域を形成するステップと、（ｄ）ゲート下領域を形成して該埋め込みバリア領域が該ゲート下領域内に完全に埋め込まれるようにするために、半導体材料を該トレンチ内に堆積させるステップと、（ｅ）該トレンチの側壁上にゲート・スペーサ領域を形成するステップと、（ｆ）該ゲート下領域のドープされた部分が埋め込みウェル領域を構成し、該埋め込みウェル領域上の該ゲート下領域のドープされていない部分がチャネル領域を構成するように、該埋め込みバリア領域によって囲まれた該ゲート下領域の一部を該トレンチを介してドープするステップと、（ｇ）該チャネル領域の上にゲート誘電体層を形成するステップと、（ｈ）該ゲート誘電体層の上に、該ゲート誘電体層によって該チャネル領域から電気的に絶縁されるゲート領域を形成するステップと、（ｉ）第１及び第２のソース／ドレイン領域を該基板内に形成するステップと、を含み、該チャネル領域が、該第１及び第２のソース／ドレイン領域の間に配置され、該埋め込みバリア領域が、該埋め込みウェル領域と該第１のソース／ドレイン領域との間、及び、該埋め込みウェル領域と該第２のソース／ドレイン領域との間に配置され、該埋め込みバリア領域が、該埋め込みウェル領域と該第１のソース／ドレイン領域との間のリーク電流、及び該埋め込みウェル領域と該第２のソース／ドレイン領域との間のリーク電流を防止するようにする。
【０００７】
本発明はまた、半導体構造体を形成する方法を提供し、該方法は、（ａ）上面がマンドレル層で覆われ、（１）上部半導体層、（２）下部半導体層、及び（３）該上部半導体層と該下部半導体層との間に挟まれた電気絶縁体層、を含むシリコンオンインシュレータ（ＳＯＩ）基板を準備するステップと、（ｂ）該マンドレル層を貫通して該ＳＯＩ基板内までトレンチをエッチングし、該下部半導体層が該トレンチの底壁において露出されるようにするステップと、（ｃ）該トレンチの側壁上に、該ＳＯＩ基板及び該マンドレル層の両方と物理的に直接接する埋め込みバリア領域を形成するステップと、（ｄ）該トレンチ内に、埋め込みウェル領域とその上のチャネル領域とを形成するステップと、（ｅ）第１及び第２のソース／ドレイン領域を形成するステップと、を含み、該チャネル領域が、該第１及び第２のソース／ドレイン領域の間に配置され、該埋め込みバリア領域が、該埋め込みウェル領域と該第１のソース／ドレイン領域との間、及び、該埋め込みウェル領域と該第２のソース／ドレイン領域との間に配置されるようにする。
【０００８】
本発明は、ドープされたバイアス・ウェルとソース／ドレイン領域との間のリーク電流及びキャパシタンスを低減させる半導体構造体を提供する。
【発明を実施するための最良の形態】
【０００９】
図１を参照すると、１つの実施形態においては、半導体構造体１００の製造は、上面がマンドレル層１１５で覆われた単結晶シリコン基板１１０で開始する。１つの実施形態においては、マンドレル層１１５は、窒化シリコン（Ｓｉ３Ｎ４）などの窒化物からなるものとすることができる。次いで、トレンチ１１７がマンドレル層１１５を貫通してエッチングされ、基板１１０が該トレンチ１１７の底部で露出されるようにする。次に、１つの実施形態においては、図２に示されるように、トレンチ１１７がさらに深く基板１１０内にエッチングされる。
【００１０】
図３を参照すると、１つの実施形態においては、埋め込みバリア領域１２０がトレンチ１１７の側壁上に形成される。１つの実施形態においては、埋め込みバリア領域１２０は二酸化シリコン（ＳｉＯ２）からなるものとすることができる。１つの実施形態においては、埋め込みバリア領域１２０は、上から見ると環状の中空パイプ形状を有するものとすることができる。１つの実施形態においては、埋め込みバリア領域１２０の上面１２２は、基板１１０の上面１１２より高い。言い換えれば、埋め込みバリア領域１２０は、基板１１０及びマンドレル層１１５の両方と物理的に直接接する。
【００１１】
１つの実施形態においては、埋め込みバリア領域１２０の形成は、例示的にはＣＶＤ  ＳｉＯ２（すなわち、二酸化シリコンの化学気相堆積）によって、トレンチ１１７の側壁及び底壁上に（点線で定められる）埋め込みバリア層１２０´を形成することにより開始することができる。次いで、埋め込みバリア層１２０´は、垂直方向１９０に下方エッチングされる（異方性エッチング）。結果として、埋め込みバリア領域１２０は、示されるように形成される。
【００１２】
図４を参照すると、１つの実施形態においては、埋め込みバリア領域１２０の上面１２２より高い上面１２４まで、トレンチ１１７内でシリコン材料をエピタキシャル成長させる。結果として、基板１１０はトレンチ１１７内に新しい上面１２４を有し、埋め込みバリア領域１２０は該基板１１０内に完全に隠れる（すなわち、埋め込まれる）。
【００１３】
図５を参照すると、１つの実施形態においては、ゲート・スペーサ領域１２５がトレンチ１１７の側壁上に形成される。１つの実施形態においては、ゲート・スペーサ領域１２５は、埋め込みバリア領域１２０と同様のものとすることができる（すなわち、上から見ると環状の中空パイプ形状を有する）。ゲート・スペーサ領域１２５はゲート電極を物理的により小さくするのに役立ち、それが、完成したトランジスタ１００においてより低いゲート・キャパシタンスとより速いスイッチング特性とを可能にする。１つの実施形態においては、ゲート・スペーサ領域１２５の形成は、埋め込みバリア領域１２０の形成と同様である。
【００１４】
より具体的には、ゲート・スペーサ領域１２５の形成は、例示的にはＣＶＤ  ＳｉＯ２によって、トレンチ１１７の側壁及び底壁上に（点線で定められる）ゲート・スペーサ層１２５´を形成することにより開始することができる。次いで、ゲート・スペーサ層は、垂直方向１９０に下方エッチングされる。結果として、ゲート・スペーサ領域１２５は、示されるように形成される。
【００１５】
ゲート・スペーサ領域１２５が形成された後、１つの実施形態においては、埋め込みバリア領域１２０によって囲まれた（すなわち、範囲が定められた）埋め込みウェル領域１３０が高濃度ドープされる（１×１０１９〜１×１０２０不純物原子／ｃｍ３）。代替的な実施形態においては、埋め込みウェル領域１３０は、ゲート・スペーサ領域１２５が形成される前にドープされる。埋め込みウェル領域１３０の上のシリコン領域１３２は、チャネル領域１３２と呼ぶことができる。構造体１００がｎチャネル・トランジスタとなる場合には、埋め込みウェル領域１３０は、ｐ型不純物（例えば、ホウ素、インジウム、又はガリウム）で高濃度ドープされるべきである。反対に、構造体１００がｐチャネル・トランジスタとなる場合には、埋め込みウェル領域１３０は、ｎ型不純物（例えば、ヒ素、アンチモン、又はリン）で高濃度ドープされるべきである。
【００１６】
図６を参照すると、１つの実施形態においては、ゲート誘電体層１３５が、チャネル領域１３２の表面１２４の上に形成される。より具体的には、１つの実施形態においては、ゲート誘電体層１３５は、窒素の存在下で、チャネル領域１３２の上面１２４を熱酸化させることによって形成することができる。したがって、結果として得られるゲート誘電体層１３５は、二酸化シリコン及び窒化シリコンからなるものとすることができる。次に、ゲート領域１４０が、ゲート誘電体層１３５の上に形成される。１つの実施形態においては、ゲート領域１４０は、例示的には構造体１００全体の上にＣＶＤによって堆積し、それに続いて（マンドレル層１１５の上面１１６が露出するまで）平坦化ステップが行われるポリシリコンからなるものとすることができる。
【００１７】
図７を参照すると、１つの実施形態においては、マンドレル層１１５は、例示的には選択的エッチングによって（すなわち、マンドレル層１１５の窒化物と反応するが、それぞれゲート領域１４０及びゲート・スペーサ領域１２５のポリシリコン又は二酸化シリコンとは反応しない化学エッチャントを用いて）、除去される。１つの実施形態においては、化学エッチャントは高温のリン酸とすることができる。
【００１８】
次に、１つの実施形態においては、図８に示されるように、単結晶シリコン基板１１０の上面１１２がゲート誘電体層１３５より高いレベルになるまで、構造体１００の露出したシリコン領域の上に選択的にシリコンを成長させる。より具体的には、基板１１０及びチャネル領域１３２は共に単結晶シリコンからなるため、単結晶シリコンは、該基板１１０及び該チャネル領域１３２の両方から成長し、エピタキシャル成長の結果として結合して、該基板１１０の表面１１２を上昇させる。またエピタキシャル成長の結果として、ポリシリコンは、ポリシリコン・ゲート領域１４０の上面１４２から成長する。
【００１９】
次に図９を参照すると、１つの実施形態においては、ゲート・スペーサ領域１２５が拡大して、示されるようなゲート・スペーサ領域１４５になる。より具体的には、１つの実施形態においては、ゲート・スペーサ領域１４５は、二酸化シリコンの（ＣＶＤなどの）コンフォーマルな堆積によって形成することができる。次いで、新しく堆積したＳｉＯ２は、基板１１０の上面１１２及びゲート領域１４０の上面１４２を露出させ、該ゲート領域１４０の側壁上にゲート・スペーサ領域１４５を残すように、エッチバックされる。
【００２０】
次に、１つの実施形態においては、高濃度ドープされた（５×１０１９〜３×１０２０不純物原子／ｃｍ３）ソース／ドレイン領域１５０ａ及び１５０ｂが、基板１１０の上部領域に形成される。より具体的には、１つの実施形態においては、ソース／ドレイン領域１５０ａ及び１５０ｂは、ゲート・スペーサ領域１４５をマスクとして用い、イオン注入によってドープすることができる。このイオン注入ステップは、ポリシリコン・ゲート領域１４０にもドーパントを注入するが、このことは、該ゲート領域１４０の機能に悪影響を与えるものではない。構造体１００がｎチャネル・トランジスタとなる場合には、ソース／ドレイン領域１５０ａ及び１５０ｂには、ｎ型不純物（例えば、ヒ素、リン、又はアンチモン）が高濃度ドープされるべきである。
【００２１】
要約すると、高濃度ドープされた埋め込みウェル領域１３０がチャネル領域１３２の下に存在することにより、該埋め込みウェル領域１３０の電圧を制御することによって、製造を通じて許容できる誤差範囲内でトランジスタ１００の特定の目標しきい値電圧を達成することができる。さらに、埋め込みウェル領域１３０を囲み、それによって該埋め込みウェル領域１３０をソース／ドレイン領域１５０ａ及び１５０ｂから絶縁する埋め込みバリア領域１２０が存在することにより、該埋め込みウェル領域１３０と該ソース／ドレイン領域１５０ａとの間のリーク電流及び接合キャパシタンスと、該埋め込みウェル領域１３０と該ソース／ドレイン領域１５０ｂとの間のリーク電流及び接合キャパシタンスとが、構造体１００の作動の際に除去されるか又は少なくとも減少する。１つの実施形態においては、埋め込みバリア領域１２０の材料は、このようなリーク電流及び接合キャパシタンスを防止する（すなわち、本質的に除去する）効果を最大にするように選択することができる。
【００２２】
上述の実施形態においては、基板１１０は、ドープされないものとするか、あるいは、構造体１００がｎチャネル・デバイスとなる場合にはｐ型不純物を、又は構造体１００がｐチャネル・デバイスとなる場合にはｎ型不純物を、低濃度ドープすることができる。基板１１０は、シリコンの代わりに及び／又はシリコンと組み合わせて、他のいずれかの半導体材料からなるものとすることができる。
【００２３】
代替的な実施形態においては、トレンチ１１７（図２）は溝形状を持つものとすることができ、したがって、埋め込みバリア領域１２０（図３）は、該トレンチ１１７の対向する２つの側壁における２つの別個の領域からなるものとすることができる。
【００２４】
図１０から図１３は、本発明の実施形態に従って、異なる製造ステップを経る別の半導体構造体２００の断面図を示す。半導体構造体２００のための製造工程は、該半導体構造体２００のための製造工程においてシリコンオンインシュレータ（ＳＯＩ）基板２１０が用いられることを除いて、図１から図９の半導体構造体１００についての製造工程と同様である。
【００２５】
図１０を参照すると、１つの実施形態においては、半導体構造体２００の製造は、上面がマンドレル層２１５で覆われたシリコンオンインシュレータ（ＳＯＩ）基板２１０で開始する。ＳＯＩ基板２１０は、（１）上部半導体層２１０ａ、（２）下部半導体層２１０ｃ、及び（３）該上部半導体層２１０ａと該下部半導体層２１０ｃとの間に挟まれた電気絶縁体層２１０ｂからなるものとすることができる。１つの実施形態においては、マンドレル層２１５は、窒化シリコン（Ｓｉ３Ｎ４）などの窒化物からなるものとすることができる。次いで、トレンチ２１７がマンドレル層２１５を貫通してエッチングされ、ＳＯＩ基板２１０が該トレンチ２１７の底部で露出されるようにする。次に、１つの実施形態においては、図１１に示されるように、トレンチ２１７は、下部半導体層２１０ｃの上面２１１が該トレンチ２１７の底壁２１１において露出されるように、ＳＯＩ基板２１０内により深くエッチングされる。
【００２６】
その後の半導体構造体２００を形成するための製造ステップは、図１から図９の半導体構造体１００を形成するための製造ステップと同様である。より具体的には、図１２を参照すると、１つの実施形態においては、埋め込みバリア領域２２０をトレンチ２１７の側壁上に形成することができる。１つの実施形態においては、埋め込みバリア領域２２０の上面２２２は、ＳＯＩ基板２１０の上面２１２より高い。言い換えれば、埋め込みバリア領域２２０は、ＳＯＩ基板２１０及びマンドレル層２１５の両方と物理的に直接接する。
【００２７】
次いで、１つの実施形態においては、埋め込みバリア領域２２０の上面２２２より高い上面２２４まで、トレンチ２１７内でシリコン材料をエピタキシャル成長させる。結果として、基板領域２１０ｃはトレンチ２１７内に新しい上面２２４を有し、埋め込みバリア領域２２０は該基板領域２１０ｃ内に完全に隠れる（すなわち、埋め込まれる）。
【００２８】
半導体構造体２００の製造工程の残りのステップは、図１から図９の半導体構造体１００の製造工程と同様である。結果として、図１３の最終的な構造体２００は、該構造体２００が下層の絶縁体層２１０ｂを持つことを除いて、図９の構造体１００と同様である。より具体的には、半導体構造体２００は、ゲート領域２４０と、ゲート誘電体層２３５と、ゲート・スペーサ領域２４５と、ソース／ドレイン領域２５０ａ及び２５０ｂと、チャネル領域２３２と、埋め込みウェル領域２３０と、埋め込みバリア領域２２０と、下層の絶縁体層２１０ｃと、下部半導体層２１０ｃとを備える。
【００２９】
本発明の特定の実施形態を本明細書において例示の目的で説明したが、多くの修正及び変更が当業者には明らかとなるであろう。従って、特許請求の範囲は、本発明の本質的な精神及び範囲内にあるものとして、このような修正及び変更の全てを包含することを意図している。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態に従って異なる製造ステップを経る半導体構造体の断面図を示す。
【図２】本発明の実施形態に従って異なる製造ステップを経る半導体構造体の断面図を示す。
【図３】本発明の実施形態に従って異なる製造ステップを経る半導体構造体の断面図を示す。
【図４】本発明の実施形態に従って異なる製造ステップを経る半導体構造体の断面図を示す。
【図５】本発明の実施形態に従って異なる製造ステップを経る半導体構造体の断面図を示す。
【図６】本発明の実施形態に従って異なる製造ステップを経る半導体構造体の断面図を示す。
【図７】本発明の実施形態に従って異なる製造ステップを経る半導体構造体の断面図を示す。
【図８】本発明の実施形態に従って異なる製造ステップを経る半導体構造体の断面図を例示する。
【図９】本発明の実施形態に従って異なる製造ステップを経る半導体構造体の断面図を示す。
【図１０】本発明の実施形態に従って異なる製造ステップを経る別の半導体構造体の断面図を示す。
【図１１】本発明の実施形態に従って異なる製造ステップを経る別の半導体構造体の断面図を示す。
【図１２】本発明の実施形態に従って異なる製造ステップを経る別の半導体構造体の断面図を示す。
【図１３】本発明の実施形態に従って異なる製造ステップを経る別の半導体構造体の断面図を示す。
【符号の説明】
【００３１】
１００、２００：半導体構造体
１１０：単結晶シリコン基板
１１５、２１５：マンドレル層
１１７、２１７：トレンチ
１２０、２２０：埋め込みバリア領域
１２０´：埋め込みバリア層
１２５、１４５、２４５：ゲート・スペーサ領域
１２５´：ゲート・スペーサ層
１３０、２３０：埋め込みウェル領域
１３２、２３２：チャネル領域
１３５、２３５：ゲート誘電体層
１４０、２４０：ゲート領域
１５０ａ、１５０ｂ、２５０ａ、２５０ｂ：ソース／ドレイン領域
２１０：シリコンオンインシュレータ（ＳＯＩ）基板
２１０ａ：上部半導体層
２１０ｂ：電気絶縁体層
２１０ｃ：下部半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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