(57)【要約】【課題】  スケルチ期間が短く、スケルチ検出回路の動作が不十分でもスケルチ信号を生成する。【解決手段】  送信または受信信号が供給され、該信号に応じて通信ライン上に信号の有無を示すスケルチ信号を検出し第１のスケルチ信号を発生するスケルチ検出回路１６と、前記スケルチ検出回路から出力された第１のスケルチ信号と送信制御信号が供給され論理演算されてスケルチマスク信号を発生し、該スケルチマスク信号と前記制御信号に応じて第２のスケルチ信号を生成するスケルチ制御回路１７とを有し、スケルチ信号を送信信号で制御することにより欠落したスケルチ信号を生成する。【選択図】図１
2006165992.tif 000002
【特許請求の範囲】
【請求項１】
送信または受信信号に応じて通信ライン上の信号の有無を検出し第１のスケルチ信号を発生するスケルチ検出回路と、
前記スケルチ検出回路から出力された第１のスケルチ信号と送信制御信号に応じてスケルチマスク信号を発生し、該スケルチマスク信号と前記制御信号に応じて第２のスケルチ信号を生成するスケルチ制御回路と
を有するスケルチ回路。
【請求項２】
前記スケルチマスク信号は、前記送信制御信号を遅延した信号と前記第１のスケルチ信号を用いて発生する
請求項１記載のスケルチ回路。
【請求項３】
前記第２のスケルチ信号は、前記スケルチマスク信号と前記第１のスケルチ信号と論理演算して発生する
請求項１記載のスケルチ回路。
【請求項４】
前記送信制御信号を遅延した信号は、遅延部を用いて遅延した
請求項２記載のスケルチ回路。
【請求項５】
送信または受信データラインを有しデータを転送するとともに送信制御信号を転送する通信制御部と、
前記通信制御部に送信または受信データを転送し、通信ラインにデータを出力する入出力制御部と、
前記通信ラインからのデータと前記受信ラインからのデータに応じて前記通信ライン上の信号の有無を示す第１のスケルチ信号を発生するスケルチ検出回路と、
前記送信制御信号と前記第１のスケルチ信号に応じて第２のスケルチ信号を発生し、前記通信制御部にスケルチ信号を供給するスケルチ制御回路と
を有する通信装置。
【請求項６】
前記スケルチ制御回路は、前記スケルチ検出回路から出力された前記第１のスケルチ信号と前記送信制御信号が供給され論理演算されてスケルチマスク信号を発生し、該スケルチマスク信号と前記送信制御信号に応じて前記第２のスケルチ信号を生成する
請求項５記載の通信装置。
【請求項７】
前記スケルチマスク信号は、前記送信制御信号を遅延した信号と前記第１のスケルチ信号を用いて発生する
請求項６記載の通信装置。
【請求項８】
前記第２のスケルチ信号は、前記スケルチマスク信号と前記第１のスケルチ信号と論理演算して発生する
請求項６記載の通信装置。
【請求項９】
前記送信制御信号を遅延した信号は、遅延部を用いて遅延した
請求項６記載の通信装置。
【請求項１０】
送信または受信データラインを有し、データを転送するとともに送信制御信号を転送するＳＥＲＤＥＳ部と、
前記ＳＥＲＤＥＳ部に送信または受信データを転送するとともに、通信ラインにデータを出力するトランシーバー部と、
前記通信ラインからのデータと前記受信ラインからのデータに応じて前記通信ライン上の信号の有無を示す第１のスケルチ信号を発生するスケルチ検出回路と、
前記送信制御信号と前記第１のスケルチ信号と前記ＳＥＲＤＥＳ部に供給する送信有効制御信号に応じて第２のスケルチ信号を発生し、前記ＳＥＲＤＥＳ部に前記第２のスケルチ信号を供給するスケルチ制御回路と
を有する通信装置。
【請求項１１】
前記スケルチ制御回路は、前記スケルチ検出回路から出力された前記第１のスケルチ信号と前記送信制御信号が供給され論理演算されてスケルチマスク信号を発生し、該スケルチマスク信号と前記送信制御信号に応じて前記第２のスケルチ信号を生成する
請求項１０記載の通信装置。
【請求項１２】
前記スケルチマスク信号は、前記送信制御信号を遅延した信号と前記第１のスケルチ信号を用いて発生する
請求項１１記載の通信装置。
【請求項１３】
前記第２のスケルチ信号は、前記スケルチマスク信号と前記第１のスケルチ信号と論理演算して発生する
請求項１１記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
通信ライン上の信号の有無を検出するスケルチ検出回路のアナログ特性が劣る場合やスケルチ検出回路の消費電力が問題となる場合に、スケルチ検出回路を低消費電力化し、また送信制御信号を用いてスケルチ信号の欠落を回避するスケルチ回路及びこれを用いた通信装置に関する。
【背景技術】
【０００２】
通信装置の回路において、通信ライン上の信号の有無を示すスケルチ信号を生成するスケルチ検出回路が多く利用されており、生成されたスケルチ信号は通信制御回路において送受信を制御するために利用されている。
図１１は従来のスケルチ検出回路２０３を有する通信装置２００の構成例を示す図である。図１１の通信装置２００のスケルチ回路に係る主要部は、入出力制御部２０１、通信制御部２０２、スケルチ検出回路２０３で構成されている。
通信制御部２０２から入出力制御部２１０間に送信データラインなどが設けられ、送信制御信号やデータが送られる。一方入出力制御部２０１から通信制御部２０２間に、受信データラインが設けられ、受信データや受信制御信号などが送られてくる。
入出力制御部２０１から外部の装置に通信ライン（または無線）が設けられ、またこの通信ラインがスケルチ検出回路２０３に接続されている。このスケルチ回路２０３にはさらに受信データラインの出力が接続され、スケルチ回路２０３の出力は通信制御部２０２に接続されている。
【０００３】
スケルチ検出回路２０３は通信ライン上の信号または、通信全般を制御する通信制御部２０２と通信装置の入出力を制御する入出力制御部２０１間の受信データライン上のデータを利用してスケルチ信号を生成する。
図１２は図１１で示す従来の通信装置２００の構成例でのタイミングチャートを示す図である。通信ラインで、時刻ｔ２０１からｔ２０３の期間は受信期間を示し、時刻ｔ２０５からｔ２０７の期間は送信期間を示す。また時刻ｔ２０８とｔ２１０の期間は受信期間を示している。理想的なスケルチ信号を図１２（Ｂ）に示す。通信ライン（／受信データライン）（図１２（Ａ））で受信期間の終わり時刻ｔ２０３から送信開始時刻ｔ２０５の期間がハイレベルとなり、また同様に送信期間の終わり時刻ｔ２０７から受信開始時刻ｔ２０８の期間ハイレベルとなり、スケルチ信号が発生している。それ以外の受信期間、時刻ｔ２０２からｔ２０３、時刻ｔ２０８からｔ２１０の期間、さらに送信期間、時刻ｔ２０６からｔ２０７の期間ローレベルとなり、スケルチ信号は発生していない。ここで、送信または受信以外の期間で、時刻ｔ２０３とｔ２０５のスケルチ制御期間に比較して時刻ｔ２０７からｔ２０８のスケルチ制御期間が短い例を示している。
【０００４】
通信ライン／受信データライン上の送受信期間の理想的なスケルチ信号時刻ｔ２０３からｔ２０５と時刻ｔ２０７からｔ２０８の期間（図１２（Ｂ））に対し実際のスケルチ信号（図１２（Ｃ））はスケルチ検出回路２０３のアナログ遅延によりアサート／ディアサートタイミングが遅れてしまう（ｂ）（時刻ｔ２０１からｔ２０２または時刻ｔ２０３からｔ２０４）。アナログ特性が劣るスケルチ検出回路２０３においては送信-受信間の時刻ｔ２０７からｔ２０８の期間が短い場合にスケルチ信号の欠落（ａ）（時刻ｔ２０８からｔ２０９）が発生するという問題が生じ、従来技術では、電流値を増加させることでスケルチ検出回路２０３のアナログ特性を向上させスケルチ信号の遅延値を低減させていたが、利用する周波数の増加と共にその電流値の増加量が増え消費電力が更に増加していた。
【特許文献１】特開平２−９５０３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述したように通信における送信-受信期間が短い通信では、スケルチ検出回路のアナログ特性によってスケルチ信号が欠落する問題が生じ、従来ではスケルチ検出回路の電流値を上げることでアナログ特性を向上させていたが、消費電力が増加することが問題となり、また近年通信周波数の増加に伴い更にアナログ特性を向上させるために更なる消費電力増加が余儀なくされている。
本発明では、スケルチ検出回路のアナログ特性を向上させるための消費電力増加を行わずに小規模な回路を用いてスケルチ信号を制御する。
前記目的を達成するために、本発明の通信装置はスケルチ検出回路において生成されるスケルチ信号を制御する送信制御信号を用いたスケルチ制御回路を備えていることを特徴としている。
スケルチ制御回路には、送信期間のスケルチ信号をマスク制御する機能と送信期間を示すスケルチ信号を送信制御信号によって擬似的に生成する機能を備えていることを特徴とする。
【課題を解決するための手段】
【０００６】
本発明のスケルチ回路は、送信または受信信号に応じて通信ライン上の信号の有無を検出し第１のスケルチ信号を発生するスケルチ検出回路と、前記スケルチ検出回路から出力された第１のスケルチ信号と送信制御信号に応じてスケルチマスク信号を発生し、該スケルチマスク信号と前記制御信号に応じて第２のスケルチ信号を生成するスケルチ制御回路とを有する。
【０００７】
本発明の通信装置は、送信または受信データラインを有しデータを転送するとともに送信制御信号を転送する通信制御部と、前記通信制御部に送信または受信データを転送し、通信ラインにデータを出力する入出力制御部と、前記通信ラインからのデータと前記受信ラインからのデータに応じて前記通信ライン上の信号の有無を示す第１のスケルチ信号を発生するスケルチ検出回路と、前記送信制御信号と前記第１のスケルチ信号に応じて第２のスケルチ信号を発生し、前記通信制御部にスケルチ信号を供給するスケルチ制御回路とを有する。
【０００８】
本発明の通信装置は、送信または受信データラインを有し、データを転送するとともに送信制御信号を転送するＳＥＲＤＥＳ部と、前記ＳＥＲＤＥＳ部に送信または受信データを転送するとともに、通信ラインにデータを出力するトランシーバー部と、前記通信ラインからのデータと前記受信ラインからのデータに応じて前記通信ライン上の信号の有無を示す第１のスケルチ信号を発生するスケルチ検出回路と、前記送信制御信号と前記第１のスケルチ信号と前記ＳＥＲＤＥＳ部に供給する送信有効制御信号に応じて第２のスケルチ信号を発生し、前記ＳＥＲＤＥＳ部に第２のスケルチ信号を供給するスケルチ制御回路とを有する。
【発明の効果】
【０００９】
本発明のスケルチ回路及びこれを用いた通信装置は、スケルチ制御回路を用いることでスケルチ検出回路のアナログ特性が劣る場合に発生する送信-受信期間のスケルチ信号の欠落した信号から送信制御信号を用いて欠落した信号を復元させた信号を生成することが可能となる。また、スケルチ制御回路を加えることで前述した課題の従来の解決策であるスケルチ検出回路のアナログ特性を向上させるための電流値の増加を抑制でき、低消費電力化を可能とする。また、スケルチ検出回路のアナログ特性の製造バラツキによるスケルチ信号の遅延値のバラツキを考慮が低減されることで、製造のコストダウンや良品率の上昇が容易に実現できる。
【発明を実施するための最良の形態】
【００１０】
以下、図を用いてスケルチ検出回路とスケルチ制御回路などで構成されるスケルチ回路及びこれを用いた通信装置において、スケルチ制御に係わる主要部を示す。
以下、本発明の実施の形態例について図１、図３、図５、図６、図８、図９を用いて説明する。
図１は本発明のスケルチ回路を有する通信装置１０の実施形態例についての構成を示すブロック図である。
通信装置１０の構成は図１のブロック図に示すように、通信全般を制御する通信制御部１５、通信ラインと通信制御部で通信データの入出力を制御する入出力制御部１４、通信ライン上から通信データの有無を検出しスケルチ信号１を発生するスケルチ検出回路１６、スケルチ信号の欠落を復元するスケルチ制御回路１７から構成されている。
通信制御部１５から入出力制御部１４へ送信データラインなどが設けられ、送信制御信号や送信データが送られる。一方入出力制御部１４から通信制御部１５へ、受信データラインが設けられ、受信制御信号と受信データが送られてくる。
入出力制御部１４から外部の装置に通信ライン（または無線）が設けられ、この通信ラインがスケルチ検出回路１６に接続されている。
またこのスケルチ検出回路１６にはさらに受信データラインの出力も接続され、スケルチ検出回路２０３の出力はスケルチ制御回路１７に接続されている。スケルチ制御回路１７には送信制御信号が供給され、スケルチ制御回路１７の出力は通信制御部１５に接続され、スケルチ信号２を供給している。
【００１１】
スケルチ検出回路１６は通信ライン上の信号と、受信データラインからの信号が供給されて、通信ライン上にデータが有るか否かを示すスケルチ期間を検出し、スケルチ信号１を発生する。またスケルチ制御回路１７はスケルチ検出回路１６から出力されたスケルチ信号１と通信制御部１５から出力される送信制御信号とが供給されて、スケルチマスク信号を生成し、これを用いてスケルチ信号２を発生し、通信制御部１５へ出力する。
【００１２】
データを送信する場合、通信制御部１５から送信制御信号が入出力制御部１４に供給され、送信制御信号に応じて送信データラインを介してデータが送られる。
そして、通信ラインを介して外部の通信装置にデータが送られる。このとき、通信ラインからスケルチ検出回路１６にデータが通信中であることを示す制御信号またはデータが供給される。この信号により、通信中スケルチ信号は検出されない。
すなわち、入出力制御部１４から通信ラインを介して外部装置にデータを出力する期間、スケルチ検出回路１６においてスケルチ信号は発生されない。そして、スケルチ制御回路１７においても、スケルチ信号１が入力されないので、スケルチ信号２に相当する信号は発生しない。
【００１３】
一方、データを受信する場合、外部装置から通信ラインを介して入出力制御部１４にデータが供給される。またこれと同時に受信データラインからスケルチ検出回路１６に受信データが送られる。スケルチ検出回路１６にも入力データまたはその制御信号が供給されが、この入力されたデータなどの存在によりスケルチ信号は検出されず（発生しない）、スケルチ信号１は生成されない。
また、このスケルチ検出回路１６でスケルチ信号１が発生されないため、次段のスケルチ制御回路１７においてもスケルチ信号２は発生しない。
すなわち、外部装置からデータを受信している期間は、スケルチ信号は検出されず、またそれに伴いスケルチ信号２は発生されない。
【００１４】
つぎに、受信終了から送信開始までの期間（図２においては時刻ｔ２からｔ４の期間）または送信終了から受信開始までの期間（図２においては時刻ｔ６からｔ７の期間）、スケルチ検出回路１６には送信または受信データが入力されず、また受信データラインからもデータが入力されないため、スケルチ期間であることを検出し、スケルチ信号１を発生する。
スケルチ期間がスケルチ検出回路１６の応答期間より長いと（図２において時刻ｔ２からｔ４の期間に相当する）、スケルチ信号１を発生することができる。
しかし、スケルチ期間が短く、スケルチ検出回路１６が十分応答できない時（図２において、時刻ｔ６からｔ７の期間に相当する）、スケルチ信号１を発生することはできず欠落してしまう。
送信制御信号がスケルチ制御回路１７に供給され、送信期間中のスケルチ信号をマスクした信号を生成する。
さらに、送信期間がマスクされたスケルチ信号に送信制御信号を用いて擬似的な送信期間のスケルチ信号をマスクし、この信号を送信制御信号と論理演算して、欠落した送信−受信期間のスケルチ信号２を復元させる。この復元したスケルチ信号２を通信制御部１５に供給する。
この通信装置１０の特徴は、スケルチ検出回路１６で生成されるスケルチ信号をスケルチ制御回路１７において送信制御信号を用いて制御されたスケルチ信号を生成させることにあり、これによってスケルチ検出回路１６で生成されたスケルチ信号の欠落個所を復元したスケルチ信号の生成が可能となる。
【００１５】
以下、図１に示したスケルチ回路を用いた通信装置の動作を図２のタイミングチャートに基いて具体的に説明する。
図２（Ｅ）に示すように、通常のスケルチ期間の長短に係わらずスケルチ信号（マスク）がスケルチ信号１の終わり（ｔ５）から、受信開始時刻ｔ８までの期間ハイレベルに維持される。図２（Ａ）に示す、通信ラインもしくは通信制御部１５−入出力制御部１４間の受信データライン上の信号あるいは両信号を用いてスケルチ検出回路１６から出力される送信−受信期間が欠落(図２（Ｃ）のａ)したスケルチ信号１をスケルチ制御回路１７に入力する。
スケルチ制御回路１７では送信制御信号（図２（Ｄ））を用いて送信期間中のスケルチ信号をマスク(ｃ)した信号（図２（Ｅ））を生成する。さらに、送信期間がマスクされたスケルチ信号（図２（Ｅ））に送信制御信号を用いて擬似的な送信期間のスケルチ信号(ｄ)をＡＮＤ処理でマスクすることにより、欠落した送信-受信期間のスケルチ信号(図２（Ｃ）のａに相当する信号)を復元(ｅ)させたスケルチ信号２（図２（Ｆ））を生成する。
スケルチ制御回路１７で生成されたスケルチ信号２を通信制御部１５で使用することで通信状態の正確な管理制御などが可能となる。スケルチ制御回路１７内では送信制御信号を用いてマスク処理や送信−受信期間の擬似的なスケルチ信号のＡＮＤ処理を行うにあたり、送信制御信号をクロックや遅延バッファーなどを用いて位相を遅らせた制御信号の生成することで、それら信号を用いてスケルチ信号を制御することも可能である。
【００１６】
つぎに他の実施形態例としてＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）の通信装置について図３にその回路構成を示す。
図３に示すＵＳＢ通信装置３０は、ＵＳＢ通信ラインＤＰ／ＤＭの入出力制御を行うＴｒａｎｓｃｅｉｖｅｒ（トランシーバー）部３８、送信信号のシリアル／パラレル変換やＤＰ／ＤＭライン上の状態を示すＬｉｎｅ  ｓｔａｔｅ信号の制御を行うＳＥＲＤＥＳ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）部３９、ＵＳＢ通信ライン信号の有無を検出するスケルチ検出回路４０、スケルチ検出回路で生成されるスケルチ信号を制御するスケルチ制御回路４１、スケルチ信号からＬｉｎｅ  ｓｔａｔｅ信号を生成するＬｉｎｅ  ｓｔａｔｅ生成回路４２から構成されている。
【００１７】
ＳＥＲＤＥＳ３９の入力にはＴＸＶＡＬＩＤ（送信有効）信号が供給され、この出力端子はＴｒａｎｓｃｅｉｖｅｒ３８の送信部（送信バッファー）３１に接続され送信データＴＸＤＴを転送し、またＳＥＲＤＥＳ３９から出力される（送信）制御信号ＸＨＳＯＥＮで送信部３１を制御する。送信部３１から制御信号ＸＨＳＯＥＮに応じて送信データがＤＰ／ＤＭの通信ラインに出力される。
ＤＰ／ＤＭの通信ラインはＴｒａｎｃｅｉｖｅｒ３８の受信部（受信バッファー）３２に接続される共にスケルチ検出回路４０に接続され、入力データが供給される。受信部３２の出力はＳＥＲＤＥＳ３９にＲＸＤＴ（受信データ）を供給すると共にスケルチ検出回路４０にも供給する。スケルチ検出回路４０の出力はスケルチ制御回路４１の入力に接続され、スケルチ期間を示すＳＱＵＥＬＣＨ（スケルチ）１信号を供給する。
スケルチ制御回路４１にはＳＱＵＥＬＣＨ１信号と、ＳＥＲＤＥＳ３９から出力される通信制御信号とＳＥＲＤＥＳ３９の入力に供給されるＴＸＶＡＬＩＤ信号とが供給され、スケルチ信号を復元してＳＱＵＥＬＣＨ２の信号をＳＥＲＤＥＳ３９に内蔵されたＬｉｎｅ  Ｓｔａｔｅ生成回路４２に供給する。このＬｉｎｅ  Ｓｔａｔｅ生成回路４２はＳＱＵＥＬＣＨ２信号などに応じて通信ラインの状態を示すＬｉｎｅ  Ｓｔａｔｅ信号を出力する。
【００１８】
通信装置３０の実施形態例としてＵＳＢの動作について図３のブロック図と図４のタイミングチャート図を用いて説明する。実施形態例のＵＳＢの通信装置の制御方法としては、ＤＰ／ＤＭライン（図４（Ａ））もしくはＳＥＲＤＥＳ部３９-Ｔｒａｎｓｃｅｉｖｅｒ部３８間の受信データを示すＲＸＤＴ信号あるいは両信号を用いてスケルチ検出回路４０から出力される送信−受信期間が欠落(ａ)したＳＱＵＥＬＣＨ（スケルチ）１（図４（Ｃ））をスケルチ制御回路４１に入力する。
スケルチ制御回路４１ではＴｒａｎｓｃｅｉｖｅｒ部３８の送信バッファー３１のＥｎａｂｌｅ制御に使用するＸＨＳＯＥＮ（図４（Ｄ））もしくはＵＴＭＩ（ＵＳＢ２．０  Ｔｒａｎｓｃｅｉｖｅｒ  Ｍａｃｒｏｃｅｌｌ  Ｉｎｔｅｒｆａｃｅ）規格で定められた送信へのＴＸＶＡＬＩＤ信号（図４（Ｄ））あるいは両信号を用いて送信期間中のスケルチ信号をマスク(ｃ)した信号（図４（Ｅ））を生成する。
さらに、送信期間がマスクされたスケルチ信号にＸＨＳＯＥＮもしくはＴＸＶＡＬＩＤ信号を用いて擬似的な送信期間のスケルチ信号(ｄ)をＡＮＤ処理でマスクすることにより、欠落した送信−受信期間のスケルチ信号(ａ)を復元(ｅ)させたＳＱＵＥＬＣＨ（スケルチ）２（図４（Ｆ））を生成する。
スケルチ制御回路４１で生成されたＳＱＵＥＬＣＨ２をＳＥＲＤＥＳ３９内部のＬｉｎｅ  Ｓｔａｔｅ生成回路４２などで使用することでＬｉｎｅ  Ｓｔａｔｅ信号の生成やＳＥＲＤＥＳ部内部の正確な管理制御が可能となる。
【００１９】
つぎに、スケルチ制御回路４１の具体的実施形態例について述べる。
図５に通信装置のＵＳＢの構成図例のスケルチ制御回路５０の構成図例を示す。スケルチ制御回路５０は、ＸＨＳＯＥＮ信号の反転信号を生成するインバータ回路５３、生成された反転信号を遅らせる遅延バッファー５４ａ１，…，５４ａｎ、反転信号と遅延信号のＯＲ回路(５５ａ)、スケルチ検出回路からのスケルチ（ＳＱＵＥＬＣＨ１）信号とＯＲ回路(５５ａ)で生成された信号のＯＲ回路(５５ｂ)、ＯＲ回路(５５ｂ)で生成された信号とＸＨＳＯＥＮ信号とのＡＮＤ回路(５６)から構成されている。
【００２０】
他の実施形態例としてＵＳＢの通信装置に用いられる、スケルチ制御回路７０の構成図を図６に示す。
図６に示すスケルチ制御回路７０は、ＸＨＳＯＥＮ信号の反転信号を生成するインバータ回路７３、生成された反転信号を遅らせるＦｌｉｐ  Ｆｌｏｐ７４ｂ１，…，Ｆｌｉｐ  Ｆｌｏｐ７４ｂｎ、反転信号と遅延信号のＯＲ回路７５ａ、スケルチ検出回路からのスケルチ（ＳＱＵＥＬＣＨ１）信号とＯＲ回路４５ａで生成された信号のＯＲ回路７５ｂ、ＯＲ回路７５ｂで生成された信号とＸＨＳＯＥＮ信号とのＡＮＤ回路７６から構成されている。
このスケルチ制御回路７０は図５に示したスケルチ制御回路５０と遅延回路の構成が異なり、図５の遅延バッファー５４ａ１，…，遅延バッファー５４ａｎをＦｌｉｐ  Ｆｌｏｐ７４ｂ１，…，Ｆｌｉｐ  Ｆｌｏｐ７４ｂｎに置換した回路構成となっている。しかし、両者はＸＨＳＯＥＮ信号の反転した信号を遅延するために用いられその回路機能は同じである。
【００２１】
つぎに、スケルチ制御回路５０，７０の動作について述べる。スケルチ制御回路５０，７０は上述したように遅延回路が異なるが、その機能は同じであるので、図５、図６のブロック図、図７のタイミングチャート図を用いて説明する。
スケルチ制御回路５０，７０の制御方法としては、ＸＨＳＯＥＮ信号をインバータ回路５３（７３）へ入力し反転した信号を生成する（図７（Ｃ））。生成された反転信号を遅延バッファー５４ａ１，…，５４ａｎまたはＦｌｉｐ  Ｆｌｏｐ７４ｂ１，…，７４ｂｎを用いて遅延させたＸＨＳＯＥＮ_ｄ信号を生成する（図７（Ｄ））。この時、スケルチ検出回路４０の遅延特性に依存させて遅延バッファー及びＦｌｉｐ  Ｆｌｏｐの段数を決定する。反転信号と遅延信号ＸＨＳＯＥＮ_d信号をＯＲ回路５５ａ（７５ａ）に入力しマスク用の信号を生成する（図７（Ｅ））。
マスク用の信号とスケルチ検出回路４０から入力されたＳＱＵＬＣＨ１をＯＲ回路５５ｂ（７５ｂ）へ入力し、送信期間のスケルチ信号がマスクされた信号を生成する（図７（Ｆ））。この生成された信号とＸＨＳＯＥＮ信号をＡＮＤ回路５６（７６）に入力することで、欠落した送信-受信期間のスケルチ信号を復元させたＳＱＵＥＬＣＨ２、たとえば図７（Ｇ）においては時刻ｔ７６からｔ７７の波形を生成することが可能となる。
【００２２】
つぎに他の実施形態例としてのＵＳＢの通信装置に用いられるスケルチ制御回路９０の構成図を図８に示す。
図８のスケルチ制御回路９０は、ＴＸＶＡＬＩＤ信号の反転信号を生成するインバータ回路９３、ＴＸＶＡＬＩＤ信号を遅らせる遅延バッファー９４ａ１，…，遅延バッファー９４ａｎ、ＴＸＶＡＬＩＤ信号と遅延信号のＯＲ回路９５ａ、スケルチ検出回路４０からのスケルチ（ＳＱＵＥＬＣＨ１）信号とＯＲ回路９５ｂで生成された信号のＯＲ回路９５ｂ、ＯＲ回路９５ｂで生成された信号とＸＨＳＯＥＮ信号の反転信号とのＡＮＤ回路９６から構成されている。
【００２３】
さらに他の実施形態例としてＵＳＢの通信装置に用いられるスケルチ制御回路１１０の構成図例を図９に示す。
図９は、ＴＸＶＡＬＩＤ信号の反転信号を生成するインバータ回路１１３、ＴＸＶＡＬＩＤ信号を遅らせるＦｌｉｐ  Ｆｌｏｐ１１４ｂ１，…，Ｆｌｉｐ  Ｆｌｏｐ１１４ｂｎ、ＴＸＶＡＬＩＤ信号と遅延信号のＯＲ回路１１５ａ、スケルチ検出回路４０からのスケルチ（ＳＱＵＥＬＣＨ１）信号とＯＲ回路１１５ａで生成された信号のＯＲ回路１１５ｂ、ＯＲ回路１１５ｂで生成された信号とＴＸＶＡＬＩＤ信号の反転信号とのＡＮＤ回路１１６から構成されている。
このスケルチ制御回路１１０は、図８に示したスケルチ制御回路９０の回路構成にあるＴＸＶＡＬＩＤ信号を遅延させるための回路構成が異なり、遅延バッファー回路９４ｂ１，…，遅延バッファー回路９４ｂｎをＦｌｉｐ  Ｆｌｏｐ１１４ｂ１，…，１１４ｂｎに置換した。しかし、両者ともＴＸＶＡＬＩＤ信号を反転した信号を遅延させるために用いられ、回路機能は同じである。
【００２４】
図８と図９に示したスケルチ制御回路９０（１１０）の動作について述べる。両スケルチ制御回路９０，１１０は、遅延回路が異なるだけで、機能は同じであるから、図８、図９のブロック図と図１０のタイミングチャート図を用いて説明する。
スケルチ制御回路９０（１１０）の制御動作は、ＴＸＶＡＬＩＤ信号を遅延バッファー９４ａ１，…９４ａｎまたはＦｌｉｐ  Ｆｌｏｐ１１４ｂ１，…，１１４ｂｎを用いて遅延させたＴＸＶＡＬＩＤ_d信号を生成する（図１０（Ｃ））。この時、スケルチ検出回路４０の遅延特性に依存させて遅延バッファー及びＦｌｉｐ  Ｆｌｏｐの段数を決定する。
ＴＸＶＡＬＩＤ信号と遅延信号ＴＸＶＡＬＩＤ_d信号をＯＲ回路９５ａ（１１５ａ）に入力しマスク用の信号を生成する（図１０（Ｄ））。マスク用の信号とスケルチ検出回路４０から入力されたＳＱＵＥＬＣＨ１をＯＲ回路９５ｂ（１１５ｂ）へ入力し、送信期間のスケルチ信号がマスクされた信号を生成する（図１０（Ｅ））。
更にＴＸＶＡＬＩＤ信号をインバータ回路９３（１１３）へ入力し反転した信号を生成する（図１０（Ｆ））。生成された反転信号と送信期間のスケルチ信号がマスクされた信号をＡＮＤ回路９６（１１６）に入力することで、欠落した送信-受信期間のスケルチ信号を復元させたＳＱＵＥＬＣＨ２を生成することが可能となる（図１０（Ｇ））。
【００２５】
このように、上述した通信装置において、スケルチ制御回路を用いることでスケルチ検出回路のアナログ特性が劣る場合に発生する送信−受信期間のスケルチ信号の欠落した信号から送信制御信号を用いて欠落した信号を復元させた信号を生成することが可能となる。
また、スケルチ制御回路を加えることで前述したスケルチ検出回路のアナログ特性を向上させるための電流値の増加を抑制でき、低消費電力化を可能とする。
さらに、スケルチ検出回路のアナログ特性の製造バラツキによるスケルチ信号の遅延値のバラツキを考慮が低減されることで、製造のコストダウンや良品率の上昇が容易に実現できる。
【図面の簡単な説明】
【００２６】
【図１】本発明のスケルチ回路を有する通信装置の全体ブロックを示すブロック構成図である。
【図２】図１に示した通信装置の全体ブロックを示す動作を説明するためのタイミングチャートである。
【図３】ＵＳＢ通信装置の回路ブロック図を示すブロック構成図である。
【図４】図３に示したＵＳＢ通信装置の動作を説明するためのタイミングチャートである。
【図５】図４に示したＵＳＢ通信装置で用いられる第１のスケルチ制御回路の回路構成を示す回路図である。
【図６】図４に示したＵＳＢ通信装置で用いられる第２のスケルチ制御回路の回路図を示す回路図である。
【図７】図５、図６で示した第１と第２のスケルチ制御回路の動作を説明するためのタイミングチャートである。
【図８】図４に示したＵＳＢ通信装置で用いられる第３のスケルチ制御回路の回路構成を示す回路図である。
【図９】図４に示したＵＳＢ通信装置で用いられる第４のスケルチ制御回路の回路構成を示す回路図である。
【図１０】図８、図９で示した第３と第４のスケルチ制御回路の動作を説明するためのタイミングチャートである。
【図１１】従来の通信装置の構成を示すブロック図である。
【図１２】図１１に示した従来の通信装置の動作を説明するためのタイミングチャートである。
【符号の説明】
【００２７】
１０…通信装置、１４…入出力制御部、１５…通信制御部、１６，４０…スケルチ検出回路、１７，４１，５０，７０，９０，１１０…スケルチ制御回路、３０…ＵＳＢ通信装置、３８…Ｔｒａｎｓｃｅｉｖｅｒ（トランシーバー）、３９…ＳＥＲＤＥＳ、４１…Ｌｉｎｅ  Ｓｔａｔｕｓ生成回路、５３，７３，９３，１１３…インバータ回路、５４ａ１〜５４ａｎ，９４ａ１〜９４ａｎ…遅延バッファー、５５ａ，５５ｂ，７５ａ，７５ｂ，９５ａ，９５ｂ，１１５ａ，１１５ｂ…ＯＲ回路（オアー回路）、５６，７６，９６，１１６…ＡＮＤ回路（アンド回路）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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