(57)【要約】【課題】シリコン制御整流器（ＳＣＲ）型の静電気破壊防止装置では、ラッチアップの発生や集積回路の破壊防止効果の双方を満たすことに課題があり本発明ではトリガー電圧を制御する回路を備えることでラッチアップを防止し且つ破壊防止に有効な回路を提供することを目的とする。【解決手段】シリコン制御整流器の抵抗値の制御を行い、電源が供給されていないときは高抵抗であり供給時は低抵抗と可変させることにより、シリコン制御整流器のトリガー電圧を電源が供給されていないときは低電圧で供給時は高電圧になる。このことによって電源が供給されていない時は集積回路の保護を強くして且つ供給時はラッチアップを抑えることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
集積回路に接続された入力／出力パッドにおける静電気印加現象から集積回路を保護するための静電破壊防止装置であって、入力／出力より静電気印加によって注入された電流を吸収し逃がすために前記入力／出力パッドと集積回路における他のパッドとの間に接続されたシリコン制御整流器（ＳＣＲ）と、電源が前記集積回路に供給されているときとされていない時とでＳＣＲのトリガー電圧を制御する手段とを備え、前記トリガー手段が前記シリコン制御整流器のトリガー電圧を制御するためのトランジスタを有することを特徴とする静電気破壊防止装置。
【請求項２】
第１導電型の半導体基板内に第２導電型の第１ウェルと、前記第１ウェル内に第１導電型の第２ウェルと隣接された第２導電型の第３ウェルと、前記第２ウェル内に形成された第２導電型の第１不純物領域及び第２不純物領域と、第１不純物領域と第２不純物領域との間の半導体基板上に形成される制御ラインと、前記第３ウェル内に形成された第１導電型の第３不純物領域と、前記第２不純物領域と第２ウェルと金属層によって連結され第１不純物領域と第３不純物領域と制御ラインがそれぞれコンタクトホールを通じてパッドに連結されることを特徴とする請求項１記載の静電気破壊防止装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン制御整流器（ＳＣＲ）をもつ静電気防止装置においてトリガー電圧、スナップバック電圧を制御する回路構造を備えた静電気破壊防止装置に関するものである。
【背景技術】
【０００２】
従来のシリコン制御整流器（ＳＣＲ）の静電気防止装置では、特許文献１に示されるような回路が提案されている。
【０００３】
以下、ここでは一般的なシリコン制御整流器（ＳＣＲ）構成を用いて従来技術を説明する。図２に従来のシリコン制御整流器の構成図を示す。図２において１、２は寄生のウェル抵抗Ｒ１、Ｒ２であり、３，４は寄生のトランジスタＱ１、Ｑ２である。Ｑ１のコレクタとＱ２のベースとＲ１が接続されており、Ｑ１のベースとＱ２のコレクタとＲ２が接続されている。以上のように構成されたシリコン制御整流器（ＳＣＲ）において、以下その動作を説明する。電源供給時ではＲ１、Ｒ２の電圧降下が、Ｑ１、Ｑ２の閾値以下であるが、静電気を印加されるとＲ１、Ｒ２の電圧降下がＱ１、Ｑ２の閾値を越えてＱ１、Ｑ２はオン状態となりラッチアップ状態に移行して静電気を外部のパッドに逃して集積回路を静電気から保護する。
【特許文献１】特許第３１９１２０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来構成では、Ｒ１、Ｒ２の抵抗値、Ｑ１、Ｑ２のＨｆｅは製造段階で決定されるパラミタであり、パラミタによって決定されるトリガー電圧、スナップバック電圧は電源供給時と供給されていない時でも一定であり、集積回路の保護のためトリガー電圧を低く設定するとラッチアップの危険性があり、高く設定するとラッチアップは起こらないが集積回路を損傷することがあるという欠点を有していた。
【０００５】
本発明は上記課題を解決するもので電源供給時と供給されていない時とでトリガー電圧、スナップバック電圧を変えることができるシリコン制御整流器（ＳＣＲ）を提案することを目的とする。
【課題を解決するための手段】
【０００６】
この目的を達成するために本発明の静電気破壊防止装置は、抵抗値を制御するトランジスタを備えている。トランジスタの制御端子に電源の供給を行い電源供給時と供給されていない時で抵抗値を制御する構成とする。この構成によって、シリコン制御整流器（ＳＣＲ）のトリガー電圧、スナップバック電圧を電源供給時と供給されていない時で変化させることによりラッチアップを防止して且つ集積回路を静電気から効果的に保護を可能とすることができる。
【発明の効果】
【０００７】
本発明はシリコン制御整流器（ＳＣＲ）の静電気破壊防止装置においてラッチアップを防止しつつ静電気印加に対して集積回路を保護する事ができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の一実施形態について、図面を参照しながら説明する。
【０００９】
（第１の実施形態）
図１に本発明の静電気破壊防止装置の第１の構成を示す。図１において５はトランジスタＱ３である。通常サイリスタ構造でのＲ２の部分にトランジスタＱ３を挿入して、トランジスタＱ３の制御部分を電源パッドに接続しており、なお３と４はトランジスタＱ１、Ｑ２、１は抵抗Ｒ１で、これらは従来例の構成と同じである回路を備えている。
【００１０】
以上のように構成された本実施形態の静電気破壊防止装置について以下その動作を説明する。図３は本実施形態における第１パッド１６から第２パッド１７に流れる電流を示した特性図であり、トリガー電圧６とスナップバック電圧７の関係を示している。電源供給がされている時にサージ印加などによってトリガー電圧を越えるとサイリスタ構造がオンして、図３で示すようにスナップバック現象が発生する。スナップバック電圧より高い電圧が印加されている時は、シリコン制御整流器（ＳＣＲ）はラッチアップ状態になる。電源供給時ではスナップバック電圧を動作電源電圧よりも高い電圧にしておかないと、電源電圧でラッチアップを起こして半導体回路を破壊するが、電源を供給していない時はスナップバック電圧を低く設定して、効果的にサージを逃がす必要がある。スナップバック電圧を電源電圧以上に設定するようにサイリスタのパラミタを設定すると、ラッチアップ現象が発生しない。また電源が供給されていない時には、トランジスタＱ３の制御端子はフローティングになるので入出力端子間では高抵抗となっておりその電圧降下は大きくなって、トランジスタＱ２の閾値を越えやすい。このことによりトリガー電圧とスナップバック電圧は電源が供給されている時に比べて低下する。
【００１１】
従って図１の実施形態において静電気破壊防止装置はトランジスタＱ３の制御端子によって、電源が供給されている時はトリガー電圧とスナップバック電圧を高く設定してラッチアップを禁止し、一方電源が供給されていない時はトリガー電圧、スナップバック電圧が低くなり静電気を逃がす目的でシリコン制御整流器（ＳＣＲ）をラッチアップさせる。
【００１２】
（第２の実施形態）
図４は図１に示す実施形態における構造を小面積で実現するための一実施形態であり、以下その構造について説明する。図４は本実施形態の静電気破壊防止装置のレイアウト図である。本実施形態は第１導電型の半導体基板８内に第２導電型の第１ウェル９と、前記第１ウェル９内に第１導電型の第３ウェル１１と隣接された第２導電型の第２ウェル１０が形成されている。さらに第３ウェル１１内に形成された第２導電型の第２不純物領域１３及び第３不純物領域１４を形成し第２不純物領域１３と第３不純物領域１４の間に制御ライン１５を形成する。第２ウェル１０内に形成された第１導電型の第１不純物領域１２を形成し、前記第３不純物領域１４と第３ウェル１１と金属層によって連結され、第１不純物領域１２と第２不純物領域１３と制御ライン１５がそれぞれコンタクトホールを通じて第２不純物領域１３は第２パッド１７、第１不純物領域１４は第１パッド１６、制御ライン１５は第３パッド１８に連結する。第２パッド１７はＶＳＳ、第３パッド１８はＶＣＣに接続し、第１パッドを保護すべき回路のパッドに接続する。本実施形態においては、第１導電型はＰ導電型であり、第２導電型はＮ導電型である。以下、このように構成された本実施形態の静電気破壊防止装置の動作を説明する。本実施形態においては、バイポーラトランジスタ１９、２０でサイリスタ構造を形成する。バイポーラトランジスタ２０のベースは、制御ラインに電源が印加されていない時には非常にインピーダンスが高くなっており、サージ印加などによって低い電圧で動作する。しかし、制御ラインに電源が印加されているとバイポーラトランジスタ２０のベースは低インピーダンスとなり高い電圧でしか動作しない。トランジスタの特性の一つにスナップバック電圧があるが、ベース幅を適切な値にする事によってスナップバック電圧を動作電圧よりも高い電圧に設定する事によってラッチアップを防止すると共に、制御ラインに電源が印加されていない時には、トリガー電圧とスナップバック電圧は低下するので静電気を効果的に除去でき、第１の実施形態を小面積で実現できる。
【産業上の利用可能性】
【００１３】
本発明の静電気破壊防止装置は集積回路保護として有用である。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態におけるシリコン制御整流器（ＳＣＲ）の構成図
【図２】従来のシリコン制御整流器（ＳＣＲ）の構成図
【図３】本発明の第１の実施形態を説明するV/I特性図
【図４】本発明の第１の実施形態のレイアウト図
【符号の説明】
【００１５】
１  抵抗
２  抵抗
３  バイポーラNPNトランジスタ
４  バイポーラPNPトランジスタ
５  制御トランジスタ
６  トリガー電圧
７  スナップバック電圧
８  第１導電型の半導体基板
９  第２導電型の第１ウェル
１０  第２導電型の第２ウェル
１１  第１導電型の第３ウェル
１２  第１導電型の第１不純物領域
１３  第２導電型の第２不純物領域
１４  第２導電型の第３不純物領域
１５  制御ライン
１６  第１パッド
１７  第２パッド
１８  第３パッド
【図１】
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【図２】
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【図３】
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【図４】
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