(57)【要約】【課題】カレントコピー型回路を画素に採用した表示装置で表示ムラが発生するのを防止すること。【解決手段】本発明の表示装置は、各画素ＰＸが、ソースが電源端子ＮＤ１に接続された薄膜トランジスタＤＲ１と、これとは導電型が異なり、ソースがトランジスタＤＲ１のドレインに接続され、ドレインが端子ＮＤ１に接続された薄膜トランジスタＤＲ２と、定電位端子ＮＤ１’とトランジスタＤＲ１のゲートとの間に接続されたキャパシタＣ１と、トランジスタＤＲ２のソースとゲートとの間に接続されたキャパシタＣ２と、スイッチＳＷｃ１及びＳＷ２を含み、トランジスタＤＲ１のゲートとドレインと映像信号線ＤＬとの接続を、それらが互いに接続された状態と、各接続が断たれた状態との間で切り替え可能なスイッチ群と、トランジスタＤＲ２のゲートとドレインとの間に接続されたスイッチＳＷｃ２と、スイッチＳＷａと、電源端子ＮＤ２とトランジスタＤＲ１のドレインとの間でスイッチＳＷａと直列に接続された表示素子ＯＬＥＤとを備えたことを特徴とする。【選択図】      図１
2006184577.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、前記絶縁基板上でマトリクス状に配列した複数の画素と、前記複数の画素が形成する複数の列に対応して配列した複数の映像信号線とを具備し、前記複数の画素のそれぞれは、
多結晶半導体層中にソースとドレインとチャネルとが形成され、ソースが第１電源端子に接続された第１薄膜トランジスタと、
多結晶半導体層中にソースとドレインとチャネルとが形成され、前記第１薄膜トランジスタとは導電型が異なり、ソースが前記第１薄膜トランジスタのドレインに接続され、ドレインが前記第１電源端子に接続された第２薄膜トランジスタと、
定電位端子と前記第１薄膜トランジスタのゲートとの間に接続された第１キャパシタと、
前記第２薄膜トランジスタのソースと前記第２薄膜トランジスタのゲートとの間に接続された第２キャパシタと、
第１ダイオード接続スイッチと映像信号供給制御スイッチとを含み、前記第１薄膜トランジスタのゲートと前記第１薄膜トランジスタのドレインと前記映像信号線との接続を、それらが互いに接続された状態と、各接続が断たれた状態との間で切り替え可能なスイッチ群と、
前記第２薄膜トランジスタのゲートと前記第２薄膜トランジスタのドレインとの間に接続された第２ダイオード接続スイッチと、
出力制御スイッチと、
第２電源端子と前記第１薄膜トランジスタのドレインとの間で前記出力制御スイッチと直列に接続された表示素子とを備えたことを特徴とする表示装置。
【請求項２】
前記第１薄膜トランジスタのチャネル不純物濃度と前記第２薄膜トランジスタのチャネル不純物濃度とは、実質的に等しいことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第１ダイオード接続スイッチは、前記第１薄膜トランジスタのゲートと前記第１薄膜トランジスタのドレインとの間に接続され、
前記映像信号供給スイッチは、前記映像信号線と前記第１薄膜トランジスタのドレインとの間に接続されたことを特徴とする請求項１に記載の表示装置。
【請求項４】
前記第１及び第２薄膜トランジスタの前記多結晶半導体層は、多結晶シリコン層であることを特徴とする請求項１に記載の表示装置。
【請求項５】
前記表示素子は有機ＥＬ素子であることを特徴とする請求項１に記載の表示装置。
【請求項６】
絶縁基板と、前記絶縁基板上でマトリクス状に配列した複数の画素回路と、前記複数の画素回路が形成する複数の列に対応して配列した複数の映像信号線とを具備し、前記複数の画素回路のそれぞれは、
多結晶半導体層中にソースとドレインとチャネルとが形成され、ソースが第１電源端子に接続された第１薄膜トランジスタと、
多結晶半導体層中にソースとドレインとチャネルとが形成され、前記第１薄膜トランジスタとは導電型が異なり、ソースが前記第１薄膜トランジスタのドレインに接続され、ドレインが前記第１電源端子に接続された第２薄膜トランジスタと、
定電位端子と前記第１薄膜トランジスタのゲートとの間に接続された第１キャパシタと、
前記第２薄膜トランジスタのソースと前記第２薄膜トランジスタのゲートとの間に接続された第２キャパシタと、
第１ダイオード接続スイッチと映像信号供給制御スイッチとを含み、前記第１薄膜トランジスタのゲートと前記第１薄膜トランジスタのドレインと前記映像信号線との接続を、それらが互いに接続された状態と、各接続が断たれた状態との間で切り替え可能なスイッチ群と、
前記第２薄膜トランジスタのゲートと前記第２薄膜トランジスタのドレインとの間に接続された第２ダイオード接続スイッチと、
第２電源端子と前記第１薄膜トランジスタのドレインとの間で表示素子と直列に接続される出力制御スイッチとを備えたことを特徴とするアレイ基板。
【請求項７】
請求項１に記載の表示装置の製造方法であって、
前記絶縁基板上であって前記複数の画素に対応したそれぞれの位置に、前記第１薄膜トランジスタの前記多結晶半導体層と、前記第２薄膜トランジスタの前記多結晶半導体層とを同時に形成する工程と、
前記複数の画素に対応したそれぞれの位置で、前記第１薄膜トランジスタの前記多結晶半導体層へのチャネルドープと、前記第２薄膜トランジスタの前記多結晶半導体層へのチャネルドープとを同時に行う工程とを含んだことを特徴とする表示装置の製造方法。
【請求項８】
前記第１及び第２薄膜トランジスタの前記多結晶半導体層へのチャネルドープは、ラインビームとしたイオンビームを前記多結晶半導体層に照射すると共に前記イオンビームの照射位置を前記イオンビームが照射される領域の長手方向と交差する方向にずらすことにより行うことを特徴とする請求項７に記載の表示装置の製造方法。
【請求項９】
前記多結晶半導体層は多結晶シリコン層であることを特徴とする請求項７に記載の表示装置の製造方法。
【請求項１０】
前記表示素子は有機ＥＬ素子であることを特徴とする請求項７に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、アレイ基板、及び表示装置の製造方法に関する。
【背景技術】
【０００２】
有機エレクトロルミネッセンス（ＥＬ）表示装置のように表示素子の光学特性をそれに流す駆動電流によって制御する表示装置では、駆動電流がばらつくと、輝度むら等の画質変動が生じる。それゆえ、そのような表示装置でアクティブマトリクス駆動方式を採用した場合には、駆動電流の大きさを制御する駆動制御素子の特性が各画素間でほぼ同一であることが要求される。しかしながら、この表示装置では、通常、駆動制御素子をガラス基板などの絶縁体上に形成するため、その特性にばらつきを生じ易い。
【０００３】
以下の特許文献１には、カレントコピー型の回路を画素に採用した有機ＥＬ表示装置が記載されている。
【０００４】
このカレントコピー型の画素は、駆動制御素子であるｎチャネル電界効果トランジスタ（ＦＥＴ）と、有機ＥＬ素子と、キャパシタとを含んでいる。ｎチャネルＦＥＴのソースは低電位の電源線に接続されており、キャパシタはｎチャネルＦＥＴのゲートと先の電源線との間に接続されている。また、有機ＥＬ素子の陽極は、より高電位の電源線に接続されている。
【０００５】
この画素は、以下の方法で駆動する。  
まず、ｎチャネルＦＥＴのドレインとゲートとを接続し、この状態でｎチャネルＦＥＴのドレイン−ソース間に映像信号に対応した大きさの電流Ｉsigを流す。この動作により、キャパシタの両電極間の電圧は、ｎチャネルＦＥＴのチャネルに電流Ｉsigを流すのに必要なゲート−ソース間電圧に設定される。
【０００６】
次に、ｎチャネルＦＥＴのドレインとゲートとの接続を断ち、キャパシタの両電極間の電圧を保持する。続いて、ｎチャネルＦＥＴのドレインを有機ＥＬ素子の陰極に接続する。これにより、有機ＥＬ素子には、先の電流Ｉsigとほぼ等しい大きさの駆動電流Ｉdrvが流れる。有機ＥＬ素子は、この駆動電流Ｉdrvの大きさに対応した輝度で発光する。
【０００７】
このように、上記のカレントコピー型回路を画素に採用すると、書込期間において映像信号として供給した電流Ｉsigとほぼ等しい大きさの駆動電流Ｉdrvを、書込期間に続く保持期間においてもｎチャネルＦＥＴのドレインとソースとの間に流すことができる。それゆえ、ｎチャネルＦＥＴの閾値Ｖthだけでなく移動度や寸法などが駆動電流Ｉdrvに与える影響も排除することができる。
【０００８】
しかしながら、本発明者は、上記のカレントコピー型回路を画素に採用した表示装置であっても、表示ムラが生じる可能性があることを見出している。
【特許文献１】米国特許第６３７３４５４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、カレントコピー型回路を画素に採用した表示装置で表示ムラが発生するのを防止することにある。
【課題を解決するための手段】
【００１０】
本発明の第１側面によると、絶縁基板と、前記絶縁基板上でマトリクス状に配列した複数の画素と、前記複数の画素が形成する複数の列に対応して配列した複数の映像信号線とを具備し、前記複数の画素のそれぞれは、多結晶半導体層中にソースとドレインとチャネルとが形成され、ソースが第１電源端子に接続された第１薄膜トランジスタと、多結晶半導体層中にソースとドレインとチャネルとが形成され、前記第１薄膜トランジスタとは導電型が異なり、ソースが前記第１薄膜トランジスタのドレインに接続され、ドレインが前記第１電源端子に接続された第２薄膜トランジスタと、定電位端子と前記第１薄膜トランジスタのゲートとの間に接続された第１キャパシタと、前記第２薄膜トランジスタのソースと前記第２薄膜トランジスタのゲートとの間に接続された第２キャパシタと、第１ダイオード接続スイッチと映像信号供給制御スイッチとを含み、前記第１薄膜トランジスタのゲートと前記第１薄膜トランジスタのドレインと前記映像信号線との接続を、それらが互いに接続された状態と、各接続が断たれた状態との間で切り替え可能なスイッチ群と、前記第２薄膜トランジスタのゲートと前記第２薄膜トランジスタのドレインとの間に接続された第２ダイオード接続スイッチと、出力制御スイッチと、第２電源端子と前記第１薄膜トランジスタのドレインとの間で前記出力制御スイッチと直列に接続された表示素子とを備えたことを特徴とする表示装置が提供される。
【００１１】
本発明の第２側面によると、絶縁基板と、前記絶縁基板上でマトリクス状に配列した複数の画素回路と、前記複数の画素回路が形成する複数の列に対応して配列した複数の映像信号線とを具備し、前記複数の画素回路のそれぞれは、多結晶半導体層中にソースとドレインとチャネルとが形成され、ソースが第１電源端子に接続された第１薄膜トランジスタと、多結晶半導体層中にソースとドレインとチャネルとが形成され、前記第１薄膜トランジスタとは導電型が異なり、ソースが前記第１薄膜トランジスタのドレインに接続され、ドレインが前記第１電源端子に接続された第２薄膜トランジスタと、定電位端子と前記第１薄膜トランジスタのゲートとの間に接続された第１キャパシタと、前記第２薄膜トランジスタのソースと前記第２薄膜トランジスタのゲートとの間に接続された第２キャパシタと、第１ダイオード接続スイッチと映像信号供給制御スイッチとを含み、前記第１薄膜トランジスタのゲートと前記第１薄膜トランジスタのドレインと前記映像信号線との接続を、それらが互いに接続された状態と、各接続が断たれた状態との間で切り替え可能なスイッチ群と、前記第２薄膜トランジスタのゲートと前記第２薄膜トランジスタのドレインとの間に接続された第２ダイオード接続スイッチと、第２電源端子と前記第１薄膜トランジスタのドレインとの間で表示素子と直列に接続される出力制御スイッチとを備えたことを特徴とするアレイ基板が提供される。
【００１２】
本発明の第３側面によると、第１側面に係る表示装置の製造方法であって、前記絶縁基板上であって前記複数の画素に対応したそれぞれの位置に、前記第１薄膜トランジスタの前記多結晶半導体層と、前記第２薄膜トランジスタの前記多結晶半導体層とを同時に形成する工程と、前記複数の画素に対応したそれぞれの位置で、前記第１薄膜トランジスタの前記多結晶半導体層へのチャネルドープと、前記第２薄膜トランジスタの前記多結晶半導体層へのチャネルドープとを同時に行う工程とを含んだことを特徴とする表示装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によると、カレントコピー型回路を画素回路に採用した表示装置で表示ムラが発生するのを防止可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の幾つかの態様について、図面を参照しながら詳細に説明する。なお、各図において、同様または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【００１５】
図１は、本発明の一態様に係る表示装置を概略的に示す平面図である。図２は、図１に示す表示装置が含む画素の等価回路図である。
【００１６】
この表示装置は、アクティブマトリクス駆動方式の表示装置，例えばアクティブマトリクス駆動方式の有機ＥＬ表示装置，であり、複数の画素ＰＸを含んでいる。これら画素ＰＸは、例えばガラス基板などの絶縁基板ＳＵＢ上にマトリクス状に配置されている。
【００１７】
基板ＳＵＢ上には、走査信号線ドライバＹＤＲ及び映像信号線ドライバＸＤＲがさらに配置されている。
【００１８】
この基板ＳＵＢ上では、走査信号線ドライバＹＤＲに接続された走査信号線ＳＬ１及びＳＬ２が、画素ＰＸの行方向（Ｘ方向）に延在している。これら走査信号線ＳＬ１及びＳＬ２には、走査信号線ドライバＹＤＲから走査信号が電圧信号として供給される。
【００１９】
また、基板ＳＵＢ上では、映像信号線ドライバＸＤＲに接続された映像信号線ＤＬが、画素ＰＸの列方向（Ｙ方向）に延在している。これら映像信号線ＤＬには、映像信号線ドライバＸＤＲから映像信号が供給される。
【００２０】
さらに、この基板ＳＵＢ上には、第１電源線ＰＳＬ１と第２電源線ＰＳＬ２とが配置されている。
【００２１】
画素ＰＸは、第１駆動制御素子ＤＲ１と、第２駆動制御素子ＤＲ２と、出力制御スイッチＳＷａと、映像信号供給制御スイッチＳＷｂと、第１ダイオード接続スイッチＳＷｃ１と、第２ダイオード接続スイッチＳＷｃ２と、第１キャパシタＣ１と、第２キャパシタＣ２と、表示素子ＯＬＥＤとを含んでいる。映像信号供給制御スイッチＳＷｂと第１ダイオード接続スイッチＳＷｃ１とは、スイッチ群を構成している。
【００２２】
表示素子ＯＬＥＤは、互いに向き合った陽極及び陰極とそれらの間に流れる電流に応じて光学特性が変化する活性層とを含んでいる。ここでは、一例として、表示素子ＯＬＥＤは、活性層として有機材料からなる発光層を含んだ有機ＥＬ素子とする。また、ここでは、一例として、陽極は下部電極として独立島状に設けられ、陰極は活性層を介して下部電極と対向配置した上部電極として全画素共通に設けられていることとする。
【００２３】
第１駆動制御素子ＤＲ１は、ソースとドレインとチャネルとが多結晶半導体層中に形成された薄膜トランジスタ（以下、ＴＦＴという）である。ここでは、一例として、第１駆動制御素子ＤＲ１に、多結晶半導体層として多結晶シリコン層を用いたｐチャネルＴＦＴを使用している。第１駆動制御素子ＤＲ１のソースは電源線ＰＳＬ１に接続している。なお、電源線ＰＳＬ１上のノードＮＤ１は、第１電源端子に相当している。
【００２４】
第２駆動制御素子ＤＲ２は、ソースとドレインとチャネルとが多結晶半導体層中に形成され且つ第１駆動制御素子ＤＲ１とは導電型が異なるＴＦＴである。ここでは、一例として、第２駆動制御素子ＤＲ２に、多結晶半導体層として多結晶シリコン層を用いたｎチャネルＴＦＴを使用している。第２駆動制御素子ＤＲ２のソースは第１駆動制御素子ＤＲ１のドレインに接続し、第２駆動制御素子ＤＲ２のドレインは電源線ＰＳＬ１に接続している。
【００２５】
出力制御スイッチＳＷａと表示素子ＯＬＥＤとは、第１駆動制御素子ＤＲ１のドレインと電源線ＰＳＬ２との間に直列に接続されている。なお、電源線ＰＳＬ２上のノードＮＤ２は、第２電源端子に相当している。ここでは、出力制御スイッチＳＷａとしてｐチャネルＴＦＴを使用し、そのゲートは走査信号線ＳＬ１に接続し、ソース及びドレインは第１駆動制御素子ＤＲ１のドレインと表示素子ＯＬＥＤの陽極とにそれぞれ接続している。また、ここでは、第２電源端子ＮＤ２は、第１電源端子ＮＤ１よりも低電位とする。なお、この例では、出力制御スイッチＳＷａと表示素子ＯＬＥＤとは、この順に、第１駆動制御素子ＤＲ１のドレインと第２電源端子ＮＤ２との間に直列に接続しているが、それらの接続順序は逆でも良い。
【００２６】
映像信号供給制御スイッチＳＷｂは、第１駆動制御素子ＤＲ１のドレインと映像信号線ＤＬとの間に接続されている。映像信号供給制御スイッチＳＷｂのスイッチング動作は、例えば、走査信号線ドライバＹＤＲから走査信号線ＳＬ２を介して供給される走査信号によって制御する。ここでは、一例として、映像信号供給制御スイッチＳＷｂとしてｐチャネルＴＦＴを使用し、そのゲートは走査信号線ＳＬ２に接続し、ソース及びドレインは第１駆動制御素子ＤＲ１のドレインと映像信号線ＤＬとにそれぞれ接続している。
【００２７】
第１ダイオード接続スイッチＳＷｃ１は、第１駆動制御素子ＤＲ１のゲートとドレインとの間に接続されている。第１ダイオード接続スイッチＳＷｃ１のスイッチング動作は、例えば、走査信号線ドライバＹＤＲから走査信号線ＳＬ２を介して供給される走査信号によって制御する。ここでは、一例として、第１ダイオード接続スイッチＳＷｃ１としてｐチャネルＴＦＴを使用し、そのゲートを走査信号線ＳＬ２に接続し、ソース及びドレインは第１駆動制御素子ＤＲ１のゲート及びドレインにそれぞれ接続している。
【００２８】
第２ダイオード接続スイッチＳＷｃ２は、第２駆動制御素子ＤＲ２のゲートと第２駆動制御素子ＤＲ２のドレインとの間に接続されている。ここでは、一例として、第２ダイオード接続スイッチＳＷｃ２としてｐチャネルＴＦＴを使用し、そのゲートは走査信号線ＳＬ２に接続し、ソース及びドレインは第２駆動制御素子ＤＲ２のドレインとゲートとにそれぞれ接続している。
【００２９】
第１キャパシタＣ１は、定電位端子であるノードＮＤ１’と第１駆動制御素子ＤＲ１のゲートとの間に接続されている。第１キャパシタＣ１は、書込期間に続く表示期間において、第１駆動制御素子ＤＲ１のゲート−ソース間電圧をほぼ一定に保つ役割を果たす。
【００３０】
第２キャパシタＣ２は、第２駆動制御素子ＤＲ２のゲートとソースとの間に接続されている。第２キャパシタＣ２は、書込期間に続く表示期間において、第２駆動制御素子ＤＲ２のゲート−ソース間電圧をほぼ一定に保つ役割を果たす。
【００３１】
図３は、図１の表示装置に採用可能な構造の一例を示す断面図である。なお、図３には、ＴＦＴとして出力制御スイッチＳＷａのみを描いているが、映像信号供給制御スイッチＳＷｂ並びにダイオード接続スイッチＳＷｃ１及びＳＷｃ２は出力制御スイッチＳＷａと同様の構造を有している。また、第１駆動制御素子ＤＲ１も、出力制御スイッチＳＷａとほぼ同様の構造を有している。さらに、第２駆動制御素子ＤＲ２は、後述するソースＳ及びドレインＤの導電型が異なること以外は、第１駆動制御素子ＤＲ１と同様の構造を有している。
【００３２】
図３に示すように、絶縁基板ＳＵＢの一主面上には、アンダーコート層ＵＣが形成されている。アンダーコート層ＵＣとしては、例えば、ＳｉＮx層とＳｉＯ2層との積層体などを使用することができる。
【００３３】
アンダーコート層ＵＣ上には、多結晶半導体層ＳＣとして、パターニングされた多結晶シリコン層が配置されている。この多結晶半導体層ＳＣは、例えば、以下の方法により形成することができる。  
まず、アンダーコート層ＵＣ上に非晶質半導体層を形成する。非晶質半導体層は、例えば、プラズマＣＶＤ（ＰＥＣＶＤ：Plasma Enhanced Chemical Vapor Deposition）により形成することができる。例えば、非晶質シリコン層は、原料ガスとしてシランガスを用いたプラズマＣＶＤにより形成することができる。
【００３４】
次に、非晶質半導体層を溶融再結晶化し、続いて、これをパターニングする。この溶融再結晶化には、例えば、例えばＸｅＣｌエキシマレーザなどのエキシマレーザを用いたレーザアニールを利用することができる。また、半導体層のパターニングには、フォトリソグラフィ及びエッチングを利用することができる。以上のようにして、多結晶半導体層ＳＣを得る。
【００３５】
各多結晶半導体層ＳＣ中には、ＴＦＴのソースＳ及びドレインＤが互いから離間して形成されている。半導体層ＳＣ中のソースＳとドレインＤとの間の領域ＣＨは、チャネルとして使用する。
【００３６】
多結晶半導体層ＳＣには、ＴＦＴの閾値電圧を調節するために、ゲートＧを形成するのに先立ち、イオンドーピングを行う。すなわち、チャネルドープを行う。このイオンドーピングで使用するイオンビームは、ラインビームであってもよく、面ビームであってもよい。
【００３７】
本態様では、各々の画素ＰＸに含まれる第１駆動制御素子ＤＲ１の半導体層ＳＣへのチャネルドープは、その画素ＰＸに含まれる第２駆動制御素子ＤＲ２の半導体層ＳＣへのチャネルドープと同時に行う。
【００３８】
すなわち、イオンビームとしてラインビームを使用する場合には、第１駆動制御素子ＤＲ１の半導体層ＳＣ及び第２駆動制御素子ＤＲ２の半導体層ＳＣの双方を剥き出しにした状態で、ラインビームとしたイオンビームを基板ＳＵＢの多結晶半導体層ＳＣを形成した主面に照射すると共に、その照射位置をイオンビームが照射される領域の長手方向と交差する方向にずらす。
【００３９】
また、イオンビームとして面ビームを使用する場合には、第１駆動制御素子ＤＲ１の半導体層ＳＣ及び第２駆動制御素子ＤＲ２の半導体層ＳＣの双方を剥き出しにした状態で、面ビームとしたイオンビームを基板ＳＵＢの多結晶半導体層ＳＣを形成した主面に照射する。
【００４０】
ソースＳ及びドレインＤは、例えば、ゲートＧをマスクとして用いたイオンドーピングを行うことにより形成することができる。このイオンドーピングで使用するイオンビームは、ラインビームであってもよく、面ビームであってもよい。また、必要であれば、イオンドーピング後の何れかの段階で、不純物活性化を行っても良い。
【００４１】
なお、第１駆動制御素子ＤＲ１と第２駆動制御素子ＤＲ２とは、導電型が異なっている。したがって、第１駆動制御素子ＤＲ１及び第２駆動制御素子ＤＲ２のうち、一方の半導体層ＳＣにはアクセプタを多数キャリアとしてドープすることによりソースＳ及びドレインＤを形成し、他方の半導体層ＳＣにはドナーを多数キャリアとしてドープすることによりソースＳ及びドレインＤを形成する。この例では、第１駆動制御素子ＤＲ１はｐチャネルＴＦＴであるので、その半導体層ＳＣにはアクセプタを多数キャリアとしてドープする。また、第２駆動制御素子ＤＲ２はｎチャネルＴＦＴであるので、その半導体層ＳＣにはドナーを多数キャリアとしてドープする。
【００４２】
半導体層ＳＣ上には、ゲート絶縁膜ＧＩが形成されており、このゲート絶縁膜ＧＩ上には第１導体パターン及び絶縁膜Ｉ１が順次形成されている。第１導体パターンは、ＴＦＴのゲートＧ、キャパシタＣ１及びＣ２の第１電極（図示せず）、走査信号線ＳＬ１及びＳＬ２、これらを接続する配線などとして利用する。また、絶縁膜Ｉ１は、層間絶縁膜及びキャパシタＣ１及びＣ２の誘電体層として利用する。
【００４３】
絶縁膜Ｉ１上には、第２導体パターンが形成されている。第２導体パターンは、ソース電極ＳＥ、ドレイン電極ＤＥ、キャパシタＣ１及びＣ２の第２電極（図示せず）、映像信号線ＤＬ、電源線ＰＳＬ１、これらを接続する配線などとして利用する。ソース電極ＳＥ及びドレイン電極ＤＥは、絶縁膜ＧＩ及びＩ１に設けられた貫通孔の位置でＴＦＴのソースＳ及びドレインＤにそれぞれ接続されている。
【００４４】
第２導体パターン及び絶縁膜Ｉ１上には、絶縁膜Ｉ２及び第３導体パターンが順次形成されている。絶縁膜Ｉ２は、パッシベーション膜及び／または平坦化層として利用する。他方、第３導体パターンは、各有機ＥＬ素子ＯＬＥＤの画素電極ＰＥとして利用する。ここでは、一例として、画素電極ＰＥは陽極であることとする。
【００４５】
絶縁膜Ｉ２には、出力制御スイッチＳＷａのドレインＤに接続されたドレイン電極ＤＥへと連絡する貫通孔が画素ＰＸ毎に設けられている。各画素電極ＰＥは、この貫通孔の側壁及び底面を被覆しており、これにより、ドレイン電極ＤＥを介して出力制御スイッチＳＷａのドレインＤへと接続されている。
【００４６】
絶縁膜Ｉ２上には、隔壁絶縁層ＳＩが形成されている。ここでは、一例として、隔壁絶縁層ＳＩを無機絶縁層ＳＩ１と有機絶縁層ＳＩ２との積層体で構成しているが、無機絶縁層ＳＩ１は省略しても良い。
【００４７】
隔壁絶縁層ＳＩには、画素電極ＰＥの位置に貫通孔が設けられている。隔壁絶縁層ＳＩの貫通孔内では、発光層を含んだ有機物層ＯＲＧが画素電極ＰＥを被覆している。発光層は、例えば、発光色が赤色、緑色、または青色のルミネセンス性有機化合物を含んだ薄膜である。有機物層ＯＲＧは、発光層に加え、例えば、正孔注入層、正孔輸送層、電子注入層、電子輸送層などをさらに含むことができる。有機物層ＯＲＧを構成している各層は、例えば、マスク蒸着法やインクジェット法により形成することができる。
【００４８】
隔壁絶縁層ＳＩ及び有機物層ＯＲＧ上には、共通電極ＣＥが配置されている。共通電極ＣＥは、絶縁膜Ｉ１、絶縁膜Ｉ２及び隔壁絶縁層ＳＩに設けられたコンタクトホール（図示せず）を介して、ノードＮＤ２を提供する電極配線に電気的に接続されている。ここでは、一例として、共通電極ＣＥは陰極であることとする。
【００４９】
それぞれの有機ＥＬ素子ＯＬＥＤは、これら画素電極ＰＥ、有機物層ＯＲＧ及び共通電極ＣＥで構成されている。
【００５０】
なお、この表示装置では、基板ＳＵＢと、画素電極ＰＥと、それの間に介在した部材とが、アレイ基板を構成している。図１に示すように、このアレイ基板は、隔壁絶縁層ＳＩや走査信号線ドライバＹＤＲや映像信号線ドライバＸＤＲなどをさらに含むことができる。
【００５１】
図４は、図１に示す表示装置の駆動方法の一例を概略的に示すタイミングチャートである。
【００５２】
図４において、横軸は時間を示し、縦軸は電位又は電流の大きさを示している。また、図３において、「ＸＤＲ出力（Ｉsig）」で示す波形は映像信号線ドライバＸＤＲが或る映像信号線ＤＬに流す電流を示し、「ＳＬ１電位」及び「ＳＬ２電位」で示す波形は走査信号線ＳＬ１及びＳＬ２の電位をそれぞれ示している。「ＤＲ１ゲート−ソース間電圧」及び「ＤＲ２ゲート−ソース間電圧」で示す波形は、駆動制御素子ＤＲ１及びＤＲ２のゲート−ソース間電圧をそれぞれ示している。
【００５３】
図４の方法では、図１の表示装置を以下の方法により駆動する。
【００５４】
ｍ行目の画素ＰＸで或る階調を表示する場合、ｍ行目の画素ＰＸを選択する期間，すなわち、ｍ行目選択期間，では、まず、例えば、走査信号線ＳＬ１の電位を、オン電位（ここではＬｏｗレベル）からオフ電位（ここではＨｉｇｈレベル）へと変化させることにより、スイッチＳＷａを開く（非導通状態）。スイッチＳＷａを開いている書込期間内に、以下の書込動作を実施する。
【００５５】
すなわち、まず、例えば、走査信号線ＳＬ２の電位をオフ電位（ここではＨｉｇｈレベル）からオン電位（ここではＬｏｗレベル）へと変化させることにより、スイッチＳＷｂ，ＳＷｃ１及びＳＷｃ２を閉じる（導通状態）。これにより、ノードＮＤ３と映像信号線ＤＬとを接続すると共に、第１駆動制御素子ＤＲ１のドレインとゲートとを接続し、且つ、第２駆動制御素子ＤＲ２のドレインとゲートとを接続する。
【００５６】
この状態で、選択した画素ＰＸに映像信号線ドライバＸＤＲから映像信号線ＤＬを介して映像信号を供給する。すなわち、映像信号線ドライバＸＤＲにより、電源端子ＮＤ１から映像信号線ＤＬへと電流Ｉsigを流す。この電流Ｉsigの大きさは、選択した画素ＰＸの表示素子ＯＬＥＤに流すべき駆動電流Ｉdrvに対応した大きさ，すなわち、選択した画素ＰＸで表示すべき階調，に対応している。この書込動作を行うと、第１駆動制御素子ＤＲ１のゲート−ソース間電圧Ｖgs1及び第２駆動制御素子ＤＲ２のゲート−ソース間電圧Ｖgs2は、ノードＮＤ１とノードＮＤ３との間に電流Ｉsigが流れるときの値に設定される。なお、ゲート−ソース間電圧Ｖgs1とゲート−ソース間電圧Ｖgs2とは、絶対値が互いに等しい。
【００５７】
次に、例えば、走査信号線ＳＬ２の電位をオン電位からオフ電位と変化させることにより、スイッチＳＷｂ，ＳＷｃ１及びＳＷｃ２を開く（非導通状態）。すなわち、ノードＮＤ３と映像信号線ＤＬとの接続を断つと共に、第１駆動制御素子ＤＲ１のドレインとゲートとの接続及び第２駆動制御素子ＤＲ２のドレインとゲートとの接続を断つ。続いて、この状態で、走査信号線ＳＬ１の電位をオフ電位からオン電位へと変化させることにより、出力制御スイッチＳＷａを閉じる（導通状態）。
【００５８】
上記の通り、書込動作によって、第１駆動制御素子ＤＲ１のゲート−ソース間電圧及び第２駆動制御素子ＤＲ２のゲート−ソース間電圧は、電流Ｉsigが流れる時の値に設定されている。これらゲート−ソース間電圧は、スイッチＳＷｃ１及びＳＷｃ２を閉じるまで維持される。したがって、スイッチＳＷａが閉じている有効表示期間では、表示素子ＯＬＥＤには電流Ｉsigに対応した大きさの駆動電流Ｉdrvが流れ、この表示素子ＯＬＥＤは駆動電流Ｉdrvの大きさに対応した階調を表示する。
【００５９】
さて、上記の通り、カレントコピー型回路を画素回路に採用した従来の表示装置では、表示ムラを生じる可能性がある。すなわち、図１の表示装置から第２駆動制御素子ＤＲ２、ダイオード接続スイッチＳＷｃ２、キャパシタＣ２を省略し、これを図４の方法で駆動すると、表示ムラを生じる可能性がある。本発明者は、その原因を調べた結果、第２駆動制御素子ＤＲ２を設けていない表示装置では、画素ＰＸが形成する各列における第１駆動制御素子ＤＲ１の閾値電圧のばらつきが、表示ムラを生じさせていることを見出した。これについて、以下に詳細に説明する。
【００６０】
第２駆動制御素子ＤＲ２を設けていない表示装置について、例えば、同一の映像信号線ＤＬに接続されたｍ行目の画素ＰＸとｍ＋１行目の画素ＰＸとで互いに等しい階調を表示する場合を考える。この場合、ｍ行目の画素ＰＸの書込期間における映像信号線ドライバＸＤＲの出力電流Ｉsigと、ｍ＋１行目の画素ＰＸの書込期間における映像信号線ドライバＸＤＲの出力電流Ｉsigとは互いに等しい。
【００６１】
第２駆動制御素子ＤＲ２を設けていない表示装置を図４の方法で駆動した場合、ｍ行目の画素ＰＸの書込期間終了直後において、その画素ＰＸに含まれる第１駆動制御素子ＤＲ１のゲート−ソース間電圧Ｖgs1は、この第１駆動制御素子ＤＲ１のソース−ドレイン間を電流Ｉsigが流れる時の値Ｖgs1（ｍ）に設定されている筈である。同様に、ｍ＋１行目の画素ＰＸの書込期間終了直後において、その画素ＰＸに含まれる第１駆動制御素子ＤＲ１のゲート−ソース間電圧Ｖgs1は、この駆動制御素子ＤＲのソース−ドレイン間を電流Ｉsigが流れる時の値Ｖgs1（ｍ＋１）に設定されている筈である。
【００６２】
しかしながら、第２駆動制御素子ＤＲ２を設けていない表示装置では、電流Ｉsigが小さい場合、ｍ行目の画素ＰＸとｍ＋１行目の画素ＰＸとで第１駆動制御素子ＤＲ１の閾値電圧が異なっていると、映像信号線ＤＬの寄生容量の影響で、ｍ＋１行目の画素ＰＸの書込期間内に、その画素ＰＸに含まれる第１駆動制御素子ＤＲ１のゲート−ソース間電圧を正確にＶgs1（ｍ＋１）に設定することができなくなる。その結果、ｍ行目の画素ＰＸとｍ＋１行目の画素ＰＸとで駆動電流の大きさが相違することとなる。
【００６３】
本発明者の調査によれば、この閾値電圧のばらつきは、多結晶半導体層ＳＣのチャネル領域ＣＨへのイオンドーピング，すなわちチャネルドープ，に起因していることが分かっている。すなわち、閾値電圧のばらつきは、多結晶半導体層ＳＣのチャネル領域ＣＨ中の不純物濃度のばらつきに起因している。
【００６４】
チャネル領域ＣＨ中の不純物濃度のばらつきを表示領域の全体に亘って排除することは極めて難しい。但し、非常に狭い領域，例えば１つの画素ＰＸが占める領域内では、領域ＣＨ中の不純物濃度はほぼ等しくなる。以下に説明するように、本態様では、これを利用して表示ムラを防止する。
【００６５】
図５は、１つの画素が含む第１及び第２駆動制御素子の特性の例を示すグラフである。図中、横軸は、ノードＮＤ１とノードＮＤ３との間の絶対値電圧Ｖ13を示している。縦軸は、第１駆動制御素子ＤＲ１のソース−ドレイン間を流れる電流Ｉ1及び第２駆動制御素子ＤＲ２のドレイン−ソース間を流れる電流Ｉ2を示している。曲線Ｐ１乃至Ｐ３は、第１駆動制御素子ＤＲ１の特性を示している。曲線Ｎ１乃至Ｎ３は、第２駆動制御素子ＤＲ２の特性を示している。
【００６６】
各々の画素ＰＸにおいて、第１駆動制御素子ＤＲ１と第２駆動制御素子ＤＲ２とでチャネル領域ＣＨの不純物濃度が等しい条件のもとでは、第１駆動制御素子ＤＲ１の閾値電圧Ｖth1を深めるべくチャネル領域ＣＨの不純物濃度を変化させると、第２駆動制御素子ＤＲ２の閾値電圧Ｖth2は浅くなる。これとは逆に、第１駆動制御素子ＤＲ１の閾値電圧Ｖth1を浅くするべくチャネル領域ＣＨの不純物濃度を変化させると、第２駆動制御素子ＤＲ２の閾値電圧Ｖth2は深くなる。
【００６７】
したがって、或る画素ＰＸにおいて第１駆動制御素子ＤＲ１と第２駆動制御素子ＤＲ２とが曲線Ｐ１及びＮ１で示す特性をそれぞれ有しているとすると、この画素ＰＸよりも閾値電圧Ｖth1が深い画素ＰＸでは、第１駆動制御素子ＤＲ１と第２駆動制御素子ＤＲ２とは例えば曲線Ｐ２及びＮ２で示す特性をそれぞれ有する。また、閾値電圧Ｖth1がより浅い画素ＰＸでは、第１駆動制御素子ＤＲ１と第２駆動制御素子ＤＲ２とは例えば曲線Ｐ３及びＮ３で示す特性をそれぞれ有する。
【００６８】
すなわち、ノードＮＤ１とノードＮＤ３との間の電圧Ｖ13が一定の条件のもとでは、第１駆動制御素子ＤＲ１のソース−ドレイン間を流れる電流Ｉ1が大きくなると、第２駆動制御素子ＤＲ２のドレイン−ソース間を流れる電流Ｉ2は小さくなる。これとは逆に、第１駆動制御素子ＤＲ１のソース−ドレイン間を流れる電流Ｉ1が小さくなると、第２駆動制御素子ＤＲ２のドレイン−ソース間を流れる電流Ｉ2は大きくなる。
【００６９】
ノードＮＤ１とノードＮＤ３との間を流れる電流Ｉ13は、第１駆動制御素子ＤＲ１のソース−ドレイン間を流れる電流Ｉ1と、第２駆動制御素子ＤＲ２のドレイン−ソース間を流れる電流Ｉ2との和に等しい。したがって、この表示装置では、画素ＰＸ間での第１駆動制御素子ＤＲ１や第２駆動制御素子ＤＲ２の特性のばらつきは、電圧Ｖ13と電流Ｉ13との関係に大きな影響を与えない。すなわち、画素ＰＸ間におけるチャネル領域ＣＨの不純物濃度のばらつきは、電圧Ｖ13と電流Ｉ13との関係に大きな影響を与えない。
【００７０】
そのため、この表示装置では、例えば、ｍ行目の画素ＰＸとｍ＋１行目の画素ＰＸとに同一の映像信号Ｉsigを書き込む場合、映像信号線ＤＬの電位を殆ど変化させる必要がない。それゆえ、映像信号Ｉsigが小さい場合であっても、ｍ行目の画素ＰＸとｍ＋１行目の画素ＰＸとで駆動電流Ｉdrvの大きさをほぼ等しくすることができる。したがって、表示ムラを防止することが可能となる。
【００７１】
図６は、駆動制御素子の特性のばらつきが映像信号線の電位に与える影響の例を示すグラフである。図中、横軸は、ｍ＋１行目の画素ＰＸが含む第１駆動制御素子ＤＲ１の閾値電圧Ｖth1とｍ行目の画素ＰＸが含む第１駆動制御素子ＤＲ１の閾値電圧Ｖth1との差ΔＶth1を示している。縦軸は、ｍ行目の画素ＰＸに映像信号Ｉsigを書き込むために設定すべき映像信号線ＤＬの電位ＶDLに対する、ｍ＋１行目の画素ＰＸに同一の映像信号Ｉsigを書き込むために設定すべき映像信号線ＤＬの電位ＶDLの変位ΔＶDLを示している。曲線Ａは、図１の表示装置について得られたデータを示している。曲線Ｂは、第２駆動制御素子ＤＲ２、第２ダイオード接続スイッチＳＷｃ２及び第２キャパシタＣ２を省略したこと以外は図１の表示装置とほぼ同様の構造を有する表示装置について得られたデータを示している。なお、図６に示すデータは、以下の条件を仮定したシミュレーションにより得た。
【００７２】
すなわち、曲線Ａで示すデータに関しては、第１駆動制御素子ＤＲ１及び第２駆動制御素子ＤＲ２の半導体層ＳＣの各々の幅を１２．５μｍとし、長さを１２μｍとした。第１駆動制御素子ＤＲ１及び第２駆動制御素子ＤＲ２のそれぞれについて、移動度を１１０ｃｍ2・Ｖ-1・ｓｅｃ-1とした。ｍ行目の画素ＰＸが含む第１駆動制御素子ＤＲ１及び第２駆動制御素子ＤＲ２の各閾値電圧の絶対値は２．５Ｖとした。ｍ行目の画素ＰＸ及びｍ＋１行目の画素ＰＸの双方において、第２駆動制御素子ＤＲ２の閾値電圧Ｖth2と第１駆動制御素子ＤＲ１の閾値電圧Ｖth1との差は５Ｖとした。ｍ行目の画素ＰＸ及びｍ＋１行目の画素ＰＸに書き込む映像信号Ｉsigの大きさは、０．１μＡとした。
【００７３】
他方、曲線Ｂで示すデータに関しては、第１駆動制御素子ＤＲ１の半導体層ＳＣの幅を２５μｍとし、長さを１２μｍとした。第１駆動制御素子ＤＲ１の移動度は、１１０ｃｍ2・Ｖ-1・ｓｅｃ-1とした。ｍ行目の画素ＰＸが含む第１駆動制御素子ＤＲ１の閾値電圧の絶対値は２．５Ｖとした。ｍ行目の画素ＰＸ及びｍ＋１行目の画素ＰＸに書き込む映像信号Ｉsigの大きさは、０．１μＡとした。
【００７４】
図６の曲線Ｂから明らかなように、第２駆動制御素子ＤＲ２などを省略した場合、変位ΔＶth1に応じた変位ΔＶDLが大きい。すなわち、第２駆動制御素子ＤＲ２などを省略した表示装置では、ｍ行目の画素ＰＸとｍ＋１行目の画素ＰＸとで第１駆動制御素子ＤＲ１の閾値電圧Ｖth1が異なっていると、ｍ＋１行目の画素ＰＸにｍ行目の画素ＰＸに書き込んだのと同一の映像信号Ｉsigを書き込むためには、映像信号線ＤＬの電位ＶDLを大きく変化させなければならない。そのため、映像信号Ｉsigが小さい場合、ｍ＋１行目の画素ＰＸへの書込期間内に、映像信号Ｉsigの書き込みを完了することできず、その結果、表示ムラを生じることがある。
【００７５】
これに対し、図１の表示装置では、図６の曲線Ａから明らかなように、変位ΔＶth1に応じた変位ΔＶDLは、第２駆動制御素子ＤＲ２などを省略した場合の半分以下である。すなわち、図１の表示装置では、ｍ行目の画素ＰＸとｍ＋１行目の画素ＰＸとで第１駆動制御素子ＤＲ１の閾値電圧Ｖth1が異なっていても、ｍ＋１行目の画素ＰＸにｍ行目の画素ＰＸに書き込んだのと同一の映像信号Ｉsigを書き込むために、映像信号線ＤＬの電位ＶDLを大きく変化させる必要がない。そのため、映像信号Ｉsigが小さい場合であっても、ｍ＋１行目の画素ＰＸへの書込期間内に、映像信号Ｉsigの書き込みを完了することできる。すなわち、表示ムラを防止することができる。
【００７６】
第１駆動制御素子ＤＲ１の半導体層ＳＣの方位と第２駆動制御素子ＤＲ２の半導体層ＳＣの方位とは、ほぼ等しくしてもよい。こうすると、第１駆動制御素子ＤＲ１の半導体層ＳＣと第２駆動制御素子ＤＲ２の半導体層ＳＣとは、粒界などの状態がほぼ等しくなる。したがって、各画素ＰＸにおいて、第１駆動制御素子ＤＲ１と第２駆動制御素子ＤＲ２との特性の相違に、半導体層ＳＣの結晶性などが与える影響を小さくすることができる。
【００７７】
以上説明したように、互いに導電型の異なる薄膜トランジスタを並列接続してなる駆動制御素子を用い、かつ、これらを近接配置させると共に同一工程にて形成することにより、画素間で駆動制御素子の閾値電圧がばらついたとしても、両チャネル間の閾値電圧差は一定とすることができる。これは両薄膜トランジスタのチャネルドープ状況を同等とすることが重要であり、ドープする場合は同時に同一工程にて行うか、または、両チャネル共にチャネルドープをしなくてもよい。
【００７８】
この表示装置には、様々な変形が可能である。  
図７は、一変形例に係る表示装置が含む画素の等価回路図である。この画素ＰＸは、第１キャパシタＣ１を第１駆動制御素子ＤＲ１のゲートとソースとの間に接続していること以外は、図２に示す画素ＰＸと同様の構造を有している。この構造を採用すると、ノードＮＤ１’を提供する定電位線が不要となる。
【００７９】
図２及び図７の画素ＰＸでは、第１ダイオード接続スイッチＳＷｃ１を第１駆動制御素子ＤＲ１のゲートとドレインとの間に接続している。この第１ダイオード接続スイッチＳＷｃ１は、第１駆動制御素子ＤＲ１のゲートと映像信号線ＤＬとの間に接続してもよい。或いは、映像信号供給制御スイッチＳＷｂと第１ダイオード接続スイッチＳＷｃ１とを、映像信号線ＤＬと第１駆動制御素子ＤＲ１のドレインとの間でこの順に直列に接続し、且つ、第１ダイオード接続スイッチＳＷａのドレインを第１駆動制御素子ＤＲ１のゲートに接続してもよい。
【００８０】
また、図２及び図７の画素ＰＸでは、出力制御スイッチＳＷａ、映像信号供給制御スイッチＳＷｂ、第１ダイオード接続スイッチＳＷｃ１及び第２ダイオード接続スイッチＳＷｃ２に、ｐチャネルＴＦＴを使用しているが、それらスイッチにｎチャネルＴＦＴを使用してもよい。
【００８１】
さらに、図２及び図７の画素ＰＸでは、ノードＮＤ１及びＮＤ２をそれぞれ高電位電源端子及び低電位電源端子としているが、ノードＮＤ１及びＮＤ２をそれぞれ低電位電源端子及び高電位電源端子としてもよい。この場合、第１駆動制御素子ＤＲ１及び第２駆動制御素子ＤＲ２としてｎチャネルＴＦＴ及びｐチャネルＴＦＴをそれぞれ使用すると共に、有機ＥＬ素子ＯＬＥＤの陽極及び陰極を電源線ＰＳＬ２及び出力制御スイッチＳＷａにそれぞれ接続する。
【図面の簡単な説明】
【００８２】
【図１】本発明の一態様に係る表示装置を概略的に示す平面図。
【図２】図１に示す表示装置が含む画素の等価回路図。
【図３】図１の表示装置に採用可能な構造の一例を示す断面図。
【図４】図１に示す表示装置の駆動方法の一例を概略的に示すタイミングチャート。
【図５】１つの画素が含む第１及び第２駆動制御素子の特性の例を示すグラフ。
【図６】駆動制御素子の特性のばらつきが映像信号線の電位に与える影響の例を示すグラフ。
【図７】一変形例に係る表示装置が含む画素の等価回路図。
【符号の説明】
【００８３】
Ａ…曲線、Ｂ…曲線、Ｃ１…キャパシタ、Ｃ２…キャパシタ、ＣＥ…共通電極、ＣＨ…チャネル、Ｄ…ドレイン、ＤＥ…ドレイン電極、ＤＬ…映像信号線、ＤＲ１…駆動制御素子、ＤＲ２…駆動制御素子、Ｇ…ゲート、ＧＩ…ゲート絶縁膜、Ｉ１…絶縁膜、Ｉ２…絶縁膜、Ｎ１…曲線、Ｎ２…曲線、Ｎ３…曲線、ＮＤ１…ノード、ＮＤ１’…ノード、ＮＤ２…ノード、ＮＤ３…ノード、ＯＥＧ…有機物層、ＯＬＥＤ…表示素子、Ｐ１…曲線、Ｐ２…曲線、Ｐ３…曲線、ＰＥ…画素電極、ＰＳＬ１…電源線、ＰＳＬ２…電源線、ＰＸ…画素、Ｓ…ソース、ＳＣ…多結晶半導体層、ＳＥ…ソース電極、ＳＩ…隔壁絶縁層、ＳＩ１…無機絶縁層、ＳＩ２…有機絶縁層、ＳＬ１…走査信号線、ＳＬ２…走査信号線、
ＳＵＢ…絶縁基板、ＳＷａ…出力制御スイッチ、ＳＷｂ…映像信号供給制御スイッチ、ＳＷｃ１…ダイオード接続スイッチ、ＳＷｃ２…ダイオード接続スイッチ、ＵＣ…アンダーコート層、ＸＤＲ…映像信号線ドライバ、ＹＤＲ…走査信号線ドライバ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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