(57)【要約】【課題】ビット線のプリチャージによってビット線からメモリセルに流れ込むリーク電流を削減することができる半導体記憶装置を提供する。【解決手段】ｎ対のビット線対（ＢＬ１，ＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）のうち、アクセス対象として選択された列のビット線対はプリチャージ回路４によって電源電圧にプリチャージされ、他のビット線対は電源ラインＶＤＤから遮断される。すなわち、アクセス対象として選択されていないメモリセルに対し電源ラインＶＤＤからビット線対を介して流れ込むリーク電流が、プリチャージ回路４によって遮断される。その結果、全てのビット線対を一律に電源電圧にプリチャージする従来の回路と比較して、非アクセス対象のメモリセルに流れる無駄なリーク電流を減らせるため、消費電力を削減できる。【選択図】      図３
2006040431.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、上記複数のビット線を介してアクセスされる複数のメモリセルと、上記ビット線のプリチャージを行うプリチャージ回路とを有する半導体記憶装置であって、
上記プリチャージ回路は、上記複数のビット線のうち、アクセス対象として選択されたメモリセルのビット線にプリチャージを行い、他のビット線を電源ラインから遮断する、
半導体記憶装置。
【請求項２】
上記プリチャージ回路は、
上記複数のビット線と上記電源ラインとの間に接続される複数のスイッチ回路と、
プリチャージの期間を指示する第１の信号、および、アクセス対象として選択されたメモリセルを指示する第２の信号を入力し、上記複数のスイッチ回路のうち、上記第２の信号が指示するメモリセルのビット線に接続されたスイッチ回路を、上記第１の信号が指示する期間においてオンに設定するスイッチ制御回路と、
を含む、
請求項１に記載の半導体記憶装置。
【請求項３】
上記プリチャージ回路は、上記メモリセルへのアクセスを停止する動作モードにおいて、上記複数のビット線を電源ラインから遮断する、
請求項１に記載の半導体記憶装置。
【請求項４】
複数のビット線と、上記複数のビット線を介してアクセスされる複数のメモリセルと、上記ビット線のプリチャージを行うプリチャージ回路とを有する半導体記憶装置であって、
上記プリチャージ回路は、上記複数のビット線のうち、アクセス対象として選択されたメモリセルのビット線を第１の電圧にプリチャージし、他のビット線を上記第１の電圧より低い第２の電圧にプリチャージする、
半導体記憶装置。
【請求項５】
上記プリチャージ回路は、
上記複数のビット線と上記第１の電圧を供給する電源ラインとの間に接続される複数の第１のスイッチ回路と、
上記複数のビット線と上記電源ラインとの間に接続される複数の第２のスイッチ回路と、
プリチャージの期間を指示する第１の信号、および、アクセス対象として選択されたメモリセルを指示する第２の信号を入力し、上記複数の第１のスイッチ回路のうち、上記第２の信号が指示するメモリセルのビット線に接続された第１のスイッチ回路と、上記複数の第２のスイッチ回路とを、上記第１の信号が指示する期間においてオンに設定するスイッチ制御回路と、
を含み、
上記第２のスイッチ回路は、上記スイッチ制御回路によってオンに設定される場合に、接続されるビット線の電圧が上記第２の電圧より高くなるとオフし、
上記第１のスイッチ回路は、上記スイッチ制御回路によってオンに設定される場合に、接続されるビット線の電圧が上記第２の電圧より高くなってもオン状態を保つ、
請求項４に記載の半導体記憶装置。
【請求項６】
上記プリチャージ回路は、上記メモリセルへのアクセスを停止する動作モードにおいて、上記複数のビット線を電源ラインから遮断する、
請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルにアクセスする際にビット線のプリチャージを行うＳＲＡＭ（static random access memory）等の半導体記憶装置に関するものである。
【背景技術】
【０００２】
図８は、一般的なＳＲＡＭのプリチャージ回路とその周辺回路の構成例を示す図である。
【０００３】
ビット線対（ＢＬ，ＸＢＬ）は、図示しないＳＲＡＭのメモリセルに接続されており、そのアクセスの際に相補的に駆動される。すなわち、一方のビット線が電源電圧側に駆動され、他方のビット線がグランドレベル側に駆動される。
【０００４】
プリチャージ回路１００は、プリチャージ信号ＰＲＥがローレベルのとき、ビット線対（ＢＬ，ＸＢＬ）を電源ラインＶＤＤに接続して、各ビット線の寄生容量を電源電圧まで充電する。
すなわち、ビット線ＢＬおよびＸＢＬと電源ラインＶＤＤとの間にｐチャンネルＭＯＳ型のトランジスタ１０１および１０２がそれぞれ接続されており、そのゲートにプリチャージ信号ＰＲＥが入力されている。プリチャージ信号ＰＲＥがローレベルになると、トランジスタ１０１および１０２が共にオンして、ビット線対（ＢＬ，ＸＢＬ）と電源ラインＶＤＤとが接続される。
また、ビット線ＢＬおよびＸＢＬの間にｐチャンネルＭＯＳ型のトランジスタ１０３が接続されており、そのゲートに入力されるプリチャージ信号ＰＲＥがローレベルになることで、ビット線同士が接続される。
【０００５】
ビット線対（ＢＬ，ＸＢＬ）は、ｎチャンネルＭＯＳ型のトランジスタ１０４および１０５を介して、書き込みバッファ１０９に接続される。これらのトランジスタのゲートには、列選択信号ＣＬＭが入力されており、これがハイレベルになることで、ビット線対（ＢＬ，ＸＢＬ）と書き込みバッファ１０９とが接続される。
【０００６】
書き込みバッファ１０９は、書き込みイネーブル信号ＷＥがハイレベルのとき、書き込みデータＷＤＡＴに応じてビット線対（ＢＬ，ＸＢＬ）を相補的に駆動し、図示しないメモリセルにデータを書き込む。
【０００７】
また、ビット線対（ＢＬ，ＸＢＬ）は、ｐチャンネルＭＯＳ型のトランジスタ１０４および１０５を介してセンスアンプ１１０に接続される。これらのトランジスタのゲートには、列選択信号ＣＬＭをインバータ１０８において論理反転した信号が入力される。列選択信号ＣＬＭがハイレベルになると、インバータ１０８の出力がローレベルになり、トランジスタ１０４および１０５がオンして、ビット線対（ＢＬ，ＸＢＬ）とセンスアンプ１１０とが接続される。
【０００８】
センスアンプ１１０は、センスアンプイネーブル信号ＳＡＥがハイレベルのとき、ビット線対（ＢＬ，ＸＢＬ）の電圧差を増幅した読み出しデータＲＤＡＴを出力する。
【０００９】
図９は、図８に示すプリチャージ回路を有したＳＲＡＭの書き込みと読み出しの信号タイミングの一例を示す図である。
【００１０】
まず、書き込みサイクルについて説明する。
図９の例において、メモリセルへのアクセスはクロック信号ＣＫ（図９（Ａ））に同期して実行される。
前回のアクセスが終了してから次のアクセスが開始される前の期間Ｔ１０１において、プリチャージ信号ＰＲＥはローレベルに設定される。これにより、トランジスタ１０１〜１０３がオンしてビット線対（ＢＬ，ＸＢＬ）と電源ラインＶＤＤとが接続され、ビット線のプリチャージが行われる。
【００１１】
クロック信号ＣＫがローレベルからハイレベルに立ち上がると（時刻ｔ１０１）、図示しない列デコード回路においてアドレスデータに応じた列が選択され、当該選択された列に対応する列選択信号ＣＬＭがローレベルからハイレベルに立ち上がる（時刻ｔ１０２）。これにより、トランジスタ１０４〜１０７がオンして、書き込みバッファ１０９およびセンスアンプ１１０がそれぞれビット線対（ＢＬ，ＸＢＬ）に接続される。
【００１２】
列選択信号ＣＬＭが立ち上がると、次に書き込みイネーブル信号ＷＥがローレベルからハイレベルに立ち上がり、書き込みバッファ１０９においてビット線対（ＢＬ，ＸＢＬ）の駆動が開始される（時刻ｔ１０３）。すなわち、書き込みデータＷＤＡＴに応じて、ビット線対（ＢＬ，ＸＢＬ）の一方が電源電圧側、他方がグランドレベル側に駆動される。
【００１３】
書き込みバッファ１０９による駆動の開始に続いて、プリチャージ信号ＰＲＥがローレベルからハイレベルへ立ち上がり、ワード線ＷＬが活性化される（時刻ｔ１０４）。これにより、ビット線対（ＢＬ，ＸＢＬ）が電源ラインＶＤＤから切り離されて、メモリセルの記憶ノードに接続される。列選択信号ＣＬＭによって選択された列のメモリセルは、ビット線対（ＢＬ，ＸＢＬ）を介して書き込みバッファ１０９に接続されるため、その記憶ノードの電圧は、書き込みデータＷＤＡＴに応じて新たに設定される。
【００１４】
メモリセルの記憶データが書き換えられた後、書き込みイネーブル信号ＷＥがハイレベルからローレベルに立ち下がり、ワード線ＷＬが不活性化される（時刻ｔ１０５）。これにより、メモリセルの記憶ノードがビット線対（ＢＬ，ＸＢＬ）から切り離された状態になり、記憶データが保持される。
【００１５】
その後、列選択信号ＣＬＭおよびプリチャージ信号ＰＲＥがローレベルに立ち下り（時刻ｔ１０６）、再びビット線対（ＢＬ，ＸＢＬ）が電源ラインＶＤＤに接続されて、ビット線のプリチャージが行われる。
【００１６】
次に、読み出しサイクルについて説明する。
前回のアクセスが終了してから次のアクセスが開始される前の期間Ｔ１０２において、プリチャージ信号ＰＲＥがローレベルに設定されて、ビット線のプリチャージが行われる。
【００１７】
クロック信号ＣＫがローレベルからハイレベルに立ち上がると（時刻ｔ１０７）、列デコード回路においてアクセス対象の列が選択され、当該列に対応する列選択信号ＣＬＭがローレベルからハイレベルに立ち上がる（時刻ｔ１０８）。これにより、トランジスタ１０４〜１０７がオンして、書き込みバッファ１０９およびセンスアンプ１１０がそれぞれビット線対（ＢＬ，ＸＢＬ）に接続される。
【００１８】
列選択信号ＣＬＭが立ち上がると、次にプリチャージ信号ＰＲＥがローレベルからハイレベルへ立ち上がり、ワード線ＷＬが活性化される（時刻ｔ１０９）。これにより、ビット線対（ＢＬ，ＸＢＬ）が電源ラインＶＤＤから切り離されて、メモリセルの記憶ノードに接続される。すると、ビット線ＢＬおよびＸＢＬの電圧は、メモリセルの記憶ノードに保持されている電圧レベルに応じて、その一方が電源電圧からグランドレベルへ徐々に降下し、他方が電源電圧のまま保持される。
【００１９】
ワード線ＷＬが活性化された後、一定の時間を経て、センスアンプイネーブル信号ＳＡＥがローレベルからハイレベルに立ち上がり（時刻ｔ１１０）、センスアンプ１１０によってビット線対（ＢＬ，ＸＢＬ）の電圧差が増幅される。これにより、ビット線対（ＢＬ，ＸＢＬ）の電圧差に応じて読み出しデータＲＤＡＴが更新される。
【００２０】
その後、センスアンプイネーブル信号ＳＡＥがローレベルに戻り（時刻ｔ１１１）、ワード線ＷＬが不活性化されて（時刻ｔ１１２）、メモリセルがビット線対（ＢＬ，ＸＢＬ）から切り離される。次いで、列選択信号ＣＬＭおよびプリチャージ信号ＰＲＥがローレベルに立ち下り（時刻ｔ１１３）、再びビット線のプリチャージが行われる。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
ところで、近年、半導体集積回路の加工寸法の微細化によって電源電圧が低くなる傾向にあり、これに伴ってトランジスタのしきい電圧も低下している。しきい電圧が低下すると、製造上のばらつきや温度による特性のばらつきによってしきい電圧が僅に変動しても、リーク電流が急激に増大して消費電力が大きくなるという問題を生じる。
【００２２】
そのため、上述のようにプリチャージされたビット線から各メモリセルに流れ込むリーク電流の総和は、ＳＲＡＭ全体で非常に大きなものになり、消費電力を削減する上での障害になっている。
【００２３】
本発明はかかる事情に鑑みてなされたものであり、その目的は、ビット線のプリチャージによってビット線からメモリセルに流れ込むリーク電流を削減することができる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２４】
第１の発明の半導体記憶装置は、複数のビット線と、上記複数のビット線を介してアクセスされる複数のメモリセルと、上記ビット線のプリチャージを行うプリチャージ回路とを有する半導体記憶装置であって、上記プリチャージ回路は、上記複数のビット線のうち、アクセス対象として選択されたメモリセルのビット線にプリチャージを行い、他のビット線を電源ラインから遮断する。
【００２５】
上記第１の発明によると、上記プリチャージ回路において、上記複数のビット線のうち、アクセス対象として選択されたメモリセルのビット線にプリチャージが行われ、他のビット線は電源ラインから遮断される。すなわち、アクセス対象として選択されていないメモリセルに対し上記電源ラインから上記ビット線を介して流れる電流が遮断される。そのため、無駄な電源電流が減り、消費電力が削減される。
【００２６】
なお、上記プリチャージ回路は、上記複数のビット線と上記電源ラインとの間に接続される複数のスイッチ回路と、プリチャージの期間を指示する第１の信号、および、アクセス対象として選択されたメモリセルを指示する第２の信号を入力し、上記複数のスイッチ回路のうち、上記第２の信号が指示するメモリセルのビット線に接続されたスイッチ回路を、上記第１の信号が指示する期間においてオンに設定するスイッチ制御回路とを含んでも良い。
【００２７】
上記の構成によると、上記複数のスイッチ回路のうち、上記第２の信号によって指示されるメモリセルのビット線に接続されたスイッチ回路が、上記第１の信号によって指示されるプリチャージ期間においてオンに設定される。これにより、アクセス対象として選択されたメモリセルのビット線が、上記第１の信号で指示されるプリチャージ期間において上記スイッチ回路を介し上記電源ラインに接続される。
【００２８】
第２の発明の半導体記憶装置は、複数のビット線と、上記複数のビット線を介してアクセスされる複数のメモリセルと、上記ビット線のプリチャージを行うプリチャージ回路とを有する半導体記憶装置であって、上記プリチャージ回路は、上記複数のビット線のうち、アクセス対象として選択されたメモリセルのビット線を第１の電圧にプリチャージし、他のビット線を上記第１の電圧より低い第２の電圧にプリチャージする。
【００２９】
上記第２の発明によると、上記プリチャージ回路において、上記複数のビット線のうち、アクセス対象として選択されたメモリセルのビット線が上記第１の電圧にプリチャージされ、他のビット線が上記第１の電圧より低い上記第２の電圧にプリチャージされる。すなわち、アクセス対象として選択されていないメモリセルのビット線については、上記プリチャージ回路によって上記第１の電圧より低い上記第２の電圧にプリチャージされる。そのため、上記ビット線が一律に上記第１の電圧にプリチャージされる場合に比べて、上記ビット線から上記メモリセルに流れるリーク電流が減少する。また、上記ビット線の電圧がゼロになる場合に比べて、上記メモリセルをアクセスする際に上記ビット線を上記第１の電圧までプリチャージするために要する時間が短くなるため、上記メモリセルへのアクセスを高速化することが可能になる。
【００３０】
なお、上記プリチャージ回路は、上記複数のビット線と上記第１の電圧を供給する電源ラインとの間に接続される複数の第１のスイッチ回路と、上記複数のビット線と上記電源ラインとの間に接続される複数の第２のスイッチ回路と、プリチャージの期間を指示する第１の信号、および、アクセス対象として選択されたメモリセルを指示する第２の信号を入力し、上記複数の第１のスイッチ回路のうち、上記第２の信号が指示するメモリセルのビット線に接続された第１のスイッチ回路と、上記複数の第２のスイッチ回路とを、上記第１の信号が指示する期間においてオンに設定するスイッチ制御回路とを含んでも良い。この場合、上記第２のスイッチ回路は、上記スイッチ制御回路によってオンに設定される場合に、接続されるビット線の電圧が上記第２の電圧より高くなるとオフし、上記第１のスイッチ回路は、上記スイッチ制御回路によってオンに設定される場合に、接続されるビット線の電圧が上記第２の電圧より高くなってもオン状態を保つようにしても良い。
【００３１】
上記の構成によると、上記複数のスイッチ回路のうち、上記第２の信号によって指示されるメモリセルのビット線に接続された上記第１のスイッチ回路が、上記第１の信号によって指示されるプリチャージ期間においてオンに設定される。また、上記複数の第２のスイッチ回路については、上記第１の信号によって指示されるプリチャージ期間において一律にオンに設定される。
これにより、アクセス対象として選択されたメモリセルのビット線は、上記第１の信号で指示されるプリチャージ期間において、上記第１のスイッチ回路および上記第２のスイッチ回路を介して上記電源ラインに接続される。このビット線の電圧が上記第２の電圧より高くなると、上記第２のスイッチ回路はオフするが、上記第１のスイッチ回路はオン状態を保つため、当該ビット線の電圧は上記第２の電圧より高くなり、上記電源ラインから供給される上記第１の電圧に達する。
一方、アクセス対象として選択されていないメモリセルのビット線は、上記第１の信号で指示されるプリチャージ期間において、上記第２のスイッチ回路を介して上記電源ラインに接続される。このビット線の電圧が上記第２の電圧より高くなると、上記第２のスイッチ回路はオフするため、当該ビット線の電圧は上記第２の電圧までプリチャージされる。
【００３２】
上記第１および第２の発明の上記プリチャージ回路は、上記メモリセルへのアクセスを停止する動作モードにおいて、上記複数のビット線を電源ラインから遮断しても良い。
これにより、上記メモリセルへのアクセスが停止されている動作モードにおいて、上記電源ラインから上記ビット線を介し上記メモリセルに流れる電流が上記プリチャージ回路によって遮断されるため、無駄な電源電流が減少し、消費電力が削減される。
【発明の効果】
【００３３】
本発明によれば、ビット線のプリチャージによってビット線からメモリセルに流れるリーク電流を削減し、消費電力の増大を抑えることができる。
【発明を実施するための最良の形態】
【００３４】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成の一例を示す図である。
【００３５】
図１に示す半導体記憶装置は、制御回路１と、行デコード回路２と、列デコード回路３と、プリチャージ回路４と、列選択回路５と、センスアンプ６と、書き込みバッファ７と、ワード線ドライバＷＤ１，…，ＷＤｍ（ｍは１より大きい整数を示す）と、メモリセルアレイＭＡとを有する。
なお、プリチャージ回路４は、本発明のプリチャージ回路の一実施形態である。
【００３６】
メモリセルアレイＭＡは、ｍ行ｎ列（ｎは１より大きい整数を示す）の行列状に配列されたメモリセルＭＣ１１，…，ＭＣｍｎを有する。
第ｉ行（ｉは、１≦ｉ≦ｍの整数を示す）に属するメモリセルＭＣｉ１，…，ＭＣｉｎは、共通のワード線Ｗｉに接続される。
第ｊ列（ｊは、１≦ｊ≦ｎの整数を示す）に属するメモリセルＭＣ１ｊ，…，ＭＣｍｊは、共通のビット線対（ＢＬｊ，ＸＢＬｊ）に接続される。
【００３７】
図２は、第ｉ行および第ｊ列に配置されるメモリセルＭＣｉｊの構成の一例を示す図である。
図２に示すメモリセルは、ｎチャンネルＭＯＳ型のトランジスタＱｎ１，…，Ｑｎ４と、ｐチャンネルＭＯＳ型のトランジスタＱｐ１およびＱｐ２と有する。
【００３８】
トランジスタＱｐ１およびＱｎ１は、ドレインがノードＮ１に、ゲートがノードＮ２にそれぞれ共通接続されている。トランジスタＱｐ１のソースは電源ラインＶＤＤに、トランジスタＱｎ１のソースはグランドＧＮＤにそれぞれ接続されている。このトランジスタＱｐ１およびＱｎ１によって、ノードＮ２を入力、ノードＮ１を出力とする１つのＣＭＯＳインバータが構成されている。
【００３９】
トランジスタＱｐ２およびＱｎ２は、ドレインがノードＮ２に、ゲートがノードＮ１にそれぞれ共通接続されている。トランジスタＱｐ２のソースは電源ラインＶＤＤに、トランジスタＱｎ２のソースはグランドＧＮＤにそれぞれ接続されている。このトランジスタＱｐ２およびＱｎ２によって、ノードＮ１を入力、ノードＮ２を出力とする１つのＣＭＯＳインバータが構成されている。
【００４０】
上述した２つのＣＭＯＳインバータは、互いの入力と出力がリング状に接続されており、１つの記憶回路を構成している。
【００４１】
トランジスタＱｎ３はビット線ＢＬｊとノードＮ１との間に接続され、トランジスタＱｎ４はビット線ＸＢＬｊとノードＮ２との間に接続される。トランジスタＱｎ３およびＱｎ４は、ゲートがそれぞれワード線ＷＬｉに接続されており、ワード線ＷＬｉのレベルに応じて共通にオンまたはオフする。
【００４２】
図１の説明に戻る。
制御回路１は、メモリセルアレイＭＡに対する読み出し動作や書き込み動作を実行するために必要となる種々の制御信号を生成して、行デコード回路２、列デコード回路３、プリチャージ回路４、センスアンプ６、書き込みバッファ７に供給する。例えば、入力される選択信号Ｒ／Ｗに応じて読み出しまたは書き込みの何れの動作を実行するか選択し、イネーブル信号ＣＥがローレベルに設定された場合、当該選択した動作を実行するための種々の制御信号（後述するプリチャージ信号ＰＲＥ、センスアンプイネーブル信号ＳＡＥ、書き込みイネーブル信号ＷＥなど）をクロック信号ＣＫに同期して生成する。
【００４３】
行デコード回路２は、データの読み出し時や書き込み時において、制御回路１からの制御信号に従って行方向のアドレスデータＡＤＤ１をデコードし、このデコード結果に応じて、ｍ本のワード線ＷＬ１〜ＷＬｍの中からアクセス対象のメモリセルに接続される１本のワード線を選択する行選択信号を出力する。
【００４４】
ワード線ドライバＷＤ１〜ＷＤｍは、行デコード回路２から出力される行選択信号に従って、ｍ本のワード線ＷＬ１〜ＷＬｍのうち１本を活性化し、他のワード線を不活性化する。例えば、行選択信号によって指定されるワード線をハイレベルに設定し、他のワード線をローレベルに設定する。
【００４５】
列デコード回路３は、データの読み出し時や書き込み時において、制御回路１からの制御信号に従って列方向のアドレスデータＡＤＤ２をデコードし、このデコード結果に応じて、ｎ対のビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）の中からアクセス対象のメモリセルに接続される１対のビット線対を選択する列選択信号ＣＬＭを出力する。
【００４６】
プリチャージ回路４は、ｎ本のビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）のうち、列選択信号ＣＬＭによって選択されたビット線対にプリチャージを行い、他のビット線を電源ラインＶＤＤから遮断する。
【００４７】
列選択回路５は、ｎ本のビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）のうち、列選択信号ＣＬＭによって選択されたビット線対を後述するセンスアンプ６および書き込みバッファ７に接続する。
【００４８】
センスアンプ６は、センスアンプイネーブル信号ＳＡＥがハイレベルに設定された場合に、列選択回路５を介して接続されるビット線対の電圧差を増幅して、読み出しデータＲＤＡＴとして出力する。
【００４９】
書き込みバッファ７は、書き込みイネーブル信号ＷＥがハイレベルに設定された場合に、列選択回路５を介して接続されるビット線対を書き込みデータＷＤＡＴに応じて相補的に駆動する。すなわち、書き込みデータＷＤＡＴに応じて一方のビット線を電源電圧側、他方のビット線をグランドレベル側に駆動する。
【００５０】
ここで、プリチャージ回路４および列選択回路５の詳細な構成について、図３を参照して説明する。
図３は、プリチャージ回路４および列選択回路５の構成の一例を示す図であり、ビット線対（ＢＬｊ，ＸＢＬｊ）に関連する部分のみを抜き出して示している。
【００５１】
図３に示すプリチャージ回路４は、インバータ４０４と、ＮＡＮＤ回路４０５と、ｐチャンネルＭＯＳ型のトランジスタ４０１，４０２および４０３とを有する。
なお、トランジスタ４０１および４０２を含む回路は、本発明のスイッチ回路の一実施形態である。
インバータ４０４およびＮＡＮＤ回路４０５を含む回路は、本発明のスイッチ制御回路の一実施形態である。
【００５２】
インバータ４０４は、プリチャージ信号ＰＲＥを論理反転して出力する。
ＮＡＮＤ回路４０５は、第ｊ列が選択されている場合にハイレベル、選択されていない場合にローレベルとなる列選択信号ＣＬＭｊと、インバータ４０４の出力信号との反転論理積を出力する。なお、列選択信号ＣＬＭｊは、上述した列デコード回路３より出力される列選択信号ＣＬＭに含まれる信号である。
【００５３】
トランジスタ４０１は、ビット線ＢＬｊと電源ラインＶＤＤとの間に接続されており、ゲートにＮＡＮＤ回路４０５の出力信号が入力される。
トランジスタ４０２は、ビット線ＸＢＬｊと電源ラインＶＤＤとの間に接続されており、ゲートにＮＡＮＤ回路４０５の出力信号が入力される。
トランジスタ４０３は、ビット線ＢＬｊおよびＸＢＬｊの間に接続されており、ゲートにＮＡＮＤ回路４０５の出力信号が入力される。
【００５４】
上述した構成によると、プリチャージ信号ＰＲＥがローレベル、かつ、第ｊ列の列選択信号ＣＭＭｊがハイレベルの場合、ＮＡＮＤ回路４０５の出力がローレベルになってトランジスタ４０１〜４０３が全てオンし、ビット線対（ＢＬｊ，ＸＢＬｊ）が電源ラインＶＤＤに接続される。その他の場合、トランジスタ４０１〜４０３が全てオフして、ビット線対（ＢＬｊ，ＸＢＬｊ）が電源ラインＶＤＤから切り離される。
【００５５】
図３に示す列選択回路５は、ｎチャンネルＭＯＳ型のトランジスタ５０１および５０２と、ｐチャンネルＭＯＳ型のトランジスタ５０３および５０４と、インバータ５０５とを有する。
【００５６】
インバータ５０５は、第ｊ列の列選択信号ＣＬＭｊを論理反転して出力する。
トランジスタ５０１および５０２は、ビット線ＢＬｊおよびＸＢＬｊと書き込みバッファ７とを接続する配線上に挿入されており、ゲートに第ｊ列の列選択信号ＣＬＭｊがそれぞれ入力される。
トランジスタ５０３および５０４は、ビット線ＢＬｊおよびＸＢＬｊとセンスアンプ６とを接続する配線上に挿入されており、ゲートにインバータ５０５の出力信号がそれぞれ入力される。
【００５７】
上述した構成によると、第ｊ列がアクセス対象として選択されて列選択信号ＣＬＭｊがハイレベルになる場合、トランジスタ５０１〜５０４が全てオンし、センスアンプ６および書き込みバッファ７がビット線（ＢＬｊ，ＸＢＬｊ）にそれぞれ接続される。一方、第ｊ列がアクセス対象として選択されず列選択信号ＣＬＭｊがローレベルになる場合、トランジスタ５０１〜５０４が全てオフし、センスアンプ６および書き込みバッファ７がビット線（ＢＬｊ，ＸＢＬｊ）からそれぞれ切り離される。
【００５８】
ここで、上述した構成を有する本実施形態に係る半導体記憶装置の動作について、図４に示すタイミング図を参照して説明する。
【００５９】
まず、書き込み時の動作について説明する。
【００６０】
前回のアクセスが終了してから次のアクセスが開始される前の期間Ｔ１において、制御回路１は、プリチャージ信号ＰＲＥ（図４（Ｃ））をローレベルに設定する。またこのとき、制御回路１は、何れの列もアクセス対象として選択しないようにするため、列デコード回路３を制御して各列の列選択信号ＣＬＭ１〜ＣＬＭｎを全てローレベルに設定する。そのため、プリチャージ回路４における各列のトランジスタ４０１〜４０３は全てオフし、ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）は電源ラインＶＤＤから切り離された状態になる。
【００６１】
クロック信号ＣＫ（図４（Ａ））がローレベルからハイレベルに立ち上がると（時刻ｔ１）、制御回路１は列デコード回路３に対して列選択信号ＣＬＭの出力を指示する。この指示を受けて、列デコード回路３は、アドレスデータＡＤＤ２に応じた列（例えば第ｊ列）を選択し、この第ｊ列に対応する列選択信号ＣＬＭｊ（図４（Ｂ））をハイレベルに立ち上げる（時刻ｔ２）。これにより、プリチャージ回路４における第ｊ列のトランジスタ４０１〜４０３がオンし、ビット線対（ＢＬｊ，ＸＢＬｊ）が電源ラインＶＤＤに接続されて、プリチャージが開始される（図４（Ｆ））。
またこのとき、列選択回路５における第ｊ列のトランジスタ５０１〜５０４がオンして、センスアンプ６および書き込みバッファ７がビット線対（ＢＬｊ，ＸＢＬｊ）にそれぞれ接続される。
【００６２】
列選択信号ＣＬＭｊが立ち上がると、次に制御回路１は、書き込みイネーブル信号ＷＥ（図４（Ｄ））をハイレベルに設定する。これにより、書き込みバッファ７は、ビット線対の駆動を開始する（時刻ｔ３）。
【００６３】
書き込みバッファ７による駆動が開始されると、次に制御回路１は、プリチャージ信号ＰＲＥをハイレベルに立ち上げるとともに、行デコード回路２に対してワード線の活性化を指示する（時刻ｔ４）。これにより、ビット線対が全て電源ラインＶＤＤから切り離され、プリチャージ期間Ｔ２（時刻ｔ２〜ｔ４）が終了する。また、行デコード回路２によってアドレスデータＡＤＤ１に応じた行（例えば第ｉ行）が選択されて、この第ｉ行のワード線ＷＬｉ（図４（Ｅ））が活性化され、これに接続されるメモリセルＭＣｉ１〜ＭＣｉｎのトランジスタＱｎ３およびＱｎ４がそれぞれオンする。そして、この第ｉ行のメモリセルのうち、列デコード回路３によって選択された第ｊ列のメモリセルＭＣｉｊのビット線（ＢＬｊ，ＸＢＬｊ）が書き込みバッファ７に接続され、書き込みデータＷＤＡＴに応じて相補的に駆動される。これにより、アドレスデータＡＤＤ１およびＡＤＤ２で指定されるメモリセルＭＣｉｊのノードＮ１およびＮ２には、書き込みデータＷＤＡＴに応じた新たな電圧が設定される。
【００６４】
こうしてメモリセルＭＣｉｊの記憶データが書き換えられた後、制御回路１は、書き込みイネーブル信号ＷＥをローレベルに立ち下げるとともに、行デコード回路２に対してワード線の不活性化を指示する（時刻ｔ５）。これにより、メモリセルＭＣｉｊのノードＮ１およびＮ２がビット線対（ＢＬｉ，ＸＢＬｊ）から切り離された状態になり、新たに書き込まれた記憶データがメモリセルＭＣｉｊに保持される。
【００６５】
その後、制御回路１は、列デコード回路３を制御して各列の列選択信号ＣＬＭ１〜ＣＬＭｎを全てローレベルに設定するとともに、プリチャージ信号ＰＲＥをローレベルに設定して、次のアクセスを準備する（時刻ｔ６）。
【００６６】
次に、読み出し時の動作について説明する。
【００６７】
前回のアクセスが終了してから次のアクセスが開始される前の期間Ｔ３において、制御回路１はプリチャージ信号ＰＲＥをローレベルに設定する。このとき、制御回路１は、列選択信号ＣＬＭ１〜ＣＬＭｎを全てローレベルに設定するように列デコード回路３を制御するため、ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）は全て電源ラインＶＤＤから切り離された状態になる。
【００６８】
クロック信号ＣＫがローレベルからハイレベルに立ち上がると（時刻ｔ７）、制御回路１は列デコード回路３に対して列選択信号ＣＬＭの出力を指示する。この指示を受けて、列デコード回路３は、アドレスデータＡＤＤ２に応じた第ｊ列の列選択信号ＣＬＭｊをハイレベルに立ち上げる（時刻ｔ８）。これにより、プリチャージ回路４における第ｊ列のトランジスタ４０１〜４０３がオンし、ビット線対（ＢＬｊ，ＸＢＬｊ）が電源ラインＶＤＤに接続されて、プリチャージが開始される（図４（Ｆ））。
またこのとき、列選択回路５における第ｊ列のトランジスタ５０１〜５０４がオンして、センスアンプ６および書き込みバッファ７がビット線対（ＢＬｊ，ＸＢＬｊ）にそれぞれ接続される。
【００６９】
列選択信号ＣＬＭｊが立ち上がると、次に制御回路１は、プリチャージ信号ＰＲＥをローレベルからハイレベルへ立ち上げるとともに、行デコード回路２に対してワード線の活性化を指示する（時刻ｔ９）。これにより、ビット線対が全て電源ラインＶＤＤから切り離され、プリチャージ期間Ｔ４（時刻ｔ８〜ｔ９）が終了する。また、行デコード回路２によってアドレスデータＡＤＤ１に応じた行（例えば第ｉ行）が選択されて、この第ｉ行のワード線ＷＬｉ（図４（Ｅ））が活性化され、これに接続されるメモリセルＭＣｉ１〜ＭＣｉｎのトランジスタＱｎ３およびＱｎ４がそれぞれオンする。
【００７０】
ここで、各メモリセルにおけるノードＮ１、Ｎ２の電圧は、その記憶データの値に応じて、一方が電源電圧、他方がグランドレベルに保持されている。
また、時刻ｔ９の直前において、第ｊ列のビット線（ＢＬｊ，ＸＢＬｊ）は電源電圧にプリチャージされている。
従って、時刻ｔ９において第ｊ列のビット線（ＢＬｊ，ＸＢＬｊ）がメモリセルＭＣｉｊのノードＮ１およびＮ２に接続されると、その一方のビット線が電源電圧からグランドレベルへ徐々に降下し、他方のビット線が電源電圧のまま保持される。すなわち、ビット線（ＢＬｊ，ＸＢＬｊ）のビット線間には、メモリセルＭＣｉｊの記憶データに応じた電圧差が生じる。
【００７１】
ワード線を活性化した後、一定の時間を経て、制御回路１はセンスアンプイネーブル信号ＳＡＥ（図４（Ｇ））をハイレベルに立ち上げる（時刻ｔ１０）。センスアンプイネーブル信号ＳＡＥがハイレベルになると、センスアンプ６は、列選択回路５を介して接続されるメモリセルＭＣｉｊのビット線（ＢＬｊ，ＸＢＬｊ）の電圧差を増幅する。これにより、アドレスデータＡＤＤ１およびＡＤＤ２で指定されるメモリセルＭＣｉｊのノードＮ１およびＮ２の電圧に応じて、センスアンプ６の読み出しデータＲＤＡＴが更新される。
【００７２】
こうしてメモリセルＭＣｉｊの記憶データが読み出されると、制御回路１は、センスアンプイネーブル信号ＳＡＥをローレベルに戻し（時刻ｔ１１）、行デコード回路２に対してワード線の不活性化を指示する（時刻ｔ１２）。これにより各メモリセルのノードＮ１，Ｎ２がビット線対から切り離される。
その後、制御回路１は、列デコード回路３を制御して各列の列選択信号ＣＬＭ１〜ＣＬＭｎを全てローレベルに設定するとともに、プリチャージ信号ＰＲＥをローレベルに設定して、次のアクセスを準備する（時刻ｔ１３）。
【００７３】
以上説明したように、本実施形態に係る半導体記憶装置によると、ｎ対のビット線対（ＢＬ１，ＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）のうち、列デコード回路３においてアクセス対象として選択された列のビット線対がプリチャージ回路４によって電源電圧にプリチャージされ、他のビット線対が電源ラインＶＤＤから遮断される。すなわち、アクセス対象として選択されていないメモリセルに対しビット線対を介して電源ラインＶＤＤから流れ込むリーク電流が、プリチャージ回路４によって遮断される。その結果、全てのビット線対を一律に電源電圧にプリチャージする図８に示した従来回路と比較して、電源ラインＶＤＤから非アクセス対象のメモリセルに流れる無駄なリーク電流を減らせるため、無駄な電源電流を減少させ、消費電力の削減を図ることができる。
【００７４】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
【００７５】
第２の実施形態に係る半導体記憶装置は、図１に示す半導体記憶装置におけるプリチャージ回路４を、次に述べるプリチャージ回路４Ａに置き換えたものである。
【００７６】
すなわち、プリチャージ回路４Ａは、メモリセルへのアクセスを行う動作モードにおいて、先に述べたプリチャージ回路４と同様、ｎ本のビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）のうち列選択信号ＣＬＭにおいて選択されたビット線対にプリチャージを行い、他のビット線を電源ラインＶＤＤから遮断する。
これに加えて、プリチャージ回路４Ａは、メモリセルへのアクセスを停止する動作モード（スタンバイモード）において、ｎ対のビット線対（ＢＬ１，ＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）を全て電源ラインＶＤＤから遮断する。
【００７７】
図５は、このプリチャージ回路４Ａの構成の一例を示す図であり、ビット線対（ＢＬｊ，ＸＢＬｊ）に関連する部分を抜き出して示している。また、図３と図５の同一符号は同一の構成要素を示している。
【００７８】
図５に示すプリチャージ回路４Ａは、図３に示すプリチャージ回路４におけるインバータ４０４の代わりに、ＡＮＤ回路４０８と、インバータ４０６および４０７とを設けたものである。
【００７９】
インバータ４０６は、イネーブル信号ＣＥを論理反転して出力する。
インバータ４０７は、プリチャージ信号ＰＲＥを論理反転して出力する。
ＡＮＤ回路４０８は、インバータ４０６および４０７の出力信号の論理積を出力する。
トランジスタ４０１〜４０３のゲートには、ＡＮＤ回路４０８の出力信号がそれぞれ入力される。
【００８０】
上記の構成によると、イネーブル信号ＣＥがローレベルの場合、ＮＡＮＤ回路４０５には、プリチャージ信号ＰＲＥの論理反転信号と列選択信号ＣＬＭｊとが入力されるため、図３に示すプリチャージ回路４と等価になり、これと同様なプリチャージ動作が実行される。
一方、イネーブル信号ＣＥがハイレベルになるスタンバイモードでは、ＡＮＤ回路４０８の出力が常にローレベルとなり、トランジスタ４０１〜４０３はオフに設定される。そのため、ｎ対のビット線対（ＢＬ１，ＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）は全て電源ラインＶＤＤから遮断される。
【００８１】
このように、メモリセルへのアクセスを停止するスタンバイモードにおいて、電源ラインＶＤＤからビット線対（ＢＬ１，ＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）を介して各メモリセルに流れる電流は、全てプリチャージ回路４Ａによって遮断される。そのため、スタンバイモードにおいても、ビット線からメモリセルに流れるリーク電流によって生じる消費電力を効果的に削減することができる。
【００８２】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
【００８３】
第３の実施形態に係る半導体記憶装置は、図１に示す半導体記憶装置におけるプリチャージ回路４および列選択回路５を、次に述べるプリチャージ回路４Ｂおよび列選択回路５Ｂに置き換えたものである。
【００８４】
プリチャージ回路４Ｂは、メモリセルへのアクセスを行う動作モードにおいて、ｎ本のビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）のうち、列選択信号ＣＬＭにおいて選択されたビット線対を電源ラインＶＤＤの電源電圧にプリチャージし、他のビット線については、この電源電圧より低い電圧にプリチャージする。
【００８５】
また、プリチャージ回路４Ｂは、メモリセルへのアクセスを停止するスタンバイモードにおいて、先に述べたプリチャージ回路４Ａと同様に、ｎ対のビット線対（ＢＬ１，ＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）を全て電源ラインＶＤＤから遮断する。
【００８６】
列選択回路５Ｂは、ｎ本のビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）のうち、列選択信号ＣＬＭにおいて選択されたビット線対をセンスアンプ６および書き込みバッファ７に接続する。ただし、書き込みを行わない場合については、ビット線対を書き込みバッファ７に接続せず、センスアンプ６のみを接続する。
【００８７】
図６は、プリチャージ回路４Ｂおよび選択回路５Ｂの構成の一例を示す図であり、ビット線対（ＢＬｊ，ＸＢＬｊ）に関連する部分を抜き出して示している。また、図５と図６の同一符号は同一の構成要素を示している。
【００８８】
図６に示すプリチャージ回路４Ｂは、図５に示すプリチャージ回路４Ａと同様な構成を有するとともに、各ビット線対に対応するｎチャンネルＭＯＳ型のトランジスタ４０９および４１０を更に有している。
なお、トランジスタ４０１および４０２を含む回路は、本発明の第１のスイッチ回路の一実施形態である。
トランジスタ４０９および４１０を含む回路は、本発明の第２のスイッチ回路の一実施形態である。
インバータ４０６および４０７と、ＡＮＤ回路４０８と、ＮＡＮＤ回路４０５とを含む回路は、本発明のスイッチ制御回路の一実施形態である。
【００８９】
トランジスタ４０９および４１０は、それぞれビット線ＢＬｊおよびＸＢＬｊと電源ラインＶＤＤとの間に接続されており、ゲートにＡＮＤ回路４０８の出力信号が入力される。
【００９０】
ＡＮＤ回路４０８の出力がハイレベルのとき、すなわちプリチャージ信号ＰＲＥおよびイネーブル信号ＣＥが共にローレベルのときに、各列のビット線対はそれぞれトランジスタ４０９および４１０を介して電源ラインＶＤＤに接続される。
【００９１】
図６に示す列選択回路５Ｂは、図３および図５に示す列選択回路５と同様な構成を有するとともに、インバータ５０６と、それぞれのビット線対に対応するＮＯＲ回路５０７とを更に有している。
【００９２】
インバータ５０６は、書き込みイネーブル信号ＷＥを論理反転して出力する。
ＮＯＲ回路５０７は、インバータ５０５および５０６の出力信号の反転論理和を出力する。
トランジスタ５０１および５０２のゲートには、ＮＯＲ回路５０７の出力信号が入力される。
【００９３】
ＮＯＲ回路５０７の出力がハイレベルのとき、すなわち列選択信号ＣＬＭｊおよび書き込みイネーブル信号ＷＥが共にハイレベルのときに、第ｊ列のビット線対（ＢＬｊ，ＸＢＬｊ）はトランジスタ５０１および５０２を介して書き込みバッファ７に接続される。
【００９４】
ここで、上述した構成を有する本実施形態に係る半導体記憶装置の動作について、図７に示すタイミング図を参照して説明する。
【００９５】
まず、書き込み時の動作について説明する。
この場合、イネーブル信号ＣＥはローレベルに設定される。
【００９６】
前回のアクセスが終了してから次のアクセスが開始される前の期間Ｔ２１において、制御回路１は、プリチャージ信号ＰＲＥ（図７（Ｃ））をローレベルに設定するとともに、列デコード回路３を制御して各列の列選択信号ＣＬＭ１〜ＣＬＭｎを全てローレベルに設定する。これにより、プリチャージ回路４Ｂにおいては、ＮＡＮＤ回路４０５の出力がハイレベルになり、各列のトランジスタ４０１〜４０３が全てオフする。また、ＡＮＤ回路４０８の出力がハイレベルになり、各列のトランジスタ４０９および４１０が全てオンする。
その結果、ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）は、ｎチャンネルＭＯＳ型のトランジスタを介して電源ラインＶＤＤに接続された状態になる。
【００９７】
ここで、トランジスタ４０９および４１０のゲートに入力されるＡＮＤ回路４０８のハイレベルの出力電圧は、電源ラインＶＤＤの電源電圧とほぼ等しい電圧であるため、各ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）の電圧は、電源電圧に対してｎチャンネルＭＯＳ型トランジスタのしきい電圧Ｖｔｈだけ低い電圧になる。
【００９８】
すなわち、ビット線の電圧と電源電圧との電圧差がしきい電圧Ｖｔｈよりも大きくなると、ｎチャンネルＭＯＳ型トランジスタ（４０９、４１０）はオン状態となり、電源ラインＶＤＤからビット線に対して電流が流れて、ビット線の電圧が上昇する。そして、ビット線の電圧と電源電圧との電圧差がしきい電圧Ｖｔｈに達すると、ｎチャンネルＭＯＳ型トランジスタ（４０９、４１０）がオンからオフに変化し、電源ラインＶＤＤからビット線への電流の供給が停止される。従って、各ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）の電圧は、電源電圧に対してしきい電圧Ｖｔｈだけ低い電圧になる。
【００９９】
クロック信号ＣＫ（図７（Ａ））がローレベルからハイレベルに立ち上がると（時刻ｔ２１）、制御回路１は列デコード回路３に対して列選択信号ＣＬＭの出力を指示する。この指示を受けて、列デコード回路３は、アドレスデータＡＤＤ２に応じた第ｊ列の列選択信号ＣＬＭｊ（図７（Ｂ））をハイレベルに立ち上げる（時刻ｔ２２）。これにより、プリチャージ回路４Ｂにおける第ｊ列のトランジスタ４０１〜４０３がオンする。
【０１００】
ｐチャンネルＭＯＳ型のトランジスタ４０１〜４０３は、ビット線対（ＢＬｊ，ＸＢＬｊ）の電圧と電源電圧との電圧差がしきい電圧Ｖｔｈより小さくなってもオン状態を保持することができるため、ビット線対（ＢＬｊ，ＸＢＬｊ）の電圧は、期間Ｔ２１におけるプリチャージ電圧から電源電圧に向かって更に上昇する。このとき、ｎチャンネルＭＯＳ型のトランジスタ４０９および４１０はオフ状態になる。
【０１０１】
列選択信号ＣＬＭｊが立ち上がると、次に制御回路１は、書き込みイネーブル信号ＷＥ（図７（Ｄ））をハイレベルに設定する。これにより、列選択回路５Ｂにおける第ｊ列のＮＯＲ回路５０７の出力がハイレベルとなって、第ｊ列のトランジスタ５０１および５０２がオンし、ビット線（ＢＬｊ，ＸＢＬｊ）が書き込みバッファ７に接続される。また、書き込みバッファ７は、ハイレベルの書き込みイネーブル信号ＷＥを受けて、ビット線対の駆動を開始する（時刻ｔ２３）。
【０１０２】
書き込みバッファ７による駆動が開始されると、次に制御回路１は、プリチャージ信号ＰＲＥをハイレベルに立ち上げるとともに、行デコード回路２に対してワード線の活性化を指示する（時刻ｔ２４）。これにより、ビット線対が全て電源ラインＶＤＤから切り離され、プリチャージ期間Ｔ２２（時刻ｔ２２〜ｔ２４）が終了する。また、行デコード回路２によってアドレスデータＡＤＤ１に応じた第ｉ行のワード線ＷＬｉ（図７（Ｅ））が活性化され、これに接続されるメモリセルＭＣｉ１〜ＭＣｉｎのトランジスタＱｎ３およびＱｎ４がそれぞれオンする。そして、この第ｉ行のメモリセルのうち、列デコード回路３によって選択された第ｊ列のメモリセルＭＣｉｊのビット線（ＢＬｊ，ＸＢＬｊ）が書き込みバッファ７に接続され、書き込みデータＷＤＡＴに応じて相補的に駆動される。これにより、アドレスデータＡＤＤ１およびＡＤＤ２で指定されるメモリセルＭＣｉｊのノードＮ１およびＮ２には、書き込みデータＷＤＡＴに応じた新たな電圧が設定される。
【０１０３】
こうしてメモリセルＭＣｉｊの記憶データが書き換えられた後、制御回路１は、書き込みイネーブル信号ＷＥをローレベルに立ち下げるとともに、行デコード回路２に対してワード線の不活性化を指示する（時刻ｔ２５）。これにより、メモリセルＭＣｉｊのノードＮ１およびＮ２がビット線対（ＢＬｉ，ＸＢＬｊ）から切り離された状態になり、新たに書き込まれた記憶データがメモリセルＭＣｉｊに保持される。
【０１０４】
その後、制御回路１は、列デコード回路３を制御して各列の列選択信号ＣＬＭ１〜ＣＬＭｎを全てローレベルに設定するとともに、プリチャージ信号ＰＲＥをローレベルに設定して、次のアクセスを準備する（時刻ｔ２６）。
【０１０５】
次に、読み出し時の動作について説明する。
この場合も、イネーブル信号ＣＥはローレベルに設定される。
【０１０６】
前回のアクセスが終了してから次のアクセスが開始される前の期間Ｔ２３において、制御回路１は、プリチャージ信号ＰＲＥをローレベルに設定するとともに、列デコード回路３を制御して各列の列選択信号ＣＬＭ１〜ＣＬＭｎを全てローレベルに設定する。これにより、先に述べた期間Ｔ２１と同様に、ビット線対（ＢＬ１，ＸＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）の電圧は、電源ラインＶＤＤの電源電圧に対してｎチャンネルＭＯＳ型トランジスタのしきい電圧Ｖｔｈだけ低い電圧にプリチャージされる。
【０１０７】
クロック信号ＣＫがローレベルからハイレベルに立ち上がると（時刻ｔ２７）、制御回路１は列デコード回路３に対して列選択信号ＣＬＭの出力を指示する。この指示を受けて、列デコード回路３は、アドレスデータＡＤＤ２に応じた第ｊ列の列選択信号ＣＬＭｊをハイレベルに立ち上げる（時刻ｔ２８）。これにより、プリチャージ回路４における第ｊ列のトランジスタ４０１〜４０３がオンし、ビット線対（ＢＬｊ，ＸＢＬｊ）の電圧は電源電圧に向かって更に上昇する。このとき、ｎチャンネルＭＯＳ型のトランジスタ４０９および４１０は、オフ状態になる。
また、列選択信号ＣＬＭｊがハイレベルになると、列選択回路５における第ｊ列のトランジスタ５０３および５０４がオンして、センスアンプ６がビット線対（ＢＬｊ，ＸＢＬｊ）に接続される。
【０１０８】
列選択信号ＣＬＭｊが立ち上がると、次に制御回路１は、プリチャージ信号ＰＲＥをローレベルからハイレベルへ立ち上げるとともに、行デコード回路２に対してワード線の活性化を指示する（時刻ｔ２９）。これにより、ビット線対が全て電源ラインＶＤＤから切り離され、プリチャージ期間Ｔ２４（時刻ｔ２８〜ｔ９）が終了する。また、行デコード回路２によってアドレスデータＡＤＤ１に応じた第ｉ行のワード線ＷＬｉが活性化されて、これに接続されるメモリセルＭＣｉ１〜ＭＣｉｎのトランジスタＱｎ３およびＱｎ４がそれぞれオンする。
【０１０９】
ここで、各メモリセルにおけるノードＮ１、Ｎ２の電圧は、その記憶データの値に応じて、一方が電源電圧、他方がグランドレベルに保持されている。
また、時刻ｔ２９の直前において、第ｊ列のビット線（ＢＬｊ，ＸＢＬｊ）は電源ラインＶＤＤの電源電圧にプリチャージされている。
従って、時刻ｔ２９において第ｊ列のビット線対（ＢＬｊ，ＸＢＬｊ）がメモリセルＭＣｉｊのノードＮ１およびＮ２に接続されると、その一方のビット線は電源電圧からグランドレベルへ徐々に降下し、他方のビット線は電源電圧のまま保持される。すなわち、ビット線対（ＢＬｊ，ＸＢＬｊ）のビット線間には、メモリセルＭＣｉｊの記憶データに応じた電圧差が生じる。
【０１１０】
ワード線を活性化した後、一定の時間を経て、制御回路１はセンスアンプイネーブル信号ＳＡＥをハイレベルに立ち上げる（時刻ｔ３０）。センスアンプイネーブル信号ＳＡＥがハイレベルになると、センスアンプ６は、列選択回路５を介して接続されるメモリセルＭＣｉｊのビット線（ＢＬｊ，ＸＢＬｊ）の電圧差を増幅する。これにより、アドレスデータＡＤＤ１およびＡＤＤ２で指定されるメモリセルＭＣｉｊのノードＮ１、Ｎ２の電圧に応じて、センスアンプ６の読み出しデータＲＤＡＴが更新される。
【０１１１】
こうしてメモリセルＭＣｉｊの記憶データが読み出されると、制御回路１は、センスアンプイネーブル信号ＳＡＥをローレベルに戻し（時刻ｔ３１）、行デコード回路２に対してワード線の不活性化を指示する（時刻ｔ３２）。これにより各メモリセルのノードＮ１，Ｎ２がビット線対から切り離される。
その後、制御回路１は、列デコード回路３を制御して各列の列選択信号ＣＬＭ１〜ＣＬＭｎを全てローレベルに設定するとともに、プリチャージ信号ＰＲＥをローレベルに設定して、次のアクセスを準備する（時刻ｔ３３）。
【０１１２】
次に、スタンバイモードの動作について説明する。
スタンバイモードにおいては、イネーブル信号ＣＥがハイレベルに設定され、メモリセルへのアクセスが停止される。
【０１１３】
イネーブル信号ＣＥがハイレベルになると、ＡＮＤ回路４０８の出力がローレベル、ＮＡＮＤ回路４０５の出力がハイレベルになるため、トランジスタ４０１、４０２、４０３、４０９、４１０は何れもオフ状態になり、全てのビット線対は電源ラインＶＤＤから切り離された状態になる。
【０１１４】
以上説明したように、本実施形態に係る半導体記憶装置によると、ｎ対のビット線対（ＢＬ１，ＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）のうち、列デコード回路３においてアクセス対象として選択された列のビット線対がプリチャージ回路４によって電源ラインＶＤＤの電源電圧にプリチャージされ、他のビット線対がこの電源電圧よりしきい電圧Ｖｔｈだけ低い電圧にプリチャージされる。そのため、全てのビット線対を一律に電源電圧にプリチャージする図８に示した従来回路と比較して、アクセス対象として選択されていないメモリセルに流れるリーク電流を減らすことが可能となり、消費電力の削減を図ることができる。
【０１１５】
また、先に述べた第１および第２の実施形態に係る半導体記憶装置では、アクセス対象として選択されていないメモリセルのビット線を電源ラインＶＤＤから遮断するため、例えば書き込み動作によってビット線をローレベルに駆動すると、その後アクセスが行われない場合、ビット線はローレベルのままとなる。従って、次にアクセスする際には、ビット線をローレベルからハイレベルにプリチャージする必要がある。そのため、より高速なアクセスを必要とする場合には、この充電に要する時間がアクセス速度の低下要因となる場合がある。
例えば図４（Ｆ）においてビット線をローレベルからハイレベルにプリチャージする期間Ｔ４が長くなると、クロック信号ＣＫの立ち上がり時刻ｔ７から読み出しデータＲＤＡＴの確定時刻ｔ１１までの時間（読み出しアクセス時間）Ｔ６が長くなってしまう。
これに対し、本実施形態に係る半導体記憶装置においては、アクセス対象の確定後に必要なプリチャージ電圧がｐチャンネルＭＯＳ型トランジスタのしきい電圧Ｖｔｈだけであり、グランドレベルから電源電圧までを充電する場合に比べて、そのプリチャージに要する時間を短くすることができる。これにより、第１および第２の実施形態に係る半導体記憶装置と比較して、アクセス速度をより高速化することができる。
【０１１６】
また、本実施形態に係る半導体記憶装置によれば、第２の実施形態と同様に、メモリセルへのアクセスが停止されるスタンバイモードにおいて、電源ラインＶＤＤとビット線対（ＢＬ１，ＢＬ１）〜（ＢＬｎ，ＸＢＬｎ）とを遮断することによって、スタンバイモードにおける消費電力を削減することができる。
【０１１７】
更に、図６に示す列選択回路５Ｂにおいて、書き込みバッファ７とビット線との接続を読み出しアクセス時に遮断することにより、書き込みバッファ７が負荷としてセンスアンプ６に接続されなくなるため、センスアンプ６による電圧差の増幅動作をより高速化することができる。
【０１１８】
以上、本発明の幾つかの実施形態について説明したが、本発明は上記の形態のみに限定されるものではなく、種々のバリエーションを含んでいる。
【０１１９】
例えば、図６に示すプリチャージ回路４Ｂでは、ｎチャンネルＭＯＳ型のトランジスタのしきい電圧Ｖｔｈを利用して、電源電圧よりも低いプリチャージ電圧を生成しているが、プリチャージ電圧の生成方法はこれに限定されない。例えば、異なる複数の電源電圧を使用するシステムにおいては、それらを利用して異なるプリチャージ電圧をビット線に供給しても良い。
【０１２０】
また、メモリセルの非アクセス期間においてビット線を電源電圧より低い電圧にプリチャージする場合、上述の実施形態では、例えば図７（Ｆ）の期間Ｔ２３に示すように、その全期間に渡ってプリチャージ電圧の供給を行っているが、本本発明はこれに限定されない。すなわち、非アクセス期間の一部（例えば非アクセス期間の後半）に限ってプリチャージ電圧の供給を行うようにしても良い。この場合、プリチャージ電圧を供給しない他の期間において、ビット線を電源ラインから遮断することにより、電源ラインからビット線を介してメモリセルに流れるリーク電流を更に減らすことができる。
【０１２１】
上述した実施形態においては、ＳＲＡＭ型の半導体記憶装置を例に挙げて説明しているが、これに限らず、メモリセルへのアクセス時にビット線をプリチャージする他の種々の半導体記憶装置（例えばＤＲＡＭなど）についても本発明は広く適用可能である。
【図面の簡単な説明】
【０１２２】
【図１】第１の実施形態に係る半導体記憶装置の構成の一例を示す図である。
【図２】メモリセルの構成の一例を示す図である。
【図３】第１の実施形態に係るプリチャージ回路の構成の一例を示す図である。
【図４】第１の実施形態に係る半導体記憶装置における書き込み時および読み出し時の信号タイミングの一例を示す図である。
【図５】第２の実施形態に係るプリチャージ回路の構成の一例を示す図である。
【図６】第３の実施形態に係るプリチャージ回路の構成の一例を示す図である。
【図７】第３の実施形態に係る半導体記憶装置における書き込み時および読み出し時の信号タイミングの一例を示す図である。
【図８】従来の半導体記憶装置におけるプリチャージ回路の構成例を示す図である。
【図９】従来の半導体記憶装置における書き込み時および読み出し時の信号タイミングの一例を示す図である。
【符号の説明】
【０１２３】
１…制御回路、２…行デコード回路、３…列デコード回路、４，４Ａ，４Ｂ…プリチャージ回路、５，５Ｂ…列選択回路、６…センスアンプ、７…書き込みバッファ、ＷＤ１〜ＷＤｍ…ワード線ドライバ、ＭＡ…メモリセルアレイ、ＭＣ１１〜ＭＣｍｎ…メモリセル、ＷＬ１〜ＷＬｍ…ワード線、ＢＬ１〜ＢＬｎ，ＸＢＬ１〜ＸＢＬｎ…ビット線、４０１〜４０３，５０３，５０４，Ｑｐ１，Ｑｐ２…ｐチャンネルＭＯＳ型トランジスタ、４０９，４１０，５０１，５０２，Ｑｎ１〜Ｑｎ４…ｎチャンネルＭＯＳ型トランジスタ、４０４，４０６，４０７，５０５，５０６…インバータ、４０８…ＡＮＤ回路、４０５…ＮＡＮＤ回路、５０７…ＮＯＲ回路
【図１】
2006040431.tif 000003
【図２】
2006040431.tif 000004
【図３】
2006040431.tif 000005
【図４】
2006040431.tif 000006
【図５】
2006040431.tif 000007
【図６】
2006040431.tif 000008
【図７】
2006040431.tif 000009
【図８】
2006040431.tif 000010
【図９】
2006040431.tif 000011