(57)【要約】【課題】トランジスタの特性に適応した仕事関数をもつデュアルメタルゲートを備え、トランジスタ特性や信頼性を向上させた半導体装置およびその製造方法を提供する。【解決手段】半導体基板１上に、ゲート絶縁膜３および金属層４を形成する。ｎＭＯＳ領域あるいはｐＭＯＳ領域のいずれか、例えばｐＭＯＳ領域にバリアメタル層５を形成した後に、全面に導電層６として例えばポリシリコンを成膜する。ｎＭＯＳ領域およびｐＭＯＳ領域において、ゲート電極形状に加工した後に、熱処理を行う。これにより、ｎＭＯＳ領域では、金属層４と導電層６の合金層７からなる第２ゲート電極Ｇ２が形成される。ｐＭＯＳ領域では、バリアメタル層５により金属層４と導電層６との反応が抑制され、積層膜からなる第１ゲート電極Ｇ１となる。【選択図】図４
2006165068.tif 000002
【特許請求の範囲】
【請求項１】
第１トランジスタが形成される第１領域および第２トランジスタが形成される第２領域を有する半導体基板に、ゲート絶縁膜を形成する工程と、
前記第１領域および前記第２領域のゲート絶縁膜上に金属層を形成する工程と、
前記第１領域の前記金属層上にバリアメタル層を形成する工程と、
前記第１領域の前記バリアメタル層上および前記第２領域の金属層上に、導電層を形成する工程と、
前記第１領域の前記金属層、前記バリアメタル層および前記導電層を加工して第１ゲート電極を形成し、並びに前記第２領域の前記金属層および前記導電層をゲート電極形状に加工する工程と、
前記第２領域の前記金属層および前記導電層を反応させて、前記金属層と前記導電層の合金からなる第２ゲート電極を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記第１領域の前記金属層上にバリアメタル層を形成する工程は、
前記第２領域の前記金属層を覆い、前記第１領域の前記金属層を露出させるマスク層を形成する工程と、
前記マスク層から露出した前記第１領域の前記金属層の表面を改質させて、前記バリアメタル層を形成する工程と、
前記マスク層を除去する工程と
を有する請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１領域の前記金属層上にバリアメタル層を形成する工程は、
前記第１領域および前記第２領域の前記金属層上に前記バリアメタル層を形成する工程と、
前記第１領域の前記バリアメタル層を覆い、前記第２領域の前記バリアメタル層を露出するマスク層を形成する工程と、
前記バリアメタル層のエッチングを行い、前記第２領域の前記バリアメタル層を除去する工程と、
前記マスク層を除去する工程と
を有する請求項１記載の半導体装置の製造方法。
【請求項４】
前記導電層は、シリコンを含む
請求項１記載の半導体装置の製造方法。
【請求項５】
半導体基板に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属層、前記金属層上に形成されたバリアメタル層、および前記バリアメタル層上に形成された導電層を含む第１ゲート電極と、
を備えた第１トランジスタと、
前記第１トランジスタとは異なる領域において、前記半導体基板に形成された前記ゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記金属層を構成する材料と、前記導電層を構成する材料との合金を含む第２ゲート電極と、
を備えた第２トランジスタと
を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳという）とｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳという）とで異なるゲート電極材料を用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
トランジスタの高集積化、高速化は、スケーリング則に基づき、トランジスタの微細化によって実現してきている。ゲート絶縁膜の薄膜化が進められ、例えばゲート長が０．１μｍ以下のトランジスタにおいては、ゲート絶縁膜は２ｎｍ以下に薄膜する必要がある。通常ゲート電極材料としては、多結晶Ｓｉ（ポリシリコン）が用いられている。
【０００３】
この理由としては、ゲート電極直下のゲート絶縁膜との界面が安定している点が挙げられる。また、ポリシリコン内部へイオン注入あるいは拡散等の技術を用いて不純物を導入することが容易なので、不純物の元素や濃度を選択して、ｎＭＯＳ及びｐＭＯＳ各々に、最適な仕事関数を持つゲート電極を形成して、最適な閾値を得ることが可能である点が挙げられる。
【０００４】
しかしながら、トランジスタの微細化が進むに従って、ゲート電極の空乏化の問題が顕著になっている。このゲート電極の空乏化はポリシリコンが半導体であるがゆえに抑制困難な現象である。
【０００５】
そこで、ポリシリコンに代わって金属膜をゲート絶縁膜の上に直接成膜することによって、ゲート電極の空乏化を抑制できることが広く報告され、メタルゲートの開発が注目されている。
【０００６】
しかし、メタルゲートを１種類の金属で形成した場合は、ゲート電極の仕事関数はｎＭＯＳ、ｐＭＯＳともに同じ値となるので、従来のポリシリコンゲートのように、ｎＭＯＳ、ｐＭＯＳのゲート電極の仕事関数を調整することが困難になり、適正な閾値を得ることが出来ない。
【０００７】
これを克服するためには、デュアルメタルゲート、即ち、ｎＭＯＳにはｎ型ポリシリコンと同様の仕事関数を有するメタル材料を採用し、ｐＭＯＳにはｐ型ポリシリコンと同様の仕事関数を有するメタル材料を採用するといったように、ｎＭＯＳ、ｐＭＯＳ各々のメタル材料を選択することが提案されている。
【０００８】
このデュアルメタルゲートをデバイス構造に実現する手法として、例えば、第１層目のメタルを成膜した後に、通常のフォトリソグラフィ技術を用いて、ｐＭＯＳ領域のみレジストで覆い、ｎＭＯＳ領域の第１層目のメタル膜を、薬液等を用いて除去する。その後、第２層目のメタルを成膜することによって、ｎＭＯＳ、ｐＭＯＳ各々に適した仕事関数を得ることが可能になるプロセスが提案されている（非特許文献１参照）。
【特許文献１】特開２００３−２５８１２１号公報
【非特許文献１】S.B.Samavedam et al.,“Dual-Metal Gate CMOS with HfO2 Gate Dielectric” IEDM Tech.Dig.pp433-436,2002
【非特許文献２】Kouji Matsuo et al.,“New Dual Metal Gate by Using WSix for nMOS and Pt-alloyed WSix for pMOS” SSDM pp732-733, 2003
【非特許文献３】C.cabral et al., “Dual Workfunction Fully Silicided Metal Gates” Symp. VLSI Tech. Dig. pp184-185, 2004
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、このようなプロセスを用いた場合、第１層目のメタル膜を除去する時や、レジストを除去する際に、下層のゲート絶縁膜にダメージを与えて特性を劣化させる懸念がある。一方で、ダマシンゲート技術を用いて、ゲート絶縁膜へダメージを与えずにデュアルメタルゲートを形成する技術が開示されている（特許文献１参照）。
【００１０】
本発明では、当該特許文献１に記載のプロセスとは異なるプロセスを用いて、異なる構造のデュアルメタルゲートを有し、半導体特性等に優れ、製造効率の良い半導体装置およびその製造方法を提供する。
【００１１】
本発明の目的は、ゲート絶縁膜の信頼性を低下させることなく、トランジスタの特性に適応した仕事関数をもつデュアルメタルゲートを効率良く形成することができる半導体装置の製造方法を提供することにある。
【００１２】
本発明の他の目的は、トランジスタの特性に適応した仕事関数をもつデュアルメタルゲートを備え、トランジスタ特性や信頼性を向上させた半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記の目的を達成するため、本発明の半導体装置の製造方法は、第１トランジスタが形成される第１領域および第２トランジスタが形成される第２領域を有する半導体基板に、ゲート絶縁膜を形成する工程と、前記第１領域および前記第２領域のゲート絶縁膜上に金属層を形成する工程と、前記第１領域の前記金属層上にバリアメタル層を形成する工程と、前記第１領域の前記バリアメタル層上および前記第２領域の金属層上に、導電層を形成する工程と、前記第１領域の前記金属層、前記バリアメタル層および前記導電層を加工して第１ゲート電極を形成し、並びに前記第２領域の前記金属層および前記導電層をゲート電極形状に加工する工程と、前記第２領域の前記金属層および前記導電層を反応させて、前記金属層と前記導電層の合金からなる第２ゲート電極を形成する工程とを有する。
【００１４】
上記の本発明の半導体装置の製造方法では、第１領域および第２領域のゲート絶縁膜上に金属層を形成した後に、第１領域のみバリアメタル層を形成している。その後、導電層を形成した後に、第１領域の金属層、バリアメタル層および導電層、並びに第２領域の金属層および導電層をゲート電極形状に加工する。
ゲート電極形状に加工した後に、熱処理を施すことにより、バリアメタル層のない第２領域では、金属層と導電層が反応して、これらの合金からなる第２ゲート電極となる。第１領域では、バリアメタル層が存在するため、金属層と導電層の反応は抑制される。したがって、第１領域ではゲート絶縁膜上に金属層を有する第１ゲート電極が形成される。
以上のように、第１領域のトランジスタでは金属層の仕事関数によりしきい値が調節され、第２領域のトランジスタでは合金層の仕事関数によりしきい値が調節される。
【００１５】
上記の目的を達成するため、本発明の半導体装置は、半導体基板に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属層、前記金属層上に形成されたバリアメタル層、および前記バリアメタル層上に形成された導電層を含む第１ゲート電極と、を備えた第１トランジスタと、前記第１トランジスタとは異なる領域において、前記半導体基板に形成された前記ゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記金属層を構成する材料と、前記導電層を構成する材料との合金を含む第２ゲート電極と、を備えた第２トランジスタとを有する。
【００１６】
上記の本発明の半導体装置では、第１トランジスタの第１ゲート電極は、ゲート絶縁膜上に形成された金属層、バリアメタル層、導電層を含む。第１トランジスタのしきい値は、ゲート絶縁膜の直上の金属層の仕事関数により調節される。
第２トランジスタの第２ゲート電極は、上記の第１ゲート電極の材料と、導電層の材料を利用して形成されており、当該両材料の合金により形成されている。第２領域のトランジスタのしきい値は、合金層の仕事関数により調節される。
【発明の効果】
【００１７】
本発明の半導体装置の製造方法によれば、ゲート絶縁膜の信頼性を低下させることなく、トランジスタの特性に適応した仕事関数をもつデュアルメタルゲートを効率良く形成することができる。
本発明の半導体装置によれば、トランジスタの特性に適応した仕事関数をもつデュアルメタルゲートを備えることから、トランジスタ特性や信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【００１９】
（第１実施形態）
図１〜図６は、本実施形態に係る半導体装置の製造工程を示す工程断面図である。以下では、ｎチャネルＭＯＳトランジスタが形成される領域をｎＭＯＳ領域と称し、ｐチャネルＭＯＳトランジスタが形成される領域をｐＭＯＳ領域と称する。
【００２０】
まず、図１（ａ）に示すように、例えばシリコンからなる半導体基板１に、ＳＴＩ（Shallow Trench Isolation）技術等を用いて、素子分離絶縁膜２を形成する。続いて、ｎＭＯＳ領域およびｐＭＯＳ領域の半導体基板１上に、ゲート絶縁膜３を形成する。ゲート絶縁膜３として、例えば熱酸化により酸化シリコンを形成する。なお、酸化シリコン以外にもいわゆる高誘電体膜（high-k膜）をゲート絶縁膜３として形成してもよい。高誘電体膜としては、例えば酸化ハフニウム膜が挙げられる。酸化ハフニウム膜は、例えばＣＶＤ法あるいはスパッタリング法により窒化ハフニウム膜を形成した後に、当該窒化ハフニウム膜を酸化することにより形成できる。
【００２１】
次に、図１（ｂ）に示すように、ｐＭＯＳ領域およびｎＭＯＳ領域のゲート絶縁膜３上に、金属層４を形成する。金属層４として、例えばｐＭＯＳに適した仕事関数をもつタングステン（Ｗ）膜をＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法、スパッタリング法などを用いて成膜する。なお、後述するように、合金化（例えばシリサイド化）した層と、純粋な金属材料とで仕事関数差があれば構わないため、例えば、Ｎｉ，Ｃｏ，Ｈｆ，Ｚｒ，Ｔｉ，Ｃｒ，Ｖ，Ｔａ，Ｒｕ等などを用いてもよい。
【００２２】
次に、図２（ａ）に示すように、フォトリソグラフィ技術を用いて、ｐＭＯＳ領域（第１領域）を露出し、ｎＭＯＳ領域（第２領域）を覆うレジストマスク（マスク層）１１を形成する。
【００２３】
次に、図２（ｂ）に示すように、ｐＭＯＳ領域に例えば窒素をイオン注入して、ｐＭＯＳ領域の金属層４の表面を窒化する（図中、窒化領域５ａとして示す）。続いて、図３（ａ）に示すように、レジストマスク１１を除去した後に、熱処理を施すことにより、例えば、窒化領域５ａが窒化タングステン（ＷＮ）からなるバリアメタル層５となる。ここでは、ｐＭＯＳ領域の金属層４の表面を窒化する方法として、イオン注入の例を挙げたが、プラズマ処理を用いて窒化してもよい。このバリアメタル層５は、金属層４と後に成膜する導電層（例えばポリシリコン）との反応を抑制するためのものである。したがって、バリアメタル層５としての機能を有していれば、ＷＮに限定されない。
【００２４】
次に、図３（ｂ）に示すように、ｐＭＯＳ領域のバリアメタル層５上およびｎＭＯＳ領域の金属層４上に、導電層６を成膜する。導電層６として、例えばポリシリコンを成膜する。なお、アモルファスシリコンであってもよい。また、後述するように金属層４と合金化して仕事関数を制御できる導電材料であればよく、例えば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ），モリブデン（Ｍｏ）、チタン（Ｔｉ）などの他の材料を用いてもよい。
【００２５】
次に、図４（ａ）に示すように、フォトリソグラフィ技術、およびエッチング技術を用いて、ｐＭＯＳ領域の金属層４、バリアメタル層５および導電層６、並びにｎＭＯＳ領域の金属層４および導電層６をゲート電極形状に加工する。
【００２６】
次に、ＲＴＡ（Rapid Thermal Annealing）等を用いて熱処理を行う。これにより、図４（ｂ）に示すように、金属層４と導電層６とが接触しているｎＭＯＳ領域では、金属層４と導電層６とが反応して、合金層７が形成される。金属層４としてタングステンを用い、導電層６としてポリシリコンを用いた場合には、金属層４はシリサイド化されて、タングステンシリサイド（ＷＳｉ）からなる合金層７が形成される。一方で、ｐＭＯＳ領域では、金属層４と導電層６との間に、バリアメタル層５が介在しているため、金属層４と導電層６との間の反応は抑制される。これにより、ｐＭＯＳ領域には、金属層４と、バリアメタル層５と、導電層６の積層膜からなる第１ゲート電極Ｇ１が形成される。また、ｎＭＯＳ領域には、合金層７からなる第２ゲート電極Ｇ２が形成される。
【００２７】
ゲート電極形成後には、半導体基板１のｐＭＯＳ領域およびｎＭＯＳ領域のそれぞれにソース・ドレイン領域を形成するが、ソース・ドレイン領域の構造に特に限定はない。例えば、図５（ａ）に示すように、リソグラフィ技術およびイオン注入技術を用いて、ｐＭＯＳ領域にｐ型エクステンション領域８ｐを形成し、ｎＭＯＳ領域にｎ型エクステンション領域８ｎを形成する。ｐ型エクステンション領域８ｐの形成では、ｐ型不純物として例えばボロンをイオン注入し、ｎ型エクステンション領域８ｎの形成では、ｎ型不純物として例えば砒素あるいはリンをイオン注入する。
【００２８】
次に、図５（ｂ）に示すように、例えば半導体基板１の全面に、窒化シリコン膜と酸化シリコン膜を堆積した後、エッチバックを施すことにより、第１ゲート電極Ｇ１および第２ゲート電極Ｇ２の側壁に、サイドウォール絶縁膜９を形成する。
【００２９】
次に、図６に示すように、リソグラフィ技術およびイオン注入技術を用いて、ｐＭＯＳ領域にｐ型ソース・ドレイン領域１０ｐを形成し、ｎＭＯＳ領域にｎ型ソース・ドレイン領域１０ｎを形成する。ｐ型ソース・ドレイン領域１０ｐの形成では、ｐ型不純物として例えばボロンをイオン注入し、ｎ型ソース・ドレイン領域１０ｎの形成では、ｎ型不純物として例えば砒素あるいはリンをイオン注入する。
【００３０】
以上により、ｐＭＯＳ領域では金属層４、バリアメタル層５、導電層６の積層膜からなる第１ゲート電極Ｇ１を備えたｐＭＯＳトランジスタが形成され、ｎＭＯＳ領域では合金層７からなる第２ゲート電極Ｇ２を備えたｎＭＯＳトランジスタが製造される。
【００３１】
例えば、ｎ型ＭＯＳトランジスタの第２ゲート電極Ｇ２には、仕事関数が４．６ｅＶ以下、望ましくは４．３ｅＶ以下の材料が必要となる。また、ｐＭＯＳトランジスタの第１ゲート電極Ｇ１には、仕事関数が４．６ｅＶ以上、望ましくは４．９ｅＶ以上の材料が必要となる。しきい値の制御に必要な上記の仕事関数は、ゲート絶縁膜に直接接する金属材料に要求される。
【００３２】
第１層目の金属層４は限定されないが、例えばタングステン（Ｗ）を用いた場合、タングステン（１１０）の仕事関数は５．２５ｅＶであり、ｐＭＯＳに適する。一方タングステンシリサイド（ＷＳｉ）の場合は、ｎＭＯＳに適する（非特許文献２参照）。
【００３３】
また、別例でコバルト（Ｃｏ）を用いた場合、コバルト（Ｃｏ）の仕事関数は５．０ｅＶであり、ｐＭＯＳに適する。一方コバルトシリサイド（ＣｏＳｉ）の場合は、リン（Ｐ）をドープしたポリシリコンとシリサイド化させた場合は、４．２６ｅＶとｎＭＯＳに適した仕事関数が得られる（非特許文献３参照）。
【００３４】
このように、ｐＭＯＳもしくはｎＭＯＳどちらか一方において、第１層目の金属層４を上層の導電層６と反応させ、他方を上層の導電層６と反応させないメタルゲートを形成することによって、ｎＭＯＳ、ｐＭＯＳともに適正な閾値を得ることが可能になる。
【００３５】
上記の半導体装置の製造方法では、ゲート絶縁膜３上に成膜された金属層４を利用して、一方のトランジスタ（本例ではｐＭＯＳ）には当該金属層４の仕事関数をそのまま利用し、他方のトランジスタ（本例ではｎＭＯＳ）には金属層４上に堆積した導電層６との合金層７を形成して仕事関数を当該トランジスタに合わせてシフトさせている。
【００３６】
したがって、下層のゲート絶縁膜にダメージや汚染等を与えることなしに、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタのそれぞれに適応した仕事関数をもつメタルゲートを形成することが出来る。また、ｎＭＯＳ、ｐＭＯＳのゲート電極を同時に形成するプロセスなので、効率の良いプロセスである。
【００３７】
（第２実施形態）
図７〜図１０は、本実施形態に係る半導体装置の製造工程を示す工程断面図である。
【００３８】
まず、第１実施形態と同様にして、半導体基板１に素子分離絶縁膜２を形成し、ゲート絶縁膜３および金属層４を堆積させる。本実施形態では、金属層４を堆積した後に、図７（ａ）に示すように、バリアメタル層５を成膜する。バリアメタル層５として、例えば、スパッタリング法あるいはＣＶＤ法により窒化タングステン膜を成膜する。このバリアメタル層５は、金属層４と後に成膜する導電層（例えばポリシリコン）との反応を抑制するためのものである。したがって、バリアメタル層５としての機能を有していれば、ＷＮに限定されない。例えば、バリアメタル層５として、窒化タングステン以外にも、窒化チタン（ＴｉＮ）や、窒化タンタル（ＴａＮ）、窒化ジルコニウム（ＺｒＮ）等の窒化メタルや、シリコンが含まれる、タングステンシリコンナイトライド（ＷＳｉＮ）、チタンシリコンナイトライド(ＴｉＳｉＮ)、タンタルシリコンナイトライド（ＴａＳｉＮ）等を成膜してもよい。
【００３９】
次に、図７（ｂ）に示すように、フォトリソグラフィ技術を用いて、ｎＭＯＳ領域を露出し、ｐＭＯＳ領域を覆うレジストマスク（マスク層）１２を形成する。
【００４０】
次に、図８（ａ）に示すように、例えばウェット洗浄を行うことにより、ｎＭＯＳ領域におけるバリアメタル層５を除去する。その後、レジストマスク１２を除去する。
【００４１】
次に、図８（ｂ）に示すように、ｐＭＯＳ領域のバリアメタル層５上およびｎＭＯＳ領域の金属層４上に、導電層６を成膜する。導電層６として、例えばポリシリコンを成膜する。なお、導電層６として、第１実施形態で示した他の材料を用いてもよい。
【００４２】
次に、図９（ａ）に示すように、フォトリソグラフィ技術、およびエッチング技術を用いて、ｐＭＯＳ領域の金属層４、バリアメタル層５および導電層６、並びにｎＭＯＳ領域の金属層４および導電層６をゲート電極形状に加工する。
【００４３】
次に、ＲＴＡ（Rapid Thermal Annealing）等を用いて熱処理を行う。これにより、図９（ｂ）に示すように、金属層４と導電層６とが接触しているｎＭＯＳ領域では、金属層４と導電層６とが反応して、合金層７が形成される。金属層４としてタングステンを用い、導電層６としてポリシリコンを用いた場合には、金属層４はシリサイド化されて、タングステンシリサイド（ＷＳｉ）からなる合金層７が形成される。一方で、ｐＭＯＳ領域では、金属層４と導電層６との間に、バリアメタル層５が介在しているため、金属層４と導電層６との間の反応は抑制される。これにより、ｐＭＯＳ領域には、金属層４と、バリアメタル層５と、導電層６の積層膜からなる第１ゲート電極Ｇ１が形成される。また、ｎＭＯＳ領域には、合金層７からなる第２ゲート電極Ｇ２が形成される。
【００４４】
ゲート電極形成後には、半導体基板１のｐＭＯＳ領域およびｎＭＯＳ領域のそれぞれにソース・ドレイン領域を形成するが、ソース・ドレイン領域の構造に特に限定はない。例えば、第１実施形態と同様にして、図１０（ａ）に示すように、ｐＭＯＳ領域にｐ型エクステンション領域８ｐを形成し、ｎＭＯＳ領域にｎ型エクステンション領域８ｎを形成した後、第１ゲート電極Ｇ１および第２ゲート電極Ｇ２の側壁に、サイドウォール絶縁膜９を形成する。さらに、ｐＭＯＳ領域にｐ型ソース・ドレイン領域１０ｐを形成し、ｎＭＯＳ領域にｎ型ソース・ドレイン領域１０ｎを形成する。
【００４５】
以上により、ｐＭＯＳ領域では金属層４、バリアメタル層５、導電層６の積層膜からなる第１ゲート電極Ｇ１を備えたｐＭＯＳトランジスタが形成され、ｎＭＯＳ領域では合金層７からなる第２ゲート電極Ｇ２を備えたＣＭＯＳトランジスタが製造される。
【００４６】
本実施形態に係る半導体装置によっても、第１実施形態と同様の理由で、ｎＭＯＳ、ｐＭＯＳともに適正な閾値を得ることができる。
【００４７】
上記の半導体装置の製造方法によっても、下層のゲート絶縁膜にダメージや汚染等を与えることなしに、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタのそれぞれに適応した仕事関数をもつメタルゲートを形成することが出来る。また、ｎＭＯＳ、ｐＭＯＳのゲート電極を同時に形成するプロセスなので、効率の良いプロセスである。
【００４８】
本発明は、上記の実施形態の説明に限定されない。
本実施形態では、ｐｌａｎｅｒ型構造のゲート電極を示したが、ダマシンゲート構造等でも構わない。また、ｎＭＯＳ側のゲート電極を合金化したが、ｐＭＯＳ側のゲート電極を合金化してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００４９】
【図１】第１実施形態に係る半導体装置の製造における工程断面図である。
【図２】第１実施形態に係る半導体装置の製造における工程断面図である。
【図３】第１実施形態に係る半導体装置の製造における工程断面図である。
【図４】第１実施形態に係る半導体装置の製造における工程断面図である。
【図５】第１実施形態に係る半導体装置の製造における工程断面図である。
【図６】第１実施形態に係る半導体装置の断面図である。
【図７】第２実施形態に係る半導体装置の製造における工程断面図である。
【図８】第２実施形態に係る半導体装置の製造における工程断面図である。
【図９】第２実施形態に係る半導体装置の製造における工程断面図である。
【図１０】第２実施形態に係る半導体装置の断面図である。
【符号の説明】
【００５０】
１…半導体基板、２…素子分離絶縁膜、３…ゲート絶縁膜、４…金属層、５…バリアメタル層、６…導電層、７…合金層、８ｐ…ｐ型エクステンション領域、８ｎ…ｎ型エクステンション領域、９…サイドウォール絶縁膜、１０ｐ…ｐ型ソース・ドレイン領域、１０ｎ…ｎ型ソース・ドレイン領域、１１…レジストマスク、１２…レジストマスク、Ｇ１…第１ゲート電極、Ｇ２…第２ゲート電極
【図１】
2006165068.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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