(57)【要約】  【課題】  外部から供給される電源電圧に基づいて複数の電源電位を生成する電源回路を含む半導体集積回路において、実動作時における電圧関係を改善する。  【解決手段】  この半導体集積回路は、電源電圧を昇圧して昇圧電圧を生成する第１の昇圧回路１０と、基準電位に基づいて第１の電位を生成して電源電位として出力する第１の増幅回路２０と、第１の電位を分圧して第２の電位を含む複数の電位を生成する分圧回路３０と、分圧回路によって生成される第２の電位をバッファして出力する第２の増幅回路４２と、第２の電位以外の所定数の電位をバッファして電源電位として出力する増幅回路４１及び４３と、第１の電位と第２の電位とに基づいて昇圧動作を行うことにより、第１の昇圧回路によって生成される昇圧電圧よりも高い電源電圧を生成する第２の昇圧回路５０とを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
外部から供給される電源電圧に基づいて複数の電源電位を生成する半導体集積回路であって、
外部から供給される電源電圧を昇圧して昇圧電圧を生成する第１の昇圧回路と、
前記第１の昇圧回路によって生成される昇圧電圧が供給されて動作し、基準電位に基づいて第１の電位を生成して電源電位として出力する第１の増幅回路と、
前記第１の増幅回路によって生成される第１の電位を分圧して、第２の電位を含む複数の電位を生成する分圧回路と、
前記第１の昇圧回路によって生成される昇圧電圧が供給されて動作し、前記分圧回路によって生成される第２の電位をバッファして出力する第２の増幅回路と、
前記第１の昇圧回路によって生成される昇圧電圧が供給されて動作し、前記分圧回路によって生成される第２の電位以外の所定数の電位をバッファして電源電位として出力する複数の増幅回路と、
前記第１の増幅回路によって生成される第１の電位と、前記第２の増幅回路から出力される第２の電位とに基づいて昇圧動作を行うことにより、前記第１の昇圧回路によって生成される昇圧電圧よりも高い電源電圧を生成する第２の昇圧回路と、
を具備する半導体集積回路。
【請求項２】
前記分圧回路が、配線層のパターンを変更するのみで、複数の電位の内から選択された１つの電位を前記第２の電位として出力するように構成されている、請求項１記載の半導体集積回路。
【請求項３】
前記分圧回路が、複数の電位の内から選択された１つの電位を前記第２の電位として出力するための少なくとも１つのヒューズを含む、請求項１記載の半導体集積回路。
【請求項４】
前記分圧回路が、外部から供給される制御信号に従って複数の電位の内から１つの電位を選択して前記第２の電位として出力するための少なくとも１つのスイッチ回路を含む、請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部から供給される電源電圧に基づいて複数の電源電位を生成する電源回路を含む半導体集積回路に関し、特に、液晶パネルを駆動するために用いられる複数の電源電位を生成する電源回路を含む半導体集積回路に関する。
【背景技術】
【０００２】
液晶パネルを駆動するためには、複数の駆動電位が必要である。そのため、電源回路が複数の電源電位を発生し、液晶ドライバ回路が、それらの電源電位を利用して、液晶パネルの電極に印加する駆動電位を出力する。
【０００３】
以前は、電源回路が、システムから供給される電源電位ＶＤＤと電源電位ＶＳＳとの間の電源電圧を分割することによって、液晶ドライバ回路に必要な電源電位を作り出していたが、近年においては、消費電力を低減するために、システムから供給される電源電圧が小さくなっており、電源電位ＶＤＤよりも高い電源電位や、電源電位ＶＳＳよりも低い電源電位を、電源回路において作り出す必要がある。
【０００４】
図７に、そのような従来の電源回路の構成例を示す。この電源回路は、システムから電源電位ＶＤＤ及び電源電位ＶＳＳ（この例においては接地電位）が供給され、これらの間の電源電圧を２倍に昇圧して２倍昇圧電圧ＶＤＤ×２を生成する２倍昇圧回路１０と、２倍昇圧電圧が供給されて動作し、基準電位ＶＲＥＦを増幅して電源電位Ｖ１を生成するオペアンプ２０と、電源電位Ｖ１と電源電位ＶＳＳとの間の電圧を分割する抵抗Ｒ１〜Ｒ３と、抵抗分割によって得られた１つの電位をバッファして電源電位ＶＣを出力するオペアンプ４４と、抵抗分割によって得られた他の電位をバッファして電源電位ＭＶ１を出力するオペアンプ４５と、電源電位Ｖ１と電源電位ＭＶ１とに基づいて昇圧動作を行うことにより電源電位Ｖ２を出力する昇圧回路５０とを有している。
【０００５】
この例においては、システムから２．８Ｖの電源電位ＶＤＤを供給される電源回路が、無負荷時において、６．０Ｖの電源電位Ｖ２と、４．５Ｖの電源電位Ｖ１と、３．０Ｖの電源電位ＶＣと、１．５Ｖの電源電位ＭＶ１を生成する。なお、電源電位ＶＳＳ及び電源電位ＭＶ２は、０Ｖである。このように、電源電位Ｖ２は、２倍昇圧電圧ＶＤＤ×２よりも高くなっている。
【０００６】
ここで、２倍昇圧回路１０の替わりに３倍昇圧回路を用いるようにすれば、電源電位Ｖ２についてもオペアンプを介して出力することが可能であるが、液晶ドライバ回路において消費電流が大きいのは電源電位Ｖ１及びＭＶ１であるので、３倍昇圧回路を用いると、電力損失が増加して電力供給効率が低下してしまう。そこで、６．０Ｖの電源電位Ｖ２については、４．５Ｖの電源電位Ｖ１と１．５Ｖの電源電位ＭＶ１とに基づいて昇圧回路５０が昇圧動作を行って生成することにより、電力損失を低減している。
【０００７】
ところで、液晶パネルに直流成分が印加されると液晶の光学特性や信頼性が低下してしまうので、液晶パネルは交流駆動しなければならず、そのために、電源電位ＶＣを中心として、電源電位Ｖ１と電源電位ＭＶ１とが対象関係にあり、電源電位Ｖ２と電源電位ＭＶ２とが対象関係にある必要がある。
【０００８】
図８は、図７に示す従来の電源回路における負荷電流の増加に伴う電源電位の低下を示す図である。この電源回路において、オペアンプ２０、４４、４５の出力インピーダンスは１０Ω以下と小さいが、昇圧回路５０の出力インピーダンスは１ｋΩ程度と比較的大きな値である。その結果、負荷電流が流れると、電源電位Ｖ２は、電源電位Ｖ１、ＶＣ、ＭＶ１よりも大きな割合で低下してしまう。その結果、負荷電流が流れる実動作時において、電源電位Ｖ２と電源電位Ｖ１との差ΔＶ（＋）が電源電位ＭＶ１と電源電位ＭＶ２との差ΔＶ（−）とバランスせずに、液晶パネルに直流成分が印加されてしまうという現象が生じる。このような現象は、「バイアスずれ」と呼ばれている。
【０００９】
関連する技術として、下記の特許文献１には、比較的簡単な回路構成で駆動用半導体素子の駆動電圧を安定化する液晶表示装置の駆動回路が開示されている。この駆動回路においては、駆動用半導体素子へのバイアス電圧の入力配線の電圧をバイアス電源部の演算増幅器の反転入力端子にフィードバックする帰還回路が設けられている。しかしながら、このような回路構成は、演算増幅器から出力される電圧よりも高い電源電圧が演算増幅器に供給される場合にのみ適用できるものであって、図７に示すように、供給される電源電圧よりも高い電圧を出力する昇圧回路５０においては、適用することができない。
【００１０】
また、下記の特許文献２には、コモン側駆動電圧とセグメント側電圧との関係を精度良く実現するために、セグメント側電圧を分割するための２つの抵抗の内のどちらかをトリミングした液晶用電源回路が開示されている。しかしながら、図７に示すような電源回路においては、トリミングによって無負荷時における電圧関係の精度を改善しても、負荷電流が流れる実動作時における電圧関係を改善することはできない。
【特許文献１】特開平６−２３０３３８号公報（第１頁、図１）
【特許文献２】特開２００１−１１７０６８号公報（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、上記の点に鑑み、本発明は、外部から供給される電源電圧に基づいて複数の電源電位を生成する電源回路を含む半導体集積回路において、負荷電流が流れる実動作時における電圧関係を改善することを目的とする。
【課題を解決するための手段】
【００１２】
以上の課題を解決するため、本発明に係る半導体集積回路は、外部から供給される電源電圧に基づいて複数の電源電位を生成する半導体集積回路であって、外部から供給される電源電圧を昇圧して昇圧電圧を生成する第１の昇圧回路と、第１の昇圧回路によって生成される昇圧電圧が供給されて動作し、基準電位に基づいて第１の電位を生成して電源電位として出力する第１の増幅回路と、第１の増幅回路によって生成される第１の電位を分圧して、第２の電位を含む複数の電位を生成する分圧回路と、第１の昇圧回路によって生成される昇圧電圧が供給されて動作し、分圧回路によって生成される第２の電位をバッファして出力する第２の増幅回路と、第１の昇圧回路によって生成される昇圧電圧が供給されて動作し、分圧回路によって生成される第２の電位以外の所定数の電位をバッファして電源電位として出力する複数の増幅回路と、第１の増幅回路によって生成される第１の電位と、第２の増幅回路から出力される第２の電位とに基づいて昇圧動作を行うことにより、第１の昇圧回路によって生成される昇圧電圧よりも高い電源電圧を生成する第２の昇圧回路とを具備する。
【００１３】
ここで、分圧回路は、配線層のパターンを変更するのみで、複数の電位の内から選択された１つの電位を第２の電位として出力するように構成されても良い。あるいは、分圧回路は、複数の電位の内から選択された１つの電位を第２の電位として出力するための少なくとも１つのヒューズを含んでも良く、外部から供給される制御信号に従って複数の電位の内から１つの電位を選択して第２の電位として出力するための少なくとも１つのスイッチ回路を含んでも良い。
【発明の効果】
【００１４】
本発明によれば、第１の増幅回路によって第１の電位を生成すると共に、分圧回路によって各種の電源電位の他に第２の電位を生成し、第２の電位をバッファして出力する第２の増幅回路を設けて、第１の増幅回路によって生成される第１の電位と第２の増幅回路から出力される第２の電位とに基づいて、第１の昇圧回路によって生成される昇圧電圧よりも高い電源電圧を生成することにより、負荷電流が流れる実動作時における電圧関係を改善することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路に含まれている電源回路の構成を示す図である。図１に示すように、この電源回路は、システム等の外部回路から供給される電源電位ＶＤＤと電源電位ＶＳＳ（本実施形態においては、接地電位とする）が供給され、これらの間の電源電圧を２倍に昇圧して２倍昇圧電圧ＶＤＤ×２を生成する２倍昇圧回路１０と、オペアンプ２０と、分圧回路３０と、オペアンプ４１〜４３と、昇圧回路５０とを有しており、液晶ドライバ回路に印加する複数の電源電位Ｖ２、Ｖ１、ＶＣ、ＭＶ１、ＭＶ２を生成する。
【００１６】
例えば、電源回路に供給される電源電位ＶＤＤは２．８Ｖであり、電源回路において生成される電源電位は、電源電位Ｖ２を６．０Ｖ、電源電位Ｖ１を４．５Ｖ、電源電位ＶＣを３．０Ｖ、電源電位ＭＶ１を１．５Ｖとすることを目標とする。なお、電源電位ＶＳＳ及び電源電位ＭＶ２は、０Ｖである。このように、電源電位Ｖ２は、２倍昇圧電圧ＶＤＤ×２よりも高くなっている。これらの電源電位の中で、電流が大きくなるのは電源電位Ｖ１及びＭＶ１であるので、昇圧回路１０の昇圧比を３倍ではなく２倍とし、電源電位Ｖ２については、昇圧回路５０を用いて生成した電位を直接出力するようにして、電力損失を低減している。
【００１７】
オペアンプ２０は、２倍昇圧回路１０によって生成される２倍昇圧電圧が供給されて動作し、基準電位ＶＲＥＦに基づいて第１の電位ＶＡを生成して、電源電位Ｖ１として出力する。分圧回路３０は、抵抗３１及び３３と電位調整回路３２とを含み、オペアンプ２０によって生成される第１の電位ＶＡを分圧して、複数の電位を生成する。ここで、電位調整回路３２は、第２の電位ＶＢを生成する。
【００１８】
オペアンプ４２は、２倍昇圧回路１０によって生成される２倍昇圧電圧が供給されて動作し、電位調整回路３２によって生成される第２の電位ＶＢをバッファして出力する。また、オペアンプ４１及び４３は、２倍昇圧回路１０によって生成される２倍昇圧電圧が供給されて動作し、分圧回路３０によって生成される２つの電位をバッファして、それぞれ電源電位ＶＣ及びＭＶ１として出力する。
【００１９】
昇圧回路５０は、オペアンプ２０によって生成される第１の電位ＶＡと、オペアンプ４２から出力される第２の電位ＶＢとに基づいて昇圧動作を行うことにより、２倍昇圧回路１０によって生成される２倍昇圧電圧よりも高い電源電位Ｖ２を生成する。
【００２０】
ここで、オペアンプ４１〜４３の出力インピーダンスは１０Ω以下と小さいが、昇圧回路５０の出力インピーダンスは１ｋΩ程度と比較的大きな値である。その結果、負荷電流が流れると、電源電位Ｖ２は、電源電位Ｖ１、ＶＣ、ＭＶ１よりも大きな割合で低下してしまう。本実施形態においては、電源電位Ｖ２を生成するために、従来のように電源電位ＭＶ１を用いるのではなく、電位調整回路３２によって調整された第２の電位ＶＢをオペアンプ４２によってバッファして用いることにより、負荷電流が流れる実動作時における電圧関係を改善している。以下に、そのような電位調整回路３２の３つの具体例について説明する。
【００２１】
図２は、図１に示す電位調整回路の第１の具体例を示す回路図である。この電位調整回路３２においては、複数の抵抗Ｒ３２０〜Ｒ３２４が直列に接続されている。半導体集積回路において、これらの抵抗は、ポリシリコンに不純物をイオン化注入して形成されるが、ポリシリコンの上層に形成される層間絶縁膜において、隣接する２つの抵抗の接続点における部分（図２においては４つの白丸で示す）に４つのスルーホールをそれぞれ設けておく。これにより、層間絶縁膜の上層に形成されるメタル配線層における配線パターンを変更するのみで、図２の（ａ）〜（ｄ）にそれぞれ示す配線３２ａ〜３２ｄの内のいずれかを選択的に形成し、複数の電位の内から選択された１つの電位を、第２の電位ＶＢとしてオペアンプ４２に供給することができる。
【００２２】
図３は、図１に示す電位調整回路の第２の具体例を示す回路図である。この電位調整回路３２においては、複数の抵抗Ｒ３２０〜Ｒ３２４が直列に接続されており、抵抗Ｒ３２１〜Ｒ３２４と並列に、ヒューズＦ１〜Ｆ４がそれぞれ接続されている。ここで、抵抗Ｒ３２０の抵抗値をＲＡとし、抵抗Ｒ３２１及び抵抗Ｒ３２４の抵抗値をＲＢとし、抵抗Ｒ３２２及び抵抗Ｒ３２３の抵抗値をＲＣとする（ただし、ＲＡ＞＞ＲＢ＞ＲＣ）。また、電位調整回路３２の両端電圧をΔＶとおく。
【００２３】
ヒューズＦ１〜Ｆ４を切断しない場合には、抵抗Ｒ３２１〜Ｒ３２４がヒューズＦ１〜Ｆ４によってそれぞれショートされているので、オペアンプ４２に入力される電圧は、電位調整回路３２と抵抗Ｒ３３（図１）との接続点を基準として、０Ｖとなる。
【００２４】
ここで、過電流を流す等により、ヒューズＦ１及びＦ３を切断すると、抵抗Ｒ３２０〜Ｒ３２４の直列抵抗値は（ＲＡ＋ＲＢ＋ＲＣ）であり、オペアンプ４２に入力される電圧は、電位調整回路３２と抵抗Ｒ３３（図１）との接続点を基準として、ΔＶ・ＲＣ／（ＲＡ＋ＲＢ＋ＲＣ）に分圧される。
【００２５】
一方、ヒューズＦ２及びＦ４を切断すると、抵抗Ｒ３２０〜Ｒ３２４の直列抵抗値は（ＲＡ＋ＲＢ＋ＲＣ）と変わらないが、オペアンプ４２に入力される電圧は、電位調整回路３２と抵抗Ｒ３３（図１）との接続点を基準として、ΔＶ・ＲＢ／（ＲＡ＋ＲＢ＋ＲＣ）に分圧される。
【００２６】
このように、ヒューズの接続の仕方や切断の仕方によって、オペアンプ４２に入力される第２の電位ＶＢを様々に選択することができる。ここでは、複数のヒューズを設ける場合について説明したが、少なくとも１つのヒューズを設けることにより、オペアンプ４２に入力される第２の電位ＶＢを変化させることができる。
【００２７】
図４は、図１に示す電位調整回路の第３の具体例を示す回路図である。この電位調整回路３２においては、複数の抵抗Ｒ３２０〜Ｒ３２４が直列に接続されており、隣接する２つの抵抗の接続点とオペアンプ４２の入力端子との間に、スイッチ回路ＳＷ１〜ＳＷ４が接続されている。スイッチ回路ＳＷ１〜ＳＷ４の各々は、例えば、並列に接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを有するアナログスイッチによって構成される。
【００２８】
システムのＣＰＵ等においてソフトウェアによって設定された制御信号に従って、スイッチ回路ＳＷ１〜ＳＷ４の内の１つがオンすることにより、４つの電位の内から１つの電位が選択されて、第２の電位ＶＢとしてオペアンプ４２に入力される。あるいは、電源回路を含む半導体集積回路において、一度設定された制御信号を格納するためのＥＥＰＲＯＭ等の格納手段を設けるようにしても良い。
【００２９】
図５は、図１に示す昇圧回路の具体例を示す回路図である。図１に示すように、昇圧回路５０は、第１の電位ＶＡが供給されて動作するインバータを構成するＰチャネルＭＯＳトランジスタＱＰ１１及びＮチャネルＭＯＳトランジスタＱＮ１１と、第２の電位ＶＢが供給されるＰチャネルＭＯＳトランジスタＱＰ２１と、トランジスタＱＰ２１に直列に接続され、ドレインから電源電位Ｖ２を出力するＰチャネルＭＯＳトランジスタＱＰ２２とを含んでいる。
【００３０】
インバータを構成するトランジスタＱＰ１１及びＱＮ１１のゲ−トには、昇圧クロック信号ＣＫ１が供給され、トランジスタＱＰ２２のゲ−トには、昇圧クロック信号ＣＫ１と同相の昇圧クロック信号ＣＫ２が供給され、トランジスタＱＰ２１のゲ−トには、昇圧クロック信号ＣＫ２を反転した昇圧クロック信号ＣＫ２バーが供給される。
【００３１】
次に、昇圧回路５０の動作を説明する。第１の期間において、昇圧クロック信号ＣＫ１及びＣＫ２がハイレベル、昇圧クロック信号ＣＫ２バーがローレベルをとり、これに続く第２の期間において、昇圧クロック信号ＣＫ１及びＣＫ２がローレベル、昇圧クロック信号ＣＫ２バーがハイレベルをとり、これを繰り返す。
【００３２】
第１の期間において、トランジスタＱＰ１１及びＱＮ１１によって構成されるインバータの出力がローレベルとなり、トランジスタＱＰ２１がオンして、トランジスタＱＰ２２がオフすることにより、コンデンサＣ１に電荷が蓄積される。第２の期間において、インバータの出力がハイレベルとなり、トランジスタＱＰ２１がオフして、トランジスタＱＰ２２がオンすることにより、コンデンサＣ１に蓄積されていた電荷が電源電位Ｖ２に放出される。これを繰り返すことにより、第１の電位ＶＡ及び第２の電位ＶＢに基づいて昇圧動作が行われ、電位がほぼ（ＶＡ＋ＶＢ）である電源電位Ｖ２が生成される。
【００３３】
図６は、図１に示す電源回路における負荷電流の増加に伴う電源電位の低下を示す図である。図６に示すように、電源電位Ｖ２、Ｖ１、ＶＣ、ＭＶ１は、無負荷時において、それぞれＶ２（０）、Ｖ１（０）、ＶＣ（０）、ＭＶ１（０）となっているが、負荷電流が増加すると低下してしまう。しかしながら、液晶ドライバ回路に供給される電流はほぼ予測されるので、電位調整回路３２を用いて電源電位ＭＶ１よりも高い第２の電位ＶＢを発生させ、無負荷時における電源電位Ｖ２を高めに設定しておくことにより、実動作時において、電源電位Ｖ２と電源電位Ｖ１との差ΔＶ（＋）が電源電位ＭＶ１と電源電位ＭＶ２との差ΔＶ（−）とバランスして、液晶パネルに直流成分が印加される「バイアスずれ」を防止することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態に含まれている電源回路の構成を示す図。
【図２】図１に示す電位調整回路の第１の具体例を示す回路図。
【図３】図１に示す電位調整回路の第２の具体例を示す回路図。
【図４】図１に示す電位調整回路の第３の具体例を示す回路図。
【図５】図１に示す昇圧回路の具体例を示す回路図。
【図６】図１に示す電源回路における負荷電流の増加に伴う電源電位の低下を示す図。
【図７】従来の電源回路の構成を示す図。
【図８】図７に示す電源回路における負荷電流の増加に伴う電源電位の低下を示す図。
【符号の説明】
【００３５】
１０  ２倍昇圧回路、  ２０、４１〜４３  オペアンプ、  ３０  分圧回路、  ３１、３３  抵抗、  ３２  電位調整回路、  ３２ａ〜３２ｄ  配線、  ５０  昇圧回路、  Ｒ３２０〜Ｒ３２４  抵抗、  Ｆ１〜Ｆ４  ヒューズ、  ＳＷ１〜ＳＷ４  スイッチ回路、  ＱＰ１１〜ＱＰ２２  ＰチャネルＭＯＳトランジスタ、  ＱＮ１１  ＮチャネルＭＯＳトランジスタ、  Ｃ１  コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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