(57)【要約】【課題】光近接効果に起因するトランジスタのゲート長ばらつきを抑制しうる半導体装置を提供する。【解決手段】半導体装置は、Ｐ型拡散領域，Ｎ型拡散領域及び素子分離領域に跨って形成され、拡散領域上に位置するゲート電極部Ｇ２１ａ〜Ｇ２１ｃと、素子分離領域上に位置するゲート配線部Ｇ２２ａ〜Ｇ２２ｃとを有する複数のゲートポリシリコン膜Ｇ２０ａ〜Ｇ２０ｃを備えている。そして、層間絶縁膜を貫通して、ゲート配線部Ｇ２２ａ〜Ｇ２２ｃに接続されるゲートコンタクトＣ２３ａ〜Ｃ２３ｃと、各ゲートコンタクトＣ２３ａ〜Ｃ２３ｃに接続される配線Ｍ２１とが設けられている。ゲートコンタクトＣ２３ａ〜Ｃ１３ｃの径Ｒは、ゲートポリシリコン膜Ｇ２０のゲート長Ｌよりも大きい。【選択図】    図３
2006040912.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板に形成され、ＭＩＳトランジスタ形成領域である拡散領域と、
上記拡散領域を囲む素子分離領域と、
上記拡散領域及び素子分離領域に跨って形成され、上記拡散領域上に位置するゲート電極部と、上記素子分離領域上に位置するゲート配線部とを有する，ゲート長方向寸法が一定の少なくとも１つのゲート導体膜と、
上記ゲート電極を覆う層間絶縁膜と、
上記層間絶縁膜を貫通し、上記ゲート配線部に接続される，上記ゲート配線部のゲート長方向寸法よりも大きいゲート長方向寸法を有するゲートコンタクトと
を備えている半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記ゲート導体膜は、１つの拡散領域の上に複数個設けられており、
上記ゲートコンタクトは、上記複数のゲート導体膜の各ゲート配線部にそれぞれ接続されるように複数個設けられており、
上記層間絶縁膜の上に形成され、上記複数のゲートコンタクトに接触する１つの配線をさらに備えている，半導体装置。
【請求項３】
請求項２記載の半導体装置において、
上記各ゲート配線部の上に設けられ、平面上の面積が上記ゲートコンタクトよりも大きい導体パッドをさらに備え、
上記ゲートコンタクトは、上記導体パッドに接触している，半導体装置。
【請求項４】
請求項３記載の半導体装置において、
上記ゲート導体膜は、Ｎ型不純物を含むＮ型ポリシリコン膜と，Ｐ型不純物を含むＰ型ポリシリコン膜とを有しており、
上記導体パッドは、上記Ｎ型ポリシリコン膜とＰ型ポリシリコン膜との境界部において、上記Ｎ型ポリシリコン膜とＰ型ポリシリコン膜とに跨っている，半導体装置。
【請求項５】
請求項１記載の半導体装置において、
上記ゲート導体膜は、１つの拡散領域の上に複数個設けられており、
上記ゲートコンタクトは、上記複数のゲート導体膜の各ゲート配線部に跨って延びる共通ゲートコンタクトである，半導体装置。
【請求項６】
請求項５記載の半導体装置において、
上記ゲート導体膜は、Ｎ型不純物を含むＮ型ポリシリコン膜と，Ｐ型不純物を含むＰ型ポリシリコン膜とを有しており、
上記共通ゲートパッドは、上記Ｎ型ポリシリコン膜とＰ型ポリシリコン膜との境界部において、上記Ｎ型ポリシリコン膜とＰ型ポリシリコン膜とに跨っている，半導体装置。
【請求項７】
請求項２記載の半導体装置において、
上記ゲート導体膜は、Ｎ型不純物を含むＮ型ポリシリコン膜と，Ｐ型不純物を含むＰ型ポリシリコン膜とを有しており、
上記ゲートコンタクトは、上記Ｎ型ポリシリコン膜とＰ型ポリシリコン膜との各ゲート配線部に個別に接続される各１対のゲートコンタクトを有しており、
上記１つの配線は、上記ゲートコンタクトの全てに接続されている，半導体装置。
【請求項８】
請求項１記載の半導体装置において、
上記ゲート導体膜は、Ｎ型不純物を含むＮ型ポリシリコン膜と，Ｐ型不純物を含むＰ型ポリシリコン膜とを有しており、
上記ゲートコンタクトは、上記Ｎ型ポリシリコン膜とＰ型ポリシリコン膜との各ゲート配線部に個別に接続される１対のゲートコンタクトを有しており、
上記１つの配線は、上記１対のゲートコンタクトに接続されている，半導体装置。
【請求項９】
請求項８記載の半導体装置において、
上記各ゲート配線部の上に設けられ、平面上の面積が上記ゲートコンタクトよりも大きい導体パッドをさらに備え、
上記ゲートコンタクトは、上記導体パッドに接触している，半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
上記各ゲート配線部の上に設けられ、平面上の面積が上記ゲートコンタクトよりも大きい導体パッドをさらに備え、
上記ゲートコンタクトは、上記導体パッドに接触している，半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
上記層間絶縁膜を貫通して上記拡散領域に接続されるソース・ドレインコンタクトをさらに備えている，半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細化されたトランジスタを有する半導体装置に係り、特に、光近接効果対策に関する。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）の設計における伝搬遅延時間のばらつきの主な要因としては、動作電源電圧，温度，プロセス上のばらつきなどがある。ＬＳＩとしては、すべてが最も悪い条件となった場合でもその動作を保障するように設計しなければならない。トランジスタの要素の中でも特にゲート長はトランジスタの動作を規定する重要な要素であり、ゲート長のばらつきの影響は、プロセス上のばらつきの中で非常に大きな割合を占めている。トランジスタの微細化の進展に伴い、ゲート長はますます短くなり、ゲート長のばらつきが増大している。それにより、伝搬遅延時間のばらつきが増大し、設計マージンが大きくなるために、高性能なＬＳＩを提供することが困難になっている。
【０００３】
また、一般に、半導体製造プロセスでは、レジスト塗布，露光，現像を含むフォトリソグラフィ工程と、レジストマスクを用いて要素のパターニングを行なうためのエッチング工程と、レジスト除去工程とを繰り返すことにより、半導体基板上に集積回路が形成される。トランジスタのゲートを形成する際にも、フォトリソグラフィ工程，エッチング工程，レジスト除去工程が行なわれる。このフォトリソグラフィ工程の露光の際に、パターン寸法が露光波長以下になると、回折光の影響による光近接効果によって、設計時のレイアウト寸法と半導体基板上のパターン寸法との誤差が大きくなる。
【０００４】
このような問題を解決する技術として、位相シフトマスクを用いた超解像技術や、マスクに描かれた回路パターンを修正することにより、光近接効果の影響を補正するＯＰＣ（Ｏptical Ｐroximity Ｃorrection）技術などがある（例えば、特許文献１参照）。しかし、光近接効果は原理的に避けることができないため、超解像技術やＯＰＣなどの製造、プロセス技術だけでは回避することが困難であり、設計サイドからの光近接効果フレンドリな半導体装置の構造が望まれている。
【特許文献１】特開平８−２７２０７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
先に述べたように、トランジスタの微細化の進展に伴いゲート長は短くなり、ゲートを露光する際、回折光による光近接効果の影響が大きくなる。ゲート形成時の光近接効果は、トランジスタのゲートのレイアウトパターンに依存して生じ、トランジスタ間のゲート長ばらつきの原因になるだけでなく、ゲート幅方向に沿ったゲート長ばらつきの原因にもなる。特に、連続したゲートポリシリコン膜中に、活性領域上に存在するトランジスタの要素であるゲート電極部と、ゲート電極部から素子分離領域上に延びるゲート配線部と、ゲート配線と上層の配線とを接続するコンタクトを形成するためのパッド部とがある場合、パッド部やゲート配線部の境界部にできる優角が、光近接効果によって丸まってしまい、その影響で活性領域上のゲート電極部の寸法，つまりトランジスタのゲート長に誤差が生じるという課題がある。
【０００６】
図７（ａ），（ｂ）は、それぞれ順に、従来の半導体装置（例えばスタンダードセル）の設計形状を示す平面図、及び従来の半導体装置の製造後の形状を示す平面図である。
【０００７】
図７（ａ）に示すように、従来の半導体装置は、ＳＴＩなどからなる素子分離領域によって囲まれるＰ型拡散領域及びＮ型拡散領域とに跨って設けられている。そして、Ｐ型拡散領域，Ｎ型拡散領域及び素子分離領域に跨って形成されたゲートポリシリコン膜のうち、Ｐ型拡散領域またはＮ型拡散領域上に位置する部分がゲート電極部（ゲート）Ｇ１０１であり、素子分離領域上に位置する部分がゲート配線部Ｇ１０２であり、ゲート配線部Ｇ１０２の中央付近において大面積の矩形状に拡大されている部分がコンタクトパッド部Ｇ１０３であり、コンタクトパッド部Ｇ１０３には上層配線との接続のためのコンタクトＣ１０３が設けられる。そして、Ｐ型拡散領域にはゲート幅Ｗ１，ゲート長ＬのゲートＧ１０１を有するＰ型トランジスタが配置され、Ｎ型拡散領域にはゲート幅Ｗ２，ゲート長ＬのゲートＧ１０１を有するＮ型トランジスタとが配置されている。また、Ｐ型拡散領域及びＮ型拡散領域には、それぞれソース・ドレインコンタクトＣ１０１，Ｃ１０２，Ｃ１０４，Ｃ１０５が配置されている。
【０００８】
図７（ｂ）は、図７（ａ）に示す設計形状を有する半導体装置が、フォトリソグラフィー工程，エッチング工程及びレジスト除去工程という半導体装置製造プロセスを通過した後に、実際に半導体基板上に形成された形状を示している。図７（ａ）に示すように、ゲート配線部Ｇ１０２とコンタクトパッド部Ｇ１０３との境界に優角部分があり、露光の際、光近接効果の影響によって優角が丸まってしまう。その結果、図７（ｂ）に示すように、コンタクトパッド部に近い側の拡散領域の端で、ゲート長がＬ´＋ΔＬとなり、設計寸法から期待されるＬ´に対してΔＬの誤差が生じてしまう。コンタクトパッド部Ｇ１０３から拡散領域までの距離を十分大きくとることで、光近接効果によるゲート長の誤差を抑制することが可能であるが、反面、半導体装置の面積が増大し、集積度が低下するために現実的な方法ではない。
【０００９】
本発明の目的は、光近接効果によるゲート長のばらつきを抑制し、微細化プロセスにおいても高性能なＬＳＩを実現するための半導体装置の構造を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、拡散領域上に位置するゲート電極部と素子分離領域上に位置するゲート配線部とを有するゲート長方向寸法が一定のゲート導体膜を設け、ゲートコンタクトのゲート長方向寸法をゲート配線部のゲート長方向寸法よりも大きくしたものである。
【００１１】
これにより、ゲート導体膜の平面形状中に優角部分がなくなるので、光近接効果によるＭＩＳトランジスタのゲート長のばらつきを抑制しうる半導体装置が得られる。
【００１２】
ゲート導体膜が１つの拡散領域の上に複数個設けられている場合には、ゲートコンタクトを各ゲート配線部にそれぞれ接触するように複数個設け、ゲートコンタクトに接触する１つの配線を設けることにより、一般的な櫛形ゲートにおいて生じる光近接効果によるＭＩＳトランジスタのゲート長のばらつきを防止しつつ、櫛形ゲートを有するＭＩＳトランジスタと同じ機能を発揮することができる。
【００１３】
また、ゲート導体膜が１つの拡散領域の上に複数個設けられている場合には、ゲートコンタクトが各ゲート配線部に跨って延びる共通ゲートコンタクトであることにより、構成がより簡素化される。
【００１４】
ゲート導体膜がＮ型ポリシリコン膜とＰ型ポリシリコン膜とを有している場合には、Ｎ型ポリシリコン膜とＰ型ポリシリコン膜との各ゲート配線部に個別に接続される１対のゲートコンタクトを設け、１対のゲートコンタクトに接続される配線を設けることにより、Ｐ−Ｎ境界部におけるゲート導体膜の断線があってもゲート導体膜における電気的接続を確保することができる。
【００１５】
また、本発明の半導体装置において、さらに、各ゲート配線部の上に、平面上の面積がゲートコンタクトよりも大きい導体パッドをさらに設け、ゲートコンタクトを導体パッドに接触させることにより、ゲートコンタクト孔とソース・ドレインコンタクト孔とを同時に形成する場合におけるゲートコンタクト孔の素子分離領域への突抜を防止することができる。
【発明の効果】
【００１６】
本発明によれば、各種ＭＩＳトランジスタにおけるフォトリソグラフィ工程で生じる光近接効果の発生に起因するＭＩＳトランジスタのゲート長のばらつきを抑制することができるので、設計マージンを小さくすることが可能であり、それによって高性能なＬＳＩを提供することができる。
【発明を実施するための最良の形態】
【００１７】
（第１の実施形態）
以下、本発明の第１の実施形態について図面を参照して説明する  図１（ａ），（ｂ）は、それぞれ順に、第１の実施形態の半導体装置（例えばスタンダードセル）の設計形状を示す平面図、及び第１の実施形態の半導体装置の製造後の形状を示す平面図である。
【００１８】
図１（ａ）に示すように、第１の実施形態の半導体装置は、ＳＴＩなどからなる素子分離領域によって囲まれるＰ型拡散領域及びＮ型拡散領域とに跨って設けられている。そして、Ｐ型拡散領域，Ｎ型拡散領域及び素子分離領域に跨って形成されたゲート導体膜であるゲートポリシリコン膜Ｇ０のうち、Ｐ型拡散領域またはＮ型拡散領域上に位置する部分がゲート電極部（ゲート）Ｇ１であり、素子分離領域上に位置する部分がゲート配線部Ｇ２であり、ゲート配線部Ｇ２には上層配線との接続のためのコンタクトＣ３が設けられる。そして、Ｐ型拡散領域にはゲート幅Ｗ１，ゲート長ＬのゲートＧ１を有するＰ型トランジスタが配置され、Ｎ型拡散領域にはゲート幅Ｗ２，ゲート長ＬのゲートＧ１を有するＮ型トランジスタとが配置されている。また、Ｐ型拡散領域及びＮ型拡散領域には、それぞれソース・ドレインコンタクトＣ１，Ｃ２，Ｃ４，Ｃ５が配置されている。
【００１９】
ここで、図１（ａ）に示すように、本実施形態の半導体装置の設計形状の特徴は、従来の半導体装置において設けられていたゲート配線におけるコンタクトパッド部が設けられておらず、ゲートポリシリコン膜Ｇ０の平面形状が直線状（長方形）である点である。また、ゲートポリシリコン膜後上のコンタクトＣ３の径Ｒ（特にゲート長方向寸法）は、ゲートポリシリコン膜Ｇ０のゲート長方向寸法よりも大きい。
【００２０】
図１（ｂ）は、図１（ａ）に示す設計形状を有する半導体装置が、フォトリソグラフィー工程，エッチング工程及びレジスト除去工程という半導体装置製造プロセスを通過した後に、実際に半導体基板上に形成された形状を示している。
【００２１】
図１（ｂ）に示すように、半導体基板上に形成されたゲートポリシリコン膜Ｇ０は、直線状（長方形）を維持している。これは、図１（ａ）に示すゲートポリシリコン膜Ｇ０の設計形状において優角部分がないので、光近接効果が生じないからである。そのために、本実施形態の半導体装置においては、素子分離領域，Ｐ型拡散領域及びＮ型拡散領域の全体において、ゲート長方向寸法はぼほ一定の値Ｌ´となる。
【００２２】
本実施形態によると、ゲートポリシリコン膜Ｇ０の平面的な設計形状を直線状（長方形）として、ゲート長方向寸法を一定にすることにより、活性領域同士を隔てる素子分離領域の幅を広くしなくても、拡散領域上のゲート電極部Ｇ１のゲート長方向寸法を一定に保持することができる。よって、半導体装置の集積度を高く維持しつつ、光近接効果に起因するゲート長方向寸法のばらつきを抑制することができる。
【００２３】
（第２の実施形態）
第１の実施形態においては、ゲート電極形状を直線状（長方形）としてゲート長方向寸法を一定にすることにより、光近接効果によるＭＩＳトランジスタのゲート長のばらつきを抑制した半導体装置の構造について説明した。
【００２４】
ところで、デュアルゲート構造を有するＣＭＯＳデバイスにおいては、Ｐチャネル型ＭＩＳトランジスタのゲート電極にはＰ型不純物がドープされ、Ｎチャネル型ＭＩＳトランジスタのゲート電極にはＮ型不純物がドープされる。つまり、ゲートポリシリコン膜のうちＰ型ウエル領域上に位置する部分ではＮ型ポリシリコン膜となり、Ｎ型ウエル領域上に位置する部分ではＰ型ポリシリコン膜となっている。そして、Ｎ型ポリシリコン膜とＰ型ポリシリコン膜との境界では、ゲート長方向寸法がある値より小さくなると、ゲートポリシリコン膜が断線してしまうおそれがある。
【００２５】
そこで、第２の実施形態においては、ゲートポリシリコン膜の平面形状を直線状（長方形）にしながらも、ゲートポリシリコン膜が断線しても、電気的接続を保持するための構造について説明する。
【００２６】
図２（ａ），（ｂ），（ｃ）は、それぞれ順に、第２の実施形態の半導体装置の配線形成前における素子分離領域上のゲートポリシリコン膜の形状を示す平面図、配線形成後におけるゲートポリシリコン膜及び金属配線の形状を示す平面図、配線形成後におけるゲートポリシリコン膜及び金属配線などの形状を示す，IIc-IIc線における断面図である。 図２（ｃ）において、コンタクトが形成される層間絶縁膜の図示は省略されている。
【００２７】
図２（ａ）に示すように、ゲート長方向寸法が一定で直線状（長方形）のゲート導体膜であるゲートポリシリコン膜Ｇ１０のゲート配線部Ｇ１２は、Ｐ型ウエル領域上に位置するＮ型ポリシリコン膜Ｇ１２ａと、Ｎ型ウエル領域上に位置するＰ型ポリシリコン膜Ｇ１２ｂとを有している。Ｎ型ポリシリコン膜Ｇ１２ａの上には第１のコンタクトＣ１３ａが設けられ、Ｐ型ポリシリコン膜Ｇ１２ｂの上には第２のコンタクトＣ１３ｂが設けられている。第１，第２のコンタクトＣ１３ａ，Ｃ１３ｂの径Ｒは、ゲートポリシリコン膜Ｇ１０のゲート長方向寸法Ｌよりも大きい。
【００２８】
図２（ｂ），（ｃ）に示すように、配線形成後においては、第１，第２のコンタクトＣ１３ａ，Ｃ１３ｂの上には、両者を接続するための金属配線Ｍ１１が形成されている。
【００２９】
本実施形態の半導体装置によると、直線状（長方形）のゲートポリシリコン膜Ｇ１０を設けたことにより、Ｎ型ポリシリコン膜Ｇ１３ａとＰ型ポリシリコン膜Ｇ１３ｂとの境界で断線が生じたとしても、第１，第２のコンタクトＣ１３ａ，Ｃ１３ｂ及び金属配線Ｍ１１により、Ｎ型ポリシリコン膜Ｇ１３ａとＰ型ポリシリコン膜Ｇ１３ｂとの電気的な接続を確保することができる。
【００３０】
このようにして、ゲートポリシリコン膜Ｇ１０の平面形状が直線状（長方形）であり、ゲート長方向寸法が一定である場合においても、Ｐ型ウエルとＮ型ウエルの境界領域上，つまりＮ型ポリシリコン膜とＰ型ポリシリコン膜との境界領域でのゲートポリシリコン膜Ｇ１０の断線を救済することができる。
【００３１】
（第３の実施形態）
図３（ａ），（ｂ）は、それぞれ順に、第３の実施形態の半導体装置のゲートポリシリコン膜及び金属配線の形状を示す平面図、及びIIIb-IIIb線における断面図である。図３（ｂ）において、コンタクトが形成される層間絶縁膜の図示は省略されている。
【００３２】
図３（ａ），（ｂ）に示すように、本実施形態においては、櫛形ゲートに代えて複数の直線状（長方形）のゲートポリシリコン膜Ｇ２０ａ〜Ｇ２０ｃの各ゲート配線部Ｇ２１ａ〜Ｇ２１ｃが金属配線Ｍ２１によって接続されている構造を採っている。
【００３３】
第３の実施形態の半導体装置は、ＳＴＩなどからなる素子分離領域によって囲まれるＰ型拡散領域及びＮ型拡散領域とに跨って設けられている。そして、Ｐ型拡散領域，Ｎ型拡散領域及び素子分離領域に跨って形成された各ゲートポリシリコン膜Ｇ２０ａ〜Ｇ２０ｃのうち、Ｐ型拡散領域またはＮ型拡散領域上に位置する部分がゲート電極部（ゲート）Ｇ２１ａ〜Ｇ２１ｃであり、素子分離領域上に位置する部分がゲート配線部Ｇ２２ａ〜Ｇ２２ｃである。層間絶縁膜を貫通して、ゲート配線部Ｇ２２ａ〜Ｇ２２ｃに接続される，上層配線とゲートポリシリコン膜Ｇ２０ａ〜Ｇ２０ｃとの接続のためのゲートコンタクトＣ２３ａ〜Ｃ２３ｃと、各ゲートコンタクトＣ２３ａ〜Ｃ２３ｃに接続される配線Ｍ２１とが設けられている。ゲートコンタクトＣ２３ａ〜Ｃ１３ｃの径Ｒ（特にゲート長方向寸法）は、ゲートポリシリコン膜Ｇ２０のゲート長方向寸法Ｌよりも大きい。
【００３４】
また、Ｐ型拡散領域にはゲート幅Ｗ１，ゲート長ＬのゲートＧ２１ａ〜Ｇ２１ｃを有するＰ型ＭＩＳトランジスタが配置され、Ｎ型拡散領域にはゲート幅Ｗ２，ゲート長ＬのゲートＧ２１ａ〜Ｇ２１ｃを有するＮ型ＭＩＳトランジスタとが配置されている。また、Ｐ型拡散領域及びＮ型拡散領域には、それぞれソース・ドレインコンタクトＣ２６が配置されている。
【００３５】
従来の櫛形ゲート電極構造においては、各ゲートの接続部に必ず優角が存在することから、製造プロセスにおいて、光近接効果によるＭＩＳトランジスタのゲート長のばらつきが生じていた。それに対し、本実施形態では、複数のゲートポリシリコン膜間の電気的接続を、各ゲート配線部上のコンタクトを介して金属配線で行うことにより、各ゲートポリシリコン膜の形状を直線状（長方形）にしてゲート長方向寸法を一定にすることが可能となる。よって、光近接効果によるＭＩＳトランジスタのゲート長のばらつきを抑制することができる。
【００３６】
なお、第３の実施形態はクロックセルなどＭＩＳトランジスタのゲート長の誤差の許容度が厳しいセルに対して適用することにより、著効を発揮することができる。
【００３７】
−第３の実施形態の変形例−
図４（ａ），（ｂ）は、それぞれ順に、第３の実施形態の第１の変形例を示す平面図、及び第３の実施形態の第２の変形例を示す断面図である。
【００３８】
図４（ａ）に示すように、第３の実施形態の第１の変形例の半導体装置においては、Ｐ型拡散領域−Ｎ型拡散領域間の素子分離領域上に位置するゲート配線部の上のコンタクトに代えて、Ｐ型拡散領域，Ｎ型拡散領域を挟む両側の素子分離領域上に位置するゲート配線Ｇ２２ａ〜Ｇ２２ｃの上に、各１対のコンタクトＣ２３ａ〜Ｃ２３ｃが設けられており、さらに、各１対のコンタクトＣ２３ａ〜Ｃ２３ｃの上に、各１対のコンタクトＣ２３ａ〜Ｃ２３ｃを電気的に接続する金属配線Ｍ２１が設けられている。ゲートポリシリコン膜Ｇ２０ａ〜Ｇ２０ｃ，Ｐ型拡散領域，Ｎ型拡散領域，ソース・ドレインコンタクトＣ２６等の構造は、第３の実施形態と同じである。
【００３９】
図示されていないが、Ｐ型拡散領域，Ｎ型拡散領域の下方は、それぞれＮ型ウエル領域，Ｐ型ウエル領域となっており、ゲートポリシリコン膜Ｇ２０ａ〜Ｇ２０ｃは、Ｎ型ウエル領域上ではＰ型ポリシリコン膜であり、Ｐ型ウエル領域上ではＮ型ポリシリコン膜である。したがって、各ゲートポリシリコン膜Ｇ２０ａ〜Ｇ２０ｃにおいて、Ｎ型ウエル領域−Ｐ型ウエル領域の中間点付近に、Ｐ型ポリシリコン膜−Ｎ型ポリシリコン膜の境界が存在する。
【００４０】
この変形例により、第３の実施形態と同様に、櫛形ゲートのような光近接効果に起因するＭＩＳトランジスタのゲート長のばらつきを抑制することができる。さらに、第３の実施形態の効果に加えて、第２の実施形態と同様に、Ｎ型ポリシリコン膜とＰ型ポリシリコン膜との境界領域における断線が生じても、各ゲートポリシリコン膜Ｇ２０ａ〜Ｇ２０ｃの電気的接続を確保することができる。
【００４１】
また、図４（ｂ）に示すように、第３の実施形態の第２の変形例の半導体装置においては、各ゲートポリシリコン膜Ｇ２０ａ〜Ｇ２０ｃのゲート配線部Ｇ２２ａ〜Ｇ２２ｃは、その上に形成された共通ゲートコンタクトＰ２１により電気的に接続されている。すなわち、第３の実施形態におけるコンタクトＣ２３ａ〜Ｃ２３ｃ及び金属配線Ｍ２１に代えて、共通ゲートコンタクト２１を設けていることになる。
【００４２】
この変形例によっても、第３の実施形態と同様に、櫛形ゲートのような光近接効果に起因するＭＩＳトランジスタのゲート長のばらつきを抑制することができる。
【００４３】
さらに、ゲートポリシリコン膜Ｇ２０へのデュアルゲート用Ｐ型不純物，Ｎ型不純物の注入マスクの位置ずれがあっても、共通ゲートコンタクトＰ２１がＮ型ポリシリコン膜及びＰ型ポリシリコン膜の双方に跨るように共通ゲートコンタクトＰ２１のゲート長方向に直交する方向の寸法を設定しておくことにより、第３の実施形態の効果に加えて、第２の実施形態と同様に、Ｎ型ポリシリコン膜とＰ型ポリシリコン膜との境界領域における断線が生じても、各ゲートポリシリコン膜Ｇ２０ａ〜Ｇ２０ｃの電気的接続を確保することができる。
【００４４】
なお、第３の実施形態においても、後述する第４の実施形態において形成するようなパッドを各ゲート配線部の上に形成し、そのパッドにそれぞれ到達する複数のゲートコンタクトを設けても、第４の実施形態の効果に加えて、第３の実施形態の効果を発揮することができる。
【００４５】
その場合、パッドがＮ型ポリシリコン膜とＰ型ポリシリコン膜との境界領域に跨っていて、ゲートポリシリコン膜Ｇ２０へのデュアルゲート用Ｐ型不純物，Ｎ型不純物の注入マスクの位置ずれがあっても、パッドがＮ型ポリシリコン膜及びＰ型ポリシリコン膜の双方に跨るようにパッドのゲート長方向に直交する方向の寸法を設定しておくことにより、ゲートポリシリコン膜Ｇ２０へのデュアルゲート用Ｐ型不純物，Ｎ型不純物の注入マスクの位置ずれがあっても、第２の実施形態と同様に、Ｎ型ポリシリコン膜とＰ型ポリシリコン膜との境界領域における断線が生じても、各ゲートポリシリコン膜Ｇ２０ａ〜Ｇ２０ｃの電気的接続を確保することができる。
【００４６】
（第４の実施形態）
図５（ａ）〜（ｃ）の左図は、第４の実施形態の半導体装置の製造工程の一部を示す断面図であり、右図は、第４の実施形態の半導体装置の製造工程の一部を示す平面図である。ただし、図５（ａ）〜（ｃ）の左図は、それぞれ順に、右図のVa1-Va1線及びVa2-Va2線，Vb1-Vb1線及びVb2-Vb2線，Vc1-Vc1線及びVc2-Vc2線という相異なる２カ所（拡散領域上と素子分離領域上）における断面構造を示している。
【００４７】
図５（ａ）に示す工程では、素子分離領域及び活性領域に跨る，幅が一定で直線状（長方形）のゲートポリシリコン膜Ｇ３０を形成する。ゲートポリシリコン膜Ｇ３０のうち活性領域上に位置する部分がゲート電極部（ゲート）Ｇ３１であり、素子分離領域上に位置する部分がゲート配線部Ｇ３２である。そして、ゲートポリシリコン膜Ｇ３０が形成された基板上に、薄い酸化膜または窒化膜を堆積した後、酸化膜または窒化膜の異方性エッチングを行なうことにより、ゲートポリシリコン膜Ｇ３０の側面上にサイドウォール３５を形成する。さらに、ゲートポリシリコン膜Ｇ３０及びサイドウォール３５をマスクとして、Ｐチャネル型ＭＩＳトランジスタ形成領域にはＰ型ソース・ドレイン領域（Ｐ型拡散領域）３１ａを形成し、Ｎチャネル型ＭＩＳトランジスタ形成領域にはＮ型ソース・ドレイン領域（Ｎ型拡散領域）３１ｂを形成する。その後、基板上に、ゲートポリシリコン膜Ｇ３０及びサイドウォール３５を覆う，酸化膜からなる第１の層間絶縁膜３６を堆積して、ＣＭＰ（Chemical Mechanical Polishing）またはドライエッチングによる平坦化処理を行なうことにより、第１の層間絶縁膜３６，ゲートポリシリコン膜Ｇ３０及びサイドウォール３５の上面をそろえる。
【００４８】
次に、図５（ｂ）に示す工程で、第１の層間絶縁膜３６，ゲートポリシリコン膜Ｇ３０及びサイドウォール３５の上に、酸化膜からなる第２の層間絶縁膜３７を形成し、第２の層間絶縁膜３７を貫通してゲートポリシリコン膜Ｇ３０のゲート配線部Ｇ３２に到達するホールを形成する。このホールは、ゲートポリシリコン膜Ｇ３０のゲート長方向寸法及びゲートコンタクト孔の径よりも大きい径を有し、かつ、ゲートポリシリコン膜Ｇ３０のＮ型ポリシリコン膜とＰ型ポリシリコン膜とに跨っている。次に、ＣＭＰ（Chemical Mechanical Polishing）またはドライエッチングによる平坦化処理を行なうことにより、第２の層間絶縁膜３７のホールに金属膜を埋め込んでなるパッド３８を形成する。
【００４９】
次に、図５（ｃ）に示す工程で、第２の層間絶縁膜３７及びパッド３８を覆う酸化膜からなる第３の層間絶縁膜３９を形成し、第３の層間絶縁膜３９を貫通してパッド３８に到達するゲートコンタクト孔を形成する。そのとき、同時に第３の層間絶縁膜３９，第２の層間絶縁膜３７及び第１の層間絶縁膜３６を貫通して、Ｐ型ソース・ドレイン領域３１ａ，Ｎ型ソース・ドレイン領域３１ｂにそれぞれ到達するソース・ドレインコンタクト孔を形成する。さらに、各コンタクト孔をタングステン等で埋めることにより、ゲートコンタクト４０及びソース・ドレインコンタクト４１ａ，４１ｂを形成する。
【００５０】
ゲートポリシリコン膜Ｇ３０をゲート長方向寸法が一定の直線状（長方形）にしたことにより、図５（ｃ）に示す工程をそのまま行なうと、ゲート配線部Ｇ３２に到達するゲートコンタクト孔が第１の層間絶縁膜３６及び素子分離領域を貫通してウエル領域に達するおそれがある。
【００５１】
それに対し、本実施形態によると、ゲート配線部Ｇ３２の上に、ゲートポリシリコン膜Ｇ３０のゲート長方向寸法及びゲートコンタクトの径よりも大きな径を有するパッド３８を形成しておいて、その後、ゲートコンタクト孔及びソース・ドレインコンタクト孔を同時に形成するので、ゲートポリシリコン膜Ｇ３０をゲート長方向寸法が一定の直線状（長方形）にしながらも、ゲートコンタクト孔の素子分離領域への突抜を確実に防止することができる。
【００５２】
また、ゲートポリシリコン膜Ｇ３０へのデュアルゲート用Ｐ型不純物，Ｎ型不純物の注入マスクの位置ずれがあっても、パッド３８がＮ型ポリシリコン膜及びＰ型ポリシリコン膜の双方に跨るようにパッドの大きさを設定しておくことにより、第２の実施形態と同様に、Ｎ型ポリシリコン膜とＰ型ポリシリコン膜との境界領域における断線が生じても、ゲートポリシリコン膜Ｇ３０の電気的接続を確保することができる。
【００５３】
−第４の実施形態の変形例−
図６（ａ），（ｂ），（ｃ）は、それぞれ順に、第４の実施形態の変形例に係る半導体装置の配線形成前における素子分離領域上のゲートポリシリコン膜の形状を示す平面図、配線形成後におけるゲートポリシリコン膜及び金属配線の形状を示す平面図、配線形成後におけるゲートポリシリコン膜及び金属配線などの形状を示す，VIc-VIc線における断面図である。 図６（ｃ）において、コンタクトが形成される層間絶縁膜の図示は省略されている。
【００５４】
図６（ａ）に示すように、直線状（長方形）のゲートポリシリコン膜Ｇ４０のゲート配線部Ｇ４２は、Ｐ型ウエル領域上に位置するＮ型ポリシリコン膜Ｇ４２ａと、Ｎ型ウエル領域上に位置するＰ型ポリシリコン膜Ｇ４２ｂとを有している。Ｎ型ポリシリコン膜Ｇ４２ａの上には、パッド４１ａを介して第１のコンタクトＣ４３ａが設けられ、Ｐ型ポリシリコン膜Ｇ４２ｂの上には、パッド４１ｂを介して第２のコンタクトＣ４３ｂが設けられている。第１，第２のコンタクトＣ４３ａ，Ｃ４３ｂの径Ｒは、ゲートポリシリコン膜Ｇ４０のゲート長方向寸法Ｌよりも大きく、パッド４１ａ，４１ｂの径は第１，第２のコンタクト４３ａｌ，４３ｂの径よりも大きい。
【００５５】
図６（ｂ），（ｃ）に示すように、配線形成後においては、第１，第２のコンタクトＣ４３ａ，Ｃ４３ｂの上には、両者を接続するための金属配線Ｍ４１が形成されている。
【００５６】
本実施形態の半導体装置によると、直線状（長方形）のゲートポリシリコン膜Ｇ４０を設けたことによってＮ型ポリシリコン膜Ｇ４３ａとＰ型ポリシリコン膜Ｇ４３ｂとの境界で断線が生じたとしても、第１，第２のコンタクトＣ４３ａ，Ｃ４３ｂ及び金属配線Ｍ４１により、Ｎ型ポリシリコン膜Ｇ４３ａとＰ型ポリシリコン膜Ｇ４３ｂとの電気的な接続を確保することができる。
【００５７】
このようにして、第４の実施形態の効果に加え、ゲートポリシリコン膜Ｇ４０の平面形状が直線状（長方形）であり、ゲート長方向寸法が一定である場合においても、Ｐ型ウエルとＮ型ウエルの境界領域上，つまりＮ型ポリシリコン膜とＰ型ポリシリコン膜との境界領域でのゲートポリシリコン膜Ｇ４０の断線を救済することができる。
【００５８】
なお、上記各実施形態においては、ゲート導体膜として、ゲートポリシリコン膜を設けたが、本発明のゲート導体膜はポリシリコン膜に限られることはなく、金属膜，ポリシリコン膜と金属膜とを積層したポリメタル膜などの他の導体膜であっても、上記各実施形態と同じ効果を発揮することができる。また、上記各実施形態では、説明を省略したが、本発明を適用する場合、いわゆるサリサイドプロセスにより、ゲートポリシリコン膜の上部及びソース・ドレイン領域の上部をシリサイド化するのが一般的な構造である。
【産業上の利用可能性】
【００５９】
本発明の半導体装置は、各種電子機器に搭載されるＬＳＩ、特に、ＭＩＳトランジスタのゲート長のばらつきの小さい，高性能なＬＳＩとして利用することができる。
【図面の簡単な説明】
【００６０】
【図１】（ａ），（ｂ）は、それぞれ順に、第１の実施形態の半導体装置の設計形状を示す平面図、及び第１の実施形態の半導体装置の製造後の形状を示す平面図である。
【図２】（ａ），（ｂ），（ｃ）は、それぞれ順に、第２の実施形態の半導体装置の配線形成前における素子分離領域上のゲートポリシリコン膜の形状を示す平面図、配線形成後におけるゲートポリシリコン膜等の形状を示す平面図、配線形成後におけるゲートポリシリコン膜等の形状を示す，IIc-IIc線における断面図である。
【図３】（ａ），（ｂ）は、それぞれ順に、第３の実施形態の半導体装置のゲートポリシリコン膜等の形状を示す平面図、及びIIIb-IIIb線における断面図である。
【図４】（ａ），（ｂ）は、それぞれ順に、第３の実施形態の第１の変形例を示す平面図、及び第３の実施形態の第２の変形例を示す断面図である。
【図５】（ａ）〜（ｃ）の左図は、第４の実施形態の半導体装置の製造工程の一部を示す断面図であり、右図は、第４の実施形態の半導体装置の製造工程の一部を示す平面図である。
【図６】（ａ），（ｂ），（ｃ）は、それぞれ順に、第４の実施形態の変形例に係る半導体装置の配線形成前における素子分離領域上のゲートポリシリコン膜の形状を示す平面図、配線形成後におけるゲートポリシリコン膜等の形状を示す平面図、配線形成後におけるゲートポリシリコン膜等の形状を示す，VIc-VIc線における断面図である。
【図７】（ａ），（ｂ）は、それぞれ順に、従来の半導体装置（例えばスタンダードセル）の設計形状を示す平面図、及び従来の半導体装置の製造後の形状を示す平面図である。
【符号の説明】
【００６１】
Ｇ０，Ｇ１０，Ｇ２０，Ｇ３０，Ｇ４０    ゲートポリシリコン膜
Ｇ１，Ｇ１１，Ｇ２１，Ｇ３１，Ｇ４１    ゲート電極部
Ｇ２，Ｇ１２，Ｇ２２，Ｇ３２，Ｇ４２    ゲート配線部
Ｃ３，Ｃ１３，Ｃ２３    ゲートコンタクト
Ｃ１，２，Ｃ４，Ｃ５，Ｃ６，Ｃ２３      ソース・ドレインコンタクト
Ｐ２１  共通ゲートコンタクト
３１    ソース・ドレイン領域
３５    サイドウォール
３６    第１の層間絶縁膜
３７    第２の層間絶縁膜
３８    パッド
３９    第３の層間絶縁膜
４０    ゲートコンタクト
４１    ソース・ドレインコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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