(57)【要約】【課題】従来の窒化膜側壁を電荷トラップ媒体に利用する場合の信頼性劣化を改善することに適合した、導電性側壁スペーサを有する不揮発性メモリ装置及びその製造方法を提供すること。【解決手段】本発明に係る導電性側壁スペーサを有する不揮発性メモリ装置は、半導体基板２１と、該半導体基板上のゲート絶縁膜２２Ａと、該ゲート絶縁膜上に形成されたゲート１００と、該ゲートの両側壁に形成された一対の絶縁膜の側壁スペーサ２８Ａと、該一対の側壁スペーサ上に形成された、電荷を捕獲及び放出する一対の導電性側壁スペーサ２９Ｂと、前記ゲートの両側壁、一対の前記側壁スペーサ及び導電性側壁スペーサの下の半導体基板内に形成された一対のＬＤＤ領域２６と、前記ゲートの両側の、一対の前記導電性側壁スペーサの外側エッジ部を含む外側領域下の半導体基板内に形成されたソース/ドレイン領域３０とを備える。【選択図】図４
2006108620.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲートと、
前記ゲートの両側壁に形成された一対の側壁スペーサと、
一対の前記側壁スペーサ上に形成された、電荷をトラップ及びディトラップする一対の導電性側壁スペーサと、
前記ゲートの両側壁、一対の前記側壁スペーサ、及び一対の前記導電性側壁スペーサの下の前記半導体基板内に形成された一対のＬＤＤ領域と、
前記ゲートの両側の、一対の前記導電性側壁スペーサの外側エッジ部を含む外側領域下の前記半導体基板内に形成された、前記ＬＤＤ領域と接続するソース/ドレイン領域と、を備えることを特徴とする不揮発性メモリ装置。
【請求項２】
前記ゲートの両側壁に形成された一対の再酸化側壁スペーサをさらに備えることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記導電性側壁スペーサが、ポリシリコンを用いて形成されることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記導電性側壁スペーサが、ポリシリコンゲルマニウム膜、またはＴｉ、Ｗ、Ｔａ及びＨｆからなるグループから選択された低抵抗金属の膜、または前記低抵抗金属の窒化膜であることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記導電性側壁スペーサが、前記ゲート及び前記側壁スペーサよりも低い高さを有するように形成されることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項６】
前記側壁スペーサが、窒化膜、酸化膜、または酸化膜と窒化膜の積層膜であることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項７】
前記側壁スペーサが、Ｈｆ、Ｚｒ、Ａｌ、Ｔａ、Ｔｉ、Ｃｅ、Ｐｔ及びＬａからなる群の中から選択された金属が含まれた窒化金属酸化物の膜、またはこれら窒化金属酸化物の積層膜であることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項８】
前記再酸化側壁スペーサが、ゲート再酸化工程によって形成されることを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項９】
前記導電性側壁スペーサを含む前記半導体基板全面に形成されたスペーサ窒化膜と、
前記スペーサ窒化膜上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記スペーサ窒化膜を貫通する複数のビットラインコンタクトと、をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１０】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲートを形成する工程と、
前記ゲート外側の前記半導体基板内に一対のＬＤＤ領域を形成する工程と、
前記ゲートの両側壁の一部の上に一対の再酸化側壁スペーサを形成する工程と、
一対の前記再酸化側壁スペーサを含む前記ゲートの両側壁上に一対の側壁スペーサを形成し、前記側壁スペーサ上に、隣接する単位セル間で互いに絶縁される一対の導電性側壁スペーサを形成する工程と、
前記ゲートの両側の、一対の前記導電性側壁スペーサの外側エッジ部を含む外側領域下の前記半導体基板内に、前記ＬＤＤ領域と接続するソース/ドレイン領域を形成する工程と、を含むことを特徴とする不揮発性メモリ装置の製造方法。
【請求項１１】
前記再酸化側壁スペーサを形成する工程が、ゲート再酸化工程によって行われることを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
【請求項１２】
前記ゲート再酸化工程が、酸素(Ｏ２)、水素(Ｈ２)または水蒸気(Ｈ２Ｏ)の雰囲気、及び約７００゜Ｃ〜９００゜Ｃの温度の下で熱処理を利用して行われることを特徴とする請求項１１に記載の不揮発性メモリ装置の製造方法。
【請求項１３】
前記ゲート再酸化工程が、前記ゲートを形成する工程で損傷された前記ゲート絶縁膜を回復させることを特徴とする請求項１１に記載の不揮発性メモリ装置の製造方法。
【請求項１４】
前記側壁スペーサを形成し前記導電性側壁スペーサを形成する工程が、
前記ゲートを含む前記ゲート絶縁膜全面に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記ゲート絶縁膜の表面が露出されるまで前記導電膜と前記絶縁膜とを選択的にエッチングして前記側壁スペーサ、及び初期の導電性側壁スペーサを形成する工程と、
前記初期の導電性側壁スペーサ上にマスクパターンを形成する工程と、
前記マスクパターンによって露出された前記初期の導電性側壁スペーサを選択的にエッチングして、セルトランジスタが形成される部分にだけ前記導電性側壁スペーサとして残留させる工程と、をさらに含むことを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
【請求項１５】
前記導電性側壁スペーサが、前記ゲート及び前記側壁スペーサよりも低い高さを有するように形成されることを特徴とする請求項１４に記載の不揮発性メモリ装置の製造方法。
【請求項１６】
前記導電性側壁スペーサが、ポリシリコンを用いて形成されることを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
【請求項１７】
前記導電性側壁スペーサが、ポリシリコンゲルマニウム膜、またはＴｉ、Ｗ、Ｔａ及びＨｆからなるグループから選択された低抵抗金属の膜、または前記低抵抗金属の窒化膜であることを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
【請求項１８】
前記側壁スペーサが、窒化膜、酸化膜、または酸化膜と窒化膜の積層膜であることを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
【請求項１９】
前記側壁スペーサが、Ｈｆ，Ｚｒ，Ａｌ，Ｔａ，Ｔｉ，Ｃｅ、Ｐｔ及びＬａからなる群の中から選択された金属が含まれた窒化金属酸化物の膜、またはこれら窒化金属酸化物の積層膜であることを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
【請求項２０】
前記導電性側壁スペーサが、電荷がトラップ及びディトラップされる媒体として用いられることを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、一対のポリシリコンをベースにした導電性側壁スペーサを有する不揮発性メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
データを格納するために用いられる半導体メモリ装置は、一般的に揮発性(ｖｏｌａｔｉｌｅ）及び不揮発性(ｎｏｎ-ｖｏｌａｔｉｌｅ)メモリ装置に区別することができる。揮発性メモリ装置は、電源供給が中断されると格納されたデータを失うが、不揮発性メモリ装置は電源供給が中断されても格納されたデータを保持する。したがって、不揮発性メモリ装置は、例えば、移動電話システム、音楽及び/または映像データを格納するためのメモリカード及びその他の応用装置のような、電源を常時使用することができなかったり、度々中断されたり、または低電力の使用が要求されたりするシステムや器機に幅広く用いられる。
【０００３】
多種多様の不揮発性メモリ装置の中で、代表的な例としては、浮遊ゲートを用いて情報を格納するフラッシュメモリがある。
【０００４】
フラッシュメモリは、プログラム及び消去動作を通じて、セル領域のトランジスタに格納された情報を変更する。このとき、プログラム及び消去動作は約１０Ｖ以上の大きな電圧レベルが必要であり、このような大きい電圧レベルを生成するためにフラッシュメモリは、複数のポンピング回路を周辺回路領域に備える。ところで、ポンピング回路が多くなるほど半導体装置の集積度が低くなり、製品の価格が上がるという問題がある。また、フラッシュメモリは、上述した大きな電圧レベルを使用してもトランジスタ及び配線が絶縁破壊されないように形成しなければならないという技術的な困難がある。
【０００５】
さらに、フラッシュメモリは、保持時間(ｒｅｔｅｎｔｉｏｎ ｔｉｍｅ）が他の不揮発性メモリ装置に比べて長いという長所がある反面、その動作電圧が非常に高くて速度が遅いという短所がある。そして、浮遊ゲートをゲート電極の垂直方向に配置する場合、装置の集積化は簡単であるが、他方では高集積化につれてエッチング及びコンタクト形成が困難になってしまうという問題がある
最近、上述したようなフラッシュメモリの短所を克服するために、ソノス(Ｓｉｌｉｃｏｎ-Ｏｘｉｄｅ-Ｎｉｔｒｉｄｅ-Ｏｘｉｄｅ-Ｓｉｌｉｃｏｎ、ＳＯＮＯＳ)構造を有するソノス型不揮発性メモリ装置に対する研究が活発に行われている。
【０００６】
ソノス型不揮発性メモリ装置は、一般的に半導体基板上に酸化膜、窒化膜、酸化膜及び多結晶シリコン膜が順に積層された構造を有する。ここで、２層の酸化膜の間にサンドイッチ(Ｓａｎｄｗｉｔｃｈ)される窒化膜は、電荷がトラップされる電荷捕獲媒体(ｅｌｅｃｔｒｉｃ ｃｈａｒｇｅ ｔｒａｐｐｉｎｇ ｍｅｄｉｕｍ）として用いられる。電荷捕獲媒体は、ソノス型不揮発性メモリ装置の情報を格納する場所である。したがって、窒化膜は、通常のフラッシュメモリの浮遊ゲートの機能と類似の機能を有する。
【０００７】
しかし、一般的なソノス型不揮発性メモリ装置は、ＯＮＯ（Ｏｘｉｄｅ-Ｎｉｔｒｉｄｅ-Ｏｘｉｄｅ）構造の酸化膜/窒化膜の界面、或いはＯＮＯ構造の窒化膜に形成される量子井戸(Ｑｕａｎｔｕｍ ｗｅｌｌ)に電荷がトラップ/ディトラップ(Ｔｒａｐ/ｄｅｔｒａｐ)される方法を利用するため、保持時間及びゲート酸化膜の寿命などに問題がある可能性があり、また装置を集積化させることも非常に困難である。
【０００８】
以上のようなＯＮＯ構造の問題点を解決するために側壁スペーサ形態の電荷捕獲媒体を利用する方法が提案された。
【０００９】
図１は、従来の、側壁スペーサ形態の電荷捕獲媒体を有するＳＯＮＯＳ型不揮発性メモリ装置の構造を示す断面図である。
【００１０】
図１に示されているように、従来の側壁スペーサ形態の電荷捕獲媒体を有するソノス型不揮発性メモリ装置は、半導体基板１１上に形成されたゲート絶縁膜１２、ゲート電極１３、ゲート電極１３の両側壁に形成された第１ＳｉＯ２側壁スペーサ１５Ａ、第１ＳｉＯ２側壁スペーサ１５Ａ上に形成された窒化シリコンＳｉＮ側壁スペーサ１４、ＳｉＮ側壁スペーサ１４上に形成された第２ＳｉＯ２側壁スペーサ１５Ｂ、及び半導体基板１１内に形成されたソース領域Ｓとドレイン領域Ｄを有する。
【００１１】
上記ＳＯＮＯＳ型不揮発性メモリ装置は、１対のＳｉＮ側壁スペーサ１４がビットＡとビットＢを格納する役割をし、１セル当たり２ビットの具現が可能である。しかしながら、相変らずＳｉＮ側壁スペーサ１４に電荷をトラップ/ディトラップさせているため、通常のＯＮＯ誘電体構造と同様に低信頼性の問題がある。
【００１２】
図２Ａは、従来の、側壁スペーサ形態の電荷捕獲媒体を有するソノス型不揮発性メモリ装置に係るチャージング状態に依存するしきい値電圧特性を示す概念図である。図において、横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。
【００１３】
図２Ａにおいて、ソース領域に負(-）電荷が格納されている場合、ソース領域に負（Ｌｏｗ）のバイアス電圧を、ドレイン領域に正（Ｈｉｇｈ）のバイアス電圧をかけてＩｄ-Ｖｇを測定すれば、測定値が図示の「フォワード（Ｆｏｒｗａｒｄ）」曲線を形成する。即ち、しきい値電圧Ｖｔｈは大きくなる方向へ移動する。
【００１４】
反対に、ソース領域に正のバイアス電圧を、ドレイン領域に負のバイアス電圧をかけてＩｄ-Ｖｇを測定すると、「リバース」曲線になる。即ち、しきい値電圧Ｖｔｈは小さくなる方向へ移動する。しかも、この場合、しきい値電圧は、電荷がほぼない状態「フレッシュ（Ｆｒｅｓｈ）」に近い状態のしきい値電圧になる。
【００１５】
図２Ｂは、従来の、側壁スペーサ形態の電荷捕獲媒体を有するソノス型不揮発性メモリ装置に係る、フレッシュ（Ｆｒｅｓｈ）、書込（Ｗｒｉｔｉｎｇ）、及び消去（Ｅｒａｓｉｎｇ）動作時のしきい値電圧（Ｖｔｈ）の特性を示す図である。図において、横軸、縦軸はそれぞれ、ゲート電圧Ｖｇと、ドレイン電流Ｉｄを示す。
【００１６】
図２Ｂに示されているように、消去動作後のＩｄ-Ｖｇ特性、即ちしきい値電圧特性が劣化している。
【００１７】
また、上述したように、窒化膜を電荷捕獲媒体として使用する従来の不揮発性メモリ装置では、電荷が窒化膜と酸化膜との界面、及び窒化膜内部にもトラップされることができるため、トラップ及びディトラップされる電荷量を制御することが難しいという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明は、上記のような従来の技術の問題点を解決するためになされたものであって、その目的は、側壁スペーサを電荷捕獲媒体として利用する場合の信頼性を改善することができる、導電性側壁スペーサを有する不揮発性メモリ装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１９】
上記の課題を解決するために、本発明に係る不揮発性メモリ装置は、半導体基板と、該半導体基板上のゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲートと、前記ゲートの両側壁に形成された側壁スペーサと、該側壁スペーサ上に形成された、電荷をトラップ及びディトラップする導電性側壁スペーサと、前記ゲートの両側壁、一対の前記側壁スペーサ、及び一対の前記導電性側壁スペーサの下の前記半導体基板内に形成された一対のＬＤＤ領域と、前記ゲートの両側の、一対の前記導電性側壁スペーサの外側エッジ部を含む外側領域下の半導体基板内に形成された、前記ＬＤＤ領域と接続するソース/ドレイン領域とを備えることを特徴とし、前記導電性側壁スペーサが、ポリシリコン膜、ポリシリコンゲルマニウム膜、Ｔｉ、Ｗ、Ｔａ及びＨｆからなる群の中から選択された低抵抗金属の膜、または前記低抵抗金属の窒化膜であることを特徴とする。
【００２０】
また、本発明に係る不揮発性メモリ装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲートを形成する工程と、前記ゲート外側の半導体基板内に１対のＬＤＤ領域を形成する工程と、前記ゲートの両側壁の一部の上に一対の再酸化側壁スペーサを形成する工程と、一対の前記再酸化側壁スペーサを含む前記ゲートの両側壁上に絶縁膜の側壁スペーサを形成し、前記側壁スペーサ上に、隣接する単位セル間で互いに絶縁される一対の導電性側壁スペーサを形成する工程と、前記ゲートの両側の、一対の前記導電性側壁スペーサの外側エッジ部を含む外側領域下の半導体基板内に前記ＬＤＤ領域と接続するソース/ドレイン領域を形成する工程とを含むことを特徴とする。
【００２１】
前記側壁スペーサを形成し前記導電性側壁スペーサを形成する工程は、前記ゲートを含む前記ゲート絶縁膜全面に絶縁膜を形成する工程と、前記絶縁膜上に導電膜を形成する工程と、前記ゲート絶縁膜の表面が露出されるまで前記導電膜と前記絶縁膜とを選択的にエッチングして前記側壁スペーサ、及び初期の導電性側壁スペーサを形成する工程と、前記初期の導電性側壁スペーサ上にマスクパターンを形成する工程と、前記マスクパターンによって露出された前記初期の導電性側壁スペーサを選択的にエッチングしてセルトランジスタが形成される部分にだけ前記導電性側壁スペーサとして残留させる工程とをさらに含むことを特徴とする。
【発明の効果】
【００２２】
本発明に係る不揮発性メモリ装置によれば、１対の導電性側壁スペーサを用いることにより、低い駆動電圧でも不揮発性メモリ装置を高速に動作させることができるという効果がある。
【００２３】
また、本発明に係る不揮発性メモリ装置によれば、フラッシュメモリとほぼ同様な保持時間を得ることができるという効果がある。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の最も好ましい実施の形態に係る導電性側壁スペーサを有する不揮発性メモリ装置を、添付図面を参照しながら説明する。
【００２５】
図３は、本好ましい実施の形態に係る不揮発性メモリ装置のセルトランジスタの構成を示したレイアウト図である。
【００２６】
図３に示されているように、本好ましい実施の形態に係る不揮発性メモリ装置のセルトランジスタは、半導体基板の所定領域に形成された素子分離膜ＩＳＯと、素子分離膜ＩＳＯにより区画された半導体基板の活性領域ＡＣＴの上部を横切るワードラインＷＬ２５と、ワードラインＷＬ２５の両側壁に形成された一対の導電性側壁スペーサ２９Ｂと、導電性側壁スペーサ２９Ｂの外側の活性領域ＡＣＴ内に形成されたソース領域Ｓ及びドレイン領域Ｄと、ソース領域Ｓ及びドレイン領域Ｄに各々接続される一対のビットラインコンタクト３３とを有する。特に、導電性側壁スペーサ２９Ｂは、電荷を捕獲及び放出する媒体として機能し、ポリシリコン膜から形成されたものであり、以降、ポリシリコンからなる浮遊側壁スペーサ(Ｆｌｏａｔｉｎｇ Ｓｉｄｅｗａｌｌ Ｐｏｌｙｓｉｌｉｃｏｎ；ＦＳＰ）とも称する。
【００２７】
図４は、図３のＩ-Ｉ'ラインに沿った不揮発性メモリ装置の構成を示す断面図である。
【００２８】
図４に示されているように、本好ましい実施の形態に係る不揮発性メモリ装置は、半導体基板２１上に形成されたゲート絶縁膜２２Ａと、ゲート絶縁膜２２Ａ上に形成されたゲート構造１００と、ゲート構造１００の両側壁の一部に形成された一対の酸化物からなる再酸化側壁スペーサ２７と、一対の再酸化側壁スペーサ２７及びゲート構造１００の両側壁の再酸化側壁スペーサ２７により覆われていない部分に形成された一対の窒化物からなる側壁スペーサ２８Ａと、一対の側壁スペーサ２８Ａ上に形成された一対の導電性側壁スペーサ２９Ｂと、再酸化側壁スペーサ２７、側壁スペーサ２８Ａ、及び導電性側壁スペーサ２９Ｂの下の半導体基板２１内の所定の領域に形成された一対のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域２６と、導電性側壁スペーサ２９Ｂの外壁及び外壁より外側の領域の下の半導体基板２１内の所定の領域に形成され、それぞれＬＤＤ領域２６と接続するソース/ドレイン領域３０とを有する。特に、一対の導電性側壁スペーサ２９Ｂは電荷がトラップ及びディトラップされるところであり、ポリシリコン膜から形成された浮遊側壁スペーサである。
【００２９】
図５Ａないし図５Ｇは、図４に示されたソノス型不揮発性メモリ装置の製造方法を示す断面図である。
【００３０】
図５Ａに示されているように、半導体基板２１上にゲート絶縁膜２２を形成する。ここでは、ゲート絶縁膜２２を形成する前に、半導体基板２１には素子分離膜ＩＳＯが形成され、また半導体基板２１内にはウェル(Ｗell)の形成及びしきい値電圧の調節のためのイオン注入が行われていることに留意されるべきである。そして、ゲート絶縁膜２２は、半導体基板２１の表面を熱酸化させる方法により形成されたシリコン酸化膜ＳｉＯ２であることが好ましい。
【００３１】
次に、ゲート絶縁膜２２上にシリコン含有の第１電極膜２３、低抵抗金属からなる第２電極２４膜、及びハードマスク膜２５を順に積層する。詳細には、第１電極膜２３は、ポリシリコン膜またはポリシリコンゲルマニウム膜(Ｐｏｌｙ-Ｓi１-ＸＧｅＸ、ｘ=０.０１〜０.９９)から形成され、ここで、ｘはゲルマニウム（Ｇｅ）の原子比率である。第２電極膜２４は、ＷＳi（tungsten silicide）、ＴｉＳi（titanium silicide）、ＣｏＳｉ（cobalt silicide）、ＮｉＳｉ（nickel silicide）またはＣｒＳｉ（chromium silicide）を含むグループの中から選択された金属シリサイド膜、またはタングステン窒化膜とタングステンの積層(Ｗ/ＷＮＹ、Ｙ=０.１〜３.０)、またはシリコン窒化膜とタングステンの積層(Ｗ/ＳiＮＹ、Ｙ=０.１〜３.０)の構造を使用する。ここで、Ｙは窒素（Ｎ）の原子比率を意味する。上記列挙した材料のうち、タングステン窒化膜とシリコン窒化膜は、第２電極膜２４と、タングステン（Ｗ）やシリコンを含有する第１電極膜２３との間の反応を抑制させる拡散バリア(ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ)の役割を果たす。最後に、ハードマスク膜２５は、シリコン窒化膜(Ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ)から形成されている。
【００３２】
以下、第１電極膜２３は、ポリシリコン膜から形成したものであり、第２電極膜２４は、タングステンシリサイド（ＷＳi）膜から形成したものであると仮定する。
【００３３】
次に、ハードマスク膜２５上にフォトレジストを塗布し露光及び現像でパターンニングしてゲートマスク(図示せず)を形成した後、ゲートマスクをエッチングマスクとしてハードマスク膜２５、第２電極膜２４、及び第１電極膜２３を順にエッチングしてゲート構造１００を形成する。その後、ゲートマスクをストリップして除去する。
【００３４】
ゲート構造１００の形成後、半導体基板２１に対してＬＤＤイオン注入(Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ Ｉｍｐｌａｎｔａｔｉｏｎ）を行う。この場合、ＬＤＤイオン注入は低濃度ドーパントをゲート構造１００外側の半導体基板２１内にイオン注入して一対のＬＤＤ領域２６を形成するための工程であって、半導体がＮＭＯＳＦＥＴの場合、燐(Ｐ)または砒素(ＡＳ)のようなＮ型ドーパントをイオン注入する。
【００３５】
次に、図５Ｂに示されているように、ゲート構造１００の抵抗を維持しながら第１電極膜２３の側壁を酸化する目的でゲート再酸化(Ｇａｔｅ Ｒｅ-Ｏｘｉｄａｔｉｏｎ)工程を行う。
【００３６】
一般的に、ゲート再酸化工程は、ゲート構造１００を形成するエッチング工程でゲート絶縁膜２２に発生したマイクロトレンチ(ｍｉｃｒｏｔｒｅｎｃｈ)及び損失を回復させ、半導体基板２１上に残留するポリシリコン膜を除去し、ゲート構造１００のエッジ部の下にあるゲート絶縁膜２２の厚さを増加させて信頼性を向上させることを目的として行われる。
【００３７】
本好ましい実施の形態のように、ゲート構造１００がポリシリコン膜のようなシリコン含有の第１電極膜２３を有する半導体素子の製造では、第１電極膜２３のエッチング時に露出されるゲート絶縁膜２２が損傷されるため、ゲート構造１００の抵抗をそのまま維持しながら損傷されたゲート絶縁膜２２を回復するためには第１電極２３の側面を酸化させる再酸化(Ｒｅ-ｏｘｉｄａｔｉｏｎ)工程を行う必要がある。
【００３８】
特に、ゲート構造１００のエッジ部の下にあるゲート絶縁膜２２は、その厚さ及び膜の品質によりホットキャリア特性、リーク電流及びゲート誘起ドレインリーク電流(ＧＩＤＬ)のようなサブしきい値電圧(ｓｕｂ-ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ)特性、パンチスルー(ｐｕｎｃｈｔｈｒｏｕｇｈ)特性、及び素子動作速度に多くの影響を及ぼす。そのためにゲート再酸化工程は、必然的に行わなければならない。
【００３９】
一方、ゲート再酸化工程は、酸素(Ｏ２)、水蒸気(Ｈ２Ｏ)または水素(Ｈ２)の雰囲気で熱処理工程を通じて行う。このとき、熱処理温度は約７００℃〜９００℃である。
【００４０】
このようなゲート再酸化工程により、損傷されたゲート絶縁膜２２の品質が回復し(以下、回復したゲート絶縁膜を「２２Ａ」と記す)、同時に、ゲート構造１００のエッジ下部にバーズビーク(Ｂｉｒｄ’s  ｂｅａｋ)２２Ｂが発生してゲート構造１００のエッジ部の下に位置するゲート絶縁膜２２Ａの厚さが増加する。
【００４１】
また、ゲート再酸化工程においては、ポリシリコン膜の第１電極膜２３はもちろん、タングステンシリサイド膜である第２電極膜２４もその側面が酸化されて、合わせて１対の側壁酸化膜(Ｓｉｄｅｗａｌｌ ｏｘｉｄｅ)からなる再酸化側壁スペーサ２７が形成される。ここで、再酸化側壁スペーサ２７は、再酸化されたシリコン酸化膜(Ｒｅ-ｏｘｉｄｉｚｅｄ ｓｉｌｉｃｏｎ ｏｘｉｄｅ)とも言う。
【００４２】
さらに、前記ゲート再酸化工程は、酸化膜の厚さ及び品質を向上させるために、前洗浄工程を利用して残っていたゲート絶縁膜２２をストリップした後、酸化工程を利用して新しいゲート絶縁膜２２を再形成することができる。
【００４３】
図５Ｃに示されたように、再酸化側壁スペーサ２７が形成された半導体基板２１の全面に窒化膜(Ｓｉｄｅｗａｌｌ ｎｉｔｒｉｄｅ)の絶縁膜２８を形成する。ここでは、絶縁膜２８は、シリコン窒化膜(Ｓi３Ｎ４)またはシリコン酸化窒化膜(ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ)からである。また、酸化膜、または酸化膜と窒化膜の積層膜として絶縁膜２８を形成することもできる。酸化膜を形成する場合には、酸化耐性が弱いタングステン膜がゲート構造１００に含まれているため、絶縁膜２８は、原子層堆積（ＡＬＤ）法で酸化シリコンＳｉＯ２を用いて形成する。
【００４４】
また、絶縁膜２８は、Ｈｆ(hafnium)、Ｚｒ(Zirconium)、Ａｌ(aluminum)、Ｔａ(tantalum)、Ｔｉ(titanium)、Ｃｅ(cerium)、Ｐｔ(platinum)及びＬａ(lanthanum)からなる群の中から選択された金属が含まれた窒化金属酸化物のような、高誘電定数を有する絶縁材料を用いて、又はこれら絶縁材料を積層して形成することができる。
【００４５】
次に、絶縁膜２８の上にポリシリコンをベースにした導電性膜２９を形成する。この導電性膜２９は、電荷捕獲媒体としての役割をするものであり、ポリシリコン膜以外に、ポリシリコンゲルマニウム膜、またはＴｉ、Ｗ、Ｔａ、Ｈｆからなる群の中から選択された低抵抗金属の膜、またはこれら金属を窒化した窒化金属膜として形成することもできる。
【００４６】
図５Ｄに示されたように、導電性膜２９をブランケットエッチバック工程により選択的にエッチングして、ゲート構造１００の側壁にだけ初期の導電性側壁スペーサ２９Ａとして残留させる。この時、絶縁膜２８もエッチングされてゲート構造１００の側壁にだけ側壁スペーサ２８Ａとして残留する。
【００４７】
このようにゲート構造１００の側壁にだけ初期の導電性側壁スペーサ２９Ａを残留させる理由は、導電性側壁スペーサ２９Ａを構成するポリシリコン膜が導電性を有する物質であるため、隣接する各単位セルの導電性側壁スペーサ２９Ａの間を互いに絶縁させる必要があるからである。好ましくは、初期の導電性側壁スペーサ２９Ａは行方向、即ち、図示のｘ軸の方向に配置された単位セルの間で絶縁されている。
【００４８】
上記のゲート構造１００の側壁にだけ残留する初期の導電性側壁スペーサ２９Ａは、ソノス型不揮発性メモリ装置において情報を格納するためのものであり、「電荷格納媒体」とも言う。
【００４９】
また、初期の導電性側壁スペーサ２９Ａは、ゲート構造１００よりも低い上部面を有するように形成される。このために、上記ブランケットエッチバック工程は、ゲート構造１００上部でハードマスク２５を露出させ、活性領域の上部で回復されたゲート絶縁膜２２Ａを露出させるまで継続して実施される。このため、エッチング工程は、シリコン酸化膜であるゲート絶縁膜２２Ａに対してエッチング選択比を有し、且つ側壁スペーサ２８Ａも同時にエッチングできるエッチング方法を使用する。
【００５０】
次に、図５Ｅに示されているように、ソース/ドレイン領域３０の形成のためのイオン注入工程を行ってトランジスタを完成する。  また、ソース/ドレイン領域３０を形成した後に、隣接する初期の導電性側壁スペーサ２９Ａを絶縁するための工程を行う。すなわち、図５Ｄに示したエッチング工程は、ｘ軸方向に隣接する初期の導電性側壁スペーサ２９Ａ間を絶縁するためのものであって、導電性側壁スペーサ２９Ａがポリシリコンからなる導電膜であるため、図面に垂直な方向であるｙ軸方向に隣接する導電性側壁スペーサ２９Ａの間の絶縁も必要である。なお、ｙ軸方向の導電性側壁スペーサ２９Ａ間の絶縁のための工程は、図６Ａないし図６Ｃを参照して後述する。
【００５１】
次に、図５Ｆに示されているように、初期の導電性側壁スペーサ２９Ａに対して追加エッチング工程を行って、ｘ軸方向及びｙ軸方向の両方向において隣接する単位セル間で絶縁された導電性側壁スペーサ２９Ｂを形成した後、導電性側壁スペーサ２９Ｂ、ゲート絶縁膜２２Ａ等を含む基板全面に自己整合コンタクト（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）工程の時にバリア層の役割をするスペーサ窒化膜３１を形成する。
【００５２】
図５Ｇに示されているように、スペーサ窒化膜３１上に層間絶縁膜３２を形成した後、自己整合コンタクト工程を利用して層間絶縁膜３２をエッチングしてソース/ドレイン領域３０を露出させるコンタクトホール(図示せず）を形成する。次いで、コンタクトホールに導電物質を埋め込んでＢＬＣ１、ＢＬＣ２と称されるビットラインコンタクト３３を形成する。
【００５３】
図６Ａないし図６Ｃは、本発明に係るソノス型不揮発性メモリ装置の一対の導電性側壁スペーサを絶縁する方法を示す平面図である。
【００５４】
図６Ａは、図５Ｅに示したソノス型不揮発性メモリ装置の平面図である。図６Ａに示されているように、半導体基板２１の所定の領域の上にゲート構造１００が配置され、ゲート構造１００の両側壁に側壁スペーサ２８Ａと初期の導電性側壁スペーサ２９Ａが配置される。また、ゲート構造１００の外側、即ち初期の導電性側壁スペーサ２９Ａの外側エッジ部を含む外側の半導体基板２１内の所定領域には、ソース/ドレイン領域３０が形成されている。ここで、図面符号「ＩＳＯ」で示された素子分離領域の説明を省略する。上述したように、一対の初期の導電性側壁スペーサ２９Ａは、ソノス型不揮発性メモリ装置において情報を格納するために電荷を格納する電荷捕獲媒体として機能する。
【００５５】
このような図６Ａに示されている状態では、初期の導電性側壁スペーサ２９Ａは、行方向(ｘ軸方向)に配置される各単位セルの間では、互いに絶縁されているが、列方向(ｙ軸方向、またはゲートの長手方向と平行の方向)に配置される各単位セルの間では互いにまだ絶縁されていない。したがって、列方向に配置される各単位セルの初期の導電性側壁スペーサ２９Ａ間を互いに絶縁させるための工程を行う。
【００５６】
図６Ｂに示されているように、初期の導電性側壁スペーサ２９Ａを含む半導体基板２１の全面にフォトレジストを塗布し露光及び現像によりパターンニングしてマスクパターン４１を形成する。
【００５７】
この時、マスクパターン４１のｘ軸方向に延びる両側は、一対の初期の導電性側壁スペーサ２９Ａの両エッジからそれぞれソース及びドレイン領域３０方向に一定幅まで延びる形態を有し、ｙ軸方向に延びる両側は、ソース/ドレイン領域３０、及びそれら領域の両側の２つの素子分離領域ＩＳＯのそれぞれの一部にオーバーラップする形態を有する。
【００５８】
図６Ｃに示されているように、マスクパターン４１をエッチングマスクとして初期の導電性側壁スペーサ２９Ａの露出された部分を選択的にエッチングする。この時、初期の導電性側壁スペーサ２９Ａの、マスクパターン４１により覆われた部分はエッチングされず残留する。図５Ｆにおいて符号２９Ｂで示したのは、この残留する導電性側壁スペーサである。このエッチング工程は、ゲート絶縁膜２２Ａ、側壁窒化膜２８Ａに対し選択性を有するエッチング方法、且つ、異方性エッチング方法で実施される。その後、マスクパターン４１をストリップする。
【００５９】
以上のようなマスクパターン４１を利用したエッチング工程後に残留する導電性側壁スペーサ２９Ｂは、各単位セルを構成するゲート構造１００の両側壁に形成され、ｘ軸及びｙ軸の両方向において隣接する単位セルの間では互いに絶縁されている。ここで、導電性側壁スペーサ２９Ｂは、平面上にｘ方向の幅に比べてｙ方向の幅がより大きい長方形の形状を有する。
【００６０】
上述した本好ましい実施の形態に係るソノス型不揮発性メモリ装置は、導電性側壁スペーサ２９Ｂに電荷を捕獲及び放出させる方法を利用して具現される。
【００６１】
以下、本好ましい実施の形態に係るソノス不揮発性メモリ装置の動作原理を説明する。
【００６２】
表１、表２、及び表３はそれぞれ、本好ましい実施の形態に係るソノス不揮発性メモリ装置のプログラミングのためのバイアス条件、消去動作のためのバイアス条件、及び読出し動作のためのバイアス条件を示したものである。  表１ないし表３において、ＷＬはワードワインを示し、ＦＳＰ(Floating Sidewall Polysilicon)１はソース側導電性側壁スペーサを示し、ＦＳＰ２は、ドレイン側導電側壁スペーサを示し、ＢＬＣ１はソース側に接続されるビットラインコンタクトを、ＢＬＣ２はドレイン側に接続されるビットラインコンタクトを示す。
【００６３】
【表１】
2006108620.tif 000003
【００６４】
【表２】
2006108620.tif 000004
【００６５】
【表３】
2006108620.tif 000005
先ず、表１に示されているように、プログラム、即ち書き込み動作を行うためには、半導体がＮＭＯＳＦＥＴの場合、ｐウェル及びビットラインコンタクトＢＬＣ２には接地電圧(Ｇｒｏｕｎｄ、ＧＮＤ)、ビットラインコンタクトＢＬＣ１及びゲート構造１００、即ちワードラインＷＬに正電圧を掛け、ＦＳＰ１の方にホットキャリアを注入する。この場合、ＦＳＰ１はマイナスにチャージされるようになる。
【００６６】
表２に示されているように、このＦＳＰ１に格納された負電荷を引き抜くためには、即ち消去動作を行うためには、Ｐウェル及びＢＬＣ２には接地電圧、ＢＬＣ１には正電圧のバイアス、ワードライン(ゲート１００)には負電圧のバイアスを掛けると、ＦＳＰ１に格納されていた負電荷が引き抜かれる。
【００６７】
ＦＳＰ２の場合は、上記ＦＳＰ１の場合と同様の方法で電荷を注入及び引き抜くことができる。
【００６８】
次に、表３に示されているように、読み出し動作は、ＭＯＳＦＥＴのしきい値電圧の移動を利用して行われる。読み出し動作時の詳細なバイアス条件及びこのようなバイアス条件下でのしきい値電圧の移動方向を表３に示す。
【００６９】
例えば、ＦＳＰ１にマイナス電荷が格納されている場合、ＢＬＣ２-->ＢＬＣ１方向(リバース方向)に素子を動作させれば、即ち、逆方向のスイープ（Ｓｗｅｅｐ）の場合、しきい値電圧がほぼ変わらない。一方、ＢＬＣ１-->ＢＬＣ２方向(フォワード方向)に素子を動作させれば、即ち、順方向のスイープ（Ｓｗｅｅｐ）の場合、しきい値電圧がプラス方向へ移動する。同様に、ＦＳＰ２の電荷状態は、順方向スイープには影響をほとんど与えないが、逆方向スイープには影響を与える。このようなしきい値電圧の移動を利用すれば、ＦＳＰ１及びＦＳＰ２の電荷状態を独立的に検出することができるため、各単位回路毎に２ビットを具現することができる。
【００７０】
このように、本実施の形態では、１対のポリシリコンからなる導電性側壁スペーサ(ＦＳＰ１、ＦＳＰ２）を用いることにより、低い駆動電圧でも不揮発性メモリ装置を高速に動作させることができる。
【００７１】
また、本実施の形態に係る不揮発性メモリ装置は、フラッシュメモリとほぼ同様な保持時間を得ることができる。
【００７２】
尚、本発明は、上記の本実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００７３】
【図１】従来の、側壁スペーサ形態の電荷捕獲媒体を有するＳＯＮＯＳ型不揮発性メモリ装置の構造を示す断面図である。
【図２Ａ】従来の技術に係るチャージング状態に依存するしきい値電圧特性を示す概念図である。
【図２Ｂ】従来の技術に係るフレッシュ、書込、および消去動作時のしきい値電圧特性を示す図である。
【図３】本発明の好ましい実施の形態に係る不揮発性メモリ装置のセルトランジスタの構成を示すレイアウト図である。
【図４】図３のＩ-Ｉ'ラインに沿った不揮発性メモリ装置の構成を示す断面図である。
【図５Ａ】図４に示したソノス型の不揮発性メモリ装置の製造方法を示す断面図である。
【図５Ｂ】図４に示したソノス型の不揮発性メモリ装置の製造方法を示す断面図である。
【図５Ｃ】図４に示したソノス型の不揮発性メモリ装置の製造方法を示す断面図である。
【図５Ｄ】図４に示したソノス型の不揮発性メモリ装置の製造方法を示す断面図である。
【図５Ｅ】図４に示したソノス型の不揮発性メモリ装置の製造方法を示す断面図である。
【図５Ｆ】図４に示したソノス型の不揮発性メモリ装置の製造方法を示す断面図である。
【図５Ｇ】図４に示したソノス型の不揮発性メモリ装置の製造方法を示す断面図である。
【図６Ａ】導電性側壁スペーサの絶縁方法を示す平面図である。
【図６Ｂ】導電性側壁スペーサの絶縁方法を示す平面図である。
【図６Ｃ】導電性側壁スペーサの絶縁方法を示す平面図である。
【符号の説明】
【００７４】
１１      半導体基板
１２      ゲート絶縁膜
１３      ゲート電極
１４、１５Ａ、１５Ｂ  側壁スペーサ
２１      半導体基板
２２、２２Ａ      ゲート絶縁膜
２２Ｂ    バーズビーク
２３      第１電極膜
２４      第２電極膜
２５      ハードマスク膜、ワードライン
２６      ＬＤＤ領域
２７      再酸化側壁スペーサ（酸化膜）
２８Ａ    側壁スペーサ（窒化膜）
２９Ａ    初期の導電性側壁スペーサ
２９Ｂ    導電性側壁スペーサ
３０      ソース/ドレイン領域
３１      スペーサ窒化膜
３２      層間絶縁膜
３３      ビットラインコンタクト
４１      マスクパターン
１００    ゲート構造
【図１】
2006108620.tif 000006
【図２Ａ】
2006108620.tif 000007
【図２Ｂ】
2006108620.tif 000008
【図３】
2006108620.tif 000009
【図４】
2006108620.tif 000010
【図５Ａ】
2006108620.tif 000011
【図５Ｂ】
2006108620.tif 000012
【図５Ｃ】
2006108620.tif 000013
【図５Ｄ】
2006108620.tif 000014
【図５Ｅ】
2006108620.tif 000015
【図５Ｆ】
2006108620.tif 000016
【図５Ｇ】
2006108620.tif 000017
【図６Ａ】
2006108620.tif 000018
【図６Ｂ】
2006108620.tif 000019
【図６Ｃ】
2006108620.tif 000020