(57)【要約】【課題】  共有メモリ制御の高速化が可能な二重化システムにおける制御ユニット及び制御方法を提供すること。【解決手段】  第一の制御ユニット１０がアクティブ系、第二の制御ユニット２０がスタンバイ系として動作する場合、コントローラ１４は、第二の制御ユニット２０へ転送すべきデータをＦＩＦＯ方式のバッファメモリ１６に出力する。バッファメモリ１６は、入力されたデータを一時的に記憶し、第二の制御ユニット２０へ送信する。【選択図】  図１
2006165642.tif 000002
【特許請求の範囲】
【請求項１】
一方がアクティブ系、他方がスタンバイ系として動作し、各々共有化されたメモリを有する二つの制御ユニットを備えた二重化システムにおける制御ユニットであって、
自系がアクティブ系であるときに演算処理を行う演算処理手段と、
前記演算処理手段から出力されたデータを記憶する記憶手段と、
前記演算処理手段から出力された演算データ及び前記記憶手段に記憶されている記憶データのうち、他系の制御ユニットへ転送すべきデータを出力する制御手段と、
前記制御手段から出力されたデータを一時的に記憶し、前記他系の制御ユニットへ出力するバッファ手段と、
を備える制御ユニット。
【請求項２】
請求項１記載の制御ユニットであって、
前記バッファ手段の出力側に設けられ、前記他系の制御ユニットとの通信の方向及び接続状態のいずれか少なくとも一方を切り替える接続手段と、
前記接続手段の切替時に所定のガードタイムを設けて制御する切替制御手段を更に備える制御ユニット。
【請求項３】
請求項１又は２記載の制御ユニットであって、
前記制御手段の動作モードを制御する動作モード制御手段を更に備え、
前記動作モードは、前記記憶手段に記憶されている記憶データを前記バッファ手段を介して前記他系の制御ユニットへ転送する第一の動作モードと、前記演算処理手段からの演算データを、前記記憶手段と、前記バッファを介して前記他系の制御ユニットとに転送する第二の動作モードと、を有し、
前記制御手段は、前記第一の動作モード及び前記第二の動作モードの競合が発生した場合に、前記第一の動作モードによる動作を待機して前記第二の動作モードによる動作を行い、前記第二の動作モードの終了後に前記第一の動作モードによる動作を行う制御ユニット。
【請求項４】
請求項１又は２記載の制御ユニットであって、
前記制御手段の動作モードを制御する動作モード制御手段を更に備え、
前記動作モードは、前記記憶手段に記憶されている記憶データを前記バッファ手段を介して前記他系の制御ユニットへ転送する第一の動作モードと、前記演算処理手段からの演算データを、前記記憶手段と、前記バッファを介して前記他系の制御ユニットとに転送する第二の動作モードと、を有し、
前記制御手段は、前記第一の動作モード及び前記第二の動作モードが競合することにより、前記記憶手段における同じ記憶領域へのアクセスが同時に発生した場合に、前記第一の動作モードによる動作を待機して前記第二の動作モードによる動作を行い、前記第二の動作モードの終了後に前記第一の動作モードによる動作を行う制御ユニット。
【請求項５】
請求項３又は４記載の制御ユニットであって、
前記制御手段は前記記憶手段に記憶されている記憶データに対して誤り訂正符号検査を実行し、
前記動作モード制御手段は、前記誤り訂正符号検査により誤りが検出された場合に、前記制御手段を前記第一の動作モードで動作させる制御ユニット。
【請求項６】
複数の移動端末装置と通信が可能な移動体通信網における基地局装置であって、
前記移動端末装置と無線通信を行う無線通信手段と、
請求項１ないし５のいずれか一項記載の制御ユニットを有する二重化システムと、
を備え、
前記制御ユニットのうち、アクティブ系で動作している制御ユニットは、前記無線通信手段によって通信を行う移動端末装置に関連したデータを処理する基地局装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一方がアクティブ系、他方がスタンバイ系として動作し、各々共有化されたメモリを有する二つの制御ユニットを備えた二重化システムにおける制御ユニット及び制御方法に関する。
【背景技術】
【０００２】
従来、装置のＭＴＢＦ（Mean Time Between Failure：平均故障間隔）の値を大きくし、その装置の信頼性を向上させるために、一方がアクティブ系、他方がスタンバイ系として動作する二つの制御ユニットを有する二重化システムがあった。
【０００３】
二重化システムでは、一方のアクティブ系として動作している制御ユニットに異常が発生した場合、他方の制御ユニットがアクティブ系として動作することで、装置の信頼性を高めるものである。そして、このような二重化システムでは、各々の制御ユニットが共有メモリを有し、これらの共有メモリを同期させておく必要がある（例えば、特許文献１参照）。
【０００４】
図５は、従来の二重化システムにおける共有メモリシステムの概略構成を示すブロック図である。図５に示すように、二重化システムは、制御ユニット１１０、１２０を備える。これらの制御ユニット１１０、１２０は、それぞれアクティブ系、スタンバイ系で動作するものとする。
【０００５】
図５に示すように、制御ユニット１１０は、ＣＰＵ１１２と、コントローラ１１４と、メモリ１１８とを備え、制御ユニット１２０は、コントローラ１２４と、ＣＰＵ１２６と、メモリ１２８とを備える。
【０００６】
このような共有メモリシステムは、スタンバイ系起動時等に、アクティブ系の制御ユニットのメモリに記憶されているデータをスタンバイ系の制御ユニットのメモリに転送する機能（以下、「合せ込み機能」という）、また通常運用時等にアクティブ系の制御ユニットのメモリヘの書き込みと同じ内容をスタンバイ系の制御ユニットのメモリへ書き込む機能（以下、「同時書き込み機能」）を実行することによって、アクティブ系及びスタンバイ系のメモリに記憶されている内容を同期させている。
【０００７】
「合わせこみ機能」では、信号経路Ｃ３２で示されるように、コントローラ１１４が、メモリ１１８に記憶されているデータをデータバス１３０を介して読み出し、データ転送バス１３１を経由してスタンバイ系の制御ユニット１２０のコントローラ１２４へ送信する。制御ユニット１２０のコントローラ１２４は、受信したデータをメモリ１２８へデータバス１４０を経由してメモリ１２８へ書き込む。これにより、メモリ１１８及びメモリ１２８が記憶している内容の同期を取ることができる。
【０００８】
「同時書込み機能」では、信号経路Ｃ３０にて示されるように、コントローラ１１４が、ＣＰＵ１１２によって演算処理されたデータをデータバス１３７を介して受信し、データバス１３０を介してメモリ１１８に受信したデータを書き込む。更に、コントローラ１１４は、受信したデータを、データ転送バス１３１を介してスタンバイ系の制御ユニット１２０のコントローラ１２４へ送信する。制御ユニット１２０のコントローラ１２４は、受信したデータをメモリ１２８へデータバス１４０を経由してメモリ１２８へ書き込む。このように、アクティブ系の制御ユニット１１０のＣＰＵ１１２によって演算処理されたデータを、メモリ１１８及びメモリ１２８へ同時に書き込むことにより、メモリ１１８及びメモリ１２８が記憶している内容の同期を取ることができる。
【０００９】
図６は、従来のハンドシェイク型共有メモリシステムを説明するためのブロック図である。図５と重複する部分については同一の符号を付す。このシステムの高速化共有メモリ冗長システムは、「合わせこみ機能」又は「同時書き込み機能」による動作時、アクティブ系の制御ユニット１１０のコントローラ１１４は、スタンバイ系の制御ユニットのコントローラ１２４へ向けてデータ送信要求１４１を出力し、転送すべきデータをスタンバイ系の制御ユニット１２０へ転送する。
【００１０】
スタンバイ系の制御ユニット１２０のコントローラ１２４は、メモリ１２８へのデータ書き込みが完了すると、アクティブ系の制御ユニット１１０へ受信完了通知１４３を送信する。アクティブ系の制御ユニット１１０のコントローラ１１４は、受信完了通知を受信すると、ＣＰＵ１１２に送信完了通知１４４を送信する。
【００１１】
ここで、ＣＰＵ１１２は、「合わせこみ機能」や「同時書き込み機能」により、スタンバイ系へデータを転送しているときには、コントローラ１１４の指示に基づき、待機状態となり、次の処理へ移行せず、送信完了通知１４４を受けてからウェイトが解除されて、次の処理を行う。このようにして、データ転送中にＣＰＵ１１２に対して、完全にデータ送信が終了するまでウェイトをかけることにより、メモリ１１８及び１２８に記憶されるデータの同期を確保している。
【特許文献１】特開２００２−６３０４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来の二重化システムにあっては、データの送信確認が取れるまでＣＰＵを待機状態にすることでシステムの信頼性を確保するものであるため、待機状態におけるＣＰＵ動作のウェイト数が増加することにより、ＣＰＵの処理量が減少してしまうといった事情があった。更に、スタンバイ系カードヘのデータ転送には、転送データの信頼性を上げるために転送時間がかかるため、データ転送時のメモリアクセス速度が極端に遅くなってしまう、といった事情があった。
【００１３】
本発明は、上記従来の事情に鑑みてなされたものであって、共有メモリ制御の高速化が可能な二重化システムにおける制御ユニット及び制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の制御ユニットは、一方がアクティブ系、他方がスタンバイ系として動作し、各々共有化されたメモリを有する二つの制御ユニットを備えた二重化システムにおける制御ユニットであって、自系がアクティブ系であるときに演算処理を行う演算処理手段と、前記演算処理手段から出力されたデータを記憶する記憶手段と、前記演算処理手段から出力された演算データ及び前記記憶手段に記憶されている記憶データのうち、他系の制御ユニットへ転送すべきデータを出力する制御手段と、前記制御手段から出力されたデータを一時的に記憶し、前記他系の制御ユニットへ出力するバッファ手段と、を備える。
【００１５】
この構成により、演算処理手段の動作のウェイトを極力発生させないで共有メモリへの書き込み動作を行うことができるので、共有メモリの制御の高速化を図ることができる。
【００１６】
また、本発明の制御ユニットは、前記バッファ手段の出力側に設けられ、前記他系の制御ユニットとの通信の方向及び接続状態のいずれか少なくとも一方を切り替える接続手段と、前記接続手段の切替時に所定のガードタイムを設けて制御する切替制御手段を更に備える。
【００１７】
この構成により、アクティブ系からスタンバイ系に転送すべきデータの欠落が発生しないようにデータの送受信を行うことができる。
【００１８】
また、本発明の制御ユニットは、前記制御手段の動作モードを制御する動作モード制御手段を更に備え、前記動作モードは、前記記憶手段に記憶されている記憶データを前記バッファ手段を介して前記他系の制御ユニットへ転送する第一の動作モードと、前記演算処理手段からの演算データを、前記記憶手段と、前記バッファを介して前記他系の制御ユニットとに転送する第二の動作モードと、を有し、前記制御手段は、前記第一の動作モード及び前記第二の動作モードの競合が発生した場合に、前記第一の動作モードによる動作を待機して前記第二の動作モードによる動作を行い、前記第二の動作モードの終了後に前記第一の動作モードによる動作を行う。
【００１９】
この構成により、メモリへのデータ書き込みの競合が生じた場合において、適切なデータ書き込みを行うことができる。
【００２０】
また、本発明の制御ユニットは、前記制御手段の動作モードを制御する動作モード制御手段を更に備え、前記動作モードは、前記記憶手段に記憶されている記憶データを前記バッファ手段を介して前記他系の制御ユニットへ転送する第一の動作モードと、前記演算処理手段からの演算データを、前記記憶手段と、前記バッファを介して前記他系の制御ユニットとに転送する第二の動作モードと、を有し、前記制御手段は、前記第一の動作モード及び前記第二の動作モードが競合することにより、前記記憶手段における同じ記憶領域へのアクセスが同時に発生した場合に、前記第一の動作モードによる動作を待機して前記第二の動作モードによる動作を行い、前記第二の動作モードの終了後に前記第一の動作モードによる動作を行う。
【００２１】
この構成により、メモリへのデータ書き込みの競合が生じた場合において、効率よく適切なデータ書き込みを行うことができる。
【００２２】
また、本発明の制御ユニットは、前記制御手段は前記記憶手段に記憶されている記憶データに対して誤り訂正符号検査を実行し、前記動作モード制御手段は、前記誤り訂正符号検査により誤りが検出された場合に、前記制御手段を前記第一の動作モードで動作させる。
【００２３】
この構成により、記憶されているデータに誤りが検出された場合にデータの同期を取り直すので、記憶されているデータの信頼性を向上させることができる。
【００２４】
本発明の基地局装置は、複数の移動端末装置と通信が可能な移動体通信網における基地局装置であって、前記移動端末装置と無線通信を行う無線通信手段と、上記の制御ユニットを有する二重化システムと、を備え、前記制御ユニットのうち、アクティブ系で動作している制御ユニットは、前記無線通信手段によって通信を行う移動端末装置に関連したデータを処理する。
【００２５】
この構成により、高速で処理可能な二重化システムを有するので、基地局装置一台で収容可能な移動端末装置の数を増加させることができる。
【発明の効果】
【００２６】
本発明によれば、共有メモリ制御の高速化が可能な二重化システムにおける制御ユニット及び制御方法を提供することができる。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る二重化システムの制御ユニットの概略構成を示すブロック図である。図１に示すように、第１の実施形態の二重化システムは、第一の制御ユニット１０及び第二の制御ユニット２０を備える。本実施形態では、第一の制御ユニット１０はアクティブ系、第二の制御ユニット２０はスタンバイ系で動作するものとする。
【００２８】
第一の制御ユニット１０は、ＣＰＵ１２と、コントローラ１４と、バッファメモリ１６と、メモリ１８とを備える。また、第二の制御ユニット２０は、バッファメモリ２２と、コントローラ２４と、ＣＰＵ２６と、メモリ２８とを備える。本実施形態の二重化システムにおいて、メモリ１８とメモリ２８とに記憶されているデータの同期を取ることにより、共有メモリシステムとして動作する。
【００２９】
次に、本実施形態の二重化システムの動作について説明する。まず、第二の制御ユニット２０の起動時等において行われる「合わせこみ機能」の動作について説明する。この合わせこみ機能による信号の経路は、図１における信号経路Ｃ２で示される。
【００３０】
コントローラ１４は、データバス３０を経由してデータをメモリ１８から読み出し、読み出したデータをバッファメモリ書込み制御バス３２を経由してバッファメモリ１６に出力する。バッファメモリ１６は、ＦＩＦＯ（First-In First-Out）方式で一時的に蓄積記憶し、バッファメモリ１６からデータ転送バス３４を経由して、第二の制御ユニット２０へ出力する。
【００３１】
第二の制御ユニット２０において、第一の制御ユニット１０から出力されたデータは、ＦＩＦＯ方式のバッファメモリ２２でいったん蓄積記憶し、制御バス３６を経由し、コントローラ２４へ出力する。コントローラ２４は、バッファメモリ２２から出力されたデータをメモリ２８に書き込む。
【００３２】
このようにして、第一の制御ユニット１０のメモリ１８に記憶されているデータを第二の制御ユニット２０のメモリ２８に転送することによりメモリの同期化を図ることができる。
【００３３】
次に、第二の制御ユニット２０の通常運用時等において行われる「同時書き込み機能」の動作について説明する。この同時書き込み機能による信号の経路は、図１における信号経路Ｃ１で示される。
【００３４】
ＣＰＵ１２は、コントローラ１４からの指示に従って、演算処理結果のデータを出力する。コントローラ１４は、データバス３７を経由してＣＰＵ１２からのデータを受信すると、データバス３０を介してメモリ１８に受信したデータを書き込むと共に、バッファメモリ書込み制御バス３２を経由してバッファメモリ１６に出力する。
【００３５】
バッファメモリ１６は、ＦＩＦＯ（First-In First-Out）方式で一時的に蓄積記憶し、バッファメモリ１６からデータ転送バス３４を経由して、第二の制御ユニット２０へ出力する。第二の制御ユニット２０での動作は、「合わせこみ機能」時の動作と同様である。
【００３６】
また、コントローラ１４は、バッファメモリ１６にデータの転送を終了すると、制御バス４４を介してＣＰＵ１２に送信終了を通知し、ＣＰＵ１２の待機状態を解除する。これにより、第二の制御ユニット２０からの送信完了通知を待たずにＣＰＵ１２の処理を開始するので、共有メモリ制御を高速化できると共に、ＣＰＵにかけられる動作のウェイト数が減少するので、制御ユニットの処理能力を向上することができる。
【００３７】
このような本発明の第１の実施形態に係る二重化システムによれば、ＣＰＵの動作のウェイトを極力発生させないで共有メモリへの書き込み動作を行うので、共有メモリの制御の高速化を図ると共に、ＣＰＵの処理能力を向上させることができる。
【００３８】
特に、移動体通信網における基地局装置では、複数の移動体端末装置との通信を行うにあたり、高い信頼性が求められるため、通常、その制御系として二重化システムが用いられる。
【００３９】
このような基地局装置に本実施形態の二重化システムを用いることで、共有メモリの制御の高速化により、ＣＰＵの処理能力が向上するので、基地局装置一台で収容可能な移動端末装置の数を増加させることができる。なお、本実施形態の二重化システムが基地局装置に用いられた場合、アクティブ系で動作している制御ユニットは、前記無線通信手段によって通信を行う移動端末装置に関連したデータを処理する。
【００４０】
また、この実施形態において、コントローラ１４又は２４は、バッファメモリ１８及びメモリ２８の内容が欠落、データ誤り、等のデータ破壊を生じないようにＥＣＣ（Error Correcting Code：誤り訂正符号、以下ＥＣＣと称す）検査を実行してもよい。その結果、誤りが検出された場合は、「合わせこみ機能」を動作させ、同期を取り直してもよい。
【００４１】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る二重化システムの制御ユニットの概略構成を示すブロック図である。同図において、第１の実施形態で説明した図１と重複する部分には同一の符号を付す。
【００４２】
図２に示すように、本実施形態の第一の制御ユニット１０は、バッファメモリ１６の第二の制御ユニット２０側に設けられたゲートスイッチ５６と、ゲートスイッチ５６を制御するガードタイム制御部５２とを備える。また、第二の制御ユニット２０は、バッファメモリ１６の第一の制御ユニット１０側に設けられたゲートスイッチ５４と、ゲートスイッチ５４を制御するガードタイム制御部５０とを備える。
【００４３】
ガードタイム制御部５０、５２は互いにタイミングの同期を取って、それぞれゲートスイッチ５６、５４の切替を制御する。そして、そのゲートスイッチ５６、５４の切替時に所定のガードタイムを設けて制御するものである。
【００４４】
このような第２の実施形態に係る二重化システムによれば、バッファメモリ１６に蓄積されたデータを確実に送信するようにガードタイムを設けて制御ユニットを接続するので、確実にデータの転送を行うことが可能となり、送信データの欠落が発生しないように情報データの送受信の同期をとることができる。
【００４５】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る二重化システムの制御ユニットの概略構成を示すブロック図であり、図４は、本発明の第３の実施形態に係る二重化システムの動作を説明するブロック図である。図１と重複する部分については同一の符号を付す。また、図３及び図４では、制御ユニット１０のみを示しているが、他方の制御ユニット（図１における制御ユニット２０）も同様の構成を有するものとする。また、本実施形態では、制御ユニット１０がアクティブ系、制御ユニット２０がスタンバイ系として動作する場合について説明する。
【００４６】
図３に示すように、第一の制御ユニット１０は、合わせこみ制御部１５と、コントローラ１４及びメモリ制御部６２から入力されるデータを一時的に記憶して出力するバッファメモリ６０と、メモリ１８の書き込み／読み出し制御を行うメモリ制御部６２とを備える。
【００４７】
コントローラ１４は、ＣＰＵ１２からのライト要求（ＣＰＵ１２→メモリ１８及びバッファメモリ１６）、ＣＰＵ１２からのリード要求（ＣＰＵ１２→メモリ１８→ＣＰＵ１２）、スタンバイ系の制御ユニット２０のバッファメモリ２２（図１参照）からのライト要求（バッファメモリ２２→メモリ１８）、合わせ込み制御部１５からのリード要求（合わせ込み制御部１５→メモリ１８→バッファメモリ１６）、のそれぞれの要求を調停する。
【００４８】
バッファメモリ６０は、ＦＩＦＯ方式で一時蓄積するものであり、複数のデータを連続挿入することが可能な構成を有する。
【００４９】
合わせ込み制御部１５は、アクティブ系のデータをスタンバイ系にコピーする際に、スタンバイ系からの合わせ込み開始の要求を受け付ける。そして、合わせ込み開始の要求を受けると、単位サイズ（例えば、３２バイト）分のデータをアクティブ系メモリからリードし、リードしたデータを他系送信バッファメモリ（図３のアクティブ系のユニットの場合はバッファメモリ１６）に転送するようにリクエストを出す。このリクエストは、メモリ全領域を読み出すように出し続けられる。
【００５０】
まず、図３を用いて、同時書き込み時の制御について説明する。「同時書込み機能」時には、ＣＰＵ１２から出力されたデータは、コントローラ１４に入力され、バッファメモリ１６を介してスタンバイ系の第二の制御ユニット２０へ送信される（信号経路Ｃ１０）。また、コントローラ１４に入力されたデータは、バッファメモリ６０、メモリ制御部６２を介してメモリ１８に書込まれる（以下、自系書き込みという）（信号経路Ｃ１２）。
【００５１】
ところで、この「同時書込み機能」を実行中に、「合わせこみ機能」の実行する必要が生じた場合、すなわち、「同時書込み機能」と「合わせこみ機能」が競合した場合、その順序によっては、アクティブ系とスタンバイ系におけるメモリに記憶されたデータに不一致が生じてしまう場合がある。
【００５２】
この「同時書込み機能」と「合わせこみ機能」とが競合した場合について、図７及び図８を参照して説明する。図７は、「同時書込み機能」と「合わせこみ機能」とが競合した場合によりアクティブ系とスタンバイ系とのメモリ内容に不一致が生じる場合を示す説明図である。
【００５３】
上述したように、バッファメモリ６０は、複数のデータ（メモリライトリクエスト）を連続挿入することが可能な構成を有しており、メモリ制御部６２は連続挿入されたデータを挿入された順に処理する。なお、この構成により、スタンバイ系の制御ユニットのバッファメモリ２２からのライトにおいて、メモリ１８における書き込み終了を待たずに次の処理を行うことができるので、ＣＰＵ１２からのウェイトを極力減らすことができる。
【００５４】
ここで、ライトとリードが競合した場合、例えば、ＣＰＵ１２からのリードであればソフトウェア順序処理からリード完了前に同じアドレスへのライト要求は来ないため問題はない。一方、合わせ込み制御部１５からのリード要求によるメモリリード中に同時書き込みが発生した場合、同時書き込みデータが先にバッファメモリ１６に挿入し、その後にメモリからリードした古いデータがバッファメモリ１６に挿入されると、スタンバイ系でのデータに不一致が生じる。
【００５５】
合わせ込み動作時には、合わせ込み制御部１５から、順次リード要求が出されるものであるが、例えば、図７に示すように、リード要求Ｒ２が出されている間に、ＣＰＵ１２からライト要求Ｗ１、Ｗ３が出され、コントローラ１４に入力されるタイミングは、ライト要求Ｗ１、リード要求Ｒ２、ライト要求Ｗ３の順番である場合について説明する。
【００５６】
なお、この例では、ライト要求Ｗ１はメモリ１８のアドレスＡに、ライト要求Ｗ３はアドレスＢにそれぞれデータを書き込む要求、リード要求Ｒ２はメモリ１８のアドレスＢからデータを読み出す要求とする。すなわち、リード要求Ｒ２に対応するデータが記憶されているメモリ１８のアドレスと、ライト要求Ｗ３によってデータが書き込まれるメモリ１８のアドレスとが同じものとする。
【００５７】
コントローラ１４において、入力された要求を全てそのままの順序で処理した場合、ライト要求Ｗ１、リード要求Ｒ２、ライト要求Ｗ３の順序で、バッファメモリ６０の入力側メモリ６０Ｗに入力する。また、コントローラ１４は、同時書き込み動作として、ＣＰＵ１２からのライト要求Ｗ１、Ｗ３をバッファメモリ１６の出力側メモリ１６Ｒに挿入する。
【００５８】
メモリ１８では、まず、バッファメモリ６０から出力されてきたライト要求Ｗ１に従ってデータをアドレスＡに書き込む。次に入力されたリード要求Ｒ２に従ってアドレスＢからデータＲ２をバッファメモリ６０の出力側メモリ６０Ｒに出力する。そして、入力されたライト要求Ｗ３に従ってデータをアドレスＢに書き込む。この結果、アクティブ系メモリ（メモリ１８）に書込まれた内容は、アドレスＡにＷ１が、アドレスＢにＷ３が書込まれている。
【００５９】
ところで、合わせ込み動作として、リード要求Ｒ２によって、メモリ１８から読み出されたデータはバッファメモリ６０を介してコントローラ１４に入力される。なお、コントローラ１４は、バッファメモリ１６にライト要求Ｗ１、Ｗ３を出力した後にリード要求に応じたデータＲ２を受け取ることになるので、バッファメモリ１６に入力されたデータはＷ１、Ｗ３、Ｒ２の順番となる。
【００６０】
したがって、スタンバイ系のメモリ（メモリ２８）には、データＷ１、Ｗ３、Ｒ２の順でデータが書き込まれるので、最終的にスタンバイ系のメモリ内容はアドレスＡにＷ１が、アドレスＢにはＲ２が記憶されることとなる。
【００６１】
これにより、アドレスＢおいて、アクティブ系にはデータＷ３が、スタンバイ系にはデータＲ２が記憶され、不一致が生じてしまっている。
【００６２】
そこで、本実施形態の制御ユニットでは、「同時書込み機能」と「合わせこみ機能」が競合した場合、「同時書き込み機能」の実行をウェイトさせ、「合わせこみ機能」を優先して実行するように、コントローラ１４により共有メモリ制御を行う。
【００６３】
図４に示すように、コントローラ１４は「同時書込み機能」と「合わせこみ機能」とが競合することを監視し、競合が検出されると、「合わせこみ機能」、すなわち、メモリ１８からのデータを読み出してスタンバイ系（第２の制御ユニット）へ送信する動作（図４における信号経路２０）を優先し、「同時書き込み機能」を待機させる。そして、コントローラ１４は、バッファメモリ１６へのデータ転送を終了すると、「同時書き込み機能」、すなわち、図３を用いて説明した自系書き込み及びスタンバイ系への送信を行う。
【００６４】
図８は、「同時書込み機能」と「合わせこみ機能」とが競合した場合における本実施形態の制御ユニットの動作を示す説明図である。
【００６５】
図８に示すように、コントローラ１４に、ＣＰＵ１２からのライト要求Ｗ１、合わせ込み制御部１５からのリード要求Ｒ２、ＣＰＵ１２からのライト要求Ｗ３の順に入力されると、まず、コントローラ１４は、ライト要求Ｗ１をバッファメモリ６０、１６にそれぞれ出力し、その後、合わせ込み制御部１５からのリード要求Ｒ２をバッファメモリ６０に出力する。そして、リード要求Ｒ２が入力され、メモリ１８からリード要求Ｒ２に対応したデータＲ２が読み出されるまでに入力されたライト要求Ｗ３については、その同時書き込み動作にウェイトをかけてバッファメモリ１６、６０に対する出力を待機する。
【００６６】
その後、メモリ１８からリード要求Ｒ２に対応したデータＲ２が読み出されると、バッファメモリ１６に出力し、その後、ウェイトがかけられているライト要求Ｗ３を、バッファメモリ６０、１６にそれぞれ出力する。
【００６７】
その結果、メモリ１８において、Ｗ１書き込み、Ｒ２読み出し、Ｗ３書き込みの順で処理され、図８に示すように、アドレスＡにはデータＷ１が、アドレスＢにはデータＷ３が書き込まれた状態となる。
【００６８】
そして、スタンバイ系メモリ２８では、書き込み要求Ｗ１、読み出しデータＲ２、書き込み要求Ｗ３の順に処理されるので、スタンバイ系のメモリ２８には、アドレスＡにはデータＷ１が、アドレスＢにはデータＷ３がそれぞれ書き込まれた状態となる。すなわち、アクティブ系のメモリ内容と一致した状態とすることができる。
【００６９】
このような第３の実施形態に係る実施形態によれば、「合わせこみ機能」と、「同時書込み機能」との競合が発生しても、適切なデータ書き込みを行うことができる。
【００７０】
なお、コントローラ１４が、「合わせこみ機能」による読み出すメモリ１８のアドレスと、「同時書き込み機能」により書き込むメモリ１８のアドレスとが一致するか否か、すなわち、両機能によりアクセスするメモリ１８のアドレス（図７、８の例ではリード要求Ｒ２のアドレスとＣＰＵ１２から入力されたライト要求Ｗ３のアドレス）が一致するか否かを判定し、その場合にのみ、その同時書き込み動作にウェイトをかけてバッファメモリ１６、６０に対する出力を、待機する構成としてもよい。
【００７１】
これにより、メモリ１８にアクセスするアドレスが一致した場合に「合わせこみ機能」を優先して動作させることにより、「合わせこみ機能」と「同時書き込み機能」とが競合した場合にも、効率よく共有メモリの制御を行うことができる。
【産業上の利用可能性】
【００７２】
本発明の二重化システムにおける制御ユニット及び制御方法は、共有メモリ制御の高速化が可能な効果を有し、移動体通信網における基地局装置等に有用である。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施形態に係る二重化システムの制御ユニットの概略構成を示すブロック図
【図２】本発明の第２の実施形態に係る二重化システムの制御ユニットの概略構成を示すブロック図
【図３】本発明の第３の実施形態に係る二重化システムの制御ユニットの概略構成を示すブロック図
【図４】本発明の第３の実施形態に係る二重化システムの動作を説明するブロック図
【図５】従来の二重化システムにおける共有メモリシステムの概略構成を示すブロック図
【図６】従来のハンドシェイク型共有メモリシステムを説明するためのブロック図
【図７】「同時書込み機能」と「合わせこみ機能」とが競合した場合によりアクティブ系とスタンバイ系とのメモリ内容に不一致が生じる場合を示す説明図
【図８】「同時書込み機能」と「合わせこみ機能」とが競合した場合における本発明の実施形態の制御ユニットの動作を示す説明図
【符号の説明】
【００７４】
１０  第一の制御ユニット
１２  ＣＰＵ
１４  コントローラ
１５  合わせ込み制御部
１６  バッファメモリ
１８  メモリ
２０  第二の制御ユニット
２２  バッファメモリ
２４  コントローラ
２６  ＣＰＵ
２８  メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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