(57)【要約】【課題】第一のヘテロ半導体領域とソース電極間のコンタクト抵抗を低減する。【解決手段】Ｎ＋型炭化珪素基板１及びＮ−型炭化珪素エピタキシャル層によるドレイン領域２からなる第一導電型の半導体基体と、前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域９及び第二のヘテロ半導体領域１０と、第一のヘテロ半導体領域９と前記半導体基体との接合部にゲート絶縁膜６を介して形成されたゲート電極７と、第一のヘテロ半導体領域９と接続されたソース電極１２と、前記半導体基体とオーミック接続されたドレイン電極１１とを有し、該半導体装置が複数の基本単位セルの並列接続により形成され、第一のヘテロ半導体領域９の少なくともソース電極１２とコンタクトする側に、ソース電極１２とコンタクトするために面積を拡大させた第一のヘテロ半導体領域９のコンタクト領域１３を設けた構成。【選択図】    図１
2006093545.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の半導体基体と、
前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域及び第二のヘテロ半導体領域と、
前記第一のヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、
前記第一のヘテロ半導体領域と接続されたソース電極と、
前記半導体基体とオーミック接続されたドレイン電極と
を有する半導体装置において、
該半導体装置が複数の基本単位セルの並列接続により形成され、
前記第一のヘテロ半導体領域の少なくとも前記ソース電極とコンタクトする側に、前記ソース電極とコンタクトするために面積を拡大させた前記第一のヘテロ半導体領域のコンタクト領域を設けたことを特徴とする半導体装置。
【請求項２】
前記第一のヘテロ半導体領域と前記半導体基体とが接する第一のヘテロ接合と対向する側では、前記第一のヘテロ半導体領域の占有する割合が、前記第一のへテロ接合の占有する割合よりも大きいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第一のヘテロ半導体領域のコンタクト領域の下に、前記第二のヘテロ半導体領域が形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第一のヘテロ半導体領域のコンタクト領域の下に、前記第二のヘテロ半導体領域が形成され、
該第一のヘテロ半導体領域と、該第二のヘテロ半導体領域とは別の層から形成されていることを特徴とする請求項１乃至３のいずれか記載の半導体装置。
【請求項５】
前記第一のヘテロ半導体領域のコンタクト領域の下に、前記第二のヘテロ半導体領域が形成され、
該第一のヘテロ半導体領域と、該第二のヘテロ半導体領域とは別の層から形成され、該第一のヘテロ半導体領域と、該第二のヘテロ半導体領域との間に絶縁層が形成されていることを特徴とする請求項１乃至３のいずれか記載の半導体装置。
【請求項６】
前記第一のヘテロ半導体領域と前記コンタクト領域とは連続した同一部材により形成されていることを特徴とする請求項１乃至５のいずれか記載の半導体装置。
【請求項７】
少なくとも前記コンタクト領域の直下の、前記半導体基体の表面に第二導電型の電界緩和領域が形成されていることを特徴とする請求項１乃至６のいずれか記載の半導体装置。
【請求項８】
前記第一及び第二のヘテロ半導体領域と前記半導体基体とが接する前記第一及び第二のヘテロ接合と対向する側では、それぞれ前記第一のヘテロ半導体領域及び第二のヘテロ半導体領域が前記ソース電極とコンタクトしていることを特徴とする請求項１乃至７のいずれか記載の半導体装置。
【請求項９】
第一導電型の半導体基体と、
前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域及び第二のヘテロ半導体領域と、
前記第一のヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、
前記第一のヘテロ半導体領域と接続されたソース電極と、
前記半導体基体とオーミック接続されたドレイン電極と
を有する半導体装置において、
第二のヘテロ半導体領域の表面の所定の位置に、第一のヘテロ半導体領域と電気的に接続された第一導電型のソースコンタクト領域が形成されていることを特徴とする半導体装置。
【請求項１０】
前記半導体基体が炭化珪素からなり、
前記第一、第二のヘテロ半導体領域の少なくとも一方が多結晶シリコン、アモルファスシリコン、単結晶シリコンの少なくとも一つからなり、
前記第一のヘテロ半導体領域、第二のヘテロ半導体領域は、それぞれ選択的に不純物が導入されて第一及び第二導電型となっていることを特徴とする請求項１乃至９のいずれか記載の半導体装置。
【請求項１１】
前記コンタクト領域を含む前記第一のヘテロ半導体領域は、格子状の平面レイアウトを有することを特徴とする請求項１乃至１０のいずれか記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
本発明の背景となる従来技術として、本出願人が出願した下記特許文献１がある。  
この従来技術では、低オン抵抗で高耐圧な電界効果トランジスタを提供することを目的として、特にノーマリオフの電圧駆動型で、製造工程の簡単な炭化珪素半導体装置を提供しようとするものである。この従来技術では、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン領域とＮ＋型多結晶シリコン領域とが接するように形成されており、エピタキシャル領域とＮ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とＮ＋型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン領域はソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にはドレイン電極が形成されている。  
上記のような構成の従来技術の半導体装置は、ソース電極とドレイン電極間に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能するようになっている。つまり、ゲート電極をソース電極と同電位とした状態では、Ｎ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極にソース電極に対し所定の正電圧が印加された状態では、Ｎ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、従来技術のチャネル長に相当する長さがヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
【０００３】
【特許文献１】特開２００３−３１８３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
素子のオフ特性をさらに向上させるためには、主たるヘテロ半導体領域をＰ＋型とし、Ｐ型、Ｎ型を打ち分けることが有効である（本出願人が出願した特願２００４−０６５９５８号参照）。その場合、断面形状的に非常に狭いＮ型領域（第一のヘテロ半導体領域）を形成し、その他の領域（第二のヘテロ半導体領域）をＰ＋型とすることが望ましい。しかしながら、このような断面形状をとることで、非常に狭いＮ型領域とソース電極間のコンタクト面積が小さくなり、コンタクト抵抗が増大してしまうという問題点があった。  
本発明は、上記のような従来技術の問題を解決するためになされたものであり、第一のヘテロ半導体領域とソース電極間のコンタクト抵抗を低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明は、第一導電型の半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域及び第二のヘテロ半導体領域と、前記第一のヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、前記第一のヘテロ半導体領域と接続されたソース電極と、前記半導体基体とオーミック接続されたドレイン電極とを有し、該半導体装置が複数の基本単位セルの並列接続により形成され、前記第一のヘテロ半導体領域の少なくとも前記ソース電極とコンタクトする側に、前記ソース電極とコンタクトするために面積を拡大させた前記第一のヘテロ半導体領域のコンタクト領域を設けたという構成になっている。
【発明の効果】
【０００６】
本発明によれば、第一のヘテロ半導体領域とソース電極との間のコンタクトが低抵抗な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。  
（実施の形態１）
《構成並びに製造方法》
図１（ａ）は本発明の第一の実施の形態を説明する素子部断面構造図である。また、図１（ｂ）は本発明の第一の実施の形態を説明する素子平面レイアウト図である。図２（ｃ）は同じく本発明の第一の実施の形態を説明するコンタクト部断面構造図である。図３は少し広域の平面レイアウト図である。図１（ｂ）におけるａ−ａ’断面が図１（ａ）に相当し、ｂ−ｂ’断面が図２（ｃ）に相当する。  
まず、図１（ａ）における構成について説明する。図は基本単位セルを２つ対向して並べた断面に相当する。実際にはこれらのセルが複数並列に接続されて素子を形成するが、これらの断面構造で代表して説明する。Ｎ＋型炭化珪素（ＳｉＣ）基板１上に、Ｎ−型炭化珪素エピタキシャル層によるドレイン領域２が形成されている。このドレイン領域２上には多結晶シリコン（ポリＳｉ）からなる第一のヘテロ半導体領域９、第二のヘテロ半導体領域１０が形成されている。異方性エッチング等により第一のヘテロ半導体領域９の近傍には、ドレイン領域２にまで至る溝５が形成されている。図においては、同時に炭化珪素からなるドレイン領域２もエッチングされているが、ドレイン領域２はエッチングされなくてもかまわない。形成した溝５にゲート絶縁膜６を形成し、さらにポリシリコン等によりゲート電極７を形成している。ゲート電極７の上部に熱酸化によりキャップ絶縁層８が形成されている。基板１に接してオーミック接合となるように金属によるドレイン電極１１が形成され、ポリＳｉからなるヘテロ半導体領域９、１０に接続されるソース電極１２が形成されている。ここで特徴的なことは、第一のヘテロ半導体領域９は非常に狭い領域に形成され、ヘテロ接合の大部分は第二のヘテロ半導体領域１０により形成される点である。キャップ絶縁層８は、ゲート電極７とソース電極１２とを電気的に絶縁する役目をしている。
【０００８】
次に、図１（ｂ）の平面レイアウトについて説明する。本来はソース電極１２が全面を被う構成となっており、素子表面側からはこのようなレイアウトは見られないが、便宜上、ソース電極１２を透過したイメージで示している。キャップ絶縁層８の両側に狭い第一のヘテロ半導体領域９が形成され、その外側には広く形成された第二のヘテロ半導体領域１０と、狭い第一のヘテロ半導体領域９が引き続き広く形成される広い第一のヘテロ半導体領域、すなわち、コンタクト領域１３が存在している。図１（ｂ）をもう少し縮小し、広範囲のレイアウトについて記載したものが図３に相当する。なお、図１（ｂ）においてはゲート電極７は図示されておらず、図３においてはゲート電極７は図示されている。  
次に、図２（ｃ）について図１（ａ）で説明した構成と異なる部位のみ説明する。図１（ａ）と同様のドレイン領域２上には多結晶シリコンによる広いコンタクト領域１３が、狭い第一のヘテロ半導体領域９と連続して形成されている。また、この広いコンタクト領域１３とドレイン領域２とが接する部位にはＰ型の電界緩和領域１４が形成されている。その他の構成は図１（ａ）と同等である。
【０００９】
《動作》
次に、本発明の第一の実施の形態における動作について説明する。  
本実施の形態においては、例えばソース電極１２を接地し、ドレイン電極１１に正電位を印加して使用する。まず、ゲート電極７を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、第一のヘテロ半導体領域９および第二のヘテロ半導体領域１０とドレイン領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、第一のヘテロ半導体領域９および第二のヘテロ半導体領域１０は共にシリコン材料からなるため、炭化珪素からなるドレイン領域２とのエネルギー障壁差△Ｅｃはほぼ同様となる。しかし、Ｎ型である第一のヘテロ半導体領域９とＰ型である第二のヘテロ半導体領域１０とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、ドレイン領域２の接合界面に伸びるビルトイン空乏層の幅が異なる。つまり、第二のヘテロ半導体領域１０との接合界面から伸びるビルトイン空乏層幅は、第一のヘテロ半導体領域９との接合界面から伸びるビルトイン空乏層幅よりも大きいため、より高い遮断性が得られ、すなわち、漏れ電流を低減することができる。さらに、例えば第二のヘテロ半導体領域１０の不純物濃度を第一のヘテロ半導体領域９の不純物濃度よりも高く設定した場合、第二のヘテロ半導体領域１０と第一のヘテロ半導体領域９とで構成されるＰＮダイオードのビルトイン電界によって生じる空乏層が第一のヘテロ半導体領域１０側に伸張することから、第一のヘテロ半導体領域９とドレイン領域２とのヘテロ接合部における漏れ電流をさらに低減することもできる。  
さらに、本実施の形態においては、製造方法上、第一のヘテロ半導体領域９をゲート電極７からゲート電界が及ぶ程度の幅に容易に御御することが可能であるため、例えばゲート電極７を負電位として、例えば第一のヘテロ半導体領域９の全域に反転領域を形成すれば、半導体装置としての遮断性をますます高めることも可能である。  
また、本実施の形態においては、第一のヘテロ半導体領域９を、ゲート電極７がゲート絶縁膜６を介して接する部分からセルフアライン（自己整合）で不純物を導入することが可能なため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のヘテロ半導体領域９の幅を精度よく制御できるので、遮断性のばらつきも抑えることができる。  
このように本実施の形態においては、従来構造に比べて、より高い遮断性を実現することができる。
【００１０】
次に、遮断状熊から導通状態へと転じるべくゲート電極７に正電位を印加した場合、ゲート絶縁膜６を介して第一のヘテロ半導体領域９とドレイン領域２とが接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極７の近傍の第一のヘテロ半導体領域９並びにドレイン領域２には伝導電子の蓄積層が形成される。すなわち、ゲート電極７の近傍の第一のヘテロ半導体領域９とドレイン領域２との接合界面における第一のヘテロ半導体領域９側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることから、エネルギー障壁中を伝導電子が導通することが可能となる。  
このとき、本実施の形態においては、第一のヘテロ半導体領域９を、ゲート電極７がゲート絶縁膜６を介して接する部分からセルフアラインで不純物を導入することが可能なため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のヘテロ半導体領域９の幅を精度よく制御できるので、各セルごとのオン抵抗のばらつきも抑えることができる。つまり、電流の集中を抑えることができるため、より高い信頼性を得ることができる。
【００１１】
次に、導通状態から遮断状態に移行すべく、再びゲート電極７を接地電位とすると、第一のヘテロ半導体領域９並びにドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のヘテロ半導体領域９からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子は基板１に流れ、枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり、遮断状熊となる。
【００１２】
また、本実施の形態においては、従来構造と同様に、例えばソース電極７を接地し、ドレイン電極１１に負電位が印加された逆方向導通（還流動作）も可能である。  
例えばソース電極１２並びにゲート電極７を接地電位とし、ドレイン電極１１に所定の負電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側から第一のヘテロ半導体領域９並びに第二のヘテロ半導体領域１０側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極７を接地にせずに制御電極として使用する場合も可能である。
【００１３】
さらに、本実施の形態では、素子部断面を見て明らかなように、主たる素子部においては第二のヘテロ半導体領域１０によるヘテロ接合が大半を占めるため、素子のオフ時の特性として遮断特性に優れ、ゲート絶縁膜６の界面に形成された第一のヘテロ半導体領域９が形成されることで、素子オン時のチャネル部が形成される。このチャネル部を形成する第一のヘテロ半導体領域９、平面レイアウト的に別の領域、断面構造から見ると紙面奥行き方向に、ｂ−ｂ’の断面構造（図２（ｃ））を持ち、この領域では第一のヘテロ半導体領域９と連続する広いコンタクト領域１３がソース電極１２と広い面積で電気的に低抵抗で接続されるため、ソース電極１２とのコンタクト抵抗を低減でき、素子オン時に低抵抗の素子が実現可能である。また、このコンタクト部の断面構造においては、第一のヘテロ半導体領域９の下部に第二導電型に不純物を導入して形成した電界緩和層１４が形成されているため、素子オフ時の遮断特性を犠牲にすることは無い。
【００１４】
以上説明したように本実施の形態は、第一導電型の半導体基体（Ｎ＋型炭化珪素基板１と、Ｎ−型炭化珪素エピタキシャル層によるドレイン領域２）と、前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域９及び第二のヘテロ半導体領域１０と、第一のヘテロ半導体領域９と前記半導体基体との接合部にゲート絶縁膜６を介して形成されたゲート電極７と、第一のヘテロ半導体領域９と接続されたソース電極１２と、前記半導体基体とオーミック接続されたドレイン電極１１とを有する半導体装置において、該半導体装置が複数の基本単位セルの並列接続により形成され、第一のヘテロ半導体領域９の少なくともソース電極１２とコンタクトする側に、ソース電極１２とコンタクトするために面積を拡大させた第一のヘテロ半導体領域９のコンタクト領域１３を設けたという構成になっている。このような構成により、第一及び第二のヘテロ半導体領域９、１０が基本単位セルにおいて占める割合にかかわらず、第一のヘテロ半導体領域９とソース電極１２の間で低抵抗なコンタクトを実現できる。
【００１５】
また、第一のヘテロ半導体領域９とコンタクト領域１３とは連続した同一部材により形成されている。すなわち、本実施の形態では、第一のヘテロ半導体領域９とコンタクト領域１３とは多結晶シリコンからなる同一の層で形成されている。このような構成により、第一のヘテロ半導体領域９からソース電極１２に至る電流通路での抵抗値の増大を防ぐことができる。  
また、少なくともコンタクト領域１３の直下の、前記半導体基体の表面に第二導電型の電界緩和領域１４が形成されている。このような構成により、オン抵抗が低く遮断特性の優れた素子を提供できる。  
また、第一及び第二のヘテロ半導体領域９、１０と前記半導体基体とが接する第一及び第二のヘテロ接合と対向する側では、それぞれ第一のヘテロ半導体領域９及び第二のヘテロ半導体領域１０がソース電極１２とコンタクトしている。このような構成により、第一及び第二のヘテロ半導体領域９、１０が基本単位セルにおいて占める割合にかかわらず、第一のヘテロ半導体領域９とソース電極１２の間で低抵抗なコンタクトを実現できる。  
また、前記半導体基体が炭化珪素からなり、第一、第二のヘテロ半導体領域９、１０の少なくとも一方が多結晶シリコン、アモルファスシリコン、単結晶シリコンの少なくとも一つからなり、第一のヘテロ半導体領域９、第二のヘテロ半導体領域１０は、それぞれ選択的に不純物が導入されて第一及び第二導電型となっている。このような構成により、特別な製造工程を必要とせず、一般的な半導体材料を用いて、オン抵抗が低く遮断特性の優れた高耐圧の半導体装置を容易に形成できる。  
また、図３に示したように、コンタクト領域１３を含む第一のヘテロ半導体領域９は、格子状の平面レイアウトを有する。このような構成により、素子の平面レイアウトが容易に実現可能であり、オン抵抗が低く遮断特性の優れた素子を提供できる。  
なお、第一のヘテロ半導体領域９とコンタクト領域１３とを別の部材あるいは層で形成することも可能である。この場合、第一のヘテロ半導体領域９とコンタクト領域１３とは電気的に低抵抗で接続されるようにする。このような構成により、第一のヘテロ半導体領域９からソース電極１２に至る電流通路での抵抗値の増大を防ぐことができる。
【００１６】
（第二の実施の形態）
図４は本発明の第二の実施の形態を説明するコンタクト部における素子断面構造図である。主たる素子部断面構造図、及び平面レイアウトは第一の実施の形態に準じ、ａ−ａ’の断面構造は図１（ａ）と同様であり、平面レイアウトは図１（ｂ）、図３と同様である。  
異なる部位だけ説明すると、ドレイン領域２上に形成された多結晶シリコンからなるヘテロ半導体領域は、ドレイン領域２に接する部位は第二導電型になっており、第二のヘテロ半導体領域１０を形成しており、表面部においては、第一導電型になっており、第一のヘテロ半導体領域９を形成している。このように同一部材である多結晶シリコンに層状に導電型の異なる領域を有することで、第二のヘテロ領域１０とドレイン領域２のヘテロ界面における素子の遮断特性は維持しつつ、表面の第一のヘテロ半導体領域９が直接、広い面積でソース電極１２と接触している構成となっている。  
このような構成は、ヘテロ半導体領域の図４のｂ−ｂ’断面に示す所定の領域の表面に、第二導電型の不純物、例えばＡｓ（砒素）等の不純物を薄くイオン注入することで形成可能である。基本的な素子の動作は、第一の実施の形態と同等である。このような構成とすることで、ドレイン領域２に電界緩和領域を形成しなくても、遮断特性が優れ、低オン抵抗の素子を提供できる効果がある。
【００１７】
上記のように本実施の形態は、第一のヘテロ半導体領域９と前記半導体基体とが接する第一のヘテロ接合と対向する側では、第一のヘテロ半導体領域９の占有する割合が、前記第一のへテロ接合の占有する割合よりも大きくなっている。
つまり、第一のヘテロ半導体領域９と前記半導体基体とが接する第一のヘテロ接合と対向する側では、第一のヘテロ半導体領域９の占有する割合が、前記第一のへテロ接合の占有する割合よりも大きくなっている。このような構成により、第一及び第二のヘテロ半導体領域９、１０が基本単位セルにおいて占める割合にかかわらず、第一のヘテロ半導体領域９とソース電極１２の間で低抵抗なコンタクトを実現できる。  
また、第一のヘテロ半導体領域９のコンタクト領域１３の下に、第二のヘテロ半導体領域１０が形成されている。このような構成により、遮断特性が優れ、低オン抵抗の素子を提供できる。
【００１８】
（第三の実施の形態）
図５は本発明の第三の実施の形態を説明するコンタクト部における素子断面構造図である。主たる素子部断面構造図、及び平面レイアウトは第一の実施の形態に準じ、ａ−ａ’の断面構造は図１（ａ）と同様であり、平面レイアウトは図１（ｂ）、図３と同様である。  
異なる部位だけ説明すると、ドレイン領域２上に形成された多結晶シリコンからなるヘテロ半導体領域は、ドレイン領域２に接する部位は第二導電型になっており、第二のヘテロ半導体領域１０を形成している。さらに該第二のヘテロ半導体領域１０の上部においては、第一導電型の第一のヘテロ半導体領域９’が該第二のヘテロ半導体領域１０とは別の層として形成される。１層目の多結晶シリコンで、ゲート絶縁膜６に近接した部位では、第一導電型の狭い第一のヘテロ半導体領域９が形成されている。この第一のヘテロ半導体領域９は電気的に低抵抗で２層目の第一のヘテロ半導体領域９’と接続されている。このように２層の多結晶シリコンにより層状に導電型の異なる領域を有することで、第二のヘテロ領域１０とドレイン領域２とのヘテロ界面における素子の遮断特性は維持しつつ、表面の第一のヘテロ半導体領域９’が直接、広い面積でソース電極１２と接触している構成となっている。基本的な素子の動作は、第一の実施の形態と同等である。このような構成とすることで、ドレイン領域２に電界緩和領域を形成しなくても、遮断特性が優れ、低オン抵抗の素子を提供できる効果がある。
【００１９】
上記のように本実施の形態は、第一のヘテロ半導体領域９と前記半導体基体とが接する第一のヘテロ接合と対向する側では、第一のヘテロ半導体領域９の占有する割合が、前記第一のへテロ接合の占有する割合よりも大きくなっている。このような構成により、第一及び第二のヘテロ半導体領域９、１０が基本単位セルにおいて占める割合にかかわらず、第一のヘテロ半導体領域９とソース電極１２の間で低抵抗なコンタクトを実現できる。  
また、第一のヘテロ半導体領域９のコンタクト領域１３の下に、第二のヘテロ半導体領域１０が形成されている。このような構成により、遮断特性が優れ、低オン抵抗の素子を提供できる。  
また、第一のヘテロ半導体領域９のコンタクト領域１３の下に、第二のヘテロ半導体領域１０が形成され、第一のヘテロ半導体領域９と第二のヘテロ半導体領域１０とは別の層から形成されている。このような構成により、ドレイン領域２に電界緩和層を形成しなくても、オン抵抗が低く遮断特性の優れた素子を提供できる。
【００２０】
（第四の実施の形態）
図６（ａ）は本発明の第四の実施の形態を説明する素子平面レイアウト図、（ｂ）は少し広域の平面レイアウト図である。  
異なる部位だけ説明すると、第一の実施の形態では、図１（ｂ）に示したように、電界緩和領域１４が広いコンタクト領域１３とドレイン領域２とが接する部位のみに形成されていたが、本実施の形態では、電界緩和領域１４がゲート領域（ゲート電極７およびゲート絶縁膜６）の直下を除く半導体基体の表面の全面に形成されている。
【００２１】
なお、上記各実施の形態において、ソース電極１２は、多結晶シリコンからなる第一、及び第二のヘテロ半導体領域９、１０とはキャップ絶縁層８を除く全面でコンタクトを形成している例で説明したが、第一、及び第二のヘテロ半導体領域９、１０とソース電極１２との間に層間絶縁層が形成され、ゲート電極からある一定の距離を離した領域でこの層間絶縁層に開孔されたコンタクトホールを形成し、そこでソース電極１２と接続される構造であってもかまわない。以下、そのような構造について説明する。
【００２２】
（第五の実施の形態）
図７（ａ）は本発明の第五の実施の形態を説明する素子平面レイアウト図、図７（ｂ）は同じく本発明の第五の実施の形態を説明するコンタクト部断面構造図である。図７（ａ）は図１（ｂ）におけるａ−ａ’断面に相当し、図７（ｂ）はｂ−ｂ’断面に相当する。図８（ｃ）は本発明の第五の実施の形態を説明する素子平面レイアウト図である（図１（ｂ）とは図示領域が異なる）。１５は層間絶縁膜、１６はコンタクトホールである。  
異なる部位だけ説明すると、ａ−ａ’断面領域では第一、第二のヘテロ半導体領域９、１０とソース電極１２とのコンタクトを取らず、図７（ａ）の紙面奥行き方向でコンタクトホール１６を形成している（図７（ｂ））。
【００２３】
（第六の実施の形態）
図９（ａ）は本発明の第六の実施の形態を説明する素子平面レイアウト図、図９（ｂ）は同じく本発明の第六の実施の形態を説明するコンタクト部断面構造図である。図９（ａ）は図１（ｂ）におけるａ−ａ’断面に相当し、図９（ｂ）はｂ−ｂ’断面に相当する。図１０（ｃ）は本発明の第六の実施の形態を説明する素子平面レイアウト図である（図１（ｂ）とは図示領域が異なる）。  
異なる部位だけ説明すると、第一の実施の形態のように第一、第二のヘテロ半導体領域９、１０とソース電極１２とを全面でコンタクトさせるのではなく、図１０（ｃ）に示すようなコンタクトホール１６により第一、第二のヘテロ半導体領域９、１０とソース電極１２とのコンタクトを取っている。
【００２４】
（第七の実施の形態）
図１１は本発明の第七の実施の形態を説明する素子部断面構造図である。図には単位セルを２個対向して並べた断面に相当する。実際にはこれらのセルが複数個並列に接続されて素子を形成するが、これらの断面構造を用いて代表して説明する。本実施の形熊においては、炭化珪素（ＳｉＣ）を基板材料とした半導体装置を一例として説明する。例えばポリタイプが４ＨタイプのＮ＋型ＳｉＣ基板１上にＮ−型のＳｉＣエピタキシャル層からなるドレイン領域２が形成され、ドレイン頒域２の基板１との接合面に対向する主面に接するように、例えばＮ型の多結晶（ポリ）シリコン（Ｓｉ）からなる第一のヘテロ半導体領域９とＰ型の多結晶シリコンからなる第二のヘテロ半導体領域１０とが形成されている。つまり、ドレイン領域２と第一のヘテロ半導体領域９および第二のヘテロ半導体領域１０との接合部は、ＳｉＣと多結晶シリコンとのバンドギャッブが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。第一のヘテロ半導体領域９とドレイン領域２との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜６が形成されている。また、ゲート絶縁膜６上にはゲート電極７が形成され、第一のヘテロ半導体領域９および第二のヘテロ半導体領域１０のドレイン領域２との接合面に対向する対面にはソース電極１２が、ＳｉＣ基板１にはドレイン電極１１が接続するように形成されている。なお、８はキャップ絶縁層である。このように本実施の形態では、第一導電型の半導体基体（Ｎ＋型炭化珪素基板１と、Ｎ−型炭化珪素エピタキシャル層によるドレイン領域２）と、前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域９及び第二のヘテロ半導体領域１０と、第一のヘテロ半導体領域９と前記半導体基体との接合部にゲート絶縁膜６を介して形成されたゲート電極７と、第一のヘテロ半導体領域９と接続されたソース電極１２と、前記半導体基体とオーミック接続されたドレイン電極１１とを有する半導体装置において、第二のヘテロ半導体領域１０の表面の所定の位置に、第一のヘテロ半導体領域９と電気的に接続された第一導電型のＮ＋型ソースコンタクト領域２３が形成されている。本実施の形態による特徴としては、Ｎ＋型ソースコンタクト領域２３が広く形成されているため、ソース電極１２と第一のヘテロ半導体領域９とが電気的に低抵抗で接続され、ソース電極１２とのコンタクト抵抗が低減される効果を有する。  
また、本実施の形態においては、図１に示すように、ドレイン領域２の表層部に溝５を形成して、その溝５の中にゲート絶縁膜６を介してゲート電極７が形成されている、いわゆるトレンチ型の構成であるが、ドレイン領域２には溝５を形成しない、いわゆるプレーナ型の構成でもかまわない。さらに、本実施の形態においては、平面レイアウトは図３に示されたものとは異なる。すなわち、本実施の形態においては、コンタクト領域１３は設けられておらず、Ｎ＋型ソースコンタクト領域２３は、基本単位素子すべてに同じ面積、配置で設けられている。なお、本実施の形態においても上記実施の形態と同様にコンタクト領域１３を設けることも可能である。
【００２５】
次に、図１１に示した本実施の形態の半導体装置の製造工程を、図１２（ａ）〜図１４（ｌ）を用いて説明する。図１２（ａ）〜図１４（ｌ）は、本実施の形態を説明する製造工程断面図である。  
図１２（ａ）においては、Ｎ＋型ＳｉＣ基板１上にＮ−型ＳｉＣエピタキシャル層からなるドレイン領域２が形成されている。このドレイン領域２上に多結晶シリコンからなるヘテロ半導体領域３を形成する。  
次に、図１２（ｂ）に示すように、ヘテロ半導体領域３上に窒化シリコン膜等からなるマスク層４を形成し、所望の箇所をパターニングし、開口部４１を形成する。ここで、マスク層４は窒化シリコン膜としたが、以下で説明するエッチングの条件に合わせ、酸化膜のデポ膜やレジスト等との積層構造になっていてもかまわない。少なくとも窒化シリコン膜があることが要点となる。  
次に、図１２（ｃ）に示すように、該パターニングされた開口部４１に異方性エッチング等によりヘテロ半導体領域３に溝５を形成する。図においては、同時にＳｉＣからなるドレイン領域２もエッチングされているが、ＳｉＣドレイン領域２はエッチングされなくてもかまわない。  
次に、図１２（ｄ）に示すように、形成した溝５にゲート絶縁膜６を形成し、さらに多結晶シリコン等によりゲート電極７を形成する。
【００２６】
次に、図１３（ｅ）に示すように、この多結晶シリコンからなるゲート電極７を異方性エッチング等により全面エッチバックし、溝５の内部に残るのみとする。ここで、このゲート電極平坦化プロセスは、ＣＭＰ（ケミカル・メカニカル・ポリッシュ）等の研磨により行ってもかまわない。これらの工程においてもマスク層４を構成する窒化シリコン膜が残っていることが要点である。  
次に、図１３（ｆ）に示すように、このパターニングされたマスク層４を用いて、ゲート電極７の上部に熱酸化によりキャップ絶縁層８を形成する。ここでの要点は、このマスク層４により形成される熱酸化膜からなるキャップ絶縁層８の横方向の寸法は溝の寸法に対し、わずかに幅広になっている。キャップ絶縁層８は、所謂バーズビーク形状をなし、マスク層４である窒化シリコン膜の端部にわずかに潜り込んだ形となる。
【００２７】
次に、図１３（ｇ）に示すように、マスク層４をエッチングにより除去する。
【００２８】
次に、図１３（ｈ）に示すように、このキャップ絶縁層８をマスクとして、ヘテロ半導体領域３である多結晶シリコン層をＰ型とする不純物をイオン注入する。不純物としてはボロン等が代表例である。ここで説明の順序が逆になるが、あらかじめヘテロ半導体領域３にはＮ型になるように不純物を導入しておく。このようにＮ型の多結晶シリコン層に対し、キャップ絶縁層８の庇ごしにＰ型不純物を導入することで、図１４（ｉ）に示すように、極く狭いＮ型の第一のヘテロ半導体領域９および第二のヘテロ半導体領域１０を形成することが可能になる。  
次に、図１４（ｊ）に示すように、マスク層１７をキャップ絶縁層８よりも広い開口部を持つようにパターニングする。ここでマスク層１７は、レジスト等を用いることができる。  
次に、図１４（ｋ）に示すように、このマスク層１７ごしにＮ型の不純物、例えばＡｓ（砒素）等を注入する。  
次に、図１４（ｌ）に示すように、マスク層１７が除去する。これにより導入されたＮ型の不純物により第二のヘテロ半導体領域１０の表面の所望の位置にＮ＋型ソースコンタクト領域２３が形成される。このＮ＋型ソースコンタクト領域２３は、第一のヘテロ半導体領域９と電気的に接続されるように形成される。
【００２９】
最後に、図１１に示すように、ＳｉＣ基板１に接してオーミック接合となるように金属によるドレイン電極１１を形成し、多結晶シリコンからなるヘテロ半導体領域９、１０に接続されるソース電極１２を形成し、素子の断面構造が完成する。
【００３０】
（第八の実施の形態）
図１５は本発明の第八の実施の形態を説明するコンタクト部断面構造図である。図は構造単位セルが２つ対面した断面図である。本実施の形態においては、炭化珪素を基板材料とした半導体装置を一例として説明する。  
例えば炭化珪素のポリタイプが４ＨタイプのＮ＋型ＳｉＣ基板２１上にＮ−型のＳｉＣエピタキシャル層からなるドレイン領域２２が形成され、ドレイン領域２２の基板２１との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなる第一のヘテロ半導体領域２３とＰ型の多結晶シリコンからなる第二のヘテロ半導体領域２４とが形成されている。つまり、ドレイン領域２２と第一のヘテロ半導体領域２３および第二のヘテロ半導体領域２４との接合部は、ＳｉＣと多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。第一のヘテロ半導体領域２３とドレイン領域２２との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜２７が形成されている。また、ゲート絶縁膜２７上にはゲート電極２８が、第一のヘテロ半導体領域２３および第二のヘテロ半導体領域２４のドレイン領域２２との接合面に対向する対面にはソース電極２９が、基板２１にはドレイン電極３０が接続するように形成されている。
【００３１】
また、ドレイン領域２２上に形成された多結晶シリコン層は、ドレイン領域２２に接する部位は第二導電型のＰ型になっており、第二のヘテロ半導体領域２４を形成している。そして、該第二のヘテロ半導体領域２４の上部においては、層間分離膜２５を介して第一導電型のＮ型の多結晶シリコンからなるコンタクト領域２６が形成されている。ゲート絶縁膜２７に近接した部位では、Ｎ型の狭い第一のヘテロ半導体領域２３が形成されている。この第一のヘテロ半導体領域２３は電気的に低抵抗でコンタクト領域２６と接続されている。このように２層の多結晶シリコンにより層状に導電型の異なる領域を有することで、第二のヘテロ半導体領域２４とドレイン領域２２とのヘテロ界面における素子の遮断特性は維持しつつ、表面のコンタクト領域２６が直接、広い面積でソース電極２９と接触している構成となっている。このような構成とすることで、ドレイン領域２２にたとえ電界緩和領域を形成しなくても、遮断特性が優れ、低オン抵抗の素子を提供できる効果がある。  
（第九の実施の形態）
図１６は本発明の第九の実施の形態を説明するコンタクト部断面構造図である。図１５に示した構造では、ソース電極２９がコンタクト領域２６のみとコンタクトしていたが、図１６の構造では、ソース電極２９はコンタクト領域２６および第二のヘテロ半導体領域２４とコンタクトしている。  
図１５の構造では、上層の層間絶縁膜の所定部分のみ除去してソース電極２９をコンタクト領域２６とコンタクトさせたが、図１６の構造では、上層の層間絶縁膜、コンタクト領域２６並びに層間絶縁膜２５を除去してソース電極２９をコンタクト領域２６および第二のヘテロ半導体領域２４とコンタクトさせている。  
なお、上記第二及び第三の実施の形態では、耐圧を向上させるためのＰ型多結晶シリコンからなる第二のヘテロ半導体領域１０と、第二のヘテロ半導体領域１０の上に形成されたソース電極１２とコンタクトを取るためのＮ型多結晶シリコンからなる第一のヘテロ半導体領域９とが接触して形成されているが、上記第八及び第九の実施の形態のように、層間絶縁膜２５を設けてもよい。すなわち、第八及び第九の実施の形態では、第一のヘテロ半導体領域２３のコンタクト領域２６の下に、第二のヘテロ半導体領域２４が形成され、該第一のヘテロ半導体領域２３と、該第二のヘテロ半導体領域２４とは別の層から形成され、該第一のヘテロ半導体領域２３と、該第二のヘテロ半導体領域２４との間に層間絶縁膜２５が形成されている。
【００３２】
以上、第一の実施の形熊乃至第九の実施の形熊においては、ＳｉＣを基板材料とした半導体装置を一例として説明したが、基板材料は窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、全ての実施の形態において、ＳｉＣのポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでもかまわない。また、全ての実施の形熊において、ドレイン電極１１（３０）とソース電極１２（２９）とをドレイン領域２（２２）を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極１１（３０）とソース電極１２（２９）とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであってもかまわない。また、第一のヘテロ半導体領域９（２３）、第二のヘテロ半導体領域１０（２４）に用いる材料として多結晶シリコンを用いた例で説明したが、ＳｉＣとヘテロ接合を形成する材料であればどの材料でもかまわない。また、一例として、ドレイン領域２（２２）としてＮ型のＳｉＣを、第一のヘテロ半導体領域９（２３）としてＮ型の多結晶シリコンを用いて説明しているが、それぞれＮ型のＳｉＣとＰ型の多結晶シリコン、Ｐ型のＳｉＣとＰ型の多結晶シリコン、Ｐ型のＳｉＣとＮ型の多結晶シリコンのいかなる組み合わせでもよい。さらに発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【図面の簡単な説明】
【００３３】
【図１】（ａ）は本発明の第一の実施の形態の素子部断面構造図（図１（ｂ）のａ−ａ’断面図）、（ｂ）は素子平面レイアウト図である。
【図２】本発明の第一の実施の形態のコンタクト部断面構造図（図１（ｂ）のｂ−ｂ’断面図）である。
【図３】本発明の第四、第七の実施の形態を除く第一乃至第六の実施の形態の広い平面レイアウト図である。
【図４】本発明の第二の実施の形態のコンタクト部における素子断面構造図である。
【図５】本発明の第三の実施の形態のコンタクト部における素子断面構造図である。
【図６】（ａ）は本発明の第四の実施の形態の素子平面レイアウト図、（ｂ）は広い平面レイアウト図である。
【図７】（ａ）は本発明の第五の実施の形態の素子平面レイアウト図、（ｂ）はコンタクト部断面構造図である。
【図８】本発明の第五の実施の形態の素子平面レイアウト図である。
【図９】（ａ）は本発明の第六の実施の形態の素子平面レイアウト図、（ｂ）はコンタクト部断面構造図である。
【図１０】本発明の第六の実施の形態の素子平面レイアウト図である。
【図１１】本発明の第七の実施の形態の素子部断面構造図である。
【図１２】本発明の第七の実施の形態の素子部製造工程断面図である。
【図１３】本発明の第七の実施の形態の素子部製造工程断面図である。
【図１４】本発明の第七の実施の形態の素子部製造工程断面図である。
【図１５】本発明の第八の実施の形態のコンタクト部断面構造図である。
【図１６】本発明の第九の実施の形態のコンタクト部断面構造図である。
【符号の説明】
【００３４】
１…基板                          ２…ドレイン領域
３…ヘテロ半導体領域              ４…マスク層
５…溝
６…ゲート絶縁膜                  ７…ゲート電極
８…キャップ絶縁層                ９…第一のへテロ半導体領域
１０…第二のヘテロ半導体領域      １１…ドレイン電極
１２…ソース電極                  １３…コンタクト領域
１４…電解緩和領域                １５…層間絶縁膜
１６…コンタクトホール            １７…マスク層
２１…基板領域                    ２２…ドレイン領域
２３…第一のヘテロ半導体領域      ２４…第二のヘテロ半導体領域
２５…層間分離膜                  ２６…コンタクト領域
２７…ゲート絶縁膜                ２８…ゲート電極
２９…ソース電極                  ３０…ドレイン電極
４１…開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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