(57)【要約】【課題】 パッド部の下の空いた空間に配線を配置させて空間活用度を上げることにより、増加された配線を安定に配置させることができる半導体装置のパッド部配線構造を提供すること。【解決手段】本発明は、半導体装置の中央部分に配列された複数のパッドと、複数のパッドと同一層に形成され、該複数のパッドの両側に配列されて、所定量の信号のための複数の第１バイアス配線と、第１バイアス配線及びパッドの下において、第１バイアス配線と垂直な方向に配列され、所定量の信号のための複数の第２バイアス配線とを備え、第２バイアス配線が、隣接するパッドの間に向かって第１バイアス配線と垂直な方向に延伸し、パッドの間で折れ曲がり、複数のパッドの下を通って第１バイアス配線と平行な方向に延伸する形状を有することを特徴とする。【選択図】 図４
2006041480.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の中央部分に配列された複数のパッドを有するパッドアレイと、
複数の前記パッドと同一層に形成され、前記パッドアレイの両側に配列されて所定量の信号のための信号経路として利用される複数の第１バイアス配線と、
前記第１バイアス配線の下において、前記パッドの下を通って前記第１バイアス配線と垂直に交叉する方向に延伸し、所定量の信号のための信号経路として利用される複数の第２バイアス配線とを備えることを特徴とする半導体装置におけるパッド部の配線構造。
【請求項２】
複数の前記パッドが、ボンディングパッド及びプローブパッドを含むことを特徴とする請求項１記載の半導体装置におけるパッド部の配線構造。
【請求項３】
複数の前記第１バイアス配線が、ＶＤＤ、ＶＳＳ、ＶＤＤＱ、ＶＳＳＱ、ＶＤＤＬ、ＶＳＤＬ及びＶＲＥＦを備えることを特徴とする請求項１記載の半導体装置におけるパッド部の配線構造。
【請求項４】
前記第２バイアス配線が、少なくとも２つの隣接する前記パッドの下を通るように延伸していることを特徴とする請求項１記載の半導体装置におけるパッド部の配線構造。
【請求項５】
前記第２バイアス配線が、隣接する前記パッドの間に向かって前記第１バイアス配線と垂直な方向に延伸し、前記パッドの間で折れ曲がり、複数の前記パッドの下を通って前記第１バイアス配線と平行な方向に延伸する形状を有することを特徴とする請求項１記載の半導体装置におけるパッド部の配線構造。
【請求項６】
前記第１バイアス配線及び前記第２バイアス配線に、同一量の信号が送出されることを特徴とする請求項１記載の半導体装置におけるパッド部の配線構造。
【請求項７】
半導体装置の中央部分に配列された複数のパッドを有するパッドアレイと、
複数の前記パッドと同一層に形成され、前記パッドアレイの両側に配列されて、所定量の信号のための信号経路として利用される複数の第１バイアス配線と、
前記第１バイアス配線及び前記パッドの下において、前記第１バイアス配線と垂直な方向に延伸し、所定量の信号のための信号経路として利用される複数の第２バイアス配線とを備え、
前記第２バイアス配線が、隣接する前記パッドの間に向かって前記第１バイアス配線と垂直な方向に延伸し、前記パッドの間で折れ曲がり、複数の前記パッドの下を通って前記第１バイアス配線と平行な方向に延伸する形状を有することを特徴とする半導体装置におけるパッド部の配線構造。
【請求項８】
前記第２バイアス配線の下に、前記第２バイアス配線と電気的に接続されるバイアスラインを更に備えることを特徴とする請求項７記載の半導体装置におけるパッド部の配線構造。
【請求項９】
複数の前記第１バイアス配線が、ＶＤＤ、ＶＳＳ、ＶＤＤＱ、ＶＳＳＱ、ＶＤＤＬ、ＶＳＤＬ及びＶＲＥＦを備えることを特徴とする請求項７記載の半導体装置におけるパッド部の配線構造。
【請求項１０】
前記第１及び第２バイアス配線に、同一量の信号が送出されることを特徴とする請求項７記載の半導体装置におけるパッド部の配線構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳細には、所定量の信号のための信号経路として利用されるバイアス配線を有する半導体装置におけるパッド部の配線構造に関する。
【背景技術】
【０００２】
図１は、従来の半導体装置におけるパッド部の配置領域を示す平面図である。 
【０００３】
図１に示すように、従来の半導体装置において、パッド部２の配置は、メモリアレー部１の周辺部分に配列される通常のタイプと、メモリアレー部１の中央部分に配列されるＬＯＣタイプと、この両タイプが同時に適用されメモリアレー部１の周辺部分及び中央部分の両方に配置されるデュアルパッド（ｄｕａｌ  ｐａｄ）タイプとがある。このように配置されるパッド部において、そのパッドの構成としては、ボンディングパッド、及びプローブテストのためのプローブパッドがある。 
【０００４】
以下、従来の半導体装置のパッド部がメモリアレー部の周辺部分に配置されたものとして説明を行う。
【０００５】
図２は、従来の半導体装置におけるパッド部の配線構造を示す平面図である。また、図３は、図２のＡ−Ｂ線に沿った配線構造を示す断面図である。
【０００６】
図２及び図３に示すように、従来の半導体装置におけるパッド部の配線構造は、半導体装置の中央部分に配列された複数のパッド１１を有するパッドアレイと、パッドアレイの両側に、パッドアレイと同一平面上に配列されて、所定量の信号のための信号経路として利用される複数の第１バイアス配線１３と、パッド１１及び第１バイアス配線１３の下に、第１バイアス配線１３と直交する方向に配列されて、所定量の信号のための信号経路として利用される複数の第２バイアス配線１５とを備える。 
【０００７】
図２において、第１バイアス配線１３は、各々、Ｖａ１、 Ｖｂ１、 Ｖｃ１、Ｖｘ１と示されており、第２バイアス配線１５は、各々、Ｖｄ、Ｖｅと示されている。また、参照符号１７は、最下層に対応し、第２バイアス配線１５と電気的に接続するバイアスラインを示している。
【０００８】
上記のような構成を有する従来の半導体装置のパッド部の配線構造では、パッドアレイの両側に配置された、各々、Ｖａ１、Ｖｂ１、Ｖｃ１、Ｖｘ１と示された複数の第１バイアス配線１３が各々パッド１１と接続されて、半導体装置を動作させる。この場合、パッド１１と第１バイアス配線１３とは同一層でパターニングされることが一般的である。 
【０００９】
また、Ｖｄ及びＶｅで示された第２バイアス配線１５は、第１バイアス配線１３の下位層にパターニングされ、第１バイアス配線１３とはほぼ垂直な方向に配列される。 
【００１０】
一方、最下層のバイアスライン１７は、Ｖｚ１によりバイアスされ、第１バイアス配線１３と同じ方向に配列される。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
半導体装置が高集積化、多機能化されるにつれ、半導体装置にはより多くのバイアス配線を備えることが必要となる。このことは、半導体装置内のバイアス配線の構造が複雑になるばかりでなく、その数も増加することにつながる。ところが、パッド部の面積は限られている。このため、配線の数に応じてチップの大きさを増加し、または、チップの大きさはそのままで配線の幅及び間隔を減らす対処方法が提案されている。 
【００１２】
しかしながら、チップの大きさを増加させることは、半導体装置の競争力を低下させる要因になるので、競争力の面において不適切であり、また、チップの大きさはそのままで配線の幅及び間隔を減らすことは配線の抵抗と容量の増加をもたらし、装置の動作性能を低下させてしまうという問題がある。
【００１３】
本発明は、上記のような従来の技術の問題を解決するためになされたもので、チップの大きさを増加させたり、配線の幅及び間隔を減らしたりしなくても、増加された配線を安定に配置させることができる半導体装置におけるパッド部の配線構造を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、本発明に係る半導体装置のパッド部配線構造は、中央部分に配列された複数のパッドを有するパッドアレイと、複数の前記パッドと同一層に形成され、前記パッドアレイの両側に配列されて、所定量の信号のための信号経路として利用される複数の第１バイアス配線と、第１バイアス配線の下において、前記パッドの下を通って前記第１バイアス配線と垂直に交叉する方向に延伸し、所定量の信号のための信号経路として利用される複数の第２バイアス配線とを備えることを特徴とする 。 
【００１５】
複数の前記パッドが、ボンディングパッド及びプローブパッドを含む。
【００１６】
複数の前記第１バイアス配線が、ＶＤＤ、ＶＳＳ、ＶＤＤＱ、ＶＳＳＱ、ＶＤＤＬ、ＶＳＤＬ及びＶＲＥＦを備えている。 
【００１７】
前記第２バイアス配線が、少なくとも２つの隣接する前記パッドの下を通るように延伸している。 
【００１８】
また、前記第２バイアス配線が、隣接する前記パッドの間に向かって前記第１バイアス配線と垂直な方向に延伸し、前記パッドの間で折れ曲がり、複数の前記パッドの下を通って前記第１バイアス配線と平行な方向に延伸する形状を有する。 
【００１９】
前記第１バイアス配線及び前記第２バイアス配線に、同一量の信号が送出される。 
【００２０】
また、本発明に係る半導体装置のパッド部配線構造は、中央部分に配列された複数のパッドを有するパッドアレイと、該複数の前記パッドと同一層に形成され、前記パッドアレイの両側に配列されて、所定量の信号のための信号経路として利用される複数の第１バイアス配線と、前記第１バイアス配線及びパッドの下において、前記第１バイアス配線と垂直な方向に延伸し、所定量の信号のための信号経路として利用される複数の第２バイアス配線とを備え、前記第２バイアス配線が、隣接する前記パッドの間に向かって前記第１バイアス配線と垂直な方向に延伸し、前記パッドの間で折れ曲がり、複数の前記パッドの下を通って前記第１バイアス配線と平行な方向に延伸する形状を有することを特徴とする。
【００２１】
前記第２バイアス配線の下に、前記第２バイアス配線と電気的に接続されるバイアスラインを更に備える。
【００２２】
複数の前記第１バイアス配線が、ＶＤＤ、ＶＳＳ、ＶＤＤＱ、ＶＳＳＱ、ＶＤＤＬ、ＶＳＤＬ及びＶＲＥＦを備えている。 
【００２３】
前記第１及び第２バイアス配線に、同一量の信号が送出される。 
【発明の効果】
【００２４】
本発明に係る半導体装置におけるパッド部の配線構造によれば、パッドの下の空いている空間にバイアス配線を配置させるようにしたので、チップの大きさを増加させたり、配線の幅及び間隔を減らしたりしなくても、パッド部の空間活用度を上げて、複数の配線を安定に配列させることができる。 従って、本発明は、パッド部の面積を有効に利用して配線を配置し、チップサイズを減少させることができるという効果を奏する。
【発明を実施するための最良の形態】
【００２５】
以下、添付の図面を参照しながら、本発明に係る半導体装置におけるパッド部の配線構造を説明する。
【００２６】
本発明は、パッドの下の空いている空間に第１バイアス配線と平行な方向に第２バイアス配線を配置させることにより、チップの大きさを増加させたり、配線の幅及び間隔を減らしたりしなくても、パッド部の空間活用度を上げて、増加した配線を安定に配置させることができる半導体装置におけるパッド部の配線構造を提供する。
【００２７】
図４は、本発明の好ましい実施の形態に係る半導体装置のパッド部の配線構成を示す平面図である。また、図５は、図４のＣ−Ｄ線に沿った配線構成を示す断面図である。
【００２８】
図４及び図５に示すように、本発明の好ましい実施の形態に係る半導体装置におけるパッド部の配線構造は、半導体装置の中央部分に配列された複数のパッド２１を有するパッドアレイと、パッドアレイと同一層に形成され、かつパッドアレイの両側に配列されて、所定量の信号を伝送可能な信号経路として利用される複数の第１バイアス配線２３と、第１バイアス配線２３の下において、第１バイアス配線２３と交叉する方向に配列されて、所定量の信号を伝送可能な信号経路として利用される複数の第２バイアス配線２５とを備えている。
【００２９】
パッド２１の構成としては、ボンディングパッド及びプローブパッドがある。 また、第１及び第２バイアス配線２３、２５には同量の信号が送出される。 
【００３０】
第２バイアス配線２５は、第１バイアス配線２３及びパッド２１の下において、第１バイアス配線２３と垂直な方向に配列される。複数の第２バイアス配線２５のうち、一部の配線（Ｖｆ及びＶｇと示された第２バイアス配線）は隣接するパッド２１の間で二分割されて、それぞれ複数のパッド２１の下側を通るように配置される。この際、Ｖｆ及びＶｇと示された第２バイアス配線２５が、少なくとも２つの隣接するパッド２１の下を通る。
【００３１】
即ち、本発明では、従来技術のパッド部の配線構造と異なって、少なくとも２つの隣接するパッド２１の下を通るバイアス配線Ｖｆ、Ｖｇを有する第２バイアス配線２５を備えている。
【００３２】
より詳細に説明すると、第２バイアス配線２５のうち、第２バイアス配線Ｖｆ、Ｖｇは、第１バイアス配線２３の下位層にパターニングされたものであって、まず第１バイアス配線２３と垂直な方向に延伸し、そして隣接するパッド２１の間で垂直に折れ曲がって、複数の隣接するパッド２１の下を通って第１バイアス配線２３と平行な方向に延伸する。
【００３３】
一方、第２バイアス配線２５のうち、第２バイアス配線Ｖｄは、隣接する２つのパッド２１間で第１バイアス配線２３と垂直な方向に配列される
上記の構成を有する本発明に係る半導体装置におけるパッド部の配線構造では、図４及び図５に示すように、Ｖａ２、Ｖｂ２、Ｖｃ２、またはＶｘ２と示された各第１バイアス配線２３がパッドアレイの両側に配置され、それぞれパッド２１と電気的に接続されて、半導体装置を動作させる。この場合、パッド２１と第１バイアス配線２３とは同一層にパターニングされている。
【００３４】
ここで、第１バイアス配線２３は、電源電圧、接地電圧、参照電圧（例えば、ＶＤＤ（外部供給電源電圧）、ＶＳＳ（外部供給接地電圧）、ＶＤＤＱ（データバッファ供給電圧）、ＶＳＳＱ（データバッファ接地電圧）、ＶＤＤＬ（ＤＬＬ回路に供給される電源電圧）、ＶＳＤＬ（ＤＬＬ回路に供給される接地電圧）及びＶＲＥＦ（基準電圧））などを供給する配線である。
【００３５】
また、最下層に配置されるバイアス配線２７は、Ｖｚ２によりバイアスされ、第１バイアス配線２３と同一方向に配列される。
【００３６】
このように、本好ましい実施の形態に係る半導体装置のパッド部の配線構造では、パッドの下の空いている空間に第２バイアス配線を配置させることにより、チップの大きさを増加させたり、配線の幅及び間隔を減らしたりしなくても、パッド部の空間活用度を上げて、複数の配線を安定に配列させることができる。 即ち、本発明は、パッド部の面積を有効に利用して配線を配置するようにしたので、チップサイズを減少させることができるという効果がある。また、本発明に係るパッド部の配線構造は、所定の電力を有する全ての配線に適用可能であり、所定量の信号のための信号経路として利用できる。
【００３７】
尚、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００３８】
【図１】従来の半導体装置におけるパッド部の配置領域を示す平面図である。
【図２】従来の半導体装置におけるパッド部の配線構造を示す平面図である。
【図３】図２のＡ−Ｂ線に沿った配線構造を示す断面図である。
【図４】本発明に係る半導体装置におけるパッド部の配線構造を示す平面図である。
【図５】図４のＣ−Ｄ線に沿った配線構造を示す断面図である。
【符号の説明】
【００３９】
１    メモリアレー部
２    パッド部
１１、２１    パッド
１３、２３    第１バイアス配線
１５、２５    第２バイアス配線
１７、２７    最下層のバイアス配線
【図１】
2006041480.tif 000003
【図２】
2006041480.tif 000004
【図３】
2006041480.tif 000005
【図４】
2006041480.tif 000006
【図５】
2006041480.tif 000007