(57)【要約】【課題】  半導体の電気的不揮発メモリとか不良回路救済用のフューズ又はアンチフューズでは、外部高電圧装置か通常の半導体回路製造工程の別に追加的製造工程のいずれかが必要であり、コスト高の要因になっていた。【解決手段】  電圧印加により、非導通状態から導通状態に、又は、導通状態から非導通状態に不可逆的変化を起こす少なくとも一つの不可逆素子Ｆ００と、複数の誘電容量素子Ｃ０１、Ｃ０２、Ｃ０３と、該誘電容量素子の各々を充電する手段ＳＷ１と、該誘電容量素子の各々の充電電圧が加算される向きに該誘電容量素子を接続する手段ＳＷ２と、加算された該充電電圧を該不可逆素子に印加し、該不可逆素子に該不可逆的変化を起こさせる手段ＳＷ３とを有することを特徴とする半導体集積回路装置。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電圧印加により非導通状態から導通状態に又は導通状態から非導通状態に不可逆的変化を起こす少なくとも一つの不可逆素子と、複数の誘電容量素子と、該誘電容量素子の各々を充電する手段と、該誘電容量素子の各々の充電電圧が加算される向きに該誘電容量素子を接続する手段と、加算された該充電電圧を該不可逆素子に印加し、該不可逆素子に該不可逆的変化を起こさせる手段とを有することを特徴とする半導体集積回路装置。
【請求項２】
前記誘電容量素子の少なくとも一つは、電源端子近傍に設けられたデカップリング容量であることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記複数の誘電容量素子は、薄膜ゲート電界効果型トランジスタであることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記複数の薄膜ゲート電界効果型トランジスタの各々は、ゲート電極を第一端子に、ソース、ドレイン及びバックゲート電極を該第一端子に対向する第二端子とし、該第一端子と該第二端子を電源端子と接地端子にそれぞれ並列接続することにより、該薄膜ゲート電界効果型トランジスタの各々を電源電圧に充電する手段と、充電後該接続を遮断する手段と、充電された該薄膜ゲート電界効果型トランジスタの各々の該第一端子を次段の該第二端子に順次接続することにより、該複数の薄膜ゲート電界効果型トランジスタを直列接続する手段とを有することを特徴とする請求項３記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、電気回路によって導通状態から非導通状態に変化する電気フューズ、又は、非導通状態から導通状態に変化するアンチフューズを搭載した半導体チップに係わる。
【背景技術】
【０００２】
近年、情報・家電機器等の高性能化に伴って、半導体チップの高速化、高集積化が要求されている。高集積化が要求されるチップでは、製造工程にける欠陥によって、一部に不良回路が発生した場合、不良回路を切断するためのフューズや冗長回路への接続のためのアンチフューズを搭載することにより、不良部分を救済し、チップの歩留まりを上げる方法が取られる。従来フューズ又はアンチフューズのいずれの場合にも、レーザビームの照射によって、フューズ又はアンチフューズの非導通・導通化がなされたが、最近は、レーザ装置を不要とする電気回路による方法が採用されるようになってきた。電気回路によるアンチフューズ方法には、通常、次の二通りの方法がある。（１）通常のトランジスタと同じゲート絶縁膜厚でゲート破壊型電気アンチフューズを形成し、チップ外部から通常の回路動作の電源より高い電圧を印加することで、ゲート絶縁膜を絶縁破壊することにより、非導通状態から導通状態にする。しかし、外部から高い電圧を印加する必要があるため、外部高電圧印加装置が必要になり、コスト高になる。（２）通常のトランジスタより薄いゲート絶縁膜厚でゲート破壊型電気アンチフューズをチップ内に形成し、チップ外部から通常動作の電源と同じ電圧を印加することで、ゲート絶縁膜を絶縁破壊し、（１）同様アンチフューズ端子間を導通状態にする。しかし、ゲート破壊型電気フューズのゲート絶縁膜厚が通常のトランジスタより薄いことから、アンチフューズ用ゲート絶縁膜作成の追加製造プロセスが必要になる。このため、やはりコスト高になる。（例えば、特許文献１）。
【特許文献１】公開特許公報（Ａ）特開２０００−２１６２５３（第１０頁、第２図)
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、上記従来技術の欠点に鑑み、チップ内部で高電圧を発生させることにより、外部電圧印加装置を不要にし、通常のトランジスタと同じゲート絶縁膜厚でゲート破壊型電気アンチフューズを形成し、従来技術によるコスト高を回避したゲート破壊型電気アンチフューズ又は薄膜抵抗フューズを搭載した半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するに、本発明の半導体集積回路装置は、電圧印加により非導通状態から導通状態に又は導通状態から非導通状態に不可逆的変化を起こす少なくとも一つの不可逆素子と、複数の誘電容量素子と、該誘電容量素子の各々を充電する手段と、該誘電容量素子の各々の充電電圧が加算される向きに該誘電容量素子を接続する手段と、加算された該充電電圧を該不可逆素子に印加し、該不可逆素子に該不可逆的変化を起こさせる手段とを有することを特徴とする。
【発明の効果】
【０００５】
本発明の効果として、上記従来技術の欠点であった外部高圧電源装置を不要にし、且つ、通常回路素子に用いられるゲート絶縁膜より薄いゲート絶縁膜を有する容量素子を形成するための追加的プロセス工程をも同時に不要とした。加えて、本発明では、半導体集積回路装置の電源安定化のために、既に電源端子近傍に形成されている大量のデカップリング容量を利用するので、チップ内高電圧発生回路のためのチップ占有面積を大幅に節約することが可能である。
【発明を実施するための最良の形態】
【０００６】
【実施例１】
【０００７】
図１は、本発明の実施例１による高電圧発生回路の構成図である。電源端子Ｖｄｄと接地端子ＧＮＤ間に外部電源電圧が印加される。スイッチＳＷ１が全て閉じ、スイッチＳＷ２とスイッチＳＷ３を開いた状態では、デカップリング容量Ｃ０１、Ｃ０２、Ｃ０３は電源端子と接地端子間に並列接続され、全て外部電源電圧に充電されて、電源電圧の安定化回路として働く。次に、デカップリング容量Ｃ０１、Ｃ０２、Ｃ０３が外部電源電圧に充電された状態で、スイッチＳＷ１を全て開に、スイッチＳＷ２を全て閉にすると、デカップリング容量Ｃ０１、Ｃ０２、Ｃ０３は各々の充電電圧が加算される向きに直列接続され、ロスがなければ、Ｎｏｄｅ ０１とＮｏｄｅ １３の間には電源電圧の三倍の高電圧が発生することになる。このときスイッチＳＷ３を閉じれば、ゲート破壊型アンチフューズ又は薄膜抵抗型のフューズである不可逆素子Ｆ００にゲート絶縁破壊又は溶断を生じさせ、導通状態・非導通状態間の不可逆的な変化を起こさせることができる。ここでは、簡単のため三個のデカップリング容量を示したが、デカップリング容量の数を増やせば、それだけ加算される電圧が高くなることは言うまでもないが、実際には、充電電圧のロスを考慮して、ゲート破壊型アンチフューズであれば、ゲートを確実に破壊する高電圧が発生するようにデカップリング容量の直列接続数を決めればよい。又、薄膜抵抗型のフューズであれば、確実に溶断を生じさせるのに十分な電流が取れるように、デカップリング容量の直列のみならず並列接続数を決めればよい。
【０００８】
図２の（Ａ）は、デカップリング容量及びゲート破壊型アンチフューズの回路記号を示す。Ｎｏｄｅ Ａはゲート電極端子であり、Ｎｏｄｅ Ｂはソース、ドレイン及びバックゲート端子を相互に接続してＮｏｄｅＡに対向する一つの電極端子にしてある。デカップリング容量では、Ｎｏｄｅ Ａは電源端子Ｖｄｄに、又、Ｎｏｄｅ Ｂは接地端子ＧＮＤに各々接続される。
【０００９】
図２の（Ｂ）は、ＮチャネルＭＯＳＦＥＴで作られたデカップリング容量の断面構造を示す。  ｎ−型又はｐ−型のシリコン基板１の表面に素子間絶縁層６で囲まれたｐ−ｗｅｌｌを形成し、ｐ−ｗｅｌｌの露出部にゲート絶縁膜５、側壁絶縁膜４で囲まれたゲート電極を有するＮチャネルＭＯＳＦＥＴ及びｐ−ｗｅｌｌへのバックゲート接点を形成し、それぞれに縦配線を含む多層配線３に接続し、ゲート電極端子のＮｏｄｅ Ａは一層目の横配線で紙面に垂直方向に引き出し、ソース、ドレイン及びバックゲート端子のＮｏｄｅ Ｂは二層目の横配線で紙面に並行な方向に引き出している。簡略化してあるが、基板の表面の配線間には、通常の方法で各種の層間絶縁膜２が形成されている。
【００１０】
図２の（Ｃ）は、ＰチャネルＭＯＳＦＥＴで作られたデカップリング容量の断面構造を示す。通常のＰチャネルＭＯＳとＮチャネルＭＯＳの差異以外は図２の（Ｂ）と本質的には同一である。これらのＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴで作られたデカップリング容量はいずれも、チップ内の他の領域に形成されるＣＭＯＳ回路の形成工程と、同時に形成されるので、デカップリング容量のための特別のプロセス工程を必要としない。尚、デカップリング容量ごとにＷｅｌｌは分離されているので、バックゲートの電位を個々に変化させることが可能である。
【実施例２】
【００１１】
図３は、スイッチＳＷ１、スイッチＳＷ２及びスイッチＳＷ３をＮチャネルＭＯＳＦＥＴのみで構成し、不可逆素子としてＮチャネルＭＯＳＦＥＴ  Ｆ０１を用いた例を示す。
【００１２】
図４は、図３のＮチャネルＭＯＳＦＥＴのみのスイッチの動作タイミングを示す。動作手順は下記の通りである。
【００１３】
（１）  ＳＷ１を ＯＮ、 ＳＷ２を ＯＦＦ、ＳＷ３を ＯＦＦにして、各デカップリング容量の両端にVddとGNDの電位をかけることにより、各デカップリング容量を等しくVdd電位に充電しておく。
【００１４】
（２）  次に、ＳＷ１を ＯＦＦ、 ＳＷ２を ＯＮ、 ＳＷ３を ＯＦＦにして、各デカップリング容量の両端の電位差をVddに保持しつつ、デカップリング容量の電位を縦積みにする。このため、各デカップリング容量の各ノード電位は、Vddの整数倍に近い値に昇圧される。ＦＵＳＥに最も近いノードＮｏｄｅ１３の電位がＮｏｄｅ１２、Ｎｏｄｅ１１より高い電位になる。
【００１５】
（３）  Ｎｏｄｅ１３の電位が最高電位に達した時点で、ＳＷ２がＯＦＦになると、接合でのリークなどでＮｏｄｅ１３の電位は減衰し始めるので、速やかに、ＳＷ１を ＯＦＦ、ＳＷ２を ＯＮ、ＳＷ３をＯＮにして、Ｎｏｄｅ１３の電位をゲート破壊型フユーズＦ０１に印加することにより、フユーズＦ０１のゲート絶縁膜を絶縁破壊し、ゲート端子と基板側端子とを不可逆的に導通状態にする。ここで不可逆的と言うのは、一旦、絶縁破壊を起こした後は、ＳＷ１、ＳＷ２、ＳＷ３のＯＮ／ＯＦＦの状態に係わらず、フユーズＦ０１の導通状態は不変であることを意味する。従って、多数のＦ０１をアドレス可能な行及び列のアレイ状に配列しておけば、本発明の技術は、不揮発性記憶装置のプログラムにすぐ利用できる。
【実施例３】
【００１６】
図５は、スイッチＳＷ１、スイッチＳＷ２及びスイッチＳＷ３をＰチャネルＭＯＳＦＥＴのみで構成した例を示す。
【００１７】
図６は、図５のＮチャネルＭＯＳＦＥＴのみのスイッチの動作タイミングを示す。動作手順は、ＳＷ１、ＳＷ２、ＳＷ３をＯＮさせるゲートパルスがＬｏｗであること以外は、実施例２と同じである。
【実施例４】
【００１８】
図７は、スイッチＳＷ１、スイッチＳＷ２及びスイッチＳＷ３をＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴのソース同士、ドレイン同士を接続したＣＭＯＳスイッチのみで構成した例を示す。但し、/ＳＷ１、/ＳＷ２、/ＳＷ３は、ＳＷ１、ＳＷ２、ＳＷ３の各スイッチへの入力信号の反転（ｂａｒ）信号を意味する。
【００１９】
８図は、図７のＣＭＯＳスイッチの動作タイミングを示す。
【００２０】
動作手順は、ＳＷ１、ＳＷ２、ＳＷ３がＣＭＯＳスイッチであるので、実施例２と実施例３でのＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴの各々に用いられた両方のゲートパルスを同時に、各々ゲートに入力する必要がある。それ以外は、実施例２又は３と同じである。
【実施例５】
【００２１】
不可逆素子Ｆ００が、薄膜抵抗型のフューズであれば、通常回路のＭＯＳＦＥＴのゲート電極の工程と同時に、ポリシリコン膜に例えば狭窄部を有するパターンを形成することにより、追加プロセス工程を要せず、溶断し易いフューズの形成が可能である。確実に溶断を行うために、十分な電流を流したければ、既存のデカップリング容量を必要な数だけ予め並列接続した並列容量をＣ０１、Ｃ０２、Ｃ０３として用いればよい。
【００２２】
ここでは、スイッチ(ＳＷ)をすべて同じ種類の回路にして搭載していたが、個々のスイッチ(ＳＷ)に対して異なる回路を搭載することも可能である。さらに、ＳＷ1、ＳＷ２の個々のスイッチに対しても、異なる回路を搭載することも可能である。
（付記１）電圧印加により非導通状態から導通状態に又は導通状態から非導通状態に不可逆的変化を起こす少なくとも一つの不可逆素子と、複数の誘電容量素子と、該誘電容量素子の各々を充電する手段と、該誘電容量素子の各々の充電電圧が加算される向きに該誘電容量素子を接続する手段と、加算された該充電電圧を該不可逆素子に印加し、該不可逆素子に該不可逆的変化を起こさせる手段とを有することを特徴とする半導体集積回路装置。
（付記２）前記誘電容量素子の少なくとも一つは、電源端子近傍に設けられたデカップリング容量であることを特徴とする前記付記１記載の半導体集積回路装置。
（付記３）前記複数の誘電容量素子は、薄膜ゲート電界効果型トランジスタであることを特徴とする前記付記１項記載の半導体集積回路装置。
（付記４）前記複数の薄膜ゲート電界効果型トランジスタの各々は、ゲート電極を第一端子、ソース、ドレイン及びバックゲート電極を該第一端子に対向する第二端子とし、該第一端子と該第二端子を電源端子と接地端子にそれぞれ並列接続することにより、該薄膜ゲート電界効果型トランジスタの各々を電源電圧に充電する手段と、充電後該接続を遮断する手段と、充電された該薄膜ゲート電界効果型トランジスタの各々の該第一端子を次段の該第二端子に順次接続することにより、該複数の薄膜ゲート電界効果型トランジスタを直列接続する手段とを有することを特徴とする前記付記３記載の半導体集積回路装置。
（付記５）前記不可逆素子は、薄膜ゲート電界効果型トランジスタのゲート薄膜を絶縁破壊することにより、対向電極間を非導通状態から導通状態に変化させるアンチフューズであることを特徴とする前記付記１項記載の半導体集積回路装置。
（付記６）前記不可逆素子は、薄膜抵抗パターンを溶断することにより、対向電極間を導通状態から非導通状態に変化させるフューズであることを特徴とする前記付記１項記載の半導体集積回路装置。
（付記７）前記不可逆素子は、アドレス可能な行及び列のアレイ状に配列されることを特徴とする前記付記１項記載の半導体集積回路装置。
（付記８）前記誘電容量素子の各々の充電電圧が加算される向きに該誘電容量素子を接続する手段によって接続された回路は、複数の該誘電容量素子が並列接続された回路を少なくとも一組含むことを特徴とする前記付記１記載の半導体集積回路装置。
（付記９）前記不可逆素子として、不良回路の切り離しのためのフューズと冗長回路との接続のためのアンチフューズの両方を同一チップ内に含むことを特徴とする前記付記１項記載の半導体集積回路装置。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施例による高電圧発生回路の構成図
【図２】（Ａ）  デカップリング容量及びゲート破壊型アンチフューズの回路記号図        （Ｂ）  ＮチャネルＭＯＳＦＥＴで作られたデカップリング容量の断面図        （Ｃ）  ＰチャネルＭＯＳＦＥＴで作られたデカップリング容量の断面図
【図３】スイッチＳＷ１、ＳＷ２及びＳＷ３をＮチャネルＭＯＳＦＥＴのみで構成した例
【図４】図３のＮチャネルＭＯＳＦＥＴスイッチの動作タイミングチャート
【図５】スイッチＳＷ１、ＳＷ２及びＳＷ３をＰチャネルＭＯＳＦＥＴのみで構成した例
【図６】図５のＰチャネルＭＯＳＦＥＴスイッチの動作タイミングチャート
【図７】スイッチＳＷ１、ＳＷ２及びＳＷ３をＣＭＯＳスイッチのみで構成した例
【図８】図７のＣＭＯＳスイッチの動作タイミングチャート
【符号の説明】
【００２４】
１  シリコン基板
２  層間絶縁膜
３  多層配線
４  側壁絶縁膜
５  ゲート絶縁膜
６  素子間絶縁層
Ｆ００  不可逆素子、Ｆ０１  ゲート破壊型アンチフューズ、Ｃ０１、Ｃ０２、Ｃ０３  デカップリング容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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