(57)【要約】【課題】  製造工程中でゴミなどに起因する欠陥が生じても配線の低インピーダンスを維持し、高い信頼性を確保することができる半導体装置を実現する。【解決手段】  本発明の半導体装置は、電気信号または所定の電位が供給される供給点１５と、供給点１５からの電気信号または電位を受信する受信点１２ａ〜１２ｄと、供給点１５から受信点１２ａ〜１２ｄまでの配線経路が複数となるよう格子状に形成された配線１３、１６を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電気信号または所定の電位が供給される少なくとも１つの供給点と、
前記供給点からの電気信号または電位を受信する少なくとも１つの受信点と、
前記供給点から前記受信点までの配線経路が複数となるよう格子状に形成された配線を有することを特徴とする半導体装置。
【請求項２】
導電性材料により形成される第１および第２の配線層と、
前記第１および前記第２の配線層間に絶縁性材料により形成されるコンタクト層と、
前記コンタクト層に形成され、前記第１および前記第２の配線層を接続するためのコンタクトホールと、
前記コンタクトホールに埋め込まれた導電性材料により形成されるコンタクトをさらに有し、
前記配線は前記第１および前記第２の配線層にそれぞれ形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記コンタクトは前記配線の格子点に接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記配線が電源供給線であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記配線が信号線であることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特に、微細配線を有する半導体装置に関する。
【背景技術】
【０００２】
従来、大規模な半導体装置の配線は、バスラインと呼ばれる配線幹線から順次支線を伸ばした樹形図状に構成（例えば、特許文献１を参照。）されていた。このような構成は、自動配置配線などのＣＡＤツールで利用しやすいため広く利用されていた。
【０００３】
一方で、近年の半導体製造プロセスの微細化に伴って、配線の最小線幅もその配線抵抗が回路設計上無視できない程度に細くなってきていた。このため、上述した配線樹形図の先端に位置する機能セル近傍では、この配線抵抗を考慮した回路設計、レイアウト設計が必要になるという問題が発生してきていた。
【０００４】
また、このような微細配線は、製造工程中のゴミなどに起因する欠陥によって断線する、あるいは、断線しないまでも欠陥により配線の一部が細くなり、配線抵抗が大幅に上昇するという問題が生じていた。樹形図状の配線構成では、一部にこのような欠陥が生ずると、そこから先に配置された回路は設計どおりに機能せず、ひいては、半導体装置全体が誤動作する原因となり、半導体装置の製造歩留まりを大幅に低下させるという問題が生じていた。
【０００５】
さらに、このような欠陥による配線の細りは、動作時間の経過とともに進行し最悪の場合は断線に至ることも珍しくなく、半導体装置の信頼性を大きく損なうという問題があった。
【特許文献１】特開平３−１７５６５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、製造工程中でゴミなどに起因する欠陥が生じても配線の低インピーダンスを維持し、高い信頼性を確保することができる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、電気信号または所定の電位が供給される少なくとも１つの供給点と、前記供給点からの電気信号または電位を受信する少なくとも１つの受信点と、前記供給点から前記受信点までの配線経路が複数となるよう格子状に形成された配線を有することを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、配線が複数の配線経路を有し製造工程中での欠陥に対して配線インピーダンスを低く維持することができるので、高い信頼性と高い製造歩留りを有する半導体装置を実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例】
【００１０】
図１は、本発明の実施例に係わる半導体装置における配線構造を示すイメージ図である。ここでは、一例として、回路素子１１ａ〜１１ｄへの電源供給線を２つの配線層で構成する場合を示した。
【００１１】
本発明の実施例に係わる半導体装置は、回路素子１１ａ〜１１ｄへ電源電位（以下、「Ｖｄｄ」という。）を供給する受信点１２ａ〜１２ｄ、受信点１２ａ〜１２ｄを有する第１の格子状配線１３、電源幹線１４からＶｄｄを供給する供給点１５、供給点１５を有する第２の格子状配線１６、およびそれぞれの格子点を接続するコンタクト１７を備えている。
【００１２】
回路素子１１ａ〜１１ｄのＶｄｄ端は、受信点１２ａ〜１２ｄにおいて、それぞれ第１の格子状配線１３に接続されている。
【００１３】
第１の格子状配線１３と第２の格子状配線１６は、それぞれの格子点において、コンタクト１７により接続されている。
【００１４】
第２の格子状配線１６は、供給点１５において、電源幹線１４に接続され、電源幹線１４はＶｄｄパッド１８に接続されている。
【００１５】
第１の格子状配線１３は、主に銅（以下、「Ｃｕ」という。）からなる第１の配線層に形成され、図１に示したように、複数の格子点（節点）を持つ格子状に形成されている。図１には、一例として、３行×４列の格子状配線を示した。
【００１６】
格子点を結ぶ各配線は、概ね１μｍ以下であり、太いところでも数μｍである。
【００１７】
回路素子１１ａ〜１１ｄは、Ｖｄｄが供給されるＶｄｄ端を有し、それぞれのＶｄｄ端が受信点１２ａ〜１２ｄで第１の格子状配線１３に接続されている。図１では、一例として、４つのインバータが第１の格子状配線１３に接続される様子を示した。
【００１８】
第２の格子状配線１６は、主にＣｕからなる第２の配線層に形成され、その構造は第１の格子状配線１３と同様である。第２の格子状配線１６には、供給点１５において、電源幹線１４からのＶｄｄが供給される。
【００１９】
電源幹線１４は、第１および第２の格子状配線１３、１６と異なり、数十μｍの太い配線であり、製造工程中のゴミなどに起因する欠陥が問題になることはない。
【００２０】
第２の配線層は、第１の配線層の上に絶縁膜を介して形成され、この絶縁膜中（以下、「コンタクト層」という。）にコンタクト１７が形成される。
【００２１】
コンタクト１７は、コンタクト層を挟んで対向する第１および第２の格子状配線１３、１６の格子点をそれぞれ接続するように形成されたコンタクトホールに主にＣｕからなる導電性材料を埋め込んで形成される。
【００２２】
上記実施例によれば、電源配線を３次元の格子状に形成することにより、製造工程中でのゴミなどに起因する欠陥が第１の格子状配線１３、コンタクト１７、あるいは第２の格子状配線１６の一部を欠損させた場合にも、供給点１５から受信点１２ａ〜１２ｄまでの配線経路を複数確保することができるので、回路素子１１ａ〜１１ｄから見た電源線のインピーダンスを十分低く保つことができる。
【００２３】
したがって、半導体装置の製造歩留まりを低下させず、その製造コストを低減することができる。
【００２４】
また、複数の配線経路が確保されているので、長時間動作に伴う信頼性の低下を防ぐことができる。
【００２５】
上述の実施例では、第１および第２の格子状配線１３、１６、およびコンタクト１７は主にＣｕにより形成されているとしたが、本発明はこれに限られるものではなく、ポリシリコン、シリサイド、アルミニウム（Ａｌ）、あるいはタングステン（Ｗｎ）などの導電性材料が使用可能である。
【００２６】
また、格子状配線は２層であるとしたが、本発明はこれに限られるものではない。
【００２７】
さらに、上述の実施例では、一例として、電源（Ｖｄｄ）供給線を３次元の格子状配線で形成するとしたが、本発明はこれに限られるものでなく、Ｖｓｓや他の電源供給線、あるいは信号線に適用することもできる。特に、半導体装置全体を同期させるシステムクロックなどの信号線に適用すると非常に有効である。
【００２８】
さらに、上述の実施例では、格子点間の各配線は直線であるとしたが、本発明はこれに限られるものではない。
【００２９】
さらに、上述の実施例では、第１の格子状配線１３と第２の格子状配線１６は同じ数の格子点を持つとしたが、本発明はこれに限られるものではなく、また、すべての対向する格子点をコンタクト１７で接続する必要はない。
【００３０】
さらに、上述の実施例では、説明のため、第１の格子状配線１３に４つの受信点があり、第２の格子状配線１６に１つの供給点１５があるとしたが、本発明はこれに限られるものではない。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例に係わる半導体装置における配線構造を示すイメージ図。
【符号の説明】
【００３２】
１１ａ〜１１ｄ  回路素子
１２ａ〜１２ｄ  受信点
１３  第１の格子状配線
１４  電源幹線
１５  供給点
１６  第２の格子状配線
１７  コンタクト
１８  Ｖｄｄパッド
【図１】
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