(57)【要約】【課題】絶縁ゲート型電界効果トランジスタの製造方法において、ゲート−ドレイン間の絶縁不良を増やすことなく、より短時間に効率的にトレンチ埋め込み絶縁膜を形成することのできる絶縁ゲート型電界効果トランジスタの製造方法を提供すること。【解決手段】第一ＴＥＯＳ酸化膜を前記トレンチ間に凹部が残る厚さに堆積してアニール処理をすることにより前記トレンチ間に第一絶縁膜を形成する工程と、該第一絶縁膜上に第二ＴＥＯＳ酸化膜からなる第二絶縁膜を形成する工程とから前記トレンチ内に埋め込まれる絶縁膜を形成する絶縁ゲート型電界効果トランジスタの製造方法とする。【選択図】     図１
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【特許請求の範囲】
【請求項１】
第一導電型の半導体基板に、トレンチを形成する工程と、前記トレンチ底部に第二導電型第一領域を形成する工程と、前記トレンチの側壁にゲート絶縁膜を介してゲート電極膜を形成する工程と、半導体基板に前記トレンチに隣接して形成される第二導電型第二領域を形成する工程と、前記トレンチ内に絶縁膜を埋め込む工程とを備える絶縁ゲート型電界効果トランジスタの製造方法において、第一ＴＥＯＳ酸化膜を前記トレンチ間に凹部が残る厚さに堆積してアニール処理をすることにより前記トレンチ間に第一絶縁膜を形成する工程と、該第一絶縁膜上に第二ＴＥＯＳ酸化膜からなる第二絶縁膜を形成する工程とから前記トレンチ内に埋め込まれる絶縁膜を形成することを特徴とする絶縁ゲート型電界効果トランジスタの製造方法。
【請求項２】
第一導電型の半導体基板に、トレンチを形成する工程と、前記トレンチ底部に第二導電型第一領域を形成する工程と、前記トレンチの側壁にゲート絶縁膜を介してゲート電極膜を形成する工程と、半導体基板に前記トレンチに隣接して形成される第二導電型第二領域を形成する工程と、前記トレンチ内に絶縁膜を埋め込む工程とを備える絶縁ゲート型電界効果トランジスタの製造方法において、ＨＴＯ膜をトレンチ間に凹部が残る厚さに堆積することにより第一絶縁膜を形成する工程と、ＴＥＯＳ酸化膜からなる第二絶縁膜を形成する工程とからなる前記トレンチ内に埋め込まれる絶縁膜を形成することを特徴とする絶縁ゲート型電界効果トランジスタの製造方法。
【請求項３】
第二絶縁膜の形成後、アニール処理工程を備えたことを特徴とする請求項1または２記載の絶縁ゲート型電界効果トランジスタの製造方法。
【請求項４】
第一絶縁膜が０．０５μｍ以上であることを特徴とする請求項１または２記載の絶縁ゲート型電界効果トランジスタの製造方法。
【請求項５】
第二絶縁膜形成後、研磨による平坦化工程と、前記絶縁膜表面から前記第一領域に達する開口部を形成する工程と、該開口部に金属プラグを埋め込む工程とを備えたことを特徴とする請求項１乃至４のいずれか一項に記載の絶縁ゲート型電界効果トランジスタの製造方法。
【請求項６】
前記開口部の幅は、前記凹部の幅よりも広いことを特徴とする請求項５記載の絶縁ゲート型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板上にトレンチ（溝）を形成し、このトレンチの内部にゲート電極や表面の金属電極−トレンチ底部ドレイン領域間のコンタクト孔、チャネル領域など横型パワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）の製造方法に関する。この横型パワーＭＯＳＦＥＴはパワーＩＣ等の半導体装置の主要構成素子とされることも多い。
【背景技術】
【０００２】
近年、携帯機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性が高まっている。特に、従来のプレナー型の横型パワーＭＯＳＦＥＴより低オン抵抗化が計られ、デバイスピッチを小さくできることにより、いっそう高集積化が可能なトレンチ横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭとする）を制御回路などと共に同一半導体基板に集積したパワーＩＣでは、従来の同様の組み合わせからなるパワーＩＣと比較して、小型化、低消費電力化、高信頼性化および低コスト化などが期待される。
また、本発明者らが開示したように、ＴＬＰＭにはトレンチ底部にドレインコンタクトを設けるタイプのＴＬＰＭ（以下、ＴＬＰＭ／Ｄとする）と、トレンチ底部にソースコンタクトを設けるタイプのＴＬＰＭ（以下、ＴＬＰＭ／Ｓとする）がある。これらのＴＬＰＭでは、ＭＯＳＦＥＴとして電流を駆動する領域（以下、活性領域とする）、および基板表面にゲート電極となるポリシリコンゲートを引き出す領域（以下、ゲート領域とする）のいずれにおいても、トレンチの中央部には、デバイス表面のドレイン電極とトレンチ底部のドレイン領域（ＴＬＰＭ／Ｄの場合）、またはデバイス表面のソース電極とトレンチ底部のソース領域（ＴＬＰＭ／Ｓの場合）とを電気的に接続するポリシリコンなどの導電体が形成されている（たとえば、特許文献１または２参照。）。
【０００３】
また一方、半導体基板に形成したトレンチ内へ絶縁膜を埋め込む際にボイドが発生せず、かつ半導体基板に形成される素子の特性劣化を防止することが可能なＳＴＩ（Ｓａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の絶縁ゲート型電界効果トランジスタの製造方法とするために、半導体基板の表面に溝を形成する工程と、この溝内にＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ
Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ−Ｓｉ（ＯＣ２Ｈ５）４）ガスを分解して生成される絶縁膜を埋め込んでＳＴＩ構造を形成する製造方法において、絶縁膜の埋め込み工程として、ＴＥＯＳガスを気相熱分解して第一の絶縁膜を成長させる第一の成長工程と、前記ＴＥＯＳを表面熱分解して第二の絶縁膜を成長させる第二の成長工程とを含む製造方法とする発明が知られている（特許文献３―課題、解決手段）。
【０００４】
図１３に前記ＴＬＰＭの要部平面図を示す。この図１３で、Ａ−Ａ線における断面を図１４に示す。図１３、図１４において、符号５３は矩形状トレンチであり、特に図１３ではトレンチの平面パターンを示す。このトレンチ５３狭い方の幅（Ａ−Ａ方向の幅）は、たとえば、２．５μｍである。このトレンチ５３を挟む両側の表面にソース電極７８、８０が位置する。この電極７８、８０下には絶縁膜５５を挟み、この絶縁膜５５に形成された開口部（コンタクト孔）６６、６８とこの開口部に充填された金属材料７０、７２、７４、７６により、前記表面ソース電極７８、８０とシリコン基板表面のソース領域５８とが導電接続される。前記トレンチ５３内には側面にゲート酸化膜５７を介して、ポリシリコンゲート電極５９が位置し、さらに絶縁膜５５を介して、前記トレンチ５３の中央部には、トレンチ底部のドレイン領域５４と表面のドレイン電極７９とを導電接続するための金属材料７１、７５で充填された開口部６７が位置する。
【０００５】
トレンチ５３の底部をドレイン領域５４とするＮｃｈ  ＴＬＰＭのウェハの製造工程について、図４〜図９を用いて説明する。図４に示すように、Ｐ型シリコン基板（Ｐ  ｓｕｂ）５０に選択的にＰウェル領域５１を形成する。図５に示すように、熱酸化膜またはＣＶＤ酸化膜５２などをマスクとしてトレンチ５３をＲＩＥなどの異方性エッチングにより形成する。このトレンチ５３のサイズはＴＬＰＭ４０に求められる電気特性に応じて決められる事項であって、たとえば、耐圧３０ＶのＴＬＰＭ４０のトレンチ５３に必要なサイズは幅２．５μｍ、深さ２．０μｍである。次に酸化膜５２をイオン注入マスクとして用い、トレンチ５３底部にドレイン領域５４を形成する。そして前記ＴＬＰＭ４０の外周部境界に相当する部分には必要に応じて図示しないＬＯＣＯＳ酸化膜５６を形成して素子分離領域とする。次に、犠牲酸化膜（図示せず）を形成除去してトレンチ５３内面を清浄化した後、図６に示すようにゲート酸化膜５７を１７ｎｍの厚さに形成し、さらにＣＶＤ法により０．０５μｍ厚のポリシリコン膜を全面に形成した後、異方性エッチングにより、トレンチ５３の側壁に前記ゲート酸化膜５７を介してポリシリコンゲート電極５９を形成する。図７に示すようにソース領域５８を形成した後、図８に示すように、トレンチ５３に埋め込み酸化膜５５をＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜により形成する。このＨＴＯ膜５５はゲート電極５９と後述するドレイン電極７９間の層間絶縁膜５５となる。また、前記トレンチ５３に埋め込まれた層間絶縁膜５５は、その最表面を化学機械研磨（以下ＣＭＰと略す）により研磨して平坦化するために、少なくともトレンチ５３を完全に埋める必要がある。たとえば、前述の幅２．５μｍ、深さ２．０μｍのトレンチの場合、幅が狭いので絶縁膜の厚さは２．０μｍ以下でもトレンチを完全に埋めることができるが、前述のＬＯＣＯＳ酸化膜等、半導体基板上の突起部分を考慮すると、支障なく絶縁膜の最表面を平坦化するには、少なくとも２．０μｍ以上の厚さの絶縁膜を必要とする。その後、図９に示すように、フォトリソグラフィ技術により層間絶縁膜５５内に、トレンチ５３底部のドレイン領域５４との電気的導通をとるための開口部（コンタクト孔）６７およびその他の開口部６６、６８を形成し、図１４に示すように、開口部６７内部をバリア金属７１、埋め込み金属プラグ７５で、、開口部６６、６８内部をバリア金属７０、７２、埋め込み金属プラグ７４、７６でそれぞれ充填し、さらに最表面に金属電極（ドレイン電極７９、ソース電極７８、８０）を形成して、ＴＬＰＭ素子４０を得る。
【０００６】
このＴＬＰＭ４０では、部分的に拡大した図１１ｂに示すようにトレンチ５３の幅が前述のように２．５μｍの場合、トレンチ内絶縁膜５５の中央に開口部６７のコンタクト幅として少なくとも必要な幅０．６μｍの孔を設けても、前記ゲート電極５９と開口部６７間（矢印点線Ｔ１）に要求される絶縁破壊電圧３０Ｖを確保するために、ＨＴＯ膜５５の場合に少なくとも必要な膜厚０．０５μｍ以上を充分にとることができる。このＴＬＰＭ４０は、以上説明したようなトレンチ構造を形成したので、トレンチ５３を有さない従来のプレナー型のＭＯＳＦＥＴに比べて、高耐圧素子の場合でも、素子の大きさを相対的に小さくできる特長がある。
【特許文献１】特開２００２−３５３４４７号公報
【特許文献２】特開２００２−２８０５４９号公報
【特許文献３】特開２０００−２００８３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記ＴＬＰＭは、トレンチに埋め込む層間絶縁膜として成膜速度の遅いＨＴＯ膜を厚く成膜する必要があるから、量産性が良くないという問題が生じる。たとえば、前述の寸法仕様のＴＬＰＭで、深さ２μｍのトレンチをＨＴＯ膜で埋め、かつＨＴＯ膜の最表面を平坦化のためにＣＭＰにより研磨するには、２μｍを超える厚さのＨＴＯ膜を形成しなければならない。２μｍ以上の厚さのＨＴＯ膜の形成は成膜時間が長すぎるだけでなく、さらにＨＴＯ成膜装置の維持管理のために必要な補修頻度が多く、装置の効率的運用ができないという問題がある。詳述すると、ＨＴＯ膜の成膜速度は１．５ｎｍ／分
程度が通常であるので、１．５ｎｍ／分の場合、前記２μｍのＨＴＯ膜の厚さにするには、成膜時間として約２２時間を必要とし、さらに、装置の補修頻度については、ＨＴＯ膜の成膜装置のメンテナンスをＨＴＯ膜約４μｍ成膜毎に一回（すなわち、２μｍ厚のＨＴＯ膜の場合一回／２ロット）行なわなくてはならい。このような理由により前述のように、２μｍ厚を超えるＨＯＴ膜の成膜は量産性に問題がある。
【０００８】
一方、前記特許文献３には、成膜速度がＨＴＯ膜より数倍速いＴＥＯＳ酸化膜という絶縁膜が開示されている。ところが、前述のようなＴＬＰＭ素子基板の表面に形成されるトレンチを埋め込むための絶縁膜として、前記ＴＥＯＳ酸化膜を用いると、確かに、成膜時間は短くなるが、前記ＴＬＰＭ素子を製造した場合、ゲート−ドレイン間の耐圧不良が多く発生した。この原因は前記トレンチ部分の絶縁膜の膜厚が２μｍ以上と厚いため、膜中に存在するＣやＨなどの原子や分子により、絶縁耐圧が低下したためと考えられた。実際に、ＯＢＩＣ（Ｏｐｔｉｃａｌ  Ｂｅａｍ  Ｉｎｄｕｃｅｄ  Ｃｕｒｒｅｎｔ）法、断面観察等により、リーク個所を調べると、図１１ｂに示すようにＴ１、Ｔ２などの矢印のところで、多くリークが見られた。ＳＩＭＳ（Ｓｅｃｏｎｄｅｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｕｍ）分析（二次イオン質量分析）によると、前記ＴＥＯＳ酸化膜の絶縁耐圧が低下した原因は炭素等の残留不純物によるものと考えられた。
【０００９】
前記ＯＢＩＣ法は、半導体装置の故障解析手法の一例として、半導体装置にレーザ光を走査照射し、半導体置に発生する電子−  正孔対に起因した光励起電流を観測する光励起顕微鏡を用いた公知の手法である。
本発明は、以上、述べた問題点に鑑みてなされたものであり、本発明の目的は、絶縁ゲート型電界効果トランジスタの製造方法において、ゲート−ドレイン間の絶縁不良を増やすことなく、より短時間に効率的にトレンチ埋め込み絶縁膜を形成することのできる絶縁ゲート型電界効果トランジスタの製造方法を提供することである。
【課題を解決するための手段】
【００１０】
特許請求の範囲の請求項１記載の本発明によれば、前記目的は、第一導電型の半導体基板に、トレンチを形成する工程と、前記トレンチ底部に第二導電型第一領域を形成する工程と、前記トレンチの側壁にゲート絶縁膜を介してゲート電極膜を形成する工程と、半導体基板に前記トレンチに隣接して形成される第二導電型第二領域を形成する工程と、前記トレンチ内に絶縁膜を埋め込む工程とを備える絶縁ゲート型電界効果トランジスタの製造方法において、第一ＴＥＯＳ酸化膜を前記トレンチ間に凹部が残る厚さに堆積してアニール処理をすることにより前記トレンチ間に第一絶縁膜を形成する工程と、該第一絶縁膜上に第二ＴＥＯＳ酸化膜からなる第二絶縁膜を形成する工程とから前記トレンチ内に埋め込まれる絶縁膜を形成する絶縁ゲート型電界効果トランジスタの製造方法とすることにより、達成される。
【００１１】
特許請求の範囲の請求項２記載の本発明によれば、第一導電型の半導体基板に、トレンチを形成する工程と、前記トレンチ底部に第二導電型第一領域を形成する工程と、前記トレンチの側壁にゲート絶縁膜を介してゲート電極膜を形成する工程と、半導体基板に前記トレンチに隣接して形成される第二導電型第二領域を形成する工程と、前記トレンチ内に絶縁膜を埋め込む工程とを備える絶縁ゲート型電界効果トランジスタの製造方法において、ＨＴＯ膜をトレンチ間に凹部が残る厚さに堆積することにより第一絶縁膜を形成する工程と、ＴＥＯＳ酸化膜からなる第二絶縁膜を形成する工程とからなる前記トレンチ内に埋め込まれる絶縁膜を形成する絶縁ゲート型電界効果トランジスタの製造方法とすることが好ましい。
特許請求の範囲の請求項３記載の本発明によれば、第二絶縁膜の形成後、アニール処理工程を備えた請求項１または２記載の絶縁ゲート型電界効果トランジスタの製造方法ことが望ましい。
【００１２】
特許請求の範囲の請求項４記載の本発明によれば、第一絶縁膜が０．０５μｍ以上である請求項１または２記載の絶縁ゲート型電界効果トランジスタの製造方法ことがより好ましい。
特許請求の範囲の請求項５記載の本発明によれば、第二絶縁膜形成後、研磨による平坦化工程と、前記絶縁膜表面から前記第一領域に達する開口部を形成する工程と、該開口部に金属プラグを埋め込む工程とを備えた請求項１乃至４のいずれか一項に記載の絶縁ゲート型電界効果トランジスタの製造方法ことがより好ましい。
特許請求の範囲の請求項６記載の本発明によれば、前記開口部の幅は、前記凹部の幅よりも広い請求項５記載の絶縁ゲート型電界効果トランジスタの製造方法ことがより好ましい。
【発明の効果】
【００１３】
本発明によれば、絶縁ゲート型電界効果トランジスタの製造方法において、ゲートドレイン間の絶縁不良を増やすことなく、より短時間に効率的にトレンチ埋め込み絶縁膜を形成することのできる絶縁ゲート型電界効果トランジスタの製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明にかかる一実施例について、図面を用いて詳細に説明する。以下の実施例ではトレンチ絶縁ゲート型電界効果トランジスタとして、ＴＬＰＭ／Ｄの場合について説明するが、ＴＬＰＭ／Ｓの場合についても同様に本発明にかかる半導体基板の製造方法により作ることができることは言うまでもない。本発明の要旨を超えない限り、本発明は以下説明する実施例の記載に限定されるものではない。
【実施例１】
【００１５】
本発明にかかる絶縁ゲート型電界効果トランジスタの製造方法について、以下説明する。図１は、前記従来の図８に示すＴＬＰＭの製造工程における一要部断面図に対応する本発明にかかるＴＬＰＭの製造工程における要部断面図である。図１（ａ）はトレンチ３内に第一絶縁膜５ａを形成する工程に対応するＴＬＰＭの要部断面図、図１（ｂ）はトレンチ３内に第二絶縁膜５ｂを形成する工程に対応するＴＬＰＭの要部断面図をそれぞれ示す。前記図８に至るまでの製造工程は前記従来の図４〜図７に示す製造工程とほぼ同じであるから、ここでは簡略に説明する。
前記従来の図４〜図７に示すように、図１でＰ型Ｓｉ基板（Ｐ  ｓｕｂ）１にＰウェル層２、トレンチ３、Ｎドレイン層４および図示しないＬＯＣＯＳ酸化膜等を周知の技術により形成後、ゲート酸化膜７を熱酸化法により形成し、全面にポリシリコン膜（図示せず）をＣＶＤ法により成膜した後、ＲＩＥなどの異方性エッチングにより前記ポリシリコン膜をパターニング加工してゲート電極膜９を形成する。次にイオン注入により、Ｎソース領域８を形成する。
【００１６】
次に、前記図１（ａ）に示すように、第一絶縁膜としてＴＥＯＳ酸化膜５ａをトレンチ３が埋まらず、トレンチ３形状に沿って凹部ができる程度以下の厚さ１μｍ厚に成膜する。ＴＥＯＳ酸化膜の成膜は、流量１３０ｍｌ／分のＴＥＯＳガスと流量６ｍｌ／分の酸素ガスをヒーター温度６８０℃、６０Ｐａの成膜室に導入し、成膜速度４ｎｍ／分で成膜した。次にこのＴＥＯＳ５ａ膜を酸素雰囲気中で８５０℃、３０分間アニール処理を行なうことにより、前記ＴＥＯＳ酸化膜の形成過程において、ＴＥＯＳガスの熱分解により生成される酸化シリコンが堆積して酸化膜化する際、同時に巻き込まれて閉じ込められた還元炭素成分を除去することができる。前記アニール温度は、前述の半導体基板に形成されたソース領域、ドレイン領域等の不純物拡散層を熱処理により実質的に変化させないという観点から、８５０℃以下とすることが望ましい。その結果、前記ＴＥＯＳ酸化膜の絶縁性を高めることができる。この処理により、たとえば、アニール処理前には４ＭΩ／ｃｍであったＴＥＯＳ酸化膜５ａの抵抗率がアニール後には１０ＭΩ／ｃｍ近くまで高くなった。
【００１７】
次に図１（ｂ）に示すように、第二絶縁膜として、再度、ＴＥＯＳ酸化膜５ｂをトレンチが完全に埋まる厚さ１μｍ厚に成膜し、第一絶縁膜と同様に、８５０℃、３０分のアニール処理を施した。前記第二絶縁膜としてのＴＥＯＳ酸化膜５ｂについては、必ずしも、アニール処理を必要とするものではない。前記８５０℃、３０分のアニール処理では、表面から１μｍ程度の厚さにおける炭素等の不純物を除去できるのみであるが、第二ＴＥＯＳ酸化膜５ｂについても前記アニール処理を行った方が、後工程においてＣＭＰにより研磨する際に、第一絶縁膜５ａと第二絶縁膜５ｂの膜質が同じになり、研磨速度に差が無くなると言う点からは好ましい。
図１０は図１（ｂ）にＬＯＣＯＳ酸化膜６を追加して示した図である。その後、前記ＴＥＯＳ酸化膜５ｂの表面の凹凸を平坦化するために、図１２に示すように、ＣＭＰにより研磨し、図１１（ａ）に示すようにＴＬＰＭ領域の各電極位置に対応するように、開口部（コンタクト孔）１６、１７、１８をフォトリソグラフ技術により形成し、前記開口部１６、１７、１８にＴｉ−ＴｉＮ膜などのバリアメタル２０、２１、２２、タングステンなどの埋め込み金属プラグ２４、２５、２６およびアルミニウム膜などの金属電極膜２８、２９、３０をこの順に形成すると、図３に示す本発明のＴＬＰＭ素子１００が完成する。ここで、開口部１７の幅を制御し、トレンチ内の第二絶縁膜５ｂが除去されて無くなる程度の開口部幅（たとえば、幅１μｍ）とすると、トレンチ内の絶縁膜中に炭素等の不純物が残留することも無くなるので、信頼性が向上する。
【００１８】
前記タングステンプラグ２４、２５、２６は次のようにして形成される。まず、前記Ｔｉ−ＴｉＮ膜上に、六フッ化タングステンとモノシランを用いた還元反応によるタングステンの核生成後、六フッ化タングステンと水素を用いた還元反応により前記開口部（コンタクト孔）１６、１７、１８を埋めるの厚さ以上のタングステン膜を形成する。次にドライエッチングにより、前記開口部（コンタクト孔）１６、１７、１８以外のタングステン膜をエッチバックして除去して前記タングステンプラグを形成する。
ＴＬＰＭ素子の前記トレンチ内に前記ＴＥＯＳ酸化膜を埋め込む場合、前述のように、トレンチ内の絶縁膜中のソース電極とドレイン電極（特にはポリシリコンガート電極とドレイン用コンタクト孔との間）間の絶縁耐圧を満たすためには、ＴＥＯＳ酸化膜内に残留する炭素のような不純物を除去すると共に、両電極間を０．０５μｍ以上とすることが必要である。第一絶縁膜５ａおよび第二絶縁膜５ｂは８５０℃で３０分のアニール処理がされることがこのましいが、このアニール処理条件によれば、抵抗率は１０ＭΩ／ｃｍと十分に高抵抗率になり、第一絶縁膜のみでも十分に前記条件を満たすので、第二絶縁膜としてのＴＥＯＳ酸化膜５ｂは前述したように必ずしもアニール処理をして高抵抗化しなくとも、実用上、問題はないのである。
【００１９】
前述のトレンチへ埋め込む絶縁膜を、本発明にかかるＴＥＯＳ酸化膜により形成する場合と、従来のように、ＨＴＯ酸化膜のみにより形成する場合とについて、１０ロット分の膜の形成と必要な処理や装置維持時間をあわせた時間とを比較すると、次のようになった。但し、ＨＴＯ膜の成膜時間は膜厚は２μｍの場合であり、ＴＥＯＳ酸化膜の成膜時間は膜厚１μｍを２回成膜した場合である。ＴＥＯＳ酸化膜とＨＴＯ膜の成膜およびアニール処理とも、昇温と降温時間を含み、装置のメンテナンス時間は１回４時間とする。
【００２０】
【表１】
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【００２１】
表１から分かるように、本発明の絶縁ゲート型電界効果トランジスタの製造方法によれば、従来のＨＴＯ膜では１０ロット全部で２２６時間かかっていたものが、１０ロットで１１４時間と半減することができた。
本発明により作成されたＴＬＰＭ素子１００個と従来の製造方法により作成されたＴＬＰＭ素子１００個について、トレンチ内のゲート電極とドレイン用コンタクト孔の間の絶縁耐圧について調べたところ、本発明にかかるＴＬＰＭ素子の場合の前記絶縁耐圧は１２０Ｖ±１０Ｖであるのに対して、従来の製造方法によるＴＬＰＭ素子の場合の絶縁耐圧は１１８Ｖ±１０Ｖであり、同程度の絶縁耐圧であった。
次に、本発明と、成膜時間について比較するために、ＴＥＯＳ酸化膜を１回で膜厚２μｍを成膜する場合について、その成膜時間を調べた。本発明では前記表１から１ロットの成膜時間が１０時間かかるのに比べ、１回で膜厚２μｍとする場合の成膜時間は８．５時間と、１．５時間短縮できる。しかし、本発明の場合は、１回目のＴＥＯＳ酸化膜５ａでは、図１（ａ）でも示したように、トレンチ３がすべて酸化膜で埋まっていないので、８５０℃、３０分のアニール処理により不純物が除去されて高抵抗化が可能であり、併せてアニール処理１回の場合（第一絶縁膜だけをアニール処理する場合）で１０．５時間、２回のアニール処理の場合（第一、第二絶縁膜共アニール処理する場合）で１１時間となる。
【００２２】
一方、一度に膜厚２μｍを成膜すると、ＴＬＰＭ素子に形成されるトレンチ幅が２．５μｍと狭いので、早くにトレンチが埋められ、膜厚２μｍ成膜時にはトレンチ部の表面から底部までのＴＥＯＳ酸化膜の膜厚は４μｍになり、もはや３０分のアニール処理では時間的に不充分であり、十分に不純物を除去することはできない。膜厚が４μｍの場合、十分に不純物が除去されたＴＥＯＳ酸化膜とするためにはアニール処理時間を８時間にする必要のあることが分かった。
この結果、成膜時間と前記アニール処理時間と前後の昇温、降温時間の３０分を加えると、併せて１７時間となる。従って、膜厚１μｍのＴＥＯＳ酸化膜を２回成膜する方が時間が短いことが分かる。前記ＴＥＯＳ酸化膜から炭素原子Ｃを除去するために必要な時間について以下説明する。炭素原子Ｃの元の位置（閉じ込められた膜中位置）からの拡散距離ｘで、ｔ時間後の濃度Ｃ（ｘ，ｔ）を表す拡散方程式は、次式で表される。この式で、Ｃｓは炭素原子の初期濃度、Ｄは炭素の拡散常数である。
【００２３】
【数１】
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【００２４】
この式より、ＴＥＯＳ酸化膜中から炭素原子Ｃを外部に拡散により移動させて排除するには、前記式中の拡散距離ｘをＴＥＯＳ酸化膜の膜厚に想定してみると、ＴＥＯＳ酸化膜の膜厚は（Ｄｔ）１／２に関係して決まることがわかる。言い換えれば、前述の一回目のＴＥＯＳ酸化膜５ａの膜厚が１μｍの場合のアニール時間３０分が、トレンチ部分の膜厚４μｍの場合には８時間のアニール時間が必要となったことが示すように、アニール処理する膜厚が４倍（１μｍが４μｍ）になれば、その処理時間は１６倍（３０分が８時間）になるということである。それでも、前記ＴＥＯＳ酸化膜（４μｍ膜厚）の場合は、従来の膜厚２μｍのＨＴＯ膜でトレンチを埋める方法（処理時間２１時間）よりも処理時間は大幅に短縮することができる。
【実施例２】
【００２５】
ＴＬＰＭ素子において、第二絶縁膜としてのＴＥＯＳ酸化膜５ｂについて、アニール処理をしない場合について、以下詳細に説明する。トレンチ内を埋める酸化膜に要求される仕様は、酸化膜中のドレイン電極とソース電極間の耐圧を確保するために必要な、アニール処理された酸化膜の膜厚は少なくとも０．０５μｍ以上である。また、本実施例ではＬＯＣＯＳ酸化膜の厚みは０．２μｍであり、ＣＭＰの研磨量が１．５μｍであるため、図１２に示すように本発明にかかるＴＥＯＳ酸化膜５ａ、５ｂのうち、上部１．３μｍは研磨により除去される。また、１回目のＴＥＯＳ酸化膜５ａ（膜厚１μｍ）のアニール処理により必要な耐圧を確保できるため、２回目のＴＥＯＳ酸化膜５ｂについては、必ずしもアニール処理を行なう必要がない。そこで、実際に素子を作成し、その効果を確かめた。
２回目のアニール処理を行わないことにより、２回目のＴＥＯＳ酸化膜５ｂの高抵抗化はされないので、ＣＭＰの研磨速度、およびＴＥＯＳ酸化膜のエッチング速度の変動が懸念されるため、その懸念を確認するための実験を行った。その結果を表２に示す。表２より分かるように、アニール処理の有無によりＴＥＯＳ酸化膜の研磨速度の変動（８５０ｍｍ／分が７６０ｍｍ／分に変動）は見られたが、ＣＭＰは表面をパッドに押し付けて研磨を行うものであり、研磨速度は表面に出ている遅いものに律則されて研磨されるため、実際には問題無いと思われる。酸化膜エッチャによるエッチング速度の変動は、共に２１０ｍｍ／分で、全く見られなかった。この結果を踏まえて、実際にＴＬＰＭ素子に適用したところＣＭＰ研磨およびコンタクト孔の加工形状にはほとんど問題が見られなかった。
【００２６】
【表２】
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【００２７】
実施例２にかかるＴＬＰＭ素子を以下の手順で作成した。実施例１と同様に一回目のＴＥＯＳ酸化膜５ａを１μｍ成膜後、８５０℃で３０分のアニール処理をした。次に、二回目のＴＥＯＳ酸化膜５ｂを膜厚１μｍに形成し、その後のアニール処理を行わず、従来技術と同様にＣＭＰにより１．３μｍ研磨後、コンタクト孔を開口し、開口内にバリアメタル、埋め込み用タングステンプラグ、金属電極を形成した。
前述の実施例２により得られたＴＬＰＭ素子１００個と従来技術で作成した素子１００個について、前記図１１ｂの矢印点線Ｔと同様、ゲート電極―ドレイン用プラグ間の絶縁耐圧について調べた。本発明の場合の絶縁耐圧は１１９Ｖ±１０Ｖであったのに対し、従来法の場合の絶縁耐圧は１１８Ｖ±１０Ｖとほぼ同等であった。また、実施例１で説明したものと同じ絶縁耐圧を持つことを実際のＴＬＰＭ素子で確認できた。このことは、一回目のＴＥＯＳ酸化膜５ａのアニール処理により実効的な絶縁耐圧を持つのに有効な改質（高抵抗化）が行われた結果を示すものと考えられる
【実施例３】
【００２８】
以上説明した実施例１と２では、第一絶縁膜５ａ、第二絶縁膜５ｂ共、ＴＥＯＳ酸化膜をもちいたが、第一絶縁膜はＨＴＯ膜とすることもできる。必要に応じて、さらに第三絶縁膜としてのＴＥＯＳ酸化膜を形成することができる。この場合、第三絶縁膜としてのＴＥＯＳ酸化膜の厚さは０．５μｍ乃至１μｍとなる。この第三絶縁膜は、すでに第二絶縁膜により、絶縁耐圧が確保されているので、アニール処理を必要としない。
【図面の簡単な説明】
【００２９】
【図１】本発明の製造方法により作られる絶縁ゲート型電界効果トランジスタの模式的断面図
【図２】本発明の製造方法により作られる絶縁ゲート型電界効果トランジスタの要部平面図
【図３】本発明の製造方法により作られる絶縁ゲート型電界効果トランジスタの要部断面図
【図４】従来の絶縁ゲート型電界効果トランジスタの製造方法にかかる製造工程における一ステップの半導体装置の要部断面図
【図５】従来の絶縁ゲート型電界効果トランジスタの製造方法にかかる製造工程における一ステップの半導体装置の要部断面図
【図６】従来の絶縁ゲート型電界効果トランジスタの製造方法にかかる製造工程における一ステップの半導体装置の要部断面図
【図７】従来の絶縁ゲート型電界効果トランジスタの製造方法にかかる製造工程における一ステップの半導体装置の要部断面図
【図８】従来の絶縁ゲート型電界効果トランジスタの製造方法にかかる製造工程における一ステップの半導体装置の要部断面図
【図９】従来の絶縁ゲート型電界効果トランジスタの製造方法にかかる製造工程における一ステップの半導体装置の要部断面図
【図１０】本発明の製造方法にかかる製造工程における絶縁ゲート型電界効果トランジスタの一ステップの要部断面図模式的断面図
【図１１】（ａ）は本発明の製造方法により作られる絶縁ゲート型電界効果トランジスタの要部断面図、（ｂ）は本発明の製造方法により作られる絶縁ゲート型電界効果トランジスタの模式的拡大断面図
【図１２】本発明の製造方法にかかる製造工程における絶縁ゲート型電界効果トランジスタの一ステップの要部断面図
【図１３】従来の絶縁ゲート型電界効果トランジスタの製造方法にかかる半導体装置の要部平面図
【図１４】従来の絶縁ゲート型電界効果トランジスタの製造方法により作られる半導体装置の模式的断面図
【符号の説明】
【００３０】
１    Ｐ型Ｓｉ基板
２    Ｐウェル領域
３    トレンチ
４    Ｎドレイン領域
５ａ    第一絶縁膜
５ｂ    第二絶縁膜
６    ＬＯＣＯＳ酸化膜（素子分離酸化膜）
７    ゲート酸化膜
８    Ｎソース領域
９    ゲート電極膜
１６、１７、１８    開口部（コンタクト孔）
２０、２１、２２    バリアメタル
２４、２５、２６    タングステンプラグ
２８、２９、３０    金属電極
４０    絶縁ゲート型電界効果型トランジスタ、ＴＬＰＭ（トレンチ横型ＭＯＳＦＥＴ）
１００  本発明にかかるＴＬＰＭ素子（トレンチ横型ＭＯＳＦＥＴ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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