(57)【要約】【課題】  複数の不揮発性メモリ部を有した構成のメモリモジュールにおいて、書き換え時間、および書き換えから読み出しへの移行時間を大幅に短縮する。【解決手段】  フラッシュメモリモジュール８は、電源回路９、およびメモリ部１０1 〜１０N から構成されている。メモリ部１０1 〜１０N には、電源切り替え回路２８が設けられている。この電源切り替え回路２８は、電源回路９が生成した昇圧電圧、および負昇圧電圧などを書き換え電圧、読み出し電圧などとして各動作毎に切り替えて供給する。たとえば、書き換え対象となるメモリ部１０1 に設けられた電源切り替え回路２８は、書き換え電圧を該メモリ部１０1 のメモリアレイ３１に供給するように切り替え、その他のメモリ部１０2 〜１０N に設けられた電源切り替え回路２８は、読み出し電圧をメモリ部１０2 〜１０N のメモリアレイ３１にそれぞれ供給するように切り替えを行う。【選択図】  図２
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【特許請求の範囲】
【請求項１】
複数の不揮発性メモリ部と、前記複数の不揮発性メモリ部にそれぞれ供給する所定の電圧を生成する電圧生成部とを備えた不揮発性半導体記憶装置であって、
任意の１つの前記不揮発性メモリ部が消去／書き込み動作する際には、前記任意の１つの不揮発性メモリ部に前記電圧生成部が生成した書き込み／消去電圧を供給し、その他の前記不揮発性メモリ部には、前記電圧生成部が生成した読み出し電圧を供給することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記複数の不揮発性メモリ部は、
複数の不揮発性メモリセルを有するメモリアレイと、前記不揮発性メモリセルを駆動するドライバ部とを備え、
前記不揮発性メモリセルは、コントロールゲートとメモリゲートとを有した２トランジスタ構成からなり、
前記ドライバ部は、
前記不揮発性メモリセルのコントロールゲートに接続され、第１のアドレスデコーダによって駆動制御される第１のドライバと、
前記不揮発性メモリセルのメモリゲートに接続され、第２のアドレスデコーダによって駆動制御される第２のドライバとを有し、
前記メモリアレイは、
前記不揮発性メモリセルのメモリゲートに接続された第１の電圧固定用トランジスタと、
前記不揮発性メモリセルが接続されるソース線に接続された第１の基準電位固定用トランジスタと、
前記不揮発性メモリセルが接続されるソース線に接続された電圧トランスファ用トランジスタと、
前記不揮発性メモリセルが接続されるビット線に接続された第２の電圧固定用トランジスタと、
前記不揮発性メモリセルが接続されるビット線に接続された第２の基準電位固定用トランジスタとを有し、
前記第２のドライバ、前記第１の電圧固定用トランジスタ、前記第１の基準電位固定用トランジスタ、および前記電圧トランスファ用トランジスタは、高耐圧ＭＯＳトランジスタよりそれぞれ構成され、
前記第１のドライバ、前記第２の電圧固定用トランジスタ、および前記第２の基準電位固定用トランジスタは、低耐圧ＭＯＳトランジスタよりそれぞれ構成されたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１または２記載の不揮発性半導体記憶装置において、
前記複数の不揮発性メモリ部は、
前記不揮発性メモリ部の動作に応じて、電圧生成部が生成した電圧を切り替える電源切り替え部をそれぞれ備え、
前記電源切り替え部は、前記複数の不揮発性メモリ部の動作に応じて、書き込み／消去電圧、または読み出し電圧の供給を切り替えることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３記載の不揮発性半導体記憶装置において、
前記電圧生成部は、前記複数の不揮発性メモリ部のうち、いずれか１つの前記不揮発性メモリ部に備えられていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１または２記載の不揮発性半導体記憶装置において、
前記電圧生成部は、
所定の各電圧を生成する電圧生成回路と、
前記電圧生成回路が生成した所定の各電圧を切り替え、書き込み／消去電圧、または読み出し電圧として前記複数の不揮発性メモリ部に供給する電源切り替え部とよりなり、
前記複数の不揮発性メモリ部は、
前記電源切り替え部から出力された前記不揮発性メモリ部への書き込み／消去電圧、または読み出し電圧の供給を制御する電源トランスファ部を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項６】
不揮発性記憶部と、中央処理装置とを有し、前記中央処理装置は、所定の処理を実行し、前記不揮発性記憶部に動作指示を行うことが可能である半導体集積回路装置であって、
前記不揮発性記憶部は、
複数の不揮発性メモリ部と、
前記複数の不揮発性メモリ部にそれぞれ供給する所定の電圧を生成する電圧生成部とを備え、
任意の１つの前記不揮発性メモリ部が消去／書き込み動作する際には、前記任意の１つの不揮発性メモリ部に前記電圧生成部が生成した書き込み／消去電圧を供給し、その他の前記不揮発性メモリ部には、前記電圧生成部が生成した読み出し電圧を供給することを特徴とする半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置において、
前記複数の不揮発性メモリ部は、
複数の不揮発性メモリセルを有するメモリアレイと、
前記不揮発性メモリセルを駆動するドライバ部とを備え、
前記不揮発性メモリセルは、
コントロールゲートとメモリゲートとを有した２トランジスタ構成からなり、
前記ドライバ部は、
前記不揮発性メモリセルのコントロールゲートに接続され、第１のアドレスデコーダによって駆動制御される第１のドライバと、
前記不揮発性メモリセルのメモリゲートに接続され、第２のアドレスデコーダによって駆動制御される第２のドライバとを有し、
前記メモリアレイは、
前記不揮発性メモリセルのメモリゲートに接続された第１の電圧固定用トランジスタと、
前記不揮発性メモリセルが接続されるソース線に接続された第１の基準電位固定用トランジスタと、
前記不揮発性メモリセルが接続されるソース線に接続された電圧トランスファ用トランジスタと、
前記不揮発性メモリセルが接続されるビット線に接続された第２の電圧固定用トランジスタと、
前記不揮発性メモリセルが接続されるビット線に接続された第２の基準電位固定用トランジスタとを有し、
前記第２のドライバ、前記第１の電圧固定用トランジスタ、前記第１の基準電位固定用トランジスタ、および前記電圧トランスファ用トランジスタは、高耐圧ＭＯＳトランジスタよりそれぞれ構成され、
前記第１のドライバ、前記第２の電圧固定用トランジスタ、および前記第２の基準電位固定用トランジスタは、低耐圧ＭＯＳトランジスタよりそれぞれ構成されたことを特徴とする半導体集積回路装置。
【請求項８】
請求項６または７記載の半導体集積回路装置において、
前記複数の不揮発性メモリ部は、
各々の前記不揮発性メモリ部の動作に応じて、電圧生成部が生成した電圧を切り替える電源切り替え部をそれぞれ備え、
前記電源切り替え部は、前記複数の不揮発性メモリ部の動作に応じて、書き込み／消去電圧、または読み出し電圧の供給を切り替えることを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
前記電圧生成部は、前記複数の不揮発性メモリ部のうち、いずれか１つの前記不揮発性メモリ部に備えられていることを特徴とする半導体集積回路装置。
【請求項１０】
請求項６または７記載の半導体集積回路装置において、
前記電圧生成部は、
所定の各電圧を生成する電圧生成回路と、
前記電圧生成回路が生成した所定の各電圧を切り替え、書き込み／消去電圧、または読み出し電圧として前記複数の不揮発性メモリ部に供給する電源切り替え部とよりなり、
前記複数の不揮発性メモリ部は、
前記電源切り替え部から出力された前記不揮発性メモリ部への書き込み／消去電圧、または読み出し電圧の供給を制御する電源トランスファ部を備えたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリの高速動作技術に関し、特に、複数の不揮発性半導体メモリを有する半導体集積回路装置におけるデータの書き換えから読み出しへの移行速度の短縮に関するものである。
【背景技術】
【０００２】
たとえば、不揮発性メモリを内蔵した半導体集積回路装置、いわゆるフラッシュメモリ内蔵マイクロコンピュータなどには、該不揮発性半導体メモリを複数個（たとえば、３以上）搭載したものがある。
【０００３】
このような構成の半導体集積回路装置においては、複数の不揮発性メモリセルを有するメモリアレイに所定の電圧を供給する電源回路を設けた不揮発性半導体メモリを複数有する不揮発性半導体記憶装置に関するもの（特許文献１）や、あるいは独立して書き込み動作可能な複数のメモリバンクに対して１つの電源回路によって書き込み電圧を供給するもの（特許文献２）などがある。
【特許文献１】特開平１１−２３２８８６号公報
【特許文献２】国際公開  ＷＯ２００３／０６０７２２
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、上記のような半導体集積回路装置の電圧供給技術では、次のような問題点があることが本発明者により見い出された。
【０００５】
すなわち、各々の不揮発性半導体メモリに電源回路を設けた構成では、半導体集積回路装置に搭載される不揮発性半導体メモリと同じ数の電源回路が必要となるので、回路面積が大きくなってしまい、コストが増加するとともに半導体集積回路装置の小型化が難しいという問題がある。
【０００６】
また、１つの電源回路によってすべての不揮発性半導体メモリのメモリアレイに共通して電圧を供給する場合、複数のメモリアレイに対して同じ電圧を印加しなければならず、電源容量や電流性などの電気的な負荷が大きくなってしまう。
【０００７】
この負荷は、メモリアレイの数に比例して増大することになり、電源立ち上がりまでの時間や電源復帰などの時間が長くなり、書き換えや読み出しなどの動作が遅くなり、不揮発性半導体メモリの動作速度を低下させてしまうことになる。
【０００８】
さらに、この問題を回避するために電源回路の供給能力を改善するには、回路面積が大きくなり、コストも増加してしまうという問題がある。
【０００９】
本発明の目的は、複数の不揮発性メモリ部を有した構成のメモリモジュールにおいて、書き換え時間、および書き換えから読み出しへの移行時間を短縮することのできる不揮発性半導体記憶装置および半導体集積回路装置を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、複数の不揮発性メモリ部と、それら複数の不揮発性メモリ部にそれぞれ供給する所定の電圧を生成する電圧生成部とを備えた不揮発性半導体記憶装置であって、任意の１つの不揮発性メモリ部が消去／書き込み動作する際には、その不揮発性メモリ部に電圧生成部が生成した書き込み／消去電圧を供給し、その他の不揮発性メモリ部には、電圧生成部が生成した読み出し電圧を供給するものである。
【００１３】
また、本発明は、前記複数の不揮発性メモリ部は、複数の不揮発性メモリセルを有するメモリアレイと、不揮発性メモリセルを駆動するドライバ部とを備え、不揮発性メモリセルは、コントロールゲートとメモリゲートとを有した２トランジスタ構成からなり、ドライバ部は、不揮発性メモリセルのコントロールゲートに接続され、第１のアドレスデコーダによって駆動制御される第１のドライバと、不揮発性メモリセルのメモリゲートに接続され、第２のアドレスデコーダによって駆動制御される第２のドライバとを有し、メモリアレイは、不揮発性メモリセルのメモリゲートに接続された第１の電圧固定用トランジスタと、不揮発性メモリセルが接続されるソース線に接続された第１の基準電位固定用トランジスタと、不揮発性メモリセルが接続されるソース線に接続された電圧トランスファ用トランジスタと、不揮発性メモリセルが接続されるビット線に接続された第２の電圧固定用トランジスタと、不揮発性メモリセルが接続されるビット線に接続された第２の基準電位固定用トランジスタとを有し、第２のドライバ、第１の電圧固定用トランジスタ、第１の基準電位固定用トランジスタ、および電圧トランスファ用トランジスタは、高耐圧ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタよりそれぞれ構成され、第１のドライバ、第２の電圧固定用トランジスタ、および第２の基準電位固定用トランジスタは、低耐圧ＭＯＳトランジスタよりそれぞれ構成されたものである。
【００１４】
さらに、本発明は、前記複数の不揮発性メモリ部は、不揮発性メモリ部の動作に応じて、電圧生成部が生成した電圧を切り替える電源切り替え部をそれぞれ備え、該電源切り替え部は、複数の不揮発性メモリ部の動作に応じて、書き込み／消去電圧、または読み出し電圧の供給を切り替えるものである。
【００１５】
また、本発明は、前記電圧生成部は、複数の不揮発性メモリ部のうち、いずれか１つの不揮発性メモリ部に備えられているものである。
【００１６】
さらに、本発明は、前記電圧生成部は、所定の各電圧を生成する電圧生成回路と、該電圧生成回路が生成した所定の各電圧を切り替え、書き込み／消去電圧、または読み出し電圧として複数の不揮発性メモリ部に供給する電源切り替え部とよりなり、複数の不揮発性メモリ部は、電源切り替え部から出力された不揮発性メモリ部への書き込み／消去電圧、または読み出し電圧の供給を制御する電源トランスファ部を備えたものである。
【００１７】
また、本願のその他の発明の概要を簡単に示す。
【００１８】
本発明は、不揮発性記憶部と、中央処理装置とを有し、該中央処理装置は、所定の処理を実行し、不揮発性記憶部に動作指示を行うことが可能である半導体集積回路装置であって、該不揮発性記憶部は、複数の不揮発性メモリ部と、それら複数の不揮発性メモリ部にそれぞれ供給する所定の電圧を生成する電圧生成部とを備え、任意の１つの不揮発性メモリ部が消去／書き込み動作する際には、その１つの不揮発性メモリ部に電圧生成部が生成した書き込み／消去電圧を供給し、その他の不揮発性メモリ部には、電圧生成部が生成した読み出し電圧を供給するものである。
【００１９】
さらに、本発明は、前記複数の不揮発性メモリ部は、複数の不揮発性メモリセルを有するメモリアレイと、不揮発性メモリセルを駆動するドライバ部とを備え、不揮発性メモリセルは、コントロールゲートとメモリゲートとを有した２トランジスタ構成からなり、ドライバ部は、不揮発性メモリセルのコントロールゲートに接続され、第１のアドレスデコーダによって駆動制御される第１のドライバと、不揮発性メモリセルのメモリゲートに接続され、第２のアドレスデコーダによって駆動制御される第２のドライバとを有し、メモリアレイは、不揮発性メモリセルのメモリゲートに接続された第１の電圧固定用トランジスタと、不揮発性メモリセルが接続されるソース線に接続された第１の基準電位固定用トランジスタと、不揮発性メモリセルが接続されるソース線に接続された電圧トランスファ用トランジスタと、不揮発性メモリセルが接続されるビット線に接続された第２の電圧固定用トランジスタと、不揮発性メモリセルが接続されるビット線に接続された第２の基準電位固定用トランジスタとを有し、第２のドライバ、第１の電圧固定用トランジスタ、第１の基準電位固定用トランジスタ、および電圧トランスファ用トランジスタは、高耐圧ＭＯＳトランジスタよりそれぞれ構成され、第１のドライバ、第２の電圧固定用トランジスタ、および第２の基準電位固定用トランジスタは、低耐圧ＭＯＳトランジスタよりそれぞれ構成されたものである。
【００２０】
また、本発明は、前記複数の不揮発性メモリ部は、各々の不揮発性メモリ部の動作に応じて、電圧生成部が生成した電圧を切り替える電源切り替え部をそれぞれ備え、該電源切り替え部は、複数の不揮発性メモリ部の動作に応じて、書き込み／消去電圧、または読み出し電圧の供給を切り替えるものである。
【００２１】
さらに、本発明は、前記電圧生成部は、複数の不揮発性メモリ部のうち、いずれか１つの不揮発性メモリ部に備えられているものである。
【００２２】
また、本発明は、前記電圧生成部は、所定の各電圧を生成する電圧生成回路と、該電圧生成回路が生成した所定の各電圧を切り替え、書き込み／消去電圧、または読み出し電圧として複数の不揮発性メモリ部に供給する電源切り替え部とよりなり、複数の不揮発性メモリ部は、電源切り替え部から出力された不揮発性メモリ部への書き込み／消去電圧、または読み出し電圧の供給を制御する電源トランスファ部を備えたものである。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
（１）不揮発性メモリ部における書き換え時間、および書き換えから読み出しへの移行時間を短縮することができる。
【００２５】
（２）また、電圧生成部の負荷を低減することができるので、該電圧生成部を小型化することができ、回路面積を小さくすることができる。
【００２６】
（３）上記（１）、（２）により、不揮発性半導体記憶装置、およびそれを用いて構成された半導体集積回路装置の高性能化、および小型化を実現することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
図１は、本発明の実施の形態１による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置に設けられたフラッシュメモリモジュールのブロック図、図３は、図２のフラッシュメモリモジュールに設けられた正昇圧回路の一例を示すブロック図、図４は、図２のフラッシュメモリモジュールに設けられた負昇圧回路の一例を示すブロック図、図５は、図２のフラッシュメモリモジュールに設けられた電源切り替え回路における各電圧の供給例を示す説明図、図６は、図２のフラッシュメモリモジュールにおける動作の一例を示すフローチャートである。
【００２９】
本実施の形態において、半導体集積回路装置１は、たとえば、シングルチップマイクロコンピュータからなる。半導体集積回路装置１は、図１に示すように、周辺回路２、バスコントローラ３、ＣＰＵ（中央処理装置）４、ＲＡＭ５、Ｉ／Ｏ６、フラッシュメモリコントローラ７、および不揮発性半導体記憶装置に例示されるフラッシュメモリモジュール（不揮発性記憶部）８などから構成されている。
【００３０】
周辺回路２は、Ａ／Ｄ変換器、シリアルコミュニケーションインタフェース 、ウォッチドッグタイマ、ならびにタイマパルスユニットなどの各種機能モジュールによって構成されている。
【００３１】
Ａ／Ｄ変換器は、外部端子から入力されたアナログ信号をデジタル信号に変換する。シリアルコミュニケーションインタフェースは、外部デバイスとのシリアルデータ通信を行うインタフェースである。ウォッチドッグタイマは、半導体集積回路装置１の暴走などの監視を行う。タイマパルスユニットは、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）波形を出力することのできるタイマである。
【００３２】
バスコントローラ３は、半導体集積回路装置１内外のアドレスバスやデータバスの制御を行う。ＣＰＵ４は、半導体集積回路装置１におけるすべての制御を司る。ＲＡＭ５は、随時読み出し／書き込みが可能な揮発性メモリであり、入出力データや演算データなどを一時的に格納する。
【００３３】
Ｉ／Ｏ６は、たとえば、入出力バッファからなり、外部接続されるデバイスとのインタフェースとして設けられる。フラッシュメモリコントローラ７は、フラッシュメモリモジュール８の書き込み／読み出し／消去などの動作制御を行う。フラッシュメモリモジュール８は、フラッシュメモリコントローラ７からの指示に応じてデータの書き込み／読み出しや消去などを行う。
【００３４】
そして、これら周辺回路２、バスコントローラ３、ＣＰＵ４、ＲＡＭ５、Ｉ／Ｏ６、フラッシュメモリコントローラ７、ならびにフラッシュメモリモジュール８は、内部のバスＢを介して相互に接続されている。
【００３５】
図２は、フラッシュメモリモジュール８の構成を示すブロック図である。
【００３６】
フラッシュメモリモジュール８は、電源回路（電圧生成部）９、および複数のメモリ部（不揮発性メモリ部）１０1 〜１０N から構成されている。
【００３７】
電源回路９は、正昇圧回路１１，１２、ならびに負昇圧回路１３からなり、内部電源電圧ＶＤＤからメモリセル（不揮発性メモリセル）Ｓへの消去／書き込み／読み出しなどに必要な各種の電圧を発生させ、メモリ部１０1 〜１０N にそれぞれ供給する。
【００３８】
正昇圧回路１１は、約１１．０Ｖ程度の昇圧電圧ｖｃｐａを生成し、正昇圧回路１２は、約６．０Ｖ程度の昇圧電圧ｖｃｐｂを生成する。負昇圧回路１３は、約−６．０Ｖ程度の負昇圧電圧ｖｃｐｍを生成する。
【００３９】
図３は、正昇圧回路１１（，１２）における回路構成の一例を示した図である。
【００４０】
正昇圧回路１１（，１２）は、正チャージポンプ回路１４、基準電圧発生回路１５、比較回路１６、および抵抗部１７から構成されている。正チャージポンプ回路１４は、チャージポンプ動作によって昇圧電圧ｖｃｐａ（，ｖｃｐｂ）を生成する。
【００４１】
基準電圧発生回路１５は、基準電圧Ｖｒｅｆを生成する。抵抗部１７は、複数の抵抗が正チャージポンプ回路１４が生成した昇圧電圧ｖｃｐａ（，ｖｃｐｂ）と基準電位ＶＳＳとの間に直列接続された構成からなり、該抵抗部１７によって分圧された電圧が、比較回路１６の負（−）側入力端子に入力されるように接続されている。
【００４２】
この比較回路１６の正（＋）側入力端子には、基準電圧発生回路１５が生成した基準電圧Ｖｒｅｆが入力されるように接続されている。比較回路１６は、抵抗部１７によって分圧された電圧と基準電圧Ｖｒｅｆとを比較し、その比較結果をｓｔｏｐ信号として正チャージポンプ回路１４に出力する。
【００４３】
正チャージポンプ回路１４は、入力されたｓｔｏｐ信号に応じてＯＮ／ＯＦＦ動作を行い、昇圧電圧ｖｃｐａ（，ｖｃｐｂ）を生成する。
【００４４】
図４は、負昇圧回路１３における回路構成の一例を示した図である。
【００４５】
負昇圧回路１３は、降圧回路１８、負チャージポンプ回路１９、基準電圧発生回路２０、比較回路２１，２２、および抵抗部２３，２４から構成されている。
【００４６】
降圧回路１８は、電源電圧ＶＤＤを任意の電圧に降圧した降圧電圧を生成する。抵抗部２３，２４は、複数の抵抗が直列接続された構成からそれぞれなる。降圧回路１８が生成した降圧電圧は、抵抗部２３，２４の一方の接続部にそれぞれ入力されるように接続されている。
【００４７】
抵抗部２４の他方の接続部には、基準電位ＶＳＳが接続されており、抵抗部２３の他方の接続部には、負チャージポンプ回路１９が生成した負昇圧電圧ｖｃｐｍが入力されるように接続されている。
【００４８】
基準電圧発生回路２０は、基準電圧Ｖｒｅｆを生成する。比較回路２１の正（＋）側入力端子には、基準電圧発生回路２０が生成した基準電圧Ｖｒｅｆが入力されるように接続されている。
【００４９】
比較回路２１の負（−）側入力端子には、抵抗部２４によって分圧された電圧が入力されるように接続されている。比較回路２１は、基準電圧Ｖｒｅｆと抵抗部２４によって分圧された電圧とを比較し、その比較結果によって降圧回路１８の動作制御を行う。
【００５０】
比較回路２２の正（＋）側入力端子には、基準電位ＶＳＳが接続されており、該比較回路２２の負（−）側入力端子には、抵抗部２３によって分圧された電圧が入力されるように接続されている。
【００５１】
比較回路２２は、基準電位ＶＳＳと抵抗部２３によって分圧された電圧とを比較し、その比較結果をｓｔｏｐ信号として負チャージポンプ回路１９に出力する。負チャージポンプ回路１９は、入力されたｓｔｏｐ信号に応じてＯＮ／ＯＦＦ動作を行い、負昇圧電圧ｖｃｐｍを生成する。
【００５２】
また、図２において、メモリ部１０1 （〜１０N ）は、アドレスデコーダ２５，２６、センスアンプ２７は、電源切り替え回路２８、ドライバ回路（ドライバ部）２９，３０、およびメモリアレイ３１などから構成されている。
【００５３】
アドレスデコーダ（第１のアドレスデコーダ）２５は、入力されたアドレスに基づいてデコードを行い、そのデコード信号をドライバ回路２９に出力する。アドレスデコーダ（第２のアドレスデコーダ）２５は、入力されたアドレスに基づいてデコードを行い、そのデコード信号をドライバ回路３０に出力する。
【００５４】
センスアンプ回路２７、メモリアレイ３１のメモリセルＳから出力されたデータを増幅して出力する。電源切り替え回路２８は、電源回路９が生成した昇圧電圧ｖｃｐａ，ｖｃｐｂ、および負昇圧電圧ｖｃｐｍがそれぞれ入力されるように接続されており、書き換え電圧、読み出し電圧などを各動作毎に切り替えてメモリアレイ３１に供給する。
【００５５】
メモリアレイ３１は、記憶の最小単位であるメモリセルＳが規則正しくアレイ状に並べられている。このメモリアレイ３１に設けられたメモリセルＳは、不揮発性メモリセルからなる。
【００５６】
メモリセルＳは、注入電子の有無で記憶するＭＯＳトランジスタと選択用ＭＯＳトランジスタとの２トランジスタからなる。ビット線ｂｌには、ＰチャネルＭＯＳからなるトランジスタ（第２の電圧固定用トランジスタ）Ｔ１とＮチャネルＭＯＳからなるトランジスタ（第２の基準電位固定用トランジスタ）Ｔ２がそれぞれ接続されている。
【００５７】
トランジスタＴ１は、内部電源電圧ＶＤＤのプリチャージ用トランジスタであり、トランジスタＴ２は、基準電位ＶＳＳ固定用のトランジスタである。これらトランジスタＴ１，Ｔ２は、アドレスデコーダ２５によってそれぞれ制御される
メモリセルＳのコントロールゲートｃｇとメモリゲートｍｇには、アドレスデコーダ２５，２６によってそれぞれ選択されるドライバ回路２９，３０が接続されている。また、メモリセルＳのメモリゲートｍｇには、ＮチャネルＭＯＳからなるトランジスタ（第１の電圧固定用トランジスタ）Ｔ３が接続されており、ソース線ｓｌには、ＮチャネルＭＯＳからなるトランジスタ（第１の基準電位固定用トランジスタ）Ｔ４、およびトランジスタ（電圧トランスファ用トランジスタ）Ｔ５がそれぞれ接続されている。
【００５８】
トランジスタＴ３は、内部電源電圧ＶＤＤ電位固定用トランジスタ、トランジスタＴ４は、基準電位ＶＳＳ電位固定用トランジスタ、そして、トランジスタＴ５は、書き換え時に印加する電圧をトランスファするトランジスタである。
【００５９】
また、メモリ部１０1 〜１０N において、アドレスデコーダ２６に接続されているトランジスタＴ３、およびドライバ回路３０のドライバは、高耐圧ＭＯＳトランジスタによってそれぞれ構成されている。
【００６０】
図５は、メモリ部１０1 〜１０N にそれぞれ設けられた電源切り替え回路２８の電源切り替え例を示した説明図である。図５においては、たとえば、書き換え対象がメモリ部１０1 の場合の例を示している。
【００６１】
図示するように、書き換え対象となるメモリ部１０1 に設けられた電源切り替え回路２８は、書き換え電圧を該メモリ部１０1 のメモリアレイ３１に供給するように切り替えを行い、その他のメモリ部１０2 〜１０N に設けられた電源切り替え回路２８は、読み出し電圧をメモリ部１０2 〜１０N のメモリアレイ３１にそれぞれ供給するように切り替えを行う。
【００６２】
次に、本実施の形態によるメモリ部１０1 〜１０N の動作について説明する。
【００６３】
まず、読出し時においては、メモリゲートｍｇを内部電源電圧ＶＤＤ、ソース線ｓｌを基準電位ＶＳＳに電位固定し、トランスファＭＯＳであるトランジスタＴ５をＯＮしておきドライバ回路３０のドライバからも基準電位ＶＳＳを供給する。ビット線ｂｌを内部電源電圧ＶＤＤにプリチャージした後、コントロールゲートｃｇを内部電源電圧ＶＤＤの電圧レベルに上げる。
【００６４】
メモリセルＳが書き込み状態、すなわち電子が注入された状態にあればメモリ電流は流れず、消去状態、すなわち電荷が中和あるいは正の状態にあればメモリセル電流が流れる。その結果、ビット線ｂｌに電位信号として読み出され、センス回路によって書込み状態か消去状態かを判別する。
【００６５】
消去時には、メモリゲートｍｇに対してトランジスタＴ３をＯＦＦにしてドライバ回路３０のドライバから負の高電圧（負昇圧電圧ｖｃｐｍ）を供給し、ソース線ｓｌに対してトランジスタＴ４をＯＦＦ、トランジスタＴ５をＯＮにして正の高電圧（昇圧電圧ｖｃｐａ）を供給し、ビット線ｂｌに対してトランジスタＴ２をオンし、コントロールゲートｃｇをオフにすることによって、メモリセルＳにホールを注入する。
【００６６】
書き込み時には、メモリゲートｍｇに対してトランジスタＴ３をＯＦＦとしてドライバ回路３０のドライバから正の高電圧（昇圧電圧ｖｃｐａ）を供給し、ソース線ｓｌに対してトランジスタＴ４をＯＦＦし、トランジスタＴ５をＯＮして正の高電圧（昇圧電圧ｖｃｐｂ）を供給し、ビット線ｂｌに対してトランジスタＴ２をＯＮし、コントロールゲートｃｇを内部電源電圧ＶＤＤにすることによって、メモリセルＳに電流を流しながら電子を注入する。
【００６７】
これら書き込み、消去、読み出しの動作において、電源切り替え回路２８が、昇圧電圧ｖｃｐａ，ｖｃｐｂ、および負昇圧電圧ｖｃｐｍを切り替えて選択的に供給する。
【００６８】
図６は、メモリ部１０1 を書き換える際のフラッシュメモリモジュール８の動作例を示すフローチャートである。
【００６９】
図６において、左側は、メモリ部１０1 の動作フローを示し、右側は、メモリ部１０2 〜１０N の動作フローを示している。
【００７０】
メモリ部１０1 において、書き換えが開始されると（ステップＳ１０１）、電源回路９による昇圧を行い、メモリアレイ３１に供給が行われる（ステップＳ１０２）。続いて、メモリセルＳに電圧が印加され（ステップＳ１０３）、その後、メモリセルＳの高電圧放電が行われ（ステップＳ１０４）、書き換えが終了となる（ステップＳ１０５）。
【００７１】
これらステップＳ１０１〜Ｓ１０５の処理の間、メモリ部１０2 〜１０N においては、読み出し電圧がメモリアレイ３１に供給された状態となる。
【００７２】
このように、書き換え電圧を書き換え対象のメモリ部１０1 のみに供給することにより、書き換え電圧を発生する電源回路９の昇圧時間（ステップＳ１０２の処理）、メモリセルＳへの電圧印加が終了した後の高電圧放電時間（ステップＳ１０４の処理）、および書き換え後、読み出し電圧への復帰時間を短縮することができる。
【００７３】
また、他のメモリ部１０2 〜１０N は、読み出し状態で待機しているため、書き換えメモリセルＳへの電圧印加直後、直ちに読み出し動作や、メモリ部１０1 の書き換え中に読み出しを行うことを可能にすることができる。
【００７４】
それにより、本実施の形態では、各メモリ部１０1 〜１０N における書き換え時間と書き換えから読み出しへの移行時間を大幅に短縮することができる。
【００７５】
また、書き換え用の高電圧を書き換えの対象となるメモリ部のみに供給するので、負荷を軽減することができ、電源回路９の回路面積を小さくすることができる。
【００７６】
ここで、本実施の形態では、書き換え時と読み出し時において、正昇圧回路１３が供給する正の高電圧（昇圧電圧ｖｃｐｂ）を共用しているが、読み出し状態では、トランジスタＴ３〜Ｔ５のゲート電位を保持することのみに用いており、正昇圧回路１２は、正昇圧回路１１や負昇圧回路１３と同様書き換えを行うために必要な能力で設計すればよく、本発明の趣旨である電源負荷の軽減効果は同様である。
【００７７】
また、本実施の形態においては、電源回路９をメモリ部１０1 〜１０N の外部に設けた構成としたが、たとえば、図７に示すように、メモリ部１０1 などの任意の１つのメモリ部に電源回路９を設け、該電源回路９から各電圧をメモリ部１０1 〜１０N の電源切り替え回路２８にそれぞれ供給する構成としてもよい。
【００７８】
それにより、電源回路９を独立したモジュールにより構成する必要がなくなるので、回路面積や配線面積などを縮小することが可能となり、フラッシュメモリモジュール８を小型化することができる。
【００７９】
さらに、図８に示すように、電源回路（電圧生成回路）９ａと電源切り替え回路２８ａとを１つのモジュールとしてメモリ部１０1 〜１０N の外部に設け、メモリ部１０1 〜１０N には、電源トランスファ回路３２をそれぞれ設けた構成としてもよい。
【００８０】
この場合、電源切り替え回路２８ａは、電源回路９が生成した各電圧を切り替え、読み出し時、書き換え時に対象となるメモリアレイが必要となる各電圧を供給する。各々のメモリ部１０1 〜１０N は、電源トランスファ回路３２によってメモリアレイへの供給の有無を決定する。
【００８１】
たとえば、読み出し／書き換え対象となるメモリ部においては、電源トランスファ回路３２によって読み出し／書き換え電圧がトランスファされ、その他のメモリ部では、電源トランスファ回路３２によって読み出し電圧がトランスファされる。
【００８２】
それにより、電源トランスファ回路３２の機能を単純化することができるので、回路面積の縮小化を実現することができる。
【産業上の利用可能性】
【００８３】
本発明は、不揮発性半導体記憶装置における高速動作と面積縮小化技術に適している。
【図面の簡単な説明】
【００８４】
【図１】本発明の一実施の形態による半導体集積回路装置のブロック図である。
【図２】図１の半導体集積回路装置に設けられたフラッシュメモリモジュールのブロック図である。
【図３】図２のフラッシュメモリモジュールに設けられた正昇圧回路の一例を示すブロック図である。
【図４】図２のフラッシュメモリモジュールに設けられた負昇圧回路の一例を示すブロック図である。
【図５】図２のフラッシュメモリモジュールに設けられた電源切り替え回路における各電圧の供給例を示す説明図である。
【図６】図２のフラッシュメモリモジュールにおける動作の一例を示すフローチャートである。
【図７】本発明の他の実施の形態によるフラッシュメモリモジュールの一例を示すブロック図である。
【図８】本発明の他の実施の形態によるフラッシュメモリモジュールの他の例を示すブロック図である。
【符号の説明】
【００８５】
１  半導体集積回路装置
２  周辺回路
３  バスコントローラ
４  ＣＰＵ（中央処理装置）
５  ＲＡＭ
６  Ｉ／Ｏ
７  フラッシュメモリコントローラ
８  フラッシュメモリモジュール（不揮発性記憶部）
９  電源回路（電圧生成部）
９ａ  電源回路（電圧生成回路）
１０1 〜１０N   メモリ部（不揮発性メモリ部）
１１，１２  正昇圧回路
１３  負昇圧回路
１４  正チャージポンプ回路
１５  基準電圧発生回路
１６  比較回路
１７  抵抗部
１８  降圧回路
１９  負チャージポンプ回路
２０  基準電圧発生回路
２１，２２  比較回路
２３，２４  抵抗部
２５，２６  アドレスデコーダ
２７  センスアンプ
２８  電源切り替え回路
２８ａ  電源切り替え回路
２９，３０  ドライバ回路（ドライバ部）
３１  メモリアレイ
３２  電源トランスファ回路
Ｔ１  トランジスタ（第２の電圧固定用トランジスタ）
Ｔ２  トランジスタ（第２の基準電位固定用トランジスタ）
Ｔ３  トランジスタ（第１の電圧固定用トランジスタ）
Ｔ４  トランジスタ（第１の基準電位固定用トランジス）
Ｔ５  トランジスタ（電圧トランスファ用トランジスタ）
Ｂ  バス
Ｓ  メモリセル（不揮発性メモリセル）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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