(57)【要約】【課題】  不揮発性メモリセルの書き換え耐性を大幅に向上させる。【解決手段】  半導体集積回路装置のフラッシュメモリモジュールに設けられた電源回路９は、電圧発生回路９ａ、および温度特性決定回路９ｂからなる。電圧発生回路９ａはデータ書き込みや消去、ベリファイ時などに用いられる様々な電圧を生成する。温度特性決定回路９ｂは、通常温度範囲（約０℃〜３５℃程度）では、書き込みベリファイ判定メモリゲート電圧に温度勾配を持たせず、通常温度範囲の下限温度よりも低い温度範囲、および通常温度範囲の上限温度よりも高い温度範囲では、書き込みベリファイ判定メモリゲート電圧にそれぞれ温度勾配を持たせるように制御を行う。【選択図】  図４
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【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルを有するメモリアレイ部と、前記不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部とを有し、
前記電圧生成部は、
第１の温度範囲では、温度に依存させずに電圧を生成し、前記第１の温度範囲以外の温度範囲では、温度に依存させて電圧を生成することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記電圧生成部は、
動作制御信号に基づいて、所定の電圧を生成する電圧発生回路と、
第１の温度範囲では、温度依存性を持たない電圧が生成されるように動作制御信号を出力し、前記第１の温度範囲以外の温度範囲では、温度依存性を持つ電圧が生成されるように動作制御信号を出力する温度特性決定回路とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１または２記載の不揮発性半導体記憶装置において、
前記温度特性決定回路は、
前記第１の温度範囲の上限よりも高い第２の温度範囲では、第１の温度勾配を有する電圧を生成する動作制御信号を出力し、前記第１の温度範囲の下限よりも低い第３の温度範囲では、第２の温度勾配を有する電圧を生成する動作制御信号を出力することを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３記載の不揮発性半導体記憶装置において、
前記温度特性決定回路は、
前記電圧発生回路が生成した電圧を分圧し、第１〜第３の比較参照電圧を生成する比較電圧生成部と、
前記比較電圧生成部が生成した第１の比較参照電圧と基準電圧とを比較し、その比較結果を出力する第１の比較回路と、
前記比較電圧生成部が生成した第２の比較参照電圧を温度に依存して変化させる第１の温度特性付加回路と、
前記第１の温度特性付加回路によって温度依存性が付加された電圧と基準電圧とを比較し、その比較結果を出力する第２の比較回路と、
前記比較電圧生成部が生成した第３の比較参照電圧を温度に依存して変化させる第２の温度特性付加回路と、
前記第２の温度特性付加回路によって温度依存性が付加された電圧と基準電圧とを比較し、その比較結果を出力する第３の比較回路と、
前記第１〜第３の比較回路から出力された比較結果を論理演算し、前記第１の温度範囲では温度勾配を有しない電圧を生成し、前記第２の温度範囲では第１の温度勾配を有する電圧を生成し、前記第３の温度範囲では第２の温度勾配を有する電圧を生成するように動作制御信号を出力する論理回路とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１または２記載の不揮発性半導体記憶装置において、
前記温度特性決定回路は、
前記第１の温度範囲の上限よりも高い第２の温度範囲において第２の温度勾配を有する電圧を生成する動作制御信号を出力することを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５記載の不揮発性半導体記憶装置において、
前記温度特性決定回路は、
前記電圧発生回路が生成した電圧を分圧し、第４および第５の比較参照電圧を生成する比較電圧生成部と、
前記比較電圧生成部が生成した第４の比較参照電圧と基準電圧とを比較し、その比較結果を出力する第４の比較回路と、
前記比較電圧生成部が生成した第５の比較参照電圧を温度に依存して変化させる第３の温度特性付加回路と、
前記第３の温度特性付加回路によって温度依存性が付加された電圧と基準電圧とを比較し、その比較結果を出力する第５の比較回路と、
前記第４および第５の比較回路から出力された比較結果を論理演算し、前記第１の温度範囲では温度勾配を有しない電圧を生成し、前記第２の温度範囲では第１の温度勾配を有する電圧を生成するように動作制御信号を出力する論理回路とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１〜６のいずれか１項に記載の不揮発性半導体記憶装置において、
前記電圧生成部が生成する電圧は、
書き込みベリファイ判定メモリゲート電圧、または消去ベリファイ判定メモリゲート電圧のいずれかであることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１〜６のいずれか１項に記載の不揮発性半導体記憶装置において、
前記電圧生成部が生成する電圧は、
書き込みメモリ電圧、または消去メモリ電圧のいずれかであることを特徴とする不揮発性半導体記憶装置。
【請求項９】
不揮発性記憶部と、中央処理装置とを有し、前記中央処理装置は、所定の処理を実行し、前記不揮発性記憶部に動作指示を行うことが可能であり、前記不揮発性記憶部は、情報を格納する複数の不揮発性メモリセルを有する半導体集積回路装置であって、
前記不揮発性記憶部は、複数の不揮発性メモリセルを有するメモリアレイ部と、前記不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部とを備え、
前記電圧生成部は、第１の温度範囲では、温度に依存させずに電圧を生成し、前記第１の温度範囲以外の温度範囲では、温度に依存させて電圧を生成することを特徴とする半導体集積回路装置。
【請求項１０】
請求項９記載の半導体集積回路装置において、
前記電圧生成部は、
動作制御信号に基づいて、所定の電圧を生成する電圧発生回路と、
第１の温度範囲では、温度依存性を持たない電圧が生成されるように動作制御信号を出力し、前記第１の温度範囲以外の温度範囲では、温度依存性を持つ電圧が生成されるように動作制御信号を出力する温度特性決定回路とを備えたことを特徴とする半導体集積回路装置。
【請求項１１】
請求項９または１０記載の半導体集積回路装置において、
前記温度特性決定回路は、
前記第１の温度範囲の上限よりも高い第２の温度範囲では、第１の温度勾配を有する電圧を生成する動作制御信号を出力し、前記第１の温度範囲の下限よりも低い第３の温度範囲では、第２の温度勾配を有する電圧を生成する動作制御信号を出力することを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１記載の半導体集積回路装置において、
前記温度特性決定回路は、
前記電圧発生回路が生成した電圧を分圧し、第１〜第３の比較参照電圧を生成する比較電圧生成部と、
前記比較電圧生成部が生成した第１の比較参照電圧と基準電圧とを比較し、その比較結果を出力する第１の比較回路と、
前記比較電圧生成部が生成した第２の比較参照電圧を温度に依存して変化させる第１の温度特性付加回路と、
前記第１の温度特性付加回路によって温度依存性が付加された電圧と基準電圧とを比較し、その比較結果を出力する第２の比較回路と、
前記比較電圧生成部が生成した第３の比較参照電圧を温度に依存して変化させる第２の温度特性付加回路と、
前記第２の温度特性付加回路によって温度依存性が付加された電圧と基準電圧とを比較し、その比較結果を出力する第３の比較回路と、
前記第１〜第３の比較回路から出力された比較結果を論理演算し、前記第１の温度範囲では温度勾配を有しない電圧を生成し、前記第２の温度範囲では第１の温度勾配を有する電圧を生成し、前記第３の温度範囲では第２の温度勾配を有する電圧を生成するように動作制御信号を出力する論理回路とを備えたことを特徴とする半導体集積回路装置。
【請求項１３】
請求項９または１０記載の半導体集積回路装置において、
前記温度特性決定回路は、
前記第１の温度範囲の上限よりも高い第２の温度範囲において第２の温度勾配を有する電圧を生成する動作制御信号を出力することを特徴とする半導体集積回路装置。
【請求項１４】
請求項１３記載の半導体集積回路装置において、
前記温度特性決定回路は、
前記電圧発生回路が生成した電圧を分圧し、第４および第５の比較参照電圧を生成する比較電圧生成部と、
前記比較電圧生成部が生成した第４の比較参照電圧と基準電圧とを比較し、その比較結果を出力する第４の比較回路と、
前記比較電圧生成部が生成した第５の比較参照電圧を温度に依存して変化させる第３の温度特性付加回路と、
前記第３の温度特性付加回路によって温度依存性が付加された電圧と基準電圧とを比較し、その比較結果を出力する第５の比較回路と、
前記第４および第５の比較回路から出力された比較結果を論理演算し、前記第１の温度範囲では温度勾配を有しない電圧を生成し、前記第２の温度範囲では第１の温度勾配を有する電圧を生成するように動作制御信号を出力する論理回路とを備えたことを特徴とする半導体集積回路装置。
【請求項１５】
請求項９〜１４のいずれか１項に記載の半導体集積回路装置において、
前記電圧生成部が生成する電圧は、
書き込みベリファイ判定メモリゲート電圧、消去ベリファイ判定メモリゲート電圧、書き込みメモリ電圧、または消去メモリ電圧のいずれかであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置における書き換え回数の向上技術に関し、特に、書き込み、消去におけるメモリセルの過剰な電圧印加の防止に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書き換え、および消去が可能な不揮発性半導体記憶装置の１つとしてフラッシュメモリがある。このフラッシュメモリでは、データを書き換えるために書き込み／消去を行う。
【０００３】
フラッシュメモリにおける書き込み／消去の手順を以下に示す。
【０００４】
まず、書き込み／消去動作を起こす高電圧を所定の時間、メモリアレイの対象となるメモリに印加する。次に、ベリファイを行い、メモリセルの電気的状態が書き込み／消去レベルのそれぞれに相当する所定の値に達していたら書き込み／消去を終了する。
【０００５】
メモリセルの電気的状態が所定の値に達していなかったら、再び書き込み／消去動作を起こす高電圧を所定の時間印加とベリファイとを、メモリセルの電気的状態が所定の書き込み／消去レベルに達するまでその動作を繰り返す。このように、ベリファイはメモリセルの電気的状態が所定の値に達したか否かを確認するために実施される。
【０００６】
メモリセルの電気的状態がしきい値電圧である場合、このベリファイにおいては、メモリセルのしきい値電圧が、消去時には許容上限値に、書き込み時には許容下限値となるようにベリファイ判定メモリゲート電圧を設定する。
【０００７】
また、書き込み、および消去時と読み出し時とにおいて温度が異なることにより、しきい値電圧分布が変化することを低減するために、ベリファイ判定メモリゲート電圧に温度依存性を設けているものがある。
【０００８】
この種の不揮発性半導体記憶装置における温度依存性の低減技術としては、たとえば、内部クロック信号を発生する可変クロック発生器に対し、温度検出回路を設け、この温度検出回路の検出信号に従って可変クロック発生器の発振周期を変更し、応じてクロック信号の周期を変更して、内部クロック信号の温度依存性を補償する技術がある（特許文献１参照）。
【特許文献１】特開２００２−２１５２５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、上記のような不揮発性半導体記憶装置におけるベリファイ技術では、次のような問題点があることが本発明者により見い出された。
【００１０】
図２１は、書き込みベリファイ時におけるメモリゲート電圧の温度特性の一例を示した図であり、図２２は、書き込み後のメモリセルのメモリ電流特性を示す図である。
【００１１】
図２１では、横軸に温度、縦軸にメモリゲート電圧をそれぞれ示している。図２２においては、縦軸にメモリ電流、横軸にメモリゲート電圧をそれぞれ示しており、メモリセルのＩ（電流）−Ｖ（電圧）特性の温度依存性を示している。一定のメモリゲート電圧を印加した場合の高温でのＩ−Ｖ特性はＴｂｂであり、低温でのＩ−Ｖ特性はＴｃである。
【００１２】
本明細書においてはメモリセルの書き込み状態とは、消去状態と比較してより高いメモリゲート電圧を印可することにより同等程度のメモリ電流を得ることができる状態であり、メモリセルのしきい値電圧が高くされている状態である。但し、書き込み状態と消去状態とは相対的なものであり、これに限定されるものではない。
【００１３】
低温でのＩ−Ｖ特性Ｔｃと高温でのＩ−Ｖ特性Ｔｂｂとの交点より下の領域では、メモリゲートに電圧Ｖｃ’を印加した場合、高温でのベリファイにおいては書き込みベリファイ判定メモリ電流を得ることができるが、低温では書き込みベリファイ判定メモリ電流を得ることができない。
【００１４】
そのため図２１に示すように、温度に関係なく一定の書き込みベリファイ判定メモリゲート電圧をメモリセルに印加してベリファイを行う場合、低温（Ｔｃ）での書き込み時に点Ｂ以上の書き込みベリファイ判定メモリゲート電圧でベリファイしなければならず、高温Ｔｂｂでの書き込みにおいては、実質的なメモリセルのＩ−Ｖ特性は高温（Ｔｂ）となる。
【００１５】
それによって、保証温度範囲で一定の書き込みベリファイ判定メモリゲート電圧で書き込みベリファイを行うと、高温（Ｔｂ）において過ストレスとなってしまうという問題がある。
【００１６】
また、図２３は、書き込みベリファイ時におけるメモリゲート電圧の温度特性の一例を示した図であり、図２４は、書き込み後のメモリセルのメモリ電流特性を示す図である。
【００１７】
図２３では、横軸に温度、縦軸にメモリゲート電圧をそれぞれ示している。図２４においては、縦軸にメモリ電流、横軸にメモリゲート電圧をそれぞれ示しており、メモリセルのＩ−Ｖ特性の温度依存性を示している。
【００１８】
不揮発性半導体記憶装置では、書き換えを繰り返すとメモリ特性の劣化が起こり、たとえば、消去時間、書き込み時間などが増加する。消去時間、書き込み時間には、実用上の上限があるため、保証できる書き換え回数は、この上限以下となる。
【００１９】
図２５は、書き込み時のメモリセルにおけるしきい値電圧の変化と書き換え回数との関係を示した図である。
【００２０】
図示すように、消去／書き込み時のメモリセルのしきい値電圧の変化が大きい場合（図２１）には、大きな電圧ストレスを前提とするため、しきい値電圧の変化が小さい場合（図２３）よりも劣化が早まることになる。
【００２１】
さらに、書き込みベリファイ判定メモリゲート電圧にある一定の温度依存性（図２３）を設けた場合には、高温（Ｔｂ）でのメモリセルへの過ストレスを回避することはできるが、メモリセルにおけるＩ−Ｖ特性の温度依存性は一定ではなく、たとえば、低温（Ｔｃ）の領域では温度依存性が小さくなり、その温度帯では、逆にメモリセルに過ストレスがかかってしまうことになる。
【００２２】
本発明の目的は、不揮発性メモリセルの書き換え耐性を大幅に向上させることのできる不揮発性半導体記憶装置および半導体集積回路装置を提供することにある。
【００２３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２５】
本発明による不揮発性半導体記憶装置は、複数の不揮発性メモリセルを有するメモリアレイ部と、該不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部とを有し、電圧生成部は、第１の温度範囲では、温度に依存させずに電圧を生成し、第１の温度範囲以外の温度範囲では、温度に依存させて電圧を生成するものである。
【００２６】
また、本発明による不揮発性半導体記憶装置は、前記電圧生成部が、動作制御信号に基づいて、所定の電圧を生成する電圧発生回路と、第１の温度範囲では、温度依存性を持たない電圧が生成されるように動作制御信号を出力し、第１の温度範囲以外の温度範囲では、温度依存性を持つ電圧が生成されるように動作制御信号を出力する温度特性決定回路とよりなるものである。
【００２７】
さらに、本発明による不揮発性半導体記憶装置は、前記温度特性決定回路が、第１の温度範囲の上限よりも高い第２の温度範囲では、第１の温度勾配を有する電圧を生成する動作制御信号を出力し、第１の温度範囲の下限よりも低い第３の温度範囲では、第２の温度勾配を有する電圧を生成する動作制御信号を出力するものである。
【００２８】
また、本発明による不揮発性半導体記憶装置は、前記温度特性決定回路が、第１の温度範囲の上限よりも高い第２の温度範囲において第２の温度勾配を有する電圧を生成する動作制御信号を出力するものである。
【００２９】
さらに、本発明による不揮発性半導体記憶装置は、前記電圧生成部が、書き込みベリファイ判定メモリゲート電圧、消去ベリファイ判定メモリゲート電圧、書き込みメモリ電圧、または消去メモリ電圧のいずれかの電圧を生成するものである。
【００３０】
また、本願のその他の発明の概要を簡単に示す。
【００３１】
本発明は、不揮発性記憶部と、中央処理装置とを有し、該中央処理装置は、所定の処理を実行し、不揮発性記憶部に動作指示を行うことが可能であり、該不揮発性記憶部は、情報を格納する複数の不揮発性メモリセルを有する半導体集積回路装置であって、不揮発性記憶部は、複数の不揮発性メモリセルを有するメモリアレイ部と、該不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部とを備え、電圧生成部は、第１の温度範囲では、温度に依存させずに電圧を生成し、第１の温度範囲以外の温度範囲では、温度に依存させて電圧を生成するものである。
【００３２】
また、本発明は、前記電圧生成部が、動作制御信号に基づいて、所定の電圧を生成する電圧発生回路と、第１の温度範囲では、温度依存性を持たない電圧が生成されるように動作制御信号を出力し、第１の温度範囲以外の温度範囲では、温度依存性を持つ電圧が生成されるように動作制御信号を出力する温度特性決定回路とを備えたものである。
【００３３】
さらに、本発明は、前記温度特性決定回路が、第１の温度範囲の上限よりも高い第２の温度範囲では、第１の温度勾配を有する電圧を生成する動作制御信号を出力し、第１の温度範囲の下限よりも低い第３の温度範囲では、第２の温度勾配を有する電圧を生成する動作制御信号を出力するものである。
【００３４】
また、本発明は、前記温度特性決定回路が、第１の温度範囲の上限よりも高い第２の温度範囲において第２の温度勾配を有する電圧を生成する動作制御信号を出力するものである。
【００３５】
さらに、本発明は、前記電圧生成部が、書き込みベリファイ判定メモリゲート電圧、消去ベリファイ判定メモリゲート電圧、書き込みメモリ電圧、または消去メモリ電圧のいずれかの電圧を生成するものである。
【発明の効果】
【００３６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３７】
（１）過剰な電圧印加によるメモリセルにおける特性劣化を回避することができ、該メモリセルの書き換え耐性を大幅に向上させることができる。
【００３８】
（２）上記（１）により、不揮発性半導体記憶装置、およびそれを用いて構成された半導体集積回路装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００４０】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置に設けられたフラッシュメモリモジュールのブロック図、図３は、図２のフラッシュメモリモジュールに設けられた電源回路の一例を示すブロック図、図４は、図３の電源回路に設けられた温度特性決定回路の回路構成例を示す説明図、図５は、図４の温度特性決定回路に設けられた温度特性付加回路の一例を示す回路図、図６は、図４の温度特性決定回路によって設定されるベリファイ時におけるメモリ電圧の温度特性の一例を示す説明図、図７は、図２のフラッシュメモリモジュールに設けられたメモリセルにおける消去状態、および書き込み状態のメモリ電流特性の説明図、図８は、図２のフラッシュメモリモジュールにおける消去動作を示すフローチャート、図９は、図２のフラッシュメモリモジュールにおける書き込み動作を示すフローチャート、図１０は、図２のフラッシュメモリモジュールの書き込み時における温度とメモリセルのしきい値電圧との関係を示す説明図である。
【００４１】
本実施の形態１において、半導体集積回路装置１は、たとえば、シングルチップマイクロコンピュータからなる。半導体集積回路装置１は、図１に示すように、周辺回路２、バスコントローラ３、ＣＰＵ（中央処理装置）４、ＲＡＭ５、Ｉ／Ｏ６、フラッシュメモリコントローラ７、および不揮発性半導体記憶装置に例示されるフラッシュメモリモジュール（不揮発性記憶部）８などから構成されている。
【００４２】
周辺回路２は、Ａ／Ｄ変換器、シリアルコミュニケーションインタフェース 、ウォッチドッグタイマ、ならびにタイマパルスユニットなどの各種機能モジュールによって構成されている。
【００４３】
Ａ／Ｄ変換器は、外部端子から入力されたアナログ信号をデジタル信号に変換する。シリアルコミュニケーションインタフェースは、外部デバイスとのシリアルデータ通信を行うインタフェースである。ウォッチドッグタイマは、半導体集積回路装置１の暴走などの監視を行う。タイマパルスユニットは、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）波形を出力することのできるタイマである。
【００４４】
バスコントローラ３は、半導体集積回路装置１内外のアドレスバスやデータバスの制御を行う。ＣＰＵ４は、半導体集積回路装置１におけるすべての制御を司る。ＲＡＭ５は、随時読み出し／書き込みが可能な揮発性メモリであり、入出力データや演算データなどを一時的に格納する。
【００４５】
Ｉ／Ｏ６は、たとえば、入出力バッファからなり、外部接続されるデバイスとのインタフェースとして設けられる。フラッシュメモリコントローラ７は、フラッシュメモリモジュール８の書き込み／読み出し／消去などの動作制御を行う。フラッシュメモリモジュール８は、フラッシュメモリコントローラ７からの指示に応じてデータの書き込み／読み出しや消去などを行う。
【００４６】
そして、これら周辺回路２、バスコントローラ３、ＣＰＵ４、ＲＡＭ５、Ｉ／Ｏ６、フラッシュメモリコントローラ７、ならびにフラッシュメモリモジュール８は、内部のバスＢを介して相互に接続されている。
【００４７】
図２は、フラッシュメモリモジュール８の構成を示すブロック図である。
【００４８】
フラッシュメモリモジュール８は、電源回路（電圧生成部）９、発振回路１０、制御回路１１、アドレスバッファ１２、行デコーダ／ドライバ回路１３、Ｉ／Ｏ部１４、センスアンプ回路１５、列デコーダ１６、書き込みラッチ制御回路１７、およびメモリマット（メモリアレイ部）１８などから構成されている。
【００４９】
電源回路９は、外部供給される電源電圧ＶＣＣ，ＶＤＤから各種の昇圧電源電圧、および降圧電源電圧などを生成する。発振回路１０は、クロック信号を生成し、電源回路９や制御回路１１などの各々のモジュールに供給する。
【００５０】
制御回路１１は、接続先のフラッシュメモリコントローラ７から出力された制御用信号を一時的に格納し、動作ロジックの制御を行う。アドレスバッファ１２は、外部から入力されたアドレスを一時的に格納する。このアドレスバッファ１２には、行デコーダ／ドライバ回路１３、ならびに列デコーダ１６がそれぞれ接続されている。
【００５１】
行デコーダ／ドライバ回路１３は、アドレスバッファ１２から出力されたカラム（行）アドレスに基づいてデコードを行う。Ｉ／Ｏ部１４には、メモリマット１８から読み出したデータ、プログラムデータなどの各種信号が入出力される。
【００５２】
センスアンプ回路１５は、メモリマット１８のメモリセル（不揮発性メモリセル）Ｓから出力されたデータを増幅して出力する。列デコーダ１６は、該アドレスバッファ１２から出力されたロウ（列）アドレスに基づいてデコードを行う。書き込みラッチ制御回路１７は、書き込みデータのラッチ、およびそのラッチ制御を行う。
【００５３】
メモリマット１８は、記憶の最小単位であるメモリセルＳが規則正しくアレイ状に並べられている。このメモリマット１８に設けられたメモリセルＳは、不揮発性メモリセルからなり、電気的にデータの書き換えが可能であり、データの保存に電源が不要となっている。
【００５４】
図３は、フラッシュメモリモジュール８に設けられた電源回路９の構成例を示すブロック図である。
【００５５】
電源回路９は、図示するように、電圧発生回路９ａ、および温度特性決定回路９ｂから構成されている。
【００５６】
電圧発生回路９ａは、データ書き込みや消去、ベリファイ時などに用いられる様々な電圧を生成する。温度特性決定回路９ｂは、データの書き込み時などの温度に依存するリテンション特性、あるいは温度範囲によって異なる温度依存性を持つメモリセルＳの電流特性を考慮し、任意の温度範囲において、ベリファイ判定メモリゲート電圧に温度特性を持たせるように電圧制御を行う。
【００５７】
図４は、温度特性決定回路９ｂの回路構成例を示す説明図である。
【００５８】
温度特性決定回路９ｂは、比較回路１９〜２１、温度特性付加回路２２，２３、論理和回路２４、論理積回路２５、抵抗部（比較電圧生成部）２６、および基準電源発生回路２７から構成されている。
【００５９】
抵抗部２６は、複数の抵抗が電圧発生回路９ａが生成する昇圧電圧と基準電位（グランド電位）との間に直列接続された構成からなり、任意の分圧電圧を参照電圧ＶＲ１〜ＶＲ３として比較回路１９〜２１の負（−）側入力端子にそれぞれ供給する。
【００６０】
基準電源発生回路２７は基準電圧Ｖｒｅｆを生成する。この基準電源発生回路２７が生成した基準電圧Ｖｒｅｆは、比較回路１９の正（＋）側入力端子、温度特性付加回路２２，２３の入力部にそれぞれ供給されるように接続されている。
【００６１】
温度特性付加回路２２，２３の出力部には、比較回路２０，２１の正（＋）側入力端子がそれぞれ接続されている。比較回路１９の出力端子には、論理和回路２４の一方の入力部が接続されており、比較回路２０の出力端子には、該論理和回路２４の他方の入力部が接続されている。
【００６２】
論理和回路２４の出力部には、論理積回路２５の一方の入力部が接続されており、該論理積回路２５の他方の入力部には、比較回路２１の出力端子が接続されている。そして、論理積回路２５の出力部から出力される信号がｓｔｏｐ信号として電圧発生回路９ａに出力される。
【００６３】
電圧発生回路９ａは、たとえば、チャージポンプからなり、ｓｔｏｐ信号が入力された際には、チャージポンプ動作を停止し、昇圧電圧の生成を停止する。
【００６４】
図５は、温度特性付加回路２２（，２３）の一例を示す回路図である。
【００６５】
温度特性付加回路２２（，２３）は、ＰチャネルＭＯＳのトランジスタＴ１，Ｔ２、ならびにＮチャネルＭＯＳのトランジスタＴ３〜Ｔ５から構成されており、温度に依存した電圧を出力する回路である。
【００６６】
トランジスタＴ１，Ｔ２の一方の接続部には、電源電圧ＶＣＣがそれぞれ接続されており、トランジスタＴ１の他方の接続部には、トランジスタＴ３の一方の接続部、およびトランジスタＴ１，Ｔ２のゲートがそれぞれ接続されている。
【００６７】
また、トランジスタＴ２の他方の接続部には、トランジスタＴ４の一方の接続部、ゲートがそれぞれ接続されている。トランジスタＴ３の他方の接続部には、トランジスタＴ４の他方の接続部、およびトランジスタＴ５の一方の接続部、ゲートがそれぞれ接続されており、該トランジスタＴ５の他方の接続部には、基準電位が接続されている。
【００６８】
トランジスタＴ３のゲートが温度特性付加回路２２（，２３）の入力部となり、基準電源発生回路２７から出力される基準電圧Ｖｒｅｆが入力されるように接続されている。トランジスタＴ４のゲートは、温度特性付加回路２２（，２３）の出力部となり、比較回路２０（，２１）の正（＋）側入力端子に接続されている。
【００６９】
温度特性付加回路２２（，２３）の入力部に、基準電圧Ｖｒｅｆを入力すると、該温度特性付加回路２２（，２３）の出力部からは、温度勾配のある電圧が出力される。
【００７０】
この場合、温度特性付加回路２２，（２３）では、ゲート幅の異なるトランジスタＴ３，Ｔ４をサブスレショールド電流領域で動作させることによって、出力電圧に温度勾配を付加する。
【００７１】
図６は、温度特性決定回路９ｂによって設定されるベリファイ時におけるメモリ電圧の温度特性の一例を示す説明図である。図６においては、横軸に、書き込みベリファイ判定メモリゲート電圧を示し、横軸に半導体集積回路装置における温度範囲を示している。
【００７２】
この場合、図示するように、通常温度範囲（第１の温度範囲）Ａでは、書き込みベリファイ判定メモリゲート電圧に温度勾配を持たせず、通常温度範囲Ａの下限温度よりも低い温度範囲Ｃ、および通常温度範囲Ａの上限温度よりも高い温度範囲Ｂでは、書き込みベリファイ判定メモリゲート電圧にそれぞれ温度勾配を持たせるように制御を行う。
【００７３】
ここで、通常温度範囲Ａは、半導体集積回路装置１の全保証温度範囲の一部の温度範囲であり、たとえば、外気温度として約０℃〜３５℃程度の温度範囲において半導体集積回路装置が動作している状態での半導体集積回路装置の表面温度である。この温度範囲は、半導体集積回路装置１が最も動作していることが多い温度範囲であり、半導体集積回路装置１が設置されている環境に応じて異なってよい。
【００７４】
また、メモリセルＳにおける消去状態、および書き込み状態のメモリ電流特性について、図７の説明図を用いて説明する。
【００７５】
メモリセルＳのしきい値電圧が低い状態を消去状態、該しきい値電圧が高い状態を書き込み状態とする。この場合、消去電圧を印加することによって書き込み状態から消去状態に、書き込み電圧を印加することによって消去状態から書き込み状態にメモリセルＳのしきい値電圧を移動させることができる。
【００７６】
これら２つの状態は、メモリセルＳのメモリゲートに読み出し電圧を印加し、メモリ電流の大小を検知することによって判定することができる。以上、２つの状態に論理値’１’と’０’とをそれぞれ対応させることによってメモリとして機能させることができる。
【００７７】
読み出し電圧と消去状態とのメモリセルＳにおけるしきい値電圧差が大きいほど、読み出し時のメモリ電流が大きくなる。消去の際には、読み出し時に十分なメモリ電流が確保できるように、判定レベルを設けてしきい値電圧が必ずそのレベル以下になるように判定しながら消去電圧を印加する。
【００７８】
この判定動作を消去ベリファイと呼び、判定レベルはメモリゲートに印加する電圧とそのとき流れるメモリ電流値で定義できる。一方、読み出し電圧と書き込み状態のしきい値電圧差が大きいほど、読み出し時のメモリ電流が小さくなり、消去状態との差が明確になる。
【００７９】
書き込みの際には、基準レベルを設けてしきい値電圧が必ずそのレベル以上になるように判定しながら書き込み電圧を印加する。この判定動作を書き込みベリファイと呼ぶ。判定レベルは消去ベリファイと同様に、メモリゲートに印加する電圧とそのとき流れるメモリ電流値で定義できる。
【００８０】
次に、本実施の形態によるフラッシュメモリモジュール８の作用について説明する。
【００８１】
始めに、フラッシュメモリモジュール８における消去動作について、図８のフローチャートを用いて説明する。
【００８２】
まず、消去アドレスが指定されると（ステップＳ１０１）、消去対象のメモリセルＳに電源回路９が生成した消去電圧が印加される（ステップＳ１０２）。続いて、消去ベリファイを行い、メモリセルＳのしきい値電圧が判定レベル以下になっていれば消去終了となり、該しきい値電圧が判定レベル以下でなければ再度消去電圧を印加して消去ベリファイを行う（ステップＳ１０３）。
【００８３】
次に、フラッシュメモリモジュール８における書き込み動作について、図９のフローチャートを用いて説明する。
【００８４】
まず、書き込みアドレスが指定され（ステップＳ２０１）、書き込みデータが転送される（ステップＳ２０２）。その後、書き込み対象のメモリセルＳに、電源回路９が生成した書き込み電圧が印加される（ステップＳ２０３）。
【００８５】
続いて、書き込みベリファイを行い、メモリセルＳのしきい値電圧が判定レベル以上になっていれば書き込みが終了となり、判定レベル以下であれば再度書き込み電圧を印加して書き込みベリファイを行う（ステップＳ２０４）。
【００８６】
次に、書き込みベリファイにおける電源回路９の動作について説明する。
【００８７】
電源回路９は、書き込みベリファイにおいて、前述したように温度勾配を持たない通常温度範囲Ａと、温度勾配をもつ温度範囲（第２の温度範囲）Ｂ、および温度範囲（第３の温度範囲）Ｃからなる書き込みベリファイ判定メモリゲート電圧を発生させる。
【００８８】
比較回路１９は、基準電圧Ｖｒｅｆと参照電圧（第１の比較参照電圧）ＶＲ１とを比較し、書き込みベリファイ判定メモリゲート電圧が勾配ａ（図６）以上の電圧（Ｖａ以上）の場合に、’１’を出力し、それよりも低い電圧では’０’を出力する。
【００８９】
比較回路２０は、参照電圧（第２の比較参照電圧）ＶＲ２と温度特性付加回路２２によって付加された温度勾配のある基準電圧Ｖｒｅｆ２とを比較し、書き込みベリファイ判定メモリゲート電圧が勾配（第１の温度勾配）ｂ（図６）以上の電圧であれば’１’を出力し、勾配ｂよりも低い電圧であれば、’０’を出力する。
【００９０】
また、比較回路２１は、参照電圧（第３の比較参照電圧）ＶＲ３と温度特性付加回路２３によって付加された温度勾配のある基準電圧Ｖｒｅｆ３とを比較し、書き込みベリファイ判定メモリゲート電圧が勾配（第２の温度勾配）ｃ（図６）以上の電圧であれば’１’を出力し、勾配ｃよりも低い電圧であれば、’０’を出力する。
【００９１】
そして、比較回路１９〜２１から出力された信号は、論理和回路２４、および論理積回路２５にそれぞれ入力され、温度範囲Ａ〜Ｃのそれぞれにおいて、図６の勾配ａ〜ｃの実線以上の電圧なら、’１’のｓｔｏｐ信号が出力されることになり、電圧発生回路９ａのチャージポンプ回路を停止させる。
【００９２】
また、温度範囲Ａ〜Ｃのそれぞれにおいて、図６の勾配ａ〜ｃの実線よりも低い電圧の場合には、ｓｔｏｐ信号が’０’となり、電圧発生回路９ａのチャージポンプ回路が動作する。これによって、書き込みベリファイ判定メモリゲート電圧が制御される。
【００９３】
ここで、基準電圧Ｖｒｅｆを生成する基準電源発生回路２７（図４）は、温度依存性を持たない基準電圧Ｖｒｅｆを発生するものとする。よって、比較回路１９の判定は温度依存性を持たない。
【００９４】
また、比較回路１９に入力される基準電圧Ｖｒｅｆ、および温度特性付加回路２２，２３の温度勾配を調整することによって、通常温度範囲Ａの温度領域Ｔａ１〜Ｔａ２、温度範囲Ｂ、Ｃの勾配を任意に設定することができる。温度特性付加回路２２，２３に入力される基準電圧Ｖｒｅｆは、温度特性付加回路毎に個別に電圧値を設定してもよい。
【００９５】
図１０は、書き込み時における温度とメモリセルＳのしきい値電圧との関係を示す説明図である。
【００９６】
図に示すように、書き込み温度に応じてリテンション特性が劣化する場合、メモリ電流の温度特性にさらに上乗せして書き込みベリファイ判定メモリゲート電圧を設定しなくてはならない。
【００９７】
たとえば、メモリ電流特性に合わせた書き込みベリファイ判定メモリゲート電圧を勾配ｃ（図６）とすると、リテンション特性の劣化分を上乗せした書き込みベリファイ判定メモリゲート電圧は実線（図６）となる。ところが、書き込みベリファイ判定メモリゲート電圧に一定の温度勾配を設けた場合には、勾配ｂ（図６）のように設定しなくてはならず、低温の書き込み時に過ストレスとなってしまう。
【００９８】
しかし、本実施の形態に示したように、それぞれの温度範囲Ａ〜Ｃ毎に、温度勾配を持たせた場合には、リテンション特性が小さい低温領域を書き込みベリファイ判定メモリゲート電圧にあわせこむことによって、最低限のストレスで書き込みを可能とすることができる。
【００９９】
書き込みベリファイ判定メモリゲート電圧として、温度依存性が極めて小さいところ（Ｔａ１〜Ｔａ２）を温度勾配なしに置き換えることによって、温度特性付加回路２２，２３の温度勾配ばらつきを回避して発生電圧を制御することができる。
【０１００】
それにより、本実施の形態によれば、書き込みベリファイ判定メモリゲート電圧の温度勾配をメモリセルＳの温度特性に合わせることにより、書き込み、消去でメモリセルＳのしきい値電圧の移動をより低減することができ、過剰な電圧印加によるメモリ特性劣化を回避することができ、フラッシュメモリモジュール８における書き換え回数を大幅に向上させることができる。
【０１０１】
また、本実施の形態１においては、書き込みベリファイ時について記載したが、たとえば、図１１に示すように、温度勾配を持たない通常温度範囲Ａと、温度勾配を持つ通常温度範囲Ａの下限の温度よりも低い温度範囲Ｃ、および通常温度範囲Ａの上限の温度よりも高い温度範囲Ｂとにおいて、消去ベリファイ判定メモリゲート電圧をそれぞれ発生させ、消去ベリファイを行うようにしてもよい。
【０１０２】
この場合、通常温度範囲Ａでは、消去ベリファイ判定メモリゲート電圧が勾配ａ（電圧Ｖａ）以上の電圧であり、温度範囲Ｃでは勾配ｃ以上の電圧、温度範囲Ｂでは勾配ｂ以上の電圧となる。
【０１０３】
図１２は、消去後のメモリセルＳにおける電流特性の温度依存性の一例を示した図である。
【０１０４】
図示するように、通常温度範囲Ａで温度依存性が逆転している場合、消去ベリファイ判定メモリゲート電圧に一定の勾配を設けた際には、勾配ｋ（図１１）に示すように設定しなくてはならず、最低温Ｔｃと最高温Ｔｂの２点以外での温度で消去する時に過ストレスになる。
【０１０５】
しかし、図１１に示す方式では、温度依存性の逆転が存在するメモリセルＳの電流特性を消去ベリファイ判定メモリゲート電圧にあわせることによって、最低限のストレスで消去が可能となる。
【０１０６】
（実施の形態２）
図１３は、本発明の実施の形態２による半導体集積回路装置に設けられた温度特性決定回路の構成を示す回路図、図１４は、図１３の温度特性決定回路によって設定されるベリファイ時におけるメモリ電圧の温度特性の一例を示す説明図、図１５は、本発明の実施の形態２によるフラッシュメモリモジュールに設けられたメモリセルの書き込み後におけるメモリ電流特性の温度依存性の一例を示す説明図である。
【０１０７】
本実施の形態２において、半導体集積回路装置１は、前記実施の形態１（図１）と同様に、周辺回路２、バスコントローラ３、ＣＰＵ４、ＲＡＭ５、Ｉ／Ｏ６、フラッシュメモリコントローラ７、および不揮発性半導体記憶装置に例示されるフラッシュメモリモジュール８などから構成されている。
【０１０８】
また、フラッシュメモリモジュール８の構成においても、前記実施の形態１（図２）と同様に、電源回路９、発振回路１０、制御回路１１、アドレスバッファ１２、行デコーダ／ドライバ回路１３、Ｉ／Ｏ部１４、センスアンプ回路１５、列デコーダ１６、書き込みラッチ制御回路１７、およびメモリマット１８などから構成されており、異なる点は、電源回路９に設けられた温度特性決定回路９ｂ1 の構成である。
【０１０９】
温度特性決定回路９ｂ1 は、図１３に示すように、比較回路２８，２９、温度特性付加回路３０、論理和回路３１、抵抗部（比較電圧生成部）３２、ならびに基準電源発生回路３３から構成されている。
【０１１０】
抵抗部３２は、複数の抵抗が電圧発生回路９ａが生成する昇圧電圧と基準電位（グランド電位）との間に直列接続された構成からなり、任意の分圧電圧を参照電圧ＶＲ４，ＶＲ５として比較回路２８，２９の負（−）側入力端子にそれぞれ供給する。
【０１１１】
基準電源発生回路２７は基準電圧Ｖｒｅｆを生成する。この基準電源発生回路２７が生成した基準電圧Ｖｒｅｆは、比較回路２８の正（＋）側入力端子、温度特性付加回路３０の入力部にそれぞれ供給されるように接続されている。ここで、温度特性付加回路３０は、前記実施の形態１の図５と同様の構成であるので説明は省略する。
【０１１２】
温度特性付加回路３０の出力部には、比較回路２９の正（＋）側入力端子が接続されている。比較回路２８の出力端子には、論理和回路３１の一方の入力部が接続されており、比較回路２９の出力端子には、該論理和回路３１の他方の入力部が接続されている。
【０１１３】
そして、論理和回路３１の出力部から出力される信号がｓｔｏｐ信号として電圧発生回路９ａに出力される。電圧発生回路９ａは、たとえば、チャージポンプからなり、ｓｔｏｐ信号が入力された際には、チャージポンプ動作を停止し、昇圧電圧の生成を停止する。
【０１１４】
この場合、温度特性決定回路９ｂ1 は、図１４に示すように、温度勾配を持たない温度範囲Ａと温度勾配を持つ温度範囲Ｂからなる書き込みベリファイ判定メモリゲート電圧を発生させて書き込みベリファイを行う。
【０１１５】
温度特性決定回路９ｂ1 において、比較回路２８は、参照電圧（第４の比較参照電圧）ＶＲ４と基準電圧Ｖｒｅｆとを比較し、書き込みベリファイ判定メモリゲート電圧が電圧Ｖａ（勾配ａ）以上の場合に’１’を出力し、電圧Ｖａよりも低い電圧レベルの場合には’０’を出力する。
【０１１６】
また、比較回路２９においては、参照電圧（第５の比較参照電圧）ＶＲ５と温度特性付加回路３０によって付加された温度勾配のある基準電圧Ｖｒｅｆ５とを比較し、書き込みベリファイ判定メモリゲート電圧が勾配ｂ以上の電圧レベルの場合に’１’を出力し、勾配ｂよりも低い電圧レベルの際には’０’を出力する。
【０１１７】
そして、これら比較回路２８，２９からそれぞれ出力された信号の論理和を論理和回路３１によってとることによって、図１４に示す勾配ａ，ｂの実線以上の電圧なら、’１’のｓｔｏｐ信号が出力されることになり、電圧発生回路９ａのチャージポンプ回路が停止となり、勾配ａ，ｂの実線よりも低い電圧なら、’０’のｓｔｏｐ信号が出力されて該チャージポンプ回路が動作する。この動作によって、書き込みベリファイ判定メモリゲート電圧が制御されることになる。
【０１１８】
このように、比較回路２８の判定電圧レベル、温度特性付加回路３０の温度勾配を調整することによって、温度範囲Ａの温度領域Ｔａ１〜Ｔａ２、ならびに温度範囲Ｂの勾配を任意に設定することができる。
【０１１９】
図１５は、書き込み後におけるメモリ電流特性の温度依存性を示す説明図である。
【０１２０】
図１５に示すように、温度範囲Ａ内のある温度領域Ｔａ１〜Ｔａ２でほとんど温度依存性がなく、温度依存性の大小が存在するメモリ電流特性を、ベリファイ判定メモリゲート電圧にあわせこむことによって、最低限のストレスで書き込みが可能となる。
【０１２１】
それにより、本実施の形態２では、温度勾配が小さい領域について温度勾配を持たせないことで、温度特性付加回路３０のばらつきなどによる電圧制御ばらつき分を抑えることができる。
【０１２２】
また、本実施の形態２においても、たとえば、図１６に示すように、温度勾配を持たない温度範囲Ａと、温度範囲Ａの上限温度よりも低い温度範囲Ｃとにおいて、消去ベリファイ判定メモリゲート電圧をそれぞれ発生させ、消去ベリファイを行うようにしてもよい。
【０１２３】
図１７は、消去後のメモリセルＳにおける電流特性の温度依存性の一例を示した図である。
【０１２４】
図示するように、保証温度範囲内である温度範囲Ａのある温度領域Ｔａ１〜Ｔａ２においてほとんど温度依存性がない場合、消去ベリファイ判定メモリゲート電圧に一定の勾配を設けた際には勾配ｋ（図１６）のように設定となり、最低温と最高温の２点以外での温度で消去する時に過ストレスになる。
【０１２５】
しかし、図１６のように温度勾配を設けることにより、温度依存性の大小が存在するメモリ電流特性を、ベリファイ判定メモリゲート電圧にあわせることが可能となり、最低限のストレスで消去を行うことができる。
【０１２６】
さらに、温度特性決定回路９ｂ2 は、図１８に示すように、書き換え回数に応じて、書き込みベリファイ判定メモリゲート電圧の判定レベルを可変させるようにしてもよい。
【０１２７】
この場合、温度特性決定回路９ｂ2 は、比較回路３４，３４ａ，３５，３５ａ、温度特性付加回路３６，３６ａ、論理和回路３７、抵抗部３８、基準電源発生回路３９、カウンタ４０、論理回路４１、およびセレクタ４２，４３から構成されている。
【０１２８】
カウンタ４０は、書き換え回数をカウントする。このカウンタ４０は、論理回路４１に接続されており、該論理回路４１は、カウンタ４０のカウント数に応じて選択信号を出力する。
【０１２９】
論理回路４１には、セレクタ４２，４３がそれぞれ接続されている。セレクタ４２には、比較回路３４，３４ａの出力部がそれぞれ接続されており、セレクタ４３には、比較回路３５，３５ａの出力部がそれぞれ接続されている。
【０１３０】
セレクタ４２は、論理回路４１から出力される選択信号に基づいて、比較回路３４，３４ａのいずれか一方の信号を選択して出力する。セレクタ４３は、論理回路４１から出力される選択信号に基づいて、比較回路３５，３５ａのいずれか一方の信号を選択して出力する。
【０１３１】
抵抗部３８は、複数の抵抗が電圧発生回路９ａが生成する昇圧電圧と基準電位（グランド電位）との間に直列接続された構成からなり、任意の分圧電圧を参照電圧ＶＲ６〜ＶＲ９として比較回路３４，３４ａ，３５，３５ａの負（−）側入力端子にそれぞれ供給する。
【０１３２】
基準電源発生回路３９は基準電圧Ｖｒｅｆを生成する。この基準電圧Ｖｒｅｆは、比較回路３４，３４ａの正（＋）側入力端子、ならびに温度特性付加回路３６，３６ａの入力部にそれぞれ供給されるように接続されている。ここで、温度特性付加回路３６，３６ａは、前記実施の形態１の図５と同様の構成であるので説明は省略する。
【０１３３】
温度特性付加回路３６の出力部には、比較回路３５の正（＋）側入力端子が接続されており、温度特性付加回路３６ａの出力部には、比較回路３５ａの正（＋）側入力端子が接続されている。
【０１３４】
比較回路３４，３４ａの出力端子には、セレクタ４２の入力部が接続されており、比較回路３５，３５ａの出力端子には、セレクタ４３の入力部が接続されている。セレクタ４２の出力部には、論理和回路３７の一方の入力部が接続されており、セレクタ４３の出力部には、該論理和回路３７の他方の入力部が接続されている。
【０１３５】
そして、論理和回路３７の出力部から出力される信号がｓｔｏｐ信号として電圧発生回路９ａに出力される。電圧発生回路９ａは、たとえば、チャージポンプからなり、ｓｔｏｐ信号が入力された際には、チャージポンプ動作を停止し、昇圧電圧の生成を停止する。
【０１３６】
この場合、異なる参照電圧ＶＲ６〜ＶＲ９を比較回路３４，３４ａ，３５，３５ａの負（−）側入力端に入力することによって、温度勾配を持たない温度範囲Ａの判定レベル、および温度勾配を持つ温度範囲Ｂの勾配を備え、書き換え回数に応じて選択する。
【０１３７】
それにより、書き換えを繰り返すことによってメモリ電流の温度特性が変化しても、その変化に応じてベリファイ判定メモリゲート電圧をフレキシブルに可変することができるので、最低限のストレスで書き込みが可能となる。
【０１３８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３９】
たとえば、図１９に示すように、書き込み電圧に温度特性を持たせるようにしてもよい。この場合、図示するように、温度勾配を持たない通常温度範囲Ａと、通常温度範囲Ａの下限よりも低い温度範囲からなる温度勾配を持つ温度範囲Ｃにそれぞれ対応する書き込み電圧を発生させ、書き込みを行う。この書き込み電圧の発生は、前記実施の形態２の図１３に示す回路構成によって実現することができる。
【０１４０】
それにより、書き込み時間の温度依存性を緩和することができる。また、行デコーダ／ドライバ回路１３で必要となる素子（ＭＯＳトランジスタ）の耐圧を小さくすることができるので、半導体集積回路装置１のコストを低減することができる。
【０１４１】
さらに、図２０に示すように、消去電圧に温度勾配を持たせて消去を行うようにしてもよい。図２０は、消去時のメモリ電圧の温度特性の一例を示した図である。この場合には、温度勾配を持たない通常温度範囲Ａと温度勾配を持つ温度範囲Ｂからなる消去負電圧を発生させて消去を行う。この消去電圧の発生も、前記実施の形態２の図１３に示す回路構成によって実現することができる。
【０１４２】
それによっても、消去時間の温度依存性を緩和することができるとともに、行デコーダ／ドライバ回路１３で必要となる素子（ＭＯＳトランジスタ）の耐圧を小さくすることができるので、半導体集積回路装置１のコストを低減することができる。
【産業上の利用可能性】
【０１４３】
本発明は、不揮発性半導体記憶装置における不揮発性メモリセルの書き換え耐性の向上化技術に適している。
【図面の簡単な説明】
【０１４４】
【図１】本発明の実施の形態１による半導体集積回路装置のブロック図である。
【図２】図１の半導体集積回路装置に設けられたフラッシュメモリモジュールのブロック図である。
【図３】図２のフラッシュメモリモジュールに設けられた電源回路の一例を示すブロック図である。
【図４】図３の電源回路に設けられた温度特性決定回路の回路構成例を示す説明図である。
【図５】図４の温度特性決定回路に設けられた温度特性付加回路の一例を示す回路図である。
【図６】図４の温度特性決定回路によって設定されるベリファイ時におけるメモリ電圧の温度特性の一例を示す説明図である。
【図７】図２のフラッシュメモリモジュールに設けられたメモリセルにおける消去状態、および書き込み状態のメモリ電流特性の説明図である。
【図８】図２のフラッシュメモリモジュールにおける消去動作を示すフローチャートである。
【図９】図２のフラッシュメモリモジュールにおける書き込み動作を示すフローチャートである。
【図１０】図２のフラッシュメモリモジュールの書き込み時における温度とメモリセルのしきい値電圧との関係を示す説明図である。
【図１１】本発明の他の実施の形態によるフラッシュメモリモジュールにおける消去ベリファイ時のメモリ電圧の温度特性の一例を示す説明図である。
【図１２】本発明の他の実施の形態によるフラッシュメモリモジュールにおける消去後のメモリセルにおける電流特性の温度依存性の一例を示した図である。
【図１３】本発明の実施の形態２による半導体集積回路装置に設けられた温度特性決定回路の構成を示す回路図である。
【図１４】図１３の温度特性決定回路によって設定されるベリファイ時におけるメモリ電圧の温度特性の一例を示す説明図である。
【図１５】本発明の実施の形態２によるフラッシュメモリモジュールに設けられたメモリセルの書き込み後におけるメモリ電流特性の温度依存性の一例を示す説明図である。
【図１６】本発明の他の実施の形態による消去ベリファイ時のメモリ電圧の温度特性を示す説明図である。
【図１７】本発明の他の実施の形態による消去後のメモリセルにおける電流特性の温度依存性の一例を示した図である。
【図１８】本発明の他の実施の形態による温度特性決定回路の他の回路構成例を示す説明図である。
【図１９】本発明の他の実施の形態による書き込み時のメモリ電圧の温度特性の他の例を示す説明図である。
【図２０】本発明の他の実施の形態による消去時のメモリ電圧の温度特性の他の例を示した説明図である。
【図２１】本発明者が検討した書き込みベリファイ時におけるメモリゲート電圧の温度特性の一例を示した説明図である。
【図２２】図２１における書き込み後のメモリセルのメモリ電流特性を示す説明図である。
【図２３】本発明者が検討した書き込みベリファイ時におけるメモリゲート電圧の温度特性の他の例を示した説明図である。
【図２４】図２３における書き込み後のメモリセルのメモリ電流特性を示す図である。
【図２５】図２１、および図２３における書き込み時のメモリしきい値電圧変化と書き換え回数の関係を示した説明図である。
【符号の説明】
【０１４５】
１  半導体集積回路装置
２  周辺回路
３  バスコントローラ
４  ＣＰＵ（中央処理装置）
５  ＲＡＭ
６  Ｉ／Ｏ
７  フラッシュメモリコントローラ
８  フラッシュメモリモジュール（不揮発性記憶部）
９  電源回路（電圧生成部）
９ａ  電圧発生回路
９ｂ  温度特性決定回路
９ｂ1   温度特性決定回路
１０  発振回路
１１  制御回路
１２  アドレスバッファ
１３  行デコーダ／ドライバ回路
１４  Ｉ／Ｏ部
１５  センスアンプ回路
１６  列デコーダ
１７  書き込みラッチ制御回路
１８  メモリマット
１９〜２１  比較回路
２２，２３  温度特性付加回路
２４  論理和回路
２５  論理積回路
２６  抵抗部（比較電圧生成部）
２７  基準電源発生回路
２８，２９  比較回路
３０  温度特性付加回路
３１  論理和回路
３２  抵抗部（比較電圧生成部）
３３  基準電源発生回路
３４，３４ａ  比較回路
３５，３５ａ  比較回路
３６，３６ａ  温度特性付加回路
３７  論理和回路
３８  抵抗部
３９  基準電源発生回路
４０  カウンタ
４１  論理回路
４２，４３  セレクタ
Ｂ  バス
Ｓ  メモリセル（不揮発性メモリセル）
ＶＲ１  参照電圧（第１の比較参照電圧）
ＶＲ２  参照電圧（第２の比較参照電圧）
ＶＲ３  参照電圧（第３の比較参照電圧）
ＶＲ４  参照電圧（第４の比較参照電圧）
ＶＲ５  参照電圧（第５の比較参照電圧）
Ｖｒｅｆ  基準電圧
Ｖｒｅｆ２，Ｖｒｅｆ３，Ｖｒｅｆ５  基準電圧
Ｔ１〜Ｔ５  トランジスタ
【図１】
2006065945.tif 000003
【図２】
2006065945.tif 000004
【図３】
2006065945.tif 000005
【図４】
2006065945.tif 000006
【図５】
2006065945.tif 000007
【図６】
2006065945.tif 000008
【図７】
2006065945.tif 000009
【図８】
2006065945.tif 000010
【図９】
2006065945.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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