(57)【要約】      （修正有）【課題】データの保持能力の劣化を抑制し、充分に微細化可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１の絶縁膜ＢＯＸ上に半導体膜ＳＯＩを含む半導体基板１０と、半導体膜ＳＯＩに形成されたボディ領域ＦＢに電荷を充放電することによってデータを格納し、その両側にソース層Ｓとドレイン層Ｄを含むメモリセルＭＣと、ボディ領域ＦＢ上の第２の絶縁膜ＧＩと、その上の第１のワード線ＷＬと、ドレイン層Ｄに接続され、メモリセルＭＣがデータ保持状態であるときに基準電位となるビット線ＢＬと、ソース層Ｓに接続され、基準電位となるソース線ＳＬと、第１の絶縁膜ＢＯＸ内に埋め込まれ、メモリセルＭＣのボディ領域ＦＢの下の第２のワード線ＢＷＬとを備える。データ保持状態であるときの第２のワード線ＢＷＬの電位ＶＢＷＬＨは、データの読出し／書込みを行うときの第２のワード線ＢＷＬの電位ＶＢＷＬＬよりも基準電位に近い。【選択図】  図３
2006108309.tif 000002
【特許請求の範囲】
【請求項１】
第１の絶縁膜上に半導体膜を含む半導体基板と、
前記半導体膜に形成されたボディ領域に電荷を充放電することによってデータを格納し、前記ボディ領域の両側にソース層およびドレイン層を含むメモリセルと、
複数の前記メモリセルがマトリックス状に配列されたメモリセルアレイと、
前記メモリセルの前記ボディ領域上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられた第１のワード線と、
前記メモリセルのドレイン層に接続され、前記メモリセルがデータ保持状態であるときに基準電位となるビット線と、
前記メモリセルのソース層に接続され、基準電位にあるソース線と、
前記第１の絶縁膜内に埋め込まれ、前記メモリセルの前記ボディ領域の下に設けられた第２のワード線とを備え、
前記メモリセルがデータ保持状態であるときの前記第２のワード線の電位ＶＢＷＬＨは、データの読出し／書込み動作を実行するときの前記第２のワード線の電位ＶＢＷＬＬよりも前記基準電位に近いことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルは前記ボディ領域にホールを蓄積または放出することによってデータを格納し、
前記データ保持状態は、前記第１のワード線の電位が前記基準電位よりも低い電位に低下した状態であり、
前記読出し／書込み動作状態は、前記第１のワード線の電位が前記基準電位よりも高い電位に上昇した状態であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルは前記ボディ領域にホールを蓄積または放出することによってデータを格納し、
前記メモリセルが前記データ保持状態から前記読出し／書込み動作状態へ遷移する際には、前記第２のワード線の電位がＶＢＷＬＨからＶＢＷＬＬへ変化した後に前記第１のワード線の電位が前記基準電位よりも高い電位へ上昇し、
前記メモリセルが前記読出し／書込み動作状態から前記データ保持状態へ遷移する際には、前記第１のワード線の電位が前記基準電位よりも低い電位へ低下した後に前記第２のワード線の電位がＶＢＷＬＬからＶＢＷＬＨへ変化することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
第１の絶縁膜上に半導体膜を含む半導体基板と、
前記半導体膜に形成されたボディ領域に電荷を充放電することによってデータを格納し、前記ボディ領域の両側にソース層およびドレイン層を含むメモリセルと、
複数の前記メモリセルがマトリックス状に配列されたメモリセルアレイと、
前記メモリセルの前記ボディ領域上に設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられたワード線と、
前記メモリセルのドレイン層に接続され、前記メモリセルがデータ保持状態であるときに基準電位となるビット線と、
前記メモリセルのソース層に接続され、基準電位となるソース線と、
前記第１の絶縁膜内に埋め込まれ、複数の前記ワード線および複数の前記ビット線にわたり前記ボディ領域の下に設けられたバックゲート電極とを備え、
前記メモリセルアレイ内の前記メモリセルが全てデータ保持状態であるときの前記バックゲート電極の電位ＶＢＷＬＨは、前記メモリセルアレイ内の前記メモリセルの１つがデータの読出し／書込み動作を実行しているときの前記バックゲート電極の電位ＶＢＷＬＬよりも前記基準電位に近いことを特徴とする半導体記憶装置。
【請求項５】
ＳＯＩ層に形成されたボディ領域と、該ボディ領域上に形成された第１の絶縁膜上に設けられたフロントゲート電極と、該ボディ領域の下にある第２の絶縁膜内に埋め込まれたバックゲート電極と、前記ボディ領域の両側に設けられたソース・ドレイン層とを備えたＦＢＣメモリセルの駆動方法であって、
前記ＦＢＣメモリセルがデータの読出し／書込み動作状態であるときには、前記バックゲート電極の電位をＶＢＷＬＬにし、
前記ＦＢＣメモリセルがデータ保持状態であるときには、前記バックゲート電極の電位をＶＢＷＬＬよりも前記ソース・ドレイン層の電位に近い電位ＶＢＷＬＨにすることを特徴とするＦＢＣメモリセルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびＦＢＣメモリセルの駆動方法に関する。
【背景技術】
【０００２】
ＤＲＡＭに代わるメモリセルとしてＦＢＣ(Floating Body Cell)メモリが開発されている。さらに、素子の微細化に伴い、フルディプレション（full-depression）型ＦＢＣ（以下、ＦＤ−ＦＢＣともいう）メモリが開発されている。ＦＤ−ＦＢＣメモリは、ＳＯＩ基板上に形成された浮遊状態のボディ領域と、ボディ領域の両側に形成されたソース・ドレイン層と、ボディ領域上に形成されたゲート絶縁膜上に設けられたフロントゲート電極と、ＢＯＸ（Buried Oxide）層内に埋め込まれたバックゲート電極とを備えている。
【０００３】
ＦＤ−ＦＢＣメモリは、このボディ領域にホールを蓄積または放出することよってデータ“１”または“０”を記憶することができる点で部分ディプレション型ＦＢＣ（以下、ＰＤ−ＦＢＣという）メモリと同じである。しかし、ＰＤ−ＦＢＣメモリではその閾値電圧を決める要因はボディ領域の不純物濃度であるが、ＦＤ−ＦＢＣメモリでは、その閾値電圧を決める要因は、フロントゲート電極およびバックゲート電極がチャンネル表面へ与える電界の影響である。つまり、ＦＤ−ＦＢＣメモリでは、データを保持するためにバックゲート電極を充分な負電位にバイアスする。これによって、ポテンシャルウェルが形成され、ボディ領域に正孔が蓄積される。従って、ＦＤ−ＦＢＣメモリでは、ボディ領域への不純物の導入は不要であり、ボディ領域は真性(intrinsic)半導体でも差し支えない。ＦＤ−ＦＢＣメモリでは、ＳＯＩ層の膜厚を薄くすれば、データ“１”とデータ“０”との閾値電圧差ΔＶｔｈを大きく維持したまま、素子を微細化することが可能である。また、ボディ領域の不純物濃度のばらつきに起因するメモリセルの閾値電圧の変動を小さくすることができる。
【０００４】
しかし、微細化とともにＳＯＩ層の膜厚を薄くすると、バックゲート電極に印加する電位は、ボディ領域にホールが蓄積された状態（データ“１”の状態）を保持するために大きな負電位にする必要がある。このため、バックゲート電極とボディ領域との間の電界強度が高くなる。この電界強度は、ホールが蓄積されていない状態（データ“０”の状態）にあるボディ領域にホールを蓄積するように作用する。その結果、データ“０”の保持能力が劣化するというデータリテンションの問題が生じる。
【特許文献１】米国特許第６，６１７，６５１号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
データの保持能力の劣化を抑制し、充分に微細化可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体記憶装置は、第１の絶縁膜上に半導体膜を含む半導体基板と、前記半導体膜に形成されたボディ領域に電荷を充放電することによってデータを格納し、前記ボディ領域の両側にソース層およびドレイン層を含むメモリセルと、複数の前記メモリセルがマトリックス状に配列されたメモリセルアレイと、前記メモリセルの前記ボディ領域上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた第１のワード線と、前記メモリセルのドレイン層に接続され、前記メモリセルがデータ保持状態であるときに基準電位となるビット線と、前記メモリセルのソース層に接続され、基準電位となるソース線と、前記第１の絶縁膜内に埋め込まれ、前記メモリセルの前記ボディ領域の下に設けられた第２のワード線とを備え、
前記メモリセルがデータ保持状態であるときの前記第２のワード線の電位ＶＢＷＬＨは、データの読出し／書込み動作を実行するときの前記第２のワード線の電位ＶＢＷＬＬよりも前記基準電位に近いことを特徴とする。
【０００７】
本発明に係るさらに他の実施形態に従った半導体記憶装置は、第１の絶縁膜上に半導体膜を含む半導体基板と、前記半導体膜に形成されたボディ領域に電荷を充放電することによってデータを格納し、前記ボディ領域の両側にソース層およびドレイン層を含むメモリセルと、複数の前記メモリセルがマトリックス状に配列されたメモリセルアレイと、前記メモリセルの前記ボディ領域上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられたワード線と、前記メモリセルのドレイン層に接続され、前記メモリセルがデータ保持状態であるときに基準電位となるビット線と、前記メモリセルのソース層に接続され、基準電位となるソース線と、前記第１の絶縁膜内に埋め込まれ、前記メモリセルの前記ボディ領域の下に前記メモリセルアレイごとに設けられたバックゲートプレーンとを備え、
前記メモリセルアレイ内の前記メモリセルが全てデータ保持状態であるときの前記バックゲートプレーンの電位ＶＢＷＬＨは、前記メモリセルアレイ内の前記メモリセルの１つがデータの読出し／書込み動作を実行しているときの前記バックゲートプレーンの電位ＶＢＷＬＬよりも前記基準電位に近いことを特徴とする。
【０００８】
本発明に係る実施形態に従ったＦＢＣメモリセルの駆動方法は、ＳＯＩ層に形成されたボディ領域と、該ボディ領域上に形成された第１の絶縁膜上に設けられたフロントゲート電極と、該ボディ領域の下にある第２の絶縁膜内に埋め込まれたバックゲート電極と、前記ボディ領域の両側に設けられたソース・ドレイン層とを備えたＦＢＣメモリセルの駆動方法であって、
前記ＦＢＣメモリセルがデータの読出し／書込み動作状態であるときには、前記バックゲート電極の電位をＶＢＷＬＬにし、前記ＦＢＣメモリセルがデータ保持状態であるときには、前記バックゲート電極の電位をＶＢＷＬＬよりも前記ソース・ドレイン層の電位に近い電位ＶＢＷＬＨにすることを特徴とする。
【発明の効果】
【０００９】
本発明に係る半導体記憶装置は、データの保持能力の劣化を抑制しつつ、充分に微細化をすることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
図１は、本発明に係る第１の実施形態に従った半導体記憶装置のメモリ部１００の平面図である。メモリ部１００は、複数のメモリセルＭＣがマトリックス状に配列されたメモリセルアレイＭＣＡを備えている。メモリセルＭＣは、例えば、ＦＢＣメモリセルである。図１では、４つのメモリセルアレイＭＣＡが示されている。メモリセルアレイＭＣＡは、各行に設けられたワード線ＷＬおよびバックワード線ＢＷＬと、各列に設けられたビット線ＢＬとを備えている。また、メモリセルアレイＭＣＡは、それぞれ独立にローデコーダＲＤ(Row Decoder)、ワード線ドライバＷＬＤ（WL Drivers）およびバックワード線ドライバＢＷＬＤ（BWL Drivers)を備えている。尚、センスアンプＳＡから離れる方向を列方向とし、センスアンプＳＡと平行な方向を行方向とする。
【００１２】
さらに、各メモリセルアレイＭＣＡは、或る行に配列されたダミーセルＤＣを備え、ダミーセルＤＣに対応したダミーワード線ＤＷＬおよびバックダミーワード線ＤＢＷＬを備えている。ダミーセルＤＣは、通常のメモリセルＭＣと同一の構造を有する。ダミーセルＤＣは、データ“０”の電位とデータ“１”の電位との中間電位を格納するか、あるいは、交互にデータ“０”と“１”とが書き込まれている。ダミーセルＤＣが中間電位を格納している場合には、読出し時に、ダミーセルＤＣは、この中間電位をセンスアンプＳＡへ伝達する。あるいは、読出し時に、データ“１”のダミーセルＤＣとデータ“０” のダミーセルＤＣとがショートし、それによってデータ“０”の電位とデータ“１”の電位との中間電位をセンスアンプＳＡへ伝達する。メモリセルアレイＭＣＡは、ダミーワード線ＤＷＬおよびバックダミーワード線ＤＢＷＬに対応してダミーワード線ドライバＤＷＬＤおよびダミーバックワード線ドライバＤＢＷＬＤを備えている。
【００１３】
また、メモリセルアレイＭＣＡは、プリチャージ状態(precharge state)の場合に全てのビット線ＢＬを一斉に０ボルトに設定するために用いられるイコライジングセルＥＱＣを各ビット線ＢＬに備えている。さらに、メモリセルアレイＭＣＡは、イコライジングセルＥＱＣに対応してイコライジング線ＥＱＬおよびバックイコライジング線ＢＥＱＬをさらに備えている。セルＥＱＣは、メモリセルＭＣと同じ構成でよい。
【００１４】
センスアンプＳＡ（Sense Amplifiers）は、その左右のメモリセルアレイＭＣＡで共通に用いられる。センスアンプＳＡは、その左右のメモリセルアレイＭＣＡ内のビット線ＢＬに接続されている。センスアンプＳＡは、一方のメモリセルアレイＭＣＡ内のダミーセルＤＣからデータ“０”の電位とデータ“１” の電位との中間電位を基準電位として入力する。また、センスアンプＳＡは、他方のメモリセルアレイＭＣＡ内のメモリセルＭＣからそのメモリセルＭＣに格納されたデータに基づいた電位（データ“０”またはデータ“１” の電位）を入力する。さらに、センスアンプＳＡは、基準電位とメモリセルＭＣの電位とを比較して、このメモリセルＭＣのデータが“０”であるか“１”であるかを検出する。即ち、メモリ部１００は、オープンビット線方式を採用している。
【００１５】
図２は、メモリセルアレイＭＣＡの構成を示した回路図である。図２では、ダミーセルＤＣおよびイコライザセルＥＱＣ、並びに、これらに付随するドライバは省略されている。メモリセルアレイＭＣＡは、マトリックス状に配列されたm×n個のメモリセルと、ｎ本のビット線ＢＬ０〜ＢＬｎ−１と、第１のワード線としてｍ本のワード線ＷＬ０〜ＷＬｍ−１と、第２のワード線としてｍ本のバックワード線ＢＷＬ０〜ＢＷＬｍ−１とを備えている。バックワード線ＢＷＬ０〜ＢＷＬｍ−１は、ワード線ＷＬ０〜ＷＬｍ−１に対して平行に延びている。ビット線ＢＬ０〜ＢＬｎ−１は、ワード線ＷＬ０〜ＷＬｍ−１に対して直交している。
【００１６】
メモリセルＭＣは、ダブルゲート型のトランジスタである。よって、メモリセルＭＣは、ワード線ＷＬ０〜ＷＬｍ−１のいずれかに接続されたフロントゲート電極ＦＧと、バックワード線ＢＷＬ０〜ＢＷＬｍ−１のいずれかに接続されたバックゲート電極ＢＧとを備えている。また、メモリセルＭＣのドレインは、ビット線ＢＬ０〜ＢＬｎ−１のいずれかに接続されている。メモリセルＭＣのソースは基準電位ＧＮＤ（例えば、０ボルト）に共通に接続されている。
【００１７】
図３は、メモリセルＭＣの１つをビット線ＢＬに沿って切断したときの断面図である。半導体基板１０は、半導体材料からなるバルクＢＵＬと、絶縁体からなる第１の絶縁膜ＢＯＸと、半導体材料からなる半導体膜ＳＯＩとを有する。メモリセルＭＣは、ｐ型のボディ領域ＦＢと、ｎ型のソース層Ｓと、ｎ型のドレイン層Ｄと、第２の絶縁膜ＧＩと、フロントゲートＦＧ（第１のワード線ＷＬ）と、バックゲートＢＧ（第２のワード線ＢＷＬ）とを備えている。
【００１８】
半導体材料は、例えば、シリコンである。ボディ領域ＦＢは、半導体膜ＳＯＩに形成されている。ボディ領域ＦＢは、ソース層Ｓ、ドレイン層Ｄ、フロントゲートＦＧおよびバックゲートＢＧから電気的に浮遊している。ボディ領域ＦＢは、不純物濃度の低いｐ型半導体であり、真性半導体であってもよい。
【００１９】
ソース層Ｓおよびドレイン層Ｄは、ボディ領域ＦＢの両側の半導体膜ＳＯＩに設けられている。第２の絶縁膜ＧＩは、ボディ領域ＦＢ上に設けられている。フロントゲートＦＧは、第２の絶縁膜ＧＩ上に設けられている。さらに、第２のワード線ＢＷＬは、第１の絶縁膜ＢＯＸ内に埋め込まれており、ボディ領域ＦＢの下に設けられている。第２のワード線ＢＷＬは、例えば、ドープトポリシリコンから成る。
【００２０】
ドレイン層Ｄは、ビット線ＢＬと電気的に接続されている。ソース層Ｓは、ゲートＦＧ、ＢＧ（ワード線ＷＬ、ＢＷＬ）に対して平行に延びるソース線ＳＬに電気的に接続されている。
【００２１】
図４は、ビット線ＢＬ、ワード線ＷＬおよびバックワード線ＢＷＬのそれぞれの電位の変化を示したグラフである。メモリセルアレイＭＣＡがデータ保持状態であるときには、ビット線ＢＬおよびソース線ＳＬのそれぞれの電位は基準電位ＧＮＤ（０ボルト）であり、ワード線ＷＬの電位はデータ保持電位ＶＷＬＬにある。このとき、バックワード線ＢＷＬの電位は、データ保持電位ＶＢＷＬＨである。
【００２２】
メモリセルアレイＭＣＡが動作状態になるときには、まず、バックワード線ＢＷＬが、電位ＶＢＷＬＨから電位ＶＢＷＬＬへ立ち下がる（時点ｔ０〜ｔ１）。次に、ワード線ＷＬが、データ保持電位ＶＷＬＬから読出し電位ＶＷＬＨＲへ立ち上がる（時点ｔ２）。ワード線ＷＬが電位ＶＷＬＨＲであるときに、データがメモリセルＭＣから読み出される（時点ｔ２〜ｔ２ａ）。データ“１”が読み出された場合、ビット線ＢＬは電位ＶＢＬＨへ立ち上がり、データ“０”が読み出された場合、ビット線ＢＬは電位ＶＢＬＬへ立ち下がる。センスアンプＳＡはビット線ＢＬの電位に基づいてメモリセルＭＣのデータを検出する。
【００２３】
メモリセルＭＣへデータを書き込むときには、ワード線ＷＬは、書込み電位ＶＷＬＨＷへ立ち上がる。データ“１”を書き込む場合、ビット線ＢＬは電位ＶＢＬＨへ立ち上がり、データ“０”を書き込む場合、ビット線ＢＬは電位ＶＢＬＬへ立ち下がる。これにより、メモリセルＭＣへデータが書き込まれる。
【００２４】
このデータの読出し／書込み動作を実行するとき、バックワード線ＢＷＬの電位は、電位ＶＢＷＬＨよりも基準電位（例えば、０ボルト）から遠い電位ＶＢＷＬＬに維持される。本実施形態では、電位ＶＢＷＬＨおよびＶＢＷＬＬはともに負電位であるので、電位ＶＢＷＬＬは、電位ＶＢＷＬＨよりも低い電位である。
【００２５】
その後、ワード線ＷＬに接続されたメモリセルＭＣへのアクセスが完了すると、ワード線ＷＬがデータ保持電位ＶＷＬＬに戻る（時点ｔ３）。その後、バックワード線ＢＷＬは電位ＶＢＷＬＬよりも基準電位に近い電位ＶＢＷＬＨに戻る（時点ｔ４〜ｔ５）。
【００２６】
ＦＤ−ＦＢＣメモリの動作原理について説明する。通常、ｎ型のＦＢＣメモリセルがデータ“１”を保持するためには、ボディ領域のポテンシャルをソースおよびドレイン領域のポテンシャルよりも低く（深く）する必要がある。これにより、インパクトイオン化により発生した正孔がボディ内に蓄積され得るからである。
【００２７】
ＰＤ−ＦＢＣメモリの場合、ボディ領域は比較的不純物濃度の高いp型であるので、ボディ領域のポテンシャルはn型のソース・ドレイン領域のポテンシャルに対して充分深くなる。
【００２８】
一方、ＦＤ−ＦＢＣメモリでは、半導体膜ＳＯＩの膜厚が薄く、および／または、ボディ領域内のｐ型不純物の濃度が低いので、ボディ領域のポテンシャルはソース・ドレイン領域のポテンシャルに対して充分に深くすることができない。よって、ボディ領域ＦＢ内の正孔はボディ領域ＦＢ内に留まることができず、ソース・ドレイン領域へ逃げ出してしまう。
【００２９】
そこで、バックゲートＢＧからボディ領域ＦＢへ絶対値的に大きな負の電圧を与えることにより、ボディ領域ＦＢのポテンシャルをソース・ドレイン領域のポテンシャルよりも低くする。これにより、正孔はボディ領域に滞留することができる。即ち、メモリセルＭＣはデータ“１”を保持することができる。
【００３０】
本実施形態では、データ保持状態においてバックワード線ＢＷＬを電位ＶＢＷＬＬよりも高い（基準電位に近い）電位ＶＢＷＬＨへ立ち上げる。この動作はボディ領域ＦＢの両端のポテンシャルバリヤを低くするので、正孔がソース・ドレイン領域へ放出されてしまうことが懸念される。
【００３１】
しかし、本実施形態では、データ保持状態において電位ＶＷＬＬおよび電位ＶＢＷＬＨはともに基準電位（例えば、０ボルト）よりも低い電位であるので、バックワード線ＢＷＬを電位ＶＢＷＬＨにしたとしても、正孔は、ボディ領域のバックゲートＢＧ（バックワード線ＢＷＬ）側からフロントゲートＦＧ（ワード線ＷＬ）側へ移動するだけである。よって、本実施形態に従ってバックワード線ＢＷＬを駆動しても、正孔はソース・ドレイン領域へ逃げることなく、メモリセルＭＣはデータ“１”を保持し続けることができる。
【００３２】
次に、データ“０”のデータ保持能力について説明する。データ保持状態では、図４に示すように、ソース・ドレイン領域の電位は基準電位である。これに対し、ワード線ＷＬおよびバックワード線ＢＷＬの電位はそれぞれ基準電位よりも低い電位ＶＷＬＬおよびＶＢＷＬＨである。したがって、ソース・ドレイン領域とワード線ＷＬ、ＢＷＬとの間のｐｎ接合が逆バイアスされている状態である。従って、ｐｎ接合でのリーク電流は、ボディ領域に正孔を増加させるように作用する。また、ＧＩＤＬ（Gate Induced Drain Leakage）のリーク電流も同様に、ボディ領域に正孔を増加させるように作用する。このため、正孔を蓄積したデータ“１“の状態は、データ保持状態においてデータ”０“へ変化することはない。一方、正孔を放出したデータ“０“の状態は、データ保持状態においてデータ”１“へ徐々に変化する。即ち、データ保持時間は、ボディ領域内の正孔（少数キャリア（minority carrier））がより少ない状態（データ“０”の状態）の持続時間に依存する。
【００３３】
データ保持状態においてデータ“０”の保持能力を高める（即ち、データ“０”の保持状態をより長く維持する）ためには、ボディ領域ＦＢ内の電界の強さを低く抑えることが効果的である。一般的には、データ“１”およびデータ“０”のそれぞれの閾値電圧を一定に保ちつつＦＤ−ＦＢＣメモリのサイズを縮小（scaling）するためには、半導体膜ＳＯＩの膜厚および第２の絶縁膜ＧＩの膜厚を薄膜化する必要がある。ＧＩＤＬのリーク電流を一定に保つために、フロントゲートＦＧの電位はＦＤ−ＦＢＣメモリのサイズに依らず一定にすることが好ましい。一方、バックゲートＢＧの電位は、ＦＤ−ＦＢＣメモリのサイズを小さくするに従い、低く（基準電位よりも遠く）することが必要である。従って、従来のデータ保持方式では、バックゲートＢＧ（バックワード線ＢＷＬ）とボディ領域ＦＢとの間の電界はＦＤ−ＦＢＣメモリのサイズの縮小に伴い強くなる。これは、データ“０”のデータ保持能力を低下させることを意味する。
【００３４】
しかし、本実施形態は、データ保持状態におけるバックワード線ＢＷＬの電位ＶＢＷＬＨを、動作状態におけるバックワード線ＢＷＬの電位ＶＢＷＬＬよりも基準電位に近くにしている。これによって、バックゲートＢＧとボディ領域ＦＢとの間の電界が緩和されている。その結果、データ“０”のデータ保持能力が向上する。
【００３５】
図５は、本実施形態に従ったＦＤ−ＦＢＣメモリセルの動作を検証したシミュレーション結果を示すグラフである。尚、メモリセルＭＣのフロントゲートＦＧのゲート長Ｌｇは１５０ｎｍ、第２の絶縁膜の膜厚Ｔｏｘは１２ｎｍ、半導体膜ＳＯＩの膜厚ＴＳｉは３６ｎｍ、第1の絶縁膜ＢＯＸの膜厚は２５ｎｍ、ボディ領域ＦＢの不純物濃度ＮＡは１．０＊１０１７ｃｍ−３、ワード線の最低電圧Ｖｗｌｌが−３ボルト、ビット線の最低電圧Ｖｂｌｌが−１ボルト、バックワード線（プレート）の最低電圧Ｖｂｗｌｌが−２ボルト、ならびに、バックワード線の最高電圧Ｖｂｗｌｈが−１ボルトとした。
【００３６】
まず、時間０でメモリセルＭＣにデータ“０”が書き込まれた状態にある。次に、ワード線WLを−３ボルトに低下し、ビット線ＢＬを０ボルトに上昇させる。次に、バックワード線ＢＷＬを−２Ｖから−１Ｖへとビット線ＢＬの基準電位（０Ｖ）へ近づける。これによって、ボディ領域ＦＢ内の電界が緩和されている（時点６ｎｓ）。この６ｎｓの時点は、メモリセルＭＣがデータ“０”の保持状態にある時点である。
【００３７】
次に、バックワード線ＢＷＬを−２Ｖに低下させ、ビット線ＢＬを０．２Ｖに上昇させ、尚且つ、ワード線ＷＬを１．５Ｖに上昇させる（時点１２ｎｓ）。これにより、メモリセルＭＣからデータ“０“の読出しを実行する。その直後、ビット線ＢＬを２．２Ｖまで上昇させる（時点１４ｎｓ）。これによってメモリセルＭＣへデータ“１”を書き込む。
【００３８】
データ“１”の書込みが終了すると、ワード線ＷＬを−３Ｖへ低下させ、ビット線ＢＬを０Ｖへ低下させる（時点２６〜２８ｎｓ）。これにより、メモリセルＭＣは、データ“１”を保持する。ここで、再度、バックワード線ＢＷＬを−２Ｖから−１Ｖへとビット線ＢＬの電位（０Ｖ）へ近づけることによって、ボディ領域ＦＢ内の電界が緩和されている（時点３０ｎｓ）。この３０ｎｓの時点は、メモリセルＭＣがデータ“１”の保持状態にある時点である。
【００３９】
次に、バックワード線ＢＷＬを−２Ｖに低下させ、ビット線ＢＬを０．２Ｖに上昇させ、尚且つ、ワード線ＷＬを１．５Ｖに上昇させる（時点３６ｎｓ）。これにより、メモリセルＭＣからデータ“１“の読出しを実行する。その直後、ビット線ＢＬを−１Ｖまで低下させる（時点３８ｎｓ）。これによってメモリセルＭＣへデータ“０”を書き込む。
【００４０】
データ“０”の書込みが終了すると、ワード線ＷＬを−３Ｖへ、ビット線ＢＬを０Ｖへ戻す（時点５０〜５２ｎｓ）。これにより、メモリセルＭＣは、データ“０”を保持する。ここで、再度、時点６ｎｓのときと同様に、ボディ領域ＦＢ内の電界が緩和されている（時点５４ｎｓ）。最後に、メモリセルＭＣからデータ“０”を読み出している。
【００４１】
図６は、図５に示す一連の動作において、データ“１”とデータ“０”の信号をモニタしたグラフである。横軸は、フロントゲートＦＧ（ＷＬ）に印加した電圧Ｖｇｓであり、縦軸は、ソース−ドレイン間の電流Ｉｄｓである。 ｄ１は３４ｎｓ〜３６ｎｓの時間におけるデータ“１”を読み出したときの電流値を示す。ｄ０は５８ｎｓ〜６０ｎｓの時間におけるデータ“０“を読み出したときの電流値を示す。このグラフに示すようにデータ”１“とデータ”０“の閾値電圧差ΔＶｔｈは約０．４Ｖある。約０．４ＶというΔＶｔｈの数値は、ＦＢＣメモリとして正常に機能していることを示している。
【００４２】
（第１の実施形態の変形例）
図７は、第１の実施形態の変形例におけるビット線ＢＬ、ワード線ＷＬおよびバックワード線ＢＷＬのそれぞれの電位の変化を示したグラフである。本変形例は、時点ｔ２ａまでのデータの読出し動作は図４に示す動作と同様である。データを読み出した後、バックワード線ＢＷＬを電位ＶＢＷＬＨという高レベルに上昇させる。このように、ワード線ＷＬをＶＢＬＨという高電位にし、かつ、バックワード線ＢＷＬを電位ＶＢＷＬＨという高電位にすることによって、ボディ領域ＦＢのポテンシャルを上昇させる。その結果、不揮発性メモリのパージ(purge)動作のように、一旦、このワード線ＷＬに接続されたメモリセルＭＣの正孔が排除され、続いて、センスアンプの情報に基づきデータ“１”を格納していたメモリセルＭＣのみにデータ“１”を書き込む。その後、バックワード線ＢＷＬを電位ＶＢＷＬＬに戻す（時点ｔ２ｂ）。時点ｔ２ｂからの本変形例の動作は、図４に示す時点ｔ２ａ以降の動作と同様である。
【００４３】
本変形例も、第１の実施形態と同様の効果を得ることができる。尚、バックワード線ＢＷＬに沿った総てのメモリセルＭＣ内の正孔を排除する場合、バックワード線ＢＷＬの電位は、必ずしも電位ＶＢＷＬＨである必要は無く、電位ＶＢＷＬＬよりも高い電位であればよい。
【００４４】
（第２の実施形態）
図８は、本発明に係る第２の実施形態に従った半導体記憶装置のメモリ部２００の平面図である。第１の実施形態ではバックワード線ＢＷＬはワード線ＷＬに対応してワード線ＷＬと同数設けられていたが、第２の実施形態では、バックゲート電極として平面状のバックプレーンＢＰが設けられている。バックプレーンＢＰは、複数のワード線および複数のビット線に亘って設けられている。例えば、バックプレーンＢＰは、或るｋ＊ｌ個（ｋ≧２の整数、ｌ≧２の整数）のメモリセルＭＣの下に設けられる。
【００４５】
より詳細には、第２の実施形態では、バックプレーンＢＰは、メモリセルアレイＭＣＡごとに設けられている。これに伴い、メモリセルアレイＭＣＡごとにバックプレーンドライバ(Back-plane Driver)ＢＰＤが設けられている。第２の実施形態のその他の構成要素は、第１の実施形態の構成要素と同じでよい。
【００４６】
図９は、第２の実施形態のメモリセルアレイＭＣＡの構成を示した回路図である。メモリセルアレイＭＣＡ内のメモリセルＭＣのバックゲートＢＧは１つのバックゲートドライバＢＰＤに共通に接続されている。このバックゲートドライバＢＰＤによってメモリセルアレイＭＣＡ内のバックゲートＢＧは、総て等しい電位に駆動される。
【００４７】
図１０は、第２の実施形態のメモリセルＭＣの１つをビット線ＢＬに沿って切断したときの断面図である。バックプレーンＢＰは、第１の絶縁膜ＢＯＸ内に平面状に埋め込まれている。第２の実施形態の他の構成要素は、図３に示す第１の実施形態の他の構成要素と同じでよい。また、第２の実施形態の動作は、図４に示す第１の実施形態の動作と同様でよい。ただし、第２の実施形態のバックプレーンＢＰの動作は、図４に示すバックワード線ＢＷＬの動作に該当する。
【００４８】
第２の実施形態によれば、メモリセルアレイＭＣＡの全体をデータ保持状態にするときに、１つのバックプレーンドライバＢＰＤがバックプレーンＢＰの全体を駆動すれば足りる。よって、ドライバをワード線の数だけ設ける必要がないので、駆動回路が簡略化され、素子サイズを小さくすることができる。また、図５および図６に示すシミュレーション結果は第２の実施形態に適用することができる。よって、第２の実施形態は第１の実施形態と同じ効果を有する。ただし、第２の実施形態は、メモリセルアレイＭＣＡの各行毎にバックゲートの電位を制御することはできない。
【００４９】
第２の実施形態では、バックプレーンＢＰは、メモリセルアレイＭＣＡごとに設けられていた。しかし、バックプレーンＢＰは、１つのメモリセルアレイＭＣＡ内のいくつかのメモリセルＭＣのグループに対して設けられてもよい。
【００５０】
図１１は、第２の実施形態の変形例に従ったメモリセルＭＣの断面図である。この変形例では、第１の絶縁膜ＢＯＸが薄く、その下のバルクＢＵＬに形成された不純物拡散層をバックプレーンＢＰとしている。バックプレーンＢＰは、例えば、ｐ型のバルクＢＵＬの表面にｎ型の不純物をイオン注入することによって形成されたｎ＋型の拡散層である。あるいは、バックプレーンＢＰは、例えば、ｎ型のバルクＢＵＬの表面にｐ型の不純物をイオン注入することによって形成されたｐ＋型の拡散層である。本変形例は、第２の実施形態と同様の効果を有する。
【００５１】
勿論、バックプレーンＢＰは、ｐ型のバルクＢＵＬの表面にｐ型の不純物をイオン注入することによって形成されたｐ＋型の拡散層からなるバックプレーン、あるいは、ｎ型のバルクＢＵＬの表面にｎ型の不純物をイオン注入することにより形成されたｎ＋型の拡散層からなるバックプレーンにすることも可能である。
【００５２】
（第３の実施形態）
図１２は、本発明に係る第３の実施形態に従った半導体記憶装置のメモリ部３００の平面図である。メモリ部３００において、メモリセルアレイＭＣＡは、各列に配列されたメモリセルＭＣに接続されたサブビット線ＳＢＬを備える。このサブビット線ＳＢＬは、センスアンプに直接接続されておらず、メインビット線ＭＢＬを介してセンスアンプＳＡに電気的に接続される。
【００５３】
メインビット線ＭＢＬは、複数のサブビット線ＳＢＬごとに設けられており、ビット線スイッチング回路ＢＬＳを介してその複数のサブビット線ＳＢＬに接続されている。ビット線スイッチング回路ＢＬＳは、複数のサブビット線ＳＢＬのうち１つのサブビット線ＳＢＬを選択してメインビット線ＭＢＬに接続する。第３の実施形態のその他の構成要素は、第２の実施形態の構成要素と同じでよい。
【００５４】
バックプレーンＢＰは、メモリセルアレイＭＣＡごとに設けられてもよく、また、１つのメモリセルアレイＭＣＡ内のいくつかのメモリセルＭＣのグループに対して設けられてもよい。また、図１１に示す変形例を第３の実施形態にも適用することができる。さらに図５および図６に示すシミュレーション結果は第３の実施形態に適用することができる。よって、第３の実施形態の動作は、第２の実施形態と同じ効果を有する。
【図面の簡単な説明】
【００５５】
【図１】本発明に係る第１の実施形態に従った半導体記憶装置のメモリ部１００の平面図。
【図２】メモリセルアレイＭＣＡの構成を示した回路図。
【図３】メモリセルＭＣの１つをビット線ＢＬに沿って切断したときの断面図。
【図４】ビット線ＢＬ、ワード線ＷＬおよびバックワード線ＢＷＬのそれぞれの電位の変化を示したグラフ。
【図５】本実施形態に従ったＦＤ−ＦＢＣメモリセルの動作を検証したシミュレーション結果を示すグラフ。
【図６】図５に示す一連の動作において、データ“１”とデータ“０”の信号をモニタしたグラフ。
【図７】第１の実施形態の変形例におけるビット線ＢＬ、ワード線ＷＬおよびバックワード線ＢＷＬのそれぞれの電位の変化を示したグラフ。
【図８】本発明に係る第２の実施形態に従った半導体記憶装置のメモリ部２００の平面図。
【図９】第２の実施形態のメモリセルアレイＭＣＡの構成を示した回路図。
【図１０】第２の実施形態のメモリセルＭＣの１つをビット線ＢＬに沿って切断したときの断面図。
【図１１】第２の実施形態の変形例に従ったメモリセルＭＣの断面図。
【図１２】本発明に係る第３の実施形態に従った半導体記憶装置のメモリ部３００の平面図。
【符号の説明】
【００５６】
ＢＯＸ…第１の絶縁膜
ＳＯＩ…半導体膜
１０…半導体基板
ＦＢ…ボディ領域
Ｓ…ソース層
Ｄ…ドレイン層
ＭＣ…メモリセル
ＭＣＡ…メモリセルアレイ
ＧＩ…第２の絶縁膜
ＷＬ…第１のワード線
ＢＬ…ビット線
ＳＬ…ソース線
ＢＷＬ…第２のワード線
ＶＢＷＬＨ…データ保持状態での第２のワード線の電位
ＶＢＷＬＬ…データ読出し／書込み動作での第２のワード線の電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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