(57)【要約】      （修正有）【課題】  廉価な通常のＣＭＯＳプロセスで製造でき且つ低消費電力性を有するサインデジット数に対応するＣＭＯＳ論理回路を提供する。【解決手段】  ３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０、ＶＤＤ１、ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）から選択した信号を複数個入力し論理演算して出力する。プリチャージ時は出力端子ＯＵＴを「０」にプリチャージする。プリチャージ後、複数の入力信号によって第１の論理ブロック１０に導通パスが形成され第２の論理ブロック２０に導通パスが形成されないときは出力端子ＯＵＴを「＋１」にし、第１の論理ブロック１０に導通パスが形成されず第２の論理ブロック２０に導通パスが形成さたときは出力端子ＯＵＴを「−１」にし、第１の論理ブロック１０および第２の論理ブロック２０に導通パスが形成されないときは出力端子ＯＵＴをプリチャージの「０」に保持する。【選択図】  図１
2006074342.tif 000002
【特許請求の範囲】
【請求項１】
３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０、ＶＤＤ１、ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）から選択した信号を複数個入力し論理演算して出力するＣＭＯＳ論理回路であって、
前記ＶＤＤ２の電源端子と出力端子との間に接続された、第１のプリチャージ用ＰＭＯＳトランジスタと複数の前記信号を入力して前記出力端子に演算結果を出力する複数のＰＭＯＳトランジスタからなる第１の論理ブロックとからなる直列回路と、
前記ＶＤＤ０の電源端子と前記出力端子との間に接続された、第１のプリチャージ用ＮＭＯＳトランジスタと複数の前記信号を入力して前記出力端子に演算結果を出力する複数のＮＭＯＳトランジスタからなる第２の論理ブロックとからなる直列回路と、
前記ＶＤＤ１の電源端子と前記出力端子との間に並列接続された第２のプリチャージ用ＰＭＯＳトランジスタおよび第２のプリチャージ用ＮＭＯＳトランジスタとを具備し、
前記第１のプリチャージ用ＰＭＯＳトランジスタと前記第１のプリチャージ用ＮＭＯＳトランジスタはプリチャージ時に非導通、非プリチャージ時に導通するよう制御され、
前記第２のプリチャージ用ＰＭＯＳトランジスタおよび前記第２のプリチャージ用ＮＭＯＳトランジスタはプリチャージ時に導通、非プリチャージ時に非導通に制御される、
ことを特徴とするＣＭＯＳ論理回路。
【請求項２】
請求項１に記載のＣＭＯＳ論理回路において、
前記第１の論理ブロックに入力する前記複数の信号として、前記３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０、ＶＤＤ１、ＶＤＤ２のいずれかである信号＊と、該信号＊の反転信号＊Ｂと、前記ＶＤＤ２と前記ＶＤＤ１を電源電圧として動作する第１のＣＭＯＳインバータに前記信号＊を入力させて得る信号ＩＮＶ＊２１と、前記ＶＤＤ２と前記ＶＤＤ１を電源電圧として動作する第２のＣＭＯＳインバータに前記反転信号＊Ｂを入力させて得る信号ＩＮＶ＊Ｂ２１とを用い、
前記第２の論理ブロックに入力する前記複数の信号として、前記信号＊と、前記信号＊の反転信号＊Ｂと、前記ＶＤＤ１と前記ＶＤＤ０とを電源電圧として動作する第３のＣＭＯＳインバータに前記信号＊を入力させて得る信号ＩＮＶ＊１０と、前記ＶＤＤ１と前記ＶＤＤ０とを電源電圧として動作する第４のＣＭＯＳインバータに前記反転信号＊Ｂを入力させて得る信号ＩＮＶ＊Ｂ１０とを用いる、
ことを特徴とするＣＭＯＳ論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０、ＶＤＤ１、ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）から選択した信号を複数個入力し論理演算して出力するＣＭＯＳ論理回路に関するものである。
【背景技術】
【０００２】
多値のサインデジット数を用いたデジタル信号のＣＭＯＳ論理回路の要部回路の従来の構成例として、それぞれ２つ以上のしきい値電圧を有するＮＭＯＳトランジスタやＰＭＯＳトランジスタを用いて構成した例、あるいは電流モード回路の構成例が知られている（例えば、非特許文献１、２参照）。
【非特許文献１】松本  外２名  著、「ＭＯＳトランジスタとキャパシタ・メモリを使った４値論理回路の設計」、電子情報通信学会論文誌、第Ｊ７０−Ｄ巻、第１号、５０−５９頁、１９８７年１月
【非特許文献２】亀山  外２名  著、「Signd-Digit数系に基づく双方向電流モード多値基本演算回路とその評価」、電子情報通信学会論文誌、第Ｊ７１−Ｄ巻、第７号、１１８９−１１９８貢、１９８８年７月
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、それぞれ２つ以上の多値しきい値電圧を有するＮＭＯＳトランジスタやＰＭＯＳトランジスタを用いたＣＭＯＳ論理回路は、通常のＣＭＯＳプロセスでは製造できないため、製品コストが高価となる問題点があった。また、電流モード回路の構成例では、スタティックな動作電流が発生し、ＬＳＩに多数搭載しようとすると消費電力性が阻害される問題点があった。
【０００４】
本発明の目的は、前記問題点を解消し、廉価な通常のＣＭＯＳプロセスで製造でき且つ低消費電力性を有するサインデジット数に対応するＣＭＯＳ論理回路を提供することである。
【課題を解決するための手段】
【０００５】
請求項１にかかる発明のＣＭＯＳ論理回路は、３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０、ＶＤＤ１、ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）から選択した信号を複数個入力し論理演算して出力するＣＭＯＳ論理回路であって、前記ＶＤＤ２の電源端子と出力端子との間に接続された、第１のプリチャージ用ＰＭＯＳトランジスタ（ＭＰＳＷ２）と複数の前記信号を入力して前記出力端子に演算結果を出力する複数のＰＭＯＳトランジスタからなる第１の論理ブロック（１０）とからなる直列回路と、前記ＶＤＤ０の電源端子と前記出力端子との間に接続された、第１のプリチャージ用ＮＭＯＳトランジスタ（ＭＮＳＷ０）と複数の前記信号を入力して前記出力端子に演算結果を出力する複数のＮＭＯＳトランジスタからなる第２の論理ブロック（２０）とからなる直列回路と、前記ＶＤＤ１の電源端子と前記出力端子との間に並列接続された第２のプリチャージ用ＰＭＯＳトランジスタ（ＭＰＳＷ１）および第２のプリチャージ用ＮＭＯＳトランジスタ（ＭＮＳＷ１）とを具備し、前記第１のプリチャージ用ＰＭＯＳトランジスタ（ＭＰＳＷ２）と前記第１のプリチャージ用ＮＭＯＳトランジスタ（ＭＮＳＷ０）はプリチャージ時に非導通、非プリチャージ時に導通するよう制御され、前記第２のプリチャージ用ＰＭＯＳトランジスタ（ＭＰＳＷ１）および前記第２のプリチャージ用ＮＭＯＳトランジスタ（ＭＮＳＷ１）はプリチャージ時に導通、非プリチャージ時に非導通に制御されることを特徴とする。
【０００６】
請求項２にかかる発明は、請求項１に記載のＣＭＯＳ論理回路において、前記第１の論理ブロックに入力する前記複数の信号として、前記３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０、ＶＤＤ１、ＶＤＤ２のいずれかである信号＊と、該信号＊の反転信号＊Ｂと、前記ＶＤＤ２と前記ＶＤＤ１を電源電圧として動作する第１のＣＭＯＳインバータに前記信号＊を入力させて得る信号ＩＮＶ＊２１と、前記ＶＤＤ２と前記ＶＤＤ１を電源電圧として動作する第２のＣＭＯＳインバータに前記反転信号＊Ｂを入力させて得る信号ＩＮＶ＊Ｂ２１とを用い、前記第２の論理ブロックに入力する前記複数の信号として、前記信号＊と、前記信号＊の反転信号＊Ｂと、前記ＶＤＤ１と前記ＶＤＤ０とを電源電圧として動作する第３のＣＭＯＳインバータに前記信号＊を入力させて得る信号ＩＮＶ＊１０と、前記ＶＤＤ１と前記ＶＤＤ０とを電源電圧として動作する第４のＣＭＯＳインバータに前記反転信号＊Ｂを入力させて得る信号ＩＮＶ＊Ｂ１０とを用いることを特徴とする。
【発明の効果】
【０００７】
本発明のＣＭＯＳ論理回路によれば、各トランジスタが１つのしきい値をもつＭＯＳトランジスタですむので、廉価な通常のプロセスで製造できる。またスタティックな動作電流を少なくできるので消費電力が少なくて済み、しかも構成するＭＯＳトランジスタ数が少なく、論理設計の自動化が容易であるので、ＬＳＩに多数搭載する場合、そのＬＳＩのチップ面積、消費電力を増加させることがなく、製品設計を短期間に完了することができる。
【発明を実施するための最良の形態】
【０００８】
本発明のＣＭＯＳ論理回路では、１つのしきい値を持つＭＯＳトランジスタを使用して、３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０、ＶＤＤ１、ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）の信号を複数入力して演算し、その演算結果を出力する。以下、詳しく説明する。なお、以下では、「ＭＰ」はＰＭＯＳトランジスタを表し、「ＭＮ」はＮＭＯＳトランジスタを表すものとする。
【実施例１】
【０００９】
図１は実施例１のＣＭＯＳ論理回路の構成を示す回路図である。本実施例では３値のサインデジット数「＋１」、「０」、「−１」に対応する電源電圧として、それぞれＶＤＤ２、ＶＤＤ１、ＶＤＤ０を用意する。例えば、ＶＤＤ２＝１．８Ｖ、ＶＤＤ１＝０．９Ｖ、ＶＤＤ０＝０Ｖである。図１において、１０はサインデジット数による入力信号ＩＮ１として、＊、＊Ｂ、ＩＮＶ＊２１、ＩＮＶ＊Ｂ２１、ＩＮＶ＊１０、ＩＮＶ＊Ｂ１０を入力し、ＩＮ２としても、ＩＮ３としても、・・・、ＩＮＮとしても、同様な信号を入力してこれらを演算するＰＭＯＳトランジスタからなる第１の論理ブロック、２０も同様のＮＭＯＳトランジスタからなる第２の論理ブロックである。これら第１、第２の論理ブロック１０、２０の出力側は共通の出力端子ＯＵＴに接続されている。
【００１０】
前記した信号＊は３値のサインデジット数「＋１」、「０」、「−１」のいずれかの信号であり、信号＊Ｂは、信号＊の反転信号であり、信号ＩＮＶ＊２１はＶＤＤ２とＶＤＤ１を電源電圧として動作する第１のＣＭＯＳインバータに信号＊を入力させて得る信号であり、信号ＩＮＶ＊Ｂ２１はＶＤＤ２とＶＤＤ１を電源電圧として動作する第２のＣＭＯＳインバータに反転信号＊Ｂを入力させて得る信号であり、信号ＩＮＶ＊１０はＶＤＤ１とＶＤＤ０を電源電圧として動作する第３のＣＭＯＳインバータに信号＊を入力させて得る信号であり、信号ＩＮＶ＊Ｂ１０はＶＤＤ１とＶＤＤ０を電源電圧として動作する第４のＣＭＯＳインバータに反転信号＊Ｂを入力させて得る信号である。
【００１１】
図１において、ＩＮＶＰＳ２、ＩＮＶＰＳ１はＶＤＤ２とＶＤＤ１又はＶＤＤ０を電源電圧として動作するプリチャージ用ＣＭＯＳインバータであり、「＋１」又は「−１」に制御される第１のプリチャージ制御端子ＣＫの信号を反転転送する。ＩＮＶＮＳ０、ＩＮＶＮＳ１はＶＤＤ２又はＶＤＤ１とＶＤＤ０を電源電圧として動作するプリチャージ用ＣＭＯＳインバータであり、第１のプリチャージ制御端子ＣＫと逆相関係に「−１」又は「＋１」に制御される第２のプリチャージ制御端子ＣＫＢの信号を反転転送する。ＭＰＳＷ２は第１のプリチャージ用ＰＭＯＳトランジスタ、ＭＮＳＷ０は第１のプリチャージ用ＮＭＯＳトランジスタで、ＭＰＳＷ１は第２のプリチャージ用ＰＭＯＳトランジスタ、ＭＮＳＷ１は第２のプリチャージ用ＮＭＯＳトランジスタである。そして、トランジスタＭＰＳＷ１とＭＮＳＷ２はＶＤＤ１の電源端子と出力端子ＯＵＴとの間に、トランジスタＭＰＳＷ２はＶＤＤ２の電源端子と第１の論理ブロック１０との間に、トランジスタＭＮＳＷ０はＶＤＤ０の電源端子と第２の論理ブロック２０との間に、それぞれ接続されている。
【００１２】
いま、第１のプリチャージ制御信号ＣＫが「−１」で、第２のプリチャージ制御信号ＣＫＢが「＋１」の時、プリチャージ用トランジスタＭＰＳＷ１、ＭＮＳＷ１が導通し、出力端子ＯＵＴを「０」（ＶＤＤ１）にプリチャージする。その時、プリチャージ用トランジスタＭＰＳＷ２、ＭＮＳＷ０は非導通となっており、第１の論理ブロック１０および第２の論理ブロック２０には、ＶＤＤ２あるいはＶＤＤ０の電源電圧は印加されない。
【００１３】
出力端子ＯＵＴを「０」にプリチャージした後、第１のプリチャージ制御信号ＣＫが「＋１」に、第２のプリチャージ制御信号ＣＫＢが「−１」に変化し、プリチャージ用トランジスタＭＰＳＷ１、ＭＮＳＷ１が非導通となり、プリチャージ用トランジスタＭＰＳＷ２、ＭＮＳＷ０が導通して、第１の論理ブロック１０および第２の論理ブロック２０にはそれぞれＶＤＤ２あるいはＶＤＤ０の電源電圧が印加される。
【００１４】
次に、入力信号＊、＊Ｂ、ＩＮＶ＊２１、ＩＮＶ＊Ｂ２１、ＩＮＶ＊１０、ＩＮＶ＊Ｂ１０の入力によって、論理ブロック１０に導通パスが形成され、論理ブロック２０には導通パスが形成されないときは、出力端子ＯＵＴが「＋１」（＝ＶＤＤ２）となる。
【００１５】
また、入力信号＊、＊Ｂ、ＩＮＶ＊２１、ＩＮＶ＊Ｂ２１、ＩＮＶ＊１０、ＩＮＶ＊Ｂ１０の入力によって、論理ブロック２０に導通パスが形成され、論理ブロック１０に導通パスが形成されないときは、出力端子ＯＵＴが「−１」（＝ＶＤＤ０）となる。
【００１６】
さらに、入力信号＊、＊Ｂ、ＩＮＶ＊２１、ＩＮＶ＊Ｂ２１、ＩＮＶ＊１０、ＩＮＶ＊Ｂ１０の入力によって、論理ブロック１０に導通パスが形成されず、論理ブロック２０にも導通パスが形成されないときは、出力端子ＯＵＴにはプリチャージされた「０」（＝ＶＤＤ１）が保持される。
【００１７】
以上のように、本実施例のＣＭＯＳ論理回路は、出力端子ＯＵＴを「０」にプリチャージした後に、入力信号＊、＊Ｂ、ＩＮＶ＊２１、ＩＮＶ＊Ｂ２１、ＩＮＶ＊１０、ＩＮＶ＊Ｂ１０として、「＋１」、「０」、「−１」のサインデジット数の内の任意の信号を入力することにより、第１、第２の論理ブロック１０、２０の導通パス形成／導通パス非形成の組み合わせに応じて、「−１」、「０」、「＋１」のいずれかのサインデジット数の信号が出力端子ＯＵＴから出力するダイナミック動作を行うので、高速、高精度な演算が可能となる。
【００１８】
本実施例のＣＭＯＳ論理回路は、各トランジスタが１つのしきい値をもつＭＯＳトランジスタであるので、廉価な通常のプロセスで製造できる。しかも構成するＭＯＳトランジスタ数が少なく、消費電力を少なくでき、ＬＳＩに多数搭載する場合にそのＬＳＩのチップ面積、消費電力を増加させることがない。
【実施例２】
【００１９】
図２Ａは実施例２の１ビット全加算器の構成を示すブロック図である。本実施例では３値のサインデジット数「＋１」、「０」、「−１」のいずれかである２個の信号Ａｉ、Ｂｉを入力信号とする。Ａｉ、Ｂｉはｉビット目の３値のサインデジット数の入力信号、Ｃｉ−１は１ビット前からの桁上げ入力信号、Ｃｉはｉビット目の桁上げ信号、ＳＵＭｉはｉビット目の加算信号である。Ｓ１は中間加算信号、Ｃ２は中間桁上げ信号、Ｃ１ｉ−１は１ビット前からの中間桁上げ信号、Ｃ１ｉ（Ｃ１）はｉビット目の中間桁上げ信号である。
【００２０】
また、１は信号ＡｉとＢｉを入力して信号Ｓ１を出力する第１の加算部（ＳＵＭ１）、２は信号ＡｉとＢｉを入力して信号Ｃ１ｉ（Ｃ１）を出力する第１の桁上げ部（ＣＡ１）、３は信号Ｓ１と信号Ｃｉ−１を入力して信号ＳＵＭｉ（Ｓ２）を出力する第２の加算部（ＳＵＭ２）、４は信号Ｓ１と信号Ｃ１ｉ−１を入力して信号Ｃ２を出力する第２の桁上げ部（ＣＡ２）、５は信号Ｃ１ｉ（Ｃ１）と信号Ｃ２を入力して信号Ｃｉを出力する第３の加算部（ＳＵＭ２）であり、それぞれは実施例１で説明したＣＭＯＳ論理回路により構成される。
【００２１】
図２Ｂは図２Ａの１ビット全加算器の真理値を示す図である。この図２Ｂから明らかなように、中間加算信号Ｓ１は、２つの信号Ａｉ、Ｂｉの一方が「＋１」で他方が「０」のとき「−１」、信号Ａｉ、Ｂｉの一方が「−１」で他方が「０」のとき「＋１」となり、それ以外のとき「０」となる。
【００２２】
桁上げ部信号Ｃ１は、信号Ａｉ、Ｂｉがともに「＋１」又は一方が「＋１」で他方が「０」のとき「＋１」、信号Ａｉ、Ｂｉがともに「−１」又は一方が「−１」で他方が「０」のとき「−１」となり、それ以外のとき「０」となる。
【００２３】
加算信号ＳＵＭｉは、中間加算信号Ｓ１と下位ビットからの中間桁上げ信号Ｃｉ−１の一方が「＋１」で他方が「０」のとき「＋１」、中間加算信号Ｓ１と下位ビットからの中間桁上げ信号Ｃ１ｉ−１の一方が「−１」で他方が「０」のとき「−１」となり、それ以外で「０」となる。
【００２４】
桁上げ信号Ｃ２は、中間加算信号Ｓ１と下位からの中間桁上げ信号Ｃ１ｉ−１がともに「＋１」のとき「＋１」、中間加算信号Ｓ１と下位からの中間加算信号Ｃ１ｉ−１がともに「−１」のとき「−１」となり、それ以外で「０」となる。
【００２５】
桁上げ信号Ｃｉは、中間桁上げ信号Ｃ２と中間桁上げ信号Ｃ１ｉ（Ｃ１）の一方が「＋１」で他方が「０」のとき「＋１」、中間桁上げ信号Ｓ１と中間桁上げ信号Ｃ１ｉ（Ｃ１）の一方が「−１」で他方が「０」のとき「−１」となり、それ以外で「０」となる。
【００２６】
このように、第２、第３の加算部３、５は第１の加算部１と異なる動作を行う。また、第２の桁上げ部４は第１の桁上げ部２と異なる動作を行う。そして、図２Ｂの第２の桁上げ部４の桁上げ信号Ｃ２に着目すると、上位桁へ伝搬する桁上げ信号Ｃｉは桁上げ信号Ｃ１ｉで決まり、下位ビットからの桁上げ信号Ｃｉ−１を伝搬させない。このため、図２Ａのように構成される全加算器を多段に接続して構成した場合、上位桁への桁上げ信号の伝搬を抑え、演算速度の高速化を実現できる。
【実施例３】
【００２７】
図３Ａは図２Ａにおける第１の加算部（ＳＵＭ１）１を図１の実施例１で説明したＣＭＯＳ論理回路により構成した回路図である。３値のサインデジット数「＋１」、「０」、「−１」に対応する電源電圧ＶＤＤ２、ＶＤＤ１、ＶＤＤ０は、例えばＶＤＤ２＝１．８Ｖ、ＶＤＤ１＝０．９Ｖ、ＶＤＤ０＝０Ｖである。なお、図２Ａとの関連では、信号Ａｉ＝Ａ、Ｂｉ＝Ｂとして説明する。また、図１におけるものと同じものには同じ符号を付けた。
【００２８】
本実施例における第１の論理ブロック１０は、プリチャージ用トランジスタＭＰＳＷ２と中間加算信号Ｓ１の出力端子との間に接続されたトランジスタＭＰ１〜ＭＰ３の直列回路と、トランジスタＭＰ４〜ＭＰ６の直列回路とから構成されている。また、第２の論理ブロック２０は、プリチャージ用トランジスタＭＮＳＷ０と中間加算信号Ｓ１の出力端子との間に接続されたトランジスタＭＮ１〜ＭＮ３の直列回路と、トランジスタＭＮ４〜ＭＮ６の直列回路とから構成されている。
【００２９】
それぞれのトランジスタのゲートに印加される信号として、Ａは前記した信号、ＡＢは信号Ａの反転信号、Ｂは前記した信号、ＢＢは信号Ｂの反転信号である。また、ＩＮＶＡＢ２１は、ＶＤＤ２とＶＤＤ１を電源電圧とする図７(a)に示す構成のトランジスタＭＰ１０１とＭＮ１０１からなるＣＭＯＳインバータにより、信号ＡＢを反転した信号である。ＩＮＶＢＢ２１も同様に信号ＢＢを反転した信号である。また、ＩＮＶＡＢ１０は、ＶＤＤ１とＶＤＤ０を電源電圧とする図７(b)に示す構成のトランジスタＭＰ１０２とＭＮ１０２からなるＣＭＯＳインバータにより、信号ＡＢを反転した信号である。１ＮＶＢＢｌＯも同様に信号ＢＢを反転した信号である。
【００３０】
図３Ｂは図３Ａの第１の加算部（ＳＵＭ１）１の動作の真理値を示す説明図である。入力信号Ａが「−１」でＢが「０」のときは、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３がいずれも導通し中間加算信号Ｓ１は「＋１」になる。また、入力信号Ａが「０」でＢが「−１」のときも、ＰＭＯＳトランジスタＭＰ４〜ＭＰ６がいずれも導通し中間加算信号Ｓ１は「＋１」になる。
【００３１】
入力信号Ａが「＋１」でＢが「０」のときは、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３がいずれも導通し中間加算信号Ｓ１は「−１」になる。また、入力信号Ａが「０」でＢが「＋１」のときも、ＮＭＯＳトランジスタＭＮ４〜ＭＮ６がいずれも導通し中間加算信号Ｓ１は「−１」になる。
【００３２】
入力信号ＡとＢの組み合わせがその他の場合は、トランジスタＭＰ１〜ＭＰ６、ＭＮ１〜ＭＮ６が全部非導通となり、あらかじめ中間加算信号Ｓ１の出力端子にプリチャージされた信号レベル「０」（ＶＤＤ１）が保持される。
【実施例４】
【００３３】
図４Ａは図２Ａにおける第１の桁上げ部（ＣＡ１）２を図１の実施例１で説明したＣＭＯＳ論理回路により構成した回路図である。なお、図２Ａとの関連では、信号Ａｉ＝Ａ、Ｂｉ＝Ｂとして説明する。また、図１におけるものと同じものには同じ符号を付けた。
【００３４】
本実施例における第１の論理ブロック１０は、プリチャージ用トランジスタＭＰＳＷ２と中間桁上げ信号Ｃ１の出力端子との間に接続されたトランジスタＭＰ７〜ＭＰ８の直列回路と、トランジスタＭＰ９〜ＭＰ１１の直列回路と、トランジスタＭＰ１２〜ＭＰ１４の直列回路とから構成されている。また、第２の論理ブロック２０は、プリチャージ用トランジスタＭＮＳＷ０と中間桁上げ信号Ｃ１の出力端子との間に接続されたトランジスタＭＮ７〜ＭＮ８の直列回路と、トランジスタＭＮ９〜ＭＮ１１の直列回路と、トランジスタＭＮ１２〜ＭＮ１４の直列回路とから構成されている。
【００３５】
それぞれのトランジスタのゲートに印加される信号として、Ａ、ＡＢ、Ｂ、ＢＢは前記した信号である。また、ＩＮＶＡ２１は、ＶＤＤ２とＶＤＤ１を電源電圧とする図７（ｃ）に示す構成のトランジスタＭＰ１０３とＭＮ１０３からなるＣＭＯＳインバータにより、信号Ａを反転した信号である。ＩＮＶＢ２１も同様に信号Ｂを反転した信号である。また、ＩＮＶＡ１０は、ＶＤＤ１とＶＤＤ０を電圧電圧とする図７（ｄ）に示す構成のトランジスタＭＰ１０４とＭＮ１０４からなるＣＭＯＳインバータにより、信号Ａを反転した信号である。ＩＮＶＢ１０も同様に信号Ｂを反転した信号である。
【００３６】
図４Ｂは図４Ａの第１の桁上げ部（ＣＡ１）２の動作の真理値を示す説明図である。信号ＡとＢが「＋１」のときは、トランジスタＭＰ７、ＭＰ８がいずれも導通し中間桁上げ信号Ｃ１は「＋１」になる。また、信号Ａが「＋１」でＢが「０」のときも、トランジスタＭＰ９〜ＭＰ１１がいずれも導通し桁上げ信号Ｃ１は「＋１」になる。また、信号Ａが「０」でＢが「＋１」のときも、トランジスタＭＰ１２〜ＭＰ１４がいずれも導通し中間桁上げ信号Ｃ１は「＋１」になる。
【００３７】
信号Ａが「−１」でＢが「−１」のときは、トランジスタＭＮ７、ＭＮ８がいずれも導通し中間桁上げ信号Ｃ１は「−１」になる。また、信号Ａが「−１」でＢが「０」のときも、トランジスタＭＮ９〜ＭＮ１１がいずれも導通し中間桁上げ信号Ｃ１は「−１」になる。また、信号Ａが「０」でＢが「−１」のときも、トランジスタＭＮ１２〜ＭＮ１４がいずれも導通し中間桁上げ信号Ｃ１は「−１」になる。
【００３８】
信号ＡとＢの組み合わせがその他の場合は、トランジスタＭＰ７〜ＭＰ１４、ＭＮ７〜ＭＮ１４が全部非導通になる。このため、あらかじめ中間桁上げ信号Ｃ１の出力端子にプリチャージされた信号レベル「０」（ＶＤＤｌ）が保持される。
【実施例５】
【００３９】
図５Ａは図２Ａにおける第２の加算部（ＳＵＭ２）３を図１の実施例１で説明したＣＭＯＳ論理回路により構成した回路図である。なお、図２Ａとの関連では、信号Ｓ１＝Ａ、Ｃｉ−１＝Ｂとして説明する。また、図１におけるものと同じものには同じ符号を付けた。なお、第３の加算部（ＳＵＭ２）４もこれと同様の構成である。
【００４０】
本実施例における第１の論理ブロック１０は、プリチャージ用トランジスタＭＰＳＷ２と加算信号Ｓ２の出力端子との間に接続されたトランジスタＭＰ１５〜ＭＰ１７の直列回路と、トランジスタＭＰ１８〜ＭＰ２０の直列回路とから構成されている。また、第２の論理ブロック２０は、プリチャージ用トランジスタＭＮＳＷ０と加算信号Ｓ２の出力端子との間に接続されたトランジスタＭＮ１５〜ＭＮ１７の直列回路と、トランジスタＭＮ１８〜ＭＮ２０の直列回路とから構成されている。
【００４１】
図５Ｂは図５Ａの第２の加算部（ＳＵＭ２）３の動作の真理値を示す説明図である。信号Ａが「＋１」でＢが「０」のときは、ＰＭＯＳトランジスタＭＰ１５〜ＭＰ１７がいずれも導通し、加算信号Ｓ２は「＋１」になる。また、信号Ａが「０」でＢが「＋１」のときも、ＰＭＯＳトランジスタＭＰ１８〜ＭＰ２０がいずれも導通し、加算信号Ｓ２は「＋１」になる。
【００４２】
信号Ａが「−１」でＢが「０」のときは、ＮＭＯＳトランジスタＭＮ１５〜ＭＮ１７がいずれも導通し、加算信号Ｓ２は「−１」になる。また、入力信号Ａが「０」でＢが「−１」のときも、ＮＭＯＳトランジスタＭＮ１８〜ＭＮ２０がいずれも導通し、加算信号Ｓ２は「−１」になる。
【００４３】
信号ＡとＢの組み合わせがその他の場合は、トランジスタＭＰ１５〜ＭＰ２０、ＭＮ１５〜ＭＮ２０が全部非導通になる。このため、あらかじめ加算信号Ｓ２の出力端子にプリチャージされた信号レベル「０」（ＶＤＤ１）が保持される。
【実施例６】
【００４４】
図６Ａは図２Ａにおける第２の桁上げ部（ＣＡ２）４を図１の実施例１で説明したＣＭＯＳ論理回路により構成した回路図である。なお、図２Ａとの関連では、信号Ｓ１＝Ａ、Ｃ１ｉ−１＝Ｂとして説明する。また、図１におけるものと同じものには同じ符号を付けた。
【００４５】
本実施例における第１の論理ブロック１０は、プリチャージ用トランジスタＭＰＳＷ２と桁上げ信号Ｃ２の出力端子との間に接続されたトランジスタＭＰ２１〜ＭＰ２２の直列回路から構成されている。また、第２の論理ブロック２０は、プリチャージ用トランジスタＭＮＳＷ０と桁上げ信号Ｃ２の出力端子との間に接続されたトランジスタＭＮ２１〜ＭＮ２２の直列回路から構成されている。
【００４６】
それぞれのトランジスタのゲートに印加される信号として、ＩＮＶＡ２１、ＩＮＶＢ２１、ＩＮＶＡ１０、ＩＮＶＢ１０は前記したものと同じである。
【００４７】
図６Ｂは図６Ａの第２の桁上げ部（ＣＡ２）４の動作の真理値を示す説明図である。信号ＡとＢが「＋１」のときは、トランジスタＭＰ２１〜ＭＰ２２がいずれも導通し、桁上げ信号Ｃ２は「＋１」になる。また、信号ＡとＢが「−１」のときは、トランジスタＭＮ２１〜ＭＮ２２がいずれも導通し、桁上げ信号Ｃ２は「−１」になる。
【００４８】
信号ＡとＢの組み合わせがそれ以外のときは、トランジスタＭＰ２１、ＭＰ２２、ＭＮ２１、ＭＮ２２が全部非導通になる。このためあらかじめ加算信号Ｃ２の出力端子にプリチャージされた信号レベル「０」（ＶＤＤ１）が保持される。
【図面の簡単な説明】
【００４９】
【図１】実施例１のＣＭＯＳ論理回路の回路図である。
【図２Ａ】実施例２の全加算器のブロック図である。
【図２Ｂ】実施例２の全加算器の動作時の真理値を示す説明図である。
【図３Ａ】実施例３の第１の加算部（ＳＵＭ１）のブロック図である。
【図３Ｂ】実施例３の第１の加算部（ＳＵＭ１）の動作時の真理値を示す説明図である。
【図４Ａ】実施例４の第１の桁上げ部（ＣＡ１）のブロック図である。
【図４Ｂ】実施例４の第１の桁上げ部（ＣＡ１）の動作時の真理値を示す説明図である。
【図５Ａ】実施例５の第２の加算部（ＳＵＭ２）のブロック図である。
【図５Ｂ】実施例５の第２の加算部（ＳＵＭ２）の真理値を示す説明図である。
【図６Ａ】実施例６の第２の桁上げ部（ＣＡ２）のブロック図である。
【図６Ｂ】実施例６の第２の桁上げ部（ＣＡ２）の動作時の真理値を示す説明図である。
【図７】(a)〜(d)はＣＭＯＳインバータの回路図である。
【符号の説明】
【００５０】
１０：第１の論理ブロック
２０：第２の論理ブロック
１：第１の加算部（ＳＵＭ１）
２：第１の桁上げ部（ＣＡ１）
３：第２の加算部（ＳＵＭ２）
４：第２の桁上げ部（ＣＡ２）
５：第３の加算部（ＳＵＭ２）
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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