(57)【要約】【課題】  低出力容量、高ブレークダウン電圧、および改善された熱性能のような改善された特徴を有する電力ＭＯＳＦＥＴデバイスが、所望される。【解決手段】  本発明のある実施形態によると、ＭＯＳＦＥＴは、間にドリフト領域を形成するように第１の半導体領域に横方向に沿って間隔を空ける少なくとも２つの絶縁体が充填されたトレンチ領域と、２つの絶縁体が充填されたトレンチ領域のそれぞれの外周に沿って配置される少なくとも１つの抵抗素子とを含む。ドリフト領域の幅に対する絶縁体が充填されたトレンチ領域のそれぞれの幅の比は、ＭＯＳＦＥＴの出力容量が最小化されるように調整される。【選択図】  図２
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【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴであって、
間にドリフト領域を形成するように第１の半導体領域の横方向に間隔が空けられた少なくとも２つの絶縁体で充填されたトレンチ領域と、
該２つの絶縁体で充填されたトレンチ領域のそれぞれの外周に沿って配置される少なくとも１つの抵抗素子と
を含み、
該ドリフト領域の幅に対する該絶縁体で充填されたトレンチ領域のそれぞれの幅の比は、該ＭＯＳＦＥＴの出力容量が最小化されるように調整される、ＭＯＳＦＥＴ。
【請求項２】
ＭＯＳＦＥＴであって、
第１の表面を有する第１の半導体領域と、
該第１の表面から該第１の半導体領域へと延びる第１のトレンチ領域と、
該第１のトレンチ領域の側壁に沿った少なくとも１つのフローティング不連続領域と
を含む、ＭＯＳＦＥＴ。
【請求項３】
ＭＯＳＦＥＴであって、
第１の表面を有する第１の半導体領域と、
該第１の表面から該第１の半導体領域へと延びる第１のトレンチ領域と、
該第１のトレンチ領域の側壁に沿った第１の複数の領域と
を含む、ＭＯＳＦＥＴ。
【請求項４】
前記第１の複数の領域は、前記ＭＯＳＦＥＴの動作モードの間に前記第１の半導体領域に形成される空乏領域が、前記第１の表面から離れた該第１の半導体領域へと延びるように、前記第１のトレンチ領域の外壁に沿って間隔が空けられる、請求項３に記載のＭＯＳＦＥＴ。
【請求項５】
前記第１の表面から前記第１の半導体領域へと延びるボディ領域であって、該ボディ領域は、該第１の半導体領域の導電型と反対の導電型である、ボディ領域と、
該ボディ領域のソース領域であって、該ソース領域は、該第１の半導体領域と同じ導電型である、ソース領域と、
該第１の表面から該第１の半導体領域へと延びる第２のトレンチ領域と、
該ボディ領域の一部の間に延びる該第２のトレンチ領域のゲートであって、該ゲートは、該第１の表面に垂直に延びるチャネル領域が該ソースと該第１の半導体領域との間の該ボディ領域に形成されるように、該ソースおよび該第１の半導体領域の上に重なる、ゲートと
をさらに含む、請求項３に記載のＭＯＳＦＥＴ。
【請求項６】
それぞれ前記第１の表面から前記第１の半導体領域へと延びる第１および第２のボディ領域であって、該第１のボディ領域は、間にＪＦＥＴ領域を形成するように該第２のボディ領域から横方向に沿って間隔が空けられ、該第１および第２のボディ領域は、該第１の半導体領域の導電型と反対の導電型である、第１および第２のボディ領域と、
それぞれ該第１および第２のボディ領域における第１および第２のソース領域であって、該第１および第２のソース領域は、該第１の半導体領域と同じ導電型である、第１および第２のソース領域と
をさらに含む、請求項３に記載のＭＯＳＦＥＴ。
【請求項７】
前記ＪＦＥＴ領域ならびに前記第１および第２のボディ領域の一部の上に延びるが、該ＪＦＥＴ領域ならびに該第１および第２のボディ領域の一部から絶縁されるゲートであって、該ゲートは、チャネル領域が、前記対応するソースと該ＪＦＥＴ領域との間の該第１および該第２のボディ領域のそれぞれのボディ表面に沿って形成されるように、該第１および該第２のソース領域の上に重なる、ゲートをさらに含む、請求項６に記載のＭＯＳＦＥＴ。
【請求項８】
前記第１および第２のボディ領域のそれぞれの上に延びるが、該第１および第２のボディ領域から絶縁されるゲートであって、チャネル領域は、前記対応するソースと該ＪＦＥＴ領域との間の該第１および第２のボディ領域のそれぞれの表面に沿って形成され、該ゲートは、該第１のボディ領域と該第２のボディ領域との間の該ＪＦＥＴ領域の表面にわたって不連続である、ゲートをさらに含む、請求項６に記載のＭＯＳＦＥＴ。
【請求項９】
前記第１のボディ領域の上に延びるが、該第１のボディ領域から絶縁される第１のゲートであって、該第１のゲートは、第１のチャネル領域が、前記第１のソースとＪＦＥＴ領域との間の該第１のボディ領域の表面に沿って形成されるように、該第１のソースおよびＪＦＥＴ領域のそれぞれの上に重なる、第１のゲートと、
前記第２のボディ領域の上に延びるが、該第２のボディ領域から絶縁される第２のゲートであって、該第２のゲートは、第２のチャネル領域が、該第１のソースとＪＦＥＴ領域との間の該第１のボディ領域の表面に沿って形成されるように、前記第１のソースおよびＪＦＥＴ領域のそれぞれの上に重なる、第２のゲートと
をさらに含む、請求項６に記載のＭＯＳＦＥＴ。
【請求項１０】
前記第１の半導体領域と同じ導電型の第２の半導体領域であって、該第１の半導体領域は、該第２の半導体領域の上にあり、かつ、接触し、該第２の半導体領域は、ドレイン接触領域を形成する、第２の半導体領域をさらに含む、請求項６に記載のＭＯＳＦＥＴ。
【請求項１１】
前記第１のトレンチ領域は、絶縁材料で充填される、請求項３に記載のＭＯＳＦＥＴ。
【請求項１２】
前記第１の半導体領域は、前記第１の複数の領域の導電型と反対の導電型を有する、請求項３に記載のＭＯＳＦＥＴ。
【請求項１３】
前記第１の複数の領域は、不連続フローティング領域である、請求項３に記載のＭＯＳＦＥＴ。
【請求項１４】
前記第１の表面から前記第１の半導体領域へと延びる第２のトレンチ領域であって、該第２のトレンチ領域は、間にドリフト領域を形成するように該第１のトレンチ領域から横方向に沿って間隔が空けられ、該第１および該第２のトレンチ領域は、実質的に絶縁材料で充填される、第２のトレンチ領域と、
該第２のトレンチ領域の外部の側壁に沿った第２の複数の領域と
をさらに含む、請求項３に記載のＭＯＳＦＥＴ。
【請求項１５】
前記第１および第２のトレンチ領域のそれぞれの体積は、前記ドリフト領域の体積の４分の１より大きい、請求項１４に記載のＭＯＳＦＥＴ。
【請求項１６】
前記トレンチ領域と前記第１の複数の領域の１つを組み合わせた幅は、前記第１および第２の複数の領域の隣接する領域の間の距離の４分の１より大きい、請求項１４に記載のＭＯＳＦＥＴ。
【請求項１７】
終端構造をさらに含む請求項３に記載のＭＯＳＦＥＴであって、該終端構造は、
前記第１の表面から前記第１の半導体領域へと延びる終端トレンチ領域であって、該終端トレンチは、半絶縁材料で充填され、該半絶縁材料は、該第１の半導体領域から絶縁される、終端トレンチ領域
を含む、ＭＯＳＦＥＴ。
【請求項１８】
前記終端トレンチ領域は、前記ＭＯＳＦＥＴの動作モードの間に、該終端トレンチ領域と前記第１のトレンチ領域との間の領域に実質的に均一な電界が得られるように、該第１のトレンチ領域から横方向に沿って間隔が空けられる、請求項１７に記載のＭＯＳＦＥＴ。
【請求項１９】
前記半絶縁材料は、前記ＭＯＳＦＥＴの動作モードの間に、前記第１の表面の上に延びる該半絶縁材料の一部の下の前記半導体領域の電界が実質的に低減されるように、前記第１のトレンチ領域から離れる方向に該第１の表面の上に延びる、請求項１７に記載のＭＯＳＦＥＴ。
【請求項２０】
終端構造をさらに含む請求項３に記載のＭＯＳＦＥＴであって、該終端構造は、
前記第１の表面から前記第１の半導体領域へと延びる絶縁体が充填された終端トレンチ領域であって、該終端トレンチ領域は、該ＭＯＳＦＥＴの動作モードの間に、該終端トレンチ領域と前記第１のトレンチ領域との間の領域に、実質的に均一な電界が得られるように、前記第１のトレンチ領域から横方向に沿って間隔が空けられた、終端トレンチ領域
を含む、ＭＯＳＦＥＴ。
【請求項２１】
前記終端トレンチ領域の側壁に沿った複数のフローティング領域をさらに含む、請求項２０に記載のＭＯＳＦＥＴ。
【請求項２２】
第１の表面を有する第１の半導体領域と、
それぞれ該第１の表面から該第１の半導体領域へと延びる第１および第２の絶縁体が充填されたトレンチ領域であって、該第１および第２の絶縁体が充填されたトレンチ領域は、それぞれ該第１の半導体領域の導電型と反対の導電型のシリコンの外側の層を有する、第１および第２の絶縁体が充填されたトレンチ領域と
を含み、
該第１および第２の絶縁体が充填されたトレンチ領域が、該第１の半導体領域において間にドリフト領域を形成するように間隔を空けられ、該第１および第２のトレンチ領域のそれぞれの体積は、該ドリフト領域の体積の４分の１よりも大きい、ＭＯＳＦＥＴ。
【請求項２３】
前記シリコンの外側の層は、前記ＭＯＳＦＥＴの動作モードの間に前記第１の半導体領域に形成される空乏領域が、前記第１の表面から離れた該第１の半導体領域へと延びるように、低ドープシリコンである、請求項２２に記載のＭＯＳＦＥＴ。
【請求項２４】
前記第１の表面から前記第１の半導体領域へと延びるボディ領域であって、該ボディ領域は、該第１の半導体領域の導電型と反対の導電型である、ボディ領域と、
該ボディ領域のソース領域であって、該ソース領域は、該第１の半導体領域と同じ導電型である、ソース領域と、
該第１の表面から該第１の半導体領域へと延びる第２のトレンチ領域と、
該ボディ領域の一部の間に延びる該第２のトレンチ領域のゲートであって、該ゲートは、該第１の表面に垂直に延びるチャネル領域が該ソースと該第１の半導体領域との間の該ボディ領域に形成されるように、該ソースおよび該第１の半導体領域の上に重なる、ゲートと
をさらに含む、請求項２２に記載のＭＯＳＦＥＴ。
【請求項２５】
それぞれ前記第１の表面から前記第１の半導体領域へと延びる第１および第２のボディ領域であって、該第１のボディ領域は、間にＪＦＥＴ領域を形成するように該第２のボディ領域から横方向に沿って間隔が空けられ、該第１および第２のボディ領域は、該第１の半導体領域の導電型と反対の導電型である、第１および第２のボディ領域と、
それぞれ該第１および第２のボディ領域における第１および第２のソース領域であって、該第１および第２のソース領域は、該第１の半導体領域と同じ導電型である、第１および第２のソース領域と
をさらに含む、請求項２２に記載のＭＯＳＦＥＴ。
【請求項２６】
前記ＪＦＥＴ領域ならびに前記第１および第２のボディ領域の一部の上に延びるが、該ＪＦＥＴ領域ならびに該第１および第２のボディ領域の一部から絶縁されるゲートであって、該ゲートは、チャネル領域が、前記対応するソースと該ＪＦＥＴ領域との間の該第１および該第２のボディ領域のそれぞれのボディ表面に沿って形成されるように、該第１および該第２のソース領域の上に重なる、ゲートをさらに含む、請求項２５に記載のＭＯＳＦＥＴ。
【請求項２７】
前記第１および第２のボディ領域のそれぞれの上に延びるが、該第１および第２のボディ領域から絶縁されるゲートであって、チャネル領域は、前記対応するソースと該ＪＦＥＴ領域との間の該第１および第２のボディ領域のそれぞれの表面に沿って形成され、該ゲートは、該第１のボディ領域と該第２のボディ領域との間の該ＪＦＥＴ領域の表面にわたって不連続である、ゲートをさらに含む、請求項２５に記載のＭＯＳＦＥＴ。
【請求項２８】
基板の上の第１の半導体領域であって、該第１の半導体領域は、第１の表面を有する、該第１の半導体領域と、
それぞれ該第１の表面から該第１の半導体領域内の所定の深さまで延びる第１および第２の絶縁体が充填されたトレンチ領域であって、該第１および第２の絶縁体が充填されたトレンチ領域はそれぞれ、該絶縁体が充填されたトレンチ領域の底面に沿って不連続となるドープシリコン材料の外側の層を有することにより、該絶縁体が充填されたトレンチ領域の底面に沿った該絶縁体材料は、該第１の半導体領域に直接接触し、該シリコン材料の外側の層は、該第１の半導体領域の導電型の反対の導電型である、第１および第２の絶縁体が充填されたトレンチ領域と
を含む、ＭＯＳＦＥＴ。
【請求項２９】
前記第１および第２の絶縁体が充填されたトレンチ領域は、前記第１の半導体領域において間にドリフト領域を形成するように間隔を空けられ、該第１および第２の絶縁体が充填されたトレンチ領域のそれぞれの体積は、該ドリフト領域の体積の４分の１より大きい、請求項２８に記載のＭＯＳＦＥＴ。
【請求項３０】
前記第１および第２の絶縁体が充填されたトレンチ領域のそれぞれのドープシリコンの外側の層は、前記ＭＯＳＦＥＴの動作モードの間に前記第１の半導体領域に形成される空乏領域が、前記第１の表面から離れた該第１の半導体領域へとさらに延びるように、低ドープシリコンである、請求項２８に記載のＭＯＳＦＥＴ。
【請求項３１】
前記第１の表面から前記第１の半導体領域へと延びるボディ領域であって、該ボディ領域は、該第１の半導体領域の導電型と反対の導電型である、ボディ領域と、
該ボディ領域のソース領域であって、該ソース領域は、該第１の半導体領域と同じ導電型である、ソース領域と、
該第１の表面から該第１の半導体領域へと延びる第２のトレンチ領域と、
該ボディ領域の一部の間に延びる該第２のトレンチ領域のゲートであって、該ゲートは、該第１の表面に垂直に延びるチャネル領域が該ソースと該第１の半導体領域との間の該ボディ領域に形成されるように、該ソースおよび該第１の半導体領域の上に重なる、ゲートと
をさらに含む、請求項２８に記載のＭＯＳＦＥＴ。
【請求項３２】
それぞれ前記第１の表面から前記第１の半導体領域へと延びる第１および第２のボディ領域であって、該第１のボディ領域は、間にＪＦＥＴ領域を形成するように該第２のボディ領域から横方向に沿って間隔が空けられ、該第１および第２のボディ領域は、該第１の半導体領域の導電型と反対の導電型である、第１および第２のボディ領域と、
それぞれ該第１および第２のボディ領域における第１および第２のソース領域であって、該第１および第２のソース領域は、該第１の半導体領域と同じ導電型である、第１および第２のソース領域と
をさらに含む、請求項２８に記載のＭＯＳＦＥＴ。
【請求項３３】
前記ＪＦＥＴ領域ならびに前記第１および第２のボディ領域の一部の上に延びるが、該ＪＦＥＴ領域ならびに該第１および第２のボディ領域の一部から絶縁されるゲートであって、該ゲートは、チャネル領域が、前記対応するソースと該ＪＦＥＴ領域との間の該第１および該第２のボディ領域のそれぞれのボディ表面に沿って形成されるように、該第１および該第２のソース領域の上に重なる、ゲートをさらに含む、請求項３２に記載のＭＯＳＦＥＴ。
【請求項３４】
前記第１および第２のボディ領域のそれぞれの上に延びるが、該第１および第２のボディ領域から絶縁されるゲートであって、チャネル領域は、前記対応するソースと該ＪＦＥＴ領域との間の該第１および第２のボディ領域のそれぞれの表面に沿って形成され、該ゲートは、該第１のボディ領域と該第２のボディ領域との間の該ＪＦＥＴ領域の表面にわたって不連続である、ゲートをさらに含む、請求項３２に記載のＭＯＳＦＥＴ。
【請求項３５】
終端構造をさらに含む請求項２８に記載のＭＯＳＦＥＴであって、該終端構造は、
前記第１の表面から前記第１の半導体領域へと延びる終端トレンチ領域であって、該終端トレンチは、半絶縁材料で充填され、該半絶縁材料は、該第１の半導体領域から絶縁される、終端トレンチ領域
を含む、ＭＯＳＦＥＴ。
【請求項３６】
前記終端トレンチ領域は、前記ＭＯＳＦＥＴの動作モードの間に、該終端トレンチ領域と前記第１および第２のトレンチ領域との間の領域に実質的に均一な電界が得られるように、該第１および第２のトレンチ領域から横方向に沿って間隔が空けられ、請求項３５に記載のＭＯＳＦＥＴ。
【請求項３７】
前記ＭＯＳＦＥＴの動作モード中、前記第１の表面上で延びる前記半絶縁材料の一部の下の前記第１の半導体領域における電界が実質的に低減されるように、該半絶縁材料は、該第１の表面上で、前記第１および第２のトレンチ領域から離れる方向に延びている、請求項３５に記載のＭＯＳＦＥＴ。
【請求項３８】
終端構造をさらに含む請求項２８に記載のＭＯＳＦＥＴであって、
該終端構造は、前記第１の表面から前記第１の半導体領域へと延びる絶縁体が充填された終端トレンチ領域であって、該終端トレンチ領域は、前記第１および第２のトレンチ領域から横方向に間隔が開けられ、該ＭＯＳＦＥＴの動作モード中、該終端トレンチ領域と該第１および第２のトレンチ領域との間の領域において実質的に均一な電界が得られる、ＭＯＳＦＥＴ。
【請求項３９】
第１の表面を有する第１の半導体領域と、
該第１の表面から該第１の半導体領域へと延びる第１の絶縁体充填トレンチ領域と、
該第１の絶縁体充填トレンチ領域の側壁に沿った半絶縁材料のストリップであって、該半絶縁材料のストリップは、該第１の半導体領域から絶縁されている、ストリップと
を含む、ＭＯＳＦＥＴ。
【請求項４０】
前記第１の表面から前記第１の半導体領域内の所定の深さまで延びる第２の絶縁体充填トレンチ領域をさらに含むＭＯＳＦＥＴであって、
該第２の絶縁体充填トレンチ領域は、その側壁に沿って、半絶縁材料のストリップを有し、該半絶縁材料のストリップは、該第１の半導体領域から絶縁され、
前記第１および第２の絶縁体充填トレンチ領域は、該第１の半導体領域において、間隔が開けられて、間にドリフト領域を形成し、該第１および第２の絶縁体充填トレンチ領域のそれぞれの体積は、該ドリフト領域の体積の４分の１よりも大きい、請求項３９に記載のＭＯＳＦＥＴ。
【請求項４１】
前記第１の表面から前記第１の半導体領域へと延び、前記第１の半導体領域と反対の導電型である、ボディ領域と、
該ボディ領域内にあり、該第１の半導体領域と同じ導電型である、ソース領域と、
該第１の表面から該第１の半導体領域へと延びる第２のトレンチ領域と、
該ソースと該第１の半導体領域との間のボディ領域に、該第１の表面へと垂直に延びるチャネル領域が形成されるように、該ボディ領域のうちの一部にわたって延び、該ソースおよび該第１の半導体領域の上に重なる、第２のトレンチ領域内のゲートと
をさらに含む、請求項３９に記載のＭＯＳＦＥＴ。
【請求項４２】
それぞれ前記第１の表面から前記第１の半導体領域へと延びる第１および第２のボディ領域であって、該第１のボディ領域は、該第２のボディ領域から横方向に間隔が空けられて、間にＪＦＥＴ領域に形成し、該第１および第２のボディ領域の導電型が該第１の半導体領域の導電型と反対である、第１および第２のボディ領域と、
それぞれ、該第１および第２のボディ領域内にあり、該第１の半導体領域と同じ導電型である、第１および第２のソース領域と
をさらに含む、請求項３９に記載のＭＯＳＦＥＴ。
【請求項４３】
前記ＪＦＥＴ領域ならびに前記第１および第２のボディ領域の一部の上で延び、該ＪＦＥＴ領域ならびに該および第２のボディ領域から絶縁され、対応するソースと該ＪＦＥＴ領域との間の該第１および第２のボディ領域のそれぞれのボディ表面に沿ってチャネル領域が形成されるように、前記第１および第２のソース領域の上に重なるゲートをさらに含む、請求項４２に記載のＭＯＳＦＥＴ。
【請求項４４】
対応するソースとＪＦＥＴ領域との間の前記第１および第２のボディ領域のそれぞれの表面に沿ってチャネル領域が形成されるように、該第１および第２のボディ領域のそれぞれの上で延び、該第１および第２のボディ領域のそれぞれから絶縁されているゲートをさらに含むＭＯＳＦＥＴであって、該ゲートは、該第１および第２のボディ領域の間のＪＦＥＴ領域の表面にわたって不連続である、請求項４２に記載のＭＯＳＦＥＴ。
【請求項４５】
前記半絶縁材料のストリップは、酸素ドープポリシリコン材料から形成される、請求項３９に記載のＭＯＳＦＥＴ。
【請求項４６】
ソース領域をさらに含むＭＯＳＦＥＴであって、前記半絶縁材料のストリップは、該ソース領域に電気的に接続されている、請求項３９に記載のＭＯＳＦＥＴ。
【請求項４７】
前記半絶縁材料のストリップのそれぞれは、周りの領域から絶縁されている、請求項３９に記載のＭＯＳＦＥＴ。
【請求項４８】
前記半導体材料のストリップのそれぞれは、フローティングしている、請求項３９に記載のＭＯＳＦＥＴ。
【請求項４９】
ドレインおよびソースをさらに含むＭＯＳＦＥＴであって、前記半絶縁材料のストリップのそれぞれは、該ドレインと該ソースとの間に電気的に接続されている、請求項３９に記載のＭＯＳＦＥＴ。
【請求項５０】
ドレインおよびソースをさらに含むＭＯＳＦＥＴであって、前記半絶縁材料のストリップのそれぞれは、該ドレインと該ソースとの間に電気的に接続されており、該ＭＯＳＦＥＴの動作モード中、前記半絶縁材料のストリップのそれぞれが、該ストリップの一方の端部から該ストリップの反対側の端部まで、線形電圧勾配を達成する、請求項３９に記載のＭＯＳＦＥＴ。
【請求項５１】
前記第１の半導体領域は、該第１の半導体領域と同じ導電型の第２の半導体領域の上にあり、かつ、接触しており、該第２の半導体領域は、該第１の半導体領域よりも高いドーピング濃度を有し、
前記半絶縁材料のストリップは、該第１の半導体領域を通じて延び、該第２の半導体領域で終端している、請求項３９に記載のＭＯＳＦＥＴ。
【請求項５２】
前記第１の半導体領域は、該第１の半導体領域と同じ導電型の第２の半導体領域の上にあり、かつ、接触しており、該第２の半導体領域は、該第１の半導体領域よりも高いドーピング濃度を有し、
前記第１の絶縁体充填トレンチは、該第１の半導体領域を通じて延び、該第２の半導体領域で終端している、請求項３９に記載のＭＯＳＦＥＴ。
【請求項５３】
ＭＯＳＦＥＴを形成する方法であって、
基板の上に第１のエピタキシャル層を形成するステップと、
該第１のエピタキシャル層に第１のドープ領域を形成するステップであって、該第１のドープ領域は、該第１のエピタキシャル層の導電型と反対の導電型を有する、ステップと、
前記第１のドープ領域および第１のエピタキシャル領域の上に第２のエピタキシャル層を形成するステップと、
該第１のドープ領域が、該第１のトレンチ領域の側壁に沿って、２つのフローティングしている不連続領域に分割されるように、前記第２のエピタキシャル層の表面から、前記第１および第２のエピタキシャル層ならびに該第１のドープ領域を通じて延びる第１のトレンチ領域を形成する、ステップと
を包含する、方法。
【請求項５４】
前記第１のトレンチ領域に誘電材料を充填するステップをさらに包含する、請求項５３に記載の方法。
【請求項５５】
前記第２のエピタキシャル層にボディ領域を形成するステップであって、該ボディ領域は該第２のエピタキシャル層と反対の導電型である、ステップと、
該ボディ領域にソース領域を形成するステップであって、該ソース領域は、該エピタキシャル層と同じ導電型である、ステップと、
少なくとも該第２のエピタキシャル層へと延びる第２のトレンチ領域を形成するステップであって、該第２のトレンチ領域は、該第１のトレンチ領域から横方向に間隔が空けられる、ステップと、
該第２のトレンチ領域にゲートを形成するステップであって、該第２のエピタキシャル層の表面に対して垂直に延びるチャネル領域が、ボディ領域において、該ソースと該第２のエピタキシャル層との間に形成されるように、該ゲートは、該ボディ領域のうちの一部にわたって延び、該ソース領域および該第２のエピタキシャル層の上に重なる、ステップと
をさらに包含する、請求項５３に記載の方法。
【請求項５６】
前記第２のトレンチは、前記第１のトレンチよりも浅い、請求項５５に記載の方法。
【請求項５７】
ＭＯＳＦＥＴを形成する方法であって、
基板上に第１エピタキシャル層を形成するステップと、
該第１エピタキシャル層中に第１および第２ドープ領域を形成するステップであって、該第１および第２ドープ領域が該第１エピタキシャル層と反対の導電型を有する、ステップと、
該第１および第２ドープ領域ならびに該第１エピタキシャル層上に第２エピタキシャル層を形成するステップと、
第１および第２トレンチ領域を形成するステップであって、該第１トレンチ領域は該第１および第２エピタキシャル層ならびに該第１ドープ領域を通って延び、該第１ドープ領域は該第１トレンチ領域の側壁に沿って２つのフローティング不連続領域に分割され、かつ該第２トレンチ領域は該第１および第２エピタキシャル層ならびに該第２ドープ領域を通って延び、該第２ドープ領域は該第２トレンチ領域の側壁に沿って２つのフローティング不連続領域に分割される、ステップと
を包含する、方法。
【請求項５８】
それぞれ表面から前記第２エピタキシャル層へ延びる第１および第２ボディ領域を形成するステップであって、該第１ボディ領域は該第２ボディ領域から横方向に間隔をあけられてその間にＪＦＥＴ領域が形成され、該第１および第２ボディ領域は該第２エピタキシャル層と反対の導電型を有する、ステップと、
該第１および第２ボディ領域中に第１および第２ソース領域をそれぞれ形成し、該第１および第２ソース領域は該第２エピタキシャル層と同じ導電型を有する、ステップと
をさらに包含する、請求項５７に記載の方法。
【請求項５９】
前記ＪＦＥＴ領域および前記第１および第２ボディ領域の一部から絶縁されつつその上を延びるゲートを形成し、前記第１および第２ソース領域の上に重なり、チャネル領域が該第１および第２ボディ領域のそれぞれのボディ表面に沿って対応のソース領域とＪＦＥＴ領域との間に形成される、ステップ
をさらに包含する、請求項５８に記載の方法。
【請求項６０】
前記第１および第２ボディ領域のそれぞれから絶縁されつつその上を延びるゲートを形成し、チャネル領域が該第１および第２ボディ領域のそれぞれの表面に沿って対応のソース領域とＪＦＥＴ領域との間に形成され、該ゲートは該第１および第２ボディ領域の間の該ＪＦＥＴ領域の表面上で不連続である、ステップ
をさらに包含する、請求項５８に記載の方法。
【請求項６１】
前記第１ボディ領域から絶縁されつつその上を延びる第１ゲートを形成し、前記第１ソース領域および前記ＪＦＥＴ領域のそれぞれの上に重なり、第１チャネル領域が該第１ボディ領域の表面に沿って該第１ソース領域と該ＪＦＥＴ領域との間に形成される、ステップと、
前記第２ボディ領域から絶縁されつつその上を延びる第２ゲートを形成し、前記第２ソース領域および前記ＪＦＥＴ領域のそれぞれの上に重なり、第２チャネル領域が該第１ボディ領域の表面に沿って該第１ソース領域と該ＪＦＥＴ領域との間に形成される、ステップと
をさらに包含する、請求項５８に記載の方法。
【請求項６２】
前記第１ドープ領域は前記第２ドープ領域から横方向に第１距離だけ間隔をあけられ、前記第１および第２トレンチ領域のそれぞれの幅が該第１距離の１／４よりも大きい、請求項５７に記載の方法。
【請求項６３】
ＭＯＳＦＥＴを形成する方法であって、
第１半導体領域中に第１トレンチを形成するステップと、
該第１トレンチの底部に沿って第１ドープ領域を形成するステップと、
該第１トレンチを該第１半導体領域中のより深部へ延ばし、該第１ドープ領域のうち２つのフローティング不連続領域が該第１トレンチの側壁に沿って残る、ステップと
を包含する、方法。
【請求項６４】
ＭＯＳＦＥＴを形成する方法であって、
基板上に第１半導体領域を形成するステップであって、該第１半導体領域は第１表面を有する、ステップと、
該第１表面から所定の深さだけ該第１半導体領域内に延びる第１トレンチを形成するステップと、
１層のドープシリコン材料を該トレンチの側壁に沿って形成するステップであって、該ドープシリコン材料層は該第１半導体領域と反対の導電型を有する、ステップと
を包含する、方法。
【請求項６５】
前記トレンチを絶縁材料で充填するステップであって、該絶縁充填トレンチ領域の底面に沿った該絶縁材料が該第１半導体領域に直接接触する、ステップをさらに包含する、請求項６４に記載の方法。
【請求項６６】
前記第１表面から所定の深さだけ前記第１半導体領域内に延びる第２トレンチを形成するステップと、
１層のドープシリコン材料を該第２トレンチの側壁に沿って形成するステップであって、該ドープシリコン材料層は該第１半導体領域と反対の導電型を有し、前記第１トレンチおよび該第２トレンチは該第１半導体領域において間隔をあけられて配置され、その間にドリフト領域を形成し、該第１および第２トレンチのそれぞれの体積は該ドリフト体積の１／４より大きい、ステップと
をさらに包含する、請求項６４に記載の方法。
【請求項６７】
前記第１および第２トレンチのそれぞれの前記ドープシリコン層は軽度にドープされるので、前記ＭＯＳＦＥＴの動作モード中に前記第１半導体領域に形成される空乏領域は前記第１表面を離れて該第１半導体領域中へさらに延びる、請求項６６に記載の方法。
【請求項６８】
それぞれ前記第１表面から前記第１半導体領域へ延びる第１および第２ボディ領域を形成するステップであって、該第１ボディ領域は該第２ボディ領域から横方向に間隔をあけられてその間にＪＦＥＴ領域が形成され、該第１および第２ボディ領域は該第１半導体領域と反対の導電型を有する、ステップと、
該第１および第２ボディ領域中に第１および第２ソース領域をそれぞれ形成し、該第１および第２ソース領域は該第１半導体領域と同じ導電型を有する、ステップと
をさらに包含する、請求項６６に記載の方法。
【請求項６９】
前記ＪＦＥＴ領域および前記第１および第２ボディ領域の一部から絶縁されつつその上を延びるゲートを形成し、前記第１および第２ソース領域の上に重なる、チャネル領域が該第１および第２ボディ領域のそれぞれのボディ表面に沿って対応のソース領域とＪＦＥＴ領域との間に形成される、ステップ
をさらに包含する、請求項６８に記載の方法。
【請求項７０】
前記第１および第２ボディ領域のそれぞれから絶縁されつつその上を延びるゲートを形成し、チャネル領域が該第１および第２ボディ領域のそれぞれの表面に沿って対応のソース領域とＪＦＥＴ領域との間に形成され、該ゲートは該第１および第２ボディ領域の間の該ＪＦＥＴ領域の表面上で不連続である、ステップ
をさらに包含する、請求項６８に記載の方法。
【請求項７１】
前記第１表面から前記第１半導体領域に延びるボディ領域を形成するステップであって、該ボディ領域は該第１半導体領域と反対の導電型を有する、ステップと、
該ボディ領域中にソース領域形成するステップであって、該ソース領域は該第１半導体領域と同じ導電型を有する、ステップと、
該第１表面から該第１半導体領域に延びる第２トレンチを形成するステップと、
該第２トレンチ領域中に該ボディ領域の一部にわたって延びるゲートを形成し、該ソース領域および該第１半導体領域の上に重なる、該第１表面に垂直に延びるチャネル領域が該ソース領域と該第１半導体領域との間の該ボディ領域中に形成される、ステップと
をさらに包含する、請求項６４に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）のような電力電界効果トランジスタは、半導体産業において周知である。電力ＭＯＳＦＥＴの１つのタイプは、ＤＭＯＳ（二重拡散金属酸化物半導体）トランジスタである。多様なＤＭＯＳトランジスタの１つの公知のセルアレイの一部の断面図が、図１に示される。示されるように、ｎ型エピタキシャル層１０２は、ｎ型基板１００を覆い、ｎ型領域１００へとドレイン接触が作られる。ポリシリコンが充填されたトレンチは、上面からエピタキシャル層１０２へ延びる。トレンチのポリシリコン１０６ａ、１０６ｂは、酸化物層１０４ａ、１０４ｂによってエピタキシャル層から絶縁される。ｐ型ボディ領域１１０ａ、１１０ｂのソース領域１０８ａ、１０８ｂは、トレンチに隣接し、上面にある。ポリシリコンゲート１１４は、ソース領域１０８ａ，ｂの上に重なり、ボディ領域１１０ａ、ｂの表面部分の上に延び、通常メサドリフト領域と呼ばれる２つのトレンチの間の領域の表面エリアの上に延びる。金属層１１６は、ソース領域１０８ａ、ｂをボディ領域１１０ａ、ｂおよびトレンチのポリシリコン１０６ａ、ｂに電気的に短絡させる。ゲート１１４の真下にあるボディ領域１１０ａ、ｂの表面エリアは、トランジスタのチャネル領域を規定する。ゲート１１４下のボディ領域１１０ａと１１０ｂとの間のエリアは、通常、ＪＦＥＴ領域と呼ばれる。
【０００２】
正の電圧をゲートおよびドレインに印加し、ソースおよびボディ領域をグランドすると、チャネル領域が反転する。したがって、電流が、ドリフト領域および表面チャネル領域を介してドレインからソースへ流れ始める。
【０００３】
以後「ブレークダウン電圧」として参照される最大フォワードブロッキング電圧は、逆にバイアスされたボディ−ドレイン接合のアバランシブレークダウン電圧によって決定される。図１のＤＭＯＳ構造は、ポリシリコンが充填されたトレンチにより高ブレークダウン電圧を有する。ポリシリコン１０６ａ、ｂは、逆にバイアスされたボディ−ドレイン接合の結果として形成される空乏層に、ドリフト領域内へとより深くプッシュされる。電界を増加させることなく空乏領域深さを増加させることによって、ブレークダウン電圧は、ドリフト領域のドーピング濃度を減少させることに頼る必要なく増加する。そうでなければ、ドリフト領域は、トランジスタオン抵抗を増加させる。
【０００４】
図１の構造の欠点は、出力容量Ｃｏｓｓが高いことであり、この構造を、ワイヤレス通信基地局におけるパワーアンプの無線周波数（ＲＦ）デバイスのような用途にあまり適さないものにする。図１の構造の出力容量Ｃｏｓｓは、主として、（ｉ）トレンチのポリシリコンとドリフト領域（すなわち、Ｃｏｘ）との間の酸化物間の容量、これと直列な（ｉｉ）ボディ−ドリフト領域接合における空乏領域間の容量から作られる。Ｃｏｘが固定容量である一方で、空乏容量は、ボディ−ドレインバイアスに反比例する。
【０００５】
電力ＭＯＳＦＥＴのブレークダウン電圧は、セル構造だけでなく、デバイスが外側のエッジで終端する方法に依存する。デバイス全体のブレークダウン電圧を高にするためには、外側のエッジのブレークダウン電圧は、セルのブレークダウン電圧と少なくとも同じくらいの高さでなければならない。したがって、任意のセル構造に対して、高ブレークダウン電圧を示す対応する終端構造が、必要とされる。
【０００６】
ほとんどのアンプ回路では、著しい量の熱エネルギーが、トランジスタにおいて生成される。利用可能なベストクラスＡＢのＲＦパワーアンプでは、ほんの５０％効率が典型的である。高周波数用途の電力デバイスを設計する際の重要な要因は、デバイスの熱性能である。デバイス性能の要件が異なるために、電力ＭＯＳＦＥＴのセルが高密度にパッキングされ、アクティブ領域における熱の集中および低熱伝送率が生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、低出力容量、高ブレークダウン電圧、および改善された熱性能のような改善された特徴を有する電力ＭＯＳＦＥＴデバイスが、所望される。
【課題を解決するための手段】
【０００８】
本発明によると、ＭＯＳＦＥＴセル構造およびエッジ終端構造、ならびにこれを製造する方法が説明され、特に、その特徴および利点は、実質的に低減された出力容量、高ブレークダウン電圧、および改善された熱性能を示す。
【０００９】
ある実施形態では、ＭＯＳＦＥＴは、間にドリフト領域を形成するように第１の半導体領域において横方向に沿って間隔を空ける少なくとも２つの絶縁体が充填されたトレンチ領域と、２つの絶縁体が充填されたトレンチ領域のそれぞれの外周に沿って配置される少なくとも１つの抵抗素子とを含む。ドリフト領域の幅に対する絶縁体が充填されたトレンチ領域のそれぞれの幅の比は、ＭＯＳＦＥＴの出力容量が最小化されるように調整される。
【００１０】
別の実施形態では、ＭＯＳＦＥＴは、第１の表面を有する第１の半導体領域と、第１の表面から第１の半導体領域まで延びる第１のトレンチ領域と、第１のトレンチ領域の側壁に沿った少なくとも１つのフローティング不連続領域とを含む。
【００１１】
別の実施形態では、ＭＯＳＦＥＴは、第１の表面を有する第１の半導体領域と、第１の表面から第１の半導体領域まで延びる第１のトレンチ領域と、第１のトレンチ領域の側壁に沿った第１の複数の領域とを含む。
【００１２】
別の実施形態では、ＭＯＳＦＥＴは、第１の表面を有する第１の半導体領域と、それぞれ第１の表面から第１の半導体領域まで延びる第１および第２の絶縁体が充填されたトレンチ領域とを含む。第１および第２の絶縁体が充填された領域のそれぞれは、第１の半導体領域の導電型と反対の導電型のシリコンの外側の層を有する。第１および第２の絶縁体が充填されたトレンチ領域は、第１の半導体領域において間にドリフト領域を形成するように間隔を空けられ、第１および第２のトレンチ領域のそれぞれの体積が、ドリフト領域の体積の４分の１よりも大きくなる。
【００１３】
別の実施形態では、ＭＯＳＦＥＴは、基板の上に第１の半導体領域を含む。第１の半導体領域は、第１の表面を有する。ＭＯＳＦＥＴは、それぞれ第１の表面から第１の半導体領域内の所定の深さまで延びる第１および第２の絶縁体が充填されたトレンチ領域をさらに含む。第１および第２の絶縁体が充填されたトレンチ領域のそれぞれは、ドープシリコン材料の外側の層を有し、ドープシリコン材料の外側の層は、絶縁体が充填されたトレンチ領域の底面に沿って不連続であり、絶縁体が充填されたトレンチ領域の底面に沿った絶縁体材料は、第１の半導体領域と直接接触する。シリコン材料の外側の層は、第１の半導体領域の導電型と反対の導電型である。
【００１４】
別の実施形態では、ＭＯＳＦＥＴは、第１の表面を有する第１の半導体領域と、第１の表面から第１の半導体領域へと延びる第１の絶縁体が充填されたトレンチ領域と、第１の絶縁体が充填されたトレンチ領域の側壁に沿った半絶縁材料のストリップとを有する。半絶縁材料のストリップは、第１の半導体領域から絶縁される。
【００１５】
本発明の実施形態によると、ＭＯＳＦＥＴは、以下のように形成される。第１のエピタキシャル層は、基板の上に形成される。第１のドープ領域は、第１のエピタキシャル層に形成される。第１のドープ領域は、第１のエピタキシャル層の導電型と反対の導電型を有する。第２のエピタキシャル層は、第１のドープ領域および第１のエピタキシャル領域の上に形成される。第２のエピタキシャル層の表面から第１および第２のエピタキシャル層ならびに第１のドープ領域を介して延びる第１のトレンチ領域が形成され、第１のドープ領域は、第１のトレンチ領域の側壁に沿った２つのフローティング不連続領域に分割される。
【００１６】
別の実施形態によると、ＭＯＳＦＥＴは、以下のように形成される。第１のエピタキシャル層は、基板の上に形成される。第１および第２のドープ領域は、第１のエピタキシャル層に形成される。第１および第２のドープ領域は、第１のエピタキシャル層の導電型と反対の導電型を有する。第２のエピタキシャル層は、第１および第２のドープ領域および第１のエピタキシャル領域の上に形成される。第１および第２のトレンチ領域が形成され、第１のトレンチ領域は、第１および第２のエピタキシャル層ならびに第１のドープ領域を介して延び、第１のドープ領域は、第１のトレンチ領域の側壁に沿った２つのフローティング不連続領域へと分割され、第２のトレンチ領域は、第１および第２のエピタキシャル層ならびに第２のドープ領域を介して延び、第２のドープ領域は、第２のトレンチ領域の側壁に沿った２つのフローティング不連続領域に分割される。
【００１７】
別の実施形態では、ＭＯＳＦＥＴは、以下のように形成される。第１のトレンチは、第１の半導体領域に形成される。第１のドープ領域は、第１のトレンチの下部に沿って形成される。第１のトレンチは、第１の半導体領域内のより深くに延び、第１のドープ領域について、２つのフローティング不連続領域が第１のトレンチの側壁に沿ったままになる。
【００１８】
別の実施形態では、ＭＯＳＦＥＴは、以下のように形成される。第１の半導体領域は、基板上に形成される。第１の半導体領域は、第１の表面を有する。第１の表面から第１の半導体領域内の所定の深さまで延びる、第１のトレンチが形成される。ドープシリコン材料の層は、トレンチの側壁に沿って形成される。ドープシリコン材料の層は、第１の半導体領域の導電型と反対の導電型である。
【００１９】
以下の詳細な説明および添付の図面は、本発明の本質のよりよい理解を提供する。
【００２０】
本発明によるＭＯＳＦＥＴは、間にドリフト領域を形成するように第１の半導体領域の横方向に間隔が空けられた少なくとも２つの絶縁体で充填されたトレンチ領域と、該２つの絶縁体で充填されたトレンチ領域のそれぞれの外周に沿って配置される少なくとも１つの抵抗素子とを含み、該ドリフト領域の幅に対する該絶縁体で充填されたトレンチ領域のそれぞれの幅の比は、該ＭＯＳＦＥＴの出力容量が最小化されるように調整され、これにより、上記目的を達成する。
【００２１】
本発明によるＭＯＳＦＥＴは、第１の表面を有する第１の半導体領域と、該第１の表面から該第１の半導体領域へと延びる第１のトレンチ領域と、該第１のトレンチ領域の側壁に沿った少なくとも１つのフローティング不連続領域とを含み、これにより、上記目的を達成する。
【００２２】
本発明によるＭＯＳＦＥＴは、第１の表面を有する第１の半導体領域と、該第１の表面から該第１の半導体領域へと延びる第１のトレンチ領域と、該第１のトレンチ領域の側壁に沿った第１の複数の領域とを含み、これにより、上記目的を達成する。
【００２３】
前記第１の複数の領域は、前記ＭＯＳＦＥＴの動作モードの間に前記第１の半導体領域に形成される空乏領域が、前記第１の表面から離れた該第１の半導体領域へと延びるように、前記第１のトレンチ領域の外壁に沿って間隔が空けられてもよい。
【００２４】
前記第１の表面から前記第１の半導体領域へと延びるボディ領域であって、該ボディ領域は、該第１の半導体領域の導電型と反対の導電型である、ボディ領域と、該ボディ領域のソース領域であって、該ソース領域は、該第１の半導体領域と同じ導電型である、ソース領域と、該第１の表面から該第１の半導体領域へと延びる第２のトレンチ領域と、該ボディ領域の一部の間に延びる該第２のトレンチ領域のゲートであって、該ゲートは、該第１の表面に垂直に延びるチャネル領域が該ソースと該第１の半導体領域との間の該ボディ領域に形成されるように、該ソースおよび該第１の半導体領域の上に重なる、ゲートとをさらに含んでもよい。
【００２５】
それぞれ前記第１の表面から前記第１の半導体領域へと延びる第１および第２のボディ領域であって、該第１のボディ領域は、間にＪＦＥＴ領域を形成するように該第２のボディ領域から横方向に沿って間隔が空けられ、該第１および第２のボディ領域は、該第１の半導体領域の導電型と反対の導電型である、第１および第２のボディ領域と、それぞれ該第１および第２のボディ領域における第１および第２のソース領域であって、該第１および第２のソース領域は、該第１の半導体領域と同じ導電型である、第１および第２のソース領域とをさらに含んでもよい。
【００２６】
前記ＪＦＥＴ領域ならびに前記第１および第２のボディ領域の一部の上に延びるが、該ＪＦＥＴ領域ならびに該第１および第２のボディ領域の一部から絶縁されるゲートであって、該ゲートは、チャネル領域が、前記対応するソースと該ＪＦＥＴ領域との間の該第１および該第２のボディ領域のそれぞれのボディ表面に沿って形成されるように、該第１および該第２のソース領域の上に重なる、ゲートをさらに含んでもよい。
【００２７】
前記第１および第２のボディ領域のそれぞれの上に延びるが、該第１および第２のボディ領域から絶縁されるゲートであって、チャネル領域は、前記対応するソースと該ＪＦＥＴ領域との間の該第１および第２のボディ領域のそれぞれの表面に沿って形成され、該ゲートは、該第１のボディ領域と該第２のボディ領域との間の該ＪＦＥＴ領域の表面にわたって不連続である、ゲートをさらに含んでもよい。
【００２８】
前記第１のボディ領域の上に延びるが、該第１のボディ領域から絶縁される第１のゲートであって、該第１のゲートは、第１のチャネル領域が、前記第１のソースとＪＦＥＴ領域との間の該第１のボディ領域の表面に沿って形成されるように、該第１のソースおよびＪＦＥＴ領域のそれぞれの上に重なる、第１のゲートと、前記第２のボディ領域の上に延びるが、該第２のボディ領域から絶縁される第２のゲートであって、該第２のゲートは、第２のチャネル領域が、該第１のソースとＪＦＥＴ領域との間の該第１のボディ領域の表面に沿って形成されるように、前記第１のソースおよびＪＦＥＴ領域のそれぞれの上に重なる、第２のゲートとをさらに含んでもよい。
【００２９】
前記第１の半導体領域と同じ導電型の第２の半導体領域であって、該第１の半導体領域は、該第２の半導体領域の上にあり、かつ、接触し、該第２の半導体領域は、ドレイン接触領域を形成する、第２の半導体領域をさらに含んでもよい。
【００３０】
前記第１のトレンチ領域は、絶縁材料で充填されてもよい。
【００３１】
前記第１の半導体領域は、前記第１の複数の領域の導電型と反対の導電型を有してもよい。
【００３２】
前記第１の複数の領域は、不連続フローティング領域であってもよい。
【００３３】
前記第１の表面から前記第１の半導体領域へと延びる第２のトレンチ領域であって、該第２のトレンチ領域は、間にドリフト領域を形成するように該第１のトレンチ領域から横方向に沿って間隔が空けられ、該第１および該第２のトレンチ領域は、実質的に絶縁材料で充填される、第２のトレンチ領域と、該第２のトレンチ領域の外部の側壁に沿った第２の複数の領域とをさらに含んでもよい。
【００３４】
前記第１および第２のトレンチ領域のそれぞれの体積は、前記ドリフト領域の体積の４分の１より大きくてもよい。
【００３５】
前記トレンチ領域と前記第１の複数の領域の１つを組み合わせた幅は、前記第１および第２の複数の領域の隣接する領域の間の距離の４分の１より大きくてもよい。
【００３６】
終端構造をさらに含むＭＯＳＦＥＴであって、該終端構造は、前記第１の表面から前記第１の半導体領域へと延びる終端トレンチ領域であって、該終端トレンチは、半絶縁材料で充填され、該半絶縁材料は、該第１の半導体領域から絶縁される、終端トレンチ領域を含んでもよい。
【００３７】
前記終端トレンチ領域は、前記ＭＯＳＦＥＴの動作モードの間に、該終端トレンチ領域と前記第１のトレンチ領域との間の領域に実質的に均一な電界が得られるように、該第１のトレンチ領域から横方向に沿って間隔が空けられてもよい。
【００３８】
前記半絶縁材料は、前記ＭＯＳＦＥＴの動作モードの間に、前記第１の表面の上に延びる該半絶縁材料の一部の下の前記半導体領域の電界が実質的に低減されるように、前記第１のトレンチ領域から離れる方向に該第１の表面の上に延びてもよい。
【００３９】
終端構造をさらに含む上記のＭＯＳＦＥＴであって、該終端構造は、前記第１の表面から前記第１の半導体領域へと延びる絶縁体が充填された終端トレンチ領域であって、該終端トレンチ領域は、該ＭＯＳＦＥＴの動作モードの間に、該終端トレンチ領域と前記第１のトレンチ領域との間の領域に、実質的に均一な電界が得られるように、前記第１のトレンチ領域から横方向に沿って間隔が空けられた、終端トレンチ領域を含んでもよい。
【００４０】
前記終端トレンチ領域の側壁に沿った複数のフローティング領域をさらに含んでもよい。
【００４１】
本発明によるＭＯＳＦＥＴは、第１の表面を有する第１の半導体領域と、それぞれ該第１の表面から該第１の半導体領域へと延びる第１および第２の絶縁体が充填されたトレンチ領域であって、該第１および第２の絶縁体が充填されたトレンチ領域は、それぞれ該第１の半導体領域の導電型と反対の導電型のシリコンの外側の層を有する、第１および第２の絶縁体が充填されたトレンチ領域とを含み、該第１および第２の絶縁体が充填されたトレンチ領域が、該第１の半導体領域において間にドリフト領域を形成するように間隔を空けられ、該第１および第２のトレンチ領域のそれぞれの体積は、該ドリフト領域の体積の４分の１よりも大きく、これにより上記目的を達成する。
【００４２】
前記シリコンの外側の層は、前記ＭＯＳＦＥＴの動作モードの間に前記第１の半導体領域に形成される空乏領域が、前記第１の表面から離れた該第１の半導体領域へと延びるように、低ドープシリコンであってもよい。
【００４３】
前記第１の表面から前記第１の半導体領域へと延びるボディ領域であって、該ボディ領域は、該第１の半導体領域の導電型と反対の導電型である、ボディ領域と、該ボディ領域のソース領域であって、該ソース領域は、該第１の半導体領域と同じ導電型である、ソース領域と、該第１の表面から該第１の半導体領域へと延びる第２のトレンチ領域と、該ボディ領域の一部の間に延びる該第２のトレンチ領域のゲートであって、該ゲートは、該第１の表面に垂直に延びるチャネル領域が該ソースと該第１の半導体領域との間の該ボディ領域に形成されるように、該ソースおよび該第１の半導体領域の上に重なる、ゲートとをさらに含んでもよい。
【００４４】
それぞれ前記第１の表面から前記第１の半導体領域へと延びる第１および第２のボディ領域であって、該第１のボディ領域は、間にＪＦＥＴ領域を形成するように該第２のボディ領域から横方向に沿って間隔が空けられ、該第１および第２のボディ領域は、該第１の半導体領域の導電型と反対の導電型である、第１および第２のボディ領域と、それぞれ該第１および第２のボディ領域における第１および第２のソース領域であって、該第１および第２のソース領域は、該第１の半導体領域と同じ導電型である、第１および第２のソース領域とをさらに含んでもよい。
【００４５】
前記ＪＦＥＴ領域ならびに前記第１および第２のボディ領域の一部の上に延びるが、該ＪＦＥＴ領域ならびに該第１および第２のボディ領域の一部から絶縁されるゲートであって、該ゲートは、チャネル領域が、前記対応するソースと該ＪＦＥＴ領域との間の該第１および該第２のボディ領域のそれぞれのボディ表面に沿って形成されるように、該第１および該第２のソース領域の上に重なる、ゲートをさらに含んでもよい。
【００４６】
前記第１および第２のボディ領域のそれぞれの上に延びるが、該第１および第２のボディ領域から絶縁されるゲートであって、チャネル領域は、前記対応するソースと該ＪＦＥＴ領域との間の該第１および第２のボディ領域のそれぞれの表面に沿って形成され、該ゲートは、該第１のボディ領域と該第２のボディ領域との間の該ＪＦＥＴ領域の表面にわたって不連続である、ゲートをさらに含んでもよい。
【００４７】
本発明によるＭＯＳＦＥＴは、基板の上の第１の半導体領域であって、該第１の半導体領域は、第１の表面を有する、該第１の半導体領域と、それぞれ該第１の表面から該第１の半導体領域内の所定の深さまで延びる第１および第２の絶縁体が充填されたトレンチ領域であって、該第１および第２の絶縁体が充填されたトレンチ領域はそれぞれ、該絶縁体が充填されたトレンチ領域の底面に沿って不連続となるドープシリコン材料の外側の層を有することにより、該絶縁体が充填されたトレンチ領域の底面に沿った該絶縁体材料は、該第１の半導体領域に直接接触し、該シリコン材料の外側の層は、該第１の半導体領域の導電型の反対の導電型である、第１および第２の絶縁体が充填されたトレンチ領域とを含み、これにより上記目的を達成する。
【００４８】
前記第１および第２の絶縁体が充填されたトレンチ領域は、前記第１の半導体領域において間にドリフト領域を形成するように間隔を空けられ、該第１および第２の絶縁体が充填されたトレンチ領域のそれぞれの体積は、該ドリフト領域の体積の４分の１より大きくてもよい。
【００４９】
前記第１および第２の絶縁体が充填されたトレンチ領域のそれぞれのドープシリコンの外側の層は、前記ＭＯＳＦＥＴの動作モードの間に前記第１の半導体領域に形成される空乏領域が、前記第１の表面から離れた該第１の半導体領域へとさらに延びるように、低ドープシリコンであってもよい。
【００５０】
前記第１の表面から前記第１の半導体領域へと延びるボディ領域であって、該ボディ領域は、該第１の半導体領域の導電型と反対の導電型である、ボディ領域と、該ボディ領域のソース領域であって、該ソース領域は、該第１の半導体領域と同じ導電型である、ソース領域と、該第１の表面から該第１の半導体領域へと延びる第２のトレンチ領域と、該ボディ領域の一部の間に延びる該第２のトレンチ領域のゲートであって、該ゲートは、該第１の表面に垂直に延びるチャネル領域が該ソースと該第１の半導体領域との間の該ボディ領域に形成されるように、該ソースおよび該第１の半導体領域の上に重なる、ゲートとをさらに含んでもよい。
【００５１】
それぞれ前記第１の表面から前記第１の半導体領域へと延びる第１および第２のボディ領域であって、該第１のボディ領域は、間にＪＦＥＴ領域を形成するように該第２のボディ領域から横方向に沿って間隔が空けられ、該第１および第２のボディ領域は、該第１の半導体領域の導電型と反対の導電型である、第１および第２のボディ領域と、それぞれ該第１および第２のボディ領域における第１および第２のソース領域であって、該第１および第２のソース領域は、該第１の半導体領域と同じ導電型である、第１および第２のソース領域とをさらに含んでもよい。
【００５２】
前記ＪＦＥＴ領域ならびに前記第１および第２のボディ領域の一部の上に延びるが、該ＪＦＥＴ領域ならびに該第１および第２のボディ領域の一部から絶縁されるゲートであって、該ゲートは、チャネル領域が、前記対応するソースと該ＪＦＥＴ領域との間の該第１および該第２のボディ領域のそれぞれのボディ表面に沿って形成されるように、該第１および該第２のソース領域の上に重なる、ゲートをさらに含んでもよい。
【００５３】
前記第１および第２のボディ領域のそれぞれの上に延びるが、該第１および第２のボディ領域から絶縁されるゲートであって、チャネル領域は、前記対応するソースと該ＪＦＥＴ領域との間の該第１および第２のボディ領域のそれぞれの表面に沿って形成され、該ゲートは、該第１のボディ領域と該第２のボディ領域との間の該ＪＦＥＴ領域の表面にわたって不連続である、ゲートをさらに含んでもよい。
【００５４】
終端構造をさらに含む上記に記載のＭＯＳＦＥＴであって、該終端構造は、前記第１の表面から前記第１の半導体領域へと延びる終端トレンチ領域であって、該終端トレンチは、半絶縁材料で充填され、該半絶縁材料は、該第１の半導体領域から絶縁される、終端トレンチ領域を含んでもよい。
【００５５】
前記終端トレンチ領域は、前記ＭＯＳＦＥＴの動作モードの間に、該終端トレンチ領域と前記第１および第２のトレンチ領域との間の領域に実質的に均一な電界が得られるように、該第１および第２のトレンチ領域から横方向に沿って間隔が空けられてもよい。
【００５６】
前記ＭＯＳＦＥＴの動作モード中、前記第１の表面上で延びる前記半絶縁材料の一部の下の前記第１の半導体領域における電界が実質的に低減されるように、該半絶縁材料は、該第１の表面上で、前記第１および第２のトレンチ領域から離れる方向に延びていてもよい。
【００５７】
終端構造をさらに含む上記のＭＯＳＦＥＴであって、該終端構造は、前記第１の表面から前記第１の半導体領域へと延びる絶縁体が充填された終端トレンチ領域であって、該終端トレンチ領域は、前記第１および第２のトレンチ領域から横方向に間隔が開けられ、該ＭＯＳＦＥＴの動作モード中、該終端トレンチ領域と該第１および第２のトレンチ領域との間の領域において実質的に均一な電界が得られてもよい。
【００５８】
本発明によるＭＯＳＦＥＴは、第１の表面を有する第１の半導体領域と、該第１の表面から該第１の半導体領域へと延びる第１の絶縁体充填トレンチ領域と、該第１の絶縁体充填トレンチ領域の側壁に沿った半絶縁材料のストリップであって、該半絶縁材料のストリップは、該第１の半導体領域から絶縁されている、ストリップとを含んでもよい。
【００５９】
前記第１の表面から前記第１の半導体領域内の所定の深さまで延びる第２の絶縁体充填トレンチ領域をさらに含むＭＯＳＦＥＴであって、該第２の絶縁体充填トレンチ領域は、その側壁に沿って、半絶縁材料のストリップを有し、該半絶縁材料のストリップは、該第１の半導体領域から絶縁され、前記第１および第２の絶縁体充填トレンチ領域は、該第１の半導体領域において、間隔が開けられて、間にドリフト領域を形成し、該第１および第２の絶縁体充填トレンチ領域のそれぞれの体積は、該ドリフト領域の体積の４分の１よりも大きくてもよい。
【００６０】
前記第１の表面から前記第１の半導体領域へと延び、前記第１の半導体領域と反対の導電型である、ボディ領域と、該ボディ領域内にあり、該第１の半導体領域と同じ導電型である、ソース領域と、該第１の表面から該第１の半導体領域へと延びる第２のトレンチ領域と、該ソースと該第１の半導体領域との間のボディ領域に、該第１の表面へと垂直に延びるチャネル領域が形成されるように、該ボディ領域のうちの一部にわたって延び、該ソースおよび該第１の半導体領域の上に重なる、第２のトレンチ領域内のゲートとをさらに含んでもよい。
【００６１】
それぞれ前記第１の表面から前記第１の半導体領域へと延びる第１および第２のボディ領域であって、該第１のボディ領域は、該第２のボディ領域から横方向に間隔が空けられて、間にＪＦＥＴ領域に形成し、該第１および第２のボディ領域の導電型が該第１の半導体領域の導電型と反対である、第１および第２のボディ領域と、それぞれ、該第１および第２のボディ領域内にあり、該第１の半導体領域と同じ導電型である、第１および第２のソース領域とをさらに含んでもよい。
【００６２】
前記ＪＦＥＴ領域ならびに前記第１および第２のボディ領域の一部の上で延び、該ＪＦＥＴ領域ならびに該および第２のボディ領域から絶縁され、対応するソースと該ＪＦＥＴ領域との間の該第１および第２のボディ領域のそれぞれのボディ表面に沿ってチャネル領域が形成されるように、前記第１および第２のソース領域の上に重なるゲートをさらに含んでもよい。
【００６３】
対応するソースとＪＦＥＴ領域との間の前記第１および第２のボディ領域のそれぞれの表面に沿ってチャネル領域が形成されるように、該第１および第２のボディ領域のそれぞれの上で延び、該第１および第２のボディ領域のそれぞれから絶縁されているゲートをさらに含むＭＯＳＦＥＴであって、該ゲートは、該第１および第２のボディ領域の間のＪＦＥＴ領域の表面にわたって不連続であってもよい。
【００６４】
前記半絶縁材料のストリップは、酸素ドープポリシリコン材料から形成されてもよい。
【００６５】
ソース領域をさらに含むＭＯＳＦＥＴであって、前記半絶縁材料のストリップは、該ソース領域に電気的に接続されていてもよい。
【００６６】
前記半絶縁材料のストリップのそれぞれは、周りの領域から絶縁されていてもよい。
【００６７】
前記半導体材料のストリップのそれぞれは、フローティングしていてもよい。
【００６８】
ドレインおよびソースをさらに含むＭＯＳＦＥＴであって、前記半絶縁材料のストリップのそれぞれは、該ドレインと該ソースとの間に電気的に接続されていてもよい。
【００６９】
ドレインおよびソースをさらに含むＭＯＳＦＥＴであって、前記半絶縁材料のストリップのそれぞれは、該ドレインと該ソースとの間に電気的に接続されており、該ＭＯＳＦＥＴの動作モード中、前記半絶縁材料のストリップのそれぞれが、該ストリップの一方の端部から該ストリップの反対側の端部まで、線形電圧勾配を達成してもよい。
【００７０】
前記第１の半導体領域は、該第１の半導体領域と同じ導電型の第２の半導体領域の上にあり、かつ、接触しており、該第２の半導体領域は、該第１の半導体領域よりも高いドーピング濃度を有し、前記半絶縁材料のストリップは、該第１の半導体領域を通じて延び、該第２の半導体領域で終端していてもよい。
【００７１】
前記第１の半導体領域は、該第１の半導体領域と同じ導電型の第２の半導体領域の上にあり、かつ、接触しており、該第２の半導体領域は、該第１の半導体領域よりも高いドーピング濃度を有し、前記第１の絶縁体充填トレンチは、該第１の半導体領域を通じて延び、該第２の半導体領域で終端していてもよい。
【００７２】
本発明による方法は、ＭＯＳＦＥＴを形成する方法であって、基板の上に第１のエピタキシャル層を形成するステップと、該第１のエピタキシャル層に第１のドープ領域を形成するステップであって、該第１のドープ領域は、該第１のエピタキシャル層の導電型と反対の導電型を有する、ステップと、前記第１のドープ領域および第１のエピタキシャル領域の上に第２のエピタキシャル層を形成するステップと、該第１のドープ領域が、該第１のトレンチ領域の側壁に沿って、２つのフローティングしている不連続領域に分割されるように、前記第２のエピタキシャル層の表面から、前記第１および第２のエピタキシャル層ならびに該第１のドープ領域を通じて延びる第１のトレンチ領域を形成する、ステップとを包含し、これにより上記目的を達成する。
【００７３】
前記第１のトレンチ領域に誘電材料を充填するステップをさらに包含してもよい。
【００７４】
前記第２のエピタキシャル層にボディ領域を形成するステップであって、該ボディ領域は該第２のエピタキシャル層と反対の導電型である、ステップと、該ボディ領域にソース領域を形成するステップであって、該ソース領域は、該エピタキシャル層と同じ導電型である、ステップと、少なくとも該第２のエピタキシャル層へと延びる第２のトレンチ領域を形成するステップであって、該第２のトレンチ領域は、該第１のトレンチ領域から横方向に間隔が空けられる、ステップと、該第２のトレンチ領域にゲートを形成するステップであって、該第２のエピタキシャル層の表面に対して垂直に延びるチャネル領域が、ボディ領域において、該ソースと該第２のエピタキシャル層との間に形成されるように、該ゲートは、該ボディ領域のうちの一部にわたって延び、該ソース領域および該第２のエピタキシャル層の上に重なる、ステップとをさらに包含してもよい。
【００７５】
前記第２のトレンチは、前記第１のトレンチよりも浅くてもよい。
【００７６】
本発明による方法は、ＭＯＳＦＥＴを形成する方法であって、基板上に第１エピタキシャル層を形成するステップと、該第１エピタキシャル層中に第１および第２ドープ領域を形成するステップであって、該第１および第２ドープ領域が該第１エピタキシャル層と反対の導電型を有する、ステップと、該第１および第２ドープ領域ならびに該第１エピタキシャル層上に第２エピタキシャル層を形成するステップと、第１および第２トレンチ領域を形成するステップであって、該第１トレンチ領域は該第１および第２エピタキシャル層ならびに該第１ドープ領域を通って延び、該第１ドープ領域は該第１トレンチ領域の側壁に沿って２つのフローティング不連続領域に分割され、かつ該第２トレンチ領域は該第１および第２エピタキシャル層ならびに該第２ドープ領域を通って延び、該第２ドープ領域は該第２トレンチ領域の側壁に沿って２つのフローティング不連続領域に分割される、ステップとを包含し、これにより上記目的を達成する。
【００７７】
それぞれ表面から前記第２エピタキシャル層へ延びる第１および第２ボディ領域を形成するステップであって、該第１ボディ領域は該第２ボディ領域から横方向に間隔をあけられてその間にＪＦＥＴ領域が形成され、該第１および第２ボディ領域は該第２エピタキシャル層と反対の導電型を有する、ステップと、該第１および第２ボディ領域中に第１および第２ソース領域をそれぞれ形成し、該第１および第２ソース領域は該第２エピタキシャル層と同じ導電型を有する、ステップとをさらに包含してもよい。
【００７８】
前記ＪＦＥＴ領域および前記第１および第２ボディ領域の一部から絶縁されつつその上を延びるゲートを形成し、前記第１および第２ソース領域の上に重なり、チャネル領域が該第１および第２ボディ領域のそれぞれのボディ表面に沿って対応のソース領域とＪＦＥＴ領域との間に形成される、ステップをさらに包含してもよい。
【００７９】
前記第１および第２ボディ領域のそれぞれから絶縁されつつその上を延びるゲートを形成し、チャネル領域が該第１および第２ボディ領域のそれぞれの表面に沿って対応のソース領域とＪＦＥＴ領域との間に形成され、該ゲートは該第１および第２ボディ領域の間の該ＪＦＥＴ領域の表面上で不連続である、ステップをさらに包含してもよい。
【００８０】
前記第１ボディ領域から絶縁されつつその上を延びる第１ゲートを形成し、前記第１ソース領域および前記ＪＦＥＴ領域のそれぞれの上に重なり、第１チャネル領域が該第１ボディ領域の表面に沿って該第１ソース領域と該ＪＦＥＴ領域との間に形成される、ステップと、前記第２ボディ領域から絶縁されつつその上を延びる第２ゲートを形成し、前記第２ソース領域および前記ＪＦＥＴ領域のそれぞれの上に重なり、第２チャネル領域が該第１ボディ領域の表面に沿って該第１ソース領域と該ＪＦＥＴ領域との間に形成される、ステップとをさらに包含してもよい。
【００８１】
前記第１ドープ領域は前記第２ドープ領域から横方向に第１距離だけ間隔をあけられ、前記第１および第２トレンチ領域のそれぞれの幅が該第１距離の１／４よりも大きくてもよい。
【００８２】
本発明による方法は、ＭＯＳＦＥＴを形成する方法であって、第１半導体領域中に第１トレンチを形成するステップと、該第１トレンチの底部に沿って第１ドープ領域を形成するステップと、該第１トレンチを該第１半導体領域中のより深部へ延ばし、該第１ドープ領域のうち２つのフローティング不連続領域が該第１トレンチの側壁に沿って残る、ステップとを包含し、これにより上記目的を達成する。
【００８３】
本発明による方法は、ＭＯＳＦＥＴを形成する方法であって、基板上に第１半導体領域を形成するステップであって、該第１半導体領域は第１表面を有する、ステップと、該第１表面から所定の深さだけ該第１半導体領域内に延びる第１トレンチを形成するステップと、１層のドープシリコン材料を該トレンチの側壁に沿って形成するステップであって、該ドープシリコン材料層は該第１半導体領域と反対の導電型を有する、ステップとを包含し、これにより上記目的を達成する。
【００８４】
前記トレンチを絶縁材料で充填するステップであって、該絶縁充填トレンチ領域の底面に沿った該絶縁材料が該第１半導体領域に直接接触する、ステップをさらに包含してもよい。
【００８５】
前記第１表面から所定の深さだけ前記第１半導体領域内に延びる第２トレンチを形成するステップと、１層のドープシリコン材料を該第２トレンチの側壁に沿って形成するステップであって、該ドープシリコン材料層は該第１半導体領域と反対の導電型を有し、前記第１トレンチおよび該第２トレンチは該第１半導体領域において間隔をあけられて配置され、その間にドリフト領域を形成し、該第１および第２トレンチのそれぞれの体積は該ドリフト体積の１／４より大きい、ステップとをさらに包含してもよい。
【００８６】
前記第１および第２トレンチのそれぞれの前記ドープシリコン層は軽度にドープされるので、前記ＭＯＳＦＥＴの動作モード中に前記第１半導体領域に形成される空乏領域は前記第１表面を離れて該第１半導体領域中へさらに延びてもよい。
【００８７】
それぞれ前記第１表面から前記第１半導体領域へ延びる第１および第２ボディ領域を形成するステップであって、該第１ボディ領域は該第２ボディ領域から横方向に間隔をあけられてその間にＪＦＥＴ領域が形成され、該第１および第２ボディ領域は該第１半導体領域と反対の導電型を有する、ステップと、該第１および第２ボディ領域中に第１および第２ソース領域をそれぞれ形成し、該第１および第２ソース領域は該第１半導体領域と同じ導電型を有する、ステップとをさらに包含してもよい。
【００８８】
前記ＪＦＥＴ領域および前記第１および第２ボディ領域の一部から絶縁されつつその上を延びるゲートを形成し、前記第１および第２ソース領域の上に重なる、チャネル領域が該第１および第２ボディ領域のそれぞれのボディ表面に沿って対応のソース領域とＪＦＥＴ領域との間に形成される、ステップをさらに包含してもよい。
【００８９】
前記第１および第２ボディ領域のそれぞれから絶縁されつつその上を延びるゲートを形成し、チャネル領域が該第１および第２ボディ領域のそれぞれの表面に沿って対応のソース領域とＪＦＥＴ領域との間に形成され、該ゲートは該第１および第２ボディ領域の間の該ＪＦＥＴ領域の表面上で不連続である、ステップをさらに包含してもよい。
【００９０】
前記第１表面から前記第１半導体領域に延びるボディ領域を形成するステップであって、該ボディ領域は該第１半導体領域と反対の導電型を有する、ステップと、該ボディ領域中にソース領域形成するステップであって、該ソース領域は該第１半導体領域と同じ導電型を有する、ステップと、該第１表面から該第１半導体領域に延びる第２トレンチを形成するステップと、該第２トレンチ領域中に該ボディ領域の一部にわたって延びるゲートを形成し、該ソース領域および該第１半導体領域の上に重なる、該第１表面に垂直に延びるチャネル領域が該ソース領域と該第１半導体領域との間の該ボディ領域中に形成される、ステップとをさらに包含してもよい。
【発明の効果】
【００９１】
ＭＯＳＦＥＴセル構造、エッジ終端構造、およびそれらを製造する方法が本発明に従って記載される。他の特徴および利点では、セルおよび終端構造、およびそれらを製造する方法は、実質的に低下した出力容量、高ブレークダウン電圧、および改善した温度性能を示す。
【発明を実施するための最良の形態】
【００９２】
図２は、本発明の実施形態による電力ＭＯＳＦＥＴセルアレイの断面図を示す。図示されるように、ゲート端末２０５とソース端末２０７との両方は、デバイスの上面に沿って配置され、ドレイン端末２０３は、底面に沿って配置される。ドレイン端末２０３は、ドレイン接触部として機能する高ドープ領域２００を通して、軽ドープエピタキシャル領域２０２に接続される。酸化物充填トレンチ領域２０４ａ、２０４ｂは、その上面からそのエピタキシャル領域２０２の所定の深さだけ延びている。不連続フローティングｐ型領域２０６ａ、２０６ｂは、トレンチ領域２０４ａ、ｂの外部側壁に沿って間隔を空けている。Ｐ型ボディ領域２０８ａ、２０８ｂは、トレンチ領域２０４ａ、ｂに隣接したエピタキシャル領域内に上面から延びる。図示されるように、ボディ領域２０８ａ、ｂは、高ドープｐ＋領域２１０ａ、ｂを含むが、これらのｐ＋領域は、所望の場合、取り除かれてもよい。ソース領域２１２ａ、ｂは、図示されるように、ボディ領域２０８ａ、ｂに形成される。
【００９３】
ポリシリコンゲート２１６は、ソース領域２１２ａ、ｂ上を覆い、ボディ領域２０８ａ、ｂの表面面積、およびボディ領域２０８ａと２０８ｂとの間のエピタキシャル領域２０２の表面面積で拡張している。ゲート２１６は、ゲート酸化物２１４によって下の領域と絶縁している。ゲート２１６の直下の、ボディ領域２０８ａ、ｂの表面面積は、チャネル領域を形成する。金属層２１８は、その構造の上面を覆い、共通ソース−ボディ接触部を形成する。
【００９４】
トレンチ２０４ａと２０４ｂとの間のエピタキシャル領域の面積は、以後、ドリフト領域２０９と呼ぶ。デバイスをオンにするために、ゲート、ドレイン、およびソース端末に適切なバイアスが加えられると、ドレイン接触領域２００、ドリフト領域２０９、チャネル領域、ソース拡散領域２１２ａ、ｂ、最後に金属層２１８を通って、ドレイン端末２０３とソース端末２０７との間を電流が流れる。
【００９５】
図１と図２とを比較すると、トレンチ内のポリシリコン１０６ａ、ｂ（図１）が絶縁材料と置き換わり、図１の構造の出力キャパシタンス（すなわち、Ｃｏｘ）に対して大きく寄与するものが取り除かれていることが理解される。そのポリシリコンを二酸化シリコン等の絶縁体と交換することによって、間隔電荷領域のより大きな部分がシリコンではなく絶縁体を介しているように見える。絶縁体の誘電率は、シリコンの誘電率よりも低いため（二酸化シリコンの場合、約３分の１より小さい）、（特に、印加電圧が低い場合）その境界に沿った間隔電荷領域の面積は減少し、出力容量は、非常に低下する（少なくとも３分の１）。
【００９６】
上記のように、従来技術の図１の構造におけるトレンチのポリシリコンは、ドリフト領域内により深く空乏領域を押すことによってセルブレークダウン電圧を改善することを助ける。ポリシリコンを取り除くことによって、電界を減少させる他の手段が用いられない場合、ブレークダウン電圧が低下される結果となる。フローティングｐ領域２０６ａ、ｂは、電界を減少させる役目を果たす。図２において、ドレイン電圧が増加するにつれて電界が上昇するため、フローティングｐ領域２０６ａ、ｂは、間隔電荷領域のそれらの位置によって決定された対応する電位を得る。これらのｐ領域のフローティング電位によって、電界がドリフト領域により深く拡散し、ドリフト領域の深さ全体においてより均一な電界を生じ、より高ブレークダウン電圧となる。従って、図１の構造のブレークダウン電圧特性と類似したブレークダウン電圧特性が達成されるが、出力容量は、より低くなっている。
【００９７】
フローティングｐ領域２０６ａ、ｂは、ドリフト領域２０９の幅を減少させる逆の効果を有し、デバイスがオン状態のときにそれらのドリフト領域２０９を通って電流が流れることにより、結果的に、オンレジスタンス（ｏｎ‐ｒｅｓｉｓｔａｎｃｅ）が上昇する。しかし、オンレジスタンス上のフローティングｐ領域の悪影響は、ドリフト領域の電荷密度とフローティングｐ領域のこのような特徴（例えば、サイズ、ドーピング密度、それらの間の間隔Ｌｐ）との間の最適なバランスを得ることによって低下され得る。例えば、より高電荷密度のドリフト領域は、より小さな間隔Ｌｐを必要とする。逆もまた成り立つ。さらに、フローティングｐ領域がチャネル内の表面近くの電界を低下させるため、そのチャネル長は、デバイスのオンレジスタンスおよび一般的性能を高周波増幅器として改善するために減少され得る。
【００９８】
８０〜１００Ｖのブレークダウン電圧が所望されるある１つの実施形態において、エピタキシャル領域２０２は、５×１０１５〜１×１０１６ｃｍ−３の領域のドーピング密度を有し、フローティングｐ領域２０６ａ、ｂは、エピタキシャル領域のドーピング密度の５〜１０倍のドーピング密度を有する。図３（１ａ）〜図３（１ｅ）は、図２の構造を形成するためのプロセスステップの例示的なセットを示す断面図である。図３（１ａ）では、第１のｎエピタキシャル層３０２が、従来の方法を用いて高ドープ基板３００上に堆積される。ｐ領域３０６、３０８は、マスク３０４を通してｐ型不純物（例えば、ボロン）をインプラントすることによって形成される。マスク３０４の開口部のサイズは、トレンチの所望の幅、およびフローティングｐ領域の所望の幅に依存し、それらは、デバイス性能ターゲットによって影響される。ある１つの実施形態では、トレンチのターゲット幅は、１〜５μｍの範囲であり、ｐ領域３０６、３０８の幅は、トレンチの幅よりも少なくとも１μｍ広く、隣接しているｐ領域３０６と３０８との間の横方向の間隔は、少なくとも１μｍであり、ｎエピタキシャル層３０２は、約２×１０１６ｃｍ−３のドーピング密度、２〜５μｍの範囲の厚さを有する。
【００９９】
図３（１ｂ）では、図３（１ａ）のステップと類似のステップが実行され、第２のｎエピタキシャル層３１６およびｐ領域３１０、３１２を形成する。これらのステップは、所望の数のフローティングｐ領域に依存して繰り返され得る。あるいは、図３（１ｂ）のステップが取り除かれて、各トレンチの側壁に沿って１つのフローティングｐ領域のみを形成してもよい。
【０１００】
図３（１ｃ）では、デバイスボディおよびソース領域を受ける最終的なエピタキシャル層３２０が堆積される。エピタキシャル領域３０２、３１６および３２０を形成する際に用いられる堆積技術は同じであるが、各エピタキシャル領域のドーピング密度は、ドリフト領域の所望の特性に依存して変化され得る。同様に、ｐ領域３０６、３０８は、所望の場合、ｐ領域３１０、３１２とは異なるドーピング密度を有するようにインプラントされてもよい。
【０１０１】
図３（１ｄ）では、マスク３３０および従来のシリコントレンチエッチング技術は、３つのエピタキシャル層３０２、３１６、３２０、およびｐ領域３０６、３０８、３１０、３１２の中央部を通してエッチングされるために用いられ、トレンチ３２２ａ、３２２ｂ、ならびに、対応するフローティングｐ領域３０６ａ、ｂ、３０８ａ、ｂ、３１０ａ、ｂおよび３１２ａ、ｂを形成する。マスク３３０内の開口部の幅は、フローティングｐ領域の幅に対して酸化物トレンチの幅を決定する。
【０１０２】
トレンチ表面を用意した後、そのトレンチ表面上に比較的薄い絶縁体（例えば、約３００〜５００Åの熱酸化物）を成長させる。トレンチ３２２ａ、ｂは、その後、従来の一体（ｃｏｎｆｏｒｍａｌ）コーティング法および／またはスピン−オングラス（ＳＯＧ）法を用いて、二酸化シリコン等の誘電体材料で充填される。出力容量を減少させるために低ｋ誘電体がトレンチ３２２ａ、ｂを充填させるために用いられてもよい。自己整合（ｓｅｌｆ‐ａｌｉｇｎｅｄ）ゲートＤＭＯＳ構造を形成するために用いられた従来のプロセスステップは、その後、図３ｅに示されるゲート構造を形成するために実行される。
【０１０３】
図２の構造を製造する別の方法は、図３（２ａ）〜図３（２ｃ）の単純化された断面図を用いて次に説明される。図３（２ａ）では、初期ｎエピタキシャル層３４２が高ドープ基板３４０上に堆積され、その後、トレンチ３４４ａがｎエピタキシャル層３４２に形成され、その後、インプラントステップがトレンチ３４４ａの底部においてｐ領域３４６を形成するために実行され、ｐドーパントをエピタキシャル領域３４２内にさらに拡散させる拡散ステップが続く。図３（２ｂ）では、トレンチ３４４ａがｐ領域３４６を通過してエピタキシャル領域３４２内にさらにエッチングされ、より深いトレンチ３４４ｂを形成し、図３（２ａ）のステップと類似したインプラントおよび拡散ステップは、トレンチ３４４ｂの底部においてｐ領域３４８を形成するために実行される。図３（２ｃ）では、トレンチ３４４ｂは、エピタキシャル領域３４２内へとｐ領域３４８を通ってエッチングされて、さらに深いトレンチ３４４ｃを形成し、その後、トレンチ３４４ｃは、適切な絶縁体によって充填される。従って、絶縁体充填トレンチ３４４ｃ、フローティングｐ領域３４６ａ、ｂおよび３４８ａ、ｂが形成される。残りのプロセスステップは、図３（１ｅ）と共に記載されるステップに類似している。
【０１０４】
図２をさらに参照すると、フローティングｐ領域によって可能とされた垂直電荷制御によって、そのセルは、デバイスの電気的特性に影響を与えることなく、横方向に間隔を空けることが可能となる。さらにセルの間隔を空けることによって、各セルによって発生した熱がより広い領域に拡散し、隣接したセル間の熱の相互作用があまり起こらない。従って、より低いデバイス温度が達成される。
【０１０５】
効率的な垂直電荷制御を達成するために、隣接するフローティングｐ領域２０６ａと２０６ｂとの間の間隔Ｌｐ（図２）は、注意深く設計される必要がある。ある１つの実施形態において、間隔Ｌｐは、次の定義（ドリフト領域のドーピング密度と間隔Ｌｐの積が２×１０１２〜４×１０１２ｃｍ−２の範囲内である）に従って決定される。従って、例えば、５×１０１５ｃｍ−３のドリフト領域ドーピング密度の場合、間隔Ｌｐは、約４μｍである必要がある。一度、最適な間隔Ｌｐが決定されると、隣接したトレンチ２０４ａ、ｂの中心軸間の間隔Ｌｃは、デバイスの電気的特性に影響を与えることなく、独立して増加され得る。
【０１０６】
Ｌｃ間隔を増やして、Ｌｐ間隔を一定に保つ２つの方法が図４および５に示される。図４では、ソースおよびボディ領域に沿った不連続フローティングｐ領域４０６ａ、ｂが、より広いＬｃ間隔を達成するために、隣接しているトレンチ間の領域のより大きな部分を介して拡張されている。ある１つの実施形態において、１つのトレンチ（例えば、４０４ｂ）と第１の複数のフローティング領域（例えば、４０６ｂ）のうちの１つとの組み合わせた幅は、間隔Ｌｐの４分の１よりも大きい。この図４の実施形態は、Ｗｔの幅を有するトレンチが最大サイズに厳密に（ｔｉｇｈｔｌｙ）制限される技術において特に有効である。トレンチ幅が厳密に（ｔｉｇｈｔｌｙ）制限されない場合、図５に示されるように、トレンチの幅は、より広いＬｃ間隔を得るために増加され得るが、間隔Ｌｐは、一定に保たれる。
【０１０７】
図４の利点を越える図５の構造の利点は、出力キャパシタンスがより低いことである。その理由は、フローティングｐ領域がより小さいことと、空乏領域のより大きな部分がより広い絶縁体充填トレンチに発生することである。従って、セル構造を設計して、ドリフト領域の体積に対するトレンチ絶縁体の体積の比を高くすることによって、より広いサイズのトレンチが原因である出力キャパシタンスの減少が促進され得る。また、トレンチをより広くすることによって、結果的に、温度性能が改善される。ある１つの実施形態において、そのトレンチの絶縁体の体積は、ドリフト領域の体積の少なくとも４分の１である。従って、トレンチの体積が大きくなると、出力キャパシタンスがより低くなり、デバイスの温度性能がより良くなる。しかし、トレンチをダイの厚さ（例えば、１００μｍ）よりも広くする際には、ほとんど増えない。
【０１０８】
図２〜図５がトレンチの側壁に沿って複数のフローティングｐ領域を示すが、本発明は、それらに制限されない。デバイス性能の必要条件および設計目標に応じて、１つのフローティングｐ領域のみがトレンチの各側壁に沿って形成され得る。
【０１０９】
図６は、本発明の別の実施形態による電力ＭＯＳＦＥＴセルアレイの断面図を示す。図６の構造は、図２の構造に類似している。しかし、フローティングｐ領域２０６ａ、ｂ（図２）が取り除かれ、ｐ層（ｐライナー（Ｌｉｎｅｒ））６０６ａ、ｂがトレンチ６０４ａおよび６０４ｂの外周に沿って導入されていることを除く。フローティングｐ領域２０６ａ、ｂと同様に、空乏領域をドリフト領域により深く広げることに役立ち、従って、ブレークダウン電圧を改善する。Ｐライナー６０６ａ、ｂは、ボディ領域６０８ａ、ｂと電気的に接触しているため、ボディ領域６０８ａ、ｂと同じ電位へとバイアスされる。
【０１１０】
図７では、図５と同様に、酸化物トレンチの幅Ｗｔは、改善された温度性能を達成するために増加されるが、Ｌｐ間隔は、同じ最適値において維持される。図７の構造の欠点は、ｐライナー７０６ａ、ｂにより、間隔電荷領域がトレンチの全等高線（ｃｏｎｔｏｕｒ）に従うために、そのｐライナー７０６ａ、ｂは、結果的に、より高出力のキャパシタンスとなることである。ｐライナーの出力キャパシタンスへの寄与を減少させる１つのアプローチは、図８に示されるように、トレンチの底部を介して拡張するｐライナーの一部を取り除くことである。この様態で、出力キャパシタンスを減少し、同じブレークダウン電圧が維持される。なぜなら、ｐストリップ８０６ａ、ｂ（図８）が空乏領域をより深くドリフト領域内へと広げるからである。
【０１１１】
図８の構造を形成する例示的なプロセスステップのセットが図９ａ〜９ｃに示される。図９ａでは、従来のシリコントレンチエッチング法によるハードマスク９０６が、エピタキシャル領域９０２をエッチングして、広いトレンチ９０４ａ、９０４ｂを形成するために用いられる。同じマスクを用いて、ｐライナー９０８は、約４５度の角度でトレンチの側壁および底部内へとｐ型不純物を従来の方法を用いてインプラントすることによって形成される。図９ｂでは、従来のシリコンエッチング法が実行されて、トレンチの底部に沿ってｐライナーの一部を取り除き、トレンチの側壁に沿ってｐストリップ９０８ａ、ｂを残す。図９ｃでは、温度成長した酸化物層９１０ａ、ｂは、各トレンチの内部側壁および底部に沿って形成される。ストリップ９０８ａ、ｂ内のｐ型ドーパントは、その後、従来の方法を用いて活性化される。従来の酸化物体積ステップ（例えば、ＳＯＧ法）が実行されて、トレンチを酸化物で充填し、その後、酸化物表面の平坦化が行われる。自己整合ゲートＤＭＯＳ構造のゲート構造を形成する際に用いられる従来のプロセスステップがその後実行されて、図９ｃに示される完全な構造を形成する。なお、図７および８の構造では、図９ｃの温度成長酸化物ライナーと類似の温度成長酸化物ライナーが存在するが、簡単にするために省略される。その温度成長酸化物層は、トレンチ絶縁体とｐストリップとの間によりきれいなインタフェースを提供するように含まれる。
【０１１２】
上記から、図５の構造にフローティングｐ領域を形成する際にさらなるステップが必要とされるために、図８の構造を製造することは、図５の構造を製造することよりもより簡単である。
【０１１３】
図６〜８のｐライナー／ストリップのドーピング密度は、これらの構造の各々の出力キャパシタンスに影響を与える。ｐ領域を完全に空乏させるためにより高い逆バイアス電位が必要とされるので、ｐ領域がより高くドープされることによって、出力キャパシタンスがより高くなる。従って、これらのｐ領域には、低ドープ密度（例えば、約１×１０１７ｃｍ−３）が望ましい。なお、これらのｐ領域は、高動作電圧での出力キャパシタンスにはあまり影響を与えない。
【０１１４】
図１０ａ−図１０ｃは、それぞれが、トレンチ側壁に沿って、半絶縁性材料（例えば、酸素ドープポリシリコンＳｉＰＯＳ）のストリップを含む、三つのパワーＭＯＳＦＥＴセルアレイの断面図を示す。三つの全ての図面では、前の実施形態と同様に、ワイド絶縁充填トレンチ１００４ａ，ｂを用いて、熱性能を向上させる。また、これらの構造における半絶縁性ストリップは、空乏領域をより深くのドリフト領域に押し込む点で、従来技術の図１におけるポリシリコン１０６ａ，ｂと同様に機能し、それにより、ブレークダウン電圧を向上させる。
【０１１５】
図１０ａにおいて、半絶縁性材料のストリップ１００６ａ，ｂは、トレンチ側壁に沿って伸びており、絶縁材料１０１０ａ，ｂの層によって、エピタキシャル領域１００２およびボディ領域１００８ａ，ｂとは絶縁されている。ストリップ１００６ａ，ｂは、上部金属層１０１８と電気的に接触しており、それにより、ソース領域およびボディ領域と同じ電位にバイアスされる。
【０１１６】
図１０ｂにおいて、半絶縁性材料のストリップ１０２０ａ，ｂは、ストリップ１０２０ａ，ｂが上部金属層１０１８とは絶縁されており、それによりフローティングしている点を除いて、図１０ａのストリップと同様の態様でセルアレイに組み込まれている。動作の間、間隔電荷領域の電位は、絶縁層１０１０ａ，ｂを介して半絶縁性ストップと接続され、そのストリップを対応するほぼ均一の電位にバイアスする。
【０１１７】
図１０ｃにおいて、絶縁充填トレンチ１０２４ａ，ｂは、エピタキシャル領域１００２を介して広く伸びており、基板１０００において終端する。半絶縁性ストリップ１０２２ａ，ｂは、トレンチの側壁に沿って伸びており、上部金属層１０１８を介してソース端子と、基板領域１０００を介してドレイン端子と電気的に接触している。したがって、このストリップは、ドレイン端子とソース端子との間の抵抗性接続を形成する。動作の間、ストリップは、その下部における最も高い電位（すなわち、ドレイン電位）から、その上部における最も低い電位（すなわち、ソース電位）まで線形電圧勾配を取得する。ストリップ１０２２ａ，ｂは、絶縁層１０２６ａ，ｂによってエピタキシャル領域１００２とは絶縁されている。図１０ｃだけでなく図１０ａおよび図１０ｂにおけるゲート構造は、前の実施形態と同様である。
【０１１８】
図１０ａ−図１０ｃの構造における半絶縁性ストリップは、そのデバイスの電気的特性を最適にし得るさらなるツールとして機能する。用途および設計の目的に応じて、ある構造が他の構造よりも好ましくあり得る。図１０ａ，図１０ｂ，図１０ｃの構造のそれぞれにおいて半絶縁性材料のストリップの抵抗率は調整され得、印加されたドレイン−ソース電圧ＶＤＳに応じて、間隔電荷領域形成の成形を可能にするように、電位的に、上部から下部まで変動され得る。
【０１１９】
図１０ａにおける構造を形成するためのプロセスステップの例示のセットは、以下のとおりである。ハードマスクを用いて、広いトレンチを備えた前の実施の形態と同様に、広いトレンチを形成するようにシリコンをエッチバックする。次いで、２００−１０００Åの範囲の厚さを有する熱的に成長された酸化物の層を、トレンチの内壁および下部に沿って形成する。次いで、約４０００Åのコンフォーマル酸化物を、熱的に成長された酸化物層上に堆積する。次いで、酸素ドープポリシリコン（ＳｉＰＯＳ）をトレンチ領域に堆積し、側壁に沿ってストリップ１００８ａ，ｂを形成するようにエッチングする。次いで、トレンチを、従来の方法（例えば、ＳＯＧ方法）を用いた絶縁物で充填し、続いて、酸化物表面を平坦化する。次いで、自己整合ゲートＤＭＯＳ構造を形成するのに用いられる従来のステップを実行して、図１０ａに示されるようにフルセル構造を形成する。
【０１２０】
上述されたさまざまな実施形態のトレンチの深さは、所望とされるデバイスの性能およびデバイスの目的用途に応じて変更され得る。例えば、高いブレークダウン電圧（例えば、７０Ｖより高い）に対して、トレンチは、より深く（例えば、約５μｍの深さまで）エピタキシャル領域に伸びていてもよい。別の例として、トレンチは、（図１０ｃのように）基板領域に到達するように、エピタキシャル領域を介して広く伸びていてもよい。より低い電圧の用途に対して、ｐ領域（例えば、図２のフローティングｐ領域および図８のｐストリップ）は、深くエピタキシャル領域に伸びている必要がない。なぜなら、そのデバイスは高ブレークダウン電圧を満たすこと、および、また、ｐ領域−出力容量への寄与を最小化することが必要とされないからである。
【０１２１】
上述したさまざまな実施形態のトレンチ構造は、従来のＤＭＯＳセルのゲート構造と組みあわせて示されているが、本発明は、それに限定されない。これらのトレンチ構造が組み合わせられ得る他のゲート構造の二つの例を図１１および図１２に示す。これらの二つのセル構造は、低いゲート−ドレイン容量の利点を有し、トレンチ構造の低い出力容量と組み合わせると、高周波用途に対して特に適したパワーデバイスを生じる。
【０１２２】
図１１の構造は、ドリフト領域の表面上に伸びたゲートの実質的部分が削除されている点を除いて、図８と同様である。したがって、ゲート−ドレイン容量は、ゲートの削除された部分に対応する量だけ減少している。図１２の構造において、図８のトレンチ構造は、従来のＵＭＯＳセルのゲート構造と組み合わせられている。したがって、本発明によるトレンチ構造の低い出力容量および向上した熱性能を保持したまま、ＵＭＯＳセルの利点（例えば、低いオン抵抗）が得られる。図１２の構造がより低い電圧（例えば、３０−４０Ｖの範囲）の用途を意図されているある実施形態において、ｐストリップ１２０８ａ，ｂの深さは比較的浅い（例えば、１．５μｍから３μｍの範囲）。
【０１２３】
図１１および図１２のゲート構造または任意の他のゲート構造を、上述したさまざまなトレンチ構造と組み合わせることは、この開示をみた当業者には明らかである。
【０１２４】
上記実施形態において、絶縁充填トレンチに沿って配置された抵抗性素子によって可能になる垂直電荷制御により、セルが、デバイスの電気的特性に影響を与えることなく、横方向に間隔的に離れることが可能になる。さらに離れたセルにより、各セルによって発生された熱は大きな領域にわたって分散され、近接したセル間での熱の相互作用が生じにくい。それにより、デバイスの温度がより低くなる。
【０１２５】
上記の実施形態は、ダイの下部側面に沿って配置されるべきドレインを示したが、本発明はこれに限定されない。上記セル構造のそれぞれは、エピタキシャル領域とその下の高ドープ基板領域との間の界面に沿って伸びた高ドープｎ型埋め込み層を含むことによって、擬似的な垂直導電構造になるように、改良され得る。便宜のよい位置において、埋め込み層は、デバイスのドレイン端子を形成するように接触され得る上部表面まで垂直に伸びている。これらの実施形態において、基板領域は、基板領域は、ＭＯＳＦＥＴの用途に応じて、ｎ型であってもよいし、ｐ型であってもよい。
【０１２６】
上述したように、個々のセルのブレークダウン電圧以上のブレークダウン電圧を備えたエッジ終端構造が、高いデバイスブレークダウン電圧を得るために必要とされている。図８の構造の場合において、シミュレーションの結果は、トレンチ８０４ｂと同様のトレンチ構造を有するデバイスの外縁において終端した結果、外側トレンチの外側において上部表面までの電界遷移に起因してより高い電場を生じることを示す。図８のセル構造と同じ、または、より高いブレークダウン電圧を得るエッジ終端構造が図１３に示される。
【０１２７】
図１３において、外側の二つのトレンチ１３０６ｂ、１３０６ｃの間のドリフト領域上のアクティブゲートが取り除かれ、これらの外側の二つのトレンチの間のドリフト領域の間隔Ｌｔが、セル構造におけるドリフト領域の間隔Ｌｃよりも小さくなるまで減少され得る。しかしながら、アクティブゲートは、Ｌｔの間隔を得ることがその除去のために必要とされない場合、残ったままであり得る。外側ｐストリップ１３０８ｄはバイアスされず（すなわち、フローティングされ）、所望な場合、取り除かれてもよい。従来の電界プレート構造１３１０は、オプションとして図１３に含まれている。図１３の終端構造は、（ａ）外側トレンチ１３０６ｃ内で終端した空乏領域を生じ、それにより、トレンチ１３０６ｃの外側において電界を減少させ、（ｂ）外側のトレンチ１３０６ｃの内部の電界は、空乏領域をドリフト領域に押し込む短いＬｔ間隔に起因して減少される。
【０１２８】
別の実施形態において、間隔Ｌｔと間隔Ｌｃが等しい状態で、トレンチ１３０６ｂおよび１３０６ｃとの間に、ゲート構造が含まれる。この実施形態において、トレンチ１３０６ｂとトレンチ１３０６ｃとの間のゲート構造のすぐ右のｐストリップ（すなわち、トレンチ１３０６ｃの左側面に沿ったストリップに対応したｐストリップ）はソースに接続されておらず、したがって、フローティングしている。
【０１２９】
図１３の実施形態の他の変更も可能である。例えば、フローティング保護環は、電界プレート構造１３１０があっても無くても、トレンチ１３０６ｃの外側において用いられ得る。セルトレンチ１３０６ａ，ｂおよび終端トレンチ１３０６ｃは、図８のセルトレンチよりも狭いように示されているが、トレンチ１３０６ａ，ｂ，ｃは、図８のように広がっていてもよい。さらに、終端トレンチ１３０６ｃの幅Ｗｔは、所望な場合に、トレンチ１３０６ａ，ｂのセルとは異なるように、設計されてもよい。
【０１３０】
図１４は、図８に示されたセル構造と組み合わせられた別の終端構造を示す断面図である。示されるように、終端構造は、その側壁および下部に沿って絶縁層１４１０の内側を覆う終端トレンチ１４０８を含む。（例えば、ドープされたポリシリコンからの）電界プレート１４０６は、トレンチ１４０８内の絶縁層１４１０上に設けられ、その表面上に横方向に、アクティブ領域とは離れて、伸びている。
【０１３１】
上述した終端構造は、図８のセル構造と組み合わせられて示されているが、これらおよび他の公知の終端構造を、上記のセル構造のいずれかと組み合わせてもよい。
【０１３２】
上記記載が本発明の実施形態の完結した記載であるが、さまさまな代替物、改変物および均等物を用いることが可能である。例えば、上述したさまざまな実施形態は、ｎチャンネルパワーＭＯＳＦＥＴである。等価なｐチャンネルＭＯＳＦＥＴの設計は、上記教示の観点から当業者には明らかである。さらに、ボディ抵抗を減らし、ソースへの突抜け現象を防ぐように、図２の構造のｐ＋領域２１０ａ，ｂと同様なｐ＋領域が本明細書で記載した他の構造のボディ領域に追加されてもよい。また、断面図は、異なる構造における様々な領域を示すことを意図しており、セルアレイのレイアウトまたは他の構造的局面を必ずしも限定しない。したがって、本発明の範囲は、上記記載を参考にして判断されるべきではなく、添付の特許請求の範囲をそれらの均等物の全範囲とともに参考にして判断されるべきである。
【０１３３】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。
【０１３４】
（要約）
本発明のある実施形態によると、ＭＯＳＦＥＴは、間にドリフト領域を形成するように第１の半導体領域に横方向に沿って間隔を空ける少なくとも２つの絶縁体が充填されたトレンチ領域と、２つの絶縁体が充填されたトレンチ領域のそれぞれの外周に沿って配置される少なくとも１つの抵抗素子とを含む。ドリフト領域の幅に対する絶縁体が充填されたトレンチ領域のそれぞれの幅の比は、ＭＯＳＦＥＴの出力容量が最小化されるように調整される。
【図面の簡単な説明】
【０１３５】
【図１】図１は、公知のｎチャネルＤＭＯＳトランジスタのセルアレイの断面図を示す。
【図２】図２は、本発明の１つの実施形態によるフローティングｐ領域を有するセルアレイの断面図を示す。
【図３（１ａ）】図３（１ａ）は、図２の構造を形成する処理ステップの例示的なセットを示す断面図である。
【図３（１ｂ）】図３（１ｂ）は、図２の構造を形成する処理ステップの例示的なセットを示す断面図である。
【図３（１ｃ）】図３（１ｃ）は、図２の構造を形成する処理ステップの例示的なセットを示す断面図である。
【図３（１ｄ）】図３（１ｄ）は、図２の構造を形成する処理ステップの例示的なセットを示す断面図である。
【図３（１ｅ）】図３（１ｅ）は、図２の構造を形成する処理ステップの例示的なセットを示す断面図である。
【図３（２ａ）】図３（２ａ）は、図２の構造を形成する別の例示的なプロセスステップを示す断面図である。
【図３（２ｂ）】図３（２ｂ）は、図２の構造を形成する別の例示的なプロセスステップを示す断面図である。
【図３（２ｃ）】図３（２ｃ）は、図２の構造を形成する別の例示的なプロセスステップを示す断面図である。
【図４】図４は、本発明の別の実施形態による、細長いフローティングｐ領域を有するセルアレイの断面図を示す。
【図５】図５は、本発明のさらに別の実施形態による、幅広い絶縁体充填トレンチを有するセルアレイの断面図を示す。
【図６】図６は、本発明の別の実施形態による、外周に沿って薄いｐ層を有する絶縁体充填トレンチを有するセルアレイの断面図を示す。
【図７】図７は、幅広いトレンチを有するセルアレイの断面図を示す。
【図８】図８は、本発明の別の実施形態による、トレンチの側壁に沿ってｐストリップを有するセルアレイの断面図を示す。
【図９ａ】図９ａは、図８の構造を形成するプロセスステップの例示的なセットを示す断面図である。
【図９ｂ】図９ｂは、図８の構造を形成するプロセスステップの例示的なセットを示す断面図である。
【図９ｃ】図９ｃは、図８の構造を形成するプロセスステップの例示的なセットを示す断面図である。
【図１０ａ】図１０ａは、本発明の第３の実施形態による、トレンチの側壁に沿って半絶縁材料のストリップを有するセルアレイの断面図を示す。
【図１０ｂ】図１０ｂは、本発明の第３の実施形態による、トレンチの側壁に沿って半絶縁材料のストリップを有するセルアレイの断面図を示す。
【図１０ｃ】図１０ｃは、本発明の第３の実施形態による、トレンチの側壁に沿って半絶縁材料のストリップを有するセルアレイの断面図を示す。
【図１１】図１１は、セルアレイの断面図を示す。この断面図では、図８で示されるトレンチ構造が、図８で示されるトレンチ構造とは異なるゲート構造と結合している。
【図１２】図１２は、セルアレイの断面図を示す。この断面図では、図８に示されるトレンチ構造がさらなる別のゲート構造と結合している。
【図１３】図１３は、本発明の１つの実施形態によるエッジ終端構造の断面図を示す。
【図１４】図１４は、本発明の別の実施形態による別のエッジ終端構造の断面図を示す。
【符号の説明】
【０１３６】
２００  高ドープ領域
２０２  エピタキシャル領域
２０３  ドレイン端末
２０４ａ，ｂ  トレンチ領域
２０５  ゲート端末
２０６ａ，ｂ  フローティングｐ領域
２０７  ソース端末
２０８ａ，ｂ  ボディ領域
２０９  ドリフト領域
２１０  ｐ＋領域
２１２ａ，ｂ  ソース領域
２１４  ゲート酸化物
２１６  ゲート
２１８  金属層
【図１】
2006040982.tif 000003
【図２】
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【図３（１ａ）】
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【図３（１ｂ）】
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【図３（１ｃ）】
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【図３（１ｄ）】
2006040982.tif 000008
【図３（１ｅ）】
2006040982.tif 000009
【図３（２ａ）】
2006040982.tif 000010
【図３（２ｂ）】
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【図３（２ｃ）】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９ａ】
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【図９ｂ】
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【図９ｃ】
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【図１０ａ】
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【図１０ｂ】
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【図１０ｃ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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