(57)【要約】【課題】  ＭＯＮＯＳ型不揮発性半導体記憶装置の高性能化、高信頼性化を推進することのできる技術を提供する。【解決手段】  ＭＯＮＯＳ型不揮発性メモリのメモリセル１は、コントロールゲート６を備えたコントロールトランジスタ４と、メモリゲート８を備えたメモリトランジスタ５とで構成され、それらトランジスタは、基板２の表面に形成されたドレイン拡散層２３およびソース拡散層２４を有している。メモリゲート８と基板２との間の電荷蓄積部である窒化シリコン膜１３は、メモリゲート８のゲート長方向の長さが、メモリゲート８のゲート長より短い。【選択図】  図１
2006041227.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に第１絶縁膜部を介して形成された第１ゲートと、
一部が前記第１ゲートの一方の側壁に形成され、他の一部が前記半導体基板上に形成された第２絶縁膜部と、
一部が前記第１ゲートの前記一方の側壁に前記第２絶縁膜部を介して形成され、他の一部が前記半導体基板上に前記第２絶縁膜部を介して形成された第２ゲートと、
前記半導体基板の表面に形成され、一端が前記第１ゲートの近傍に配置された第１拡散層と、
前記半導体基板の表面に形成され、一端が前記第２ゲートの近傍に配置された第２拡散層と、
前記第２絶縁膜部の一部を構成し、前記第１ゲート、第２ゲート、第１拡散層、第２拡散層および半導体基板に電圧印加して生じた電界によって前記半導体基板から電荷が注入される電荷蓄積部と、を有する半導体装置であって、
前記半導体基板の上部に位置する前記電荷蓄積部は、前記第２ゲートのゲート長方向の長さが前記第２ゲートのゲート長より短いことを特徴とする半導体装置。
【請求項２】
半導体基板の主面上に第１絶縁膜部を介して形成された第１ゲートと、
一部が前記第１ゲートの一方の側壁に形成され、他の一部が前記半導体基板上に形成された第２絶縁膜部と、
一部が前記第１ゲートの前記一方の側壁に前記第２絶縁膜部を介して形成され、他の一部が前記半導体基板上に前記第２絶縁膜部を介して形成された第２ゲートと、
前記半導体基板の表面に形成され、一端が前記第１ゲートの近傍に配置された第１拡散層と、
前記半導体基板の表面に形成され、一端が前記第２ゲートの近傍に配置された第２拡散層と、
前記第２絶縁膜部の一部を構成し、前記第１ゲート、第２ゲート、第１拡散層、第２拡散層および半導体基板に電圧印加して生じた電界によって前記半導体基板から電荷が注入される電荷蓄積部と、を有する半導体装置であって、
第１ゲートと第２ゲートとの間に位置せず、前記第２ゲートの下部に位置する前記電荷蓄積部は、前記第２ゲートのゲート長方向の長さが前記第２ゲートのゲート長より短い、または、等しいことを特徴とする半導体装置。
【請求項３】
半導体基板の主面上に第１絶縁膜部を介して形成された第１ゲートと、
一部が前記第１ゲートの一方の側壁に形成され、他の一部が前記半導体基板上に形成された第２絶縁膜部と、
一部が前記第１ゲートの前記一方の側壁に前記第２絶縁膜部を介して形成され、他の一部が前記半導体基板上に前記第２絶縁膜部を介して形成された第２ゲートと、
前記半導体基板の表面に形成され、一端が前記第１ゲートの近傍に配置された第１拡散層と、
前記半導体基板の表面に形成され、一端が前記第２ゲートの近傍に配置された第２拡散層と、
前記第２絶縁膜部の一部を構成し、前記第１ゲート、第２ゲート、第１拡散層、第２拡散層および半導体基板に電圧印加して生じた電界によって前記半導体基板から電荷が注入される電荷蓄積部と、を有する半導体装置であって、
（ａ）前記半導体基板の主面に前記第１絶縁膜部を形成した後、前記第１絶縁膜部上に第１導電性膜を形成し、前記第１導電性膜および前記第１絶縁膜部をパターニングすることによって、前記第１ゲートを形成し、前記第１ゲートの下部に前記第１絶縁膜部を残す工程と、
（ｂ）前記第１ゲートの側壁を含む前記半導体基板の主面を覆うように第２絶縁膜部を構成する第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上に第２導電性膜を形成し、前記第２導電性膜をエッチングすることによって、前記第１ゲートの側壁に前記第２導電性膜からなる前記第２ゲートを形成する工程と、
（ｄ）前記第１絶縁膜をエッチングすることによって、前記第２ゲートと前記半導体基板との間に隙間部を形成する工程と、
（ｅ）前記隙間部の前記半導体基板側と前記第２ゲート側に、前記第２絶縁膜部を構成する第２絶縁膜を形成する工程と、
（ｆ）前記隙間部の前記第２絶縁膜間に、前記電荷蓄積部を構成する第３絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
（ｇ）前記第３絶縁膜をエッチングすることによって、前記第２ゲートのゲート長方向の長さが、前記第２ゲート長より短い、または、等しい前記第３絶縁膜を形成する工程と、
（ｈ）エッチングにより除去された前記第３絶縁膜の領域に、前記第２絶縁膜部を構成する第４絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の主面上に第１絶縁膜部を介して形成された第１ゲートと、
一部が前記第１ゲートの一方の側壁に形成され、他の一部が前記半導体基板上に形成された第２絶縁膜部と、
一部が前記第１ゲートの前記一方の側壁に前記第２絶縁膜部を介して形成され、他の一部が前記半導体基板上に前記第２絶縁膜部を介して形成された第２ゲートと、
前記半導体基板の表面に形成され、一端が前記第１ゲートの近傍に配置された第１拡散層と、
前記半導体基板の表面に形成され、一端が前記第２ゲートの近傍に配置された第２拡散層と、
前記第２絶縁膜部の一部を構成し、前記第１ゲート、第２ゲート、第１拡散層、第２拡散層および半導体基板に電圧印加して生じた電界によって前記半導体基板から電荷が注入される電荷蓄積部と、を有する半導体装置であって、
（ａ）前記半導体基板の主面に前記第１絶縁膜部を形成した後、前記第１絶縁膜部上に第１導電性膜を形成し、前記第１導電性膜および前記第１絶縁膜部をパターニングすることによって、前記第１ゲートを形成し、前記第１ゲートの下部に前記第１絶縁膜部を残す工程と、
（ｂ）前記第１ゲートの側壁を含む前記半導体基板の主面を覆うように第２絶縁膜部を構成する第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上に、前記電荷蓄積部を構成する第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜上に、第２絶縁膜部を構成する第３絶縁膜を形成する工程と、
（ｅ）前記第３絶縁膜上に第２導電性膜を形成し、前記第２導電性膜をエッチングすることによって、前記第１ゲートの側壁に前記第２導電性膜からなる前記第２ゲートを形成する工程と、
（ｆ）前記第３絶縁膜をエッチングすることによって、前記第１ゲートと第２ゲートとの間、および前記第２ゲートと前記半導体基板との間以外の第３絶縁膜を除去する工程と、
（ｇ）前記第２絶縁膜をエッチングすることによって、前記第２ゲートのゲート長方向の長さが、前記第２ゲート長より短い、または、等しい前記第２絶縁膜を形成する工程と、
（ｈ）エッチングにより除去された前記第２絶縁膜の領域に、前記第２絶縁膜部を構成する第４絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)構造のトランジスタを有する不揮発性半導体記憶装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書込み・消去が可能な不揮発性半導体記憶装置（不揮発性メモリ）として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。これらの不揮発性メモリは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性の絶縁膜を有しており、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜等があげられる。このような電荷蓄積領域（電荷蓄積部）への電荷の注入・放出によってＭＯＳトランジスタのしきい値をシフトさせ記憶素子として動作させる。
【０００３】
この不揮発性メモリの一種として、ＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)構造を用いた、スプリットゲート型のメモリセルが知られている。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、１）離散的に電荷を蓄積するためにデータ保持の信頼性に優れる。また、２）データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００４】
また、スプリットゲート型セルを用いることで、１）ソースサイド注入（Source Side Injection）方式でホットエレクトロンを窒化シリコン膜に注入することができ、電子注入効率に優れ、高速、低電流の書込みが可能である。また、２）書込み・消去動作の制御が簡単であるがために周辺回路を小規模にすることができる、等の利点も有する。
【０００５】
例えば、非特許文献１には、上記メモリセルが、浮遊ゲートに電荷を蓄積するメモリセルに比べて、１メモリセルサイズを縮小することができること、書込み動作や消去動作を低電圧で行うことができること、およびデータ保持の信頼性に優れていること、に関する記述がされている。
【非特許文献１】Wei-Ming Chen,et.al,"A Novel Flash Memory Device with SPlit Gate Source Side Injection and ONO Charge Storage Stack (SPIN)",Symposium on VLSI Technology Digest of Technical Papers,1997,pp.63-64.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者が開発中のＭＯＮＯＳ型不揮発性メモリは、コントロールトランジスタとメモリトランジスタとでメモリセルを構成している。このＭＯＮＯＳ型不揮発性メモリの一例として、図１８に示すような断面構造を有するメモリセル５１について説明する。なお、図１９は、図１８で示すメモリセルの動作時の要部断面図であり、図２０は、図１９で示すメモリセルの電子およびホール分布の概念図である。
【０００７】
このメモリセル５１は、半導体基板５２の主面のｐ型ウエル５３上にゲート絶縁膜５４を介して形成されたコントロールゲート５５と、一部がコントロールゲート５５の一方の側壁に形成されると共に、他部がｐ型ウエル５３上に形成された断面Ｌ字状の絶縁膜部５６と、コントロールゲート５５の一方の側壁に形成され、絶縁膜部５６の一部を介してコントロールゲート５５と電気的に分離されると共に、絶縁膜部５６の他部を介してｐ型ウエル５３と電気的に分離されたメモリゲート５７と、ｐ型ウエル５３の表面に形成され、一端がコントロールゲート５５の近傍に配置されたドレイン拡散層６１と、ｐ型ウエル５３の表面に形成され、一端がメモリゲート５７の近傍に配置されたソース拡散層６２とを有している。
【０００８】
ここで、絶縁膜部５６は、２層の酸化シリコン膜５６ａおよび５６ｃとそれらに挟まれた電荷蓄積部（電荷蓄積領域）を構成する窒化シリコン膜５６ｂとで構成されている。また、ドレイン拡散層６１は基板表面から深い位置にｐｎ接合を有するｎ+型拡散層（ドレイン領域）５８ｄと相対的に浅い位置にｐｎ接合を有するｎ+型拡散層（エクステンション領域）５９ｄとからなり、同様にソース拡散層６２は、ｎ+型拡散層５８ｓ（ソース領域）とｎ+型拡散層（エクステンション領域）５９ｓとからなる。また、コントロールゲート５５の他方の側壁およびメモリゲート５７の一方の側壁には、酸化シリコン膜からなるサイドウォールスペーサ６０が形成されている。
【０００９】
このメモリセル５１の書込み動作は、図１９に示すように、コントロールゲート５５とメモリゲート５７との中間付近のチャネル領域で高電界により発生したホットエレクトロンを、電荷蓄積部を構成する窒化シリコン膜５６ｂ中に局所的に注入することによって行われる。よって、注入された電子により、絶縁膜部５６に電荷が保持される。一方、消去動作は、ソース拡散層６２側の端部の領域で高電界により発生したＢＴＢＴ（Band To Band Tunneling）のホットホールを窒化シリコン膜５６ｂ中に注入することによって行われる。よって、注入されたホールにより、絶縁膜部５６に保持されている電子を電気的に打ち消して、電荷を消去する。
【００１０】
しかしながら、図２０に示すように、絶縁膜部５６に注入された電子やホールは、主に窒化シリコン膜５６ｂ中のトラップに捕獲され、窒化シリコン膜５６ｂ中を自由に移動することができないので、上記のようにホットエレクトロンの発生場所とホットホールの発生場所が離れていると、絶縁膜部５６に注入された電子の位置とホールの位置も離れて蓄積されるものと考えられる。
【００１１】
特に、窒化シリコン膜５６ｂのＬ字状部では、電子は注入され易い一方で、ホールの発生場所から離れているので、ホールが注入され難い。そのため、ソース拡散層６２側の窒化シリコン膜５６ｂの電子は消去されていても、Ｌ字状部の電子を消去するためにホールを注入し続ける必要があり、その結果、ソース拡散層６２側の窒化シリコン膜５６ｂにホールが蓄積される。
【００１２】
したがって、書換えを繰り返し行うと、ホール発生部位上部の窒化シリコン膜５６ｂ中のホール蓄積量が増加していき、書込みによって注入した電子を完全に消去する前にホールの発生が止まることになる結果、書込み消去動作を繰り返し行うことが制限されてしまう問題が生じる。すなわち、書換え耐性の劣化が起こる。
【００１３】
また、ＢＴＢＴによるホットホール注入は、ソース拡散層６２端でホールを発生させるため、その直上の窒化シリコン膜５６ｂに過度にホールが蓄積された状態となる場合がある。したがって、書込み状態でもホールが局所的に蓄積された状態であるため、ホールと電子の再結合によってしきい値が変化し、保持特性の劣化として観測されることになる。すなわち、蓄積されたホールは、電荷保持特性（リテンション特性）を劣化させる。
【００１４】
また、上記メモリセルが複数存在する不揮発性メモリでは、選択されたメモリセルに対して書込み消去動作が繰り返されることにより、書込み阻止電圧が印加されているメモリセルであってもドレイン領域からソース領域に充電電流が流れてしまう。このため、書込みされるべきでないメモリセルにも、ホットエレクトロンが注入されることにより、メモリトランジスタのしきい値が上昇してしまう現象、いわゆるディスターブが発生する問題が考えられる。
【００１５】
本発明の目的は、ＭＯＮＯＳ型不揮発性半導体記憶装置の高性能化、高信頼性化を推進することのできる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明による半導体装置は、半導体基板の主面上に第１絶縁膜部を介して形成された第１ゲートと、一部が前記第１ゲートの一方の側壁に形成され、他の一部が前記半導体基板上に形成された第２絶縁膜部と、一部が前記第１ゲートの前記一方の側壁に前記第２絶縁膜部を介して形成され、他の一部が前記半導体基板上に前記第２絶縁膜部を介して形成された第２ゲートと、前記半導体基板の表面に形成され、一端が前記第１ゲートの近傍に配置された第１拡散層と、前記半導体基板の表面に形成され、一端が前記第２ゲートの近傍に配置された第２拡散層と、前記第２絶縁膜部の一部を構成し、前記第１ゲート、第２ゲート、第１拡散層、第２拡散層および半導体基板に電圧印加して生じた電界によって前記半導体基板から電荷が注入される電荷蓄積部と、を有する半導体装置であって、前記半導体基板の上部に位置する前記電荷蓄積部は、前記第２ゲートのゲート長方向の長さが前記第２ゲートのゲート長より短い。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
ＭＯＮＯＳ型不揮発性半導体記憶装置の高性能化を推進することのできる技術を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
本実施の形態で示す不揮発性半導体記憶装置（以下、不揮発性メモリという）は、ＭＯＮＯＳ膜を用いたスプリットゲート型セルを有している。図１は、本実施の形態の不揮発性メモリを示す要部断面図である。また、図２〜図９は、本実施の形態の不揮発性メモリの製造工程中における要部断面図である。
【００２３】
本実施の形態で示す不揮発性メモリのメモリセル１は、図１に示すように、ｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）２のｐ型ウエル３に形成されている。このメモリセル１は、コントロールトランジスタ４とメモリトランジスタ５とで構成されている。コントロールトランジスタ４のゲート電極（導電体）、いわゆるコントロールゲート６はｎ型多結晶シリコン膜からなり、酸化シリコン膜からなるゲート絶縁膜７（絶縁膜部）上に形成されている。また、メモリトランジスタ５のゲート電極（導電体）、いわゆるメモリゲート８はｎ型多結晶シリコン膜からなり、コントロールゲート６の一方の側壁に配置されている。このメモリゲート８は、コントロールゲート６および基板２（ｐ型ウエル３）と電気的に分離する絶縁膜部９を介して配置されている。このようにコントロールゲート６と、メモリゲート８とで、スプリットゲートを構成することとなる。
【００２４】
コントロールゲート６の近傍のｐ型ウエル３には、メモリセル１のドレイン領域として機能するｎ+型拡散層１４ｄが形成されている。また、メモリゲート８の近傍のｐ型ウエル３には、メモリセル１のソース領域として機能するｎ+型拡散層１４ｓが形成されている。ｎ+型拡散層１４ｄに隣接した領域のｐ型ウエル３には、ｎ+型拡散層１４ｄよりも浅い位置にｐｎ接合を有するｎ+型拡散層１５ｄが形成されている。また、ｎ+型拡散層１４ｓに隣接した領域のｐ型ウエル３には、ｎ+型拡散層１４ｓよりも浅い位置にｐｎ接合を有するｎ+型拡散層１５ｓが形成されている。ｎ+型拡散層１５ｄおよびｎ+型拡散層１５ｓは、短チャネル効果抑制のためのエクステンション領域である。このｎ+型拡散層（ドレイン領域）１４ｄとｎ+型拡散層（エクステンション領域）１５ｄとでドレイン拡散層２３を形成し、ｎ+型拡散層（ソース領域）１４ｓとｎ+型拡散層（エクステンション領域）１５ｓとでソース拡散層２４を形成することとなる。
【００２５】
コントロールゲート６とメモリゲート８とが隣り合うコントロールゲート６の側壁とは反対の側壁に、例えば酸化シリコン膜からなるサイドウォールスペーサ１６が形成されている。同様に、コントロールゲート６とメモリゲート８とが隣り合うメモリゲート８の側壁とは反対の側壁に、例えば酸化シリコン膜からなるサイドウォールスペーサ１６が形成されている。これらのサイドウォールスペーサ１６は、ｎ+型拡散層１４ｄおよびｎ+型拡散層１４ｓを形成するために利用される。
【００２６】
上記絶縁膜部９は、酸化シリコン膜１０（例えばＳｉＯ2）、酸化シリコン膜１１ａ（例えばＳｉＯ2）、窒化シリコン膜１３（例えばＳｉ3Ｎ4）、酸化シリコン膜１１ｂ（例えばＳｉＯ2）および酸化シリコン膜２２（例えばＳｉＯ2）から構成される。ここで、データの書込み時には、チャネル領域で発生したホットエレクトロンが絶縁膜部９に注入され、窒化シリコン膜１３中のトラップ（空間的離散捕獲中心）に捕獲（蓄積）される。
【００２７】
この窒化シリコン膜１３は、書込み時に注入された電子が蓄積している領域（電荷蓄積部、電荷蓄積領域）のみにホールが注入されるように、最適化された位置および長さ（寸法）で形成される。本実施の形態では、窒化シリコン膜１３は、メモリゲート８のゲート長方向の長さが、例えば１０〜２０ｎｍ程度となるように形成される。これに対して、本発明者が検討した断面Ｌ字状の絶縁膜部５６を有する不揮発性メモリでは（図１８参照）、前記方向の窒化シリコン膜５６ｂの長さは、１００ｎｍ程度である。したがって、本実施の形態では、窒化シリコン膜１３に注入された電子の位置（領域）とホールの位置（領域）とが離れておらず、蓄積されている電子を電気的に打ち消すようにホールが注入することができる。すなわち、電子の消し残し、およびホールの蓄積がなくなり、書換え耐性を向上することができる。
【００２８】
また、ホールが局所的に蓄積されないため、メモリとしての機能の１つである電子（電荷）を蓄積（保持）しているときに、ホールは蓄積されていないこととなる。したがって、保持されるべき電子とホールとの再結合および電荷再分布を防止することができる。すなわち、電荷保持特性（リテンション特性）を向上することができる。
【００２９】
また、本実施の形態で示すメモリセル１では、コントロールゲート６とメモリゲート８との間の絶縁膜部９が主に酸化シリコン膜により形成される。これに対して、本発明者が検討した絶縁膜部５６を有するメモリセル５１では（図１８参照）、コントロールゲート５５とメモリゲート５７との間の絶縁膜部５６に、酸化シリコン膜より誘電率の高い窒化シリコン膜が多く含まれている。このことより、本実施の形態で示す不揮発性メモリでは、ディスターブ耐性を向上することができる。
【００３０】
次に、上記メモリセル１を選択メモリセルとした場合の書込み、消去および読み出しの各動作について説明する。ここでは、電荷蓄積部である窒化シリコン膜１３に電子を注入することを「書込み」、ホールを注入することを「消去」とそれぞれ定義する。
【００３１】
書込みは、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書込み方式を採用する。書込み時には、例えばコントロールゲート６に１．５Ｖ、メモリゲート８に１４Ｖ、ソース領域１４ｓに５．０Ｖ、ドレイン領域１４ｄに０．８Ｖ、ｐ型ウエル３に０．０Ｖをそれぞれ印加する。これにより、ソース領域１４ｓとドレイン領域１４ｄとの間に形成されるチャネル領域のうち、コントロールゲート６とメモリゲート８との中間付近の領域（高電界の領域）でホットエレクトロンが発生し、これが電荷蓄積部である窒化シリコン膜１３に注入される。注入された電子は窒化シリコン膜１３中のトラップに捕獲され、メモリトランジスタ５のしきい値電圧が上昇する。
【００３２】
消去は、バンド間ホットホール注入（Band to Band Hot Hole Injection）消去方式を採用する。消去時には、例えばコントロールゲート６に０．０Ｖ、メモリゲート８に−６．０Ｖ、ソース領域１４ｓに７．０Ｖ、ドレイン領域１４ｄに０．０Ｖ、ｐ型ウエル３に０．０Ｖをそれぞれ印加する。これにより、ソース領域１４ｓとメモリゲート８との間にかかる電位差によって、ソース拡散層２４端部において高電界が発生する。この高電界によりＢＴＢＴ（Band To Band Tunneling）現象が起こり、ＢＴＢＴで生成された電子正孔対の内、ホットホールが、メモリゲート８に印加された電圧（−６．０Ｖ）によって、引き寄せられ、電荷蓄積部である窒化シリコン膜１３に注入される。注入されたホールは窒化シリコン膜１３中のトラップに捕獲され、メモリトランジスタ５のしきい値電圧が低下する。
【００３３】
また、読み出し時には、例えばコントロールゲート６に１．５Ｖ、メモリゲート８に１．５Ｖ、ソース領域１４ｓに０Ｖ、ドレイン領域に１．０Ｖ、ｐ型ウエル３に０．０Ｖをそれぞれ印加する。すなわち、メモリゲート８に印加する電圧を、書込み状態におけるメモリトランジスタ５のしきい値電圧と、消去状態におけるメモリトランジスタ５のしきい値電圧との間に設定し、書込み状態と消去状態とを判別する。
【００３４】
このように、ＭＯＮＯＳ型不揮発性メモリは、メモリセル１のコントロールゲート６に電圧を印加してコントロールトランジスタ４をＯＮにし、メモリゲート８に電圧を印加した状態で読み出しを行うことができる。
【００３５】
次に、図面を参照しながら、上記ＭＯＮＯＳ型不揮発性メモリの製造方法を工程順に説明する。
【００３６】
まず、図２に示すように、周知の製造方法を用いて基板２上に、メモリセル領域となるｐ型ウエル３を形成する。ｐ型ウエル３は、例えばイオン注入法を用いてボロンなどのｐ型不純物を基板２内に導入することにより形成される。
【００３７】
続いて、ｐ型ウエル３の表面にゲート絶縁膜７を形成し、その上にコントロールゲート６となるｎ型ポリシリコン膜を形成した後、フォトリソグラフィ技術とドライエッチング技術を用いて基板２上に形成したｎ型ポリシリコン膜を加工し、コントロールトランジスタ４のコントロールゲート６を形成する。ゲート絶縁膜７は、例えば基板２を熱酸化することによって、膜厚２．７ｎｍ程度の酸化シリコンから形成される。また、ｎ型ポリシリコン膜は、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて膜厚２５０ｎｍ程度で形成される。
【００３８】
次に、図３に示すように、基板２上の全面に絶縁膜である酸化シリコン膜１０を形成する。酸化シリコン膜１０は、例えばＣＶＤ法を用いて膜厚２０ｎｍ程度で形成される。
【００３９】
続いて、酸化シリコン膜１０上にメモリゲート８となるｎ型ポリシリコン膜を形成した後、このｎ型ポリシリコン膜をエッチングすることによりメモリトランジスタ５のメモリゲート８を形成する。ｎ型ポリシリコン膜は、例えばＣＶＤ法を用いて膜厚７０ｎｍ程度で形成される。また、メモリゲート８は、コントロールゲート６の側壁に沿った方向の長さが２５０ｎｍ程度、その方向と交差する方向の長さが６０ｎｍ程度となるように、異方性ドライエッチング技術を用いて形成される。なお、以降の工程では、コントロールゲート６の両側に形成されたメモリゲート８の一方のみを残して、メモリトランジスタを形成するが、そのままメモリゲート８を両者とも残してメモリトランジスタを形成しても良い。
【００４０】
次に、図４に示すように、コントロールゲート６の両側壁に酸化シリコン膜１０を介して形成されているｎ型ポリシリコン膜の一方を、フォトレジスト膜２５をマスクとして覆い、その他方を等方性ドライエッチング技術により除去する。
【００４１】
次に、図５に示すように、酸化シリコン膜１０をエッチングした後、基板２を９００℃程度で熱酸化することにより、膜厚５〜７ｎｍ程度の酸化シリコン膜１１を、ｎ型ポリシリコン膜からなるコントロールゲート６およびメモリゲート８の表面上、ならびにｐ型ウエル３上に形成する。
【００４２】
この酸化シリコン膜１０のエッチングは、例えばメモリゲート８の下部に酸化シリコン膜１０が存在しなくなるまで、フッ酸によるウエットエッチング技術を用いて酸化シリコン膜１０を後退させることにより行われる。これにより、メモリゲート８と、その下面と対面する基板２との間には、隙間部（ギャップ部）２６が形成されることとなる。また、上記熱酸化により、この隙間部２６に酸化シリコン膜１１ａ（メモリゲート８の下面に形成された酸化シリコン膜１１である）および酸化シリコン膜１１ｂ（酸化シリコン膜１１ａに対面し、基板２上に形成された酸化シリコン膜１１）が形成される。
【００４３】
次に、図６に示すように、例えばＣＶＤ法を用いて、基板２上に窒化シリコン膜１３を形成した後、窒化シリコン膜１３をエッチバックする。すなわち、窒化シリコン膜１３は、酸化シリコン膜１１ａと酸化シリコン膜１１ｂとの間の隙間部２６が埋め込まれるように形成された後、隙間部２６に埋め込まれた窒化シリコン膜１３は、基板２表面に沿った方向の長さが、例えば１０〜２０ｎｍ程度になるまで、例えば熱リン酸によるウエットエッチング技術を用いて後退される。
【００４４】
次に、図７に示すように、例えば原料をＴＥＯＳ（tetraethylorthosilicate or tetraethoxysilane）としたＣＶＤ法を用いて、基板２上に酸化シリコン膜２２を形成する。すなわち、酸化シリコン膜２２は、酸化シリコン膜１１ａと酸化シリコン膜１１ｂとの間の隙間部２６が埋め込まれるように形成される。その後、この酸化シリコン膜２２をエッチバックし、隙間部２６に埋め込まれた酸化シリコン膜２２以外の不要な領域に形成された酸化シリコン膜２２は、例えばフッ酸によるウエットエッチング技術を用いて除去されることとなる。
【００４５】
次に、図８に示すように、コントロールゲート６およびメモリゲート８のそれぞれ片側の基板２内に、ｎ型不純物（例えばリンまたはヒ素）をイオン注入することによって、ｎ+型拡散層１５ｄおよびｎ+型拡散層１５ｓを形成する。このｎ+型拡散層１５ｄおよびｎ+型拡散層１５ｓは、コントロールトランジスタ４およびメモリトランジスタ５の短チャネル効果を抑制するためのエクステンション領域である。なお、図示はしないが、エクステンション領域へｐ型の不純物（例えばボロン）を注入してもよい。このｐ型の不純物領域はｎ+型拡散層１５ｄおよびｎ+型拡散層１５ｓの下方に形成され、メモリセルの短チャネル効果を抑制するための領域（ハロー領域）として機能する。
【００４６】
続いて、コントロールゲート６およびメモリゲート８のそれぞれ一方の側壁にサイドウォールスペーサ１６を形成する。サイドウォールスペーサ１６は、基板２上にＣＶＤ法で形成した酸化シリコン膜を、異方性エッチングすることによって形成される。
【００４７】
続いて、基板２内にｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより、ｎ+型拡散層（ドレイン領域）１４ｄおよびｎ+型拡散層（ソース領域）１４ｓを形成する。これにより、コントロールトランジスタ４とメモリトランジスタ５とで構成されるメモリセル１を完成することができる。なお、メモリセル１のコントロールゲート６、メモリゲート８、ソース領域１４ｓ、ドレイン領域１４ｄの表面にコバルトシリサイドなどのシリサイド層を形成した場合には、コントロールゲート６やメモリゲート８などを低抵抗化することもできる。
【００４８】
次に、図９に示すように、基板２上にＣＶＤ法を用いて窒化シリコン膜１７と酸化シリコン膜１８とを形成した後、フォトリソグラフィ技術およびドライエッチング技術を用いてｎ+型拡散層（ドレイン領域）１４ｄ上にコンタクトホール２０を開口し、周知の製造方法を用いてコンタクトホール２０にプラグ２１を形成し、さらに配線１９を形成する。この配線１９は、ｎ+型拡散層（ドレイン領域）１４ｄの上部に形成されたコンタクトホール２０内のプラグ２１を介してｎ+型拡散層（ドレイン領域）１４ｄと電気的に接続されている。配線１９は、アルミニウム合金を主体としたメタル膜からなり、プラグ２１は、タングステンを主体としたメタル膜からなる。なお、この配線１９の上層に層間絶縁膜を挟んで複数の配線を形成してもよい。
【００４９】
（実施の形態２）
本実施の形態で示す不揮発性半導体記憶装置（以下、不揮発性メモリという）は、ＭＯＮＯＳ膜を用いたスプリットゲート型セルを有している。図１０は、本実施の形態の不揮発性メモリを示す要部断面図である。また、図１１は、本実施の形態の不揮発性メモリの製造工程中における要部断面図である。
【００５０】
図１０に示すように、本実施の形態で示す不揮発性メモリのメモリセル３１は、前記実施の形態１で示したメモリセル１とは、メモリゲート８下に形成される窒化シリコン膜１３の長さの点で相違する。したがって、以下は相違する点を中心に説明する。
【００５１】
メモリセル３１は、コントロールトランジスタ３２とメモリトランジスタ３３とで構成されている。コントロールトランジスタ３２がコントロールゲート６を有し、メモリトランジスタ３３がメモリゲート８を有し、これらが絶縁膜部９を介して配置されることによりスプリットゲート型セルが構成構成されることとなる。
【００５２】
このメモリゲート８は、絶縁膜部９を介して、コントロールゲート６の側壁と電気的に分離されるとともに、ｐ型ウエル３と電気的に分離されている。
【００５３】
メモリゲート８とｐ型ウエル３（基板２）との間には、例えば酸化シリコン膜１１ａ（例えばＳｉＯ2）および酸化シリコン膜１１ｂ（例えばＳｉＯ2）とそれらの間に形成された窒化シリコン膜１３（例えばＳｉ3Ｎ4）が形成される。なお、データの書込み時には、チャネル領域で発生したホットエレクトロンが絶縁膜部９に注入され、窒化シリコン膜１３中のトラップに捕獲される。
【００５４】
この窒化シリコン膜１３は、書込み時に注入された電子が蓄積している領域のみにホールが注入されるように、最適化された位置および長さで形成される。本実施の形態では、窒化シリコン膜１３は、メモリゲート８のゲート長方向の長さが、例えば６０ｎｍ程度となるように形成される。これに対して、本発明者が検討した断面Ｌ字状の絶縁膜部５６を有する不揮発性メモリでは（図１８参照）、前記方向の窒化シリコン膜５６ｂの長さは、１００ｎｍ程度である。したがって、本実施の形態では、窒化シリコン膜１３に注入された電子の位置（領域）とホールの位置（領域）とが離れておらず、蓄積されている電子を電気的に打ち消すようにホールが注入することができる。特に、本実施の形態においては、窒化シリコン膜に電子が蓄積され易く消去し難いＬ字状部が存在しないので、Ｌ字状部の電子を消去するために過剰な消去を行う必要がない。すなわち、電子の消し残し、および過剰なホールの局所的な蓄積がなくなり、書換え耐性を向上することができる。
【００５５】
また、過剰なホールが局所的に蓄積されないため、メモリとしての機能の１つである電子（電荷）を蓄積（保持）しているときに、過剰なホールが蓄積されていないこととなる。したがって、保持されるべき電子とホールとの再結合および電荷再分布を防止することができる。すなわち、電荷保持特性（リテンション特性）を向上することができる。
【００５６】
また、本実施の形態で示す不揮発性メモリでは、コントロールゲート６とメモリゲート８との間の絶縁膜部９は、おもに酸化シリコン膜１０により形成される。これに対して、本発明者が検討した断面Ｌ字状の絶縁膜部５６を有する不揮発性メモリでは（図１８参照）、コントロールゲート５５とメモリゲート５７との間の絶縁膜に、酸化シリコン膜より誘電率の高い窒化シリコン膜が多く含まれていた。したがって、本実施の形態で示す不揮発性メモリでは、ディスターブ耐性を向上することができる。
【００５７】
次に、上記ＭＯＮＯＳ型不揮発性メモリの製造方法を工程順に説明する。なお、実施の形態１で示したＭＯＮＯＳ型不揮発性メモリの製造方法と相違する点を中心に説明する。
【００５８】
実施の形態１において、図２〜５を用いて説明した工程後、図１１に示すように、例えばＣＶＤ法を用いて、基板２の全面上に窒化シリコン膜１３を形成した後、窒化シリコン膜１３をエッチバックする。すなわち、窒化シリコン膜１３は、酸化シリコン膜１１ａと酸化シリコン膜１１ｂとの間の隙間部２６が埋め込まれるように形成される。その後、隙間部２６に埋め込まれた窒化シリコン膜１３以外の窒化シリコン膜１３は、例えば熱リン酸によるウエットエッチング技術を用いて後退される。なお、隙間部２６に埋め込まれた窒化シリコン膜１３は、ドレイン拡散層２３からソース拡散層２４の方向の長さ、例えば６０ｎｍ程度となる。
【００５９】
その後は、実施の形態１において、図８〜図９を用いて説明した工程と同様の工程を経ることとなる。
【００６０】
このように、本実施の形態で示した不揮発性メモリの製造方法は、前記実施の形態１で図７を参照して説明した酸化シリコン膜２２を形成する工程を、削除することができる。
【００６１】
（実施の形態３）
本実施の形態で示す不揮発性半導体記憶装置（以下、不揮発性メモリという）は、ＭＯＮＯＳ膜を用いたスプリットゲート型セルを有している。図１２は、本実施の形態の不揮発性メモリを示す要部断面図である。また、図１３〜図１９は、本実施の形態の不揮発性メモリの製造工程中における要部断面図である。
【００６２】
図１２に示すように、本実施の形態で示す不揮発性メモリのメモリセル４１は、前記実施の形態１で示したメモリセル１とは、コントロールゲート６とメモリゲート８との間に位置する絶縁膜部９を構成する絶縁膜の点で相違する。したがって、以下は相違する点を中心に説明する。
【００６３】
図１２に示すように、本実施の形態で示す不揮発性メモリのメモリセル４１は、コントロールトランジスタ４２とメモリトランジスタ４３とで構成されている。コントロールトランジスタ４２のコントロールゲート６は酸化シリコン膜からなるゲート絶縁膜７上に形成され、またメモリトランジスタ４３のゲート電極、メモリゲート８はコントロールゲート６の一方の側壁に形成されている。
【００６４】
メモリゲート８は、コントロールゲート６の側壁の一方と電気的に分離するとともに、ｐ型ウエル３（基板２）と電気的に分離する絶縁膜部９を介して、コントロールゲート６とスプリットゲートを構成している。
【００６５】
この絶縁膜部９は、酸化シリコン膜４５（例えばＳｉＯ2）と窒化シリコン膜４６（例えばＳｉ3Ｎ4）と酸化シリコン膜４７（例えばＳｉＯ2）および酸化膜シリコン４８（例えばＳｉＯ2）とを有する。酸化シリコン膜４５は、コントロールゲート６の一方の側壁およびｐ型ウエル３（基板２）の上面に断面Ｌ字状で形成されている。また、酸化シリコン膜４７は、メモリゲート８の一方の側壁およびその下面に断面Ｌ字状で形成されている。また、窒化シリコン膜４６は、酸化シリコン膜４５および酸化シリコン膜４７の間に挟まれて形成され、その形状は、酸化シリコン膜４５および酸化シリコン膜４７の形状に追従して断面Ｌ字状をしている。また、酸化シリコン膜４８は、酸化シリコン膜４５と酸化シリコン膜４７との間に挟まれるとともに、断面Ｌ字状で形成されている窒化シリコン膜４６の両端部に形成されている。
【００６６】
メモリゲート８の一方の側壁とコントロールゲート６の一方の側壁との間を除く窒化シリコン膜４６、すなわちｐ型ウエル３（基板２）の上部の窒化シリコン膜４６は、コントロールゲート６と基板２との間に印加する電界、およびメモリゲート８と基板２との間に印加する電界によって、酸化シリコン膜４５を通して基板２から注入される電荷（電子）を捕獲（蓄積）する領域（電荷蓄積部、電荷蓄積領域）を有する。
【００６７】
電荷蓄積部の窒化シリコン膜４６は、書込み時に注入された電子が蓄積している領域のみにホールが注入されるように、最適化された位置および長さで形成される。本実施の形態では、電荷蓄積部の窒化シリコン膜４６は、メモリゲート８のゲート長方向の長さが、例えば３５〜４５ｎｍ程度となるように形成される。これに対して、本発明者が検討した断面Ｌ字状の絶縁膜部５６を有する不揮発性メモリでは（図１８参照）、前記方向の窒化シリコン膜５６ｂの長さは、１００ｎｍ程度である。したがって、本実施の形態では、窒化シリコン膜４６に注入された電子の位置（領域）とホールの位置（領域）とが離れておらず、蓄積されている電子を電気的に打ち消すように、ホールを注入することができる。特に、本実施の形態においては、ホールが過剰に蓄積され易いソース拡散層２４側の窒化シリコン膜１３がエッチングによって後退しているので、電子が蓄積され易く消去し難いＬ字状部の電子を消去するためにホールを注入しても、ホールが過剰に蓄積され易い領域に窒化シリコン膜が存在していないので過剰なホールが蓄積されることは無い。すなわち、電子の消し残し、およびホールの蓄積がなくなり、書換え耐性を向上することができる。
【００６８】
また、ホールが局所的に蓄積されないため、メモリとしての機能の１つである電子（電荷）を蓄積（保持）しているときに、ホールは蓄積されていないこととなる。したがって、保持されるべき電子とホールとの再結合および電荷再分布を防止することができる。すなわち、電荷保持特性（リテンション特性）を向上することができる。
【００６９】
次に、図面を参照しながら、上記ＭＯＮＯＳ型不揮発性メモリの製造方法を工程順に説明する。
【００７０】
まず、図１３に示すように、周知の製造方法を用いて基板２上に、メモリセル領域となるｐ型ウエル３を形成する。ｐ型ウエル３は、例えばイオン注入法を用いてボロンなどのｐ型不純物を基板２内に導入することにより形成される。
【００７１】
続いて、ｐ型ウエル３の表面にゲート絶縁膜７を形成し、その上にコントロールゲート６となるｎ型ポリシリコン膜を形成した後、フォトリソグラフィ技術とドライエッチング技術を用いて基板２上に形成したｎ型ポリシリコン膜を加工し、コントロールトランジスタ４のコントロールゲート６を形成する。ゲート絶縁膜７は、例えば基板２を熱酸化することによって、膜厚２．７ｎｍ程度の酸化シリコンから形成される。また、ｎ型ポリシリコン膜は、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて膜厚２５０ｎｍ程度で形成される。
【００７２】
次に、図１４に示すように、基板２を、例えば熱酸化することにより、膜厚４〜６ｎｍ程度の酸化シリコン膜４５を形成する。次いで、酸化シリコン膜４５上に、例えばＣＶＤ法を用いて、膜厚１４〜１６ｎｍ程度の窒化シリコン膜４６を形成する。次いで、窒化シリコン膜４６上に、例えばＣＶＤ法を用いて、膜厚４〜６ｎｍ程度の酸化シリコン膜４７を形成する。
【００７３】
続いて、酸化シリコン膜４７上にメモリゲート８となるｎ型ポリシリコン膜を形成した後、このｎ型ポリシリコン膜をエッチバックすることによりメモリトランジスタ４３のメモリゲート８を形成する。ｎ型ポリシリコン膜は、例えばＣＶＤ法を用いて膜厚７０ｎｍ程度で形成される。また、メモリゲート８は、コントロールゲート６の側壁に沿った方向の長さが２５０ｎｍ程度、その方向と交差する方向の長さが６０ｎｍ程度となるように、異方性ドライエッチング技術を用いて形成される。なお、以降の工程では、コントロールゲート６の両側に形成されたメモリゲート８の一方のみを残して、メモリトランジスタ４３を形成するが、そのままメモリゲート８を両者とも残してメモリトランジスタを形成しても良い。
【００７４】
次に、図１５に示すように、コントロールゲート６の一方の側面に形成されているｎ型ポリシリコン膜を、フォトレジスト膜４９をマスクにして等方性ドライエッチング技術を用いて除去する。
【００７５】
次に、図１６に示すように、フッ酸によるウエットエッチング技術を用いて、メモリゲート８と接していない酸化シリコン膜４７を除去した後、窒化シリコン膜４６をエッチバックする。このエッチバックは、窒化シリコン膜４６のうち電荷蓄積領域となる部分を、メモリゲート８のゲート長方向の長さが例えば３５〜４５ｎｍ程度になるまで、例えば熱リン酸によるウエットエッチング技術を用いて後退するものである。なお、窒化シリコン膜４６の後退により、酸化シリコン膜４５と酸化シリコン膜４７との間には、隙間（ギャップ）部が形成されることとなる。
【００７６】
次に、図１７に示すように、例えば原料をＴＥＯＳ（tetraethylorthosilicate or tetraethoxysilane）としたＣＶＤ法を用いて、基板２上に酸化シリコン膜４８を形成する。すなわち、酸化シリコン膜４８は、酸化シリコン膜４５と酸化シリコン膜４７との間の隙間が埋め込まれるように形成される。その後、この酸化シリコン膜４８をエッチバックされ、隙間部に埋め込まれた酸化シリコン膜４８以外の不要な領域に形成された酸化シリコン膜４８は、例えばフッ酸によるウエットエッチング技術を用いて除去されることとなる。
【００７７】
その後は、実施の形態１において、図８〜図９を用いて説明した工程と同様の工程を経ることとなる。
【００７８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７９】
例えば、前記実施の形態は、不揮発性メモリについて適用した一例について説明したが、不揮発性メモリを混載したシステムＬＳＩに適用することもできる。
【００８０】
また、前記実施の形態は、ＮＭＯＳ（ｎチャネル型ＭＯＳ）トランジスタを基本としトラップ性絶縁膜（電荷を蓄積可能な絶縁膜、例えば窒化シリコン膜）を用いたメモリセルをもとに説明したため、極性（書込み・消去・読出時の印加電圧の極性やキャリアの極性）は、ＮＭＯＳ（ｎチャネル型ＭＯＳ）トランジスタを基本としたメモリセルの場合の動作を説明するためのものであった。しかし、本実施の形態は、ＰＭＯＳ（ｐチャネル型ＭＯＳ）トランジスタを基本としトラップ性絶縁膜を用いたメモリセルに適用されてもよく、ＰＭＯＳ（ｐチャネル型ＭＯＳ）トランジスタを基本とする場合は、印加電位やキャリアの導電型等の極性をすべて反転させることで、原理的には同じ動作を得ることができる。
【産業上の利用可能性】
【００８１】
本発明は、ＭＯＮＯＳ型トランジスタを有する不揮発性半導体記憶装置に利用されるものである。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態１である不揮発性メモリを示す要部断面図である。
【図２】本発明の実施の形態１である不揮発性メモリの製造工程中における要部断面図である。
【図３】図２に続く不揮発性メモリの製造工程中における要部断面図である。
【図４】図３に続く不揮発性メモリの製造工程中における要部断面図である。
【図５】図４に続く不揮発性メモリの製造工程中における要部断面図である。
【図６】図５に続く不揮発性メモリの製造工程中における要部断面図である。
【図７】図６に続く不揮発性メモリの製造工程中における要部断面図である。
【図８】図７に続く不揮発性メモリの製造工程中における要部断面図である。
【図９】図８に続く不揮発性メモリの製造工程中における要部断面図である。
【図１０】本発明の実施の形態２である不揮発性メモリを示す要部断面図である。
【図１１】本発明の実施の形態２である不揮発性メモリの製造工程中における要部断面図である。
【図１２】本発明の実施の形態３である不揮発性メモリを示す要部断面図である。
【図１３】本発明の実施の形態３である不揮発性メモリの製造工程中における要部断面図である。
【図１４】図１３に続く不揮発性メモリの製造工程中における要部断面図である。
【図１５】図１４に続く不揮発性メモリの製造工程中における要部断面図である。
【図１６】図１５に続く不揮発性メモリの製造工程中における要部断面図である。
【図１７】図１６に続く不揮発性メモリの製造工程中における要部断面図である。
【図１８】本発明者が検討した不揮発性メモリを示す要部断面図である。
【図１９】図１８で示したメモリセルの動作時の要部断面図である。
【図２０】図１９で示したメモリセルの電子およびホール分布の概念図である。
【符号の説明】
【００８３】
１  メモリセル
２  半導体基板（基板）
３  ｐ型ウエル
４  コントロールトランジスタ
５  メモリトランジスタ
６  コントロールゲート
７  ゲート絶縁膜
８  メモリゲート
９  絶縁膜部
１０  酸化シリコン膜
１１  酸化シリコン膜
１１ａ  酸化シリコン膜
１１ｂ  酸化シリコン膜
１３  窒化シリコン膜
１４ｄ  ｎ+型拡散層（ドレイン領域）
１４ｓ  ｎ+型拡散層（ソース領域）
１５ｄ  ｎ+型拡散層（エクステンション領域）
１５ｓ  ｎ+型拡散層（エクステンション領域）
１６  サイドウォールスペーサ
１７  窒化シリコン膜
１８  酸化シリコン膜
１９  配線
２０  コンタクトホール
２１  プラグ
２２  酸化シリコン膜
２３  ドレイン拡散層
２４  ソース拡散層
２５  フォトレジスト膜
２６  隙間部
３１  メモリセル
３２  コントロールトランジスタ
３３  メモリトランジスタ
４１  メモリセル
４２  コントロールトランジスタ
４３  メモリトランジスタ
４９  フォトレジスト膜
５１  メモリセル
５２  半導体基板
５３  ｐ型ウエル
５４  ゲート絶縁膜
５５  コントロールゲート
５６  絶縁膜部
５６ａ  酸化シリコン膜
５６ｂ  窒化シリコン膜
５６ｃ  酸化シリコン膜
５７  メモリゲート
５８ｄ  ｎ+型拡散層（ドレイン領域）
５８ｓ  ｎ+型拡散層（ソース領域）
５９ｄ  ｎ+型拡散層（エクステンション領域）
５９ｓ  ｎ+型拡散層（エクステンション領域）
６０  サイドウォールスペーサ
６１  ドレイン拡散層
６２  ソース拡散層
【図１】
2006041227.tif 000003
【図２】
2006041227.tif 000004
【図３】
2006041227.tif 000005
【図４】
2006041227.tif 000006
【図５】
2006041227.tif 000007
【図６】
2006041227.tif 000008
【図７】
2006041227.tif 000009
【図８】
2006041227.tif 000010
【図９】
2006041227.tif 000011
【図１０】
2006041227.tif 000012
【図１１】
2006041227.tif 000013
【図１２】
2006041227.tif 000014
【図１３】
2006041227.tif 000015
【図１４】
2006041227.tif 000016
【図１５】
2006041227.tif 000017
【図１６】
2006041227.tif 000018
【図１７】
2006041227.tif 000019
【図１８】
2006041227.tif 000020
【図１９】
2006041227.tif 000021
【図２０】
2006041227.tif 000022