(57)【要約】【課題】  端子間の短絡を容易にチェックすることができる半導体装置を実現する。【解決手段】  本発明の半導体装置は、外部との信号授受に使用される複数の被検端子１１ａ〜１１ｃと、短絡チェックモード時にそれぞれの端子に対応したテストデータＴＤａ〜ＴＤｃを生成するテスト信号生成回路１２と、短絡チェックモード時にＴＤａ〜ＴＤｃを端子１１ａ〜１１ｃへそれぞれ出力し、ノーマルモード時には出力が端子１１ａ〜１１ｃから電気的に切り離される出力バッファ２１と、短絡チェックモード時に端子１１ａ〜１１ｃの論理レベルとＴＤａ〜ＴＤｃとを比較し、端子１１ａ〜１１ｃの短絡を判定する判定回路２６を有する。【選択図】  図１
2006119013.tif 000002
【特許請求の範囲】
【請求項１】
外部との信号授受に使用される複数の端子と、
短絡チェックモード時に、前記複数の端子に対応したテストデータを生成するテストデータ生成手段と、
前記短絡チェックモード時に前記テストデータを前記端子へ出力し、ノーマルモード時には出力が前記端子から電気的に切り離されているテストデータ出力手段と、
前記短絡チェックモード時に前記端子の論理レベルと前記テストデータとを比較し、前記端子の短絡を判定する判定手段を有することを特徴とする半導体装置。
【請求項２】
前記ノーマルモード時に、入出力制御信号に基づいてデータを前記端子へ出力するノーマル出力手段と、
前記短絡チェックモード時に、前記ノーマル出力手段の出力を前記端子から電気的に切り離す制御手段をさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の端子に対応した前記判定手段のうち少なくとも１つが短絡を判定した場合に、当該判定結果を外部へ出力する外部通知手段をさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記テストデータは、隣接する前記端子間で論理レベルが異なるよう生成されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記判定手段は、前記端子からの論理レベルと前記テストデータとの排他的論理和を出力することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、端子間の短絡チェック機能を有する半導体装置に関する。
【背景技術】
【０００２】
電気的にプログラム可能な不揮発性メモリを内蔵したマイクロコントローラが量産化され、種々のデジタル機器に搭載されている。特に、半導体製造技術の微細化に伴って、近年、大規模でより高機能なマイクロコントローラが開発され実用化されている。
【０００３】
一方、このような微細化、大規模化に伴って、外部との信号授受に使用される外部端子（パッケージのリード端子など）の数も増加し、それら端子間の間隔は狭くなる傾向にある。同様に、これら外部端子へ接続するためのウェハ基板上のパッド数も増加し、隣接するパッド間隔も数１００μｍ程度まで狭くなってきている。このため、リード端子間、あるいは、パッド間の短絡による歩留まりの低下が大きな問題となっていた。
【０００４】
従来、半導体装置の端子間の短絡は、テスタなどの測定装置によりメーカーの検査工程でチェックされ、ユーザ側で短絡チェックは行っていなかった。これは、テスタによるチェックには設備投資など高いコストが必要なためである。
【０００５】
このため、マイクロコントローラのように、ユーザが機器組み立て時にライタによりプログラムして使用する用途では、メーカー出荷後の経年変化などに起因する端子間の短絡でプログラム書き込み時に不良が発生し、機器組み立ての製造歩留まりが低下するという問題があった。
【０００６】
このような問題に対処するため、入出力兼用端子の一部にパルス列を出力し、隣接する端子からその論理レベルを読み出して、これら端子間の短絡をＣＰＵにより判定する方法（例えば、特許文献１を参照。）が考えられる。
【０００７】
しかしながら、このような従来の短絡チェック方法では、短絡チェックが可能な端子の種類とその並び方に制約があり、半導体装置によっては、パッド配置や外部端子の配置を設計上短絡チェックに都合の良い配置にできないという本質的な問題があった。すなわち、例えば、入力専用端子が複数隣接していた場合には、上述の方法は使用できないという問題があった。
【０００８】
また、従来の短絡チェック方法では、複数の端子をチェックする場合に、端子ごとに判定を繰り返す必要があり、短絡チェックに相当の時間を要するという問題もあった。
【特許文献１】特開平１０−２１１１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、端子間の短絡を容易にチェックすることができる半導体装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、外部との信号授受に使用される複数の端子と、短絡チェックモード時に、前記複数の端子に対応したテストデータを生成するテストデータ生成手段と、前記短絡チェックモード時に前記テストデータを前記端子へ出力し、ノーマルモード時には出力が前記端子から電気的に切り離されているテストデータ出力手段と、前記短絡チェックモード時に前記端子の論理レベルと前記テストデータとを比較し、前記端子の短絡を判定する判定手段を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１１】
本発明によれば、半導体装置の端子間短絡を容易にチェックすることができるので、半導体装置を組み込んだ機器の製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例】
【００１３】
図１は、本発明の実施例に係わる半導体装置を示す回路図である。ここでは、主に、端子間の短絡チェックとその制御にかかわる部分を示した。
【００１４】
また、説明を容易にするため、３つの被検端子１１ａ〜１１ｃ（短絡チェックの対象となる端子。以下、「端子１１ａ〜１１ｃ」という。）とそれらに対する短絡チェックにかかわる部分を示した。
【００１５】
さらに、ここでは、不揮発性メモリ部（図示していない。以下、「ＥＥＰＲＯＭ」という。）を有するマイクロコントローラを一例として、これに書き込みライタ（図示していない。）でプログラムする際の短絡チェックについて説明する。
【００１６】
本発明の実施例に係わる半導体装置は、書き込みライタとのデータ授受に使用される入出力兼用の端子１１ａ〜１１ｃ、短絡チェックのための信号を生成するテスト信号生成回路１２、端子１１ａ〜１１ｃの端子間短絡チェック機能を有する入出力回路１３ａ〜１３ｃ、短絡チェックの判定結果を書き込みライタへ出力するための判定結果出力回路１４と出力端子１５、および書き込みライタからの短絡チェックモード設定信号（以下、「ＣＨＥＣＫ」という。）を受信する入力端子１６を備えている。
【００１７】
入出力回路１３ａの第１の制御入力には入力端子１６からのＣＨＥＣＫが接続され、入出力回路１３ａの第２の制御入力にはテスト信号生成回路１２からのテストデータＴＤａが接続され、入出力回路１３ａの第３の制御入力にはテスト信号生成回路１２からの期待値データＥＤａが接続され、入出力回路１３ａの入出力ＩＯａには端子１１ａが接続されている。
【００１８】
入出力回路１３ｂの第１の制御入力にはＣＨＥＣＫが接続され、入出力回路１３ｂの第２の制御入力にはテスト信号生成回路１２からのテストデータＴＤｂが接続され、入出力回路１３ｂの第３の制御入力にはテスト信号生成回路１２からの期待値データＥＤｂが接続され、入出力回路１３ｂの入出力ＩＯｂには端子１１ｂが接続されている。
【００１９】
入出力回路１３ｃの第１の制御入力にはＣＨＥＣＫが接続され、入出力回路１３ｃの第２の制御入力にはテスト信号生成回路１２からのテストデータＴＤｃが接続され、入出力回路１３ｃの第３の制御入力にはテスト信号生成回路１２からの期待値データＥＤｃが接続され、入出力回路１３ｃの入出力ＩＯｃには端子１１ｃが接続されている。
【００２０】
判定結果出力回路１４の第１の入力には入出力回路１３ａからの判定出力ＲＥＳａが接続され、判定結果出力回路１４の第２の入力には入出力回路１３ｂからの判定出力ＲＥＳｂが接続され、判定結果出力回路１４の第３の入力には入出力回路１３ｃからの判定出力ＲＥＳｃが接続され、判定結果出力回路１４の制御入力にはテスト信号生成回路１２からのタイミング信号ＯＵＴが接続され、判定結果出力回路１４の出力はＲＥＳＵＬＴとして出力端子１５へ接続されている。
【００２１】
端子１１ａ〜１１ｃは、具体的には、ウェハ基板上にほぼ直線上に隣接して配置された入出力パッド、およびそれらに電気的に接続されたパッケージリードもしくはパッケージ表面に配置された外部接続用の半田ボールである。
【００２２】
バッドサイズは数１０μｍ角、パッド間隔は５０〜１００μｍ程度である。パッドは、配線層の最上層に形成され、主にアルミニウム（Ａｌ）で構成されている。
【００２３】
そして、バッドとパッケージリードは主に金（Ａｕ）でできたボンディングワイヤで接続される。また、外部接続用の半田ボールの場合には、ベースとなる基板上の主に銅（Ｃｕ）でできた配線に半田ボールが配置され、Ｃｕ配線とパッドとはボンディングワイヤで接続される。
【００２４】
パッケージリードもしくは半田ボールの間隔は、パッケージの種類によって異なるが、０.５〜１ｍｍ程度である。
【００２５】
図１には示していないが、書き込みライタが端子１１ａ〜１１ｃを介して半導体装置のＥＥＰＲＯＭへプログラムデータを書き込む。
【００２６】
本実施例においては、このプログラム書き込み前に、パッド間の短絡、および、パッケージリードの短絡もしくは外部接続用の半田ボール間の短絡がチェックされる。
【００２７】
テスト信号生成回路１２は、端子１１ａ〜１１ｃの短絡をチェックするために、ＣＨＥＣＫを受けてテストデータＴＤａ〜ＴＤｃを生成して入出力回路１３ａ〜１３ｃへそれぞれ供給する。また、同時に、テスト信号生成回路１２は、ＴＤａ〜ＴＤｃと同じデータからなる期待値データＥＤａ〜ＥＤｃを生成して入出力回路１３ａ〜１３ｃへそれぞれ供給する。
【００２８】
さらに、テスト信号生成回路１２は、判定結果の書き込みライタへの出力タイミングを制御するため、ＯＵＴを生成して判定結果出力回路１４へ供給する。
【００２９】
入出力回路１３ａは、図１に示したように、ＴＤａをＩＯａへ出力する出力バッファ２１（以下、「ＢＵＦ２１」という。）、ＥＥＰＲＯＭからの出力データＲＤａを一時記憶しておく出力ラッチ回路２２（以下、「ＬＴ２２」という。）、ＲＤａをＩＯａへ出力する出力バッファ２３（以下、「ＢＵＦ２３」という。）、ＢＵＦ２３を制御するためのインバータ２４（以下、「ＩＮＶ２４」という。）とＡＮＤゲート２５（以下、「ＡＮＤ２５」という。）、およびＩＯａの論理レベルとＥＤａを比較し端子１１ａの短絡を判定する判定回路２６（ＥｘＯＲゲート。以下、「ＥｘＯＲ２６」という。）を備えている。
【００３０】
ＢＵＦ２１の入力にはＴＤａが接続され、ＢＵＦ２１の出力はＩＯａとして端子１１ａへ接続され、ＢＵＦ２１の制御入力にはＣＨＥＣＫが接続されている。
【００３１】
ＩＮＶ２４の入力にはＣＨＥＣＫが接続され、ＩＮＶ２４の出力はＡＮＤ２５の第１の入力へ接続されている。ＡＮＤ２５の第２の入力にはノーマルモード時に入出力モードの切り替えを行う制御信号ＩＯＣＴＬが接続され、ＡＮＤ２５の出力はＢＵＦ２３の制御入力に接続されている。
【００３２】
ＬＴ２２の入力にはＲＤａが接続され、ＬＴ２２の出力はＢＵＦ２３の入力に接続され、ＢＵＦ２３の出力はＩＯａへ接続されている。
【００３３】
ＥｘＯＲ２６の第１の入力にはＩＯａが接続され、ＥｘＯＲ２６の第２の入力にはＥＤａが接続され、ＥｘＯＲ２６の出力はＲＥＳａとして判定結果出力回路１４の第１の入力へ接続されている。
【００３４】
ＩＯａは、さらに、ノーマルモード時に書き込みライタからの入力データＷＤａをＥＥＰＲＯＭのデータ入力回路（図示していない。）へ供給するよう接続されている。
【００３５】
ＢＵＦ２１は、短絡チェックモード時にＣＨＥＣＫによって活性化され、ＴＤａの論理レベルに基づいてＩＯａをドライブする。また、ＣＨＥＣＫが“Ｌ”で短絡チェックモードでないノーマルモード時には、ＢＵＦ２１の出力はＨｉ−ＺとなりＩＯａから電気的に切り離される。
【００３６】
ＬＴ２２は、ノーマルモード時に出力データＲＤａをラッチして一時的に記憶する。
【００３７】
ＢＵＦ２３は、ＩＮＶ２４およびＡＮＤ２５によって制御され、ノーマルモード時にＬＴ２２の出力をＩＯａへ出力する。また、短絡チェックモード時にはＢＵＦ２３の出力はＨｉ−ＺとなりＩＯａから電気的に切り離される。
【００３８】
ＥｘＯＲ２６は、ＩＯａの論理レベルとＥＤａの排他的論理和を出力することで、短絡チェックモード時に、ＩＯａの論理レベルとＥＤａの論理レベルが同じであるかを判定する。
【００３９】
ＢＵＦ２１の出力は、“Ｈ”レベルへのドライブ能力が小さく設定されており、２つのＢＵＦ２１の出力が短絡していて、一方の入力に“Ｈ”、他方の入力に“Ｌ”が入力されていると、その出力は“Ｌ”レベルになる。
【００４０】
したがって、例えば図１で、ＴＤａおよびＥＤａが“Ｈ”であるにもかかわらず、ＥｘＯＲ２６の出力が“Ｈ”になる場合には、端子１１ａが“Ｌ”レベルに短絡していると推測できる。
【００４１】
入出力回路１３ｂは、入出力回路１３ａと同様な構成であるので、詳しい説明は省略する。
【００４２】
入出力回路１３ａとの違いは、第２の制御入力にＴＤａの替わりにＴＤｂが接続され、第３の制御入力にＥＤａの替わりにＥＤｂが接続され、入出力ＩＯｂには端子１１ａの替わりに端子１１ｂが接続され、判定出力ＲＥＳａの替わりにＲＥＳｂが判定結果出力回路１４の第２の入力に接続されていることである。
【００４３】
入出力回路１３ｃも、入出力回路１３ａと同様な構成であるので、詳しい説明は省略する。
【００４４】
入出力回路１３ａとの違いは、第２の制御入力にＴＤａの替わりにＴＤｃが接続され、第３の制御入力にＥＤａの替わりにＥＤｃが接続され、入出力ＩＯｃには端子１１ａの替わりに端子１１ｃが接続され、判定出力ＲＥＳａの替わりにＲＥＳｃが判定結果出力回路１４の第３の入力に接続されていることである。
【００４５】
判定結果出力回路１４は、図１に示したように、３入力のＯＲゲート２７（以下、「ＯＲ２７」という。）およびＡＮＤゲート２８（以下、「ＡＮＤ２８」という。）で構成されている。
【００４６】
ＯＲ２７の３つの入力には、それぞれＲＥＳａ〜ＲＥＳｃが接続され、ＯＲ２７の出力はＡＮＤ２８の第１の入力に接続されている。ＡＮＤ２８の第２の入力にはテスト信号生成回路１２からのＯＵＴが接続され、ＡＮＤ２８の出力はＲＥＳＵＬＴとして出力端子１５へ接続されている。
【００４７】
このような構成で、判定結果出力回路１４は、ＲＥＳａ〜ＲＥＳｃのうち少なくとも１つが“Ｈ”の時、ＯＵＴのタイミングに従ってＲＥＳＵＬＴを“Ｈ”にして、端子１１ａ〜１１ｃのうち少なくとも１つが短絡していることを出力端子１５を介して書き込みライタへ通知する。
【００４８】
次に、上述した構成を持つ半導体装置における短絡チェック方法について説明する。
【００４９】
図２は、本発明の実施例に係わる半導体装置における短絡チェックモード時の各信号を示す波形図である。
【００５０】
ここでは、書き込みライタから入力されたＣＨＥＣＫが“Ｈ”である期間に、端子１１ａ〜１１ｃの短絡をチェックする場合を示した。
【００５１】
まず、書き込みライタによってＣＨＥＣＫが“Ｈ”にされると、入出力回路１３ａ〜１３ｃは、短絡チェックモードに入り、ＢＵＦ２３がＨｉ−Ｚにされ、ＢＵＦ２１が活性化される。
【００５２】
そして、図２に示したように、テスト信号生成回路１２がＴＤａ〜ＴＤｃを生成する。すなわち、ＴＤａ＝“Ｌ”、ＴＤｂ＝“Ｈ”、ＴＤｃ＝“Ｌ”（図２では、これらをまとめて論理値で“０１０ｂ”と表している。）を出力する。
【００５３】
また、同時に、テスト信号生成回路１２は、ＴＤａ〜ＴＤｃと同じ信号をＥＤａ〜ＥＤｃへ出力する。
【００５４】
ここで、例えば、端子１１ａと端子１１ｂ間に短絡が生じているとすると、上述したように、ＢＵＦ２１の“Ｈ”レベルへのドライブ能力は相対的に弱く設定されているので、端子１１ｂの出力レベルは端子１１ａにドライブされ、ある程度の時間経過後に“Ｌ”に引き下げられる。この時、ＥＤｂは“Ｈ”なので、判定出力ＲＥＳｂは“Ｈ”になる。
【００５５】
そして、判定結果出力回路１４において、ＯＵＴが“Ｈ”になるタイミングでＲＥＳＵＬＴが“Ｈ”になり、出力端子１５を介して判定結果が書き込みライタへ出力される。
【００５６】
最後に、書き込みライタによりＣＨＥＣＫが“Ｌ”にされると、テスト信号生成回路１２は、ＴＤａ〜ＴＤｃ、ＥＤａ〜ＥＤｃ、およびＯＵＴを“Ｌ”レベルにリセットする。これによりＲＥＳＵＬＴも“Ｌ”にリセットされ、短絡チェックモードが終了する。
【００５７】
ここで重要なことは、図２に示したように、本発明の実施例にかかわる半導体装置における短絡チェックは、短絡チェックモード時に活性化されるＢＵＦ２１とＥｘＯＲ２６によって実行されることである。
【００５８】
つまり、端子１１ａ〜１１ｃごとにこれらの回路を持たせているので、隣接する被検端子に異なる論理レベルを与えることで、被検端子の種類によらず、複数の被検端子を同時にチェックすることができる。
【００５９】
例えば、被検端子が出力専用端子の場合には、図１の構成をそのまま使用し、被検端子が入力専用端子の場合には、ノーマルモード時に使用するＬＴ２２、ＢＵＦ２３、およびＢＵＦ２３を制御するＩＮＶ２４とＡＮＤ２５を除外すればよい。
【００６０】
図３に、この入力専用端子を短絡チェックするための回路構成を示す。図３では、端子１１ａが入力専用端子であるとして、入出力回路１３ａに必要なＢＵＦ２１およびＥｘＯＲ２６とそれらにかかわる信号を示した。ここで、図１と同じ構成要素には同じ符号を用いた。
【００６１】
各部の構成、回路接続および動作は図１および図２と同様であるので、説明は省略する。
【００６２】
次に、上述した回路構成を備えた半導体装置へのプログラム書き込み手順について説明する。
【００６３】
図４は、本発明の実施例に係わる半導体装置のプログラム書き込み手順を示すフロー図である。ここでは、主に、端子１１ａ〜１１ｃの短絡チェックにかかわる部分を示した。
【００６４】
本発明の実施例に係わる半導体装置のプログラム書き込み手順は、短絡チェックステップ３１、短絡チェックの判定ステップ３２、プログラム実行ステップ３３、およびプログラム動作停止ステップ３４を備えている。
【００６５】
短絡チェックステップ３１では、まず、書き込みライタは、入力端子１６へ“Ｈ”レベルを送信し、短絡チェックを行う半導体装置を短絡チェックモードにエントリする。
【００６６】
そして、所定の時間経過後に出力端子１５からのＲＥＳＵＬＴを受信してそれを記憶し、その後入力端子１６に“Ｌ”レベルを送信して、半導体装置の短絡チェックモードを解除する。
【００６７】
次に、判定ステップ３２で、書き込みライタは短絡チェックの結果を判定する。すなわち、短絡チェックステップ３１で記憶した判定結果が“ＯＫ”（ＲＥＳＵＬＴ＝“Ｌ”）であれば、書き込みライタはプログラム実行ステップ３３へ移行し、判定結果が“ＮＧ”（ＲＥＳＵＬＴ＝“Ｈ”）であれば、書き込みライタはプログラム動作停止ステップ３４へ移行する。
【００６８】
プログラム実行ステップ３３では、書き込みライタは、端子１１ａ〜１１ｃを介して半導体装置のＥＥＰＲＯＭへプログラムデータを書き込む。
【００６９】
短絡チェックの判定結果が“ＮＧ”の場合には、プログラム動作停止ステップ３４で、書き込みライタは、エラーがあることを外部に通知して動作を終了する。プログラムデータのＥＥＰＲＯＭへの書き込みは行われない。
【００７０】
上記実施例によれば、半導体装置が被検端子の論理レベルを判定する回路を備えているので、メーカー出荷後に端子間短絡を容易にチェックすることができる。これにより、半導体装置を組み込んだ機器の製造歩留まりを向上させることができる。
【００７１】
また、上記実施例によれば、被検端子が入力または出力専用端子の場合でも入出力兼用端子と同様にチェックできるので、被検端子の種類やその並び方に依存することなく隣接端子間の短絡チェックを行うことができる。
【００７２】
さらに、上記実施例によれば、被検端子ごとに短絡チェック用の出力回路と判定回路を備えているので、複数の被検端子の短絡を同時にチェックすることができる。
【００７３】
上述の実施例では、被検端子は３つであるとしたが、本発明はこれに限られるものではなく、原理的にはいくつでも適用可能である。
【００７４】
また、上述の実施例では、テストデータは“０１０ｂ”であるとしたが、本発明はこれに限られるものではなく、被検端子の並び順に基づいて隣接端子間で論理レベルが異なるようにテストデータを生成すればよい。例えば、バッドの並び順とパッケージリードの並び順が異なる場合には、それぞれの並び順に従って２つのテストデータを生成し、これらに基づいて２回の短絡チェックを実行することもできる。
【００７５】
さらに、上述した実施例では、説明のため、書き込みライタによるプログラム書き込み前に端子間の短絡チェックを行うとしたが、本発明はこれに限られるものではなく、書き込みライタに限らず、ＣＨＥＣＫにより半導体装置を短絡チェックモードにエントリすることにより、いつでも短絡チェックを実行することができる。
【００７６】
さらに、上述の実施例では、ＥＥＰＲＯＭを有するマイクロコントローラを一例として説明したが、本発明はこれに限られるものではなく、外部機器と信号の授受を行う複数の端子を有する半導体装置に広く適用することができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施例に係わる半導体装置を示す回路図。
【図２】本発明の実施例に係わる半導体装置における短絡チェックモード時の各信号を示す波形図。
【図３】本発明の実施例に係わる半導体装置における入力専用端子を示す回路図。
【図４】本発明の実施例に係わる半導体装置のプログラム書き込み手順を示すフロー図。
【符号の説明】
【００７８】
１１ａ〜１１ｃ  被検端子
１２  テスト信号生成回路
１３ａ〜１３ｃ  入出力回路
１４  判定結果出力回路
１５  判定結果出力端子
１６  設定信号入力端子
２６  判定回路（ＥｘＯＲ）
ＣＨＥＣＫ  短絡チェックモード設定信号
ＴＤａ〜ＴＤｃ  テストデータ
ＥＤａ〜ＥＤｃ  期待値データ
ＲＥＳａ〜ＲＥＳｃ  判定出力
ＯＵＴ  出力タイミング信号
ＲＥＳＵＬＴ  判定結果
ＲＤａ  出力データ（ノーマルモード時）
ＷＤａ  入力データ（ノーマルモード時）
ＩＯＣＴＬ  入出力モード切替信号（ノーマルモード時）
【図１】
2006119013.tif 000003
【図２】
2006119013.tif 000004
【図３】
2006119013.tif 000005
【図４】
2006119013.tif 000006