(57)【要約】【課題】フォーマット変換前後のクロックレートよりも高いクロックレートへの乗せ替えを行うことなく、所望のフォーマットの信号を得る。【解決手段】走査変換回路２０は、第１のクロックレートのインタレース信号ＤＧi，ＤＲi，ＤＢiに対して補間処理を行い、奇数と偶数ラインの信号を同時に生成することで、第１のクロックレートのプログレッシブ信号ＤＧp-O，ＤＧp-E，ＤＲp-O，ＤＲp-E，ＤＢp-O，ＤＢp-Eへの走査変換を行う。解像度変換回路２５は、第１のクロックレートのプログレッシブ信号を用いて、水平方向の解像度変換と垂直方向の解像度変換を行い、所望の解像度である第２のクロックレートの信号ＤＧpc，ＤＲpc，ＤＢpcを生成する。【選択図】        図１
2006262351.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロックレートのインタレース信号を、クロックレートの等しいプログレッシブ信号に変換する走査変換手段と、
前記第１のクロックレートのプログレッシブ信号から、所望の解像度である第２のクロックレートの信号を生成する解像度変換手段とを有する
ことを特徴とするフォーマット変換回路。
【請求項２】
前記走査変換手段は、前記第１のクロックレートのインタレース信号を用いて補間処理を行い、奇数ラインと偶数ラインの信号を同時に生成することで、前記第１のクロックレートのプログレッシブ信号への変換を行う
ことを特徴とする請求項１記載のフォーマット変換回路。
【請求項３】
前記解像度変換手段は、
前記プログレッシブ信号のフィルタ処理を行い、水平方向の解像度を所望の解像度に変換する水平解像度変換手段と、
複数のラインメモリを用い、該複数のラインメモリに前記プログレッシブ信号を書き込み、該複数のラインメモリに書き込まれたプログレッシブ信号を用いてフィルタ処理を行うことで、垂直方向の解像度を所望の解像度に変換する垂直解像度変換手段とを有する
ことを特徴とする請求項１記載のフォーマット変換回路。
【請求項４】
撮像を行い第１のクロックレートのインタレース信号を生成する撮像手段と、
前記撮像手段で得られた第１のクロックレートのインタレース信号を、クロックレートの等しいプログレッシブ信号に変換する走査変換手段と、
前記第１のクロックレートのプログレッシブ信号から、所望の解像度である第２のクロックレートの信号を生成する解像度変換手段とを有する
ことを特徴とする撮像装置。
【請求項５】
前記走査変換手段は、前記第１のクロックレートのインタレース信号を用いて補間処理を行い、奇数ラインと偶数ラインの信号を同時に生成することで、前記第１のクロックレートのプログレッシブ信号への変換を行う
ことを特徴とする請求項４記載の撮像装置。
【請求項６】
前記解像度変換手段は、
前記プログレッシブ信号のフィルタ処理を行い、水平方向の解像度を所望の解像度に変換する水平解像度変換手段と、
複数のラインメモリを用い、該複数のラインメモリに前記プログレッシブ信号を書き込み、該複数のラインメモリに書き込まれたプログレッシブ信号を用いてフィルタ処理を行うことで、垂直方向の解像度を所望の解像度に変換する垂直解像度変換手段とを有する
ことを特徴とする請求項４記載の撮像装置。
【請求項７】
第１のクロックレートのインタレース信号を、クロックレートの等しいプログレッシブ信号に変換する走査変換工程と、
前記第１のクロックレートのプログレッシブ信号から、所望の解像度である第２のクロックレートの信号を生成する解像度変換工程とを有する
ことを特徴とするフォーマット変換方法。
【請求項８】
前記走査変換工程では、前記第１のクロックレートのインタレース信号を用いて補間処理を行い、奇数ラインと偶数ラインの信号を同時に生成することで、前記第１のクロックレートのプログレッシブ信号への変換を行う
ことを特徴とする請求項７記載のフォーマット変換方法。
【請求項９】
前記解像度変換工程は、
前記プログレッシブ信号のフィルタ処理を行い、水平方向の解像度を所望の解像度に変換する水平解像度変換工程と、
複数のラインメモリを用い、該複数のラインメモリに前記プログレッシブ信号を書き込み、該複数のラインメモリに書き込まれたプログレッシブ信号を用いてフィルタ処理を行うことで、垂直方向の解像度を所望の解像度に変換する垂直解像度変換工程とを有する
ことを特徴とする請求項７記載のフォーマット変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フォーマット変換回路と撮像装置およびフォーマット変換方法に関する。詳しくは、第１のクロックレートのインタレース信号を、クロックレートの等しいプログレッシブ信号に変換し、この第１のクロックレートのプログレッシブ信号から、所望の解像度である第２のクロックレートの信号を生成するものである。
【背景技術】
【０００２】
従来、インタレース信号を所望の解像度であるプログレッシブ信号に変換するフォーマット変換では、インタレース信号のクロックレートに比べて、通常２倍のクロックレートの基準信号を用いて走査変換を行い、インタレース信号がプログレッシブ信号に変換される。その後、走査変換によって得られたプログレッシブ信号に対して解像度変換を行い、所望の解像度のプログレッシブ信号が生成される。
【０００３】
図７は、フォーマット変換回路を有した従来の映像信号処理回路の構成を示している。映像信号処理回路に入力されたインタレース信号、例えばインタレース走査方式の三原色信号ＤＧi，ＤＲi，ＤＢi（以下「インタレース信号ＤＧi，ＤＲi，ＤＢi」という）は、前処理回路６０に供給される。前処理回路６０は、基準信号生成部９０から供給された基準信号ＣＫ1に基づいて処理を行い、インタレース信号ＤＧi，ＤＲi，ＤＢiの例えばゲイン調整等を行ってフォーマット変換回路７０の走査変換回路７１に供給する。走査変換回路７１は、基準信号生成部９０から供給された基準信号ＣＫ1，ＣＫ2に基づいて走査変換を行い、インタレース信号ＤＧi，ＤＲi，ＤＢiをプログレッシブ信号ＤＧp，ＤＲp，ＤＢpに変換して解像度変換回路７５に供給する。解像度変換回路７５は、基準信号生成部９０から供給された基準信号ＣＫ2，ＣＫ3に基づいて解像度変換を行い、プログレッシブ信号ＤＧp，ＤＲp，ＤＢpを所望の解像度のプログレッシブ信号ＤＧpc，ＤＲpc，ＤＢpcに変換して信号処理回路８０に供給する。信号処理回路８０は、基準信号生成部９０から供給された基準信号ＣＫ3に基づきプログレッシブ信号ＤＧpc，ＤＲpc，ＤＢpcに対して種々の信号処理を行い、映像出力信号ＤＶoutを生成して出力する。基準信号生成部９０は、上述の各回路で処理を行うための基準となる基準信号ＣＫ1，ＣＫ2，ＣＫ3を生成する。
【０００４】
また、インタレース方式のハイビジョン画像信号からインタレース方式のテレビジョン画像信号を生成する特許文献１の発明においても、インタレース信号をプログレッシブ信号に変換して、このプログレッシブ信号に対して解像度変換を行うことが示されている。
【０００５】
ここで、フォーマット変換回路７０の走査変換回路７１はメモリを用いて構成されており、インタレース信号ＤＧi，ＤＲi，ＤＢiのクロックレートに応じた基準信号ＣＫ1に基づいてメモリの書き込み動作を行い、インタレース信号ＤＧi，ＤＲi，ＤＢiをメモリに記憶させる。また、記憶されたインタレース信号を、基準信号ＣＫ1の２倍程度の基準信号ＣＫ2に基づいて走査線順に読み出すことで、プログレッシブ信号ＤＧp，ＤＲp，ＤＢpに変換する。
【０００６】
例えば「２２００画素×１１２５ライン（有効画素数１９２０画素×有効走査線数１０８０ライン）」でフィールド周波数が６０フィールド／秒であるインタレース信号（以下「１９２０×１０８０／６０Ｉ信号」という）を、フレーム周波数が６０フレーム／秒であるプログレッシブ信号（以下「１９２０×１０８０／６０Ｐ信号」という）に変換する場合、基準信号ＣＫ1の周波数を７４．２５ＭＨｚとして、インタレース信号ＤＧi，ＤＲi，ＤＢiの書き込みを行う。また、基準信号ＣＫ2の周波数を１４８．５ＭＨｚとして、メモリから走査線順に信号の読み出しを行い、プログレッシブ信号ＤＧp，ＤＲp，ＤＢpに変換する。
【０００７】
解像度変換回路７５もメモリ等を用いて構成されており、基準信号ＣＫ2に基づいてメモリの書き込み動作を行い、プログレッシブ信号ＤＧp，ＤＲp，ＤＢpをメモリに記憶させる。この記憶されたプログレッシブ信号を用いて解像度変換を行い、解像度変換後の信号を所望のクロックレートに応じた基準信号ＣＫ3に基づいて読み出すことで、所望の解像度のプログレッシブ信号ＤＧpc，ＤＲpc，ＤＢpcに変換する。
【０００８】
例えば、１９２０×１０８０／６０Ｐ信号を、「１６５０画素×７５０ライン（有効画素数１２８０画素×有効走査線数７２０ライン）」でフレーム周波数が６０フレーム／秒であるプログレッシブ信号（以下「１２８０×７２０／６０Ｐ信号」という）に変換する場合、周波数が１４８．５ＭＨｚである基準信号ＣＫ2に基づき、１９２０×１０８０／６０Ｐ信号をメモリに記憶させる。また、記憶された信号を用いて水平解像度と垂直解像度の変換を行い、解像度が「有効画素数１２８０画素×有効走査線数７２０ライン」である信号を生成する。この生成した信号を例えば周波数が７４．２５ＭＨｚである基準信号ＣＫ3に基づいて読み出すことで、１２８０×７２０／６０Ｐ信号に変換することができる。
【０００９】
図８は、従来の解像度変換回路の動作を示している。図８Ａは、解像度変換回路７５に入力されたプログレッシブ信号ＤＧp、図８Ｂは、水平解像度変換後の信号ＤＧph、図８Ｃは水平解像度変換および垂直解像度変換後の信号ＤＧphv、図８Ｄは解像度変換回路７５から出力される所望のクロックレートのプログレッシブ信号ＤＧpcを示している。なお、プログレッシブ信号ＤＲp，ＤＢpをプログレッシブ信号ＤＲpc，ＤＢpcに変換する処理もプログレッシブ信号ＤＧpと同様であり、説明は省略する。
【００１０】
水平解像度変換および垂直解像度変換は、入力されたプログレッシブ信号ＤＧpのクロックレートに応じた基準信号ＣＫ2に基づいて行う。例えば、プログレッシブ信号ＤＧpが１９２０×１０８０／６０Ｐ信号であり、フィルタ処理を行うことで水平方向の有効画素数を１９２０画素から１２８０画素に変換して信号ＤＧphを生成する。さらに、水平解像度変換が行われた信号ＤＧphに対してフィルタ処理を行い、垂直方向の有効走査線数を１０８０ラインから７２０ラインに変換して信号ＤＧphvを生成する。
【００１１】
その後、水平解像度変換および垂直解像度変換を行って得られた信号ＤＧphvを、所望のクロックレートに応じた基準信号ＣＫ3に基づいて読み出すことで、１２８０×７２０／６０Ｐ信号に変換することができる。
【００１２】
このように、走査変換を行ってから解像度変換を行うことにより、画質の低下を少なくして、所望の解像度であるプログレッシブ信号を生成できる。
【００１３】
【特許文献１】特開平６−１５３０６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、インタレース信号をプログレッシブ信号に変換する場合、上述のようにクロックレートを２倍程度に高くする必要があるため、回路の動作周波数が高くなり消費電力が大きくなってしまう。
【００１５】
また、解像度変換の前後ではクロックレートが通常異なるため、走査変換回路でクロックレートを基準信号ＣＫ1のクロックレートから基準信号ＣＫ2のクロックレートに乗せ替えるだけでなく、解像度変換回路でクロックレートを基準信号ＣＫ2のクロックレートから基準信号ＣＫ3のクロックレートに乗せ替える必要が生じるため、フォーマット変換回路の構成が複雑となってしまう。
【００１６】
そこで、この発明では、フォーマット変換前後のクロックレートよりも高いクロックレートへの乗せ替えを行うことなく、所望のフォーマットの信号を容易に得ることができるフォーマット変換回路と撮像装置およびフォーマット変換方法を提供するものである。
【課題を解決するための手段】
【００１７】
この発明に係るフォーマット変換回路は、第１のクロックレートのインタレース信号を、クロックレートの等しいプログレッシブ信号に変換する走査変換手段と、第１のクロックレートのプログレッシブ信号から、所望の解像度である第２のクロックレートの信号を生成する解像度変換手段とを有するものである。
【００１８】
また、撮像装置は、撮像を行い第１のクロックレートのインタレース信号を生成する撮像手段と、撮像手段で得られた第１のクロックレートのインタレース信号を、クロックレートの等しいプログレッシブ信号に変換する走査変換手段と、第１のクロックレートのプログレッシブ信号から、所望の解像度である第２のクロックレートの信号を生成する解像度変換手段とを有するものである。
【００１９】
また、フォーマット変換方法は、第１のクロックレートのインタレース信号を、クロックレートの等しいプログレッシブ信号に変換する走査変換工程と、第１のクロックレートのプログレッシブ信号から、所望の解像度である第２のクロックレートの信号を生成する解像度変換工程とを有するものである。
【００２０】
この発明においては、第１のクロックレートのインタレース信号に対して補間処理を行い、奇数ラインと偶数ラインの信号を同時に生成することで、第１のクロックレートのプログレッシブ信号が生成される。この第１のクロックレートのプログレッシブ信号を用いてフィルタ処理を行うことで水平方向の解像度が所望の解像度に変換される。また、複数のラインメモリにプログレッシブ信号が書き込まれて、この書き込まれたライン単位のプログレッシブ信号を用いてフィルタ処理を行うことで、垂直方向の解像度が所望の解像度に変換されて、所望の解像度である第２のクロックレートの信号が生成される。
【発明の効果】
【００２１】
この発明によれば、第１のクロックレートのインタレース信号が、クロックレートの等しいプログレッシブ信号に変換されて、この第１のクロックレートのプログレッシブ信号から、所望の解像度である第２のクロックレートの信号が生成される。このため、第１のクロックレートや第２のクロックレートよりもクロックレートが高い周波数である信号に変換する必要がなく、消費電力が大きくなってしまうことを防止できる。また、走査変換でクロックレートの乗せ替えを行ってから、解像度変換で再度クロックレートの乗せ替える必要がないので、フォーマット変換を行う際の構成が簡単で安価となる。また、フォーマット変換回路の設計も容易となる。また、撮像装置では、インタレース走査方式の撮像素子を用いていても、解像度の異なるインタレース信号やプログレッシブ信号を出力できる。
【発明を実施するための最良の形態】
【００２２】
以下、図を参照しながら、この発明の実施の形態について説明する。図１は、本発明のフォーマット変換回路を用いた撮像装置の構成を示している。なお、図１に示す撮像装置は、例えばＲＧＢの色分解光学系と３つのＣＣＤを用いた場合を示している。
【００２３】
被写体を撮影したときの入射光は、撮像レンズ系１１を介して色分解プリズム１２に入射される。色分解プリズム１２の赤色成分射出面には、インタレース方式のＣＣＤである撮像素子１３Ｒが設けられている。また、緑色成分射出面にはインタレース方式のＣＣＤである撮像素子１３Ｇ、青色成分射出面にはインタレース方式のＣＣＤである撮像素子１３Ｂがそれぞれ設けられている。
【００２４】
撮像素子１３Ｒは、後述する制御回路４０から供給された駆動信号ＲＣｒによって、入射光の赤色成分に基づいて生成した電荷の読み出しを行い、赤色信号ＳＲを生成してＣＤＳ(Correlated Double Sampling)回路１４に供給する。撮像素子１３Ｇは、制御回路４０から供給された駆動信号ＲＣｇによって、入射光の緑色成分に基づいて生成した電荷の読み出しを行い、緑色信号ＳＧを生成してＣＤＳ回路１４に供給する。また、撮像素子１３Ｂは、制御回路４０から供給された駆動信号ＲＣｂによって、入射光の青色成分に基づいて生成した電荷の読み出しを行い、青色信号ＳＢを生成してＣＤＳ回路１４に供給する。
【００２５】
ＣＤＳ回路１４は、相関二重サンプリング法を用いて三原色の色信号ＳＧ，ＳＲ，ＳＢのノイズ除去を行い、アナログ信号処理回路１５に供給する。アナログ信号処理回路１５は、プリニー処理やプリガンマ処理等を行い、色信号ＳＧ，ＳＲ，ＳＢのダイナミックレンジを圧縮してＡ／Ｄ変換回路１６に供給する。
【００２６】
Ａ／Ｄ変換回路１６は、アナログ信号処理回路１５で処理された色信号ＳＧ，ＳＧ，ＳＢをディジタルの色信号ＤＧi，ＤＲi，ＤＢiに変換して、フォーマット変換回路２０の走査変換回路２１に供給する。
【００２７】
走査変換回路２１は、インタレース信号すなわち色信号ＤＧi，ＤＲi，ＤＢiを用いて補間処理を行い、奇数ラインと偶数ラインの信号を同時に生成して出力する方式（以下「２相出力方式」という）のプログレッシブ信号を生成して解像度変換回路２５に供給する。この走査変換回路２１は、例えば特開２００３−２７４２６４号公報に開示されている走査変換部を用いるものとする。
【００２８】
図２は、走査変換回路２１の構成を示している。色信号ＤＧiは、周波数成分生成部２１０の遅延部２１１ｇとＥＶＥＮ低域フィルタ処理部２１５ｇ、ＯＤＤ低域フィルタ処理部２１６ｇ、ＥＶＥＮ高域フィルタ処理部２１７ｇ、ＯＤＤ高域フィルタ処理部２１８ｇに供給される。なお、周波数成分生成部２１０は、遅延部２１１ｇ〜２１４g，２１１ｒ〜２１４ｒ，２１１ｂ〜２１４ｂ、ＥＶＥＮ低域フィルタ処理部２１５ｇ，２１５ｒ，２１５ｂ、ＯＤＤ低域フィルタ処理部２１６ｇ，２１６ｒ，２１６ｂ、ＥＶＥＮ高域フィルタ処理部２１７ｇ，２１７ｒ，２１７ｂ、ＯＤＤ高域フィルタ処理部２１８ｇ，２１８ｒ，２１８ｂで構成される。
【００２９】
遅延部２１１ｇで１水平ライン分だけ遅延された色信号ＤＧiは、色信号ＤＧi-aとして遅延部２１２ｇとＥＶＥＮ低域フィルタ処理部２１５ｇ、ＯＤＤ低域フィルタ処理部２１６ｇ、ＥＶＥＮ高域フィルタ処理部２１７ｇ、ＯＤＤ高域フィルタ処理部２１８ｇに供給される。遅延部２１２ｇで１水平ライン分だけ遅延された色信号ＤＧi-aは、色信号ＤＧi-bとして遅延部２１３ｇとＥＶＥＮ低域フィルタ処理部２１５ｇ、ＯＤＤ低域フィルタ処理部２１６ｇ、ＥＶＥＮ高域フィルタ処理部２１７ｇ、ＯＤＤ高域フィルタ処理部２１８ｇに供給される。遅延部２１３ｇで１水平ライン分だけ遅延された色信号ＤＧi-bは、色信号ＤＧi-cとして遅延部２１４ｇとＥＶＥＮ低域フィルタ処理部２１５ｇ、ＯＤＤ低域フィルタ処理部２１６ｇ、ＥＶＥＮ高域フィルタ処理部２１７ｇ、ＯＤＤ高域フィルタ処理部２１８ｇに供給される。さらに、遅延部２１４ｇで１水平ライン分だけ遅延された色信号ＤＧi-cは、色信号ＤＧi-dとしてＥＶＥＮ低域フィルタ処理部２１５ｇ、ＯＤＤ低域フィルタ処理部２１６ｇ、ＥＶＥＮ高域フィルタ処理部２１７ｇ、ＯＤＤ高域フィルタ処理部２１８ｇに供給される。
【００３０】
色信号ＤＧiとは異なるインタレースフィールドの信号である色信号ＤＲiも同様に、遅延部２１１ｒ，２１２ｒ，２１３ｒ，２１４ｒで順次遅延されるとともに、色信号ＤＲiおよび遅延部２１１ｒ，２１２ｒ，２１３ｒ，２１４ｒから出力される色信号ＤＲi-a，ＤＲi-b，ＤＲi-c，ＤＲi-dがＥＶＥＮ低域フィルタ処理部２１５ｒとＯＤＤ低域フィルタ処理部２１６ｒ、ＥＶＥＮ高域フィルタ処理部２１７ｒ、ＯＤＤ高域フィルタ処理部２１８ｒに供給される。
【００３１】
色信号ＤＧiとは異なるインタレースフィールドの信号である色信号ＤＢiも同様に、遅延部２１１ｂ，２１２ｂ，２１３ｂ，２１４ｂで順次遅延されるとともに、色信号ＤＢiおよび遅延部２１１ｂ，２１２ｂ，２１３ｂ，２１４ｂから出力される色信号ＤＢi-a，ＤＢi-b，ＤＢi-c，ＤＢi-dがＥＶＥＮ低域フィルタ処理部２１５ｂとＯＤＤ低域フィルタ処理部２１６ｂ、ＥＶＥＮ高域フィルタ処理部２１７ｂ、ＯＤＤ高域フィルタ処理部２１８ｂに供給される。
【００３２】
走査変換回路２１では、遅延部２１１ｇ，２１２ｇ，２１３ｇ，２１４ｇとＥＶＥＮ低域フィルタ処理部２１５ｇによって、非巡回型ＦＩＲフィルタを構成する。このＥＶＥＮ低域フィルタ処理部２１５ｇでは、供給される色信号ＤＧi，ＤＧi-a，ＤＧi-b，ＤＧi-c，ＤＧi-dから例えば４つの色信号を連続して選択して、この選択した色信号に所望のフィルタ特性に応じたフィルタ係数を乗算したのち、乗算後の信号を加算して低域フィルタ処理がなされた信号である色信号ＤＧL-Eを出力する。ＯＤＤ低域フィルタ処理部２１６ｇもＥＶＥＮ低域フィルタ処理部２１５ｇと同様な構成であり、遅延部２１１ｇ，２１２ｇ，２１３ｇ，２１４ｇとＯＤＤ低域フィルタ処理部２１６ｇによって、非巡回型ＦＩＲフィルタを構成して、ＯＤＤ低域フィルタ処理部２１６ｇから低域フィルタ処理がなされた色信号ＤＧL-Oを出力する。
【００３３】
赤色信号ＤＲiに関しても緑色信号ＤＧiと同様に、遅延部２１１ｒ，２１２ｒ，２１３ｒ，２１４ｒとＥＶＥＮ低域フィルタ処理部２１５ｒあるいはＯＤＤ低域フィルタ処理部２１６ｒによって、「Ｆccd／４」以下を通過帯域とする低域フィルタを構成する。同様に、青色信号ＤＢiに関しても、遅延部２１１ｂ，２１２ｂ，２１３ｂ，２１４ｂとＥＶＥＮ低域フィルタ処理部２１５ｂあるいはＯＤＤ低域フィルタ処理部２１６ｂによって、低域フィルタを構成する。
【００３４】
走査変換回路２１は、遅延部２１１ｇ，２１２ｇ，２１３ｇ，２１４ｇとＥＶＥＮ高域フィルタ処理部２１７ｇによって、非巡回型ＦＩＲフィルタを構成する。このＥＶＥＮ高域フィルタ処理部２１７ｇでは、供給される色信号ＤＧi，ＤＧi-a，ＤＧi-b，ＤＧi-c，ＤＧi-dから例えば４つの色信号を連続して選択して、この選択した色信号に所望のフィルタ特性に応じたフィルタ係数を乗算したのち、乗算後の信号を加算して高域フィルタ処理がなされた信号である色信号ＤＧH-Eを出力する。
【００３５】
ＯＤＤ高域フィルタ処理部２１８ｇもＥＶＥＮ高域フィルタ処理部２１７ｇと同様な構成であり、遅延部２１１ｇ，２１２ｇ，２１３ｇ，２１４ｇとＯＤＤ高域フィルタ処理部２１８ｇによって、非巡回型ＦＩＲフィルタを構成して、ＯＤＤ高域フィルタ処理部２１８ｇからフィルタ処理後の信号である色信号ＤＧH-Oを出力する。
【００３６】
赤色信号ＤＲiに関しても緑色信号ＤＧiと同様に、遅延部２１１ｒ，２１２ｒ，２１３ｒ，２１４ｒとＥＶＥＮ高域フィルタ処理部２１７ｒあるいはＯＤＤ高域フィルタ処理部２１８ｒによって、上述の特性の高域フィルタを構成する。同様に、青色信号ＤＢiに関しても、遅延部２１１ｂ，２１２ｂ，２１３ｂ，２１４ｂとＥＶＥＮ高域フィルタ処理部２１７ｂあるいはＯＤＤ高域フィルタ処理部２１８ｂによって、高域フィルタを構成する。
【００３７】
ＥＶＥＮ低域フィルタ処理部２１５ｇから出力された信号ＤＧL-Eは、成分加算部２３０の加算器２３１ｇに供給する。なお、成分加算部２３０は、加算器２３１ｇ，２３１ｒ，２３１ｂ，２３２ｇ，２３２ｒ，２３２ｂで構成される。またＯＤＤ低域フィルタ処理部２１６ｇから出力された信号ＤＧL-0は、加算器２３２ｇに供給する。さらに、ＥＶＥＮ高域フィルタ処理部２１７ｇから出力された信号ＤＧH-Eは、輝度補間成分生成部２２０の加算器２２４に供給するとともに、ＯＤＤ高域フィルタ処理部２１８ｇから出力された信号ＤＧH-0は、輝度補間成分生成部２２０の加算器２２３に供給する。
【００３８】
ＥＶＥＮ低域フィルタ処理部２１５ｒから出力された信号ＤＲL-Eは、加算器２３１ｒに供給する。またＯＤＤ低域フィルタ処理部２１６ｒから出力された信号ＤＲL-0は、加算器２３２ｒに供給する。さらに、ＥＶＥＮ高域フィルタ処理部２１７ｒから出力された信号ＤＲH-Eは、輝度補間成分生成部２２０の混合器２２１に供給するとともに、ＯＤＤ高域フィルタ処理部２１８ｒから出力された信号ＤＲH-0は、輝度補間成分生成部２２０の混合器２２２に供給する。
【００３９】
ＥＶＥＮ低域フィルタ処理部２１５ｂから出力された信号ＤＢL-Eは、加算器２３１ｂに供給する。またＯＤＤ低域フィルタ処理部２１６ｂから出力された信号ＤＢL-0は、加算器２３２ｂに供給する。さらに、ＥＶＥＮ高域フィルタ処理部２１７ｂから出力された信号ＤＢH-Eは、輝度補間成分生成部２２０の混合器２２１に供給するとともに、ＯＤＤ高域フィルタ処理部２１８ｂから出力された信号ＤＲH-0は、輝度補間成分生成部２２０の混合器２２２に供給する。
【００４０】
輝度補間成分生成部２２０は、ＥＶＥＮ高域フィルタ処理部２１７ｇ，２１７ｒ，２１７ｂやＯＤＤ高域フィルタ処理部２１８ｇ，２１８ｒ，２１８ｂから供給された信号ＤＧH-O，ＤＧH-E，ＤＲH-O，ＤＲH-E，ＤＢH-O，ＤＢH-Eに基づき、輝度補間成分である信号ＤＭH-O，ＤＭH-Eを生成するものである。
【００４１】
混合器２２１は、制御回路４０から供給された係数「ＫＰ」に基づく混合比で信号ＤＲH-Eと信号ＤＢH-Eを混合して信号ＤＲＢH-Eを生成する。この信号ＤＲＢH-Eは加算器２２３に供給される。同様に、混合器２２２は、制御回路４０から供給された係数「ＫＰ」に基づく混合比で信号ＤＲH-Oと信号ＤＢH-Oを混合して信号ＤＲＢH-Oを生成する。この信号ＤＲＢH-Oは加算器２２４に供給される。例えば、混合器２２１，２２２では、信号ＤＲHに係数「ＫＰ（０≦ＫＰ≦１）」を乗算するとともに、信号ＤＢHに係数「１−ＫＰ」を乗算する。さらに乗算結果を加算してＤＲＢHを生成する。
【００４２】
このように係数「ＫＰ」によって混合比を可変すれば、例えば青色成分と緑色成分が多く含まれるシアン色系の被写体を撮影したとき、係数「ＫＰ」を小さくすることにより信号ＤＢHを多くすることで、係数「ＫＰ」の変更前に比べて元の情報の再現性を高めることができる。また、赤色成分と緑色成分が多く含まれる黄色系の被写体を撮影したとき、係数「ＫＰ」を大きくして信号ＤＢHを多いものとすれば、係数「ＫＰ」の変更前に比べて元の情報の再現性を高めることができる。さらに、輝度方程式に応じた割合で、赤色信号ＤＲiから生成した信号ＤＲHと青色信号ＤＢiから生成した信号ＤＢHを混合するものとしても良い。
【００４３】
加算器２２３は、信号ＤＧH-Oと信号ＤＲＢH-Eを加算して加算信号ＤＫH-Oを生成する。この加算信号ＤＫH-Oは、輝度補間成分生成部２２０の乗算器２２５に供給される。加算器２２４は、信号ＤＧH-Eと信号ＤＲＢH-0を加算して加算信号ＤＫH-Eを生成する。この加算信号ＤＫH-Eは、輝度補間成分生成部２２０の乗算器２２６に供給される。
【００４４】
乗算器２２５は、加算信号ＤＫH-Oに対して制御回路４０から供給された係数「ＫＱ」を乗算して、乗算結果である信号ＤＭH-Oを加算器２３２ｒ，２３２ｇ，２３２ｂに供給する。また乗算器２２６は、加算信号ＤＫH-Eに対して制御回路４０から供給された係数「ＫＱ」を乗算して、乗算結果である信号ＤＭH-Eを加算器２３１ｒ，２３１ｇ，２３１ｂに供給する。
【００４５】
この乗算器２２５，２２６で用いる係数「ＫＱ」を調整することで、高域成分の加算量を調整できる。ここで、係数「ＫＱ」を大きくすれば、後述する加算器２３１，２３２から出力される色信号ＤＲp，ＤＧp，ＤＢpの高域成分を高めることができるとともに、係数「ＫＱ」を小さくすれば高域成分を低下させることができる。
【００４６】
成分加算部２３０の加算器２３１ｇでは、低域成分である信号ＤＧL-Eに輝度補間成分である信号ＤＭH-Eを加算して色信号ＤＧp-Eとして出力する。また、加算器２３２ｇでは、低域成分である信号ＤＧL-Oに輝度補間成分である信号ＤＭH-Oを加算して色信号ＤＧp-Oとして出力する。同様に、加算器２３１ｒでは、信号ＤＲL-Eに信号ＤＭH-Eを加算して色信号ＤＲp-Eとして出力するとともに、加算器２３２ｒでは、信号ＤＲL-Oに信号ＤＭH-Oを加算して色信号ＤＲp-Oとして出力する。また、加算器２３１ｂでは、信号ＤＢL-Eに信号ＤＭH-Eを加算して色信号ＤＢp-Eとして出力するとともに、加算器２３２ｂでは、信号ＤＢL-Oに信号ＤＭH-Oを加算して色信号ＤＢp-Oとして出力する。
【００４７】
このように、周波数成分生成部２１０は、色信号ＤＧi，ＤＲi，ＤＢiを用いてプログレッシブ方式の映像信号ＤＧp，ＤＲp，ＤＢpの低域成分と、低域成分よりも高い周波数である高域成分を生成する。また、輝度補間成分生成部２２０は、色毎の高域成分用いることで輝度補間成分である信号ＤＭHを生成する。さらに、成分加算部２３０は、プログレッシブ方式の映像信号ＤＧp，ＤＲp，ＤＢpの低域成分に対して、それぞれ信号ＤＭHを加算して輝度補間を行うので、元の情報の再現性が良好な２相出力方式のプログレッシブ信号を解像度変換回路２５に供給できる。すなわち、奇数ラインと偶数ラインの２つの連続するラインの色信号ＤＧp-O，ＤＧp-E，ＤＲp-O，ＤＲp-E，ＤＢp-O，ＤＢp-Eを同時に生成して解像度変換回路２５に供給できる。
【００４８】
図１におけるフォーマット変換回路２０の解像度変換回路２５では、色信号ＤＧp-O，ＤＧp-E，ＤＲp-O，ＤＲp-E，ＤＢp-O，ＤＢp-Eを用いて、フィルタ処理を行い、水平画素数と走査線数が所望の画素数およびライン数であるプログレッシブ方式の色信号ＤＧpc，ＤＲpc，ＤＢpcを生成してディジタル信号処理回路３０に供給する。
【００４９】
図３は解像度変換回路２５の構成を示している。色信号ＤＧp-O，ＤＧp-Eは、解像度変換回路２５Ｇの水平解像度変換回路２６に供給される。色信号ＤＲp-O，ＤＲp-Eは、解像度変換回路２５Ｒの水平解像度変換回路２６に供給される。また、色信号ＤＢp-O，ＤＢp-Eは、解像度変換回路２５Ｂの水平解像度変換回路２６に供給される。
【００５０】
解像度変換回路２５Ｇ，２５Ｒ，２５Ｂの各水平解像度変換回路２６では、供給された２つの色信号の水平画素数が、それぞれ所望の水平画素数となるように基準信号ＣＫ1に基づいてフィルタ処理を行い、水平方向の解像度を所望の解像度とした色信号ＤＧph-O，ＤＧph-E，ＤＲph-O，ＤＲph-E，ＤＢph-O，ＤＢph-Eを生成して垂直解像度変換回路２７に供給する。
【００５１】
この水平解像度変換回路２６では、水平画素数をｊ／ｋ倍にダウンコンバートするとき、ｋ個の画素から（ｋ−ｊ）個の画素を間引くフィルタ処理を行うことで、水平画素数をｊ／ｋ倍に変換できる。また、複数タップのＦＩＲフィルタを用いて水平解像度変換回路２６を構成して、複数画素の画素信号から新たな画素信号を生成する処理を行い、この画素信号の生成動作を１ラインの画素数がｊ／ｋ倍となるように制御することで、水平画素数をｊ／ｋ倍に変換することもできる。
【００５２】
例えば、３タップのＦＩＲフィルタを用いて２／３倍のダウンコンバートを行う場合、１番目〜３番目の画素信号を用いて１つの画素信号を生成する。次に２番目〜４番目の画素信号を用いて１つの画素信号を生成する。ここで２画素分の信号を生成したことから、次に３番目〜５番目の画素信号を用いた画素信号の生成は無効とする。また、４番目〜６番目の画素信号、５番目〜７番目の画素信号を用いて新たな画素信号を生成し、６番目〜８番目の画素信号を用いた画素信号の無効とする。以下同様に処理することで、１ラインの水平画素数を２／３倍にダウンコンバートできる。
【００５３】
解像度変換回路２５Ｇ，２５Ｒ，２５Ｂの各垂直解像度変換回路２７では、水平解像度変換後の２つの色信号を複数のラインメモリに順次書き込み、該複数のラインメモリに書き込まれた信号を用いてフィルタ処理を行うことで、垂直方向の解像度を所望の解像度として、水平解像度および垂直解像度が所望の解像度とされた色信号ＤＧpc，ＤＲpc，ＤＢpcを生成してディジタル信号処理回路３０に供給する。
【００５４】
図４は、垂直解像度変換回路２７の構成を示している。水平解像度変換回路２６から供給された色信号は、垂直解像度変換回路２７の複数のラインメモリ２７１-1〜２７１-nにライン単位で振り分けて記憶される。すなわち、水平解像度変換回路２６から最初のライン「Ｌ1」と２番目のライン「Ｌ2」の色信号が供給されたとき、書き込み制御回路２７４からの書込制御信号ＷＤによって、最初のライン「Ｌ1」の色信号をラインメモリ２７１-1、２番目のライン「Ｌ2」の色信号をラインメモリ２７１-2にそれぞれ記憶させる。また、水平解像度変換回路２６から３番目のライン「Ｌ3」と４番目のライン「Ｌ4」の色信号が供給されたとき、書込制御信号ＷＤによって、３番目のライン「Ｌ3」の色信号をラインメモリ２７１-3、４番目のライン「Ｌ4」の色信号をラインメモリ２７１-4にそれぞれ記憶させる。以下同様にして、ラインメモリ２７１-1〜２７１-nに色信号をライン単位で順次振り分けて記憶させる。また、色信号をラインメモリ２７１-nまで記憶させたときは、最初のラインメモリ２７１-1から順に、記憶されている色信号を新たな色信号に更新する。
【００５５】
ラインメモリ２７１-1〜２７１-nに記憶された色信号は、読み出し制御回路２７５からの読出制御信号ＲＤによって読み出されてセレクタ２７２に供給される。ここで、連続する複数ラインの色信号から新たなラインの信号を生成するフィルタ処理を繰り返して、所望の走査線数の色信号を生成することで垂直解像度変換を行う場合、１ラインの信号の生成で用いる複数ラインの信号を、ラインメモリから読み出してセレクタ２７２に供給する。
【００５６】
セレクタ２７２は、読み出し制御回路２７５からの選択制御信号ＣＳに基づいて信号の選択動作を行い、垂直解像度変換後の色信号を生成するためにラインメモリから読み出された色信号を選択して積和演算回路２７３に供給する。
【００５７】
積和演算回路２７３は、セレクタ２７２で選択された複数ラインの色信号に係数を乗算したのち乗算結果を加算し、複数ラインの色信号から新たなラインの色信号を生成してディジタル信号処理回路３０に供給する。
【００５８】
書き込み制御回路２７４は、水平解像度変換回路２６から供給された色信号を正しくラインメモリに書き込むことができるように、基準信号ＣＫ1に基づいて書込制御信号ＷＤを生成する。読み出し制御回路２７５は、垂直解像度変換回路２７からディジタル信号処理回路３０に供給される色信号が所望のクロックレートとなるように、基準信号ＣＫ3に基づいて読出制御信号ＲＤを生成する。また、読出制御信号ＲＤと選択制御信号ＣＳは、垂直解像度変換回路２７からディジタル信号処理回路３０に供給される色信号の走査線数が所望のライン数となるように生成する。なお、各解像度変換回路２５Ｇ，２５Ｒ，２５Ｂにおける垂直解像度変換回路２７を等しく構成して、いずれかの解像度変換回路における垂直解像度変換回路２７に設けた書き込み制御回路２７４と読み出し制御回路２７５で生成された制御信号を他の解像度変換回路に供給すれば、各解像度変換回路における垂直解像度変換回路２７を正しく動作させることができるので、各垂直解像度変換回路２７に書き込み制御回路２７４と読み出し制御回路２７５を設ける必要がなく、構成を簡単にできる。
【００５９】
図１におけるディジタル信号処理回路３０は、フォーマット変換回路２０から供給された色信号ＤＧpc，ＤＲpc，ＤＢpcを用いてガンマ処理や輪郭補償処理、ニー補正処理、ホワイトクリップ処理等のプロセス処理を行う。さらに、プロセス処理が行われた色信号に基づき、撮像装置１０に接続される機器に応じたフォーマットの信号を生成して映像出力信号ＤＶoutとして出力する。例えばコンポーネント信号に対応した機器やコンポジット信号に対応した機器が接続される場合には、それぞれの機器に応じた映像出力信号ＤＶoutを生成して出力する。また、ＳＭＰＴＥ(THE SOCIETY OF MOTION PICTURE AND TELEVISION ENGINEERS)２９２Ｍとして規格化されているシリアルディジタルインタフェース等を介して他の機器と接続する場合には、インタフェース規格に応じた映像出力信号ＤＶoutを生成して出力する。
【００６０】
制御回路４０には、入力インタフェース４１が接続されており、入力インタフェース４１をユーザが操作すると、ユーザの操作に応じた操作信号ＰＳが入力インタフェース４１から制御回路４０に供給される。また、撮像装置１０に対する種々の設定情報ＰＪ等も入力インタフェース４１から制御回路４０に供給可能とされる。制御回路４０では、この操作信号ＰＳや設定情報ＰＪに基づいて各種の制御信号ＣＴを生成して各回路の動作を制御することにより、撮像装置をユーザの操作に応じて動作させる。また、駆動信号ＲＣｒ，ＲＣｇ，ＲＣｂを生成して撮像素子１３Ｒ，１３Ｇ，１３Ｂに供給する。さらに、プログレッシブ信号を生成する際に用いる係数「ＫＰ」「ＫＱ」を生成して、走査変換回路２１に供給する。
【００６１】
基準信号発生回路４５では、撮像素子から解像度変換回路２５までの各回路における動作の基準となる基準信号ＣＫ1を生成する。また、フォーマット変換後の色信号を用いた信号処理や映像出力信号の生成動作の基準となる基準信号ＣＫ3を生成して、解像度変換回路２５やディジタル信号処理回路３０に供給する。
【００６２】
次に、撮像装置１０の動作について説明する。基準信号発生回路４５は、基準信号ＣＫ1を生成して、この基準信号ＣＫ1に基づいて撮像素子を駆動することにより、第１のクロックレートのインタレース信号を生成させる。例えば基準信号ＣＫ1（７４．２５ＭＨｚ）に基づいて撮像素子を駆動することにより、１９２０×１０８０／６０Ｉの色信号、すなわちライン当たりの画素数が２２００画素（有効画素数は１９２０画素）でフレーム当たりの走査線数が１１２５ライン（有効走査線数は１０８０ライン）でフィールド周波数が６０フィールド／秒のインタレース信号を生成する。
【００６３】
走査変換回路２１は、インタレース信号である色信号ＤＧi，ＤＲi，ＤＢiの補間処理を基準信号ＣＫ1に基づいて行い、２相出力方式である第１のクロックレートのプログレッシブ信号を生成して解像度変換回路２５に供給する。すなわち、ライン当たりの画素数が２２００画素（有効画素数は１９２０画素），フレーム当たりの走査線数が１１２５ライン（有効走査線数は１０８０ライン），フレーム周波数が６０フレーム／秒であり、奇数ラインと偶数ラインの２つの連続するラインの信号が同時に出力される第１のクロックレートの色信号ＤＧp-O，ＤＧp-E，ＤＲp-O，ＤＲp-E，ＤＢp-O，ＤＢp-Eを生成して解像度変換回路２５に供給する。
【００６４】
解像度変換回路２５は、第１のクロックレートである２相出力方式のプログレッシブ信号を用いて解像度変換を行い、基準信号ＣＫ3に基づく第２のクロックレートである所望の解像度のプログレッシブ信号を生成してディジタル信号処理回路３０に供給する。例えば、基準信号ＣＫ3を７４．２５ＭＨｚとして解像度変換を行い、基準信号ＣＫ3に基づく第２のクロックレートの１２８０×７２０／６０Ｐの色信号、すなわちライン当たりの画素数が１６５０画素（有効画素数は１２８０画素）でフレーム当たりの走査線数が７５０ライン（有効走査線数は７２０ライン）でフレーム周波数が６０フレーム／秒のプログレッシブ信号を生成する。
【００６５】
図５は、解像度変換回路の動作を示している。なお、図５では、色信号ＤＧph-O，ＤＧph-Eを用いた解像度変換によって色信号ＤＧpcを生成する動作のみについて示すものとし、色信号ＤＲpc，ＤＢcの生成については、色信号ＤＧpcの生成と同様にして行うことができることから説明を省略する。
【００６６】
図５Ａと図５Ｂは解像度変換回路２５に供給された２相出力方式のプログレッシブ信号である色信号ＤＧp-O，ＤＧp-Eを示している。水平解像度変換回路２６では、基準信号ＣＫ1に基づいて水平解像度変換処理を行い、色信号ＤＧp-O，ＤＧp-Eの有効画素数を例えば１９２０画素から１２８０画素に変換して図５Ｃと図５Ｄに示す色信号ＤＧph-O，ＤＧph-Eを生成し、垂直解像度変換回路２７に供給する。
【００６７】
垂直解像度変換回路２７は、基準信号ＣＫ1に基づいて生成された書込制御信号ＷＤでラインメモリを駆動して、供給された色信号ＤＧph-O，ＤＧph-Eを図５Ｅ〜図５Ｌに示すように、ラインメモリ２７１-1〜２７１-8にライン単位で振り分けて記憶させる。例えば、基準信号ＣＫ1に基づいてラインメモリとラインメモリを駆動して、ライン「Ｌ1」の色信号をラインメモリ２７１-1、ライン「Ｌ2」の色信号をラインメモリ２７１-2にそれぞれ記憶させる。また、同様に、次のライン「Ｌ3」「Ｌ4」の色信号は、ラインメモリ２７１-3，２７１-4にそれぞれ記憶させる。以下同様にして、水平解像度変換回路２６から出力された２ライン分の色信号を、それぞれラインメモリ２７１に順次記憶させる。また、全てのラインメモリ２７１に色信号を記憶させたときは、色信号を記憶させた順序でラインメモリ２７１を選択して、記憶されている色信号を新たな色信号に更新させる。なお、図５Ｅ〜図５Ｌにおいて「w」は色信号の書き込み、「R」は記憶されている色信号の読み出しであることを示しており、後述する図６でも同様である。
【００６８】
垂直解像度変換回路２７では、基準信号ＣＫ3に基づき、垂直方向の解像度が所望の走査線数となるように、ラインメモリ２７１に記憶された色信号の読み出しを行い、読み出した色信号をセレクタ２７２で選択して積和演算回路２７３に供給する。積和演算回路２７３は、選択された色信号を用いてフィルタ処理を行い、図５Ｍに示す第２のクロックレートのプログレッシブ信号である色信号ＤＧpcを生成する。
【００６９】
ここで、積和演算回路２７３として３タップのフィルタを用いる場合、水平方向の画素位置毎に、それぞれ連続する３ラインの画素信号を用いたフィルタ処理を行い、新たなラインの画素信号を生成する。このため、読み出し制御回路２７５は、ラインメモリ２７１から連続する３ラインの色信号を読み出して、この読み出した色信号をセレクタ２７２で選択して各タップの信号として積和演算回路２７３に供給させる。
【００７０】
また、垂直解像度変換で走査線数を例えば１１２５ライン（有効走査線数１０８０）から７５０ライン（有効走査線数７２０）に変換する場合、走査線数を２／３倍することになるので、上述の水平画素数を２／３倍とする場合と同様に、連続する３ラインの色信号から新たな色信号を生成する処理を制御して、垂直解像度を２／３倍にダウンコンバートする。
【００７１】
例えば、読み出し制御回路２７５は、時点ｔ1でラインメモリ２７１-1〜２７１-3に記憶されている色信号の読み出しを開始して、セレクタ２７２を介して積和演算回路２７３に供給し、３ラインの各画素信号にフィルタ係数をしたのち乗算結果を加算して色信号Ｌn1を生成する。時点ｔ1から１２８０×７２０／６０Ｐ信号の１ライン期間が経過した時点ｔ2では、ラインメモリ２７１-2〜２７１-4に記憶されている色信号を用いて色信号Ｌn2を生成する。ここで、２ライン分の色信号Ｌn1，Ｌn2の生成が行われたことから、ラインメモリ２７１-3〜２７１-5に記憶されている色信号を用いた色信号の生成を無効として、時点ｔ2から１ライン期間が経過した時点ｔ3で、ラインメモリ２７１-4〜２７１-6に記憶されている色信号を用いて色信号Ｌn3を生成する。以下同様に処理を行うことで、１２８０×７２０／６０Ｐの色信号ＤＧpcを生成できる。
【００７２】
なお、上述のように１９２０×１０８０／６０Ｉの信号を１２８０×７２０／６０Ｐの信号にフォーマット変換する場合は、基準信号ＣＫ1と基準信号ＣＫ3が等しい周波数となるので、構成を簡単とすることができる。また、垂直解像度変換回路２７では、複数ラインの信号から新たな信号を生成するものとしたが、ライン単位で信号を間引くフィルタ処理を行い垂直解像度をダウンコンバートすることもできる。
【００７３】
ところで、上述のフォーマット変換回路の動作では、走査変換回路によって、第１のクロックレートのインタレース信号を、同じクロックレートである２相出力方式のプログレッシブ信号に変換して、この２相出力方式のプログレッシブ信号を解像度変換回路で第２のクロックレートのプログレッシブ信号に変換する場合を説明したが、２相出力方式のプログレッシブ信号から第２のクロックレートのインタレース信号を生成することもできる。
【００７４】
図６は、解像度変換回路の他の動作として、基準信号ＣＫ1と基準信号ＣＫ3の周波数が異なり、解像度変換後の信号としてインタレース信号を生成する場合を示している。ここで、基準信号ＣＫ2の周波数は例えば２７ＭＨｚとして、解像度変換回路２５から、水平画素数が１７１６画素、走査線数が４８０ラインでフィールド周波数が６０フィールド／秒の色信号ＤＧicを出力させるものとする。
【００７５】
図６Ａと図６Ｂは解像度変換回路２５に供給された２相出力方式のプログレッシブ信号である色信号ＤＧp-O，ＤＧp-Eを示している。水平解像度変換回路２６では、基準信号ＣＫ1に基づいて水平解像度変換処理を行い、色信号ＤＧp-O，ＤＧp-Eの水平画素数を２２００画素から１７１６画素に変換して色信号ＤＧph-O，ＤＧph-Eを生成し、垂直解像度変換回路２７に供給する。
【００７６】
垂直解像度変換回路２７は、基準信号ＣＫ1に基づいて生成された書込制御信号ＷＤでラインメモリを駆動し、供給された色信号ＤＧph-O，ＤＧph-Eを図６Ｃ〜図６Ｎに示すようにラインメモリ２７１-1〜２７１-12にライン単位で振り分けて記憶させる。また、積和演算回路２７３は、３タップのフィルタを用いるものとして、水平方向の画素位置毎に３ラインの色信号を用いたフィルタ処理を行い、図６Ｏに示す第２のクロックレートのインタレース信号である色信号ＤＧicを生成する。
【００７７】
ここで、色信号のライン開始タイミングとなったとき、この開始タイミングの直前に記憶された色信号をラインメモリから読み出し、読み出した３ライン分の色信号を用いたフィルタ処理を行い、新たな色信号を生成する。また、プログレッシブ信号からインタレース信号に変換する場合、例えば中央のタップの信号が奇数ラインの色信号となるように信号の読み出しを行って奇数フィールドの色信号を生成すれば、２相出力方式のプログレッシブ信号における奇数ラインの色信号を基準として、解像度変換後の奇数フィールドの信号を生成できる。同様に、中央のタップの信号が偶数ラインの色信号となるように信号の読み出しを行って偶数フィールドの色信号を生成すれば、２相出力方式のプログレッシブ信号における偶数ラインの色信号を基準として解像度変換後の偶数フィールドの信号を生成できる。
【００７８】
例えば、時点ｔ11でライン開始タイミングとなったとき、この開始タイミングの直前に書き込みが完了したラインメモリ２７１-3，２７１-4と、ラインメモリ２７１-3，２７１-4に記憶されたラインと連続するラインの色信号が既に記憶されているラインメモリから、中央のタップが奇数ラインとなるように色信号を読み出してフィルタ処理を行い、ライン「Ｌn1-O」の色信号を生成する。すなわち、ライン「Ｌ1」〜「Ｌ3」の色信号を読み出してフィルタ処理を行いライン「Ｌn1-O」の色信号を生成する。
【００７９】
時点ｔ11から１ライン期間が経過した時点ｔ12では、時点ｔ12の直前に書き込みが完了したラインメモリ２７１-7，２７１-8と、ラインメモリ２７１-7，２７１-8に記憶されたラインと連続するラインの色信号が既に記憶されているラインメモリから、中央のタップが奇数ラインとなるように色信号を読み出してフィルタ処理を行い、ライン「Ｌn2-O」の色信号を生成する。すなわち、ライン「Ｌ5」〜「Ｌ7」の色信号を読み出してフィルタ処理を行いライン「Ｌn2-O」の色信号を生成する。以下同様に処理することで、２相出力方式のプログレッシブ信号における奇数ラインの色信号を基準として、解像度変換後のインタレース信号における奇数フィールドの色信号を生成することができる。
【００８０】
また、図示せずも、例えば時点ｔ11で中央のタップが偶数ラインとなるように、ラインメモリ２７１-3，２７１-4と、このラインと連続するラインの色信号が記憶されているラインメモリ２７１-2から色信号を読み出して、１ラインの色信号の生成を行うものとすれば、２相出力方式のプログレッシブ信号における偶数ラインの色信号を基準として、解像度変換後のインタレース信号における偶数フィールドの色信号を生成することもできる。
【００８１】
以上のように、第１のクロックレートのインタレース信号をクロックレートの等しい２相出力方式のプログレッシブ信号に変換する走査変換と、走査変換で得られた第１のクロックレートである２相出力方式のプログレッシブ信号から、所望の解像度である第２のクロックレートの信号を生成する解像度変換を行うものとすれば、クロックレートを２倍程度に高める必要がないため、回路の動作周波数が高くなって消費電力が大きくなってしまうことを防止できる。また、走査変換でクロックレートの乗せ替えを行ってから、解像度変換で再度クロックレートの乗せ替えるを行う必要がないので、フォーマット変換を行う際の構成が簡単で安価となる。また、フォーマット変換回路の設計も容易となる。さらに、フォーマット変換後の解像度によっては、フォーマット変換前の信号と変換後の信号のクロックレートを等しくできるので、さらに構成が簡単となる。また、インタレース方式の撮像素子を用いて撮像装置が構成されていても、撮像素子からの信号とは異なる解像度や走査方式の信号を出力することができるので、汎用性の高い撮像装置を提供できる。
【産業上の利用可能性】
【００８２】
以上のように、本発明に係るフォーマット変換回路と撮像装置およびフォーマット変換方法は、映像信号のフォーマット変換に有用であり、インタレース信号を所望の解像度および走査方式の信号に変換するのに適用している。
【図面の簡単な説明】
【００８３】
【図１】撮像装置の構成を示す図である。
【図２】走査変換回路の構成を示す図である。
【図３】解像度変換回路の構成を示す図である。
【図４】垂直解像度変換回路の構成を示す図である。
【図５】解像度変換回路の動作を説明するための図である。
【図６】解像度変換回路の他の動作を説明するための図である。
【図７】従来の映像信号処理回路の構成を示す図である。
【図８】従来の解像度変換回路の動作を説明するための図である。
【符号の説明】
【００８４】
１０・・・撮像装置、１１・・・撮像レンズ系、１２・・・色分解プリズム、１３Ｇ，１３Ｒ，１３Ｂ・・・撮像素子、１４・・・ＣＤＳ回路、１５・・・アナログ信号処理回路、１６・・・Ａ／Ｄ変換回路、２０，７０・・・フォーマット変換回路、２１，７１・・・走査変換回路、２５，２５Ｇ，２５Ｒ，２５Ｂ，７５・・・解像度変換回路、２６・・・水平解像度変換回路、２７・・・垂直解像度変換回路、３０・・・ディジタル信号処理回路、４０・・・制御回路、４１・・・入力インタフェース、４５，９０・・・基準信号発生回路、６０・・・前処理回路、８０・・・信号処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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