(57)【要約】  【課題】  内部回路の相対誤差によって特定のコードに限って発生していた変換誤差を全体に分散させて、変換性能を向上さる。  【解決手段】  入力アナログ信号ＶＩＮと基準電圧発生部１０で発生した複数の基準電圧とをプリアンプ部２０で増幅して折り返し部３０に入力し、そこで複数の折り返し信号を生成し、これを順次巡回的に切替部１１０で切り替えてバッファ部４０でそれぞれ増幅して補間部５０に入力し、ここで複数の補間信号を作成し、この補間信号と折り返し信号を下位比較部６０で相対比較し、その比較結果を下位エンコーダ７０で符号化して下位ビットを作成する。また、入力アナログ信号ＶＩＮと基準電圧発生部１０で発生した複数の基準電圧とを上位比較部８０で比較して、その比較結果を上位エンコーダ９０で符号化して上位ビットを作成する。そして、下位エンコーダ７０で作成した下位ビットと上位エンコーダ９０で作成した上位ビットを出力部１００で合わせる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基準電圧発生部と、該基準電圧発生部で発生した複数の基準電圧と入力電圧を比較して複数の折り返し信号を作成する折り返し部と、該折り返し部で作成した各折り返し信号をそれぞれ同時に入力して補間信号を作成する補間部と、該補間部で作成した補間信号および前記各折り返し信号を相互比較する下位比較部と、該下位比較部の比較結果を符号化する下位エンコーダと、前記基準電圧発生部で発生した複数の基準電圧と前記入力電圧を比較する上位比較部と、該上位比較部の比較結果を符号化する上位エンコーダと、該上位エンコーダの出力と前記下位エンコーダの出力を合成して所定ビットのデジタル信号を出力する出力部とを具備するフォールディング・インターポーレーティング型のＡＤ変換において、
前記折り返し部と前記補間部の間に、前記折り返し部で作成した前記各折り返し信号を切り替えて前記補間部に入力させる切替部を設けたことを特徴とするＡＤ変換器。
【請求項２】
請求項１に記載のＡＤ変換器において、
前記切替部は、前記各折り返し信号を所定周期で順次巡回的に切り替えることを特徴とするＡＤ変換器。
【請求項３】
請求項１又は２に記載のＡＤ変換器において、
前記切替部と前記補間部との間に各折り返し信号を増幅するバッファ部を設けたことを特徴とするＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォールディング・インターポーレーティング（折り返し・補間）型のＡＤ変換器に関するものである。
【背景技術】
【０００２】
図５にフォールディング・インターポーレーティング型のＡＤ変換器の概略構成を示す（例えば、特許文献１〜３参照）。このＡＤ変換器は、入力アナログ信号ＶＩＮと基準電圧発生部１０で発生した複数の基準電圧とをプリアンプ部２０で増幅して折り返し部３０に入力し、そこで折り返し信号Ｆ０Ｐ，Ｆ０Ｍ，Ｆ１Ｐ，Ｆ１Ｍを生成し、これをバッファ４１〜４４をもつバッファ部４０でそれぞれ増幅して補間部５０に入力して、ここで複数の補間信号を作成し、これを下位比較部６０で比較し、その比較結果を下位エンコーダ７０で符号化して下位ビットを作成する。また、入力アナログ信号ＶＩＮと基準電圧発生部１０で発生した複数の基準電圧とを上位比較部８０で比較して、その比較結果を上位エンコーダ９０で符号化して上位ビットを作成する。そして、下位エンコーダ７０で作成した下位ビットと上位エンコーダ９０で作成した上位ビットを出力部１００で合わせることにより、変換されたデジタル信号が出力する。このフォールディング・インターポーレーティング型のＡＤ変換器は、補間部５０で補間信号を作成することで、比較器の入力ダイナミックレンジの要求が緩和され、結果として高速なＡＤ変換が可能となる。
【０００３】
図６に６ビット（上位３ビット、下位３ビット）出力の場合の折り返し部３０から出力する４個の折り返し信号Ｆ０Ｐ，Ｆ０Ｍ，Ｆ１Ｐ，Ｆ１Ｍと補間部５０で得られる複数の補間信号の特性を示す。基準電圧発生部１０で発生した基準電圧Vref１〜Vref８によって、入力電圧ＶＩＮは、折り返し部３０において、相補関係にある折り返し信号Ｆ０ＰとＦ０Ｍ、同様に相補関係にある折り返し信号Ｆ１Ｐ，Ｆ１Ｍに変換される。なお、折り返し信号Ｆ０ＰとＦ１Ｐは９０度の位相差をもつ。
【０００４】
各基準電圧Vref１〜Vref８間の各レンジ(1)〜(8)は、上位比較部８０と上位エンコーダ９０によって得られる上位３ビットによって識別される。この上位３ビットで識別された１つのレンジ内は、下位３ビットによって８レベルに識別されるが、これは次段の補間部５０から出力する４個の折り返し信号Ｆ０Ｐ，Ｆ０Ｍ，Ｆ１Ｐ，Ｆ１Ｍと補間信号ＶＲ０１Ｐ〜ＶＲ０７Ｐ，ＶＲ１１Ｐ〜ＶＲ１７Ｐ，ＶＲ０１Ｍ〜ＶＲ０７Ｍ、ＶＲ１１Ｍ〜ＶＲ１７Ｍを下位比較部６０で比較し、下位エンコーダ７０で符号化することによって行われる。
【０００５】
補間部５０は、図７に示すように、リング状に接続された複数の抵抗Ｒからなり、その４個の接続点に折り返し信号Ｆ０Ｐ，Ｆ０Ｍ，Ｆ１Ｐ，Ｆ１Ｍを入力し、その折り返し信号Ｆ０Ｐ，Ｆ０Ｍ，Ｆ１Ｐ，Ｆ１Ｍと各抵抗Ｒの共通接続点の信号ＶＲ０１Ｍ〜ＶＲ０７Ｍ，ＶＲ１１Ｍ〜ＶＲ１７Ｍ，ＶＲ０１Ｐ〜ＶＲ０７Ｐ，ＶＲ１１ＰＭ〜ＶＲ１７Ｐを下位比較部６０に入力する。下位比較部６０においては、図８に示すように、１６個の比較器６０１〜６１６により比較を行い、この比較結果が下位デコーダ７０に入力されて、下位３ビットの変換データが得られる。
【特許文献１】特開平０８−２７４６４１号公報
【特許文献２】特開平１１−２５１９０７号公報
【特許文献３】特開２００３−２７３６５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、このフォールディング・インターポーレーティング型のＡＤ変換器は、入力信号ＶＩＮを内部で加工（折り返しと補間）するため、その内部の相対精度が低い場合には、変換結果に誤差が生じる。たとえば、補間部５０に相対誤差がある場合、特定のコードに集中して変換誤差が生じてしまう。
【０００７】
図９は補間部５０に誤差をもつ補間特性を示す図であり、３ビットで表される上位ビットのレンジ(1)、(2)、(4)、(5)、(6)、(8)の下位ビットの変換特性は理想的な特性であるが、レンジ(3)、(7)の変換特性に誤差がある場合を示す図である。
【０００８】
上位ビットのレンジ(1)、(2)、(4)、(5)、(6)、(8)では、その下位ビットの入力電圧ＶＩＮに対する変換特性は図１０(a)に示すような線形性をもち、３ビットで表される下位ビットのすべてのコードのビット幅（＝出現確率）は１／８の理想状態となる。しかし、上位ビットのレンジ(3)、(7)では、その下位ビットの入力電圧ＶＩＮに対する変換特性は図１０(b)に示すように、そのコード「０１１」のビット幅が極端に狭く１／３２しかなく、コード「１００」のビット幅が極端に広く７／３２となっていて、このままでは、理想的なビット幅である１／８に対して±７５％の誤差になる（図１１参照）。ＡＤ変換器の直線性誤差で表せば、±０．７５ＬＳＢに相当する。この結果、出力部１００から出力するデジタル値のうち、コード「０１００１１」、「０１０１００」、「１１００１１」、「１１０１００」が、常に大きな変換誤差を持つことになる。
【０００９】
本発明の目的は、上記のように内部回路の相対誤差によって特定のコードに限って発生していた変換誤差を全体に分散させて、変換性能を向上させたフォールディング・インターポーレーティング型のＡＤ変換器を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、請求項１にかかる発明は、基準電圧発生部と、該基準電圧発生部で発生した複数の基準電圧と入力電圧を比較して複数の折り返し信号を作成する折り返し部と、該折り返し部で作成した各折り返し信号をそれぞれ同時に入力して補間信号を作成する補間部と、該補間部で作成した補間信号および前記各折り返し信号を相互比較する下位比較部と、該下位比較部の比較結果を符号化する下位エンコーダと、前記基準電圧発生部で発生した複数の基準電圧と前記入力電圧を比較する上位比較部と、該上位比較部の比較結果を符号化する上位エンコーダと、該上位エンコーダの出力と前記下位エンコーダの出力を合成して所定ビットのデジタル信号を出力する出力部とを具備するフォールディング・インターポーレーティング型のＡＤ変換において、前記折り返し部と前記補間部の間に、前記折り返し部で作成した前記各折り返し信号を切り替えて前記補間部に入力させる切替部を設けたことを特徴とする。
【００１１】
請求項２にかかる発明は、請求項１に記載のＡＤ変換器において、前記切替部は、前記各折り返し信号を所定周期で順次巡回的に切り替えることを特徴とする。
【００１２】
請求項３にかかる発明は、請求項１又は２に記載のＡＤ変換器において、前記切替部と前記補間部との間に各折り返し信号を増幅するバッファ部を設けたことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、回路の相対誤差に起因する、特定のコードで規則的に起こりやすい変換誤差を全体に分散させるので、ＡＤ変換器の性能を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明のフォールディング・インターポーレーティング型のＡＤ変換器の実施例について説明する。図１はその一つの実施例を示すブロック図であり、１０は基準電圧発生部、２０は基準電圧と入力電圧ＶＩＮをサンプリングして個々に増幅する複数のプリアンプを有するプリアンプ部、３０は複数の基準電圧と入力信号ＶＩＮから折り返し信号Ｆ０Ｐ，Ｆ０Ｍ，Ｆ１Ｐ，Ｆ１Ｍを生成する折り返し部、４０は折り返し信号Ｆ０Ｐ，Ｆ０Ｍ，Ｆ１Ｐ，Ｆ１Ｍを増幅するバッファ４１〜４４からなるバッファ部、５０は折り返し信号Ｆ０Ｐ，Ｆ０Ｍ，Ｆ１Ｐ，Ｆ１Ｍから補間信号を作成する補間部、６０は補間部５０で得られた補間信号および前記折り返し信号を相互比較する下位比較部、７０は下位比較部６０の比較結果を符号化する下位エンコーダ、８０は基準電圧発生部１０で発生する基準電圧と入力信号を入力して比較する上位比較部、９０は上位比較部８０の比較結果を符号化する上位エンコーダ、１００は下位エンコーダ７０と上位エンコーダ９０の出力コードを合成して出力する出力部である。
【００１５】
本実施例では、このような基本的な構成に対して、折り返し信号を切り替える切替部１１０を折り返し部３０とバッファ部４０の間に新たに設けている。この切替部１１０は４つの折り返し信号Ｆ０Ｐ，Ｆ０Ｍ，Ｆ１Ｐ，Ｆ１Ｍを入力して、切替信号に応じてその内の１つを出力するセレクタ（ＭＵＸ）１１１〜１１４からなる。
【００１６】
図２はこの切替部１１０の切り替え動作の説明図であり、切替信号Ｓ１が入力するときは、バッファ４１〜４４から出力する信号ＶＡ，ＶＢ，ＶＣ，ＶＤは、そのまま折り返し信号Ｆ０Ｐ，Ｆ０Ｍ，Ｆ１Ｐ，Ｆ１Ｍとなるが、切替信号Ｓ２が入力するときは折り返し信号Ｆ１Ｍ，Ｆ０Ｐ，Ｆ０Ｍ，Ｆ１Ｐとなり、切替信号Ｓ３が入力するときは折り返し信号Ｆ１Ｐ，Ｆ１Ｍ，Ｆ０Ｐ，Ｆ０Ｍとなり、切替信号Ｓ４が入力するときは折り返し信号Ｆ０Ｍ，Ｆ１Ｐ，Ｆ１Ｍ，Ｆ０Ｐとなる。
【００１７】
したがって、切替信号をＳ１→Ｓ２→Ｓ３→Ｓ４→Ｓ１→Ｓ２→・・・のように、順次巡回的に切り替える（例えば、入力信号ＶＩＮをサンプリングするサンプリングクロック毎に切り替える）と、上位３ビット、下位３ビットで変換を行う場合では、補間部５０において図９〜図１１で説明したように、例えば、図９のレンジ(3)、(7)において変換誤差が発生している場合でも、この変換誤差が他のレンジに拡散され、図１０(b)に示した下位ビットのコード「０１１」、「１００」の変換特性(B)の状態となる確率が、各レンジにおいて１／４になる。
【００１８】
このため、変換特性(B)の状態になる確率が、下位３ビットのコード「０１０」のビット幅は１３／１２８まで上り、コード「１００」のビット幅は１９／１２８まで下がる。これは、理想的なビット幅１／８に対して、±１８．７５％の誤差、つまり、±０．１８７５LSBまで直線性誤差が改善されたことになる。
【００１９】
この実施例では、バッファ部４０の各バッファ４１〜４４についても切り替えられることになるので、バッファ部４０に相対誤差が発生している場合でも、これを緩和できる。
【００２０】
図４は本発明のフォールディング・インターポーレーティング型のＡＤ変換器の別の実施例を示すブロック図である。ここでは、バッファ部４０と補間部５０の間に切替部１１０を挿入して、折り返し信号Ｆ０Ｐ，Ｆ０Ｍ，Ｆ１Ｐ，Ｆ１Ｍが順次巡回的に切り替わって補間部５０に入力するようにしている。
【００２１】
このように、バッファ部４０と補間部５０の間に切替部１１０を挿入しても、補間部５０に相対誤差が発生している場合、これを緩和することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施例のフォールディング・インターポーレーティング型のＡＤ変換器のブロック図である。
【図２】本実施例の切替説明図である。
【図３】下位ビットの変換誤差改善の説明図である。
【図４】本発明の別の実施例のフォールディング・インターポーレーティング型のＡＤ変換器のブロック図である。
【図５】従来のフォールディング・インターポーレーティング型のＡＤ変換器のブロック図である。
【図６】折り返し信号と補間信号の特性図である。
【図７】補間部の回路図である。
【図８】下位比較部の説明図である。
【図９】誤差のある場合の折り返し信号と補間信号の特性図である。
【図１０】下位ビットの変換特性の説明図である。
【図１１】下位ビットの変換誤差の説明図である。
【符号の説明】
【００２３】
１０：基準電圧発生部
２０：プリアンプ部
３０：折り返し部
４０：バッファ部
５０：補間部
６０：下位比較部
７０：下位エンコーダ
８０：上位比較部
９０：上位エンコーダ
１００：出力部
１１０：切替部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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