(57)【要約】【課題】セルの選択精度が高く、駆動電圧を下げることが可能な磁気メモリ素子、磁気メモリ素子の製造及び磁気メモリ素子の動作方法を提供する。【解決手段】基板４０と、基板に備えられ、ゲート電極を含むゲート積層体Ｇ１、ソースＳ１及びドレインＤ１から構成されるトランジスタＴと、データが記録される磁気トンネル接合セル４８と、磁気トンネル接合セル４８の局所領域に磁気トンネル接合セル４８の磁気分極を反転させるための磁場を発生させる磁場の発生手段と、を備える磁気メモリ素子である。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板と、
前記基板に備えられ、ゲート電極を含むゲート積層体、ソース及びドレインにより構成される第１トランジスタと、
データが記録される第１磁気トンネル接合セルと、
前記第１磁気トンネル接合セルの局所領域に、前記第１磁気トンネル接合セルの磁気分極を反転させることが可能な程度の磁場を発生させるように、前記第１磁気トンネル接合セルに連結された第１磁場の発生手段と、
を備えることを特徴とする磁気メモリ素子。
【請求項２】
前記第１磁場の発生手段は、一端が前記第１磁気トンネル接合セルの下面に接触し、他端が前記第１トランジスタに連結された下部電極パッド層であることを特徴とする請求項１に記載の磁気メモリ素子。
【請求項３】
前記第１磁場の発生手段は、一端が前記第１磁気トンネル接合セル上面に接触し、他端がビットラインに連結された上部電極パッド層であることを特徴とする請求項１に記載の磁気メモリ素子。
【請求項４】
前記第１磁場の発生手段は、一端が前記第１磁気トンネル接合セル上面に接触し、他端がビットラインに連結された上部電極パッド層と、
一端が前記第１磁気トンネル接合セルの下面に接触し、他端が前記第１トランジスタに連結された下部電極パッド層と、を備えることを特徴とする請求項１に記載の磁気メモリ素子。
【請求項５】
前記下部電極パッド層の下に、前記第１磁気トンネル接合セルの全体に作用する磁場を発生させる第２磁場の発生手段をさらに備えることを特徴とする請求項２または請求項４に記載の磁気メモリ素子。
【請求項６】
前記第２磁場の発生手段は、ディジットラインであることを特徴とする請求項５に記載の磁気メモリ素子。
【請求項７】
前記下部電極パッド層の厚さは、1ｎｍ以上１００ｎｍ以下であることを特徴とする請求項２または請求項４に記載の磁気メモリ素子。
【請求項８】
前記上部電極パッド層の厚さは、1ｎｍ以上１００ｎｍ以下であることを特徴とする請求項３または請求項４に記載の磁気メモリ素子。
【請求項９】
前記下部電極パッド層の幅は、1ｎｍ以上１００ｎｍ以下であることを特徴とする請求項２または請求項４に記載の磁気メモリ素子。
【請求項１０】
前記上部電極パッド層の幅は、1ｎｍ以上１００ｎｍ以下であることを特徴とする請求項３または請求項４に記載の磁気メモリ素子。
【請求項１１】
前記第１磁気トンネル接合セル上面にビットラインが連結され、前記ビットライン下面は、前記第１磁気トンネル接合セルと少なくとも３００ｎｍ離れていることを特徴とする請求項２に記載の磁気メモリ素子。
【請求項１２】
前記上部電極パッド層と前記ビットライン下面は、少なくとも３００ｎｍ離れていることを特徴とする請求項３または請求項４に記載の磁気メモリ素子。
【請求項１３】
前記第１トランジスタと対をなす、ゲート電極を含むゲート積層体、ソース及びドレインにより構成される第２トランジスタと、
前記第１磁気トンネル接合セルと対をなす第２磁気トンネル接合セルと、
前記第１磁場の発生手段と組をなし、前記第２磁気トンネル接合セルの局所領域に前記第２磁気トンネル接合セルの磁気分極を反転させることが可能な程度の磁場を発生させるように、前記第２磁気トンネル接合セルに連結された第２磁場の発生手段と、
をさらに備えることを特徴とする請求項１に記載の磁気メモリ素子。
【請求項１４】
前記第２磁場の発生手段は、一端が前記第２磁気トンネル接合セルの下面に接触し、他端が前記第２トランジスタに連結された下部電極パッド層であることを特徴とする請求項１３に記載の磁気メモリ素子。
【請求項１５】
前記第２磁場の発生手段は、一端が前記第２磁気トンネル接合セル上面に接触し、他端がビットラインに連結される上部電極パッド層であることを特徴とする請求項１３に記載の磁気メモリ素子。
【請求項１６】
前記第２磁場の発生手段は、一端が前記第２磁気トンネル接合セル上面に接触し、他端がビットラインに連結された上部電極パッド層と、
一端が前記第２磁気トンネル接合セルの下面に接触しており、他端が、前記第２トランジスタに連結された下部電極パッド層と、
を備えることを特徴とする請求項１３に記載の磁気メモリ素子。
【請求項１７】
前記下部電極パッド層の下に、前記第２磁気トンネル接合セルの全体に作用する磁場を発生させる磁場の発生手段がさらに備えられたことを特徴とする請求項１４または請求項１６に記載の磁気メモリ素子。
【請求項１８】
前記下部電極パッド層の厚さ及び幅は、1ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１４または請求項１６に記載の磁気メモリ素子。
【請求項１９】
前記上部電極パッド層の厚さ及び幅は、1ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１５または請求項１６に記載の磁気メモリ素子。
【請求項２０】
前記第２磁気トンネル接合セル上面に連結されるビットラインは、前記第２磁気トンネル接合セルと少なくとも３００ｎｍ離れたことを特徴とする請求項１４に記載の磁気メモリ素子。
【請求項２１】
前記上部電極パッド層と前記ビットラインは、少なくとも３００ｎｍ離れたことを特徴とする請求項１５または請求項１６に記載の磁気メモリ素子。
【請求項２２】
前記第１磁場の発生手段は、一端が前記第１磁気トンネル接合セルの下面に接触し、他端が前記第１トランジスタに連結された下部電極パッド層であることを特徴とする請求項１３に記載の磁気メモリ素子。
【請求項２３】
前記第１磁場の発生手段は、一端が前記第１磁気トンネル接合セル上面に接触し、他端がビットラインに連結される上部電極パッド層であることを特徴とする請求項１３に記載の磁気メモリ素子。
【請求項２４】
前記第１磁場の発生手段は、一端が前記第１磁気トンネル接合セル上面に接触し、他端がビットラインに連結された上部電極パッド層と、
一端が前記第１磁気トンネル接合セルの下面に接触し、他端が前記第１トランジスタに連結された下部電極パッド層と、
を備えることを特徴とする請求項１３に記載の磁気メモリ素子。
【請求項２５】
基板に、ゲート電極を含むゲート積層体、ソース及びドレインにより構成されるトランジスタを形成する第１工程と、
前記基板上に、前記トランジスタを覆う第１層間絶縁層を形成する第２工程と、
前記第１層間絶縁層に、前記トランジスタの前記ソースが露出されるビアホールを形成する第３工程と、
前記ビアホールを導電性プラグで充填させる第４工程と、
前記第１層間絶縁層上に、前記導電性プラグと接触する第１磁場の発生手段を形成する第５工程と、
前記導電性プラグから離れた前記第１磁場の発生手段の所定領域上に磁気トンネル接合セルを形成する第６工程と、
を含むことを特徴とする磁気メモリ素子の製造方法。
【請求項２６】
前記第１磁場の発生手段は、前記導電性プラグと前記磁気トンネル接合セルとを連結する下部電極パッド層であることを特徴とする請求項２５に記載の磁気メモリ素子の製造方法。
【請求項２７】
前記下部電極パッド層の幅及び厚さを、1ｎｍ以上１００ｎｍ以下に形成することを特徴とする請求項２６に記載の磁気メモリ素子の製造方法。
【請求項２８】
前記第１層間絶縁層を形成する前記第２工程は、
前記基板上に、前記トランジスタを覆う第１絶縁層を形成する工程と、
前記第１絶縁層上に、前記第１磁場の発生手段と直行する第２磁場の発生手段を形成する工程と、
第１絶縁層上に、前記第２磁場の発生手段を覆う第２絶縁層を形成する工程と、
をさらに含むことを特徴とする請求項２５に記載の磁気メモリ素子の製造方法。
【請求項２９】
第２磁場の発生手段は、前記第１磁気トンネル接合セルのハード軸方向に磁場を発生させる導電性配線であることを特徴とする請求項２８に記載の磁気メモリ素子の製造方法。
【請求項３０】
前記第１層間絶縁層上に、前記第１磁場の発生手段及び前記磁気トンネル接合セルを覆う第２層間絶縁層を形成する第７工程と、
前記第２層間絶縁層に、前記磁気トンネル接合セル上面が露出されるビアホールを形成する第８工程と、
前記第２層間絶縁層上に、前記ビアホールを充填するビットラインを形成する第９工程と、をさらに含むことを特徴とする請求項２５に記載の磁気メモリ素子の製造方法。
【請求項３１】
前記ビットラインは、前記磁気トンネル接合セルと前記ビットライン下面が、少なくとも３００ｎｍ離れるように形成することを特徴とする請求項３０に記載の磁気メモリ素子の製造方法。
【請求項３２】
前記第１層間絶縁層上に、前記第１磁場の発生手段を覆い、前記磁気トンネル接合セルを覆う第２層間絶縁層を形成する第７工程と、
前記第２層間絶縁層を前記磁気トンネル接合セル上面が露出されるまで平坦化する第８工程と、
前記第２層間絶縁層上に、前記磁気トンネル接合セルの露出された上面及び一端が接触する第２磁場の発生手段を形成する第９工程と、
前記第２層間絶縁層上に、前記第２磁場の発生手段を覆う第３層間絶縁層を形成する第１０工程と、
前記第３層間絶縁層に、前記第２磁場の発生手段の他端が露出されるビアホールを形成する第１１工程と、
前記第３層間絶縁層上に、前記第２磁場の発生手段が露出されるビアホールを充填するビットラインを形成する第１２工程と、
をさらに含むことを特徴とする請求項２５に記載の磁気メモリ素子の製造方法。
【請求項３３】
前記第１磁場の発生手段を、第２磁場の発生手段の真上に平行に形成することを特徴とする請求項３２に記載の磁気メモリ素子の製造方法。
【請求項３４】
前記第２磁場の発生手段を、前記ビットライン下面から３００ｎｍ離れるように形成することを特徴とする請求項３２に記載の磁気メモリ素子の製造方法。
【請求項３５】
前記第２磁場の発生手段は、前記ビットラインと前記磁気トンネル接合セル上面とを連結する上部電極パッド層であることを特徴とする請求項３２に記載の磁気メモリ素子の製造方法。
【請求項３６】
前記上部電極パッド層の幅及び厚さを、1ｎｍ以上１００ｎｍ以下に形成することを特徴とする請求項３５に記載の磁気メモリ素子の製造方法。
【請求項３７】
前記トランジスタは、
ドレインを共有する第１トランジスタ及び第２トランジスタであり、
前記ビアホールは、
前記第１トランジスタ及び前記第２トランジスタの各ソースが露出される第１ビアホール及び第２ビアホールであり、
前記導電性プラグは、
前記第１ビアホール及び前記第２ビアホールを充填する第１導電性プラグ及び第２導電性プラグであり、
前記第１磁場の発生手段は、一端が、前記第１導電性プラグと接触する第１下部電極パッド層、及び一端が、前記第２導電性プラグと接触する第２下部電極パッド層であり、
前記磁気トンネル接合セルは、
前記第１下部電極パッド層の他端上に形成される第１磁気トンネル接合セル、及び前記第２下部電極パッド層の他端上に形成される第２磁気トンネル接合セルであることを特徴とする請求項２５に記載の磁気メモリ素子の製造方法。
【請求項３８】
前記トランジスタは、
１つのドレインを共有する第１トランジスタ及び第２トランジスタであり、
前記ビアホールは、
前記第１トランジスタ及び前記第２トランジスタの各前記ソースが露出される第１ビアホール及び第２ビアホールであり、
前記導電性プラグは、
前記第１ビアホール及び前記第２ビアホールを充填する第１導電性プラグ及び第２導電性プラグであり、
前記第１磁場の発生手段は、
一端が前記第１導電性プラグと接触する第１下部電極パッド層、及び一端が前記第２導電性プラグと接触する第２下部電極パッド層であり、
前記磁気トンネル接合セルは、前記第１下部電極パッド層の他端上に形成される第１磁気トンネル接合セル、及び前記第２下部電極パッド層の他端上に形成される第２磁気トンネル接合セルであり、
前記第２磁場の発生手段は、
一端が前記第１磁気トンネル接合セル上面と接触し、他端が前記ビットラインに連結される第１上部電極パッド層、及び一端が前記第２磁気トンネル接合セル上面と接触し、他端が、前記ビットラインに連結される第２上部電極パッド層であることを特徴とする請求項３２に記載の磁気メモリ素子の製造方法。
【請求項３９】
第１下部電極パッド層及び第２下部電極パッド層と、前記第１上部電極パッド層及び第２上部電極パッド層とを、それぞれ厚さ及び幅を同じに形成することを特徴とする請求項３８に記載の磁気メモリ素子の製造方法。
【請求項４０】
基板にゲート電極を含むゲート積層体、ソース及びドレインにより構成されるトランジスタを形成する第１工程と、
前記基板上に、前記トランジスタを覆う第１層間絶縁層を形成する第２工程と、
前記第１層間絶縁層に、前記トランジスタの前記ソースが露出されるビアホールを形成する第３工程と、
前記ビアホールを導電性プラグで充填する第４工程と、
前記第１層間絶縁層上に、前記導電性プラグ上面を覆う磁気トンネル接合セルを形成する第５工程と、
前記第１層間絶縁層上に、前記磁気トンネル接合セルの側面を取り囲む第２層間絶縁層を形成する第６工程と、
前記第２層間絶縁層上に、一端が前記磁気トンネル接合セル上面と接触し、他端がビットラインに連結される第１磁場の発生手段を形成する第７工程と、
を含むことを特徴とする磁気メモリ素子の製造方法。
【請求項４１】
前記第１磁場の発生手段は、
上部電極パッド層であることを特徴とする請求項４０に記載の磁気メモリ素子の製造方法。
【請求項４２】
前記上部電極パッド層の厚さ及び幅を、1ｎｍ以上１００ｎｍ以下に形成することを特徴とする請求項４１に記載の磁気メモリ素子の製造方法。
【請求項４３】
基板と、前記基板に形成されたトランジスタと、データが記録される磁気トンネル接合セルと、前記磁気トンネル接合セルの局所領域に前記磁気トンネル接合セルの磁気分極を反転させることが可能な程度の磁場を発生させるように、前記磁気トンネル接合セルに連結された第１磁場の発生手段と、を備える磁気メモリ素子の動作方法において、
前記トランジスタをオン状態に維持する第１ステップと、
前記第１磁場の発生手段及び前記磁気トンネル接合セルを経る書き込み電流を印加する第２工程と、を含むことを特徴とする磁気メモリ素子の動作方法。
【請求項４４】
前記第１磁場の発生手段の下に、第２磁場の発生手段をさらに備えてたことを特徴とする請求項４３に記載の磁気メモリ素子の動作方法。
【請求項４５】
前記第２ステップにおいて、前記第２磁場の発生手段に前記書き込み電流と直交する方向に電流を流すことを特徴とする請求項４４に記載の磁気メモリ素子の動作方法。
【請求項４６】
前記第１磁場の発生手段は、
一端が、前記トランジスタに連結され、他端上に前記磁気トンネル接合セルが形成された下部電極パッド層、及び一端が、前記磁気トンネル接合セルの上面に接触し、他端が、ビットラインに連結された上部電極パッド層のうち、少なくとも何れかどれ一つであることを特徴とする請求項４３に記載の磁気メモリ素子の動作方法。
【請求項４７】
基板と、前記基板に形成されたトランジスタと、前記トランジスタとビットラインとの間に備えられて、データが記録される磁気トンネル接合セルと、前記磁気トンネル接合セルの局所領域に前記磁気トンネル接合セルの磁気分極を反転させることが可能な程度の磁場を発生させるように、前記磁気トンネル接合セルに連結された第１磁場の発生手段と、を備える磁気メモリ素子の動作方法において、
前記トランジスタをオン状態に維持する第１ステップと、
前記ビットラインと前記トランジスタとの間に、前記第１磁場の発生手段及び前記磁気トンネル接合セルを経る読み取り電流を流す第２ステップと、を含み、
前記読み取り電流は、前記磁気トンネル接合セルにデータの記録に必要な最小の書き込み電流より小さく流すことを特徴とする磁気メモリ素子の動作方法。
【請求項４８】
前記第１磁場の発生手段の下に、第２磁場の発生手段をさらに備えたことを特徴とする請求項４７に記載の磁気メモリ素子の動作方法。
【請求項４９】
前記第２ステップにおいて、前記第２磁場の発生手段に前記書き込み電流と直交する方向に電流を流すことを特徴とする請求項４８に記載の磁気メモリ素子の動作方法。
【請求項５０】
一端が前記トランジスタに連結され、他端上に前記磁気トンネル接合セルが形成された下部電極パッド層、または一端が前記磁気トンネル接合セル上面に接触し、他端が前記ビットラインに連結された上部電極パッド層であることを特徴とする請求項４７に記載の磁気メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子、半導体メモリ素子の製造及び半導体メモリ素子の動作方法に関し、より具体的には、セルの選択精度を高めた磁気メモリ素子、半導体メモリ素子の製造及び半導体メモリ素子の動作方法に関する。
【背景技術】
【０００２】
磁気メモリ素子は、ストレージノードとしてトンネリング膜と、トンネリング膜の上部及び下部にそれぞれ備えられた磁性膜で構成されるＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌｉｎｇ  Ｊｕｎｃｔｉｏｎ）セルを備える。磁気メモリ素子は、ＭＴＪセルの抵抗特性を利用して、ビットデータを記録する不揮発性メモリ素子である。
【０００３】
ＭＴＪセルの抵抗は、上下の磁性膜同士の磁化方向が同じであるときに低く、磁化方向が逆であるときに高くなる。ＭＴＪセルの抵抗が低い場合に、磁気メモリ素子に所定のビットデータ、例えば、１が記録され、また、ＭＴＪセルの抵抗が高い場合に、磁気メモリ素子に所定のビットデータ、例えば、０が記録されたものとみなすことができる。
【０００４】
また、磁気メモリ素子に記録されたビットデータの読み取りは、ＭＴＪセルの抵抗あるいは電流を測定し、この測定値を基準値と比較して行われる。
現在、このような動作特性を有する様々な磁気メモリ素子（以下、従来の磁気メモリ素子という）が紹介されている。
以下、図面を参照して従来の磁気メモリ素子について説明する。
図１は、従来のメモリ素子の断面図である。
【０００５】
図１に示すように、半導体基板１０上にゲート電極Ｇが存在する。ゲート電極Ｇと、ゲート電極Ｇに隣接した二つのフィールド酸化膜（図示せず）との間の半導体基板１０に、それぞれソース領域Ｓ及びドレイン領域Ｄが形成されている。ゲート電極Ｇ、ソース領域Ｓ及びドレイン領域Ｄは、電界効果トランジスタ（以下、トランジスタ）を構成する。ゲート電極Ｇから垂直の方向に所定の距離を置いてディジットラインＤＬが設けられている。ディジットラインＤＬにより、磁気ＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＭＲＡＭ）の書き込み動作に必要な磁場の一部が形成される。
【０００６】
ディジットラインＤＬ及びトランジスタは、層間絶縁層１２で覆われている。層間絶縁層１２にビアホールｈ１が存在し、ビアホールｈ１には、導電性プラグ１４が充填されている。層間絶縁層１２上には、導電性プラグ１４の上面を覆い、ディジットラインＤＬ上まで延伸する導電性パッド１６が設けられている。この導電性パッド１６の所定領域にＭＴＪセル１８が形成されている。通常、ＭＴＪセル１８は、ディジットラインＤＬの真上に形成されている。さらに、層間絶縁層１２上には、導電性パッド１６及びＭＴＪセル１８を囲むように層間絶縁層２０が設けられている。また、層間絶縁層２０には、ＭＴＪセル１８の上面が露出するようにビアホールｈ２が形成されている。さらに、層間絶縁層２０上には、ビアホールｈ２をチャージするためのビットライン２２が設けられている。
【０００７】
図２は、図１に示す従来技術によるＭＲＡＭの書き込み及び読み取り動作における電流の流れを示す図面である。図２に示す点線Ａ１は、書き込み動作の電流が流れる経を、一点鎖線Ａ２は、読み取り動作の電流が流れる経路を示す。
【０００８】
ここで、ＭＴＪセル１８に書き込みを行うことを想定して説明をする。
まず、図２に示すように、ＭＴＪセル１８に書き込むために選択されたビットラインＢＬを介して書き込み動作の電流が流れる。この場合、ＭＴＪセル１８に書き込むために選択されたワードラインＷＬによって書き込みセルが選択される際に、ビットラインＢＬを流れる電流により発生する磁場が、選択されたＭＴＪセル１８だけでなく、電流が流れているビットラインＢＬに連結する、選択されていない他のＭＴＪセル（図示せず）にも影響を与えるため、これらの選択されていないＭＴＪセルに所望しないデータが記録される可能性がある。このため、従来技術のＭＲＡＭは、ＭＴＪセルの選択性が低いという課題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的課題は、前記の問題点を改善するため、セルの選択精度が高く、駆動電圧を下げることが可能な磁気メモリ素子を提供することである。
また、本発明が解決しようとする他の技術的課題は、このような磁気メモリ素子の製造方法を提供することである。
【００１０】
さらに、本発明が達成しようとするさらに他の技術的課題は、このような磁気メモリ素子の動作方法を提供するところにある。
【課題を解決するための手段】
【００１１】
上記の技術的課題を達成するために、本発明は、
基板と、基板に備えられ、ゲート電極を含むゲート積層体、ソース及びドレインにより構成される第１トランジスタと、データが記録される第１磁気トンネル接合セルと、第１磁気トンネル接合セルの局所領域に、第１磁気トンネル接合セルの磁気分極を反転させることが可能な程度の磁場を発生させるように、第１磁気トンネル接合セルに連結された第１磁場の発生手段と、を備えることを特徴とする磁気メモリ素子を提供する。
【００１２】
さらに、基板に、ゲート電極を含むゲート積層体、ソース及びドレインにより構成されるトランジスタを形成する第１工程と、基板上に、トランジスタを覆う第１層間絶縁層を形成する第２工程と、第１層間絶縁層に、トランジスタのソースが露出されるビアホールを形成する第３工程と、ビアホールを導電性プラグで充填させる第４工程と、第１層間絶縁層上に、導電性プラグと接触する第１磁場の発生手段を形成する第５工程と、導電性プラグから離れた第１磁場の発生手段の所定領域上に磁気トンネル接合セルを形成する第６工程と、を含むことを特徴とする磁気メモリ素子の製造方法と提供する。
【００１３】
さらに、基板にゲート電極を含むゲート積層体、ソース及びドレインにより構成されるトランジスタを形成する第１工程と、基板上に、トランジスタを覆う第１層間絶縁層を形成する第２工程と、第１層間絶縁層に、トランジスタのソースが露出されるビアホールを形成する第３工程と、ビアホールを導電性プラグで充填する第４工程と、第１層間絶縁層上に、導電性プラグの上面を覆う磁気トンネル接合セルを形成する第５工程と、第１層間絶縁層上に、磁気トンネル接合セルの側面を取り囲む第２層間絶縁層を形成する第６工程と、第２層間絶縁層上に、一端が磁気トンネル接合セルの上面と接触し、他端がビットラインに連結される第１磁場の発生手段を形成する第７工程と、を含むことを特徴とする磁気メモリ素子の製造方法を提供する。
【００１４】
さらに、基板と、
基板に備えられ、ゲート電極を含むゲート積層体、ソース及びドレインにより構成されるトランジスタと、データが記録される磁気トンネル接合セルと、磁気トンネル接合セルの局所領域に磁気トンネル接合セルの磁気分極を反転させることが可能な程度の磁場を発生させるように、磁気トンネル接合セルに連結された第１磁場の発生手段と、を備える磁気メモリ素子の動作方法において、トランジスタをオン状態に維持する第１工程と、第１磁場の発生手段及び磁気トンネル接合セルを経る書き込み電流を印加する第２工程と、を含むことを特徴とする磁気メモリ素子の動作方法を提供する。
【００１５】
さらに、基板に備えられて、ゲート電極を含むゲート積層体、ソース及びドレインにより構成されるトランジスタと、ビットラインと、トランジスタとビットラインとの間に備えられて、データが記録される磁気トンネル接合セルと、磁気トンネル接合セルの局所領域に磁気トンネル接合セルの磁気分極を反転させることが可能な程度の磁場を発生させるように、磁気トンネル接合セルに連結された第１磁場の発生手段と、を備える磁気メモリ素子の動作方法において、トランジスタをオン状態に維持する第１工程と、ビットラインとトランジスタとの間に、第１磁場の発生手段及び磁気トンネル接合セルを経て読み取り電流を流す第２工程と、を含み、読み取り電流は、磁気トンネル接合セルにデータの記録に必要な最小書き込み電流より小さくして流すことを特徴とする磁気メモリ素子の動作方法を提供する。
【００１６】
本発明に係る磁気メモリ素子を利用することで、ＭＴＪセルの選択精度を高め、駆動電力を下げることが可能になる。
【発明の効果】
【００１７】
本発明に係る磁気メモリ素子は、ＭＴＪセルのフリー磁性膜の磁気分極を制御するための手段であり、ＭＴＪセルの上部及及び／または下部に上部及び／または下部電極パッド層を備える。
書き込み動作では、選択されたＭＴＪセルに連結するトランジスタがオン状態となり、電流が上部電極パッド層、ＭＴＪセル及び下部電極パッド層を経て流れ、この過程において上部電極パッド層及び下部電極パッド層の周りに発生する磁場によって、ＭＴＪセルのフリー磁性膜の磁気分極がスイッチングされることにより、ビットデータが記録される。
【００１８】
このように、本発明の磁気メモリ素子は、ビットラインで発生した磁場を利用するのではなく、ＭＴＪセルの上部及び下部にそれぞれ接触した上部電極パッド層及び下部電極パッド層で発生する磁場を利用してビットデータを記録するため、正確に選択されたＭＴＪセルのみにビットデータを記録でき、また、誤って選択されていないＭＴＪセルにビットデータが記録されることを防止できる。つまり、本発明に係る磁気メモリ素子は精度の高い選択性を有している。
【００１９】
また、上部電極パッド層と下部電極パッド層の厚さは、いずれも１００ｎｍ以下と薄く、また、幅も１００ｎｍ以下と狭い。したがって、上部電極パッド層及び下部電極パッド層の単位電流当り発生する磁場の強度を向上させる効果を奏する。これは、ビットデータの記録に使用する電流を低減することを意味し、結果的に、磁気メモリ素子の駆動電力を低減できることになる。
【発明を実施するための最良の形態】
【００２０】
以下、実施形態に係る磁気メモリ素子とその製造及び動作方法について、添付の図面を参照しながら詳細に説明する。なお、説明に用いる図面に示す層や領域の厚さは、本発明の説明の便宜上誇張して示している。
まず、本実施形態に係る磁気メモリ素子（以下、本発明のメモリ素子）について説明する。
【００２１】
図３及び図４は、本実施形態に係る磁気メモリ素子の主要特徴部の平面図である。図５は、本実施形態に係る磁気メモリ素子の主要特徴部を含んだ磁気メモリ素子の断面図である。
図３及び図４に記載の符号４６及び５２は、図５に示すＭＴＪセル４８の上下にそれぞれ設けられる１対の導電性電極パッド層である。
導電性電極パッド層４６を、図５に示すように、ビアホールｈ１の導電性プラグ４４の上端部Ｃ１とＭＴＪセル４８の間に設け、導電性プラグ４４上端部Ｃ１及びＭＴＪセル４８の上側の接触面Ｍ１を連結する。
また、導電性電極パッド層５２を、ビアホールｈ２の導電性プラグ４４の下端部Ｃ２及びＭＴＪセル４８の間に設け、ビアホールｈ２の導電性プラグ４４の下端部Ｃ２及びＭＴＪセル４８の下側の接触面Ｍ２を連結する。
さらに、図５に示すように、ＭＴＪセル４８を、ビアホールｈ１及びビアホールｈ２の導電性プラグ４４から所定の距離を置いて設ける。
以下、導電性電極パッド層４６を下部電極パッド層４６といい、導電性電極パッド層５２を上部電極パッド層５２という。
また、図３及び図４のＨａ、Ｅａは、ＭＴＪセル４８の上側の接触面Ｍ１及び下側の接触面Ｍ２のハード（磁化困難）軸方向とイージ（磁化容易）軸方向をそれぞれ表す。ＭＴＪセル４８の接触面Ｍ１及びＭ２の磁気分極は、イージ方向Ｅａに配列される場合には、磁場を除去した後もその配列状態が安定的に維持される。一方、ハード軸方向Ｈａに配列される場合には、磁場を除去すると配列方向が元の状態に戻るか、イージ軸方向Ｅａに反転されるようになっている。
【００２２】
電流Ｉ１は、下部電極パッド層４６を介してビアホールｈ１の導電性プラグ４４の上端部Ｃ１からＭＴＪセル４８の上側の接触面Ｍ１に流れるか、あるいは、上部電極パッド層５２を介して導電性プラグ４４の下端部Ｃ２からＭＴＪセル４８の下側の接触面Ｍ２に電流Ｉ１が流れる。この電流Ｉ１により上部電極パッド層５２及び下部電極パッド層４６の周りにＭＴＪセル４８の接触面Ｍ１及びＭ２の局所領域ＬＡ―図５に影響を与えるイージ軸方向Ｅａの磁場Ｈ１が発生する。このようにして発生する磁場Ｈ１により、ＭＴＪセル４８の磁気分極はイージ軸方向Ｅａに配列される。なお、図３は、下部電極パッド層４６の上面に備えられたＭＴＪセル４８の下側の接触面Ｍ１を示し、図４は、上部電極パッド層５２の下面に備えられたＭＴＪセル４８の上側の接触面Ｍ２を示す。
【００２３】
図５に示す磁気メモリ素子は、基板４０の所定領域上に、ゲート絶縁膜、ゲート電極を含むゲート積層体Ｇ１を順次に積層して構成されている。例えば、基板４０は、半導体基板である。ゲート積層体Ｇ１の両側に存在する素子分離膜（図示せず）とゲート積層体Ｇ１との間の基板４０にそれぞれソースＳ１及びドレインＤ１を形成する。ゲート積層体Ｇ１、ソースＳ１及びドレインＤ１によりトランジスタＴを構成する。ゲート積層体Ｇ１の上側にディジットラインＤＬを設けており、磁場の発生手段の一つとして使用することができる。なお、ディジットラインＤＬは、ドレインＤ１の上に位置してもよく、選択的に備えることが可能であり、必要に応じて省略もできる。この場合のディジットラインＤＬは、
【００２４】
基板４０上には、トランジスタＴ及びディジットラインＤＬを覆う第１層間絶縁層４２を設ける。第１層間絶縁層４２中には、ソースＳ１を露出させるようにビアホールｈ１を形成する。ビアホールｈ１には導電性プラグ４４を充填する。第１層間絶縁層４２の平坦な上面には、導電性プラグ４４の露出面を覆うように下部電極パッド層４６を備える。下部電極パッド層４６は、第１磁場の発生手段として使用することができる。下部電極パッド層４６の厚さと幅を、できる限り薄く、狭くすることが好ましい。例えば、下部電極パッド層４６の厚さは1ｎｍ以上１００ｎｍ以下、幅は1ｎｍ以上１００ｎｍ以下であるのが好ましい。
【００２５】
また、下部電極パッド層４６から発生する磁場が、ＭＴＪセル４８の正常な磁化反転に影響を与える一要素であることを考慮するならば、下部電極パッド層４６の発生する磁場の強度は強い方が好ましく、したがって、下部電極パッド層４６の幅を狭くすることが好ましい。
なお、下部電極パッド層４６は、ディジットラインＤＬ上まで延伸するように設ける。ＭＴＪセル４８が下部電極パッド層４６の所定領域上に、ＭＴＪセル４８が接触するように形成されている。このとき、ＭＴＪセル４８は、ディジットラインＤＬの真上に位置するように配置されていることが好ましい。第１層間絶縁層４２上で下部電極パッド層４６の露出する下部面を覆い、さらに、ＭＴＪセル４８を取り囲み、ＭＴＪセル４８の上面のみを露出させるように第２層間絶縁層５０が形成されている。第２層間絶縁層５０は、第１層間絶縁層４２と同じ絶縁物質であってもよい。
【００２６】
第２層間絶縁層５０上には、ＭＴＪセル４８の露出した上面を覆うように上部電極パッド層５２を備える。上部電極パッド層５２は、第２磁場の発生手段として使用する。上部電極パッド層５２は、下部電極パッド層４６と対向させるように、下部電極パッド層４６の真上に備えることが好ましい。ここで、上部電極パッド層５２と下部電極パッド層４６は共に、ＭＴＪセル４８のフリー磁性膜（ｆｒｅｅ  ｌａｙｅｒ）の磁気分極状態を決定する。すなわち、フリー磁性膜の磁気分極方向をピンド膜（ｐｉｎｎｅｄ  ｌａｙｅｒ）の固定された磁化方向に配列させるか、またはその逆方向に配列させる。
【００２７】
したがって、この条件を満たすために、上部電極パッド層５２の幾何学形状は、下部パッド導電層４６の形状と同じであることが好ましい。
さらに、第２層間絶縁層５０上の上部電極パッド層５２を覆うように第３層間絶縁層５４を設ける。第３層間絶縁層５４は、第１層間絶縁層４２と同じ絶縁物質から構成してもよい。第３層間絶縁層５４には、上部電極パッド層５２の一部が露出するようにビアホールｈ２を形成する。ビアホールｈ２は、第１層間絶縁層４２に形成したビアホールｈ１の真上に位置するように形成することが好ましい。
【００２８】
第３層間絶縁層５４上には、ビアホールｈ２を充填し、かつ、上部電極パッド層５２と連結するようにビットラインＢＬを設ける。ＭＴＪセル４８の選択精度を高めるために、ビットラインＢＬから発生する磁場がＭＴＪセル４８に及ぼす影響は、無視できる程度に最小化することが好ましい。このため、第３層間絶縁層５４は、ビットラインＢＬと上部電極パッド層５２との間隔ｔが、この条件を満足させる程度の厚さにすることが好ましく、したがって、間隔ｔは、例えば、約３００ｎｍが好ましい。
【００２９】
図６は、上述の本実施形態に係るメモリ素子の動作と関連した電流の流れを示す図である。
図６に示す点線Ａ３は、書き込み動作の電流の流れを表し、一点鎖線Ａ４は、読み取り動作の電流の流れを表す。
【００３０】
図６に示すように、書き込み動作の電流Ａ３は、ビットラインＢＬ、上部電極パッド層５２、ＭＴＪセル４８、下部電極パッド層４６及びトランジスタＴを介して流れるか、または、その逆方向に流れることが分かる。書き込み動作の電流Ａ３により、上部電極パッド層５２及び下部電極パッド層４６の周りに磁場が発生する。この発生した磁場の方向が、ＭＴＪセル４８のフリー磁性膜の磁化方向と一致する場合、フリー磁性膜の磁化方向は変わらない。しかし、磁場の方向が、ＭＴＪセル４８のフリー磁性膜の磁化方向と逆である場合、フリー磁性膜の磁化方向は、磁場の方向にスイッチングされる。
【００３１】
このように、本発明の実施形態に係る磁気メモリ素子の書き込み動作では、ＭＴＪセル４８に影響を与える磁場は、ビットラインＢＬによる磁場ではなく、ＭＴＪセル４８の上面及び下面にそれぞれ接触した上部電極パッド層５２及び下部電極パッド層４６の周りに発生する磁場である。このとき、上部電極パッド層５２及び下部電極パッド層４６は、薄く、幅が狭いため、上部電極パッド層５２及び下部電極パッド層４６から発生した磁場は、上部電極パッド層５２及び下部電極パッド層４６が接触するＭＴＪセル４８に集中させることができる（図5参照）。
【００３２】
上述の書き込み動作では、ＭＴＪセル４８に隣接する他のＭＴＪセルは、連結するトランジスタＴがオフ状態であるため電流が流れていない。また、これらの他のＭＴＪセルとビットラインＢＬとの間は、ＭＴＪセル４８とビットラインＢＬとの距離と同じだけ隔離されているため、本発明の実施形態に係るメモリ素子の書き込み動作では、ＭＴＪセル４８以外に他のＭＴＪセルが選択される可能性は無視してもよいほど低い。
【００３３】
一方、ＭＴＪセル４８のフリー磁性膜の磁気分極の配列は、上部電極パッド層５２及び下部電極パッド層４６から発生する磁場のイージ軸方向の磁場のみを使用しても決定できるが、イージ軸方向の磁場と、ディジットラインＤＬから発生するハード軸方向の磁場とを共に利用して、ＭＴＪセル４８のフリー磁性膜の磁気分極の配列を制御することもできる。この場合のイージ軸方向の磁場強度は、ハード軸方向の磁場を用いない場合よりも弱くしてもよい。言い換えれば、ディジットラインＤＬを使用する場合は、上部電極パッド層５２及び下部電極パッド層４６に流す電流を、ディジットラインＤＬを使用しない場合よりも低くしてもよいことになる。
【００３４】
次に、図６の一点鎖線Ａ４に示すように、読み取り動作において電流の流れる経路は、図２に示す従来の磁気メモリ素子における電流経路と同じであることが分かる。
【００３５】
図７は、図３に示す下部電極パッド層を備えた磁気メモリ素子の変形例を示す図である。
図７に示す磁気メモリ素子は、上部電極パッド層５２及びＭＴＪセル４８を取り囲む第２層間絶縁層５０を備えておらず、ビアホールｈ２がＭＴＪセル４８の上面を露出し、ビアホールｈ２に充填されるビットラインＢＬが直接ＭＴＪセル４８の上面に接触している以外は、図５に示す下部電極パッドを備えた磁気メモリ素子と構成が同じである。
図７に示すように、第１層間絶縁層４２上には、導電性プラグ４４の露出面を覆うように下部電極パッド層４６を設け、さらに、下部電極パッド層４６上にはＭＴＪセル４８を設ける。下部電極パッド層４６は、ＭＴＪセル４８の局所領域ＬＡ１に集中して磁場を発生させる磁場の発生手段として備えたものである。ＭＴＪセル４８は、導電性プラグ４４から所定の距離を置いて配置する。さらに、第１層間絶縁層４２上には、下部電極パッド層４６の露出面と、ＭＴＪセル４８全体を覆うように、第２層間絶縁層５５を設ける。第２層間絶縁層５５には、ＭＴＪセル４８の上面が露出するようにビアホールｈ２を形成する。第２層間絶縁層５５上には、ビアホールｈ２を介して露出したＭＴＪセル４８の上面と連結するようにビットラインＢＬを形成する。ビアホールｈ２を介して露出したＭＴＪセル４８の上面と連結するように第２層間絶縁層５５上にビットラインＢＬを形成し、かつビアホールｈ２にビットラインＢＬが充填される。なお、第２層間絶縁層５５上のビットラインＢＬ下面とＭＴＪセル４８上面との間隔Ｄｓは、図５の間隔ｔより長いことが好ましい。
【００３６】
図７に示す磁気メモリ素子は、下部電極パッド層４６の下にはディジットラインＤＬが備えられているが、本実施形態に係る磁気メモリ素子はディジットラインＤＬは備えていなくてもよい。
【００３７】
図８は、図４に示す上部電極パッド層を備えた磁気メモリ素子の変形例を示す図である。
図８に示す磁気メモリ素子は、ディジットラインＤＬ、下部電極パッド層４６及びＭＴＪセル４８を取り囲む第２層間絶縁層５０を備えておらず、ビアホールｈ２に充填された導電性プラグ４４がＭＴＪセル４８の下面に接しており、ビアホールｈ２がゲート積層体Ｇ１に対向する位置に設けられている以外は、図５に示す下部電極パッド層を備えた磁気メモリ素子と構成が同じである。なお、図５と同じ構成要素については、図５に記載された符号を用いて説明をする。
図８に示すように、ソースＳ１、ドレインＤ１及びゲート積層体Ｇ１から構成されるトランジスタＴを覆うように第１層間絶縁層４２を設け、この第１層間絶縁層４２にはソースＳ１の一部を露出させるようにコンタクトホールｈ１を形成する。コンタクトホールｈ１を導電性プラグ４４で充填し、さらに、第１層間絶縁層４２上には、導電性プラグ４４の露面を覆うようにＭＴＪセル４８を設ける。第１層間絶縁層４２上には、ＭＴＪセル４８の側面を取り囲むように第２層間絶縁層５０を形成する。第２層間絶縁層５０上には、ＭＴＪセル４８の上面に連結するように上部電極パッド層５２を設ける。上部電極パッド層５２は、ゲート積層体Ｇ１の上まで延伸するように所定の長さをもって形成される。
【００３８】
上部電極パッド層５２は、ＭＴＪセル４８の局所領域ＬＡ２に集中して磁場を発生させる磁場の発生手段として使用される。
【００３９】
第２層間絶縁層５０上には、上部電極パッド層５２を覆うように第３層間絶縁層５４を設ける。第３層間絶縁層５４には、ＭＴＪセル４８に接することなく、上部電極パッド層５２の一部を露出させるようにビアホールｈ２を形成する。第３層間絶縁層５４上には、ビアホールｈ２を介して露出した上部電極パッド層５２の露出面と接するようにビットラインＢＬを設ける。
【００４０】
図９は、図３及び図４に示す上下部電極パッド層、２つのトランジスタ、及び２つのＭＴＪセルを備えた本発明の実施形態に係わる磁気メモリ素子の変形例を示す図である。
図９に示す磁気メモリ素子は、中心から左側が、図５に示す磁気メモリ素子とディジットラインＤＬを備えず、ドレインＤ１の代わりに共通ドレインＣＤを備えている以外は同一の構成であり、中心から右側が中心から左側と対称である
【００４１】
図９に示すように、基板４００に第１トランジスタＴ１及び第２トランジスタＴ２を備える。第１トランジスタＴ１は、ソースＳ１０、共通ドレインＣＤ及び第１ゲート積層体Ｇ１１から構成され、第２トランジスタＴ２は、ソースＳ２０、共通ドレインＣＤ及び第２ゲート積層体Ｇ２２から構成される。第１ゲート積層体Ｇ１１及び第２ゲート積層体Ｇ２２の構成は同じであることが好ましい。基板４０上には、第１トランジスタＴ１及び第２トランジスタＴ２を覆うように第１層間絶縁層４２を設ける。第１層間絶縁層４２には、第１トランジスタＴ１のソースＳ１０の一部が露出されるように第１コンタクトホールｈ１１０と、第２トランジスタＴ２のソースＳ２０の一部が露出されるように第２コンタクトホールｈ２２とを設ける。第１コンタクトホールｈ１１と第２コンタクトホールｈ２２には、それぞれ第１導電性プラグ４４ａと第２導電性プラグ４４ｂを充填する。第１導電性プラグ４４ａと第２導電性プラグ４４ｂは、同じ導電性物質からなることが好ましい。
【００４２】
第１層間絶縁層４２上に第１磁場の発生手段として使用される第１下部電極パッド層４６ａ及び第２下部電極パッド層４６ｂを備える。第１下部電極パッド層４６ａ及び第２下部電極パッド層４６ｂは、それぞれ第１導電性プラグ４４ａと第２導電性プラグ４４ｂとを連結する。また、第１下部電極パッド層４６ａ及び第２下部電極パッド層４６ｂは、それぞれ第１ゲート積層体Ｇ１１及び第２ゲート積層体Ｇ２２の上まで延伸するように所定の長さをもって設ける。このとき、第１下部電極パッド層４６ａ及び第２下部電極パッド層４６ｂを所定の間隔をもって配置する。第１下部電極パッド層４６ａの上には第１ＭＴＪセル４８ａを備え、第２下部電極パッド層４６ｂの上には第２ＭＴＪセル４８ｂを備える。このとき、第１ＭＴＪセル４８ａ及び第２ＭＴＪセル４８ｂを、それぞれ第１導電性プラグ４４ａ及び第２導電性プラグ４４ｂから所定の距離をもって配置する。
【００４３】
第１層間絶縁層４２上には、第１下部電極パッド層４６ａ及び第２下部電極パッド層４６ｂを覆い、かつ、第１ＭＴＪセル４８ａ及び第２ＭＴＪセル４８ｂの側面を取り囲むように第２層間絶縁層５０を形成する。第２層間絶縁層５０上には、第１ＭＴＪセル４８ａ及び第２ＭＴＪセル４８ｂを間に挟んで第１下部電極パッド層４６ａ及び第２下部電極パッド層４６ｂから離れた位置に、第１上部電極パッド層５２ａ及び第２上部電極パッド層５２ｂを設ける。第１上部電極パッド層５２ａ及び第２上部電極パッド層５２ｂは、第２磁場の発生手段として使用される。第１上部電極パッド層５２ａ及び第２上部電極パッド層５２ｂは、それぞれ第１下部電極パッド層４６ａ及び第２下部電極パッド層４６ｂに対応する位置に配置する。このとき、第１上部電極パッド層５２ａは、第１ＭＴＪセル４８ａの上面と接し、第２上部電極パッド層５２ｂは、第２ＭＴＪセル４８ｂの上面と接している。
【００４４】
また、第１上部電極パッド層５２ａ及び第２上部電極パッド層５２ｂを、それぞれ第１導電性プラグ４４ａ及び第２導電性プラグ４４ｂの上まで延伸するように所定の距離をもって設ける。第２層間絶縁層５０の上には、第１上部電極パッド層５２ａ及び第２上部電極パッド層５２ｂを覆うように第３層間絶縁層５４を形成する。第３層間絶縁層５4には、第１ＭＴＪセル４８ａから離れた位置に第１上部電極パッド層５２ａの一部を露出させるようにビアホールｈ３３を形成し、第２ＭＴＪセル４８ｂから離れた位置に第２上部電極パッド層５２ｂの一部を露出させるようにビアホールｈ４４を形成する。第３層間絶縁層５４上には、ビアホールｈ３３、ｈ４４を介して露出した第１上部電極パッド層５２ａ及び第２上部電極パッド層５２ｂと連結するようにビットラインＢＬ１を設ける。
【００４５】
なお、図９に示す磁気メモリ素子は論理素子として使用することができる。
この場合、図９で、第１下部電極パッド層４６ａ及び第２下部電極パッド層４６ｂの下にそれぞれディジットラインを備えてもよい。
【００４６】
次に、上述の本実施形態に係わる磁気メモリ素子の特性について説明する。
図１０は、ディジットラインを備えず、下部電極パッド層（幅：０.８２μｍ）を備えた本実施形態に係わる磁気メモリ素子ＭＴＪセル（サイズ：０.３μｍ×０.４μｍ）にバイアス電圧を印加した場合のＭＴＪセルの磁気抵抗の変化を示すグラフである。
【００４７】
図１０に示す第１グラフＧ１は、ＭＴＪセルのフリー磁性膜の磁気分極方向とピンド膜の磁気分極方向が同じときの磁気抵抗変化を示し、第２グラフＧ２は、フリー磁性膜の磁気分極方向とピンド膜の磁気分極方向が逆のときの磁気抵抗変化を示す。符号Ｐ１及びＰ２は、ＭＴＪセルの磁気分極が反転したポイントをそれぞれ示している。
【００４８】
図１０に示すように、ＭＴＪセルの磁気分極は、バイアス電圧が約０.５Ｖのときに反転しており、このときの磁気抵抗は約６００Ωであるため、反転に必要な電流は約０.８ｍＡであり、非常に低いことが分かる。
図１１は、下部電極パッド層のみを備え、図７に示す磁気メモリ素子の下部電極パッド層が所定の幅を有し、下部電極パッド層４６の厚さを変化させた場合に、この厚さの変化に応じて変化する下部電極パッド層４６の周りに発生する磁場強度を示すグラフである。
【００４９】
図１１に示す第１グラフＧＲ１ないし第５グラフＧＲ５は、それぞれ幅が５０ｎｍ、１００ｎｍ、２００ｎｍ、４００ｎｍ及び１０００ｎｍの下部電極パッド層における単位電流あたりの磁場強度の変化を表したグラフである。図１１に示すように、下部電極パッド層の幅が狭く、厚さが薄いほど、下部電極パッド層４６の周りに発生する単位電流あたりの磁場の強度が強くなることが分かる。このような現象は、特に、下部電極パッド層の幅が１００ｎｍ以下の場合に特に顕著である。
【００５０】
図１１の結果から、図７に示す本実施形態に係わる磁気メモリ素子では、下部電極パッド層の幅と厚さを薄くすることにより、単位電流あたりの最大磁場強度を向上させることが可能であることが分かる。したがって、下部電極パッド層で発生する局所的な磁場だけを用いてＭＴＪセルの磁気分極を反転させることが十分に可能である。また、下部電極パッド層の単位電流あたりの最大磁場強度が向上することで、駆動電力を低減することが可能である。上記の結果は、本実施形態に係わる磁気メモリ素子の他の変形例にも同じく適用することができる。
【００５１】
図１２は、図１１と同じ結果を表す別のグラフであり、下部電極パッド層が所定の厚さを有している場合に、下部電極パッド層４の幅の変化に応じて変化する下部電極パッド層に発生する単位電流当りの最大磁場強度を示すグラフである。
【００５２】
図１２で、第１グラフＧ１ａないし第５グラフＧ５ａは、それぞれ厚さが５０ｎｍ、１００ｎｍ、２００ｎｍ、４００ｎｍ及び１０００ｎｍの下部電極パッド層における単位電流あたりの磁場強度の変化を表したグラフである。
図１２に示すように、下部電極パッド層が所定の厚さを有する場合、下部電極パッド層の幅を狭くすることにより、下部電極パッド層の周りに発生する最大磁場の強度を向上させることができる。
【００５３】
図１３ないし図１６は、ディジットラインと下部電極パッド層とを共に備える本実施形態の磁気メモリ素子のＭＴＪセルにバイアス電圧を印加する場合に、そのバイアス電圧に応じて変化する磁気抵抗を示すグラフである。
図１３ないし図１６の各図に示す複数のグラフは、複数のＭＴＪセルを測定した際のＭＴＪセルごとの磁気抵抗を示しており、このために、ＭＴＪセルごとに磁気抵抗の変化が少しずつ異なっている。
図１３ないし図１６に示すＭＴＪセルの磁気抵抗の測定には、０．３μｍ×０．８μｍのサイズを有するＭＴＪセルを使用し、下部電極パッド層の幅は約１．１２μｍとした。
【００５４】
図１３は、ディジットラインに電流が流れないときの磁気抵抗変化を示すグラフである。
図１４は、ディジットラインに約５．２ｍＡの電流を流したときの磁気抵抗の変化を示すグラフである。
また、図１５及び図１６は、それぞれディジットラインに約７．５ｍＡ及び１０ｍＡの電流を流したときの磁気抵抗の変化を示すグラフである。
図１５及び図１６に示すように、ディジットラインに流れる電流が増加するほど、ＭＴＪセルの磁気分極の反転に必要となる電圧は低くなることが分かる。
【００５５】
以下、図１７ないし図２３を参照しつつ、本実施形態に係わる磁気メモリ素子の製造方法について説明する。なお、図１７ないし図２３の説明では、図５と同じ機能の部位については図５と同じ符号を用いる。
まず図５を参照しつつ、基板４０を活性領域とフィールド領域とに区分した後、フィールド領域に所定形状の素子分離膜（図示せず）を形成する。基板４０は、半導体基板、例えば、ｐ型シリコン基板あるいはｎ型シリコン基板であってもよい。活性領域の所定領域上にゲート積層体Ｇ１を形成する。ゲート積層体Ｇ１は、基板４０の全面にゲート絶縁膜、ゲート電極用導電層及びゲート保護膜を順次に積層し、ゲート保護膜上に、ゲート積層体Ｇ１を形成する領域を限定するためのマスク（図示せず）を形成した後、順次に積層した物質層を逆順にエッチングすることで形成する。エッチングの後、マスクを除去する。このときゲート積層体Ｇ１は側面にスペーサ（図示せず）を備えている。
【００５６】
このようにゲート積層体Ｇ１を形成した後、イオンドーピング工程を経て、ゲート積層体Ｇ１の両側にソースＳ１及びドレインＤ１を形成する。このようにして、基板４０に電界効果トランジスタＴを形成する。
【００５７】
なお、図９に示す磁気メモリ素子を形成するには、基板４０に電界効果トランジスタのドレインＤ１を共通に使用する電界効果トランジスタをさらに形成するとよい。
次いで、基板４０上にトランジスタＴを覆う第１絶縁層４２ａを形成し、その上面を平坦にする。次いで、第１絶縁層４２ａの所定領域にディジットラインＤＬを形成する。ディジットラインＤＬは、通常、ゲート積層体Ｇ１の真上に形成するが、点線ＤＬ’で示すように、ドレインＤ１の上側に形成してもよい。
【００５８】
次いで、図１８に示すように、第１絶縁層４２ａ上に、ディジットラインＤＬを覆うように第２絶縁層４２ｂを形成し、その上面を平坦にする。第２絶縁層４２ｂ上に、ソースＳ１の上側に形成した第２絶縁層４２ｂの所定領域を露出させるように感光膜パターンＰＲ１を形成する。感光膜パターンＰＲ１をエッチングマスクとして、第２絶縁層４２ｂの露出部分をエッチングする。
【００５９】
図１９に示すように、エッチングは、ソースＳ１が露出するまで実施する。エッチングにより、図１９に示すように、第１絶縁層４２ａ及び第２絶縁層４２ｂからなる第１層間絶縁層４２にソースＳ１の一部が露出したビアホールｈ１が形成される。次に、感光膜パターンＰＲ１を除去する。ビアホールｈ１の形成後、ビアホールｈ１に導電性プラグ４４を充填する。なお、導電性プラグ４４の形成前後でオーミックコンタクト工程を実施してもよい。
【００６０】
次いで、図２０に示すように、第２絶縁層４２ｂ上に下部電極パッド層４６を形成する。下部電極パッド層４６は、導電性プラグ４４の露出面の全体に接触するように形成し、また、ディジットラインＤＬの上まで延伸するように形成する。下部電極パッド層４６は、まず、第２絶縁層４２ｂ上に下部電極用の物質層を形成し、次に、写真及びエッチング工程により下部電極用の物質層を下部電極パッド層４６の形状にパターニングして形成する。このとき、下部電極用の物質層はなるべく薄く形成することが好ましい。
【００６１】
例えば、下部電極パッド層の厚さは、1ｎｍ以上１００ｎｍ以下であるのが好ましい。また、下部電極用の物質層をパターニングする工程において、下部電極パッド層４６の幅をなるべく狭く、例えば、１００ｎｍ以下に形成する。このように、下部電極パッド層４６の厚さと幅を出来る限り狭く形成することにより、下部電極パッド層４６に電流を印加したとき、下部電極パッド層４６から発生する磁場を、下部電極パッド層４６上に形成するＭＴＪセル４８に効果的に集中させることができる。
【００６２】
下部電極パッド層４６の形成後、下部電極パッド層４６の所定領域上にピンニング膜、ピンド膜、トンネリング膜、フリー磁性膜などを備えるＭＴＪセル４８を形成する。ＭＴＪセル４８の形成方法については、公知の技術であるため、詳細な説明を省略する。ＭＴＪセル４８は、導電性プラグ４４から所定の距離を置いて、下部電極パッド層４６の端部に形成してもよい。
【００６３】
この場合、下部電極パッド層４６は、ディジットラインＤＬの真上に位置するように形成することが好ましい。したがって、ディジットラインＤＬが、図１７に点線ＤＬで示すように、ドレインＤ１の上側に形成された場合、下部電極パッド層４６もこのようなディジットラインＤＬ上に拡張されるように形成し、ＭＴＪセル４８もディジットラインＤＬの上側にくるように形成してよい。また、ディジットラインＤＬは、下部電極パッド層４６と後述の上部電極パッド層５２とに連結するビットラインＢＬを流れる電流の方向と直交する方向に電流が流れるように配置されている。
【００６４】
次に、図２１に示すように、第１層間絶縁層４２上に、下部電極パッド層４６及びＭＴＪセル４８を覆うように第２層間絶縁層５０を形成する。第２層間絶縁層５０は、第１層間絶縁層４２と同じ物質を用いて形成してもよい。第２層間絶縁層５０の形成後、その上面をＭＴＪセル４８が露出するまで研磨する。次に、第２層間絶縁層５０の上に、ＭＴＪセル４８の露出面の全体と接するように上部電極パッド層５２を形成する。上部電極パッド層５２は、下部電極パッド層４６と同じ機能を担う。したがって、上部電極パッド層５２は、下部電極パッド層４６と同じ幾何学形状を有し、厚さと幅が同じであることが好ましい。さらに、下部電極パッド層４６の真上に平行に形成することが好ましい。また、上部電極パッド層５２の厚さ及び幅は1ｎｍ以上１００ｎｍ以下が好ましい。なお、上部電極パッド層５２は、下部電極パッド層４６と同じ方法により形成してもよい。
【００６５】
次に、図２２に示すように、第２層間絶縁層５０の上に、上部電極パッド層５２全体を覆うように第３層間絶縁層５４を形成する。このとき、第３層間絶縁層５４は、上部電極パッド層５２の上面と第３層間絶縁層５４の上面との間隔ｔは、後のエッチング工程後に約３００ｎｍとなるように厚さを調整する。このときの間隔ｔは、後続のエッチング工程で形成されるビットラインから発生する磁場がＭＴＪセル４８に及ぼす影響を考慮して変更することが可能である。間隔ｔを介してビットラインから発生する磁場が、ＭＴＪセル４８のフリー磁性膜の磁気分極の配列に影響を与えるならば、例えば、間隔ｔを３００ｎｍより大きくし、逆に、影響を与えない場合は、３００ｎｍより小さくすることができる。
次に、第３層間絶縁層５４上に、第３層間絶縁層５４の所定領域を露出させるように感光膜パターンＰＲ２を形成する。
【００６６】
感光膜パターンＰＲ２は、電極パッド層５２の上面の一部を露出させるように、導電性プラグ４４を形成するためのものである。したがって、感光膜パターンＰＲ２は、上部電極パッド層５２の露出させる部分を覆っている第３層間絶縁層５４の一部をくり抜くようにエッチングし、上部電極パッド層５２の露出部分を露出させるように形成する。この感光膜パターンＰＲ２をエッチングマスクとして、第３層間絶縁層５４のくり抜き部分をエッチングする。エッチングは、上部電極パッド層５２が露出するまで行われる。
【００６７】
エッチング工程を終え、感光膜パターンＰＲ２を除去すると、図２３に示すように、第３層間絶縁層５４に上部電極パッド層５２の所定領域が露出されたビアホールｈ２が形成されるが、これが導電性プラグ４４に対応する。ビアホールｈ２の形成後、ビアホールｈ２を満たしつつ、第３層間絶縁層５４上に、上部電極パッド層５２の露出部分と連結するようにビットラインＢＬを形成する。
【００６８】
なお、図７、図８に示す磁気メモリ素子は、上部電極パッド層５２及び下部電極パッド層４６のうち、何れか１つのみを備えるのに特徴がある。したがって、図７及び図８に示す磁気メモリ素子の製造方法は、上部電極パッド層５２及び下部電極パッド層４６を何れも備える図５の磁気メモリ素子の製造方法で、上部電極パッド層５２または下部電極パッド層４６を形成する過程を省略したものと同じである。これにより、図７及び図８に示す磁気メモリ素子の製造方法についての説明は省略する。
【００６９】
また、図９に示す磁気メモリ素子の構成を考慮する時、図９の磁気メモリ素子の製造方法も、図５の磁気メモリ素子についての製造方法とあまり異ならないため、図９の磁気メモリ素子の製造方法についての詳細な説明は省略する。
【００７０】
以下、図２４を参照しつつ、上記の通りに形成された本発明の実施形態に係わるメモリ素子の動作方法を説明する。
【００７１】
＜書き込み＞
以下、本発明の実施形態に係わるメモリ素子の書き込み動作について説明する。
図２４に示すトランジスタＴはオン状態が維持されており、この状態でビットラインＢＬとトランジスタＴとの間に所定の書き込み電圧Ｖｗ（図示せず）を印加する。書き込み電圧Ｖｗにより、ビットラインＢＬ、上部電極パッド層５２、ＭＴＪセル４８、下部電極パッド層４６、導電性プラグ４４及びトランジスタＴを経て書き込み電流Ｉｗが流れる。書き込み電流Ｉｗの流れる方向は、図２４に示す方向とは逆の方向であってもよい。また、ディジットラインＤＬの電流は、下部電極パッド層４６及び上部電極パッド層５２を流れる書き込み電流Ｉｗの方向と直交する方向に流れる。
書き込み電流Ｉｗにより、上部電極パッド層５２及び下部電極パッド層４６の周りに磁場Ｈ１、Ｈ２が発生する。
【００７２】
このときの磁場Ｈ１、Ｈ２の方向は同じであり、この磁場Ｈ１、Ｈ２によりＭＴＪセル４８のフリー磁性膜の磁気分極は、磁場Ｈ１、Ｈ２の方向と同じに配列される。この場合、フリー磁性膜の磁気分極が、ＭＴＪセル４８のピンド膜（図示せず）の磁気分極の方向と同じに配列されると、メモリ素子に所定のビットデータ、例えば、１が記録される。
【００７３】
また、上記の配列過程において、フリー磁性膜の磁気分極がＭＴＪセル４８のピンドマークの磁気分極方向とは逆に配列された場合は、メモリ素子に所定のビットデータ、例えば、０が記録される。このとき、ビットラインＢＬには読み取り電流Ｉｗも流れるため、ビットラインＢＬの周りにも磁場（図示せず）が発生するが、ビットラインＢＬの厚さと、ビットラインＢＬとＭＴＪセル４８との間隔が十分にあるならば、ビットラインＢＬ周辺に発生した磁場がＭＴＪセル４８へ及ぼす影響は無視できる程度である。
【００７４】
書き込み過程において、ＭＴＪセル４８のフリー磁性膜の磁気分極方向を逆方向に変更するには、ビットラインＢＬとトランジスタＴとの間に流れる書き込み電流Ｉｗの流れる方向を逆にすればよい。また、書き込み過程において、ディジットラインＤＬを併用すれば、書き込み電圧Ｖｗを下げることもできる。
【００７５】
＜読み取り＞
以下、本発明の実施形態に係わるメモリ素子の読み取り動作について説明する。
書き込み過程と同じく、トランジスタＴをオン状態に維持し、上部電極パッド層５２と下部電極パッド層４６との間に所定の読み取り電圧Ｖｒを印加する。読み取り動作中に、ＭＴＪセル４８に記録してあるビットデータが変わったり消失されたりすることを防止するために、つまり、読み取り電圧Ｖｒで流れる電流によってフリー磁性膜の磁気分極方向が変わることを防止するために、読み取り電圧Ｖｒは、書き込み動作において上部電極パッド層５２と下部電極パッド層４６との間に印加される書き込み電圧Ｖｗよりも低いことが好ましい。
【００７６】
読み取り電圧Ｖｒを印加した後、トランジスタＴのドレインＤ１に連結するセンシング手段（図示せず）を利用して、ＭＴＪセル４８を通過した電流を測定する。この測定した電流は、基準セルで測定した電流と比較することで、ＭＴＪセル４８に記録されたビットデータを読み取る。例えば、測定の電流が基準セルで測定した電流より大きい場合は、ＭＴＪセル４８にビットデータ１が記録されていると読み取り、測定の電流が基準セルで測定した電流より小さい場合は、ＭＴＪセル４８にビットデータ０が記録されていると読み取る。
【００７７】
上記の説明において多数の事項が具体的に記載されているが、それらは発明の範囲を限定するものではなく、好ましい実施形態を例示するものとして解釈されるべきである。当業者ならば本発明の実施形態から、例えば、ディジットラインの構成を変更したり、あるいは、上部電極パッド層５２と下部電極パッド層４６とを複数層で構成したり、また、これらの材質を様々に具体化したりすることは容易であろう。さらに、ビットラインＢＬと上部電極パッド層５２との間でビットラインＢＬから発生する磁場を遮断する効果をより向上させるために遮蔽手段を備えることも可能であろう。したがって、本発明の範囲は、上述の実施形態によって決まるのではなく、特許請求の範囲に記載された技術的思想により決まるものである。
【産業上の利用可能性】
【００７８】
本発明は、不揮発性メモリ素子を使用した各種電子製品に実装可能である。例えば、コンピュータ、各種携帯用の電子製品（携帯電話機、ノート型コンピュータ、デジタルカメラ、ゲーム機、動画プレーヤー、カムコーダ、ＰＤＡ、ＧＰＳ及びＭＰ３関連製品など）、デジタル家電製品（テレビ、洗濯機、冷蔵庫、清掃機など）に使用することが可能である。
【図面の簡単な説明】
【００７９】
【図１】従来技術の磁気メモリ素子の断面図である。
【図２】図１に示す従来技術の磁気メモリ素子の動作時に、磁気メモリ素子を流れる電流の経路を示す断面図である。
【図３】本発明の実施形態に係る磁気メモリ素子の主要特徴部の平面図である。
【図４】本発明の実施形態に係る磁気メモリ素子の主要特徴部の平面図である。
【図５】本発明の実施形態に係る磁気メモリ素子の主要特徴部を含んだ磁気メモリ素子の断面図である。
【図６】図５に示す磁気メモリ素子の書き込み動作時及び読み取り動作時の電流の流れを示す図である。
【図７】図３に示す下部電極パッド層を備えた磁気メモリ素子の変形例を示す図である。
【図８】図８は、図４に示す上部電極パッド層を備えた磁気メモリ素子の変形例を示す図である。
【図９】図９は、図３及び図４に示す上下部電極パッド層、２つのトランジスタ及び２つのＭＴＪセルを備えた本発明の実施形態に係わる磁気メモリ素子の変形例を示す図面である。
【図１０】本実施形態に係わる磁気メモリ素子の特性について説明するためのグラフである。
【図１１】本実施形態に係わる磁気メモリ素子の特性について説明するための別のグラフである。
【図１２】本実施形態に係わる磁気メモリ素子の特性について説明するための別のグラフである。
【図１３】本実施形態に係わる磁気メモリ素子の特性について説明するための別のグラフである。
【図１４】本実施形態に係わる磁気メモリ素子の特性について説明するための別のグラフである。
【図１５】本実施形態に係わる磁気メモリ素子の特性について説明するための別のグラフである。
【図１６】本実施形態に係わる磁気メモリ素子の特性について説明するための別のグラフである。
【図１７】図５の磁気メモリ素子の製造方法を工程別に示す断面図である。
【図１８】図５の磁気メモリ素子の製造方法を工程別に示す断面図である。
【図１９】図５の磁気メモリ素子の製造方法を工程別に示す断面図である。
【図２０】図５の磁気メモリ素子の製造方法を工程別に示す断面図である。
【図２１】図５の磁気メモリ素子の製造方法を工程別に示す断面図である。
【図２２】図５の磁気メモリ素子の製造方法を工程別に示す断面図である。
【図２３】図５の磁気メモリ素子の製造方法を工程別に示す断面図である。
【図２４】図５の磁気メモリ素子の書き込み動作時に電流が流れる経路を示す断面図である。
【符号の説明】
【００８０】
４０    基板
４２    第１層間絶縁層
４４    導電性プラグ
４６    下部電極パッド層
４８    ＭＴＪセル
５０    第２層間絶縁層
５２    上部電極パッド層
５４    第３層間絶縁層
Ｇ１    ゲート積層体
Ｓ１    ソース
Ｄ１    ドレイン
ＤＬ    ディジットライン
ＢＬ    ビットライン
ｈ１    ビアホール
ｈ２    ビアホール
【図１】
2006165556.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2006165556.tif 000024
【図２３】
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【図２４】
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