(57)【要約】【課題】  簡易な方法でヒューズを溶断することにより製造コストを低減できる半導体装置及びその製造方法を提供する。【解決手段】  本発明に係る半導体装置は、層間絶縁膜２０上に形成されたヒューズ素子２２と、前記ヒューズ素子２２の一端に繋げられた第１のパッド２３ａと、前記ヒューズ素子２２の他端に繋げられた第２のパッド２３ｂと、ヒューズ素子２２、第１、第２のパッド２３ａ，２３ｂ及び層間絶縁膜２０の上に形成されたパッド保護膜２４と、パッド保護膜２４に形成され、第１のパッド２３ａ上に位置する第１のパッド開口部２４ａと、パッド保護膜に形成され、第２のパッド２３ｂ上に位置する第２のパッド開口部２４ｂとを具備し、ヒューズ素子２２は、第１のパッドと第２のパッドとの間に電流を流して溶断されるものである。【選択図】      図１
2006040916.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜上に形成されたヒューズ素子と、
前記絶縁膜上に形成され、前記ヒューズ素子の一端に繋げられた第１のパッドと、
前記絶縁膜上に形成され、前記ヒューズ素子の他端に繋げられた第２のパッドと、
前記ヒューズ素子、前記第１のパッド、前記第２のパッド及び前記絶縁膜の上に形成された保護膜と、
前記保護膜に形成され、前記第１のパッド上に位置する第１のパッド開口部と、
前記保護膜に形成され、前記第２のパッド上に位置する第２のパッド開口部と
を具備し、
前記ヒューズ素子は、前記第１のパッドと前記第２のパッドとの間に電流を流して溶断されるものである半導体装置。
【請求項２】
絶縁膜上に形成されたヒューズ素子と、
前記ヒューズ素子の一端に電気的に接続され、前記ヒューズ素子より上層に形成された第１のパッドと、
前記ヒューズ素子の他端に電気的に接続され、前記ヒューズ素子より上層に形成された第２のパッドと、
前記第１のパッド及び前記第２のパッドの上に形成された保護膜と、
前記保護膜に形成され、前記第１のパッド上に位置する第１のパッド開口部と、
前記保護膜に形成され、前記第２のパッド上に位置する第２のパッド開口部と
を具備し、
前記ヒューズ素子は、前記第１のパッドと前記第２のパッドとの間に電流を流して溶断されるものである半導体装置。
【請求項３】
前記ヒューズ素子は、ヒューズ溶断部と、該ヒューズ溶断部の両端に繋がるヒューズ支持部を有し、前記ヒューズ溶断部の幅は前記ヒューズ支持部の幅より狭い請求項１又は２に記載の半導体装置。
【請求項４】
前記ヒューズ素子は、複数のヒューズ溶断部と、該複数のヒューズ溶断部それぞれの両端に繋がるヒューズ支持部を有し、前記複数のヒューズ溶断部それぞれの幅は前記ヒューズ支持部の幅より狭い請求項１又は２に記載の半導体装置。
【請求項５】
前記ヒューズ素子上に位置する前記保護膜の厚さは、前記第１のパッド及び前記第２のパッドそれぞれの上に位置する前記保護膜の厚さより薄い請求項１に記載の半導体装置。
【請求項６】
絶縁膜上にヒューズ素子、該ヒューズ素子の一端に繋げられた第１のパッド及び該ヒューズ素子の他端に繋げられた第２のパッドを形成する工程と、
前記ヒューズ素子、前記第１のパッド、前記第２のパッド及び前記絶縁膜の上に保護膜を形成する工程と、
前記保護膜に、前記第１のパッド上に位置する第１のパッド開口部を形成すると共に前記第２のパッド上に位置する第２のパッド開口部を形成する工程と、
前記第１のパッド開口部によって露出した前記第１のパッド及び前記第２のパッド開口部によって露出した前記第２のパッドそれぞれに電圧印加用の針を当て、前記第１のパッドと前記第２のパッドとの間に電流を流すことにより、前記ヒューズ素子を溶断する工程とを具備する半導体装置の製造方法。
【請求項７】
絶縁膜上にヒューズ素子を形成する工程と、
前記ヒューズ素子より上層に、該ヒューズ素子の一端に電気的に接続された第１のパッドを形成すると共に、該ヒューズ素子の他端に電気的に接続された第２のパッドを形成する工程と、
前記第１のパッド及び前記第２のパッドの上に保護膜を形成する工程と、
前記保護膜に、前記第１のパッド上に位置する第１のパッド開口部を形成すると共に前記第２のパッド上に位置する第２のパッド開口部を形成する工程と、
前記第１のパッド開口部によって露出した前記第１のパッド及び前記第２のパッド開口部によって露出した前記第２のパッドそれぞれに電圧印加用の針を当て、前記第１のパッドと前記第２のパッドとの間に電流を流すことにより、前記ヒューズ素子を溶断する工程とを具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係わり、特に、簡易な方法でヒューズを溶断することにより製造コストを低減できる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置においては、製造工程で発生する欠陥によって不良となった回路を代替するために、代用回路が予め組み込まれている。例えば、半導体記憶装置においては、製造工程で発生する不良の多くがメモリセル部で発生するため、一般に、ワード線又はビット線を単位とした冗長メモリセルが複数個設置される。この冗長メモリセルを制御する回路を冗長回路という。この冗長回路は、半導体装置を構成する１チップ内に不良素子が発生した場合、この不良素子に対応するアドレスを有するヒューズにレーザ光を照射して、このヒューズを溶断することで、不良素子を正常な素子に切り替える機能を有する。尚、レーザ光の照射の他にエッチングによってヒューズを切断する場合もある。
【０００３】
また、ヒューズ上の絶縁膜の膜厚が厚い場合は、フォトリソグラフィ技術により絶縁膜上にレジストパターンを形成し、このレジストパターンをマスクとしてヒューズ上の絶縁膜をエッチングすることにより、ヒューズ上の絶縁膜にヒューズ開口部を形成する。この結果、ヒューズ上の絶縁膜の膜厚が薄くなる。これにより、ヒューズをレーザ光によって確実に溶断することができる（特許文献１参照）。
【０００４】
【特許文献１】特開平１０−２５６３７３号公報（第３段落〜第４段落、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来の半導体装置では、エッチングやレーザ光によりヒューズを切断加工するため、真空装置やレーザ加工装置が必要となり、その結果、製造コストが高くなる。また、ヒューズ開口部を形成する際、専用の露光マスクが必要となるため、製造コストが高くなる。
本発明は上記のような事情を考慮してなされたものであり、その目的は、簡易な方法でヒューズを溶断することにより製造コストを低減できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明に係る半導体装置は、絶縁膜上に形成されたヒューズ素子と、
前記絶縁膜上に形成され、前記ヒューズ素子の一端に繋げられた第１のパッドと、
前記絶縁膜上に形成され、前記ヒューズ素子の他端に繋げられた第２のパッドと、
前記ヒューズ素子、前記第１のパッド、前記第２のパッド及び前記絶縁膜の上に形成された保護膜と、
前記保護膜に形成され、前記第１のパッド上に位置する第１のパッド開口部と、
前記保護膜に形成され、前記第２のパッド上に位置する第２のパッド開口部と
を具備し、
前記ヒューズ素子は、前記第１のパッドと前記第２のパッドとの間に電流を流して溶断されるものである。
【０００７】
上記本発明に係る半導体装置によれば、半導体装置の最上層の配線層にヒューズ素子、第１及び第２のパッドを形成し、保護膜に第１及び第２のパッド開口部を形成することにより、第１及び第２のパッドそれぞれの一部を露出させている。ヒューズ素子を溶断する際は、ヒューズ素子に接続されている第１のパッドと第２のパッドに電流印加用の針を当て、ヒューズ素子に電流を印加することにより行う。つまり、回路修正や回路選択のためにヒューズ素子を使用し、ヒューズ素子の切り離しを電気的に溶断することにより行う。これにより、従来技術のようにヒューズ素子を溶断する際に真空装置や高価なレーザ加工装置が不要となり、比較的に安価な装置でヒューズ素子を溶断できるため、製造コストを低減することが可能となる。
【０００８】
本発明に係る半導体装置は、絶縁膜上に形成されたヒューズ素子と、
前記ヒューズ素子の一端に電気的に接続され、前記ヒューズ素子より上層に形成された第１のパッドと、
前記ヒューズ素子の他端に電気的に接続され、前記ヒューズ素子より上層に形成された第２のパッドと、
前記第１のパッド及び前記第２のパッドの上に形成された保護膜と、
前記保護膜に形成され、前記第１のパッド上に位置する第１のパッド開口部と、
前記保護膜に形成され、前記第２のパッド上に位置する第２のパッド開口部と
を具備し、
前記ヒューズ素子は、前記第１のパッドと前記第２のパッドとの間に電流を流して溶断されるものである。
【０００９】
上記本発明に係る半導体装置によれば、半導体装置の最上層より下の配線層にヒューズ素子を形成し、最上層の配線層に該ヒューズ素子に接続された第１及び第２のパッドを形成し、保護膜に第１及び第２のパッド開口部を形成することにより、第１及び第２のパッドそれぞれの一部を露出させている。ヒューズ素子を溶断する際は、ヒューズ素子に接続されている第１のパッドと第２のパッドに電流印加用の針を当て、ヒューズ素子に電流を印加することにより行う。これにより、従来技術のようにヒューズ素子を溶断する際に真空装置や高価なレーザ加工装置が不要となり、比較的に安価な装置でヒューズ素子を溶断できるため、製造コストを低減することが可能となる。
【００１０】
また、本発明に係る半導体装置において、前記ヒューズ素子は、ヒューズ溶断部と、該ヒューズ溶断部の両端に繋がるヒューズ支持部を有し、前記ヒューズ溶断部の幅は前記ヒューズ支持部の幅より狭いことが好ましい。これにより、ヒューズ素子に小さい電流を印加することによりヒューズ溶断部を溶断することができる。
【００１１】
また、本発明に係る半導体装置において、前記ヒューズ素子は、複数のヒューズ溶断部と、該複数のヒューズ溶断部それぞれの両端に繋がるヒューズ支持部を有し、前記複数のヒューズ溶断部それぞれの幅は前記ヒューズ支持部の幅より狭いことが好ましい。
また、本発明に係る半導体装置において、前記ヒューズ素子上に位置する前記保護膜の厚さは、前記第１のパッド及び前記第２のパッドそれぞれの上に位置する前記保護膜の厚さより薄いことも可能である。
【００１２】
本発明に係る半導体装置の製造方法は、絶縁膜上にヒューズ素子、該ヒューズ素子の一端に繋げられた第１のパッド及び該ヒューズ素子の他端に繋げられた第２のパッドを形成する工程と、
前記ヒューズ素子、前記第１のパッド、前記第２のパッド及び前記絶縁膜の上に保護膜を形成する工程と、
前記保護膜に、前記第１のパッド上に位置する第１のパッド開口部を形成すると共に前記第２のパッド上に位置する第２のパッド開口部を形成する工程と、
前記第１のパッド開口部によって露出した前記第１のパッド及び前記第２のパッド開口部によって露出した前記第２のパッドそれぞれに電圧印加用の針を当て、前記第１のパッドと前記第２のパッドとの間に電流を流すことにより、前記ヒューズ素子を溶断する工程とを具備する。
【００１３】
本発明に係る半導体装置の製造方法は、絶縁膜上にヒューズ素子を形成する工程と、
前記ヒューズ素子より上層に、該ヒューズ素子の一端に電気的に接続された第１のパッドを形成すると共に、該ヒューズ素子の他端に電気的に接続された第２のパッドを形成する工程と、
前記第１のパッド及び前記第２のパッドの上に保護膜を形成する工程と、
前記保護膜に、前記第１のパッド上に位置する第１のパッド開口部を形成すると共に前記第２のパッド上に位置する第２のパッド開口部を形成する工程と、
前記第１のパッド開口部によって露出した前記第１のパッド及び前記第２のパッド開口部によって露出した前記第２のパッドそれぞれに電圧印加用の針を当て、前記第１のパッドと前記第２のパッドとの間に電流を流すことにより、前記ヒューズ素子を溶断する工程とを具備する。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施の形態について説明する。
（実施の形態１）
図１（Ａ）は、本発明の実施の形態１による半導体装置を示す断面図であり、図１（Ｂ）は、図１（Ａ）に示すヒューズ素子の平面図であり、図１（Ｃ）は、図１（Ｂ）に示すヒューズ素子の変形例を示す平面図である。
【００１５】
図１(Ａ)に示すように、シリコン基板１の表面には素子分離膜２が形成されており、この素子分離膜２の相互間に位置するシリコン基板１にはＭＯＳトランジスタが形成されている。このＭＯＳトランジスタは、ゲート電極４、ゲート酸化膜３、サイドウォール７，８、ソース及びドレイン領域９，１０、ＬＤＤ(lightly doped drain)領域５，６により構成されている。ＭＯＳトランジスタ及び素子分離膜２の上には第１の層間絶縁膜１１が形成されている。
【００１６】
第１の層間絶縁膜１１には接続孔１１ａが形成されており、この接続孔１１ａ内にはＷプラグ１２が埋め込まれている。Ｗプラグ１２及び第１の層間絶縁膜１１の上には第１のＡｌ合金配線１３ａ，１３ｂが形成されており、第１のＡｌ合金配線１３ａはＷプラグ１２を介してゲート電極４に電気的に接続されている。第１のＡｌ合金配線１３ｂは、例えばＣｅｌｌ回路（図示せず）に接続されている。第１のＡｌ合金配線１３ａ，１３ｂ及び第１の層間絶縁膜１１の上には第２の層間絶縁膜１４が形成されている。
【００１７】
第２の層間絶縁膜１４には接続孔が形成されており、これら接続孔それぞれの内にはＷプラグ１５ａ〜１５ｄが埋め込まれている。Ｗプラグ１５ａ〜１５ｄ及び第２の層間絶縁膜１４の上には第２のＡｌ合金配線１６ａ，１６ｂが形成されており、第２のＡｌ合金配線１６ａはＷプラグ１５ａ，１５ｂを介して第１のＡｌ合金配線１３ａに電気的に接続され、第２のＡｌ合金配線１６ｂはＷプラグ１５ｃ，１５ｄを介して第１のＡｌ合金配線１３ｂに電気的に接続されている。第２のＡｌ合金配線及び第２の層間絶縁膜１４の上には第３の層間絶縁膜１７が形成されている。
【００１８】
第３の層間絶縁膜１７には接続孔が形成されており、これら接続孔それぞれの内にはＷプラグ１８ａ〜１８ｄが埋め込まれている。Ｗプラグ１８ａ〜１８ｄ及び第３の層間絶縁膜１７の上には第３のＡｌ合金配線１９ａ，１９ｂが形成されており、第３のＡｌ合金配線１９ａはＷプラグ１８ａ，１８ｂを介して第２のＡｌ合金配線１６ａに電気的に接続され、第３のＡｌ合金配線１９ｂはＷプラグ１８ｃ，１８ｄを介して第２のＡｌ合金配線１６ｂに電気的に接続されている。第３のＡｌ合金配線及び第３の層間絶縁膜１７の上には第４の層間絶縁膜２０が形成されている。
【００１９】
第４の層間絶縁膜２０には接続孔が形成されており、これら接続孔それぞれの内にはＷプラグ２１ａ〜２１ｄが埋め込まれている。Ｗプラグ２１ａ〜２１ｄ及び第４の層間絶縁膜２０の上にはヒューズ素子２２、第１及び第２のパッド２３ａ，２３ｂ、パッド電極２３ｃが形成されている。
【００２０】
ヒューズ素子２２は、図１（Ｂ）に示すように、ヒューズ溶断部２２ａと、該ヒューズ溶断部２２ａの両端に繋げられたヒューズ支持部２２ｂ，２２ｃとを有している。ヒューズ溶断部２２ａの幅はヒューズ支持部２２ｂ，２２ｃそれぞれの幅より狭く形成されている。これは、小さい電流でヒューズ溶断部２２ａを溶断できるようにするためである。ヒューズ支持部２２ｂは第１のパッド２３ａに繋げられており、ヒューズ支持部２２ｃは第２のパッド２３ｂに繋げられている。第２のパッド２３ｂはパッド電極２３ｃに繋げられている。ヒューズ素子２２、第１及び第２のパッド２３ａ，２３ｂ、パッド電極２３ｃはＡｌ合金膜により形成されている。
【００２１】
尚、ヒューズ溶断部２２ａの平面形状を図１（Ｃ）に示すように変形して実施することも可能である。すなわち、幅の細い２本のヒューズ溶断部２２ａを形成するように変更しても良いし、幅の細い３本以上のヒューズ溶断部を形成しても良い。
【００２２】
図１（Ａ）に示すように、ヒューズ素子２２、第１及び第２のパッド２３ａ，２３ｂ、パッド電極２３ｃ、第４の層間絶縁膜２０の上にはパッド保護膜（パッシベーション膜）２４が形成されている。このパッド保護膜２４には、第１のパッド２３ａ上に位置する第１のパッド開口部２４ａ、第２のパッド２３ｂ上に位置する第２のパッド開口部２４ｂ、及びパッド電極２３ｃ上に位置する第３のパッド開口部２４ｃが形成されている。ヒューズ素子２２を溶断する際は、第１のパッド開口部２４ａによって露出した第１のパッド２３ａと第２のパッド開口部２４ｂによって露出した第２のパッド２３ｂとの間に電圧印加用の針を当て、ヒューズ素子２２に電流を流すことにより行う。
【００２３】
上記実施の形態１によれば、半導体装置の最上層の配線層にヒューズ素子２２、第１及び第２のパッド２３ａ，２３ｂを形成し、パッド保護膜２４により第１及び第２のパッド、パッド電極以外の部分を覆っている。ヒューズ素子を溶断する際はヒューズ素子に接続されている第１のパッドと第２のパッドとの間に電流を印加することにより行う。このように半導体装置の作製終了後の回路修正や回路選択のためにヒューズ素子を使用し、ヒューズ素子の切り離しを電気的に溶断することにより行う。これにより、従来技術のようにヒューズ素子を溶断する際に真空装置や高価なレーザ加工装置が不要となり、比較的に安価な装置でヒューズ素子を溶断できるため、製造コストを低減することが可能となる。また、従来のようにヒューズ上の絶縁膜を薄くするためにヒューズ開口部を形成することがないため、ヒューズ開口部専用の露光マスクが不要となり、結果的に製造コストを低減することができる。
【００２４】
次に、図１に示す半導体装置の製造方法について図２及び図３を参照しつつ説明する。
まず、図２（Ａ）に示すように、シリコン基板１の表面にＬＯＣＯＳ法により素子分離膜２を形成し、この素子分離膜２の相互間に位置するシリコン基板１の表面上にゲート酸化膜３を熱酸化法により形成する。次いで、ゲート酸化膜３及び素子分離膜２の上にポリシリコン膜をＣＶＤ（chemical vapor deposition）法により堆積し、このポリシリコン膜上にフォトレジスト膜（図示せず）を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングすることにより、ゲート酸化膜上にはゲート電極４が形成される。
【００２５】
この後、ゲート電極４をマスクとしてシリコン基板１に不純物をイオン注入することにより、シリコン基板１には低濃度不純物層からなるＬＤＤ領域５，６が形成される。次いで、ゲート電極４を含む全面上にシリコン窒化膜をＣＶＤ法により堆積する。次いで、このシリコン窒化膜をエッチバックすることにより、ゲート電極４の側壁にはシリコン窒化膜からなるサイドウォール７，８が形成される。次いで、サイドウォール及びゲート電極をマスクとしてシリコン基板１に不純物をイオン注入することにより、シリコン基板１には高濃度不純物層からなるソース及びドレイン領域９，１０が形成される。このようにしてシリコン基板には、ゲート電極４、ゲート酸化膜３、サイドウォール７，８、ソース及びドレイン領域９，１０、ＬＤＤ領域５，６により構成されたＭＯＳトランジスタが形成される。次に、ＭＯＳトランジスタ及び素子分離膜２の上にシリコン酸化膜などからなる第１の層間絶縁膜１１をＣＶＤ法により形成する。
【００２６】
この後、図２（Ｂ）に示すように、第１の層間絶縁膜１１上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することにより、第１の層間絶縁膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第１の層間絶縁膜をエッチングすることにより、第１の層間絶縁膜１１にはゲート電極４上に位置する接続孔１１ａが形成される。
【００２７】
次いで、この接続孔１１ａ内及び第１の層間絶縁膜１１の上にＴｉＮ膜等からなるバリアメタル膜（図示せず）を形成し、このバリアメタル膜上及び接続孔１１ａ内にＷ膜をＣＶＤ法又はスパッタリング法により堆積する。次いで、第１の層間絶縁膜上のＷ膜及びバリアメタル膜をＣＭＰ(chemical mechanical polishing)で研磨除去することにより、接続孔１１ａ内にはＷプラグ１２が埋め込まれる。
【００２８】
次いで、Ｗプラグ１２及び第１の層間絶縁膜１１の上にＡｌ合金膜をスパッタリング法により堆積し、このＡｌ合金膜をパターニングすることにより、Ｗプラグ１２及び第１の層間絶縁膜１１の上には第１のＡｌ合金配線１３ａ，１３ｂが形成される。第１のＡｌ合金配線１３ａはＷプラグ１２を介してゲート電極４に電気的に接続される。次いで、第１のＡｌ合金配線１３ａ，１３ｂ及び第１の層間絶縁膜１１の上にシリコン酸化膜などからなる第２の層間絶縁膜１４をＣＶＤ法により形成する。
【００２９】
この後、図２（Ｃ）に示すように、フォトリソグラフィ技術及びエッチング技術を用いて第２の層間絶縁膜１４に複数の接続孔を形成し、これら接続孔それぞれの内に上述した方法と同様の方法によりＷプラグ１５ａ〜１５ｄを埋め込む。次いで、Ｗプラグ１５ａ〜１５ｄ及び第２の層間絶縁膜１４の上にＡｌ合金膜をスパッタリング法により堆積し、このＡｌ合金膜をパターニングすることにより、Ｗプラグ１５ａ〜１５ｄ及び第２の層間絶縁膜１４の上には第２のＡｌ合金配線１６ａ，１６ｂが形成される。第２のＡｌ合金配線１６ａはＷプラグ１５ａ，１５ｂを介して第１のＡｌ合金配線１３ａに電気的に接続され、第２のＡｌ合金配線１６ｂはＷプラグ１５ｃ，１５ｄを介して第１のＡｌ合金配線１３ｂに電気的に接続される。次いで、第２のＡｌ合金配線及び第２の層間絶縁膜１４の上にシリコン酸化膜などからなる第３の層間絶縁膜１７をＣＶＤ法により形成する。
【００３０】
次に、図３（Ｄ）に示すように、第３の層間絶縁膜１７に上述した方法と同様の方法で接続孔を複数の形成し、これら接続孔それぞれの内に上述した方法と同様の方法でＷプラグ１８ａ〜１８ｄを埋め込む。次いで、Ｗプラグ１８ａ〜１８ｄ及び第３の層間絶縁膜１７の上にＡｌ合金膜をスパッタリング法により堆積し、このＡｌ合金膜をパターニングすることにより、Ｗプラグ１８ａ〜１８ｄ及び第３の層間絶縁膜１７の上には第３のＡｌ合金配線１９ａ，１９ｂが形成される。第３のＡｌ合金配線１９ａはＷプラグ１８ａ，１８ｂを介して第２のＡｌ合金配線１６ａに電気的に接続され、第３のＡｌ合金配線１９ｂはＷプラグ１８ｃ，１８ｄを介して第２のＡｌ合金配線１６ｂに電気的に接続される。次いで、第３のＡｌ合金配線及び第３の層間絶縁膜１７の上にシリコン酸化膜などからなる第４の層間絶縁膜２０をＣＶＤ法により形成する。
【００３１】
この後、図３（Ｅ）に示すように、第４の層間絶縁膜２０に複数の接続孔を形成し、これら接続孔それぞれの内にＷプラグ２１ａ〜２１ｄを埋め込む。次いで、Ｗプラグ２１ａ〜２１ｄ及び第４の層間絶縁膜２０の上にはＡｌ合金膜をスパッタリング法により堆積し、このＡｌ合金膜をパターニングする。これにより、第４の層間絶縁膜２０上には、Ａｌ合金膜からなるヒューズ素子２２、第１及び第２のパッド２３ａ，２３ｂ、パッド電極２３ｃが形成される。ヒューズ素子２２は、ヒューズ溶断部２２ａと、該ヒューズ溶断部２２ａの両端に繋げられたヒューズ支持部２２ｂ，２２ｃとを有している。第１のパッド２３ａはＷプラグ２１ｃ，２１ｄを介して第３のＡｌ合金配線１９ｂに電気的に接続され、パッド電極２３ｃはＷプラグ２１ａ，２１ｂを介して第３のＡｌ合金配線１９ａに電気的に接続される。
【００３２】
次に、図１（Ａ）に示すように、ヒューズ素子２２、第１及び第２のパッド２３ａ，２３ｂ、パッド電極２３ｃ、第４の層間絶縁膜２０の上にパッド保護膜（パッシベーション膜）２４を形成する。このパッド保護膜２４は、ＣＶＤ法により形成されたシリコン窒化膜であっても良いし、シリコン酸化膜とシリコン窒化膜の積層膜であっても良い。次いで、パッド保護膜２４の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、パッド保護膜２４上には、第１のパッド２３ａ上に位置する第１のパッド開口部２４ａ、第２のパッド２３ｂ上に位置する第２のパッド開口部２４ｂ、及びパッド電極２３ｃ上に位置する第３のパッド開口部２４ｃが形成される。
【００３３】
この後、回路修正や回路選択のためにヒューズ素子２２を溶断する際は、第１のパッド開口部２４ａによって露出した第１のパッド２３ａと第２のパッド開口部２４ｂによって露出した第２のパッド２３ｂとの間に電圧印加用の針を当て、ヒューズ素子２２に電流を流すことにより行う。
【００３４】
（実施の形態２）
図４（Ａ）は、本発明の実施の形態２による半導体装置を示す断面図であり、図４（Ｂ）は、図４（Ａ）に示すヒューズ素子の平面図であり、図４（Ｃ）は、図４（Ｂ）に示すヒューズ素子の変形例を示す平面図である。図４において図１と同一部分には同一符号を付し、同一部分の説明は省略する。
【００３５】
実施の形態１による半導体装置では、ヒューズ素子を最上層の配線層に形成しているのに対し、本実施の形態による半導体装置では、ヒューズ素子を最上層より下の配線層に形成する。詳細には、第３の層間絶縁膜１７及びＷプラグ１８ａ〜１８ｄの上にＡｌ合金膜をスパッタリング法により堆積し、このＡｌ合金膜をパターニングすることにより、第３の層間絶縁膜１７及びＷプラグ１８ａ〜１８ｄの上にはヒューズ素子２２が形成される。
【００３６】
ヒューズ素子２２の平面形状は、図４（Ｂ）に示すものであって実施の形態１と同様である。尚、ヒューズ溶断部２２ａの平面形状を図４（Ｃ）に示すように変形しても良いことも実施の形態１と同様である
【００３７】
ヒューズ素子２２及び第３の層間絶縁膜１７の上に第４の層間絶縁膜２０を形成し、第４の層間絶縁膜２０に複数の接続孔を形成し、これら接続孔それぞれの内にＷプラグ２１ａ〜２１ｄを埋め込む。Ｗプラグ２１ａ〜２１ｄ及び第４の層間絶縁膜２０の上にＡｌ合金膜をスパッタリング法により堆積し、このＡｌ合金膜をパターニングする。これにより、第４の層間絶縁膜２０上には、Ａｌ合金膜からなる第１及び第２のパッド２３ａ，２３ｂ、パッド電極２３ｃが形成される。第１のパッド２３ａはＷプラグ２１ｃ，〜２１ｄを介してヒューズ素子２２の一端に電気的に接続され、第２のパッド２３ｂはＷプラグ２１ａ，２１ｂを介してヒューズ素子２２の他端に電気的に接続される。
【００３８】
第１及び第２のパッド２３ａ，２３ｂ、パッド電極２３ｃ、第４の層間絶縁膜２０の上にパッド保護膜（パッシベーション膜）２４を形成し、パッド保護膜２４上に、第１のパッド２３ａ上に位置する第１のパッド開口部２４ａ、第２のパッド２３ｂ上に位置する第２のパッド開口部２４ｂ、及びパッド電極２３ｃ上に位置する第３のパッド開口部２４ｃを形成する。回路修正や回路選択のためにヒューズ素子２２を溶断する際は、第１のパッド開口部２４ａによって露出した第１のパッド２３ａと第２のパッド開口部２４ｂによって露出した第２のパッド２３ｂとの間に電圧印加用の針を当て、ヒューズ素子２２に電流を流すことにより行う。
【００３９】
上記実施の形態２においても実施の形態１と同様の効果を得ることができる。
尚、本実施の形態では、最上層の一つ下の配線層にヒューズ素子２２を形成しているが、これに限定されるものではなく、さらに下の配線層にヒューズ素子を形成することも可能である。
【００４０】
（実施の形態３）
図５は、本発明の実施の形態３による半導体装置を示す断面図であり、図１（Ａ）と同一部分には同一符号を付し、異なる部分についてのみ説明する。
図５に示すように、パッド保護膜２４に、ヒューズ素子２２の上方に位置する開口部２４ｄを形成する。この開口部２４ｄによりヒューズ素子２２上のパッド保護膜２４の厚さを実施の形態１より薄く形成している。これにより、ヒューズ素子に電流を印加した際、ヒューズ溶断部を容易に溶断することができる。
上記実施の形態３においても実施の形態１と同様の効果を得ることができる。
【００４１】
尚、本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００４２】
【図１】（Ａ）は実施の形態１による半導体装置を示す断面図、（Ｂ）は（Ａ）に示すヒューズ素子の平面図、（Ｃ）は（Ｂ）に示すヒューズ素子の変形例を示す平面図。
【図２】（Ａ）〜（Ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図。
【図３】（Ｄ），（Ｅ）は、実施の形態１による半導体装置の製造方法を示す断面図。
【図４】（Ａ）は実施の形態２による半導体装置を示す断面図、（Ｂ）は（Ａ）に示すヒューズ素子の平面図、（Ｃ）は（Ｂ）に示すヒューズ素子の変形例を示す平面図。
【図５】本発明の実施の形態３による半導体装置を示す断面図。
【符号の説明】
【００４３】
１…シリコン基板、２…素子分離膜、３…ゲート酸化膜、４…ゲート電極、５，６…ＬＤＤ領域、７，８…サイドウォール、９，１０…ソース及びドレイン領域、１１…第１の層間絶縁膜、１１ａ…接続孔、１２，１５ａ〜１５ｄ，１８ａ〜１８ｄ，２１ａ〜２１ｄ…Ｗプラグ、１３ａ，１３ｂ…第１のＡｌ合金配線、１４…第２の層間絶縁膜、１６ａ，１６ｂ…第２のＡｌ合金配線、１７…第３の層間絶縁膜，１９ａ，１９ｂ…第３のＡｌ合金配線、２０…第４の層間絶縁膜、２２…ヒューズ素子、２２ａ…ヒューズ溶断部、２２ｂ，２２ｃ…ヒューズ支持部、２３ａ…第１のパッド、２３ｂ…第２のパッド、２３ｃ…パッド電極、２４…パッド保護膜（パッシベーション膜）、２４ａ…第１のパッド開口部、２４ｂ…第２のパッド開口部、２４ｃ…第３のパッド開口部、２４ｄ…開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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