(57)【要約】【課題】積層構造表面のクロスハッチの発生を防止して製造上の問題をなくしかつゲート電極部での電流リークを抑制できる電界効果トランジスタを提供すること。【解決手段】ＧａＡｓ基板と、ＧａＡｓ基板上に形成され、ＡｌｘＧａ１−ｘＡｓ層（ただし０≦ｘ≦１）とＩｎＰ層との交互積層構造を有するバッファ層と、バッファ層上に形成され、ＩｎＰ、ＩｎＡｌＡｓ、ＩｎＧａＡｓのいずれかを主要組成とする材料の膜が複数積層された構造を有し、かつトランジスタ機能を有するトランジスタ動作部とを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＧａＡｓ基板と、
前記ＧａＡｓ基板上に形成され、ＡｌｘＧａ１−ｘＡｓ層（ただし０≦ｘ≦１）とＩｎＰ層との交互積層構造を有するバッファ層と、
前記バッファ層上に形成され、ＩｎＰ、ＩｎＡｌＡｓ、ＩｎＧａＡｓのいずれかを主要組成とする材料の膜が複数積層された構造を有し、かつトランジスタ機能を有するトランジスタ動作部と
を具備することを特徴とする電界効果トランジスタ。
【請求項２】
前記バッファ層が、全体としてｐ型であることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記バッファ層が、前記ＡｌｘＧａ１−ｘＡｓ層と前記ＩｎＰ層との厚さ比率として前記ＧａＡｓ層に近い側では前記ＡｌｘＧａ１−ｘＡｓ層の寄与分が高く、前記トランジスタ動作部に近い側では前記ＩｎＰ層の寄与分が高いことを特徴とする請求項１記載の電界効果トランジスタ。
【請求項４】
前記トランジスタ動作部が、前記複数積層された各膜の材料としてすべてＩｎＰにほぼ格子整合する材料であることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項５】
前記トランジスタ動作部が、前記複数積層された各膜の材料がすべてＧａＡｓとＩｎＰとの中間の格子定数を有することを特徴とする請求項１記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに係り、特に、ＭＥＳ構造を有する高電子移動度の電界効果トランジスタに関する。
【背景技術】
【０００２】
３−５族化合物半導体であるＧａＡｓ系材料のトランジスタは、Ｓｉトランジスタに比べて、高動作周波数、低雑音、高出力、高利得、低動作電圧、高動作効率、および低消費電力など、さまざまな優れた特徴を有している。これらの特徴のために、ＧａＡｓ系電界効果トランジスタ(field effect transistor、以下ＦＥＴ)、特にヘテロ接合を利用した高電子移動度トランジスタ(high electron mobility transistor、以下ＨＥＭＴ)は、移動体通信用のデバイスなどとしてすでに実用化されている。
【０００３】
この中で、ＧａＡｓ基板上に、ＩｎＰに格子整合する材料系やＧａＡｓとＩｎＰとの間の格子定数を持つ材料系で構築したＨＥＭＴ、いわゆるメタモルフィックＨＥＭＴが近年注目を集めつつある。メタモルフィック技術とは、基板上に本来基板とは格子整合しない材料系による構造を構築する技術であり、これにより半導体基板として比較的安価なものの利用が可能になる。メタモルフィック技術で特に重要とされるのは、基板とデバイス部分との間をつなぐバッファ層をどのようにするかである。
【０００４】
従来このバッファ層としては、ＩｎＡｌＡｓを厚み方向に連続的あるいは段階的に組成比変化させるもの（例えば、下記特許文献１）と、単結晶成長温度よりも低い温度でＩｎＰ層を形成したもの（例えば、下記特許文献２）の２つが主に用いられている。前者のＩｎＡｌＡｓを用いる方法では、構築される積層構造の表面にクロスハッチと呼ばれる格子状のうねりが生じることが知られており、製造上の問題となる場合がある。また、後者のＩｎＰ層を用いる方法では、構築される積層構造の表面は滑らかになるものの、基板とバッファ層の界面において発生する転位が積層構造表面にまで達するため、特にＨＥＭＴのような表面デバイスにおいては、ゲート電極部での電流リークの原因となり得る。
【特許文献１】特開２００１−１１１０３９号公報
【特許文献２】特開２００２−３２２０００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ＭＥＳ（metal-semiconductor）構造を有する高電子移動度の電界効果トランジスタにおいて、積層構造表面のクロスハッチの発生を防止して製造上の問題をなくしかつゲート電極部での電流リークを抑制できる電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る電界効果トランジスタは、ＧａＡｓ基板と、前記ＧａＡｓ基板上に形成され、ＡｌｘＧａ１−ｘＡｓ層（ただし０≦ｘ≦１）とＩｎＰ層との交互積層構造を有するバッファ層と、前記バッファ層上に形成され、ＩｎＰ、ＩｎＡｌＡｓ、ＩｎＧａＡｓのいずれかを主要組成とする材料の膜が複数積層された構造を有し、かつトランジスタ機能を有するトランジスタ動作部とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ＭＥＳ構造を有する高電子移動度の電界効果トランジスタにおいて、積層構造表面のクロスハッチの発生を防止して製造上の問題をなくしかつゲート電極部での電流リークを抑制できる。
【発明を実施するための最良の形態】
【０００８】
本発明の一態様に係る電界効果トランジスタによれば、ＧａＡｓ基板と積層構造のトランジスタ動作部とをつなぐバッファ層がＡｌｘＧａ１−ｘＡｓ層（ただし０≦ｘ≦１）とＩｎＰ層との交互積層構造となっており、ＩｎＡｌＡｓのようにＩｎを含む３元混晶系を使用していない。推定される理由として、これによりＩｎの偏析を避け、構築される積層構造の表面にクロスハッチが発生するのを防止することができる。また、ＩｎＰの層のみ有するのでなくＡｌｘＧａ１−ｘＡｓ層との交互積層構造になっているので、基板とバッファ層との界面に発生する転位が、構築される積層構造の表面に達するのを避けることができる。これにより積層構造に接合するゲート電極部での電流リーク（ゲートリーク）を抑制することができる。
【０００９】
本発明の実施態様として、前記バッファ層は、総厚０．６４μｍないし１．６μｍである、とすることができる。バッファ層上に構築される積層構造の表面の好悪を基準として実験的に求めたものである。この範囲であれば少なくとも製造上の問題を発生させずかつゲートリークも従来より改善される。他の電気特性も問題がない。ここで例えば、前記バッファ層は、前記ＡｌｘＧａ１−ｘＡｓ層と前記ＩｎＰ層との前記交互積層の数として４０対ないし１００対である、とすることができる。ＡｌｘＧａ１−ｘＡｓ層、ＩｎＰ層の各層それぞれの厚さを８ｎｍとしたときの対の数である。
【００１０】
また、実施態様として、前記バッファ層は、全体としてｐ型である、としてもよい。このようにすることで、電界効果トランジスタとしてそのソース・ドレイン間オフ時の静電容量を低減することができる。これは、バッファ層が全体としてｐ型となってトランジスタがオフ時の電子の広がりを防止するからである。
【００１１】
また、実施態様として、前記バッファ層は、前記ＡｌｘＧａ１−ｘＡｓ層と前記ＩｎＰ層との厚さ比率として前記ＧａＡｓ層に近い側では前記ＡｌｘＧａ１−ｘＡｓ層の寄与分が高く、前記トランジスタ動作部に近い側では前記ＩｎＰ層の寄与分が高い、とすることができる。このようにすることで、基板側とトランジスタ動作部側との格子不整合による歪をより薄いバッファ層で吸収できる。
【００１２】
ここで、前記バッファ層は、総厚０．４８μｍないし１．２μｍである、とすることができる。これもバッファ層上に構築される積層構造の表面の好悪を基準として実験的に求めたものである。ここで例えば、前記バッファ層は、前記ＡｌｘＧａ１−ｘＡｓ層と前記ＩｎＰ層との前記交互積層の数として４８対ないし１２０対である、とすることができる。ＡｌｘＧａ１−ｘＡｓ層とＩｎＰ層とによる一対の層の厚さを１０ｎｍとしたときの対の数である。
【００１３】
また、実施態様として、前記トランジスタ動作部は、前記複数積層された各膜の材料としてすべてＩｎＰにほぼ格子整合する材料である、とすることができる。トランジスタ動作部の構造としての一例である。
【００１４】
また、実施態様として、前記トランジスタ動作部は、前記複数積層された各膜の材料がすべてＧａＡｓとＩｎＰとの中間の格子定数を有する、とすることもできる。トランジスタ動作部の構造の別の例である。ここで、前記トランジスタ動作部が、ＩｎＧａＰ膜をさらに積層有する、としてもよい。例えばバッファ層に接するトランジスタ動作部側の膜をこのＩｎＧａＰ膜とすることができる。
【００１５】
（第１の実施形態）
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係る電界効果トランジスタ（メタモルフィックＨＥＭＴ）の構造を模式的に示す断面図である。
【００１６】
図１に示すように、このメタモルフィックＨＥＭＴは、ＧａＡｓ基板１１、ＧａＡｓ／ＩｎＰバッファ層１２、ＩｎＰ下地層１３、ＩｎＧａＡｓチャネル層１４、ＩｎＡｌＡｓスペーサ層１５、ｎ−ＩｎＡｌＡｓ電子供給層１６、ＩｎＡｌＡｓショットキー層１７、ＩｎＧａＡｓオーミック層１８、ソース電極１９、ゲート電極２０、ドレイン電極２１を有する。ＩｎＰ下地層１３から上に積層形成されたＩｎＧａＡｓチャネル層１４、ＩｎＡｌＡｓスペーサ層１５、ｎ−ＩｎＡｌＡｓ電子供給層１６、ＩｎＡｌＡｓショットキー層１７、ＩｎＧａＡｓオーミック層１８は、それぞれ、ＩｎＰとほぼ格子整合する材料の層である。また、ＩｎＰ下地層１３より上の積層部分と、ソース電極１９、ゲート電極２０、ドレイン電極２１とはトランジスタ機能を有するトランジスタ動作部である。
【００１７】
ＩｎＰ下地層１３から上に積層形成された部分と、これと格子定数の異なるＧａＡｓ基板１１との仲介としてＧａＡｓ／ＩｎＰバッファ層１２が挟設・積層されている。ここでＧａＡｓ基板１１は半絶縁性の基板である。ＧａＡｓ／ＩｎＰバッファ層１２の詳細な層構造や厚さについては後述する。図１に示すような積層構造を形成するには、例えばＧａＡｓ基板１１上に、各層をＭＯＣＶＤ（metal organic chemical vapor deposition）法で、またはＭＢＥ（molecular beam epitaxy）法で堆積・成長させる方法を採ることができる。
【００１８】
なお、図示左右には、図示してないが、素子分離のため上面から少なくともバッファ層１２に達するまでの溝またはイオン打ち込み部が形成される。また図示奥行き方向には、同じ断面構造で例えば２００μｍの寸法があり、さらにゲート電極２０がつづら折り状に図示奥行き方向に数往復するように形成されていてもよい。図示左右の寸法は例えば１０μｍ、ソース電極１９とドレイン電極２１との内法の寸法は例えば２μｍ、ＩｎＧａＡｓオーミック層１８の除去された部分の内法寸法は例えば１μｍである。
【００１９】
各層の厚さは、例えば、ＩｎＰ下地層１３が１μｍ、ＩｎＧａＡｓチャネル層１４が１０ｎｍ、ＩｎＡｌＡｓスペーサ層１５が３ｎｍ、ｎ−ＩｎＡｌＡｓ電子供給層１６が５ｎｍ、ＩｎＡｌＡｓショットキー層１７が２０ｎｍ、ＩｎＧａＡｓオーミック層１８が１００ｎｍである。ＩｎＡｌＡｓショットキー層１７とゲート電極２０との接合がショットキー接合になっており、トランジスタとしての動作状態においてはこの接合が逆バイアス状態にされてＩｎＧａＡｓチャネル層１４を流れる電流を制御する。
【００２０】
ＧａＡｓ／ＩｎＰバッファ層１２は、ＧａＡｓ層とＩｎＰ層との交互積層構造になっており、例えばそれぞれ単層で８ｎｍの厚さで計５０対からなっている。対としてはＧａＡｓ層が下側、ＩｎＰ層が上側である。ただし、最下層にさらにＩｎＰの一層を加えてもよい。
【００２１】
上記のように形成されたメタモルフィックＨＥＭＴを実際に調べたところ、その積層構造の表面（ＩｎＧａＡｓオーミック層１８の上面）は鏡面であった。これによりデバイス製造としての問題発生はない。この点は従来のＩｎＡｌＡｓのバッファ層ではほぼ得ることができない特長である。また、ゲートリーク（ＩｎＡｌＡｓショットキー層１７からゲート電極２０へのリーク電流）も、従来の低温で成長させたＩｎＰのバッファ層によるＨＥＭＴより約１桁の改善を得ることができた。この改善で、ゲート電極２０の奥行き単位寸法（ｍｍ）当たりで数μＡ／ｍｍのゲートリークとすることができた。また、他の電気特性についても、上記の従来のバッファ層を有するＨＥＭＴと遜色のない程度の値が得られ、通常の使用に耐え得るＨＥＭＴが得られた。
【００２２】
上記の改善は、積層構造の上面にクロスハッチが発生しない点については、ＩｎＡｌＡｓのバッファ層では３元混晶系でＩｎが偏析しやすいところ、本実施形態のバッファ層１２ではＩｎを含む層が２元混晶系でこのようなことがないのが原因と考えられる。また、ゲートリークの低減については、ＩｎＰのみのバッファ層では基板／バッファ層界面に発生する転位が積層構造表面にまで達することが原因であることが確かめられ、本実施形態では転位の伝達が交互積層構造のバッファ層１２により抑制されたことによると考えられる。さらに、構造的な界面がバッファ層１２中に多数あるのでＧａＡｓ基板１１から延伸してくる転位線を成長軸方向と垂直な方向に逃がしやすく、デバイスとしての信頼性の改善も期待できる。
【００２３】
図２は、図１に示す電界効果トランジスタにおいてバッファ層１２を構成する交互積層構造の対の数を変化させたときの積層構造表面（ＩｎＧａＡｓオーミック層１８の上面）の反射率データを示す図である。図２に示すように、積層構造の表面の反射率は交互積層構造のバッファ層１２の積層対数がほぼ５０対のとき最大である。反射率は、一般に積層構造の表面のクロスハッチなどのなさの指標であり、この点で反射率が最大の場合の９５％以上の値が得られる交互積層対の数４０対ないし１００対のときを製造上の問題を発生させないものとして扱うことができる。９５％以上とするのは多くの実験等からの経験則である。
【００２４】
上記の交互積層対の数４０対ないし１００対は、総厚として０．６４μｍないし１．６μｍになる。ＧａＡｓ層とＩｎＰ層との交互積層構造の各単層の厚さを同時に同じように変えた場合でも総厚としてはこの範囲になる場合が好ましい範囲であることが実験的に確かめられた。これは、下地層１３から上のデバイス構造部分が基板１１と格子定数が異なり、総厚として薄すぎるバッファ層１２ではバッファ層としての機能を全うできないためと考えられる。
【００２５】
（第２の実施形態）
次に、本発明の別の実施形態について図３を参照して説明する。図３は、本発明の別の実施形態に係る電界効果トランジスタ（メタモルフィックＨＥＭＴ）の構造を模式的に示す断面図である。図３においてすでに説明した部位と同一または同一相当のものには同一符号を付してある。その部分については説明を省略する。
【００２６】
この実施形態は、バッファ層３２がｐ−ＧａＡｓ／ＩｎＰバッファ層となっている点が上記の実施形態と異なる。ｐ−ＧａＡｓ／ＩｎＰバッファ層、すなわち、ｐ型ＧａＡｓ層とＩｎＰ層との交互積層構造である。ｐ型ＧａＡｓ層、ＩｎＰ層それぞれの単層としての厚さは例えば８ｎｍ、積層対の数は５０対である。これらの厚さ、積層対の数については上記の実施形態と同様である。
【００２７】
本実施形態に特有な効果は以下のごとくである。近年のＨＥＭＴの主な用途の１つに携帯端末用のスイッチングデバイスがある。これは１台の携帯端末内で、多岐に渡って用いられている周波数や送受信の違いに応じてアンテナと適切な回路のみとの間に信号を通すことを目的としたデバイスである。このデバイスをＨＥＭＴで実現しようとした場合、重要となるデバイスパラメータはオン抵抗とオフ容量である。前者は信号を通す際の抵抗を意味し、後者は信号を遮断する際の静電容量である。回路のインピーダンスは容量に反比例するので、信号を遮断するためにはこの容量は小さくなければならない。
【００２８】
ＨＥＭＴにおいてこの容量を決める一因は基板１１側の導電型である。通常、ＨＥＭＴは移動度の大きい電子の走行によって動作するように設計されているため、基板１１側がｎ型であるとオフ状態でも基板１１側に電子の広がりが生じ、オフ容量は大きくなる。一方、基板１１側をｐ型にできれば、基板１１側とトランジスタ動作部のある表面側との間にｐｎ接合ができ、オフ状態でも電子が基板１１側に広がることがなくなり容量を小さくすることができる。
【００２９】
このようにする場合、しかしながら、基板１１には、通常、絶縁性あるいは半絶縁性材料が用いられるため、基板１１に積極的に導電型を与えることができない。そこで、等価な効果を得るにはバッファ層３２をｐ型にすることが考えられる。ここで、ＩｎＰ層は原子拡散の少ない炭素を用いてｐ型とすることが困難であるため、従来の低温成長によるＩｎＰのみによるバッファ層ではこれをｐ型とすることができない。しかし、本実施形態では、バッファ層３２を構成するＧａＡｓ層の方を例えば炭素のドープにより強めのｐ型として形成することにより、バッファ層３２全体をｐ型領域として見ることができるようになる。これによりこの実施形態ではＨＥＭＴとしてオフ容量を低減することができる。
【００３０】
（第３の実施形態）
次に、本発明のさらに別の実施形態について図４を参照して説明する。図４は、本発明のさらに別の実施形態に係る電界効果トランジスタ（メタモルフィックＨＥＭＴ）の構造を模式的に示す断面図である。図４においてすでに説明した部位と同一または同一相当のものには同一符号を付してある。その部分については説明を省略する。
【００３１】
この実施形態は、格子不整合による歪を、より薄いバッファ層４２で吸収させるように工夫したものである。具体的には、バッファ層４２の構造が、積層の各単層として膜厚を変化させてある。すなわち、ＧａＡｓ層とＩｎＰ層とのペア膜厚を一定したものを１つの単位（対）とし、この中での厚さ配分をＧａＡｓ基板１１側ではＧａＡｓ層の比率を高く、ＩｎＰ下地層１３側ではＩｎＰ層の比率を高くする。バッファ層４２全体としては、比率の同じ対をｎ対積層し、さらに比率の異なるｎ対の層を数種類積層した構造にする（ＧａＡｓ／ＩｎＰ厚さグレーディッドバッファ層）。
【００３２】
図５は、このような構造の説明図であり、図４に示す電界効果トランジスタ中のＧａＡｓ／ＩｎＰ厚さグレーディッドバッファ層４２の詳細構造を模式的に示す断面図である。図５に示すように、ＧａＡｓ層４２１ａ（４２２ａ、４２３ａ、４２４ａ）とＩｎＰ層４２１ｂ（４２２ｂ、４２３ｂ、４２４ｂ）とからなる１対（１単位）の合計層厚を一定（ここでは１０ｎｍ）とする。ＧａＡｓ基板１１側では、ＧａＡｓ層４２１ａの８ｎｍ＋ＩｎＰ層４２１ｂの２ｎｍを１単位としこれをｎ対積層する。この上に、ＧａＡｓ層４２２ａの６ｎｍ＋ＩｎＰ層４２２ｂの４ｎｍを１単位としたものをｎ対積層したもの、ＧａＡｓ層４２３ａの４ｎｍ＋ＩｎＰ層４２３ｂの６ｎｍを１単位としたものをｎ対積層したものをこの順で積み、最上にＧａＡｓ層４２４ａの２ｎｍ＋ＩｎＰ層４２４ｂの８ｎｍを１単位としたものをｎ対積層し全体としてバッファ層４２を構成する。
【００３３】
バッファ層４２のすぐ上にはすでに説明したようにＩｎＰ下地層１３を積層形成しさらに各層を積層する。この実施形態では、具体的に上記対の数ｎは１５、厚さの配分比率を変えた層の種は上記のように４種類である。ただし、この実施形態における特徴は、バッファ層４２としてＧａＡｓ層とＩｎＰ層との厚さ配分を厚み方向に徐々に変えることにあり、上記の膜厚配分は一例に過ぎない。
【００３４】
図６は、図４に示す電界効果トランジスにおいてバッファ層４２を構成する交互積層構造の対の数を変化させたときの積層構造表面（ＩｎＧａＡｓオーミック層１８の上面）の反射率データを示す図である。反射率は波長５２０ｎｍで測定し、反射率最大となった対の数ｎ＝１５（全体の対の数としては６０）のときの反射率で規格化している。本実施形態においても積層構造表面の相対的な反射率が０．９５以上のとき製造プロセスとして問題のない鏡面と判断することができる。これにより各対の数ｎは１２ないし３０（全体の対の数としては４８ないし１２０）であることが望ましいと言える。
【００３５】
バッファ層４２の総厚としては０．４８μｍから１．２μｍになり、したがって第１の実施形態でのバッファ層１２の総厚（０．６４μｍないし１．６μｍ）よりも比較的薄い。このように厚さの比率を徐々に変化させることにより、薄いバッファ層４２でも表面が鏡面状態の結晶を得ることができる。よって、製造上の利点としてバッファ層を形成するための時間を節約しスループットを向上することが可能である。
【００３６】
（第４の実施形態）
次に、本発明のさらに別の実施形態について図７を参照して説明する。図７は、本発明のさらに別の実施形態に係る電界効果トランジスタ（メタモルフィックＨＥＭＴ）の構造を模式的に示す断面図である。図７においてすでに説明した部位と同一または同一相当のものには同一符号を付してある。その部分については説明を省略する。
【００３７】
この実施形態は、上記の第２の実施形態の構造的特徴と第３の実施形態の構造的特徴とを併せ持ったものである。すなわち、図７におけるバッファ層７２は、ｐ型のＧａＡｓ層とＩｎＰ層との交互積層構造としており、かつ第３の実施形態と同様にこれらの積層厚さの比を積層方向に変化させている（ｐ−ＧａＡｓ／ＩｎＰ厚さグレーディッドバッファ層）。したがって、本実施形態では、第２の実施形態と第３の実施形態の両者の効果を得ることができる。具体的には、バッファ層７２を比較的薄膜で形成でき、かつ、半絶縁性のＧａＡｓ基板１１だけでは非常に弱いｐ型傾向をバッファ層７２中のｐ型のＧａＡｓ層で顕在化させることができ、デバイスとしてより低容量化を図ることができる。
【００３８】
（第５の実施形態）
次に、本発明のさらに別の実施形態について図８を参照して説明する。図８は、本発明のさらに別の実施形態に係る電界効果トランジスタ（メタモルフィックＨＥＭＴ）の構造を模式的に示す断面図である。図８においてすでに説明した部位と同一または同一相当のものには同一符号を付してある。その部分については説明を省略する。
【００３９】
本実施形態では、バッファ層８２として、ＧａＡｓ層とＩｎＰ層との交互積層に代えて、ＡｌＡｓ層とＩｎＰ層との交互積層構造を用いている。また第３の実施形態と同様にこれらの積層厚さの比を積層方向に変化させている（ＡｌＡｓ／ＩｎＰ厚さグレーディッドバッファ層）。本実施形態における特徴であるＡｌＡｓ層を用いたことによる効果は、主として次の通りである。
【００４０】
ＨＥＭＴにおける上記では述べなかったもう１つの大きな課題は、バッファリークの低減である。ここでバッファリークとは、隣接して形成されたデバイス間にバッファ層を介して電流が流れる（リークする）ことである。バッファ層は、したがって、一般的に高抵抗層であることが必要であるが、上記各実施形態では、素子分離のためのメサエッチングによる溝形成で露出するバッファ層の表面がリーク電流の経路となり得る。
【００４１】
本実施形態においてはメサエッチングの際に、非常に酸化しやすいＡｌＡｓ層が表面に露出するようなデバイスプロセスを採ることによって、ＡｌＡｓを酸化させその酸化膜により表面を不活性化し、このバッファリークを抑制することができる。なお、デバイスプロセスによってＩｎＰ層の膜の方を露出するようにエッチングした場合には、このような作用の発生は期待できず、実際バッファリークの改善はほとんど見られなかった。
【００４２】
（第６の実施形態）
次に、本発明のさらに別の実施形態について図９を参照して説明する。図９は、本発明のさらに別の実施形態に係る電界効果トランジスタ（メタモルフィックＨＥＭＴ）の構造を模式的に示す断面図である。図９においてすでに説明した部位と同一または同一相当のものには同一符号を付してある。その部分については説明を省略する。
【００４３】
上記第５の実施形態は、ＡｌＡｓ層が酸化されやすすぎるためエッチング制御がやりにくいという課題がある。これを解決するためにこの実施形態では、ＡｌＡｓ層に代えてＡｌＧａＡｓ層を用いている。すなわち、図９において、バッファ層９２は、ＡｌＧａＡｓ層とＩｎＰ層との交互積層構造になっており、かつ第３の実施形態と同様にこれらの積層厚さの比を積層方向に変化させている（ＡｌＧａＡｓ／ＩｎＰ厚さグレーディッドバッファ層）。このような構造を採ることにより、積層構造表面の鏡面状態も比較的得やすく、さらにデバイスプロセス中のエッチング制御も比較的行ないやすいという利点が得られる。
【００４４】
（第７の実施形態）
次に、本発明のさらに別の実施形態について図１０を参照して説明する。図１０は、本発明のさらに別の実施形態に係る電界効果トランジスタ（メタモルフィックＨＥＭＴ）の構造を模式的に示す断面図である。図１０においてすでに説明した部位と同一または同一相当のものには同一符号を付してある。その部分については説明を省略する。
【００４５】
上記に述べた実施形態はすべて、ＩｎＰにほぼ格子整合する材料系でＨＥＭＴの構造部分を構築したもの（以下「格子整合系ＨＥＭＴ」と称する）であった。本実施形態は、ＧａＡｓとＩｎＰとの間の格子定数を有するＩｎＡｌＡｓやＩｎＧａＡｓなどでＨＥＭＴの構造部分を構築したもの（以下、「中間組成ＨＥＭＴ」と称する）である。
【００４６】
すなわち、図１０に示すように、このメタモルフィックＨＥＭＴは、ＧａＡｓ基板１１、ＧａＡｓ／ＩｎＰ厚さグレーディッドバッファ層１０２、ＩｎＡｌＡｓ下地層１０３、ＩｎＧａＡｓチャネル層１０４、ＩｎＡｌＡｓスペーサ層１０５、ｎ−ＩｎＡｌＡｓ電子供給層１０６、ＩｎＡｌＡｓショットキー層１０７、ＩｎＧａＡｓオーミック層１０８、ソース電極１９、ゲート電極２０、ドレイン電極２１を有する。ＩｎＡｌＡｓ下地層１０３から上に積層形成されたＩｎＧａＡｓチャネル層１０４、ＩｎＡｌＡｓスペーサ層１０５、ｎ−ＩｎＡｌＡｓ電子供給層１０６、ＩｎＡｌＡｓショットキー層１０７、ＩｎＧａＡｓオーミック層１０８は、それぞれ、ＧａＡｓとＩｎＰとの間の格子定数を有する材料の層である（例えば図１に示された各層よりＩｎの組成比が小さい）。また、ＩｎＰ下地層１３より上の積層部分と、ソース電極１９、ゲート電極２０、ドレイン電極２１とはトランジスタ機能を有するトランジスタ動作部である。
【００４７】
バッファ層１０２については、その材料、導電型について種々選択の可能性はあるが、ここでは第３の実施形態で述べたＧａＡｓ／ＩｎＰ厚さグレーディッドバッファ構造と同様な構造とした。ここでバッファ層１０２を構成するＧａＡｓ層およびＩｎＰ層の層厚の選択には何通りかあり得る。１つはトランジスタ動作部の積層構造が中間組成であることを考慮してＧａＡｓ層厚とＩｎＰ層厚との配分も中間状態で止める方法である。もう１つは、バッファ層１０２自体は緩衝層であることを考慮し、ＧａＡｓ層厚とＩｎＰ層厚との配分を格子整合系ＨＥＭＴと同じ組合せで積層してしまう方法である。
【００４８】
これら２つの方法は、それぞれの層厚、各一定配分の対の数、総対の数などによってデバイスとしての表面状態や結晶品質、電気的特性などに差異が見られることが予想されるが、本発明者らが実験を行なった範囲においては後者の方が優れた特性を示した。いずれにせよ、本実施形態の主張する点は、交互積層構造バッファを用いて、その構成するいずれの材料（ＧａＡｓ、ＩｎＰ）の格子定数とも異なる格子定数を有する材料系で構築された、いわゆる「中間組成ＨＥＭＴ」を構成できることにある。
【００４９】
したがって、図１０におけるバッファ層１０２は、ＡｌｘＧａ１−ｘＡｓ層（ただし０≦ｘ≦１）とＩｎＰ層との組合せであればよく、全体としての導電型はｐ型であることが望ましいが、これに束縛されるものではない。また、ＩｎＡｌＡｓ下地層１０３は、ＩｎＧａＡｓ層やｐ型ＩｎＡｌＡｓ層も可能である。この材料の選択はデバイス特性の要求から決められるものであり、場合によっては成長条件の変更によって界面準位の制御も必要とされることが推測される。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態に係る電界効果トランジスタ（メタモルフィックＨＥＭＴ）の構造を模式的に示す断面図。
【図２】図１に示す電界効果トランジスタにおいてバッファ層１２を構成する交互積層構造の対の数を変化させたときの積層構造表面の反射率データを示す図。
【図３】本発明の別の実施形態に係る電界効果トランジスタ（メタモルフィックＨＥＭＴ）の構造を模式的に示す断面図。
【図４】本発明のさらに別の実施形態に係る電界効果トランジスタ（メタモルフィックＨＥＭＴ）の構造を模式的に示す断面図。
【図５】図４に示す電界効果トランジスタ中のバッファ層４２の詳細構造を模式的に示す断面図。
【図６】図４に示す電界効果トランジスにおいてバッファ層４２を構成する交互積層構造の対の数を変化させたときの積層構造表面の反射率データを示す図。
【図７】本発明のさらに別の実施形態に係る電界効果トランジスタ（メタモルフィックＨＥＭＴ）の構造を模式的に示す断面図。
【図８】本発明のさらに別の実施形態に係る電界効果トランジスタ（メタモルフィックＨＥＭＴ）の構造を模式的に示す断面図。
【図９】本発明のさらに別の実施形態に係る電界効果トランジスタ（メタモルフィックＨＥＭＴ）の構造を模式的に示す断面図。
【図１０】本発明のさらに別の実施形態に係る電界効果トランジスタ（メタモルフィックＨＥＭＴ）の構造を模式的に示す断面図。
【符号の説明】
【００５１】
１１…ＧａＡｓ基板、１２…ＧａＡｓ／ＩｎＰバッファ層、１３…ＩｎＰ下地層、１４…ＩｎＧａＡｓチャネル層、１５…ＩｎＡｌＡｓスペーサ層、１６…ｎ−ＩｎＡｌＡｓ電子供給層、１７…ＩｎＡｌＡｓショットキー層、１８…ＩｎＧａＡｓオーミック層、１９…ソース電極、２０…ゲート電極、２１…ドレイン電極、３２…ｐ−ＧａＡｓ／ＩｎＰバッファ層、４２…ＧａＡｓ／ＩｎＰ厚さグレーディッドバッファ層、４２１ａ、４２２ａ、４２３ａ、４２４ａ…ＧａＡｓ層、４２１ｂ、４２２ｂ、４２３ｂ、４２４ｂ…ＩｎＰ層、７２…ｐ−ＧａＡｓ／ＩｎＰ厚さグレーディッドバッファ層、８２…ＡｌＡｓ／ＩｎＰ厚さグレーディッドバッファ層、９２…ＡｌＧａＡｓ／ＩｎＰ厚さグレーディッドバッファ層、１０２…ＧａＡｓ／ＩｎＰ厚さグレーディッドバッファ層、１０３…ＩｎＡｌＡｓ下地層、１０４…ＩｎＧａＡｓチャネル層、１０５…ＩｎＡｌＡｓスペーサ層、１０６…ｎ−ＩｎＡｌＡｓ電子供給層、１０７…ＩｎＡｌＡｓショットキー層、１０８…ＩｎＧａＡｓオーミック層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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