(57)【要約】【課題】  容量素子に印加される静電力の変動に起因する信頼性低下を防ぐことが可能な容量検出回路を提供する。【解決手段】  容量検出回路は、容量素子の容量差を検出する容量検出回路であって、一端がＶｄｄに接続されるか、Ｖｄｄ／２に接続されるか、またはフローティング状態となるかを切り替えるスイッチＳ１と、一端が前記Ｖｄｄ／２に接続されるか、接地電圧に接続されるか、またはフローティング状態となるかを切り替えるスイッチＳ２と、一端が前記スイッチＳ１の他端に接続される容量素子Ｃａと、一端が前記スイッチＳ２の他端に接続され、他端が前記容量素子Ｃａの他端に接続される容量素子Ｃｂと、一端が前記Ｖｄｄ／２に接続され、他端が前記容量素子Ｃａおよび前記容量素子Ｃｂの接続点に接続されるスイッチＳ３とを備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
容量素子の容量差を検出する容量検出回路であって、
一端が第１の電圧に接続されるか、前記第１の電圧より小さい第２の電圧に接続されるか、またはフローティング状態となるかを切り替える第１のスイッチと、
一端が前記第２の電圧に接続されるか、前記第２の電圧より小さい第３の電圧に接続されるか、またはフローティング状態となるかを切り替える第２のスイッチと、
一端が前記第１のスイッチの他端に接続される第１の容量素子と、
一端が前記第２のスイッチの他端に接続され、他端が前記第１の容量素子の他端に接続される第２の容量素子と、
一端が前記第２の電圧に接続され、他端が前記第１の容量素子および前記第２の容量素子の接続点に接続される第３のスイッチとを備える容量検出回路。
【請求項２】
前記容量検出回路は、さらに、
第１の入力端子および第２の入力端子を含み、前記第１の入力端子が前記第１の容量素子および前記第２の容量素子の接続点に接続され、前記第１の入力端子の電圧および前記第２の入力端子の電圧を比較して、比較結果を表わす電圧を出力する比較器を備える請求項１記載の容量検出回路。
【請求項３】
前記容量検出回路は、さらに、
複数ビットのデータを出力するレジスタ回路と、
前記レジスタ回路から受けた前記データの各ビットの論理レベルに応じた電圧を前記比較器の前記第２の入力端子へ出力するＤＡ変換回路とを備え、
前記レジスタ回路は、前記比較器の出力電圧に基づいて前記データの各ビットの論理レベルを決定する請求項２記載の容量検出回路。
【請求項４】
前記比較器は、前記第２の入力端子に所定の電圧が接続され、
前記容量検出回路は、さらに、
一端が前記比較器の前記第１の入力端子に接続される第３の容量素子と、
複数ビットのデータを出力するレジスタ回路と、
前記レジスタ回路から受けた前記データの各ビットの論理レベルに応じた電圧を前記第３の容量素子の他端へ出力するＤＡ変換回路とを備え、
前記レジスタ回路は、前記比較器の出力電圧に基づいて前記データの各ビットの論理レベルを決定する請求項２記載の容量検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量検出回路に関し、特に、圧力、加速度および角速度等の計測に利用される容量検出回路に関する。
【背景技術】
【０００２】
運動する物体にかかる加速度および運動する物体の角速度等を検出する慣性力センサの分野において、近年、特に半導体のマイクロマシニング技術を応用したものとして、容量素子の容量の変化を検出することで加速度を検出する加速度センサ、および角速度を検出する角速度センサ等の容量型センサが注目を集めている。
【０００３】
たとえば、特許文献１には以下のような容量検出回路が開示されている。すなわち、シリコン質量体が梁を介してアンカー部で支持された構造となっている。また、シリコン質量体の上下には２つの固定電極がガラスまたはシリコン上に形成されており、シリコン質量体および２つの固定電極で、２つの容量素子Ｃ１，Ｃ２を形成している。この２つの容量素子Ｃ１，Ｃ２がセンサエレメントを構成している。
【０００４】
そして、特許文献１記載の容量検出回路では、加速度による慣性力がシリコン質量体のある方向に作用すると、シリコン質量体はその方向に変位する。この変位によって、シリコン質量体と２つの固定電極間の容量値が一方で増加し、他方で減少する。この容量値の変化が電圧に変換される。
【０００５】
より詳細には、特許文献１記載の容量検出回路はスイッチトキャパシタ型であって、少なくともいずれか一方の値の変動する２つの容量素子Ｃ１，Ｃ２と、出力端子および反転入力端子間にフィードバック用およびサンプリング用の容量素子Ｃ３が接続されたオペアンプと、オペアンプの非反転入力端子と基準電圧源との間に接続されたホールド用容量素子Ｃ４とを備える。そして、容量素子Ｃ１，Ｃ２，Ｃ３のそれぞれの一端はオペアンプの反転入力端子に接続される。スイッチングサイクルのタイミングφ１において、容量素子Ｃ１，Ｃ２の他端は、それぞれ電源及びグランド、または正負２電源に接続されるとともに、容量素子Ｃ３は短絡される。そして、タイミングφ２において、容量素子Ｃ１，Ｃ２の他端およびオペアンプの出力端子はそれぞれオペアンプの非反転入力端子に接続される。このような構成により、２つの容量素子Ｃ１，Ｃ２の容量差を表わすアナログ電圧を得ることができる。
【０００６】
ここで、近年、センサのデジタル出力化の要請が高まっている。センサの出力をアナログ電圧ではなくデジタル値で得る構成としては、特許文献１記載の容量検出回路の後段、すなわちオペアンプの後段にアナログ／デジタル変換回路（ＡＤ変換回路）を配置する構成が一般的である。ところが、特許文献１記載の容量検出回路では、一般に消費電力が大きいアナログ回路であるオペアンプを使用するために消費電力が増大するという問題点があった。
【０００７】
このような問題点を解決するために、たとえば、非特許文献１には以下のような容量検出回路が開示されている。すなわち、比較器の非反転入力端子が接地電圧に接続され、比較器の反転入力端子に容量検出回路のアナログ出力が接続され、比較器の出力がＳＡＲ（Successive Approximation Register）に接続される。ＳＡＲのデジタル出力をデジタル／アナログ変換回路（ＤＡ変換回路）でアナログ電圧に変換し、アナログ電圧が容量素子を介して比較器の反転入力端子に出力される。制御回路がＳＡＲのデジタル出力を変化させて、比較器の反転入力端子における電圧を接地電圧とする。このときのＳＡＲのデジタル出力が容量検出回路における２つの容量素子の容量差を表わすデジタル値である。このような構成により、センサの出力をデジタル値で得ることができ、かつ、オペアンプを使用することによる消費電力の増大を防ぐことができる。
【特許文献１】特開２００３−６７２７０号公報
【非特許文献１】J.T.KUNG et al.,「A Digital Readout Technique for Capacitive Sensor Applications」, IEEE Journal of Solid-State Circuits, VOL.23, NO.4, AUGUST 1988
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、静電力の向きは印加された電圧により発生する電界の向きにより決まり、また、静電力の大きさは印加される電圧の２乗に比例する。したがって、容量検出回路における２つの容量素子に印加される静電力の大きさおよび向きが大きく変動すると、可動電極が大きく変動して容量型センサの信頼性が低下してしまう。たとえば、可動電極が固定電極に引っ付いて容量型センサが動作不能となってしまい、容量型センサの信頼性上大きな問題となる。半導体のマイクロマシニング技術を応用した容量型センサの容量検出回路においては、特に、固定電極に対して可動電極が微小間隔で配置されていることから２つの容量素子に対する静電力の変動が大きな問題となる。
【０００９】
ここで、非特許文献１記載の容量検出回路では、ＤＡ変換回路の出力、すなわち容量素子Ｃ１，Ｃ２の接続点における電圧は、接地電圧から電源電圧の間を変動する。そして、容量素子Ｃ１，Ｃ２の他端の電圧は所定のタイミングで電源電圧と接地電圧とが切り替えられる。したがって、非特許文献１記載の容量検出回路では、容量素子Ｃ１，Ｃ２に印加される静電力の大きさおよび向きが大きく変動し、容量型センサの信頼性が低下するという問題点があった。
【００１０】
それゆえに、本発明の目的は、容量素子に印加される静電力の変動に起因する信頼性低下を防ぐことが可能な容量検出回路を提供することである。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、この発明のある局面に係わる容量検出回路は、容量素子の容量差を検出する容量検出回路であって、一端が第１の電圧に接続されるか、第１の電圧より小さい第２の電圧に接続されるか、またはフローティング状態となるかを切り替える第１のスイッチと、一端が第２の電圧に接続されるか、第２の電圧より小さい第３の電圧に接続されるか、またはフローティング状態となるかを切り替える第２のスイッチと、一端が第１のスイッチの他端に接続される第１の容量素子と、一端が第２のスイッチの他端に接続され、他端が第１の容量素子の他端に接続される第２の容量素子と、一端が第２の電圧に接続され、他端が第１の容量素子および第２の容量素子の接続点に接続される第３のスイッチとを備える。
【００１２】
好ましくは、容量検出回路は、さらに、第１の入力端子および第２の入力端子を含み、第１の入力端子が第１の容量素子および第２の容量素子の接続点に接続され、第１の入力端子の電圧および第２の入力端子の電圧を比較して、比較結果を表わす電圧を出力する比較器を備える。
【００１３】
より好ましくは、容量検出回路は、さらに、複数ビットのデータを出力するレジスタ回路と、レジスタ回路から受けたデータの各ビットの論理レベルに応じた電圧を比較器の第２の入力端子へ出力するＤＡ変換回路とを備え、レジスタ回路は、比較器の出力電圧に基づいてデータの各ビットの論理レベルを決定する。
【００１４】
より好ましくは、比較器は、第２の入力端子に所定の電圧が接続され、容量検出回路は、さらに、一端が比較器の第１の入力端子に接続される第３の容量素子と、複数ビットのデータを出力するレジスタ回路と、レジスタ回路から受けたデータの各ビットの論理レベルに応じた電圧を第３の容量素子の他端へ出力するＤＡ変換回路とを備え、レジスタ回路は、比較器の出力電圧に基づいてデータの各ビットの論理レベルを決定する。
【発明の効果】
【００１５】
本発明によれば、容量素子に印加される静電力の変動に起因する信頼性低下を防ぐことができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１７】
＜第１の実施の形態＞
［構成および基本動作］
図１は、本発明の第１の実施の形態に係る容量検出回路の構成を示す機能ブロック図である。同図を参照して、容量検出回路は、スイッチＳ１〜スイッチＳ３（第１〜第３のスイッチ）と、差動容量型センサ部１と、比較器２と、逐次比較レジスタ回路３と、ＤＡ変換回路４と、制御回路１０とを備える。
【００１８】
差動容量型センサ部１は、たとえば特許文献１記載の容量検出回路と同様にシリコン質量体および２つの固定電極で形成される、容量素子Ｃａ（第１の容量素子）と、容量素子Ｃｂ（第２の容量素子）とを含む。
【００１９】
スイッチＳ１は、一端が第１の電圧Ｖｄｄに接続されるか、第２の電圧Ｖｄｄ／２に接続されるか、またはフローティング状態となるかを切り替える。
【００２０】
スイッチＳ２は、一端が第２の電圧Ｖｄｄ／２に接続されるか、第３の電圧（接地電圧）に接続されるか、またはフローティング状態となるかを切り替える。
【００２１】
容量素子Ｃａは、一端がスイッチＳ１の他端に接続される。容量素子Ｃｂは、一端がスイッチＳ２の他端に接続され、他端が容量素子Ｃａの他端に接続される。
【００２２】
スイッチＳ３は、一端が第２の電圧Ｖｄｄ／２に接続され、他端が容量素子Ｃａおよび容量素子Ｃｂの接続点に接続される。
【００２３】
以下、スイッチＳ３、容量素子Ｃａおよび容量素子Ｃｂの接続点をノードＡ２、スイッチＳ１の他端および容量素子Ｃａの接続点をノードＢ２、スイッチＳ２の他端および容量素子Ｃｂの接続点をノードＣ２と称する。また、容量素子Ｃａの容量値をＣａとし、容量素子Ｃｂの容量値をＣｂとする。
【００２４】
比較器２は、反転入力端子が容量素子Ｃａおよび容量素子Ｃｂの接続点に接続され、非反転入力端子がＤＡ変換回路４の出力に接続される。そして、比較器２は、反転入力端子の電圧および非反転入力端子の電圧を比較して、比較結果を表わす電圧を出力する。
【００２５】
逐次比較レジスタ回路３は、複数ビットのデータを出力するレジスタを含む。ここで、逐次比較レジスタ回路３は、比較器２の出力に基づいて、レジスタの各ビットの論理レベルを決定し、レジスタの各ビットを比較結果データとしてＤＡ変換回路４へ出力する。
【００２６】
ＤＡ変換回路４は、逐次比較レジスタ回路３から受けた比較結果データの各ビットの論理レベルに応じた電圧を比較器２の非反転入力端子へ出力する。ここで、ＤＡ変換回路４の分解能、すなわち入力ビット数は、逐次比較レジスタ回路３の出力する比較結果データのビット数と同じである。また、逐次比較レジスタ回路１４の出力のＭＳＢ（Most  Significant  Bit）からＬＳＢ（Least  Significant  Bit）までの各ビットがＤＡ変換回路１５の入力のＭＳＢからＬＳＢまでの各ビットにそれぞれ対応して接続されている。
【００２７】
ここで、スイッチＳ１〜Ｓ３は、たとえば、集積回路において、ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）プロセスを用いた、Ｎ型ＭＯＳトランジスタまたはＰ型ＭＯＳトランジスタで構成されるスイッチ、または、Ｎ型トランジスタおよびＰ型トランジスタの双方で構成される相補型スイッチである。図１に示す容量検出回路は、差動容量型センサ部１を除き、集積回路として作製できる。差動容量型センサ部１と各スイッチとの接続については、以下の３つのケースが考えられる。
【００２８】
第１のケースは、１パッケージ型である。すなわち、半導体マイクロマシニング技術を用いて差動容量型センサをシリコン基板上に作製する。このシリコン基板上に作製した差動容量型センサのチップを切り出したものと、インターフェース回路をシリコン基板上に集積して作製した集積回路チップを切り出したものを、一つのパッケージに封止する。差動容量型センサチップとインターフェース集積回路チップとはワイヤボンディングにより接続する。
【００２９】
第２のケースは、モジュール型である。すなわち、半導体マイクロマシニング技術を用いて差動容量型センサをシリコン基板上に作製したものをパッケージに封止し、インターフェース集積回路チップは別のパッケージに封止する。これら二つのパッケージをモジュールとしてプリント基板上等で接続する。
【００３０】
第３のケースは、１チップ型である。すなわち、半導体マイクロマシニング技術を用いてシリコン基板上に差動容量型センサとインターフェース集積回路とを同一チップ上に形成する同一集積プロセスにより、１チップとして作製したものをパッケージに封止する。以上のどのケースを用いてもよい。
【００３１】
また、容量素子Ｃａおよび容量素子Ｃｂの接続点であるノードＡ２と比較器２との間に、差動容量型センサ部１の出力電圧を一定期間保持するサンプリング動作を行なって、差動容量型センサ部１の出力電圧の変動による誤動作を防ぐためのサンプルホールド回路を配置する構成とすることができる。また、センサ出力を増幅するオペアンプ回路を配置する構成とすることができる。
【００３２】
［動作］
次に、本実施の形態に係る容量検出回路が２つの容量素子の容量差を検出する際の動作について説明する。
【００３３】
図２は、本実施の形態に係る容量検出回路における各ノードの状態を示すタイムチャートである。また、図３は、本実施の形態に係る容量検出回路における各スイッチの状態を示すタイムチャートである。
【００３４】
まず、制御回路１０は、初期状態としてスイッチＳ１〜スイッチＳ３をオフ状態とする、すなわち、ノードＡ２、ノードＢ２およびノードＣ２をフローティング状態とする（図２および図３の（ａ））。
【００３５】
次に、制御回路１０は、スイッチＳ３をオン状態としてノードＡ２の電圧を第２の電圧Ｖｄｄ／２とする（図２および図３の（ｂ））。
【００３６】
次に、制御回路１０は、スイッチＳ１の一端を第１の電圧Ｖｄｄに接続して、ノードＢ２の電圧を第１の電圧Ｖｄｄとする。また、制御回路１０は、スイッチＳ２の一端を第３の電圧（接地電圧）に接続して、ノードＣ２の電圧を第３の電圧（接地電圧）とする（図２および図３の（ｃ））。
【００３７】
次に、制御回路１０は、スイッチＳ３をオフ状態としてノードＡ２をフローティング状態とする（図２および図３の（ｄ））。
【００３８】
ここで、ノードＡ２に蓄積された電荷、すなわち、容量素子Ｃａおよび容量素子Ｃｂに蓄積された電荷をＱＡ２とすると、ＱＡ２は以下の式で表わされる。
【００３９】
ＱＡ２＝Ｃａ×（Ｖｄｄ／２−Ｖｄｄ）＋Ｃｂ×（Ｖｄｄ／２−０）
＝（Ｃｂ−Ｃａ）×Ｖｄｄ／２・・・（Ａ１）
次に、制御回路１０は、スイッチＳ１およびスイッチＳ２をオフ状態にして、ノードＢ２およびノードＣ２をフローティング状態とする（図２および図３の（ｅ））。これは、たとえば、スイッチＳ１の切り替えにより、第１の電圧Ｖｄｄおよび第２の電圧Ｖｄｄ／２が導通して回路が破壊されることを防ぐためである。したがって、各スイッチがこのような不具合を生じないような理想的な構成である場合には、図２および図３の（ｅ）に示す状態は不要となる。
【００４０】
そうすると、ノードＡ２に蓄積された電荷が容量素子Ｃａおよび容量素子Ｃｂへ再分配される。ここで、ノードＡ２の電圧をＶＡ２とし、また、電荷保存則より、図２および図３の（ｄ）の状態および図２および図３の（ｆ）の状態におけるノードＡ２に蓄積された電荷は等しいことから、以下の式が成立する。
【００４１】
（Ｃｂ−Ｃａ）×Ｖｄｄ／２＝
Ｃａ×（ＶＡ２−Ｖｄｄ／２）＋Ｃｂ×（ＶＡ２−Ｖｄｄ／２）・・・（Ａ２）
式（Ａ２）から、ＶＡ２は以下の式で表わされる。
【００４２】
ＶＡ２＝２×Ｃｂ／（Ｃａ＋Ｃｂ）×Ｖｄｄ／２
＝Ｖｄｄ／２＋（Ｖｄｄ／２）×（Ｃｂ−Ｃａ）／（Ｃａ＋Ｃｂ）・・・（Ａ３）
式（Ａ３）から、図２および図３の（ｆ）の状態、すなわちノードＡ２に蓄積された電荷を容量素子Ｃａおよび容量素子Ｃｂへ再分配した後のノードＡ２の電圧ＶＡ２は、容量素子Ｃａおよび容量素子Ｃｂの容量差に比例した電圧に第２の電圧Ｖｄｄ／２を加えた電圧であることが分かる。したがって、本実施の形態に係る容量検出回路では、２つの容量素子Ｃａおよび容量素子Ｃｂの容量差を検出し、容量差を表わす電圧を出力することができる。
【００４３】
次に、本実施の形態に係る容量検出回路の差動容量型センサ部１を構成する容量素子Ｃａおよび容量素子Ｃｂに印加される静電力について説明する。
【００４４】
まず、図２および図３の（ｃ）の状態においては、ノードＡ２の電圧ＶＡ２はＶｄｄ／２であり、また、ノードＢ２の電圧はＶｄｄであるから、容量素子Ｃａに印加されるノードＡ２を基準とした電圧、すなわちノードＢ２に印加されるノードＡ２を基準とした電圧をＶＣａとすると、ＶＣａは以下の式で表わされる。
【００４５】
ＶＣａ＝−Ｖｄｄ／２・・・（Ａ４）
次に、図２および図３の（ｆ）の状態においては、ノードＡ２の電圧ＶＡ２は式（Ａ３）で表わされ、また、ノードＢ２の電圧はＶｄｄ／２であるから、容量素子Ｃａに印加されるノードＡ２を基準とした電圧ＶＣａは以下の式で表わされる。
【００４６】
ＶＣａ＝Ｖｄｄ／２＋（Ｖｄｄ／２）×（Ｃｂ−Ｃａ）／（Ｃａ＋Ｃｂ）−Ｖｄｄ／２＝（Ｖｄｄ／２）×（Ｃｂ−Ｃａ）／（Ｃａ＋Ｃｂ）・・・（Ａ５）
ここで、シリコン質量体が慣性力によって変位する前の容量素子Ｃａおよび容量素子Ｃｂの初期値をそれぞれＣａ０およびＣｂ０とする。また、容量素子Ｃａおよび容量素子Ｃｂの容量値が等しい、すなわちＣａ０＝Ｃｂ０と仮定する。
【００４７】
シリコン質量体が変位すると、容量素子Ｃａおよび容量素子Ｃｂの容量値はそれぞれＣａ０＋ΔＣおよびＣｂ０−ΔＣに変動する。Ｃａ０＝Ｃｂ０より、容量素子の変動値ΔＣは、以下の式で表わされる。
【００４８】
ΔＣ＝｜（Ｃｂ０−ΔＣ）−（Ｃａ０＋ΔＣ）｜／２
＝｜Ｃｂ−Ｃａ｜／２・・・（Ａ６）
また、容量素子Ｃａの初期値Ｃａ０は以下の式で表わされる。
【００４９】
Ｃａ０＝（Ｃｂ０＋Ｃａ０）／２＝｜（Ｃｂ０−ΔＣ）＋（Ｃａ０＋ΔＣ）｜／２
＝（Ｃｂ＋Ｃａ）／２・・・（Ａ７）
式（Ａ６）および式（Ａ７）より、
｜Ｃｂ−Ｃａ｜／（Ｃａ＋Ｃｂ）＝（｜Ｃｂ−Ｃａ｜／２）／（Ｃａ＋Ｃｂ）／２
＝ΔＣ／Ｃａ０・・・（Ａ８）
となる。
【００５０】
ここで、一般的な差動容量型センサでは、容量素子の変動値ΔＣの最大値は容量素子の初期値Ｃａ０の約１０％程度であることから、式（Ａ８）より、容量素子の変動値が最大となる場合において、
｜Ｃｂ−Ｃａ｜／（Ｃａ＋Ｃｂ）＝ΔＣ／Ｃａ０≒０．１・・・（Ａ９）
となる。
【００５１】
したがって、容量素子Ｃａに印加されるノードＡ２を基準とした電圧ＶＣａは、容量素子の変動値が最大となる場合において、以下の式で表わされる。
【００５２】
ＶＣａ≒±０．１×（Ｖｄｄ／２）・・・（Ａ１０）
式（Ａ１０）より、容量素子Ｃａに印加される静電力を決定する電圧、すなわち容量素子Ｃａに印加されるノードＡ２を基準とした電圧ＶＣａは、図２および図３の（ｃ）の状態では−Ｖｄｄ／２となり、また、図２および図３の（ｆ）の状態では、容量素子の変動値が最大となる場合であっても、Ｖｄｄ／２に比べて非常に小さい±０．１×（Ｖｄｄ／２）となる。
【００５３】
一方、容量素子Ｃｂについても同様に、図２および図３の（ｃ）の状態においては、ノードＡ２の電圧ＶＡ２はＶｄｄ／２であり、また、ノードＣ２の電圧は０Ｖ（接地電圧）であるから、容量素子Ｃｂに印加されるノードＡ２を基準とした電圧、すなわちノードＣ２に印加されるノードＡ２を基準とした電圧をＶＣｂとすると、ＶＣｂは以下の式で表わされる。
【００５４】
ＶＣｂ＝Ｖｄｄ／２・・・（Ａ１１）
次に、図２および図３の（ｆ）の状態においては、ノードＡ２の電圧ＶＡ２は式（Ａ３）で表わされ、また、ノードＣ２の電圧はＶｄｄ／２であるから、容量素子Ｃｂに印加されるノードＡ２を基準とした電圧ＶＣｂは以下の式で表わされる。
【００５５】
ＶＣｂ＝Ｖｄｄ／２＋（Ｖｄｄ／２）×（Ｃｂ−Ｃａ）／（Ｃａ＋Ｃｂ）−Ｖｄｄ／２＝（Ｖｄｄ／２）×（Ｃｂ−Ｃａ）／（Ｃａ＋Ｃｂ）・・・（Ａ１２）
したがって、容量素子Ｃａと同様に、容量素子Ｃｂに印加されるノードＡ２を基準とした電圧ＶＣｂは、容量素子の変動値が最大となる場合において、以下の式で表わされる。
【００５６】
ＶＣｂ≒±０．１×（Ｖｄｄ／２）・・・（Ａ１３）
式（Ａ８）より、容量素子Ｃｂに印加される静電力を決定する電圧、すなわち容量素子Ｃｂに印加されるノードＡ２を基準とした電圧ＶＣｂは、図２および図３の（ｃ）の状態ではＶｄｄ／２となり、また、図２および図３の（ｆ）の状態では、容量素子の変動値が最大となる場合であっても、Ｖｄｄ／２に比べて非常に小さい±０．１×（Ｖｄｄ／２）となる。
【００５７】
次に、本実施の形態に係る容量検出回路が２つの容量素子の容量差を表わすアナログ電圧をデジタル値で出力する際の動作について説明する。以下、ＤＡ変換回路４の出力および比較器２の非反転入力端子の接続点をノードＡＡ２と称する。
【００５８】
図４は、本実施の形態に係る容量検出回路が行なう逐次比較動作を示すフローチャートである。
【００５９】
逐次比較レジスタ回路３は、各スイッチが制御回路１０によって制御されて図２および図３の（ｆ）の状態となった後、すなわち、２つの容量素子Ｃａおよび容量素子Ｃｂの容量差を表わす電圧が得られた後、逐次比較動作を開始する（Ｓ１）。
【００６０】
まず、逐次比較レジスタ回路３は、ＤＡ変換回路４の分解能である入力ビット数ｎ（ｎは２以上の自然数）を変数ｋに代入する（Ｓ２）。
【００６１】
次に、逐次比較レジスタ回路３は、逐次比較レジスタ回路３の含むレジスタのｋビット目を１として、レジスタの各ビットを比較結果データとして出力する（Ｓ３）。なお、逐次比較レジスタ回路３は、逐次比較動作の開始時に逐次比較レジスタ回路３の含むレジスタの各ビットを０にクリアする。したがって、逐次比較動作の開始時に逐次比較レジスタ回路３が出力する比較結果データは、たとえばｋ＝６の場合には、２進数で”１０００００”となる。
【００６２】
ＤＡ変換回路４は、逐次比較レジスタ回路３から受けた比較結果データの各ビットの論理レベルに応じた電圧を比較器２の非反転入力端子へ出力する。
【００６３】
比較器２は、容量素子Ｃａおよび容量素子Ｃｂの容量差を表わすノードＡ２の電圧ＶＡ２と、ノードＡＡ２の電圧すなわちＤＡ変換回路４から受けた電圧とを比較して、ノードＡ２の電圧ＶＡ２の方が大きいか、またはノードＡＡ２の電圧およびノードＡ２の電圧ＶＡ２が等しい場合には出力電圧を第３の電圧（接地電圧）とし、ノードＡＡ２の電圧の方が大きい場合には出力電圧を第１の電圧Ｖｄｄとする。
【００６４】
逐次比較レジスタ回路３は、比較器２から比較結果を表わす電圧を受けて、ノードＡ２の電圧ＶＡ２の方が大きい場合には（Ｓ４でＹＥＳ）、レジスタのｋビット目を１とすることを決定する（Ｓ５）。
【００６５】
一方、逐次比較レジスタ回路３は、比較器２から比較結果を表わす電圧を受けて、ノードＡＡ２の電圧の方が大きいか、またはノードＡＡ２の電圧およびノードＡ２の電圧ＶＡ２が等しい場合には（Ｓ４でＮＯ）、レジスタのｋビット目を０とすることを決定する（Ｓ６）。
【００６６】
次に、逐次比較レジスタ回路３は、変数ｋから１を引いた値を新たなｋとする（Ｓ７）。そして、逐次比較レジスタ回路３は、ｋが０である場合には（Ｓ８でＹＥＳ）、逐次比較動作を終了する。逐次比較動作の終了時にデジタル出力端子ｔ１に逐次比較レジスタ回路３から出力されている比較結果データが、２つの容量素子Ｃａおよび容量素子Ｃｂの容量差を表わすデジタル値となる（Ｓ９）。
【００６７】
一方、逐次比較レジスタ回路３は、ｋが０より大きい場合には（Ｓ８でＮＯ）、レジスタのｋビット目を１として、レジスタの各ビットを比較結果データとして出力し、新たなｋの値について逐次比較動作を行なう（Ｓ３）。
【００６８】
ところで、非特許文献１記載の容量検出回路および特許文献１記載の容量検出回路では、容量素子Ｃ１，Ｃ２に印加される静電力の大きさおよび向きが大きく変動し、センサの信頼性が低下するという問題点があった。
【００６９】
しかしながら、本実施の形態に係る容量検出回路では、制御回路１０がスイッチＳ１〜スイッチＳ３を制御することにより、容量素子Ｃａに印加される静電力を決定する電圧ＶＣａおよび容量素子Ｃｂに印加される静電力を決定する電圧ＶＣｂを、図２および図３の（ｃ）の状態では−Ｖｄｄ／２およびＶｄｄ／２とし、また、図２および図３の（ｆ）の状態ではＶｄｄ／２に比べて非常に小さい±０．１×（Ｖｄｄ／２）とする。すなわち、容量素子Ｃａに印加される静電力を決定する電圧ＶＣａおよび容量素子Ｃｂに印加される静電力を決定する電圧ＶＣｂの変動を、−Ｖｄｄ／２〜±０．１×（Ｖｄｄ／２）およびＶｄｄ／２〜±０．１×（Ｖｄｄ／２）と小さくすることができる。したがって、本実施の形態に係る容量検出回路では、容量素子Ｃａおよび容量素子Ｃｂに印加される静電力の変動を大幅に抑制することができ、容量素子に印加される静電力の変動に起因する信頼性低下を防ぐことができる。
【００７０】
さらに、本実施の形態に係る容量検出回路は、比較器２、逐次比較レジスタ回路３、ＤＡ変換回路４を用いて前述のような逐次比較動作を行なう。そして、逐次比較動作の終了時にデジタル出力端子ｔ１に逐次比較レジスタ回路３から出力されている比較結果データが、２つの容量素子Ｃａおよび容量素子Ｃｂの容量差を表わすデジタル値となる。したがって、本実施の形態に係る容量検出回路では、２つの容量素子Ｃａおよび容量素子Ｃｂの容量差を表わす電圧を所定の電圧と比較するために、特許文献１記載の容量検出回路にＡＤ変換回路を付加した場合と異なり、消費電力を増大させるアナログ回路としては、オペアンプを用いる必要がなく、ＡＤ変換回路に含まれる比較器のみを用いることで実現され、消費電力の増大を防ぐことができる。また、本実施の形態に係る容量検出回路では、センサの出力、すなわち２つの容量素子Ｃａおよび容量素子Ｃｂの容量差をデジタル値で得ることができる。
【００７１】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００７２】
＜第２の実施の形態＞
まず、比較のために、特許文献１記載の容量検出回路および非特許文献１記載の容量検出回路を組み合わせた容量検出回路の一例について説明する。
【００７３】
図５は、特許文献１記載の容量検出回路および非特許文献１記載の容量検出回路を組み合わせた容量検出回路の構成を示す機能ブロック図である。同図を参照して、この容量検出回路は、第１の実施の形態に係る容量検出回路に対して、さらに、スイッチＳ３と、容量素子Ｃｃとを備える。また、この容量検出回路は、第１の実施の形態に係る容量検出回路に対して、スイッチＳ３を備えない構成である。
【００７４】
スイッチＳ１は、一端が第１の電圧Ｖｄｄに接続されるか、第３の電圧（接地電圧）に接続されるか、またはフローティング状態となるかを切り替える。
【００７５】
スイッチＳ２は、一端が第１の電圧Ｖｄｄに接続されるか、第３の電圧（接地電圧）に接続されるか、またはフローティング状態となるかを切り替える。
【００７６】
容量素子Ｃａは、一端がスイッチＳ１の他端に接続される。容量素子Ｃｂは、一端がスイッチＳ２の他端に接続され、他端が容量素子Ｃａの他端に接続される。
【００７７】
比較器２は、反転入力端子が容量素子Ｃａおよび容量素子Ｃｂの接続点に接続され、非反転入力端子が第３の電圧（接地電圧）に接続される。
【００７８】
容量素子Ｃｃは、一端が容量素子Ｃａおよび容量素子Ｃｂの接続点に接続され、他端がＤＡ変換回路４の出力に接続される。
【００７９】
ＤＡ変換回路４は、逐次比較レジスタ回路３から受けた比較結果データの各ビットの論理レベルに応じた電圧を容量素子Ｃｃの他端へ出力する。そして、ＤＡ変換回路４の出力電圧は容量素子Ｃｃを介して比較器２の反転入力端子へ出力される。
【００８０】
以下、容量素子Ｃａおよび容量素子Ｃｂの接続点をノードＡ１、スイッチＳ１の他端および容量素子Ｃａの接続点をノードＢ１、スイッチＳ２の他端および容量素子Ｃｂの接続点をノードＣ１と称する。また、容量素子Ｃｃの容量値をＣｃとする。また、ＤＡ変換回路４の出力電圧をＶＤＡＣとする。
【００８１】
次に、本実施の形態に係る容量検出回路が２つの容量素子の容量差を検出する際の動作について説明する。
【００８２】
まず、制御回路１０は、ノードＡ１の初期電圧を接地電圧とするためにスイッチＳ４をオン状態とする。そして、制御回路１０は、スイッチＳ１の一端を第１の電圧Ｖｄｄに接続して、ノードＢ１の電圧を第１の電圧Ｖｄｄとする。また、制御回路１０は、スイッチＳ２の一端を第３の電圧（接地電圧）に接続して、ノードＣ１の電圧を第３の電圧（接地電圧）とする。そして、制御回路１０は、スイッチＳ４をオフ状態とする（以下、この状態を状態１と称する）。状態１において、ノードＡ１に蓄積された電荷、すなわち、容量素子Ｃａおよび容量素子Ｃｂに蓄積された電荷をＱＡ１とすると、ＱＡ１は以下の式で表わされる。
【００８３】
ＱＡ１＝Ｃａ×（０−Ｖｄｄ）＋Ｃｂ×０＝−Ｃａ×Ｖｄｄ・・・（Ｂ１）
次に、制御回路１０は、スイッチＳ１の一端を第３の電圧（接地電圧）に接続して、ノードＢ１の電圧を第３の電圧（接地電圧）とする。また、制御回路１０は、スイッチＳ２の一端を第１の電圧Ｖｄｄに接続して、ノードＣ１の電圧を第１の電圧Ｖｄｄとする（以下、この状態を状態２と称する）。状態２に遷移すると、逐次比較レジスタ回路３は前述の逐次比較動作を開始する。ノードＡ１の電圧をＶＡ１とすると、状態２において、ＱＡ１は以下の式で表わされる。
【００８４】
ＱＡ１
＝Ｃａ×（ＶＡ１−０）＋Ｃｂ×（ＶＡ１−Ｖｄｄ）＋Ｃｃ×（ＶＡ１−ＶＤＡＣ）
＝（Ｃａ＋Ｃｂ＋Ｃｃ）×ＶＡ１−Ｃｂ×Ｖｄｄ−Ｃｃ×ＶＤＡＣ・・・（Ｂ２）
電荷保存則より、状態１および状態２におけるノードＡ１に蓄積された電荷は等しいことから、以下の式が成立する。
【００８５】
−Ｃａ×Ｖｄｄ
＝（Ｃａ＋Ｃｂ＋Ｃｃ）×ＶＡ１−Ｃｂ×Ｖｄｄ−Ｃｃ×ＶＤＡＣ・・・（Ｂ３）
よって、ＶＡ１は以下の式で表わされる。
【００８６】
ＶＡ１
＝（（Ｃｂ−Ｃａ）×Ｖｄｄ＋Ｃｃ×ＶＤＡＣ）／（Ｃａ＋Ｃｂ＋Ｃｃ）・・・（Ｂ４）
したがって、容量素子Ｃａに印加されるノードＡ１を基準とした電圧、すなわちノードＢ１に印加されるノードＡ１を基準とした電圧をＶＣａとすると、状態１におけるＶＣａは以下の式で表わされる。
【００８７】
ＶＣａ＝−Ｖｄｄ・・・（Ｂ５）
また、状態２におけるＶＣａは以下の式で表わされる。
【００８８】
ＶＣａ＝ＶＡ１−０
＝（（Ｃｂ−Ｃａ）×Ｖｄｄ＋Ｃｃ×ＶＤＡＣ）／（Ｃａ＋Ｃｂ＋Ｃｃ）・・・（Ｂ６）
式（Ｂ６）から、ＤＡ変換回路４の出力電圧ＶＤＡＣに応じてＶＣａが変化することがわかる。また、逐次比較動作が終了すると、比較器２の反転入力端子、すなわちノードＡ１の電圧ＶＡ１が接地電圧となる。したがって、逐次比較動作の終了時のＶＣａは以下の式で表わされる。
【００８９】
ＶＣａ＝０−０＝０・・・（Ｂ７）
したがって、電圧ＶＣａは、−Ｖｄｄから０Ｖより大きい電圧値まで変動することがわかる。
【００９０】
容量素子Ｃｂに印加されるノードＡ１を基準とした電圧、すなわちノードＣ１に印加されるノードＡ１を基準とした電圧をＶＣｂとすると、状態１におけるＶＣｂは以下の式で表わされる。
【００９１】
ＶＣｂ＝０・・・（Ｂ８）
また、状態２におけるＶＣｂは以下の式で表わされる。
【００９２】
ＶＣｂ＝ＶＡ１−Ｖｄｄ
＝（（Ｃｂ−Ｃａ）×Ｖｄｄ＋Ｃｃ×ＶＤＡＣ）／（Ｃａ＋Ｃｂ＋Ｃｃ）−Ｖｄｄ・・・（Ｂ９）
また、逐次比較動作の終了時のＶＣｂは以下の式で表わされる。
【００９３】
ＶＣｂ＝−Ｖｄｄ・・・（Ｂ１０）
したがって、電圧ＶＣｂは、−Ｖｄｄから０Ｖまで変動することがわかる。
【００９４】
［構成および基本動作］
次に、本発明の第２の実施の形態に係る容量検出回路について説明する。図６は、本発明の第２の実施の形態に係る容量検出回路の構成を示す機能ブロック図である。同図を参照して、容量検出回路は、第１の実施の形態に係る容量検出回路に対して、さらに、容量素子Ｃｃを備える。
【００９５】
比較器２は、反転入力端子が容量素子Ｃａおよび容量素子Ｃｂの接続点に接続され、非反転入力端子が第２の電圧Ｖｄｄ／２に接続される。
【００９６】
容量素子Ｃｃは、一端が容量素子Ｃａおよび容量素子Ｃｂの接続点に接続され、他端がＤＡ変換回路４の出力に接続される。
【００９７】
ＤＡ変換回路４は、逐次比較レジスタ回路３から受けた比較結果データの各ビットの論理レベルに応じた電圧を容量素子Ｃｃの他端へ出力する。そして、ＤＡ変換回路４の出力電圧は容量素子Ｃｃを介して比較器２の反転入力端子へ出力される。
【００９８】
次に、本実施の形態に係る容量検出回路が２つの容量素子の容量差を検出する際の動作について説明する。
【００９９】
まず、本実施の形態に係る容量検出回路における各ノードおよび各スイッチの状態は、第１の実施の形態に係る容量検出回路と同様に、図２および図３で示される。すなわち、本実施の形態に係る容量検出回路における制御回路１０が行なうスイッチＳ１〜スイッチＳ３の制御は、第１の実施の形態に係る容量検出回路と同様である。
【０１００】
次に、本実施の形態に係る容量検出回路の差動容量型センサ部１を構成する容量素子Ｃａおよび容量素子Ｃｂに印加される静電力について説明する。以下、スイッチＳ３、容量素子Ｃａ、容量素子Ｃｂの接続点をノードＡ３、スイッチＳ１の他端および容量素子Ｃａの接続点をノードＢ３、スイッチＳ２の他端および容量素子Ｃｂの接続点をノードＣ３と称する。また、容量素子Ｃａの容量値をＣａとし、容量素子Ｃｂの容量値をＣｂとし、容量素子Ｃｃの容量値をＣｃとする。また、ＤＡ変換回路４の出力電圧をＶＤＡＣとする。
【０１０１】
まず、図２および図３の（ｃ）の状態においては、ノードＡ３の電圧ＶＡ２はＶｄｄ／２であり、また、ノードＢ３の電圧はＶｄｄであるから、容量素子Ｃａに印加されるノードＡ３を基準とした電圧、すなわちノードＢ３に印加されるノードＡ３を基準とした電圧をＶＣａとすると、ＶＣａは以下の式で表わされる。
【０１０２】
ＶＣａ＝−Ｖｄｄ／２・・・（Ｃ１）
式（Ｂ５）および式（Ｃ１）から、本実施の形態に係る容量検出回路におけるＶＣａの方が図５に示す容量検出回路のＶＣａよりも小さくなっている。
【０１０３】
ここで、ノードＡ３に蓄積された電荷、すなわち、容量素子Ｃａおよび容量素子Ｃｂに蓄積された電荷をＱＡ３とすると、ＱＡ３は以下の式で表わされる。
【０１０４】
ＱＡ３＝Ｃａ×（Ｖｄｄ／２−Ｖｄｄ）＋Ｃｂ×（Ｖｄｄ／２−０）＝（Ｃｂ−Ｃａ）×Ｖｄｄ／２・・・（Ｃ２）
次に、図２および図３の（ｆ）の状態においては、ＱＡ３は以下の式で表わされる。
【０１０５】
ＱＡ３＝Ｃａ×（ＶＡ３−Ｖｄｄ／２）＋Ｃｂ×（ＶＡ３−Ｖｄｄ／２）＋Ｃｃ×（ＶＡ３−ＶＤＡＣ）
＝（Ｃａ＋Ｃｂ＋Ｃｃ）×ＶＡ３−（Ｃａ＋Ｃｂ）×Ｖｄｄ／２−Ｃｃ×ＶＤＡＣ・・・（Ｃ３）
電荷保存則より、図２および図３の（ｄ）の状態および図２および図３の（ｆ）の状態におけるノードＡ３に蓄積された電荷は等しいことから、以下の式が成立する。
（Ｃｂ−Ｃａ）×Ｖｄｄ／２＝（Ｃａ＋Ｃｂ＋Ｃｃ）×ＶＡ３−（Ｃａ＋Ｃｂ）×Ｖｄｄ／２−Ｃｃ×ＶＤＡＣ・・・（Ｃ４）
式（Ｃ４）から、ＶＡ３は以下の式で表わされる。
【０１０６】
ＶＡ３＝（Ｃｂ×Ｖｄｄ＋Ｃｃ×ＶＤＡＣ）／（Ｃａ＋Ｃｂ＋Ｃｃ）・・・（Ｃ５）
容量素子Ｃａの他端ノードＢ３の電圧はＶｄｄ／２であるから、容量素子Ｃａに印加されるノードＡ２を基準とした電圧ＶＣａは、以下の式で表わされる。
【０１０７】
ＶＣａ＝（（Ｃｂ×Ｖｄｄ＋Ｃｃ×ＶＤＡＣ）／（Ｃａ＋Ｃｂ＋Ｃｃ）−Ｖｄｄ／２・・・（Ｃ６）
簡単化のためにＣｃ＜＜Ｃａ＋Ｃｂのケースを考えると、式（Ｃ６）は以下のように表わせる。
【０１０８】
ＶＣａ＝（（Ｃｂ×Ｖｄｄ＋Ｃｃ×ＶＤＡＣ）／（Ｃａ＋Ｃｂ）−Ｖｄｄ／２
＝（Ｖｄｄ／２）×（Ｃｂ−Ｃａ）／（Ｃａ＋Ｃｂ）＋Ｃｃ×ＶＤＡＣ／（Ｃａ＋Ｃｂ）・・・（Ｃ７）
ここで、図５に示す容量検出回路の状態２におけるＶＣａを表わす式（Ｂ６）を、同様にＣｃ＜＜Ｃａ＋Ｃｂのケースで考えると、式（Ｂ６）は以下のように表わせる。
【０１０９】
（（Ｃｂ−Ｃａ）×Ｖｄｄ＋Ｃｃ×ＶＤＡＣ）／（Ｃａ＋Ｃｂ＋Ｃｃ）
＝Ｖｄｄ×（Ｃｂ−Ｃａ）／（Ｃａ＋Ｃｂ）＋Ｃｃ×ＶＤＡＣ／（Ｃａ＋Ｃｂ）・・・（Ｃ８）
式（Ｃ７）および式（Ｃ８）から、式（Ｃ８）の第一項のＶｄｄが、式（Ｃ７）ではＶｄｄ／２と小さくなっている。
【０１１０】
次に、逐次比較動作が終了すると、比較器２の反転入力端子、すなわちノードＡ３の電圧ＶＡ３が第２の電圧Ｖｄｄ／２となる。したがって、逐次比較動作の終了時のＶＣａは以下の式で表わされる。
【０１１１】
ＶＣａ＝Ｖｄｄ／２−Ｖｄｄ／２＝０・・・（Ｃ９）
これは、図５に示す容量検出回路と同様である。また、容量素子Ｃｂに印加されるノードＡ３を基準とした電圧、すなわちノードＣ３に印加されるノードＡ３を基準とした電圧についても、ＶＣａと同様の最大値および変動幅となる。
【０１１２】
したがって、本実施の形態に係る容量検出回路では、特許文献１記載の容量検出回路および非特許文献１記載の容量検出回路を組み合わせた図５に示す容量検出回路と比べて、ＶＣａの最大値および変動幅、すなわち、容量素子Ｃａおよび容量素子Ｃｂに印加される静電力の変動を大幅に抑制することができ、容量素子に印加される静電力の変動に起因する信頼性低下を防ぐことができる。
【０１１３】
また、本実施の形態に係る容量検出回路は、第１の実施の形態に係る容量検出回路と同様に、比較器２、逐次比較レジスタ回路３、ＤＡ変換回路４を用いて前述のような逐次比較動作を行なう。そして、逐次比較動作の終了時にデジタル出力端子ｔ１に逐次比較レジスタ回路３から出力されている比較結果データが、２つの容量素子Ｃａおよび容量素子Ｃｂの容量差を表わすデジタル値となる。したがって、本実施の形態に係る容量検出回路では、第１の実施の形態に係る容量検出回路と同様に、２つの容量素子Ｃａおよび容量素子Ｃｂの容量差を表わす電圧を所定の電圧と比較するために、消費電力を増大させるアナログ回路としては、オペアンプを用いる必要がなく、ＡＤ変換回路に含まれる比較器のみを用いることで実現され、消費電力の増大を防ぐことができる。また、本実施の形態に係る容量検出回路では、センサの出力、すなわち２つの容量素子Ｃａおよび容量素子Ｃｂの容量差をデジタル値で得ることができる。
【０１１４】
［変形例］
本発明は、上記実施の形態に限定されるものではなく、たとえば以下の変形例も含まれる。
【０１１５】
（１）  第２の電圧および第３の電圧
本発明の実施の形態に係る容量検出回路では、第２の電圧は第１の電圧Ｖｄｄの１／２の電圧であり、また、第３の電圧は接地電圧である構成としたが、これに限定するものではない。
【０１１６】
第１の電圧Ｖｄｄを電源電圧とし、第３の電圧を接地電圧とし、第２の電圧を電源電圧の半分とする構成は、簡単な回路で実現でき、また、容量検出回路の容量差の検出範囲を大きくすることができることから好ましいが、第２の電圧が第１の電圧より小さく、かつ、第３の電圧が第２の電圧より小さい構成であれば、容量素子に印加される静電力の変動に起因する信頼性低下を防ぐという本発明の目的を達成することが可能である。
【０１１７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１１８】
【図１】本発明の第１の実施の形態に係る容量検出回路の構成を示す機能ブロック図である。
【図２】本発明の第１の実施の形態に係る容量検出回路における各ノードの状態を示すタイムチャートである。
【図３】本発明の第１の実施の形態に係る容量検出回路における各スイッチの状態を示すタイムチャートである。
【図４】本発明の第１の実施の形態に係る容量検出回路が行なう逐次比較動作を示すフローチャートである。
【図５】特許文献１記載の容量検出回路および非特許文献１記載の容量検出回路を組み合わせた容量検出回路の構成を示す機能ブロック図である。
【図６】本発明の第２の実施の形態に係る容量検出回路の構成を示す機能ブロック図である。
【符号の説明】
【０１１９】
Ｓ１〜Ｓ４  スイッチ、１  差動容量型センサ部、２  比較器、３  逐次比較レジスタ回路、４  ＤＡ変換回路、１０  制御回路、Ｃ１，Ｃ２，Ｃａ，Ｃｂ，Ｃｃ  容量素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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