(57)【要約】【課題】  アナログ処理を行わず、ディジタル信号処理のみでノイズ低減を行うことにより、安価に構成できると共に高品位な出力を得ることができるＤ級増幅器を提供する。【解決手段】  このＤ級増幅器は、ジッタのないマスタークロックΦｐに基づいて、キャリア信号Ｐｃｔを生成しＰＷＭ回路１３へ出力する。また、位相比較器１９、ループフィルタ２２、キャリア発振器２１によるディジタルＰＬＬによって、生成したキャリア信号Ｐｃｔとサンプリング信号ＳＬとの同期をとる。これにより、サンプリング信号ＳＬに含まれるジッタの影響を受けないキャリア信号Ｐｃｔを生成することができる。また、サンプリング信号ＳＬとキャリア信号Ｐｃｔとの位相差を帰還回路１４を介してフィードバックする。これにより、サンプリング信号ＳＬとマスタークロックΦｐの僅かなずれによって生じるジッタを除去する。【選択図】    図１
2006262261.tif 000002
【特許請求の範囲】
【請求項１】
サンプリング信号と、該サンプリング信号に同期して逐次入力されるディジタルデータとを入力して、前記ディジタルデータに対応するパルス幅変調信号を出力するＤ級増幅器において、
一定周期のマスタークロックを発生するマスタークロック発生手段と、
前記サンプリング信号とキャリア発振器から出力されるキャリア信号との位相差を検出する位相比較器と、
前記位相比較器の出力が加えられるループフィルタと、
前記ループフィルタの出力に対応する周波数のキャリア信号を前記マスタークロック発生手段から出力されるマスタークロックに基づいて生成し出力する前記キャリア発振器と、
前記キャリア発振器から出力されるキャリア信号に基づいて入力されるディジタルデータをパルス幅変調信号に変換するパルス幅変調回路と、
前記位相比較器の出力を前記パルス幅変調回路の入力側へ戻すフィルタ回路と、
を具備することを特徴とするＤ級増幅器。
【請求項２】
前記位相比較器は、前記サンプリング信号のエッジを検出するエッジ検出回路と、前記エッジ検出回路の検出出力を受けて前記キャリア信号をラッチするラッチ回路とから構成されていることを特徴とする請求項１に記載のＤ級増幅器。
【請求項３】
サンプリング信号と、該サンプリング信号に同期して逐次入力されるディジタルデータとを入力して、前記ディジタルデータに対応するパルス幅変調信号を出力するＤ級増幅器において、
一定周期のマスタークロックを発生するマスタークロック発生手段と、
前記マスタークロック発生手段から出力されるマスタークロックに基づいてキャリア信号を生成し出力するキャリア発振器と、
前記サンプリング信号と前記キャリア発振器から出力されるキャリア信号との位相差を検出する第１の位相比較器と、
入力されるディジタルデータに基づいて補間関数を求め、求めた補間関数に前記第１の位相比較器の出力を代入して補間済みデータを生成し出力する補間回路と、
前記キャリア発振器から出力されるキャリア信号に基づいて前記補間回路から出力される補間済みデータをパルス幅変調信号に変換するパルス幅変調回路と、
を具備することを特徴とするＤ級増幅器。
【請求項４】
前記マスタークロックと前記サンプリング信号との位相差を検出する第２の位相比較器と、前記第２の位相比較器の出力を前記パルス幅変調回路の入力側へ戻すフィルタ回路とをさらに設けたことを特徴とする請求項３に記載のＤ級増幅器。
【請求項５】
前記フィルタ回路は、前記第２の位相比較器の出力と前記パルス幅変調回路の量子化ノイズとを加算する加算器と、前記加算器の出力を前記パルス幅変調回路の入力側へ戻すディジタルフィルタとから構成されることを特徴とする請求項１または請求項４に記載のＤ級増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力されるＰＣＭ（Pulse Code Moduration）音声（楽音）データをＰＷＭ（Pulse Width Moduration）信号に変換し、増幅して出力するＤ級増幅器（ディジタルアンプとも言われる）に係り、特に、出力ノイズの低減を図ったＤ級増幅器に関する。
【背景技術】
【０００２】
周知のように、この種のＤ級増幅器においては、ＰＷＭ変換のクロックにジッタがあると、そのジッタがそのまま出力ノイズとして表れてしまう。また、ＰＷＭ変換におけるディジタル処理での下位ビットの切り捨てなどの演算誤差も出力でのノイズとなる。そこで、従来のＤ級増幅器においては、特許文献１に記載されるように、Ｄ級増幅器の出力をローパスフィルタを通してアナログ信号に変換して負荷（スピーカ）へ供給すると共に、該アナログ信号をＡ／Ｄ変換器によってディジタルデータに変換し、入力側へフィードバックするという処理が行われた。しかしながら、このような処理は、高精度のＡ／Ｄ変換器を必要とすることから部品点数が多くなり、回路が複雑、かつ高価になる欠点があった。
【０００３】
また、入力されるＰＣＭ音声（音声とは、音声に限るものではなく、楽音など音全般を意味する）データをアナログ信号に変換した後、ＰＷＭ信号に変換するアンプも実用化されている。このアンプの場合はアナログ処理であるので、出力のフィードバックを容易に行うことができる。しかしながら、ＰＷＭの処理をアナログ処理によって行う場合、入力ディジタルデータ等の信号や外部信号の影響を受けやすい問題があった。
また、特許文献２には、ΔΣ変調を用いたＤ級増幅器が開示されている。しかし、このＤ級増幅器は、ΔΣ変調を利用しているため、周波数が高く、電力効率が悪い欠点がある。また、フィードバックを定電圧スイッチの出力から行っているので、入力クロックとは非同期となり、正しいフィードバックが行えない問題がある。
【０００４】
次に、従来のディジタル処理のみによるＤ級増幅器について説明する。図１７はＤ級増幅器の一例を示すブロック図であり、この図において、１はＰＣＭ音声データＰＤが入力される加算器、２は加算器１から出力される音声データをＰＷＭ信号に変換するＰＷＭ回路、３は量子化ノイズ除去のための帰還回路である。ここで、量子化ノイズとは、ＰＷＭ回路２の分解能に限度があるため発生するノイズであり、例えば、入力ＰＣＭ音声データが１６ビットで、ＰＷＭ回路２の分解能が１０ビットである場合は、加算器１から出力される１６ビットの内の下位６ビットが量子化ノイズとして帰還回路３へ入力される。帰還回路３は積分回路（ＦＩＲフィルタ）によって構成され、ＰＷＭ出力の伝達関数が、
１／（１−Ｈ（ｚ））
となる回路である。この帰還回路３の出力データは加算器１において入力ＰＣＭ音声データに加算される。これにより、低域での量子化ノイズを抑圧し、分解能を向上させることができる。
【０００５】
４は入力ＰＣＭ音声データに同期したサンプリング信号ＳＬが入力される逓倍回路である。この逓倍回路はＰＬＬによって構成され、サンプリング信号の周波数の逓倍した周波数のパルス信号を出力する。５はキャリア発振器であり、逓倍回路４から出力されるパルス信号に基づいて、０から順次増加し一定値に達した時点でリセットされる鋸歯状（または三角波）のキャリア信号（ディジタル信号）Ｐｃｔを発生し、ＰＷＭ回路２へ出力する。ＰＷＭ回路２は、キャリア信号Ｐｃｔのリセット時点で立ち上がり、キャリア信号が加算器１の出力データと一致した時点で立ち下がるＰＷＭ信号を生成し、出力スイッチング回路６へ出力する。出力スイッチング回路６は、ＰＷＭ回路２の出力を増幅し、ローパスフィルタを介して負荷（スピーカ）へ出力する。
【０００６】
ところで、上述したＤ級増幅器にあっては、ＰＬＬによる逓倍回路４を用いているので、ジッタが発生しやすく、このジッタが出力ノイズとして現れてしまう。また、外部から供給されるサンプリング信号にもノイズが含まれる場合が多く、このサンプリング信号のノイズもＰＷＭ信号にジッタを生じさせる。
なお、Ｄ級増幅器についての従来文献として特許文献３が知られている。
【特許文献１】特開昭59-183510号公報
【特許文献２】特許第3445177号公報
【特許文献３】特開平3-36099号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記事情を考慮してなされたもので、その目的は、アナログ信号処理を行わず、ディジタル信号処理のみでノイズ低減を行うことにより、安価に構成できると共に高品位な出力を得ることができるＤ級増幅器を提供することにある。
【課題を解決するための手段】
【０００８】
この発明は上述した課題を解決するためになされたもので、請求項１に記載の発明は、サンプリング信号と、該サンプリング信号に同期して逐次入力されるディジタルデータとを入力して、前記ディジタルデータに対応するパルス幅変調信号を出力するＤ級増幅器において、一定周期のマスタークロックを発生するマスタークロック発生手段と、前記サンプリング信号とキャリア発振器から出力されるキャリア信号との位相差を検出する位相比較器と、前記位相比較器の出力が加えられるループフィルタと、前記ループフィルタの出力に対応する周波数のキャリア信号を前記マスタークロック発生手段から出力されるマスタークロックに基づいて生成し出力する前記キャリア発振器と、前記キャリア発振器から出力されるキャリア信号に基づいて入力されるディジタルデータをパルス幅変調信号に変換するパルス幅変調回路と、前記位相比較器の出力を前記パルス幅変調回路の入力側へ戻すフィルタ回路とを具備することを特徴とするＤ級増幅器である。
【０００９】
請求項２に記載の発明は、前記位相比較器は、請求項１に記載のＤ級増幅器において、前記サンプリング信号のエッジを検出するエッジ検出回路と、前記エッジ検出回路の検出出力を受けて前記キャリア信号をラッチするラッチ回路とから構成されていることを特徴とする。
【００１０】
請求項３に記載の発明は、サンプリング信号と、該サンプリング信号に同期して逐次入力されるディジタルデータとを入力して、前記ディジタルデータに対応するパルス幅変調信号を出力するＤ級増幅器において、一定周期のマスタークロックを発生するマスタークロック発生手段と、前記マスタークロック発生手段から出力されるマスタークロックに基づいてキャリア信号を生成し出力するキャリア発振器と、前記サンプリング信号と前記キャリア発振器から出力されるキャリア信号との位相差を検出する第１の位相比較器と、入力されるディジタルデータに基づいて補間関数を求め、求めた補間関数に前記第１の位相比較器の出力を代入して補間済みデータを生成し出力する補間回路と、前記キャリア発振器から出力されるキャリア信号に基づいて前記補間回路から出力される補間済みデータをパルス幅変調信号に変換するパルス幅変調回路とを具備することを特徴とするＤ級増幅器である。
【００１１】
請求項４に記載の発明は、請求項３に記載のＤ級増幅器において、前記マスタークロックと前記サンプリング信号との位相差を検出する第２の位相比較器と、前記第２の位相比較器の出力を前記パルス幅変調回路の入力側へ戻すフィルタ回路とをさらに設けたことを特徴とする。
請求項５に記載の発明は、請求項１または請求項４に記載のＤ級増幅器において、前記フィルタ回路は、前記第２の位相比較器の出力と前記パルス幅変調回路の量子化ノイズとを加算する加算器と、前記加算器の出力を前記パルス幅変調回路の入力側へ戻すディジタルフィルタとから構成されることを特徴とする。
【発明の効果】
【００１２】
この発明によれば、アナログ信号処理を行わず、ディジタル信号処理のみでノイズ低減を行うことができ、これにより、安価に構成できると共に高品位な出力を得ることができる効果がある。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の第１の実施の形態によるＤ級増幅器の構成を示すブロック図である。この図において、符号１１はＰＣＭ音声（音声とは、音声に限るものではなく、楽音など音全般を意味する）データＰＤが入力される入力端子、１２は加算器、１３は加算器１２から出力される音声データをキャリア信号Ｐｃｔに基づいてＰＷＭ信号に変換するＰＷＭ回路、１４はＰＷＭ回路１３の量子化ノイズを抑圧するための帰還回路であり、その出力が加算器１２へ入力される。１５は出力スイッチング回路であり、この出力スイッチング回路の出力がローパスフィルタを介して負荷（スピーカ）へ加えられる。なお、上述した構成は図１７における構成要素１、２、３、６と同じである。
【００１４】
１８はＰＣＭ音声データＰＤに同期したサンプリング信号ＳＬが加えられる端子であり、この端子１８へ加えられたサンプリング信号ＳＬは位相比較器１９に入力される。一方、２０はマスタークロック発生回路であり、水晶振動子に基づいてマスタークロックΦｐを発生し、キャリア発振器２１へ出力する。キャリア発振器２１はマスタークロックΦｐに基づいて、ループフィルタ２２の出力に対応する周波数の鋸歯状のキャリア信号（ディジタル信号）Ｐｃｔを生成し、ＰＷＭ回路１３および位相比較器１９へ出力する。位相比較器１９は、サンプリング信号ＳＬとキャリア信号Ｐｃｔの位相差を検出し、ループフィルタ（ローパスフィルタ）２２を介してキャリア発振器２１へ出力すると共に、帰還回路１４へ出力する。
【００１５】
以上の構成において、位相比較器１９、ループフィルタ２２、キャリア発振器２１がディジタルＰＬＬ（フェイズロックドループ）を構成しており、これにより、キャリア信号Ｐｃｔがサンプリング信号ＳＬと同期するようにループ制御される。
【００１６】
図２は図１に示す回路の要部をさらに具体的に示したブロック図である。この図に示すように、図１のＰＷＭ回路１３は図２の比較器１３ａおよびセット−リセットフリップフロップ１３ｂによって構成され、図１の位相比較器１９が図２のエッジ検出回路１９ａおよびラッチ１９ｂから構成され、図１のキャリア発振器２１が図２のカウンタ２１ａによって構成されている。
【００１７】
このような構成において、エッジ検出回路１９ａはサンプリング信号ＳＬの立ち下がりエッジを検出し、検出信号をラッチ１９ｂへ出力する。ラッチ１９ｂは、その検出信号を受け、カウンタ２１ａから出力されるキャリア信号Ｐｃｔをラッチし、ループフィルタ２２および帰還回路１４（図１）へ出力する。ここで、ラッチ１９ｂに読み込まれるデータがサンプリング信号ＳＬとキャリア信号Ｐｃｔの位相差を示している（図４（ロ）および（ニ）参照）。カウンタ２１ａはループフィルタ２２の出力値にしたがってリセットされる。カウンタ２１ａのリセット信号であるキャリアパルスをフリップフロップ１３ｂのセット端子へ出力する。カウンタ２１ａは０００・・・００から１１１・・・１１までカウントアップし、１１１・・・１１の時キャリアパルスを出力する。音声データは、通常２の補数を使うため、カウンタ出力Ｐｃｔを２の補数として扱う（図２参照）。
【００１８】
比較器１３ａは加算器１２（図１）の出力音声データとカウンタ２１ａから出力されるキャリア信号Ｐｃｔとを比較し、両者が一致した時点でパルス信号をフリップフロップ１３ｂへ出力する。フリップフロップ１３ｂは、上述したように、カウンタ２１ａから出力されるキャリアパルスによってセットされて”Ｈ”レベルの信号を出力し、比較器１３ａの出力パルスによってリセットされ、”Ｌ”レベルの信号を出力する。すなわち、フリップフロップ１３ｂの出力が加算器１２（図１）の出力音声データに対応するパルス幅の信号となる。そして、このフリップフロップ１３ｂの出力が図１に示す出力スイッチング回路１５およびローパスフィルタを介して負荷へ加えられる。
【００１９】
また、ラッチ１９ｂの出力データは、帰還回路１４に入力され、帰還回路１４においてＰＷＭ回路１３の量子化ノイズと加算され、帰還回路１４を構成するＦＩＲフィルタを通して加算器１２へ入力される。これにより、サンプリング信号ＳＬとマスタークロックΦｐとの位相差によって生じるジッタが振幅方向の大きさに換算され抑圧される。
【００２０】
図３は、図１における帰還回路１４を具体的に記載したブロック図であり、この図において、１４ａはＰＷＭ回路１３から出力される量子化ノイズと位相比較器１９から出力される位相差データのレベルを合わせて加算する加算器、１４ｂ〜１４ｄは入力されるデータをクロックパルスの１周期遅延させて出力する遅延回路、１４ｅ〜１４ｇは乗算器、１４ｋは位相差データのレベルを合わせる乗算器、１４ｈ〜１４ｊは加算器でありこれらによってＦＩＲフィルタが構成されている。
【００２１】
図４は上述した図１の回路各部の波形を示す波形図であり、（イ）は入力ＰＣＭ音声データＰＤ、（ロ）はサンプリング信号ＳＬ、（ハ）はキャリア信号Ｐｃｔに同期したキャリアパルス、（ニ）はキャリア信号Ｐｃｔ、（ホ）は位相比較器１９の出力（ラッチ１９ｂの出力）、（ヘ）はＰＷＭ出力をそれぞれ示している。この図において、（ａ）区間はＳＬの立ち下がり時Ｐｃｔは負の値のため、位相比較器１９の出力は負の値となっており、加算器１２へ負帰還されることによってノイズを低減することができる。ＳＬとＰｃｔが同期状態であれば、位相比較器１９の出力は−１〜０程度となり、帰還する値は小さなものとなる。位相差があればそれに応じて帰還する。
【００２２】
図５も同様に各部の波形を示す波形図であり、（イ）〜（ヘ）はそれぞれサンプリング信号ＳＬ、キャリアパルス、位相比較器１９の出力、ＰＷＭ変換タイミング、ＰＷＭ回路１３から出力される量子化ノイズ、ＰＷＭ回路１３の出力を示している。図の（ハ）〜（ホ）に示すように、図１の回路はＰＷＭの量子化ノイズとディジタルＰＬＬの位相誤差を同列に扱い、ＰＷＭ信号にフィードバックすることができる。
【００２３】
以上述べたように、図１のＤ級増幅器は、ジッタのないマスタークロックΦｐに基づいてキャリア信号Ｐｃｔを生成し、ディジタルＰＬＬによって、生成したキャリア信号Ｐｃｔとサンプリング信号ＳＬとの同期をとるようになっている。これにより、サンプリング信号ＳＬに含まれるジッタ（ノイズ）の影響を受けないキャリア信号Ｐｃｔを生成することができる。また、サンプリング信号ＳＬの立ち下がり時Ｐｃｔは負の値のため、位相比較器１９の出力は負の値となっており、加算器１２へ負帰還されることによってノイズを低減することができる。これにより、サンプリング信号ＳＬとマスタークロックΦｐの僅かなずれ（マスタークロックΦｐの分解能に基づく）によって生じるジッタを除去することができる。
【００２４】
なお、ＰＬＬはアナログで構成してもよいが、帰還回路１４に加える際にＡ／Ｄ変換が必要となるので、ディジタルＰＬＬで構成する方が望ましい。ディジタルＰＬＬであれば、図１の回路のように、サンプリング信号ＳＬとキャリア信号Ｐｃｔとの位相差をディジタルデータによって容易に得ることができる。また、位相差のフィードバックは、帰還回路１４がない場合や共用したくない場合には、別にフィートバック回路Ｈｐ（ｚ）を設けてもよい。
【００２５】
次に、この発明の第２の実施形態について図６、図７を参照して説明する。
図６はこの発明の第２の実施形態によるＤ級増幅器の構成を示すブロック図であり、この図において、図１の各部に対応する部分には同一の符号を付し、その説明を省略する。この図に示す回路が図１の回路と異なる点は、ＰＬＬ回路を用いておらず、キャリア発振器２１がマスタークロック発生回路２０から出力されるマスタークロックΦｐのみに基づいてキャリア信号Ｐｃｔを生成し出力する点、入力端子１１と加算器１２の間にＦＩＲフィルタによる補間回路２５が設けられている点、および、サンプリング信号ＳＬとキャリア信号Ｐｃｔの位相差が位相比較器１９において検出され、その検出結果を示す位相差データＳＰＣ１が補間回路２５に入力される点である。
【００２６】
次に、補間回路２５について詳述する。図６の実施形態によれば、サンプリング信号ＳＬとキャリア信号Ｐｃｔとの同期がとられておらず、この結果、図７に示すように、サンプリング信号ＳＬ（図７（イ））とキャリア信号Ｐｃｔに同期したキャリアパルス（図７（ロ））の位相は同図（ハ）に示すように、徐々にずれていく。そこで、補間回路２５は、入力ＰＣＭ音声データから補間関数を求め（図７（ニ）参照）、求めた補間関数に位相差データＳＰＣ１を代入して補間済みデータを求め、出力する（図７（ホ））。具体的には、補間関数を、例えば、
ａｘ＋ｂ
とし、図７における時刻ｔａにおける補間済みデータを求める場合、時刻ｔ１、ｔ２におけるＰＣＭ音声データから時刻ｔ１−ｔ２間の補間関数の係数ａ、ｂを求め、これにより得られた補間関数のｘに位相差データＳＰＣ１を代入して補間済みデータを求める。
【００２７】
上述した補間関数は、次数が高いほどノイズが少なくなるが、係数の計算が膨大になる。その場合、図６に示すように、予め係数メモリ２６を用意しておき、ＦＩＲフィルタの係数を位相差データＳＰＣ１によって選ぶようにすれば容易に次数を上げることができる。
【００２８】
次に、この発明の第３の実施形態について説明する。
上述した第２の実施形態によれば、マスタークロックΦｐ以下の分解能がないため、マスタークロックΦｐ以下は前置ホールドを行ってリサンプリングしたことになり、これが折り返しノイズとして発生してしまう。図８はこの状態を説明するための図であり、この図において黒丸は入力ＰＣＭ音声データを示し、Φｐがマスタークロックを示している。この図に示すように、黒丸の入力データが前置ホールドされ、次のマスタークロックΦｐの立ち上がり（破線）でリサンプリングされ、ＰＷＭ信号に変換される。この図に示すマスタークロックΦｐの立ち上がりと入力データタイミングとの差がジッタとなる。周波数で考察すると、図９に示すように、前置ホールドでは実線のような応答波形となり、これとは周波数の異なるΦｐで折り返され、オリジナルの周波数領域にノイズとなって表れる。
【００２９】
そこで、上述したクロック誤差を振幅方向に換算し、ノイズシェーピング回路として動作させ、ジッタによるノイズを削減することが考えられる。図１０はこの考えの基に作成した回路であり、この図において、３１は入力ＰＷＭ音声信号ＰＤに定数を乗算する乗算器、３２は乗算器３１の出力データが入力される加算器、３３は加算器３２の出力データをＰＷＭ信号に変換するＰＷＭ回路である。このＰＷＭ回路３３はマスタークロックΦｐに基づいてキャリア信号を生成するキャリア発振器を内蔵しており、そのキャリア信号を使用して加算器３２の出力をＰＷＭ信号に変換し、また、キャリア信号に同期したキャリアパルスＣＰを位相比較器３４へ出力する。位相比較器３４は、サンプリング信号ＳＬ（図１１（イ））とキャリアパルスＣＰ（図１１（ロ））の位相差を検出し、位相差データＳＰＣ１を乗算器３５へ出力する。
【００３０】
乗算器３５は乗算器３１の出力データに位相差データＳＰＣ１を乗算し、乗算結果を加算器３６へ出力する。加算器３６はＰＷＭ回路３３から出力される量子化ノイズと乗算器３５の出力とを加算し、加算結果をノイズシェーパ３７へ出力する。ノイズシェーパ３７は、加算器３６の出力をクロックパルスの１クロック遅延させる遅延回路３８と、遅延回路３８の出力をクロックパルスの１クロック遅延させる遅延回路３９と、遅延回路３９の出力をクロックパルスの１クロック遅延させる遅延回路４０と、遅延回路３８、３９、４０の各出力にそれぞれ一定値を乗算する乗算器４１〜４３と、乗算器４２、４３の出力を加算する加算器４５と、加算器４５の出力と乗算器４１の出力とを加算する加算器４４とから構成されるＦＩＲフィルタであり、加算器４４の出力が加算器３２へ加えられる。加算器３２は上述したノイズシェーパ３７の出力と乗算器３１の出力を加算し、加算結果をＰＷＭ回路３３へ出力する。
【００３１】
上記の構成によれば、サンプリング信号ＳＬとマスタークロックΦｐとの位相差に基づくノイズが、量子化ノイズと共に入力側へフィードバックされて抑圧される。この結果、入力サンプリング信号ＳＬからマスタークロックΦｐに変換する際のリサンプリングによる折り返しがないため、高周波・大振幅時の高調波が少ないメリットが生じる。
しかしながら、位相差データＳＰＣ１の値が大きいとノイズが大きくなり、ノイズシェーパ３７によるノイズ抑圧ができなくなる。そこで、この点を改良したこの発明の第３の実施形態を以下に説明する。
【００３２】
図１２は同実施形態によるＤ級増幅器の構成を示すブロック図であり、この図において、図６の各部と対応する部分には同一の符号を付しその説明を省略する。この図に示す回路が図６に示す回路と異なる点は、図６の位相比較器１９に代えて位相比較器５０が設けられている点である。この位相比較器５０は、入力サンプリング信号ＳＬとキャリア発振器２１から出力されるキャリアパルスＣＰとの位相差を検出し、位相差データＳＰＣ１を補間回路２５へ出力すると共に、入力サンプリング信号ＳＬとマスタークロックΦｐとの位相差を検出し、位相差データＳＰＣ２を帰還回路１４へ出力する。
【００３３】
補間回路２５は図６において説明したように、ＰＣＭ音声データＰＤに基づいて補間関数を求め、求めた補間関数に位相差データＳＰＣ１を代入して補間済み音声データを求め、加算器１２へ出力する。これにより、位相差データＳＰＣ１に基づくノイズが補正される。また、帰還回路１４は、図１において説明したように、位相差データＳＰＣ２とＰＷＭ回路１３から出力される量子化ノイズとを加算し、加算結果をＦＩＲフィルタを通して加算器１２へ出力する。これにより、位相差データＳＰＣ２に基づくノイズが抑圧される。
【００３４】
図１３は図１２の回路の各部の波形を示す波形図である。（イ）は補間回路２５における補間関数を示し、黒丸印は入力ＰＣＭ音声データ、×印は補間済み音声データをそれぞれ示している。（ロ）は入力サンプリング信号ＳＬを示している。（ハ）〜（ヘ）はそれぞれマスタークロックΦｐ、キャリアパルスＣＰ，キャリア信号Ｐｃｔ、ＰＷＭ回路１３の出力を示している。また、図１４は図１３（ロ）、（ハ）、（ニ）の波形を拡大して示した波形図であり、図１４（イ）はサンプリング信号ＳＬを示し、（ロ）はマスタークロックΦｐを示している。このマスタークロックΦｐとサンプリング信号ＳＬの位相差を示すデータが図に示す位相差データＳＰＣ２である。（ハ）はキャリアパルスＣＰを示し、このキャリアパルスＣＰとサンプリング信号ＳＬの位相差を示すデータが図に示す位相差データＳＰＣ１である。
【００３５】
以上がこの発明の実施形態の詳細である。上述した実施形態はＰＷＭであるので周波数が低く、電力効率が良い利点がある。また、入力サンプリング信号と出力波形との比較結果はＰＷＭのクロックで得られるので、同期可能である。
【００３６】
なお、上述した実施形態の考え方はマルチビットＤＡＣ（ディジタル／アナログコンバータ）や、ΔΣＤＡＣに適用した場合においても、ジッタによるノイズの削除に有効である。例えば、図１５は図１の回路を応用したＤＡＣ回路であり、図１におけるＰＷＭ回路１３以後をＤＡＣ６１に置き換え、入力端子１１へ入力されたＰＣＭ音声データＰＤは加算器１２を介してＤＡＣ６１へ加えられ、ＤＡＣ６１においてアナログ信号に変換されて出力される。ＤＡＣ６１における量子化ノイズは帰還回路１４を介して加算器１２へ戻されて抑圧される。また、クロック発振器６２はマスタークロックΦｐに基づいてクロックを発生し、ＤＡＣ６１へ出力する。このクロックは、位相比較器１９、ループフィルタ２２、クロック発振器６２によるディジタルＰＬＬによって、入力サンプリング信号ＳＬと同期が取られる。これにより、入力サンプリング信号ＳＬにジッタが含まれる場合でも、ジッタのないクロックをＤＡＣ６１へ出力することができ、ノイズの少ない出力アナログ信号を得ることができる。同様に、図１６は図１０に示す回路を応用したＤＡＣ回路である。
なお、この発明は音声データに限らず、他の種のデータ、例えば、入力データが楽音データ等の場合も適用できることは勿論である。
【産業上の利用可能性】
【００３７】
この発明は、ＡＶアンプ等に用いられる。
【図面の簡単な説明】
【００３８】
【図１】この発明の第１の実施形態によるＤ級増幅器の構成を示すブロック図である。
【図２】同実施形態の要部を詳細に示したブロック図である。
【図３】同実施形態における帰還回路１４を詳細に示したブロック図である。
【図４】同実施形態における各部の波形図である。
【図５】同実施形態における各部の波形図である。
【図６】この発明の第２の実施形態によるＤ級増幅器の構成を示すブロック図である。
【図７】同実施形態における各部の波形図である。
【図８】同実施形態の問題点を説明するためのタイミング図である。
【図９】同実施形態の問題点を説明するための特性図である。
【図１０】同実施形態の問題点を改良したＤ級増幅器の構成を示すブロック図である。
【図１１】図１０に示す回路の動作を説明するための波形図である。
【図１２】この発明の第３の実施形態によるＤ級増幅器の構成を示すブロック図である。
【図１３】同実施形態における各部の波形図である。
【図１４】同実施形態における要部の拡大波形図である。
【図１５】図１に示す回路を応用したＤＡＣの構成を示すブロック図である。
【図１６】図１０に示す回路と応用したＤＡＣの構成を示すブロック図である。
【図１７】従来のＤ級増幅器の構成例を示すブロック図である。
【符号の説明】
【００３９】
１１…入力端子、１２…加算器、１３…ＰＷＭ回路、１３ａ…比較器、１３ｂ…セット−リセットフリップフロップ、１４…帰還回路、１４ａ…加算器、１４ｂ〜１４ｄ…遅延回路、１４ｅ〜１４ｇ…乗算器、１４ｈ〜１４ｊ…加算器、１５…出力バッファ、１９…位相比較器、１９ａ…エッジ検出回路、１９ｂ…ラッチ、２０…マスタークロック発生回路、２１…キャリア発振器、２２…ループフィルタ、２５…補間回路、５０…位相比較器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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