(57)【要約】【課題】  半導体装置の製造方法に関し、ウェーハ周辺のエッジリンスやＣＭＰ法に依る研磨を行っても、多層配線構造に於ける構成材料の剥離に起因する異物の発生が抑制されて、高品質の半導体装置を高い歩留りで製造することができ、併せて、ビアホールや配線溝を形成するエッチングを行った場合、Ｃｕ層に損傷が発生しないようにする。【解決手段】  多層配線を形成する工程を含む半導体装置の製造方法であって、第１の低誘電層３と第２の絶縁層４とに形成した第１の配線溝を埋めるＣｕからなる第１の配線７Ａは、そのウェーハ周辺側端縁がハードマスクを兼ねる第１の低誘電層３のウェーハ周辺領域側端縁を越えるように形成し、その後、第１の配線７Ａを保護する為に形成する第１のブロック層８が第１の低誘電層３と接触することがないようにし、以下、絶縁層を介して上記低誘電層以下の積層及び加工の工程を繰り返して多層配線を形成する。【選択図】        図１８
2006093402.tif 000002
【特許請求の範囲】
【請求項１】
デュアルダマシン法並びに多重ハードマスク法を適用して多層配線を形成する工程が含まれる半導体装置の製造方法に於いて、
半導体基板上に第１の絶縁層、第１の低誘電層、第２の絶縁層、第１のハードマスク層を順に形成する工程と、
次いで、第１のハードマスク層に第１の配線溝パターンの開口を形成してから第２の絶縁層及び第１の低誘電層に前記開口と同パターンの第１の配線溝を形成する工程と、
次いで、第１の配線溝を埋め且つウェーハ周辺領域側端縁が第１の低誘電層のウェーハ周辺領域側端縁を越えてウェーハ外周方向に延在するＣｕからなる第１の配線を形成する工程と、
次いで、第１の配線上を含めた全面に第１のブロック層を形成する工程と、
次いで、第３の絶縁層、第２の低誘電層、第４の絶縁層、第２のハードマスク層を順に形成する工程と、
次いで、第２のハードマスク層に第２の配線溝パターンの開口を形成してから第４の絶縁層及び第２の低誘電層に前記開口と同パターンの第２の配線溝を形成する工程と、
次いで、第３の絶縁膜及び第１のブロック層を貫通するビアホールを形成する工程と、  次いで、第２の配線溝を埋め且つウェーハ周辺領域側端縁が第２の低誘電層のウェーハ周辺領域側端縁を越えてウェーハ外周方向に延在するＣｕからなる第２の配線及び前記ビアホールを埋め第２の配線と第１の配線とを結ぶ同じＣｕからなるコンタクトプラグを形成する工程と、
次いで、第２の配線上を含めた全面に第２のブロック層を形成する工程と
が含まれてなることを特徴とする半導体装置の製造方法。
【請求項２】
第２のブロック層上に、絶縁層を介し、低誘電層、絶縁層、ハードマスク層の形成から始まる請求項１記載の工程を繰り返し、Ｃｕからなる配線を多層化する工程
が含まれてなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
第２の低誘電層はそのウェーハ周辺領域側端縁が第１のＣｕ層からなる第１の配線に於けるウェーハの周辺領域側端縁を越えてウェーハ外周方向に延在して形成されること
を特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハードマスクを兼ねた絶縁膜として低誘電膜を用い、且つ、配線としてＣｕ配線を用いる半導体装置を製造するのに好適な方法に関する。
【背景技術】
【０００２】
近年の高集積化された半導体装置に於いては、集積度の向上、低消費電力化、動作速度の高速化などの要求から、配線にはＣｕを、また、層間絶縁膜には主として低誘電（ｌｏｗ−ｋ）材料（例えばＳｉＬＫ）を用いることが多くなり、その作製技術には、主としてデュアル（Ｄｕａｌ）ダマシン法及びダブルハードマスク法が採り入れられている。
【０００３】
然しながら、デュアルダマシン法及びダブルハードマスク法を適用してＣｕ配線を形成する場合、それに随伴して種々な問題を生ずることが明らかになりつつある。
【０００４】
図１９乃至図２６は一般的な半導体装置を作製する工程の従来例１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【０００５】
図１９参照
（１）
ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、Ｓｉ基板１上にＳｉＯ2 からなる第１の絶縁層２を形成する。
【０００６】
（２）
スピンコート法及びベーキング法を適用することに依り、第１の絶縁層２上にＳｉＬＫからなる第１の低誘電層３を形成する（例えば、特許文献１又は特許文献２を参照。）。
【０００７】
（３）
エッジリンス法を適用することに依り、ウェーハの周辺のみをリンスすることで第１の低誘電層３のウェーハ周辺領域側端縁は図示されているようにウェーハ外周から内側に後退した状態となる。
【０００８】
（４）
ＣＶＤ法を適用することに依り、全面にＳｉＯ2 からなる第２の絶縁層４を形成する。
【０００９】
（５）
ＣＶＤ法を適用することに依り、第２の絶縁層４上にＳｉ3 Ｎ4 からなる第１のハードマスク層５を形成する。
【００１０】
（６）
レジストプロセスを適用することに依り、第１の配線溝を形成する際のマスクとなる第１のレジスト層６を形成する。
【００１１】
図２０参照
（７）
第１の配線溝パターンを形成する為の露光及び周辺露光を行い、次いで、現像処理を行う。この工程に依って、第１の配線溝形成領域６Ａに於いては第１の配線溝パターンが形成され、そして、周辺領域６Ｂに於いてはレジスト層６が全て除去される。
【００１２】
図２１参照
（８）
第１のレジスト層６をマスクとして第１のハードマスク層５のエッチングを行って第１の配線溝パターンの開口を形成する。
【００１３】
図２２参照
（９）
第１のレジスト層６を除去してから、第１のハードマスク層５をマスクとして第２の絶縁層４のエッチングを行って前記開口と同じパターンの第１の配線溝４Ａを形成する。
【００１４】
この場合のエッチングは、第１の配線溝形成領域６Ａに於いて、第１の低誘電層３が存在する部分では自動停止するのであるが、第１の低誘電層３が存在しない部分、及び、周辺領域６Ｂではエッチングが自動停止せず、第２の絶縁層４と共に第１の絶縁層２もエッチングされてＳｉ基板１が表出される。
【００１５】
図２３参照
（１０）
引き続き、第１のハードマスク層５をマスクとして第１の低誘電層３のエッチングを行って第１の配線溝４Ａを延伸し、その後、第１のハードマスク層５を除去する。
【００１６】
図２４参照
（１１）
メッキ法を適用することに依り、第１の配線溝４Ａを充分に埋める第１のＣｕ層７を形成する。尚、第１のＣｕ層７の下地にはバリアメタル層が存在しているのであるが図では省略してあり、この省略は以下の説明に於いても同じである。
【００１７】
（１２）
第１のＣｕ層７に周辺エッチングを施して除去する。図には、第１のＣｕ層７で埋められていない第１の配線溝４Ａが見られ、これは、周辺エッチングで第１の配線溝４Ａを埋めた第１のＣｕ層７が除去されてしまったことを示している。従って、第１のＣｕ層７の周辺領域側端縁は、最外周に位置する第１の配線溝４Ａよりも内側に在ることが理解できよう。
【００１８】
図２５参照
（１３）
化学機械研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を適用することに依り、第１のＣｕ層７の研磨を行って、第１の配線７Ａを形成する。この場合の研磨は、配線間ショートを防ぐ為、第２の絶縁層４内に達する程度に実施する。尚、ＣＭＰ法の特質として、平面研磨を行うと、ウェーハ周辺では図示されているように斜め研磨される。
【００１９】
ここで留意すべきことは、
（ａ）ＣＭＰ法で研磨を行った場合、研磨分布を生ずること、
（ｂ）ウェーハ周辺では、第１のＣｕ層７が存在しない状態で研磨が行われること、    の二つであり、（ａ）については、特にウェーハ周辺での研磨制御が困難であり、また、（ｂ）については、ＣＭＰが、ＣｕとＳｉＯ2 との研磨速度の差を利用して制御されるのであるから、図２４に見られるように、第１のＣｕ層７の周辺領域側端縁が最外周の第１の配線溝４Ａよりも内側に位置している場合には研磨制御が不可能であり、その結果、ウェーハ周辺では、第２の絶縁層４と第１の低誘電層３とが研磨され、低誘電層３の一部が表出されてしまう。
【００２０】
図２６参照
（１４）
ＣＶＤ法を適用することに依り、全面にＳｉ3 Ｎ4 からなる第１のブロック層８を形成する。ここで留意しなければならないことは、第１のブロック層８を構成するＳｉ3 Ｎ4 と第１の低誘電層３との密着性が良くない為、第１のブロック層８が部分的に剥離してしまい、これが飛散して異物（ごみ）となることである。
【００２１】
図２７乃至図４０は一般的な半導体装置を作製する工程の従来例２を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、従来例２は従来例１の問題点を改善したとされる方法に相当する。
【００２２】
図２７参照
（１）
Ｓｉ基板１上に第１の絶縁層２、第１の低誘電層３、第２の絶縁層４、第１のハードマスク層５、第１のレジスト層６を形成して図示の積層構造を得る工程は、前記従来例１に於ける図１９について説明した工程と同じであるので詳細な説明は省略する。
【００２３】
図２８参照
（２）
第１の配線溝パターンを形成する為の露光及び周辺露光を行い、次いで、現像処理を行う。この工程に依って、第１の配線溝形成領域６Ａに於いては第１の配線溝パターンが形成され、そして、周辺領域６Ｂに於いては第１のレジスト層６が全て除去される。
【００２４】
図２９参照
（３）                                                                          第１のレジスト層６をマスクとして第１のハードマスク層５のエッチングを行って第１の配線溝パターンの開口を形成する。
【００２５】
図３０参照
（４）
第１のレジスト層６を除去してから、第１のハードマスク層５をマスクとして第２の絶縁層４のエッチングを行って前記開口と同じパターンの第１の配線溝４Ａを形成する。
【００２６】
この場合のエッチングは、第１の配線溝形成領域６Ａに於いて、第１の低誘電層３が存在する部分では自動停止するのであるが、第１の低誘電層３が存在しない部分、及び、周辺領域６Ｂではエッチングが自動停止せず、第２の絶縁層４と共に第１の絶縁層２もエッチングされてＳｉ基板１が表出される。
【００２７】
図３１参照
（５）
引き続き、第１のハードマスク層５をマスクとして第１の低誘電層３のエッチングを行って第１の配線溝４Ａを延伸し、その後、第１のハードマスク層５を除去する。
【００２８】
図３２参照
（６）
メッキ法を適用することに依り、第１の配線溝４Ａを充分に埋める第１のＣｕ層７を形成する。
【００２９】
（７）
第１のＣｕ層７の周辺エッチングを行うのであるが、そのエッチングは、第１のＣｕ層７の周辺領域側端縁が最外周に在る第１の配線溝４Ａより内側にあって、且つ、第１の低誘電層３の周辺領域側端縁よりも外側に位置するように実施される。図には、第１のＣｕ層７で埋められていない第１の配線溝４Ａが見られ、これは、周辺エッチングで第１の配線溝４Ａを埋めた第１のＣｕ層７が除去されたことを示している。
【００３０】
図３３参照
（８）
ＣＭＰ法を適用することに依り、第１のＣｕ層７の研磨を行って第１の配線７Ａを形成する。尚、この場合の研磨は、配線間ショートを防ぐ為、第２の絶縁層４内に達する程度に実施する。
【００３１】
前記工程（７）で説明したように、第１のＣｕ層７は、その周辺領域側端縁が第１の低誘電層３の周辺領域側端縁を越えるように形成してあることから、第１のＣｕ層７の研磨を行う場合に研磨制御することが可能となり、第１の低誘電層３の周辺領域側端縁が表出されることはない。
【００３２】
図３４参照
（９）
ＣＶＤ法を適用することに依り、全面にＳｉ3 Ｎ4 からなる第１のブロック層８を形成する。この場合、第１のブロック層８を構成するＳｉ3 Ｎ4 とは密着性が低い第１の低誘電層３は表出されていないことから、従来例１で説明したような第１のブロック層８の部分的な剥離は発生しない。
【００３３】
（１０）
引き続きＣＶＤ法を適用することに依り、第１のブロック層８上にＳｉＯ2 からなる第３の絶縁層９を形成する。
【００３４】
（１１）
スピンコート法を適用することに依り、第３の絶縁層９上にＳｉＬＫからなる第２の低誘電層１０を形成する。
【００３５】
（１２）
エッジリンス法を適用することに依り、ウェーハの周辺のみをリンスすることで第２の低誘電層１０のウェーハ周辺領域側端縁は図示されているようにウェーハ外周から内側に後退した状態となる。
【００３６】
（１３）
ＣＶＤ法を適用することに依り、第２の低誘電層１０上を含む全面にＳｉＯ2 からなる第４の絶縁層１１を形成する。
【００３７】
（１４）
引き続きＣＶＤ法を適用することに依り、第４の絶縁層１１上にＳｉ3 Ｎ4 からなる第２のハードマスク層１２を形成する。
【００３８】
（１５）
レジストプロセスを適用することに依り、第２のハードマスク層１２上に第２の配線溝を形成する際のマスクとなる第２のレジスト層１３を形成する。
【００３９】
図３５参照
（１６）
第２の配線溝パターンを形成する為の露光及び周辺露光を行い、次いで、現像処理を行う。この工程に依って、第２の配線溝形成領域１３Ａに於いては第２の配線溝パターンが形成され、そして、周辺領域１３Ｂでは第２のレジスト層１３が全て除去される。
【００４０】
図３６参照
（１７）
第２のレジスト層１３をマスクとして第２のハードマスク層１２のエッチングを行って第２の配線溝パターンの開口を形成する。
【００４１】
図３７参照
（１８）
第２のレジスト層１３を除去し、前記工程（１７）でパターニングされた第２のハードマスク層１２を表出させる。
【００４２】
図３８参照
（１９）
レジストプロセスを適用することに依り、第２のハードマスク層１２上を含む全面に第１のビアホールを形成する為の第３のレジスト層１４を形成する。
【００４３】
（２０）
第１のビアホールパターンを形成する為の露光を行い、次いで、現像処理を行って、ビアホール形成用開口を形成する。尚、この場合、周辺露光は行わない。
【００４４】
図３９参照
（２１）
第３のレジスト層１４をマスクとして第４の絶縁層１１及び第２の低誘電層１０のエッチングを行って第１のビアホール形成用開口を形成する。尚、第２の低誘電層１０をエッチングする際、レジスト層１４を除去する。
【００４５】
このエッチングに於いて、第２の低誘電層１０が形成されている領域では、第４の絶縁層１１をエッチングした際、第１のビアホール形成用開口は第２の低誘電層１０の表面で自動停止するが、第２の低誘電層１０が形成されていない領域では、第４の絶縁層１１と第３の絶縁層９とがエッチングされて第１のブロック層８の表面で自動停止する。
【００４６】
図４０参照
（２２）
第２のハードマスク層１２をマスクとして第４の絶縁層１１のエッチングを行って第２の配線溝１１Ａを形成する。この時、第２の低誘電層１０が形成されている領域では、第１のビアホール形成用開口の底に表出されている第３の絶縁層９がエッチングされて第１のビアホール形成用開口が延伸され、また、第２の低誘電層１０が形成されていない領域では、第４の絶縁層１１と第３の絶縁層９とがエッチングされるので、第２の配線溝１１Ａは第１のブロック層８の表面に達する。
【００４７】
この後、第２のハードマスク層１２、第２の低誘電層１０、第１のブロック層８のエッチングを行うのであるが、この時、第２の低誘電層１０が形成されていない領域では、第２の配線溝１１Ａが深くなって、第１の配線７Ａが広範囲に表出され、且つ、前記エッチング処理の影響で第１の配線７Ａにボイドやふくれを生じ、第１のブロック層８、第３の絶縁層９、第４の絶縁層１１の積層体が剥離して異物となる。
【特許文献１】特開平１１−３３３３５５号公報
【特許文献２】特開２００３−１７４０８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００４８】
本発明では、ウェーハ周辺のエッジリンスを行ったり、或いは、ＣＭＰ法に依る研磨を行っても、多層配線構造に於ける構成材料の剥離に起因する異物の発生が充分に抑制されて、高品質の半導体装置を高い歩留りで製造することができるように、併せて、ビアホールや配線溝を形成するエッチングを行った場合、Ｃｕ膜に損傷が発生しないようにする。
【課題を解決するための手段】
【００４９】
本発明に依る半導体装置の製造方法に於いては、デュアルダマシン法並びに多重ハードマスク法を適用して多層配線を形成する工程が含まれる半導体装置の製造方法に於いて、半導体基板上に第１の絶縁層、第１の低誘電層、第２の絶縁層、第１のハードマスク層を順に形成する工程と、次いで、第１のハードマスク層に第１の配線溝パターンの開口を形成してから第２の絶縁層及び第１の低誘電層に前記開口と同パターンの第１の配線溝を形成する工程と、次いで、第１の配線溝を埋め且つウェーハの周辺領域側端縁が第１の低誘電層のウェーハ周辺領域側端縁を越えてウェーハ外周方向に延在するＣｕからなる第１の配線を形成する工程と、次いで、第１の配線上を含めた全面に第１のブロック層を形成する工程と、次いで、第３の絶縁層、第２の低誘電層、第４の絶縁層、第２のハードマスク層を順に形成する工程と、次いで、第２のハードマスク層に第２の配線溝パターンの開口を形成してから第４の絶縁層及び第２の低誘電層に前記開口と同パターンの第２の配線溝を形成する工程と、次いで、第３の絶縁膜及び第１のブロック層を貫通するビアホールを形成する工程と、次いで、第２の配線溝を埋め且つウェーハの周辺領域側端縁が第２の低誘電層のウェーハ周辺領域側端縁を越えてウェーハ外周方向に延在するＣｕからなる第２の配線及び前記ビアホールを埋め第２の配線と第１の配線とを結ぶ同じＣｕからなるコンタクトプラグを形成する工程と、次いで、第２の配線上を含めた全面に第２のブロック層を形成する工程とが含まれてなることを特徴とする。
【発明の効果】
【００５０】
前記手段を採ることに依り、ウエーハ周辺からの異物発生は激減するので、高品質の半導体装置を高い歩留りで製造することが可能である。
【発明を実施するための最良の形態】
【００５１】
図１乃至図１８は本発明に於ける一実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、図１９乃至図４０に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。以下、これ等の図を参照しつつ説明する。
【００５２】
図１参照
（１）
ＣＶＤ法を適用することに依ってＳｉ基板１上にＳｉＯ2 からなる第１の絶縁層２を形成し、スピンコート法を適用することに依って第１の絶縁層２上にＳｉＬＫからなる第１の低誘電層３を形成し、ＣＶＤ法を適用することに依って第１の低誘電層３上にＳｉＯ2 からなる第２の絶縁層４を形成し、ＣＶＤ法を適用することに依って第２の絶縁層４上にＳｉ3 Ｎ4 からなる第１のハードマスク層５を形成し、レジストプロセスを適用することに依って第１のハードマスク層５上に第１のレジスト層６を形成する。
【００５３】
（２）
エッジリンス法を適用することに依り、ウェーハの周辺のみをリンスすることで第１の低誘電層３のウェーハ周辺領域側端縁は図示されているようにウェーハ外周から内側に後退した状態となる。
【００５４】
図２参照
（３）                                                                          第１のレジスト層６に対し、第１の配線溝パターンを形成する為の露光及び周辺露光を行い、次いで、現像処理を行う。
【００５５】
この工程を経ることで、第１の配線溝形成領域６Ａでは第１の配線溝パターンが形成され、そして、周辺領域６Ｂではレジスト層６が全て除去される。
【００５６】
この際、周辺領域６Ｂの端縁は、第１の低誘電層３の周辺側端縁よりもウェーハ内側に位置する構成とする。この構成は、第１の配線を形成する場合には必須でないが、第２の配線を形成する場合には必須となる。
【００５７】
図３参照
（４）
第１のレジスト層６をマスクとして第１のハードマスク層５のエッチングを行って第１の配線溝パターンの開口を形成する。
【００５８】
図４参照
（５）
第１のレジスト層６を除去してから、第１のハードマスク層５をマスクとして第２の絶縁層４のエッチングを行って第１の配線溝４Ａを形成する。この工程を経ると周辺領域６Ｂに表出されていた第２の絶縁層４及びその下地になっていた第１の絶縁層２は除去されてＳｉ基板１が表出される。
【００５９】
図５参照
（６）                                                                          第１のハードマスク層５をマスクとして第１の低誘電層３のエッチングを行って第１の配線溝４Ａを延伸する。その後、第１のハードマスク層５をエッチングして除去する。
【００６０】
図６参照
（７）
メッキ法を適用することに依り、第１のＣｕ層７を形成する。この場合、第１のＣｕ層７の周辺領域側端縁は、最外周に位置する第１の配線溝４Ａよりもウェーハの内側で且つ第１の低誘電層３の周辺領域側端縁よりも外側に位置するように形成する。
【００６１】
図７参照
（８）
ＣＭＰ法を適用することに依り、第１のＣｕ層７の研磨を行って第１の配線７Ａを形成する。尚、この場合の研磨は、配線間のショートを防ぐ為、第２の絶縁層４内に達する程度まで実施する。
【００６２】
図６に於いて説明したように、第１のＣｕ層７の周辺領域側端縁は第１の低誘電層３の周辺領域側端縁よりも外側に位置している為、第１のＣｕ層７の研磨については、ＣＭＰの研磨制御が可能であって、第１の低誘電層３の周辺領域側端縁は第１の配線７Ａで保護され、当該研磨に依って表出されることはない。
【００６３】
図８参照
（９）
ＣＶＤ法を適用することに依り、全面にＳｉ3 Ｎ4 からなる第１のブロック層８を形成し、次いで、ＣＶＤ法を適用することに依り、第１のブロック層８上にＳｉＯ2 からなる第３の絶縁層９を形成し、次いで、スピンコート法を適用することに依り、第３の絶縁層９上にＳｉＬＫからなる第２の低誘電層１０を形成する。
【００６４】
（１０）
エッジリンス法を適用することに依り、ウェーハの周辺のみをリンスすることで第１の低誘電層３のウェーハ周辺領域側端縁は図示されているようにウェーハ外周から内側に後退した状態となる。
【００６５】
図９参照
（１１）
ＣＶＤ法を適用することに依り、全面にＳｉＯ2 からなる第４の絶縁層１１を形成し、次いで、ＣＶＤ法を適用することに依り、第４の絶縁膜１１上にＳｉ3 Ｎ4 からなる第２のハードマスク層１２を形成し、スピンコート法を適用することに依り、第２のハードマスク層１２上に第２のレジスト層１３を形成する。
【００６６】
図１０参照
（１２）
第２のレジスト層１３に対し、第２の配線溝パターンを形成する為の露光及び周辺露光を行い、次いで、現像処理を行って第２のレジスト層１３のパターニングをする。
【００６７】
この工程を経ることで、第２の配線溝形成領域１３Ａでは第２の配線溝パターンが形成され、そして、周辺領域１３Ｂではレジスト層１３が全て除去される。
【００６８】
この際、周辺領域１３Ｂの端縁は、第２の低誘電層１０の周辺側端縁よりもウェーハ内側に位置する構成とする。
【００６９】
図１１参照
（１３）
第２のレジスト層１３をマスクとして第２のハードマスク層１２のエッチングを行って第２の配線溝パターンの開口を形成する。
【００７０】
図１２参照
（１４）
第２のレジスト層１３を除去し、前記工程（１２）でパターニングされた第２のハードマスク層１２を表出させる。
【００７１】
（１５）
スピンコート法を適用することに依り、第２のハードマスク層１２上を含む全面に第１のビアホールを形成する為の第３のレジスト層１４を形成する。
【００７２】
図１３参照
（１６）
第３のレジスト層１４に対し、第１のビアホールを形成する為の露光を行い、次いで、現像を行って、第１のビアホール形成用パターンを形成する。尚、この場合、周辺露光は行わない。
【００７３】
図１４参照
（１７）
第３のレジスト層１４をマスクとして第４の絶縁層１１及び第２の低誘電層１０のエッチングを行って第１のビアホール形成用開口を形成する。尚、第２の低誘電層１０をエッチングする際、第３のレジスト層１４を除去する。
【００７４】
このエッチングに於いて、第２の低誘電層１０が形成されている領域では、第４の絶縁層１１がエッチングされた際、第２の低誘電層１０の表面で自動停止するのであるが、第２の低誘電層１０が形成されていない領域では、第４の絶縁層１１と共に第３の絶縁層９もエッチングされて第１のブロック層８の表面で自動停止することになる。
【００７５】
図１５参照
（１８）
第２のハードマスク層１２をマスクとして第４の絶縁層１１のエッチングを行って第２の配線溝１１Ａを形成する。この時、第２の低誘電層１０が存在する領域では、第１のビアホール形成用開口の底に表出されている第３の絶縁層９もエッチングされて第１のビアホール９Ａが形成され、また、第２の低誘電層１０が存在しない領域では、直接積層状態に在る第４の絶縁層１１と第３の絶縁層９とがエッチングされる。
【００７６】
（１９）
第２のハードマスク層１２の除去、第１のビアホール９Ａ内の底に表出されている第１のブロック層８のエッチング、第２の低誘電層１０のエッチングを行う。この工程を経ることで、第２の配線溝１１Ａの延伸、及び、第１のビアホール９Ａの延伸、周辺領域に於ける第１のブロック層８の除去が行われる。
【００７７】
この場合、第１の配線７Ａの周辺領域側端縁は第２の低誘電層１０で覆われている為、図４０について説明したような広範囲の表出はなく、従って、第１の配線７Ａにボイドやふくれを生ずることはない。
【００７８】
図１６参照
（２０）
メッキ法を適用することに依り、第２のＣｕ層１５を形成する。この場合、第２のＣｕ層１５の周辺領域側端縁は、最外周に位置する第２の配線溝１１Ａよりもウェーハの外周側で且つ第２の低誘電層１０の周辺領域側端縁よりも外側に位置するように形成する。
【００７９】
図１７参照
（２１）
ＣＭＰ法を適用することに依り、第２のＣｕ層１５の研磨を行って第２の配線１５Ａ及び第１のビアコンタクト１５Ｂを形成する。尚、この場合の研磨は、配線間のショートを防ぐ為、第４の絶縁層１１内に達する程度まで実施する。
【００８０】
ところで、前記工程（２０）で説明したように、第２のＣｕ層１５に於ける周辺領域側端縁は、第２の低誘電層１０の周辺領域側端縁よりも外周に位置するように形成してあることから、第２のＣｕ層１５に上記の研磨を施しても、第２の低誘電層１０の周辺領域側端縁が表出されることはない。
【００８１】
図１８参照
（２２）
ＣＶＤ法を適用することに依り、全面にＳｉ3 Ｎ4 からなる第２のブロック層１６を形成する。この場合、勿論、Ｓｉ3 Ｎ4 との密着性が低い材料からなる層は表出されていないので、第２のブロック層１６の局所的な剥離は発生せず、従って、異物（ごみ）も現れない。
【図面の簡単な説明】
【００８２】
【図１】本発明に於ける一実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２】本発明に於ける一実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３】本発明に於ける一実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図４】本発明に於ける一実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図５】本発明に於ける一実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図６】本発明に於ける一実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図７】本発明に於ける一実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図８】本発明に於ける一実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図９】本発明に於ける一実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１０】本発明に於ける一実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１１】本発明に於ける一実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１２】本発明に於ける一実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１３】本発明に於ける一実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１４】本発明に於ける一実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１５】本発明に於ける一実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１６】本発明に於ける一実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１７】本発明に於ける一実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１８】本発明に於ける一実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１９】一般的な半導体装置を作製する工程の従来例１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２０】一般的な半導体装置を作製する工程の従来例１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２１】一般的な半導体装置を作製する工程の従来例１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２２】一般的な半導体装置を作製する工程の従来例１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２３】一般的な半導体装置を作製する工程の従来例１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２４】一般的な半導体装置を作製する工程の従来例１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２５】一般的な半導体装置を作製する工程の従来例１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２６】一般的な半導体装置を作製する工程の従来例１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２７】一般的な半導体装置を作製する工程の従来例２を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２８】一般的な半導体装置を作製する工程の従来例２を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２９】一般的な半導体装置を作製する工程の従来例２を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３０】一般的な半導体装置を作製する工程の従来例２を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３１】一般的な半導体装置を作製する工程の従来例２を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３２】一般的な半導体装置を作製する工程の従来例２を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３３】一般的な半導体装置を作製する工程の従来例２を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３４】一般的な半導体装置を作製する工程の従来例２を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３５】一般的な半導体装置を作製する工程の従来例２を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３６】一般的な半導体装置を作製する工程の従来例２を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３７】一般的な半導体装置を作製する工程の従来例２を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３８】一般的な半導体装置を作製する工程の従来例２を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３９】一般的な半導体装置を作製する工程の従来例２を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図４０】一般的な半導体装置を作製する工程の従来例２を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【符号の説明】
【００８３】
１  Ｓｉ基板
２  第１の絶縁層
３  第１の低誘電層
４  第２の絶縁層
４Ａ  第１の配線溝
５  第１のハードマスク層
６  第１のレジスト層
６Ａ  第１の配線溝形成領域
６Ｂ  周辺領域
７  第１のＣｕ層
７Ａ  第１の配線
８  第１のブロック層
９  第３の絶縁層
１０  第２の低誘電層
１１  第４の絶縁層
１１Ａ  第２の配線溝
１２  第２のハードマスク層
１３  第２のレジスト層
１３Ａ  第２の配線溝形成領域
１３Ｂ  周辺領域
１４  第３のレジスト層
１５  第２のＣｕ層
１５Ａ  第２の配線
１６  第２のブロック層
【図１】
2006093402.tif 000003
【図２】
2006093402.tif 000004
【図３】
2006093402.tif 000005
【図４】
2006093402.tif 000006
【図５】
2006093402.tif 000007
【図６】
2006093402.tif 000008
【図７】
2006093402.tif 000009
【図８】
2006093402.tif 000010
【図９】
2006093402.tif 000011
【図１０】
2006093402.tif 000012
【図１１】
2006093402.tif 000013
【図１２】
2006093402.tif 000014
【図１３】
2006093402.tif 000015
【図１４】
2006093402.tif 000016
【図１５】
2006093402.tif 000017
【図１６】
2006093402.tif 000018
【図１７】
2006093402.tif 000019
【図１８】
2006093402.tif 000020
【図１９】
2006093402.tif 000021
【図２０】
2006093402.tif 000022
【図２１】
2006093402.tif 000023
【図２２】
2006093402.tif 000024
【図２３】
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【図２４】
2006093402.tif 000026
【図２５】
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【図２６】
2006093402.tif 000028
【図２７】
2006093402.tif 000029
【図２８】
2006093402.tif 000030
【図２９】
2006093402.tif 000031
【図３０】
2006093402.tif 000032
【図３１】
2006093402.tif 000033
【図３２】
2006093402.tif 000034
【図３３】
2006093402.tif 000035
【図３４】
2006093402.tif 000036
【図３５】
2006093402.tif 000037
【図３６】
2006093402.tif 000038
【図３７】
2006093402.tif 000039
【図３８】
2006093402.tif 000040
【図３９】
2006093402.tif 000041
【図４０】
2006093402.tif 000042