(57)【要約】      （修正有）【課題】  単層電極構造の電荷転送電極を形成するに際し、平坦化工程におけるアクティブ領域の膜減りを防止し、均一な膜厚の配線を形成することにより配線抵抗のばらつきを低減する。【解決手段】  固体撮像素子の製造方法において、ゲート酸化膜の形成された半導体基板表面に、第１の電極、前記光電変換部および前記周辺回路部の第１層配線を構成する第１層導電性膜のパターンを形成する工程と、前記第１の電極の少なくとも側壁に電極間絶縁膜となる絶縁膜を形成する工程と、前記第１の電極および前記電極間絶縁膜の形成された前記半導体基板表面に第２の電極を構成する第２層導電性膜を形成する工程と、前記第１の電極上に突出する前記第２層導電性膜の突出部を除去し、表面を平坦化する工程と、前記アクティブ領域の前記第２層導電性膜をパターニングする工程とを含み、前記平坦化する工程に先立ち、アクティブ領域に除去抑制層を形成する工程を含む。【選択図】なし【特許請求の範囲】
【請求項１】
光電変換部と、前記光電変換部で生起せしめられた電荷を転送する単層電極構造の電荷転送電極を備えた電荷転送部と、前記電荷転送部に接続される周辺回路部とを具備した固体撮像素子の製造方法において、
ゲート酸化膜の形成された半導体基板表面に、第１の電極、前記光電変換部および前記周辺回路部の第１層配線を構成する第１層導電性膜のパターンを形成する工程と、
前記第１の電極の少なくとも側壁に電極間絶縁膜となる絶縁膜を形成する工程と、
前記第１の電極および前記電極間絶縁膜の形成された前記半導体基板表面に第２の電極を構成する第２層導電性膜を形成する工程と、
前記第１の電極上に突出する前記第２層導電性膜の突出部を除去し、表面を平坦化する工程と、
アクティブ領域の前記第２層導電性膜をパターニングする工程とを含み、
前記平坦化する工程に先立ち、前記アクティブ領域に前記第２層導電性膜が除去されるのを抑制する除去抑制層を形成する工程を含む固体撮像素子の製造方法。
【請求項２】
請求項１に記載の固体撮像素子の製造方法であって、
前記除去抑制層を形成する工程は、前記第２層導電性膜を形成する工程の後に実施されることを特徴とする固体撮像素子の製造方法。
【請求項３】
請求項１に記載の固体撮像素子の製造方法であって、
前記第２層導電性膜を形成する工程は、第１の導電性膜と同程度の膜厚の前記第２層導電性膜を成膜する前工程と、この後前記除去抑制層を形成し、さらに前記第２層導電性膜を成膜する後工程とを具備したことを特徴とする固体撮像素子の製造方法。
【請求項４】
請求項１乃至３のいずれかに記載の固体撮像素子の製造方法であって、
前記第２層導電性膜は、シリコン系導電性膜であることを特徴とする固体撮像素子の製造方法。
【請求項５】
請求項４に記載の固体撮像素子の製造方法であって、
前記シリコン系導電性膜は、ドープトアモルファスシリコンであることを特徴とする固体撮像素子の製造方法。
【請求項６】
請求項４に記載の固体撮像素子の製造方法であって、
前記シリコン系導電性膜は、ドープトポリシリコンであることを特徴とする固体撮像素子の製造方法。
【請求項７】
請求項１乃至６のいずれかに記載の固体撮像素子の製造方法であって、
前記除去抑制層を形成する工程は、酸化シリコン膜を形成する工程と、前記酸化シリコン膜の上に窒化シリコン膜を形成する工程とを含むことを特徴とする固体撮像素子の製造方法。
【請求項８】
請求項７に記載の固体撮像素子の製造方法であって、
前記除去抑制層を形成する工程は、等方性エッチングによりパターニングする工程を含むことを特徴とする固体撮像素子の製造方法。
【請求項９】
請求項１乃至８のいずれかに記載の固体撮像素子の製造方法であって、
前記平坦化する工程は、前記半導体基板表面にレジストを塗布する工程と、
前記レジストと前記第２層導電性膜とが同程度のエッチング速度を持つ条件でエッチバックする工程とを含む固体撮像素子の製造方法。
【請求項１０】
請求項９に記載の固体撮像素子の製造方法であって、
前記平坦化する工程は、ＣＭＰ（化学的機械研磨）工程であることを特徴とする固体撮像素子の製造方法。
【請求項１１】
請求項１に記載の固体撮像素子の製造方法であって、
前記電荷転送部の形成に先立ち、
半導体基板表面に、前記光電変換部の有効撮像領域を囲むように、周辺回路部および前記電荷転送部に設けられるフィールド酸化膜の形成領域に、トレンチを形成する工程と、  前記トレンチ内にフィールド酸化膜を形成する工程と、
前記フィールド酸化膜の形成された前記半導体基板表面を平坦化する工程と、
前記半導体基板表面に、前記電荷転送電極、前記光電変換部および前記周辺回路部などの素子部を形成する工程とを含むことを特徴とする固体撮像素子の製造方法。
【請求項１２】
請求項１１に記載の固体撮像素子の製造方法であって、
前記フィールド酸化膜を形成する工程は、選択酸化（ＬＯＣＯＳ）工程を含むことを特徴とする固体撮像素子の製造方法。
【請求項１３】
請求項９に記載の固体撮像素子の製造方法であって、
前記フィールド酸化膜を形成する工程は、前記トレンチにＣＶＤ法により絶縁膜を充填する工程を含むことを特徴とする固体撮像素子の製造方法。
【請求項１４】
請求項１１乃至１３のいずれかに記載の固体撮像素子の製造方法であって、
前記半導体基板表面を平坦化する工程は、  
前記半導体基板表面にスピンコート法によりレジストを塗布する工程と、
レジストエッチバック法により、平坦化する工程とを含むことを特徴とする固体撮像素子の製造方法。
【請求項１５】
請求項１１乃至１３のいずれかに記載の固体撮像素子の製造方法であって、
前記半導体基板表面を平坦化する工程は、
ＣＭＰ（化学的機械研磨）法により前記半導体基板表面を平坦化する工程とを含むことを特徴とする固体撮像素子の製造方法。
【請求項１６】
請求項１に記載の固体撮像素子の製造方法であって、
前記第１層導電性膜のパターンを形成する工程は、前記レジストの表面レベルが前記半導体基板上で所定の値以下とならないように、ダミーパターンを含む前記パターンを形成する工程を含む固体撮像素子の製造方法。
【請求項１７】
請求項１に記載の固体撮像素子の製造方法であって、
前記第２層導電性膜を形成する工程に先立ち、前記第１の電極の表面にエッチングストッパとなるストッパ層を形成する工程を含み、
前記平坦化工程は、前記ストッパ層をストッパとしてエッチバックを行う工程であることを特徴とする固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子の製造方法にかかり、特に単層電極ＣＣＤ（電荷結合素子）構造の固体撮像素子に関する。
【背景技術】
【０００２】
エリアセンサ等に用いられるＣＣＤを用いた固体撮像素子は、フォトダイオードなどの光電変換部と、この光電変換部からの信号電荷を転送するための電荷転送電極を備えた電荷転送部とを有する。電荷転送電極は、半導体基板に形成された電荷転送路上に複数個隣接して配置され、順次駆動される。
【０００３】
近年、固体撮像素子においては、高解像度化、高感度化への要求は高まる一方であり、ギガピクセル以上まで撮像画素数の増加が進んでいる。固体撮像素子の作りこまれた基板（シリコン基板）は、フィルタやレンズを積層して、実装される。このため、レンズと光電変換部との位置精度が重要となり、またその距離すなわち高さ方向の距離も、製造工程における位置精度と、使用時における感度（光電変換効率）面での大きな問題となる。
【０００４】
さらにまた、このような状況の中で、チップサイズを大型化することなく高解像度を得るためには、単位画素あたりの面積を縮小し、高集積化を図る必要がある。一方光電変換部を構成するフォトダイオードの面積を小さくすると感度が低下するため、フォトダイオード領域の面積は確保しなければならない。
そこで、電荷転送部および周辺回路の配線の微細化をはかり、配線の面積比率を低減することにより、フォトダイオード領域の占有面積を確保しつつチップの微細化をはかるべく種々の研究がなされている。
【０００５】
このような状況の中で配線の微細化により、高集積化を実現するためには配線層間の層間絶縁膜の平坦性を保つことは重要な技術課題となる。そこで平坦性の向上のために、電荷転送部を単層電極構造とした構造が提案されている（例えば特許文献１）。
【０００６】
ところで、従来の単層構造の電荷転送電極を用いた固体撮像素子では、電荷転送電極として多結晶シリコンあるいはアモルファスシリコン層を用い、第１層配線を形成した後に、この第１層配線のパターン表面を酸化し、第２層目の転送電極となる多結晶シリコンあるいはアモルファスシリコン層を堆積し、ＣＭＰ（化学的機械研磨）法により研磨を行うあるいは、レジストを塗布し、レジストエッチバック法により全面エッチングを行うことにより電極の単層化を実施している。
【０００７】
例えば、従来の方法では、ｎ型シリコン基板１表面に、膜厚１５〜３５ｎｍの酸化シリコン膜２ａと、膜厚５０ｎｍの窒化シリコン膜２ｂと、膜厚５〜１０ｎｍの酸化シリコン膜２ｃを形成し、３層構造のゲート酸化膜２を形成する。
【０００８】
続いて、このゲート酸化膜２上に、第１層ドープトアモルファスシリコン膜３ａを形成し、酸化シリコン膜４ａと、窒化シリコン膜４ｂとを形成する。
続いて、そしてこの上層にレジストを塗布する。
【０００９】
そして、フォトリソグラフィにより所望のマスクを用いて露光し、現像、水洗を行い、パターン幅０．３から数μｍのレジストパターンを形成する（図８（ａ））。ここでこのパターン幅は０．３μｍ以下でもよい。
【００１０】
この後、このレジストパターンをマスクとし、酸化シリコン膜４ａと、窒化シリコン膜４ｂとをエッチングし、第１の電極のパターニング用のマスクパターンを形成する（図８（ｂ））。
そしてアッシングによりレジストパターンを剥離除去し（図８（ｃ））、このマスクパターンをマスクとし、ゲート酸化膜２の窒化シリコン膜２ｂをエッチングストッパとして第１層ドープトアモルファスシリコン膜３ａを選択的にエッチング除去し、第１の電極を形成する（図８（ｄ））。
【００１１】
続いて、熱酸化法により第１の電極のパターンの表面に電極間絶縁膜５を形成し（図８（ｅ）、この上層に第２層ドープトアモルファスシリコン膜３ｂを形成する（図９（ｆ））。
こののち、ＣＭＰにより第２層ドープトアモルファスシリコン膜３ｂの平坦化を行う（図９（ｇ））。このときＣＭＰによる電極の膜厚ばらつきを抑制するために、固体撮像素子の動作に寄与しないダミーパターンを配列しているが、アクティブ領域にダミーパターンは配列できないため、第２層転送電極をＣＭＰで平坦化する際にアクティブ部では皿状に凹部を生じるいわゆるディッシングが発生している。
【００１２】
そして、図９（ｈ）に示すように、所望のレジストパターンＲ３で被覆する。
この後、このレジストパターンＲ３をマスクとして、光電変換部を構成するフォトダイオード領域３０上の第２層ドープトアモルファスシリコン膜３ｂを選択的にエッチング除去する。
【００１３】
そして、図９（ｉ）に示すように、アッシングによりレジストパターンＲ３を除去する。
このようにして、第２層ドープトアモルファスシリコン膜３ｂからなる第２の電極を形成し、表面の平坦な電荷転送電極が形成される。
【００１４】
この方法の場合、第２層ドープトアモルファスシリコン膜をＣＭＰ法を用いて平坦化することにより、分離して、単層構造の電荷転送電極を製造する。またＣＭＰ法に代えて、レジストエッチバックを用いる場合には、第２層多結晶シリコン膜３ｂの上層にスピンコートによりレジストを塗布し、レジストとこの第２層ドープトアモルファスシリコン膜とのエッチング速度が同程度となるようにエッチングし、表面の平坦化をはかる。
【００１５】
しかしながら、このようにＣＭＰやレジストエッチバック工程における膜厚ばらつきを抑制するために、固体撮像素子の動作に寄与しないダミーパターンを配列しているが、アクティブ領域にダミーパターンを配列することは困難である。このためアクティブ領域にはダミーパターンを形成することなしに形成するが、第２層ドープトアモルファスシリコン膜を平坦化する際にディッシングが発生し、ディッシングによる膜厚のばらつきの影響で配線抵抗のばらつきが生じ、電荷転送効率低下の大きな原因となる。
また、半導体基板上における第１層を構成する第１の電極のパターン密度の小さい領域、特に半導体基板（半導体チップ）の周縁部では、第２層ドープトアモルファスシリコン膜の膜厚が小さくなることがあった。
【００１６】
【特許文献１】特開平８−２７４３０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
このように、従来の固体撮像素子では、ダミーパターンを形成することのできないアクティブ領域にデッシングが生じ、配線層の膜厚にばらつきが生じることになり、これが電荷転送効率低下の原因となっていた。
【００１８】
本発明は前記実情に鑑みてなされたもので、第１層導電性膜のパターン上に第２層導電性膜を形成し、第１層導電性膜上の第２層導電性膜を除去して平坦化することにより単層電極構造の電荷転送電極を形成するに際し、平坦化工程において、アクティブ領域には第１層導電膜のパターンが形成できないことに起因する膜減りを防止し、均一な膜厚の電荷転送電極を形成することにより電荷転送効率の改善を図ることを目的とする。
【課題を解決するための手段】
【００１９】
そこで本発明の固体撮像素子の製造方法では、光電変換部と、前記光電変換部で生起せしめられた電荷を転送する単層電極構造の電荷転送電極を備えた電荷転送部と、前記電荷転送部に接続される周辺回路部とを具備した固体撮像素子の製造方法において、ゲート酸化膜の形成された半導体基板表面に、第１の電極、前記光電変換部および前記周辺回路部の第１層配線を構成する第１層導電性膜のパターンを形成する工程と、前記第１の電極の少なくとも側壁に電極間絶縁膜となる絶縁膜を形成する工程と、前記第１の電極および前記電極間絶縁膜の形成された前記半導体基板表面に第２の電極を構成する第２層導電性膜を形成する工程と、前記第１の電極上に突出する前記第２層導電性膜の突出部を除去し、表面を平坦化する工程と、アクティブ領域の前記第２層導電性膜をパターニングする工程とを含み、前記平坦化する工程に先立ち、前記アクティブ領域に前記第２層導電性膜が除去されるのを抑制する除去抑制層を形成する工程を含む。
【００２０】
この構成により、第１層導電性膜によるパターンを形成することができないアクティブ領域の第２層導電性膜上にこの第２層導電性膜が除去されるのを抑制する除去抑制層を形成することにより、第２層導電性膜の膜減りを抑制し、ばらつきの少ない第２層電極を形成することができる。
【００２１】
また本発明の固体撮像素子の製造方法では、前記除去抑制層を形成する工程は、前記第２層導電性膜を形成する工程の後に実施される。
この構成によれば、第２層導電性膜の上層に除去抑制層が形成されるため、第２層導電性膜の成膜を中断することなく形成できるため作業性がよい。
【００２２】
また本発明の方法では、前記第２層導電性膜を形成する工程が、第１の導電性膜と同程度の膜厚の前記第２層導電性膜を成膜する前工程と、この後前記除去抑制層を形成し、さらに前記第２層導電性膜を成膜する後工程とを具備したものを含む。
この方法によれば、除去抑制層の形成に際し、平坦性の良好な表面にパターニングをすることができるため、精度がより高められる。
【００２３】
また本発明の固体撮像素子の製造方法では、前記第２層導電性膜が、シリコン系導電性膜であるものを含む。
【００２４】
また本発明の固体撮像素子の製造方法では、前記シリコン系導電性膜は、ドープトアモルファスシリコンであるものを含む。
【００２５】
また本発明の固体撮像素子の製造方法では、前記シリコン系導電性膜は、ドープトポリシリコンであるものを含む。
【００２６】
また本発明の固体撮像素子の製造方法では、前記除去抑制層を形成する工程は、酸化シリコン膜を形成する工程と、前記酸化シリコン膜の上に窒化シリコン膜を形成する工程とを含むものを含む。
【００２７】
また本発明の固体撮像素子の製造方法では、前記除去抑制層を形成する工程は、等方性エッチングによりパターニングする工程を含むものを含む。
【００２８】
また本発明の固体撮像素子の製造方法では、前記平坦化する工程は、前記半導体基板表面にレジストを塗布する工程と、前記レジストと前記第２層導電性膜とが同程度のエッチング速度を持つ条件でエッチバックする工程とをものを含む。
この方法によれば、除去抑制層の存在により膜減りを抑制し、ばらつきの少ない配線を得ることができる。
また、半導体基板上の固体撮像素子の周辺回路部のうちパターン密度の小さい領域、特に半導体基板（半導体チップ）周縁部では、レジストの膜厚が小さくなり、表面レベルが低下しやすいが、ダミーパターンの追加によりレジストエッチバックに先立ち、表面レベルが周縁部でも低くならないようにすることができるため、電荷転送電極を単層化する際に生じるシリコン系導電性膜、特に第２層シリコン系導電性膜の膜減りを防止することができる。したがって、さらに均一な膜厚の配線部を形成することができる。
【００２９】
また、本発明の方法は、半導体基板表面に、前記光電変換部の有効撮像領域を囲むように、周辺回路部および前記電荷転送部に設けられるフィールド酸化膜の形成領域に、トレンチを形成する工程と、前記トレンチ内にフィールド酸化膜を形成する工程と、前記フィールド酸化膜の形成された前記半導体基板表面を平坦化する工程と、前記半導体基板表面に、前記電荷転送電極、前記光電変換部および前記周辺回路部などの素子部を形成する工程とを含むものを含む。
この方法により容易に表面の平坦化をはかることができる。この場合トレンチの深さとフィールド酸化膜の厚さとが一致するように形成できる場合には、特に平坦化工程は不要となる場合もある。
【００３０】
また、本発明の固体撮像素子の製造方法は、前記フィールド酸化膜を形成する工程は、選択酸化（ＬＯＣＯＳ）工程を含むものを含む。
この方法によれば長時間を要するが膜質の良好なフィールド酸化膜を形成することが可能となる。
【００３１】
また、本発明の固体撮像素子の製造方法は、前記フィールド酸化膜を形成する工程は、前記トレンチにＣＶＤ法により絶縁膜を充填する工程を含むものを含む。
この方法によれば、フィールド酸化膜の形成に要する時間の短縮を図ることができる。  なお、ＬＯＣＯＳとＣＶＤとを併用し、素子分離を重視するアンプ部付近ではＬＯＣＯＳ、平坦性を重視する部分ではＣＶＤというように同一基板面内で複数の方法を併用してもよい。
【００３２】
また、本発明の固体撮像素子の製造方法は、前記半導体基板表面を平坦化する工程は、前記半導体基板表面にスピンコート法によりレジストを塗布する工程と、レジストエッチバック法により、平坦化する工程とを含むものを含む。
【００３３】
また、本発明の固体撮像素子の製造方法は、前記半導体基板表面を平坦化する工程は、ＣＭＰ（化学的機械研磨）法により前記半導体基板表面を平坦化する工程とを含むものを含む。
【００３４】
また、本発明の固体撮像素子の製造方法は、前記第１層導電性膜のパターンを形成する工程は、前記レジストの表面レベルが前記半導体基板上で所定の値以下とならないように、ダミーパターンを含む前記パターンを形成する工程を含むものを含む。
【００３５】
また、本発明の固体撮像素子の製造方法は、前記第１層導電性膜のパターンを形成する工程は、前記第２層導電性膜の表面レベルが前記半導体基板上で所定の値以下とならないように、ダミーパターンを含む前記パターンを形成する工程を含む。
【００３６】
また、本発明の固体撮像素子の製造方法は、前記第２層導電性膜を形成する工程に先立ち、前記第１の電極の表面にエッチングストッパとなるストッパ層を形成する工程を含み、前記平坦化工程は、前記ストッパ層をストッパとしてエッチバックを行う工程であるものを含む。
【００３７】
この構成により、第１の電極が削られることなく、第１の電極上でエッチバックを停止することができるため、平坦性が良好で、高歩留まりの電荷転送部を形成することが可能となる。ここで第２層導電性膜をシリコン系導電性膜で構成する場合には、窒化シリコンなどを用いるのが望ましい。また、第１の電極のパターニングに際し、酸化シリコンと窒化シリコンとの２層膜をマスクとして用い、これをこのまま残してエッチングストッパに用いることにより、工数を増大することなく、良好なパターニングを可能にするとともに、平坦性に優れた電荷転送部を形成することが可能となる。
【発明の効果】
【００３８】
本発明の固体撮像素子の製造方法によれば、ＣＭＰ法あるいはレジストエッチバック法により平坦化を行なう際、ダミーパターンを形成できないアクティブ領域でも、除去抑制層（エッチングストッパ）の形成により、第２層シリコン系導電性膜の膜減りを防止し、配線抵抗が均一で電荷転送効率の良好な固体撮像素子を形成することが可能となる。
【発明を実施するための最良の形態】
【００３９】
以下本発明の実施の形態について図面を参照しつ説明する。
（第１の実施の形態）
【００４０】
この固体撮像素子は、図１乃至図３にその電極形成工程を示すように、単層電極構造の電荷転送電極を備えた固体撮像素子を形成するに際し、第１の電極を構成する第１層導電性膜としての第１層アモルファスシリコン膜によるダミーパターンを形成できないアクティブ領域（ここでは図３（ｋ）における第１の電極３ａ間の領域）に除去抑制層（エッチングストッパ）を形成し、アクティブ領域の第２層アモルファスシリコン膜の膜減りを抑制するようにしたことを特徴とする。
これにより、レジストエッチバックによる平坦化処理によって第２層導電性膜としての第２層アモルファスシリコンで形成される第２の電極および配線についても、アクティブ領域の膜減りもない。したがって、電荷転送部および周辺回路部において、膜減りもなく、良好に表面の平坦化をはかることができる。
【００４１】
なお、図４および図５に全体の概要説明図（この図では周縁部は示されていない）を示すように、シリコン基板１には、光電変換部を構成する複数のフォトダイオード領域３０が形成され、フォトダイオードで検出した信号電荷を転送するための電荷転送部４０が、フォトダイオード領域３０の間に形成される。ここで図５は図４のＡ−Ａ線に沿ってフォトダイオード領域を含む面で切断して得られる断面である。なお図１乃至３の製造工程図では、機能回路を構成する配線パターンとしての第２層導電性膜のパターンをもつアクティブ領域を含む断面を示している。
【００４２】
電荷転送電極によって転送される信号電荷が移動する電荷転送チャネル３３は、図４では図示していないが、電荷転送部４０が延在する方向と交差する方向に、形成される。
【００４３】
なお、図４においては、電極間絶縁膜５の内、フォトダイオード領域と電荷転送部４０との境界近傍に形成されるものの記載を省略してある。
【００４４】
図５に示すように、シリコン基板１内には、フォトダイオード領域３０、電荷転送チャネル３３、チャネルストップ領域３２、電荷読み出し領域３４が形成され、シリコン基板１表面には、ゲート酸化膜２が形成される。ゲート酸化膜２表面には、酸化シリコン膜からなる電極間絶縁膜５と電荷転送電極３（第１層ドープトアモルファスシリコン膜３ａからなる第１の電極、第２層ドープトアモルファシリコン膜３ｂからなる第２の電極）が形成される。
【００４５】
電荷転送部４０は、上述したとおりであるが、図５に示すように、電荷転送部４０の電荷転送電極上面には中間層７０が形成される。７１は遮光膜、７２はＢＰＳＧ（borophospho  silicate  glass）からなる絶縁膜、７３はＰ−ＳｉＮからなる絶縁膜（パッシベーション膜）、７４は透明樹脂膜からなる平坦化層である。
【００４６】
固体撮像素子の上方には、フォトダイオード領域３０の光検知部分を除いて遮光膜７１が設けられ、さらにカラーフィルタ５０、マイクロレンズ６０が設けられる。また、カラーフィルタ５０とマイクロレンズ６０との間は、絶縁性の透明樹脂等からなる平坦化層６１が充填される。
また、図５では、いわゆるハニカム構造の固体撮像素子を示しているが、正方格子型の固体撮像素子にも適用可能であることはいうまでもない。
【００４７】
次にこの固体撮像素子の製造工程について詳細に説明する。
まず、不純物濃度１．０×１０１６ｃｍ−３程度のｎ型のシリコン基板１表面に、膜厚
１５〜３５ｎｍの酸化シリコン膜２ａと、膜厚５０ｎｍの窒化シリコン膜２ｂと、膜厚５〜１０ｎｍの酸化シリコン膜２ｃを形成し、３層構造のゲート酸化膜２を形成する。
【００４８】
続いて、このゲート酸化膜２上に、ＰＨ３とＮ２とを添加したＳｉＨ４を反応性ガスと
して用いた減圧ＣＶＤ法により、膜厚０．３〜０．４μｍのリンドープの第１層ドープトアモルファスシリコン膜３ａを形成する。このときの基板温度は５００〜６５０℃とする。
【００４９】
この後、減圧ＣＶＤ法により膜厚１０〜３０ｎｍの酸化シリコン膜４と、膜厚５０ｎｍの窒化シリコン膜５とを形成する。
【００５０】
続いて、そしてこの上層にポジレジストを厚さ０．５〜１．４μｍとなるように塗布し、フォトリソグラフィにより所望のマスクを用いて露光し、現像、水洗を行い、レジストパターンＲ１を形成する（図１（ａ））。ここでシリコン基板１の周縁部にはダミーパターン（図示せず）を形成しても良い。ダミーパターンは、レジストパターンＲ１からの間隔が所定幅（第１の電極の間隔）以上とならないようにレイアウト時に形成される。
【００５１】
この後、ＣＨＦ３とＣ２Ｆ６とＯ２とＨｅとの混合ガスを用いた反応性イオンエッチングにより、酸化シリコン膜４と、窒化シリコン膜５とをエッチングし、第１層ドープトアモルファスシリコン膜３ａのパターニング用のマスクパターンを形成する（図１（ｂ））。ここでもダミーのマスクパターンが、本来の第１の電極形成用マスクパターンの左手に形成されている。
そしてアッシングによりレジストパターンを剥離除去する（図１（ｃ））。
【００５２】
この後、ＨＢｒとＯ２との混合ガスを用いた反応性イオンエッチングによりこのマスクパターンをマスクとし、ゲート酸化膜２の窒化シリコン膜２ｂをエッチングストッパとして第１層ドープトアモルファスシリコン膜３ａを選択的にエッチング除去し、第１の電極および周辺回路の配線を形成する（図１（ｄ））。ここではＥＣＲ(電子サイクロトロン共鳴：Electron Cycrotoron Resonance)方式あるいはＩＣＰ（誘導結合Inductively Coupled Plasma）方式のなどのエッチング装置を用いるのが望ましい。
【００５３】
続いて、熱酸化法により第１の電極のパターンの周りに膜厚８０〜９０ｎｍの酸化シリコン膜からなる電極間絶縁膜５を形成する（図２（ｅ））。
【００５４】
次に、ＳｉＨ４ガスにＰＨ３とＮ２とを添加した反応性ガスを用いた減圧ＣＶＤ法によ
り膜厚０．４〜０．７μｍの第２層ドープトアモルファスシリコン膜３ｂを形成する。このとき第２層ドープトアモルファスシリコン膜３ｂの膜厚は第１層ドープトアモルファスシリコン膜およびその上層の酸化シリコン膜４および窒化シリコン膜５の膜厚の合計膜厚と同程度かそれよりも厚くなるように形成する必要がある。
【００５５】
そして、第２層ドープトアモルファスシリコン膜３ｂの形成された表面に除去抑制層８として酸化シリコン膜と窒化シリコン膜の２層膜を形成する（図２（ｆ））。
そして図２（ｇ）に示すように、この上層にレジストＲ２を塗布し、フォトリソグラフィによりパターニングする。ここでレジストＲ２としては、ＧＫＲ４４０３を使用し膜厚７００〜８００ｎｍ塗布する。
【００５６】
続いて、図３（ｈ）に示すように、レジストＲ２のパターンをマスクとして除去抑制層８を等方性エッチングによりパターニングする。
そして、図３（ｉ）に示すように、第２層ドープトアモルファスシリコン膜３ｂのエッチング速度がほぼ同一となる条件で、全面エッチングを行い、第２層ドープトアモルファスシリコン膜３ｂの平坦化を行う。
【００５７】
この後、図３（ｊ）に示すように、アクティブ領域および周辺回路形成のためのレジストパターンＲ３を形成する。ここでは、固体撮像素子形成部および周辺回路部の一部を覆うようにレジストパターンＲ３を形成する。
【００５８】
そして、図３（ｋ）に示すように、このレジストパターンＲ３をマスクとして、フォトダイオード領域３０上の第２層ドープトアモルファスシリコン膜３ｂをエッチング除去するとともに周辺回路パターン（図示せず）を残留させる。
そして、アッシングによりレジスト除去を行なうことにより、固体撮像素子形成部および周辺回路部の一部を構成する第２層ドープトアモルファスシリコン膜３ｂのパターンが形成される。
【００５９】
このようにして、第２層ドープトアモルファスシリコン膜３ｂからなる第２の電極を形成し、表面の平坦な電荷転送電極が形成される。このとき基板周縁部には図示しないダミーパターンが残留している。このダミーパターンは網目状をなすように形成しており、望ましくは接地電位に接続しておく。これにより安定な接続が可能となる。
【００６０】
そしてこの上層に遮光膜のパターン７１、膜厚７００ｎｍのＢＰＳＧ膜７２を形成し、８５０℃でリフローし平坦化する。そしてＰ−ＳｉＮからなる絶縁膜（パッシベーション膜）７３、透明樹脂膜からなる平坦化層７４を形成する。６は絶縁膜である。
この後、カラーフィルタ５０、平坦化層６１、マイクロレンズ６０などを形成して、図４および図５に示すような固体撮像素子を得る。
【００６１】
この方法によれば、アクティブ領域の第２層ドープトアモルファスシリコン膜上に除去抑制層のパターンを形成しているため、エッチバックのためのレジストの表面レベルを中心部と同一に形成することができ、周縁部での膜減りのない、高精度のパターン形成を実現することができ、機能的にも信頼性の高い動作特性を得ることができる。
【００６２】
以上のように、かかる構成によれば、アクティブ領域に除去抑制層を設けて平坦化しているため、アクティブ領域の膜減りに起因する抵抗増大を防止することができる。また半導体基板周縁部など、第１の電極のパターン密度が小さいところ、特にスクライブラインなど、スピン塗布によりレジストを塗布する際にレジストの表面レベルが低くなることがないように、ダミーパターンを形成すればよく、特性のばらつきがなく、信頼性の高い固体撮像素子を形成することができる。
なお本実施の形態で半導体基板周縁部とは、半導体チップの周縁部をいうものとする。
【００６３】
また前記実施の形態では、電極間絶縁膜５を第１の電極の周りに熱酸化によって形成した。すなわち、第１の電極のパターニング用マスクおよび第２の電極の平坦化に際してエッチングストッパとして用いる酸化シリコン膜および窒化シリコン膜の２層膜の窒化シリコン膜を酸化防止膜として、第１の電極の熱酸化を行うことにより、第１の電極の側壁に選択的に酸化シリコン膜を形成し、これを電極間絶縁膜とする。この場合は、あらかじめこの酸化される領域分、第１の電極幅が大きくなるようにレジストパターンを形成する必要がある。なお、この熱酸化に代えて、減圧ＣＶＤ法によって電極間絶縁膜を形成するようにしてもよい。
【００６４】
（第２の実施の形態）
前記第１の実施の形態では、第２層アモルファスシリコン膜の最上層で除去抑制層を形成したが、本実施の形態では、第２層アモルファスシリコン膜を２回に分けて成膜し、中間部に除去抑制層を形成している。他部については前記第１の実施の形態と同様である。  すなわち、図１（ａ）乃至図２（ｆ）に示したように電極間絶縁膜５を形成した後第２層アモルファスシリコン膜３ｂを第１層アモルファスシリコン膜表面と同程度の高さに除去抑制層８を形成する。
【００６５】
この後、図６（ａ）に示すようにレジストパターンＲ２をパターニングする。
そしてレジストパターンＲ２をマスクとして、除去抑制層８をパターニングする（図６（ｂ））
【００６６】
そしてさらにこの上層に図６（ｃ）に示すように、この除去抑制層８上に第２層アモルファスシリコン層を成膜する。
そして、図７（ｄ）に示すように、第２層ドープトアモルファスシリコン膜３ｂのエッチング速度がほぼ同一となる条件で、全面エッチングを行い、第２層ドープトアモルファスシリコン膜３ｂの平坦化を行う。
【００６７】
この後、図７（ｅ）に示すように、アクティブ領域および周辺回路形成のためのレジストパターンＲ３を形成する。ここでは、固体撮像素子形成部および周辺回路部の一部を覆うようにレジストパターンＲ３を形成する。
【００６８】
そして、図７（ｆ）に示すように、このレジストパターンＲ３をマスクとして、フォトダイオード領域上の第２層ドープトアモルファスシリコン膜３ｂをエッチング除去するとともに周辺回路パターン（図示せず）を残留させる。
そして、アッシングによりレジスト除去を行なうことにより、固体撮像素子形成部および周辺回路部の一部を覆うように第２層ドープトアモルファスシリコン膜３ｂが形成される。
【００６９】
この方法によれば、アクティブ領域の配線抵抗のばらつきを低減し、信頼性の高い固体撮像素子を形成することができる。
またダミーパターンは、光電変換部の第１層配線の密度と同程度以上となるように形成されることにより、表面レベルの低下を招くことなく形成可能である。
【００７０】
（第３の実施の形態）
なお、前記実施の形態では詳細には述べていないが、チップ周縁部には、その有効撮像領域を囲むように枠状にフィールド酸化膜が形成されるが、フォトセンサを備えた光電変換部と電荷転送部の表面レベルと同一となるようにリセスロコス（Recess  LOCOS）法によって形成するのが望ましい。
【００７１】
本実施の形態の固体撮像素子は、周辺回路部および前記電荷転送部に設けられたフィールド酸化膜の表面レベルが、前記光電変換部の表面レベルと同程度となるようにし、素子領域の形成に際し、基板表面全体が平坦となるようにし、フォトリソグラフィによるパターン精度を高めるようにしたもので、電荷転送電極を単層化する際に生じる導電性膜、特に第２層導電性膜の膜減りを防止することができ、均一な膜厚の電荷転送電極および周辺回路を形成するものである。すなわち、光電変換部と、前記光電変換部で生起せしめられた電荷を転送する電荷転送電極を備えた電荷転送部と、前記電荷転送部に接続される出力回路を含む周辺回路部とを具備した固体撮像素子においてその有効撮像領域（受光領域）を囲むように枠状に形成されたフィールド酸化膜の表面が、フォトセンサを備えた光電変換部と電荷転送部の表面レベルと同一となるようにリセスロコス（Recess  LOCOS）法によって形成されたことを特徴とする。
【００７２】
かかる構成によれば、平坦な表面にパターンが形成されているため極めて高精度のパタ  ーン形成が可能となり、極めて微細な電荷転送部の形成が可能となる。また周辺回路部を含む配線も微細化が可能となる。
なお前記実施の形態では、シリコン基板１表面に形成されたトレンチＴ内に、選択酸化によるフィールド酸化膜１０を形成したが、トレンチ内に酸化シリコン膜などを充填するようにしてもよい。
【産業上の利用可能性】
【００７３】
以上説明してきたように、本発明の方法によれば、第１層導電性膜のパターンの上に電極間絶縁膜を介して第２層導電性膜を形成し、この第２層導電性膜を平坦化して単層電極構造の電荷転送電極を形成するに際し、平坦化に先立ち、アクティブ領域には除去抑制層を形成しておくことにより、膜減りを防止しているため、特性のばらつきを低減し、信頼性の高い固体撮像素子を得ることができることから、微細でかつ高感度の固体撮像素子の形成に有効である。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施の形態の固体撮像素子の製造工程を示す図である。
【図２】本発明の第１の実施の形態の固体撮像素子の製造工程を示す図である。
【図３】本発明の第１の実施の形態の固体撮像素子の製造工程を示す図である。
【図４】本発明の第１の実施の形態の固体撮像素子を示す図である。
【図５】本発明の第１の実施の形態の固体撮像素子を示す断面図である。
【図６】本発明の第２の実施の形態の固体撮像素子の製造工程を示す図である。
【図７】本発明の第２の実施の形態の固体撮像素子の製造工程を示す図である。
【図８】従来例の固体撮像素子の製造工程を示す図である。
【図９】従来例の固体撮像素子の製造工程を示す図である。
【符号の説明】
【００７５】
１  シリコン基板
２  ゲート酸化膜
３ａ  第１の電極（第１層ドープトアモルファスシリコン膜）
３ｂ  第２の電極（第２層ドープトアモルファスシリコン膜）
３  電荷転送電極
４ａ  酸化シリコン膜
４ｂ  窒化シリコン膜
５  電極間絶縁膜
８  除去抑制層
３０  フォトダイオード領域
４０  電荷転送部
５０  カラーフィルタ
６０  マイクロレンズ
７０  中間層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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