(57)【要約】      （修正有）【課題】ＰＡＤＯＸのような工程を用いず、トンネル障壁の高さ及び幅を人為的に調節することができる上、電流駆動能力をさらに向上させることができるショットキー障壁貫通単電子トランジスタ及びその製造方法の提供。【解決手段】ショットキー障壁貫通単電子トランジスタは、基板１００上に形成された絶縁層１１０と、ソース／ドレイン領域１２０ａ／１２０ｂの少なくとも一部分はシリサイド化されてチャネル領域１２０ｂとショットキー接合される。また、ゲート絶縁膜１３０、ゲート電極１４０、側壁絶縁膜１５０、層間絶縁膜パターン１６０、及び露出した前記ゲート電極１４０及び前記ソース／ドレイン電極１２０ａ／１２０ｂ上に形成された金属配線１７０を備える。【選択図】  図１
2006165509.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された絶縁層と、
前記絶縁層上の所定の領域に形成され、チャネル領域とソース／ドレイン領域とに分離され、前記ソース／ドレイン領域の少なくとも一部分は所定の金属によりシリサイド化されて前記チャネル領域とショットキー接合される半導体層と、
前記チャネル領域上に順次形成されたゲート絶縁膜及びゲート電極と、
前記ゲート絶縁膜及びゲート電極の両側壁に形成された側壁絶縁膜と、
前記結果物の全体上部面に前記ゲート電極及び前記ソース／ドレイン領域の一部分が露出するように形成された層間絶縁膜パターンと、
露出した前記ゲート電極及び前記ソース／ドレイン電極上に形成された金属配線と、
を備えていることを特徴とするショットキー障壁貫通単電子トランジスタ。
【請求項２】
前記シリサイド化する金属は、エルビウム、イッテルビウム、白金、イリジウム、コバルト、ニッケル及びチタニウムの少なくとも一つであることを特徴とする請求項１に記載のショットキー障壁貫通単電子トランジスタ。
【請求項３】
前記半導体層は、不純物の濃度が１０１６／ｃｍ３を超えない基板、又は、不純物が含有されていない真性半導体を使用することを特徴とする請求項１に記載のショットキー障壁貫通単電子トランジスタ。
【請求項４】
前記ゲート電極は、ポリシリコン、アルミニウム及びチタンのいずれか一つの物質により形成されることを特徴とする請求項１に記載のショットキー障壁貫通単電子トランジスタ。
【請求項５】
前記ゲート絶縁膜は、シリコン酸化膜、アルミニウム酸化膜及びハフニウム酸化膜のいずれか一つであることを特徴とする請求項１に記載のショットキー障壁貫通単電子トランジスタ。
【請求項６】
（ａ）基板上に絶縁層及び半導体層を順次形成する工程と、
（ｂ）前記半導体層をパターニングしてチャネル領域、ソース／ドレイン領域を画定する工程と、
（ｃ）前記チャネル領域上にゲート絶縁膜及びゲート電極を形成する工程と、
（ｄ）前記ゲート絶縁膜及び前記ゲート電極の両側壁に側壁絶縁膜を形成する工程と、
（ｅ）前記結果物の全体上部面に所定の厚さの金属物質を形成した後、シリサイド化する工程と、
（ｆ）前記ゲート電極、前記ソース／ドレイン領域の一部分が露出するように、前記シリサイド化された全体構造上に層間絶縁膜パターンを形成する工程と、
（ｇ）露出した前記ゲート電極及び前記ソース／ドレイン領域上に金属配線を形成する工程と、
を含むことを特徴とするショットキー障壁貫通単電子トランジスタの製造方法。
【請求項７】
前記工程（ｅ）において、前記シリサイド化する工程は、４００℃乃至６００℃の温度範囲で熱処理することを特徴とする請求項６に記載のショットキー障壁貫通単電子トランジスタの製造方法。
【請求項８】
前記工程（ｅ）以後に、反応していない金属物質を除去する工程をさらに含むことを特徴とする請求項６に記載のショットキー障壁貫通単電子トランジスタの製造方法。
【請求項９】
前記工程（ｆ）以後に、平坦化工程及びコンタクト工程を行う工程をさらに含むことを特徴とする請求項６に記載のショットキー障壁貫通単電子トランジスタの製造方法。
【請求項１０】
前記半導体層は、１ｎｍ乃至２０ｎｍの厚さに形成することを特徴とする請求項６に記載のショットキー障壁貫通単電子トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキー障壁貫通単電子トランジスタ及びその製造方法に係り、さらに詳しくは、従来の不純物を注入してソース及びドレイン領域を構成し、人為的な量子点をチャネル領域に形成する方式を用いた単電子トランジスタ（Single Electron Transistor；ＳＥＴ）製造方法に代えて、ソース及びドレインをシリコンと金属との反応物質であるシリサイドで代替して金属−半導体間に形成されるショットキー障壁を用いるショットキー障壁貫通単電子トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
一般に、シリコンを基盤とした単電子トランジスタ及び回路の具現化については、米国、ヨーロッパ及び日本等、先進国において継続的に研究が行われている。
【０００３】
しかし、現在まで実施されてきている単電子トランジスタの構造は、パターンに依存する酸化速度の差異を用いてＰＡＤＯＸ（Pattern Dependent Oxidation）シリコンに人為的な模様を作ることにより生じる障壁を利用したものが大部分である。
【０００４】
前記ＰＡＤＯＸ工程を用いた従来の技術として、非特許文献１に言及された単電子トランジスタの製造方法がある。
【０００５】
このような従来の技術は、工程の難易度が高いうえ、再現性のある単電子トランジスタ（ＳＥＴ）を具現化し難く、特性の改善のための設計変数を人為的に調節し難い等、多くの問題点を有している。前記ＰＡＤＯＸ工程は、実際の製造上、工程の難しさがあり、周辺回路として用いられる電界効果トランジスタ（ＭＯＳＦＥＴ）と工程が相異していて追加的な工程が必要であるという問題点がある。
【０００６】
即ち、上記従来の技術では、前記ＰＡＤＯＸ工程を用いてシリコンに単電子トランジスタ（ＳＥＴ）を具現化する方法及び電気的特性を示している。特に、Ｖ−ＰＡＤＯＸという工程を用いると、二つの単電子トランジスタ（ＳＥＴ）を並列構造で同時に製作することもできることを示している。
【０００７】
このように製作した単電子トランジスタは、７７Ｋ以下の低温で典型的なクーロン振動（coulomb oscillation）特性を示している。ところが、従来の技術における結果によれば、単電子トランジスタの良好な特性を示す温度は７７Ｋ未満であり、伝導度は１μｓ以下の水準である。
【０００８】
このような低い電流特性を補完するためにリテラルゲート（literal gate）構造を考案した。このリテラルゲート構造は、単電子トランジスタ（ＳＥＴ）と電界効果トランジスタ（ＭＯＳＦＥＴ）とを直列に連結し、単電子トランジスタから出る低電流を増幅して高い電圧利得を持たせる構造である。ところが、これは電界効果トランジスタ（ＭＯＳＦＥＴ）を用いるので、低電力及び小型化に多少問題点を有している。
【０００９】
また、前述した従来の技術に関する文献として、既存の酸化物をトンネル障壁として利用する場合に問題となった再現性及び均一性を画期的に改善するために、金属と半導体との接合の際に自然に生じるショットキー障壁をトンネル障壁として利用した単一トランジスタ及びその製造方法が開示されている（特許文献１）。
【００１０】
また、ＳＯＩ基板上に製作されたトランジスタの活性領域の中央に半導体層が存在するようにシリサイドを形成させ、前記間隔内の半導体領域とシリサイドとの間に形成されるショットキー接合障壁をトンネル障壁として利用した単電子トランジスタの構造及びその製造方法が開示されている（特許文献２）。
【００１１】
また、ＳＯＩ基板に形成されるトランジスタから発生させられる浮遊ボディ効果（floating body effect）を排除するために、トランジスタソースの低濃度領域（ＬＤＤ）にショットキー接触を形成して順方向電圧が大きくなることを利用して浮遊電子や正孔を排除する技術が開示されている（特許文献３）。
【特許文献１】韓国特許公開公報第２０００−００１８５５２号
【特許文献２】韓国特許公開公報第１９９９−００８４７６９号
【特許文献３】米国特許公報第６，３３９，００５Ｂ１号
【非特許文献１】「ＩＣ適応シリコン単電子トランジスタの製造方法」、電子デバイスＩＥＥＥ公報第４７巻Ｎｏ．１第１４７−１５３頁、２０００年１月（“Fabrication method for IC-oriented Si single electron transistors”, IEEE Transactions on Electron Devices, vol. 47, No.1, pp.147-153, 2000/1）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、前述した問題点を解決するために創案されたもので、その目的は、従来の不純物を注入してソース及びドレイン領域を構成し、人為的な量子点をチャネル領域に形成する方式を用いた単電子トランジスタ（ＳＥＴ）の製造方法に代えて、ソース及びドレインをシリコンと金属との反応物質であるシリサイドで代替して金属−半導体間に形成されるショットキー障壁を用いるショットキー障壁貫通単電子トランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の第１の側面は、基板上に形成された絶縁層と、前記絶縁層上の所定の領域に形成され、チャネル領域とソース／ドレイン領域とに分離され、前記ソース／ドレイン領域の少なくとも一部分は所定の金属によりシリサイド化されて前記チャネル領域とショットキー接合される半導体層と、前記チャネル領域上に順次形成されたゲート絶縁膜及びゲート電極と、前記ゲート絶縁膜及びゲート電極の両側壁に形成された側壁絶縁膜と、前記結果物の全体上部面に前記ゲート電極及び前記ソース／ドレイン領域の一部分が露出するように形成された層間絶縁膜パターンと、露出した前記ゲート電極及び前記ソース／ドレイン電極上に形成された金属配線とを備えている、ショットキー障壁貫通単電子トランジスタを提供する。
【００１４】
本発明の第２の側面は、（ａ）基板上に絶縁層及び半導体層を順次形成する工程と、（ｂ）前記半導体層をパターニングしてチャネル領域、ソース／ドレイン領域を画定する工程と、（ｃ）前記チャネル領域上にゲート絶縁膜及びゲート電極を形成する工程と、（ｄ）前記ゲート絶縁膜及び前記ゲート電極の両側壁に側壁絶縁膜を形成する工程と、（ｅ）前記結果物の全体上部面に所定の厚さの金属物質を形成した後、シリサイド化する工程と、（ｆ）前記ゲート電極、前記ソース／ドレイン領域の一部分が露出するように、前記シリサイド化された全体構造上に層間絶縁膜パターンを形成する工程と、（ｇ）露出した前記ゲート電極及び前記ソース／ドレイン領域上に金属配線を形成する工程とを含む、ショットキー障壁貫通単電子トランジスタの製造方法を提供する。
【発明の効果】
【００１５】
本発明のショットキー障壁貫通単電子トランジスタ及びその製造方法によれば、従来の不純物を注入してソース及びドレイン領域を構成し、人為的な量子点をチャネル領域に形成する方式を用いた単電子トランジスタの製造方法に代えて、ソース及びドレインをシリコンと金属との反応物質であるシリサイドで代替して金属−半導体間に形成されるショットキー障壁を用いて製作することにより、単電子トランジスタ（ＳＥＴ）のための量子点を形成するために従来の技術のＰＡＤＯＸのような工程を行う必要がなく、様々なショットキー接合の高さを有するシリサイド物質を用いてトンネル障壁の高さ及び幅を人為的に調節することができるという利点がある。
【００１６】
また、本発明によれば、シリサイドは、金属の特性を有する物質を使用することにより、電極として用いられるソース及びドレインをシリコンで形成する場合より非常に低い面抵抗値を持たせられ、十分多くの電子又はホールを提供することができるため、単電子トランジスタの電流駆動能力をさらに向上させることができるという利点がある。
【００１７】
また、本発明によれば、シリサイド化工程は約６００℃以下の低温で可能なので、その後、高誘電率ゲート絶縁膜及び金属ゲート構造を適用することも非常に容易であって、高性能の単電子トランジスタを実現し易いという利点がある。
【００１８】
また、本発明によれば、ショットキー障壁を用いて単電子トランジスタを具現化する場合、電流及び電圧の増幅のための周辺回路のためのトランジスタ製作の際に追加工程を実施する必要なく同一の工程で単電子トランジスタ（ＳＥＴ）及び電界効果トランジスタ（ＦＥＴ）を容易かつ同時に製作することができるという利点がある。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面を参照して本発明の実施の形態を詳細に説明する。尚、これらの実施の形態は様々な形態に変形できるが、本発明の範囲を限定するものではない。これらの実施の形態は、当該技術分野において通常の知識を有する者に本発明をより完全に説明するために提供されるものである。
【００２０】
図１は、本発明の実施の一形態に係るショットキー障壁貫通単電子トランジスタを説明するための断面図である。
【００２１】
図１を参照すると、本発明の実施の一形態に係るショットキー障壁貫通単電子トランジスタは、例えばＳＯＩ（Silicon On Insulator）基板上に形成されている。前記ＳＯＩ基板は、主にシリコン層からなる基板１００、前記基板１００の上部に順次形成された絶縁層１１０及びシリコン層１２０から構成される。
【００２２】
ここで、前記シリコン層１２０は、ｎ型又はｐ型シリコンにより形成することが好ましく、前記絶縁層１１０は、シリコン酸化膜等を用いることができる。
【００２３】
前記シリコン層１２０の厚さは、単電子トランジスタの量子点として用いられるチャネル領域１２０ｃの静電容量を低減するために約２０ｎｍ以下にすることが、良好な特性を得るために好ましい。このようにＳＯＩ基板を構成することにより、ゲートがチャネル領域１２０ｃの電界を効率よく調節して漏洩電流を抑制するようにする。
【００２４】
また、前記シリコン層１２０は、不純物の濃度が１０１６／ｃｍ３を超えない非常に低い基板を使用し、又は、不純物が全く含有されていない真性半導体を使用することが好ましい。
【００２５】
一方、本発明に係るショットキー障壁貫通単電子トランジスタでは、前記ＳＯＩ基板を適用したが、これに限定せず、バルク（bulk）シリコン基板も適用することができる。
【００２６】
本発明に係るショットキー障壁貫通単電子トランジスタのソース領域 ／ドレイン領域１２０ａ／１２０ｂは、シリコン層と金属との化合物であるシリサイド層で形成され、前記チャネル領域１２０ｃとショットキー障壁を形成する。
【００２７】
前記チャネル領域１２０ｃ上にはゲート絶縁層１３０及びゲート電極１４０が順次形成されており、ソースとゲートとの間の絶縁、ドレインとゲートとの間の絶縁のために、ゲート、即ち、前記ゲート絶縁膜１３０及び前記ゲート電極１４０の両側壁に側壁絶縁膜１５０が形成されている。
【００２８】
また、前記ゲートは、チャネル領域の調節能力を向上させるために、二重ゲート又は三重ゲート構造で形成されることが好ましい。
【００２９】
このように構成された結果物の全体上部には、ゲート、ソース及びドレインの一部分が露出するように形成された層間絶縁膜パターン１６０が形成されており、前記露出されたゲート、ソース及びドレインに電気的に接触するように金属配線１７０が形成されている。
【００３０】
図２は、本発明の実施の一形態に係るショットキー障壁貫通単電子トランジスタの動作原理を説明するための概略断面図である。ここで、Ｓ及びＤはそれぞれショットキー障壁貫通単電子トランジスタ（ＳＢ−ＳＥＴ）のソース及びドレインを意味し、ＳＯＩはSilicon on Insulator、ＢＯＸはBuried Oxideをそれぞれ意味する。
【００３１】
図２の（ａ）を参照すると、通常の電界効果トランジスタ（ＭＯＳＦＥＴｓ）と非常に類似しているが、相違点は、ソース及びドレインとして、不純物の注入による形成方法ではなく、シリコンと金属との反応物であるシリサイドを使用することにある。
【００３２】
このようなシリサイドを用いると、ソース及びドレインとチャネルとして用いられるシリコンとの接合部には図２の（ｂ）のようにショットキー障壁が形成され、この障壁がショットキー障壁貫通単電子トランジスタ（ＳＢ−ＳＥＴ）のトンネル障壁の役割を担う。
【００３３】
従って、シリコンチャネルの大きさが減少するにつれて、伝導帯の蓄積エネルギー（charging energy）が徐々に増加し、クーロン封鎖（coulomb blockade）現象によって単電子トランジスタの動作を行う。このような構造は、従来の技術の構造と比較して非常に簡単であり、ソース及びドレイン電極として、金属性質を有するシリサイドを用いるという利点がある。
【００３４】
前記のように製作されたショットキー障壁貫通単電子トランジスタ（ＳＢ−ＳＥＴ）は、従来の技術で提案した構造と同様の人為的な量子点の形成のための工程が不要であり、シリサイドの形成されたソース及びドレインとシリコンからなるチャネルとの間に電気的に形成されるショットキー障壁を単電子トンネリング障壁として用いるという点において、従来の単電子トランジスタとは構造及び動作特性が非常に異なる。
【００３５】
図３ａ乃至図３ｅは、本発明の実施の一形態に係るショットキー障壁貫通単電子トランジスタの製造方法を説明するための断面図である。
【００３６】
図３ａを参照すると、ＳＯＩ基板は、最下部に機械的な支持のためのシリコン基板１００が形成され、その上部に絶縁層１１０及びシリコン層１２０が順次形成されている。所定のエッチングマスク（図示せず）を用いて、チャネル、ソース及びドレインを形成する領域を残留させ、前記シリコン層１２０をパターニングする。
【００３７】
この際、前記ＳＯＩ基板は、ゲートがチャネル領域１２０ｃ（図３ｄ参照）の電界を効率よく調節してリーク電流を抑制するために、数ｎｍ乃至数十ｎｍ以下の厚さに製作することが好ましい。
【００３８】
また、前記シリコン層１２０は、単電子トランジスタの量子点として用いられるチャネル領域１２０ｃ（図３ｄ参照）の静電容量を低減するために、約２０ｎｍ以下（好ましくは、約１ｎｍ乃至２０ｎｍ）の厚さに形成することが好ましい。
【００３９】
図３ｂを参照すると、前記シリコン層１２０上の所定の領域にゲート絶縁膜１３０及びゲート電極１４０を順次形成する。次に、例えばフォトレジスト等のエッチングマスクを用いてパターニングした後、ドライエッチングを行ってゲート電極１４０及びゲート絶縁膜１３０をエッチングする。そして、前記ゲート絶縁膜１３０及びゲート電極１４０の側壁に側壁絶縁膜１５０を形成する。
【００４０】
ここで、前記ゲート絶縁膜１３０は、一般的な場合にはシリコンを熱酸化して形成するシリコン酸化膜（ＳｉＯ２）を使用することができ、さらに高いゲート電界効果を得るためにはアルミニウム酸化膜（Ａｌ２Ｏ３）又はハフニウム酸化膜（ＨｆＯ２）等の高誘電率の薄膜を使用することも可能である。
【００４１】
また、前記ゲート電極１４０として用いられる物質も、現在広く使用されているポリシリコンを使用することができ、さらに向上したショットキー障壁貫通単電子トランジスタ（ＳＢ−ＳＥＴ）の性能のためにはアルミニウム及びチタン（Ｔｉ）等の金属物質を使用することも可能である。
【００４２】
一方、前記側壁絶縁膜１５０として使用する物質は、可能な限り低い誘電定数を有する物質であることが好ましく、代表的なものがシリコン酸化膜（ＳｉＯ２）物質からなる絶縁膜である。また、良好な特性を有する単電子トランジスタを製造するためには、ゲートの大きさ及びチャネル幅を総て約１０ｎｍ以下に製作することが好ましい。
【００４３】
図３ｃを参照すると、ソース領域１２０ａ及びドレイン領域１２０ｂにシリサイドを形成するために、前記結果物の全体上部面に所定の厚さの金属物質１５５を蒸着する。
【００４４】
この際、前記金属物質１５５としては、エルビウム（Erbium）、イッテルビウム（Ytterbium）、白金（Platinum）、イリジウム（Iridium）、コバルト（Cobalt）、ニッケル（Nickel）又はチタニウム（Titanium）等を使用することができる。
【００４５】
特に、電子を用いた単電子トランジスタの製造の際に低いショットキー障壁を必要とする場合には、エルビウム（Erbium）又はイッテルビウム（Ytterbium）が適切であり、相対的に高いショットキー障壁を必要とする場合には、白金（Platinum）又はイリジウム（Iridium）を使用することが非常に好ましい。
【００４６】
一方、単電子トランジスタと対応する別のトランジスタは、単ホールトランジスタである。この単ホールトランジスタは、量子点を通過して電流を形成する因子がホールの場合を指す用語である。
【００４７】
従って、ホールを用いた単ホールトランジスタ（Schottky barrier single hole transistor：ＳＢ−ＳＨＴ）を製作する場合において、ホールに対する低いショットキー障壁を必要とするときには、白金又はイリジウムを使用することが適切であり、高いショットキー障壁を必要とするときには、エルビウム又はイッテルビウムを使用することが好ましい。
【００４８】
また、単電子トランジスタ及び単ホールトランジスタの両方とも中間程度のショットキー障壁が必要な場合にはコバルト、ニッケル又はチタニウム等を使用することが好ましい。
【００４９】
図３ｄを参照すると、例えば急速熱処理（ＲＴＡ）装置によって熱処理を行ってシリサイドを形成した後、反応していない金属物質１５５を除去する。即ち、前記シリサイドは、シリコンが露出した領域にのみ形成され、シリコンが存在しない絶縁層１１０及び側壁絶縁膜１５０の領域に蒸着された未反応金属物質１５５は、ウェットエッチングの際に完全に除去される。
【００５０】
一方、前記シリサイドを形成するための熱処理温度は、約６００℃未満（好ましくは約４００℃乃至６００℃）にすることが好ましい。このように低温で熱処理を行う理由は、図３ｂで説明したアルミニウム酸化膜（Ａｌ２Ｏ３）又はハフニウム酸化膜（ＨｆＯ２）等の高誘電率ゲート絶縁膜及びアルミニウム、チタン（Ｔｉ）等の金属ゲートの熱的な損傷を防止するためである。
【００５１】
図３ｅを参照すると、ソース、ドレイン及びゲート電極以外の領域にはフォトレジストを蒸着し、選択的にエッチングして、前記結果物の全体上部面に層間絶縁膜パターン１６０を形成する。
【００５２】
その後、平坦化工程及びコンタクト工程を経て、前記エッチングされたソース、ドレイン及びゲート電極領域に所定の金属物質を蒸着して金属配線１７０を形成する。
【００５３】
前記のような本発明の実施の一形態に係るショットキー障壁を用いた単電子トランジスタの製造方法では、チャネル領域１２０ｃに量子点を形成するために特別な工程が不要であり、約６００℃以上の高温工程が全く使用されないことが分かる。従って、高誘電率ゲート絶縁膜１３０及び金属ゲート電極１４０を非常に容易に使用することができる。
【００５４】
一方、本発明で提案するショットキー障壁を用いたショットキー障壁貫通単電子トランジスタの製造方法は、従来の電界効果トランジスタ（ＭＯＳＦＥＴ）を基盤とする単電子トランジスタ（ＳＥＴ）の具現化方法とは異なる。
【００５５】
即ち、本発明では、前述した従来の技術のＰＡＤＯＸ工程又は側壁蒸着ゲート（sidewall depletion gate）のように複雑な工程を用いるのではなく、ソース及びドレインの電極でシリサイド物質を用いてショットキー接合を構成し、このとき、ショットキー接合で形成される障壁をトンネル障壁として用いる非常に簡単な素子構造を利用しようとする。
【００５６】
このような構造は、素子の製作工程が非常に単純であり、単電子トランジスタ（ＳＥＴ）の周辺回路として用いられる素子も同一の工程で同時に製作することができるという利点を有している。即ち、ショットキー障壁貫通単電子トランジスタ（ＳＢ−ＳＥＴ）とショットキー障壁電界効果トランジスタ（ＳＢ−ＭＯＳＦＥＴ）とを同時に製作することができ、単電子トランジスタ（ＳＥＴ）と電界効果トランジスタ（ＭＯＳＦＥＴ）との動作特性の差は単に素子の大きさ及び印加電圧によって決定することができる。
【００５７】
前述した本発明の実施の一形態に係るショットキー障壁貫通単電子トランジスタを用いる場合、従来の技術とは次のような相違点がある。
【００５８】
第一に、単電子トランジスタ（ＳＥＴ）のための量子点を形成するために、ＰＡＤＯＸのような工程を行う必要がない。前記ＰＡＤＯＸ方法を用いる場合には、量子点を再現性良く形成する技術も難しいが、トンネル障壁の高さ又は幅を人為的に調節することが難しい。即ち、単電子トランジスタ（ＳＥＴ）の電流駆動能力を人為的に調節することが難しいため、単一単電子トランジスタ（ＳＥＴ）の動作温度だけではなく駆動電流の調節が難しいので、高性能の単電子トランジスタ（ＳＥＴ）回路を具現化することが難しい。ところが、本発明で提案する方法を用いると、様々なショットキー接合の高さを有するシリサイド物質を用いることにより、トンネル障壁の高さ及び幅を人為的に調節することができる。
【００５９】
第二に、本発明に適用されたシリサイドは、金属の特性を有する物質なので、単電子トランジスタ（ＳＥＴ）の電流駆動能力をさらに向上させることができる。その理由は、電極として用いられるソース及びドレインをシリコンで形成する場合より非常に低い面抵抗値を持たせ、十分多くの電子又はホールを提供することができるためである。
【００６０】
第三に、本発明に適用されたシリサイド化工程は約６００℃以下で可能であって、その後、高誘電率ゲート絶縁膜及び金属ゲート構造を適用することも非常に容易なので、高性能の単電子トランジスタ（ＳＥＴ）を具現化することが非常に容易である。
【００６１】
第四に、ショットキー障壁を用いて単電子トランジスタ（ＳＥＴ）を具現化する場合、電流及び電圧の増幅のための周辺回路のためのトランジスタ製作の際に追加工程を適用する必要なく、同一の工程で単電子トランジスタ（ＳＥＴ）及び電界効果トランジスタ（ＦＥＴ）を容易かつ同時に製作することができる。即ち、トランジスタの大きさを単電子トランジスタ（ＳＥＴ）より多少大きくすると、これはショットキートランジスタとして動作するため、単電子トランジスタ（ＳＥＴ）及び電界効果トランジスタ（ＦＥＴ）が同一の工程で製造可能である。
【００６２】
このように、本発明に係るショットキー障壁貫通単電子トランジスタ（ＳＢ−ＳＥＴ）は、テラ級集積回路を可能とする素子であって、シリコンを基盤として低いコスト及び低消費電力でほぼ総ての情報通信ハードウェアの性能を画期的に向上させることができる。
【００６３】
前述した本発明に係るショットキー障壁貫通単電子トランジスタ及びその製造方法の好適な実施の形態について説明したが、本発明は、これに限定されるものではなく、特許請求の範囲、発明の詳細な説明及び添付図面の範囲内で様々に変形して実施することが可能である。この変形実施も本発明に属する。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の一形態に係るショットキー障壁貫通単電子トランジスタを説明するための断面図である。
【図２】本発明の実施の一形態に係るショットキー障壁貫通単電子トランジスタの動作原理を説明するための概略断面図である。
【図３ａ】本発明の実施の一形態に係るショットキー障壁貫通単電子トランジスタの製造方法を説明するための断面図である。
【図３ｂ】本発明の実施の一形態に係るショットキー障壁貫通単電子トランジスタの製造方法を説明するための断面図である。
【図３ｃ】本発明の実施の一形態に係るショットキー障壁貫通単電子トランジスタの製造方法を説明するための断面図である。
【図３ｄ】本発明の実施の一形態に係るショットキー障壁貫通単電子トランジスタの製造方法を説明するための断面図である。
【図３ｅ】本発明の実施の一形態に係るショットキー障壁貫通単電子トランジスタの製造方法を説明するための断面図である。
【符号の説明】
【００６５】
１００  基板
１１０  絶縁層
１２０  シリコン層
１２０ａ  ソース領域
１２０ｂ  ドレイン領域
１２０ｃ  チャネル領域
１３０  ゲート絶縁膜
１４０  ゲート電極
１５０  側壁絶縁膜
１５５  金属物質
１６０  層間絶縁膜パターン
１７０  金属配線
【図１】
2006165509.tif 000003
【図２】
2006165509.tif 000004
【図３ａ】
2006165509.tif 000005
【図３ｂ】
2006165509.tif 000006
【図３ｃ】
2006165509.tif 000007
【図３ｄ】
2006165509.tif 000008
【図３ｅ】
2006165509.tif 000009