(57)【要約】【課題】  低抵抗のゲート電極配線を形成することが可能な半導体装置の製造方法及び半導体装置を提供する。【解決手段】  半導体基板上の所定領域にポリシリコン層を形成する工程と、前記ポリシリコン層の上面と、側壁の少なくとも一部が露出するように、第１の絶縁膜を形成する工程と、少なくとも露出した前記ポリシリコン層上に第１の金属膜を形成し、前記ポリシリコン層の少なくとも一部をシリサイド化する工程と、前記第１の絶縁膜を除去した後、前記ポリシリコン層の上面及び前記半導体基板の所定領域が露出するように第２の絶縁膜を形成する工程と、少なくとも露出した前記ポリシリコン層及び前記半導体基板上に、第２の金属膜を形成し、前記ポリシリコン層及び前記半導体基板の少なくとも一部をシリサイド化する工程を備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上の所定領域にポリシリコン層を形成する工程と、
前記ポリシリコン層の上面と、側壁の少なくとも一部が露出するように、第１の絶縁膜を形成する工程と、
少なくとも露出した前記ポリシリコン層上に第１の金属膜を形成し、前記ポリシリコン層の少なくとも一部をシリサイド化する工程と、
前記第１の絶縁膜を除去した後、前記ポリシリコン層の上面及び前記半導体基板の所定領域が露出するように第２の絶縁膜を形成する工程と、
少なくとも露出した前記ポリシリコン層及び前記半導体基板上に、第２の金属膜を形成し、前記ポリシリコン層及び前記半導体基板の少なくとも一部をシリサイド化する工程を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の絶縁膜を形成する工程は、
前記ポリシリコン膜上を含む前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜を前記ポリシリコン層に対して選択的に除去し、前記ポリシリコン層の上面と、側壁の少なくとも一部を露出させる工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記側壁の４０〜６０％を露出させることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板上の所定領域に形成される凸状のポリシリコン層と、
前記ポリシリコン層上に形成される逆凹状のシリサイド層と、
前記ポリシリコン層、及び前記ポリシリコン層上に形成されるシリサイド層の、側壁に形成される絶縁膜を備えることを特徴とする半導体装置。
【請求項５】
前記シリサイド層は、Ｃｏ、Ｎｉ、Ｔｉの少なくとも１つを含むことを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にポリシリコン上にシリサイド層を有するゲート電極配線を備えた半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
一般に、半導体装置において、図１２に示すようなポリシリコン層１３ａ上にシリサイド層１３ｂを積層したゲート電極配線が用いられている（例えば特許文献１参照）。
【０００３】
このようなゲート電極配線構造は、例えばサリサイドプロセスにより、以下のように形成される。先ず図１３に示すように、素子領域（図示せず）の形成された半導体基板１１上に、絶縁膜１２を形成し、所定パターンのポリシリコン層１３を形成する。次いで、図１４に示すように、ポリシリコン層１３の側壁に絶縁膜１４を形成する。そして、図１５に示すように、全面にＣｏ膜１８をスパッタにより形成、アニール処理を行うことにより、ポリシリコン層及びソース・ドレイン領域表面にＣｏシリサイド層１３ｂを形成し、図１２のような構造が得られる。
【特許文献１】特開２００３−３６５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、半導体装置の微細化及び高速化の要求に伴い、ゲート電極配線における低抵抗化が検討されている。しかしながら、上述のサリサイドプロセスでは、低抵抗のシリサイド層は上部にのみ形成されるため、配線抵抗値のさらなる低抵抗化が困難である、という問題があった。
【０００５】
そこで、本発明は、従来の問題を取り除き、低抵抗のゲート電極配線を形成することが可能な半導体装置の製造方法及び半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、半導体基板上の所定領域にポリシリコン層を形成する工程と、前記ポリシリコン層の上面と、側壁の少なくとも一部が露出するように、第１の絶縁膜を形成する工程と、少なくとも露出した前記ポリシリコン層上に第１の金属膜を形成し、前記ポリシリコン層の少なくとも一部をシリサイド化する工程と、前記第１の絶縁膜を除去した後、前記ポリシリコン層の上面及び前記半導体基板の所定領域が露出するように第２の絶縁膜を形成する工程と、少なくとも露出した前記ポリシリコン層及び前記半導体基板上に、第２の金属膜を形成し、前記ポリシリコン層及び前記半導体基板の少なくとも一部をシリサイド化する工程を備えることを特徴とする半導体装置の製造方法が提供される。
【０００７】
また、本発明の一態様によれば、半導体基板上の所定領域に形成される凸状のポリシリコン層と、前記ポリシリコン層上に形成される逆凹状のシリサイド層と、前記ポリシリコン層、及び前記ポリシリコン層上に形成されるシリサイド層の、側壁に形成される絶縁膜を備えることを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明の一実施態様によれば、半導体装置の製造方法及び半導体装置において、低抵抗のゲート電極配線を形成することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施形態について、図を参照して説明する。
【００１０】
図１に本実施形態の半導体装置を示す。図に示すように、素子領域（図示せず）の形成された半導体基板１上に、絶縁膜２を介してポリシリコン層３ａ、Ｃｏシリサイド層３ｂからなるゲート電極配線３が形成されている。このとき、Ｃｏシリサイド層３ｂは、凸状に形成されたポリシリコン層３ａ上に逆凹状に形成されている。そして、ゲート電極配線３の側壁には絶縁膜４が形成され、半導体基板１表面にはＣｏシリサイド層５が形成されている。
【００１１】
このような半導体装置は、例えば以下のように形成される。先ず、図２に示すように、素子領域（図示せず）の形成された半導体基板１上に、絶縁膜２を形成し、絶縁膜２上に例えば１８０ｎｍ厚の所定パターンのポリシリコン層３’を形成する。次いで、図３に示すように、全面に９０ｎｍ程度の絶縁膜６を堆積した後、ポリシリコン層上を除く領域にレジスト７のパターンを形成する。そして、図４に示すように、ウエットエッチング処理を行い、ポリシリコン層３’の上部及び側壁の一部に形成された絶縁膜６を除去し、図５に示すように、レジスト７を除去することにより、ポリシリコン層の側壁の一部及び半導体基板上に絶縁膜６’を残存させる。このとき、残った絶縁膜６’の側壁部分における高さｈは、１１０ｎｍ程度とする。
【００１２】
次いで、図６に示すように、全面にＣｏ膜８をスパッタ法により形成し、アニール処理を行うことにより、ポリシリコン層３ａの上部及び側壁部上部にＣｏシリサイド層３ｂを形成する。そして、図７に示すように、Ｃｏ膜８を除去し、さらに図８に示すように、ポリシリコン層３ａ／Ｃｏシリサイド層３ｂの側壁の一部及び半導体基板上の絶縁膜６’を除去する。
【００１３】
次いで、図９に示すように、全面に絶縁膜９を形成後、異方性エッチングにより側壁加工を行い、によりポリシリコン層３ａ／Ｃｏシリサイド層３ｂの側壁に絶縁膜９’を形成する。そして、図１０に示すように、全面にＣｏ膜８’をスパッタ法により形成、アニール処理を行うことにより、さらに半導体基板１表面にＣｏシリサイド層５を形成した後、Ｃｏ膜８’を除去する。
【００１４】
このようにして、図1に示すような凸状に形成されたポリシリコン層３ａ上にＣｏシリサイド層３ｂが逆凹状に形成されたゲート電極配線３構造を有する半導体装置を形成することができる。そして、従来のサリサイドプロセスを用いて、配線抵抗値を抑えることができ、ゲートコンダクターの動作スピードの高速化が可能となる。
【００１５】
本実施形態において、Ｃｏシリサイド層３ｂを形成する際、１８０ｎｍのゲート電極配線の側壁部に形成された絶縁膜６’を７０ｎｍ除去し、１１０ｎｍ残存させているが、ゲート電極配線厚ｄに対して４０〜６０％の絶縁膜６’を除去することが好ましい。４０％未満であると、Ｃｏシリサイドを十分に形成することができないため、配線抵抗値を十分低下させることができず、一方、６０％を越えると、絶縁膜６’が薄くなり、短絡する可能性が生じるためである。
【００１６】
また、本実施形態において、シリサイド層を形成する金属として、Ｃｏを用いているが、特に限定されるものではなく、Ｃｏの他、Ｎｉ、Ｔｉ等を含んでいても良い。
【００１７】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態における半導体装置の断面を示す図。
【図２】本発明の一実施形態における半導体装置の製造工程を示す図。
【図３】本発明の一実施形態における半導体装置の製造工程を示す図。
【図４】本発明の一実施形態における半導体装置の製造工程を示す図。
【図５】本発明の一実施形態における半導体装置の製造工程を示す図。
【図６】本発明の一実施形態における半導体装置の製造工程を示す図。
【図７】本発明の一実施形態における半導体装置の製造工程を示す図。
【図８】本発明の一実施形態における半導体装置の製造工程を示す図。
【図９】本発明の一実施形態における半導体装置の製造工程を示す図。
【図１０】本発明の一実施形態における半導体装置の製造工程を示す図。
【図１１】本発明の一実施形態における半導体装置の製造工程を示す図。
【図１２】従来の半導体装置の断面を示す図。
【図１３】従来の半導体装置の製造工程を示す図。
【図１４】従来の半導体装置の製造工程を示す図。
【図１５】従来の半導体装置の製造工程を示す図。
【符号の説明】
【００１９】
１、１１  半導体基板
２、４、６、９、１２、１４  絶縁膜
３  ゲート電極配線
３’、３ａ、１３ａ、１３  ポリシリコン層
３ｂ、５、１３ｂ、１５  Ｃｏシリサイド層
７  レジスト
８、８’、１８  Ｃｏ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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