(57)【要約】【課題】  チャネル領域の形状が悪化することを防止できる構造のＪ−ＦＥＴを提供する。【解決手段】  素子部が他の素子などから電気的に分離されるようにするための外周部をトレンチ７および酸化膜８によって構成している。そして、レンチ７をエッチングによって形成している。  エッチングによるトレンチ７の幅の制御は、熱拡散による不純物の拡散量よりも精度良く行える。したがって、本実施形態のＪ−ＦＥＴによれば、チャネル領域２の形状の精度が悪化することを防ぐことが可能となる。【選択図】        図１
2006108232.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１）と、前記半導体基板（１）に形成された第１導電型のチャネル領域（２）と、前記チャネル領域（２）の下方に配置された第２導電型の下部ゲート領域（３）と、前記チャネル領域（２）の上方に配置された第２導電型の上部ゲート領域（４）と、前記チャネル領域（２）の表層部における前記上部ゲート領域（４）の両側の位置に形成された第１導電型のソース領域（５）およびドレイン領域（６）と、を有してなる素子部と、
前記チャネル領域（２）、前記下部ゲート領域（３）、前記上部ゲート領域（４）、前記ソース領域（５）および前記ドレイン領域（６）を囲むように形成された、前記チャネル領域（２）の表面から前記下部ゲート領域（３）に達する第１のトレンチ（７）と、該第１のトレンチ（７）の少なくとも内壁表面を覆うように形成された第１の絶縁膜（８）と、を有してなる外周部と、
を備えていることを特徴とするＪ−ＦＥＴ。
【請求項２】
前記上部ゲート領域（４）の両側において、前記ソース領域（５）および前記ドレイン領域（６）よりも内側に形成され、前記上部ゲート領域（４）よりも深く、かつ、前記下部ゲート領域（３）よりも浅く構成された第２のトレンチ（９）と、
前記第２のトレンチ（９）の少なくとも内壁表面を覆うように形成された第２の絶縁膜（１０）とを有していることを特徴とする請求項１に記載のＪ−ＦＥＴ。
【請求項３】
前記ソース領域（５）および前記ドレイン領域（６）が前記第２の絶縁膜（１０）に接していることを特徴とする請求項２に記載のＪ−ＦＥＴ。
【請求項４】
前記チャネル領域（２）のうち、前記上部ゲート領域（４）が形成される位置に形成された第２のトレンチ（１１）と、
前記第２のトレンチ（１１）の側壁に形成された絶縁膜（１２）と、
前記絶縁膜（１２）と共に、前記第２のトレンチ（１１）を埋め込むように形成された半導体層（１３）もしくは導体層とを有し、
前記上部ゲート領域（４）は、前記チャネル領域（５）のうち前記第２のトレンチ（１１）の底面に相当する部分に形成されていることを特徴とする請求項１に記載のＪ−ＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１導電型で構成されたチャネル領域の両側に、第２導電型の上部、下部ゲート領域を備え、上部、下部ゲート領域からチャネル領域側に伸びる空乏層により、チャネル領域を流れる電流量の制御を行うＪ−ＦＥＴに関するものである。
【背景技術】
【０００２】
従来のＪ−ＦＥＴとして、例えば、特許文献１に示されるものがある。この特許文献１に示されるＪ−ＦＥＴのレイアウト構成を図５（ａ）に示すと共に、図５（ｂ）、（ｃ）に、図５（ａ）のＣ−Ｃ’断面図およびＤ−Ｄ’断面図を示す。
【０００３】
図５（ａ）〜（ｃ）に示されるように、シリコン基板Ｊ１中にＮ-型のチャネル領域Ｊ２が備えられており、このチャネル領域Ｊ２の上層および下層に、Ｐ+型拡散層で構成された下部ゲート領域Ｊ３および上部ゲート領域Ｊ４が備えられている。また、上部ゲート領域Ｊ４の両側において、チャネル領域Ｊ２の表層部にはＮ+型のソース領域Ｊ５およびドレイン領域Ｊ６が形成されている。これらによって、Ｊ−ＦＥＴの素子部が構成されている。
【０００４】
そして、これらＪ−ＦＥＴの素子部を他の素子などから電気的に分離すべく、Ｊ−ＦＥＴの素子部を囲むようにＰ+型の分離拡散層Ｊ７が形成され、Ｊ−ＦＥＴの外周部として構成されている。これにより、チャネル領域Ｊ２と分離拡散層Ｊ７とによるＰＮジャンクションが構成され、ジャンクション分離が為されるようになっている。
【特許文献１】特表平０５−５０７１７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来のＪ−ＦＥＴによれば、ジャンクション分離により、Ｊ−ＦＥＴの素子部が他の素子などから電気的に分離されるようになっている。しかしながら、ジャンクション分離の場合、Ｊ−ＦＥＴの外周部を構成する分離拡散層Ｊ７の拡散量にバラツキがあることから、チャネル領域Ｊ２の形状の精度が悪くなるという問題がある。
【０００６】
本発明は上記点に鑑みて、チャネル領域の形状が悪化することを防止できる構造のＪ−ＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、チャネル領域（２）、下部ゲート領域（３）、上部ゲート領域（４）、ソース領域（５）およびドレイン領域（６）を囲むように、チャネル領域（２）の表面から下部ゲート領域（３）に達する第１のトレンチ（７）を形成すると共に、この第１のトレンチ（７）を埋め込むように第１の絶縁膜（８）を形成することで外周部を構成していることを特徴としている。
【０００８】
このように、素子部が他の素子などから電気的に分離されるようにするための外周部を第１のトレンチ（７）および第１の絶縁膜（８）によって構成している。このように、第１のトレンチ（７）はエッチングによって形成されるが、エッチングによる第１のトレンチ（７）の幅の制御は、熱拡散による不純物の拡散量よりも精度良く行える。したがって、チャネル領域（２）の形状の精度が悪化することを防ぐことができる構造のＪ−ＦＥＴにすることができる。
【０００９】
請求項２に記載の発明では、上部ゲート領域（４）の両側において、ソース領域（５）およびドレイン領域（６）よりも内側に形成され、上部ゲート領域（４）よりも深く、かつ、下部ゲート領域（３）よりも浅く構成された第２のトレンチ（９）と、第２のトレンチ（９）を埋め込むように形成された第２の絶縁膜（１０）とを有していることを特徴としている。
【００１０】
このように、上部ゲート領域（４）よりも深く、かつ、下部ゲート領域（３）よりも浅く第２のトレンチ（９）を形成し、第２のトレンチ（９）を埋め込むように第２の絶縁膜（１０）を形成している。このため、上部ゲート領域（４）の両側に形成された第２のトレンチ（９）の間の距離にチャネル領域（２）におけるチャネル長が規定されることになる。このため、上記の効果に加えて、チャネル長を制御することができるという効果を得ることができる。
【００１１】
この場合、例えば、請求項３に示されるように、ソース領域（５）およびドレイン領域（６）が第２の絶縁膜（１０）に接した構造とすることができる。
【００１２】
請求項４に記載の発明では、チャネル領域（２）のうち、上部ゲート領域（４）が形成される位置に第２のトレンチ（１１）を形成すると共に、この第２のトレンチ（１１）の側壁に形成した絶縁膜（１２）と半導体層（１３）とによって第２のトレンチ（１１）を埋め込むような構成とし、チャネル領域（５）のうち第２のトレンチ（１１）の底面に相当する部分に上部ゲート領域（４）を形成することを特徴としている。
【００１３】
このように、第２のトレンチ（１１）の底面に上部ゲート領域（４）を形成するようにしている。このため、第２のトレンチ（１１）の深さに応じてチャネル領域（２）における上部ゲート領域（４）と下部ゲート領域（３）とに挟まれた部分の幅、つまりチャネル幅を規定することが可能となる。
【００１４】
したがって、半導体基板（１）にＪ−ＦＥＴ以外の素子を形成するような複合ＩＣとするに際して、チャネル領域（２）の厚みを大きくせざるを得ない場合にも、それとは独立してチャネル幅を規定することができる。このような構造は、特に、チャネル領域（２）を薄くしてチャネル幅を小さくしたい場合に有効である。
【００１５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１７】
（第１実施形態）
本発明の一実施形態を適用したＪ−ＦＥＴについて説明する。図１（ａ）に、本実施形態のＪ−ＦＥＴのレイアウト構成を示すと共に、図１（ｂ）、（ｃ）に、図１（ａ）のＡ−Ａ’断面図およびＢ−Ｂ’断面図を示す。以下、図１（ａ）〜（ｃ）を参照して、本実施形態のＪ−ＦＥＴについて説明する。
【００１８】
図１（ａ）〜（ｃ）に示されるように、シリコン基板１中にＮ-型のチャネル領域２が備えられており、このチャネル領域２の上層および下層に、Ｐ+型拡散層で構成された下部ゲート領域３および上部ゲート領域４が備えられている。また、上部ゲート領域４の両側において、チャネル領域２の表層部にはＮ+型のソース領域５およびドレイン領域６が形成されている。これらによって、Ｊ−ＦＥＴの素子部が構成されている。
【００１９】
そして、これらＪ−ＦＥＴの素子部を他の素子などから電気的に分離すべく、Ｊ−ＦＥＴの素子部を囲むようにトレンチ７が形成されていると共に、このトレンチ７内に酸化膜８が埋め込まれており、これらがＪ−ＦＥＴの外周部を構成されている。
【００２０】
なお、図示しないが、実際には、Ｊ−ＦＥＴには、層間絶縁膜を介して、ソース領域５やドレイン領域６と電気的に接続されるＡｌ配線や上部ゲート領域４と電気的に接続されるＡｌ配線が備えられていると共に、各Ａｌ配線と電気的に接続されるパッドなどが形成されている。本実施形態の場合には、上部ゲート領域４のみをＡｌ配線やパッドを介して外部と電気的に接続し、上部ゲート領域４に印加されるゲート電圧を制御できるようにされ、下部ゲート領域５に関しては電気的にフローティング状態としている。
【００２１】
このようなＪ−ＦＥＴは、以下のように形成される。
【００２２】
まず、シリコン基板１の表層部に対してＰ型不純物をイオン注入したあと、注入されたイオンを熱拡散させることで下部ゲート領域３を形成する。続いて、下部ゲート領域３を含む、シリコン基板１の表面にＮ-型層を積層し、このＮ-型層によってチャネル領域２を形成する。
【００２３】
続いて、トレンチ７の形成予定領域が開口したマスクを用いて、チャネル領域２の表面から、下部ゲート領域３に達するようにエッチングを行うことでトレンチ７を形成したのち、このトレンチ７内を酸化膜８で埋め込む。例えば、酸化膜８を熱酸化によって形成しても良いし、ＣＶＤ法によって成膜形成しても良い。
【００２４】
次に、上部ゲート領域４の形成予定領域が開口したマスクを用いて、チャネル領域２の表層部にＰ型イオンを注入したのち、注入されたイオンを熱拡散させることで上部ゲート領域４を形成する。さらに、ソース領域５およびドレイン領域６の形成予定領域が開口したマスクを用いて、チャネル領域２の表層部にＮ型イオンを注入したのち、注入されたイオンを熱拡散させることでソース領域５およびドレイン領域６を形成する。
【００２５】
このようにして、図１（ａ）〜（ｃ）に示したＪ−ＦＥＴが形成される。なお、この後、Ｊ−ＦＥＴと外部との接続が行えるように、ソース領域５やドレイン領域６と電気的に接続されるＡｌ配線や上部ゲート領域４と電気的に接続されるＡｌ配線などを、図示しない層間絶縁膜を介して形成し、さらにＡｌ配線と電気的に接続されるパッドを形成することにより、最終的にＪ−ＦＥＴが完成する。
【００２６】
以上説明した本実施形態のＪ−ＦＥＴでは、素子部が他の素子などから電気的に分離されるようにするための外周部をトレンチ７および酸化膜８によって構成している。そして、トレンチ７をエッチングによって形成している。
【００２７】
エッチングによるトレンチ７の幅の制御は、熱拡散による不純物の拡散量よりも精度良く行える。したがって、本実施形態のＪ−ＦＥＴによれば、チャネル領域２の形状の精度が悪化することを防ぐことが可能となる。
【００２８】
（第２実施形態）
本発明の第２実施形態について説明する。図２に、本実施形態におけるＪ−ＦＥＴの断面構成を示す。この図に示されるように、本実施形態のＪ−ＦＥＴは、図１に示した第１実施形態のＪ−ＦＥＴに対して、トレンチ９および酸化膜１０を形成したものである。その他の構成に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
【００２９】
トレンチ９は、上部ゲート領域４の両端部において、ソース領域５およびドレイン領域６よりも内側に配置され、上部ゲート領域４よりも深く、かつ、下部ゲート領域３よりも浅く、そして、上部ゲート領域４と接するように形成されている。そして、このトレンチ９を埋め込むように酸化膜１０が形成されている。このようなトレンチ９および酸化膜１０は、上述したＪ−ＦＥＴの外周部を構成するトレンチ６および酸化膜１０よりも浅いものとなっており、下部ゲート領域３とは接触せずに所定間隔離されたものとなっている。
【００３０】
これらトレンチ９および酸化膜１０に関しては、トレンチ９の形成予定領域が開口したマスクを用いたエッチングによって形成することが可能であるが、例えば、シリコン基板１上にＳＴＩ（Shallow  Trench  Isolation）を行う場合には、そのＳＴＩを形成する際に同時に形成しても良いし、トレンチゲート構造の素子を形成する場合には、そのゲート用のトレンチを形成する際に同時に形成しても良い。
【００３１】
このような構成とされた本実施形態におけるＪ−ＦＥＴでは、トレンチ９および酸化膜１０が備えられているため、チャネル領域２によって形成されるチャネル長が実質的に両トレンチ９の間の距離に規定されることになる。このため、第１実施形態に示した効果に加えて、チャネル長を制御することができるという効果を得ることができる。
【００３２】
なお、図３では、ソース領域５およびドレイン領域６が酸化膜１０と接しないような構成として示されているが、これらソース領域５およびドレイン領域６が酸化膜１０と接するような構造であっても構わない。同様にソース領域５およびドレイン領域６がトレンチ９と接するような構造でも構わない。
【００３３】
（第３実施形態）
本発明の第３実施形態について説明する。図３に、本実施形態におけるＪ−ＦＥＴの断面構成を示す。この図に示されるように、本実施形態のＪ−ＦＥＴは、図１に示した第１実施形態のＪ−ＦＥＴに対して、上部ゲート領域４が所定の深さの位置に配置されるようにしたものである。その他の構成に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
【００３４】
図４に示されるように、上部ゲート領域４が形成された位置において、チャネル領域２が薄くされており、この薄くされたチャネル領域２の表層部に上部ゲート領域４が形成されている。具体的には、上部ゲート領域４が形成された位置において、チャネル領域２にトレンチ１１が形成され、このトレンチ１１の側壁に酸化膜１２が形成されている。そして、トレンチ１１の底面に上部ゲート領域４が形成されており、トレンチ１１を埋め込むようにシリコン層１３が形成された構造となっている。
【００３５】
このような構造のＪ−ＦＥＴは、基本的には第１実施形態と同様の製造工程により製造されるが、トレンチ１１、酸化膜１２およびシリコン層１３の形成工程に関して、第１実施形態と異なる。
【００３６】
すなわち、チャネル領域２が形成された後、トレンチ１１の形成予定領域が開口したマスクを用いてチャネル領域２をエッチングすることで、トレンチ１１を形成する。次に、トレンチ１１の内部を熱酸化させることで酸化膜１２を形成し、その後、酸化膜１２のうちトレンチ１１の底面上に形成された部分を異方性エッチングして除去する。このようにしてトレンチ１１の底面を露出させたのち、チャネル領域２のうちトレンチ１１の底面に相当する部分にＰ型不純物をイオン注入し、上部ゲート領域４を形成する。そして、トレンチ１１を埋め込むようにシリコン層１３を成膜し、エッチバックなどによりシリコン層１３がトレンチ１１内のみに残るようにする。このような製造工程により、本実施形態のＪ−ＦＥＴを製造することができる。
【００３７】
このような構成とされた本実施形態におけるＪ−ＦＥＴでは、トレンチ１１の底面に上部ゲート領域４を形成するようにしている。このため、トレンチ１１の深さに応じてチャネル領域２における上部ゲート領域４と下部ゲート領域３とに挟まれた部分の幅、つまりチャネル幅を規定することが可能となる。
【００３８】
したがって、シリコン基板１にＪ−ＦＥＴ以外の素子を形成するような複合ＩＣとするに際して、チャネル領域２の厚みを大きくせざるを得ない場合、例えばＪ−ＦＥＴ以外の素子が厚いＮ-型層を必要とするような場合にも、それとは独立してチャネル幅を規定することができる。このような構造は、特に、チャネル領域２を薄くしてチャネル幅を小さくしたい場合に有効である。
【００３９】
なお、ここでは図示しなかったが、本実施形態のように上部ゲート領域４が深い位置に配置される場合、上部ゲート領域４とＡｌ配線とを電気的に接続するために、シリコン層１３もＰ+型層として形成されるか、シリコン層１３の少なくとも一部に上部ゲート領域４まで繋がるＰ+型領域が形成されることになる。もちろん、シリコン層１３に代えて、直接Ａｌ配線などの導体層が配置されても構わない。
【００４０】
（他の実施形態）
上記各実施形態では、Ｊ−ＦＥＴの外周部が酸化膜８によって囲まれたものを例に挙げたが、外周部のみでなく下部ゲート領域３の下方にも酸化膜を形成することで、酸化膜によって完全にＪ−ＦＥＴが囲まれた構成となるようにしても良い。
【００４１】
また、上記各実施形態では、下部ゲート領域４をフローティング状態としたが、下部ゲート領域４に所望の電圧を印加できるようにしても良い。例えば、第１実施形態に示した構造の場合には図４に示される構造となり、チャネル領域２の表面から下部ゲート領域３に達するＰ+型コンタクト層１４を形成することで、Ｐ+型コンタクト層１４を通じて、下部ゲート領域３がＡｌ配線などと電気的に接続されるような形態とすることができる。
【００４２】
また、上記実施形態において、トレンチ７、９内を埋め込むように酸化膜８、１０を形成したが、酸化膜８をトレンチ７の内壁表面を覆うように形成し、トレンチ７のうち埋め込まれずに残った部分を、例えばポリシリコンなどで更に埋め込んだ構成とすることも可能である。この場合、トレンチ７、９をドープトポリシリコンで埋め込み、ドープトポリシリコンが所定電位に固定されるようにしても良いが、フローティング状態としても構わない。
【００４３】
また、上記各実施形態では、チャネル領域２をＮ型としたＮチャネルＪ−ＦＥＴを例に挙げて説明したが、Ｐ型としたＰチャネルＪ−ＦＥＴについても本発明を適用することが可能である。この場合、各実施形態で示したＪ−ＦＥＴの各構成要素の導電型をすべて逆にした構造となる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態におけるＪ−ＦＥＴを示したもので、（ａ）はＪ−ＦＥＴのレイアウト図、（ｂ）は（ａ）のＡ−Ａ’断面図、（ｃ）は（ａ）のＢ−Ｂ’断面図である。
【図２】本発明の第２実施形態におけるＪ−ＦＥＴの断面図である。
【図３】本発明の第３実施形態におけるＪ−ＦＥＴの断面図である。
【図４】下部ゲート領域の電位も制御できるＪ−ＦＥＴの断面図である。
【図５】従来のＪ−ＦＥＴを示したもので、（ａ）はＪ−ＦＥＴのレイアウト図、（ｂ）は（ａ）のＣ−Ｃ’断面図、（ｃ）は（ａ）のＤ−Ｄ’断面図である。
【符号の説明】
【００４５】
１…シリコン基板（半導体基板）、２…チャネル領域、３…下部ゲート領域、
４…上部ゲート領域、５…ソース領域、６…ドレイン領域、
７…トレンチ（第１のトレンチ）、８…酸化膜（絶縁膜）、
９…トレンチ（第２のトレンチ）、１０…酸化膜（絶縁膜）、
１１…トレンチ（第２のトレンチ）、１２…酸化膜（絶縁膜）、
１３…シリコン層（半導体層）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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