(57)【要約】  【課題】小型化を実現し得る積層モジュールを提供する。  【解決手段】  出力整合回路２０は、第１のキャパシタＣ２１と、第２のキャパシタＣ２２とを含み、半導体回路の後段に接続されている。第１のキャパシタＣ２１は、チップ部品であり、多層基板１０の表面上に搭載されている。第２のキャパシタＣ２２は、誘電体層１０１〜１０ｎの両面に配置された対のキャパシタ電極によって構成されている。第１のキャパシタＣ２１及び第２のキャパシタＣ２２は、互いに並列に接続されている。【選択図】      図１
2006108587.tif 000002
【特許請求の範囲】
【請求項１】
多層基板と、出力整合回路とを含む積層モジュールであって、
前記多層基板は、誘電体層を含み、
前記出力整合回路は、第１のキャパシタと、第２のキャパシタとを含み、半導体回路の後段に接続されるものであり、
前記第１のキャパシタは、チップ部品であり、前記多層基板の表面上に搭載されており、
前記第２のキャパシタは、前記誘電体層の両面に配置された対のキャパシタ電極によって構成されており、
前記第１のキャパシタ及び前記第２のキャパシタは、互いに並列に接続されている、
積層モジュール。
【請求項２】
請求項１に記載された積層モジュールであって、
前記出力整合回路は、インダクタを含み、
前記インダクタは、前記第１のキャパシタ及び前記第２のキャパシタとともにＬＣ回路を構成している、積層モジュール。
【請求項３】
請求項２に記載された積層モジュールであって、
前記第１のキャパシタ及び前記第２のキャパシタは、一端が前記インダクタに接続され、他端が接地されている、積層モジュール。
【請求項４】
請求項１乃至３の何れかに記載された積層モジュールであって、
前記第１のキャパシタの自己共振周波数、及び、前記第２のキャパシタの自己共振周波数は、前記出力整合回路の通過周波数の２倍以上である、積層モジュール。
【請求項５】
請求項１乃至３の何れかに記載された積層モジュールであって、
前記第１のキャパシタと、前記第２のキャパシタとを合成した合成容量の自己共振周波数は、前記出力整合回路の通過周波数の２倍以上である、積層モジュール。
【請求項６】
請求項１乃至５の何れかに記載された積層モジュールであって、
前記第１のキャパシタの容量値は、前記第２のキャパシタの容量値よりも小さい、積層モジュール。
【請求項７】
請求項１乃至６の何れかに記載された積層モジュールであって、
パワーアンプを含む、積層モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層モジュールに関する。
【背景技術】
【０００２】
この種の積層モジュールとしては、電力増幅モジュールや、電圧制御発振器（ＶＣＯ：Voltage Controled Oscillator）などが知られている。電力増幅モジュールや、ＶＣＯは、小型化及び高密度化の要請に応えるため、多層基板を用い、多層基板の上に増幅回路などの半導体素子やキャパシタなどの受動素子を搭載し、更に、受動素子の一部を多層基板の内部に埋設する構造を採用することが多い。
【０００３】
また、出力段を構成する増幅回路が、一般に、低出力インピーダンスとなることから、負荷との整合をとる必要があり、その手段として出力整合回路が備えられる。出力整合回路は、回路のＱ値を低くすることにより、帯域幅を広げるとともに、部品の特性がばらついた場合でもマッチングのずれを小さくすることができる。回路のＱ値を低くするためには、大きな容量のキャパシタを用いる必要がある。
【０００４】
出力整合回路は、回路同士のマッチングをとるための回路であるから、回路定数の調整が容易であることが好ましい。このため、出力整合回路のキャパシタとしては、回路定数（容量値）の変更が容易なチップ−キャパシタが、一般に用いられていた。
【０００５】
ところが、チップ−キャパシタは、容量が大きくなるほど、自己共振周波数が低くなり、Ｑ値が悪くなり、損失が大きくなる。このため、回路のＱ値が低い出力整合回路を実現すべく、大容量のチップ−キャパシタを用いた場合、出力整合回路全体の損失が大きくなるという問題が生じる。
【０００６】
大容量チップ−キャパシタに起因する損失を低減するため、従来から、複数の小容量チップ−キャパシタを並列接続して大容量を得る方法が知られている。しかしながら、複数のチップ−キャパシタを並列接続する方法では、部品点数が増大し、多層基板上における占有面積が増えるため、その分だけ製品の小型化の妨げになるという問題が生じる。
【０００７】
一方、特許文献１及び特許文献２は、出力整合回路のキャパシタを積層基板の内部に形成することにより、小型化を実現した積層モジュールを開示している。しかし、特許文献１及び特許文献２に開示された積層モジュールでは、キャパシタが積層基板の内部に形成されているので、キャパシタの容量調整ができない。このため、回路設計、及び、製造が非常に困難になるという問題がある。
【０００８】
特許文献３は、出力整合回路を構成するキャパシタ電極を積層基板の表面に設け、このキャパシタ電極をトリミングすることにより、出力整合回路の回路定数を調整し得る積層モジュールを開示している。
【０００９】
しかしながら、特許文献３に開示された積層モジュールは、トリミングにあたって、レーザ等の装置を用いて、キャパシタ電極を微細加工する必要があり、回路定数の調整作業に多くの労力を要するという問題が生じていた。
【特許文献１】特開平１１−２９８２６４号公報
【特許文献２】特開２００２−５７５１１号公報
【特許文献３】特開２００２−３５９３２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の課題は、小型の積層モジュールを提供することである。
【００１１】
本発明のもう一つの課題は、出力整合回路の回路定数を容易に調整し得る積層モジュールを提供することである。
【００１２】
本発明の更にもう一つの課題は、出力整合回路の損失を低減し得る積層モジュールを提供することである。
【００１３】
本発明の更にもう一つの課題は、出力整合回路のＱ値を低くし得る積層モジュールを提供することである。
【課題を解決するための手段】
【００１４】
上述した課題を解決するため、本発明に係る積層モジュールは、多層基板と、出力整合回路とを含む。多層基板は、誘電体層を含む。出力整合回路は、第１のキャパシタと、第２のキャパシタとを含み、半導体回路の後段に接続される。第１のキャパシタは、チップ部品であり、多層基板の表面上に搭載されている。第２のキャパシタは、誘電体層の両面に配置された対のキャパシタ電極によって構成されている。第１のキャパシタ及び第２のキャパシタは、互いに並列に接続されている。
【００１５】
上述したように、本発明に係る積層モジュールにおいて、出力整合回路は、半導体回路の後段に接続されているから、出力整合回路に接続される負荷と、半導体回路との間で、インピーダンス整合を取ることができる。
【００１６】
出力整合回路は、第１のキャパシタを含む。第１のキャパシタは、チップ部品であり、多層基板の表面上に搭載されている。このため、第１のキャパシタを取り外し、容量値の異なる別のチップ−キャパシタに付け替えることにより、容易に容量値を調整できる。
【００１７】
第２のキャパシタは、誘電体層の両面に配置された対のキャパシタ電極によって構成されている。このため、第２のキャパシタについて、Ｌ分（インダクタンス成分）を小さくし、自己共振周波数を高くすることができ、大容量化しても、高いＱ値が得られる。
【００１８】
出力整合回路において、第１のキャパシタ及び第２のキャパシタは、互いに並列に接続されている。この構成により、第１のキャパシタの容量と、第２のキャパシタの容量との割合を任意に設定できるから、設計の自由度が高くなる。
【００１９】
例えば、第２のキャパシタの容量の割合を増加させ、その分だけ第１のキャパシタを小容量化することができる。これにより、第１のキャパシタの自己共振周波数が高くなり、Ｑ値が高くなるので、出力整合回路全体の損失が低減する。同時に、第１、第２のキャパシタの合成容量値が変化しないので、出力整合回路のＱ値が低く維持される。
【００２０】
第１のキャパシタの容量と、第２のキャパシタの容量との割合を適宜設定することにより、第１のキャパシタ（チップ−キャパシタ）を小容量化すれば、その分だけ第１のキャパシタを小型化でき、多層基板上に占めるチップ部品の実装スペースが小さくなる。これにより、積層モジュール全体の小型化（高密度化）が図られる。
【００２１】
第１のキャパシタの容量と、第２のキャパシタの容量との割合を調整することにより、第１のキャパシタの容量を所定範囲の値、例えば、１ｐＦ〜２ｐＦの間の容量値とすれば、容量値の細かい刻み幅で、第１のキャパシタの付け替え、即ち、容量値の微調整が可能となる。市販のキャパシタの品揃えは、例えば、１ｐＦ〜２ｐＦの範囲において豊富であり、この範囲においては、容量値の細かい刻み幅、例えば、０．１ｐＦ毎の品揃えがあるからである。
【発明の効果】
【００２２】
以上述べたように、本発明によれば、次のような効果を得ることができる。
（ａ）小型の積層モジュールを提供することができる。
（ｂ）出力整合回路の回路定数を容易に微調整し得る積層モジュールを提供することができる。
（ｃ）出力整合回路の損失を低減し得る積層モジュールを提供することができる。
（ｄ）出力整合回路のＱ値を低くし得る積層モジュールを提供することができる。
【００２３】
本発明の他の特徴及びそれによる作用効果は、添付図面を参照し、実施例によって更に詳しく説明する。
【発明を実施するための最良の形態】
【００２４】
図１は本発明に係る積層モジュールの一実施例を示す電気回路図である。図において、積層モジュールは、例えば、パワーアンプモジュールの出力整合回路を含む部分である。本発明に係る積層モジュールは、パワーアンプモジュール以外のモジュール、例えば、ＶＣＯモジュール等の出力整合回路を含んでいてもよい。
【００２５】
図１において、積層モジュールは、半導体回路６０と、出力整合回路２０とを含む。半導体回路６０は、入力整合回路６１１と、段間整合回路６１２と、電力増幅素子６２１、６２２と、直流バイアス回路６３１、６３２とを含む。電力増幅素子６２１、６２２は、例えば、バイポーラトランジスタ、ＦＥＴ等の半導体素子からなる。
【００２６】
出力整合回路２０は、入力端子Ｔ４１に接続される回路の出力インピーダンスと、出力端子Ｔ４２に接続される回路の入力インピーダンスとを整合させる機能を有する。図において、出力整合回路２０は、入力端子Ｔ４１と、インダクタＬ２１、Ｌ２２と、第１のキャパシタＣ２１と、第２のキャパシタＣ２２と、キャパシタＣ２３と、ＤＣカットキャパシタＣ５１と、出力端子Ｔ４２とを含む。
【００２７】
インダクタＬ２１の一端は、入力端子Ｔ４１に接続されており、他端は、第１、第２のキャパシタＣ２１、Ｃ２２の一端に接続されるとともに、インダクタＬ２２の一端に接続されている。第１、第２のキャパシタＣ２１、Ｃ２２の他端は、ＧＮＤに接地されている。
【００２８】
インダクタＬ２２の他端は、キャパシタＣ２３、及び、ＤＣカットキャパシタＣ５１の一端に接続されている。キャパシタＣ２３の他端は、ＧＮＤに接地されている。ＤＣカットキャパシタＣ５１の他端は、出力端子Ｔ４２に接続されている。出力端子Ｔ４２には、例えば、アイソレータ、デュプレクサ、カプラ等が接続される。
【００２９】
出力整合回路２０において、インダクタＬ２１、Ｌ２２、第１、第２のキャパシタＣ２１、Ｃ２２、及び、キャパシタＣ２３は、一種のフィルタ（ＬＣ回路）を構成している。
【００３０】
出力整合回路２０の通過周波数をｆｏとしたとき、第１のキャパシタＣ２１と、第２のキャパシタＣ２２とを合成した合成容量の自己共振周波数は、通過周波数ｆｏの２倍以上であることが好ましい。更に好ましくは、第１のキャパシタＣ２１、及び、第２のキャパシタＣ２２のそれぞれは、自己共振周波数が通過周波数ｆｏの２倍以上である。
【００３１】
図示の実施例において、ＬＣ回路は、２段のＬＣ回路、即ち、インダクタＬ２１、及び、第１、第２のキャパシタＣ２１、Ｃ２２からなる第１段目のＬＣ回路と、インダクタＬ２２及びキャパシタＣ２３からなる第２段目のＬＣ回路で構成されているが、ＬＣ回路の段数は任意である。第１、第２のキャパシタＣ２１、Ｃ２２は、第１段目（最前段）のＬＣ回路、即ち、半導体回路６０に最も近いＬＣ回路に設けることが好ましい。
【００３２】
上述した積層モジュールにおいて、直流バイアス回路６３１、６３２は、電力増幅素子６２１、６２２に直流バイアスを印加する。電力増幅素子６２１は、入力整合回路６１１を介して供給された信号を増幅する。電力増幅素子６２１が増幅した信号は、段間整合回路６１２を介して、電力増幅素子６２２に供給される。電力増幅素子６２２は、供給された信号を更に増幅し、入力端子Ｔ４１に供給する。出力整合回路２０は、入力端子Ｔ４１に供給された信号を出力端子Ｔ４２から出力する。
【００３３】
図２は図１に示した積層モジュールの層構成の一実施例を示す部分断面図、図３は図２に示した積層モジュールの部分拡大図である。図示された積層モジュールは、ＭＭＩＣ２１と、多層基板１０とを含む。
【００３４】
ＭＭＩＣ２１は、上述した半導体回路６０の少なくとも一部、例えば、電力増幅素子６２１、６２２を含む。多層基板１０は、誘電体層１０１〜１０ｎ（ｎは自然数）が互いに積層されて構成されている。
【００３５】
ＭＭＩＣ２１は、多層基板１０の表面上に搭載されている。入力整合回路６１１、段間整合回路６１２、直流バイアス回路６３１、６３２等は、多層基板１０の表面上に形成しても良いし、多層基板１０の内部に形成しても良い。搭載部品は、シールド７０により保護されている。
【００３６】
次に、出力整合回路２０の回路要素について説明する。図３において、第１のキャパシタＣ２１は、多層基板１０の表面上に搭載されている。第２のキャパシタＣ２２は、誘電体層１０１〜１０ｎ間に形成されている。第２のキャパシタＣ２２は、対のキャパシタ電極の一方が多層基板１０の表面上に形成されていてもよい。インダクタＬ２１、Ｌ２２、ＤＣカットキャパシタＣ５１等は、多層基板１０の表面上に形成しても良いし、多層基板１０の内部に形成しても良い。
【００３７】
上述したように、本発明に係る積層モジュールにおいて、出力整合回路２０は、半導体回路６０の後段に接続されているから、半導体回路６０のインピーダンスを整合することができる。
【００３８】
出力整合回路２０は、第１のキャパシタＣ２１を含む。第１のキャパシタＣ２１は、チップ部品であり、多層基板１０の表面上に搭載されている。このため、第１のキャパシタＣ２１を取り外し、容量値の異なる別のチップ−キャパシタに付け替えることにより、容易に容量値を調整できる。
【００３９】
第２のキャパシタＣ２２は、誘電体層１０１〜１０ｎのいずれか、或いは互いに隣接する複数の層を介して、その両面に配置された対のキャパシタ電極によって構成されている。このため、第２のキャパシタＣ２２について、Ｌ分（インダクタンス成分）を小さくし、自己共振周波数を高くすることができ、大容量化しても、高いＱ値が得られる。
【００４０】
出力整合回路２０において、第１のキャパシタＣ２１及び第２のキャパシタＣ２２は、互いに並列に接続されている。この構成により、第１のキャパシタＣ２１の容量と、第２のキャパシタＣ２２の容量との割合を任意に設定できるから、設計の自由度が高くなる。
【００４１】
例えば、第２のキャパシタＣ２２の容量の割合を増加させ、その分だけ第１のキャパシタＣ２１を小容量化することができる。これにより、第１のキャパシタＣ２１の自己共振周波数が高くなり、Ｑ値が高くなるので、出力整合回路２０全体の損失が低減する。同時に、第１、第２のキャパシタの合成容量値が変化しないので、出力整合回路のＱ値が低く維持される。
【００４２】
第２のキャパシタＣ２２のＬ分は、例えば、第１のキャパシタＣ２１と、第２のキャパシタＣ２２とを合成した合成容量の自己共振周波数が、出力整合回路２０の通過周波数ｆｏの２倍以上となるように設計することが好ましい。第１のキャパシタＣ２１の容量は、例えば、第２のキャパシタＣ２２の容量よりも小さい値とすることが好ましい。上述した優れた作用効果を顕著に発揮させるためである。
【００４３】
第１のキャパシタＣ２１の容量と、第２のキャパシタＣ２２の容量との割合を適宜設定することにより、第１のキャパシタ（チップ−キャパシタ）を小容量化すれば、その分だけ第１のキャパシタＣ２１を小型化でき、チップ部品の実装スペースが小さくなる。これにより、積層モジュール全体の小型化（高密度化）が図られる。
【００４４】
また、第１のキャパシタ（チップ−キャパシタ）を小容量化すれば、チップ−キャパシタを並列接続して、大容量を得る必要がなくなるため、チップ部品の実装スペースを小さくできるとともに、部品点数削減による低コスト化を実現できる。
【００４５】
更に、第１のキャパシタＣ２１の容量と、第２のキャパシタＣ２２の容量との割合を調整することにより、第１のキャパシタＣ２１の容量を所定範囲の値、例えば、１ｐＦ〜２ｐＦの間の容量値とすれば、容量値の細かい刻み幅で、第１のキャパシタＣ２１の付け替え、即ち、容量値の微調整が可能となる。市販のキャパシタの品揃えは、例えば、１ｐＦ〜２ｐＦの範囲において豊富であり、この範囲においては、容量値の細かい刻み幅、例えば、０．１ｐＦ毎の品揃えがあるからである。また、この範囲であれば、公差の小さい市販のキャパシタを入手できるからである。
【００４６】
次に、本発明に係る積層モジュールの電気特性について説明する。図４は図１〜図３に示した積層モジュールの回路図、図５は図４に示した出力整合回路の挿入損失を示す図、図６は本発明に係る積層モジュールと比較される比較例の回路図、図７は図６に示した出力整合回路の挿入損失を示す図である。
【００４７】
図４において、例えば、第１のキャパシタＣ２１の容量は３．６ｐＦ、第２のキャパシタＣ２２の容量は６．３ｐＦ、入力端子Ｔ４１に接続された半導体回路６０の出力インピーダンスは３Ω、出力端子Ｔ４２に接続される回路の入力インピーダンスは５０Ωとした。出力整合回路２０の通過周波数ｆｏは、１．７５ＧＨｚである。
【００４８】
図６に示した比較例の積層モジュールは、第１のキャパシタ、及び、第２のキャパシタの代わりに、キャパシタＣ８１を有する。キャパシタＣ８１は、チップ部品であり、多層基板の表面上に配置されている。キャパシタＣ８１の容量は、例えば、６．７ｐＦとした。出力整合回路８０の通過周波数ｆｏは、１．７５ＧＨｚである。
【００４９】
図５において、第１、第２のキャパシタの合成容量の自己共振周波数は、通過周波数ｆｏのほぼ２倍の周波数、３．５ＧＨｚとなっている。通過周波数（ｆｏ＝１．７５ＧＨｚ）における損失は、−０．３１ｄＢであり、通過周波数の２倍の周波数（２ｆｏ＝３．５ＧＨｚ）における損失は、−４４ｄＢである。
【００５０】
図４の出力整合回路の挿入損失は、通過周波数ｆｏで小さく、通過周波数の２倍の周波数（２ｆｏ＝３．５ＧＨｚ）で大きい。このため、本発明に係る積層モジュールは、通過周波数ｆｏにおける損失が小さく、通過周波数の２倍の高調波が大きく減衰する良好な周波数特性が得られる。
【００５１】
図７において、キャパシタＣ８１の自己共振周波数は、通過周波数ｆｏの２倍よりもかなり小さい周波数、２．７ＧＨｚとなっている。通過周波数（ｆｏ＝１．７５ＧＨｚ）における損失は、−０．４７ｄＢであり、通過周波数の２倍の周波数（２ｆｏ＝３．５ＧＨｚ）における損失は、−２７ｄＢである。
【００５２】
比較例は、通過周波数ｆｏにおける損失が−０．４７ｄＢであり、非常に大きな損失となっている。また、自己共振周波数（２．７ＧＨｚ）が、通過周波数ｆｏの２倍よりもかなり小さいため、通過周波数の２倍の高調波（２ｆｏ＝３．５ＧＨｚ）の減衰が少なく、良好な特性が得られない。
【００５３】
積層モジュールにおいて、出力整合回路のＬＣ回路が複数段のＬＣ回路で構成されている場合、第１のキャパシタ及び第２のキャパシタは、最前段のＬＣ回路に設けることが好ましい。回路のＱを十分に低くするため、一般に、最前段のＬＣ回路には、大容量のキャパシタ（例えば、５ｐＦ〜２０ｐＦ）が必要とされるから、最前段のＬＣ回路に本発明を適用すれば、顕著な作用効果が得られるからである。
【００５４】
また、積層モジュールにおいて、「出力端子Ｔ４２に接続される回路の入力インピーダンス」は、「入力端子Ｔ４１に接続される回路の出力インピーダンス」の１０倍以上であることが好ましい。両者のインピーダンスが離れているほど、上述した優れた作用効果が顕著に発揮されるからである。
【００５５】
図４、図５においては、第１のキャパシタＣ２１の容量を３．６ｐＦとしたが、第１のキャパシタＣ２１の容量値は任意である。例えば、第１のキャパシタＣ２１の容量を３．６ｐＦよりも小さい１ｐＦ〜２ｐＦとすれば、通過周波数ｆｏにおける損失が更に小さくなるとともに、品揃えが豊富なキャパシタのうちから、最適な容量値を選択できる。
【００５６】
図８は、本発明に係る積層モジュールの別の一実施例を示す正面図である。図において、図１〜図７に現れた構成部分と同一の部分については、同一の参照符号を付し、重複説明を省略する。
【００５７】
図示の積層モジュールにおいて、出力整合回路２０は、第１段目のＬＣ回路と、第２段目のＬＣ回路とを含む。第１段目のＬＣ回路は、インダクタＬ２１、第１のキャパシタＣ２１１、及び、第２のキャパシタＣ２２１、Ｃ２２２を含む。第２段目のＬＣ回路は、インダクタＬ２２、第１のキャパシタＣ２１２、及び、第２のキャパシタＣ２２３を含む。第１のキャパシタＣ２１１、Ｃ２１２は、多層基板１０の表面上に搭載されている。第２のキャパシタＣ２２１〜Ｃ２２３は、多層基板１０の内部に形成されている。
【００５８】
図示の積層モジュールは、複数段のＬＣ回路のそれぞれに、第１のキャパシタ及び第２のキャパシタを設けているが、図１〜図３に示した積層モジュールと同様の構成要素を有するので、同様の作用効果を奏することができる。第２のキャパシタは、多層基板１０の内部に形成されているので、その個数が増しても、小型化、低コスト化の妨げにはならない。
【００５９】
また、図示の積層モジュールは、第１、第２のキャパシタを複数個有するので、その分だけ、回路設計の自由度が高くなる。
【００６０】
以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。
【図面の簡単な説明】
【００６１】
【図１】本発明に係る積層モジュールの一実施例を示す電気回路図である。
【図２】図１に示した積層モジュールの層構成の一実施例を示す部分断面図である。
【図３】図２に示した積層モジュールの部分拡大図である。
【図４】図１〜図３に示した積層モジュールの回路図である。
【図５】図４の出力整合回路の挿入損失を示す図である。
【図６】本発明に係る積層モジュールと比較される比較例の回路図である。
【図７】図６の出力整合回路の挿入損失を示す図である。
【図８】本発明に係る積層モジュールの別の一実施例を示す電気回路図である。
【符号の説明】
【００６２】
２０                    出力整合回路
Ｃ２１                  第１のキャパシタ
Ｃ２２                  第２のキャパシタ
１０                    多層基板
１０１〜１０ｎ          誘電体層
【図１】
2006108587.tif 000003
【図２】
2006108587.tif 000004
【図３】
2006108587.tif 000005
【図４】
2006108587.tif 000006
【図５】
2006108587.tif 000007
【図６】
2006108587.tif 000008
【図７】
2006108587.tif 000009
【図８】
2006108587.tif 000010