(57)【要約】【課題】  ビット線コンタクトを容易に形成できると共に、選択ゲートトランジスタに対する不純物のイオン注入時にドーズ量の打ち分けを必要とすることなく構成できるようにする。【解決手段】  ビット線コンタクトＣＢ２とトランジスタＴｒ１（２１）およびＴｒ１（２２）との間に、選択ゲートトランジスタＤＳＧＴ１（２１），ＤＳＧＴ２（２１），ＤＳＧＴ１（２２），ＤＳＧＴ２（２２）が行方向に配列するようにそれぞれ２つずつ直列接続されている。これら４つの選択ゲートトランジスタＤＳＧＴ１（２１）〜ＤＳＧＴ２（２２）は、そのゲート長が列方向で互いに異なるように形成されていると共に行方向で互いに異なるように形成されている。【選択図】  図１
2006041174.tif 000002
【特許請求の範囲】
【請求項１】
ビット線と、
１本の前記ビット線に対応して設けられた複数列のＮＡＮＤストリングと、
１本ビット線に対応して、１本ビット線のコンタクト領域と複数列のＮＡＮＤストリングとの間に行方向に配列するようにそれぞれ複数直列接続された選択ゲートトランジスタとを備え、
これらの選択ゲートトランジスタは、そのゲート長が列方向に配列されたうちの１つが異なるように形成されると共に行方向に配列されたうちの１つが異なるように形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記列方向および行方向でゲート長が１つ異なる選択ゲートトランジスタは、エンハンスメント型のトランジスタにより構成されていると共に、その他の選択ゲートトランジスタは、ディプレッション型のトランジスタにより構成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記１本のビット線に隣接する第２のビット線に対応して設けられると共に、前記１本のビット線に対応した第１の選択ゲートトランジスタに行方向に隣接して設けられた第２の選択ゲートトランジスタを備え、
前記第２のビット線に対応した第２の選択ゲートトランジスタは、そのゲート長が前記第１の選択ゲートトランジスタのゲート長と同一幅に形成されていることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
複数のビット線と、
各ビット線に対応して設けられたビット線コンタクトを介して、１本のビット線に共通接続された第１および第２のＮＡＮＤストリングと、
前記第１のＮＡＮＤストリングと前記ビット線コンタクトとの間で、前記第１のＮＡＮＤストリングに直列接続された第１および第２のストリング選択トランジスタと、
前記第２のＮＡＮＤストリングと前記ビット線コンタクトとの間で、前記第２のＮＡＮＤストリングに直列接続された第３および第４のストリング選択トランジスタとを具備し、
前記第１および第３のストリング選択トランジスタは共通接続され、前記第２および第４のストリング選択トランジスタは共通接続され、前記第１および第４のストリング選択トランジスタは第１のゲート長を有し、前記第２および第３のストリング選択トランジスタは前記第１のゲート長とは異なる第２のゲート長を有することを特徴とする不揮発性半導体記憶装置。
【請求項５】
第１のビット線と、
この第１のビット線に隣接して設けられた第２のビット線と、
前記第１のビット線に対応して設けられた第１のビット線コンタクトを介して、前記第１のビット線に共通接続された第１および第２のＮＡＮＤストリングと、
前記第２のビット線に対応して設けられた第２のビット線コンタクトを介して、前記第２のビット線に共通接続された第３および第４のＮＡＮＤストリングと、
前記第１のＮＡＮＤストリングと前記第１のビット線コンタクトとの間で、前記第１のＮＡＮＤストリングに直列接続された第１および第２のストリング選択トランジスタと、
前記第２のＮＡＮＤストリングと前記第１のビット線コンタクトとの間で、前記第２のＮＡＮＤストリングに直列接続された第３および第４のストリング選択トランジスタと、
前記第３のＮＡＮＤストリングと前記第２のビット線コンタクトとの間で、前記第３のＮＡＮＤストリングに直列接続された第５および第６のストリング選択トランジスタと、
前記第４のＮＡＮＤストリングと前記第２のビット線コンタクトとの間で、前記第４のＮＡＮＤストリングに直列接続された第７および第８のストリング選択トランジスタとを具備し、
前記第１、第３、第５、第７のストリング選択トランジスタは共通接続され、前記第２、第４、第６、第８のストリング選択トランジスタは共通接続され、前記第１、第４、第６、第７のストリング選択トランジスタは第１のゲート長を有し、前記第２、第３、第５、第８のストリング選択トランジスタは前記第１のゲート長とは異なる第２のゲート長を有することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１本のビット線に対して複数のＮＡＮＤストリングが接続された不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来ＮＡＮＤ型の不揮発性半導体記憶装置では、例えば図６にその平面図を示すように、１本のビット線に対して１本のアクティブエリアＡＡが形成され１列のＮＡＮＤストリングを制御している。この図６において、ＡＡはアクティブエリア、ＳＧは選択ゲート、ＷＬはワード線、ＣＢはビット線コンタクトの形成領域を示している。ここでアクティブエリアＡＡは、ＭＯＳトランジスタのソース／ドレイン拡散層およびチャネル領域が形成される領域である。
【０００３】
近年、メモリセルの微細化が進行するにつれ素子形成領域が狭くなり、ビット線コンタクトＣＢの形成領域を確保することが困難になってきている。このような技術的課題を解決する不揮発性半導体記憶装置の構成例が特許文献１に開示されている。この特許文献１に記載の構成によれば、１本のビット線に対して２列のＮＡＮＤストリングを対応させて形成することで、ビット線コンタクトの形成領域をＮＡＮＤストリング２列分の幅として確保することができ、これにより従来プロセスを適用してもビット線コンタクトを容易に形成できるようになる。
【０００４】
この１本のビット線に対応してＮＡＮＤストリングが２列設けられるＮＡＮＤ型不揮発性半導体記憶装置においては、各ＮＡＮＤストリングに対して選択ゲートトランジスタが２個ずつ設けられる。この選択ゲートトランジスタのスレッショルド電圧を行方向および列方向のいずれに対しても互いに異なるように形成することにより、いずれかのＮＡＮＤセルアレイが選択できる。このように構成するため、選択ゲートトランジスタの形成時に不純物をイオン注入するとき、そのドーズ量を打ち分けてＭＯＳトランジスタのスレッショルド電圧を異ならせる。この一例を図７に示している。図７には、選択ゲートトランジスタとしてエンハンスメント型のＭＯＳトランジスタＴｒＥおよびディプレッション型のＭＯＳトランジスタＴｒＤを交互に形成する例を示している。図７中、符号ＡＡはアクティブエリア、ＳＧは選択ゲート、ＷＬはワードライン、ＣＢはビット線コンタクトの形成領域を示しており、ＷはワードラインＷＬの幅、すなわちセルトランジスタのゲート長を示している。各トランジスタＴｒＥおよびＴｒＤは、不純物のイオン注入量（ドーズ量）を調整することで形成することができる。
【特許文献１】特開平６−３２５５８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来、１本のビット線に対応してＮＡＮＤストリングが２列設けられるＮＡＮＤ型不揮発性半導体記憶装置においては、各選択ゲートトランジスタの形成時に不純物をイオン注入するとき、そのドーズ量を打ち分けてＭＯＳトランジスタのスレッショルド電圧を異ならせている。
しかし設計ルールがさらに厳しくなると、マスクの合わせずれの点からドーズ量を打ち分けて形成することが困難になる。しかも熱工程時にドーパントが不必要に拡散され近接するメモリセルや選択ゲートトランジスタに悪影響が引き起こされる問題が生じる虞がある。
【０００６】
本発明は、上記事情に鑑みてなされたもので、その目的は、ビット線コンタクトを従来と同等のプロセスで容易に形成できると共に、選択ゲートトランジスタに対する不純物のイオン注入時にドーズ量を打ち分けることを不要とした不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の不揮発性半導体記憶装置は、ビット線と、１本の前記ビット線に対応して設けられた複数列のＮＡＮＤストリングと、１本ビット線に対応して、１本ビット線のコンタクト領域と複数列のＮＡＮＤストリングとの間に行方向に配列するようにそれぞれ複数直列接続された選択ゲートトランジスタとを備え、これらの選択ゲートトランジスタは、そのゲート長が列方向に配列されたうちの１つが異なるように形成されると共に行方向に配列されたうちの１つが異なるように形成されていることを特徴としている。
【０００８】
本発明の不揮発性半導体記憶装置は、複数のビット線と、各ビット線に対応して設けられたビット線コンタクトを介して、１本のビット線に共通接続された第１および第２のＮＡＮＤストリングと、第１のＮＡＮＤストリングとビット線コンタクトとの間で、第１のＮＡＮＤストリングに直列接続された第１および第２のストリング選択トランジスタと、第２のＮＡＮＤストリングとビット線コンタクトとの間で、第２のＮＡＮＤストリングに直列接続された第３および第４のストリング選択トランジスタとを具備し、第１および第３のストリング選択トランジスタは共通接続され、第２および第４のストリング選択トランジスタは共通接続され、第１および第４のストリング選択トランジスタは第１のゲート長を有し、第２および第３のストリング選択トランジスタは第１のゲート長とは異なる第２のゲート長を有することを特徴としている。
【０００９】
本発明の不揮発性半導体記憶装置は、第１のビット線と、この第１のビット線に隣接して設けられた第２のビット線と、第１のビット線に対応して設けられた第１のビット線コンタクトを介して、第１のビット線に共通接続された第１および第２のＮＡＮＤストリングと、第２のビット線に対応して設けられた第２のビット線コンタクトを介して、第２のビット線に共通接続された第３および第４のＮＡＮＤストリングと、第１のＮＡＮＤストリングと第１のビット線コンタクトとの間で、第１のＮＡＮＤストリングに直列接続された第１および第２のストリング選択トランジスタと、第２のＮＡＮＤストリングと第１のビット線コンタクトとの間で、第２のＮＡＮＤストリングに直列接続された第３および第４のストリング選択トランジスタと、第３のＮＡＮＤストリングと第２のビット線コンタクトとの間で、第３のＮＡＮＤストリングに直列接続された第５および第６のストリング選択トランジスタと、第４のＮＡＮＤストリングと第２のビット線コンタクトとの間で、第４のＮＡＮＤストリングに直列接続された第７および第８のストリング選択トランジスタとを具備し、第１、第３、第５、第７のストリング選択トランジスタは共通接続され、第２、第４、第６、第８のストリング選択トランジスタは共通接続され、第１、第４、第６、第７のストリング選択トランジスタは第１のゲート長を有し、第２、第３、第５、第８のストリング選択トランジスタは第１のゲート長とは異なる第２のゲート長を有することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、ビット線コンタクトを容易に形成でき、選択ゲートトランジスタに対する不純物のイオン注入時にドーズ量を打ち分ける必要なく構成することができる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
以下、本発明を、ＮＡＮＤ型フラッシュメモリ装置に適用した第１の実施形態について、図１ないし図３を参照しながら説明する。
まず、本実施形態に係るＮＡＮＤ型フラッシュメモリ装置Ｆのメモリセル領域における回路構成を図２を参照しながら説明する。図２は、ＮＡＮＤ型フラッシュメモリ装置Ｆのメモリセル領域の回路構成を概略的に示している。
【００１２】
このＮＡＮＤ型フラッシュメモリ装置Ｆは、ｎ本のビット線ＢＬ１〜ＢＬｎを備えている。ビット線ＢＬ１には、２（複数）つのＮＡＮＤストリングＡＬ１１およびＡＬ１２が接続されている。ここで、ＮＡＮＤストリングとは、ＮＡＮＤ構造のメモリセルが直列に複数個（ｍ個）接続された構造を示す。以下、「ＮＡＮＤストリング」を「ストリング」と省略する。これらストリングＡＬ１１およびＡＬ１２がビット線ＢＬ１に並列にｎ列配列されることにより、それぞれのビット線ＢＬ１〜ＢＬｎに対応してストリングＡＬ１１およびＡＬ１２〜ストリングＡＬｎ１およびＡＬｎ２のメモリセルアレイＭＡが形成されている。
【００１３】
メモリセルアレイＭＡは、これらストリングＡＬ１１およびＡＬ１２〜ストリングＡＬｎ１およびＡＬｎ２により構成されている。ストリングＡＬ１１およびＡＬ１２〜ストリングＡＬｎ１およびＡＬｎ２は同一構成であり、それぞれｍ個（２のｋ乗個：例えば８，１６，３２個）のメモリセルトランジスタＴｒ１〜Ｔｒｍが直列接続されている。尚、図２中、メモリセルトランジスタＴｒ１〜Ｔｒｍには、それぞれのＮＡＮＤストリングＡＬ１１〜ＡＬｎ２に対応して括弧書きで添え字（１１）〜（ｎ２）を付して符号を付している。これらのメモリセルトランジスタＴｒ１〜Ｔｒｍはそれぞれ行方向に配列されており、そのゲート端子がワード線ＷＬ１〜ＷＬｍによりそれぞれ接続されている。
【００１４】
ビット線ＢＬ１〜ＢＬｎにはそれぞれ同一構成のストリングＡＬ１１およびＡＬ１２〜ＡＬｎ１およびＡＬｎ２を含む基本ユニットＵ１〜Ｕｎが対応している。以下の説明では、１本のビット線ＢＬ２に対応したストリングＡＬ２１およびＡＬ２２を含む基本ユニットＵ２についての説明を行う。
ビット線ＢＬ２のビット線コンタクトＣＢ２と、ストリングＡＬ２１の一端部に配設されたメモリセルトランジスタＴｒ１（２１）との間には、２個のストリング選択トランジスタである選択ゲートトランジスタＤＳＧＴ１（２１）およびＤＳＧＴ２（２１）が直列接続されている。ストリングＡＬ２２の一端部に配設されたメモリセルトランジスタＴｒ１（２２）とビット線ＢＬ２のビット線コンタクトＣＢ２との間には、２個のストリング選択トランジスタである選択ゲートトランジスタＤＳＧＴ１（２２）およびＤＳＧＴ２（２２）が直列接続されている。これらの選択ゲートトランジスタＤＳＧＴ１（２１）およびＤＳＧＴ２（２２）は、ディプレッション型のＭＯＳトランジスタにより構成されており、選択ゲートトランジスタＤＳＧＴ２（２１）およびＤＳＧＴ１（２２）は、エンハンスメント型のＭＯＳトランジスタにより構成されている。
【００１５】
ストリングＡＬ２１の他端部に配設されたメモリセルトランジスタＴｒｍ（２１）とソース線Ｓとの間には、ソース側の選択ゲートトランジスタＳＳＧＴ（２１）が配設されている。ストリングＡＬ２２の他端部に配設されたメモリセルトランジスタＴｒｍ（２２）とソース線Ｓとの間には、ソース側の選択ゲートトランジスタＳＳＧＴ（２２）が配設接続されている。尚、ソース線Ｓはグランド電位に設定されるようになっている。
【００１６】
図１は、フラッシュメモリ装置Ｆにおけるメモリセル領域の平面図を示している。以下、図１および図２を対応させながらフラッシュメモリ装置Ｆ内における選択ゲートトランジスタや各メモリセルトランジスタの構成、およびビット線コンタクトＣＢ１〜ＣＢｎの占める領域について説明を行う。
ストリングＡＬ２１の各メモリセルトランジスタＴｒ１（２１）〜Ｔｒｍ（２１）は、そのソース／ドレイン拡散層およびチャネル領域がアクティブエリアＡＡ２１に形成されている。また、ストリングＡＬ２２の各メモリセルトランジスタ２２Ｔｒ１（２２）〜Ｔｒｍ（２２）は、そのソース／ドレイン拡散層およびチャネル領域がアクティブエリアＡＡ２２に形成されている。
【００１７】
また、選択ゲートトランジスタＤＳＧＴ１（２１）およびＤＳＧＴ２（２１）もまた、そのソース／ドレイン拡散層およびチャネル領域がアクティブエリアＡＡ２１に形成されており、選択ゲートトランジスタＤＳＧＴ１（２２）およびＤＳＧＴ２（２２）は、アクティブエリアＡＡ２２にそのソース／ドレイン拡散層およびチャネル領域が形成されている。尚、図１には図示していないが、ソース側のトランジスタＳＳＧＴ（２１）およびＳＳＧＴ（２２）も、そのソース／ドレイン拡散層およびチャネル領域がそれぞれアクティブエリアＡＬ２１およびＡＬ２２に形成されている。
【００１８】
アクティブエリアＡＡ２１およびＡＡ２２は、ビット線コンタクトＣＢ２に接続されている。より具体的には、トランジスタＤＳＧＴ１（２１）のドレイン拡散層がビット線コンタクトＣＢ２に接続されており、トランジスタＤＳＧＴ１（２２）のドレイン拡散層がビット線コンタクトＣＢ２に接続されている。このビット線コンタクトＣＢ２を介してビット線ＢＬ２とソース線Ｓとの間にビット線選択用の電圧が印加される。
【００１９】
このとき、ビット線コンタクトＣＢ２の領域は、２列のストリングＡＬ２１およびＡＬ２２幅に対応したアクティブエリアＡＡ２１およびＡＡ２２の２列分を行方向に確保することができ、１列のアクティブエリアＡＡに対応したビット線コンタクトＣＢの領域しか確保できない従来構成（図６参照）に比較して、ビット線コンタクトの領域をより広大に確保できる。
【００２０】
図３はＭＯＳトランジスタのスレッショルド電圧のゲート長依存性を示している。図３中、横軸はゲート形成時のマスク幅（Ｌｍａｓｋ）を示しており、実質的なゲート長を示している。また縦軸はスレッショルド電圧を示している。ＭＯＳトランジスタを形成する場合にはゲート長を調整することでショートチャネル効果を利用してスレッショルド電圧を調整することができる。そこで、この図３に示すように、ゲートを広く形成するため、ゲート長Ｌ１を例えば２２０ｎｍ程度にするようにＭＯＳトランジスタを形成すると、ＭＯＳトランジスタのスレッショルド電圧Ｖｔを約＋０．２〜０．４［Ｖ］に調整することができ、エンハンスメント型のトランジスタを形成できる。
【００２１】
また、ＭＯＳトランジスタを形成する場合、ゲートを狭く形成することでゲート長Ｌ２を例えば１２０ｎｍ程度にするようにＭＯＳトランジスタを形成すると、ＭＯＳトランジスタのスレッショルド電圧Ｖｔを約−０．６〜−０．２［Ｖ］に調整でき、ディプレッション型のトランジスタを形成することができる。
選択ゲートトランジスタＤＳＧＴ１（２１）およびＤＳＧＴ２（２２）をディプレッション型のトランジスタとして形成するためには、例えば１２０ｎｍのゲート長Ｌ２で形成すると良い。また、選択ゲートトランジスタＤＳＧＴ２（２１）およびＤＳＧＴ１（２２）をエンハンスメント型のトランジスタとして形成するためには、当該トランジスタのゲートを例えば２２０ｎｍのゲート長Ｌ１で形成し、図１に示すように、選択ゲートトランジスタＤＳＧＴ１（２１）およびＤＳＧＴ２（２２）のゲート長よりも長く形成すると良い。このように構成することで、ショートチャネル効果を利用してスレッショルド電圧Ｖｔが互いに異なるトランジスタを構成することができる。
【００２２】
この図１において、ビット線コンタクトＣＢ１〜ＣＢｎの中心部を通過する中心線Ｘ−Ｘを線対称に選択ゲートＳＧ４，ＳＧ５等やワード線ＷＬ１〜ＷＬ３等が形成されている。この構成については、選択ゲートＳＧ１，ＳＧ２等やワード線ＷＬ１〜ＷＬ３等と同様の構成であるためその説明を省略する。
図２に戻って、ワード線ＷＬ１〜ＷＬｍやビット線ＢＬ１〜ＢＬｎには、それぞれ、図示しない行デコーダ，列デコーダが接続されており、各ワード線ＷＬ１〜ＷＬｍおよびビット線ＢＬ１〜ＢＬｎを択一的に選択できるように構成されている。さらに図示しない制御回路が、ドレイン側のトランジスタＤＳＧＴ１（１１）およびＤＳＧＴ１（１２）並びにＤＳＧＴ２（１１）およびＤＳＧＴ２（１２）〜トランジスタＤＳＧＴ１（ｎ１）およびＤＳＧＴ１（ｎ２）並びにＤＳＧＴ２（ｎ１）およびＤＳＧＴ２（ｎ２）、ソース側のトランジスタＳＳＧＴ（１１）およびＳＳＧＴ（１２）〜トランジスタＳＳＧＴ（ｎ１）およびＳＳＧＴ（ｎ２）のゲートに対して選択信号を与えることにより、ストリングＡＬ１１およびＡＬ１２〜ストリングＡＬｎ１およびＡＬｎ２をイネーブル／ディスイネーブル切替可能になっている。
【００２３】
上記構成の作用について、ビット線ＢＬ２が選択された場合を例に挙げて説明する。
ビット線ＢＬ２が選択され、図示しない制御回路から選択ゲートＳＧ１にＨレベルの電圧が印加されると共に、選択ゲートＳＧ２にＬレベル（＝０Ｖ）の基準電圧が印加され、さらに、ソース側の選択ゲートＳＧ３に対して共にＨレベルの電圧が印加されると、トランジスタＤＳＧＴ１（２１）、ＤＳＧＴ１（２２）、ＤＳＧＴ２（２２）、ＳＳＧＴ（２１）、ＳＳＧＴ（２２）が共にオンになり、トランジスタＤＳＧＴ２（２１）がオフになる。この場合、ストリングＡＬ２２がイネーブルになり、ストリングＡＬ２１がディスイネーブルになる。
【００２４】
このとき、ワード線ＷＬ１〜ＷＬｍに所定の電圧が印加され、各トランジスタＴｒ１（２２）〜Ｔｒｍ（２２）によるメモリセルのうちの一のメモリセルが択一的に選択されることにより、アレイＡＬ２２を構成するメモリセルの読出／書込および消去を行うことができる。
他方、図示しない制御回路から選択ゲートトランジスタＤＳＧＴ１（２１）およびＤＳＧＴ１（２２）のゲートにＬレベル（＝０Ｖ）の基準電圧が印加されると共に、選択ゲートトランジスタＤＳＧＴ２（２１）およびＤＳＧＴ２（２２）のゲートにＨレベルの電圧が印加され、さらに、ソース側のトランジスタＳＳＧＴ（２１）およびトランジスタＳＳＧＴ（２２）のゲートに対して共にＨレベルの電圧が印加されると、トランジスタＤＳＧＴ１（２１）、ＤＳＧＴ２（２１）、ＤＳＧＴ２（２２）、ＳＳＧＴ（２１）、ＳＳＧＴ（２２）が共にオンになり、トランジスタＤＳＧＴ１（２２）がオフになる。
【００２５】
このとき、ストリングＡＬ２１がイネーブルになり、ストリングＡＬ２２がディスイネーブルになる。このとき、前述と同様にワード線ＷＬ１〜ＷＬｍに所定の電圧が印加されると、各トランジスタＴｒ１（２１）〜Ｔｒｍ（２１）によるメモリセルのうちの１つのメモリセルが択一的に選択され、ストリングＡＬ２１を構成する各メモリセルの読出／書込および消去を行うことができるようになる。尚、ビット線ＢＬ１，ＢＬ３〜ＢＬｎがそれぞれ択一的に選択された場合も同様に作用するため、この説明を省略する。
【００２６】
このような第１の実施形態によれば、１つのビット線コンタクトＣＢ２に対して２列のＮＡＮＤストリングＡＬ２１およびＡＬ２２が構成され、１つのビット線コンタクトＣＢ２と２列のＮＡＮＤストリングＡＬ２１およびＡＬ２２との間に、選択ゲートトランジスタＤＳＧＴ１（２１），ＤＳＧＴ２（２１），ＤＳＧＴ１（２２），ＤＳＧＴ２（２２）が行方向に配列するようにそれぞれ２つずつ直列接続され、これら４つの選択ゲートトランジスタＤＳＧＴ１（２１）〜ＤＳＧＴ２（２２）をそのゲート長が列方向で互いに異なるように形成すると共に行方向で互いに異なるように形成しているため、設計ルールがより厳しくなった場合でも、ビット線コンタクトＣＢ２の領域としてアレイＡＬ２１およびＡＬ２２の２列分の幅を確保することができビット線コンタクトＣＢ２を容易に形成できると共に、各トランジスタのショートチャネル効果を利用してしきい値電圧を変化させることができ、選択ゲートトランジスタＤＳＧＴ１（２１），ＤＳＧＴ２（２１），ＤＳＧＴ１（２２）およびＤＳＧＴ２（２２）を形成するときに不純物を打ち分けてイオン注入する必要がなくなるという効果を奏する。
【００２７】
（第２の実施形態）
図４は、本発明の第２の実施形態の説明を示すもので、第１の実施形態と異なるところは、ビット線ＢＬ２およびＢＬ３における選択ゲートトランジスタの配設関係にある。第１の実施形態と同一部分については同一符号を付してその説明を省略し、以下異なる部分についてのみ図２をも参照しながら説明する。以下、ビット線ＢＬ２を、本発明に係る１のビット線に相当するビット線とし、ビット線ＢＬ３を、本発明に係る第２のビット線に相当するビット線として説明を行う。
【００２８】
図２に示すように、ビット線ＢＬ３はビット線ＢＬ２に隣接するように形成されている。このビット線ＢＬ３に対応して選択ゲートトランジスタＤＳＧＴ１（３１）、ＤＳＧＴ２（３１）、ＤＳＧＴ１（３２）、ＤＳＧＴ２（３２）が設けられている。このうち、トランジスタＤＳＧＴ１（３１）およびＤＳＧＴ２（３１）は、ビット線ＢＬ３のビット線コンタクトＣＢ３とストリングＡＬ３１との間に直列接続されている。また、トランジスタＤＳＧＴ１（３２）およびＤＳＧＴ２（３２）は、ビット線ＢＬ３のビット線コンタクトＣＢ３とストリングＡＬ３２との間に直列接続されている。
【００２９】
トランジスタＤＳＧＴ１（３１）は、選択ゲートトランジスタＤＳＧＴ１（２２）に対して行方向に隣接するように形成されている。同様に、トランジスタＤＳＧＴ２（３１）は、選択ゲートトランジスタＤＳＧＴ２（２２）に対して行方向に隣接するように形成されている。
図４は、このときの選択ゲートトランジスタのゲート構造および各メモリセルトランジスタのアレイ構造を平面図により模式的に示している。この図４に示すように、隣接する選択ゲートトランジスタＤＳＧＴ１（２２）およびＤＳＧＴ１（３１）は、ゲート長が同一幅（長さＬ１）のエンハンスメント型のトランジスタにより形成されている。また、隣接する選択ゲートトランジスタＤＳＧＴ２（２２）およびＤＳＧＴ２（３１）は、ゲート長が同一幅（長さＬ２）のディプレッション型のトランジスタにより形成されている。
【００３０】
隣接する選択ゲートトランジスタＤＳＧＴ１（２２）およびＤＳＧＴ１（３１）は、ゲート長が同一幅のエンハンスメント型のトランジスタにより形成されるため、トランジスタのゲートを形成しやすくなる。同様に隣接する選択ゲートトランジスタＤＳＧＴ２（２２）およびＤＳＧＴ２（３１）は、ゲート長が同一幅のエンハンスメント型のトランジスタにより形成されるため、トランジスタのゲートを形成しやすくなる。
【００３１】
このような第２の実施形態によれば、これらの選択ゲートトランジスタＤＳＧＴ１（２２）およびＤＳＧＴ１（３１）や、選択ゲートトランジスタＤＳＧＴ２（２２）およびＤＳＧＴ２（３１）のゲートを同一工程で形成する際には、そのゲート長を同一幅で形成するため、第１の実施形態に比較してゲートを形成しやすくなる。
【００３２】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形もしくは拡張が可能である。
１のビット線ＢＬ２に対して２列のストリングＡＬ２１〜ＡＬ２２に適用した実施形態を示したが、例えば１本のビット線ＢＬ２に対応して３以上の複数列のＮＡＮＤストリングを設けるように構成しても良い。この場合、選択ゲートトランジスタの配設関係は、図５に示すように、行方向に１つゲート長が異なり、且つ、列方向に１つゲート長が異なるように選択ゲートトランジスタＤＳＧＴ１（２１）〜ＤＳＧＴ３（２１），ＤＳＧＴ１（２２）〜ＤＳＧＴ３（２２），ＤＳＧＴ１（２３）〜ＤＳＧＴ３（２３）を形成することが望ましい。このような構成によれば、第１または第２の実施形態と略同様の作用効果に加えて、ビット線コンタクトＣＢ２の形成領域をさらに広く取得することができる。換言すれば、さらに微細化が進んだとしてもビット線コンタクトＣＢ２の形成を容易に行うことができる。
【００３３】
また、行方向および列方向でゲート長の１つ異なる選択ゲートトランジスタＤＳＧＴ３（２１），ＤＳＧＴ２（２２），ＤＳＧＴ１（２３）を、エンハンスメント型のトランジスタにより形成すると共に、その他の選択ゲートトランジスタをディプレッション型のトランジスタにより形成することが望ましい。
第１および第２の実施形態では、ディプレッション型およびエンハンスメント型のＭＯＳトランジスタにより選択ゲートトランジスタＤＳＧＴ１（２１）〜ＤＳＧＴ２（３２）を形成した実施形態を示したが、ゲート長が異なるように形成されていれば、これらの選択ゲートトランジスタＤＳＧＴ１（２１）〜ＤＳＧＴ２（３２）を何れかのタイプのトランジスタに統一して形成しても良い。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施形態を示すＮＡＮＤ型不揮発性半導体記憶装置の平面図
【図２】ＮＡＮＤ型不揮発性半導体記憶装置のメモリセル領域の概略的な電気的構成図
【図３】スレッショルド電圧のゲート長依存性を示す図
【図４】本発明の第２の実施形態を示す図１相当図
【図５】本発明の他の実施形態を示す図１相当図
【図６】従来例を示す図１相当図（その１）
【図７】従来例を示す図１相当図（その２）
【符号の説明】
【００３５】
図面中、ＤＳＧＴ１（１１）〜ＤＳＧＴ２（ｎ２）はドレイン側の選択ゲートトランジスタ（ストリング選択トランジスタ）、ＤＳＧＴ３（２１）〜ＤＳＧＴ３（３３）はドレイン側の選択ゲートトランジスタ（ストリング選択トランジスタ）、Ｔｒ１（１１）〜Ｔｒｍ（ｎ２）はメモリセルトランジスタ、ＳＳＧＴ（１１）〜ＳＳＧＴ（ｎ２）はソース側の選択ゲートトランジスタ、ＭＡはメモリセルアレイ、ＣＢ１〜ＣＢｎはビット線コンタクト、ＢＬ１〜ＢＬｎはビット線、ＡＬ１１〜ＡＬｎ２はＮＡＮＤストリング、ＳＧ１〜ＳＧ５は選択ゲート、ＷＬ１〜ＷＬｍはワード線を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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