(57)【要約】【課題】  省エネモード中にメイン制御基板の電源をオフにしつつ他の制御基板にはリセットがかからない電気機器において、特別な制御用構成部品を新たに設けずに済む機器を提供することにある。【解決手段】  この画像形成装置１は、節電のための省エネモードによる制御が可能な機器であって、電源部３と、エンジンＰＣＢ５と、画像処理ＰＣＢ９とを備えている。エンジンＰＣＢ５は、エンジン部の制御を行う。画像処理ＰＣＢ９は、エンジンＰＣＢ５に接続され、画像形成部の制御を行うとともに、省エネモードに移行する際に電源部３のエンジンＰＣＢ５への電源供給を停止するための電源オフ信号を出力し、電源オフ信号によって自身がリセットされるのを防止するための電源オフリセット防止回路３２を有する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
節電のための省エネモードによる制御が可能な電気機器であって、
外部からの電源を内部に供給するための電源部と、
第１の制御を行う第１制御部と、
前記第１制御部に接続され、第２の制御を行うとともに、前記省エネモードに移行する際に前記電源部の前記第１制御部への電源供給を停止するための電源オフ信号を出力し、前記電源オフ信号によって前記第１制御部への電源供給が停止された場合に自身がリセットされるのを防止するための電源オフリセット防止回路を有する第２制御部と、
を備えた電気機器。
【請求項２】
前記第１及び第２制御部に接続され、第３の制御を行うとともに、前記第２制御部からの電源オフ信号によって前記第１制御部への電源供給が停止された場合に自身がリセットされるのを防止するための電源オフリセット防止回路を有する第３制御部をさらに備えた、請求項１に記載の電気機器。
【請求項３】
前記第３制御部は、前記省エネモードに移行する際に前記電源部の前記第１制御部への電源供給を停止するための電源オフ信号を出力可能であり、
前記第２制御部及び第３制御部のいずれか一方は、前記電源オフ信号を前記電源部に出力するための出力口を有している、
請求項２に記載の電気機器。
【請求項４】
前記第１制御部は、前記電源オフ信号により電源供給が停止された場合にその接続先にリセットをかけるためのリセット信号を出力し、
前記第１制御部以外の制御部は、前記リセット信号の回り込み防止若しくは遅延させるための他の電源オフリセット防止回路をさらに有している、
請求項１から３のいずれか１項に記載の電気機器。
【請求項５】
前記第２制御部は、画像形成機能を有するハードウェアの制御を行うプリンタ制御基板である、請求項１から４のいずれか１項に記載の電気機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気機器、特に、節電のための省エネモードによる制御が可能な電気機器に関する。
【背景技術】
【０００２】
プリンタ、複写機等の画像形成装置をはじめとする従来の電気機器として、複数のハードウェアを内蔵するとともに、ハードウェアごとに異なる制御を行うよう配置された複数の制御基板を備えたものがある。各制御基板には、ＩＣ等の他の電子部品と共にＣＰＵが搭載されている。この種の電気機器では、通常、他の制御基板に対して命令等を行うメイン制御基板が存在する。
【０００３】
一方、従来の電気機器として、待機中の消費電力を抑えるための省エネモードによる制御を行えるものが既に知られている。この種の電気機器では、省エネモードへの移行時に、例えば画像形成装置の場合は、各種モータ、ヒータ、ファン、クラッチ等のハードウェアへの電源供給が停止される。
【０００４】
このような省エネモード制御において、さらに省エネ効果を高めるための方法として、制御不要な他の制御基板や、基板上の電子部品についても電源がオフされるようにすることが考えられる。しかし、従来の電気機器では、一般に、省エネモード移行時には、メイン制御基板のＣＰＵからその接続先である他の制御基板等にリセット信号が出力されるよう構成されているため、例えば省エネモード時にメイン制御基板の電源がオフされるように構成すると、他の制御基板にリセットがかかってしまうことになる。
【０００５】
そこで、従来の画像形成装置において、省エネモード時にメイン制御基板の電源をオフした場合の不都合を回避すべく、メイン制御基板のＣＰＵへの電源供給のオン・オフを切り替え可能な省エネモード制御ＣＰＵを別途設けたものが既に提案されている（例えば、特許文献１参照）。
【０００６】
この技術では、省エネモードに移行する際は、省エネモード制御用ＣＰＵによりメイン制御基板のＣＰＵの電源がオフされるとともに、他の制御基板はリセット信号からプロテクトされ電源がオフされないようになる。
【特許文献１】特開２００１−１００８６７
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１の技術では、省エネモード制御用のＣＰＵを特別に用意しなければならず、また、これによって制御されるオン・オフ回路やスイッチも別途設ける必要がある。
【０００８】
本発明の課題は、省エネモード中にメイン制御基板の電源をオフにしつつ他の制御基板にはリセットがかからない電気機器において、特別な制御用構成部品を新たに設けずに済む機器を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１に係る電気機器は、節電のための省エネモードによる制御が可能な機器であって、電源部と、第１制御部と、第２制御部とを備えている。電源部は、外部からの電源を内部に供給するためのものである。第１制御部は、第１の制御を行う。第２制御部は、第１制御部に接続され、第２の制御を行うとともに、省エネモードに移行する際に電源部の第１制御部への電源供給を停止するための電源オフ信号を出力し、電源オフ信号によって前記第１制御部への電源供給が停止された場合に自身がリセットされるのを防止するための電源オフリセット防止回路を有する。
【００１０】
この電気機器では、省エネモードに移行する際に第２制御部から電源オフ信号が出力されて第１制御部への電源供給が停止される。これに伴い、第１制御部からはその接続先である第２制御部に対してリセット信号が出力されるが、第２制御部は、電源オフリセット防止回路を有しているので、自身が電源オフされるのを回避することができる。この機器では、このようにして、より省エネ効果の高い省エネモード制御が行えるとともに、第２制御部による第２の制御を継続して行えるようになる。
【００１１】
そして、この機器では、第２制御部へのリセットは、簡単な回路によって回避するようにしているので、特許文献１のような省エネモード制御のための特別なＣＰＵやその他のスイッチ等を設ける必要がない。
なお、本発明において、例えば、第１制御部としては、その機器の主要な制御を行うメイン制御基板が含まれ、第２制御部としては、そのようなメイン制御基板による制御を受けつつ従となる制御を行うその他の制御基板が挙げられる。
【００１２】
請求項２に係る電気機器は、請求項１の機器において、第１及び第２制御部に接続され、第３の制御を行うとともに、第２制御部からの電源オフ信号によって前記第１制御部への電源供給が停止された場合に自身がリセットされるのを防止するための電源オフリセット防止回路を有する第３制御部をさらに備えている。
この機器では、第１制御部に接続された制御部が複数存在する場合でも、それぞれが電源オフリセット防止回路を有しているため、第１制御部の電源オフに伴ってリセットされてしまうのを回避することができる。
【００１３】
請求項３に係る電気機器は、請求項２の機器において、第３制御部は、省エネモードに移行する際に電源部の第１制御部への電源供給を停止するための電源オフ信号を出力可能である。そして、第２制御部及び第３制御部のいずれか一方は、電源オフ信号を電源部に出力するための出力口を有している。
この機器では、複数の指令系統を有する場合でも、電源オフ信号は、第２及び第３制御部のいずれか一方の制御部にある出力口から出力されるようになっており、電源オフ信号の出力箇所は一カ所に集約されている。そして、このような出力口が第２及び第３制御部の一方の制御部に設けられたことで、例えば、異なる機種間において共通する第２制御部を備え第３制御部がオプションとして追加または省略されている場合に、第２制御部を共通化して生産できるメリットがある。
【００１４】
請求項４に係る電気機器は、請求項１から３のいずれ１項の機器において、第１制御部は、電源オフ信号により電源供給が停止された場合にその接続先にリセットをかけるためのリセット信号を出力する。そして、第１制御部以外の制御部は、リセット信号の回り込み防止若しくは遅延させるための他の電源オフリセット防止回路をさらに有している。
この機器では、請求項１の電源オフリセット防止回路に加えさらに他の防止回路を備え、誤動作防止手段が二重に設けられることで、第１制御部の電源オフによって第２制御部等にリセットがかかるのをより確実に防止することができる。
【００１５】
請求項５に係る電気機器は、請求項１から４のいずれか１項の機器において、第２制御部は、画像形成機能を有するハードウェアの制御を行うプリンタ制御基板である。
この機器では、特に画像形成機能を有する画像形成装置である場合に、省エネモード制御用の特別なＣＰＵ等を設けなくても済む。
【発明の効果】
【００１６】
本発明によれば、省エネモードに移行する際に第２制御部から電源オフ信号が出力されて第１制御部への電源供給が停止される。これに伴い、第１制御部からはその接続先である第２制御部に対してリセット信号が出力されるが、第２制御部は、電源オフリセット防止回路を有しているので、自身が電源オフされるのを回避することができる。この機器では、このようにして、より省エネ効果の高い省エネモード制御が行えるとともに、第２制御部による第２の制御を継続して行えるようになる。
【００１７】
そして、この機器では、第２制御部へのリセットは、簡単な回路によって回避するようにしているので、特許文献１のような省エネモード制御のための特別なＣＰＵやその他のスイッチ等を設ける必要がない。
【発明を実施するための最良の形態】
【００１８】
［画像形成装置の構成］
図１に、本発明の一実施形態が採用された画像形成装置１を示すとともに、図２に、画像形成装置１の要部を示す。なお、図１において、白抜きの矢印は、画像データ及び通信データのやりとりが行われることを示し、実線の矢印は、リセット信号が出力される向きを示す。
【００１９】
この画像形成装置１は、複写機、プリンタ、ファクシミリ及びスキャナとしての複数の機能を有する複合機であって、印刷待機中の消費電力を抑えるための省エネモードによる制御を行う省エネモード制御機能を有している。画像形成装置１は、電源部３と、エンジンＰＣＢ（Printed Circuit Board）（第１制御部）５と、プリンタＰＣＢ（第２制御部）７と、画像処理ＰＣＢ（第３制御部）９と、操作パネル１１と、スキャナ部１４と、ファクシミリ部１５と、図示しないエンジン部（画像形成部等）とを備えている。
電源部３は、外部からの電源を各ＰＣＢ等に供給するためのものであり、各ＰＣＢへの電源供給のＯＮ、ＯＦＦを行うためのＦＥＴ（Field Effect Transistor）１７等を有している。
【００２０】
エンジンＰＣＢ５は、感光体ドラム及びその周辺装置、定着装置等の画像形成部の制御や給紙機構、用紙搬送機構等のエンジン部の制御（第１の制御）を行う制御基板であり、ＣＰＵ１９が搭載されている。エンジンＰＣＢ５は、電源部３に接続され、ＦＥＴ１７により電源供給のオン・オフを切り替えられる。
【００２１】
画像処理ＰＣＢ９は、省エネモードへの移行要求があると、省エネモード制御に移行しエンジンＰＣＢ５の電源をオフにする。このような移行要求としては、ユーザーにより設定されたタイマの所定時間が経過した場合や、操作パネル１１の節電キーが押された場合等が挙げられる。エンジンＰＣＢ５は、省エネモード移行時にＦＥＴ１７によって電源がオフされる際に、接続されているプリンタＰＣＢ７，画像処理ＰＣＢ９に対しリセット信号が出力してしまう。即ち、リセット信号がロウアクティブのため、電源供給がオフされるとリセット信号がハイからローへ変化してしまうためである。
【００２２】
一方、画像処理ＰＣＢ９は、省エネモードの解除要求があると、省エネモードから復帰するようＦＥＴ１７によるエンジンＰＣＢ５への電源供給をオンに切り替える。このような解除要求としては、プリンタＰＣＢ７、スキャナ部１４及びファクシミリ部１５に対して外部Ｉ／Ｆアクセスがあった場合や、操作パネル１１での所定の操作キーが操作された場合（ユーザーアクセス）等が挙げられる。画像処理ＰＣＢ９は電源部３に接続されるとともに、ＣＰＵ３１のリセット端子は後述する回路を通じて、エンジンＰＣＢ５のＣＰＵ１９のリセット制御端子１６に接続されている。
【００２３】
また、画像処理ＰＣＢ９は、エンジンＰＣＢ５の省エネモードでの電源オフ時のリセット信号によって画像処理ＰＣＢ９自身がリセットされるのを防止するための防止回路（電源オフリセット防止回路）３２及び誤動作防止回路（他の電源オフリセット防止回路）３５を有している。
【００２４】
プリンタＰＣＢ７は、ネットワークに接続されたＰＣ（パーソナルコンピュータ）とのプリントデータの通信制御や、受信したプリントデータのビットマップデータへの展開等（第３の制御）を行う制御基板であり、ＣＰＵ２１が搭載されている。プリンタＰＣＢ７は電源部３に接続されるとともに、ＣＰＵ２１のリセット端子は後述する回路を通じて、エンジンＰＣＢ５のＣＰＵ１９のリセット制御端子１０に接続されている。
【００２５】
プリンタＰＣＢ７は、エンジンＰＣＢ５の省エネモードでの電源オフ時のリセット信号によってプリンタＰＣＢ７自身がリセットされるのを防止するための防止回路（電源オフリセット防止回路）２２及び誤動作防止回路（他の電源オフリセット防止回路）２５を有している。
【００２６】
エンジンＰＣＢ５のＣＰＵ１９のリセット制御端子１０からの信号は、配線５１によりプリンタＰＣＢ７に接続され、プリンタＰＣＢ７の抵抗Ｒ７７を介して、３ステートバッファ２４の入力端子に接続されている。前記抵抗Ｒ７７と３ステートバッファ２４の入力端子の間にはコンデンサＣ７１が接続され、コンデンサＣ７１の他端は接地されている。３ステートバッファ２４の出力端子は２入力ＯＲゲート２２に入力され、さらに抵抗Ｒ７５により電源電圧にプルアップされている。
【００２７】
ＣＰＵ２１の電源制御信号５３は２入力ＡＮＤゲート２３，２６の入力及びコネクタＣＮ２に接続され、抵抗Ｒ７３により電源電圧にプルアップされている。また、コネクタＣＮ２より信号線８１により、画像処理ＰＣＢ９のコネクタＣＮ３に接続されている。前記２入力ＡＮＤゲート２３，２６の残りの入力ゲートは互いに接続されコネクタＣＮ２に接続され、さらに抵抗Ｒ７１により電源電圧にプルアップされている。また、コネクタＣＮ２より信号線８３により、画像処理ＰＣＢ９のコネクタＣＮ３に接続されている。
【００２８】
２入力ＡＮＤゲート２３の出力は、その論理が反転され２入力ＯＲゲート２２の残りの入力ゲートに接続されるとともに３ステートバッファ２４の制御端子に入力され、前記２入力ＯＲゲート２２の出力が、ＣＰＵ２１のリセット入力端子に接続される。
２入力ＡＮＤゲート２６の出力は、信号線５７に接続され、電源部３のＦＥＴ１７に接続される。
【００２９】
画像処理ＰＣＢ９は、スキャナ部１４等の制御（第２の制御）を行う制御基板であり、ＣＰＵ３１が搭載されている。画像処理ＰＣＢ９は、電源部３に接続され、プリンタＰＣＢ７と同様に、防止回路３２及び回路３５を有している。
【００３０】
エンジンＰＣＢ５のＣＰＵ１９のリセット制御端子１６からの信号は、配線５２により画像処理ＰＣＢ９に接続され、画像処理ＰＣＢ９の抵抗Ｒ９７を介して、３ステートバッファ３４の入力端子に接続されている。前記抵抗Ｒ９７と３ステートバッファ３４の入力端子の間にはコンデンサＣ９１が接続され、コンデンサＣ９１の他端は接地されている。３ステートバッファ３４の出力端子は２入力ＯＲゲート３２に入力され、さらに抵抗Ｒ９５により電源電圧にプルアップされている。
【００３１】
ＣＰＵ３１の電源制御信号５４は２入力ＡＮＤゲート３３の入力及びコネクタＣＮ３に接続され、抵抗Ｒ９１により電源電圧にプルアップされている。また、コネクタＣＮ３より信号線８３により、プリンタＰＣＢ７のコネクタＣＮ２に接続されている。前記２入力ＡＮＤゲート３３の残りの入力ゲートはコネクタＣＮ３に接続され、また、コネクタＣＮ３より信号線８１により、プリンタＰＣＢ７のコネクタＣＮ２に接続されている。
【００３２】
２入力ＡＮＤゲート３３の出力は、その論理が反転され２入力ＯＲゲート３２の残りの入力ゲートに接続されるとともに３ステートバッファ３４の制御端子に入力され、前記２入力ＯＲゲート３２の出力が、ＣＰＵ３１のリセット入力端子に接続される。
【００３３】
画像処理ＰＣＢ９のＣＰＵ３１とプリンタＰＣＢ７のＣＰＵ２１はＣＮ３およびＣＮ２間の信号線８５により接続され、画像処理ＰＣＢ９内で抵抗Ｒ９３により電源電圧にプルアップされている。この信号線は省エネモード時に例えばプリント出力要求があったとき等に、画像処理ＰＣＢ９に省エネモードからの復帰を要求する時に使用される。
以上の各ＰＣＢ５〜９は、ユーザーによる時間設定が可能なタイマをさらに有している。
【００３４】
操作パネル１１は、複数の操作キーと表示部とを有しており、操作キーには省エネモード制御への移行及び解除を切り替え可能な節電キーが含まれる。また、この操作パネル１１では、タイマの時間設定を行うことができる。
【００３５】
スキャナ部１４は、図示しない原稿台に載置された原稿の画像データを読み取るためのものであり、図示しない光学系を有している。
【００３６】
ファクシミリ部１５は、外部に接続された他のファクシミリ装置等との間で画像データの通信を行うためのものである。
電源投入時、通常時、省エネモード移行時における各配線５１〜５７の状態についての論理表を表１に示す。表中、１はハイを、０はローをそれぞれ示す。
【００３７】
【表１】
2006065571.tif 000003
（電源投入時）
電源投入時は、表１に示すようにすべての信号は１となる。即ち、２入力ＡＮＤゲート２６の入力信号５３，５４はともに１であり、出力信号５７は１となりエンジンＰＣＢ５に電源が供給される。
【００３８】
（通常時）
電源投入後、例えば画像処理ＰＣＢ９に暴走等の不具合が発生し、画像処理ＰＣＢ９のＣＰＵ３１にリセット動作を行う必要が生じたときは、エンジンＰＣＢ５のＣＰＵ１９によりリセット信号が出力される。即ち表１の信号５２が０となる。このとき、抵抗Ｒ９７、コンデンサＣ９１により決まる時間だけ遅延され、３ステートバッファ３４に入力される。通常時であるため、信号５３，５４として１が出力されて２入力ＡＮＤゲート３３の出力は１となっており、２入力ＯＲゲート３２の入力には、反転された０が入力されている。このため２入力ＯＲゲート３２の他の入力の信号により２入力ＯＲゲート３２の出力が決定される状態となっている。
【００３９】
また、２入力ＡＮＤゲート３３の出力は、３ステートバッファ３４の制御端子に接続されているから、３ステートバッファ３４の制御端子に１が入力されている。従って、３ステートバッファ３４に入力された信号が出力され、ＣＰＵ３１のリセット信号５６としては０が出力され、これにより、ＣＰＵ３１がリセットされる。
プリンタＰＣＢ７へのリセット動作も、同様であるため説明は省略する。
【００４０】
（省エネモード移行時）
省エネモードへの移行は、本実施形態では画像処理ＰＣＢ９により制御され、プリンタＰＣＢ７は、省エネモードから通常モードへの復帰が必要な時に画像処理ＰＣＢ９に通常モード復帰信号を出力する（従って、プリンタＰＣＢ７からの電源オフ信号５３は常に１である）。
【００４１】
省エネモード移行時、画像処理ＰＣＢ９の電源信号５４が０となる。この信号は信号線８３によりプリンタＰＣＢ７の２入力ＡＮＤゲート２６の入力に接続されているため、２入力ＡＮＤゲート２６の出力（信号５７）が０になる。従って、電源部３のＦＥＴ１７がオフとなりエンジンＰＣＢ５の電源がオフとなる。
【００４２】
エンジンＰＣＢ５の電源がオフになると、ＣＰＵ１９の電源がオフとなるためリセット信号５２が不定となる。しかし、前記省エネモード移行時に画像処理ＰＣＢ９の電源信号５４が０となることによって２入力ＡＮＤゲート３３が０となり、この反転信号１が２入力ＯＲゲート３２に入力されるため、２入力ＯＲゲート３２の出力は常に１となる。更に３ステートバッファ３４の制御信号も０となるため、リセット信号５２は３ステートバッファ３４から出力されない。また、遅延回路によりリセット信号５２が０になっても３ステートバッファ３４の入力にすぐには反映されないため、ＣＰＵ３１がリセットされるのをより確実に回避できる。
プリンタＰＣＢ７にも同様にリセット信号５１が不定となるが、画像処理ＰＣＢ９と同様の構成となっているためリセットされることは無い。
【００４３】
［画像形成装置の動作］
次に、図３に基づいて、画像形成装置１の動作について説明する。
なお、図３において、ステップＳ２〜Ｓ６は、エンジンＰＣＢ５において行われる手順を示し、ステップＳ１２〜Ｓ１８は、プリンタＰＣＢ７及び画像処理ＰＣＢ９において共通して行われる手順を示す。また、二重線の矢印は、エンジンＰＣＢ５と他のＰＣＢ７，９との間で行われる通信処理を示す。
【００４４】
この画像形成装置１に電源が投入されると（Ｓ１）、エンジンＰＣＢ５と他のＰＣＢ７，９との間で、通常のコピー動作や待機動作を含むメイン処理が行われる（Ｓ２，Ｓ１２）。ここでは、エンジンＰＣＢ５と他のＰＣＢ７，９との間で、種々のデータの通信が行われ協調した動作が行われる。
【００４５】
この状態で、省エネモードへの移行要求があると（Ｓ１３）、画像処理ＰＣＢ９は、スキャナ部１４等や、プリンタ部（プリンタＰＣＢ７）に対し移行処理を行うようそれぞれ指示すると共にエンジン部に対し、省エネモード移行処理を行うよう指示する（Ｓ１４）。そして、エンジン部より移行処理が終了した信号を受信するまで待機し（Ｓ１５のＮｏ）、エンジン部より移行処理が終了した信号を受信すると（Ｓ１５のＹｅｓ）、エンジンＰＣＢ５への電源供給をオフする信号を出力する（Ｓ１６）。その後省エネ解除要求があるまで待機し（Ｓ１７のＮｏ）、省エネ解除要求が発生すると（Ｓ１７のＹｅｓ）電源オフ信号の出力が停止され（Ｓ１８）メイン処理Ｓ１２に戻る。
【００４６】
一方、エンジンＰＣＢ５は、画像処理ＰＣＢ９から、省エネモードへの移行要求があると（Ｓ３のＹｅｓ）、エンジン部に対し移行処理を行うようそれぞれ指示する（Ｓ４）。そして、移行処理が終了すると（Ｓ５のＹｅｓ）、画像処理ＰＣＢ９に移行処理が終了した信号を送る。その後、画像処理ＰＣＢ９によりエンジンＰＣＢ５の電源がＯＦＦされる（Ｓ６）。
【００４７】
なお、図３において、ステップＳ１８のあと、電源オフ信号が停止されたことを受けてＦＥＴ１７を介してエンジンＰＣＢ５に再度電源が投入される（Ｓ１８からＳ２に戻る点線）。
【００４８】
以上の画像形成装置１によれば、省エネモード移行時にはエンジンＰＣＢ５から他のＰＣＢ７，９等にリセット信号が出力されるが、このリセット信号を受けた他のＰＣＢ７，９は、前述した簡単な回路構成によって、すなわち防止回路２２，３２及び回路２５，３５により自身はリセットされるのを回避し得る。これにより、より省エネ効果の高い省エネモード制御が行えるとともに、ＰＣＢ７，９による制御は不要なリセット動作を行うことなく継続できる。
【００４９】
そして、ここでは、ＰＣＢ７，９は、基板上の回路の組み合わせによって、直接電源部３に働きかけてエンジンＰＣＢ５への電源供給を停止させ得るので、省エネモード制御のための特別なＣＰＵやその他のスイッチ等を設ける必要がない。
【００５０】
［他の実施形態］
（ａ）本発明は、上記のような複合機のみでなく、図４に示すようなプリンタ機能のみを有する画像形成装置にも適用し得る。この場合の回路構成は、上記のように、図２において、画像処理ＰＣＢ９を省略した残りの部分（図２の点線で囲んだ部分）を共通して用いられる。また、この装置６１は、所定の操作を受け付けるプリンタ操作部６３を備えている。
【００５１】
この場合の、電源投入時、通常時、省エネモード移行時における各配線５１，５３，５５，５７の状態についての論理表を表２に示す。
【００５２】
【表２】
2006065571.tif 000004
（電源投入時）
電源投入時は、表２に示すようにすべての信号は１となる。即ち、２入力ＡＮＤゲート２６の入力信号５３，及びもう１つの入力は電源にプルアップされているためともに１であり、出力信号５７は１となりエンジンＰＣＢ５に電源が供給される。
【００５３】
（通常時）
電源投入後、例えばプリンタＰＣＢ７に暴走等の不具合が発生し、プリンタＰＣＢ５のＣＰＵ２１にリセット動作を行う必要が生じたときは、エンジンＰＣＢ５のＣＰＵ１９によりリセット信号が出力される。即ち表２の信号５１が０となる。このとき、抵抗Ｒ７７、コンデンサＣ７１により決まる時間だけ遅延され、３ステートバッファ２４に入力される。通常時であるため、２入力ＡＮＤゲート２３の入力信号５３及びもう１つの入力はいずれも電源にプルアップされているため共に１であり、２入力ＡＮＤゲート２３の出力信号として１が出力され、２入力ＯＲゲート２２の入力には、反転された０が入力されている。このため２入力ＯＲゲート２２の他の入力の信号により２入力ＯＲゲート２２の出力が決定される状態となっている。
【００５４】
また、２入力ＡＮＤゲート２３の出力は、３ステートバッファ２４の制御端子に接続されているから、３ステートバッファ２４の制御端子に１が入力されている。従って、３ステートバッファ２４に入力された信号が出力され、ＣＰＵ２１のリセット信号５５としては０が出力され、これにより、ＣＰＵ３１がリセットされる。
【００５５】
（省エネモード移行時）
省エネモードへの移行は、本実施形態（プリンタ機能のみを有する画像形成装置）ではプリンタＰＣＢ７により制御される。
【００５６】
省エネモード移行時、プリンタＰＣＢ７の電源信号５３が０となる。従ってプリンタＰＣＢ７の２入力ＡＮＤゲート２６の出力（信号５７）が０になる。従って、電源部３のＦＥＴ１７がオフとなりエンジンＰＣＢ５の電源がオフとなる。
【００５７】
エンジンＰＣＢ５の電源がオフになると、ＣＰＵ１９の電源がオフとなるためリセット信号５１が不定となる。しかし、前記省エネモード移行時にプリンタＰＣＢ７の電源信号５３が０となることによって２入力ＡＮＤゲート２３が０となり、この反転信号１が２入力ＯＲゲート２２に入力されるため、２入力ＯＲゲート２２の出力は常に１となる。更に３ステートバッファ２４の制御信号も０となるため、リセット信号５１は３ステートバッファ２４から出力されない。また、遅延回路によりリセット信号５１が０になっても３ステートバッファ２４の入力にすぐには反映されないため、ＣＰＵ２１がリセットされるのをより確実に回避できる。
【００５８】
なお、この場合の省エネモードへの移行要求としては、ユーザーにより設定されたタイマの所定時間が経過した場合が挙げられ、また、省エネモードの解除要求としては、プリンタＰＣＢに対する外部Ｉ／Ｆアクセスや、プリンタ操作部に対するユーザーアクセスが挙げられる。
【００５９】
このように、先に述べた実施形態の複合機の場合と、本実施形態のプリンタ機能のみを有する場合とで、２つのＰＣＢ７，９からの電源オフ信号はいずれも、共通の基盤（本実施形態ではプリンタＰＣＢ７）の配線５７から出力され、出力口がプリンタＰＣＢ７上の１カ所に集約されている。したがって、例えば、画像形成装置が複合機であるかプリンタであるかによって、画像処理ＰＣＢをオプションとして追加または省略すれば良く、異なる装置間でも共通の基板を利用することが可能となる。
【００６０】
（ｂ）回路構成は、上記実施形態で説明したものに限定されない。
（ｃ）上記実施形態の画像形成装置は、プリンタＰＣＢ、画像処理ＰＣＢの他に、エンジンＰＣＢに接続されたＰＣＢをさらに備えてもよく、そのＰＣＢは、上記画像処理ＰＣＢと同様に構成し得る。
【００６１】
（ｄ）本発明の電気機器は、画像形成装置に限定されず、複数の指令系統を有しかつ省エネモード制御が可能な他の電気機器にも適用し得る。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施形態が採用された画像形成装置を模式的に示すブロック図。
【図２】前記画像形成装置の要部の構成を模式的に示す回路図。
【図３】前記画像形成装置の動作を説明するための図。
【図４】本発明の他の実施形態が採用された画像形成装置を模式的に示すブロック図。
【符号の説明】
【００６３】
１  画像形成装置
３  電源部
５  エンジンＰＣＢ（第１制御部）
７  プリンタＰＣＢ（第３制御部）
９  画像処理ＰＣＢ（第２制御部）
２２，３２  防止回路（電源オフリセット防止回路）
２５，３５  誤動作防止回路（他の電源オフリセット防止回路）
【図１】
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【図２】
2006065571.tif 000006
【図３】
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【図４】
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