(57)【要約】【課題】  簡易な回路構成で、リーク電流を抑制可能な半導体装置を提供する。【解決手段】  本発明の一態様による半導体装置は、第１および第２端子in,out間に縦続接続されるNMOSトランジスタＭ1a，Ｍ1bと、これらNMOSトランジスタＭ1a，Ｍ1bの接続経路ｎ１と基準電圧端子ＶREFとの間に接続されるPMOSトランジスタＭ1cとを備えている。NMOSトランジスタＭ1a，Ｍ1bとPMOSトランジスタＭ1cの各ゲートには、共通の制御信号φ1が供給される。この制御信号φ1の論理を切り替えることにより、第１および第２端子in,out間を電気的に接続するか、遮断するかを切り替えることができる。第１および第２端子in,out間を遮断する際に、NMOSトランジスタＭ1a，Ｍ1bの接続ノードn1をPMOSトランジスタＭ1cにて基準電圧ＶREFに固定させるため、in,out間にリーク電流が流れなくなり、in,out間を確実に遮断でき、回路で行われる各種演算結果の誤差を抑制できる。【選択図】  図１
2006074212.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２端子間を電気的に接続または遮断する半導体装置において、
制御信号が各ゲートに入力され、前記第１および第２端子間に縦続接続される第１導電型の第１および第２トランジスタと、
前記制御信号がゲートに入力され、前記第１および第２トランジスタの接続経路と基準電圧端子との間に接続される第２導電型の第３トランジスタと、を備えることを特徴とする半導体装置。
【請求項２】
ハイインピーダンスになりうる入力信号が供給される第１電極端子と、この第１電極端子に対向配置される第２電極端子とを有するキャパシタと、
前記第１電極端子と第１基準電圧端子との間に縦続接続される第１導電型の第１トランジスタおよび第２導電型の第２トランジスタと、
前記第２電極端子と第２基準電圧端子との間に接続される第３トランジスタと、
前記キャパシタの蓄積電荷を放電させる放電制御回路と、
前記第２電極端子と前記放電制御回路との間に接続される第４トランジスタと、を備え、
前記放電制御回路は、前記第４トランジスタと前記放電制御回路との間の電圧を前記第１基準電圧端子の電圧と略等しくし、かつ前記キャパシタに蓄積された電荷を引き抜くことを特徴とする半導体装置。
【請求項３】
前記放電制御回路は、前記第４トランジスタと前記放電制御回路との間の電圧が前記第１基準電圧端子の電圧と略等しくなるように制御する差動増幅器を有し、
制御信号が各ゲートに入力され、前記差動増幅器の第１電源端子と第３基準電圧端子との間に縦続接続される第１導電型の第５および第６トランジスタと、
前記制御信号が各ゲートに入力され、前記第５および第６トランジスタの接続経路と第４基準電圧端子との間に接続される第２導電型の第７トランジスタと、
前記制御信号の反転論理信号が各ゲートに入力され、前記差動増幅器の第２電源端子と第５基準電圧端子との間に縦続接続される第２導電型の第８および第９トランジスタと、
前記制御信号の反転論理信号が各ゲートに入力され、前記第８および第９トランジスタの接続経路と前記第４基準電圧端子との間に接続される第１導電型の第１０トランジスタと、を備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１および第２電源端子を有する差動増幅器と、
第１基準電源端子および前記第１電源端子の間に縦続接続される第１導電型の第１および第２トランジスタと、
第２基準電源端子および前記第２電源端子の間に縦続接続される第２導電型の第３および第４トランジスタと、を備え、
前記第１トランジスタのゲートには、前記第１トランジスタがオフのときに前記第１基準電源端子の電圧よりも高い電圧が印加され、
前記第２トランジスタのゲートには、前記第２トランジスタがオフのときに前記第２基準電源端子の電圧よりも低い電圧が印加されることを特徴とする半導体装置。
【請求項５】
第１増幅器と、
前記第１増幅器に並列接続され、前記第１増幅器よりも駆動能力が低く消費電力が少ない第２増幅器と、
前記第１増幅器の電源端子に電源電圧を供給するか否かを切替制御する第１切替回路と、
前記第２増幅器の電源端子に電源電圧を供給するか否かを切替制御する第２切替回路と、
第１動作状態では、前記第１増幅器および前記第２増幅器が同タイミングで駆動するように前記第１切替回路および前記第２切替回路を切替制御し、第２動作状態では、前記第１増幅器の増幅動作を停止させて前記第２増幅器だけを動作させるよう前記第１切替回路および前記第２切替回路を切替制御する切替制御回路と、を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタをオン・オフさせて電流の流れを制御する半導体装置に関する。
【背景技術】
【０００２】
従来、CMOSプロセスを用いたアナログ集積回路では、電荷を充放電するキャパシタの両端子と入／出力段および接地線間にMOSFETスイッチを一段挿入し、これをオン／オフ制御するスイッチトキャパシタ回路方式が多く用いられてきた。
【０００３】
従来の半導体集積回路は、MOSFETのしきい値電圧が高く、かつ高い電源電圧を適用可能なデバイスを用いており、回路の機能上、充分にオフ状態と見なせるMOSFETのカットオフ特性が得られていた。このため、オフ時の特性よりもオン時の特性を重視し、MOSFETスイッチは一段構成であった。
【０００４】
しかしながら、微細化されたプロセスのMOSFETが多く用いられるようになると、しきい値電圧および電源電圧が低いために、従来回路方式ではMOSFETが充分にオフにならない。すなわち、ハイインピーダンス状態の実現が困難となり、リーク電流の増加およびドレイン−ソース間電圧の降下を招く。これにより、キャパシタの充放電電圧の変動による回路の誤差増大および充電時の消費電力増加をもたらすという問題があった。
【０００５】
従来の回路構成において、MOSFETのゲートに印加する制御電圧をnチャネルMOSFETの場合は負電源電圧よりも低い電圧の負バイアスを、pチャネルMOSFETの場合は正電源電圧より高い電圧の正バイアスを用いれば、リーク電流とドレイン−ソース間電圧の降下を抑制することは可能であるが、MOSFETスイッチに過剰な電圧をゲート−ドレイン間に印加することになり、この場合は回路の信頼性に問題があった。
【０００６】
このような問題を解決するために、本発明者は、縦続接続されたMOSトランジスタのうちの一部のMOSトランジスタのゲートに負電圧（PMOSトランジスタの場合は、ＶDDよりも高い電圧）を印加することにより、同MOSトランジスタを確実にオフさせて、リーク電流を抑制するスイッチトキャパシタ回路を提案した（非特許文献１参照）。
【０００７】
上記文献に開示された回路では、ＶSSよりも低い負電源電圧や、ＶDDよりも高い電源電圧を必要とするため、電圧発生回路やレベルシフタなどが必要になり、回路が複雑化してしまう。
【非特許文献１】”負バイアス制御スイッチを用いた高精度スイッチトキャパシタ回路”、「電子情報通信学会  2003年ソサエティ大会」
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、簡易な回路構成で、リーク電流を抑制可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、第１および第２端子間を電気的に接続または遮断する半導体装置において、制御信号が各ゲートに入力され、前記第１および第２端子間に縦続接続される第１導電型の第１および第２トランジスタと、前記制御信号がゲートに入力され、前記第１および第２トランジスタの接続経路と基準電圧端子との間に接続される第２導電型の第３トランジスタと、を備える。
【００１０】
また、本発明の一態様によれば、ハイインピーダンスになりうる入力信号が供給される第１電極端子と、この第１電極端子に対向配置される第２電極端子とを有するキャパシタと、前記第１電極端子と第１基準電圧端子との間に縦続接続される第１導電型の第１トランジスタおよび第２導電型の第２トランジスタと、前記第２電極端子と第２基準電圧端子との間に接続される第３トランジスタと、前記キャパシタの蓄積電荷を放電させる放電制御回路と、前記第２電極端子と前記放電制御回路との間に接続される第４トランジスタと、を備え、前記放電制御回路は、前記第４トランジスタと前記放電制御回路との間の電圧を前記第１基準電圧端子の電圧と略等しくし、かつ前記キャパシタに蓄積された電荷を引き抜く。
【００１１】
また、本発明の一態様によれば、第１および第２電源端子を有する差動増幅器と、第１基準電源端子および前記第１電源端子の間に縦続接続される第１導電型の第１および第２トランジスタと、第２基準電源端子および前記第２電源端子の間に縦続接続される第２導電型の第３および第４トランジスタと、を備え、前記第１トランジスタのゲートには、前記第１トランジスタがオフのときに前記第１基準電源端子の電圧よりも高い電圧が印加され、前記第２トランジスタのゲートには、前記第２トランジスタがオフのときに前記第２基準電源端子の電圧よりも低い電圧が印加される。
【００１２】
また、本発明の一態様によれば、第１増幅器と、前記第１増幅器に並列接続され、前記第１増幅器よりも駆動能力が低く消費電力が少ない第２増幅器と、前記第１増幅器の電源端子に電源電圧を供給するか否かを切替制御する第１切替回路と、前記第２増幅器の電源端子に電源電圧を供給するか否かを切替制御する第２切替回路と、第１動作状態では、前記第１増幅器および前記第２増幅器が同タイミングで駆動するように前記第１切替回路および前記第２切替回路を切替制御し、第２動作状態では、前記第１増幅器の増幅動作を停止させて前記第２増幅器だけを動作させるよう前記第１切替回路および前記第２切替回路を切替制御する切替制御回路と、を備える。
【発明の効果】
【００１３】
本発明によれば、第１および第２端子間を電気的に遮断する際、第１および第２端子間に縦続接続された第１および第２トランジスタを確実にオフするため、第１および第２端子間に流れるリーク電流を抑制できる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明の一実施形態について説明する。
【００１５】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置の回路図である。
【００１６】
図１の半導体装置は、第１および第２端子in,out間を電気的に接続／遮断する半導体スイッチである。この半導体スイッチは、第１および第２端子in,out間に縦続接続されるNMOSトランジスタＭ1a，Ｍ1bと、これらNMOSトランジスタＭ1a，Ｍ1bの接続経路ｎ１と基準電圧端子ＶREFとの間に接続されるPMOSトランジスタＭ1cとを備えている。NMOSトランジスタＭ1a，Ｍ1bとPMOSトランジスタＭ1cの各ゲートには、共通の制御信号φ1が供給される。この制御信号φ1の論理を切り替えることにより、第１および第２端子in,out間を電気的に接続するか、遮断するかを切り替えることができる。
【００１７】
PMOSトランジスタＭ1cのソースに接続される基準電圧端子ＶREFは、接地電圧ＶSSと電源電圧ＶDDとの間の電圧であり、ＶSS＜ＶREF＜ＶDDの関係を満たしている。制御信号φ1は、電源電圧ＶDDか接地電圧ＶSSの２値電圧である。
【００１８】
制御信号φ1が接地電圧ＶSSのときは、PMOSトランジスタＭ1cがオンし、NMOSトランジスタＭ1a，Ｍ1bの接続経路ｎ１は電圧ＶREFになる。このときは、NMOSトランジスタＭ1a，Ｍ1bはオフであり、第１および第２端子in,out間は電気的に遮断される。
【００１９】
より詳細には、接続経路ｎ１の電圧がＶREFになることから、NMOSトランジスタＭ1a，Ｍ1bのゲート−ドレイン間電圧が低くなり、これらトランジスタは確実にオフし、これらトランジスタを通って流れるリーク電流を抑制できる。リーク電流の抑制により、図１の回路を用いて構成される各種回路で行われる各種演算結果（例えば、増幅動作など）の誤差を抑制できる。
【００２０】
一方、制御信号φ1が電源電圧ＶDDになると、PMOSトランジスタＭ1cがオフして、NMOSトランジスタＭ1a，Ｍ1bがオンし、第１および第２端子in,out間は電気的に導通し、第１端子inに供給された入力信号が第２端子outに伝達される。
【００２１】
図２は図１の半導体装置の変形例を示す回路図である。図２の半導体装置は、図１と同様の半導体スイッチ１，２を並列に二組接続してトランスファゲートを構成している。図２の半導体スイッチ１は、図１と同様に、NMOSトランジスタＭ1a，Ｍ1bとPMOSトランジスタＭ1cを有する。また、半導体スイッチ２は、第１および第２端子in,out間に縦続接続されるPMOSトランジスタＭ2a，Ｍ2bと、これらPMOSトランジスタＭ2a，Ｍ2bの接続経路ｎ２と基準電圧端子との間に接続されるNMOSトランジスタＭ2cとを有する。
【００２２】
図２の半導体スイッチ１は制御信号φ1でオン・オフ制御され、半導体スイッチ２は制御信号φ1の反転信号でオン・オフ制御される。いずれの半導体スイッチ１，２においても、オフ時には、第１および第２端子in,out間のリーク電流を抑制でき、回路で行われる各種演算結果の誤差を抑制できる。
【００２３】
このように、第１の実施形態によれば、第１および第２端子in,out間を遮断する際に、第１および第２端子in,out間にリーク電流が流れなくなり、各種演算結果の誤差を抑制できる。
【００２４】
（第２の実施形態）
図３は本発明の第２の実施形態に係る半導体装置の回路図である。図３の半導体装置は、スイッチトキャパシタであり、入力信号源３と、図２と同様の構成のトランスファゲート４と、キャパシタＣsと、キャパシタＣsの第１電極端子５と基準電圧端子ＶREF2との間に縦続接続されるPMOSトランジスタＭ3aおよびNMOSトランジスタＭ3bと、キャパシタＣsの第２電極端子６と基準電圧端子ＶREF1との間に接続されるNMOSトランジスタＭ4と、放電制御回路７と、キャパシタＣsの第２電極端子６と放電制御回路７との間に接続されるNMOSトランジスタＭ5とを備えている。
【００２５】
トランスファゲート４内のPMOSトランジスタＭ1cのソースとNMOSトランジスタＭ2cのソースは、いずれも基準電圧端子ＶREF3に接続されている。これにより、このトランスファゲート４は、ＶREF3を中点として動作し、上述したように、NMOSトランジスタＭ1a，Ｍ1bとPMOSトランジスタＭ2a，Ｍ2bにより、オフ時のリーク電流を抑制する。
【００２６】
なお、基準電圧ＶREF1，ＶREF2，ＶREF3は、電源電圧ＶDDより低い電圧で、かつ接地電圧ＶSSより高い電圧である。
【００２７】
PMOSトランジスタＭ3aとNMOSトランジスタＭ3bは、キャパシタＣsの第１電極端子５と、基準電圧端子ＶREF2との間に縦続接続されている。これらトランジスタＭ3a，Ｍ3bはキャパシタＣsの放電時にオンする。
【００２８】
NMOSトランジスタＭ4はキャパシタＣsの充電時にオンし、NMOSトランジスタＭ5はキャパシタＣsの放電時にオンする。
【００２９】
放電制御回路７は、オペアンプ８と、オペアンプ８の出力端子と反転入力端子との間に接続されるキャパシタＣfとを有し、非反転入力端子は基準電圧端子ＶREF2に設定されている。これにより、放電制御回路７は、NMOSトランジスタＭ5とオペアンプ８との接続経路（反転入力端子）を仮想基準電圧端子ＶREF2にする制御を行うとともに、放電時にキャパシタＣsの蓄積電荷を引き抜く制御を行う。
【００３０】
図４は図３の各トランジスタのゲート電圧波形図である。以下、図４を参照しながら、図３のスイッチトキャパシタの動作を説明する。
【００３１】
図４からわかるように、各トランジスタのゲートには、ＶDDかＶSSの２値電圧が印加される。図４は、キャパシタＣsの充電期間（期間ｔ１，ｔ３）と放電期間（期間ｔ２，ｔ４）が交互に繰り返される例を示している。
【００３２】
実際の回路では、各トランジスタのオン・オフを切り替える際のクロックフィードスルー（Clock Feed Through）と呼ばれる悪影響を避けるために、各トランジスタのオン・オフ切替タイミングを図５に示すように、少しずつ時間的にずらすのが望ましい。
【００３３】
キャパシタＣsの充電時には、トランスファゲート４とNMOSトランジスタＭ4がオンし、縦続接続されたPMOSトランジスタＭ3aおよびNMOSトランジスタＭ3bと、NMOSトランジスタＭ5はオフする。充電時には、入力信号源３の電圧は、トランスファゲート４を通って、キャパシタＣsの第１電極端子５に印加され、キャパシタＣsの充電が行われる。
【００３４】
キャパシタＣsの第１電極端子５が電源電圧ＶDDに近い電圧の場合、PMOSトランジスタＭ3aとNMOSトランジスタＭ3bの接続経路ｎ３の電圧は、ＶREF2〜ＶDDの間の電圧になる。このため、キャパシタＣsの充電時には、NMOSトランジスタＭ3bが確実にオフし、充電時には、PMOSトランジスタＭ3aとNMOSトランジスタＭ3bにリーク電流が流れなくなる。
【００３５】
また、キャパシタＣsの第１電極端子５が接地電圧ＶSSに近い電圧の場合、PMOSトランジスタＭ3aとNMOSトランジスタＭ3bの接続経路ｎ３の電圧は、ＶSS〜ＶREF2の間の電圧になる。このため、キャパシタＣsの充電時には、PMOSトランジスタＭ3aが確実にオフし、やはりPMOSトランジスタＭ3aとNMOSトランジスタＭ3bにリーク電流が流れなくなる。
【００３６】
一方、キャパシタＣsの放電時には、縦続接続されたPMOSトランジスタＭ3aおよびNMOSトランジスタＭ3bと、NMOSトランジスタＭ5とがオンし、トランスファゲート４とNMOSトランジスタＭ4がオフする。NMOSトランジスタＭ5がオンすることから、キャパシタＣsの第２電極端子６の電圧は基準電圧端子ＶREF2になる。これにより、NMOSトランジスタＭ5のドレイン・ソース間の電位差がなくなり、制御信号φ１，φ２がＶSSとＶDDの２値で制御されていても、等価的に負のバイアスとなって、NMOSトランジスタＭ4にリーク電流が流れなくなる。
【００３７】
このように、第２の実施形態では、キャパシタＣsの接続経路と基準電圧端子ＶREF2との間に、PMOSトランジスタＭ3aとNMOSトランジスタＭ3bを縦続接続するため、キャパシタＣsの充電時には、これらトランジスタの少なくとも一つが確実にオフし、キャパシタＣs充電時のリーク電流を確実に抑制できる。また、キャパシタＣsの放電時には、キャパシタＣsと放電制御回路７の間に接続されたNMOSトランジスタＭ５が負バイアスになるため、NMOSトランジスタＭ４にリーク電流が流れなくなる。
【００３８】
なお、図３の回路の変形例として、放電制御回路７内のオペアンプ８の電源線のリーク電流を抑制する回路も考えられる。図６は図３の変形例のスイッチトキャパシタの回路図である。図６では、図３と同一の構成部品には同一の符号を付している。
【００３９】
図６のスイッチトキャパシタは、オペアンプ８の第１電源端子と電源端子ＶDDとの間に接続されるスイッチ９と、オペアンプ８の第２電源端子と接地端子ＶSSとの間に接続されるスイッチ１０とを備えている。これらスイッチ９，１０はいずれも、図１と同様な回路で構成されている。スイッチ９は、オペアンプ８の第１電源端子と電源端子ＶDDとの間に縦続接続されるPMOSトランジスタＭ6a，Ｍ6bと、これらトランジスタＭ6a，Ｍ6bの接続経路と電圧ＶDD／２間に接続されるNMOSトランジスタＭ6cとを有する。スイッチ１０は、オペアンプ８の第２電源端子と接地端子ＶSSとの間に縦続接続されるNMOSトランジスタＭ7a，Ｍ7bと、これらトランジスタＭ7a，Ｍ7bの接続経路と電圧ＶDD／２間に接続されるPMOSトランジスタＭ7cとを有する。
【００４０】
これらスイッチ９，１０は、放電時にオンし、充電時にはオフする。これらスイッチ９，１０がオフする際は、スイッチ９内のPMOSトランジスタＭ6a，Ｍ6bがオフし、かつスイッチ１０内のNMOSトランジスタＭ7a，Ｍ7bがオフするため、オペアンプ８の第１電源端子や接地端子にリーク電流が流れなくなる。
【００４１】
図６の回路はトランスファゲート４を備えているが、このトランスファゲート４を省略することもできる。図７は図６の回路の変形例を示す回路図である。図７の回路は、キャパシタＣsの入力側に図１と同様のスイッチ９，１０を有する入力回路１１を備え、キャパシタＣsの出力側にオペアンプ８を備えている。入力回路１１は、オペアンプ１２と、オペアンプ１２の第１電源端子に接続されるスイッチ９と、オペアンプ１２の第２電源端子に接続されるスイッチ１０とを有する。
【００４２】
図７の回路は、スイッチ９，１０で確実に入力回路１１をオフできるため、図６のようなトランスファゲートが不要になる。
【００４３】
（第３の実施形態）
第３の実施形態は、スイッチトキャパシタを構成するトランジスタの一部を負電源で制御するものである。
【００４４】
図８は本発明の第３の実施形態に係る半導体装置の回路図であり、スイッチトキャパシタの構成を示している。図８のスイッチトキャパシタは、図３と異なり、負電源を用いてリーク電流の抑制を図っている。
【００４５】
図８のスイッチトキャパシタは、ハイインピーダンス状態を取りうる信号を出力する入力回路１１ａと、キャパシタＣsと、キャパシタＣsの第１電極端子５と接地端子との間に縦続接続されるNMOSトランジスタＭ10a，Ｍ10bと、キャパシタＣsの第２電極端子６と接地端子との間に縦続接続されるNMOSトランジスタＭ11a，Ｍ11bと、放電制御回路７と、キャパシタＣsの第２電極端子６と放電制御回路７との間に縦続接続されるNMOSトランジスタＭ12a，Ｍ12bとを備えている。
【００４６】
入力回路１１ａは、オペアンプ１２と、オペアンプ１２の第１電源端子と電源端子ＶDDとの間に縦続接続されるPMOSトランジスタＭ8a，Ｍ8bと、オペアンプ１２の第２電源端子と接地端子ＶSSとの間に縦続接続されるNMOSトランジスタＭ9a，Ｍ9bとを有する。
【００４７】
放電制御回路７は、オペアンプ８と、このオペアンプ８の出力端子と反転入力端子との間に接続されるキャパシタＣｆとを有する。放電制御回路７は、キャパシタＣsの蓄積電荷を引き抜く作用を行うとともに、反転入力端子が接地電圧と略等しくなるような制御を行う。
【００４８】
図９は図８の各トランジスタのゲート電圧の電圧波形図である。図９からわかるように、図８のトランジスタＭ8bのゲートには、ＶSSとＶDDより高い電圧との２値電圧が印加される。トランジスタＭ9b，Ｍ10b，Ｍ11b，Ｍ12bのゲートには、ＶDDとＶSSより低い電圧との２値電圧が印加される。
【００４９】
以下、図９を参照しながら、図８のスイッチトキャパシタの動作を説明する。キャパシタＣsの充電時には、オペアンプ１２の第１および第２電源端子に接続されたMOSトランジスタＭ8a，Ｍ8b，Ｍ9a，Ｍ9bがすべてオンし、入力回路１１ａは所定の入力信号をキャパシタＣsに供給する。このとき、NMOSトランジスタＭ10a，Ｍ10b，Ｍ11a，Ｍ11bはオフしている。NMOSトランジスタＭ10a，Ｍ10bのうち一方のNMOSトランジスタＭ10bのゲートには、ＶSSよりも低い電圧が印加されるため、同トランジスタのしきい値電圧との相対差が大きくなり、NMOSトランジスタＭ10bは確実にオフする。
【００５０】
したがって、キャパシタＣsの充電時において、NMOSトランジスタＭ10a，Ｍ10b，Ｍ11a，Ｍ11bに流れるリーク電流を抑制できる。
【００５１】
一方、キャパシタＣsの放電時には、オペアンプ１２の第１および第２電源端子に接続されるトランジスタＭ8a，Ｍ8b，Ｍ9a，Ｍ9bがすべてオフする。特に、PMOSトランジスタＭ8ｂのゲートには、電源電圧ＶDDよりも高い電圧が印加されるため、しきい値電圧との相対差が大きくなり、オペアンプ１２の第１電源端子と電源端子ＶDD間にリーク電流が流れなくなる。同様に、NMOSトランジスタＭ9bのゲートには、接地電圧ＶSSよりも低い電圧が印加されるため、オペアンプ１２の第２電源端子と接地端子ＶSS間にリーク電流が流れなくなる。これにより、キャパシタＣsに充電された電荷がオペアンプ１２を経由して放電されなくなり、演算結果の誤差を抑制できる。
【００５２】
また、NMOSトランジスタＭ10a，Ｍ10b，M12a，M12bがオンし、キャパシタＣsに蓄積された電荷が放電制御回路７に引き抜かれる。
【００５３】
このように、第３の実施形態では、ＶDDよりも高い電圧と、ＶSSよりも低い電圧を用いることにより、キャパシタＣsの充電時および放電時のリーク電流を抑制でき、消費電力の削減を図ることができるとともに、回路で行われる各種演算結果の誤差を抑制できる。
【００５４】
（第４の実施形態）
第４の実施形態は、第１の実施形態で説明したスイッチ、あるいは第３の実施形態で説明した負電源を用いて、サンプルアンドホールド回路を構成するものである。
【００５５】
図１０は第１の実施形態で説明したスイッチを有するサンプルアンドホールド回路の一例を示す回路図である。図１０のサンプルアンドホールド回路は、一対のNMOSトランジスタＭ12a，Ｍ12bと、これらNMOSトランジスタＭ12a，Ｍ12bのゲート間に接続されるスイッチ１２とを備えている。スイッチ１２は、図１と同様に、NMOSトランジスタＭ12a，Ｍ12bのゲート間に縦続接続されるNMOSトランジスタＭ1a，Ｍ1bと、これらNMOSトランジスタＭ1a，Ｍ1bの接続経路と電圧端子ＶDD／２との間に接続されるPMOSトランジスタＭ1cとを有する。
【００５６】
スイッチ１２に供給される制御信号φ1は、ハイとロウを交互に繰り返す。制御信号φ1がハイになると、スイッチ１２がオンし、トランジスタＭ12a，Ｍ12bのゲート間が接続する。このとき、入力信号inの電流に応じて、トランジスタＭ12a，Ｍ12bのゲート電位が変化する。
【００５７】
制御信号φ1がロウになると、スイッチ１２がオフし、トランジスタＭ12a，Ｍ12bのゲート間は遮断される。このとき、トランジスタＭ12aのゲート電位は、入力信号inに応じて変化するが、トランジスタＭ12bはハイインピーダンス状態であり、トランジスタＭ12bのゲート電位は、スイッチ１２がオフする直前の電位に保持される。このため、トランジスタＭ12bのドレインは、制御信号φ1がハイのときの入力信号inの電流を後段の回路に伝達する。
【００５８】
このように、図１０のサンプルアンドホールド回路は、制御信号φ１がハイのときに、入力信号inの状態を記憶（サンプル）し、制御信号φ1がロウのときに、記憶した値を出力（ホールド）する。
【００５９】
ここで、仮にスイッチ１２がリークを起こしたとすると、トランジスタＭ12a，Ｍ12bでサンプルする電圧とホールドする電圧に誤差が生じてしまう。ところが、図１０のスイッチ１２は、第１の実施形態で説明したように、オフ時にリーク電流が流れないため、トランジスタＭ12a，Ｍ12bのゲート間にリーク電流が流れなくなり、サンプルアンドホールド動作の誤差を抑制できる。
【００６０】
一方、図１１は第３の実施形態で説明した負電源を用いてサンプルアンドホールド回路を構成する例を示す回路図である。図１１のサンプルアンドホールド回路は、一対のNMOSトランジスタＭ12a，Ｍ12bのゲート間に縦続接続される３つのNMOSトランジスタＭ13a，Ｍ13b，Ｍ13cを備えている。これら３つのNMOSトランジスタＭ13a，Ｍ13b，Ｍ13cのうち真ん中のトランジスタＭ13bのゲートには、ＶSSよりも低い電圧とＶDDの２値電圧φ1lが印加される。サンプルアンドホールド回路がホールド動作を行うときは、３つのNMOSトランジスタＭ13a，Ｍ13b，Ｍ13cがいずれもオフするが、NMOSトランジスタＭ13bのゲートには負電圧が印加されるため、このトランジスタＭ13bのしきい値電圧との相対差が大きくなり、このトランジスタは確実にオフする。したがって、トランジスタＭ12a，Ｍ12bのゲート間を流れるリーク電流を抑制でき、サンプルアンドホールド動作の誤差も抑制できる。
【００６１】
このように、第４の実施形態では、サンプルアンドホールド回路がホールド動作を行うときに、一対のトランジスタＭ12a，Ｍ12bのゲート間にリーク電流が流れなくなり、サンプルアンドホールド動作の誤差も抑制できる。
【００６２】
（第５の実施形態）
第５の実施形態は、アンプの消費電力を削減しつつ、アンプのセトリングタイムを短くするものである。
【００６３】
図１２は本発明の第５の実施形態に係る半導体装置の回路図である。図１２の半導体装置は、増幅回路として動作する。図１２の増幅回路は、並列接続された複数の増幅器２１，２２を備えている。これら増幅器のうち一つは、メインの増幅器（以下、メイン増幅器）２１であり、他の増幅器（以下、サブ増幅器）２２よりも駆動能力が大きい代わりに、消費電力が多い。サブ増幅器２２は、図１２の増幅回路の動作点の保持に必要な最低限の駆動力ａnを有する。
【００６４】
メイン増幅器２１の第１電源端子と電源端子ＶDDとの間にはPMOSトランジスタＭ14が接続され、メイン増幅器２１の第２電源端子と接地端子ＶSSとの間には、NMOSトランジスタＭ15が接続されている。サブ増幅器２２の第１電源端子と電源端子ＶDDとの間にはPMOSトランジスタＭ16が接続され、サブ増幅器２２の第２電源端子と接地端子ＶSSとの間にはNMOSトランジスタＭ17が接続されている。
【００６５】
図１２では、サブ増幅器２２を一つだけ図示しているが、図１３に示すように、複数のサブ増幅器２２を並列接続してもよい。
【００６６】
図１４はメイン増幅器２１およびサブ増幅器２２の電源線および接地線に接続された各トランジスタＭ14〜Ｍ17のゲート電圧を生成するゲート電圧生成回路の一例を示す回路図である。図１５は図１４のゲート電圧生成回路で生成される各ゲート電圧の電圧波形図である。
【００６７】
図１４のゲート電圧生成回路は、ANDゲート２３と、ORゲート２４と、インバータ２５〜２７とを有する。制御信号Ctrlは、図１２の増幅回路が通常動作（Operation）を行っているときにハイになり、スタンバイ動作（Standby）を行っているときにロウになる。
【００６８】
通常動作状態では、メイン増幅器２１およびサブ増幅器２２の双方に、周期的に電源電圧が供給される。これにより、メイン増幅器２１とサブ増幅器２２は、周期的に半周期だけ増幅動作を行う動作を繰り返す。スタンバイ状態になると、メイン増幅器２１の第１および第２電源端子に接続されたPMOSトランジスタＭ14とNMOSトランジスタＭ15がいずれもオフし、メイン増幅器２１は増幅動作を停止する。また、サブ増幅器２２の第１および第２電源端子に接続されたPMOSトランジスタＭ16とNMOSトランジスタＭ17は常にオンする。これにより、サブ増幅器２２は常に増幅動作を行う。サブ増幅器２２は、もともと消費電力が少ないため、スタンバイ時に常に動作させても、それほど消費電力は増えない。スタンバイ状態では、動作点の保持を行っているため、スタンバイ状態から通常動作状態に復帰するときに、メイン増幅器２１の再起動時間を短縮できる。
【００６９】
このように、第５の実施形態では、メイン増幅器２１とサブ増幅器２２を並列接続して、スタンバイ状態ではサブ増幅器２２のみを駆動して消費電力の削減を図るとともに、その後に通常動作状態に復帰するときに、メイン増幅器２１の再起動時間を短くでき、セトリングタイムの短縮化が図れる。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施形態に係る半導体装置の回路図。
【図２】図１の半導体装置の変形例を示す回路図。
【図３】本発明の第２の実施形態に係る半導体装置の回路図。
【図４】図３の各トランジスタのゲート電圧波形図。
【図５】クロックフィードスルーを考慮に入れたゲート電圧波形図。
【図６】図３の変形例のスイッチトキャパシタの回路図。
【図７】図６の変形例のスイッチトキャパシタの回路図。
【図８】本発明の第３の実施形態に係る半導体装置の回路図。
【図９】図８の各トランジスタのゲート電圧の電圧波形図。
【図１０】第１の実施形態で説明したスイッチを有するサンプルアンドホールド回路の一例を示す回路図。
【図１１】第３の実施形態で説明した負電源を用いてサンプルアンドホールド回路を構成する例を示す回路図。
【図１２】本発明の第５の実施形態に係る半導体装置の回路図。
【図１３】複数のサブ増幅器を並列接続した例を示す回路図。
【図１４】メイン増幅器２１およびサブ増幅器２２の電源線および接地線に接続された各トランジスタＭ14〜Ｍ17のゲート電圧を生成するゲート電圧生成回路の一例を示す回路図。
【図１５】図１４のゲート電圧生成回路で生成される各ゲート電圧の電圧波形図。
【符号の説明】
【００７１】
１，２  半導体スイッチ
３  入力信号源
４  トランスファゲート
７  放電制御回路
９，１０  スイッチ
１１  入力回路
【図１】
2006074212.tif 000003
【図２】
2006074212.tif 000004
【図３】
2006074212.tif 000005
【図４】
2006074212.tif 000006
【図５】
2006074212.tif 000007
【図６】
2006074212.tif 000008
【図７】
2006074212.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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