(57)【要約】【課題】半導体基板中に形成された深いトレンチの内部に埋め込まれる蓄積電極用の導電材の均一性の向上および抵抗値の低減を図り、蓄積電極の開放欠陥の発生を防止する。【解決手段】半導体基板中に形成されたトレンチの内部にキャパシタ絶縁膜１３を介して蓄積電極用の導電材を埋め込んだトレンチ型キャパシタを有し、導電材は、トレンチの下部に埋め込まれた第１の導電材１４と、第１の導電材の上面の凹部に埋め込まれた第２の導電材１７と、第１の導電材および第２の導電材の上部に接するよう埋め込まれた第３の導電材２１とを具備する。【選択図】    図８
2006041276.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板中に形成されたトレンチの内部にキャパシタ絶縁膜を介して蓄積電極用の導電材が埋め込まれたトレンチ型キャパシタを有し、前記導電材は、前記トレンチの下部に埋め込まれ、表面に凹部を有する第１の導電材と、前記第１の導電材の凹部に埋め込まれた第２の導電材と、前記第１の導電材および第２の導電材に接するよう前記第１および前記第２の導電材の上部に埋め込まれた第３の導電材とを具備することを特徴とする半導体装置。
【請求項２】
半導体基板と、前記半導体基板の表層部に選択的に形成された第１導電型の半導体層と、前記半導体層上にゲート絶縁膜を介して形成された電荷転送ゲート用のＭＯＳＦＥＴのゲート電極と、前記ゲート電極を挟んで前記半導体層の表層部に選択的に形成された第２導電型のソース・ドレイン領域と、前記ソース・ドレイン領域の一方に接続された蓄積電極を有する基板プレート型のトレンチ型キャパシタを有し、
前記トレンチ型キャパシタは、前記半導体基板中に達する深さまで形成されたトレンチの内面で前記第１導電型の半導体層より下方に形成されたキャパシタ絶縁膜と、前記トレンチの内面で前記キャパシタ絶縁膜の上方に形成されたカラー絶縁膜と、前記トレンチの内部に埋め込まれた蓄積電極用の導電材とを有し、前記導電材は、前記キャパシタ絶縁膜を介して前記トレンチの下部に埋め込まれ、上面に凹部を有する第１の導電材と、前記第１の導電材の凹部に埋め込まれた第２の導電材と、前記カラー絶縁膜を介して前記第１の導電材および第２の導電材の上部に接するよう埋め込まれた第３の導電材とを具備することを特徴とする半導体装置。
【請求項３】
半導体基板上の絶縁層中に形成されたホールの内部に導電材を埋め込んでなる埋め込みプラグを有し、前記導電材は、前記ホールの内部に埋め込まれた第１の導電材と、前記第１の導電材中に発生した巣および前記第１の導電材の上面に発生した凹部のうち少なくとも凹部に埋め込まれた第２の導電材とを具備することを特徴とする半導体装置。
【請求項４】
半導体基板中に形成されたトレンチの内部にキャパシタ絶縁膜を介して蓄積電極用の導電材が埋め込まれた構造を有するトレンチ型キャパシタ形成する際、導電材の埋め込みプロセスを複数回に分け、途中のプロセスで導電材中に発生している巣および導電材の上面に発生している凹部のうちの少なくとも凹部を埋め込むための専用の埋め込みプロセスを導入したことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上の絶縁層中にホールを形成する工程と、
前記ホールの内部に導電材を埋め込んだ後、前記導電材の上部を前記ホールの開口面より低い位置まで除去する工程と、
アモルファス・シリコンを低温で堆積した後、等方性エッチングによって前記アモルファス・シリコンのエッチバックを行うことにより、前記導電材の少なくとも上面の凹部を埋め込むことで上面をほぼ平坦化する工程と、
前記アモルファス・シリコンにより上面の凹部が埋め込まれた前記導電材上に配線層を形成する工程
とを具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板あるいは半導体基板上の絶縁層中に形成された深いホールの内部に導電材を埋め込んだ半導体装置およびその製造方法に関するもので、例えば半導体記憶装置に形成されるトレンチ型キャパシタ、コンタクトプラグ、Ｖｉａプラグなどに適用されるものである。
【背景技術】
【０００２】
半導体集積回路の素子の微細化、高集積化に伴い、より小さな面積に、より高密度で素子を形成することが必要になっている。例えば、相補性ＭＯＳ型の大容量のＤＲＡＭ（ダイナミックランダムアクセスメモリ）のような半導体記憶装置においては、記憶素子の蓄積容量を狭い領域の中で有効に稼ぐために、トレンチ（Trench）の側面をキャパシタとするトレンチ型キャパシタが採用されている。このトレンチ型キャパシタの構造には、（１）トレンチに接する基板側に拡散層を形成してキャパシタ電極の一方とし、トレンチの内部にキャパシタ絶縁膜を介して蓄積電極を埋め込む構造、（２）トレンチが形成された基板をキャパシタ電極の一方（プレート電極）とし、トレンチの内部にキャパシタ絶縁膜を介して蓄積電極を埋め込む基板プレート型ＤＲＡＭセル、などがある。
【０００３】
ここで、図１５乃至図１８を参照しながら、従来のトレンチ型キャパシタを用いた基板プレート型ＤＲＡＭセルのトレンチ型キャパシタの形成プロセスの一例を説明する。まず、Ｐ型半導体基板の表層部にエッチングマスク５１を形成し、異方性エッチングにより表面から深いトレンチ(Deep Trench)を形成する。そして、トレンチの内面にキャパシタ絶縁膜５２を形成し、トレンチ内部に第１の導電材５３を埋め込んだ後、トレンチ内部の下部に第１の導電材５３を残すようにリセス・エッチングを行う。次に、トレンチ内面にカラー酸化膜５４を堆積し、その底面部を除去する。この後、トレンチ内部に第２の導電材を埋め込み、この第２の導電材と第１の導電材５３とを蓄積電極として使用し、後の工程で形成されるｎ型ウェル５０をプレート電極として使用する。同様に、ｎ型ウェル５０の表層部に、カラー酸化膜５４の下端部より浅い位置までの深さを有するｐ型ウェルを形成する。カラー酸化膜５４はｎ型ウェルと基板表面に形成される第二の導電型のソース側との絶縁を確保する役割を有する。そして、ｐ型ウェル上にＤＲＡＭセルの転送ゲート用のｎＭＯＳＦＥＴを形成する。
【０００４】
上記した深いトレンチを形成する際、断面形状を順テーパーの形状に維持できれば問題ない。しかし、素子の縮小化に伴ってトレンチのアスペクトレシオが高くなると、トレンチの断面形状の制御が困難になる。結果として、トレンチ側面がトレンチ底面の延長面に対してなす角度が垂直形状（例えば８９°以上の順テーパー形状）、あるいは例えば１００°以上の逆テーパー形状、あるいはオーバーハングの形状になる場合がある。この場合には、第１の導電材５３中に空隙部（巣）５５が発生したり、第１の導電材５３の上面に凹部５６が発生してしまう。
【０００５】
しかし、この状態で、トレンチ内面に埋め込みカラー酸化膜５４を堆積した時に、カラー酸化膜５４の底部が第１の導電材５３中の巣５５の内部あるいは第１の導電材５３の上面の凹部５６に埋め込まれてしまう。この後、埋め込みカラー酸化膜５４の底面をエッチングすると、カラー酸化膜５４のエッチング残りが発生する場合がある。この場合、後工程で、第１の導電材５３上に第２の導電材を堆積した際に、第１の導電材５３と第２の導電材との接続状態が不均一、不十分となって、蓄積電極の抵抗値の増加を招いたり、第１の導電材５３と第２の導電材との接続が遮断状態になって蓄積電極のオープン不良が発生するという問題点がある。
【０００６】
一方、半導体基板上の絶縁層中に形成されたアスペクトレシオの大きなホール、例えばコンタクトホールやＶｉａホールなどの内部にメタルやポリシリコンなどの導電材を埋め込んで埋め込みプラグを形成する際にも、前記したトレンチ型キャパシタと同様の問題が生じる。即ち、アスペクトレシオの大きなホールの断面形状を順テーパーの形状に維持できれば問題ないが、マイクロローディング効果等によりホールの断面形状を制御良く確保することが難しくなる。結果として、ホールの断面形状が垂直形状、あるいは逆テーパー形状、あるいはオーバーハングの形状になると、ホールへ導電材を埋め込んだ場合のカバレッジ特性が悪くなり、導電材中に巣が発生したり、導電材の上面に凹部が発生する。この結果、この後、導電材の表面にコンタクトさせるように上層配線を形成する工程において、上層配線と導電材とのコンタクトの均一性や、配線層の平坦性などに問題が発生する。
【０００７】
なお、特許文献１には、トレンチ型キャパシタを用いた基板プレート型ＤＲＡＭセルの構造が開示されている。また、特許文献２には、トレンチに埋め込まれたポリシリコンをエッチバックし、その上にアモルファス・シリコンでキャップ層を形成する技術が開示されている。また、特許文献３には、トレンチ型キャパシタの埋め込みポリシリコン電極の上部にアモルファス・シリコンを埋め込み接続する技術が開示されている。また、特許文献４には、トレンチ内部にシリコン・ゲルマニウムを埋め込み、アニールすることによって熱応力を抑制したトレンチ埋め込み層を形成し、カラー酸化膜を形成した後に埋め込みを行うプロセス技術が開示されている。
【特許文献１】米国特許第５３００８００号明細書
【特許文献２】米国特許第５４５１８０９号明細書
【特許文献３】米国特許第６６３８８１５号明細書
【特許文献４】米国特許第６３５９３００号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は前記した従来の問題点を解決すべくなされたもので、半導体基板中に形成された深いトレンチあるいは半導体基板上の絶縁層中に形成された深いホールの内部に埋め込まれる導電材の均一性の向上および抵抗値の低減を図り、蓄積電極の開放欠陥の発生を防止し得る半導体装置を提供することを目的とする。
【０００９】
また、本発明は、半導体基板中に形成された深いトレンチあるいは半導体基板上の絶縁層中に形成された深いホールの内部に、導電材を均一性が良い状態で埋め込むことが可能になり、導電材の抵抗値を低減し、ホール内の埋め込みプラグと上層配線のコンタクトをとり易くし得る半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の第１の態様は、半導体基板中に形成されたトレンチの内部にキャパシタ絶縁膜を介して蓄積電極用の導電材が埋め込まれたトレンチ型キャパシタを有し、前記導電材は、前記トレンチの下部に埋め込まれ、表面に凹部を有する第１の導電材と、前記第１の導電材の凹部に埋め込まれた第２の導電材と、前記第１の導電材および第２の導電材に接するよう前記第１および前記第２の導電材の上部に埋め込まれた第３の導電材とを具備することを特徴とする。
【００１１】
本発明の半導体装置の第２の態様は、半導体基板と、前記半導体基板の表層部に選択的に形成された第１導電型の半導体層と、前記半導体層上にゲート絶縁膜を介して形成された電荷転送ゲート用のＭＯＳＦＥＴのゲート電極と、前記ゲート電極を挟んで前記半導体層の表層部に選択的に形成された第２導電型のソース・ドレイン領域と、前記ソース・ドレイン領域の一方に接続された蓄積電極を有する基板プレート型のトレンチ型キャパシタを有し、前記トレンチ型キャパシタは、前記半導体基板中に達する深さまで形成されたトレンチの内面で前記第１導電型の半導体層より下方に形成されたキャパシタ絶縁膜と、前記トレンチの内面で前記キャパシタ絶縁膜の上方に形成されたカラー絶縁膜と、前記トレンチの内部に埋め込まれた蓄積電極用の導電材とを有し、前記導電材は、前記キャパシタ絶縁膜を介して前記トレンチの下部に埋め込まれ、上面に凹部を有する第１の導電材と、前記第１の導電材の凹部に埋め込まれた第２の導電材と、前記カラー絶縁膜を介して前記第１の導電材および第２の導電材の上部に接するよう埋め込まれた第３の導電材とを具備することを特徴とする。
【００１２】
本発明の半導体装置の第３の態様は、半導体基板上の絶縁層中に形成されたホールの内部に導電材を埋め込んでなる埋め込みプラグを有し、前記導電材は、前記ホールの内部に埋め込まれた第１の導電材と、前記第１の導電材中に発生した巣および前記第１の導電材の上面に発生した凹部のうち少なくとも凹部に埋め込まれた第２の導電材とを具備することを特徴とする。
【００１３】
本発明の半導体装置の製造方法の第１の態様は、半導体基板中に形成されたトレンチの内部にキャパシタ絶縁膜を介して蓄積電極用の導電材が埋め込まれた構造を有するトレンチ型キャパシタ形成する際、導電材の埋め込みプロセスを複数回に分け、途中のプロセスで導電材中に発生している巣および導電材の上面に発生している凹部のうちの少なくとも凹部を埋め込むための専用の埋め込みプロセスを導入したことを特徴とする。
【００１４】
本発明の半導体装置の製造方法の第２の態様は、半導体基板上の絶縁層中にホールを形成する工程と、前記ホールの内部に導電材を埋め込んだ後、前記導電材の上部を前記ホールの開口面より低い位置まで除去する工程と、アモルファス・シリコンを低温で堆積した後、等方性エッチングによって前記アモルファス・シリコンのエッチバックを行うことにより、前記導電材の少なくとも上面の凹部を埋め込むことで上面をほぼ平坦化する工程と、前記アモルファス・シリコンにより上面の凹部が埋め込まれた前記導電材上に配線層を形成する工程とを具備することを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置の第１の態様によれば、半導体基板中に形成されたトレンチ型キャパシタの深いトレンチの内部に埋め込まれる蓄積電極用の導電材の均一性の向上および抵抗値の低減を図り、蓄積電極の開放欠陥の発生を防止することができる。
【００１６】
本発明の半導体装置の第２の態様によれば、基板プレート型のトレンチ型キャパシタの深いトレンチの内部に埋め込まれる蓄積電極用の導電材の均一性の向上および抵抗値の低減を図り、蓄積電極の開放欠陥の発生を防止することができ、基板プレート型ＤＲＡＭメモリや垂直トランジスタ型ＤＲＡＭメモリを欠陥が少ない状態で実現することができる。
【００１７】
本発明の半導体装置の第３の態様によれば、半導体基板上の絶縁層中に形成されたコンタクトホール、Ｖｉａホールなどの深いホールの内部に埋め込まれる導電材の均一性の向上および抵抗値の低減を図り、ホール内の埋め込みプラグと上層配線とのコンタクトをとり易くすることができる。
【００１８】
本発明の半導体装置の製造方法の第１の態様によれば、簡単な工程を追加することにより、半導体基板中に形成されたトレンチ型キャパシタの深いトレンチの内部に埋め込まれる蓄積電極用の導電材の均一性の向上および抵抗値の低減を図り、蓄積電極の開放欠陥の発生を防止することができる。したがって、基板プレート型のトレンチ型キャパシタに適用した場合には、トレンチ型ＤＲＡＭメモリあるいは垂直トランジスタ型ＤＲＡＭメモリを欠陥が少ない状態で製造することができる。
【００１９】
本発明の半導体装置の製造方法の第２の態様によれば、簡単な工程を追加することにより、半導体基板上の絶縁層中に形成されたコンタクトホール、Ｖｉａホールなどの深いホールの内部に埋め込まれる導電材の均一性の向上および抵抗値の低減を図り、ホール内の埋め込みプラグと上層配線とのコンタクトをとり易くすることができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００２１】
＜第１の実施形態＞
図８は、本発明の第１の実施形態に係るＤＲＡＭにおける基板プレート型のトレンチ型キャパシタを用いたＤＲＡＭセルの構造の一例を示す断面図である。
【００２２】
図８において、例えばＰ型シリコン基板からなる半導体基板の表層部にｐ型ウェル２０が形成されており、半導体基板内には、基板表面から離間した深い位置にｎ型不純物が高濃度にドープされたｎ型ウェル１０が形成されている。ｐ型ウェル２０の表層部には、浅いトレンチの内部に窒化シリコン膜あるいは酸化シリコン膜などからなる絶縁膜が埋め込まれたシャロートレンチ型の素子分離領域(STI)２３が形成されている。
【００２３】
半導体基板には、ｎ型ウェル１０をプレート電極とする基板プレート型のトレンチ型キャパシタが形成されている。このトレンチ型キャパシタは、基板表面から少なくともｎ型ウェル１０中に達する深いトレンチが形成され、このトレンチの内面にはキャパシタ絶縁膜１３が形成され、トレンチの内面の上方部にｐ型ウェル２０より深い位置まで例えば酸化シリコン膜あるいは窒化シリコン膜からなる絶縁カラー１８が形成され、トレンチの内部にキャパシタの蓄積電極として導電材が埋め込み形成されている。この導電材として、本実施形態では、第１の導電材１４上の凹部がアモルファス・シリコン１７により埋め込まれて平坦化された状態で第３の導電材２１が埋め込まれている。
【００２４】
トレンチ型キャパシタの周辺のｐ型ウェル表層部には、転送ゲート用のｎＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）の活性領域が形成されている。このｎＭＯＳＦＥＴは、ｐ型ウェル表層部に形成されたｎ型不純物拡散層からなるソース・ドレイン領域２２と、チャネルドープ層と、ｐ型ウェル表面に形成されたゲート絶縁膜２４と、ゲート絶縁膜２４上に形成され、セルアレイのワード線の一部あるいは素子分離領域２３上のパッシングワード線の一部となるゲート電極２５を含む。
【００２５】
ゲート電極２５の表面は保護絶縁膜により覆われ、さらに絶縁膜および層間絶縁膜（図示せず）が形成されている。この層間絶縁膜、絶縁膜およびゲート絶縁膜２４に開口されたコンタクトホールには、ＤＲＡＭセルの転送ゲート用のｎＭＯＳＦＥＴのドレイン領域にコンタクトするビット線コンタクト２６が埋め込み形成されている。さらに、層間絶縁膜上にはビット線コンタクト２６に接続された金属配線からなるビット線が形成されている。
【００２６】
なお、トレンチの開口部付近で絶縁カラー１８の上縁部の一部が欠除されており、この欠除部を介して絶縁カラー１８の内側の導電材２１を転送ゲート用のｎＭＯＳＦＥＴのソース・ドレイン領域２２の一方、本例ではソース領域に接続するための導電材として、例えばｎ型不純物として例えば砒素を含んだポリシリコンが形成されている。
【００２７】
次に、図８に示すＤＲＡＭの製造方法を、図１乃至図８を参照して説明する。まず、図１に示すように、例えばＰ型シリコン基板上に酸化シリコン膜１１および窒化シリコン膜１２のパターンを形成し、このパターンをエッチングマスクとする異方性エッチングにより、基板表面から深いトレンチを形成する。この際、トレンチのアスペクト比が３以上の場合には、トレンチの断面形状として、トレンチ側面がトレンチ底面の延長面に対してなす角度が垂直形状、例えば８９°以上の順テーパ形状になる場合がある。
【００２８】
次に、トレンチの内面に、ＳｉＯ2、あるいはＳｉ3Ｎ4、あるいはＡｌ2Ｏ3、ＨｆＯ2などの高誘電体を組成に含むキャパシタ絶縁膜１３を形成する。そして、トレンチ内部に、ドープト・ポリシリコン、あるいは金属シリサイド層、あるいは金属層からなる第１の導電材１４を埋め込むように全面に堆積する。
【００２９】
この後、図２に示すように、例えばウェットエッチング或いは等方性ドライエッチングによるリセス・エッチングによって、基板上の第１の導電材１４およびトレンチ内部の上部の第１の導電材１４を除去し、第１の導電材１４を後述するｐ型ウェル（図８中の２０）より低い位置まで落とし込む。この際、前記したようにトレンチの断面形状が垂直形状であると、第１の導電材１４の内部に巣１５が発生したり、第１の導電材１４の上面に凹部１６が発生する場合がある。
【００３０】
次に、本実施形態では、図３に示すように、第２の導電材として、例えばアモルファス・シリコン(Amorphous Silicon)１７を薄く堆積する。この場合、アモルファス・シリコン１７のカバレッジ特性が良くなるように、低温でアモルファス・シリコンを生成する。そして、図４に示すように、ＣＤＥ法などのドライエッチング、あるいは、ＫＯＨなどを用いたウェットエッチング等の等方性エッチングによってアモルファス・シリコン１７のエッチバックを行うことにより、第１の導電材１４中の巣１５および第１の導電材１４の上面の凹部１６のうち、少なくとも凹部１６をアモルファス・シリコン１７により埋め込むことで表面をほぼ平坦化する。
【００３１】
因みに、前述したアモルファス・シリコン１７のエッチバックに際して、アモルファス・シリコンのエッチング量がアモルファス・シリコンの堆積量と等しい量（ジャストエッチング）から５０％程度、好ましくは２０％程度オーバーするまでの範囲内になるようにエッチング時間を制御することによって、第１の導電材１４の上面の平坦性を所望通り確保することが可能であることが判明した。
【００３２】
次に、図５に示すように、トレンチ内面に露呈しているキャパシタ絶縁膜１３を除去する。
【００３３】
次に、図６に示すように、後述するようにトレンチ内部に埋め込まれる第３の導電材（図８中の２１）と後述するように基板表層部に形成されるｐ型ウェル（図８中の２０）との絶縁を十分に確保するために、トレンチ内面に酸化膜あるいは酸窒化膜などからなるカラー絶縁膜１８を形成する。
【００３４】
この後、図７に示すように、カラー絶縁膜１８の底面部を除去して、後工程でトレンチ内部に埋め込まれる第３の導電材２１と既に埋め込まれているアモルファス・シリコン１７および第１の導電材１４との導通を確保し得るようにする。また、図８に示すように、カラー絶縁膜１８のうちで、後述するようにｐ型ウェル表層部に選択的に形成されるＤＲＡＭセルの転送ゲート用のｎＭＯＳＦＥＴのソース領域（ｎ+型不純物拡散層、図８中の２２）に接する部分を除去して、後工程でトレンチ内部に埋め込まれる第３の導電材２１とソース領域２２との導通を確保し得るようにする。
【００３５】
次に、トレンチ内部に第３の導電材２１を埋め込む。この際、前述したように第１の導電材１４の上面の凹部はアモルファス・シリコン１７が埋め込まれてほぼ平坦化されているので、第３の導電材２１と第１の導電材１４との接続が十分に図れ、両者間の接続状態が開放されるような欠陥は発生しない。この第１の導電材２１と第３の導電材２１はキャパシタの蓄積電極となり、この蓄積電極の抵抗値は低く、抵抗値のばらつきが少なくなる。
【００３６】
この後、通常の工程にしたがって、素子分離領域２３を形成し、酸化シリコン膜１１および窒化シリコン膜１２のパターンを除去し転送ゲート用のｎＭＯＳＦＥＴのゲート絶縁膜２４、ゲート電極（ワード線）２５、ソース・ドレイン領域２２、層間絶縁膜（図示せず）、ビット線コンタク２６トおよびビット線（図示せず）などを形成して基板プレート型のＤＲＡＭセルの構造を得る。
【００３７】
なお、アモルファス・シリコン１７としてノン・ドープのものを堆積した場合でも、第１の導電材１４と第３の導電材２１との接続の導電性については、第３の導電材２１を埋め込んだ後の工程における例えば800 ℃程度以上での熱処理によって、第１の導電材１４中および第３の導電材２１中の不純物が自己整合的に拡散し、アモルファス・シリコン１７が導電化されるので、支障はない。
【００３８】
上記した第１の実施形態におけるトレンチ型キャパシタによれば、トレンチの断面形状が垂直形状である場合でも、支障なく良好な蓄積電極を形成することができる。従来例の技術で説明したような問題点、つまり第１の導電材のカバレッジ特性が悪く、第１の導電材に巣が発生し、カラー酸化膜のエッチング残りが発生することが解消できる。
【００３９】
なお、上記実施形態では、トレンチの断面形状が垂直形状になる場合を想定して説明したが、例えば１００°以上の逆テーパーの形状、あるいはオーバーハングの形状になる場合でも、上記実施形態と同様に実施して同様の効果を得られる。
【００４０】
また、上記したように半導体基板中に形成されたアスペクト比が３以上のトレンチの内部にキャパシタ絶縁膜を介して導電材を埋め込んだ構造を有するトレンチ型キャパシタ形成する際、導電材の埋め込みプロセスを複数回に分け、その途中に導電材中に発生している巣および導電材の上面に発生している凹部のうちの少なくとも上面の凹部を埋め込むための専用の埋め込みプロセスを導入した。これにより、トレンチの断面形状が垂直形状である場合でも、支障なく良好な蓄積電極を形成することができる。
【００４１】
＜第１の実施形態の変形例＞
第１の実施形態では、基板プレート型のトレンチ型キャパシタを用いたＤＲＡＭセルの構造の一例示したが、転送ゲート用ＭＯＳＦＥＴをトレンチ側面の延長上方で垂直方向に形成した垂直トランジスタ型のＤＲＡＭセルの構造についても、第１の実施形態に準じて実現することが可能である。
【００４２】
この垂直トランジスタ型のＤＲＡＭセルの構造は、図８に示したＤＲＡＭセルの構造と比べて、トレンチ側面の延長上方でｐ型ウェル上にｎＭＯＳＦＥＴのソース領域・ドレイン領域が垂直に形成され、ゲート絶縁膜もｐ型ウェル表面において垂直に形成されている点が異なり、その他は同じである。
【００４３】
＜第２の実施形態＞
図１４は、本発明の第２の実施形態に係るＤＲＡＭにおける埋め込みプラグの一例として、絶縁層の上下配線間を接続するためのＶｉａプラグの構造の一例を示す断面図である。このＶｉａプラグは、半導体基板上の配線層上の絶縁層中に形成されたアスペクト比が高い微細なホールの内部に導電材を埋め込んだ場合を想定している。
【００４４】
図１４において、半導体基板上の例えば配線層４０上に形成された絶縁層３０中には、アスペクト比が３以上のＶｉａホールが形成されており、その内部に導電材が埋め込まれてなるＶｉａプラグが形成されている。導電材は、ホールの内部に埋め込まれた第１の導電材３１と、第１の導電材３１中に発生した巣３３および第１の導電材３１の上面に発生した凹部のうち少なくとも凹部に埋め込まれた第２の導電材３２とを具備する。
【００４５】
次に、図１４に示す埋め込みプラグの製造方法を、図９乃至図１４を参照して説明する。まず、図９に示すように、半導体基板上の配線層４０上の絶縁層３０中にアスペクト比が高い微細なホール３０ａを形成する。この際、ホール３０ａのアスペクト比が３以上、例えばホールの径が100ｎｍ、深さが500ｎｍの場合には、ホール３０ａの断面形状として、ホール側面がホール底面の延長面に対してなす角度が垂直形状、例えば８９°以上の順テーパ形状、あるいは例えば100°以上の逆テーパー形状、あるいはオーバーハングの形状になる場合がある。
【００４６】
次に、図１０に示すように、ホール３０ａの内部に第１の導電材３１を埋め込む。なお、第１の導電材３１として、ドープト・ポリシリコン、あるいは金属（Ｔｉなど）、あるいは例えばＴｉＳ、ＮｉＳｉ、ＣｏＳｉなどのシリサイド層、ＴｉＮなどのいずれか１つからなる金属間化合物などが挙げられる。
【００４７】
しかし、前記したようにホール３０ａの断面形状が垂直形状あるいは逆テーパー形状あるいはオーバーハング形状であると、第１の導電材３１の内部に巣３３が発生したり、第１の導電材３１の上面に凹部が発生する場合がある。もし、このような巣や凹部が存在したまま、ホール上部の少なくとも一部にかかるように上層配線を形成すると、従来例の工程のようにＶｉａプラグの上面の凹部の付近で上層配線との接続が不十分な状態になったり、配線形成工程での異方性エッチング時にＶｉａプラグ中の巣を通してホール底面の導電材およびホール底面下の下層配線がエッチオフされた状態が発生する場合がある。
【００４８】
そこで、本実施形態では、前記したようにホール３０ａの内部に第１の導電材３１を埋め込んだ後、図１１に示すように、等方性エッチング、あるいは異方性エッチング、あるいは化学的機械研磨(CMP)などの手法を用いて、第１の導電材３１をホール開口面の位置、あるいはそれより低い位置まで除去する。さらに、図１２に示すように、カバレッジ特性が良い第２の導電材として、例えば低温で生成されるアモルファス・シリコン３２をスパッタ法などにより薄く形成する。そして、図１３に示すように、等方性エッチングによってアモルファス・シリコン３２のエッチバックを行うことにより、第１の導電材３１の上面の凹部をアモルファス・シリコン３２で完全に埋め込むことで上面をほぼ平坦化するとともに、さらに望ましくは、第１導電材３１中の少なくとも上部付近の巣を埋め込む。これにより、上面の平坦性が良いＶｉａプラグが得られる。
【００４９】
次に、絶縁層３０上を含む全面に配線層を形成し、パターンニングを行うことにより、図１４に示すように、Ｖｉａプラグに良好にコンタクトした上層配線３４を得ることができる。
【００５０】
上記した第２の実施形態におけるＶｉａプラグによれば、ホールの断面形状が垂直形状あるいは逆テーパーの形状あるいはオーバーハング形状である場合でも、支障なく良好なＶｉａプラグを形成することができる。その結果、デザインルールの縮小に伴ってＶｉａプラグの総面積に占めるＶｉａプラグ中の巣の割合が高くなり、最終的にＶｉａプラグの抵抗が高くなり過ぎたりばらついたりする不良、あるいはプロセス欠陥を誘発するなどの問題を解決することができる。
【００５１】
また、上記したように半導体基板上の絶縁層中に形成されたアスペクト比が３以上のホールの内部に導電材を埋め込んだ構造を有する埋め込みプラグを形成する際、導電材を埋め込んだ後に、導電材中に発生している巣および導電材の上面に発生している凹部のうちの少なくとも凹部を埋め込むための専用の埋め込みプロセスを導入した。これにより、ホールの断面形状が垂直形状あるいは逆テーパーの形状あるいはオーバーハング形状である場合でも、支障なく良好な埋め込みプラグを形成することができる。
【００５２】
なお、アモルファス・シリコン３２をスパッタ法などにより形成する代わりに、例えばＣＶＤ（化学気相成長）法によって金属、バリアメタルなどをカバレッジ特性が良い状態で堆積してもよい。
【００５３】
＜第２の実施形態の変形例＞
第２の実施形態ではＶｉａプラグの構造を実現した例を示したが、トレンチに接する基板側に拡散層を形成してキャパシタ電極の一方とし、トレンチの内部にキャパシタ絶縁膜を介して蓄積電極を埋め込む構造のトレンチ型キャパシタに対しても、第２の実施形態に準じて適用してもよい。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施形態に係るＤＲＡＭセルの最初の製造工程を示す断面図。
【図２】図１の工程に続く工程を示す断面図。
【図３】図２の工程に続く工程を示す断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図４の工程に続く工程を示す断面図。
【図６】図５の工程に続く工程を示す断面図。
【図７】図６の工程に続く工程を示す断面図。
【図８】図７の工程に続く工程を示す断面図。
【図９】本発明の第２の実施形態に係るＤＲＡＭにおける埋め込みプラグの最初の製造工程を示す断面図。
【図１０】図９の工程に続く工程を示す断面図。
【図１１】図１０の工程に続く工程を示す断面図。
【図１２】図１１の工程に続く工程を示す断面図。
【図１３】図１２の工程に続く工程を示す断面図。
【図１４】図１３の工程に続く工程を示す断面図。
【図１５】従来のトレンチ型キャパシタの製造工程の一例を示す断面図。
【図１６】図１５の工程に続く工程を示す断面図。
【図１７】図１６の工程に続く工程を示す断面図。
【図１８】図１７の工程に続く工程を示す断面図。
【符号の説明】
【００５５】
１０…ｎ型ウェル、１３…キャパシタ絶縁膜、１４…第１の導電材、１７…第２の導電材、１８…絶縁カラー、２０…ｐ型ウェル、２１…第３の導電材、２２…ソース・ドレイン領域、２３…素子分離領域、２４…ゲート絶縁膜、２５…ゲート電極。
【図１】
2006041276.tif 000003
【図２】
2006041276.tif 000004
【図３】
2006041276.tif 000005
【図４】
2006041276.tif 000006
【図５】
2006041276.tif 000007
【図６】
2006041276.tif 000008
【図７】
2006041276.tif 000009
【図８】
2006041276.tif 000010
【図９】
2006041276.tif 000011
【図１０】
2006041276.tif 000012
【図１１】
2006041276.tif 000013
【図１２】
2006041276.tif 000014
【図１３】
2006041276.tif 000015
【図１４】
2006041276.tif 000016
【図１５】
2006041276.tif 000017
【図１６】
2006041276.tif 000018
【図１７】
2006041276.tif 000019
【図１８】
2006041276.tif 000020