(57)【要約】【課題】抵抗体における抵抗値のばらつきが抑制され、かつ、ＭＩＳトランジスタのゲート絶縁膜の破壊が防止される半導体装置及びその製造方法を提供する。【解決手段】本発明の半導体装置は、抵抗体５ｅの上がシリコン酸化膜２２によって覆われ、非シリサイド領域であるＭＩＳトランジスタ３３, ３４のゲート電極５ｃ, ５ｄや不純物拡散層１９, ２１が露出した状態で、不純物活性化のための熱処理やシリサイド化が行われる。これにより、不純物のオートドープが抑制されるため抵抗体の抵抗値のばらつきが抑制されると共に、不純物の活性化のための熱処理の際にＭＩＳトランジスタ３３, ３４のゲート電極５ｂ, ５ｃ等が露出しているためＭＩＳトランジスタ３３, ３４のゲート絶縁膜４ｃ, ４ｄが破壊されにくくなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
抵抗体とＭＩＳトランジスタとを有する半導体装置であって、
上記ＭＩＳトランジスタは、
半導体基板の活性領域の側方を囲む素子分離領域と、
上記活性領域の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記活性領域のうち上記ゲート電極の側方下に位置する領域に設けられた不純物拡散層とを備え、
上記抵抗体は、
上記素子分離領域の上に設けられ、シリコンを含む抵抗体と、
上記抵抗体の上の少なくとも一部を覆う絶縁膜とを備え、
少なくとも上記ゲート電極の上には、上記絶縁膜が設けられていないことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
上記絶縁膜は、上記抵抗体の上面および側面を覆っていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
上記ゲート電極の上には、シリサイド膜が設けられていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
上記不純物拡散層はソース領域及びドレイン領域を含み、上記ドレイン領域の一部の領域の上には、絶縁膜が設けられていることを特徴とする半導体装置。
【請求項５】
半導体基板の活性領域の側方を囲む素子分離領域を形成する工程（ａ）と、
上記工程（ａ）の後に、上記活性領域の上にゲート絶縁膜を形成する工程（ｂ）と、
上記工程（ｂ）の後に、上記ゲート絶縁膜の上にゲート電極を形成する工程（ｃ）と、
上記工程（ａ）の後に、上記素子分離領域の上にシリコンを含む抵抗体を形成する工程（ｄ）と、
上記工程（ｃ）の後に、上記活性領域のうち上記ゲート電極の側方下に位置する領域に、不純物をイオン注入して不純物拡散層を形成する工程（ｅ）と、
上記工程（ｄ）の後に、上記抵抗体の少なくとも一部の上を覆い、上記ゲート電極の上を覆わない絶縁膜を形成する工程（ｆ）と、
上記工程（ｆ）の後に、上記不純物拡散層の上記不純物を活性化するための熱処理を行う工程（ｇ）とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
請求項６に記載の半導体装置の製造方法であって、
上記工程（ｆ）では、上記絶縁膜によって上記抵抗体の上面および側面を覆うことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
上記工程（ｆ）では、上記半導体基板の上方全体に上記絶縁膜を形成した後、上記絶縁膜のうち上記ゲート電極の上に位置する部分を除去することを特徴とする半導体装置の製造方法。
【請求項８】
請求項５〜７のうちいずれか１項に記載の半導体装置の製造方法であって、
上記工程（ｆ）の後に、上記半導体基板の上方に金属膜を形成した後熱処理を行うことにより、少なくとも上記ゲート電極の上にシリサイド膜を形成する工程をさらに備えることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
上記不純物拡散層はソース領域及びドレイン領域を含み、
上記工程（ｆ）では、上記絶縁膜のうち上記ドレイン領域においてコンタクト形成領域を除く部分の上に位置する部分を残すことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に抵抗体とＭＩＳトランジスタとを有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
アナログ半導体装置には、ＣＭＩＳトランジスタに加えてポリシリコン膜からなる抵抗材料で構成された抵抗体が搭載されている。このアナログ半導体装置においては、ＣＭＩＳトランジスタには高速化、低消費電力化が求められ、抵抗体には抵抗値の正確な制御と安定性が求められている（例えば、特許文献１参照）。
【０００３】
近年、抵抗体の高精度化に伴い、熱処理時における不純物のオートドーピングによる抵抗値の変動が問題となってきている。これは、ＭＩＳトランジスタのソース・ドレイン領域となる高濃度不純物拡散層をイオン注入によって形成した後に、イオン注入した不純物を活性化するための熱処理を行った際、注入領域の表面から外方拡散した不純物が、抵抗体に再拡散することによって生じる。このような抵抗値変動を抑制するために従来から検討されている方法について以下に説明する。図８（ａ）〜（ｃ）は、従来において、ＮＭＩＳトランジスタ及び抵抗体を有する半導体装置の製造工程を示す断面図である。
【０００４】
従来の半導体装置の製造方法では、まず、図８（ａ）に示す工程で、半導体基板１０１内にＰ型ウェル領域１０２及びトレンチ型の素子分離領域１０３を形成する。その後、半導体基板１０１のうち素子分離領域１０３によって側方を囲まれる部分である活性領域１００の上にゲート絶縁膜１０４を形成した後、基板の上にポリシリコン膜（図示せず）を形成する。その後、ポリシリコン膜をパターニングして、ゲート絶縁膜１０４の上にゲート電極１０５ａを形成するとともに、素子分離領域３の上に抵抗体となる抵抗体１０５ｂを形成する。その後、ゲート電極１０５ａをマスクにして半導体基板１０１内にヒ素イオンを注入することにより、低濃度Ｎ型拡散層１０６を形成する。続けて、ゲート電極１０５ａをマスクにして半導体基板１０１内にボロンイオンを注入することにより、半導体基板１０１のうち低濃度Ｎ型拡散層１０６の下に位置する領域にＰ型ポケット拡散層１０７を形成する。
【０００５】
次に、図８（ｂ）に示す工程で、ゲート電極１０５ａの側面上にサイドウォール１０８を形成する。このとき、抵抗体１０５ｂの側面上にもサイドウォール１０８が形成される。その後、ゲート電極１０５ａ及びサイドウォール１０８をマスクにして半導体基板１０１にヒ素イオンを注入することにより、高濃度Ｎ型拡散層１０９を形成する。
【０００６】
次に、図８（ｃ）に示す工程で、基板上に絶縁膜１１０を形成した後、イオン注入した不純物を活性化するための熱処理を行う。
【０００７】
この方法によれば、絶縁膜１１０を形成した状態で不純物を活性化するための熱処理を行うため、高濃度Ｎ型拡散層１０９からの抵抗体１０５ｂへの不純物のオートドープを防止することができる。
【特許文献１】特開２００３−１５２１００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来のように、基板の上面全体を絶縁膜１１０で覆った状態で不純物を活性化するための高温熱処理を行うと、ゲート絶縁膜１０４が破壊されるという問題が発生してきている。このゲート絶縁膜１０４の破壊は、ゲート絶縁膜１０４の薄膜化に伴って顕著化してきている。
【０００９】
一方、図８（ｂ）の工程の後に、絶縁膜１１０を形成せずに、不純物を活性化するための熱処理を行った場合には、ゲート絶縁膜１０４の破壊は生じない。しかしながら、オートドープにより抵抗体の抵抗値がばらつくという問題が発生してしまう。
【００１０】
本発明の目的は、抵抗体における抵抗値のばらつきが抑制され、かつ、ＭＩＳトランジスタのゲート絶縁膜の破壊が防止される半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、抵抗体とＭＩＳトランジスタとを有する半導体装置であって、上記ＭＩＳトランジスタは、半導体基板の活性領域の側方を囲む素子分離領域と、上記活性領域の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記活性領域のうち上記ゲート電極の側方下に位置する領域に設けられた不純物拡散層とを備え、上記抵抗体は、上記素子分離領域の上に設けられ、シリコンを含む抵抗体と、上記抵抗体の上の少なくとも一部を覆う絶縁膜とを備え、少なくとも上記ゲート電極の上には、上記絶縁膜が設けられていないことを特徴とする。
【００１２】
このような構造を有する半導体装置を製造する工程では、不純物拡散層の活性化のための熱処理を、抵抗体の上の少なくとも一部を絶縁膜によって覆い、ゲート電極の上を露出させた状態で行うことができる。抵抗体の少なくとも一部が絶縁膜によって覆われているため、熱処理の際に、不純物拡散層の不純物が抵抗体の方にオートドープすることによって抵抗値がばらつくのを防止することができる。かつ、従来のように、熱処理の際に絶縁膜が半導体基板の上方全体を覆っていないため、従来よりもゲート絶縁膜に係る応力を低減でき、特に、ゲート電極の上が絶縁膜等によって覆われていないため、ゲート絶縁膜が破壊されるのを防止することができる。
【００１３】
上記絶縁膜は、上記抵抗体の上面および側面を覆っていることが好ましく、この場合には、確実に不純物のオートドープを防止することができる。
【００１４】
上記ゲート電極の上には、シリサイド膜が設けられていることが好ましい。この場合には、絶縁膜が、不純物活性化のための熱処理工程において、抵抗体に不純物がオートドープするのを防止する膜として働き、かつ、シリサイド化の工程において、非シリサイド領域を保護するマスクとして働くことができる。これにより、工程の簡略化が可能となる。
【００１５】
上記不純物拡散層はソース領域及びドレイン領域を含み、上記ドレイン領域の一部の領域の上には、絶縁膜が設けられていてもよい。この構造を有する半導体装置の製造工程において、絶縁膜を形成した状態でシリサイド化を行うと、ドレイン領域の上において絶縁膜が設けられている領域にはシリサイド層が形成されない。これにより、ＭＩＳトランジスタのゲート電極に大きな電圧が印加した場合にもＭＩＳトランジスタが破壊されるのを防止することができる。なお、ドレイン領域の上の絶縁膜は、抵抗素子の上の絶縁膜と同工程で形成したものであることが好ましい。
【００１６】
本発明の半導体装置の製造方法は、半導体基板の活性領域の側方を囲む素子分離領域を形成する工程（ａ）と、上記工程（ａ）の後に、上記活性領域の上にゲート絶縁膜を形成する工程（ｂ）と、上記工程（ｂ）の後に、上記ゲート絶縁膜の上にゲート電極を形成する工程（ｃ）と、上記工程（ａ）の後に、上記素子分離領域の上にシリコンを含む抵抗体を形成する工程（ｄ）と、上記工程（ｃ）の後に、上記活性領域のうち上記ゲート電極の側方下に位置する領域に、不純物をイオン注入して不純物拡散層を形成する工程（ｅ）と、上記工程（ｄ）の後に、上記抵抗体の少なくとも一部の上を覆い、上記ゲート電極の上を覆わない絶縁膜を形成する工程（ｆ）と、上記工程（ｆ）の後に、上記不純物拡散層の上記不純物を活性化するための熱処理を行う工程（ｇ）とを備えることを特徴とする。
【００１７】
これにより、工程（ｇ）では、抵抗体の少なくとも一部が絶縁膜によって覆われているため、熱処理の際に、不純物拡散層の不純物が抵抗体の方にオートドープするのを防止することができるため、抵抗値のばらつきの少ない半導体装置を形成することができる。かつ、従来のように、熱処理の際に絶縁膜が半導体基板の上方全体を覆っていないため、従来よりもゲート絶縁膜に係る応力を低減でき、特に、ゲート電極の上が絶縁膜等によって覆われていないため、ゲート絶縁膜が破壊されるのを防止することができ、信頼性の高い半導体装置を形成することができる。
【００１８】
上記工程（ｆ）では、上記絶縁膜によって上記抵抗体の上面および側面を覆っていることが好ましく、この場合には、確実に不純物のオートドープを防止することができる。
【００１９】
上記工程（ｆ）では、上記半導体基板の上方全体に上記絶縁膜を形成した後、上記絶縁膜のうち上記ゲート電極の上に位置する部分を除去することが好ましい。
【００２０】
上記工程（ｆ）の後に、上記半導体基板の上方に金属膜を形成した後熱処理を行うことにより、少なくとも上記ゲート電極の上にシリサイド膜を形成する工程をさらに備えることが好ましい。この場合には、絶縁膜が、工程（ｇ）において抵抗体に不純物がオートドープするのを防止する膜として働き、かつ、シリサイド形成工程において、非シリサイド領域を保護するマスクとして働くことができる。これにより、工程の簡略化が可能となる。
【００２１】
上記不純物拡散層はソース領域及びドレイン領域を含み、上記工程（ｆ）では、上記絶縁膜のうち上記ドレイン領域においてコンタクト形成領域を除く部分の上に位置する部分を残すことが好ましい。この場合には、シリサイド形成工程において、絶縁膜を形成した状態でシリサイド化を行うと、ドレイン領域の上において絶縁膜が設けられている領域にはシリサイド層が形成されない。これにより、ＭＩＳトランジスタのゲート電極に大きな電圧が印加した場合にもＭＩＳトランジスタが破壊されるのを防止することができる。
【発明の効果】
【００２２】
本発明によれば、抵抗体の上が絶縁膜によって覆われ、ＭＩＳトランジスタのゲート電極の上に絶縁膜が設けられていない状態で不純物活性化のための熱処理を行うため、抵抗体に不純物が拡散することによる抵抗値のばらつきを抑制すると共に、ＭＩＳトランジスタのゲート絶縁膜の破壊を防止することができる。
【発明を実施するための最良の形態】
【００２３】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。図１には、左側から、第１のＰＭＩＳトランジスタ形成領域（第１ＰＭＩＳ領域）PTr1と、第２のＰＭＩＳトランジスタ形成領域（第２ＰＭＩＳ領域）PTr2と、第３のＰＭＩＳトランジスタ形成領域（第３ＰＭＩＳ領域）PTr3と、ＮＭＩＳトランジスタ形成領域（ＮＭＩＳ領域）NTrと、抵抗形成領域（抵抗領域）Rとが順次示してある。そして、半導体基板１のうち第１ＰＭＩＳ領域PTr1、第２ＰＭＩＳ領域PTr2及び第３ＰＭＩＳ領域PTr3に配置する領域にはＮ型ウェル領域２ａが設けられ、半導体基板１のうちＮＭＩＳ領域NTr及び抵抗領域Ｒに配置する領域には、Ｐ型ウェル領域２ｂが形成されており、半導体基板１における各領域の活性領域はシャロートレンチ型の素子分離領域３によって分離されている。各トランジスタ領域PTr1〜PTr3, NTrに設けられるトランジスタとしては種々の組み合わせが想定されるが、本実施形態では、第１ＰＭＩＳ領域PTr1には内部回路用保護回路のトランジスタを、第２ＰＭＩＳ領域PTr2には周辺回路用保護回路のトランジスタを、第３ＰＭＩＳ領域PTr3及びＮＭＩＳ領域NTrには内部回路となるロジック回路のトランジスタを設ける場合を例として、各トランジスタにおけるトランジスタサイズや不純物濃度等の説明を行う。
【００２４】
第１ＰＭＩＳ領域PTr1には第１のＰＭＩＳトランジスタ３１が設けられ、第１のＰＭＩＳトランジスタ３１は、半導体基板１の上に設けられ、相対的に膜厚の薄いゲート絶縁膜４ａと、ゲート絶縁膜４ａの上に設けられたゲート電極５ａと、ゲート電極５ａの側面上に設けられた第１のサイドウォール８と、ゲート電極５ａの側面上に第１のサイドウォール８を挟んで設けられた第２のサイドウォール１５と、半導体基板１のうちゲート電極５ａの側方下に位置する領域に設けられた低濃度Ｐ型拡散層（Ｐ型エクステンション領域またはＰ型ＬＤＤ領域）１３と、半導体基板１のうち低濃度Ｐ型拡散層１３の下に位置する領域に低濃度Ｐ型拡散層１３と接して設けられたＮ型ポケット拡散層１４と、半導体基板１のうち第２のサイドウォール１５の側方下に位置する領域に設けられた高濃度Ｐ型ソース１９Ｓ・ドレイン領域１９Ｄとを備えている。第１のＰＭＩＳトランジスタ３１においては、ゲート電極５ａの上および高濃度Ｐ型ソース領域１９Ｓの上にはシリサイド層２４が設けられているが、高濃度Ｐ型ドレイン領域１９Ｄの上にはシリサイド層が設けられていない。
【００２５】
第２ＰＭＩＳ領域PTr2には第２のＰＭＩＳトランジスタ３２が設けられ、第２のＰＭＩＳトランジスタ３２は、半導体基板１の上に設けられた相対的に膜厚の厚いゲート絶縁膜４ｂと、ゲート絶縁膜４ｂの上に設けられたゲート電極５ｂと、ゲート電極５ｂの側面上に設けられた第１のサイドウォール８と、ゲート電極５ｂの側面上に第１のサイドウォール８を挟んで設けられた第２のサイドウォール１５と、半導体基板１のうちゲート電極５ｂの側方下に位置する領域に設けられた低濃度Ｐ型拡散層（Ｐ型エクステンション領域またはＰ型ＬＤＤ領域）７と、半導体基板１のうち低濃度Ｐ型拡散層７の下に位置する領域に低濃度Ｐ型拡散層７と接して設けられ、低濃度Ｐ型拡散層７よりも不純物濃度の低い極低濃度Ｐ型拡散層１７と、半導体基板１のうち第２のサイドウォール１５の側方下に位置する領域に設けられた高濃度Ｐ型拡散層（高濃度Ｐ型ソース・ドレイン領域）１９とを備えている。第２のＰＭＩＳトランジスタ３２においては、ゲート電極５ｂ及びソース・ドレイン領域となる高濃度Ｐ型拡散層１９の上にはシリサイド層が設けられていない。また、第２のＰＭＩＳトランジスタ３２の低濃度Ｐ型拡散層７は、第１のＰＭＩＳトランジスタ３１の低濃度Ｐ型拡散層１３よりも不純物濃度が低い。
【００２６】
第３ＰＭＩＳ領域PTr3には第３のＰＭＩＳトランジスタ３３が設けられ、第３のＰＭＩＳトランジスタ３３は、半導体基板１上に設けられた相対的に膜厚の薄いゲート絶縁膜４ｃと、ゲート絶縁膜４ｃ上に設けられたゲート電極５ｃと、ゲート電極５ｃの側面上に設けられた第１のサイドウォール８と、ゲート電極５ｃの側面上に第１のサイドウォール８を挟んで設けられた第２のサイドウォール１５と、半導体基板１のうちゲート電極５ｃの側方下に位置する領域に設けられた低濃度Ｐ型拡散層１３と、半導体基板１のうち低濃度Ｐ型拡散層１３の下に位置する領域に、低濃度Ｐ型拡散層１３と接して設けられたＮ型ポケット拡散層１４と、半導体基板１のうち第２のサイドウォール１５の側方下に位置する領域に設けられた高濃度Ｐ型拡散層（高濃度Ｐ型ソース・ドレイン領域）１９と、ゲート電極５ｃ及びソース・ドレイン領域となる高濃度Ｐ型拡散層１９の上に設けられたコバルトシリサイド膜２４とを備えている。
【００２７】
ＮＭＩＳ領域NTrにはＮＭＩＳトランジスタ３４が設けられ、ＮＭＩＳトランジスタ３４は、半導体基板１の上に設けられた相対的に膜厚の薄いゲート絶縁膜４ｄと、ゲート絶縁膜４ｄの上に設けられたゲート電極５ｄと、ゲート電極５ｄの側面上に設けられた第１のサイドウォール８と、ゲート電極５ｄの側面上に第１のサイドウォール８を挟んで設けられた第２のサイドウォール１５と、半導体基板１のうちゲート電極５ｄの側方下に位置する領域に設けられた低濃度Ｎ型拡散層（Ｎ型エクステンション領域又はＮ型ＬＤＤ領域）１０と、半導体基板１のうち低濃度Ｎ型拡散層１０の下に位置する領域に、低濃度Ｎ型拡散層と接して設けられたＰ型ポケット拡散層１１と、半導体基板１のうち第２のサイドウォール１５の側方下に位置する領域に設けられた高濃度Ｎ型拡散層（高濃度Ｎ型ソース・ドレイン領域）２１と、ゲート電極５ｄ及びソース・ドレイン領域となる高濃度Ｎ型拡散層２１の上に設けられたコバルトシリサイド膜２４とを備えている。
【００２８】
抵抗領域Rには、素子分離領域３の上に配置する抵抗体５ｅと、抵抗体５ｅの側面上に配置する第１のサイドウォール８と、抵抗体５ｅの側面上に第１のサイドウォール８を挟んで配置する第２のサイドウォール１５とが設けられている。抵抗領域Rでは、抵抗体５ｅの上にシリサイド層が設けられていない。
【００２９】
そして、シリサイドが設けられていない第１ＰＭＩＳ領域PTr1のドレイン領域１９Ｄの上や第２ＰＭＩＳ領域PTr2のゲート電極５ｂおよび高濃度Ｐ型拡散層１９の上や、抵抗領域Rにおける抵抗体５ｅの上は、シリコン酸化膜２２によって覆われている。さらに、半導体基板１の上にはゲート電極５ａ〜５ｄや抵抗体５ｅを覆う層間絶縁膜２５が設けられ、層間絶縁膜２５を貫通し、各拡散層やコバルトシリサイド膜に到達するコンタクトプラグ２６と、層間絶縁膜２５上にコンタクトプラグ２６に接する配線層２７とが設けられている。
【００３０】
次に、本実施形態の半導体装置の製造方法について、図面を参照しながら説明する。図２（ａ）, （ｂ）〜図６は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３１】
本実施形態の半導体装置の製造方法では、まず、図２（ａ）に示す工程で、半導体基板１にＮ型ウェル領域２ａ及びＰ型ウェル領域２ｂを形成した後、半導体基板１の一部を除去して絶縁膜で埋めることによりシャロートレンチ型の素子分離領域（ＳＴＩ分離領域）３を形成する。その後、第１ＰＭＩＳ領域PTr1、第３ＰＭＩＳ領域PTr3及びＮＭＩＳ領域NTrにおける活性領域の上には、厚さ２ｎｍのゲート絶縁膜４ａ，４ｃ，４ｄを同時に形成する。また、第２ＰＭＩＳ領域PTr2における半導体基板１からなる活性領域上には、厚さ７ｎｍのゲート絶縁膜４ｂを形成する。ゲート絶縁膜４ａ，４ｃ，４ｄよりも膜厚の厚いゲート絶縁膜４ｂは、その一部をゲート絶縁膜４ａ，４ｃ，４ｄと同時に形成して足りない膜厚分を別途形成してもよいし、その全体をゲート絶縁膜４ａ，４ｃ，４ｄの形成工程とは別の工程で形成してもよい。その後、基板上に厚さ２００ｎｍのポリシリコン膜（図示せず）を形成した後、フォトリソグラフィ及びドライエッチングを用いてポリシリコン膜をパターニングする。これにより、第１ＰＭＩＳ領域PTr1にはゲート絶縁膜４ａ上にゲート電極５ａを形成し、第２ＰＭＩＳ領域PTr2にはゲート絶縁膜４ｂ上にゲート電極５ｂを形成し、第３ＰＭＩＳ領域PTr3にはゲート絶縁膜４ｃ上にゲート電極５ｃを形成し、ＮＭＩＳ領域NTrにはゲート絶縁膜４ｄ上にゲート電極５ｄを形成し、抵抗領域Rには素子分離領域上に抵抗体５ｅを形成する。その後、半導体基板１の上に、第２ＰＭＩＳ領域PTr2に開口を有し、第１ＰＭＩＳ領域PTr1、第３ＰＭＩＳ領域PTr3、ＮＭＩＳ領域NTr及び抵抗領域Rを覆うレジスト６を形成する。その状態で、第２ＰＭＩＳ領域PTr2の活性領域に、ゲート電極５ｂ及びレジスト６をマスクにして、ｐ型不純物であるＢＦ2イオンを、加速エネルギー４５ＫｅＶ、ドーズ量１．２×１０13ions/cm2、ＴＩＬＴ角７°の注入条件で４回転注入することにより、低濃度Ｐ型拡散層７を形成する。
【００３２】
次に、図２（ｂ）に示す工程で、レジスト６を除去した後、基板上に厚さ１３ｎｍのシリコン酸化膜（図示せず）を形成し、シリコン酸化膜をエッチバックして各ゲート電極５ａ、５ｂ、５ｃ、５ｄ及び抵抗体５ｅの側面上に、オフセット用の第１のサイドウォール８を形成する。その後、半導体基板１の上に、ＮＭＩＳ領域NTr及び抵抗領域Rに開口を有し、第１ＰＭＩＳ領域PTr1、第２ＰＭＩＳ領域PTr2及び第３ＰＭＩＳ領域PTr3を覆うレジスト９を形成する。その後、ＮＭＩＳ領域NTrの活性領域に、ゲート電極５ｄ、第１のサイドウォール８及びレジスト９をマスクにして、ｎ型不純物であるヒ素イオンを、加速エネルギー５ＫｅＶ、ドーズ量２．０×１０14ions/cm2、ＴＩＬＴ角０°の注入条件で４回転注入することにより、低濃度Ｎ型拡散層１０を形成する。続けて、ＮＭＩＳ領域NTrの活性領域に、ゲート電極５ｄ、第１のサイドウォール８及びレジスト９をマスクにして、ｐ型不純物であるボロンイオンを、加速エネルギー１２ＫｅＶ、ドーズ量７．０×１０12ions/cm2、ＴＩＬＴ角２５°の注入条件で４回転注入することにより、Ｐ型ポケット拡散層１１を形成する。このとき、抵抗体５ｅ中にもヒ素イオン及びボロンイオンが注入されるが、ボロンイオンのドーズ量よりもヒ素イオンのドーズ量が１桁以上多いため、抵抗体５ｅはＮ型となる。
【００３３】
次に、図３（ａ）に示す工程で、レジスト９を除去した後、半導体基板１の上に、第１ＰＭＩＳ領域PTr1及び第３ＰＭＩＳ領域PTr3に開口を有し、第２ＰＭＩＳ領域PTr2、ＮＭＩＳ領域NTr及び抵抗領域Rを覆うレジスト１２を形成する。その後、第１ＰＭＩＳ領域PTr1及び第３ＰＭＩＳ領域PTr3の活性領域に、ゲート電極５ａ, ５ｃ、第１のサイドウォール８及びレジスト１２をマスクにして、ｐ型不純物であるボロンイオンを、加速エネルギー０．７ＫｅＶ、ドーズ量１．８×１０14ions/cm2、ＴＩＬＴ角０°の注入条件で注入し、低濃度Ｐ型拡散層１３を形成する。続けて、第１ＰＭＩＳ領域PTr1及び第３ＰＭＩＳ領域PTr3の活性領域に、ゲート電極５ａ, ５ｃ、第１のサイドウォール８及びレジスト１２をマスクにして、ｎ型不純物であるヒ素イオンを、加速エネルギー７０ＫｅＶ、ドーズ量７．０×１０12ions/cm2、ＴＩＬＴ角２５°の注入条件で４回転注入することにより、Ｎ型ポケット拡散層１４を形成する。
【００３４】
次に、図３（ｂ）に示す工程で、レジスト１２を除去した後、基板上に厚さ６０ｎｍのシリコン窒化膜（図示せず）を形成した後、シリコン窒化膜をエッチバックすることにより、各ゲート電極５ａ, ５ｂ, ５ｃ,  ５ｄ及び抵抗体５ｅの側面上に、第１のサイドウォール８を挟んで第２のサイドウォール１５を形成する。その後、基板上に、第２ＰＭＩＳ領域PTr2に開口を有し、第１ＰＭＩＳ領域PTr1、第３ＰＭＩＳ領域PTr3、ＮＭＩＳ領域NTr及び抵抗領域Rを覆うレジスト１６を形成する。その後、第２ＰＭＩＳ領域PTr2の活性領域に、ゲート電極５ｂ、第１のサイドウォール８、第２のサイドウォール１５及びレジスト１６をマスクにして、ｐ型不純物であるボロンイオンを、加速エネルギー１５ＫｅＶ、ドーズ量７．５×１０12ions/cm2、ＴＩＬＴ角７°の注入条件で４回転注入することにより、極低濃度Ｐ型拡散層１７を形成する。
【００３５】
次に、図４（ａ）に示す工程で、レジスト１６を除去した後、半導体基板１の上に、第１ＰＭＩＳ領域PTr1、第２ＰＭＩＳ領域PTr2及び第３ＰＭＩＳ領域PTr3に開口を有し、ＮＭＩＳ領域NTr及び抵抗領域Rを覆うレジスト１８を形成する。その後、第１ＰＭＩＳ領域PTr1、第２ＰＭＩＳ領域PTr2及び第３ＰＭＩＳ領域PTr3の活性領域に、ゲート電極５ａ、５ｂ、５ｃ、第１のサイドウォール８、第２のサイドウォール１５及びレジスト１８をマスクにして、ｐ型不純物であるボロンイオンを、加速エネルギー３ＫｅＶ、ドーズ量３．６×１０15ions/cm2、ＴＩＬＴ角７°の注入条件で注入することにより、各領域に高濃度Ｐ型拡散層（高濃度Ｐ型ソース・ドレイン領域）１９を形成する。
【００３６】
次に、図４（ｂ）に示す工程で、レジスト１８を除去した後、基板上に、ＮＭＩＳ領域NTr及び抵抗領域Rに開口を有し、第１ＰＭＩＳ領域PTr1、第２ＰＭＩＳ領域PTr2及び第３ＰＭＩＳ領域PTr3を覆うレジスト２０を形成する。その後、ＮＭＩＳ領域NTrの活性領域に、ゲート電極５ｄ、第１のサイドウォール８、第２のサイドウォール１５及びレジスト２０をマスクにして、ｎ型不純物であるヒ素イオンを、加速エネルギー２０ＫｅＶ、ドーズ量３．０×１０14ions/cm2、ＴＩＬＴ角７°の注入条件で注入し、続いて、ｎ型不純物であるヒ素イオンを、加速エネルギー５０ＫｅＶ、ドーズ量１．２５×１０15ions/cm2、ＴＩＬＴ角７°の注入条件で４回転注入し、さらにｎ型不純物であるリンイオンを、加速エネルギー４０ＫｅＶ、ドーズ量２．５×１０12ions/cm2、ＴＩＬＴ角７°の注入条件で注入することにより、高濃度Ｎ型拡散層（高濃度Ｎ型ソース・ドレイン領域）２１を形成する。
【００３７】
次に、図５（ａ）に示す工程で、レジスト２０を除去した後、半導体基板１の上に、ＣＶＤ法を用いて、堆積温度４５０℃で不純物を含まない厚さ５０ｎｍのシリコン酸化膜２２を形成する。
【００３８】
次に、図５（ｂ）に示す工程で、シリコン酸化膜２２上に、第１ＰＭＩＳ領域PTr1のゲート電極５ａからソース領域１９Ｓに亘る領域、第３ＰＭＩＳ領域PTr3及びＮＭＩＳ領域NTrを含むシリサイド形成領域に開口を有し、第１ＰＭＩＳ領域PTr1のドレイン領域１９Ｄ、第２ＰＭＩＳ領域PTr2及び抵抗形成領域Rを含む非シリサイド形成領域を覆うレジスト２３を形成する。その後、レジスト２３をマスクにして、ウェットエッチ法を用いてシリサイド形成領域のシリコン酸化膜２２を選択的に除去する。これにより、非シリサイド形成領域はシリコン酸化膜２２で覆われ、シリサイド形成領域のゲート電極５ａ, ５ｃ, ５ｄ、第１ＰＭＩＳ領域PTr1におけるソース領域１９Ｓ、第３ＰＭＩＳ領域PTr3における高濃度Ｐ型拡散層１９及びＮＭＩＳ領域NTrの高濃度Ｎ型拡散層２１が露出した状態となる。
【００３９】
次に、図６に示す工程で、レジスト２３を除去した後、各拡散層の不純物を活性化するために、熱処理温度１０３０℃、熱処理時間１０秒の熱処理条件で短時間熱処理（ＲＴＡ）を行う。
【００４０】
その後、基板上に厚さ９ｎｍのコバルト膜（図示せず）を形成した後、窒素雰囲気中で４７０℃６０秒の第１の熱処理（ＲＴＡ）を行うことにより、ゲート電極５ａ, ５ｃ, ５ｄとコバルトを反応させ、また、第１ＰＭＩＳ領域PTr1におけるソース領域１９Ｓ、第３ＰＭＩＳ領域PTr3の高濃度Ｐ型拡散層１９及びＮＭＩＳ領域NTrの高濃度Ｎ型拡散層２１において露出しているシリコンとコバルトとを反応させて、コバルトシリサイド膜（図示せず）を形成する。その後、シリコン酸化膜２２や素子分離領域３などの領域上に未反応で残存しているコバルト膜を、塩酸と過酸化水素水からなる混合液で選択的に除去する。その後、窒素雰囲気中で７５０℃６０秒の第２の熱処理（ＲＴＡ）を行うことにより、ゲート電極５ａ, ５ｃ、５ｄ、第１ＰＭＩＳ領域PTr1におけるソース領域１９Ｓ、第３ＰＭＩＳ領域PTr3の高濃度Ｐ型拡散層１９及びＮＭＩＳ領域NTrの高濃度Ｎ型拡散層２１の上にコバルトシリサイド膜２４を形成する。
【００４１】
その後、半導体基板１の上に層間絶縁膜２５（図１に示す）を形成した後、層間絶縁膜２５に、ＭＩＳトランジスタ３１〜３４の高濃度Ｐ型拡散層１９やシリサイド層２４と、抵抗体３５の抵抗体５ｅとに到達するコンタクトホール（図示せず）を形成し、金属膜を埋め込んでコンタクトプラグ２６（図１に示す）を形成する。その後、層間絶縁膜２５上に、各コンタクトプラグ２６に接続される配線層２７（図１に示す）を形成する。これにより、本実施形態の半導体装置の製造工程が完了する。
【００４２】
本実施形態では、図６に示す工程で、抵抗素子５ｅの上をシリコン酸化膜２２で覆った状態で不純物を活性化させるための熱処理を行うことにより、各不純物拡散層に含まれる不純物が抵抗体５ｅ内にオートドープするのを防止することができる。また、従来とは異なって半導体基板１の上全体がシリコン酸化膜２２に覆われていないため、シリコン酸化膜２２から半導体基板１に及ぼされるストレスが低減される。特に、ゲート電極５ａ, ５ｃ, ５ｄの上に絶縁膜が設けられていないため、ゲート電極５ａ, ５ｃ, ５ｄの方からゲート絶縁膜４ａ，４ｃ，４ｄに及ぼされるストレスが低減され、従来では発生していた膜厚の薄いゲート絶縁膜４ａ，４ｃ，４ｄの破壊を防止することができる。
【００４３】
ところで、本実施形態では、第１ＰＭＩＳトランジスタ３１が内部回路用保護回路のトランジスタであり、第２ＰＭＩＳトランジスタ３２が周辺回路用保護回路のトランジスタである場合を例として説明した。一般に、内部回路用保護回路や周辺回路用保護回路の各トランジスタはシリサイド化しないが、内部回路や周辺回路の各トランジスタはシリサイド化する。上述の説明では、非シリサイド領域である第２ＰＭＩＳトランジスタ３２の上の全体をシリコン酸化膜２２で覆ってシリサイド化していないのに対し、同じく非シリサイド領域である第１のＰＭＩＳトランジスタ３１のゲート電極５ａの上をシリサイド化している。これは次の理由による。
【００４４】
一般的に、内部回路用保護回路は、外部からのサージから内部回路を保護する目的で設けられており、内部回路用保護回路におけるトランジスタのゲートには、突発的に大きな電圧が印加される。仮に内部回路用保護回路の第１のＰＭＩＳトランジスタ３１におけるドレイン領域１９Ｄの上にシリサイド層が形成されていたとすると、ゲート電極５ａに大きな電圧が印加したときにトランジスタが破壊されてしまう。これを防止するためにはドレイン領域１９Ｄの上にはシリサイド層を設けない必要があるため、シリサイド化工程では、ドレイン領域１９Ｄの上をシリコン酸化膜２２によって覆う。つまり、シリサイド化工程の前に行う熱処理時にも、ドレイン領域１９Ｄの上をシリコン酸化膜２２で覆っていることとなる。ところが一方では、ゲート電極５ａの上をシリコン酸化膜等で覆った状態で熱処理を行うとゲート絶縁膜の破壊が生じるおそれがある。それを防止するため、熱処理を行う時点では、ゲート電極５ａの上を露出し、Ｐ型高濃度不純物活性層１９のうちのドレイン領域１９Ｄの上をシリコン酸化膜２２で覆うこととした。なお、これについては、後に第１の実施形態の変形例において詳述する。
【００４５】
一方、一般に、周辺回路用保護回路のトランジスタのゲート絶縁膜は内部回路や内部回路用保護回路といった他の回路のトランジスタのゲート絶縁膜よりも厚い。したがって、第２のＰＭＩＳトランジスタ３２のゲート電極５ｂの上をシリコン酸化膜２２で覆った状態で熱処理を行っても、ゲート絶縁膜４ｂは破壊されにくい。以上の理由から、第２のＰＭＩＳトランジスタ３２の上全体はシリコン酸化膜２２によって覆われている。
【００４６】
なお、本実施形態では、シリコン酸化膜２２を残存させたまま層間絶縁膜２５を形成したが、コバルトシリサイド膜２４を形成した後、シリコン酸化膜２２を選択的に除去してもよい。
【００４７】
（第１の実施形態の変形例）
以下に、第１の実施形態の変形例について、図面を参照しながら説明する。第１の実施形態では、トランジスタPTr1〜PTr3, NTrを設けたが、本変形例では１つのトランジスタと抵抗体とを設ける場合について説明する。なお、抵抗体の構成は第１の実施形態で述べたものと同様であるので、図示及び説明を省略する。
【００４８】
本変形例の製造工程では、まず、第１の実施形態の図２（ａ）〜図５（ａ）と同様の方法によって、図７（ａ）に示す素子分離領域３で囲まれた活性領域３０の上に、ゲート絶縁膜４ａａ及びゲート電極５ａａを形成した後、低濃度Ｐ型拡散層１３、Ｎ型ポケット拡散層１４、第１のサイドウォール８、第２のサイドウォール１５及び高濃度Ｐ型拡散層１９を順次形成する。ここで、ゲート電極５ａａの両側方下に配置する高濃度Ｐ型拡散層１９のうち、向かって右側に配置する方が高濃度ドレイン領域１９Ｄとなり、向かって左側、つまり素子分離領域３とゲート電極５ａａとの間に位置する拡散層が高濃度ソース領域１９Ｓとなる。その後、図５（ａ）に示す工程と同様に、基板上にシリコン酸化膜２２を形成する。
【００４９】
次に、図５（ｂ）と同様の方法によって、高濃度ドレイン領域１９Ｄを覆うレジスト（図示せず）を形成する。このとき形成するレジストには、高濃度ドレイン領域１９Ｄのうち後にドレインコンタクト２６Ｄ（図７（ｂ）に示す）と接触させる領域であるドレインコンタクト形成領域２８を露出する開口を形成しておく。その状態で、レジストをマスクにしてシリコン酸化膜２２のエッチングを行うことにより、ゲート電極５ａａ、高濃度ソース領域１９Ｓ及びドレインコンタクト形成領域２８の上のシリコン酸化膜２２を除去し、高濃度ドレイン領域１９Ｄ上のうちドレインコンタクト２６Ｄと接触する領域を除く領域にシリコン酸化膜２２を残す。その後、各拡散層の不純物を活性化するための熱処理温度１０３０℃、熱処理時間１０秒の熱処理条件で短時間熱処理（ＲＴＡ）を行う。
【００５０】
その後、図７（ｂ）に示すように、第１の実施形態と同様な方法によって、コバルトシリサイド膜２４、層間絶縁膜２５、ソースコンタクトプラグ２６Ｓ、ドレインコンタクトプラグ２６Ｄ及び配線層２７を順次形成してＰＭＩＳトランジスタ３６を形成する。
【００５１】
本変形例では、ゲート電極５ａａの上を露出し、高濃度ドレイン領域１９Ｄのうちドレインコンタクト形成領域２８を除く部分をシリコン酸化膜２２で覆った状態で熱処理及びシリサイド化を行う。これにより、ゲート絶縁膜４ａａが破壊されるのを防止することができる。さらに、高濃度ドレイン領域１９Ｄのうちシリコン酸化膜２２で覆われた領域の上がシリサイド化されないため、ゲート電極５ａａに大きな電圧が印加したときにトランジスタが破壊されるのを防止することができる。
【産業上の利用可能性】
【００５２】
以上説明したように、本発明は、ＭＩＳトランジスタと抵抗体とを有する半導体装置を形成する方法等に有用である。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】（ａ）, （ｂ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】（ａ）, （ｂ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】（ａ）, （ｂ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】（ａ）, （ｂ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】（ａ）, （ｂ）は、第１の実施形態の変形例の製造工程を示す平面図及び断面図である。
【図８】（ａ）〜（ｃ）は、従来において、ＮＭＩＳトランジスタ及び抵抗体を有する半導体装置の製造工程を示す断面図である。
【符号の説明】
【００５４】
１                    半導体基板
２ａ                  Ｎ型ウェル領域
２ｂ                  Ｐ型ウェル領域
３                    素子分離領域
４ａ〜４ｄ, ４ａａ    ゲート絶縁膜
５ａ〜５ｄ, ５ａａ    ゲート電極
５ｅ                  抵抗体
６                    レジスト
７                    低濃度Ｐ型拡散層
８                    第１のサイドウォール
９                    レジスト
１０                    低濃度Ｎ型拡散層
１１                    Ｐ型ポケット拡散層
１２                    レジスト
１３                    低濃度Ｐ型拡散層
１４                    Ｎ型ポケット拡散層
１５                    第２のサイドウォール
１６                    レジスト
１７                    極低濃度Ｐ型拡散層
１８                    レジスト
１９                    高濃度Ｐ型拡散層
１９Ｄ                  高濃度ドレイン領域
１９Ｓ                  高濃度ソース領域
２０                    レジスト
２１                    高濃度Ｎ型拡散層
２２                    シリコン酸化膜
２３                    レジスト
２４                    コバルトシリサイド膜
２５                    層間絶縁膜
２６                    コンタクトプラグ
２６Ｄ                  ドレインコンタクトプラグ
２６Ｓ                  ソースコンタクトプラグ
２７                    配線層
２８                    ドレインコンタクト形成領域
３１                    第１のＰＭＩＳトランジスタ
３２                    第２のＰＭＩＳトランジスタ
３３                    第３のＰＭＩＳトランジスタ
３４                    ＮＭＩＳトランジスタ
３５                    抵抗体
３６                    ＰＭＩＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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