(57)【要約】【課題】  信号の減衰を招くことなく且つ信号の差動性を保ったまま、電源の低電圧化が図られた差動型論理回路を提供する。【解決手段】  ＭＯＳトランジスタ１１＿１１，１１＿１２からなる第１の差動増幅器１１＿１０と、ＭＯＳトランジスタ１１＿２１，１１＿２２からなる第２の差動増幅器１１＿２０のうちのいずれか一方の差動増幅器を選択する選択信号に応じて中心電位が相互にシフトした２つの相補信号である差動電圧信号Ａ，Ａｂおよび差動電圧信号Ｂ，Ｂｂを生成して、差動増幅器１１＿１０および差動増幅器１１＿２０に入力する。【選択図】        図１
2006041942.tif 000002
【特許請求の範囲】
【請求項１】
共通の電流路を介して電流を流すとともに共通の出力ノードを有する２つの差動増幅器を有する論理部、および、
前記２つの差動増幅器それぞれの論理を決定する第１の信号と、該２つの差動増幅器のうちのいずれか一方の差動増幅器を選択する第２の信号とを入力して、該第２の信号に応じて中心電位が相互にシフトした、該２つの差動増幅器それぞれに入力される２つの相補信号を生成して前記論理部に供給する入力部を備えたことを特徴とする差動型論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動型論理回路に関する。
【背景技術】
【０００２】
従来より、差動型論理回路として、高速動作の要求に適応した電流切換型論理回路（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ  Ｃｉｒｃｕｉｔ：ＣＭＬ回路と称する）が知られている。このＣＭＬ回路は、ＭＯＳトランジスタの非飽和領域で動作するため、高速動作が要求されるセレクタ回路や時分割多重回路（マルチプレクサ）等に好適に用いられる。
【０００３】
図１２は、従来の、セレクタ回路としての差動型論理回路を示す図である。
【０００４】
図１２に示す差動型論理回路１００には、第１の差動増幅器１１０を構成するＭＯＳトランジスタ１１１，１１２と、第２の差動増幅器１２０を構成するＭＯＳトランジスタ１２１，１２２が備えられている。ＭＯＳトランジスタ１１１の一端は、ＭＯＳトランジスタ１２１の一端に接続されるとともに抵抗素子１３１を介して電源Ｖｃｃに接続されている。また、ＭＯＳトランジスタ１１２の一端は、ＭＯＳトランジスタ１２２の一端に接続されるとともに抵抗素子１３２を介して電源Ｖｃｃに接続されている。さらに、ＭＯＳトランジスタ１１１，１１２の各他端はＭＯＳトランジスタ１３３を介して定電流源１４０の一端に接続されるとともに、ＭＯＳトランジスタ１２１，１２２の各他端はＭＯＳトランジスタ１３４を介して定電流源１４０の一端に接続されている。定電流源１４０の他端はグラウンドＧＮＤに接続されている。
【０００５】
第１の差動増幅器１１０には相補信号である信号Ａ，Ａｂが入力される。また、第２の差動増幅器１２０には相補信号である信号Ｂ，Ｂｂが入力される。さらに、ＭＯＳトランジスタ１３３，１３４には相補信号であるセレクト信号Ｓ，Ｓｂが入力される。
【０００６】
ここで、ＭＯＳトランジスタ１３３，１３４にセレクト信号Ｓ，Ｓｂとして‘Ｈ’レベル，‘Ｌ’レベルが入力されると、ＭＯＳトランジスタ１３３，１３４がオン状態，オフ状態になる。これにより、第１の差動増幅器１１０が選択される。選択された第１の差動増幅器１１０に、信号Ａ，Ａｂとして、例えば‘Ｈ’レベル，‘Ｌ’レベルが入力されている場合は、ＭＯＳトランジスタ１１１，１１２がオン状態，オフ状態になり、従って電源Ｖｃｃ→抵抗素子１３１→ＭＯＳトランジスタ１１１→ＭＯＳトランジスタ１３３→定電流源１４０→グラウンドＧＮＤの経路で電流が流れる。このようにして、差動型論理回路１００において、第１の差動増幅器１１０が選択されて、その第１の差動増幅器１１０から出力信号Ｏｕｔ，Ｏｕｔｂとして‘Ｈ’レベル，‘Ｌ’レベルが出力される。
【０００７】
一方、ＭＯＳトランジスタ１３３，１３４にセレクト信号Ｓ，Ｓｂとして‘Ｌ’レベル，‘Ｈ’レベルが入力された場合は、ＭＯＳトランジスタ１３３，１３４がオフ状態，オン状態になり、第２の差動増幅器１２０が選択される。この第２の差動増幅器１２０に、信号Ｂ，Ｂｂとして、例えば‘Ｈ’レベル，‘Ｌ’レベルが入力されている場合は、ＭＯＳトランジスタ１２１，１２２がオン状態，オフ状態になり、従って電源Ｖｃｃ→抵抗素子１３１→ＭＯＳトランジスタ１２１→ＭＯＳトランジスタ１３４→定電流源１４０→グラウンドＧＮＤの経路で電流が流れる。このようにして、第２の差動増幅器１２０が選択されて、その第２の差動増幅器１２０から出力信号Ｏｕｔ，Ｏｕｔｂとして‘Ｈ’レベル，‘Ｌ’レベルが出力される。
【０００８】
このように動作する差動型論理回路１００は、上述したようにセレクト信号Ｓ，Ｓｂで第１，第２の差動増幅器１１０，１２０を選択する単純な選択回路として用いられる以外に、上記セレクト信号Ｓ，Ｓｂに代えて周期的な信号であるクロックを与えることにより、信号Ａ，Ａｂと信号Ｂ，Ｂｂとを時分割に切り換えるマルチプレクサとして、シリアル伝送用途に頻繁に用いられる。
【０００９】
上述した差動型論理回路１００は、電源ＶｃｃとグラウンドＧＮＤとの間に、ＭＯＳトランジスタ１１１（もしくはＭＯＳトランジスタ１１２）とＭＯＳトランジスタ１３３が直列に配置されてなる、いわゆる縦積み（スタック）構成となっている。同様にして、ＭＯＳトランジスタ１２１（もしくはＭＯＳトランジスタ１２２）とＭＯＳトランジスタ１３４も直列に配置されてなる縦積み構成となっている。ここで、縦積み構成された２つ分のＭＯＳトランジスタによる電圧降下は大きく、従って電源Ｖｃｃの低電圧化が困難であるという問題がある。
【００１０】
そこで、この問題を解決するために、縦積み構成されたトランジスタのうちの下側のトランジスタを削除し、代わりにエミッタフォロア技術を利用して第１，第２の差動増幅器を構成するトランジスタのエミッタ側の電位に変化を与えることで電源の低電圧化を図る技術が提案されている（特許文献１参照）。
【００１１】
図１３は、特許文献１に提案された、マルチプレクサとしての差動型論理回路を示す図である。
【００１２】
図１３に示す差動型論理回路２００には、第１の差動増幅器２１０を構成するＮＰＮトランジスタ２１１，２１２と、第２の差動増幅器２２０を構成するＮＰＮトランジスタ２２１，２２２が備えられている。ＮＰＮトランジスタ２１１，２２１の各コレクタは共通接続されて抵抗素子２３１を介して電源Ｖｃｃに接続されている。また、ＮＰＮトランジスタ２１２，２２２の各コレクタも共通接続されて抵抗素子２３２を介して電源Ｖｃｃに接続されている。さらに、ＮＰＮトランジスタ２１１，２１２の各エミッタは共通接続されて抵抗素子２３３を介してグラウンドＧＮＤに接続されるとともに、ＮＰＮトランジスタ２２１，２２２の各エミッタも共通接続されて抵抗素子２３４を介してグラウンドＧＮＤに接続されている。
【００１３】
また、電源ＶｃｃとＮＰＮトランジスタ２１１，２１２の各エミッタが共通接続された接続点との間にＮＰＮトランジスタ２３５が配備されるとともに、電源ＶｃｃとＮＰＮトランジスタ２２１，２２２の各エミッタが共通接続された接続点との間にＮＰＮトランジスタ２３６が配備されている。差動型論理回路２００では、このようなエミッタフォロア構成が採用されている。
【００１４】
第１の差動増幅器２１０には信号Ａ，Ａｂが入力される。また、第２の差動増幅器２２０には信号Ｂ，Ｂｂが入力される。さらに、ＮＰＮトランジスタ２３５，２３６には相補信号であるクロックＣＫ，ＣＫｂが入力される。
【００１５】
ここで、ＮＰＮトランジスタ２３５，２３６に入力されているクロックＣＫ，ＣＫｂが‘Ｈ’レベル，‘Ｌ’レベルにある場合は、ＮＰＮトランジスタ２３５，２３６がオン状態，オフ状態になる。ＮＰＮトランジスタ２３５がオン状態になるため、ノードＭが‘Ｈ’レベルに引き上げられて第１の差動増幅器２１０を構成するＮＰＮトランジスタ２１１，２１２は共にオフ状態になる。一方、ＮＰＮトランジスタ２３６はオフ状態になるため、ノードＮには、第２の差動増幅器２２０を構成するＮＰＮトランジスタ２２１，２２２に入力されている信号Ｂ，Ｂｂが、例えば‘Ｈ’レベル，‘Ｌ’レベルの場合は、ＮＰＮトランジスタ２２１，２２２がオン状態，オフ状態になり、従って電源Ｖｃｃ→抵抗素子２３１→ＮＰＮトランジスタ２２１→抵抗素子２３４→グラウンドＧＮＤの経路で電流が流れる。即ち、第１の差動増幅器２１０がディスエーブルされるとともに第２の差動増幅器２２０がイネーブルされ、この図１３に示す差動型論理回路２００における論理出力Ｖｏは、第２の差動増幅器２２０に入力されている信号Ｂ，Ｂｂに対応して変化することとなる。
【００１６】
また、ＮＰＮトランジスタ２３５，２３６に入力されているクロックＣＫ，ＣＫｂが‘Ｌ’レベル，‘Ｈ’レベルになると、ＮＰＮトランジスタ２３５，２３６がオフ状態，オン状態になるため、今度は逆にノードＮが‘Ｈ’レベルに引き上げられて第２の差動増幅器２２０がディスエーブルされるとともに第１の差動増幅器２１０がイネーブルされ、論理出力Ｖｏは、第１の差動増幅器２１０に入力されている信号Ａ，Ａｂに対応して変化することとなる。
【００１７】
ここで、差動型論理回路２００は、電源ＶｃｃとグラウンドＧＮＤとの間に、１つのＮＰＮトランジスタのみ配置されてなる構成であるため、前述した差動型論理回路１００のように２つ分のトランジスタによる大きな電圧降下はなく、従って電源Ｖｃｃの低電圧化を図ることができる。
【特許文献１】特開平６−２２４７３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上述した特許文献１に提案された技術では、低電圧化を図るにあたり、エミッタフォロア構成が採用される。しかし、エミッタフォロワ構成におけるゲインは１以下であるため、入力された信号は減衰して出力されるという問題がある。
【００１９】
また、エミッタフォロア構成では、差動増幅器を構成する２つのトランジスタ（差動対と称する）への入力信号の大きさに関わらず、エミッタフォロア用のトランジスタの駆動能力は、差動対のエミッタ側を駆動できるように少なくともその差動対の一方のトランジスタの駆動能力よりも大きいことが必要であるという制限がある。
【００２０】
さらに、図１３に示すように、クロックＣＫ（もしくはＣＫｂ）が入力される回路部分は、エミッタ結合論理（ＥＣＬ：Ｅｍｉｔｔｅｒ  Ｃｏｕｐｐｌｅｄ  Ｌｏｇｉｃ）構成になっておらず、このため差動対は差動的に振る舞わないこととなる。即ち、この差動対は、入力される信号Ａ，Ａｂ（もしくはB，Bｂ）の中心電位の絶対値に依存する回路構成である。この差動対において、例えば信号Ａ，Ａｂの中心電位がクロックＣＫの中心電位に比較して上昇してしまったとすると、差動対のエミッタ側におけるクロックＣＫの振幅が少なくともその上昇分よりも大きくないと信号Ａ，Ａｂが入力される差動対には電流が供給され続けてしまうこととなる。このように、特許文献１に提案された差動型論理回路の構成は、信号Ａ，Ａｂ（もしくはＢ，Ｂｂ）の中心電位とクロックＣＫ（もしくはＣＫｂ）の中心電位との相対関係に依存し、相補信号であるクロックＣＫ，ＣＫｂの差分（ＣＫ−ＣＫｂ）のみに依存する差動の振る舞いとは異なってしまうという問題がある。
【００２１】
本発明は、上記事情に鑑み、信号の減衰を招くことなく且つ信号の差動性を保ったまま、電源の低電圧化が図られた差動型論理回路を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成する本発明の差動型論理回路は、
共通の電流路を介して電流を流すとともに共通の出力ノードを有する２つの差動増幅器を有する論理部、および、
上記２つの差動増幅器それぞれの論理を決定する第１の信号と、その２つの差動増幅器のうちのいずれか一方の差動増幅器を選択する第２の信号とを入力して、その第２の信号に応じて中心電位が相互にシフトした、その２つの差動増幅器それぞれに入力される２つの相補信号を生成して上記論理部に供給する入力部を備えたことを特徴とする。
【００２３】
従来の差動型論理回路では、縦積み構成されたトランジスタによる電圧降下を回避して低電圧化を図るために採用したエミッタフォロワ構成におけるゲインは１以下であるため、入力された信号は減衰して出力されてしまう。また、エミッタフォロワ用のトランジスタは、差動増幅器を構成するトランジスタに比較して、充分な駆動能力を持つ必要がある。特に、不充分な駆動能力を持つトランジスタによる振幅の減少の結果として現れる動作の低速化は、差動型論理回路をＭＯＳトランジスタ等の電圧駆動型トランジスタで構成した場合に顕著に現われる。さらに、差動増幅器を構成するトランジスタに入力される信号は差動として振る舞わず、このことは実効的な振幅が差動として振る舞った場合の１／２となってしまったことと等価であり、これを補うために仮に振幅値を２倍にするのでは、低電圧下において振幅を小さくせざるを得ないことと逆行する。
【００２４】
本発明の差動型論理回路は、２つの差動増幅器それぞれの論理を決定する第１の信号と、その２つの差動増幅器のうちのいずれか一方の差動増幅器を選択する第２の信号とを入力し、その第２の信号に応じて中心電位が相互にシフトした２つの相補信号を生成して２つの差動増幅器それぞれに入力するものである。このため、上述したエミッタフォロア構成を採用することなく、縦積み構成されたトランジスタの下側のトランジスタを削除しても、その削除されたトランジスタに割り当てられて差動の振る舞いを行なう選択信号と同等の差動の振る舞いを行なう相補信号が生成されて２つの差動増幅器に入力されることとなる。従って、信号の差動性を保ったまま、また信号の減衰を招くこともなく、電源の低電圧化が図られる。
【発明の効果】
【００２５】
本発明の差動型論理回路によれば、信号の減衰を招くことなく且つ信号の差動性を保ったまま、電源の低電圧化を図ることができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明の実施の形態を説明する。
【００２７】
図１は、本発明の第１実施形態の差動型論理回路を構成する論理部の回路を示す図である。
【００２８】
図１には、本発明の第１実施形態の差動型論理回路１０を構成する論理部１１が示されている。尚、差動型論理回路１０は、この図１に示す論理部１１と、後述する図３に示す入力部１２から構成されてなるセレクタ回路である。
【００２９】
図１に示す差動型論理回路１０を構成する論理部１１には、第１の差動増幅器１１＿１０を構成するＭＯＳトランジスタ１１＿１１，１１＿１２と、第２の差動増幅器１１＿２０を構成するＭＯＳトランジスタ１１＿２１，１１＿２２が備えられている。ＭＯＳトランジスタ１１＿１１の一端は、ＭＯＳトランジスタ１１＿２１の一端に接続されるとともに抵抗素子１１＿３１を介して電源Ｖｃｃに接続されている。また、ＭＯＳトランジスタ１１＿１２の一端は、ＭＯＳトランジスタ１１＿２２の一端に接続されるとともに抵抗素子１１＿３２を介して電源Ｖｃｃに接続されている。さらに、ＭＯＳトランジスタ１１＿１１，１１＿１２の各他端およびＭＯＳトランジスタ１１＿２１，１１＿２２の各他端は共通接続されて、定電流源１１＿４０（本発明にいう共通の電流路の一例に相当）の一端に接続されている。定電流源１１＿４０の他端はグラウンドＧＮＤに接続されている。
【００３０】
第１の差動増幅器１１＿１０には差動電圧信号Ａ，Ａｂが入力されるとともに、第２の差動増幅器１１＿２０には差動電圧信号Ｂ，Ｂｂが入力される。尚、これら差動電圧信号Ａ，Ａｂおよび差動電圧信号Ｂ，Ｂｂが、本発明にいう２つの相補信号の一例に相当する。これらの差動電圧信号Ａ，Ａｂおよび差動電圧信号Ｂ，Ｂｂは、後述する図３に示す入力部１２で生成される。ここで、差動電圧信号Ａ，Ａｂおよび差動電圧信号Ｂ，Ｂｂの中心電位（コモンモードと称する）について図２を参照して説明する。
【００３１】
図２は、２つの差動電圧信号の中心電位を示す図である。
【００３２】
図２には、差動電圧信号Ａ，Ａｂの中心電位（Ａ−Ａｂ）／２と、差動電圧信号Ｂ，Ｂｂの中心電位（Ｂ−Ｂｂ）／２とが示されている。ここで、図１に示す２つの差動増幅器１１＿１０，１１＿２０のうちのいずれの差動増幅器を選択するのかは、これら中心電位（Ａ−Ａｂ）／２，（Ｂ−Ｂｂ）／２の大きさで決定される。図２に示すように、中心電位（Ａ−Ａｂ）／２のほうが中心電位（Ｂ−Ｂｂ）／２よりも大きい場合は、差動電圧信号Ａ，Ａｂが入力されている差動増幅器１１＿１０が選択される。一方、中心電位（Ａ−Ａｂ）／２のほうが中心電位（Ｂ−Ｂｂ）／２よりも小さい場合は、差動電圧信号Ｂ，Ｂｂが入力されている差動増幅器１１＿２０が選択される。
【００３３】
このような中心電位は、差動増幅器１１＿１０，１１＿２０間において差動として振る舞っている。即ち、中心電位（Ａ−Ａｂ）／２や中心電位（Ｂ−Ｂｂ）／２の絶対電位ではなく、これらの電位差によって選択されるという差動の特徴を持っている。
【００３４】
次に、本発明の第１実施形態の差動型論理回路１０を構成する入力部１２について図３を参照して説明する。
【００３５】
図３は、本発明の第１実施形態の差動型論理回路を構成する入力部の回路を示す図である。
【００３６】
図３に示す入力部１２には、差動増幅器１２＿１０を構成するＭＯＳトランジスタ１２＿１１，１２＿１２が備えられている。ＭＯＳトランジスタ１２＿１１の一端は、抵抗素子１２＿２１を介して電源Ｖｃｃに接続されるとともに、ＭＯＳトランジスタ１２＿２４を介してグラウンドＧＮＤに接続されている。また、ＭＯＳトランジスタ１２＿１２の一端は、抵抗素子１２＿２２を介して電源Ｖｃｃに接続されるとともに、ＭＯＳトランジスタ１２＿２５を介してグラウンドＧＮＤに接続されている。さらに、ＭＯＳトランジスタ１２＿１１，１２＿１２の各他端は定電流源１２＿２３を介してグラウンドＧＮＤに接続されている。
【００３７】
また、入力部１２には、差動増幅器１２＿３０を構成するＭＯＳトランジスタ１２＿３１，１２＿３２が備えられている。ＭＯＳトランジスタ１２＿３１の一端は、抵抗素子１２＿４１を介して電源Ｖｃｃに接続されるとともに、ＭＯＳトランジスタ１２＿４４を介してグラウンドＧＮＤに接続されている。また、ＭＯＳトランジスタ１２＿３２の一端は、抵抗素子１２＿４２を介して電源Ｖｃｃに接続されるとともに、ＭＯＳトランジスタ１２＿４５を介してグラウンドＧＮＤに接続されている。さらに、ＭＯＳトランジスタ１２＿３１，１２＿３２の各他端は定電流源１２＿４３を介してグラウンドＧＮＤに接続されている。
【００３８】
このように構成された入力部１２には、図１に示す２つの差動増幅器１１＿１０，１１＿２０それぞれの論理を決定する入力信号Ａｐ，Ａｐｂ，入力信号Ｂｐ，Ｂｐｂ（本発明にいう第１の信号の一例に相当）が入力される。また、２つの差動増幅器１１＿１０，１１＿２０のうちのいずれか一方の差動増幅器を選択する選択信号Ｓ，Ｓｂ（本発明にいう第２の信号の一例に相当）も入力される。
【００３９】
この入力部１２では、入力された選択信号Ｓ，Ｓｂに応じて中心電位が相互にシフトした、２つの差動増幅器１１＿１０，１１＿２０それぞれに入力される２つの差動電圧信号Ａ，Ａｂ，差動電圧信号Ｂ，Ｂｂを生成して、図１に示す論理部１１に供給する。
【００４０】
図４は、図１に示す論理部および図３に示す入力部におけるタイミングを示す図である。
【００４１】
図４に示すように、選択信号Ｓのレベルのほうが選択信号Ｓｂのレベルよりも大きい（Ｓ＞Ｓｂ）区間では、図３に示すＭＯＳトランジスタ１２＿４４，１２＿４５には、ＭＯＳトランジスタ１２＿２４，１２＿２５に流れる電流よりも大きな電流が流れる。このため、抵抗素子１２＿４１，１２＿４２による大きな電圧降下によって差動電圧信号Ｂ，Ｂｂの中心電位が低下する。一方、差動電圧信号Ａ，Ａｂの中心電位は、抵抗素子１２＿２１，１２＿２２に流れる電流のほうが抵抗素子１２＿４１，１２＿４２に流れる電流よりも小さいので、（差動電圧信号Ｂ，Ｂｂの中心電位）＜（差動電圧信号Ａ，Ａｂの中心電位）となる。
【００４２】
これとは逆に、選択信号Ｓのレベルのほうが選択信号Ｓｂのレベルよりも小さい（Ｓ＜Ｓｂ）区間では、（差動電圧信号Ｂ，Ｂｂの中心電位）＞（差動電圧信号Ａ，Ａｂの中心電位）となる。このようにして、Ｓ＞Ｓｂの区間は（Ａ，Ａｂ）が選択され、Ｓ＜Ｓｂの区間は（Ｂ，Ｂｂ）が選択されることになる。
【００４３】
また当然のことながら、この差動型論理回路１０では、入力部１２に入力される選択信号Ｓ，Ｓｂとしてクロックを入力することでマルチプレクサとしての動作を実現することができる。
【００４４】
図５は、マルチプレクサとしての動作におけるタイミングチャート、図６は、マルチプレクサにおける差動電圧信号および出力信号である。
【００４５】
図３に示す入力部１２に、この図５に示す入力信号Ａｐ，Ａｐｂ，Ｂｐ，Ｂｐｂを与える。ここで、入力信号Ａｐ，Ａｐｂ，Ｂｐ，Ｂｐｂを仮に５Ｇｂ／ｓとし、選択信号Ｓ，Ｓｂを５ＧＨｚのクロックとする。これらに適当な遅延差をつけて、図３に示す入力部１２に入力すると、その入力部１２から図６に示す差動電圧信号Ａ，Ａｂ，Ｂ，Ｂｂが出力される。これら差動電圧信号Ａ，Ａｂ，Ｂ，Ｂｂの中心電位の変動周期は、選択信号Ｓ，Ｓｂの変動周期そのものである。このような差動電圧信号Ａ，Ａｂ，Ｂ，Ｂｂを、図１に示す論理部１１に入力すると、選択信号Ｓ，Ｓｂのレベルに応じて中心電位のより高い差動電圧信号が選択されるので、図６に模式的に示したように、差動電圧信号Ａ，Ａｂと差動電圧信号Ｂ，Ｂｂとが交互に選択されることとなり、入力信号Ａｐ，Ａｐｂ，Ｂｐ，Ｂｐｂの倍の速度である１０Ｇｂ／ｓの出力信号Ｏｕｔ，Ｏｕｔｂが得られる。
【００４６】
図７は、本発明の第２実施形態の差動型論理回路を構成する論理部の回路を示す図、図８は、本発明の第２実施形態の差動型論理回路を構成する入力部の回路を示す図である。
【００４７】
この差動型論理回路２０は、図７に示す論理部２１と、図８に示す入力部２２から構成されてなる排他的論理和（ＥＸＯＲ）回路である。
【００４８】
図７に示す差動型論理回路２０を構成する論理部２１には、第１の差動増幅器２１＿１０を構成するＭＯＳトランジスタ２１＿１１，２１＿１２と、第２の差動増幅器２１＿２０を構成するＭＯＳトランジスタ２１＿２１，２１＿２２が備えられている。ＭＯＳトランジスタ２１＿１１の一端は、ＭＯＳトランジスタ２１＿２１の一端に接続されるとともに抵抗素子２１＿３１を介して電源Ｖｃｃに接続されている。また、ＭＯＳトランジスタ２１＿１２の一端は、ＭＯＳトランジスタ２１＿２２の一端に接続されるとともに抵抗素子２１＿３２を介して電源Ｖｃｃに接続されている。さらに、ＭＯＳトランジスタ２１＿１１，２１＿１２の各他端およびＭＯＳトランジスタ２１＿２１，２１＿２２の各他端は共通接続されて、定電流源２１＿４０（本発明にいう共通の電流路の他の一例に相当）の一端に接続されている。定電流源２１＿４０の他端はグラウンドＧＮＤに接続されている。
【００４９】
第１の差動増幅器２１＿１０には差動電圧信号Ａｂ，Ａが入力されるとともに、第２の差動増幅器２１＿２０には差動電圧信号Ａ’，Ａ’ｂが入力される。尚、これら差動電圧信号Ａｂ，Ａおよび差動電圧信号Ａ’，Ａ’ｂが、本発明にいう２つの相補信号の他の一例に相当する。これらの差動電圧信号Ａｂ，Ａおよび差動電圧信号Ａ’，Ａ’ｂは、以下に説明する入力部２２で生成される。
【００５０】
図８に示す入力部２２には、差動増幅器２２＿１０を構成するＭＯＳトランジスタ２２＿１１，２２＿１２が備えられている。ＭＯＳトランジスタ２２＿１１の一端は、抵抗素子２２＿２１を介して電源Ｖｃｃに接続されるとともに、直列接続されたＭＯＳトランジスタ２２＿２５および定電流源２２＿４６を介してグラウンドＧＮＤに接続されている。また、ＭＯＳトランジスタ２２＿１２の一端は、抵抗素子２２＿２２を介して電源Ｖｃｃに接続されるとともに、直列接続されたＭＯＳトランジスタ２２＿２４および定電流源２２＿２６を介してグラウンドＧＮＤに接続されている。また、ＭＯＳトランジスタ２２＿１１，２２＿１２の各他端は定電流源２２＿２３を介してグラウンドＧＮＤに接続されている。
【００５１】
また、入力部２２には、差動増幅器２２＿３０を構成するＭＯＳトランジスタ２２＿３１，２２＿３２が備えられている。ＭＯＳトランジスタ２２＿３１の一端は、抵抗素子２２＿４１を介して電源Ｖｃｃに接続されるとともに、直列接続されたＭＯＳトランジスタ２２＿４４および定電流源２２＿２６を介してグラウンドＧＮＤに接続されている。さらに、ＭＯＳトランジスタ２２＿３２の一端は、抵抗素子２２＿４２を介して電源Ｖｃｃに接続されるとともに、直列接続されたＭＯＳトランジスタ２２＿４５および定電流源２２＿４６を介してグラウンドＧＮＤに接続されている。また、ＭＯＳトランジスタ２２＿３１，２２＿３２の各他端は定電流源２２＿４３を介してグラウンドＧＮＤに接続されている。
【００５２】
このように構成された入力部２２には、図７に示す２つの差動増幅器２１＿１０，２１＿２０それぞれの論理を決定する信号Ａｐ，Ａｐｂ，信号Ａｐ，Ａｐｂ（本発明にいう第１の信号の他の一例に相当）が入力される。また、２つの差動増幅器２１＿１０，２１＿２０のうちのいずれか一方の差動増幅器を選択する信号Ｂ，Ｂｂ（本発明にいう第２の信号の他の一例に相当）が入力される。
【００５３】
この入力部２２では、入力された信号Ｂｂ，Ｂに応じて中心電位が相互にシフトした、２つの差動増幅器２１＿１０，２１＿２０それぞれに入力される２つの差動電圧信号Ａ，Ａｂ，差動電圧信号Ａ’，Ａ’ｂを生成して、図７に示す論理部２１に供給する。
【００５４】
換言すると、入力部２２では、重畳させる差動電圧信号（Ａ，Ａｂ；Ａ’，Ａ’ｂ）の振幅が諸条件下で一定に保てるように、信号Ｂｂ，Ｂを入力して定電流源２２＿２６，２２＿４６に接続する。ここでは、入力信号Ａｐ，Ａｐｂおよび信号Ｂ，Ｂｂという２系統の入力信号があり、主信号および搬送波は差動電圧信号Ａ，Ａｂ；Ａ’，Ａ’ｂ，重畳信号は信号Ｂ，Ｂｂである。このような構成では、信号Ｂ，Ｂｂにより定電流源２２＿２６，２２＿４６への接続の有無が制御される。このため、信号Ｂ，Ｂｂによる重畳波の振幅が諸条件下で一定に保たれ易くなる。
【００５５】
一方、論理部２１では、入力部２２における信号Ａｐおよび信号Ｂがともに‘Ｈ’レベル（Ａｐ＝Ｂ＝‘Ｈ’）の時は、（差動電圧信号Ａ，Ａｂの中心電位）＞（差動電圧信号Ａ’，Ａ’ｂの中心電位）となり、差動電圧信号Ａ，Ａｂが入力されている第１の差動増幅器２１＿１０が選択される。ここで、差動電圧信号Ａが‘Ｈ’レベルであるので出力Ｏｕｔは‘Ｌ’レベルとなる。
【００５６】
また、信号Ａｐおよび信号Ｂがともに‘Ｌ’レベル（Ａｐ＝Ｂ＝‘Ｌ’）の時は、差動電圧信号Ａ’，Ａ’ｂが入力されている第２の差動増幅器２１＿２０が選択される。ここで、差動電圧信号Ａ’が‘Ｌ’レベルであるので出力Ｏｕｔは‘Ｌ’レベルとなる。
【００５７】
さらに、信号Ａｐが‘Ｈ’レベルで信号Ｂが‘Ｌ’レベル（Ａｐ＝‘Ｈ’，Ｂ＝‘Ｌ’）の時は、差動電圧信号Ａ’，Ａ’ｂが入力されている第２の差動増幅器２１＿２０が選択される。ここで、差動電圧信号Ａ’が‘Ｈ’レベルであるので出力Ｏｕｔは‘Ｈ’レベルとなる。
【００５８】
また、信号Ａｐが‘Ｌ’レベルで信号Ｂが‘Ｈ’レベル（Ａｐ＝‘Ｌ’，Ｂ＝‘Ｈ’）の時は、差動電圧信号Ａ，Ａｂが入力されている第１の差動増幅器２１＿１０が選択される。ここで、差動電圧信号Ａが‘Ｌ’レベルであるので出力Ｏｕｔは‘Ｈ’レベルとなる。これらを表１にまとめる。
【００５９】
【表１】
2006041942.tif 000003
【００６０】
表１から明らかなように、この結果は排他的論理和（ＥＸＯＲ）の論理を満たしている。
【００６１】
次に、シミュレーションによる実施例を示す。用いたのは０．１３μｍのＣＭＯＳプロセスの標準パラメータであり、数Ｇｂ／ｓ以上の信号を扱う揚合に一般的なプロセスであるが、１０Ｇｂ／ｓにおける動作は上限に近い。標準電圧は１．２Ｖであるが本実施例では０．８Ｖでの動作確認を行なった。本実施例では、図１，図３に示したものと同一の構成のセレクタ回路に２つの信号（５Ｇｂ／ｓの信号）と５ＧＨｚのクロックを入力し、１０Ｇｂ／ｓの信号を得るマルチプレクサとしての動作を確認した。また、実動作状態に近づけるために、セレクタ回路の出力部には、そのセレクタ回路に使用されている差動増幅器と同じサイズの差動増幅器を接続した。
【００６２】
図９は、実施例における２つの入力信号と出力信号を示す図である。
【００６３】
図９の横軸は時間（ｓ）を示し、縦軸は電圧（Ｖ）を示す。２つの入力信号Ａ，Ｂは、ともに５Ｇｂ／ｓで０．８Ｖ〜０．５Ｖの小振幅デジタル信号である。出力信号Ｃは、出力信号Ｏｕｔ，Ｏｕｔｂの差をとったものである。
【００６４】
典型的には、図９に示す楕円Ｄ内において、 ‘Ｌ’レベルにある入力信号Ａと‘Ｈ’レベルにある入力信号Ｂとがクロック（図示せず）で交互に選択されてなる出力信号Ｃが得られている。この出力信号Ｃは、標準電圧（１．２Ｖ）を大幅に下回る０．８Ｖという低電圧下においても、良好な品質を有する１０Ｇｂ／ｓの高速信号である。
【００６５】
図１０は、本発明の第３実施形態の差動型論理回路を構成する論理部の回路を示す図、図１１は、本発明の第３実施形態の差動型論理回路を構成する入力部の回路を示す図である。
【００６６】
本発明の第３実施形態の差動型論理回路３０は、図１０に示す論理部３１と、図１１に示す入力部３２から構成されてなる排他的論理和（ＥＸＯＲ）回路である。尚、この差動型論理回路３０は、上述した本発明の第２実施形態の差動型論理回路２０と比較し、ＭＯＳトランジスタがバイポーラトランジスタに置き換えられている点と、定電流源が抵抗素子に置き換えられている点が異なっている。また、入力部３２のエミッタフォロア構成された部分から、差動電圧信号Ａｂ，Ａおよび差動電圧信号Ａ’，Ａ’ｂが、論理部３１に供給される点が異なっている。以下、詳細に説明する。
【００６７】
図１０に示す差動型論理回路３０を構成する論理部３１には、第１の差動増幅器３１＿１０を構成するＮＰＮトランジスタ３１＿１１，３１＿１２と、第２の差動増幅器３１＿２０を構成するＮＰＮトランジスタ３１＿２１，３１＿２２が備えられている。ＮＰＮトランジスタ３１＿１１の一端は、ＮＰＮトランジスタ３１＿２１の一端に接続されるとともに抵抗素子３１＿３１を介して電源Ｖｃｃに接続されている。また、ＮＰＮトランジスタ３１＿１２の一端は、ＮＰＮトランジスタ３１＿２２の一端に接続されるとともに抵抗素子３１＿３２を介して電源Ｖｃｃに接続されている。さらに、ＮＰＮトランジスタ３１＿１１，３１＿１２，３１＿２１，３１＿２２の各他端は共通接続されて、抵抗素子３１＿４０を介してグラウンドＧＮＤに接続されている。
【００６８】
また、図１１に示す入力部３２には、差動増幅器３２＿１０を構成するＮＰＮトランジスタ３２＿１１，３２＿１２が備えられている。また、電源ＶｃｃとグラウンドＧＮＤの間に、直列接続されたＮＰＮトランジスタ３２＿５１および抵抗素子３２＿５２が備えられている。さらに、電源ＶｃｃとグラウンドＧＮＤの間には、直列接続されたＮＰＮトランジスタ３２＿５３および抵抗素子３２＿５４も備えられている。ＮＰＮトランジスタ３２＿１１の一端は、抵抗素子３２＿２１を介して電源Ｖｃｃに接続されるとともにＮＰＮトランジスタ３２＿５１のベースにも接続され、さらに直列接続されたＮＰＮトランジスタ３２＿２５および抵抗素子３２＿４６を介してグラウンドＧＮＤに接続されている。また、ＮＰＮトランジスタ３２＿１２の一端は、抵抗素子３２＿２２を介して電源Ｖｃｃに接続されるとともにＮＰＮトランジスタ３２＿５３のベースにも接続され、さらに直列接続されたＮＰＮトランジスタ３２＿２４および抵抗素子３２＿２６を介してグラウンドＧＮＤに接続されている。さらに、ＮＰＮトランジスタ３２＿１１，３２＿１２の各他端は抵抗素子３２＿２３を介してグラウンドＧＮＤに接続されている。
【００６９】
また、入力部３２には、差動増幅器３２＿３０を構成するＮＰＮトランジスタ３２＿３１，３２＿３２が備えられている。また、電源ＶｃｃとグラウンドＧＮＤの間に、直列接続されたＮＰＮトランジスタ３２＿５５および抵抗素子３２＿５６が備えられている。さらに、電源ＶｃｃとグラウンドＧＮＤの間には、直列接続されたＮＰＮトランジスタ３２＿５７および抵抗素子３２＿５８も備えられている。ＮＰＮトランジスタ３２＿３１の一端は、抵抗素子３２＿４１を介して電源Ｖｃｃに接続されるとともにＮＰＮトランジスタ３２＿５５のベースにも接続され、さらに直列接続されたＮＰＮトランジスタ３２＿４４および抵抗素子３２＿２６を介してグラウンドＧＮＤに接続されている。また、ＮＰＮトランジスタ３２＿３２の一端は、抵抗素子３２＿４２を介して電源Ｖｃｃに接続されるとともにＮＰＮトランジスタ３２＿５７のベースにも接続され、さらに直列接続されたＮＰＮトランジスタ３２＿４５および抵抗素子３２＿４６を介してグラウンドＧＮＤに接続されている。さらに、ＮＰＮトランジスタ３２＿３１，３２＿３２の各他端は抵抗素子３２＿４３を介してグラウンドＧＮＤに接続されている。
【００７０】
このように構成された入力部３２では、入力された信号Ｂｂ，Ｂに応じて中心電位が相互にシフトした、２つの差動増幅器３１＿１０，３１＿２０それぞれに入力される２つの差動電圧信号Ａ，Ａｂ，差動電圧信号Ａ’，Ａ’ｂをエミッタフォロア構成されてなるノードから出力して、図１０に示す論理部３１に供給する。以下、前述した差動型論理回路２０における動作と同じであるため、説明は省略する。このように、バイポーラトランジスタで差動型論理回路３０を構成して、前述した表１に示す排他的論理和（ＥＸＯＲ）の論理を満たしてもよい。
【００７１】
以上説明したように、本実施形態の差動型論理回路では、従来の差動型論理回路において必要とされるトランジスタの縦積み（スタック）数を、高速性を維持したまま減らすことができる。従って、電源の低電圧化が図られるとともに安定して高速動作する差動型論理回路を提供することができる。
【００７２】
また、差動型論理回路を構成する回路素子は、ＭＯＳトランジスタでもよく、あるいはバイポーラトランジスタでもよく、広い分野において本発明を適用することができる。特に、１Ｖ程度またはそれ以下の電源電圧が要求されるＣＭＯＳ回路において，Ｇｂ／ｓ級のシリアルデータ伝送用ＩＣの高速論理回路部に利用されるＣＭＬロジック（電流モードロジック）への適用が期待される。通常のＣＭＬロジックによる論理回路では、縦積み構成となるため電圧の余裕度はほとんどなく、各ＭＯＳトランジスタは非飽和領域深くで動作せざるを得ないが、本発明を適用することで、縦積み数を減らすことができ、より一層の低電圧化が可能となる。
【００７３】
また、現時点でのＣＭＯＳ技術を例にとると、微細化が益々進み、ゲート長Ｌｇ＝０．１３μｍのものが実用化され一般的に使用されている。その場合、電源電圧は１．２Ｖとなり、より進んだゲート長Ｌｇ＝０．０９μｍのプロセスになると１Ｖが標準となる。そのような場合でも５Ｇｂ／ｓを超えるような高速動作が行なわれる部分では、通常の‘Ｈ’レベルと‘Ｌ’レベルを扱う信号（ｒａｉｌ−ｔｏ−ｒａｉｌ信号）では動作が困難であることを考えると、高速な動作能力を維持しながら電源電圧の低下を図るためには、出来るだけスタック配置されるトランジスタを排除しながら、かつ高速動作が容易な差動型論理回路が必要とされると予想される。本発明では、スタック配置されるトランジスクを排除するとともに、従来技術の問題点であるエミッタフォロワ構成による振幅の損失と非差動的動作を改善し、１Ｖ程度またはそれ以下の電源電圧で様々な論理回路を提供することができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１実施形態の差動型論理回路を構成する論理部の回路を示す図である。
【図２】２つの差動電圧信号の中心電位を示す図である。
【図３】本発明の第１実施形態の差動型論理回路を構成する入力部の回路を示す図である。
【図４】図１に示す論理部および図３に示す入力部におけるタイミングを示す図である。
【図５】マルチプレクサとしての動作におけるタイミングチャートである。
【図６】マルチプレクサにおける差動電圧信号および出力信号である。
【図７】本発明の第２実施形態の差動型論理回路を構成する論理部の回路を示す図である。
【図８】本発明の第２実施形態の差動型論理回路を構成する入力部の回路を示す図である。
【図９】実施例における２つの入力信号と出力信号を示す図である。
【図１０】本発明の第３実施形態の差動型論理回路を構成する論理部の回路を示す図である。
【図１１】本発明の第３実施形態の差動型論理回路を構成する入力部の回路を示す図である。
【図１２】従来の、セレクタ回路としての差動型論理回路を示す図である。
【図１３】特許文献１に提案された、マルチプレクサとしての差動型論理回路を示す図である。
【符号の説明】
【００７５】
１０，２０，３０  差動型論理回路
１１，２１，３１  論理部
１２，２２，３２  入力部
１１＿１０，１１＿２０，１２＿１０，１２＿３０，２１＿１０，２１＿２０，２２＿１０，２２＿３０，３１＿１０，３１＿２０，３２＿１０，３２＿３０  差動増幅器
１１＿１１，１１＿１２，１１＿２１，１１＿２２，１２＿１１，１２＿１２，１２＿２４，１２＿２５，１２＿３１，１２＿３２，１２＿４４，１２＿４５，２１＿１１，２１＿１２，２１＿２１，２１＿２２，２２＿１１，２２＿１２，２２＿２４，２２＿２５，２２＿３１，２２＿３２，２２＿４４，２２＿４５  ＭＯＳトランジスタ
１１＿３１，１１＿３２，１２＿２１，１２＿２２，１２＿４１，１２＿４２，２１＿３１，２１＿３２，２２＿２１，２２＿２２，２２＿４１，２２＿４２，３１＿３１，３１＿３２，３１＿４０，３２＿２１，３２＿２２，３２＿２３，３２＿２６，３２＿４１，３２＿４２，３２＿４３，３２＿４６，３２＿５２，３２＿５４，３２＿５６，３２＿５８  抵抗素子
１１＿４０，１２＿２３，１２＿４３，２１＿４０，２２＿２３，２２＿２６，２２＿４３，２２＿４６  定電流源
３１＿１１，３１＿１２，３１＿２１，３１＿２２，３２＿１１，３２＿１２，３２＿３１，３２＿３２，３２＿２４，３２＿２５，３２＿４４，３２＿４５，３２＿５１，３２＿５３，３２＿５５，３２＿５７  ＮＰＮトランジスタ
【図１】
2006041942.tif 000004
【図２】
2006041942.tif 000005
【図３】
2006041942.tif 000006
【図４】
2006041942.tif 000007
【図５】
2006041942.tif 000008
【図６】
2006041942.tif 000009
【図７】
2006041942.tif 000010
【図８】
2006041942.tif 000011
【図９】
2006041942.tif 000012
【図１０】
2006041942.tif 000013
【図１１】
2006041942.tif 000014
【図１２】
2006041942.tif 000015
【図１３】
2006041942.tif 000016