(57)【要約】【課題】  筐体の構造の簡素化を実現することができるネットワーク対応画像伝送装置を提供すること。【解決手段】  撮像装置からの映像信号を処理して画像データを生成する映像処理部と、ネットワークを介した画像データの送信を制御するネットワーク制御部と、画像データを処理する中央処理部と、映像処理部からの画像データを記憶する記憶部とを備え、中央処理部は、実装基板上のほぼ中心部に配置され、中央処理部、記憶部、ネットワーク制御部及び映像処理部をシリーズ接続するバスは、中央処理部を始点に外周に向けて広がるように信号配線されている。【選択図】  図２
2006074751.tif 000002
【特許請求の範囲】
【請求項１】
撮像装置からの映像信号を処理して画像データを生成する映像処理部と、
ネットワークを介した前記画像データの送信を制御するネットワーク制御部と、
前記画像データを処理する中央処理部と、
前記映像処理部からの画像データを記憶する記憶部とを備え、
前記中央処理部は、実装基板上のほぼ中心部に配置され、
前記中央処理部、前記記憶部、前記ネットワーク制御部、及び前記映像処理部をシリーズ接続するバスは、前記中央処理部を始点に外周に向けて広がるように信号配線されている、
ことを特徴とするネットワーク対応画像伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ネットワーク対応の画像伝送装置に関するものである。
【背景技術】
【０００２】
ネットワーク対応画像伝送装置は、カメラなどの撮像装置でとらえた映像信号をＡ／Ｄ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ）変換して画像データを得る。この画像データは、映像信号の一つ一つのフレームから構成され、これを画像符号化方式、例えば、ＪＰＥＧ（Ｊｏｉｎｔ  Ｐｈｏｔｏｇｒａｈｉｃ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）などでデータ圧縮する。その結果得られた圧縮画像データは、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）やＷＡＮ（Ｗｉｄｅ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）のネットワークなどの伝送媒体に接続された受信装置へ配信される。さらには、ネットワーク対応画像伝送装置はネットワークなどの伝送媒体から圧縮画像データを受信して伸張し画像データとして出力あるいはモニタに表示する。
【０００３】
ネットワーク対応画像伝送装置では、低価格と多機能を実現するためにデータの処理部にＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：中央処理ユニット）が採用される。例えば、ＣＰＵは、画像符号化方式ＪＰＥＧで画像データを圧縮するＪＰＥＧ圧縮回路からの圧縮画像データを読みとり、メモリなどの記憶装置に格納する。さらに、ＣＰＵは、記憶装置に格納された圧縮画像データを読み出して所定の形式にフォーマッティングして、再び記憶装置に格納し所定のタイミングで伝送媒体によりデータの送受信を制御するネットワーク制御回路に転送する。ネットワーク制御回路は、フォーマッティングされた圧縮画像データをネットワークの通信プロトコルに対応したフォーマットに再構成したデータに変換してネットワークに送出する。
【０００４】
このように、ＣＰＵのデータ処理には、ＪＰＥＧ圧縮回路から圧縮画像データを取り込み記憶装置への格納のためのデータ転送と、圧縮画像データを取り込み所定の形式にフォーマッティングして再度記憶装置に書き込むためのデータ転送、及び所定にフォーマッティングされた圧縮画像データのネットワーク制御回路へのデータ転送がある。これらのデータ転送を高速に行うために、複数の専用バス方式が採られることもある。例えば、この専用バス方式としては、ＣＰＵが自分自身の実行命令のデータや処理すべきデータをアクセスするためのシステムバスの他に、ＣＰＵがＪＰＥＧ圧縮回路やネットワーク制御回路とのデータ授受が同時に独立して可能とするための専用バスを有する構成としたものがある。
【０００５】
近年のＣＰＵには、ＣＰＵ自身の命令実行とは独立して内蔵バッファと外部機器とのデータアクセスを実行するＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓｓ）転送機能を複数有し、このＤＭＡ転送機能でＣＰＵ自身の処理負荷がかからない状態でデータを送受する複数のインターフェースとを有している。
【０００６】
ＣＰＵは、このＤＭＡ転送機能およびインターフェースでＪＰＥＧ圧縮回路またはネットワーク制御回路とでそれぞれに専用バスで接続させることも可能となっている。ＣＰＵは、ＤＭＡ転送機能で所定のデータ量が内蔵バッファに格納されると、内蔵バッファよりデータを読み込んで所定のデータ処理を行い記憶装置に格納し、あるいは同時に他のＤＭＡ転送機能でネットワーク制御回路との間で所定の処理されたデータの授受を行うことも可能となる。
【０００７】
しかし、複数の専用バス方式では、各バスの信号配線の実装面積の増大を招くばかりではなく、各専用バスの信号配線に発生する浮遊容量をはじめとする種々の負荷が増大して伝送信号をバスで駆動するための駆動電流が増加するということにもなる。このような専用バスを有することによる実装面積や駆動電流の増加を回避するために、前述のデータ転送は専用バス方式ではなくＣＰＵのシステムバスで時分割に行う方法が採られる。この方法では、システムバスが、ＪＰＥＧ圧縮回路、ネットワーク制御回路、記憶装置などのデータ転送を担う。
【０００８】
ＣＰＵは、システムバスを時分割に占有して、ＪＰＥＧ圧縮回路からの圧縮画像データの取りこぼしがないように、またユーザへの配信データに途切れがないように、上記のデータ転送を効率的に行うために処理スケジューリングして実行する。また、ＣＰＵは入出力の不定期的な処理要求事象にも対応しなければならず、データ転送やデータ処理が一時中断されて、ＣＰＵの処理効率は低下する。
【０００９】
ＣＰＵの処理効率の低下を補うために、より高速処理が可能なＣＰＵとより高速アクセスが可能な記憶装置（例えば、クロック同期のバースト転送が可能なメモリ）の採用と共に、システムバス上のデータ転送速度の高速化が図られる。しかし、システムバスのより高速化が図られると、信号の立ち上がり、または立ち下りの時間と信号の伝搬時間との関係、及びシステムバスの信号配線の実装などにより、信号の伝送路にデータエラーを引き起こす反射やクロストーク雑音などの影響が信号の波形の歪みとなって現れるようになる。
【００１０】
反射の発生は、伝送信号にオーバーシュートやアンダーシュートの波形歪みを生じさせ、信号を識別するしきい値を越えてデータエラーを引き起こしたり、クロストーク雑音を発生させて動作の不安定要因にもなる。
【００１１】
このような現象を図５と図６によって説明する。データの授受が行われるバスの構成の一部が図５の（Ａ）、（Ｂ）のようになっているものとする。図５の（Ａ）は、ドライバ４０ｄとレシーバ４０ｒ、・・・、４０ｎが信号線４０ｓによって接続された構成となっている。そして、図５（Ｂ）は、図５（Ａ）と距離ｄｌをおいて、図５の（Ａ）と同じ構成でドライバ４１ｄ、レシーバ４１ｒ、・・・、４１ｎ、及び信号線４１ｓでバスの一部が構成されている。図６の（Ａ）のパルス波形がドライバ４０ｄの入力点ａにあると、ドライバ４０ｄの出力点ｂでは図６の（Ｂ）のようなパルス波形となる。
【００１２】
ここで、信号を高速伝送する場合、ドライバ４０ｄの駆動能力を高めてバス上の駆動されるパルス波形の立ち上がり時間ｔｒあるいは立ち下がり時間ｔｆをより短くする必要がある。すると、ドライバ４０ｄからの駆動されたパルス波形の信号がレシーバ４０ｒまでの信号線４０ｓを往復するに要する往復時間τ が図６（Ｂ）に示すドライバ４０ｄで駆動されたパルス波形の信号の立ち上がり時間ｔｆより長くなることがある。このようなτ ＞ｔｒ、ｔｆの時間関係となると、信号が立ち下がった後にレシーバ４０ｒの受信端（入力点ｃ）に到達して反射するので、図６（Ｃ）のように入力点ｃでは立ち下がり後に波打ったようにアンダーシュート４２ｕ、４３ｕ、オーバーシュート４２ｖ、４３ｖが発生する。また、信号の立ち上がり後にも同様な現象が発生する。レシーバ４０ｒが図６（Ｃ）のようなパルス波形の信号を受けて、オーバーシュート４２ｖ、４３ｖの発生時間帯でレシーバ４０ｒの信号レベルのしきい値を越えると、図６（Ｄ）のようにノイズ４４ｎ、４５ｎとしての信号が発生することとなる。その結果、受信側ではデータエラーあるいは回路の動作の不安定要因が発生する。信号の立ち下がり後のノイズ発生について説明したが、信号の立ち上がり後のパルス波形の波打ちによる歪みでも同様なデータエラーおよび回路の動作の不安定要因が発生する。
【００１３】
また、図５（Ｂ）では零レベルの信号状態となっているときに、図５（Ａ）のパルス波形の高速な立ち上がりや立ち下がり、あるいはそれに伴うアンダーシュート、オーバーシュートにより、図５（Ｂ）のように距離ｄｌをおいた信号線４１ｓには図６（Ｆ）のようなクロストーク雑音４６ｎ、…、５０ｎが重畳される。クロストーク雑音４６ｎ、…、５０ｎがレシーバ４１ｒの信号レベルのしきい値を越えると、図６（Ｇ）のようにノイズ５１ｎ、５２ｎ、５３ｎとしての信号が発生する。この場合でも、受信側ではこれらのノイズがデータエラーの発生あるいは回路動作の不安定要因となる。例えば、図６（Ｄ）のノイズ４４ｎ、４５ｎ、あるいは図６（Ｇ）のようなノイズ５１ｎ、５２ｎ、５３ｎが記憶装置へのバスの信号線上に発生すると、本来ならば論理“０”のデータが書き込まれるところ論理“１”のデータが書き込まれるというデータエラーが発生する。あるいは、ノイズがメモリの制御信号線上に発生すると、不定な制御あるいはデータのアクセスが行われてしまい、この時に他の接続回路が当該バスを占有しているとバス上の信号が衝突して回路動作の不安定を引き起こすこととなる。
【００１４】
このように、信号伝送の高速化を図ったにもかかわらず、これらの問題が生じて十分に高速化が図れたネットワーク対応画像伝送装置を実現することができなかった。この結果、ネットワークを介してカメラでとらえた画像の配信ができるデータ量の上限が低く抑えられて、配信サービスの限界が生じていた。
【００１５】
ＣＰＵにとっては、前述のように圧縮画像データのデータ処理とデータ転送、あるいは入出力処理は多大な処理負荷である。例えば、従来のネットワーク対応画像伝送装置では、フレームレート３０ｆｐｓ（ｆｒａｍｅｓ  ｐｅｒ  ｓｅｃｏｎｄ）の圧縮画像データを１ユーザに配信できる量を約３．６Ｍｂｐｓ（Ｍｅｇａｂｉｔｓ  ｐｅｒ  ｓｅｃｏｎｄ）（０．１２Ｍｂ／ｆｒａｍｅ×３０ｆｒａｍｅｓ／ｓｅｃ）とすると、同時配信可能なユーザ数が２以下に制限され、最大配信が可能なデータ量は約７．２Ｍｂｐｓとなっていた。
【００１６】
このようなＣＰＵの処理能力の下で、受信側で高画質の再生画像を得るために、１ユーザへの配信のデータ量を２倍にすると、３０ｆｐｓの圧縮画像データの同時配信できるユーザ数はたかだか１ユーザとなってしまい、画像配信サービスの低下を招くこととなる。また、その逆に配信可能なユーザ数を２倍の４ユーザに増やすと、１ユーザ当たりに配信できるデータ量が半減されて、低画質の再生画像しか得られない。あるいは、フレームレートを３０ｆｐｓから半分の１５ｆｐｓに落とす方法もある。この方法は、フレーム落ちはあるが各フレームの画質を確保したものとなる。しかし、この方法も動きのある映像では不自然な再生画像となってしまうという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
前述の従来技術では次のような問題があり、ネットワークを介してカメラでとらえた画像の配信できるデータ量が制限されて配信サービスの限界を生じていた。
即ち、同時に少なくとも４ユーザに１ユーザ当たり３．６Ｍｂｐｓ以上の圧縮画像データ量を配信することができない。また、さらに高画質の再生画像の配信サービスの提供のために、同時に少なくとも２ユーザに１ユーザ当たり２倍の７．２Ｍｂｐｓ以上の圧縮画像データの配信を行うことができない。
【００１８】
本発明は、筐体の構造の簡素化を実現することができるネットワーク対応画像伝送装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するため、本例に係るネットワーク対応画像伝送装置では、撮像装置からの映像信号を処理して画像データを生成する映像処理部と、ネットワークを介した前記画像データの送信を制御するネットワーク制御部と、前記画像データを処理する中央処理部と、前記映像処理部からの画像データを記憶する記憶部とを備え、前記中央処理部は、実装基板上のほぼ中心部に配置され、前記中央処理部、前記記憶部、前記ネットワーク制御部、及び前記映像処理部をシリーズ接続するバスは、前記中央処理部を始点に外周に向けて広がるように信号配線されているように構成される。
【発明の効果】
【００２０】
本発明によれば、撮像装置からの映像信号を処理して画像データを生成する映像処理部と、ネットワークを介した画像データの送信を制御するネットワーク制御部と、画像データを処理する中央処理部と、映像処理部からの画像データを記憶する記憶部とを備え、中央処理部は、実装基板上のほぼ中心部に配置され、中央処理部、記憶部、ネットワーク制御部及び映像処理部をシリーズ接続するバスは、中央処理部を始点に外周に向けて広がるように信号配線されているネットワーク対応画像伝送装置としているので、筐体の構造の簡素化を実現することができる効果がある。
【発明を実施するための最良の形態】
【００２１】
以下、本発明のネットワーク対応画像伝送装置について説明する。
最初に、本発明のネットワーク対応画像伝送装置の構成とその動作を図３に示す概念図を基に説明する。３０はネットワーク対応画像伝送装置、１はＣＰＵ、５はＣＰＵ１の処理手順が記述されている処理プログラムデータが格納されるＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、３は圧縮画像データまたはＣＰＵ１の処理プログラムデータが処理開始前にＲＯＭ５から転送されて格納されるＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、４はＣＰＵ１、ＲＡＭ３、ＲＯＭ５、及び後述の周辺回路ブロック３２内の各回路などのアクセスを制御する中央制御回路、２と６は後述する外部周辺ブロック３２とＣＰＵブロック３１との間のデータ信号の授受を行うドライバ機能とレシーバ機能を有する周辺回路バスバッファおよび拡張外部バスバッファである。これらの接続回路は、ＣＰＵバスＡでＣＰＵ１を始点としてＲＡＭ３、ＲＯＭ５、中央制御回路４、周辺回路バスバッファ２、および拡張外部バスバッファ６の順番で分岐点が無くシリーズに接続されている。
【００２２】
以下、このように各接続回路が分岐点の無い「一筆書き」のようなシリーズの接続をシリーズ接続と称する。これらの接続回路をシリーズ接続することで、高速信号伝送時の信号の反射やクロストーク雑音などの発生を抑制できる。なぜなら、バスを枝分かれの配線パターンにするとその分岐点で配線パターンの伝送路特性インピーダンスの不連続が生じることになり、高速信号伝送時の信号の反射やクロストーク雑音が発生するためである。
【００２３】
なお、ＲＡＭ３をクロック同期のバースト転送により高速アクセスが可能なＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  ＲＡＭ）、ＲＯＭ５をＣＰＵ１の処理プログラムデータなどをリモート書き換え可能とするフラッシュメモリに置き換えることができることは言うまでもない。
【００２４】
さらに、図３において、１４はカメラ、９はシリアル通信信号Ｆ（シリアル伝送規格としてＲＳ−２３２ＣやＲＳ―４８５などが挙げられる）によりカメラ１４の撮像制御（ズーム、フォーカスなど）を行うシリアル制御回路、８はカメラ１４から入力される映像信号ＥをＡ／Ｄ変換し画像符号化方式ＪＰＥＧの圧縮画像データに圧縮して該圧縮画像データを一時格納するＪＰＥＧ圧縮回路、７はＣＰＵ１から転送された圧縮画像データの所定フォーマットされたデータを受けてネットワーク４０に対応した通信プロトコルに従ってデータＤをネットワーク４０に送出するネットワーク制御回路、１０はネットワーク対応画像伝送装置３０の動作状態（例えば、配信要求のアクセス数、配信オーバフロー、動作不良など）をＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）の点灯あるいは点滅などにより装置運用者に知らしめるＬＥＤ回路、１１はネットワーク対応画像伝送装置３０の動作あるいは機能の指定情報が設定されＣＰＵ１によってこの情報が読み出されるスイッチ回路である。
【００２５】
この動作あるいは機能の指定情報としては、例えばネットワーク対応画像伝送装置３０の通常またはテストの動作モード指定あるいはリセット要求、及び同時配信ユーザ数、１ユーザ当たりの最大伝送速度などがある。これらの接続回路は、周辺回路バスＢでシリーズ接続となっており、ネットワーク対応画像伝送装置３０の外部機器あるいはネットワークからのデータ授受を担う。なお、ＪＰＥＧ圧縮回路８を動画圧縮方式ＭＰＥＧ（Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）による動画圧縮を行うＭＰＥＧ圧縮回路に置き換えることができることは言うまでもない。
【００２６】
また、外部周辺ブロック３２には、拡張用コネクタ１２と１３とがある。
これらの接続回路は、周辺回路バスＢとは別に拡張外部バスＣでシリーズ接続されている。拡張用コネクタ１２、１３には、オプション用の増設基板を実装できるようになっている。たとえば、電話回線に接続できるモデム基板、ＩＳＤＮ（Ｉｎｔｅｇｒａｔｅｄ  Ｓｅｒｖｉｃｅｓ  Ｄｉｇｉｔａｌ  Ｎｅｔｗｏｒｋ）回線に接続できるＩＳＤＮ基板、外部機器制御用の接点入出力基板などが実装できる。
【００２７】
更に、拡張外部バスＣには、画像符号化方式ＪＰＥＧでデータ圧縮された圧縮画像データを伸張するＪＰＥＧ伸張回路２５および後述する終端抵抗器２７もシリーズ接続されている。ＣＰＵ１およびＪＰＥＧ伸張回路２５によって、ネットワーク４０から圧縮画像データを入力して伸張し、モニタ３３に伸張した再生画像を表示する。あるいは、ネットワーク４０から入力した圧縮画像データまたはその伸張した画像データを拡張用コネクタ１２、１３の増設基板に出力あるいは入力するということも可能である。なお、ＪＰＥＧ伸張回路２５は、動画圧縮方式ＭＰＥＧを使用するシステムにおいては、ＭＰＥＧ伸張回路に置き換えることができることは言うまでもない。また、音声についても同様に取り扱うことができる。
【００２８】
周辺回路バスＢとは別の拡張外部バスＣを有するのは、周辺回路バスＢに増設基板を接続するようにすると、周辺回路バスＢに接続されている周辺回路バスバッファ２をはじめその他の接続回路のドライバにとっては大きな負荷を駆動することとなり、接続回路の各ドライバの駆動能力は相当高く要求されるので、この点を避けるためである。もし各接続回路のドライバが相当に高い駆動能力で大きな負荷を駆動すると、瞬時に駆動電流が大きく流れるために、バス上の反射、クロストーク雑音、不要輻射、あるいは駆動源への帰還電流による基準電位の変動などが発生しやすくなって周辺回路バスＢによる高速信号伝送が困難となる。そのために、二つのバッファ２、６とで、それぞれの接続回路の信号伝送の駆動能力を極力抑えることで、大きく流れる駆動電流による影響を抑えて高速信号伝送の実現を容易とする。同様に、ＣＰＵバスＡと、周辺回路バスＢおよび拡張外部バスＣとが別となっているのは、ＣＰＵバスＡに、周辺回路バスＢおよび拡張外部バスＣに接続されている各接続回路を接続しようとすると、ＣＰＵ１をはじめとするその他の接続回路のドライバにとってはさらなる高負荷を駆動する必要が生じるようになるので、ＣＰＵバスＡ上で高速信号伝送が不可能となるためである。
【００２９】
以上のような理由から、各バス間のデータ授受を周辺回路バスバッファ２または拡張外部バスバッファ６を介して行う。各接続回路はそれぞれのバスに接続して、各バス内の各接続回路のドライバの駆動能力を極力抑える。そして、各接続回路をシリーズ接続するようにし、駆動電流の低減および伝送路特性インピーダンスの不連続性の回避でバス上の反射、不要輻射、あるいは駆動源への帰還電流による基準電位の変動などを極力抑えるようにしたものである。また、バスバッファ２及び６は、波形整形機能を持たせることができることは言うまでもない。
【００３０】
また、図３において、２１はＣＰＵ１の近くに位置するＣＰＵバスＡの始点でシリーズ接続の信号配線に直列に挿入された、信号反射あるいはクロストーク雑音などを抑制する回路素子としての直列抵抗器、２２はＣＰＵバスＡの終点に位置するシリーズ接続の信号配線に接続された、信号反射やクロストーク雑音などを抑制する回路素子としての終端抵抗器である。同様に、２３は周辺回路バスバッファ２の近くに位置する周辺回路バスＢの始点でシリーズ接続の信号配線に直列に挿入された、信号反射やクロストーク雑音などを抑制する回路素子としての直列抵抗器、２４は周辺回路バスＢの終点のシリーズ接続の信号配線に接続された、信号反射やクロストーク雑音などを抑制する回路素子としての終端抵抗器である。
【００３１】
次に、図３の本発明のネットワーク対応画像伝送装置３０の動作について、以下に説明する。
ネットワーク対応画像伝送装置３０に動作電源が供給された後の初期動作時に、中央制御回路４によってＣＰＵ１の処理プログラムデータがＲＯＭ５からＲＡＭ３へ書き込まれて、ＣＰＵ１の制御の下に各処理が開始される。
【００３２】
ＣＰＵ１は、カメラ１４の撮像状態（ズーム、パン、チルトなど）を設定するためのプリセット制御情報あるいは別の場所からネットワーク４０を介して入力したカメラ１４の制御情報をシリアル制御回路９に設定する。これらの制御情報により制御されたカメラ１４は、要求の視野範囲を撮像し、その出力として３０ｆｐｓの映像信号ＥをＪＰＥＧ圧縮回路８へ供給する。ＪＰＥＧ圧縮回路８は、３０ｆｐｓの映像信号ＥをＡ／Ｄ変換し、これをデータ圧縮する。例えば、１フレームの画像データを圧縮し、少なくとも１フレーム当たり０．１２Ｍｂのデータ量の圧縮画像データにする。
【００３３】
ＣＰＵ１は、中央制御回路４と共にＪＰＥＧ圧縮回路８の制御を行って、１／３０ｆｐｓの周期でデータ転送速度が少なくとも３．６Ｍｂｐｓで、圧縮画像データを周辺回路バスＢ、周辺回路バスバッファ２、およびＣＰＵバスＡを介してＲＡＭ３に転送して格納する。ＣＰＵ１は、格納された圧縮画像データに所定形式のフォーマッティングを行って後に、再びＲＡＭ３に格納する。
【００３４】
そして、ＣＰＵ１は、中央制御回路４と共にバスＡ、Ｂ、Ｃに結合されている機器のアクセス制御を行う。例えば、ネットワークを介して送られてくるユーザの配信要求に対して、ユーザ数が４であれば少なくとも３．６Ｍｂｐｓ×４＝１４．４Ｍｂｐｓのデータ転送速度で、所定のフォーマッティングされた圧縮画像データがＲＡＭ３から読み出され、ＣＰＵバスＡ、周辺回路バスバッファ２、および周辺回路バスＢを介してネットワーク制御回路７へ転送される。ここで、このデータ転送と、前述のＪＰＥＧ圧縮回路８からの圧縮画像データの転送とが競合しないように、ＣＰＵ１の処理スケジューリングまたはＤＭＡ転送機能の実行スケジューリングが調整される。ネットワーク制御回路７は、所定形式にフォーマッティングされた圧縮画像データをネットワークの通信プロトコルに即したフォーマットに変換して、データＤとしてネットワーク４０に送出する。
【００３５】
以下図４で、本発明のネットワーク対応画像伝送装置３０における、ＪＰＥＧ圧縮回路８の圧縮画像データのＲＡＭ３へのデータ転送からネットワーク４０に４ユーザの画像データを送出するまでの各接続回路およびデータ転送のタイミング例を説明する。
【００３６】
図４において、カメラ１４の映像フレーム数をＦＰＳ（ｆｐｓ）として１フレームの時間を１／ＦＰＳ（ｓｅｃ）（たとえば、フレーム数ＦＰＳが３０ｆｐｓとすると、１フレームの時間は約３３ｍｓとなる）としている。図４では説明を容易とするために、１フレームの時間が時間ｔｘ０、ｔｘ１、ｔｘ２、・・・、ｔｘ７で８区間に分割して示している（ここで、ｘ＝１、２、３、・・・）。また、ネットワーク対応画像伝送装置３０は、時間ｔ１０で動作を開始した後、フレーム周期１／ＦＰＳ（ｓｅｃ）に同期して動作しているものとする。さらに、カメラ１４はプログレッシブスキャン方式で撮像しているものとする。
【００３７】
ＪＰＥＧ圧縮回路８は、カメラ１４からの映像信号を所定のタイミングで逐次圧縮して圧縮画像データＡ１として一時格納する。１フレーム周期の１／２の時間に相当する時間ｔ１４に達すると、中央制御回路４はＪＰＥＧ圧縮回路８に格納されている１フレーム周期の１／２の経過時間までの圧縮画像データＡ１をＲＡＭ３に転送するために、転送開始の制御信号を各接続回路に供給する（図示せず）。ＣＰＵ１は、この制御信号を受けると、周辺回路バスＢ、周辺回路バスバッファ２、およびＣＰＵバスＡを介して圧縮画像データＡ１を読み込んでＲＡＭ３に格納する。ここで、圧縮画像データＡ１のＲＡＭ３への格納は、ＣＰＵ１を介さないＤＭＡ転送機能により行うようにしても良い。
【００３８】
ＣＰＵ１は、圧縮画像データＡ１のＲＡＭ３への格納が終了すると、配信先の４ユーザに応じて圧縮画像データＡ１を所定のフォーマットにしたデータＦＡ１を生成する。データＦＡ１は、ＣＰＵバスＡを介してＲＡＭ３に格納される。そして、このデータＦＡ１は、時間ｔ１７の前後の時間帯でＣＰＵ１により、ＲＡＭ３、ＣＰＵバスＡ、周辺回路バスバッファ２、および周辺回路バスＢを介してネットワーク制御回路７に転送される。ネットワーク制御回路７は、データＦＡ１を配信先の４ユーザに向けて所定の通信プロトコルに従ってデータＤ（データＤは４ユーザの配信データとして、図４の（ｈ）では“１、２、３、４”で示されている）としてネットワーク４０へ送出する。
【００３９】
経過時間が次のフレームＮｏ．２の開始時間ｔ２０に達すると、中央制御回路４はＪＰＥＧ圧縮回路８に格納されている、フレームＮｏ．１の映像信号の後半部分の圧縮画像データＡ２をＲＡＭ３に転送するために転送開始の制御信号を各接続回路に供給する。以下、前述と同様な動作とタイミングで、ＣＰＵ１および中央制御回路４によって、圧縮画像データ（Ｂ１、Ｂ２、Ｃ１、Ｃ２、・・・）の転送、格納、およびフォーマットされたデータ（ＦＡ２、ＦＢ１、ＦＢ２、ＦＣ１、・・・）がＲＡＭ３に格納される。データＦＡ２に対しては、時間ｔ２３の前後の時間帯で、ＣＰＵ１によりネットワーク制御回路７に転送される。ネットワーク制御回路７は、データＦＡ２を配信先の４ユーザに向けて所定の通信プロトコルに従ってデータＤとしてネットワーク４０へ送出する。以下、上記のような動作とタイミングで、各フレームの映像信号の圧縮画像データがＪＰＥＧ圧縮回路８、周辺回路バスＢ、周辺回路バスバッファ２、ＣＰＵバスＡ、あるいはＣＰＵ１を介してＲＡＭ３に転送して格納される。その後に、ＲＡＭ３に格納された圧縮画像データは所定にフォーマットされたデータとしてＲＡＭ３から読み出されて、ＣＰＵバスＡ、周辺回路バスバッファ２、および周辺回路バスＢを介してネットワーク制御回路７に転送される。このような一連の処理が繰り返される。
【００４０】
以上のように、ＪＰＥＧ圧縮回路８からの圧縮画像データおよびネットワーク制御回路７への配信データの転送では、ＣＰＵバスＡ、周辺回路バスバッファ２、および周辺回路バスＢ上で信号の衝突が発生しないように、ＣＰＵ１の処理スケジューリングまたはＤＡＭ転送機能の実行スケジューリング及び中央制御回路４の制御の下に時分割的に各データ転送が行われることになる。
【００４１】
ＣＰＵ１は、これらのデータのアクセス制御や転送の周期的な処理と共に、不定期的な処理も実行しなければならい。ＣＰＵ１は、カメラ制御の要求（ズーム、パン、チルトなど）を受け付けると、シリアル制御回路９にカメラ制御情報を設定する。また、配信要求のユーザ数やデータ転送速度などの動作状態を外部に知らしめるためのＬＥＤ表示のための制御信号をＬＥＤ回路１０に設定する。更には、動作モードの切り替えや動作パラメータの変更に備えて、外部からの情報（通常またはテストの動作モード指定あるいはリセット要求、および同時配信ユーザ数、１ユーザ当たりの最大伝送速度など）をスイッチ回路１１から読み出し、動作モードやパラメータの変更処理を行わなければならない。
【００４２】
また、ＣＰＵ１は、拡張用コネクタ１２、１３に増設基板が実装されていれば、これらの基板との間でデータのアクセス制御やデータの転送の処理を行う必要がある。
次に、バスバッファ２および６について詳細に説明する。４ユーザが同時に高画質の再生画像の配信サービスが受けられるように、バスＡ、Ｂ、およびＣ上で少なくとも１４．４Ｍｂｐｓの高速データ転送が行われる必要がある。例えば、ＣＰＵ１からスイッチ回路１１までの長い信号配線を一つのバスで接続すると、信号の歪みが発生しやすくなり、データ転送の上限が決まってしまう。この上限を引き上げるために、ネットワーク対応画像伝送装置３０は、前述の理由から周辺回路バスバッファ２および拡張外部バスバッファ６でＣＰＵブロック３１と外部周辺ブロック３２とに分けている。各ブロック３１、３２内の各接続回路は、それぞれのバスＡ、Ｂ、Ｃでシリーズ接続の信号配線で接続されている。
【００４３】
すると、図３のようにバスバッファ２または６で各ブロック毎のバスで各接続回路を接続するようにすることで、信号配線が短くなって信号の往復時間も短くなり（信号の立ち上がり時間ｔｒ、立ち下がり時間ｔｆ＞往復時間τとすることで反射などの影響を低減化できるようになる）、シリーズ接続で不用意な分岐信号配線が無く伝送路特性インピーダンスを一定化することができ、さらに駆動する負荷が低減されて駆動電流が低減されるようになる。その結果、信号の反射、クロストーク雑音、不要輻射、あるいは駆動源への帰還電流による基準電位の変動などが抑制される。
【００４４】
従って、各ブロック３１、３２においてデータ転送速度の上限を引き上げることができるようになる。また、ＣＰＵ１の近い位置のＣＰＵバスＡの始点に直列に数オームから数十オームのダンピング抵抗器としての直列抵抗器２１を、またＣＰＵバスＡの終点にＣＰＵバスＡの伝送路特性インピーダンスと等価な回路素子としての数十オームから数百オームの終端抵抗器２２を電源とグランドとの間に配置することで、さらに伝送信号の反射やクロストーク雑音などの発生を抑制することができるようになって、データ転送速度の上限を引き上げることが可能となる。同様に、バスＢおよびＣにおいてもダンピング抵抗器としての直列抵抗器２３、２６、および各バスの伝送路特性インピーダンスと等価な回路素子としての終端抵抗器２４、２７が配置されている。
【００４５】
次に、データ転送速度を高速化するための第二の実現手段である、各接続回路と各接続回路を接続するバスのシリーズ接続の信号配線の実装について、図１と図２で説明する。
図２は、前述の図３の各接続回路を接続するバスのシリーズ接続の信号配線の実装方式を示した概念図である。図２は、ＣＰＵ１がほぼ中心部に配置され、ここを始点に外周に向けて広がるようにバスが渦巻き状にシリーズ接続の信号配線されていることを示している。また、図３と同様にＣＰＵバスＡと周辺回路バスＢおよび拡張外部バスＣとは、周辺回路バスバッファ２および拡張外部バスバッファ６とを介してデータ授受が行われる。図２の各バスのシリーズ接続の信号配線の実装方式に従って、図３の各接続回路およびバスのシリーズ接続の信号配線をプリント基板に配置した実装構造の実施例を図１に示す。
【００４６】
図１は、本発明の実装構造を示す図である。図１において、３５は図３のネットワーク対応画像伝送装置３０の各接続回路及びそれらを接続するバスのシリーズ接続の信号配線が実装されたプリント基板である。ＣＰＵ１の配置位置を始点に、プリント基板３５の周辺部に向けて渦巻き状に広がるようにシリーズ接続の信号配線されたバスに各接続回路が接続されている。また、ＣＰＵバスＡと周辺回路バスＢおよび拡張外部バスＣとは、周辺回路バスバッファ２および拡張外部バスバッファ６を介してデータ授受が行われる。最も外側では、プリント基板３５の周辺部にある外部とのデータ授受のための図３に示されている外部周辺ブロック３２の各接続回路が周辺回路バスＢおよび拡張外部バスＣで接続されている。
【００４７】
即ち、ＣＰＵブロック３０は、プリント基板３５のほぼ中心部に配置され、外部周辺ブロック３２はＣＰＵブロック３０の周辺部に配置された構成となっている。外部周辺ブロック３２の各接続回路をプリント基板３５の周辺部に配置すると、プリント基板３５の外部との信号のやり取りをする信号ケーブルの受け入れが容易となり、また動作モードなどを指定するスイッチ１１の操作あるいは動作状況などを外部に知らしめるＬＥＤ回路１０の点滅状況の視認がしやすくなる。
【００４８】
各接続回路の配置は、ＣＰＵ１を始点に、より高速アクセスが要求される接続回路のＲＡＭ３、ＲＯＭ５、中央制御回路４、周辺回路バスバッファ２、そして拡張外部バスバッファ６の順番となっている。さらに、周辺回路バスバッファ２から、プリント基板３５の周辺部に向けてやはりより高速アクセスが要求される接続回路のネットワーク制御回路７、ＪＰＥＧ圧縮回路８、シリアル制御回路９、そして最も遅いアクセスが許容されるＬＥＤ回路１０およびスイッチ回路１１の順番で配置されている。また、拡張外部バスバッファ６を始点に、拡張コネクタ１２、１３、およびＪＰＥＧ伸張回路２５が、プリント基板３５の周辺部でシリーズ接続の信号配線の拡張外部バスＣで接続されている。高速アクセスが要求される接続回路ほどＣＰＵ１あるいはバスバッファ２、６により近く配置する順番とするのは、信号の伝送距離を極力短くして信号の伝搬遅延を最少にすることで、ＣＰＵ１などのドライバ側の受信信号のセットアップ時間およびホールド時間を確保して、高速信号伝送における信号の確実な入出力を行うようにするためである。
【００４９】
更に、信号の反射やクロストーク雑音などを抑制するためのダンピング抵抗器としての直列抵抗器２１、２３、および２６が、ＣＰＵ１あるいは周辺回路バスバッファ２に近いバスのシリーズ接続の信号配線に直列に挿入されている。また、各バスの伝送路特性インピーダンスと等価な終端抵抗器２２、２４、および２７が各バスに電源ラインとグランドとの間に配置されて接続されている。
【００５０】
図１の各接続回路およびそれらを接続する各バスのシリーズ接続の信号配線によるネットワーク対応画像伝送装置の動作は、前述の図３の場合と同様であるためその説明は省略する。
【００５１】
本発明によれば、少なくとも同時に４ユーザに１ユーザ当たり３．６Ｍｂｐｓ（＝０．１２Ｍｂ×３０ｆｐｓ）の圧縮画像データをネットワークを介して配信できる、３．６Ｍｂｐｓ×４＝１４．４Ｍｂｐｓのデータ配信が実現でき、各ユーザに自然な動きのある高画質の再生画像を提供できるサービスが可能となる。
【００５２】
また、少なくとも１４．４Ｍｂｐｓのデータ転送速度を実現するシリーズ接続の信号配線のバスで接続された、外部周辺ブロックをプリント基板の周辺部に配置することができるようになるために、外部インターフェース用のコネクタ、動作状態の表示器、あるいは動作条件の設定のためのスイッチなどを直にプリント基板に実装できるようになる。これにより、装置の筐体にコネクタ、表示器、あるいはスイッチなどを別のプリント基板に実装してケーブル接続する必要がなくなり、筐体の構造の簡素化および低価格化のネットワーク対応画像伝送装置を実現することができるようになる。
【図面の簡単な説明】
【００５３】
【図１】本発明における一実施例のネットワーク対応画像伝送装置の実装構造を示す図。
【図２】本発明における一実施例のネットワーク対応画像伝送装置の実装方式の概念を示す図。
【図３】本発明における一実施例のネットワーク対応画像伝送装置の概念を示す図。
【図４】本発明における一実施例のネットワーク対応画像伝送装置のデータ転送タイミングの一例を示す図。
【図５】データの授受が行われるバスの構成の一部を示す模式図。
【図６】データエラーの発生要因の一例を示す模式図。
【符号の説明】
【００５４】
１：ＣＰＵ、２：バスバッファ、３：ＲＡＭ、４：中央制御回路、５：ＲＯＭ、６：バスバッファ、７：ネットワーク制御回路、８：ＪＰＥＧ圧縮回路、９：シリアル制御回路、１０：ＬＥＤ回路、１１：スイッチ回路、１２、１３：拡張用コネクタ、１４：カメラ、２１、２３、２６：直列抵抗器、２２、２４、２７：終端抵抗器、２５：ＪＰＥＧ伸張回路、３０：ネットワーク対応画像伝送装置、３１：ＣＰＵブロック、３２：外部周辺ブロック、３３：モニタ、３５：プリント基板、４０：ネットワーク、Ａ：ＣＰＵバス、Ｂ：周辺回路バス、Ｃ：拡張外部バス、Ｄ：データ、Ｅ：映像信号、Ｆ：シリアル通信信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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