(57)【要約】  【課題】  障害の発生原因を従来の装置よりも短時間で的確に特定することができる障害検出装置及びコンピュータシステムを提供すること。  【解決手段】  コンピュータシステム１０は、入出力処理を行う入出力処理ＬＳＩ２０と、演算処理を実行するＣＰＵ６１と、クロック信号を発生して入出力処理ＬＳＩ２０に供給するクロック発振回路６７と、コンピュータシステム１０全体をリセットするリセット信号を発生するリセット回路６８とを有し、入出力処理ＬＳＩ２０は、リセット信号を制御するリセット制御部３０と、所定のハードウェアの動作状態情報を保持する状態保持部２１と、動作状態情報を指定された装置に出力する外部出力端子２２と、入出力処理ＬＳＩ２０内部で所定のロジック処理を行う内部ロジック部２３と、リセット信号を外部装置に出力する外部出力端子２４とを備える。【選択図】  図１
2006119905.tif 000002
【特許請求の範囲】
【請求項１】
予め定められた時間を計時したときにリセット信号を出力するリセット信号出力手段と、所定のハードウェアの動作状態情報を保持する動作状態情報保持手段と、前記リセット信号出力手段によって前記リセット信号が出力される前に前記動作状態情報の保持タイミングを前記動作状態情報保持手段に通知する保持タイミング通知手段とを備えたことを特徴とする障害検出装置。
【請求項２】
前記動作状態情報保持手段は、前記保持タイミング通知手段によって前記保持タイミングが通知されてから所定の時間が経過するまでの期間における前記動作状態情報を保持することを特徴とする請求項１に記載の障害検出装置。
【請求項３】
前記動作状態情報保持手段によって保持された前記動作状態情報を出力する動作状態情報出力手段を備えたことを特徴とする請求項１又は請求項２に記載の障害検出装置。
【請求項４】
請求項１から請求項３までのいずれかに記載の障害検出装置と、演算処理を実行する演算処理手段とを備え、前記動作状態情報保持手段は、前記演算処理手段が前記演算処理を実行しているときに前記演算処理に関わる障害が発生した際、前記動作状態情報を保持することを特徴とするコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばソフトウェアの不具合により発生した障害を検出する障害検出装置及びコンピュータシステムに関する。
【背景技術】
【０００２】
従来の障害検出装置は、第１の所定時間を計時するとタイムアウト予告割り込みを発生するウォッチドッグタイマと、タスク実行管理を行うオペレーティングシステム部とを備え、オペレーティングシステム部は、タイムアウト予告割り込みが発生した時点で、待ち状態の全てのタスクに対しては実行可能状態に遷移するのを禁止し、実行可能状態のタスクに対しては実行権の放棄のみを受け付けて実行可能状態タスクキューから切り離し、ウォッチドッグタイマがタイムアウト予告割り込みを発生して第２の所定時間の計時後にタイムアウト割り込みを発生した後において、オペレーティングシステム部がタイムアウト割り込み発生時に実行状態のタスクの実行状況を退避することにより、プログラムの異常箇所を特定することができるようになっている（例えば、特許文献１参照。）。
【特許文献１】特開平１１−２１２８３３号公報（第３−４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、このような従来の障害検出装置では、障害が発生した時点で実行状態にあるタスクの実行状況を退避してプログラムの異常箇所を特定するだけであり、障害が発生した時点におけるハードウェアの動作状態を取得できないので、障害の発生原因を検出するのに時間を要する場合があるという問題があった。
【０００４】
本発明は、このような問題を解決するためになされたものであり、障害の発生原因を従来の装置よりも短時間で的確に特定することができる障害検出装置及びコンピュータシステムを提供するものである。
【課題を解決するための手段】
【０００５】
本発明の障害検出装置は、予め定められた時間を計時したときにリセット信号を出力するリセット信号出力手段と、所定のハードウェアの動作状態情報を保持する動作状態情報保持手段と、前記リセット信号出力手段によって前記リセット信号が出力される前に前記動作状態情報の保持タイミングを前記動作状態情報保持手段に通知する保持タイミング通知手段とを備えたことを特徴とする構成を有している。
【０００６】
この構成により、本発明の障害検出装置は、動作状態情報保持手段が、保持タイミング通知手段から出力される保持タイミングに従って、所定のハードウェアがリセットされる前の信号状態情報を保持するので、障害の発生原因を従来の装置よりも短時間で的確に特定することができる。
【０００７】
また、本発明の障害検出装置は、前記動作状態情報保持手段は、前記保持タイミング通知手段によって前記保持タイミングが通知されてから所定の時間が経過するまでの期間における前記動作状態情報を保持することを特徴とする構成を有している。
【０００８】
この構成により、本発明の障害検出装置は、動作状態情報保持手段が、保持タイミング通知手段によって保持タイミングが通知されてから所定の時間が経過するまでの期間における動作状態情報を保持するので、所定のハードウェアがリセットされる前の期間における信号状態情報を連続して取得することができる。
【０００９】
さらに、本発明の障害検出装置は、前記動作状態情報保持手段によって保持された前記動作状態情報を出力する動作状態情報出力手段を備えたことを特徴とする構成を有している。
【００１０】
この構成により、本発明の障害検出装置は、動作状態情報出力手段が、動作状態情報保持手段によって保持された動作状態情報を出力するので、所定のハードウェアがリセットされる前の信号状態情報を外部の装置に出力し、障害の発生原因を解析する情報として提供することができる。
【００１１】
本発明のコンピュータシステムは、障害検出装置と、演算処理を実行する演算処理手段とを備え、前記動作状態情報保持手段は、前記演算処理手段が前記演算処理を実行しているときに前記演算処理に関わる障害が発生した際、前記動作状態情報を保持することを特徴とする構成を有している。
【００１２】
この構成により、本発明のコンピュータシステムは、動作状態情報保持手段が、保持タイミング通知手段から出力される保持タイミングに従って、所定のハードウェアがリセットされる前の信号状態情報を保持するので、障害の発生原因を従来の装置よりも短時間で的確に特定することができる。
【発明の効果】
【００１３】
本発明は、障害の発生原因を従来の装置よりも短時間で的確に特定することができるという効果を有する障害検出装置及びコンピュータシステムを提供することができるものである。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を用いて説明する。
【００１５】
（第１の実施の形態）
まず、本発明の第１の実施の形態のコンピュータシステムの構成について説明する。
【００１６】
図１に示すように、本実施の形態のコンピュータシステム１０は、入出力処理を行う障害検出装置としての入出力処理ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）２０と、データを転送するメインバス５１及びローカルバス５２と、演算処理を実行する演算処理手段としてのＣＰＵ６１と、ＣＰＵ６１の演算処理結果のデータやその他所定のデータを記憶するＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）６２と、表示描画処理を行う表示描画ＬＳＩ６３と、ＣＰＵ６１が実行するプログラムコードを記憶するＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）６４と、電源供給が停止しても所定のデータを保持するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）６５と、入出力デバイスやストレージデバイス等で構成される周辺デバイス６６と、クロック信号を発生して入出力処理ＬＳＩ２０に供給するクロック発振回路６７と、コンピュータシステム１０全体をリセットするリセット信号を発生するリセット回路６８とを備えている。
【００１７】
入出力処理ＬＳＩ２０は、リセット信号を制御するリセット制御部３０と、所定のハードウェアの動作状態情報を保持する動作状態情報保持手段としての状態保持部２１と、状態保持部２１に保持された動作状態情報を指定された装置に出力する動作状態情報出力手段としての外部出力端子２２と、入出力処理ＬＳＩ２０内部で所定のロジック処理を行う内部ロジック部２３と、リセット信号を外部装置に出力する外部出力端子２４とを備えている。
【００１８】
ここで動作状態情報とは、例えば、コンピュータシステム１０内における割り込み処理の情報、ＣＰＵ６１によるメモリやデバイスに対するアクセス処理の情報、ＣＰＵ６１以外のデバイスのうちメインバス５１又はローカルバス５２においてマスタとして動作するバスマスタの動作状態等の情報をいう。
【００１９】
具体的には、割り込み処理の情報としては、例えば、内部ロジック部２３が有する割り込み制御部（図示せず）に入力される各機能モジュールからの割り込み信号や割り込み制御部から出力されるＣＰＵ６１に対する割り込み信号等の状態情報がある。
【００２０】
また、ＣＰＵ６１によるメモリやデバイスに対するアクセス処理の情報としては、例えば、内部ロジック部２３が有するバス制御部（図示せず）とＣＰＵ６１との間、もしくは、内部ロジック部２３が有するバス制御部とＳＤＲＡＭ６２、表示描画ＬＳＩ６３、ＲＯＭ６４、ＳＲＡＭ６５、周辺デバイス６６等との間で授受されるチップセレクト信号、リードライト信号、ウェイト信号等の状態情報がある。
【００２１】
また、ＣＰＵ６１以外のバスマスタの動作状態の情報としては、例えば、内部ロジック部２３が有するＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）転送制御部（図示せず）とＣＰＵ６１との間で授受されるバス権要求信号及びバス権許可信号、ＤＭＡ転送要求信号及びＤＭＡ転送許可信号、ＤＭＡ転送制御部とＤＭＡ転送要求元との間で授受されるＤＭＡ要求信号及びＤＭＡ許可信号、ＤＭＡ転送制御を行う際の内部ロジック部２３内でのＤＭＡ転送シーケンス信号等の状態情報等がある。なお、前述のＤＭＡ転送要求元としては、表示描画ＬＳＩ６３、周辺デバイス６６、内部ロジック部２３が有する音声モジュールやシリアル通信モジュール（図示せず）等がある。
【００２２】
また、前述の動作状態情報には、ＷＤＴリセットが発生し、有効な動作状態情報を保持しているか否かを判定できる情報も含まれている。この情報により、システムが起動した際に、ＣＰＵが本情報を参照することで前回起動時にＷＤＴリセットが発生したか否か、発生した場合は、その際の動作状態情報を知ることができる。
【００２３】
状態保持部２１は、所定の動作状態情報を記憶する記憶回路、例えばレジスタやメモリ等で構成され、動作状態情報を記憶するようになっている。
【００２４】
外部出力端子２２は、状態保持部２１からの動作状態情報を外部装置に出力するようになっている。
【００２５】
前述の動作状態情報を記憶する記憶回路は、ＣＰＵ６１によるクリア処理や外部リセット制御部３１によるリセット信号により初期化されるようになっている。
【００２６】
内部ロジック部２３は、例えば、バスコントローラ、ＤＭＡコントローラ、割り込みコントローラ、音声入出力インタフェース、シリアル通信インタフェース、汎用入出力ポート等によって構成されている。周辺デバイス６６は、例えば、キーボード、マウス、ディスプレイ、ストレージデバイス、プリンタ、マイクロホン、スピーカ等によって構成されている。
【００２７】
リセット制御部３０は、予め定められた時間（以下「タイマ設定時間」という。）を計時したときにリセット信号を出力するリセット信号出力手段としてのウォッチドッグタイマ（Ｗａｔｃｈ  Ｄｏｇ  Ｔｉｍｅｒ：以下「ＷＤＴ」という。）部４０と、リセット回路６８からのリセット信号を制御する外部リセット制御部３１と、コンピュータシステム１０全体をリセットするシステムリセット信号を制御するシステムリセット制御部３２とを備えている。
【００２８】
外部リセット制御部３１は、リセット回路６８から出力された外部リセット信号をフリップフロップ回路で数段同期化する等によりノイズ除去処理を施した後、システムリセット制御部３２に出力するようになっている。
【００２９】
システムリセット制御部３２は、後述のリセット信号生成部４３から内部リセット信号が入力されたとき、又は、外部リセット制御部３１から外部リセット信号が入力されたときに、コンピュータシステム１０全体をリセットするシステムリセット信号を内部ロジック部２３と、外部出力端子２４を介してＣＰＵ６１、表示描画ＬＳＩ６３及び周辺デバイス６６などの外部の各種デバイスを初期化するようになっている。
【００３０】
なお、外部出力端子２４は、システムリセット制御部３２からリセット信号を外部装置に出力するようになっている。
【００３１】
ＷＤＴ部４０は、時間を計時するＷＤＴ４１と、所定の動作状態情報の保持タイミングを状態保持部２１に通知する保持タイミング通知手段としての保持タイミング通知部４２と、ＷＤＴ４１がタイマ設定時間を計時したときにリセット信号を出力するリセット信号生成部４３とを備えている。
【００３２】
ＷＤＴ４１は、例えばＮビットカウンタ及びＭビットカウンタで構成されたタイマを備え、メインバス５１に接続されている。ＷＤＴ４１のタイマは、ＣＰＵ６１によって定期的にリセットされるようになっており、リセットされる毎に時間の計時を０クリアした後再開するようになっている。なお、前述のＮ及びＭは自然数を表し、Ｎビットカウンタが、クロック発振回路６７によって生成されたシステムクロックに基づいて２のＮ乗回カウントする毎にＭビットカウンタは１ずつカウントアップするようになっている。
【００３３】
保持タイミング通知部４２は、Ｍビットカウンタのカウンタ値が所定値になったとき、内部ロジック部２３や外部の各種デバイスの動作状態情報を保持する保持タイミング信号を状態保持部２１に出力するようになっている。したがって、使用者は、動作状態情報を参照することにより、保持タイミング信号が出力されたときの所定のハードウェアの状態情報を把握することができるようになっている。
【００３４】
リセット信号生成部４３は、ＷＤＴ４１のタイマがＣＰＵ６１によってリセットされなかった場合、すなわち、ＷＤＴ４１がタイマ設定時間を計時した場合、入出力処理ＬＳＩ２０の内部回路や外部の各種デバイスをリセットする内部リセット信号を生成してシステムリセット制御部３２に出力するようになっている。
【００３５】
次に、本実施の形態のコンピュータシステム１０の動作について図１及び図２を用いて説明する。
【００３６】
まず、ＷＤＴ部４０のＷＤＴ４１によって、計時が開始される（ステップＳ１）。次いで、ＷＤＴ４１によって、ＣＰＵ６１による計時のリセットが行われたか否かが判断される（ステップＳ２）。ステップＳ２において、ＣＰＵ６１による計時のリセットが行われたと判断された場合はステップＳ１に戻る。
【００３７】
一方、ステップＳ２において、ＣＰＵ６１による計時のリセットが行われなかったと判断された場合は、ステップＳ３において、タイマのカウンタ値がタイマ設定時間に到達するある一定時間前に到達したか否かが判定される。タイマ設定時間に到達するある一定時間前に到達したと判断された場合は、保持タイミング通知部４２によって動作状態情報を保持する保持タイミング信号が状態保持部２１に出力される（ステップＳ４）。タイマ設定時間に到達するある一定時間前に到達していないと判断された場合はステップＳ２に戻る。なお、ある一定時間とは、例えば、タイマ設定時間に相当するカウンタ値が−１になる時間のことを示す。
【００３８】
引き続き、状態保持部２１によって、内部ロジック部２３や外部の各種デバイスの動作状態情報が保持される（ステップＳ５）。
【００３９】
さらに、状態保持部２１によって、動作状態情報が外部出力端子２２に出力される（ステップＳ６）。
【００４０】
次いで、リセット信号生成部４３によって、内部リセット信号がシステムリセット制御部３２に出力される（ステップＳ７）。
【００４１】
そして、システムリセット制御部３２によって、システムリセット信号が内部ロジック部２３、外部の各種デバイスに出力され（ステップＳ７）、ＷＤＴ部４０及び状態保持部２１を除くコンピュータシステム１０全体がリセットされる。
【００４２】
ここで、ＷＤＴ部４０の動作の詳細について図３を用いて説明する。
【００４３】
図３は、Ｍビットカウンタのカウンタ値に対する内部リセット信号７１と、信号状態情報を保持する保持タイミング信号７２及び７３とを表している。前述のように、Ｎビットカウンタ及びＭビットカウンタを備えたＷＤＴ４１において、Ｎビットカウンタがシステムクロック信号に基づいてカウントアップし、Ｎビットカウンタが２のＮ乗回カウントする毎にＭビットカウンタのカウンタ値がカウントアップされる。
【００４４】
Ｍビットカウンタが任意のカウンタ値ｎになっている時刻Ｔ０において、ＣＰＵ６１によって、ＷＤＴ４１の計時がリセットされると、Ｍビットカウンタはゼロクリアされた後カウントアップを再開し、Ｎビットカウンタが２のＮ乗回カウントする毎にカウントアップしていき、時刻Ｔ１でカウンタ値は１、時刻Ｔ２でカウンタ値は２になる。
【００４５】
引き続き、Ｍビットカウンタのカウンタ値が２Ｍ−１になった時刻Ｔ３において、保持タイミング通知部４２によって、保持タイミング信号７２が状態保持部２１に出力される。次いで、Ｍビットカウンタのカウンタ値が２Ｍになった時刻Ｔ４において、ＷＤＴ４１のタイマがオーバーフローとなる。
【００４６】
そして、Ｍビットカウンタのカウンタ値が２Ｍになっている時刻Ｔ４〜Ｔ５の期間において、リセット信号生成部４３によって、内部リセット信号７１がシステムリセット制御部３２に出力され、ＷＤＴ部４０及び状態保持部２１を除くコンピュータシステム１０全体がリセットされる。なお、時刻Ｔ５において、Ｍビットカウンタのカウンタ値は初期化されて０になり、Ｍビットカウンタはカウントアップを再開する。
【００４７】
以上のように、本実施の形態のコンピュータシステム１０によれば、保持タイミング通知部４２は、リセット信号生成部４３が内部リセット信号７１をシステムリセット制御部３２に出力する前に動作状態情報を保持する保持タイミング信号を状態保持部２１に出力し、状態保持部２１は、所定のハードウェアの動作状態情報を保持する構成としたので、コンピュータシステム１０が異常となりリセットが発生した場合、リセット解除後、システムが再起動した際にリセット発生時の動作状態情報を知ることができ、障害の発生原因を従来の装置よりも短時間で特定することができる。
【００４８】
なお、前述の実施の形態において、ＷＤＴ４１はＮビットカウンタ及びＭビットカウンタを備え、保持タイミング通知部４２はＭビットカウンタのカウンタ値が２Ｍ−１になったときに保持タイミング信号７２を出力する例を挙げて説明したが、本発明はこれに限定されるものではなく、内部リセット信号７１を出力する前に保持タイミング信号７２を出力するものであれば同様の効果を得ることができる。
【００４９】
（第２の実施の形態）
まず、本発明の第２の実施の形態のコンピュータシステムの構成について説明する。
【００５０】
本実施の形態のコンピュータシステムの構成は、第１の実施の形態のコンピュータシステム１０の状態保持部２１を図４に示された状態保持部８０に変更し、保持タイミング通知部４２が出力する保持タイミング信号を変更したものである。したがって、第１の実施の形態のコンピュータシステム１０の構成と同様な構成については、同一の符号を付して詳細な説明を省略する。
【００５１】
保持タイミング通知部４２は、図３に示すように、Ｍビットカウンタのカウンタ値が２Ｍ−１になってから２Ｍになるまでの期間、すなわち、時刻Ｔ３からＴ４までの期間において有効な状態になっている動作状態情報の保持タイミング信号７３を出力するようになっている。
【００５２】
状態保持部８０は、図４に示すように、サンプリングクロックを生成するサンプルクロック生成部８１と、サンプリングクロックに基づいて動作状態情報のデータをシリアルパラレル変換するシリアルパラレル変換部８２と、動作状態情報のデータを格納するシフトレジスタ８３とを備えている。
【００５３】
サンプルクロック生成部８１は、例えばシステムクロックを分周してサンプリングクロックを生成し、シリアルパラレル変換部８２に供給するようになっている。
【００５４】
シリアルパラレル変換部８２は、図３に示された動作状態情報の保持タイミング信号７３がハイレベルすなわち有効な状態になっている時刻Ｔ３からＴ４までの期間において、サンプルクロック生成部８１によって生成されるサンプリングクロックで動作状態情報のデータをサンプルしてパラレルデータに変換するようになっている。
【００５５】
シフトレジスタ８３は、例えば１つのハードウェアの動作状態情報に対してＫ段の状態保持レジスタを持っている。シフトレジスタ８３は、保持タイミング信号７３が有効な状態になっている期間内に全シフトレジスタがデータで満杯になった場合は、古いデータから順に破棄して新たなデータを記憶するようになっている。
【００５６】
次に、本実施の形態のコンピュータシステムの動作について説明する。なお、本実施の形態のコンピュータシステムの動作のうち、第１の実施の形態のコンピュータシステム１０の動作と同様な動作については、詳細な説明を省略する。
【００５７】
図２に示されたステップＳ３において、保持タイミング通知部４２によって出力された保持タイミング信号７３は、シリアルパラレル変換部８２に入力される。次いで、シリアルパラレル変換部８２によって、保持タイミング信号７３が有効な状態になっている期間において、所定のハードウェアの動作状態情報のデータが連続的にシリアルパラレル変換される。そして、シフトレジスタ８３によって、動作状態情報のデータが連続的に記憶される。
【００５８】
なお、本実施の形態において、動作状態情報のデータをシフトレジスタ８３に記憶する例を挙げて説明したが、本発明はこれに限定されるものではなく、シフトレジスタの代わりにメモリを使用したり、外部出力端子２２を介して動作状態情報のデータを外部の装置に出力する構成としてもよい。
【００５９】
例えば、図３に示された動作状態情報の保持タイミング信号７３が無効な状態になっている時刻Ｔ３以前、又はＴ４以後の期間において、外部出力端子２２は、他の機能端子として使用し、動作状態情報の保持タイミング信号７３が有効になっている時刻Ｔ３からＴ４までの期間において、外部出力端子２２は、所定のハードウェアの動作状態情報のデータを外部の装置に連続的に出力するよう構成すれば、端子数が制限された状況下でも本機能を実現することができる。
【００６０】
以上のように、本実施の形態のコンピュータシステムによれば、保持タイミング通知部４２は、Ｍビットカウンタのカウンタ値が２Ｍ−１になってから２Ｍになるまでの期間において動作状態情報の保持タイミング信号７３を出力し、状態保持部８０は、保持タイミング信号７３が出力されている期間に動作状態情報のデータを格納する構成としたので、保持タイミング信号７３が出力されている期間における動作状態情報のデータを連続的に取得することができる。
【００６１】
なお、前述の実施の形態において、ＷＤＴ４１はＮビットカウンタ及びＭビットカウンタを備え、保持タイミング通知部４２はＭビットカウンタのカウンタ値が２Ｍ−１になったときから２Ｍになるまでの期間において保持タイミング信号７３を出力する例を挙げて説明したが、本発明はこれに限定されるものではなく、例えば、Ｍビットカウンタのカウンタ値が２Ｍ−２になったときから２Ｍになるまでの期間において保持タイミング信号７３を出力する構成においても同様の効果を得ることができる。
【産業上の利用可能性】
【００６２】
以上のように、本発明に係る障害検出装置及びコンピュータシステムは、障害の発生原因を従来の装置よりも短時間で的確に特定することができるという効果を有し、ソフトウェアの不具合により発生した障害を検出する障害検出装置及びコンピュータシステム等として有用である。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施の形態のコンピュータシステムのブロック図
【図２】本発明の第１の実施の形態のコンピュータシステムの各ステップのフロー図
【図３】本発明の第１の実施の形態のコンピュータシステムに係る保持タイミング信号の一例を示す図
【図４】本発明の第２の実施の形態のコンピュータシステムに係る状態保持部のブロック図
【符号の説明】
【００６４】
１０  コンピュータシステム
２０  入出力処理ＬＳＩ（障害検出装置）
２１、８０  状態保持部（動作状態情報保持手段）
２２  外部出力端子（動作状態情報出力手段）
２３  内部ロジック部
２４  外部出力端子
３０  リセット制御部
３１  外部リセット制御部
３２  システムリセット制御部
４０  ＷＤＴ部（リセット信号出力手段）
４１  ＷＤＴ
４２  保持タイミング通知部（保持タイミング通知手段）
４３  リセット信号生成部
５１  メインバス
５２  ローカルバス
６１  ＣＰＵ（演算処理手段）
６３  表示描画ＬＳＩ
６４  ＲＯＭ
６６  周辺デバイス
６７  クロック発振回路
６８  リセット回路
７１  内部リセット信号
７２、７３  保持タイミング信号
８１  サンプルクロック生成部
８２  シリアルパラレル変換部
８３  シフトレジスタ
【図１】
2006119905.tif 000003
【図２】
2006119905.tif 000004
【図３】
2006119905.tif 000005
【図４】
2006119905.tif 000006