(57)【要約】【課題】  半導体メモリ素子、ＮＡＮＤフラッシュメモリとその製作方法を提供する。【解決手段】  メモリゲート及び電荷蓄積層を有するセルが密集し、隣接セル内のメモリゲートが互いに部分的に重なるか又は互いに自己整列するＮＡＮＤフラッシュメモリセルアレイ及び製造方法。メモリセルは、ビット線拡散部と共通ソース拡散部の間で列状に配置され、電荷蓄積層は、セル内のメモリゲートの下に位置決めされる。プログラミングは、負電荷を電荷蓄積ゲートに蓄積させるためにシリコン基板から電荷蓄積ゲートまでのホットエレクトロン注入、又は正電荷を電荷蓄積ゲートに蓄積させるためにシリコン基板から電荷蓄積ゲートまでのホットホール注入により行われる。消去は、プログラミング方法により電荷蓄積ゲートからシリコン基板まで又はその逆のチャンネルトンネリングにより行われる。【選択図】          図２
2006041525.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成されたビット線拡散部及び共通ソース拡散部と、
各々がメモリゲート及び電荷蓄積ゲートを有する第１及び第２のグループのメモリセルと、
を含み、
前記２つのグループ内の前記セルは、前記ビット線拡散部と前記ソース拡散部の間で列状に互いの間に挿入され、
前記列の第１のゲートに隣接し、前記ビット線拡散部と部分的に重なる列選択ゲートと、
前記列の上方に位置決めされたビット線と、
前記ビット線と前記ビット線拡散部を相互接続するビット線接点と、
を更に含むことを特徴とするメモリセルアレイ。
【請求項２】
前記メモリゲートは、前記電荷蓄積ゲートの上方に位置決めされたことを特徴とする請求項１に記載のメモリセルアレイ。
【請求項３】
前記電荷蓄積ゲートは、窒化物及び酸化物と窒化物の組合せから成るグループから選択された材料で製作されることを特徴とする請求項１に記載のメモリセルアレイ。
【請求項４】
シリコン基板と、
前記基板に形成されたビット線拡散部及び共通ソース拡散部と、
セルの各々が電荷蓄積ゲートの上方に位置決めされたメモリゲートを有し、前記ビット線拡散部と前記共通ソース拡散部の間に列状に配置された複数のメモリセルと、
前記電荷蓄積ゲートと前記基板の間、前記メモリゲートと前記電荷蓄積ゲートの間、及び２つのグループ内に挿入された前記セルの隣接するものの間の誘電体と、
前記列の第１のゲートに隣接し、前記ビット線拡散部と部分的に重なる列選択ゲートと、
前記列の上方に位置決めされたビット線と、
前記ビット線と前記ビット線拡散部を相互接続するビット線接点と、
を含むことを特徴とするメモリセルアレイ。
【請求項５】
前記誘電体は、酸化物、窒化物、窒化酸化物、及びその組合せから成るグループから選択されることを特徴とする請求項４に記載のメモリセルアレイ。
【請求項６】
前記電荷蓄積ゲートは、電荷蓄積材料の単一の連続層によって形成されることを特徴とする請求項４に記載のメモリセルアレイ。
【請求項７】
前記基板に対して負の電圧が、選択されたセルの前記メモリゲートに印加され、前記電荷蓄積ゲートから前記誘電体を通って前記シリコン基板に至る消去経路を形成することを特徴とする請求項４に記載のメモリセルアレイ。
【請求項８】
プログラムオペレーション中に前記シリコン基板において下に重なるチャンネル領域からの前記セルの選択されたものの前記電荷蓄積ゲート上に負電荷を蓄積させるための該基板と該電荷蓄積ゲートの間のホットキャリヤ注入経路を含むことを特徴とする請求項４に記載のメモリセルアレイ。
【請求項９】
プログラム経路が、前記メモリセルの選択されたもののビット拡散部側のオフゲートチャンネル領域と該選択されたセルの前記電荷蓄積ゲートとの間に延びており、
前記ビット線拡散部の方向の前記隣接するメモリゲートは、前記列の他のメモリゲートよりも低い電圧でバイアスが掛けられ、プログラムオペレーション中に効率的なホットキャリヤ注入が得られるようにチャンネル電流を制御する、
ことを特徴とする請求項４に記載のメモリセルアレイ。
【請求項１０】
プログラム経路が、前記選択ゲートの次のオフゲートチャンネル領域と、該選択ゲートに隣接する選択されたメモリセル内の前記電荷蓄積ゲートとの間に延びており、該選択ゲートは、前記列の他のメモリゲートよりも低い電圧でバイアスが掛けられ、プログラムオペレーション中に効率的なホットキャリヤ注入が得られるようにチャンネル電流を制御することを特徴とする請求項４に記載のメモリセルアレイ。
【請求項１１】
前記選択ゲートと前記メモリセルの選択されていないものの前記メモリゲートとは、相対的に高い電圧でバイアスが掛けられ、それらの下の前記基板内のチャンネルをオンにして前記ビット線拡散部と前記ソース拡散部の間に導電経路を形成することを特徴とする請求項４に記載のメモリセルアレイ。
【請求項１２】
読取経路が、前記選択ゲートと前記セルの選択されたセルものの前記メモリゲートとをオンにすることにより形成され、前記選択されていないセルの前記電荷蓄積ゲートに相対的に高い正電圧を掛け、前記ソース拡散部に０ボルトを掛け、前記ビット線拡散部に１ボルトから３ボルトを掛け、該選択されたセルの該メモリゲートに相対的に低い正電圧を掛けて、消去状態に対して該電荷蓄積ゲートの下に導電チャンネル、及びプログラム状態に対して非導電チャンネルを形成することを特徴とする請求項１に記載のメモリセルアレイ。
【請求項１３】
セルアレイ全体を同時に消去することができる消去経路と単一セル選択可能なプログラム経路とを含むことを特徴とする請求項４に記載のメモリセルアレイ。
【請求項１４】
相対的に高い正電圧が、選択されたセルの前記メモリゲートに印加され、該選択されたセルの前記電荷蓄積ゲートから前記誘電体を通って該選択されたセルの下の前記シリコン基板に至る消去経路を形成することを特徴とする請求項４に記載のメモリセルアレイ。
【請求項１５】
ホットホール注入経路が、前記シリコン基板のチャンネル領域から前記誘電体を通り前記メモリセルの選択されたものの前記電荷蓄積ゲートまで延び、プログラムオペレーション中に該選択されたセルの該電荷蓄積ゲート上に正電荷を蓄積することを特徴とする請求項４に記載のメモリセルアレイ。
【請求項１６】
プログラム経路が、前記選択されたメモリセルのビット線側のオフゲートチャンネル領域から該選択されたセルの前記電荷蓄積ゲートまで延びており、
相対的に高い電圧が、前記ビット線拡散部に印加され、
前記選択されたメモリゲートは、相対的に負の電圧でバイアスが掛けられ、
前記選択ゲート及び他のメモリセルの前記メモリゲートは、相対的に高い正電圧でバイアスが掛けられてそれらの下の前記チャンネル領域をオンにし、プログラムオペレーション中に効率的なホットホール注入が得られるように、前記ビット線拡散部からの該相対的に高い正電圧を前記シリコン基板と前記選択されたセルの前記電荷蓄積ゲートに亘って降下させる、
ことを特徴とする請求項４に記載のメモリセルアレイ。
【請求項１７】
プログラム経路が、前記選択ゲートの次のオフゲートチャンネル領域と該選択ゲートに隣接する選択されたメモリセルの前記電荷蓄積ゲートとの間に延びており、
相対的に高い正電圧が、前記ビット線拡散部に印加され、
第１列の前記選択されたメモリゲートは、相対的に負の電圧でバイアスが掛けられ、
前記選択ゲート及び前記列の他のセルの前記メモリゲートは、相対的に高い正電圧でバイアスが掛けられてそれらの下の前記チャンネル領域をオンにし、プログラムオペレーション中に有効なホットホール注入が得られるように、前記ビット線拡散部からの該相対的に高い正電圧を前記シリコン基板と前記選択されたセルの前記電荷蓄積ゲートに亘って降下させる、
ことを特徴とする請求項４に記載のメモリセルアレイ。
【請求項１８】
前記ソース拡散部は、プログラムオペレーション中にフローティングしていることを特徴とする請求項４に記載のメモリセルアレイ。
【請求項１９】
読取経路が、前記選択ゲートと前記セルの選択されたセルものの前記メモリゲートとをオンにすることにより形成され、前記選択されていないセルの前記電荷蓄積ゲートに相対的に高い正電圧を掛け、前記ソース拡散部に０ボルトを掛け、前記ビット線拡散部に１ボルトから３ボルトを掛け、該選択されたセルの該メモリゲートに相対的に低い正電圧を掛けて、消去状態に対して該電荷蓄積ゲートの下に非導電チャンネル、及びプログラム状態に対して導電チャンネルを形成することを特徴とする請求項４に記載のメモリセルアレイ。
【請求項２０】
メモリセルアレイを製造する方法であって、
誘電体の層を基板上に形成する段階と、
第１の電荷蓄積層を前記誘電体上に形成する段階と、
誘電体の第２の層を前記電荷蓄積層上に形成する段階と、
導電材料の第１の層を前記誘電体の第２の層上に形成する段階と、
前記導電材料、前記誘電体、及び前記電荷蓄積層の一部分を非等方的に除去して、選択ゲートと、各セルが電荷蓄積ゲートの上方に位置決めされたメモリゲートを有する列状に配置された第１のグループの間隔の空いたメモリセルとを形成する段階と、
前記第１のグループの前記セル間の前記基板の露出部分上と、前記選択ゲート及び前記メモリゲートの側壁上とに誘電体の付加的な層を形成する段階と、
第２の電荷蓄積層を前記誘電体の付加的な層に堆積させる段階と、
誘電体の更に別の層を前記第２の電荷蓄積層に堆積させる段階と、
導電材料の第２の層を前記第２の電荷蓄積層上の前記誘電体上に堆積させる段階と、
前記導電材料の第２の層、及び前記第１のグループの前記メモリセルの上方の前記第２の電荷蓄積材料の一部分を除去し、該第１のグループの該メモリセル間に位置決めされたメモリゲート及び電荷蓄積ゲートを有する第２のグループのメモリセルを形成する段階と、
前記列の一端の前記選択ゲートに隣接して前記基板にビット線拡散部を形成する段階と、
前記列の前記ビット線拡散部の反対端で前記基板に共通ソース拡散部を形成する段階と、
セルの前記列の上に重なるビット線と、該ビット線及び前記ビット線拡散部を相互接続するビット線接点とを形成する段階と、
を含むことを特徴とする方法。
【請求項２１】
前記誘電体は、酸化物層を約４０Åから１００Åの厚みまで熱成長させることにより前記基板上に形成されることを特徴とする請求項２０に記載の方法。
【請求項２２】
前記電荷蓄積層は、窒化物及び窒化物と酸化物の組合せから成るグループから選択された材料を６０Åから２００Å程度の厚みまで堆積させることにより形成されることを特徴とする請求項２０に記載の方法。
【請求項２３】
前記第１の電荷蓄積層上の前記誘電体の層は、酸化物から成るグループから選択された材料で形成され、約３０Åから１００Åの厚みまで窒化されることを特徴とする請求項２０に記載の方法。
【請求項２４】
前記導電材料の層は、ポリシリコン及びポリサイドから成るグループから選択され、１０００Åから２５００Å程度の厚みに堆積することを特徴とする請求項２０に記載の方法。
【請求項２５】
前記導電材料は、燐、砒素、硼素、及びその組合せから成るグループから選択された材料を用いて１０20から１０21／ｃｍ3程度のレベルまでドープされることを特徴とする請求項２４に記載の方法。
【請求項２６】
メモリセルアレイを製造する方法であって、
誘電体の層を基板上に形成する段階と、
電荷蓄積層を前記誘電体上に形成する段階と、
誘電体の第２の層を前記電荷蓄積層上に形成する段階と、
導電材料の第１の層を前記誘電体の第２の層上に形成する段階と、
前記電荷蓄積層ではなく前記導電材料の一部分を非等方的に除去し、選択ゲートと、各セルが前記電荷蓄積材料の層の上方に位置決めされたメモリゲートを有する列状に配置された第１のグループの間隔の空いたメモリセルとを形成する段階と、
前記セル間の前記電荷蓄積材料上と前記選択ゲート及び前記メモリゲートの側壁上とに付加的な誘電体の層を形成する段階と、
導電材料の第２の層を前記付加的な誘電体の層に堆積させる段階と、
前記導電材料の第２の層の一部分を除去し、前記第１のグループの前記メモリセルの間にメモリゲートを有する第２のグループのメモリセルを形成する段階と、
前記列の一端の前記選択ゲートに隣接して前記基板にビット線拡散部を形成する段階と、
前記列の前記ビット線拡散部の反対端で前記基板に共通ソース拡散部を形成する段階と、
セルの前記列の上に重なるビット線と、該ビット線及び前記ビット線拡散部を相互接続するビット線接点とを形成する段階と、
を含むことを特徴とする方法。
【請求項２７】
メモリセルアレイを製造する方法であって、
誘電体の層を基板上に形成する段階と、
第１の電荷蓄積層を前記誘電体上に形成する段階と、
誘電体の第２の層を前記電荷蓄積層上に形成する段階と、
導電材料の第１の層を前記誘電体の第２の層上に形成する段階と、
前記導電材料、前記誘電体、及び前記電荷蓄積層の一部分を非等方的に除去して、各セルが電荷蓄積ゲートの上方に位置決めされたメモリゲートを有する列状に配置された第１のグループの間隔の空いたメモリセルを形成する段階と、
前記第１のグループの前記セル間の前記基板の露出部分上及び前記メモリゲートの側壁上に誘電体の付加的な層を形成する段階と、
第２の電荷蓄積層を前記誘電体の付加的な層に堆積させる段階と、
誘電体の更に別の層を前記第２の電荷蓄積層に堆積させる段階と、
導電材料の第２の層を前記第２の電荷蓄積層上の前記誘電体上に堆積させる段階と、
前記導電材料の第２の層、及び前記第１のグループの前記メモリセルの上方の前記第２の電荷蓄積材料の一部分を除去し、前記列の一端で下方に電荷蓄積ゲートを有する選択ゲートと、該第１のグループの該メモリセル間に位置決めされたメモリゲート及び電荷蓄積ゲートを有する第２のグループのメモリセルと、該列の該選択ゲートの反対端の端部ゲートとを形成する段階と、
前記選択ゲートに隣接して前記基板にビット線拡散部を形成する段階と、
前記端部ゲートに隣接して前記基板に共通ソース拡散部を形成する段階と、
セルの前記列の上に重なるビット線と、該ビット線及び前記ビット線拡散部を相互接続するビット線接点とを形成する段階と、
を含むことを特徴とする方法。
【請求項２８】
メモリセルアレイを製造する方法であって、
誘電体の層を基板上に形成する段階と、
電荷蓄積層を前記誘電体上に形成する段階と、
誘電体の第２の層を前記電荷蓄積層上に形成する段階と、
導電材料の第１の層を前記誘電体の第２の層上に形成する段階と、
前記電荷蓄積層ではなく前記導電材料の一部分を非等方的に除去し、各セルが前記電荷蓄積層の上方に位置決めされたメモリゲートを有する列状に配置された第１のグループの間隔の空いたメモリセルを形成する段階と、
前記セル間の空間内の前記電荷蓄積層上及び前記メモリゲートの側壁上に付加的な誘電体の層を形成する段階と、
導電材料の第２の層を前記付加的な誘電体の層に堆積させる段階と、
前記導電材料の第２の層の一部分を除去し、前記列の一端の選択ゲートと、前記第１のグループの前記メモリセル間に位置決めされたメモリゲートを有する第２のグループのメモリセルと、該列の該選択ゲートの反対端の端部ゲートとを形成する段階と、
前記選択ゲートに隣接して前記基板にビット線拡散部を形成する段階と、
前記端部ゲートに隣接して前記基板に共通ソース拡散部を形成する段階と、
セルの前記列の上に重なるビット線と、該ビット線及び前記ビット線拡散部を相互接続するビット線接点とを形成する段階と、
を含むことを特徴とする方法。
【請求項２９】
シリコン基板と、
前記基板に形成されたビット線拡散部及び共通ソース拡散部と、
前記拡散部の間で前記基板上に形成された電荷蓄積材料の層と、
各セルが前記電荷蓄積層の上方に位置決めされたメモリゲートを有する、前記拡散部の間で列状に配置された複数のメモリセルと、
前記電荷蓄積層と前記基板の間、前記メモリゲートと該電荷蓄積層の間、及び前記セルの隣接するものの間の誘電体と、
前記列の第１のゲートに隣接し、前記ビット線拡散部と部分的に重なる列選択ゲートと、
前記列の上方に位置決めされたビット線と、
前記列の最終ゲートが前記共通ソース拡散部と部分的に重なった状態で、前記ビット線と前記ビット線拡散部を相互接続するビット線接点と、
を含むことを特徴とするメモリセルアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、半導体メモリ素子、より具体的には、ＮＡＮＤフラッシュメモリとその製作方法に関するものである。
【背景技術】
【０００２】
不揮発性メモリは、電気的プログラム可能ＲＯＭ（ＥＰＲＯＭ）、電気的消去可能及びプログラム可能ＲＯＭ（ＥＥＰＲＯＭ）、及びフラッシュＥＥＰＲＯＭを含むいくつかの形態で現在利用可能である。フラッシュメモリは、メモリカード、携帯情報端末（ＰＤＡ）、携帯電話、及びＭＰ３プレーヤなどの装置内の高容量データ記憶装置に広く使用されている。このような用途では、セルの小型化及び製造コスト低減による高密度メモリが必要とされている。
従来のＮＯＲ型スタックゲートフラッシュメモリセルは、通常はビット線接点、ソース領域、フローティングゲート、及びコントロールゲートを有し、コントロールゲートは、フローティングゲートの真上に位置決めされる。このセルは比較的大型であるために、密度が非常に高いデータ記憶用途では使用することはできない。
【０００３】
セルの大きさは、図１に示しかつ米国特許第４，９５９，８１２号及び米国特許第５，０５０，１２５号でより詳細に説明されているように、一連のスタックゲートフラッシュメモリセルがビット線とソース線の間に直列に接続されてビット線接点が１つだけのＮＡＮＤフラッシュメモリアレイの方が小型である。このアレイにおいては、複数のスタックゲートメモリセル２１は、ビット線拡散部２２とソース拡散部２３の間に直列に接続されている。セルは、Ｎ型又はＰ型のいずれかのシリコンの基板２６内のＰ井戸２４に形成される。セルの各々は、ポリシリコンなどの導電材料で製作されたフローティングゲート２７と、ポリシリコン又はポリサイドなどの導電材料で製作されたコントロールゲート２８とを有する。コントロールゲートは、フローティングゲートの上方にあってそれと垂直方向に整列している。
【０００４】
２つの選択ゲート２９及び３０がアレイ内に含められ、一方は、ビット線拡散部２２近くにあり、他方は、ソース拡散部２３近くにある。各列のビット線３１は、ビット線接点３２の接点によってビット線拡散部に接続されている。拡散部３３は、スタックゲート間及びスタックゲートと選択ゲートの間で基板に形成され、メモリセル内のトランジスタのソース及びドレーン領域の役目をする。ビット線拡散部、ソース拡散部、及び拡散部３３は、Ｎ型ドーパントでドープされる。
【０００５】
メモリセルを消去するために、約２０ボルトの正電圧がＰ井戸とコントロールゲートの間に印加され、これによって電子がフローティングゲートからその下にあるチャンネル領域にトンネリングする。従って、フローティングゲートは、正電荷を帯び、スタックゲートセルの閾値電圧は負になる。
メモリセルをプログラムするために、コントロールゲートは、Ｐ井戸に対して正の約２０ボルトのレベルまでバイアスされる。電子がチャンネル領域からフローティングゲートにトンネリングする時、フローティングゲートは負電荷を帯び、スタックゲートセルの閾値電圧は正になる。スタックゲートセルの閾値電圧を変えることにより、その下にあるチャンネルは、読取オペレーション中にゼロ電圧がコントロールゲートに印加された時に非導電状態（論理的）又は導電状態（論理的）のいずれかになることができる。
しかし、製作方法が進歩して幾何学形状が非常に小型化され、例えば数十ナノメートルになると、オペレーションをプログラム及び消去するのに十分な高電圧カプリング比を小型のセルを維持しながら形成することは困難である。
【０００６】
【特許文献１】米国特許第４，９５９，８１２号
【特許文献２】米国特許第５，０５０，１２５号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
一般的に、本発明の目的は、新しく改良された半導体素子及びその製作方法を提供することである。
本発明の別の目的は、従来技術の制約及び欠点を克服する半導体素子及びその方法を提供することである。
【課題を解決するための手段】
【０００８】
上記及び他の目的は、メモリセルがビット線拡散部と共通ソース拡散部の間に列状に密集したメモリセルアレイ及び製作方法を提供することによって本発明により達成される。各セルは、メモリゲート及び電荷選択ゲートを有し、隣接セル内のメモリゲートは、互いに自己整列し、及び／又は互いに部分的に重なっている。
いくつかの実施形態では、プログラミングは、電荷蓄積ゲート内の負電荷を蓄積するために下に重なる基板から電荷貯蔵ゲートへのホットエレクトロン注入によって行われ、一方、他の実施形態では、電荷蓄積ゲート内に正電荷を蓄積するためにシリコン基板から電荷蓄積ゲートへのホットホール注入によって行われる。消去は、プログラミング方法により電荷蓄積ゲートからシリコン基板まで又はその逆のチャンネルトンネリングによって行われる。アレイは、アレイ内のメモリセルの全てを同時に消去することができ、同時にプログラミングがビット選択可能であるようにバイアスされる。
【発明を実施するための最良の形態】
【０００９】
図２に示すように、メモリは、基板４１の上部でＰ型ウェル３９内に形成されかつＮ型材料でドープされたビット線拡散部３７と共通ソース拡散部３８との間で列状に配置されたＮＡＮＤフラッシュメモリセル３６のアレイを含む。これ以降に更に詳しく説明するように、セルアレイを製作する好ましい方法においては、セルは、２つのグループ３６ａ及び３６ｂで形成し、一方のグループのセルを他方のグループの間に挿入する。しかし、アレイを他の方法で製作すること、及びセルの全てを単一グループ内で形成することができることが理解されるであろう。
【００１０】
セルは、メモリ又はコントロールゲート４２ａ及び４２ｂ、及び電荷蓄積ゲート４３ａ及び４３ｂを有し、コントロールゲートは、電荷蓄積ゲートの上方に位置決めされ、それと整列している。列選択ゲート４６は、ビット線拡散部の隣の列の端部に形成され、不活性（未使用）電荷蓄積ゲート４３ａはその下にある。選択ゲートは、ビット線拡散部と部分的に重複し、選択ゲートの反対側の列の端部のコントロールゲート４２ａは、ソース拡散部と部分的に重なり合っている。
コントロールゲート４２及び選択ゲート４６は、ドープされたポリシリコン又はポリサイドなどの導電材料で製作し、電荷蓄積ゲートは、窒化物又は窒化物と酸化物の組合せで製作する。誘電膜４７をコントロールゲートと電荷蓄積ゲートの間に形成し、ゲート絶縁体４８を電荷蓄積ゲートの下に形成する。誘電膜は、純粋な酸化物又は窒化酸化物とすることができる。
【００１１】
図３及び図４で最も良く分るように、隔離領域４９は、隣接するセル３６列間で基板内に形成され、コントロールゲート４２ａ及び４３ｂは、全て、ソース拡散部に平行な方向に延びて電荷蓄積ゲートと隔離領域を覆うように交差する。ビット線５１は、セル列の上方に位置決めされ、選択ゲート及びコントロールゲートを覆うように交差し、接点５２は、ビット線とビット線拡散部の間に延びる。従って、ビット線は、選択ゲート、コントロールゲート、及び共通ソース拡散部に対して垂直方向である。ソース拡散部は、列に対して垂直な方向に連続的に延び、その両側にある列内のグループのセルによって共有される。
【００１２】
図２から図４のメモリセルアレイは、図５Ａから図５Ｆに示す方法によって製作することができる。本方法においては、酸化物層５３を熱成長させて単結晶シリコン基板上で約４０Åから１００Åの厚さにし、図示の実施形態では、単結晶シリコン基板は、Ｐ型ウェル３９が形成されたＰ型基板４１の形となっている。代替的に、必要に応じて、Ｎ型ウェルをＰ型基板内に形成することができ、その場合、Ｐ型ウェルは、Ｎ型ウェル内に形成することになる。
窒化物又は窒化物及び酸化物の組合せによる電荷蓄積層５４を熱酸化物５３上に形成する。その後、別の誘電体層５６を電荷蓄積層５４上に形成する。この誘電体は、純粋な酸化物又は窒化酸化物層とすることができる。電荷蓄積層５４は、約６０Åから２００Åの厚みを有し、誘電体層５６は、約３０Åから１００Åの厚みを有する。
【００１３】
ポリシリコン又はポリサイド（ポリ−１）の導電層５７を誘電膜５６上に堆積させる。この層は、１０００Åから２５００Å程度の厚みを有するものであり、この層を燐、砒素、又は硼素で１０20から１０21／ｃｍ3程度のレベルまでドープする。３００Åから１０００Å程度の厚みを有するＣＶＤ酸化物又は窒化物層５８をポリ−１層上に堆積させ、ポリ−１材料は、その後の乾式エッチング段階中にエッチングによって除去されるのを防止するためにマスクとして使用される。
【００１４】
層５８を覆うようにフォトリソグラフィ用マスク５９を形成し、メモリゲート及び選択ゲートを構成し、その層及びポリ−１層５７のマスクなし部分を非等方的除去によるエッチングで除去すると、選択ゲート４６、ソース拡散部域に隣接するメモリゲート４２、及びメモリゲート４２ａを形成するポリ−１の部分のみが残る。その後、誘電体５６の露出部分、電荷蓄積層５４の下に重なる部分、及び誘電体５３を非等方的除去によるエッチング処理で除去し、図５Ｂに示すように電荷蓄積ゲート４３ａを形成する。
その後、図５Ｃに示すように、誘電体層６１が、露出したシリコン基板及びメモリゲートと選択ゲートの側壁上に形成される。この誘電体は、純粋な酸化物膜又は窒化酸化物膜とすることができる。その後、純粋な酸化物膜又は窒化酸化物膜とすることができる第２の電荷蓄積膜６２層を誘電体６１上に形成し、別の誘電体層６３を電荷蓄積膜上に形成する。
【００１５】
図５Ｄに示すように、ポリシリコン又はポリサイド（ポリ−２）の導電層６４を誘電膜６３上に１０００Åから２５００Å程度の厚みまで堆積させ、燐、砒素、又は硼素で１０20から１０21／ｃｍ3程度のレベルまでドープする。その後、フォトリソグラフィ用マスク６６がポリ−２層６４を覆うように形成されて第２の組のメモリゲートを構成する。ポリ−２層６４、誘電体層６３、及び電荷蓄積層６２のマスクなし部分を非等方的除去によるエッチングで除去し、図５Ｅに示すように第２の組のメモリ又はコントロールゲート４２ｂを形成する。その後、図５Ｅ及び図５Ｆに示すように、Ｐ31及びＡｓ75などのドーパントを列の反対端にある選択ゲート４６とメモリゲート４２ａの隣で基板の露出部分内の領域６７及び６８内に移植し、ビット線拡散部３７及びソース拡散部３８を形成する。
その後、燐ガラス（ＰＳＧ）又は硼素燐珪酸ガラス（ＢＰＳＧ）をウェーハ全体に亘って堆積させ、エッチングし、図５Ｆに示すようにビット線接点５２用の開口部を形成する。最後に、ガラスを覆うように金属層を堆積させ、パターン化してビット線５１及びビット線接点５２を形成する。
【００１６】
消去（ＥＲＳ）、プログラム（ＰＧＭ）、及び読取（ＲＤ）オペレーション用の二組の例示的なバイアス電圧がアレイの端子の隣に示されている図６及び図７を参照して、メモリセルアレイのオペレーション及び使用を説明することができる。図６の例においては、メモリセルＣ2nが選択されている。このセルは、メモリゲートＭＧ02とビット線ＢＬnの交差部に位置し、位置が分かりやすいように円で囲まれている。アレイ内の他のメモリセルの全ては、選択されていない。
【００１７】
図６に示すバイアス条件では、消去は、２つの異なる方法で行うことができる。第１の方法（消去モード１つまりＥＲＳ１）においては、メモリゲートのバイアス電圧は０であり、選択ゲートＳＧ、ビット線、及び共通ソースはフローティングしており、Ｐ井戸に１０ボルトから２０ボルトでバイアスを掛ける。これらのバイアス条件では、均一なチャンネルトンネリングが行われる。電荷蓄積ゲートで正電荷が増加する時に、メモリセルの閾値電圧（この実施形態では、−１ボルトから１ボルト程度であることが好ましい）は小さくなる。この結果、コントロールゲートに約１．５ボルトでバイアスを掛けると電荷蓄積ゲートの下のチャンネル内に逆転層ができる。従って、メモリセルは、消去オペレーション後に導電状態（論理１）になる。
【００１８】
第２の消去モード（消去モード又はＥＲＳ２）においては、メモリゲートに−５ボルトから−１０ボルトで負のバイアスを掛けると、選択ゲートＳＧ、ビット線、及び共通ソースはフローティングしており、Ｐ井戸に５ボルトから１０ボルトでバイアスを掛ける。これらのバイアス条件では、均一のチャンネルトンネリングが行われる。電荷蓄積ゲートで正電荷が増加する時に、メモリセルの閾値電圧（この実施形態では、−１ボルトから１ボルト程度であることが好ましい）が小さくなる。この結果、コントロールゲートに約１．５ボルトでバイアスを掛けると電荷蓄積ゲートの下のチャンネル内に逆転層ができる。従って、メモリセルは、消去オペレーション後に導電状態（論理１）になる。
【００１９】
プログラムオペレーション中に、選択されたメモリセルＣ2nのメモリゲートＭＧ02に８ボルトから１２ボルトのレベルまでバイアスを掛ける。それよりも上方にあるメモリセルのメモリゲートは、この場合、メモリセルＣ1nのメモリゲートＭＧ01に１ボルトから４ボルトのレベルまでバイアスを掛ける。選択されたメモリセルが第１のセルＣ0nである場合、選択ゲートＳＧに１ボルトから４ボルトのレベルまでバイアスを掛ける。メモリセルＣ2nのプログラム中に、５ボルトから１０ボルトを選択ゲートＳＧ、及び選択セルＣ2nと同じビット線方向の他のメモリセルのメモリゲートに印加し、０ボルトから１ボルトをビット線に印加し、Ｐ井戸にはボルトを印加せず、３ボルトから８ボルトを共通ソースに印加する。
【００２０】
これらのバイアス条件では、共通ソースとビット線の間の電圧の大半は、セルＣ1nと選択セルＣ2nの電荷蓄積ゲートの間の中央チャンネル領域全体に亘って現れ、その結果、その領域で高い電界が発生する。更に、８ボルトから１２ボルトの高い電圧がメモリゲートＭＧ02に印加されるために、中央チャンネル領域と選択セルＣ2nの電荷蓄積ゲートの間の酸化物全体に亘って強い垂直方向の電界が確立される。プログラムオペレーション中に電子がビット線から共通ソースに流れた時、電子は、中央チャンネル領域全体に亘る電界によって加速され、その一部は加熱状態になる。高温電子の一部は、垂直方向の電界によって加速され、これによって一部の高温電子は、酸化物のエネルギバリア（約１．３ｅＶ）に打ち勝って電荷蓄積ゲートに注入される。プログラムオペレーション終了時に、電荷蓄積ゲートは負電荷が帯び、好ましくは２ボルトから４ボルト程度であるメモリセルの閾値電圧は上がる。従って、読取オペレーション中にコントロールゲートに約１．５ボルトでバイアスが掛けられた時、メモリセルはオフになる。プログラムオペレーション後、メモリセルは、非導電状態になる（論理０）。
【００２１】
同じメモリゲートＭＧ02を選択セルＣ2nと共有する未選択メモリセルＣ2(n-1)とＣ2(n+1)の場合、ビット線は、３ボルトでバイアスが掛けられ、これらのメモリセルの上方にあるメモリセルのメモリゲートＭＧ01には、１ボルトから４ボルトが掛かっており、メモリゲートＭＧ02には、８ボルトから１２ボルトが掛かっている。従って、メモリセルＣ1(n-1)とＣ1(n+1)はオフとなり、中央チャンネルホットキャリヤ注入は、セルＣ2(n-1)とＣ2(n+1)内では行われない。ビット線方向の他の未選択メモリセル、例えばＣ0nとＣ3nには、ビット線に対して０ボルトから１ボルトでバイアスが掛けられ、メモリゲートに対して５ボルトから１０ボルトでバイアスが掛けられ、その直前のメモリゲートに対しては５ボルトから１０ボルトでバイアスが掛けられ、これによって中央チャンネルホットキャリヤ注入が最小限に抑えられ、電荷蓄積ゲートの電荷は不変である。
【００２２】
読取モードにおいては、選択メモリセルＣ2nのメモリゲートに約１．５ボルトでバイアスを掛け、共通ソースにバイアスを掛ける電圧はなく、１ボルトから３ボルトをビット線に印加する。５ボルトから９ボルトをそのメモリゲートに印加することにより、ビット線方向の未選択メモリセル、例えばＣ0nとＣ3nをオンにする。メモリセルの消去時に選択セルのチャンネルがオンになり、また、同じビット線方向の他のセルもオンになるので読取は導電状態を示すことになる。従って、論理１がセンス増幅器によって戻される。メモリセルのプログラム時には選択セルのチャンネルはオフになるために、読取は非導電状態を示し、従って、センス増幅器は論理０を戻す。未選択メモリセルＣ2(n-1)とＣ2(n+1)においては、ビット線及び共通ソースノードの両方には電圧でバイアスが掛けられないので、ビット線と共通ソースノードの間には電流の流れはない。
【００２３】
図７の例においては、メモリセルＣ2nを再び選択する。このセルは、メモリセルＭＧ02とビット線ＢＬnとの交差部に位置し、位置が分かりやすいように図面上では円で囲まれている。アレイ内の他のメモリセルの全ては、未選択メモリセルである。
先の例の場合と同様に、消去は、２つの異なる方法で行うことができる。消去モード１（ＥＲＳ１）において、メモリゲートに１０ボルトから２０ボルトでバイアスを掛けると、選択ゲートＳＧ、ビット線、及び共通ソースはフローティングしており、Ｐ井戸にはバイアスを掛ける電圧はない。消去モード２（ＥＲＳ２）において、メモリゲートに５ボルトから１０ボルトで負のバイアスを掛けると、選択ゲートＳＧ、ビット線、及び共通ソースはフローティングしており、Ｐ井戸には−５ボルトから−１０ボルトでバイアスが掛かる。いずれかの組のバイアス条件で均一なチャンネルトンネリングが行われる。電荷蓄積ゲートで負電荷が増加する時に、メモリセルの閾値電圧（この例においては、２ボルトから４ボルト程度であることが好ましい）は上がることになる。この結果、メモリゲートに約１．５ボルトでバイアスが掛かると、電荷蓄積ゲートの下にあるチャンネルがオフになる。従って、メモリセルは、消去オペレーション後には非導電状態（論理０）になる。
【００２４】
プログラムオペレーション中、選択メモリセルＣ2nのメモリゲートＭＧ02に−５ボルトから−１０ボルトのレベルまで負のバイアスを掛ける。選択ゲートＳＧ及び選択セルＣ2nと同じビット線方向の他のメモリセルのメモリゲートに５ボルトから１０ボルトのバイアスを印加し、３ボルトから８ボルトをビット線に印加し、Ｐ井戸に０ボルトを印加し、共通ソースはフローティングしている。
これらのバイアス条件では、ビット線電圧とメモリゲートＭＧ02電圧の間の電圧の大部分は、シリコン基板と選択セルの電荷蓄積ゲートの間に現れ、これによってホットホール注入がシリコン基板と選択セルの電荷蓄積ゲートの間で発生する。電荷蓄積ゲートで正電荷が増加する時に、メモリセルＣ2nの閾値電圧（この実施形態では、−１ボルトから１ボルト程度であることが好ましい）は小さくなる。この結果、コントロールゲートに約１．５ボルトでバイアスが掛けられた時に電荷蓄積ゲートの下にあるチャンネル内に逆転層ができる。従って、メモリセルは、プログラムオペレーション後には導電状態（論理１）になる。
【００２５】
同じメモリゲートＭＧ02を選択セルＣ2nと共有する未選択メモリセルＣ2(n-1)とＣ2(n+1)の場合、ビット線には、３ボルトから８ボルトではなく０ボルトのバイアスが掛けられる。従って、シリコン基板と未選択メモリセルＣ2(n-1)とＣ2(n+1)の電荷蓄積ゲートに亘って電圧降下は小さくなる。従って、ホットホール注入は最小限に抑えられ、電荷蓄積ゲートの電荷は不変である。
読取モードにおいては、選択メモリセルＣ2nのメモリゲートに約１．５ボルトでバイアスを掛け、共通ソースに０ボルトでバイアスを掛け、１ボルトから３ボルトをビット線に印加する。５ボルトから９ボルトをそのメモリゲートに印加することにより、ビット線方向の未選択メモリセル、例えばＣ0nとＣ3nをオンにする。メモリセルの消去時に選択セルのチャンネルがオフになり、同じビット線方向の他のセルもオンになるので、読取は非導電状態を示すことになる。従って、論理０がセンス増幅器によって戻される。メモリセルのプログラム時には選択セルのチャンネルはオンになるために、読取は導電状態を示し、従って、センス増幅器は論理１を戻す。未選択メモリセルＣ2(n-1)とＣ2(n+1)においては、ビット線及び共通ソースノードの両方には０ボルトでバイアスが掛けられ、ビット線と共通ソースノードの間には電流の流れはない。
【００２６】
図２から図４のメモリセルアレイを製作する方法の３つの付加的な実施形態を図８Ａから図８Ｆ、図９Ａから図９Ｆ、及び図１０Ａから図１０Ｆに示している。全ての４つの実施形態では、対応する要素を同じ参照番号によって示している。
図８Ａから図８Ｆの実施形態では、熱酸化物５３、電荷蓄積層５４、誘電体層５６、ポリ−１層５７、ＣＶＤ層５８、及びマスク５９を全て図５Ａから図５Ｆの実施形態と同じ方法で形成する。しかし、エッチングは、第１のグループのメモリゲート間で基板まで通して下げ降ろすのではなく、図８Ｂに示すように電荷蓄積層５４で止まるものである。
【００２７】
誘電体層７１をメモリゲートと選択ゲートの露出側壁上に形成し、より薄い誘電体層７２を図８Ｃに示すように電荷蓄積層５４上に形成する。厚い層７１と薄い層７２は、差別酸化によって同時に形成することができ、その場合、ポリシリコン側壁での酸化の方が窒化物層５４での酸化よりも速い。また、堆積及びエッチバック法によってこれらの層を形成し、誘電スペーサ７１をメモリゲート及び選択ゲートの露出側壁上に形成し、次に、電荷蓄積層上に誘電体層７２を堆積させることができる。
【００２８】
ポリ−２層６４が、ＣＶＤ層５８及び誘電体層７１及び７２を覆うように形成され、マスク６６をポリ−２層上に形成して図８Ｄに示すように第２の組のメモリゲートを構成する。ポリ−２層、誘電体層６３、及び電荷蓄積層６２のマスクなし部分を非等方的除去によるエッチングで除去し、図８Ｅに示すように、第２の組のメモリゲート又はコントロールゲート４２ｂを形成する。その後、図８Ｅ及び図８Ｆに示すように、Ｐ31又はＡｓ75ドーパントを移植し、ビット線拡散部３７及びソース拡散部３８を形成し、ガラス層５３を堆積させてエッチング処理し、ビット線５１及びビット線接点５２を図５Ａから図５Ｆの実施形態と同様に形成する。
図８Ａから図８Ｆの方法によって形成されたメモリアレイは、単一の電荷蓄積層５４が列状のセルの全ての電荷蓄積ゲートの役目をする点において、図２から図４の実施形態と異なるものである。しかし、アレイのオペレーション及び使用は、上述のものと同じである。
【００２９】
図９Ａから図９Ｆの実施形態では、酸化物層５３、電荷蓄積層５４、誘電体層５６、ポリ−１層５７、ＣＶＤ層５８は、ここでもまた、図５Ａから図５Ｆの実施形態と同じ方法で形成し、フォトレジスト用マスク５９をＣＶＤ層を覆うように形成して２つのグループのゲートの一方を構成する。しかし、この実施形態では、列状の選択ゲート４６及び共通ソース拡散部３８の隣にあるメモリゲートは、ポリ−１ではなくてポリ−２で形成し、従って、これらのゲートは、マスク５９によって構成されるものではない。
ＣＶＤ層５８、ポリ−１層５７、誘電体層５６、電荷蓄積層５４、及び酸化物層５３のマスクなし部分を非等方的除去によるエッチングで除去し、メモリゲート４２ａ及び電荷蓄積ゲート４３ａを形成する。その後、酸化物層６１、電荷蓄積層６３、誘電体層６３を図９Ｃに示すように堆積させ、図９Ｄに示すようにポリ−２層６４を誘電体層６３上に形成する。
【００３０】
図９Ｅに示すように、ポリ−２層をマスクなしでエッチングによりほぼコントロールゲート４２ａの上方にある酸化物のレベルまで除去すると、選択ゲート４６、メモリゲート４２ｂ、及び共通ソース拡散部の隣にある２つのゲート７３が形成される。
その後、他の実施形態と同様に、ドーパントを移植してビット線拡散部３７とソース拡散部３８を形成し、ガラス層５３を堆積させてエッチング処理し、ビット線５１及びビット線接点５２を形成する。
一部のゲートの順番及び方法は若干異なるが、それらは、依然として自己整列している。このアレイは、図２から図４の実施形態と同じように機能し、そのオペレーション及び用途は上述の通りである。
【００３１】
図１０Ａから図１０Ｆの実施形態は、電荷蓄積ゲートが単一の層から形成され、列端部のゲートがポリ−１ではなくポリ−２材料で形成されるという点において、図８Ａから図８Ｆ及び図９ａから図９Ｆの実施形態の組合せである。
酸化物層５３、電荷蓄積層５４、誘電体層５６、ポリ−１層５７、ＣＶＤ層５８、及びマスク５９は、図１０Ａに示すように形成され、マスクは、ここでもまた内部セルのゲートを構成するが、列端部のゲートを構成するものではない。ＣＶＤ層、ポリ−１層、及び誘電体層の露出部分を非等方的除去によるエッチングで除去してメモリゲート４２ａを形成し、このエッチング処理は、図１０Ｂに示すように電荷蓄積層５４で止められる。
【００３２】
誘電体層７１及び７２をメモリゲートの側壁上と電荷蓄積層の表面上に形成し、図１０Ｃ及び図１０Ｄに示すように、誘電体層を覆うようにポリ−２層６４を形成する。ポリ−２層にマスクなしで非等方的除去によるエッチングを行い、図９Ａから図９Ｆの実施形態と同様にかつ図１０Ｅに示すように、選択ゲート４６、メモリゲート４２ｂ、及び端部ゲート７３を形成する。
その後、他の実施形態と同様に、ドーパントを移植してビット線拡散部３７とソース拡散部３８を形成し、ガラス層５３を堆積させてエッチング処理し、ビット線５１及びビット線接点５２を形成する。
図１０Ａから図１０Ｆによって生成されたアレイは、他の実施形態によって生成されたものと同じように機能し、そのオペレーション及び用途は、特に図２から図４の実施形態を特に参照して上述した通りである。
【００３３】
本発明は、いくつかの重要な特徴及び利点を有する。それは、これまで提供されたメモリ構造体よりも実質的にセルサイズが小さくかつセル密度が大きいＮＡＮＤフラッシュメモリセルアレイを提供する。メモリゲート及び電荷蓄積ゲートは、ビット線拡散部と共通ソース拡散部との間で列状に積み重ねて配置される。近傍セル内のゲートは、互いに直接隣接しており、誘電体及び／又は電荷蓄積材料の層のみがその間にある。各セル内のゲートは自己整列し、近傍セル内のゲートは、互いに部分的に重なるか、又はＮ型ドープ拡散部がその間になくても互いに自己整列するものである。１つの選択ゲートのみが必要であり、アレイには、メモリセルの全てが同時に消去可能であり、一方でプログラミングがビット選択可能に行われるようにバイアスが掛けられる。
【００３４】
オペレーションの１つのモードにおいては、プログラミングは、負電荷を電荷蓄積ゲート内に蓄積させるためにシリコン基板から電荷蓄積ゲートまでのホットエレクトロン注入によって行われ、消去は、電荷蓄積ゲートからシリコン基板までのチャンネルトンネリングによって行われる。別のモードにおいては、プログラミングは、シリコン基板から電荷蓄積ゲートまでのホットホール注入によって行われ、消去は、シリコン基板から電荷蓄積ゲートまでの電子のチャンネルトンネリングによって行われる。
以上により新しく改良されたＮＡＮＤフラッシュメモリ及び製造方法が提供されたことは明らかである。いくつかの現在の好ましい実施形態のみを詳細に説明したが、当業者には明らかなように、特許請求の範囲で規定された本発明の範囲から逸脱することなく、いくつかの変更及び修正を行うことができる。
【図面の簡単な説明】
【００３５】
【図１】一連のスタックゲートフラッシュメモリセルを有する従来技術のＮＡＮＤフラッシュメモリアレイの断面図である。
【図２】図４の線２−２に沿って切取られた本発明を組み込んだＮＡＮＤフラッシュメモリセルアレイの一実施形態の断面図である。
【図３】図４の線２−２に沿って切取られた図２の実施形態の断面図である。
【図４】図２の実施形態の上面図である。
【図５Ａ】本発明により図２のメモリセルアレイを製作する方法の一実施形態における段階を示す概略断面図である。
【図５Ｂ】本発明により図２のメモリセルアレイを製作する方法の一実施形態における段階を示す概略断面図である。
【図５Ｃ】本発明により図２のメモリセルアレイを製作する方法の一実施形態における段階を示す概略断面図である。
【図５Ｄ】本発明により図２のメモリセルアレイを製作する方法の一実施形態における段階を示す概略断面図である。
【図５Ｅ】本発明により図２のメモリセルアレイを製作する方法の一実施形態における段階を示す概略断面図である。
【図５Ｆ】本発明により図２のメモリセルアレイを製作する方法の一実施形態における段階を示す概略断面図である。
【図６】消去、プログラム、及び読取オペレーションの例示的なバイアス条件を示す、図２の実施形態におけるような小型メモリアレイの回路図である。
【図７】消去、プログラム、及び読取オペレーションの例示的なバイアス条件を示す、図２の実施形態におけるような小型メモリアレイの回路図である。
【図８Ａ】本発明によりＮＡＮＤフラッシュメモリセルアレイを製作する方法の付加的な実施形態における段階を示す概略断面図である。
【図８Ｂ】本発明によりＮＡＮＤフラッシュメモリセルアレイを製作する方法の付加的な実施形態における段階を示す概略断面図である。
【図８Ｃ】本発明によりＮＡＮＤフラッシュメモリセルアレイを製作する方法の付加的な実施形態における段階を示す概略断面図である。
【図８Ｄ】本発明によりＮＡＮＤフラッシュメモリセルアレイを製作する方法の付加的な実施形態における段階を示す概略断面図である。
【図８Ｅ】本発明によりＮＡＮＤフラッシュメモリセルアレイを製作する方法の付加的な実施形態における段階を示す概略断面図である。
【図８Ｆ】本発明によりＮＡＮＤフラッシュメモリセルアレイを製作する方法の付加的な実施形態における段階を示す概略断面図である。
【図９Ａ】本発明によりＮＡＮＤフラッシュメモリセルアレイを製作する方法の付加的な実施形態における段階を示す概略断面図である。
【図９Ｂ】本発明によりＮＡＮＤフラッシュメモリセルアレイを製作する方法の付加的な実施形態における段階を示す概略断面図である。
【図９Ｃ】本発明によりＮＡＮＤフラッシュメモリセルアレイを製作する方法の付加的な実施形態における段階を示す概略断面図である。
【図９Ｄ】本発明によりＮＡＮＤフラッシュメモリセルアレイを製作する方法の付加的な実施形態における段階を示す概略断面図である。
【図９Ｅ】本発明によりＮＡＮＤフラッシュメモリセルアレイを製作する方法の付加的な実施形態における段階を示す概略断面図である。
【図９Ｆ】本発明によりＮＡＮＤフラッシュメモリセルアレイを製作する方法の付加的な実施形態における段階を示す概略断面図である。
【図１０Ａ】本発明によりＮＡＮＤフラッシュメモリセルアレイを製作する方法の付加的な実施形態における段階を示す概略断面図である。
【図１０Ｂ】本発明によりＮＡＮＤフラッシュメモリセルアレイを製作する方法の付加的な実施形態における段階を示す概略断面図である。
【図１０Ｃ】本発明によりＮＡＮＤフラッシュメモリセルアレイを製作する方法の付加的な実施形態における段階を示す概略断面図である。
【図１０Ｄ】本発明によりＮＡＮＤフラッシュメモリセルアレイを製作する方法の付加的な実施形態における段階を示す概略断面図である。
【図１０Ｅ】本発明によりＮＡＮＤフラッシュメモリセルアレイを製作する方法の付加的な実施形態における段階を示す概略断面図である。
【図１０Ｆ】本発明によりＮＡＮＤフラッシュメモリセルアレイを製作する方法の付加的な実施形態における段階を示す概略断面図である。
【符号の説明】
【００３６】
３６  ＮＡＮＤフラッシュメモリセル
３７  ビット線拡散部
３８  共通ソース拡散部
３９  Ｐ型ウェル
４１  基板
４２ａ、４２ｂ  メモリ又はコントロールゲート
４３ａ、４３ｂ  電荷蓄積ゲート
【図１】
2006041525.tif 000003
【図２】
2006041525.tif 000004
【図３】
2006041525.tif 000005
【図４】
2006041525.tif 000006
【図５Ａ】
2006041525.tif 000007
【図５Ｂ】
2006041525.tif 000008
【図５Ｃ】
2006041525.tif 000009
【図５Ｄ】
2006041525.tif 000010
【図５Ｅ】
2006041525.tif 000011
【図５Ｆ】
2006041525.tif 000012
【図６】
2006041525.tif 000013
【図７】
2006041525.tif 000014
【図８Ａ】
2006041525.tif 000015
【図８Ｂ】
2006041525.tif 000016
【図８Ｃ】
2006041525.tif 000017
【図８Ｄ】
2006041525.tif 000018
【図８Ｅ】
2006041525.tif 000019
【図８Ｆ】
2006041525.tif 000020
【図９Ａ】
2006041525.tif 000021
【図９Ｂ】
2006041525.tif 000022
【図９Ｃ】
2006041525.tif 000023
【図９Ｄ】
2006041525.tif 000024
【図９Ｅ】
2006041525.tif 000025
【図９Ｆ】
2006041525.tif 000026
【図１０Ａ】
2006041525.tif 000027
【図１０Ｂ】
2006041525.tif 000028
【図１０Ｃ】
2006041525.tif 000029
【図１０Ｄ】
2006041525.tif 000030
【図１０Ｅ】
2006041525.tif 000031
【図１０Ｆ】
2006041525.tif 000032