(57)【要約】【課題】磁気メモリに関し書き込み電流の低減と誤書き込みの防止を図る。【解決手段】本発明の例に関わる磁気ランダムアクセスメモリは、磁気抵抗効果素子ＭＴＪと、磁気抵抗効果素子ＭＴＪに対するデータ書き込みのための磁場の発生に用いる書き込み線ＷＷＬと、磁気抵抗効果素子ＭＴＪに対応して配置され、データ書き込み時に、物理的に変形し、磁気抵抗効果素子ＭＴＪの反転磁場の大きさを制御する機能を持つ歪層１８とを備える。【選択図】図９
2006165327.tif 000002
【特許請求の範囲】
【請求項１】
磁気抵抗効果素子と、書き込み線と、前記磁気抵抗効果素子に対応して配置され、データ書き込み時に物理的に形状が変化する機能を持つ歪層とを具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記歪層は、前記磁気抵抗効果素子と前記書き込み線の間に配置され、圧電効果又は電歪効果を有する絶縁材料を含むことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
前記歪層は、前記データ書き込み時に物理的に変形することを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項４】
前記歪層は、前記データ書き込み時に物理的変形状態から開放されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項５】
磁気抵抗効果素子と、書き込み線と、前記磁気抵抗効果素子と前記書き込み線との間に接続されるキャパシタとを具備し、前記キャパシタの電極間には歪層が配置されることを特徴とする磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗効果 (Magneto Resistive) を利用する記憶素子によりメモリセルアレイを構成した磁気ランダムアクセスメモリメモリ （MRAM: Magnetic Random Access Memory） に関する。
【背景技術】
【０００２】
トンネル磁気抵抗効果 (TMR: Tunneling Magneto Resistive) を利用する磁気ランダムアクセスメモリは、例えば、非特許文献１に開示される。この磁気ランダムアクセスメモリは、データをＭＴＪ (Magnetic Tunnel Junction) 素子の磁化状態により記憶する点に特徴を有する。
【０００３】
ＴＭＲを示すＭＴＪ素子は、例えば、図４９に示すように、２つの強磁性層によりトンネル絶縁層を挟み込んだ構造を有している。ＭＴＪ素子は、２つの状態をとることができ、一つは、トンネル絶縁層を挟み込んだ２つの強磁性層の残留磁化の向きが同じとなる平行 (parallel) 状態であり、他の一つは、トンネル絶縁層を挟み込んだ２つの強磁性層の残留磁化の向きが逆となる反平行 (anti-parallel) 状態である。
【０００４】
図５０に示すように、ＭＴＪ素子が平行状態になったとき、ＭＴＪ素子のトンネル抵抗値は最も低くなる。この状態を、例えば、“０”状態とする。一方、図５１に示すように、ＭＴＪ素子が反平行状態になったとき、ＭＴＪ素子のトンネル抵抗値は最も高くなる。この状態を、例えば、“１”状態とする。
【０００５】
ここで、ＭＴＪ素子の磁化状態のスイッチング（磁化反転）を行うとき、２つの強磁性層の磁化が共に反転しないように、２つの強磁性層の間にはその保磁力に一定の差をつけておく。これにより、小さい保磁力を持つ強磁性層の磁化のみを反転させ、上述の平行状態及び反平行状態を実現できる。
【０００６】
２つの強磁性層のうち小さい保磁力を持つ強磁性層は、記憶層（フリー層）と呼ばれ、大きい保磁力を持つ強磁性層は、固着層（ピン層）と呼ばれる。保磁力に差をつける方法としては、例えば、材料を変える、体積に差をつける、などがあるが、最も一般的なものは、固着層に反強磁性層を結合させ、固着層の磁化状態を固定する、という方法である。
【０００７】
ＭＴＪ素子の磁化状態のスイッチングに関しては、書き込み選択性、即ち、書き込みの対象となる選択されたＭＴＪ素子については、記憶層の磁化反転を実行し、書き込みの対象とならない非選択及び半選択のＭＴＪ素子については、記憶層の磁化反転を禁止するということ、が重要となる。
【０００８】
特に、磁化容易軸方向又は磁化困難軸方向の磁場のみが印加される半選択のＭＴＪ素子については、誤書き込みが発生し易いので、磁気ランダムアクセスメモリの実用化に当たって、これを有効に防止する技術を提案することが重要な課題となっている。
【０００９】
また、一方で、ＭＴＪ素子の磁化状態のスイッチングに関しては、記憶層の保磁力を小さくすることにより、小さなスイッチング磁場で磁化反転を行い、書き込み電流を減らすこと（低消費電流化）が要望されている。しかし、記憶層の保磁力を小さくすると、半選択のＭＴＪ素子に誤書き込みが生じ易くなる。
【特許文献１】米国特許第６，５４５，９０６号明細書
【特許文献２】特開２００３−２４９０７３号公報
【特許文献３】特開２００３−３３１５７４号公報
【特許文献４】特許第３３１２１７４号公報
【特許文献５】特開平５−７３９８９号公報
【非特許文献１】Roy Scheuerlein et al. “A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”, ISSCC2000 Technical Digest, pp.128-129
【非特許文献２】M. Durlam, et. al., “A 0.18μm 4Mb Toggling MRAM” IEDM2003 Technical Digest, pp.995-997, Dec. 2003
【非特許文献３】島田寛、山田興治  編, “磁性材料” 講談社, 1999年6月20日
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、磁気抵抗効果素子の記憶層の保磁力を下げて書き込み電流を減らすことができ、かつ、記憶層の保磁力を下げても、データ書き込み時に、半選択のＭＴＪ素子の誤書き込みを有効に防止できる技術を提案する。
【課題を解決するための手段】
【００１１】
本発明の例に関わる磁気ランダムアクセスメモリは、磁気抵抗効果素子と、書き込み線と、前記磁気抵抗効果素子に対応して配置され、データ書き込み時に物理的に変形する機能を持つ歪層とを備える。
【００１２】
本発明の例に関わる磁気ランダムアクセスメモリは、磁気抵抗効果素子と、書き込み線と、前記磁気抵抗効果素子と前記書き込み線との間に接続されるキャパシタとを備え、前記キャパシタの電極間には歪層が配置される。
【発明の効果】
【００１３】
本発明の例に関わる磁気ランダムアクセスメモリよれば、磁気抵抗効果素子の記憶層の保磁力を下げて書き込み電流を減らすことができ、かつ、記憶層の保磁力を下げても、データ書き込み時に、半選択のＭＴＪ素子の誤書き込みを有効に防止できる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１５】
１．  書き込み動作原理  
まず、本発明の例に関わる磁気ランダムアクセスメモリの前提となる書き込み動作原理について説明する。
【００１６】
データ書き込み時におけるＭＴＪ素子の磁化状態については、Stoner-Wohlfarthの一斉回転モデルで説明することができる。
【００１７】
図１に示すように、磁化容易軸に対して角度φの方向の磁場ＨをＭＴＪ素子の記憶層に印加したとき、ＭＴＪ素子の記憶層の磁化方向が磁化容易軸に対して角度ψだけ回転したとする。磁化Ｍは、自発磁化Mｓの磁場Ｈ方向成分として観測されるから、 M = Ms×cos(φ-ψ)となる。
【００１８】
単位体積当たりの磁気エネルギーＥｍは、  
Em = -H×M ＝ -H×Ms×cos(φ-ψ)
一軸容易性を持つとして、単位体積当たり、異方性エネルギーＥａは、第一次近似として、
Ea = Ku×(sinψ)2
単位体積当たりの全エネルギーＥは、  
E = Ea+Em  
となる。
【００１９】
尚、ψは、全エネルギーを最小にする、という条件から決定される。
【００２０】
∂E/∂ψ = Ku×(sin2ψ)-Ms×H×sin(φ-ψ) = ０  
∂2E/∂ψ2 = 2Ku×cos(2ψ)＋Ms×H×cos(φ-ψ) ＞  ０
磁場Ｈを増加させると、磁化は反転する。  
つまり、単位体積当たりの全エネルギーＥは、変曲点を通過する。  
この条件は、  
∂E/∂ψ = ∂2E/∂ψ2 = ０  
である。
【００２１】
従って、  
∂E/∂ψ = 2×Ku×sinψ×cosψ- Ms×H×(sinφ・cosψ-cosφ・sinψ) = ０  
∂2E/∂ψ2= 2×Ku×(cos2ψ−sin2ψ) + Is×H×(cosφ・cosψ+sinφ・sinψ) = ０  
となる。
【００２２】
h = H・Ms/(2・Ku)、Hx = h・cosφ、 Hy = h・sinφとすると、上記２つの式は、  
sinψ・cosψ+ Hx・sinψ- Hy・cosψ= ０
cos2ψ- sin2ψ+ Hx・cosψ+ Hy・sinψ= ０
となる。
【００２３】
この２式を満たすHx,Hyがスイッチング磁場である。  
計算すると、Hx = -cos3ψ、Hy = sin3ψ  
となる。
【００２４】
ψを消去すると、  
Hx2/3＋ Hy2/3 = 1  
となる。
【００２５】
Hx,Hyに関してグラフ化すると、図２に示すようなアステロイド曲線となる。但し、磁化容易軸方向をｘ軸方向、磁化困難軸方向をｙ軸方向とする。
【００２６】
このアステロイド曲線から分かることは、磁化容易軸方向の磁場のみを印加した場合、又は、磁化困難軸方向の磁場のみを印加した場合に比べて、磁化容易軸方向の磁場と磁化困難軸方向の磁場の両方を印加した場合のほうが、磁化反転を生じさせるために必要な磁場の大きさ、即ち、スイッチング磁場が小さい、ということである。
【００２７】
従って、データ書き込み時に磁化容易軸方向の磁場及び磁化困難軸方向の磁場を適切な値に設定することにより、書き込みの対象となる選択されたＭＴＪ素子のみに対して、選択的に、記憶層の磁化反転を起こすことができる。
【００２８】
尚、ＭＴＪ素子は、例えば、互いに交差する書きこみワード線とデータ選択線（書き込みビット線）との交点に配置される。つまり、磁化容易軸方向の磁場と磁化困難軸方向の磁場は、書き込みワード線とデータ選択線とに書き込み電流を流すことにより発生させる。
【００２９】
例えば、データ書き込み時、書き込みワード線には、一方向に向かう書き込み電流を流し、データ選択線には、書き込みデータの値に応じて、一方向又は他方向に向かう書き込み電流を流す。
【００３０】
データ選択線に一方向に向かう書き込み電流を流すとき、ＭＴＪ素子の磁化状態は、平行状態（“１”−状態）となる。一方、データ選択線に他方向に向かう書き込み電流を流すとき、ＭＴＪ素子の磁化状態は、反平行状態（“０”−状態）となる。
【００３１】
しかし、実際には、選択的に磁化反転を行うことは難しい。
【００３２】
即ち、アステロイド曲線については、Heasy2/3 + Hhard2/3 = C(一定)を満たさない場合があり、この場合、半選択のＭＴＪ素子に対して誤書き込みが生じる可能性が高くなる。ここで、Heasyは、磁化容易軸方向の磁場の値であり、Hhardは、磁化困難軸方向の磁場の値である。
【００３３】
例えば、図３のアステロイド曲線では、磁化容易軸方向の磁場Heasyが零又は小さい領域において、記憶層の反転磁場の値が小さく、半選択のＭＴＪ素子に誤書き込みが生じる可能性が高い。これは、強磁性層と常磁性層の透磁率の差に起因して、強磁性層内に反磁場が生じ、強磁性層の端部の残留磁化がその内部の残留磁化と異なる方向を向くことに因る。
【００３４】
このような強磁性層の端部の磁区の存在により、磁化容易軸方向の磁場Heasyが零又は小さい領域での反転磁場は、図２の理想的なアステロイド曲線（強磁性層の内部と端部の磁化の向きが揃っている場合）におけるそれ比べて、小さくなる。
【００３５】
また、強磁性層と常磁性層の透磁率の差はかなり大きいため、例えば、図４に示すように、固着層（ピン層）からの漏れ磁力線は、記億層（フリー層）に吸い込まれる。これにより、記憶層と固着層の磁化が反平行の関係にある場合のエネルギーは、平行の関係にある場合のエネルギーよりも低くなる。
【００３６】
従って、記憶層の磁化状態を平行から反平行にするために必要なスイッチング磁場の値は、反平行から平行にするために必要なスイッチング磁場の値よりも小さくなり、図５に示すように、アステロイド曲線が磁化容易軸方向にシフトする。また、このシフトは、磁化容易軸方向の一軸のみの磁場が印加されているときに、図６に示すように、アステロイド曲線を変形させるため、誤書き込みの発生の原因となる。
【００３７】
また、図７に示すように、強磁性層の表面の凹凸により、固着層と記憶層とが強磁性結合されることがある。この場合には、記憶層と固着層の磁化が平行の関係にある場合のエネルギーは、反平行の関係にある場合のエネルギーよりも低くなる。
【００３８】
従って、記憶層の磁化状態を反平行から平行にするために必要なスイッチング磁場の値は、平行から反平行にするために必要なスイッチング磁場の値よりも小さくなり、図８に示すように、アステロイド曲線が磁化容易軸方向にシフトする。また、このシフトは、磁化容易軸方向の一軸のみの磁場が印加されているときに、図６に示すように、アステロイド曲線を変形させるため、誤書き込みの発生の原因となる。
【００３９】
ところで、強磁性層の端部では、その内部に比べて、強磁性結合している電子数が少ない。このため、磁場の大きさが同じ場合には、強磁性層の端部は、その内部よりもスピン反転し易い状況にある。
【００４０】
従って、強磁性層における磁化反転は、その端部から進行していくと言われている。反磁場や、固着層からの漏れ磁場などは、強磁性層の端部の磁区に影響を与えると共に、その影響の度合いは、強磁性層の端部の形状に依存する。このため、反転磁場の大きさは、ＭＴＪ素子ごとにばらつく可能性がある。
【００４１】
また、表面の凹凸による強磁性結合による影響をみても、その凹凸の数や位置などは、全てのＭＴＪ素子の間で同じであるということはない。つまり、表面に多くの凹凸を持つ強磁性層の磁化状態は、反平行から平行に書き替え易い。また、その凹凸が強磁性層の端部に存在する場合には、反磁場の効果とあいまって、反転磁場の値を一概に決めることができなくなる。
【００４２】
以上のように、磁気ランダムアクセスメモリでは、ＭＴＪ素子の特性（アステロイド曲線）がＭＴＪ素子ごとにばらつくことが問題であり、これが書き込みディスターブの劣化、即ち、誤書き込みの発生を招いている。
【００４３】
そこで、本発明の例では、ＭＴＪ素子の特性がＭＴＪ素子ごとにばらつくことを前提とし、このようなばらつきが発生しても、データ書き込み時には、ＭＴＪ素子の記憶層に選択的に応力を与えたり、解除したりすることで、磁歪(Villari)効果により、ＭＴＪ素子の特性のばらつきによらず、選択的な書き込みを可能にする。
【００４４】
ＭＴＪ素子の記憶層に選択的に応力を与えたり、解除したりする方法としては、例えば、ある条件下で変形する能力を持つ材料として、圧電効果、電歪効果をもつ電歪材料からなる歪層を、ＭＴＪ素子の強磁性層の近傍に配置する方法を採用する。
【００４５】
２．  概要  
本発明の例は、強磁性層の磁歪効果又はVillari効果を利用し、データ書き込み時にＭＴＪ素子間の特性のばらつきによらず、書き込み選択性の向上を実現するものである。強磁性層に応力を加える手段としては、ある条件下で変形する能力を持つ材料として、圧電効果、電歪効果をもつ電歪材料からなる歪層を、ＭＴＪ素子の強磁性層の近傍に配置する、という技術を用いる。
【００４６】
このような電歪材料としては、例えば、絶縁材料ならば、BTO, PZT, PMN-PT(Pb(Mg1/3Nb2/3)O3-PbTiO3, Ba(Ti,Zr)O3, PVDT(Polyvinylidenefloride)などがある。
【００４７】
また、配置する場所としては、例えば、１つのトランジスタと１つのＭＴＪ素子から構成される 1MOST+1MTJ タイプメモリセルの場合には、ＭＴＪ素子の下部金属層と下部書き込み線との間とする。この場合、ＭＴＪ素子としては、トップピンタイプ（記憶層が下部金属層側にあるタイプ）が好ましい。
【００４８】
1MOST+1MTJ タイプメモリセルでは、例えば、上部書き込み線は、キャップ層（オーミック層）を経由して、ＭＴＪ素子の固着層（ピン層）側の反強磁性層にオーミック接触する。
【００４９】
そこで、データ書き込み時、選択された上部／下部書き込み線に書き込み電流を流し、その他の非選択の上部／下部書き込み線を接地電位に設定する。
【００５０】
この時、選択されたＭＴＪ素子においては、その上部／下部書き込み線には書き込み電流が流れているため、下部金属層と下部書き込み線との間に電位差がほとんどつかず、その間に配置される歪層の変形はない。また、このような状態となるように、書き込み電流を発生させるドライバ／シンカーのコンダクタンスに対して、上部／下部書き込み線のコンダクタンスが無視できる程度に小さくなるように設計する。
【００５１】
半選択のＭＴＪ素子においては、その上部／下部書き込み線のうちの一方に書き込み電流が流れ、他方は接地電位に設定されているため、下部金属層と下部書き込み線との間には電位差が発生する。この電位差により、歪層は変形し、この変形による応力がＭＴＪ素子に作用する。
【００５２】
この応力を、例えば、ＭＴＪ素子の磁化容易軸方向の引っ張り応力とし、かつ、ＭＴＪ素子の記憶層に磁歪定数を持つ材料を使用すれば、データ書き込み時には、半選択のＭＴＪ素子の記憶層に磁化容易軸方向の引っ張り応力が発生し、誤書き込み耐性が向上する。
【００５３】
尚、非選択のＭＴＪ素子においては、その上部／下部書き込み線は、共に、接地電位に設定されているため、下部金属層と下部書き込み線との間には電位差がつかず、その間に配置される歪層の変形もない。
【００５４】
このように、本発明の例によれば、データ書き込み時に、半選択のＭＴＪ素子のみに対して、磁歪(Villari)効果により、記憶層の自発磁化を増大させ、磁化反転が生じ難い状態にしている。このため、応力が加わっていない状態におけるＭＴＪ素子の記憶層の保磁力を小さくし、書き込み電流を減らすことができると共に、記憶層の保磁力を小さくしても、誤書き込みが発生することがない。
【００５５】
また、本発明の例によれば、半選択状態のＭＴＪ素子の誤書き込み耐性を向上させるということで、実質的にデータ書き込み時のアステロイド曲線の窪みが大きくなったと考えることができる。
【００５６】
つまり、磁化容易軸方向のみ又は磁化困難軸方向のみの磁場が印加されている状態では、反転磁場が大きく、磁化容易軸方向及び磁化困難軸方向の磁場の双方が印加されている状態では、反転磁場が小さい。
【００５７】
尚、歪層は、ＭＴＪ素子と上部書き込み線の間に配置してもよい。この時、下部書き込み線は、ＭＴＪ素子から離れていてもよいし、オーミック接触していてもよい。
【００５８】
また、非選択の上部／下部書き込み線は、接地電位（０Ｖ）である必要はなく、応力を発生させることができる電位ならば、電源電位など、どのような電位に設定しても構わない。
【００５９】
本発明の例では、上述のように、半選択のＭＴＪ素子に対して応力を加えることにより磁化反転を生じ難い状態にするものの他、ＭＴＪ素子に応力が加わっている状態を初期状態とし、半選択のＭＴＪ素子に対してこの応力を取り除くことにより磁化反転を生じ難い状態にする、ということもできる。
【００６０】
また、トグル書き込み方式を採用する場合には、書き込み選択性は十分に確保されているため、データ書き込み時に、選択されたＭＴＪ素子に対して応力の印加又は解除を行い、磁化反転が生じ易い状態を作る。これにより、選択されたＭＴＪ素子の反転磁場のみが選択的に小さくなるため、書き込み電流を低減することができる。
【００６１】
３．  実施の形態  
以下、本発明の例を実施するに当たり、最良と思われる複数の実施の形態について順次説明する。
【００６２】
(1)   第１実施の形態  
第１実施の形態は、データ書き込み時に、半選択のＭＴＪ素子に対して応力を加えることにより、半選択のＭＴＪ素子の反転磁場を選択的に小さくする技術に関する。
【００６３】
A.  メモリセル  
図９は、第１実施の形態に関わる磁気ランダムアクセスメモリのメモリセルの構造を示している。
【００６４】
本例では、１つのトランジスタと１つのＭＴＪ素子から構成される 1MOST+1MTJ タイプメモリセルを対象とする。
【００６５】
半導体基板１１の表面領域には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離層１２が形成される。素子分離層１２に取り囲まれた素子領域内には、読み出し選択スイッチとしてのＭＯＳトランジスタが形成される。このＭＯＳトランジスタのゲートは、読み出しワード線ＲＷＬとなる。
【００６６】
ＭＯＳトランジスタのドレイン１３Ａは、コンタクトプラグ１５ａ，１５ｃ，１５ｅ及び中間層１５ｂ，１５ｄを経由して、下部金属層１７に接続される。また、ＭＯＳトランジスタのソース１３Ｂは、コンタクトプラグ１６を経由して、ソース線ＳＬに接続される。
【００６７】
下部金属層１７上には、ＭＴＪ素子ＭＴＪが形成される。ＭＴＪ素子ＭＴＪは、２つの強磁性層１９ａ，１９ｂと、これらの間に配置されるトンネルバリア２０とを有する。２つの強磁性層１９ａ，１９ｂのうちの一つは、記憶層（フリー層）となり、他の一つは、固着層（ピン層）となる。
【００６８】
書き込みワード線ＷＷＬは、中間層１５ｄと同じレベルに形成され、ＭＴＪ素子ＭＴＪの磁化容易軸方向に延びている。書き込みワード線ＷＷＬと下部金属層１７との間には、圧電効果、電歪効果などのある条件下で変形する能力を持つ歪層（電歪材料）１８が配置される。
【００６９】
本例では、歪層１８は、絶縁材料から構成される。歪層１８が電歪効果を持つ材料から構成される場合、歪層１８としては、Pb（Mg1/3Nb2/3）O3−PbTiO3固溶体（PMN-PT）などを用いる。また、歪層１８が圧電効果を持つ材料から構成される場合、歪層１８としては、Pb(Zr,Ti) O3固溶体（PZT）、BaTi O3（BTO）、Ba(Ti,Zr)O3、ロッシェル塩、圧電ポリマのPVDF(Polyvinylidenefloride)などを用いる。
【００７０】
本例の場合、記憶層は、磁歪定数を持つ材料から構成される。ＭＴＪ素子ＭＴＪの記憶層は、歪層１８から応力を受け、磁歪(Villari)効果により、磁化反転が生じ難い状態又は生じ易い状態になるため、ＭＴＪ素子ＭＴＪは、記憶層が歪層１８に近い位置に配置されるトップピンタイプであることが好ましい。
【００７１】
ＭＴＪ素子ＭＴＪ上には、データ選択線（書き込みビット線）ＢＬが形成される。データ選択線ＢＬは、ＭＴＪ素子ＭＴＪに接続され、ＭＴＪ素子ＭＴＪの磁化困難軸方向に延びている。
【００７２】
B.  メモリセルアレイ  
図１０は、図９のメモリセルを用いて構成したメモリセルアレイの等価回路図を示している。
【００７３】
本例のメモリセルアレイの特徴は、 1MOST-1MTJ タイプメモリセルアレイにおいて、ＭＴＪ素子ＭＴＪの一端と書き込みワード線ＷＷＬとの間に歪層（絶縁材料）１８が配置される点にある。
【００７４】
ＭＴＪ素子ＭＴＪの一端の下部金属層、書き込みワード線ＷＷＬ及び歪層１８によりキャパシタが形成される。このキャパシタ間に電位差が発生することにより、歪層１８が電圧印加方向に伸長又は収縮し、ＭＴＪ素子ＭＴＪに対する応力の印加又は解除が実行される。
【００７５】
C.  書き込み原理  
次に、図１０のメモリセルアレイを参照しつつ、書き込み選択性の向上を目的とした書き込み原理について説明する。
【００７６】
本例では、書き込み選択性を高めるために、磁歪効果による異方性エネルギーを利用する。磁歪とは、強磁性体を磁化するときに生じる僅かな変形である。また、本例では、磁化方向に引っ張り応力を加えると自発磁化が増大するというVillari効果を利用する。
【００７７】
データ書き込み時に、これらの効果を利用することによって、書き込み選択性を高め、見かけ上、アステロイド曲線の窪みを大きくする。
【００７８】
ここで、以下の説明では、磁歪定数及び電歪定数は、それぞれ正の値とする。また、歪層（絶縁材料）は、圧電効果又は電歪効果により電圧印加方向に伸長するものとする。
【００７９】
また、歪層は、ＭＴＪ素子の記憶層に対して、磁化容易軸方向に引っ張り応力を与えるような形状、例えば、四角形を有し、磁化困難軸方向の辺は、ＭＴＪ素子の短辺（磁化困難軸方向の辺）と同じかそれよりも長く、磁化容易軸方向の辺は、ＭＴＪ素子の長辺（磁化容易軸方向の辺）よりも短い形状とする。
【００８０】
ＭＴＪ素子の記憶層は、磁化容易軸方向の引っ張り応力により自発磁化が増大するように構成されているものとする。
【００８１】
まず、選択された書き込みワード線（選択ＷＷＬ）及び選択されたデータ選択線（選択ＢＬ）には、それぞれ書き込み電流を流し、その他の非選択の書き込みワード線（非選択ＷＷＬ）及び非選択のデータ選択線（非選択ＢＬ）は、接地電位に設定する。
【００８２】
データ選択線は、ＭＴＪ素子ＭＴＪに対してオーミック接触をしているため、ＭＴＪ素子ＭＴＪの一端の下部金属層、書き込みワード線及びこれらの間に配置される歪層からなるキャパシタが充電される。
【００８３】
この時、破線Ａで囲った領域に存在する選択されたＭＴＪ素子ＭＴＪに関しては、選択された書き込みワード線（選択ＷＷＬ）と選択されたデータ選択線（選択ＢＬ）との間に配置されているため、図１１及び図１２に示すように、下部金属層１７と書き込みワード線ＷＷＬとの間には電位差がほとんど発生することがなく、その間に配置される歪層１８の変形もない。
【００８４】
また、このような状態となるように、書き込み電流を発生させるドライバ／シンカーのコンダクタンスに対して、書き込みワード線ＷＷＬ及びデータ選択線ＢＬのコンダクタンスが無視できる程度に小さくなるように設計する。
【００８５】
これに対し、破線Ｂ１で囲った領域に存在する半選択のＭＴＪ素子ＭＴＪは、選択された書き込みワード線（選択ＷＷＬ）と非選択のデータ選択線（非選択ＢＬ）との間に配置され、破線Ｂ２で囲った領域に存在する半選択のＭＴＪ素子ＭＴＪは、非選択の書き込みワード線（非選択ＷＷＬ）と選択されたデータ選択線（選択ＢＬ）との間に配置される。
【００８６】
このため、図１３乃至図１５に示すように、下部金属層１７と書き込みワード線ＷＷＬとの間には電位差が発生する。この電位差により、歪層１８は、電圧印加方向に伸長するため、半選択のＭＴＪ素子ＭＴＪには、磁化容易軸方向に引っ張り応力が作用する。
【００８７】
この磁化容易軸方向の引っ張り応力により、半選択のＭＴＪ素子ＭＴＪの記憶層の自発磁化が増大するVillari効果が発生し、反転磁場が大きくなるため、誤書き込み耐性が向上する。
【００８８】
ところで、破線Ａ，Ｂ１，Ｂ２のいずれにも囲まれていない非選択のＭＴＪ素子ＭＴＪに関しては、接地電位に設定されている非選択の書き込みワード線（非選択ＷＷＬ）と非選択のデータ選択線（非選択ＢＬ）との間に配置されているため、選択されたＭＴＪ素子ＭＴＪと同様に、図１１及び図１２に示すように、下部金属層１７と書き込みワード線ＷＷＬとの間には電位差が発生することがなく、その間に配置される歪層１８の変形もない。
【００８９】
このように、第１実施の形態によれば、データ書き込み時に、半選択のＭＴＪ素子ＭＴＪのみに対して、磁歪効果により、記憶層の自発磁化を増大させ、磁化反転が生じ難い状態にしている。このため、応力が加わっていない状態におけるＭＴＪ素子の記憶層の保磁力を小さくし、書き込み電流を減らすことができると共に、記憶層の保磁力を小さくしても、誤書き込みが発生することがない。
【００９０】
(2)   第２実施の形態  
上述の第１実施の形態では、半選択のＭＴＪ素子ＭＴＪに対して応力を加えることにより磁化反転を生じ難い状態にした。
【００９１】
第２実施の形態では、ＭＴＪ素子ＭＴＪに応力が加わっている状態を初期状態とし、半選択のＭＴＪ素子ＭＴＪに対してこの応力を取り除くことにより、半選択のＭＴＪ素子の反転磁場を選択的に小さくする。
【００９２】
A.  メモリセル  
第２実施の形態に関わる磁気ランダムアクセスメモリのメモリセルの構造は、図９に示すようになり、上述の第１実施の形態と同じになるため、ここでは、その説明については省略する。
【００９３】
B.  メモリセルアレイ  
第２実施の形態に関わる磁気ランダムアクセスメモリのメモリセルアレイは、図１０に示すように、上述の第１実施の形態と同じになるため、ここでは、その説明については省略する。
【００９４】
C.  書き込み原理  
次に、図１０のメモリセルアレイを参照しつつ、第２実施の形態に関わる書き込み原理について説明する。
【００９５】
以下の説明では、磁歪定数及び電歪定数は、それぞれ正の値とする。また、歪層（絶縁材料）は、圧電効果又は電歪効果により電圧印加方向に伸長するものとする。歪層は、ＭＴＪ素子の記憶層に対して、磁化困難軸方向に引っ張り応力を与えるような形状、例えば、四角形を有し、磁化容易軸方向の辺は、ＭＴＪ素子の長辺（磁化容易軸方向の辺）と同じかそれよりも長く、磁化困難軸方向の辺は、ＭＴＪ素子の短辺（磁化困難軸方向の辺）よりも短い形状とする。
【００９６】
ＭＴＪ素子の記憶層は、磁化困難軸方向の引っ張り応力により自発磁化が減少するように構成されているものとする。
【００９７】
ここで、本例の書き込み原理では、図１６及び図１７に示すように、データ書き込み前に、予め、ＭＴＪ素子ＭＴＪに対して、磁化困難軸方向に引っ張り応力が作用し、磁化反転し易い状態になっているものとする。
【００９８】
まず、選択された書き込みワード線（選択ＷＷＬ）及び選択されたデータ選択線（選択ＢＬ）には、それぞれ書き込み電流を流し、その他の非選択の書き込みワード線（非選択ＷＷＬ）及び非選択のデータ選択線（非選択ＢＬ）は、接地電位に設定する。
【００９９】
データ選択線は、ＭＴＪ素子ＭＴＪに対してオーミック接触をしているため、ＭＴＪ素子ＭＴＪの一端の下部金属層、書き込みワード線及びこれらの間に配置される歪層からなるキャパシタが充電される。
【０１００】
この時、破線Ａで囲った領域に存在する選択されたＭＴＪ素子ＭＴＪに関しては、選択された書き込みワード線（選択ＷＷＬ）と選択されたデータ選択線（選択ＢＬ）との間に配置されているため、下部金属層１７と書き込みワード線ＷＷＬとの間には電位差がほとんど発生することがなく、その間に配置される歪層１８の変形もない。
【０１０１】
つまり、選択されたＭＴＪ素子ＭＴＪは、図１６及び図１７の状態を維持し続けるため、磁化反転し易い状態のままである。
【０１０２】
また、このような状態となるように、書き込み電流を発生させるドライバ／シンカーのコンダクタンスに対して、書き込みワード線ＷＷＬ及びデータ選択線ＢＬのコンダクタンスが無視できる程度に小さくなるように設計する。
【０１０３】
これに対し、破線Ｂ１で囲った領域に存在する半選択のＭＴＪ素子ＭＴＪは、選択された書き込みワード線（選択ＷＷＬ）と非選択のデータ選択線（非選択ＢＬ）との間に配置され、破線Ｂ２で囲った領域に存在する半選択のＭＴＪ素子ＭＴＪは、非選択の書き込みワード線（非選択ＷＷＬ）と選択されたデータ選択線（選択ＢＬ）との間に配置される。
【０１０４】
このため、図１８乃至図２０に示すように、下部金属層１７と書き込みワード線ＷＷＬとの間には電位差が発生する。この電位差により、歪層１８は、電圧印加方向に伸長するため、半選択のＭＴＪ素子ＭＴＪに関しては、磁化困難軸方向の引っ張り応力が解除される。
【０１０５】
従って、半選択のＭＴＪ素子ＭＴＪは、磁化反転し易い状態から磁化反転し難い状態に変化し、誤書き込み耐性が向上する。
【０１０６】
ところで、破線Ａ，Ｂ１，Ｂ２のいずれにも囲まれていない非選択のＭＴＪ素子ＭＴＪに関しては、接地電位に設定されている非選択の書き込みワード線（非選択ＷＷＬ）と非選択のデータ選択線（非選択ＢＬ）との間に配置されているため、選択されたＭＴＪ素子ＭＴＪと同様に、図１６及び図１７に示すように、下部金属層１７と書き込みワード線ＷＷＬとの間には電位差が発生することがなく、その間に配置される歪層１８の変形もない。
【０１０７】
このように、第２実施の形態によれば、データ書き込み時に、半選択のＭＴＪ素子ＭＴＪのみに対して、磁化困難軸方向の引っ張り応力を解除し、磁化反転が生じ難い状態にしている。このため、磁化困難軸方向に引っ張り応力が生じている初期状態におけるＭＴＪ素子ＭＴＪの記憶層の保磁力を小さくし、書き込み電流を減らすことができると共に、記憶層の保磁力を小さくしても、誤書き込みが発生することがない。
【０１０８】
(3)   第３実施の形態  
第３実施の形態は、例えば、特許文献１及び非特許文献２に開示されるトグル書き込み方式に関する。
【０１０９】
トグル書き込み方式は、書き込み選択性が高く、誤書き込みが発生し難い書き込み方式として知られているが、通常の書き込み方式に比べて、スイッチング磁場、即ち、書き込み対象となる選択されたＭＴＪ素子の磁化状態を反転させるために必要な反転磁場が大きいという問題がある。
【０１１０】
そこで、本発明の例をトグル書き込み方式に適用することにより、書き込み選択性を維持しつつ、スイッチング磁場を小さくし、書き込み電流の低減による低消費電流化を図る。
【０１１１】
A.  メモリセル  
第３実施の形態に関わる磁気ランダムアクセスメモリのメモリセルの構造は、図９に示すようになり、上述の第１実施の形態と同じになるため、ここでは、その説明については省略する。
【０１１２】
B.  メモリセルアレイ  
第３実施の形態に関わる磁気ランダムアクセスメモリのメモリセルアレイは、図１０に示すように、上述の第１実施の形態と同じになるため、ここでは、その説明については省略する。
【０１１３】
C.  書き込み原理  
トグル書き込み方式では、書き込み選択性の向上を実現でき、誤書き込みの問題を解消できるため、ここでは、本発明の例を適用することにより、選択されたＭＴＪ素子に対してデータを書き込み易くする手法を提案する。
【０１１４】
図２１及び図２２に示すように、データ書き込み前においては、歪層１８は変形しておらず、ＭＴＪ素子ＭＴＪには応力が作用していない。
【０１１５】
まず、選択された書き込みワード線（選択ＷＷＬ）に書き込み電流を流し、その他の非選択の書き込みワード線（非選択ＷＷＬ）及び全てのデータ選択線（選択／非選択ＢＬ）を接地電位に設定する。
【０１１６】
この時、破線Ａで囲った領域に存在する選択されたＭＴＪ素子ＭＴＪに関しては、選択された書き込みワード線（選択ＷＷＬ）と選択されたデータ選択線（選択ＢＬ）との間に配置されているため、図２３及び図２６に示すように、下部金属層１７と書き込みワード線ＷＷＬとの間に電位差が発生する。
【０１１７】
この電位差により、歪層１８は、電圧印加方向に伸長するため、選択されたＭＴＪ素子ＭＴＪには、磁化困難軸方向に引っ張り応力が作用する。
【０１１８】
この磁化困難軸方向の引っ張り応力により、選択されたＭＴＪ素子ＭＴＪの記憶層の自発磁化が減少し、反転磁場が小さくなるため、選択されたＭＴＪ素子ＭＴＪに対するデータ書き込みが行い易くなる。
【０１１９】
また、このような状態となるように、書き込み電流を発生させるドライバ／シンカーのコンダクタンスに対して、書き込みワード線ＷＷＬ及びデータ選択線ＢＬのコンダクタンスが無視できる程度に小さくなるように設計する。
【０１２０】
次に、選択された書き込みワード線（選択ＷＷＬ）に書き込み電流を流しつつ、さらに、選択されたデータ選択線（選択ＢＬ）に書き込み電流を流す。また、その他の非選択の書き込みワード線（非選択ＷＷＬ）及び非選択のデータ選択線（非選択ＢＬ）については、接地電位に設定する。
【０１２１】
この時は、破線Ａで囲った領域に存在する選択されたＭＴＪ素子ＭＴＪに関しては、図２４に示すように、下部金属層１７と書き込みワード線ＷＷＬとの間に電位差が発生しない。
【０１２２】
次に、選択された書き込みワード線（選択ＷＷＬ）に流れる書き込み電流を遮断し、選択されたデータ選択線（選択ＢＬ）のみに書き込み電流を流す。即ち、選択されたデータ選択線（選択ＢＬ）以外の全ての書き込みワード線（選択／非選択ＷＷＬ）及び非選択のデータ選択線（非選択ＢＬ）については、接地電位に設定する。
【０１２３】
この時、破線Ａで囲った領域に存在する選択されたＭＴＪ素子ＭＴＪに関しては、選択された書き込みワード線（選択ＷＷＬ）と選択されたデータ選択線（選択ＢＬ）との間に配置されているため、図２５及び図２６に示すように、下部金属層１７と書き込みワード線ＷＷＬとの間に電位差が発生する。
【０１２４】
この電位差により、歪層１８は、電圧印加方向に伸長するため、選択されたＭＴＪ素子ＭＴＪには、磁化困難軸方向に引っ張り応力が作用する。
【０１２５】
この磁化困難軸方向の引っ張り応力により、選択されたＭＴＪ素子ＭＴＪの記憶層の自発磁化が減少するため、選択されたＭＴＪ素子ＭＴＪの磁化が安定し易くなる。
【０１２６】
また、このような状態となるように、書き込み電流を発生させるドライバ／シンカーのコンダクタンスに対して、書き込みワード線ＷＷＬ及びデータ選択線ＢＬのコンダクタンスが無視できる程度に小さくなるように設計する。
【０１２７】
このように、第３実施の形態によれば、データ書き込み時に、選択されたＭＴＪ素子ＭＴＪに対して、磁歪効果により、記憶層の自発磁化を減少させ、磁化反転が生じ易い状態にしている。このため、書き込み選択性の高いトグル書き込み方式において、さらに、スイッチング磁場を小さくして、書き込み電流を減らすことができる。
【０１２８】
(4)   第４実施の形態  
上述の第３実施の形態では、トグル書き込み方式において、選択されたＭＴＪ素子ＭＴＪに対して応力を加えることにより磁化反転を生じ易い状態にした。
【０１２９】
第４実施の形態では、トグル書き込み方式において、ＭＴＪ素子ＭＴＪに応力が加わっている状態を初期状態とし、選択されたＭＴＪ素子ＭＴＪに対してこの応力を取り除くことにより磁化反転を生じ易い状態にする。
【０１３０】
A.  メモリセル  
第４実施の形態に関わる磁気ランダムアクセスメモリのメモリセルの構造は、図９に示すようになり、上述の第１実施の形態と同じになるため、ここでは、その説明については省略する。
【０１３１】
B.  メモリセルアレイ  
第４実施の形態に関わる磁気ランダムアクセスメモリのメモリセルアレイは、図１０に示すように、上述の第１実施の形態と同じになるため、ここでは、その説明については省略する。
【０１３２】
C.  書き込み原理  
本例の書き込み原理では、図２７及び図２８に示すように、データ書き込み前に、予め、ＭＴＪ素子ＭＴＪに対して、磁化容易軸方向に引っ張り応力が作用しているものとする。
【０１３３】
まず、選択された書き込みワード線（選択ＷＷＬ）に書き込み電流を流し、その他の非選択の書き込みワード線（非選択ＷＷＬ）及び全てのデータ選択線（選択／非選択ＢＬ）を接地電位に設定する。
【０１３４】
この時、破線Ａで囲った領域に存在する選択されたＭＴＪ素子ＭＴＪに関しては、選択された書き込みワード線（選択ＷＷＬ）と選択されたデータ選択線（選択ＢＬ）との間に配置されているため、図２９及び図３２に示すように、下部金属層１７と書き込みワード線ＷＷＬとの間に電位差が発生する。
【０１３５】
この電位差により、歪層１８は、電圧印加方向に伸長するため、選択されたＭＴＪ素子ＭＴＪに関しては、磁化容易軸方向に作用していた引っ張り応力が解除される。
【０１３６】
この磁化容易軸方向の引っ張り応力の解除により、選択されたＭＴＪ素子ＭＴＪの記憶層の自発磁化が減少し、反転磁場が小さくなるため、選択されたＭＴＪ素子ＭＴＪに対するデータ書き込みが行い易くなる。
【０１３７】
また、このような状態となるように、書き込み電流を発生させるドライバ／シンカーのコンダクタンスに対して、書き込みワード線ＷＷＬ及びデータ選択線ＢＬのコンダクタンスが無視できる程度に小さくなるように設計する。
【０１３８】
次に、選択された書き込みワード線（選択ＷＷＬ）に書き込み電流を流しつつ、さらに、選択されたデータ選択線（選択ＢＬ）に書き込み電流を流す。また、その他の非選択の書き込みワード線（非選択ＷＷＬ）及び非選択のデータ選択線（非選択ＢＬ）については、接地電位に設定する。
【０１３９】
この時は、破線Ａで囲った領域に存在する選択されたＭＴＪ素子ＭＴＪに関しては、図３０に示すように、下部金属層１７と書き込みワード線ＷＷＬとの間に電位差が発生しない。
【０１４０】
次に、選択された書き込みワード線（選択ＷＷＬ）に流れる書き込み電流を遮断し、選択されたデータ選択線（選択ＢＬ）のみに書き込み電流を流す。即ち、選択されたデータ選択線（選択ＢＬ）以外の全ての書き込みワード線（選択／非選択ＷＷＬ）及び非選択のデータ選択線（非選択ＢＬ）については、接地電位に設定する。
【０１４１】
この時、破線Ａで囲った領域に存在する選択されたＭＴＪ素子ＭＴＪに関しては、選択された書き込みワード線（選択ＷＷＬ）と選択されたデータ選択線（選択ＢＬ）との間に配置されているため、図３１及び図３２に示すように、下部金属層１７と書き込みワード線ＷＷＬとの間に電位差が発生する。
【０１４２】
この電位差により、歪層１８は、電圧印加方向に伸長するため、選択されたＭＴＪ素子ＭＴＪに関しては、磁化容易軸方向に作用していた引っ張り応力が解除される。
【０１４３】
この磁化容易軸方向の引っ張り応力の解除により、選択されたＭＴＪ素子ＭＴＪの記憶層の自発磁化が減少するため、選択されたＭＴＪ素子ＭＴＪの磁化が安定し易くなる。
【０１４４】
また、このような状態となるように、書き込み電流を発生させるドライバ／シンカーのコンダクタンスに対して、書き込みワード線ＷＷＬ及びデータ選択線ＢＬのコンダクタンスが無視できる程度に小さくなるように設計する。
【０１４５】
このように、第４実施の形態によれば、データ書き込み時に、選択されたＭＴＪ素子ＭＴＪに対して、磁歪効果により、記憶層の自発磁化を減少させ、磁化反転が生じ易い状態にしている。このため、書き込み選択性の高いトグル書き込み方式において、さらに、スイッチング磁場を小さくして、書き込み電流を減らすことができる。
【０１４６】
(5)   第５実施の形態  
第５実施の形態も、トグル書き込み方式に関する。第５実施の形態では、ＭＴＪ素子の上部と下部に歪層を配置することにより、上下方向からＭＴＪ素子に対して応力を与える。
【０１４７】
A.  メモリセル  
図３３は、第５実施の形態に関わる磁気ランダムアクセスメモリのメモリセルの構造を示している。
【０１４８】
本例では、１つのトランジスタと１つのＭＴＪ素子から構成される 1MOST+1MTJ タイプメモリセルを対象とする。
【０１４９】
半導体基板１１の表面領域には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離層１２が形成される。素子分離層１２に取り囲まれた素子領域内には、読み出し選択スイッチとしてのＭＯＳトランジスタが形成される。このＭＯＳトランジスタのゲートは、読み出しワード線ＲＷＬとなる。
【０１５０】
ＭＯＳトランジスタのドレイン１３Ａは、コンタクトプラグ１５ａ，１５ｃ，１５ｅ及び中間層１５ｂ，１５ｄを経由して、下部金属層１７Ａに接続される。また、ＭＯＳトランジスタのソース１３Ｂは、コンタクトプラグ１６を経由して、ソース線ＳＬに接続される。
【０１５１】
下部金属層１７Ａ上には、ＭＴＪ素子ＭＴＪが形成される。ＭＴＪ素子ＭＴＪは、２つの強磁性層１９ａ，１９ｂと、これらの間に配置されるトンネルバリア２０とを有する。２つの強磁性層１９ａ，１９ｂのうちの一つは、記憶層（フリー層）となり、他の一つは、固着層（ピン層）となる。
【０１５２】
書き込みワード線ＷＷＬは、中間層１５ｄと同じレベルに形成され、ＭＴＪ素子ＭＴＪの磁化容易軸方向に延びている。書き込みワード線ＷＷＬと下部金属層１７Ａとの間には、圧電効果、電歪効果などのある条件下で変形する能力を持つ歪層１８Ａが配置される。
【０１５３】
また、ＭＴＪ素子ＭＴＪ上には、上部金属層１７Ｂが形成される。上部金属層１７Ｂは、読み出しビット線ＲＢＬに接続される。書き込みビット線ＷＢＬは、ＭＴＪ素子ＭＴＪの上部に形成され、磁化困難軸方向に延びている。書き込みビット線ＷＢＬと上部金属層１７Ｂとの間には、圧電効果、電歪効果などのある条件下で変形する能力を持つ歪層１８Ｂが配置される。
【０１５４】
読み出しビット線ＲＢＬと書き込みビット線ＷＢＬは、同じレベルに形成されていてもよいし、異なるレベルに形成されていてもよい。
【０１５５】
本例では、歪層１８Ａ，１８Ｂは、絶縁材料から構成される。歪層１８が電歪効果を持つ材料である場合、歪層１８Ａ，１８Ｂとしては、Pb（Mg1/3Nb2/3）O3−PbTiO3固溶体（PMN-PT）などを用いる。また、歪層１８Ａ，１８Ｂが圧電効果を持つ材料である場合、歪層１８Ａ，１８Ｂとしては、Pb(Zr,Ti) O3固溶体（PZT）、BaTi O3（BTO）、Ba(Ti,Zr)O3、ロッシェル塩、圧電ポリマのPVDF(Polyvinylidenefloride)などを用いる。
【０１５６】
本例の場合、記憶層は、磁歪定数を持つ材料から構成される。
【０１５７】
ＭＴＪ素子ＭＴＪの記憶層は、歪層１８Ａ，１８Ｂから応力を受け、磁歪（Villari効果）により、磁化反転が生じ難い状態又は生じ易い状態になる。ＭＴＪ素子ＭＴＪとしては、記憶層が歪層１８Ａに近い位置に配置されるトップピンタイプであってもよいし、記憶層が歪層１８Ｂに近い位置に配置されるボトムピンタイプであってもよい。
【０１５８】
B.  メモリセルアレイ  
図３４は、図３３のメモリセルを用いて構成したメモリセルアレイの等価回路図を示している。
【０１５９】
本例のメモリセルアレイの特徴は、 1MOST-1MTJ タイプメモリセルアレイにおいて、ＭＴＪ素子ＭＴＪの一端と書き込みワード線ＷＷＬとの間に歪層（絶縁材料）１８Ａが配置され、かつ、ＭＴＪ素子ＭＴＪの他端と書き込みビット線ＷＢＬとの間に歪層（絶縁材料）１８Ｂが配置される点にある。
【０１６０】
ＭＴＪ素子の一端の下部金属層、書き込みワード線ＷＷＬ及び歪層１８Ａによりキャパシタが形成され、ＭＴＪ素子の他端の上部金属層、書き込みビット線ＷＢＬ及び歪層１８Ｂによりキャパシタが形成される。これらのキャパシタ間に電位差が発生することにより、歪層１８Ａ，１８Ｂが電圧印加方向に伸長又は収縮し、ＭＴＪ素子ＭＴＪに対する応力の印加又は解除が実行される。
【０１６１】
C.  書き込み原理：No1  
次に、図３４のメモリセルアレイを参照しつつ、書き込み原理：No.1について説明する。書き込み原理：No.1は、データ書き込み時に、ＭＴＪ素子ＭＴＪを挟み込む上部／下部金属層がフローティング状態に設定される場合の例である。
【０１６２】
データ書き込み前の初期状態においては、図３５に示すように、歪層１８Ａ，１８Ｂは共に変形しておらず、ＭＴＪ素子ＭＴＪには、引っ張り応力が作用していない。
【０１６３】
まず、選択された書き込みワード線（選択ＷＷＬ）に書き込み電流を流し、その他の非選択の書き込みワード線（非選択ＷＷＬ）及び全ての書き込みビット線（選択／非選択ＷＢＬ）を接地電位に設定する。また、全ての読み出しワード線（ＲＷＬ）及びソース線を接地電位に設定し、全ての読み出しビット線ＲＢＬをフローティング（ＦＬ）状態に設定する。
【０１６４】
この時、破線Ａで囲った領域に存在する選択されたＭＴＪ素子ＭＴＪに関しては、選択された書き込みワード線（選択ＷＷＬ）と選択された書き込みビット線（選択ＷＢＬ）との間に配置されているため、図３６に示すように、下部金属層１７Ａと書き込みワード線ＷＷＬとの間に電位差が発生し、かつ、上部金属層１７Ｂと書き込みビット線ＷＢＬとの間に電位差が発生する。
【０１６５】
この電位差により、歪層１８Ａ，１８Ｂ内には電場が生じ、これにより、歪層１８Ａ，１８Ｂは、電圧印加方向に伸長するため、選択されたＭＴＪ素子ＭＴＪの記憶層には、磁化困難軸方向に引っ張り応力が加わる。
【０１６６】
この磁化困難軸方向の引っ張り応力により、選択されたＭＴＪ素子ＭＴＪの記憶層の自発磁化が減少し、反転磁場が小さくなるため、選択されたＭＴＪ素子ＭＴＪに対するデータ書き込みが行い易くなる。
【０１６７】
また、このような状態となるように、書き込み電流を発生させるドライバ／シンカーのコンダクタンスに対して、書き込みワード線ＷＷＬ及びデータ選択線ＢＬのコンダクタンスが無視できる程度に小さくなるように設計する。
【０１６８】
次に、選択された書き込みワード線（選択ＷＷＬ）に書き込み電流を流しつつ、さらに、選択された書き込みビット線（選択ＷＢＬ）に書き込み電流を流す。また、その他の非選択の書き込みワード線（非選択ＷＷＬ）及び非選択の書き込みビット線（非選択ＷＢＬ）については、接地電位に設定する。
【０１６９】
この時、破線Ａで囲った領域に存在する選択されたＭＴＪ素子ＭＴＪに関しては、図３７に示すように、下部金属層１７Ａと書き込みワード線ＷＷＬとの間の電位差が緩和され、かつ、上部金属層１７Ｂと書き込みビット線ＷＢＬとの間の電位差が緩和される。
【０１７０】
従って、歪層１８Ａ，１８Ｂの歪みも緩和され、歪層１８Ａ，１８Ｂは、電圧印加方向への伸長状態から元に戻るため、選択されたＭＴＪ素子ＭＴＪの記憶層に加わっていた磁化困難軸方向に引っ張り応力が緩和される。
【０１７１】
これにより、選択されたＭＴＪ素子ＭＴＪの固着層と記憶層の反強磁性結合が強くなり、両者の磁化方向が互いに逆を向くようになるため、磁化反転動作が従来よりもスムーズに行われる。
【０１７２】
また、このような状態となるように、書き込み電流を発生させるドライバ／シンカーのコンダクタンスに対して、書き込みワード線ＷＷＬ及びデータ選択線ＢＬのコンダクタンスが無視できる程度に小さくなるように設計する。
【０１７３】
次に、選択された書き込みワード線（選択ＷＷＬ）に流れる書き込み電流を遮断し、選択された書き込みビット線（選択ＷＢＬ）のみに書き込み電流を流す。即ち、選択された書き込みビット線（選択ＷＢＬ）以外の全ての書き込みワード線（選択／非選択ＷＷＬ）及び非選択のデータ選択線（非選択ＢＬ）については、接地電位に設定する。
【０１７４】
この時、破線Ａで囲った領域に存在する選択されたＭＴＪ素子ＭＴＪに関しては、選択された書き込みワード線（選択ＷＷＬ）と選択された書き込みビット線（選択ＷＢＬ）との間に配置されているため、図３８に示すように、下部金属層１７Ａと書き込みワード線ＷＷＬとの間に電位差が発生し、かつ、上部金属層１７Ｂと書き込みビット線ＷＢＬとの間に電位差が発生する。
【０１７５】
この電位差により、歪層１８Ａ，１８Ｂ内には電場が生じ、これにより、歪層１８Ａ，１８Ｂは、電圧印加方向に伸長又は収縮するため、選択されたＭＴＪ素子ＭＴＪの記憶層には、磁化困難軸方向に引っ張り応力が作用する。
【０１７６】
この磁化困難軸方向の引っ張り応力により、選択されたＭＴＪ素子ＭＴＪの記憶層の自発磁化が減少し、反転磁場が小さくなるため、選択されたＭＴＪ素子ＭＴＪに対して、磁化反転後の磁化状態が落ち着き易くなる。
【０１７７】
また、このような状態となるように、書き込み電流を発生させるドライバ／シンカーのコンダクタンスに対して、書き込みワード線ＷＷＬ及びデータ選択線ＢＬのコンダクタンスが無視できる程度に小さくなるように設計する。
【０１７８】
最後に、選択された書き込みビット線（選択ＷＢＬ）に流れる書き込み電流を遮断し、歪層１８Ａ，１８Ｂの状態を図３５に示す初期状態に戻す。
【０１７９】
このように、第５実施の形態の書き込み原理：No.1 によれば、データ書き込み時に、選択されたＭＴＪ素子ＭＴＪに対して、磁歪効果により、記憶層の自発磁化を減少させ、磁化反転が生じ易く、かつ、磁化反転後の磁化状態が落ち着き易い状態にしている。このため、書き込み選択性の高いトグル書き込み方式において、さらに、スイッチング磁場を小さくして、書き込み電流を減らすことができる。
【０１８０】
D.  書き込み原理：No2  
次に、図３４のメモリセルアレイを参照しつつ、書き込み原理：No.2について説明する。書き込み原理：No.2は、データ書き込み時に、ＭＴＪ素子ＭＴＪを挟み込む上部／下部金属層が固定電位（例えば、接地電位）に設定される場合の例である。
【０１８１】
データ書き込み前の初期状態においては、図３９に示すように、歪層１８Ａ，１８Ｂは共に変形しておらず、ＭＴＪ素子ＭＴＪには、引っ張り応力が作用していない。
【０１８２】
まず、選択された書き込みワード線（選択ＷＷＬ）に書き込み電流を流し、その他の非選択の書き込みワード線（非選択ＷＷＬ）及び全ての書き込みビット線（選択／非選択ＷＢＬ）を接地電位に設定する。
【０１８３】
また、全ての読み出しワード線（ＲＷＬ）を電源電位Ｖｄｄに設定し、全ての読み出し選択スイッチをオン状態にする。また、ソース線を接地電位に設定し、かつ、全ての読み出しビット線ＲＢＬを接地電位に設定する。
【０１８４】
この時、破線Ａで囲った領域に存在する選択されたＭＴＪ素子ＭＴＪに関しては、選択された書き込みワード線（選択ＷＷＬ）と選択された書き込みビット線（選択ＷＢＬ）との間に配置されているため、図４０に示すように、下部金属層１７Ａと書き込みワード線ＷＷＬとの間に電位差が発生する。
【０１８５】
この電位差により、歪層１８Ａ内には電場が生じ、これにより、歪層１８Ａは、電圧印加方向に伸長するため、選択されたＭＴＪ素子ＭＴＪの記憶層には、磁化困難軸方向に引っ張り応力が作用する。
【０１８６】
この磁化困難軸方向の引っ張り応力により、選択されたＭＴＪ素子ＭＴＪの記憶層の自発磁化が減少し、反転磁場が小さくなるため、選択されたＭＴＪ素子ＭＴＪに対するデータ書き込みが行い易くなる。
【０１８７】
また、このような状態となるように、書き込み電流を発生させるドライバ／シンカーのコンダクタンスに対して、書き込みワード線ＷＷＬ及びデータ選択線ＢＬのコンダクタンスが無視できる程度に小さくなるように設計する。
【０１８８】
次に、選択された書き込みワード線（選択ＷＷＬ）に書き込み電流を流しつつ、さらに、選択された書き込みビット線（選択ＷＢＬ）に書き込み電流を流す。また、その他の非選択の書き込みワード線（非選択ＷＷＬ）及び非選択の書き込みビット線（非選択ＷＢＬ）については、接地電位に設定する。
【０１８９】
この時、破線Ａで囲った領域に存在する選択されたＭＴＪ素子ＭＴＪに関しては、選択された書き込みワード線（選択ＷＷＬ）と選択された書き込みビット線（選択ＷＢＬ）との間に配置されているため、図４１に示すように、下部金属層１７Ａと書き込みワード線ＷＷＬとの間に電位差が発生し、かつ、上部金属層１７Ｂと書き込みビット線ＷＢＬとの間に電位差が発生する。
【０１９０】
下部金属層１７Ａと書き込みワード線ＷＷＬとの間の電位差により、歪層１８Ａ内には電場が生じ、これにより、歪層１８Ａは、電圧印加方向に伸長するため、選択されたＭＴＪ素子ＭＴＪの記憶層には、磁化困難軸方向に引っ張り応力が作用する。
【０１９１】
この磁化困難軸方向の引っ張り応力により、選択されたＭＴＪ素子ＭＴＪの記憶層の自発磁化が減少し、反転磁場が小さくなるため、選択されたＭＴＪ素子ＭＴＪに対するデータ書き込みが行い易くなる。
【０１９２】
また、上部金属層１７Ｂと書き込みビット線ＷＢＬとの間の電位差により、歪層１８Ｂ内には電場が生じ、これにより、歪層１８Ｂは、電圧印加方向に伸長するため、選択されたＭＴＪ素子ＭＴＪの記憶層には、磁化容易軸方向に引っ張り応力が作用する。
【０１９３】
この磁化容易軸方向の引っ張り応力により、選択されたＭＴＪ素子ＭＴＪの記憶層の自発磁化が増加し、反転磁場が大きくなるため、選択されたＭＴＪ素子ＭＴＪに対して、磁化反転後の磁化状態が落ち着き易い状態となる。
【０１９４】
また、このような状態となるように、書き込み電流を発生させるドライバ／シンカーのコンダクタンスに対して、書き込みワード線ＷＷＬ及びデータ選択線ＢＬのコンダクタンスが無視できる程度に小さくなるように設計する。
【０１９５】
次に、選択された書き込みワード線（選択ＷＷＬ）に流れる書き込み電流を遮断し、選択された書き込みビット線（選択ＷＢＬ）のみに書き込み電流を流す。即ち、選択された書き込みビット線（選択ＷＢＬ）以外の全ての書き込みワード線（選択／非選択ＷＷＬ）及び非選択のデータ選択線（非選択ＢＬ）については、接地電位に設定する。
【０１９６】
この時、破線Ａで囲った領域に存在する選択されたＭＴＪ素子ＭＴＪに関しては、選択された書き込みワード線（選択ＷＷＬ）と選択された書き込みビット線（選択ＷＢＬ）との間に配置されているため、図４２に示すように、上部金属層１７Ｂと書き込みビット線ＷＢＬとの間に電位差が発生する。
【０１９７】
この電位差により、歪層１８Ｂ内には電場が生じ、これにより、歪層１８Ｂは、電圧印加方向に伸長又は収縮するため、選択されたＭＴＪ素子ＭＴＪの記憶層には、磁化困難軸方向に引っ張り応力が作用する。
【０１９８】
この磁化困難軸方向の引っ張り応力により、選択されたＭＴＪ素子ＭＴＪの記憶層の自発磁化が減少し、反転磁場が小さくなるため、選択されたＭＴＪ素子ＭＴＪに対して、磁化反転後の磁化状態が安定する。
【０１９９】
また、このような状態となるように、書き込み電流を発生させるドライバ／シンカーのコンダクタンスに対して、書き込みワード線ＷＷＬ及びデータ選択線ＢＬのコンダクタンスが無視できる程度に小さくなるように設計する。
【０２００】
最後に、選択された書き込みビット線（選択ＷＢＬ）に流れる書き込み電流を遮断し、歪層１８Ａ，１８Ｂの状態を図３９に示す初期状態に戻す。
【０２０１】
このように、第５実施の形態の書き込み原理：No.2 によれば、データ書き込み時に、選択されたＭＴＪ素子ＭＴＪに対して、磁歪効果により、記憶層の自発磁化を減少させ、磁化反転が生じ易く、かつ、磁化反転後の磁化状態が落ち着き易い状態にしている。このため、書き込み選択性の高いトグル書き込み方式において、さらに、スイッチング磁場を小さくして、書き込み電流を減らすことができる。
【０２０２】
E.  書き込み原理：No3  
書き込み原理No.1及びNo.2は、上述の第３実施の形態と同様に、初期状態において、ＭＴＪ素子に応力が作用しておらず、データ書き込み時に、例えば、ＭＴＪ素子に引っ張り応力を加えることにより、磁化反転し易く、かつ、磁化反転後の磁化状態が安定する書き込み原理を提案した。
【０２０３】
ここで、書き込み原理No.1及びNo.2についても、上述の第４実施の形態と同様に、予め、ＭＴＪ素子に引っ張り応力が作用している状態を初期状態として本発明の例を適用することができる。即ち、初期状態として、予めＭＴＪ素子に引っ張り応力を作用させておき、データ書き込み時に、例えば、この引っ張り応力を解除することにより、磁化反転し易く、かつ、磁化反転後の磁化状態が安定する書き込み原理とすることが可能である。
【０２０４】
(6)   第６実施の形態  
第６実施の形態は、複数のＭＴＪ素子が半導体基板上に積み重ねられた積層ＭＴＪ構造の磁気ランダムアクセスメモリに関する。従来の積層ＭＴＪ構造は、例えば、特許文献２に開示される。
【０２０５】
A.  メモリセル  
図４３は、第６実施の形態に関わる磁気ランダムアクセスメモリのメモリセルの構造を示している。
【０２０６】
本例では、１つのトランジスタとｎ（ｎは複数）のＭＴＪ素子から構成される 1MOST+nMTJ タイプメモリセルを対象とする。
【０２０７】
半導体基板１１の表面領域には、ＳＴＩ構造の素子分離層１２が形成される。素子分離層１２に取り囲まれた素子領域内には、読み出し選択スイッチとしてのＭＯＳトランジスタが形成される。このＭＯＳトランジスタのゲートは、読み出しワード線ＲＷＬとなる。
【０２０８】
ＭＯＳトランジスタのドレイン１３Ａは、コンタクトプラグ１５ａ，１５ｃ，１５ｅ，１５ｆ，１５ｈ，１５ｉ，１５ｋ，１５ｌ，１５ｎ及び中間層１５ｂ，１５ｄ，１５ｇ，１５ｊ，１５ｍを経由して、下部金属層１７１，１７２，１７３，１７４に接続される。また、ＭＯＳトランジスタのソース１３Ｂは、コンタクトプラグ１６を経由して、ソース線ＳＬに接続される。
【０２０９】
下部金属層１７１，１７２，１７３，１７４上には、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が形成される。ＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、半導体基板１１上に積み重ねられる。
【０２１０】
ＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ、２つの強磁性層１９ａ，１９ｂと、これらの間に配置されるトンネルバリア２０とを有する。２つの強磁性層１９ａ，１９ｂのうちの一つは、記憶層（フリー層）となり、他の一つは、固着層（ピン層）となる。
【０２１１】
書き込みワード線ＷＷＬ１は、中間層１５ｄと同じレベルに形成され、ＭＴＪ素子ＭＴＪ１の磁化容易軸方向に延びている。書き込みワード線ＷＷＬ１と下部金属層１７１との間には、圧電効果、電歪効果などのある条件下で変形する能力を持つ歪層１８１が配置される。
【０２１２】
同様に、書き込みワード線ＷＷＬ２は、中間層１５ｇと同じレベルに形成され、ＭＴＪ素子ＭＴＪ２の磁化容易軸方向に延びている。書き込みワード線ＷＷＬ２と下部金属層１７２との間には、圧電効果、電歪効果などのある条件下で変形する能力を持つ歪層１８２が配置される。
【０２１３】
また、書き込みワード線ＷＷＬ３は、中間層１５ｊと同じレベルに形成され、ＭＴＪ素子ＭＴＪ３の磁化容易軸方向に延びている。書き込みワード線ＷＷＬ３と下部金属層１７３との間には、圧電効果、電歪効果などのある条件下で変形する能力を持つ歪層１８３が配置される。
【０２１４】
また、書き込みワード線ＷＷＬ４は、中間層１５ｍと同じレベルに形成され、ＭＴＪ素子ＭＴＪ４の磁化容易軸方向に延びている。書き込みワード線ＷＷＬ４と下部金属層１７４との間には、圧電効果、電歪効果などのある条件下で変形する能力を持つ歪層１８４が配置される。
【０２１５】
歪層１８１，１８２，１８３，１８４は、絶縁材料から構成される。歪層１８１，１８２，１８３，１８４が電歪効果を持つ材料である場合、歪層１８１，１８２，１８３，１８４としては、Pb（Mg1/3Nb2/3）O3−PbTiO3固溶体（PMN-PT）などを用いる。また、歪層１８１，１８２，１８３，１８４が圧電効果を持つ材料である場合、歪層１８１，１８２，１８３，１８４としては、Pb(Zr,Ti) O3固溶体（PZT）、BaTi O3（BTO）、Ba(Ti,Zr)O3、ロッシェル塩、圧電ポリマのPVDF(Polyvinylidenefloride)などを用いる。
【０２１６】
本例の場合、記憶層は、磁歪定数を持つ材料から構成される。ＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の記憶層は、歪層１８１，１８２，１８３，１８４から応力を受け、Villali効果により磁化反転が生じ難い状態又は生じ易い状態になるため、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４としては、記憶層が歪層１８１，１８２，１８３，１８４に近い位置に配置されるトップピンタイプであることが好ましい。
【０２１７】
ＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４上には、データ選択線（書き込みビット線）ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が形成される。データ選択線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に接続され、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の磁化困難軸方向に延びている。
【０２１８】
B.  メモリセルアレイ  
図４４は、図４３のメモリセルを用いて構成したメモリセルアレイの等価回路図を示している。
【０２１９】
但し、ここでは、メモリセルアレイの回路構成を分かり易く示すため、半導体基板上に積み重ねるＭＴＪ素子の数を、「４」ではなく、「２」とし、1MOST-2MTJ タイプメモリセルアレイとしている。
【０２２０】
本例のメモリセルアレイの特徴は、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の一端と書き込みワード線ＷＷＬ１，ＷＷＬ２との間に歪層（絶縁材料）１８１，１８２が配置される点にある。
【０２２１】
ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の一端の下部金属層、書き込みワード線ＷＷＬ１，ＷＷＬ２及び歪層１８１，１８２によりキャパシタが形成される。このキャパシタ間に電位差が発生することにより、歪層１８１，１８２が電圧印加方向に伸長又は収縮し、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に対する応力の印加又は解除が実行される。
【０２２２】
C.  書き込み原理  
次に、図４４のメモリセルアレイを参照しつつ、第６実施の形態に関わる書き込み原理について簡単に説明する。
【０２２３】
ここで、磁歪定数及び電歪定数は、それぞれ正の値とする。また、歪層（絶縁材料）は、圧電効果又は電歪効果により電圧印加方向に伸長するものとする。また、歪層は、ＭＴＪ素子の記憶層に対して、磁化容易軸方向に引っ張り応力を与えるような形状、例えば、四角形を有し、磁化困難軸方向の辺は、ＭＴＪ素子の短辺（磁化困難軸方向の辺）と同じかそれよりも長く、磁化容易軸方向の辺は、ＭＴＪ素子の長辺（磁化容易軸方向の辺）よりも短い形状とする。
【０２２４】
まず、選択された書き込みワード線（選択ＷＷＬ１）及び選択されたデータ選択線（選択ＢＬ１）には、それぞれ書き込み電流を流し、その他の非選択の書き込みワード線（非選択ＷＷＬ１、非選択ＷＷＬ２）及び非選択のデータ選択線（非選択ＢＬ１，非選択ＢＬ２）は、接地電位に設定する。
【０２２５】
データ選択線ＢＬ１，ＢＬ２は、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２に対してオーミック接触をしているため、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の一端の下部金属層、書き込みワード線ＷＷＬ１，ＷＷＬ２及びこれらの間に配置される歪層１８１，１８２からなるキャパシタが充電される。
【０２２６】
この時、破線Ａで囲った領域に存在する選択されたＭＴＪ素子ＭＴＪに関しては、選択された書き込みワード線（選択ＷＷＬ１）と選択されたデータ選択線（選択ＢＬ１）との間に配置されているため、下部金属層と書き込みワード線ＷＷＬ１との間には電位差がほとんど発生することがなく、その間に配置される歪層１８１の変形もない。
【０２２７】
また、このような状態となるように、書き込み電流を発生させるドライバ／シンカーのコンダクタンスに対して、書き込みワード線ＷＷＬ１，ＷＷＬ２及びデータ選択線ＢＬ１，ＢＬ２のコンダクタンスが無視できる程度に小さくなるように設計する。
【０２２８】
これに対し、破線Ｂ１で囲った領域に存在する半選択のＭＴＪ素子ＭＴＪ１は、選択された書き込みワード線（選択ＷＷＬ１）と非選択のデータ選択線（非選択ＢＬ１）との間に配置され、破線Ｂ２で囲った領域に存在する半選択のＭＴＪ素子ＭＴＪ１は、非選択の書き込みワード線（非選択ＷＷＬ１）と選択されたデータ選択線（選択ＢＬ１）との間に配置される。
【０２２９】
このため、下部金属層と書き込みワード線ＷＷＬ１との間には電位差が発生する。この電位差により、歪層１８１は、電圧印加方向に伸長するため、半選択のＭＴＪ素子ＭＴＪ１には、磁化容易軸方向に引っ張り応力が作用する。
【０２３０】
この磁化容易軸方向の引っ張り応力により、半選択のＭＴＪ素子ＭＴＪ１の記憶層の自発磁化が増大するVillari効果が発生し、反転磁場が大きくなるため、誤書き込み耐性が向上する。
【０２３１】
ところで、破線Ａ，Ｂ１，Ｂ２のいずれにも囲まれていない非選択のＭＴＪ素子ＭＴＪ１，ＭＴＪ２に関しては、接地電位に設定されている非選択の書き込みワード線（非選択ＷＷＬ１、非選択ＷＷＬ２）と非選択のデータ選択線（非選択ＢＬ１、非選択ＢＬ２）との間に配置されているため、選択されたＭＴＪ素子ＭＴＪ１と同様に、下部金属層と書き込みワード線ＷＷＬ１，ＷＷＬ２との間には電位差が発生することがなく、その間に配置される歪層１８１，１８２の変形もない。
【０２３２】
このように、第６実施の形態によれば、データ書き込み時に、半選択のＭＴＪ素子ＭＴＪ１，ＭＴＪ２のみに対して、磁歪効果により、記憶層の自発磁化を増大させ、磁化反転が生じ難い状態にしている。このため、応力が加わっていない状態におけるＭＴＪ素子ＭＴＪ１，ＭＴＪ２の記憶層の保磁力を小さくし、書き込み電流を減らすことができると共に、記憶層の保磁力を小さくしても、誤書き込みが発生することがない。尚、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２の記憶層に磁歪定数の大きな物質を用いれば、半選択セルの誤書き込み耐性はさらに向上する。
【０２３３】
(7)   第７実施の形態  
第７実施の形態は、３本の書き込み線に流れる電流により発生する磁場を用いて、ＭＴＪ素子に対するデータ書き込みを実行する磁気ランダムアクセスメモリに関する。このような磁気ランダムアクセスメモリの従来例としては、例えば、特許文献３に開示される。
【０２３４】
A.  メモリセル  
図４５は、第７実施の形態に関わる磁気ランダムアクセスメモリのメモリセルの構造を示している。
【０２３５】
本例では、１つのトランジスタと１つのＭＴＪ素子から構成される 1MOST+1MTJ タイプメモリセルを対象とする。
【０２３６】
半導体基板１１の表面領域には、ＳＴＩ構造の素子分離層１２が形成される。素子分離層１２に取り囲まれた素子領域内には、読み出し選択スイッチとしてのＭＯＳトランジスタが形成される。このＭＯＳトランジスタのゲートは、読み出しワード線ＲＷＬとなる。
【０２３７】
ＭＯＳトランジスタのドレイン１３Ａは、コンタクトプラグ１５ａ，１５ｃ，１５ｅ及び中間層１５ｂ，１５ｄを経由して、下部金属層１７に接続される。また、ＭＯＳトランジスタのソース１３Ｂは、コンタクトプラグ１６を経由して、ソース線ＳＬに接続される。
【０２３８】
下部金属層１７上には、ＭＴＪ素子ＭＴＪが形成される。ＭＴＪ素子ＭＴＪは、２つの強磁性層１９ａ，１９ｂと、これらの間に配置されるトンネルバリア２０とを有する。２つの強磁性層１９ａ，１９ｂのうちの一つは、記憶層（フリー層）となり、他の一つは、固着層（ピン層）となる。
【０２３９】
書き込みワード線ＷＷＬは、中間層１５ｄと同じレベルに形成され、ＭＴＪ素子ＭＴＪの磁化容易軸方向に延びている。書き込みワード線ＷＷＬと下部金属層１７との間には、圧電効果、電歪効果などのある条件下で変形する能力を持つ歪層１８が配置される。
【０２４０】
歪層１８は、絶縁材料から構成される。歪層１８が電歪効果を持つ材料である場合、歪層１８としては、Pb（Mg1/3Nb2/3）O3−PbTiO3固溶体（PMN-PT）などを用いる。また、歪層１８が圧電効果を持つ材料である場合、歪層１８としては、Pb(Zr,Ti) O3固溶体（PZT）、BaTi O3（BTO）、Ba(Ti,Zr)O3、ロッシェル塩、圧電ポリマのPVDF(Polyvinylidenefloride)などを用いる。
【０２４１】
本例の場合、記憶層は、磁歪定数を持つ材料から構成される。ＭＴＪ素子ＭＴＪの記憶層は、歪層１８から応力を受け、磁歪により、磁化反転が生じ難い状態又は生じ易い状態になるため、ＭＴＪ素子ＭＴＪは、記憶層が歪層１８に近い位置に配置されるトップピンタイプであることが好ましい。
【０２４２】
ＭＴＪ素子ＭＴＪ上には、データ選択線（書き込みビット線）ＢＬが形成される。データ選択線ＢＬは、ＭＴＪ素子ＭＴＪに接続され、ＭＴＪ素子ＭＴＪの磁化困難軸方向に延びている。
【０２４３】
さらに、データ選択線ＢＬの上部には、絶縁層を経由して、書き込みディジット線ＷＤＬが形成される。書き込みディジット線ＷＤＬは、３本の書き込み線のうち、最も、ＭＴＪ素子ＭＴＪから離れており、データ書き込みに際して、直交する２本の書き込み線ＷＷＬ，ＢＬの補助的役割を果たす。
【０２４４】
書き込みディジット線ＷＤＬは、例えば、２本の書き込み線ＷＷＬ，ＢＬに対して、４５°方向に斜めに延びるように形成される。
【０２４５】
B.  メモリセルアレイ  
図４６は、図４５のメモリセルを用いて構成したメモリセルアレイの等価回路図を示している。
【０２４６】
本例のメモリセルアレイの特徴は、ＭＴＪ素子ＭＴＪの一端と書き込みワード線ＷＷＬとの間に歪層（絶縁材料）１８が配置される点にある。
【０２４７】
ＭＴＪ素子ＭＴＪの一端の下部金属層、書き込みワード線ＷＷＬ及び歪層１８によりキャパシタが形成される。このキャパシタ間に電位差が発生することにより、歪層１８が電圧印加方向に伸長又は収縮し、ＭＴＪ素子ＭＴＪに対する応力の印加又は解除が実行される。
【０２４８】
尚、書き込みディジット線ＷＤＬは、３本の書き込み線のなかでは、最も、ＭＴＪ素子ＭＴＪから離れているため、歪層１８における圧電効果又は電歪効果に大きく寄与しない。
【０２４９】
C.  書き込み原理  
第７実施の形態に関わるメモリセルアレイを用いた書き込み原理、特に、圧電効果又は電歪効果による歪層１８の伸長又は収縮、及び、磁歪効果又はVillari効果により書き込み易さ／難さを制御するためのＭＴＪ素子ＭＴＪに対する応力の印加又は解除については、上述の第１実施の形態と同じであるため、ここでは、その詳細な説明については、省略する。
【０２５０】
第７実施の形態においても、磁歪が発生していない状態又はしている状態におけるＭＴＪ素子ＭＴＪの記憶層の保磁力を小さくし、書き込み電流を減らすことができると共に、このように記憶層の保磁力を小さくしても、データ書き込み時には、ＭＴＪ素子ＭＴＪに対して応力の印加又は解除を行うことにより誤書き込みが発生することもない。
【０２５１】
(8)   第８実施の形態  
第８実施の形態は、上述の第１乃至第７実施の形態の変形例であり、歪材料の電歪定数及び磁歪定数に関する。
【０２５２】
即ち、上述の第１乃至第７実施の形態の磁気ランダムアクセスメモリでは、電歪定数及び磁歪定数を正の値としたが、ここでは、電歪定数及び磁歪定数を負の値とした場合、さらには、電歪定数及び磁歪定数の値の組み合わせについて説明する。
【０２５３】
A.  電歪定数  
上述の第１乃至第７実施の形態では、電歪定数を正としたため、歪材料に電場を加えると、歪材料は、通常の状態又は収縮した状態から、電圧印加方向に伸長する。これに対し、第８実施の形態では、電歪定数が負の値となるような材料により歪材料を構成する。この場合、歪材料に電場を加えると、歪材料は、伸長した状態又は通常の状態から収縮する。
【０２５４】
そこで、まず、歪材料が伸長した状態から通常の状態に戻るような場合には、ＭＴＪ素子に対しては、引っ張り応力が印加されている状態からそれを解除する状態に移行するため、上述の第１乃至第７実施の形態と同様の原理により、ＭＴＪ素子に対する書き込み易さ／難さを制御し、書き込み電流の低減と誤書き込みの防止を同時に実現する。
【０２５５】
また、歪材料が通常の状態から収縮した状態に変化するような場合には、ＭＴＪ素子に対しては、引っ張り応力が印加されていない状態からそれを加える状態に移行するため、上述の第１乃至第７実施の形態と同様の原理により、ＭＴＪ素子に対する書き込み易さ／難さを制御し、書き込み電流の低減と誤書き込みの防止を同時に実現する。
【０２５６】
B.  磁歪定数  
上述の第１乃至第７実施の形態では、磁歪定数を正としたため、ＭＴＪ素子の記憶層に磁化容易軸方向の引っ張り応力を加えると、反転磁場が大きくなって書き込み難くなり、ＭＴＪ素子の記憶層に磁化困難軸方向の引っ張り応力を加えると、反転磁場が小さくなって書き込み易くなる。
【０２５７】
これに対し、磁歪定数が負の値となるような材料によりＭＴＪ素子の記憶層を構成する場合、ＭＴＪ素子の記憶層に磁化困難軸方向の引っ張り応力を加えると、反転磁場が大きくなって書き込み難くなり、ＭＴＪ素子の記憶層に磁化容易軸方向の引っ張り応力を加えると、反転磁場が小さくなって書き込み易くなる。
【０２５８】
そこで、データ書き込み時に、半選択のＭＴＪ素子に対してデータ書き込みを行い難い状態にするには、半選択のＭＴＪ素子に対して、歪材料を用いて、磁化困難軸方向の引っ張り応力を加えるか、又は、予め磁化容易軸方向に加えておいた引っ張り応力を解除すればよい。
【０２５９】
また、トグル書き込み方式を採用する場合など、データ書き込み時に、選択されたＭＴＪ素子に対してデータ書き込みを行い易い状態にするには、選択されたＭＴＪ素子に対して、歪材料を用いて、磁化容易軸方向の引っ張り応力を加えるか、又は、予め磁化困難軸方向に加えておいた引っ張り応力を解除すればよい。
【０２６０】
C.  組み合わせ
・  磁歪定数が正、電歪定数が正  
磁歪定数及び電歪定数が共に正の値の場合については、上述の第１乃至第７実施の形態で説明した。
【０２６１】
・  磁歪定数が正、電歪定数が負  
磁歪定数が正の値で、電歪定数が負の値の場合、まず、半選択のＭＴＪ素子に対してデータ書き込みを行い難い状態にするには、歪材料を通常の状態から収縮した状態に変化させ、ＭＴＪ素子に対して磁化容易軸方向の引っ張り応力を加えるか、又は、歪材料を伸長した状態から通常の状態に戻し、ＭＴＪ素子に対して予め磁化困難軸方向に加えておいた引っ張り応力を解除すればよい。
【０２６２】
また、トグル書き込み方式を採用する場合など、データ書き込み時に、選択されたＭＴＪ素子に対してデータ書き込みを行い易い状態にするには、歪材料を通常の状態から収縮した状態に変化させ、ＭＴＪ素子に対して磁化困難軸方向の引っ張り応力を加えるか、又は、歪材料を伸長した状態から通常の状態に戻し、ＭＴＪ素子に対して予め磁化容易軸方向に加えておいた引っ張り応力を解除すればよい。
【０２６３】
・  磁歪定数が負、電歪定数が正  
磁歪定数が負の値で、電歪定数が正の値の場合、まず、半選択のＭＴＪ素子に対してデータ書き込みを行い難い状態にするには、歪材料を通常の状態から伸長した状態に変化させ、ＭＴＪ素子に対して磁化困難軸方向の引っ張り応力を加えるか、又は、歪材料を収縮した状態から通常の状態に戻し、ＭＴＪ素子に対して予め磁化容易軸方向に加えておいた引っ張り応力を解除すればよい。
【０２６４】
また、トグル書き込み方式を採用する場合など、データ書き込み時に、選択されたＭＴＪ素子に対してデータ書き込みを行い易い状態にするには、歪材料を通常の状態から伸長した状態に変化させ、ＭＴＪ素子に対して磁化容易軸方向の引っ張り応力を加えるか、又は、歪材料を収縮した状態から通常の状態に戻し、ＭＴＪ素子に対して予め磁化困難軸方向に加えておいた引っ張り応力を解除すればよい。
【０２６５】
・  磁歪定数が負、電歪定数が負  
磁歪定数及び電歪定数が共に負の値の場合、まず、半選択のＭＴＪ素子に対してデータ書き込みを行い難い状態にするには、歪材料を通常の状態から収縮した状態に変化させ、ＭＴＪ素子に対して磁化困難軸方向の引っ張り応力を加えるか、又は、歪材料を伸長した状態から通常の状態に戻し、ＭＴＪ素子に対して予め磁化容易軸方向に加えておいた引っ張り応力を解除すればよい。
【０２６６】
また、トグル書き込み方式を採用する場合など、データ書き込み時に、選択されたＭＴＪ素子に対してデータ書き込みを行い易い状態にするには、歪材料を通常の状態から収縮した状態に変化させ、ＭＴＪ素子に対して磁化容易軸方向の引っ張り応力を加えるか、又は、歪材料を伸長した状態から通常の状態に戻し、ＭＴＪ素子に対して予め磁化困難軸方向に加えておいた引っ張り応力を解除すればよい。
【０２６７】
以上の組み合わせのいずれにおいても、スイッチング（磁化反転）特性については、Stoner-Wohlfarthモデルよりも、磁化容易軸方向及び磁化困難軸方向の一方の磁場が印加されている領域で尖った形となり、かつ、両方の磁場が印加されている領域で窪んだ形となるアステロイド曲線を得ることができる。
【０２６８】
(9)   その他の実施の形態  
図４７の実施の形態は、データ選択線（書き込みビット線）ＢＬの上部と下部にＭＴＪ素子ＭＴＪを配置した磁気ランダムアクセスメモリに関する。下部のＭＴＪ素子ＭＴＪに関しては、上述の第１実施の形態で説明したように、トップピン型であるのがよい。上部のＭＴＪ素子ＭＴＪに関しては、歪層１８がＭＴＪ素子ＭＴＪの上部に形成されるため、ボトムピン型であるのがよい。
【０２６９】
図４８の実施の形態は、上述の第１実施の形態の変形例であり、歪層１８を、書き込みワード線ＷＷＬとＭＴＪ素子ＭＴＪとの間ではなく、ＭＴＪ素子ＭＴＪとデータ選択線（書き込みビット線）ＢＬとの間に配置した磁気ランダムアクセスメモリに関する。この場合には、歪層１８は、絶縁材料ではなく、導電材料から構成される。ＭＴＪ素子ＭＴＪの構造としては、歪層１８側に記憶層が配置される構造（本例では、ボトムピン構造）とするのがよい。
【０２７０】
ところで、上述してきた全ての実施の形態において、ＭＴＪ素子ＭＴＪの固着層としての強磁性材料と記憶層としての強磁性材料の磁気異方性定数（磁歪定数）を、同じ値にすることも、逆に、異なる値にすることも可能である。
【０２７１】
本発明の例への適用に当たっては、固着層の磁気異方性定数は、電歪効果を有する歪材料による弾性エネルギーよりも遥かに大きく、記憶層の磁気異方性定数は、電歪効果を有する歪材料による弾性エネルギーと同じ程度に設定するのが好ましい。
【０２７２】
尚、強磁性材料の磁気異方性定数は、強磁性材料の種類、組成、厚さ、結晶配向、結晶構造などを変えることにより制御できる。例えば、非特許文献３に開示されている。固着層に使用する強磁性材料は、鉄、コバルト、これらの合金などから構成し、記憶層に使用する強磁性材料は、ニッケル、パーマロイなどから構成する。
【０２７３】
また、同じ強磁性材料（例えば、パーマロイ）を、固着層と記憶層の双方に使用する場合においても、その強磁性材料の堆積条件などを制御することにより、例えば、記憶層としての強磁性材料の磁歪定数を固着層としての強磁性材料のそれよりも大きくすることができる。
【０２７４】
４．  書き込み回路  
書き込み回路としては、例えば、特許文献１，２に開示されるものを用いることができる。
【０２７５】
上述の第１及び第２実施の形態に関わる磁気ランダムアクセスメモリの場合には、一般的な書き込み回路を使用する。
【０２７６】
上述の第３、第４及び第５実施の形態に関わる磁気ランダムアクセスメモリの場合には、トグル書き込み方式が適用されるため、特許文献１，２に開示されるように、２本の書き込み線に流す電流パルスのタイミングを調整する書き込み方式を採用した書き込み回路を使用する。
【０２７７】
電流パルスのパルス幅と温度との関係については、例えば、特願２００３−１２１６３３に開示される方法を適用することができる。電流パルスの形状、タイミングについては、例えば、特願２００２−１４０４９９に開示される方法を適用することができる。また、アステロイド曲線のシフトに対しては、特願２００２−１７９９１４に開示される方法によりこれを修正することも可能である。
【０２７８】
５．  読み出し回路  
１つのトランジスタと１つのＭＴＪ素子から構成される 1MOST+1MTJ タイプメモリセルに対しては、一般的な読み出し回路、例えば、非特許文献１に開示される読み出し回路を使用する。
【０２７９】
メモリセル毎に選択トランジスタが存在しないクロスポイント型メモリセルに対しては、例えば、特願２００２−１７６６８３に開示されるような読み出し回路を使用する。
【０２８０】
また、例えば、上述の第６実施の形態に示すような積層ＭＴＪ構造を有する磁気ランダムアクセスメモリのメモリセルに対しては、特開２００３−２４９０７３に開示されるような読み出し回路を使用する。
【０２８１】
６．  その他  
電歪効果及び磁歪効果を用いて書き込みを行う磁気ランダムアクセスメモリの例としては、特許文献４に開示されるものが知られている。しかし、この例では、書き込み電流により発生する磁界によらず、電歪／磁歪現象のみを利用して書き込みを行うため、非常に高い電圧が必要となる。また、電歪パラメータにＭＴＪ素子の位置による依存性があり、ＭＴＪ素子の強磁性体の磁歪パラメータにもばらつきが存在するため、誤書き込みが発生する可能性が高い。
【０２８２】
これに対し、本発明の例によれば、電歪効果及び磁歪効果を利用しつつ、さらに、書き込み電流により発生する磁界を用いて書き込みを実行する。また、磁歪効果及び電歪効果は、選択されるＭＴＪ素子の反転磁場を小さくし、半選択のＭＴＪ素子の反転磁場を大きくするなど、ＭＴＪ素子毎に書き込み易さ／難さを制御するために利用される。従って、本発明の例によれば、書き込み電流が低減されても、誤書き込みを有効に防止できる。
【０２８３】
また、特許文献５には、電歪膜を付加した磁気光学メモリが開示される。しかし、これは、レーザを用いて書き込みを行うという特殊なメモリである。また、この磁気光学メモリでは、記憶層に電歪膜と磁歪膜が直接付加されており、記憶素子の構造が本発明の例とは異なる。
【０２８４】
尚、上述の各実施の形態において、強磁性材料（固着層及び記憶層）の磁気異方性については、ＭＴＪ素子の形状により付けることもできるし、また、形状は正方形とし、結晶軸により磁気異方性を付けることもできる。
【０２８５】
本発明の例は、メモリセルの構造にかかわらず適用可能である。即ち、本発明の例は、上述した構造を持つメモリセルの他、クロスポイント型、はしご型など、様々な種類のメモリセルからなる磁気メモリに適用できる。
【０２８６】
本発明の例によれば、データ書き込み時に、ＭＴＪ素子毎に反転磁場を制御することができるため、実質的に、Stoner-Wohlfarthモデルよりも、磁化容易軸方向及び磁化困難軸方向の一方の磁場が印加されている領域で尖った形で、かつ、両方の磁場が印加されている領域で窪んだ形のアステロイド曲線を得ることができる。これにより、記憶層の保磁力を下げて書き込み電流を減らすことができると共に、記憶層の保磁力を下げても、データ書き込み時の誤書き込みを有効に防止できる磁気ランダムアクセスメモリを提案できる。
【０２８７】
本発明の例は、上述の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上述の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０２８８】
【図１】磁場と磁化方向の関係を示す図。
【図２】アステロイド曲線の例を示す図。
【図３】アステロイド曲線の例を示す図。
【図４】アステロイド曲線のシフトの原因の例を示す図。
【図５】アステロイド曲線の例を示す図。
【図６】アステロイド曲線の例を示す図。
【図７】アステロイド曲線のシフトの原因の例を示す図。
【図８】アステロイド曲線の例を示す図。
【図９】第１乃至第４実施の形態に関わるメモリセルを示す断面図。
【図１０】第１乃至第４実施の形態に関わるメモリセルアレイを示す回路図。
【図１１】書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図１２】書き込み時のＭＴＪ素子の状態を示す平面図。
【図１３】書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図１４】書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図１５】書き込み時のＭＴＪ素子の状態を示す平面図。
【図１６】書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図１７】書き込み時のＭＴＪ素子の状態を示す平面図。
【図１８】書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図１９】書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図２０】書き込み時のＭＴＪ素子の状態を示す平面図。
【図２１】トグル書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図２２】トグル書き込み時のＭＴＪ素子の状態を示す平面図。
【図２３】トグル書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図２４】トグル書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図２５】トグル書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図２６】トグル書き込み時のＭＴＪ素子の状態を示す平面図。
【図２７】トグル書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図２８】トグル書き込み時のＭＴＪ素子の状態を示す平面図。
【図２９】トグル書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図３０】トグル書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図３１】トグル書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図３２】トグル書き込み時のＭＴＪ素子の状態を示す平面図。
【図３３】第５実施の形態に関わるメモリセルを示す断面図。
【図３４】第５実施の形態に関わるメモリセルアレイを示す回路図。
【図３５】トグル書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図３６】トグル書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図３７】トグル書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図３８】トグル書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図３９】トグル書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図４０】トグル書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図４１】トグル書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図４２】トグル書き込み時のＭＴＪ素子及び歪層の状態を示す断面図。
【図４３】第６実施の形態に関わるメモリセルを示す断面図。
【図４４】第６実施の形態に関わるメモリセルアレイを示す回路図。
【図４５】第７実施の形態に関わるメモリセルを示す断面図。
【図４６】第７実施の形態に関わるメモリセルアレイを示す回路図。
【図４７】その他の実施の形態に関わるメモリセルを示す断面図。
【図４８】その他の実施の形態に関わるメモリセルを示す断面図。
【図４９】ＭＴＪ素子の構造を示す断面図。
【図５０】平行状態のＭＴＪ素子を示す図。
【図５１】反平行状態のＭＴＪ素子を示す図。
【符号の説明】
【０２８９】
１１：  半導体基板、  １２：  素子分離層、  １３Ａ：  ドレイン領域、  １３Ｂ：  ソース領域、  １４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｇ，１４ｈ，１４ｉ，１４ｊ，１４ｋ，１４ｌ，１４ｍ，１４ｎ，１４ｏ：  絶縁層、  １５ａ，１５ｃ，１５ｅ，１５ｆ，１５ｈ，１５ｉ，１５ｋ，１５ｌ，１５ｎ，１６：  コンタクトプラグ、  １５ｂ，１５ｄ，１５ｇ，１５ｊ，１５ｍ：  中間層、  １７，１７１，１７２，１７３，１７４，１７Ａ：  下部金属層、  １７Ｂ：  上部金属層、  １８，１８１，１８２，１８３，１８４：  歪層、  １９ａ，１９ｂ：  強磁性層、  ２０：  トンネルバリア、  ２１：  キャップ層、  ＲＷＬ：  読み出しワード線、  ＳＬ：  ソース線、  ＷＷＬ，ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４：  書き込みワード線、  ＢＬ，ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４：  データ選択線（書き込みビット線）、  ＷＢＬ：  書き込みビット線、  ＲＢＬ：  読み出しビット線、  ＷＤＬ：  書き込みディジット線、  ＭＴＪ，ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４：  ＭＴＪ素子。
【図１】
2006165327.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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