(57)【要約】【課題】  高密度な実装及び高性能な配線基板を作製することが可能な半導体基板の製造方法、半導体基板、半導体素子の製造方法、半導体素子さらには電気光学装置の製造方法を提供する。【解決手段】  配線基板１０上に複数の半導体素子１１が実装されてなる半導体基板９の製造方法であって、半導体素子１３の表面に他の半導体素子３１を有する他の素子基板を貼り合わせる工程と、貼り合わせの後に、他の素子基板を他の半導体素子３１から剥離する工程とを繰り返し、複数の半導体素子１１を厚み方向に積層する工程と、隣接する半導体素子３１，４０の対応する素子側端子３５，４１間及び最も配線基板１０側に位置する半導体素子１３の素子側端子２１と配線側端子１４とを無電解めっきにより一括処理で電気的に接続する工程とを含むことを特徴とする。【選択図】  図２
2006165286.tif 000002
【特許請求の範囲】
【請求項１】
配線基板上に複数の半導体素子が実装されてなる半導体基板の製造方法であって、
第１基板の表面に配線側端子を有する配線基板を製造する工程と、
素子側端子を有する半導体素子を、第２基板に対し、前記素子側端子が該第２基板の表面に面するように形成して素子基板を製造する工程と、
前記第１基板のうち前記配線側端子が形成された面と、前記第２基板のうち前記半導体素子が形成された面とをそれぞれ対向させ、前記配線基板と前記素子基板とを貼り合わせる工程と、
前記貼り合わせの後に、前記第２基板を前記半導体素子から剥離する工程と、
前記半導体素子の表面に他の半導体素子を有する他の素子基板を貼り合わせる工程と、前記貼り合わせの後に、前記他の素子基板を前記他の半導体素子から剥離する工程とを繰り返し、前記複数の半導体素子を厚み方向に積層する工程と、
隣接する前記半導体素子の対応する素子側端子間及び最も前記配線基板側に位置する半導体素子の素子側端子と配線側端子とを無電解めっきにより一括処理で電気的に接続する工程とを含むことを特徴とする半導体基板の製造方法。
【請求項２】
隣接する前記半導体素子の大きさが順に小さくなるように積層するとともに、前記配線側端子及び前記素子側端子がそれぞれの基板表面内において前記半導体素子及び前記他の半導体素子の外側に位置するように積層することを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項３】
前記貼り合わせの工程において、前記半導体素子及び前記他の半導体素子に接着剤を塗布し、該接着剤を介して前記配線基板と前記半導体素子及び前記半導体素子と前記他の半導体素子とを貼り合わせることを特徴とする請求項１または請求項２に記載の半導体基板の製造方法。
【請求項４】
前記半導体素子が両面に素子側端子を有し、前記積層工程において、前記配線側端子及び前記各素子側端子が全て露出する状態で積層した後に、無電解めっきにより一括処理で電気的に接続することを特徴とする請求項１から請求項３のいずれか１項に記載の半導体基板の製造方法。
【請求項５】
請求項１から請求項４のいずれか１項に記載の半導体基板の製造方法により得られたことを特徴とする半導体基板。
【請求項６】
複数積層された半導体素子の製造方法であって、
素子側端子を有する半導体素子を、第１支持基板に対し、前記素子側端子が該第１支持基板の表面に面するように形成して素子基板を製造する工程と、
第２支持基板の表面と、前記第１支持基板のうち前記半導体素子が形成された面とを貼り合わせる工程と、
前記貼り合わせの後に、前記第１支持基板を前記半導体素子から剥離する工程と、
前記半導体素子の表面に前記素子基板を貼り合わせる工程と、前記貼り合わせの後に、前記第１支持基板を前記半導体素子から剥離する工程とを繰り返し、前記半導体素子を厚み方向に積層する工程と、
複数の素子側端子間を無電解めっきにより一括処理で電気的に接続する工程と、
前記積層された半導体素子を前記第２支持基板から剥離する工程とを含むことを特徴とする半導体素子の製造方法。
【請求項７】
請求項６に記載の半導体素子の製造方法により得られたことを特徴とする半導体素子。
【請求項８】
発光素子を駆動するためのスイッチング素子が配線基板に実装されてなる電気光学装置の製造方法であって、
前記スイッチング素子として半導体素子を用い、該半導体素子を前記配線基板に実装する工程として、請求項１から請求項４のいずれか１項に記載の半導体基板の製造方法を用いることを特徴とする電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法、半導体基板、半導体素子の製造方法、半導体素子及び電気光学装置の製造方法に関する。
【背景技術】
【０００２】
一般に、液晶表示装置や有機エレクトロルミネッセンス（以下、ＥＬと称する）装置等の電気光学装置として、薄膜トランジスタ（以下、ＴＦＴと称する）等の半導体素子を基板上に備えた構成を含むものが知られている。このような半導体素子を含む半導体基板の製造に際しては、高温プロセスを必要とする場合が多いため、該半導体素子を基板上に形成して電気光学装置を構成すると、基板の熱変形や周辺の回路素子の破壊、寿命低下を招いてしまい、結果として当該電気光学装置の特性低下を引き起こす惧れがあった。
【０００３】
そこで、近年では、高温プロセスを含む従来の半導体製造技術を用いてＴＦＴ等の半導体素子を耐熱性の基礎基板上に形成した後に、当該基礎基板からＴＦＴが形成されている素子形成膜（層）を剥離し、これを配線基板に貼り付けることによって電気光学装置を製造する転写技術が提案されている（例えば、特許文献１参照）。このような転写技術を用いることにより、比較的耐熱性の低いプラスチック基板等の上に半導体素子を形成することができ、当該電気光学装置の設計の幅が広がるとともに、周辺の回路素子を高温プロセスに曝すこともなく、結果的に基板の熱変形や回路素子の破壊を抑制し、好適な電気光学装置を提供することが可能となる。
【特許文献１】特開２００３−０３１７７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した転写技術において、半導体素子を配線基板に実装するには、配線基板上に形成したバンプ上に導電性粒子を印刷して配置し、さらに硬化性樹脂を介して半導体素子を転写した後に、加熱加圧により配線基板と半導体素子とを接合させている。しかしながら、オープン不良を回避すべく加熱加圧量を高めると、半導体素子が破損、損傷してしまう惧れがあった。
そこで、半導体素子の接続端子が上面を向くように配線基板上に転写する方法が提案されている。この場合の実装方法として、配線基板の接続端子および半導体素子の接続端子の両方から、無電解めっき法によりめっきを成長させ、両者の導通をとる方法が採用されている。
【０００５】
しかしながら、上述した転写方法，無電解めっき法を用いて、複数の半導体素子を配線基板に実装するには、広いスペースを必要とするため、半導体基板が大きくなってしまう。したがって、この半導体基板を電気光学装置内にコンパクトに収納することが困難になり、装置全体が大型化してしまう。さらに、複数の半導体素子を無電解めっき法により導通をとる場合、工程数が増えるため、生産性が低下するという問題が生じる。
【０００６】
本発明は、上記の課題を解決するためになされたものであって、高密度な実装及び高性能な配線基板を作製することが可能な半導体基板の製造方法、半導体基板、半導体素子の製造方法、半導体素子さらには電気光学装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、以下の手段を提供する。
本発明の半導体基板の製造方法は、配線基板上に複数の半導体素子が実装されてなる半導体基板の製造方法であって、第１基板の表面に配線側端子を有する配線基板を製造する工程と、素子側端子を有する半導体素子を、第２基板に対し、前記素子側端子が該第２基板の表面に面するように形成して素子基板を製造する工程と、前記第１基板のうち前記配線側端子が形成された面と、前記第２基板のうち前記半導体素子が形成された面とをそれぞれ対向させ、前記配線基板と前記素子基板とを貼り合わせる工程と、前記貼り合わせの後に、前記第２基板を前記半導体素子から剥離する工程と、前記半導体素子の表面に他の半導体素子を有する他の素子基板を貼り合わせる工程と、前記貼り合わせの後に、前記他の素子基板を前記他の半導体素子から剥離する工程とを繰り返し、前記複数の半導体素子を厚み方向に積層する工程と、隣接する前記半導体素子の対応する素子側端子間及び最も前記配線基板側に位置する半導体素子の素子側端子と配線側端子とを無電解めっきにより一括処理で電気的に接続する工程とを含むことを特徴とする。
【０００８】
本発明に係る半導体基板の製造方法では、配線側端子が上方（貼り合わせ面側）を向き、且つ素子側端子が上方（貼り合わせ面の反対側）を向くように半導体素子を配線基板に転写した後、半導体素子の表面に再び半導体素子を積層する。所定の数だけ半導体素子を積層した後、複数の素子側端子間及びそれぞれ上方を向いた配線側端子と素子側端子との間で無電解めっきにより電気的に接続をとるものとしているため、接続のために加熱加圧量を高めて素子を破損、損傷させるような不具合を伴うことなく、導通性を一層高め、小型かつ高性能な半導体基板を製造することできる。すなわち、複数の半導体素子を積層した後、それぞれの端子間を無電解めっきにより一括処理で接続するため、高密度な実装を短時間で行うことができるので、生産性を向上させることが可能となる。
【０００９】
また、本発明の半導体基板の製造方法は、隣接する前記半導体素子の大きさが順に小さくなるように積層するとともに、前記配線側端子及び前記素子側端子がそれぞれの基板表面内において前記半導体素子及び前記他の半導体素子の外側に位置するように積層することが好ましい。
【００１０】
本発明に係る半導体基板の製造方法では、隣接する半導体素子の大きさが順に小さくなるように積層するとき、配線側端子及び素子側端子が、半導体素子及び他の半導体素子の外側に位置するように積層しているため、複数の端子間を接続する際に、無電解めっきにより、それぞれの端子間の接触性が良くなり、確実な導通状態を確保することができる。
【００１１】
また、本発明の半導体基板の製造方法は、前記貼り合わせの工程において、前記半導体素子及び前記他の半導体素子に接着剤を塗布し、該接着剤を介して前記配線基板と前記半導体素子及び前記半導体素子と前記他の半導体素子とを貼り合わせることが好ましい。
本発明に係る半導体基板の製造方法では、半導体素子及び他の半導体素子側に接着剤を塗布しているため、適量の接着剤により配線基板と半導体素子及び半導体素子と他の半導体素子とを貼り合わせることが可能となる。
【００１２】
また、本発明の半導体基板の製造方法は、前記半導体素子が両面に素子側端子を有し、前記積層工程において、前記配線側端子及び前記各素子側端子が全て露出する状態で積層した後に、無電解めっきにより一括処理で電気的に接続することが好ましい。
【００１３】
本発明に係る半導体基板の製造方法では、半導体素子の両面に設けられた素子側端子を接続する際、配線側端子及び各素子側端子が全て露出する状態で積層されているので、無電解めっきにより一括処理で電気的に接続することにより、端子同士を確実に導通することができる。また、両面に設けられた素子側端子同士を接続する際、貫通孔を形成する等の加工処理を施さなくて済むため、簡易な方法により半導体素子の両面に設けられた素子側端子を電気的に接続させることが可能となる。
【００１４】
本発明の半導体基板は、上記の半導体基板の製造方法により得られたことを特徴とする。
本発明に係る半導体基板では、複数の半導体素子を実装するスペースの狭小化を実現ことができるため、高密度な実装が可能となる。
【００１５】
本発明の半導体素子の製造方法は、複数積層された半導体素子の製造方法であって、素子側端子を有する半導体素子を、第１支持基板に対し、前記素子側端子が該第１支持基板の表面に面するように形成して素子基板を製造する工程と、第２支持基板の表面と、前記第１支持基板のうち前記半導体素子が形成された面とを貼り合わせる工程と、前記貼り合わせの後に、前記第１支持基板を前記半導体素子から剥離する工程と、前記半導体素子の表面に前記素子基板を貼り合わせる工程と、前記貼り合わせの後に、前記第１支持基板を前記半導体素子から剥離する工程とを繰り返し、前記半導体素子を厚み方向に積層する工程と、複数の素子側端子間を無電解めっきにより一括処理で電気的に接続する工程と、前記積層された半導体素子を前記第２支持基板から剥離する工程とを含むことを特徴とする。
【００１６】
本発明に係る半導体素子の製造方法では、第１支持基板に形成された半導体素子を第２支持基板に転写した後、半導体素子の表面に再び半導体素子を積層する。所定の数だけ半導体素子を積層した後、複数の素子側端子間で無電解めっきにより電気的に接続をとるものとしているため、接続のために加熱加圧量を高めて素子を破損、損傷させるような不具合を伴うことなく、導通性を一層高めた半導体素子を製造することできる。すなわち、半導体素子を積層した後、積層された半導体素子を第２支持基板から剥離しているため、高性能であるとともに、占有面積が小さくて済む半導体素子を製造することが可能になる。
【００１７】
また、本発明の半導体素子は、上記の半導体素子の製造方法により得られたことを特徴とする。
本発明に係る半導体素子は、複数積層されているため、半導体素子の性能を高めることができ、また、他の基板に実装する際、占有面積が小さくて済むため、基板全体の小型化を実現することが可能となる。
【００１８】
本発明の電気光学装置の製造方法は、発光素子を駆動するためのスイッチング素子が配線基板に実装されてなる電気光学装置の製造方法であって、前記スイッチング素子として半導体素子を用い、該半導体素子を前記配線基板に実装する工程として、上記の半導体基板の製造方法を用いることを特徴とする。
【００１９】
本発明に係る電気光学装置の製造方法では、素子特性が良好で非常に信頼性の高い電気光学装置を得ることができる。
なお、本願発明において、電気光学装置とは、電界により物質の屈折率が変化して光の透過率を変化させる電気光学効果を有するものの他、電気エネルギーを光学エネルギーに変換するもの等も含んで総称している。具体的には、電気光学物質として液晶を用いる液晶表示装置、有機ＥＬ(Electro-Luminescence)を用いる有機ＥＬ装置、無機ＥＬを用いる無機ＥＬ装置、電気光学物質としてプラズマ用ガスを用いるプラズマディスプレイ装置等がある。さらには、電気泳動ディスプレイ装置（ＥＰＤ：Electrophoretic Display）、フィールドエミッションディスプレイ装置（ＦＥＤ：電界放出表示装置：Field Emission Display）等がある。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の好適な実施の形態について、図面を参照しつつ説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
【００２１】
まず、本発明の第１実施形態に係る半導体基板を用いた電気光学装置の構成について、図１を参照して説明する。
電気光学装置は、有機エレクトロルミネッセンスパネル１を備えており、この有機エレクトロルミネッセンスパネル１は、電気絶縁性および透光性を有する基板２上に、スイッチング用ＴＦＴ（図示せず）に接続された画素電極が基板２上にマトリクス状に配置されてなる平面視略矩形の画素部３（図１中の一点鎖線枠内）を具備して構成される。画素部３は、中央部分の表示領域４（画素部３内の一点鎖線枠内）と、表示領域４の周囲に配置されたダミー領域５とに区画されている。表示領域４はマトリクス状に配置された画素６によって形成される領域であり、有効表示領域若しくは機能領域ともいう。表示領域４には、それぞれ画素電極を有する３色の表示ドット（画素６）Ｒ、Ｇ、Ｂが、紙面の縦方向および横方向にそれぞれ離間してマトリクス状に配置されている。表示領域４の外側には非表示領域が形成されており、この非表示領域には、表示領域４に隣接するダミー領域５が形成されている。図１において表示領域４の左右には走査線駆動回路７が配置されており、図１において表示領域４の上下にはデータ線駆動回路８が配置されている。これら走査線駆動回路７、データ線駆動回路８はダミー領域５の周縁部に配置されている。
本実施形態は、上記走査線駆動回路７，データ線駆動回路８の駆動に用いられる駆動回路９ａを備えた半導体基板９の製造方法について特徴を有するものである。この半導体基板９には、ＴＦＴを積層したものが複数あり、本実施形態では、この中でもＴＦＴが３層積層されたものを例に挙げて説明する。
【００２２】
半導体基板９は、図２に示すように、配線基板１０と、走査線駆動回路７，データ線駆動回路８を駆動させる複数のＴＦＴ（半導体素子）１１と、複数のＴＦＴ１１のうち最も配線基板１０側に位置するＴＦＴ１３と電気的に接続される配線側の接続端子（ＴＦＴ接続部）１４とによって構成されている。この接続端子１４の表面は、配線基板１０の表面と面一になるように配されている。なお、接続端子１４は、ＴＦＴ１３の端子パターンに応じて形成されるものである。
【００２３】
（１．半導体基板の製造プロセス）
まず、半導体基板９の製造プロセスにおいては、半導体素子の形成方法として、配線基板１０に対して半導体素子たるＴＦＴを複数転写させる方法を採用している。つまり、接続端子１４を有する配線基板１０に対して、ＴＦＴ１３を有する基板（以下「素子基板」という）を貼り合わせ、該ＴＦＴ１３を配線基板１０側に転写させた後、複数のＴＦＴを厚み方向に積層させることで、半導体基板９を得ている。そこで、これら配線基板１０と素子基板２０（図４参照）の製造工程を説明した後に、これら配線基板１０と素子基板２０との貼合せ工程、及びＴＦＴ１３の転写工程、ＴＦＴの積層工程等について、順を追って説明する。
【００２４】
図３は、配線基板１０の構成を示す平面図（図３（ａ））及びそのＡ−Ａ’断面図（図３（ｂ））であり、図４は、素子基板２０の構成を示す平面図（図４（ａ））及びそのＢ−Ｂ’断面図（図４（ｂ））である。また、図５〜図７は、各基板１０，２０の貼合せ工程，複数のＴＦＴ１１の転写工程及び積層工程を断面にて示す図である。
【００２５】
（１−１．配線基板の製造工程）
まず、図３に示した配線基板１０の製造工程について説明する。
はじめに、ガラス基板（第１基板）１０ａを用意する。ガラス基板１０ａとしては、石英ガラス、ソーダガラス等からなる透光性耐熱基板が好ましい。そして、一部に凹部１４ａが形成されたガラス基板１０ａの表面にＣＶＤ（化学的気相成長）法を用いて酸化シリコン膜（図示略）を形成した後、凹部１４ａに形成された該酸化シリコン膜上に接続端子１４を形成する。以上の工程により、図３に示した配線基板１０を得ることができる。
なお、接続端子１４は、所定のパターンにて形成するものとし、具体的には図３（ａ）に示すように、平面視矩形状となっており、複数箇所に設けられている。この接続端子１４の内側領域に貼合せ領域１３ａを有する形にて形成されている。
【００２６】
ここでは、接続端子１４は、１チップ（１つのＴＦＴ１３）あたり２個形成され、その配置は図３に示すように、ＴＦＴ１３の貼合わせ領域１３ａを挟んで対向する配置とされている。また、接続端子１４の大きさは（５μｍ〜３０μｍ）×（５μｍ〜３０μｍ）となっている。
【００２７】
（１−２．素子基板の製造工程）
次に、図４に示した素子基板２０の製造工程について説明する。
はじめに、ガラス基板（第２基板）２０ａを用意する。ガラス基板２０ａとしては、石英ガラス、ソーダガラス等からなる透光性耐熱基板が好ましい。そして、このガラス基板２０ａの表面にＴＦＴ１３を形成する。ＴＦＴ１３の製造方法は、高温プロセスを含む公知の技術が採用されるので、説明を省略する。なお、ここではＴＦＴ１３の接続端子（素子側端子）２１がガラス基板２０ａの直上に位置するように、つまりＴＦＴ１３の接続端子２１がガラス基板２０ａの表面に面するように、該ＴＦＴ１３を公知の高温プロセス技術にて形成するものとしている。ここで、接続端子２１は、後述するＴＦＴ（他の半導体素子）３１の端子パターンに応じて形成されるものである。
【００２８】
なお、ガラス基板２０ａのＴＦＴ１３が形成された表面には、剥離層２２が形成されている。剥離層２２は、レーザ光等の照射により当該層内や界面において剥離（「層内剥離」又は「界面剥離」ともいう）が生ずる材料からなる。即ち、一定の強度の光を照射することにより、構成物質を構成する原子又は分子における原子間又は分子間の結合力が消失し又は減少し、アブレーション（ablation）等を生じ、剥離を起こすものである。また、照射光の照射により、剥離層２２に含有されていた成分が気体となって放出され分離に至る場合と、剥離層２２が光を吸収して気体になり、その蒸気が放出されて分離に至る場合とがある。
【００２９】
剥離層２２の組成としては、ここでは非晶質シリコン（ａ−Ｓｉ）が採用され、また、当該非晶質シリコン中に水素（Ｈ）が含有されていてもよい。水素が含有されていると、光の照射により、水素が放出されることにより剥離層２２に内圧が発生し、これが剥離を促進するので好ましい。この場合の水素の含有量は、２ａｔ％程度以上であることが好ましく、２〜２０ａｔ％であることが更に好ましい。水素の含有量は、成膜条件、例えば、ＣＶＤ法を用いる場合には、そのガス組成、ガス圧力、ガス雰囲気、ガス流量、ガス温度、基板温度、投入するパワー等の条件を適宜設定することによって調整する。この他の剥離層材料としては、酸化ケイ素もしくはケイ酸化合物、窒化ケイ素、窒化アルミ、窒化チタン等の窒化セラミックス、有機高分子材料（光の照射によりこれらの原子間結合が切断されるもの）、金属、例えば、Ａｌ、Ｌｉ、Ｔｉ、Ｍｎ、Ｉｎ、Ｓｎ、Ｙ、Ｌａ、Ｃｅ、Ｎｄ、Ｐｒ、ＧｄもしくはＳｍ、又はこれらのうち少なくとも一種を含む合金が挙げられる。
【００３０】
剥離層２２の厚さとしては、１ｎｍ〜２０μｍ程度であるのが好ましく、１０ｎｍ〜２μｍ程度であるのがより好ましく、２０ｎｍ〜１μｍ程度であるのが更に好ましい。剥離層２２の厚みが薄すぎると、形成された膜厚の均一性が失われて剥離にむらが生じるからであり、剥離層２２の厚みが厚すぎると、剥離に必要とされる照射光のパワー（光量）を大きくする必要があったり、また、剥離後に残された剥離層２２の残渣を除去するのに時間を要したりする。
【００３１】
剥離層２２の形成方法は、均一な厚みで剥離層２２を形成可能な方法であればよく、剥離層２２の組成や厚み等の諸条件に応じて適宜選択することが可能である。例えば、ＣＶＤ（ＭＯＣＣＶＤ、低圧ＣＶＤ、ＥＣＲ−ＣＶＤ含む）法、蒸着、分子線蒸着（ＭＢ）、スパッタリング法、イオンドーピング法、ＰＶＤ法等の各種気相成膜法、電気めっき、浸漬めっき（ディッピング）、無電解めっき法等の各種めっき法、ラングミュア・ブロジェット（ＬＢ）法、スピンコート法、スプレーコート法、ロールコート法等の塗布法、各種印刷法、転写法、インクジェット法、粉末ジェット法等が適用できる。これらのうち２種以上の方法を組み合わせてもよい。
【００３２】
特に剥離層２２の組成が非晶質シリコン（ａ−Ｓｉ）の場合には、ＣＶＤ法、特に低圧ＣＶＤやプラズマＣＶＤにより成膜するのが好ましい。また、剥離層２２をゾル−ゲル法によりセラミックを用いて成膜する場合や有機高分子材料で構成する場合には、塗布法、特にスピンコートにより成膜するのが好ましい。
【００３３】
（１−３．貼り合わせ工程）
以上のような方法により製造した配線基板１０と素子基板２０の貼り合わせを行う。ここでは、まず、図５（ａ）に示したように、複数の接続端子１４にて構成される接続部群の内側領域（貼合せ領域）１３ａに接着剤が収まるように、ＴＦＴ１３の表面に接着剤２３を塗布する。接着剤２３の塗布方法は、例えばディスペンス法、フォトリソグラフィ法、或いはインクジェット装置を用いた液滴吐出法等にて行うことができる。
【００３４】
接着剤２３の塗布量は、後述するＴＦＴ１３を貼り合わせた際に、接着剤２３が該接続端子１４へ流れて濡れ広がらない位置としている。また、接着剤２３の塗布量は、同じく接続端子１４へ流れて濡れ広がらない程度の量としている。
【００３５】
なお、接着剤２３の塗布は、配線基板１０側にも行うことができ、さらには配線基板１０及び素子基板２０の双方に行うものとしても良い。また、接着剤２３の塗布形状は、平面視角形状や円形状の他、点や線を散在させたものであっても良い。接着剤２３としては熱可塑性樹脂のほか、熱硬化型樹脂、ＵＶ硬化型樹脂、光硬化型樹脂を用いても良く、後述する無電解めっき処理に耐えることが可能であれば良い。さらに基板のソリによるＴＦＴ加熱加圧接合時のＴＦＴの押し過ぎを防止するために、接着剤２３中にフィラーや粒子を含有させたものを用いても良い。
【００３６】
次に、塗布した接着剤２３を介して、配線基板１０と素子基板２０とを貼り合わせる。
具体的には、図５（ｂ）に示したように、配線基板１０側のガラス基板１０ａのうち接続端子１４が形成された面と、素子基板２０側のガラス基板２０ａのうち接続端子２１が形成された面とをそれぞれ対向させつつ各基板１０，２０を貼り合わせるものとしている。したがって、ＴＦＴ１３が配線基板１０の表面に当接されることとなる。また、特に接続端子１４が基板面内においてＴＦＴ１３の外側に位置するように、つまり貼合せ領域１３ａ内にＴＦＴ１３が位置するように貼り合わせを行うものとしている。
【００３７】
（１−４．転写工程）
次に、ガラス基板２０ａ側に形成されたＴＦＴ１３をガラス基板１０ａ側（配線基板１０側）に転写するために、ガラス基板２０ａの剥離を行う。具体的には、図５（ｃ）に示すように、ガラス基板２０ａの裏面側（素子基板２０のＴＦＴ１３が形成されていない側の面）から、レーザ光Ｌを照射する。そうすると、剥離層２２の原子や分子の結合が弱まり、また、剥離層２２内の水素が分子化し、結晶の結合から分離され、即ち、ＴＦＴ１３とガラス基板２０ａとの結合力が完全になくなり、レーザ光Ｌが照射された部分のガラス基板２０ａとＴＦＴ１３との結合（接着）を容易に取り外すことが可能となる。
【００３８】
以上のようなレーザ光照射により、ＴＦＴ１３からガラス基板２０ａを剥離することで、図６に示したように、ＴＦＴ１３が配線基板１０に転写される。そして、同図に示したように、配線基板１０の接続端子（ＴＦＴ接続部）１４の表面と、素子基板２０の接続端子２１の表面とが、それぞれ同方向（上方向）を指向する形にて配置されるようになる。
【００３９】
（１−５．ＴＦＴ積層工程）
次に、図４に示した素子基板（他の素子基板）３０の製造工程について説明する。ここでは、ＴＦＴ１３と大きさが異なるＴＦＴ（他の半導体素子）３１を厚み方向に積層する工程について説明する。すなわち、隣接するＴＦＴ１３の大きさが順に小さくなるように積層するとともに、配線基板１０の接続端子１４及び素子基板２０の接続端子２１がそれぞれの基板表面内においてＴＦＴ１３及びＴＦＴ３１の外側に位置するように積層する。
【００４０】
はじめに、図５（ａ）に示すように、上述した素子基板２０を製造したときと同様のガラス基板３２を用意し、このガラス基板３２の表面にＴＦＴ３１を形成する。なお、ガラス基板３２に形成されたＴＦＴ３１の表面には、剥離層３３が形成されている。
次に、ＴＦＴ１３と、素子基板３０との貼り合わせを行う。ここでは、まず、素子基板３０に形成されたＴＦＴ３１の表面に接着剤３４を塗布し、接着剤３４を介してＴＦＴ１３と、素子基板３０とを貼り合わせる。この場合も、上述した配線基板１０と素子基板２０とを貼り合わせたときと同様の塗布方法及び接着剤量となっている。
具体的には、図７に示したように、ＴＦＴ１３側の表面の接続端子２１が形成された面と、素子基板３０側のガラス基板３２のうち接続端子３５が形成された面とをそれぞれ対向させて、ＴＦＴ１３と素子基板３０とを貼り合わせるものとしている。したがって、ＴＦＴ３１がＴＦＴ１３の表面に当接されることとなる。また、特に接続端子２１が基板面内においてＴＦＴ３１の外側に位置するように、つまり、図３に示す貼合せ領域３１ａ内にＴＦＴ３１が位置するように貼り合わせを行うものとしている。
【００４１】
次に、ガラス基板３２側に形成されたＴＦＴ３１をＴＦＴ１３側に転写するために、ガラス基板３２の剥離を行う。具体的には、図７に示すように、ガラス基板３２の裏面側（素子基板３０のＴＦＴ３１が形成されていない側の面）から、レーザ光Ｌを照射する。そうすると、剥離層３３の原子や分子の結合が弱まり、また、剥離層３３内の水素が分子化し、結晶の結合から分離され、即ち、ＴＦＴ３１とガラス基板３２との結合力が完全になくなり、レーザ光Ｌが照射された部分のガラス基板３２とＴＦＴ３１との結合（接着）を容易に取り外すことが可能となる。
【００４２】
以上のようなレーザ光照射により、ＴＦＴ３１からガラス基板３２を剥離することで、図８に示したように、ＴＦＴ３１がＴＦＴ１３に転写される。そして、同図に示したように、接続端子２１（ＴＦＴ接続部）の表面と、素子基板３０の接続端子３５の表面とが、それぞれ同方向（上方向）を指向する形にて配置されるようになる。このようにして、配線基板１０の表面にＴＦＴ１３，ＴＦＴ３１が順に積層される。
以上の工程を繰り返して、順に大きさの小さいＴＦＴを所定の個数だけ配線基板１０上に積層する。なお、本実施形態の半導体素子基板９では、図２に示すように、ＴＦＴ３１の表面に、接続端子４１を有し、ＴＦＴ３１より大きさの小さいＴＦＴ（他の半導体素子）４０を接着剤４２を介して積層させたＴＦＴの３層構造となっている。
【００４３】
（１−６．めっき成長工程）
以上の複数のＴＦＴ１１の積層を行った後、各接続端子１４，２１，３５，４１間の電気的接続を一括処理で行う。ここでは、無電解めっき処理法を用いて接続するものとしている。まず、各接続端子１４，２１，３５，４１の表面の濡れ性向上、及び残さを除去するために処理液に浸漬する。本実施形態では、フッ酸が０．０１％〜０．１％、及び硫酸が０．０１％〜０．１％含有した水溶液中に１分〜５分間含浸する。あるいは０．１％〜１０％の水酸化ナトリウム等のアルカリベースの水溶液に１分〜１０分浸漬してもよい。
【００４４】
次に、水酸化ナトリウムベースでｐＨが９〜１３のアルカリ性水溶液を２０℃〜６０℃に加温した中に１秒〜５分間浸漬し、表面の酸化膜を除去する。あるいは５％〜３０％硝酸をベースとしたｐＨ１〜３の酸性水溶液を２０℃〜６０℃に加温した中に１秒〜５分間浸漬してもよい。
さらに、ＺｎＯを含有したｐＨ１１〜１３のジンケート液中に１秒〜２分間浸漬し、端子表面をＺｎに置換する。その後、５％〜３０％の硝酸水溶液に１秒〜６０秒浸漬し、Ｚｎを剥離する。そして、再度ジンケート浴中に１秒〜２分浸漬し、緻密なＺｎ粒子をＡｌ表面に析出させる。その後、無電解Ｎｉめっき浴に浸漬し、Ｎｉめっきを形成する。
めっき高さは２μｍ〜１０μｍ程度析出させる。めっき浴は次亜リン酸を還元剤とした浴であり、ｐＨ４〜５、浴温８０℃〜９５℃である。
【００４５】
このような工程においては、次亜リン酸浴を行うので、リン（Ｐ）が共析する。めっき金属は、配線基板１０の接続端子（ＴＦＴ接続部）１４及びＴＦＴ１３の接続端子２１，ＴＦＴ１３の接続端子２１及びＴＦＴ３１の接続端子３５，ＴＦＴ３１の接続端子３５及びＴＦＴ４０の接続端子４１の双方から等方成長するため、双方の接続端子１４，２１，３５，４１にて成長しためっき金属が各端子の高さギャップの半分の厚さまで成長することにより接合する。なお、接続面積を増やすために、接合後もある程度めっきを継続するものとしている。
【００４６】
全ての接続端子１４，２１，３５，４１同士が接続されたら、最後に置換Ａｕめっき浴中に浸漬し、Ｎｉ表面をＡｕにする。Ａｕは０．０５μｍ〜０．３μｍ程度に形成する。Ａｕ浴はシアンフリータイプを用い、ｐＨ６〜８、浴温５０℃〜８０℃で、１分〜３０分間の浸漬を行う。このようにして、接続端子１４，２１，３５，４１上にＮｉ−Ａｕめっきバンプを形成する。
【００４７】
以上により、図２に示すように、接続端子１４，２１，３５，４１は、無電解めっきによって成長したバンプ４５，４６によって互いに電気的に接続され、配線基板１０上に半導体素子たるＴＦＴ１３が実装された半導体基板９を得ることができる。
【００４８】
このように、本実施の形態では、複数のＴＦＴ１３，３１，４０を積層した後、それぞれの端子間である配線基板１０の接続端子（ＴＦＴ接続部）１４及びＴＦＴ１３の接続端子２１，ＴＦＴ１３の接続端子２１及びＴＦＴ３１の接続端子３５，ＴＦＴ３１の接続端子３５及びＴＦＴ４０の接続端子４１を無電解めっきにより一括処理で接続するため、高密度な実装を短時間で行うことができるので、生産性を向上させることが可能となる。
【００４９】
また、隣接するＴＦＴ１３，３１，４０の大きさが順に小さくなるように積層するため、配線基板１０の接続端子（ＴＦＴ接続部）１４及びＴＦＴ１３の接続端子２１，ＴＦＴ１３の接続端子２１及びＴＦＴ３１の接続端子３５，ＴＦＴ３１の接続端子３５及びＴＦＴ４０の接続端子４１を接続する際に、無電解めっきにより、それぞれの端子間の接触性が良くなり、確実な導通状態を確保することができる。
さらに、ＴＦＴ１３，３１，４０側に接着剤２３，３４，４２を塗布しているため、適量の接着剤により配線基板１０，ＴＦＴ１３，３１，４０間を貼り合わせることが可能となる。
また、透明基板であるガラス基板２０ａ，３２を用いているため、ＴＦＴ１３，３１の位置している箇所が分かる。したがって、貼り合せ領域１３ａ，３１ａ内にＴＦＴ１３，３１を貼り合せる際の位置合わせが容易になる。
【００５０】
なお、本実施形態において、半導体素子としてＴＦＴを積層させたがこれに限るものではなく、機能の異なる複数種の半導体素子を積層しても良い。さらには、集積回路等が形成された半導体チップを積層しても良い。このような構成の場合、配線基板１０上への半導体チップの貼り合わせ，転写はＦＣＢ（Flip  Chip  Bonding）によって行う。このようにして、配線基板１０に転写した半導体チップ上に、さらに大きさの小さい半導体チップを転写することにより、配線基板１０上に複数個の半導体チップを積層する。このとき、隣接する半導体チップ同士は、接続すべき端子が無電解めっきにより接続可能な箇所に設計されている。また、他の転写方法としては、大型基板に多数の半導体チップを転写する必要がある場合は、ｗｆ（ウエハ）レベルの貼り合わせ，転写が有効である。
【００５１】
次に、本発明に係る第２実施形態について、図９を参照して説明する。なお、以下に説明する各実施形態において、上述した第１実施形態に係る電気光学装置と構成を共通とする箇所には同一符号を付けて、説明を省略することにする。
【００５２】
本実施形態に係る電気光学装置において、第１実施形態では、半導体基板９において、隣接するＴＦＴ１３の大きさが順に小さくなるように積層したが、第２実施形態では、半導体基板５０は、略同形状のＴＦＴが積層されている。
ここで、配線基板１０に積層する第１層，第２層目のＴＦＴ５１，５２は、図９に示すように、両面に接続端子（素子側端子）５１ａ，５２ａを有しており、第３層目のＴＦＴ５３は第２層に対向する面にのみ接続端子（素子側端子）５３ａを有している。
【００５３】
この半導体基板５０を製造する方法としては、第１実施形態と同様に配線基板１０及び素子基板２０を製造する。そして、貼り合わせ工程において、各接続端子が形成された領域に濡れ広がらない塗布量の接着剤５４をＴＦＴ５１の表面に塗布する。すなわち、積層工程において、各接続端子５１ａ，５２ａ，５３ａが全て露出する状態で積層し、その後、無電解めっきにより成長したバンプ５５によって、各接続端子５１ａ，５２ａ，５３ａが一括処理で電気的に接続される。
このように、ＴＦＴ５１，５２の両面に設けられた接続端子５１ａ，５２ａを接続する際、貫通孔を形成する等の加工処理を施さなくて済むため、簡易な方法により電気的に接続させることが可能となる。さらに、半導体基板５０では、複数のＴＦＴを実装するスペースの狭小化を実現ことができるため、高密度な実装が可能となる。
【００５４】
なお、本実施形態では、略同形状のＴＦＴを積層したが、半導体素子であれば、これに限るものではない。また、半導体素子の両面に接続端子を有し、隣接する半導体素子の大きさが順に小さくなるように積層しても良い。この場合も、簡易な方法により接続端子１４，半導体素子の両面に設けられた接続端子を電気的に接続させることが可能となる。
【００５５】
次に、本発明に係る第３実施形態について、図１０を参照して説明する。
本実施形態に係る半導体素子６０は、第２実施形態と同様に、略同形状のＴＦＴを積層する場合について説明する。
半導体素子６０の製造方法は、まず、図５に示すように、第１実施形態の素子基板２０の製造方法と同様にして、ＴＦＴ６１の接続端子６１ａがガラス基板（第１支持基板）６２の表面に面するように、ＴＦＴ６１を形成する。そして、図１０に示すように、ガラス基板（第２支持基板）６３の表面と、ガラス基板６３のうちＴＦＴ６１が形成された面とを貼り合せる。ここで、ガラス基板６３とＴＦＴ６１とは、第１実施形態で用いたレーザ光等の照射により当該層膜内や界面において剥離が生ずる材料からなる剥離層６４により接着する。
この貼り合せの後、第２実施形態と同様にして、接続端子６５ａ，６６ａを有し、ＴＦＴ６１と同形状のＴＦＴ６５，６６を積層し、無電解めっきにより成長したバンプ６７によって、各接続端子６１ａ，６５ａ，６６ａが一括処理で電気的に接続される。続いて、ガラス基板とＴＦＴ６１との間にレーザ光Ｌを照射することにより、図１０に示すように、積層されたＴＦＴ６１，６５，６６、すなわち、半導体素子６０とガラス基板６３とを取り外す。
【００５６】
このように、本実施の形態では、ＴＦＴ６１，６５，６６を積層した後、積層された半導体素子６０をガラス基板６３から剥離しているため、高性能であるとともに、他の基板に実装する際、占有面積が小さくて済む半導体素子６０を製造することが可能になる。これにより、基板全体の小型化を実現することが可能となる。
なお、本実施形態では、略同形状のＴＦＴ６１，６５，６６を積層したが、半導体素子であれば、これに限るものではない。また、半導体素子の両面に接続端子を有し、隣接するＴＦＴ１３の大きさが順に小さくなるように積層しても良い。この場合も、簡易な方法により、半導体素子の性能を高めることができる。
【００５７】
次に、上記有機エレクトロルミネッセンスパネル１を備えた電子機器の例について、図１１を用いて説明する。図１１は、携帯電話１０００の斜視図である。上述したような積層した半導体素子が、上記有機エレクトロルミネッセンスパネル１を駆動させる走査線駆動回路７，データ線駆動回路８内に配置されている。そして、この携帯電話１０００からなる電子機器によれば、高性能な半導体基板を備えた電子機器とすることができる。
【００５８】
なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。すなわち、実施形態で挙げた具体的な材料や構成などはほんの一例に過ぎず、適宜変更が可能である。
例えば、上記各実施形態において、ガラス基板２０ａ，３２，６２の表面にＴＦＴを１つのみ形成した場合について説明したが、図１２に示すように、ガラス基板７０の表面に同じ大きさの複数個のＴＦＴ（半導体素子）７１を形成しても良い。この構成では、複数のＴＦＴ７１を複数の配線基板１０の表面に同時に転写した後、このＴＦＴ７１の表面に同時に他のＴＦＴを積層することができるため、さらに生産性を向上させることができる。
また、接続端子１４，２１，３５，４１，５１ａ，５２ａ，５３ａ，６１ａ，６５ａ，６６ａを構成する材料としては、例えばＡｌ，Ｃｕ等の金属導電材料の他、ＴｉＮ等の金属窒化膜を用いても良い。
【００５９】
また、本実施の形態では、矩形状のＴＦＴ（チップ）１３を用いる場合を説明したが、例えば、円形のＴＦＴ（チップ）を用いても良い。この場合も、各接続端子１４，２１を上方に指向させ、無電解めっきにより各接続端子１４，２１の電気的に接続を行うことができる。そして、このような円形のＴＦＴ（チップ）を用いることで、接着剤２３が等方的に広がるようになり、接着剤２３が貼り合わせ面からはみ出る不具合を効果的に抑制することができるようになる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１実施形態に係る半導体基板を用いた有機エレクトロルミネッセンスパネルを示す平面図。
【図２】本発明の第１実施形態に係る半導体基板を示す断面図。
【図３】半導体基板の概略構成を示す平面図（ａ）及び断面図（ｂ）。
【図４】素子基板の概略構成を示す平面図（ａ）及び断面図（ｂ）。
【図５】本発明の半導体基板の製造工程を断面にて示す説明図。
【図６】本発明の半導体基板の製造工程を断面にて示す説明図。
【図７】本発明の半導体基板の製造工程を断面にて示す説明図。
【図８】本発明の半導体基板の製造工程を断面にて示す説明図。
【図９】第２実施形態の半導体基板を断面にて示す説明図。
【図１０】第３実施形態の半導体素子を断面にて示す説明図。
【図１１】本発明の電子機器の一実施形態を示す斜視図。
【図１２】素子基板の構成の変形例を示す断面図。
【符号の説明】
【００６１】
９…半導体基板、１０…配線基板、１０ａ…ガラス基板（第１基板）、１３，３１，４０，５１，５２，５３，６１，６５，６６…ＴＦＴ（半導体素子）、１４…接続端子（配線側端子）、２０ａ…ガラス基板（第２基板）、２１，３５，４１，５１ａ，５２ａ，５３ａ，６１ａ，６５ａ，６６ａ…接続端子（素子側端子）、４５，４６…バンプ（Ｎｉめっき）
【図１】
2006165286.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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