(57)【要約】【課題】  アスペクト比の低下を抑制しつつ、オフ電流を低減させることが可能であるとともに、基板浮遊効果を抑制する。【解決手段】  Ｎチャンネル電界効果型トランジスタＭ１およびＰチャンネル電界効果型トランジスタＭ２の接続点と、Ｐチャンネル電界効果型トランジスタＭ３およびＰチャンネル電界効果型トランジスタＭ４の接続点との間にコンデンサＣ１が接続されるとともに、コンデンサＣ１には、レベルシフタＳＦ１が接続され、Ｎチャンネル電界効果型トランジスタＭ１およびＰチャンネル電界効果型トランジスタＭ２〜Ｍ４のチャージポンプ動作により昇圧を行う昇圧回路において、レベルシフタＳＦ１を構成するトランジスタとして、完全空乏型ＳＯＩショットキートランジスタを用いる。【選択図】      図１
2006074883.tif 000002
【特許請求の範囲】
【請求項１】
昇圧回路のレベルシフタが完全空乏型ＳＯＩショットキートランジスタにて構成されていることを特徴とする半導体装置。
【請求項２】
電荷が蓄積されたコンデンサの電圧に電源電圧を重畳させることにより昇圧を行うトランジスタ回路と、
完全空乏型ＳＯＩショットキートランジスタにて構成され、前記トランジスタ回路を駆動する駆動電圧のレベルをシフトさせるレベルシフタとを備えることを特徴とする電源回路。
【請求項３】
前記トランジスタ回路は完全空乏型ＳＯＩトランジスタにて構成されていることを特徴とする請求項２記載の電源回路。
【請求項４】
第１のパルスがゲートに入力される第１のＮチャンネル電界効果型トランジスタと、
前記Ｎチャンネル電界効果型トランジスタに直列接続され、前記第１のパルスがゲートに入力される第１のＰチャンネル電界効果型トランジスタと、
前記第１のＰチャンネル電界効果型トランジスタに直列接続され、前記第１のパルスと逆相でレベルがシフトされた第２のパルスがゲートに入力される第２のＰチャンネル電界効果型トランジスタと、
前記第２のＰチャンネル電界効果型トランジスタに直列接続され、前記第２のパルスと逆相の第３のパルスがゲートに入力される第３のＰチャンネル電界効果型トランジスタと、
前記第１のＮチャンネル電界効果型トランジスタおよび前記第１のＰチャンネル電界効果型トランジスタの接続点と、前記第２のＰチャンネル電界効果型トランジスタおよび前記第３のＰチャンネル電界効果型トランジスタの接続点との間に接続された第１のコンデンサと、
前記第１のコンデンサに接続され、完全空乏型ＳＯＩショットキートランジスタにて構成された第１のレベルシフタとを備えることを特徴とする電源回路。
【請求項５】
前記第１のパルスと逆相のパルスがゲートに入力される第２のＮチャンネル電界効果型トランジスタと、
前記第２のＮチャンネル電界効果型トランジスタに直列接続され、前記第１のパルスと逆相のパルスがゲートに入力される第４のＰチャンネル電界効果型トランジスタと、
前記第４のＰチャンネル電界効果型トランジスタに直列接続され、前記第３のパルスがゲートに入力される第５のＰチャンネル電界効果型トランジスタと、
前記第５のＰチャンネル電界効果型トランジスタに直列接続され、前記第２のパルスがゲートに入力される第６のＰチャンネル電界効果型トランジスタと、
前記第２のＮチャンネル電界効果型トランジスタおよび前記第４のＰチャンネル電界効果型トランジスタの接続点と、前記第５のＰチャンネル電界効果型トランジスタおよび前記第６のＰチャンネル電界効果型トランジスタの接続点との間に接続された第２のコンデンサと、
前記第２のコンデンサに接続され、完全空乏型ＳＯＩショットキートランジスタにて構成された第２のレベルシフタとをさらに備えることを特徴とする請求項４記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および電源回路に関し、特に、完全空乏型ＳＯＩショットキートランジスタにて昇圧回路のレベルシフタを構成する方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、ＳＯＩ基板上に電界効果型トランジスタを形成することが行われている。
特に、完全空乏型ＳＯＩトランジスタは、低消費電力化および高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。
【０００３】
ここで、ＳＯＩトランジスタを完全空乏モードで動作させると、インパクトイオン化によりボディー部にホールが蓄積し、キンク電流などの原因となる基板浮遊効果を引き起こす。一方、基板浮遊効果を防止するためにボディー部の電位をとるようにすると、素子面積が増大し、高密度集積化の障害となる。
このため、例えば、非特許文献１に開示されているように、ソース／ドレイン部を金属で構成し、ソース／ドレイン接合をショットキー接合とすることにより、ボディー部に蓄積したホールをドレインに逃がすことができるようにして、基板浮遊効果を防止することが行われている。
【０００４】
一方、昇圧回路の低消費電力化を図るため、完全空乏型ＳＯＩトランジスタを昇圧回路に適用することが行われている。ここで、昇圧回路のチャージポンプの部分では、昇圧用コンデンサに蓄積された電荷が逃げないようにするため、昇圧用コンデンサに接続されるトランジスタのオフ電流を小さくする必要がある。
【非特許文献１】Ｓｕｍｉｅ  ＭＡＴＳＵＭＯＴＯ，Ｍｉｋａ  ＮＩＳＨＩＳＡＫＡ  ａｎｄ  Ｔａｎｅｍａｓａ  Ａｓａｎｏ「Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｏｐｅｒａｔｉｏｎ  ｏｆ  Ｓｃｈｏｔｔｋｙ  Ｓｏｕｒｃｅ／Ｄｒａｉｎ  ＳＯＩ  ＭＯＳＦＥＴ  ｗｉｔｈ  Ｓｈａｌｌｏｗ  Ｄｏｐｅｄ  Ｅｘｔｅｎｓｉｏｎ」Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  ｔｈｅ  ２００３  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，Ｔｏｋｙｏ，２００３，ｐｐ．６２４−６２５
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、昇圧用コンデンサに接続されるトランジスタのオフ電流を小さくするには、トランジスタのアスペクト比を小さくするか、しきい値を大きくする必要がある。ここで、昇圧用コンデンサに接続されるトランジスタのアスペクト比を小さくすると、大きな駆動電流が必要なトランジスタと、オフ電流が小さなトランジスタとを作り分ける必要があり、設計マージンが小さくなるという問題があった。
【０００６】
一方、昇圧用コンデンサに接続されるトランジスタのしきい値を大きくすると、ＳＯＩトランジスタが部分空乏型となる。このため、昇圧用コンデンサに接続されるトランジスタのオフ電流が大きくなり、昇圧用コンデンサの電荷が逃げ易くなって、昇圧電圧の安定性が劣化するという問題があった。
そこで、本発明の目的は、アスペクト比の低下を抑制しつつ、オフ電流を低減させることが可能であるとともに、基板浮遊効果を抑制することが可能な半導体装置および電源回路を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、昇圧回路のレベルシフタが完全空乏型ＳＯＩショットキートランジスタにて構成されていることを特徴とする。
これにより、ショットキー接合を介してボディー部に蓄積したホールをドレインに逃がすことが可能となり、基板浮遊効果を抑制することが可能となるとともに、ＳＯＩトランジスタの完全空乏化を図ることで、部分空乏型ＳＯＩトランジスタに比べてオフリーク時の活性化エネルギーを大きくすることができる。このため、アスペクト比の低下を抑制しつつ、オフ電流を低減させることが可能となり、大きな駆動電流が必要なトランジスタと、オフ電流が小さなトランジスタとを作り分けることなく、昇圧用コンデンサに蓄積された電荷が逃げることを抑制することができる。この結果、昇圧動作の効率化を図りつつ、昇圧回路の低消費電力化を図ることが可能となるとともに、昇圧回路の高密度集積化を可能としつつ、設計マージンを向上させることができる。
【０００８】
また、本発明の一態様に係る電源回路によれば、電荷が蓄積されたコンデンサの電圧に電源電圧を重畳させることにより昇圧を行うトランジスタ回路と、完全空乏型ＳＯＩショットキートランジスタにて構成され、前記トランジスタ回路を駆動する駆動電圧のレベルをシフトさせるレベルシフタとを備えることを特徴とする。
これにより、完全空乏型ＳＯＩショットキートランジスタのアスペクト比の低下を抑制しつつ、レベルシフタのオフ電流を小さくすることが可能となる。このため、レベルシフタをコンデンサに接続した場合においても、コンデンサに蓄積された電荷が逃げることを抑制することが可能となるとともに、設計マージンを向上させることが可能となり、昇圧動作の効率化を図りつつ、電源回路の低消費電力化を図ることが可能となるとともに、電源回路の高密度集積化を図ることができる。
【０００９】
また、本発明の一態様に係る電源回路によれば、前記トランジスタ回路は完全空乏型ＳＯＩトランジスタにて構成されていることを特徴とする。
これにより、レベルシフタの出力インピーダンスを上げることを可能としつつ、トランジスタ回路の出力インピーダンスを下げることが可能となる。このため、トランジスタのアスペクト比を変更することなく、レベルシフタのオフ電流を小さくすることが可能となるとともに、トランジスタ回路の駆動電流を増大させることが可能となり、設計マージンを向上させつつ、効率のよい電源回路を作製することができる。
【００１０】
また、本発明の一態様に係る電源回路によれば、第１のパルスがゲートに入力される第１のＮチャンネル電界効果型トランジスタと、前記Ｎチャンネル電界効果型トランジスタに直列接続され、前記第１のパルスがゲートに入力される第１のＰチャンネル電界効果型トランジスタと、前記第１のＰチャンネル電界効果型トランジスタに直列接続され、前記第１のパルスと逆相でレベルがシフトされた第２のパルスがゲートに入力される第２のＰチャンネル電界効果型トランジスタと、前記第２のＰチャンネル電界効果型トランジスタに直列接続され、前記第２のパルスと逆相の第３のパルスがゲートに入力される第３のＰチャンネル電界効果型トランジスタと、前記第１のＮチャンネル電界効果型トランジスタおよび前記第１のＰチャンネル電界効果型トランジスタの接続点と、前記第２のＰチャンネル電界効果型トランジスタおよび前記第３のＰチャンネル電界効果型トランジスタの接続点との間に接続された第１のコンデンサと、前記第１のコンデンサに接続され、完全空乏型ＳＯＩショットキートランジスタにて構成された第１のレベルシフタとを備えることを特徴とする。
【００１１】
これにより、完全空乏型ＳＯＩショットキートランジスタのアスペクト比の低下を抑制しつつ、レベルシフタのオフ電流を小さくすることが可能となり、コンデンサに蓄積された電荷が逃げることを抑制しつつ、第２および第３のパルスのレベルをレベルシフタにてシフトさせることができる。このため、昇圧動作の効率化を図りつつ、設計マージンを向上させることが可能となり、電源回路の低消費電力化を図ることが可能となるとともに、電源回路の高密度集積化を図ることができる。
【００１２】
また、本発明の一態様に係る電源回路によれば、前記第１のパルスと逆相のパルスがゲートに入力される第２のＮチャンネル電界効果型トランジスタと、前記第２のＮチャンネル電界効果型トランジスタに直列接続され、前記第１のパルスと逆相のパルスがゲートに入力される第４のＰチャンネル電界効果型トランジスタと、前記第４のＰチャンネル電界効果型トランジスタに直列接続され、前記第３のパルスがゲートに入力される第５のＰチャンネル電界効果型トランジスタと、前記第５のＰチャンネル電界効果型トランジスタに直列接続され、前記第２のパルスがゲートに入力される第６のＰチャンネル電界効果型トランジスタと、前記第２のＮチャンネル電界効果型トランジスタおよび前記第４のＰチャンネル電界効果型トランジスタの接続点と、前記第５のＰチャンネル電界効果型トランジスタおよび前記第６のＰチャンネル電界効果型トランジスタの接続点との間に接続された第２のコンデンサと、前記第２のコンデンサに接続され、完全空乏型ＳＯＩショットキートランジスタにて構成された第２のレベルシフタとをさらに備えることを特徴とする。
【００１３】
これにより、位相が互いに半波長分だけずれた交流状の昇圧出力を得ることができ、これらを合わせることで、直流化された昇圧出力を得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態に係る半導体装置および電源回路について図面を参照しながら説明する。
図１は、本発明が適用される昇圧回路の構成例を示す回路図である。
図１において、昇圧回路には、回路ブロックＢ１、Ｂ２が設けられている。そして、回路ブロックＢ１において、Ｎチャンネル電界効果型トランジスタＭ１のソースは接地されるとともに、Ｐチャンネル電界効果型トランジスタＭ２のソースは電源電圧ＶＤＤに接続されている。また、Ｎチャンネル電界効果型トランジスタＭ１のドレインは、Ｐチャンネル電界効果型トランジスタＭ２のドレインに接続されている。また、Ｐチャンネル電界効果型トランジスタＭ２のソースは、Ｐチャンネル電界効果型トランジスタＭ３のドレインに接続され、Ｐチャンネル電界効果型トランジスタＭ３のソースは、Ｐチャンネル電界効果型トランジスタＭ４のドレインに接続されている。
【００１５】
ここで、Ｎチャンネル電界効果型トランジスタＭ１の基板電位は、Ｎチャンネル電界効果型トランジスタＭ１のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ２の基板電位は、Ｐチャンネル電界効果型トランジスタＭ２のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ３の基板電位は、Ｐチャンネル電界効果型トランジスタＭ３のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ４の基板電位は、Ｐチャンネル電界効果型トランジスタＭ４のソースに接続されている。
【００１６】
また、Ｎチャンネル電界効果型トランジスタＭ１およびＰチャンネル電界効果型トランジスタＭ２のゲートには、パルス信号Φ１が入力され、Ｐチャンネル電界効果型トランジスタＭ４のゲートには、パルス信号Φ１と同相で、ＶＤＤ１のレベルまでレベルシフトされたパルス信号Φ２が入力され、Ｐチャンネル電界効果型トランジスタＭ３には、パルス信号Φ２と逆相のパルス信号Φ２´が入力されている。
【００１７】
さらに、Ｎチャンネル電界効果型トランジスタＭ１およびＰチャンネル電界効果型トランジスタＭ２の接続点と、Ｐチャンネル電界効果型トランジスタＭ３およびＰチャンネル電界効果型トランジスタＭ４の接続点との間にはコンデンサＣ１が接続され、コンデンサＣ１には、レベルシフタＳＦ１が接続されている。
また、回路ブロックＢ２において、Ｎチャンネル電界効果型トランジスタＭ５のソースは接地されるとともに、Ｐチャンネル電界効果型トランジスタＭ６のソースは電源電圧ＶＤＤに接続されている。また、Ｎチャンネル電界効果型トランジスタＭ５のドレインは、Ｐチャンネル電界効果型トランジスタＭ６のドレインに接続されている。また、Ｐチャンネル電界効果型トランジスタＭ６のソースは、Ｐチャンネル電界効果型トランジスタＭ７のドレインに接続され、Ｐチャンネル電界効果型トランジスタＭ７のソースは、Ｐチャンネル電界効果型トランジスタＭ８のドレインに接続されている。
【００１８】
ここで、Ｎチャンネル電界効果型トランジスタＭ５の基板電位は、Ｎチャンネル電界効果型トランジスタＭ５のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ６の基板電位は、Ｐチャンネル電界効果型トランジスタＭ６のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ７の基板電位は、Ｐチャンネル電界効果型トランジスタＭ７のソースに接続され、Ｐチャンネル電界効果型トランジスタＭ８の基板電位は、Ｐチャンネル電界効果型トランジスタＭ８のソースに接続されている。
【００１９】
また、Ｎチャンネル電界効果型トランジスタＭ５およびＰチャンネル電界効果型トランジスタＭ６のゲートには、パルス信号Φ１と逆相のパルス信号Φ１´が入力され、Ｐチャンネル電界効果型トランジスタＭ７には、パルス信号Φ２が入力され、Ｐチャンネル電界効果型トランジスタＭ８のゲートには、パルス信号Φ２´が入力されている。
さらに、Ｎチャンネル電界効果型トランジスタＭ５およびＰチャンネル電界効果型トランジスタＭ６の接続点と、Ｐチャンネル電界効果型トランジスタＭ７およびＰチャンネル電界効果型トランジスタＭ８の接続点との間にはコンデンサＣ２が接続され、コンデンサＣ２には、レベルシフタＳＦ２が接続されている。
【００２０】
そして、回路ブロックＢ１では、パルス信号Φ１と同相で電源電圧ＶＤＤの２倍のレベルに昇圧された出力電圧Ｖｏｕｔ１が生成され、回路ブロックＢ２では、パルス信号Φ１と逆相で電源電圧ＶＤＤの２倍のレベルに昇圧された出力電圧Ｖｏｕｔ２が生成される。そして、回路ブロックＢ１の出力電圧Ｖｏｕｔ１と回路ブロックＢ２の出力電圧Ｖｏｕｔ２とを合わせることにより、電源電圧ＶＤＤの２倍のレベルに昇圧された直流レベルを得ることができる。
【００２１】
図２は、図１の昇圧回路の回路ブロックＢ１の出力波形を示す波形図である。
図２において、パルス信号Φ１は、例えば、デューティ比が０．５、レベルが０Ｖと３Ｖとの間で変化するものとする。また、パルス信号Φ２は、例えば、パルス信号Φ１と同相で、レベルが３Ｖと６Ｖとの間で変化するものとする。
そして、図１の回路ブロックＢ１において、パルス信号Φ１がハイレベルになると、Ｎチャンネル電界効果型トランジスタＭ１およびＰチャンネル電界効果型トランジスタＭ３はオンするとともに、Ｐチャンネル電界効果型トランジスタＭ２およびＰチャンネル電界効果型トランジスタＭ４はオフする。このため、コンデンサＣ１には電源電圧ＶＤＤがかかり、コンデンサＣ１には、電源電圧ＶＤＤに対応した電圧を発生させる電荷が蓄積される。
【００２２】
そして、パルス信号Φ１がロウレベルになると、Ｎチャンネル電界効果型トランジスタＭ１およびＰチャンネル電界効果型トランジスタＭ３はオフするとともに、Ｐチャンネル電界効果型トランジスタＭ２およびＰチャンネル電界効果型トランジスタＭ４はオンする。このため、コンデンサＣ１のマイナス側は、Ｐチャンネル電界効果型トランジスタＭ２を介して電源電圧ＶＤＤに接続されるとともに、コンデンサＣ１のプラス側は、Ｐチャンネル電界効果型トランジスタＭ３にて電源電圧ＶＤＤと遮断される。このため、コンデンサＣ１のプラス側の電位は、コンデンサＣ１に電源電圧ＶＤＤ分の電荷が蓄積された状態で、さらに電源電圧ＶＤＤ分だけ持ち上げられ、電源電圧ＶＤＤの２倍に昇圧される。そして、電源電圧ＶＤＤの２倍に昇圧された電位は、Ｐチャンネル電界効果型トランジスタＭ４を介して取り出され、出力電圧Ｖｏｕｔ１のレベルとして２ＶＤＤの値を得ることができる。
【００２３】
また、電源電圧ＶＤＤの２倍に昇圧されたコンデンサＣ１のプラス側の電位をＶＤＤ１としてレベルシフタＳＦ１に供給することにより、パルス信号Φ２のレベルをシフトさせることができる。
一方、回路ブロックＢ２において、パルス信号Φ１がロウレベルになると、Ｎチャンネル電界効果型トランジスタＭ５およびＰチャンネル電界効果型トランジスタＭ７はオンするとともに、Ｐチャンネル電界効果型トランジスタＭ６およびＰチャンネル電界効果型トランジスタＭ８はオフする。このため、コンデンサＣ２には電源電圧ＶＤＤがかかり、コンデンサＣ２には、電源電圧ＶＤＤに対応した電圧を発生させる電荷が蓄積される。
【００２４】
そして、パルス信号Φ１がハイレベルになると、Ｎチャンネル電界効果型トランジスタＭ５およびＰチャンネル電界効果型トランジスタＭ７はオフするとともに、Ｐチャンネル電界効果型トランジスタＭ６およびＰチャンネル電界効果型トランジスタＭ８はオンする。このため、コンデンサＣ２のマイナス側は、Ｐチャンネル電界効果型トランジスタＭ６を介して電源電圧ＶＤＤに接続されるとともに、コンデンサＣ２のプラス側は、Ｐチャンネル電界効果型トランジスタＭ７にて電源電圧ＶＤＤと遮断される。このため、コンデンサＣ２のプラス側の電位は、コンデンサＣ２に電源電圧ＶＤＤ分の電荷が蓄積された状態で、さらに電源電圧ＶＤＤ分だけ持ち上げられ、電源電圧ＶＤＤの２倍に昇圧される。そして、電源電圧ＶＤＤの２倍に昇圧された電位は、Ｐチャンネル電界効果型トランジスタＭ８を介して取り出され、出力電圧Ｖｏｕｔ２のレベルとして２ＶＤＤの値を得ることができる。
【００２５】
また、電源電圧ＶＤＤの２倍に昇圧されたコンデンサＣ２のプラス側の電位をＶＤＤ２としてレベルシフタＳＦ２に供給することにより、パルス信号Φ２のレベルをシフトさせることができる。
この結果、回路ブロックＢ１では、パルス信号Φ１と同相でレベルが２ＶＤＤの出力電圧Ｖｏｕｔ１が生成されるとともに、回路ブロックＢ２では、パルス信号Φ１と逆相でレベルが２ＶＤＤの出力電圧Ｖｏｕｔ２が生成される。そして、回路ブロックＢ１の出力電圧Ｖｏｕｔ１と回路ブロックＢ２の出力電圧Ｖｏｕｔ２とを合わせることにより、電源電圧ＶＤＤの２倍のレベルに昇圧された直流レベルを得ることができる。
【００２６】
ここで、レベルシフタＳＦ１、ＳＦ２はインバータにて構成することができる。そして、インバータを構成するトランジスタのアスペクト比が小さい場合、コンデンサＣ１、Ｃ２に蓄積された電荷がレベルシフタＳＦ１、ＳＦ２をそれぞれ介して逃げや易くなる。例えば、レベルシフタＳＦ１のトランジスタのアスペクト比が１．８の場合、コンデンサＣ１に蓄積された電荷がレベルシフタＳＦ１を介して逃げ易くなるため、昇圧された出力電圧Ｖｏｕｔ１は急激に低下する。一方、レベルシフタＳＦ１のトランジスタのアスペクト比が０．１８の場合、コンデンサＣ１に蓄積された電荷がレベルシフタＳＦ１を介して逃げ難くなるため、昇圧された出力電圧Ｖｏｕｔ１の低下を抑制することができる。
【００２７】
このため、昇圧された出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が低下しないようにするためには、レベルシフタＳＦ１、ＳＦ２のトランジスタのアスペクト比は小さい方が好ましい。
一方、Ｎチャンネル電界効果型トランジスタＭ１、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２〜Ｍ４、Ｍ６〜Ｍ８のアスペクト比は、駆動能力を確保するためには大きい方が好ましく、例えば、１．８に設定される。
【００２８】
このため、Ｎチャンネル電界効果型トランジスタＭ１、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２〜Ｍ４、Ｍ６〜Ｍ８の駆動能力を確保しながら、昇圧された出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２を一定に保つためには、アスペクト比の異なるトランジスタを作り分ける必要があり、設計マージンの劣化を招く。そこで、レベルシフタＳＦ１、ＳＦ２を構成するトランジスタとして、完全空乏型ＳＯＩショットキートランジスタを用いるようにする。
【００２９】
図３は、完全空乏型ＳＯＩショットキートランジスタの構成例を示す断面図である。
図３において、半導体基板１上には絶縁層２が形成され、絶縁層２上には半導体層３が形成されている。なお、半導体基板１および半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層２としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層３が絶縁層２上に形成された半導体基板１としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体基板１の代わりに、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。
【００３０】
そして、半導体層３上には、ゲート絶縁膜４を介してゲート電極５が形成され、ゲート電極５の側壁にはサイドウォール６が形成されている。そして、ゲート電極５の一方の側には、高濃度不純物領域７ａを介してソース層８ａが半導体層３に形成され、ゲート電極５の他方の側には、高濃度不純物領域７ｂを介してドレイン層８ｂが半導体層３に形成されている。そして、ドレイン層８ｂは半導体層３とショットキー接合９を構成するとともに、ゲート電極５下のボディー部は完全空乏化されている。
【００３１】
ここで、ドレイン層８ｂは半導体層３とショットキー接合９を構成することにより、ショットキー接合９を介してボディー部に蓄積したホールをドレインに逃がすことが可能となり、基板浮遊効果を抑制することが可能となる。また、ＳＯＩトランジスタの完全空乏化を図ることで、部分空乏型ＳＯＩトランジスタに比べてオフリーク時の活性化エネルギーを大きくすることができる。このため、アスペクト比の低下を抑制しつつ、オフ電流を低減させることが可能となり、アスペクト比の異なるトランジスタを作り分けることなく、図１のコンデンサＣ１、Ｃ２に蓄積された電荷が逃げることを抑制することができる。この結果、昇圧動作の効率化を図りつつ、図１の昇圧回路の低消費電力化を図ることが可能となるとともに、昇圧回路の高密度集積化を可能としつつ、設計マージンを向上させることができる。
【００３２】
図５（ａ）は、完全空乏型トランジスタと部分空乏型トランジスタとのオフリーク時の活性化エネルギーを比較して示す図、図５（ｂ）は、完全空乏型トランジスタと部分空乏型トランジスタとの伝達特性を比較して示す図である。
図５（ａ）において、完全空乏型トランジスタは、部分空乏型トランジスタに比べてオフリーク時の活性化エネルギーを大きいことが判る。このため、完全空乏型トランジスタでは、部分空乏型トランジスタに比べて、ソース端のバリアハイトを高くすることができ、図５（ｂ）に示すように、オフリークを低減することができる。この結果、図１のレベルシフタＳＦ１、ＳＦ２を構成するトランジスタとして、完全空乏型ＳＯＩショットキートランジスタを用いることにより、アスペクト比の低下を抑制しつつ、オフ電流を低減させることが可能となる。
【００３３】
なお、Ｎチャンネル電界効果型トランジスタＭ１、Ｍ５およびＰチャンネル電界効果型トランジスタＭ２〜Ｍ４、Ｍ６〜Ｍ８では、出力インピーダンスを下げるために、完全空乏型ＳＯＩトランジスタを用いることが好ましい。
【図面の簡単な説明】
【００３４】
【図１】本発明が適用される昇圧回路の構成例を示す回路図。
【図２】図１の昇圧回路の出力波形を示す波形図。
【図３】完全空乏型ＳＯＩショットキートランジスタの構成例を示す断面図。
【図４】完全空乏型トランジスタと部分空乏型トランジスタとの特性を比較して示す図。
【符号の説明】
【００３５】
Ｂ１、Ｂ２  回路ブロック、Ｍ１、Ｍ５  Ｎチャンネル電界効果型トランジスタ、Ｍ２〜Ｍ４、Ｍ６〜Ｍ８  Ｐチャンネル電界効果型トランジスタ、Ｃ１、Ｃ２  コンデンサ、ＳＦ１、ＳＦ２  レベルシフタ、１  半導体基板、２  絶縁層、３  半導体層、４  ゲート絶縁膜、５  ゲート電極、６  サイドウォール、７ａ、７ｂ  高濃度不純物領域、８ａ  ソース層  ８ｂ  ドレイン層、９  ショットキー障壁
【図１】
2006074883.tif 000003
【図２】
2006074883.tif 000004
【図３】
2006074883.tif 000005
【図４】
2006074883.tif 000006