(57)【要約】  【課題】  少ない素子でソフトエラーの発生を防止することができるメモリセル等を提供する。  【解決手段】  このメモリセル１は、記憶回路２、３と、検出回路４と、スイッチング回路５とを具備する。検出回路４は、記憶回路２、３への書き込みの場合、又は、記憶回路２，３への書き込み以外且つ記憶回路２のストアノードＮ１又はＮ２の状態の変化を検出した場合に、検出信号を活性化する。スイッチング回路５は、検出信号が活性化されていない場合に、記憶回路２のストアノードＮ１と記憶回路３のストアノードＮ３との間及び記憶回路２のストアノードＮ２と記憶回路３のストアノードＮ４との間をそれぞれ遮断し、検出信号が活性化されている場合に、記憶回路２のストアノードＮ１と記憶回路３のストアノードＮ３との間及び記憶回路２のストアノードＮ２と記憶回路３のストアノードＮ４との間をそれぞれ接続する。【選択図】  図１
2006065919.tif 000002
【特許請求の範囲】
【請求項１】
第１のストアノードに２つの取り得る状態の内の１つを記憶すると共に、第２のストアノードに２つの取り得る状態の内の他の１つを記憶する第１の記憶回路と、
第１のストアノードに前記２つの取り得る状態の内の前記１つを記憶すると共に、第２のストアノードに前記２つの取り得る状態の内の前記他の１つを記憶する第２の記憶回路と、
前記第１及び第２の記憶回路への書き込みの場合、又は、前記第１及び第２の記憶回路への書き込み以外且つ前記第１の記憶回路の第１のストアノード及び／又は第２のストアノードの状態の変化を検出した場合に、検出信号を活性化するための検出回路と、
前記検出信号が活性化されていない場合に、前記第１の記憶回路の第１のストアノードと前記第２の記憶回路の第１のストアノードとの間及び前記第１の記憶回路の第２のストアノードと前記第２の記憶回路の第２のストアノードとの間をそれぞれ遮断し、前記検出信号が活性化されている場合に、前記第１の記憶回路の第１のストアノードと前記第２の記憶回路の第１のストアノードとの間及び前記第１の記憶回路の第２のストアノードと前記第２の記憶回路の第２のストアノードとの間をそれぞれ接続するためのスイッチング回路と、
を具備するメモリセル。
【請求項２】
前記第１の記憶回路が、
入力が前記第１の記憶回路の第２のストアノードに、出力が前記第１の記憶回路の第１のストアノードにそれぞれ接続された第１の反転回路と、
入力が前記第１の記憶回路の第１のストアノードに、出力が前記第１の記憶回路の第２のストアノードにそれぞれ接続された第２の反転回路と、
を具備する、請求項１記載のメモリセル。
【請求項３】
前記検出回路が、
入力が前記第１の記憶回路の第１及び第２のストアノードにそれぞれ接続されたＮＯＲゲート回路又はＥＸＮＯＲゲート回路と、
一方の入力が前記ＮＯＲゲート回路又はＥＸＮＯＲゲート回路の出力に接続され、他方の入力に前記第１及び第２の記憶回路への書き込み時にハイレベルとなるライト信号が供給され、前記検出信号を出力するＯＲゲート回路と、
を具備する、請求項１又は２記載のメモリセル。
【請求項４】
前記第２の記憶回路が、
２つのストアノードを有する強誘電体記憶素子を具備する、請求項１〜３のいずれか１項に記載のメモリセル。
【請求項５】
前記第２の記憶回路が、
入力が前記第２の記憶回路の第２のストアノードに、出力が前記第２の記憶回路の第１のストアノードにそれぞれ接続された第３の反転回路と、
入力が前記第２の記憶回路の第１のストアノードに、出力が前記第２の記憶回路の第２のストアノードにそれぞれ接続された第４の反転回路と、
２つのストアノードを有する強誘電体記憶素子と、
前記メモリセルを選択するためのワードラインが活性化されていない場合に、前記強誘電体記憶素子の２つのストアノードと前記第２の記憶回路の第１及び第２のストアノードとの間をそれぞれ接続するための第２のスイッチング回路と、
を具備する、請求項１〜３のいずれか１項に記載のメモリセル。
【請求項６】
請求項１〜５のいずれか１項に記載のメモリセルを具備する、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルに関し、さらに、そのようなメモリセルを有する半導体集積回路に関する。
【背景技術】
【０００２】
半導体メモリにおいて、パッケージ材料、配線材料、若しくは、Ｓｉ（シリコン）基板から放射線が放出され、又は、外部から放射線が入射すると、電子及びホール（正孔）の対が発生する。このように、放射線により電子及びホールが発生すると、メモリセルの記憶データが破壊されることがある。このような現象は、「ソフトエラー」と呼ばれている。
従来より、このソフトエラーに対処するための半導体記憶装置等が知られている（例えば、特許文献１、２参照）。
【０００３】
特許文献１には、負荷素子とドライバトランジスタとからなる第１および第２のインバータの入出力同士が接続されてなる半導体記憶装置であって、第１のインバータの出力と第２のインバータの出力との間に、第１のダイオード、キャパシタおよび第２のダイオードが直列に接続され、第１のダイオードのアノードが第１のインバータの出力に接続され、カソードがキャパシタの一方の電極に接続され、第２のダイオードのアノードが第２のインバータの出力に接続され、カソードがキャパシタの他方の電極に接続されていることを特徴とする半導体記憶装置が掲載されている。
この半導体記憶装置においては、第１のインバータの出力と第２のインバータの出力との間に第１のダイオード、キャパシタおよび第２のダイオードを直列に接続することにより、ソフトエラー耐性を高くすることができる。しかしながら、データの書き込み時においては、これら第１のダイオード、キャパシタおよび第２のダイオードの素子が負荷となり、これらの素子を用いない場合と比較して書き込み時間が増大してしまうこととなる。
【０００４】
また、特許文献２には、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：中央処理装置）とデータの記憶部としてのメモリ装置とを有する装置において、メモリ装置が、データを記憶保持すると共にデータのリード／ライトが可能な３個一組のメモリと、ＣＰＵの制御によりメモリへのデータのリード／ライトを実行すると共にメモリ内に発生したソフトエラーなどの不具合の検出／修復を行うエラー検出制御回路と、を備えたことを特徴とするソフトエラー自動修復機能付メモリ装置が掲載されている。
このソフトエラー自動修復機能付メモリ装置においては、１つのデータが３個一組のメモリに記憶保持される。そのため、通常の３倍のメモリ素子を必要とする。また、一組を構成する３個のメモリの全てにソフトエラーが発生した場合には、ソフトエラーの修復を行うことができない。
【０００５】
【特許文献１】特開平６−２１５５７９号公報
【特許文献２】特開２００４−３８４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明は、書き込み時間の増大を招くことなく、少ない素子でソフトエラーの発生を防止することができるメモリセルを提供することを目的とする。さらに、本発明は、そのようなメモリセルを有する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明に係るメモリセルは、第１のストアノードに２つの取り得る状態の内の１つを記憶すると共に、第２のストアノードに２つの取り得る状態の内の他の１つを記憶する第１の記憶回路と、第１のストアノードに２つの取り得る状態の内の１つを記憶すると共に、第２のストアノードに２つの取り得る状態の内の他の１つを記憶する第２の記憶回路と、第１及び第２の記憶回路への書き込みの場合、又は、第１及び第２の記憶回路への書き込み以外且つ第１の記憶回路の第１のストアノード及び／又は第２のストアノードの状態の変化を検出した場合に、検出信号を活性化するための検出回路と、検出信号が活性化されていない場合に、第１の記憶回路の第１のストアノードと第２の記憶回路の第１のストアノードとの間及び第１の記憶回路の第２のストアノードと第２の記憶回路の第２のストアノードとの間をそれぞれ遮断し、検出信号が活性化されている場合に、第１の記憶回路の第１のストアノードと第２の記憶回路の第１のストアノードとの間及び第１の記憶回路の第２のストアノードと第２の記憶回路の第２のストアノードとの間をそれぞれ接続するためのスイッチング回路とを具備する。
【０００８】
ここで、第１の記憶回路が、入力が第１の記憶回路の第２のストアノードに、出力が第１の記憶回路の第１のストアノードにそれぞれ接続された第１の反転回路と、入力が第１の記憶回路の第１のストアノードに、出力が第１の記憶回路の第２のストアノードにそれぞれ接続された第２の反転回路とを具備することとしても良い。
また、検出回路が、入力が第１の記憶回路の第１及び第２のストアノードにそれぞれ接続されたＮＯＲゲート回路又はＥＸＮＯＲゲート回路と、一方の入力がＮＯＲゲート回路又はＥＸＮＯＲゲート回路の出力に接続され、他方の入力に第１及び第２の記憶回路への書き込み時にハイレベルとなるライト信号が供給され、検出信号を出力するＯＲゲート回路とを具備することとしても良い。
【０００９】
また、第２の記憶回路が、２つのストアノードを有する強誘電体記憶素子を具備することとしても良い。
また、第２の記憶回路が、入力が第２の記憶回路の第２のストアノードに、出力が第２の記憶回路の第１のストアノードにそれぞれ接続された第３の反転回路と、入力が第２の記憶回路の第１のストアノードに、出力が第２の記憶回路の第２のストアノードにそれぞれ接続された第４の反転回路と、２つのストアノードを有する強誘電体記憶素子と、メモリセルを選択するためのワードラインが活性化されていない場合に、強誘電体記憶素子の２つのストアノードと第２の記憶回路の第１及び第２のストアノードとの間をそれぞれ接続するための第２のスイッチング回路とを具備することとしても良い。
【００１０】
また、本発明に係る半導体集積回路は、上記したメモリセルを具備する。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、本発明を実施するための最良の形態について説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係るメモリセルを示す回路図である。図１において、メモリセル１は、第１及び第２の記憶回路２、３と、検出回路４と、スイッチング回路５とを具備する。
【００１２】
第１の記憶回路２は、第１及び第２の反転回路６、７を具備する。
第１の反転回路６は、高電位側の電源電位ＶＤＤと第１のストアノードＮ１との間にソース〜ドレイン経路が接続されたＰチャネルトランジスタＱＰ１１と、第１のストアノードＮ１と低電位側の電源電位ＶＳＳとの間にソース〜ドレイン経路が接続されたＮチャネルトランジスタＱＮ１１とを含んでいる。
また、第２の反転回路７は、高電位側の電源電位ＶＤＤと第２のストアノードＮ２との間にソース〜ドレイン経路が接続されたＰチャネルトランジスタＱＰ１２と、第２のストアノードＮ２と低電位側の電源電位ＶＳＳとの間にソース〜ドレイン経路が接続されたＮチャネルトランジスタＱＮ１２とを含んでいる。
【００１３】
図１において、トランジスタＱＰ１１とＱＮ１２がオンし、トランジスタＱＰ１２とＱＮ１１がオフした第１の状態、又はトランジスタＱＰ１２とＱＮ１１がオンし、トランジスタＱＰ１１とＱＮ１２がオフした第２の状態となり得る。
第１の状態においては、ストアノードＮ１はハイレベルとなり、ストアノードＮ２はローレベルとなって、安定した状態を維持する。また、第２の状態においては、ストアノードＮ１はローレベルとなり、ストアノードＮ２はハイレベルとなって、安定した状態を維持する。
【００１４】
ストアノードＮ１は、ＮチャネルトランジスタＱＮ１のソース〜ドレイン経路を介して第１のビットラインＢＬに接続されており、ストアノードＮ２は、ＮチャネルトランジスタＱＮ２のソース〜ドレイン経路を介して第２のビットラインＢＬバーに接続されている。トランジスタＱＮ１、ＱＮ２のゲートには、ワードラインＷＬが接続されている。
データの読み出し時においてワードラインＷＬがハイレベルとなった場合、ストアノードＮ１がハイレベル且つストアノードＮ２がローレベルのときには、ビットラインＢＬはハイレベルとなり、ビットラインＢＬバーはローレベルとなる。また、ストアノードＮ１がローレベル且つストアノードＮ２がハイレベルのときには、ビットラインＢＬはローレベルとなり、ビットラインＢＬバーはハイレベルとなる。このように、ストアノードＮ１、Ｎ２の状態、すなわちデータを外部に読み出すことができる。
【００１５】
データの書き込み時においてワードラインＷＬがハイレベルとなった場合、ビットラインＢＬがハイレベル且つビットラインＢＬバーがローレベルのときには、ストアノードＮ１はハイレベルとなり、ストアノードＮ２はローレベルとなる。また、ビットラインＢＬがローレベル且つビットラインＢＬバーがハイレベルのときには、ストアノードＮ１はローレベルとなり、ストアノードＮ２はハイレベルとなる。このように、ストアノードＮ１、Ｎ２の状態、すなわちデータを書き込むことができる。
【００１６】
第２の記憶回路３は、第１及び第２のストアノードＮ３、Ｎ４を有する強誘電体記憶素子ＲＣを具備する。強誘電体記憶素子は、強誘電体キャパシタ等とも呼ばれており、外部から印加された電圧によって生じた分極を電圧の印加終了後も維持することができる強誘電体を利用した記憶素子である。
強誘電体記憶素子ＲＣは、ストアノードＮ３がハイレベル且つストアノードＮ４がローレベルの第１の状態、又はストアノードＮ３がローレベル且つストアノードＮ４がハイレベルの第２の状態となり得る。
【００１７】
検出回路４は、ＥＸＮＯＲゲート回路８と、ＯＲゲート回路９とを具備する。
ＥＸＮＯＲゲート回路８の入力は、ストアノードＮ１、Ｎ２に接続されている。
ＯＲゲート回路９の入力の一方は、ＥＸＮＯＲゲート回路８の出力に接続されており、ＯＲゲート回路９の入力の他方には、ストアノードＮ１、Ｎ２へのデータの書き込み時にハイレベルとなるＷＲＩＴＥ信号が供給される。
【００１８】
スイッチング回路５は、ＮチャネルトランジスタＱＮ３、ＱＮ４を具備する。トランジスタＱＮ３のソース〜ドレイン経路は、第１の記憶回路２のストアノードＮ１と強誘電体記憶素子ＲＣのストアノードＮ３との間に接続されており、トランジスタＱＮ４のソース〜ドレイン経路は、第１の記憶回路２のストアノードＮ２と強誘電体記憶素子ＲＣのストアノードＮ４との間に接続されている。また、トランジスタＱＮ３、ＱＮ４のゲートには、検出回路４が出力する検出信号が供給される。トランジスタＱＮ３、ＱＮ４は、検出信号がハイレベルの場合にオン状態となり、検出信号がローレベルの場合にオフ状態となる。
【００１９】
先に説明したように、通常、第１の記憶回路２のストアノードＮ１がハイレベル且つストアノードＮ２がローレベルの第１の状態、又はストアノードＮ１がローレベル且つストアノードＮ２がハイレベルの第２の状態となり得る。従って、ＥＸＮＯＲゲート回路８の出力はローレベルとなる。また、ＷＲＩＴＥ信号は、データの書き込み時にハイレベルとなり、データの書き込み以外の時にローレベルとなる。従って、検出信号は、通常、データの書き込み時にハイレベルとなり、データの書き込み以外の時にローレベルとなる。
【００２０】
データの書き込み時には、スイッチング回路５内のトランジスタＱＮ３、ＱＮ４はそれぞれオン状態となり、強誘電体素子ＲＣのストアノードＮ３、Ｎ４には、第１の記憶回路２のストアノードＮ１、Ｎ２と同じ状態がそれぞれ書き込まれることとなる。
一方、メモリセル１からのデータの読み出し時にはＷＲＩＴＥ信号がローレベルとなり、検出信号がローレベルとなる。従って、スイッチング回路５内のトランジスタＱＮ３、ＱＮ４はそれぞれオフ状態となる。
【００２１】
ここで、第１の記憶回路２に放射線が入射すると、電子及びホールの対が複数発生する。発生した電子がストアノードＮ１、Ｎ２のうちのハイレベルであるノードへ飛び込むと、ストアノードＮ１、Ｎ２のうちのハイレベルのノードの電位が低下することとなる。
ストアノードＮ１、Ｎ２のうちのハイレベルのノードの電位の低下が始まると、ＥＸＮＯＲゲート回路８の出力はハイレベルとなり、ＯＲゲート回路９の出力信号（検出信号）はハイレベルとなり、トランジスタＱＮ３、ＱＮ４はオン状態となる。これにより、ストアノードＮ１とストアノードＮ３との間及びストアノードＮ２とストアノードＮ４との間が、それぞれ接続される。これにより、ストアノードＮ１、Ｎ２の内の電子が飛び込むことにより電位が低下した方のノードの電位を、強誘電体記憶素子ＲＣに蓄えられた電荷により回復することができる。
【００２２】
また、放射線により発生したホールがストアノードＮ１、Ｎ２のうちのローレベルであるノードへ飛び込むと、ストアノードＮ１、Ｎ２のうちのローレベルのノードの電位が上昇することとなる。
ストアノードＮ１、Ｎ２のうちのローレベルのノードの電位の上昇が始まると、ＥＸＮＯＲゲート回路８の出力はハイレベルとなり、ＯＲゲート回路９の出力信号（検出信号）はハイレベルとなり、トランジスタＱＮ３、ＱＮ４はオン状態となる。これにより、ストアノードＮ１とストアノードＮ３との間及びストアノードＮ２とストアノードＮ４との間が、それぞれ接続される。これにより、ストアノードＮ１、Ｎ２の内のホールが飛び込むことにより電位が上昇した方のノードの電位を、強誘電体記憶素子ＲＣに蓄えられた電荷により回復することができる。
【００２３】
以上説明したように、メモリセル１によれば、放射線の入射により発生した電子、ホールがストアノードＮ１、Ｎ２へ飛び込み、ストアノードＮ１、Ｎ２の電位の変化が始まったときに、トランジスタＱＮ３、ＱＮ４をオン状態とすることができ、強誘電体記憶素子ＲＣに蓄えられた電荷によりストアノードＮ１、Ｎ２の電位を回復することができる。換言すれば、ソフトエラーが発生しかけたときに、ソフトエラーの進行を阻止し、さらに、放射線が入射する前の状態を回復することができる。
【００２４】
なお、本実施形態において、ＥＸＮＯＲゲート回路８の入力スレッショルドを適切に設定することにより、ストアノードＮ１、Ｎ２の電位がどれだけ変化したときにトランジスタＱＮ３、ＱＮ４をオン状態とするかを変更又は調節することが可能である。
【００２５】
また、放射線の入射により発生した電子は、ストアノードＮ１、Ｎ２の内のハイレベルのノードに飛び込む場合が多いが、放射線の入射により発生したホールは、一般に０Ｖにバイアスされている基板に吸収されることが多い。すなわち、放射線が入射した場合に、ストアノードＮ１、Ｎ２が共にローレベルとなる場合は多いが、ストアノードＮ１、Ｎ２が共にハイレベルとなる場合は少ない。そこで、ＥＸＮＯＲゲート回路８に代えて、ＮＯＲゲート回路を用いることとしても良い。ＥＸＮＯＲゲート回路８に代えてＮＯＲゲート回路を用いることとした場合、放射線の入射により発生した電子がストアノードＮ１、Ｎ２の内のハイレベルであるノードへ飛び込んだことを検出することができる。
【００２６】
次に、本発明の第２の実施形態について説明する。
図２は、本発明の第２の実施形態に係るメモリセルを示す回路図である。図２において、メモリセル２１は、第１の記憶回路２と、検出回路４と、スイッチング回路５と、第２の記憶回路２２とを具備する。
【００２７】
第２の記憶回路２２は、第３及び第４の反転回路２３、２４と、スイッチング回路２５と、強誘電体記憶素子ＲＣとを具備する。
第３の反転回路２３は、高電位側の電源電位ＶＤＤと第１のストアノードＮ５との間にソース〜ドレイン経路が接続されたＰチャネルトランジスタＱＰ１３と、第１のストアノードＮ１と低電位側の電源電位ＶＳＳとの間にソース〜ドレイン経路が接続されたＮチャネルトランジスタＱＮ１３とを含んでいる。
また、第４の反転回路２４は、高電位側の電源電位ＶＤＤと第２のストアノードＮ６との間にソース〜ドレイン経路が接続されたＰチャネルトランジスタＱＰ１４と、第２のストアノードＮ６と低電位側の電源電位ＶＳＳとの間にソース〜ドレイン経路が接続されたＮチャネルトランジスタＱＮ１４とを含んでいる。
【００２８】
図２において、トランジスタＱＰ１３とＱＮ１４がオンし、トランジスタＱＰ１４とＱＮ１３がオフした第１の状態、又はトランジスタＱＰ１４とＱＮ１３がオンし、トランジスタＱＰ１３とＱＮ１４がオフした第２の状態となり得る。
第１の状態においては、ストアノードＮ５はハイレベルとなり、ストアノードＮ６はローレベルとなって、安定した状態を維持する。また、第２の状態においては、ストアノードＮ５はローレベルとなり、ストアノードＮ６はハイレベルとなって、安定した状態を維持する。
【００２９】
ストアノードＮ５は、ＮチャネルトランジスタＱＮ５のソース〜ドレイン経路を介してビットラインＢＬに接続されており、ストアノードＮ６は、ＮチャネルトランジスタＱＮ６のソース〜ドレイン経路を介してビットラインＢＬバーに接続されている。トランジスタＱＮ５、ＱＮ６のゲートには、ワードラインＷＬが接続されている。
【００３０】
スイッチング回路２５は、ＮチャネルトランジスタＱＮ７、ＱＮ８を具備する。トランジスタＱＮ７のソース〜ドレイン経路は、ストアノードＮ５と強誘電体記憶素子ＲＣのストアノードＮ３との間に接続されており、トランジスタＱＮ８のソース〜ドレイン経路は、ストアノードＮ６と強誘電体記憶素子ＲＣのストアノードＮ４との間に接続されている。また、トランジスタＱＮ７、ＱＮ８のゲートには、ワードラインＷＬの逆相であるワードラインＷＬバーが接続されている。トランジスタＱＮ７、ＱＮ８は、ワードラインＷＬバーがハイレベルの場合にオン状態となり、ローレベルの場合にオフ状態となる。
【００３１】
先に説明したように、通常、第１の記憶回路２のストアノードＮ１がハイレベル且つストアノードＮ２がローレベルの第１の状態、又はストアノードＮ１がローレベル且つストアノードＮ２がハイレベルの第２の状態となり得る。従って、ＥＸＮＯＲゲート回路８の出力はローレベルとなる。また、ＷＲＩＴＥ信号は、データの書き込み時にハイレベルとなり、データの書き込み以外の時にローレベルとなる。従って、検出信号は、通常、データの書き込み時にハイレベルとなり、データの書き込み以外の時にローレベルとなる。
【００３２】
データの書き込み時においてワードラインＷＬ及びＷＲＩＴＥ信号がハイレベルとなった場合、トランジスタＱＮ１、ＱＮ２、ＱＮ３、ＱＮ４、ＱＮ５、及び、ＱＮ６はそれぞれオン状態となる。ビットラインＢＬがハイレベル且つビットラインＢＬバーがローレベルのときには、ストアノードＮ５はハイレベルとなり、ストアノードＮ６はローレベルとなる。また、ビットラインＢＬがローレベル且つビットラインＢＬバーがハイレベルのときには、ストアノードＮ５はローレベルとなり、ストアノードＮ６はハイレベルとなる。このように、ストアノードＮ１、Ｎ２、Ｎ５、及び、Ｎ６の状態、すなわちデータを書き込むことができる。このとき、トランジスタＱＮ７、ＱＮ８はオフ状態となっており、強誘電体記憶素子ＲＣは、ビットラインＢＬ、ＢＬバーから遮断されており、強誘電体記憶素子ＲＣはビットラインＢＬ、ＢＬバーの負荷とはならない。
その後、ワードラインＷＬ及びＷＲＩＴＥ信号がローレベルとなると、トランジスタＱＮ１、ＱＮ２、ＱＮ３、ＱＮ４、ＱＮ５、及び、ＱＮ６はそれぞれオフ状態となる。また、トランジスタＱＮ７、ＱＮ８がオン状態となり、強誘電体素子ＲＣのストアノードＮ３、Ｎ４には、ストアノードＮ５、Ｎ６と同じ状態がそれぞれ書き込まれることとなる。
【００３３】
データの読み出し時においてワードラインＷＬがハイレベルとなった場合、ストアノードＮ１、Ｎ５がハイレベル且つストアノードＮ２、Ｎ６がローレベルのときには、ビットラインＢＬはハイレベルとなり、ビットラインＢＬバーはローレベルとなる。また、ストアノードＮ１、Ｎ５がローレベル且つストアノードＮ２、Ｎ６がハイレベルのときには、ビットラインＢＬはローレベルとなり、ビットラインＢＬバーはハイレベルとなる。このように、ストアノードＮ１、Ｎ２、Ｎ５、及び、Ｎ６の状態、すなわちデータを外部に読み出すことができる。このとき、トランジスタＱＮ７、ＱＮ８はオフ状態となっており、強誘電体記憶素子ＲＣは、ビットラインＢＬ、ＢＬバーから遮断されている。
【００３４】
ここで、ワードラインＷＬバーがハイレベルの時（メモリセル２１が書き込み、読み出しされていない時）に第１の記憶回路２に放射線が入射すると、電子及びホールの対が複数発生する。発生した電子がストアノードＮ１、Ｎ２のうちのハイレベルであるノードへ飛び込むと、ストアノードＮ１、Ｎ２のうちのハイレベルのノードの電位が低下することとなる。
ストアノードＮ１、Ｎ２のうちのハイレベルのノードの電位の低下が始まると、ＥＸＮＯＲゲート回路８の出力はハイレベルとなり、ＯＲゲート回路９の出力信号（検出信号）はハイレベルとなり、トランジスタＱＮ３、ＱＮ４はオン状態となる。また、ワードラインＷＬバーがハイレベルであるため、トランジスタＱＮ７、ＱＮ８がオン状態となっている。従って、ストアノードＮ１とストアノードＮ３、Ｎ５との間、及びストアノードＮ２とストアノードＮ４、Ｎ６との間が、それぞれ接続される。これにより、ストアノードＮ１、Ｎ２の内の電子が飛び込むことにより電位が低下した方のノードの電位を、反転回路２３、２４の出力により回復することができる。このとき、トランジスタＱＮ７、ＱＮ８がオン状態であり、強誘電体記憶素子ＲＣが接続されているため、ストアノードＮ１、Ｎ２の電位の低下よりも反転回路２３、２４の出力が劣ってしまい、ストアノードＮ５、Ｎ６の状態が壊れてしまうことが生ずることはない。また、強誘電体記憶素子ＲＣが接続されているため、トランジスタＱＰ１３、ＱＰ１４、ＱＮ１３、及び、ＱＮ１４をトランジスタＱＰ１１、ＱＰ１２、ＱＮ１１、及び、ＱＮ１２よりも小さなトランジスタで構成することができる。
ストアノードＮ１、Ｎ２の電位が回復すると、検出信号はローレベルとなり、トランジスタＱＮ３、ＱＮ４はオフ状態となる。
【００３５】
また、放射線により発生したホールがストアノードＮ１、Ｎ２のうちのローレベルであるノードへ飛び込むと、ストアノードＮ１、Ｎ２のうちのローレベルのノードの電位が上昇することとなる。
ストアノードＮ１、Ｎ２のうちのローレベルのノードの電位の上昇が始まると、ＥＸＮＯＲゲート回路８の出力はハイレベルとなり、ＯＲゲート回路９の出力信号（検出信号）はハイレベルとなり、トランジスタＱＮ３、ＱＮ４はオン状態となる。また、ワードラインＷＬバーがハイレベルであるため、トランジスタＱＮ７、ＱＮ８がオン状態となっている。従って、ストアノードＮ１とストアノードＮ３、Ｎ５との間及びストアノードＮ２とストアノードＮ４、Ｎ６との間が、それぞれ接続される。これにより、ストアノードＮ１、Ｎ２の内のホールが飛び込むことにより電位が上昇した方のノードの電位を、反転回路２３、２４の出力により回復することができる。
ストアノードＮ１、Ｎ２の電位が回復すると、検出信号はローレベルとなり、トランジスタＱＮ３、ＱＮ４はオフ状態となる。
【００３６】
以上説明したように、メモリセル２１によれば、放射線の入射により発生した電子、ホールがストアノードＮ１、Ｎ２へ飛び込み、ストアノードＮ１、Ｎ２の電位の変化が始まったときに、トランジスタＱＮ３、ＱＮ４、ＱＮ７、ＱＮ８をオン状態とすることができ、反転回路２３、２４の出力によりストアノードＮ１、Ｎ２の電位を回復することができる。換言すれば、ソフトエラーが発生しかけたときに、ソフトエラーの進行を阻止し、さらに、放射線が入射する前の状態を回復することができる。
【００３７】
なお、先に説明した第１の実施形態に係るメモリセル１（図１参照）においては、１度ソフトエラーが発生し、強誘電体記憶素子ＲＣに蓄えられた電荷によりストアノードＮ１、Ｎ２の電位を回復すると、強誘電体記憶素子ＲＣの電荷が失われ、再度ソフトエラーが発生した場合に、ストアノードＮ１、Ｎ２の電位を回復できないことが考えられる。
一方、本実施形態に係るメモリセル２１においては、ソフトエラーが発生した場合に、反転回路２３、２４の出力によりストアノードＮ１、Ｎ２の電位を回復するが、反転回路２３、２４は電源電位ＶＤＤ及びＶＳＳより電力の供給を受けているので、再度ソフトエラーが発生した場合であっても、ストアノードＮ１、Ｎ２の電位を回復することが可能である。
【産業上の利用可能性】
【００３８】
本発明は、メモリセル、及びそれを具備する半導体集積回路において利用可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態に係るメモリセルの回路構成を示す図。
【図２】本発明の第２の実施形態に係るメモリセルの回路構成を示す図。
【符号の説明】
【００４０】
１、２１  メモリセル、４  検出回路、５  スイッチング回路、６、７、２３、２４  反転回路、８  ＥＸＮＯＲゲート回路、９  ＯＲゲート回路、ＱＮ１〜ＱＮ８、ＱＮ１１〜ＱＮ１４  Ｎチャネルトランジスタ、ＱＰ１１〜ＱＰ１４  Ｐチャネルトランジスタ、ＲＣ  強誘電体記憶素子
【図１】
2006065919.tif 000003
【図２】
2006065919.tif 000004