(57)【要約】【課題】簡単な変換設定と簡単な回路構成で拡大変換比率の大きな映像信号方式変換を可能にする画像変換装置を提供する。【解決手段】入力画素データを記憶して間欠的に読み出すメモリ制御手段１１と、読み出した画素データから新規の画素データを生成する補間フィルタ手段１２と、変換前映像信号の画素データ数ａと変換後映像信号の画素データ数ｂの２数値か若しくはこの２数値の整数比を採った２数値を設定し、出力映像信号の画素データのタイミング毎にこの２数値を用いて所定の演算ルーチンにより変換用位相情報を順次算出し、予め用意した係数テーブルから係数を読み出して補間フィルタ手段１２の乗算回路に供給すると共に、変換用位相情報を所定の判別式で判定して読み出し制御信号と変換制御フラグを作成し、夫々メモリ制御手段１１と補間フィルタ手段１２に供給する変換位相制御手段１３とで構成する。【選択図】図１
2006108839.tif 000002
【特許請求の範囲】
【請求項１】
第１の水平画素数を有する入力映像信号を、この第１の水平画素数よりも大きな第２の水平画素数を有する出力映像信号に変換する画像変換装置において、
複数の画素データを記憶する画素メモリを備え、所定の書き込み制御信号によって前記入力映像信号の画素データを順次記憶し、別途供給される読み出し制御信号により記憶した前記画素データを所定のタイミングで間欠的に読み出すメモリ制御手段と、
前記メモリ制御手段からの画素データが入力され、別途供給される変換制御フラグにより前記入力画素データを順次シフトする複数画素分のシフトレジスタと、このシフトレジスタに接続されている乗算回路と、この乗算回路の出力を合算する合算回路を備え、前記各乗算回路に所定の係数を供給することで、前記入力された画素データから新規の画素データを生成する補間フィルタ手段と、
前記第１の水平画素数と第２の水平画素数の２数値か若しくはこの２数値の整数比を採った２数値を設定し、前記出力映像信号の画素データのタイミング毎に前記２数値を用いて所定の演算ルーチンにより変換用位相情報を順次算出し、予め用意した係数テーブルから前記変換用位相情報に基づいて係数を読み出し前記補間フィルタ手段の乗算回路に供給すると共に、前記変換用位相情報を所定の判別式で判定して読み出し制御信号と変換制御フラグを作成し、前記読み出し制御信号を前記メモリ制御手段に、前記変換制御フラグを前記補間フィルタ手段に供給する変換位相制御手段と、
で構成されていることを特徴とする画像変換装置。
【請求項２】
垂直方向に第１のライン数を有する映像信号を、この第１のライン数よりも大きな第２のライン数を有する映像信号に変換する画像変換装置において、
複数のラインデータを記憶するラインメモリを備え、所定の書き込み制御信号によって前記入力映像信号のラインデータを順次記憶し、別途供給される読み出し制御信号により記憶した前記ラインデータを所定のタイミングで間欠的に読み出すメモリ制御手段と、
前記メモリ制御手段からのラインデータが入力され、別途供給される変換制御フラグにより前記入力ラインデータを順次シフトする複数ライン分のシフトレジスタと、このシフトレジスタに接続されている乗算回路と、この乗算回路の各ラインデータ毎の同一位置の出力を合算する合算回路を備え、前記各乗算回路に所定の係数を供給することで、前記入力されたラインデータから新規のラインデータを生成する補間フィルタ手段と、
前記第１のライン数と第２のライン数の２数値か若しくはこの２数値の整数比を採った２数値を設定し、前記出力映像信号のラインデータのタイミング毎に前記２数値を用いて所定の演算ルーチンにより変換用位相情報を順次算出し、予め用意した係数テーブルから前記変換用位相情報に基づいて係数を読み出し前記補間フィルタ手段の乗算回路に供給すると共に、前記変換用位相情報を所定の判別式で判定して読み出し制御信号と変換制御フラグを作成し、前記読み出し制御信号を前記メモリ制御手段に、前記変換制御フラグを前記補間フィルタ手段に供給する変換位相制御手段と、
で構成されていることを特徴とする画像変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる信号方式の映像信号を生成する画像変換装置に係り、特に、入力された画像データの水平方向のデータ数（画素数）を拡大させる、あるいは垂直方向のライン数を拡大させる画像変換装置に関する。
【背景技術】
【０００２】
近年、ハイビジョン信号（ＨＤＴＶ）の普及に伴い、ＮＴＳＣ等の現行信号方式（ＳＤＴＶ）の映像信号をこのハイビジョン信号に変換する必要性が高まっている。
通常、映像信号の方式変換は、多量のフィールドメモリやラインメモリを用い、メモリの書き込みと読み出しクロックを適宜操作して時間軸を変換し、動き検出や補間フィルタを使用して変換信号を生成する高度な信号処理による技術が知られている（例えば、非特許文献１参照）。
【０００３】
一方、少ないメモリと簡単な回路構成で、機能を限定して信号方式の変換を行う技術が多方面で検討されている（例えば、特許文献１参照）。
この特許文献１に開示されている映像信号圧縮装置は、画像の水平方向の圧縮や拡大を簡単に行うものであり、１つのラインメモリを用い、このラインメモリ上に記憶されている画素信号と隣接する画素信号の２信号を読み出しアドレスで選択して順次出力し、演算により２信号を最適比で合成すると共に、同じアドレスを繰り返して読み出すことで、例えば画像の横方向を５／４に拡大した映像信号を生成することが可能な技術を提供するものである。
【０００４】
しかし、特許文献１による方法は、１つの画素データを生成するにメモリからわずか２つの画素信号を読み出して合成しているだけであるから生成画像の情報が不足し、ことに拡大率を高くとったときには、出力信号の画質が十分に確保できない問題を有していると言える。
【特許文献１】特開平６−７８２７７号公報（松下）
【非特許文献１】テレビジョン学会編「テレビジョン画像情報工学ハンドブック」オーム社発行（１９９０年１１月３０日）５９８−５９９頁
【発明の開示】
【発明が解決しようとする課題】
【０００５】
非特許文献１に記載されているような、フィールドメモリを用いた大規模な信号方式の変換は、普及型の機器に組み込むには高価で複雑でありスペースを多く必要とし、また、特許文献１に開示されている簡易変換の技術は、新たに生成する画像データをわずか２つの元データから合成して作成するために、拡大率を高くすると画質が劣化する問題を有している。
本発明は、このような従来の問題点に鑑みなされたものであり、その目的は、簡単な変換設定と簡単な回路構成で拡大比率の高い信号変換を可能にするもので、例えば、現行信号方式の水平画素数や垂直ライン数をハイビジョン信号方式に変換可能とする画像変換装置を提供するものである。
【課題を解決するための手段】
【０００６】
本発明は、上記課題を解決する手段として以下の（１）（２）に記載の構成からなる。すなわち、
（１）第１の水平画素数を有する入力映像信号を、この第１の水平画素数よりも大きな第２の水平画素数を有する出力映像信号に変換する画像変換装置において、
複数の画素データを記憶する画素メモリを備え、所定の書き込み制御信号によって前記入力映像信号の画素データを順次記憶し、別途供給される読み出し制御信号により記憶した前記画素データを所定のタイミングで間欠的に読み出すメモリ制御手段と、
前記メモリ制御手段からの画素データが入力され、別途供給される変換制御フラグにより前記入力画素データを順次シフトする複数画素分のシフトレジスタと、このシフトレジスタに接続されている乗算回路と、この乗算回路の出力を合算する合算回路を備え、前記各乗算回路に所定の係数を供給することで、前記入力された画素データから新規の画素データを生成する補間フィルタ手段と、
前記第１の水平画素数と第２の水平画素数の２数値か若しくはこの２数値の整数比を採った２数値を設定し、前記出力映像信号の画素データのタイミング毎に前記２数値を用いて所定の演算ルーチンにより変換用位相情報を順次算出し、予め用意した係数テーブルから前記変換用位相情報に基づいて係数を読み出し前記補間フィルタ手段の乗算回路に供給すると共に、前記変換用位相情報を所定の判別式で判定して読み出し制御信号と変換制御フラグを作成し、前記読み出し制御信号を前記メモリ制御手段に、前記変換制御フラグを前記補間フィルタ手段に供給する変換位相制御手段と、
で構成されていることを特徴とする画像変換装置。
（２）垂直方向に第１のライン数を有する映像信号を、この第１のライン数よりも大きな第２のライン数を有する映像信号に変換する画像変換装置において、
複数のラインデータを記憶するラインメモリを備え、所定の書き込み制御信号によって前記入力映像信号のラインデータを順次記憶し、別途供給される読み出し制御信号により記憶した前記ラインデータを所定のタイミングで間欠的に読み出すメモリ制御手段と、
前記メモリ制御手段からのラインデータが入力され、別途供給される変換制御フラグにより前記入力ラインデータを順次シフトする複数ライン分のシフトレジスタと、このシフトレジスタに接続されている乗算回路と、この乗算回路の各ラインデータ毎の同一位置の出力を合算する合算回路を備え、前記各乗算回路に所定の係数を供給することで、前記入力されたラインデータから新規のラインデータを生成する補間フィルタ手段と、
前記第１のライン数と第２のライン数の２数値か若しくはこの２数値の整数比を採った２数値を設定し、前記出力映像信号のラインデータのタイミング毎に前記２数値を用いて所定の演算ルーチンにより変換用位相情報を順次算出し、予め用意した係数テーブルから前記変換用位相情報に基づいて係数を読み出し前記補間フィルタ手段の乗算回路に供給すると共に、前記変換用位相情報を所定の判別式で判定して読み出し制御信号と変換制御フラグを作成し、前記読み出し制御信号を前記メモリ制御手段に、前記変換制御フラグを前記補間フィルタ手段に供給する変換位相制御手段と、
で構成されていることを特徴とする画像変換装置。
【発明の効果】
【０００７】
本発明の画像変換装置により、変換元の映像信号の水平方向データ数または垂直方向ライン数と変換後の映像信号の水平方向データ数または垂直方向ライン数の両数値を設定するという簡単な操作で所望の信号方式に拡大変換が可能となる。また、高変換比の設定も可能であるから、例えば、現行信号方式の画像データ（水平方向データ数７２０、又は垂直方向ライン数４８０）をハイビジョン信号方式の画像データ（水平方向データ数１９２０、又は垂直方向ライン数１０８０）に変換することも容易である。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を実施するための最良の形態について、図面と共に説明する。
図１は本発明による画像変換装置の構成を示すブロック図、図２は補間フィルタブロックと変換位相制御ブロックの詳細ブロック図、図３は新規に生成される画像データの位相関係を説明する図、図４は変換位相制御回路の内部構成のブロック図、図５は変換位相制御回路の動作を説明するフローチャートである。
又、図６は新規に生成される画像データの位相関係の一例を説明する図、図７はシフトレジスタの一例を示す構成図、図８は新規に生成される画像データの位相関係の一例を説明する第２の図、図９は新規に生成される画像データの位相関係の一例を説明する第３の図、図１０は本発明の画像変換装置の応用例を説明する図である。
【０００９】
図１は、本発明による画像変換装置の構成を示したものであり、入力の画像データから拡大した出力画像データを得る画像変換装置のブロック図である。
同図の構成は、入力の画像データを取り込み、間欠的に読み出しをするために画像データを一旦メモリに記憶するメモリ制御ブロック１１と、演算を行って新規に画像データを生成する補間フィルタブロック１２と、補間フィルタブロック１２に演算のための位相係数を供給すると共に、メモリ制御ブロック１１から必要なデータを読み出すために読み出し制御信号を供給する変換位相制御ブロック１３からなる。
【００１０】
次に画像データの流れを説明する。まず、入力の画像データはメモリ制御ブロック１１に入り書き込み制御信号により順次メモリに記憶され、次いで画像データは後述の変換位相制御ブロック１３から供給される読み出し制御信号により、必要なタイミングで間欠的に読み出される。読み出された画像データは、次の補間フィルタブロック１２に入り内部のシフトレジスタに順次記憶される。このシフトレジスタに記憶された各画像データは、変換位相制御ブロック１３から供給される変換制御フラグと位相係数を用いて後述の演算回路で演算処理され、新規の画像データとして生成される。新規に生成された画像データは、時間間隔が変更され画像データ数が拡大した変換信号として順次出力される。
【００１１】
次に図２を用いて前記補間フィルタブロック１２と変換位相制御ブロック１３の動作の詳細を説明する。まず、補間フィルタブロック１２の内部は、新規の画像データの生成に必要なタップ数分の段数ｋのシフトレジスタ１２１と、このタップ数と同数のｋ個の乗算部１２２と、この乗算部１２２の出力を合計する合算部１２３で構成されている。
入力画像データはシフトレジスタ１２１の最初のレジスタに順次入力され、シフトレジスタ１２１では変換位相制御ブロック１３から供給される変換制御フラグに応じて隣のレジスタに画像データがシフトしていく。こうして入力画像データはｋ個のレジスタを移動する。各レジスタからはタップが出ており、このタップを通して各レジスタの画像データの値が乗算部１２２内のｋ個の乗算回路に入力される。このｋ個の乗算回路１２２には後述する変換位相制御ブロック１３から夫々位相係数が供給され、ここで各画像データとの間で乗算が行われる。各乗算結果は次の合算部１２３に入り合計が算出され、この合算値が新規に生成された画像データの値である。
【００１２】
次に、変換位相制御ブロック１３の内部は、上記乗算部１２２に供給する位相係数を多数保有している位相係数テーブル１３１と、最適な位相係数を選択するための位相情報の作成やメモリ制御ブロック１１から必要なデータを読み出すための読み出し制御信号および補間フィルタブロック１２を制御する変換制御フラグなどを作成する変換位相制御回路１３２から構成されている。
【００１３】
ここで、新規に生成される画像データの位相について図３を用いて説明する。
今、変換元（入力）画像の単位時間（この場合、１水平ライン期間）あたりの画像データ数をａ、同じく変換後（出力）画像の画像データ数をｂとし、同図は夫々の画像データを左端から始まる図として示したものである。また同図では説明のため、両画像データの最初（左端）の位相は一致しているものとしている。
【００１４】
同図に示すように、変換元のサンプル点をS0からSa−１、変換後のサンプル点をD0からDb−１とすると、S0とD0のデータ位相が一致している場合には、実際は存在しないが存在するものと仮定したとき、変換元の（ａ+１）サンプル目のデータSaと変換後の（ｂ+１）サンプル目のデータDbはやはりデータ位相が一致することになる。このサンプリング構造図をもとに水平方向の距離をａ×ｂとすると、変換元のサンプル点間の距離はｂ、変換後のサンプル点間の距離はａで表すことができる。図３はそのように表したものである。
【００１５】
ここで求める位相は、変換後のサンプル点が変換元のサンプル点のどの位置に来るかということである。変換後のサンプル点は最も近い変換元サンプル点の２点の間にあり、変換後サンプル点の位相ｐは必ず０≦ｐ＜ｂという関係にある。そのとき基準となる変換元サンプル点は変換後のサンプル点に最も近い左側の変換元サンプル点となる。ｂという値はｂ＝２πという位相に相当し、２πという位相は、この場合次の基準サンプル点に対する位相０に相当する。
【００１６】
今、変換後の１サンプル目D0は変換元の１サンプル目S0に位相が一致している。この位置を０とする。ａとｂはａ＜ｂという関係にある。変換後の第２サンプル点D1は第１サンプル点D0からａという距離にあり、変換元の第１サンプル点S0に対してａという位相にある。これは、ａ＜ｂのため、変換元の第1サンプル点S0を基準としてａという位相が必要とする解である。
変換後の第３サンプル目D2はａ×２という位置にあり、変換元の第１サンプル点S0に対してａ×２という位相にある。このとき、ａ×２＜ｂであれば、変換元の第１サンプル点S0を基準としてａ×２という位相が必要とする解である。
もし、ａ×２≧ｂならば、その次の変換元の第２サンプル点からの位相（距離）を求め、その値は、ａ×２−ｂであり、０≦ａ×２−ｂ＜ｂとなり、変換元の第２サンプル点S1を基準としてａ×２−ｂという位相が必要とする解となる。
図３では、ａ×２＜ｂであるから、変換後の第３サンプル目D2の位相は、変換元の第１サンプル点S0を基準としてａ×２という位相が必要とする解である。変換後の第４サンプル目D3はａ×３という位置にあり、変換元の第１サンプル点S0に対してａ×３という位相にある。
もし、ａ×３＜ｂであれば、変換元の第１サンプル点S0を基準としてａ×３という位相が必要とする解であるが、図３では、ａ×３≧ｂであり、よって、その次の変換元の第２サンプル点S1からの位相（距離）を求め、その値は、ａ×３−ｂであり、０≦ａ×３−ｂ＜ｂとなり、変換元の第２サンプル点S１を基準としてａ×３−ｂという位相が必要とする解となる。
【００１７】
以降同様に、ある求めようとする変換後の第ｎ＋１サンプル点Dnの位置はａ×ｎとなり、この場合にDnが最も近い変換元のサンプル点SmとSm＋１の間にある場合、変換元の基準サンプル点をSmとし、その位相は（（ａ×ｎ）−（ｂ×ｍ））となる。ｍの値はａ×ｎからｂを減算していき、０≦ａ×ｎ−ｂ×ｑ＜ｂとなるｑから、ｍ＝ｑが求まる。
このようなアルゴリズムにより、変換後のサンプル点の位相とその変換元の基準サンプル点を算出決定していくことで任意の変換比に対応していくことが可能となる。
【００１８】
図４は、上記動作を実現する変換位相制御回路１３２の内部構成のブロック図である。
次にこの回路の動作を説明する。同図で、sta-2は１クロック幅のパルスで、変換処理のスタートのタイミングで発生する。まず変換処理のスタート時点でsta-2＝１ とし、Ａｘレジスタ４１に初期位相データを取り込む。最初のデータの位相はＡｘである。次の変換後データの現在の変換元データからの位相はＡｘ＋ａとなり、Ａｘ＋ａ＜ｂならば、変換制御フラグＦ２を０とし、次の変換元基準サンプル点として現在の変換元基準サンプル点をそのまま使用し、変換元データの更新はなく、次の変換後サンプル点の位相はＡｘ＋ａで確定し、位相データとしてこれをＡｘレジスタ４１に取り込み更新する。
Ａｘ＋ａ≧ｂならば、変換制御フラグＦ２を１とし、次の変換元基準サンプル点として変換元データを更新し、次の変換後サンプル点の位相はＡｘ＋ａ−ｂで確定し、Ａｘレジスタ４１を更新する。
【００１９】
これによりＡｘレジスタ４１には常にそのときの変換元基準サンプル点に対する変換後サンプル点の位相情報がはいる。同時にＡｘ＋ａ≧bなる判定回路にてＡｘ＋ａ≧ｂであれば次の位相が２π以上となることが予測され、変換元基準サンプル点を１サンプル更新し、Ａｘ＋ａ＜ｂであれば次の位相が２π未満となることが予測され、変換元基準サンプル点の更新はしない。つまり変換元基準サンプル点の更新を制御しつつ、基準サンプル点からの位相が０≦位相＜２πのときだけを抽出する回路として働く。
このように、変換位相制御回路は次の変換後データに対する変換元データの更新を位相判別回路４２の結果の変換制御フラグＦ２の値によって予測すると同時にSW2を切り替えて予測される次の位相データを演算し、次のクロックタイミングでＡｘレジスタ４１の値を更新するという動作を繰り返す。
位相データとなるＡｘレジスタ４１の値は、現在のＡｘ値より、次のＡｘ値と次の変換元基準サンプル点を予測し、
Ａｘ+ａ＜ｂ  ならば、
（次のＡｘ値）＜＝（現在のＡｘ値）＋ａ
とし、変換元基準サンプル点はそのまま。
Ａｘ＋ａ≧ｂ  ならば、
（次のＡｘ値）＜＝（現在のＡｘ値）＋ａ−ｂ
とし、変換元基準サンプル点を更新、
で求まる値でＡｘレジスタ４１の値を更新し、そして変換元基準サンプル点を制御していく。
位相丸め回路４３は、確定した位相データから実際に用意した位相係数テーブルを選択する位相情報に置き換える処理を実現する回路である。
【００２０】
次に、図５を用いて位相情報と変換制御フラグを得る処理フローチャートを説明する。
ａ＜ｂなる整数ａ、ｂに対し、変換比はｂ／ａである。ここの処理は変換後のデータの転送レートの１ステップ単位でＡｘレジスタ４１の値を更新する。
まず処理スタート時点でＡｘレジスタ４１に初期位相データを設定する。この値が変換後の最初のデータ位相を決定する。
以降は各ステップ毎に、Ａｘ＋ａ≧ｂ  ならば、計算式（Ａｘ＋ａ−ｂ）の値でＡｘレジスタ４１を更新し、Ａｘ＋ａ＜ｂ  ならば、計算式（Ａｘ＋ａ）の値でＡｘレジスタ４１を更新する。
【００２１】
Ａｘレジスタ４１の内容は、注目する変換元データを基準とする次の変換後データの位相を意味する。そして、Ａｘ＋ａ≧ｂという条件を満たす時が、そのままでは次の位相が２π以上になるため、次の基準となる変換元データを更新することを予測する。Ａｘ＋ａ＜ｂという状態は、次の位相が２π未満であるため、次のステップで必要な基準となる変換元データは現在の変換元データのままでよいことを予測している。
このような処理フローにより、Ａｘ＋ａ≧ｂという条件を満たす場合、次のステップで変換元データを更新するよう変換制御フラグＦ２を生成し、更新される変換元データを基準とした位相を、Ａｘ+ａからｂを減算した値を次のＡｘレジスタ４１の値とし、次の変換後データの位相データとする。
Ａｘ＋ａ＜ｂという条件では、次のステップで変換元データを更新する必要はなく、Ｆ２＝０とし、現在の変換元データを基準とした位相であるＡｘ＋ａの値を次のＡｘレジスタ４１の値とし、次の変換後データの位相データとする。
【００２２】
得られた位相データは0からｂ−１の間の整数であり、Ａｘの値をｂ＝２πで換算したものが実際の位相情報となる。実施例では、位相係数テーブルを制御するため、０から２πの間の位相を何種類用意するかに合わせて位相丸め処理が必要である。今、０から２πの間の位相をｎ相に分割する場合、0相から（ｎ−１）相のｎ種類の係数テーブルが用意されている。得られた位相データＡｘから位相は２π×（Ａｘ／ｂ）、位相の相数である整数ｎを用いると、ｍを０≦ｍ≦ｎ−１の整数、δｍを０≦δｍ＜１の少数部として、その位相は２π×（（ｍ＋δｍ）／ｎ）で表すことができる。
２π×（Ａｘ／ｂ）＝２π×（（ｍ＋δｍ）／ｎ）
より
（Ａｘ／ｂ）＝（（ｍ＋δｍ）／ｎ）
ｍ＝ＩＮＴ（（Ａｘ／ｂ）×ｎ）
δｍ＝ＭＯＤ（（Ａｘ／ｂ）×ｎ、ｎ）
こうして得られる（ｍ＋δｍ）を切り捨て、あるいは四捨五入等の丸め処理により、（ｍ＋δｍ）→  ｍ’を算出し、0相から（ｎ−１）相のｎ種類の係数テーブルからｍ’相の係数テーブルを選択する。
ここで、ｍ＝ｎ−１、０．５≦δｍ＜１  では四捨五入によりｍ’＝ｎとなる。この場合、現在の変換元データを基準とする位相が２πとなり、これは次の変換元データを基準とする位相が０であることを意味するため、そのための補正が必要となる。
この補正は、位相データを保存するＡｘレジスタ４１の値にあらかじめ１／（２ｎ）の位相補正値を加算しておくことで、後段の位相丸め回路４３では少数部を切り捨てるだけで、最も相応しい位相係数テーブルを選択することができる。
【００２３】
次に、図６、図７、図８及び図９により初期位相０、ａ＝720、ｂ＝1920と設定した場合の変換位相制御回路１３２の動作について説明する。
図９は位相制御の動作説明図である。まずsta-2で変換処理がスタートする。
ステップ０で、変換後データD0に対する位相データＡｘが０、基準変換元データはS0である。このときＡｘ＋ａ＝720＜ｂであり、次のステップ１では、変換元データの更新なし、位相データは720と判定する。
ステップ１はＡｘ＝720で、変換後データD1に対する基準変換元データはS0、位相データは720である。このとき、Ａｘ＋ａ＝1440＜ｂであり、次のステップ２では、変換元データの更新なし、位相データは1440と判定する。
ステップ２はＡｘ＝1440で、変換後データD2に対する基準変換元データはS0、位相データは1440である。このとき、Ａｘ＋ａ＝2160≧ｂであり、次のステップ３では、変換元データを更新し、位相データは240と判定する。
ステップ３はＡｘ＝240で、変換後データD3に対する基準変換元データはS１、位相データは240である。以降同様な動作を繰り返す。
【００２４】
図８は、演算用シフトレジスタが図７に示すように４タップとした場合のメモリ制御ブロック１１内のメモリ読み出し制御を含めた処理タイミングを表している。この場合、メモリから読み出したデータがシフトレジスタ内の変換元基準データタップ位置T3までの遅延は３クロック遅延する。
sta-１でメモリからの読み出しがスタートし、順次S0、S1、S2とメモリからデータが読み出され、演算用シフトレジスタにシフト入力されていく。３クロック遅延後のsta-2で変換処理がスタートする。この動作は前記説明したとおりである。各タップのデータタイミングをT1、T2、T3、T4に示している。演算用シフトレジスタのデータシフトイネーブルＦ２は変換制御フラグＦ２で制御する。そして、メモリ読み出しアドレスイネーブルＦ１はデータシフトイネーブルＦ２を１クロック早めたタイミングで制御することでメモリから必要なデータの読み出しを行う。
【００２５】
図８のタイミング図は補間フィルタ演算を行うシフトレジスタのタップ数により調整する必要がある。例えば、ｋタップ＝２×ｊタップとしたとき、メモリから読み出したデータがシフトレジスタ内の変換元基準データタップ位置まで移動する遅延量はｊ+1クロックである。この時の動作タイミングはsta-１でメモリからの読み出しをスタートさせた後、ｊ+1クロック遅延したsta-２を発生させ、ｊ+1クロック遅延して変換処理をスタートさせる。各タップは図７の構成で、T1、T2、…、Ｔj、T(ｊ+1)、…、T(２ｊ)とした場合、変換元基準データはT(ｊ+1)の位置に存在するデータとなる。
【００２６】
以上詳細に説明したように、本発明による画像変換装置は、変換元の画像データのデータ数と変換後の画像データのデータ数の２数値を設定することで、最適位相の画像データを生成することができる。又、この２数値はデータ数そのものではなく整数比を採った数値でもよいことはこれまでの説明から明らかである。例えば、実施例の数値を当てはめると720対1920は３対８であるからａ＝３、ｂ＝８と設定しても良い。
【００２７】
また、上記実施例では画像データとして水平ラインの画素データを例に説明しているが、本発明の構成はこれに限ることなく、例えば垂直方向の１ラインを１画像データとして扱ってライン数を拡大する画像変換装置として構成することも可能である。この場合、図２に示す補間フィルタブロック１２のシフトレジスタ１２１は、各レジスタが１ラインメモリによって構成されていて、ラインデータ単位でデータを順次シフトするシフトレジスタ動作をしており、次の乗算部１２２は各シフトレジスタに記憶されている水平方向が同じ位置の画素データを使って乗算するようにする。
又、図１のメモリ制御ブロック１１の各メモリはすべてラインメモリによるメモリに置き換えて構成すればよい。このとき変換位相制御ブロック１３の動作は前記実施例と同様に１画像データにつき１処理のアルゴリズムでよいことになる。
【００２８】
また、本発明の画像変換装置では、変換後の画像データ数ｂを任意に可変することにより特殊な画面操作も可能となる。図１０に示すのは上記実施例と同じ水平方向の画像の拡大に応用した変形の一例で、変換前の画像データ数ａという値に対して変換後の画像データ数ｂの設定をｂｉ〜ｂｊと１ライン毎に変換比を変更していくことにより、リアルタイム画像での画面内の水平変形が可能となる状態を表したものである。
同様に、垂直方向のライン数の拡大のときにも変換比を変更していくことで画面内の垂直変形が可能となるものである。
【図面の簡単な説明】
【００２９】
【図１】本発明による画像変換装置の構成を示すブロック図である。
【図２】補間フィルタブロックと変換位相制御ブロックの詳細ブロック図である。
【図３】新規に生成される画像データの位相関係を説明する図である。
【図４】変換位相制御回路の内部構成のブロック図である。
【図５】変換位相制御回路の動作を説明するフローチャートである。
【図６】新規に生成される画像データの位相関係の一例を説明する図である。
【図７】シフトレジスタの一例を示す構成図である。
【図８】新規に生成される画像データの位相関係の一例を説明する第２の図である。
【図９】新規に生成される画像データの位相関係の一例を説明する第３の図である。
【図１０】本発明による画像変換装置の応用例を説明する図である。
【符号の説明】
【００３０】
１１  メモリ制御ブロック
１２  補間フィルタブロック
１３  変換位相制御ブロック
４１  Ａｘレジスタ
４２  位相判定回路
４３  位相丸め回路
１２１  シフトレジスタ
１２２  乗算部
１２３  合算部
１３１  位相係数テーブル
１３２  変換位相制御回路
【図１】
2006108839.tif 000003
【図２】
2006108839.tif 000004
【図３】
2006108839.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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