(57)【要約】【課題】電力切断保護回路を制御するための回路及び方法。【解決手段】電力切断保護制御回路及び方法。メモリペア及び選択回路を設ける。メモリペアはその第１及び第２記憶素子のそれぞれの記憶入力で使用可能になるデータを格納し、その格納されたデータをそれぞれの記憶出力に供給する。メモリペアには第１及び第２記憶素子のうちの一つの出力をスイッチの第１制御状態に対応するようにさせ、第１及び第２記憶素子の他方をスイッチの第２制御状態に対応するようにさせる極性選択入力がある。選択回路は入力がメモリペアのそれぞれの記憶出力に接続され、出力がスイッチを制御するためにスイッチの制御線に接続されている。選択回路の選択線は、第１及び第２記憶素子の記憶出力の一方又は他方を選択するために、入力間で選択する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
周辺装置に接続され、ホストによって制御されるグラフィックスコントローラであって、前記グラフィックスコントローラは、周辺装置から受け取った信号の電圧レベルをグラフィックスコントローラ内で信号を処理するのに適した別の電圧レベルにシフトさせるためのレベルシフタと、そのレベルシフタと接地との間の電流経路内のスイッチとを含み、そのスイッチはその第１制御状態でオンにそして第２制御状態でオフになり、前記グラフィックスコントローラはさらに電力切断制御回路を含んで構成されており、該電力切断制御回路は、
その第１及び第２記憶素子のそれぞれの記憶入力で使用可能になるデータを格納し、その格納された前記当該データを前記第１及び第２記憶素子のそれぞれの記憶出力に供給するメモリペアであって、前記第１及び第２記憶素子のうちの一方の記憶データ出力をスイッチの第１制御状態に対応するようにさせ、前記第１及び第２記憶素子の他方の記憶データ出力をスイッチの第２制御状態に対応するようにさせる極性選択入力を有するメモリペアと、
前記メモリペアのそれぞれの記憶出力に接続された入力と、スイッチを制御するためのスイッチの制御線に接続された出力と、前記第１及び第２記憶素子の記憶出力のうちの一方又は他方を選択するために前記入力間で選択するための選択線とを有する第１選択回路を含む、グラフィックスコントローラ。
【請求項２】
前記第１及び第２記憶素子はそれぞれデータラッチからなる、請求項１に記載のグラフィックスコントローラ。
【請求項３】
前記メモリペアの前記極性選択入力はグラフィックスコントローラをリセットするためのグラフィックスコントローラ内の累積リセット信号に応答し、前記第１選択回路は周辺装置への電力がオフになるとスイッチの第１制御状態に対応する前記記憶素子の記憶出力の一つを選択するように構成されている、請求項１に記載のグラフィックスコントローラ。
【請求項４】
前記第１選択回路は、周辺装置への電力がオンになると、スイッチの第２制御状態に対応する前記記憶素子の記憶出力の一つを選択するように構成されている、請求項３に記載のグラフィックスコントローラ。
【請求項５】
前記累積リセット信号はグラフィックスコントローラによって内部的にアサートされる、請求項３に記載のグラフィックスコントローラ。
【請求項６】
グラフィックスコントローラはホストとインタフェースをとるためのホストインタフェースを含み、回路はさらにリセットビットをラッチするためのリセットビットラッチと前記累積リセット信号を生成するための論理回路とを備え、当該論理回路は内部リセット信号を受け取るための入力と前記リセットビットを受け取るための入力とを有し、前記累積リセット信号は前記内部リセット信号及び前記リセットビットのうちのどちらかがアサートされると前記論理回路によってアサートされる、請求項５に記載のグラフィックスコントローラ。
【請求項７】
グラフィックスコントローラの端子を介してホストに接続されたリセット線をさらに備え、当該リセット線はハードウェアリセット信号を送信するためのものであり、前記論理回路は前記ハードウェアリセット信号を受け取るための入力を有し、前記累積リセット信号は、前記内部リセット信号、前記ソフトウェアリセットビット、及び前記ハードウェアリセット信号のうちのどれかがアサートされると前記論理回路によってアサートされる、請求項６に記載のグラフィックスコントローラ。
【請求項８】
グラフィックスコントローラは、前記ホストとインタフェースをとり、前記ホストからデータを受け取り、そのデータを前記ラッチペアに送るためのホストインタフェースを含んで構成されている、請求項１に記載のグラフィックスコントローラ。
【請求項９】
グラフィックスコントローラはホストインタフェースを含んで構成され、回路はさらに第２選択回路が前記第１選択回路の前記出力とスイッチとの間に挿入されており、当該第２選択回路は前記メモリペアにそれぞれ接続された入力とハードウェア制御回路と前記入力間で選択するための選択線とを有し、回路はさらに前記第２選択回路の選択線を制御するためのハードウェア制御ビットをラッチするためのハードウェア制御ラッチを備え、前記ハードウェア制御回路は周辺装置への電力がオンかオフかを示す表示（indication）を受け取るように構成されている、請求項１に記載のグラフィックスコントローラ。
【請求項１０】
前記ハードウェア制御回路は、ハードウェア極性ビットをラッチするためのハードウェア極性ラッチを備えると共に、前記表示及びラッチされた前記ハードウェア極性ビットを受け取り、前記表示と前記ハードウェア極性ビットとの排他的論理和形成結果に従ってスイッチをその制御状態の一つに駆動するための出力を供給するための第１論理回路を備える、請求項９に記載のグラフィックスコントローラ。
【請求項１１】
前記第１及び第２記憶素子はそれぞれデータラッチからなる、請求項１０に記載のグラフィックスコントローラ。
【請求項１２】
前記メモリペアの前記極性選択入力はグラフィックスコントローラをリセットするためのグラフィックスコントローラ内の累積リセット信号に応答し、前記第１選択回路は周辺装置への電力がオフになるとスイッチの第１制御状態に対応する前記記憶素子の記憶出力の一つを選択するように構成されている、請求項１０に記載のグラフィックスコントローラ。
【請求項１３】
前記第１選択回路は、周辺装置への電力がオンになるとスイッチの第２制御状態に対応する前記記憶素子の記憶出力の一つを選択するように構成されている、請求項１２に記載のグラフィックスコントローラ。
【請求項１４】
前記累積リセット信号はグラフィックスコントローラによって内部的にアサートされる、請求項１３に記載のグラフィックスコントローラ。
【請求項１５】
グラフィックスコントローラはホストとインタフェースをとるためのホストインタフェースを含み、回路はさらにリセットビットをラッチするためのリセットビットラッチと前記累積リセット信号を生成するための第２論理回路とを備え、当該第２論理回路は内部リセット信号を受け取るための入力と前記リセットビットを受け取るための入力とを有し、前記累積リセット信号は前記内部リセット信号及び前記リセットビットのうちのどちらかがアサートされると前記第２論理回路によってアサートされる、請求項１５に記載のグラフィックスコントローラ。
【請求項１６】
グラフィックスコントローラの端子を介してホストに接続されたリセット線をさらに備え、当該リセット線はハードウェアリセット信号を送るためのものであり、前記第２論理回路は前記ハードウェアリセット信号を受け取るための入力を有し、前記累積リセット信号は、前記内部リセット信号、前記ソフトウェアリセットビット、及び前記ハードウェアリセット信号のうちのどれかがアサートされると前記第２論理回路によってアサートされる、請求項１５に記載のグラフィックスコントローラ。
【請求項１７】
グラフィックスコントローラは前記ラッチペアにデータを送るためにホストインタフェースを含んで構成されている、請求項１６に記載のグラフィックスコントローラ。
【請求項１８】
ホストと、周辺装置と、前記ホストによって制御され前記周辺装置に接続されたグラフィックスコントローラとを備えるシステムであって、
前記グラフィックスコントローラは、周辺装置から受け取った信号の電圧レベルをグラフィックスコントローラ内で信号を処理するのに適した別の電圧レベルにシフトさせるためのレベルシフタと、そのレベルシフタと接地との間の電流経路内のスイッチとを含み、スイッチはその第１制御状態でオンにそして第２制御状態でオフになり、前記グラフィックスコントローラはさらに電力切断制御回路を含んで構成され、
該電力切断制御回路は、
第１及び第２記憶素子のそれぞれの記憶入力で使用可能になるデータを格納し、その格納された前記当該データを第１及び第２記憶素子のそれぞれの記憶出力に供給するためのメモリペアであって、前記第１及び第２記憶素子のうちの一方の記憶データ出力をスイッチの第１制御状態に対応するようにさせ、前記第１及び第２記憶素子の他方の記憶データ出力をスイッチの第２制御状態に対応するようにさせる極性選択入力を有するメモリペアと、
前記メモリペアのそれぞれの記憶出力に接続された入力と、スイッチを制御するためのスイッチの制御線に接続された出力と、前記第１及び第２記憶素子の記憶出力のうちの一方又は他方を選択するために前記入力間で選択するための選択線とを有する第１選択回路を備える、システム。
【請求項１９】
前記第１及び第２記憶素子はそれぞれデータラッチからなる、請求項１８に記載のシステム。
【請求項２０】
前記メモリペアの前記極性選択入力は前記グラフィックスコントローラをリセットするためのグラフィックスコントローラ内の累積リセット信号に応答し、前記第１選択回路は周辺装置への電力がオフになると前記スイッチの前記第１制御状態に対応する前記記憶素子の記憶出力の一つを選択するように構成されている、請求項１８に記載のシステム。
【請求項２１】
前記第１選択回路は、周辺装置への電力がオンになると前記スイッチの前記第２制御状態に対応する前記記憶素子の記憶出力の一つを選択するように構成されている、請求項２０に記載のシステム。
【請求項２２】
前記累積リセット信号は前記グラフィックスコントローラによって内部的にアサートされる、請求項２０に記載のシステム。
【請求項２３】
前記グラフィックスコントローラにはホストインタフェースがあり、前記電力切断保護制御回路はさらにリセットビットをラッチするためのリセットビットラッチと前記累積リセット信号を生成するための論理回路とを備え、当該論理回路は内部リセット信号を受け取るための入力と前記リセットビットを受け取るための入力とを有し、前記累積リセット信号は前記内部リセット信号及び前記リセットビットのうちのどちらかがアサートされると前記論理回路によってアサートされる、請求項２２に記載のシステム。
【請求項２４】
前記グラフィックスコントローラはその端子を介して前記ホストに接続されたリセット線をさらに備え、当該リセット線は前記ホストからハードウェアリセット信号を送るためのものであり、前記論理回路は前記ハードウェアリセット信号を受け取るための入力を有し、前記累積リセット信号は前記内部リセット信号、前記ソフトウェアリセットビット、及び前記ハードウェアリセット信号のうちのどれかがアサートされると前記論理回路によってアサートされる、請求項２３に記載のシステム。
【請求項２５】
前記グラフィックスコントローラは、前記ホストとインタフェースをとり、前記ホストからデータを受け取り、そしてデータを前記ラッチペアに送るためのホストインタフェースを含んで構成されている、請求項１８に記載のシステム。
【請求項２６】
前記グラフィックスコントローラは前記ホストとインタフェースをとるためのホストインタフェースを含んで構成され、前記電力切断保護制御回路はさらに前記第１選択回路の前記出力とスイッチとの間に挿入された第２選択回路を備えており、当該第２選択回路は前記メモリペアにそれぞれ接続された入力とハードウェア制御回路と前記入力間で選択するための選択線とを有し、前記電力切断保護制御回路はさらに前記第２選択回路の選択線を制御するためのハードウェア制御ビットをラッチするためのハードウェア制御ラッチを備え、前記ハードウェア制御回路は周辺装置への電力がオンかオフかを示す表示を受け取るように構成されている、請求項１８に記載のシステム。
【請求項２７】
前記ハードウェア制御回路は、ハードウェア極性ビットをラッチするためのハードウェア極性ラッチと、前記表示及びラッチされた前記ハードウェア極性ビットを受け取り、前記表示及び前記ハードウェア極性ビットの排他的論理和形成結果に従ってスイッチをその制御状態の一つに駆動するための出力を供給するための第１論理回路とを備える、請求項２６に記載のシステム。
【請求項２８】
前記第１及び第２記憶素子はそれぞれデータラッチからなる、請求項２７に記載のシステム。
【請求項２９】
前記メモリペアの前記極性選択入力は前記グラフィックスコントローラをリセットするための前記グラフィックスコントローラ内の累積リセット信号に応答し、前記第１選択回路は前記周辺装置への電力がオフになるとスイッチの第１制御状態に対応する前記記憶素子の記憶出力の一つを選択するように構成されている、請求項２７に記載のシステム。
【請求項３０】
前記第１選択回路は前記周辺装置への電力がオンになるとスイッチの第２制御状態に対応する前記記憶素子の記憶出力の一つを選択するように構成されている、請求項２９に記載のシステム。
【請求項３１】
前記累積リセット信号は前記グラフィックスコントローラによって内部的にアサートされる、請求項３１に記載のシステム。
【請求項３２】
前記グラフィックスコントローラは前記ホストとインタフェースをとるためのホストインタフェースを含み、前記電力切断保護制御回路はさらにリセットビットをラッチするためのリセットビットラッチと前記累積リセット信号を生成するための第２論理回路とを備え、当該第２論理回路は内部リセット信号を受け取るための入力と前記リセットビットを受け取るための入力とを有し、前記累積リセット信号は前記内部リセット信号及び前記リセットビットのうちのどちらかがアサートされると前記第２論理回路によってアサートされる、請求項３１に記載のシステム。
【請求項３３】
前記グラフィックスコントローラはさらにその端子を介して前記ホストに接続されたリセット線をさらに備え、当該リセット線はハードウェアリセット信号を送るためのものであり、前記第２論理回路は前記ハードウェアリセット信号を受け取るための入力を有し、前記累積リセット信号は、前記内部リセット信号、前記ソフトウェアリセットビット、及び前記ハードウェアリセット信号のうちのどれかがアサートされると、前記第２論理回路によってアサートされる、請求項３２に記載のシステム。
【請求項３４】
前記グラフィックスコントローラは、前記ホストとインタフェースをとり、前記ホストからデータを受け取り、データを前記ラッチペアに送るためのホストインタフェースを含んで構成されている、請求項３３に記載のシステム。
【請求項３５】
周辺装置に接続され、ホストによって制御されるグラフィックスコントローラを含んで構成されたシステムにおける、周辺装置への電力の切断を制御するための方法であって、
前記グラフィックスコントローラは、周辺装置から受け取った信号の電圧レベルをグラフィックスコントローラ内で信号を処理するのに適した別の電圧レベルにシフトさせるためのレベルシフタと、該レベルシフタと接地との間の電流経路内のスイッチとを含み、該スイッチはその第１制御状態でオンにそして第２制御状態でオフになり、前記グラフィックスコントローラはさらに第１及び第２メモリからなるメモリペアを含んで構成され、
周辺装置への電力の切断を制御するための方法は、
極性の表示を提供するステップと、
グラフィックスコントローラをリセットするステップと、
グラフィックスコントローラをリセットする前記ステップに応じてメモリペアの第１メモリに第１制御状態に対応する第１表示を格納するステップと、
グラフィックスコントローラをリセットする前記ステップに応じてメモリペアの第２メモリに第２制御状態に対応する第２表示を格納するステップと、
前記極性表示に従って第１及び第２メモリのうちの一つの出力を選択するステップと、
選択された前記出力に従ってスイッチを駆動するステップとを有する方法。
【請求項３６】
周辺装置への電力をオフにし、グラフィックスコントローラをリセットする前記ステップよりも前にスイッチを閉じるステップをさらに有する、請求項３５に記載の方法。
【請求項３７】
前記メモリペアの前記第１メモリ並びに第２メモリに第３表示を格納することにより、スイッチを閉じる前記ステップの後に周辺装置への電力をオンにし、その後スイッチを開くステップをさらに有する、請求項３６に記載の方法。
【請求項３８】
周辺装置への電力がオンであることを示すホストからの第１表示を受け取り、ある所定の極性を示す第２表示を受け取り、そして前記第１及び第２表示の排他的論理和を形成することにより、スイッチを閉じる前記ステップの後に周辺装置への電力をオンにし、その後スイッチを開くステップをさらに有する、請求項３６に記載の方法。
【請求項３９】
周辺装置に接続され、ホストによって制御されるグラフィックスコントローラを含んで構成されたシステムにおける、周辺装置への電力の切断を制御するための方法を実行するべく機械で実行可能な命令プログラムを含んだ機械可読媒体であって、
前記グラフィックスコントローラは、周辺装置から受け取った信号の電圧レベルをグラフィックスコントローラ内で信号を処理するのに適した別の電圧レベルにシフトさせるためのレベルシフタと、該レベルシフタと接地との間の電流経路内のスイッチとを含み、該スイッチはその第１制御状態でオンにそして第２制御状態でオフになり、前記グラフィックスコントローラはさらに第１及び第２メモリからなるメモリペアを含んで構成され、極性表示を提供し、前記グラフィックスコントローラをリセットし、前記スイッチを駆動してなる周辺装置への電力の切断を制御するための方法を実行するために、
前記グラフィックスコントローラをリセットする前記ステップに応じて第１制御状態に対応する第１表示をメモリペアの第１メモリに格納させるステップと、
前記グラフィックスコントローラをリセットする前記ステップに応じて第２制御状態に対応する第２表示をメモリペアの第１メモリに格納させるステップと、
前記極性表示に従って第１及び第２メモリのうちの一つの出力を選択するステップとをさらに有し、スイッチを駆動するステップは選択された前記出力に従って実行される、方法を実行するべく機械で実行可能な命令プログラムを含んだ機械可読媒体。
【請求項４０】
方法はさらに、周辺装置への電力をオフにし、グラフィックスコントローラをリセットするステップよりも前にスイッチを閉じ、スイッチを閉じる前記ステップの後に周辺装置への電力をオンにし、その後スイッチを開けるステップをさらに有し、方法の更なるステップは、前記メモリペアの前記第１メモリ並びに第２メモリに第３表示を格納させることからなり、スイッチを開く前記ステップは当該第３表示に従って実行される、請求項３９に記載の媒体。
【請求項４１】
方法はさらに、周辺装置への電力をオフにし、グラフィックスコントローラをリセットするステップよりも前にスイッチを閉じ、スイッチを閉じる前記ステップの後に周辺装置への電力をオンにし、その後スイッチを開けるステップをさらに有し、方法の更なるステップは、周辺装置への電力がオンになっていることを示すホストからの第１表示を受け取り、ある所定の極性を示す第２表示を受け取り、前記第１及び第２表示の排他的論理和を形成することからなる、請求項３９に記載の媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にグラフィックスコントローラ及び周辺装置を含んで構成されたシステムで使用するための電力切断保護回路を制御するための回路及び方法に関する。より具体的には、周辺装置及びグラフィックスコントローラに共通に供給される電力の損失に起因するダメージからグラフィックスコントローラを守るためのそうした回路及び方法に関する発明である。
【背景技術】
【０００２】
グラフィックスディスプレイシステムは、一般に、LCDパネルなどグラフィックス表示装置とホストCPUとの間にグラフィックスコントローラチップを用いている。概して、そうしたシステムは一つ以上の周辺装置も含んでいる。例えば、携帯電話では、カメラ周辺装置をグラフィックスコントローラに接続するのがますます一般的になってきている。カメラもホストCPUも対応する画像データ集合を供給する機能を有する。グラフィックスコントローラは、表示装置に供給するためのデータ集合間で選択することも、或いは表示装置に供給するために一つのデータ集合をもう一つのデータ集合の上にオーバーレイすることもできる。
【０００３】
周辺装置がカメラの場合、グラフィックスコントローラは周辺装置から画像データを受け取る。もしくは、データを周辺装置に供給することも可能である。どちらにしても、普通はグラフィックスコントローラと周辺装置とは異なる電圧レベルで電力供給されるから、グラフィックスコントローラと周辺装置との間で交換されるデータは、一般的に、レベルシフトされなければならない。そのために、グラフィックスコントローラには、例えば、パラレルデータバスのビット毎にレベルシフタが設けられる。レベルシフタは一般的にCMOS技術で形成される。
【０００４】
グラフィックスコントローラには各レベルシフタの片側に電力を供給するために周辺装置から電力を受け取るための端子がある一方、内部で、グラフィックスコントローラが使用する電力は各レベルシフタの他方の側に供給される。周辺装置からの電力がオンになっている限り、レベルシフタは正常に機能する。
【０００５】
それに対して、グラフィックスコントローラは電力がオンのままの状態で、周辺装置の電力がオフになった場合には、CMOSのラッチアップが原因でレベルシフタにダメージが生じる。それでも、例えば、周辺装置から受け取った画像を処理しているときの電力消費を減らすために、グラフィックスコントローラの電力がオンになっている間に周辺装置の電力をオフにすることが好ましい場合が多い。
【０００６】
この問題は、グラフィックスコントローラに電力切断保護回路を設けることで解決されてきた。電力切断保護回路は、ホストCPUが周辺装置をオフにするのと実質的に同時にホストCPUが書きこむレジスタを含んで構成された別の回路によって制御される。レベルシフタを接地に接続しているそれぞれのMOSFETをオンにするのにレジスタの内容を使用する。こうすると、周辺装置からの電力が切断されたときレベルシフタのCMOSラッチアップを防ぐことができる。
【０００７】
この問題解決法は完全とはいえない。周辺装置の電力がオフになるとグラフィックスコントローラがリセットされる場合には、MOSFETが再びオフになってしまうためにレジスタの内容が失われるので、レベルシフタは切断回路が解決するはずだった問題に直面する。
【０００８】
【特許文献１】米国特許第6,101,600号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
それゆえに、先行技術で提供されてきた保護よりも一層ロバストな保護を提供できる電力切断保護回路を制御するための回路及び方法に対するニーズがある。
【課題を解決するための手段】
【００１０】
グラフィックスコントローラで使用するための、本発明による好適な電力切断保護制御回路及び方法を開示している。グラフィックスコントローラは周辺装置に接続され、ホストによって制御される。グラフィックスコントローラは、周辺装置から受け取った信号の電圧レベルをグラフィックスコントローラで信号を処理するのに適した別の電圧レベルにシフトするためのレベルシフタを含んで構成されている。レベルシフタと接地との間の電流経路にスイッチが設けられている。このスイッチは、スイッチのそれぞれの第１及び第２制御状態でオン又はオフである。
【００１１】
好適な電力切断制御回路はメモリペアと選択回路とを含んで構成される。メモリペアは、ペアの第１及び第２記憶素子のそれぞれの記憶入力で使用可能になるデータを格納し、その格納したデータをそれぞれの記憶出力に供給する。メモリペアは、第１及び第２記憶素子のうちの一方の記憶データ出力をスイッチの第１制御状態に対応させ、他方の記憶データ出力をスイッチの第２制御状態に対応させるようにする極性選択入力を有している。選択回路は入力がメモリペアのそれぞれの記憶出力に接続され、出力がスイッチを制御するためのスイッチの制御線に接続されている。選択回路の選択線は、第１及び第２記憶素子の記憶出力の一方又は他方を選択するために、入力間で選択する。
【００１２】
対応する方法及び媒体も開示している。
【００１３】
本章で述べた概要は、図面及び詳細な説明の中で何を説明しているかを大まかに判定する手段として提供しているのであって、発明の範囲を限定するつもりはないことを理解するべきである。本発明の目的、特徴、作用効果については、添付の図面と共に以下に述べる詳細な説明を考慮すれば容易に理解できるだろう。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面に基づいて説明する。
【００１５】
図１に示すのは、グラフィックスコントローラ１２、カメラなど周辺装置１４、ホストCPU１６、安定化電源１８、及びLCDパネルなどグラフィックス表示装置２０を有する典型的な電子コンピューティング及び表示システム１０の電力切断保護回路８を制御するための先行技術による回路である。グラフィックスコントローラは、一般的に、画像データを組み合わせてコンポジットにするために、カメラ及びCPUから流れてくる画像データを管理し、そのコンポジットデータを表示装置に供給する。ホストCPU１６はグラフィックスコントローラ内のホストインタフェース２４を介してグラフィックスコントローラ１２と通信する。
【００１６】
本発明の好適な文脈であるシステム１０は構成要素８及び１２〜２０で形成されているが、システムの動作の仕方及びシステムの具体的な形は大きく異なって構わない。例えば、ホストはコンピュータ又はCPU以外の何かで構わないし、グラフィックス表示装置が不要になるように発明の電力切断制御回路及び方法をグラフィックスコントローラ以外のデバイスやチップに実施しても構わない。また、周辺装置はカメラ以外の何かで構わない。
【００１７】
Nは一般的に８であるとして、周辺装置１４は幾つかのデータ線D1 - DNを備える。電源はグラフィックスコントローラ１２及び周辺装置１４それぞれに電力供給するための２つの電源出力VGとVPを備える。データ線D毎にレベルシフタがあると考えるとして、２つの電圧は各々レベルシフタ２２1及び２２Nのそれぞれの側に供給される。レベルシフタは内部処理するためにグラフィックスコントローラにレベルシフトされたデータを供給する。しかしながら、制御信号又はその他の信号をシフトするためにもレベルシフタを使用して構わない。
【００１８】
スイッチS1〜SNを制御するためにレジスタ"R"がグラフィックスコントローラに備えられている。スイッチは閉じた状態のときそれぞれのレベルシフタ２２を接地に接続する。スイッチSは電力切断保護回路の役目を果たす。スイッチは普通はMOSFETだけれども、任意の所望する技術のもので構わない。
【００１９】
ホストCPU１６は、典型的にはMOSFETのスイッチ２６を用いて周辺装置だけでなくグラフィックスコントローラ１２にも供給される電力VPを制御する。CPUはスイッチ２６を先ずオフにし、その後、"1"をレジスタ"R"に書き込むようホストインタフェース２４にコマンドを出す。レジスタ"R"の出力はバッファ２８に接続されている。バッファ２８はスイッチSを制御するための信号を駆動する。"1"がレジスタ"R"に格納されることにより、バッファ２８はスイッチSをオンにする信号を駆動する。
【００２０】
CPU１６は、リセット線３０を起動することによって、いつでもリセットするようグラフィックスコントローラ１２に命令することができる。しかしながら、グラフィックスコントローラがリセットされると、レジスタ"R"の内容が失われる。つまり、"1"は"0"で置き換えられる。これがスイッチSをオフにするので、レベルシフタ２２に大電流が生じる。これは電力を消費してCMOSラッチアップを引き起こすことがある。
【００２１】
この問題は、レジスタ"R"に（"1"の代わりに）"0"を格納するとスイッチ"S"がオンになるようにグラフィックスコントローラを修正変更して回避できると先ず考えるかもしれない。このシナリオでは、CPUがスイッチ２６をオフにして、レジスタ"R"に"0"を書き込むようホストインタフェース２４にコマンドを出し、スイッチ"S"をオンにする。そうすると、周辺装置への電力がオフになっている間にグラフィックスコントローラがリセットされた場合には、レジスタ"R"の内容は"0"のままで、スイッチSはオンのままである。
【００２２】
しかし、この「解決法」は一つの問題を生む。先のシナリオを続けると、CPUはスイッチ２６をオンにし、レジスタ"R"に"1"を書き込むようホストインタフェース２４にコマンドを出して、スイッチ"S"をオフにする。周辺装置がオンになっているときにスイッチ"S"はオフになるのが望ましい。しかしながら、周辺装置への電力がオンになっている間にグラフィックスコントローラがリセットされると、レジスタRの内容が"0"になって、スイッチ"S"をオンにする。周辺装置がオンになっている時にスイッチ"S"もオンになると、レベルシフタに大電流を生じさせることがあり、電力を消費してCMOSラッチアップを引き起こす可能性がある。
【００２３】
図２に示すのは、本発明による、電子コンピューティング及び表示システム３０のための好適な電力切断保護制御回路５０である。システム３０はグラフィックスコントローラ３２を含んで構成されている。システム３０には、周辺装置１４、CPU１６、電源１８、及びグラフィックス表示装置２０も含まれている。これらの構成要素は上に説明したものと同じでも構わない。さらに、グラフィックスコントローラ３２はレベルシフタ２２1及び２２Nを含み、各シフタには電力切断保護回路の機能を果たすスイッチ"S"がある。好適な回路５０は切断保護回路S1〜SNのハードウェア制御又はソフトウェア制御どちらにも対応できる。
【００２４】
周辺装置１４は、一般的に、データのビットをグラフィックスコントローラに並列で送るための幾つかのデータ線D1〜DNを備えている。しかしながら、データのシリアル送信に１本のデータ線だけを用いても構わない。さらに、別の実施例において、周辺装置１４はデータ線D1〜DNでデータのビットを受け取っても構わない。
【００２５】
電源には、グラフィックスコントローラ３２及び周辺装置１４それぞれに電力供給するための２つの電圧出力VGとVPが設けられている。２つの電圧は各々、レベルシフタ２２1と２２Nのそれぞれの側に供給される。グラフィックスコントローラにはデータ線D毎にレベルシフタが設けられている。レベルシフタは内部処理用にレベルシフトされたデータをグラフィックスコントローラに供給する。別の実施例において、レベルシフタはレベルシフトされたデータを周辺装置に供給する。スイッチS1〜SNはそれぞれのレベルシフタ２２を接地に接続して、電力切断保護を提供する。スイッチは一般的にはMOSFET（NMOS又はPMOS）だけれども、任意の好ましい技術のもので構わない。
【００２６】
電源１８の電圧出力VPはスイッチ３４の制御によって周辺装置１４及びレベルシフタ２２に接続又は接続解除される。スイッチ３４をオン又はオフにするためにホスト１６が電力制御信号３６が発して、電力VPを周辺装置１４及びレベルシフタ２２に接続又は接続解除する。
【００２７】
ホストCPU１６はグラフィックスコントローラ内のホストインタフェース４４に接続されたバス４５を介してグラフィックスコントローラ３２と通信する。ホストインタフェース４４は、ホストからの命令に応じて、以下に説明する出力ビットを出す。
【００２８】
本発明による、電力切断保護回路を制御するための回路の好適な実施例５０を図２に示した。回路５０はグラフィックスコントローラ３２にオンボードで設けられている。当業者ならば、別の実施例においては望む通りに、任意の技術を用いて、回路５０及びその変形例をハードウェア、ファームウェア、ソフトウェア、或いはこれらのタイプの構成要素の組合せでインプリメントして構わないことを容易に理解するだろう。
【００２９】
電源切断マルチプレクサ５２は電源切断保護回路のスイッチSを直接に駆動する。各スイッチSは２つの制御状態を有する。第１制御状態では、スイッチSがオンつまり閉じた状態である。第２制御状態では、スイッチSがオフつまり開いた状態である。各スイッチSは第１制御状態でそれぞれのレベルシフタ及び接地間の電流経路をつなぎ、第２制御状態で経路を遮断する。スイッチを一般的なものとして表示している。マルチプレクサ５２からの高信号又は低信号どちらの信号を用いてスイッチSをある特定の制御状態に入れても構わない。スイッチSはMOSFETが好ましいが、望むところの任意の技術のスイッチで構わない。
【００３０】
電力切断マルチプレクサ５２は２入力、すなわちハードウェア制御用の入力５４とソフトウェア制御用の入力５６とを有する。マルチプレクサ５２の入力は、ハードウェアイネーブルラッチ５８の出力によって選択され、ハードウェアイネーブルラッチ５８はホストインタフェース４４の線３３に出力されたハードウェア制御イネーブルビットによってセットされる。
【００３１】
ハードウェア制御
ハードウェア制御イネーブルビットは電力切断保護回路のハードウェア制御とソフトウェア制御の間で選択する。表示している実施例において、ハードウェア制御イネーブルビットを"1"にするとハードウェア制御を選択する。ハードウェア制御モードで、ホストCPUはグラフィックスコントローラ３２の端子４９を介して電力切断保護回路を制御する。
【００３２】
ハードウェア制御は、排他的論理和ゲート６０を含んだ論理回路と端子４９極性ラッチ６２（pin 49 polarity latch 62）を有する回路５０にインプリメントされるのが好ましい。この論理回路はグラフィックスコントローラの端子４９から得る電力制御信号を用いる。上述のごとく、ホストは電力VPを周辺装置１４に接続及び接続解除するのに電力制御信号３６を用いる。VP及びスイッチの両方を制御するのに一つの信号３６を用いるのは有益ではあるけれども、この論理回路は電力制御信号３６を使用する必要がない。別の実施例において、この回路は、端子４９からのスイッチSのハードウェア制御専用の信号を使用する。
【００３３】
端子４９極性ラッチ６２は、ホストインタフェース４４の線３７に供給されるハードウェア構成極性ビットによって設定される。ハードウェア極性ビットは、出力VPが接続解除になると間違いなくスイッチSが第１制御状態（オンつまり閉じた状態）になるようにするのに必要な値（"1"か"0"）をとるためにホストによって構成される。電力制御信号３６とラッチ６２の出力は排他的論理和ゲート６０に入力される。排他的論理和ゲート６０の出力５４は電力切断マルチプレクサ５２の第１入力に接続される。
【００３４】
例はハードウェア制御モードを説明するものである。周辺装置への電力出力VPは、電力制御信号３６がローになると接続解除されると仮定する。また、スイッチSは、電力切断マルチプレクサ５２への入力５４がハイになると、第１制御状態（オン）になると仮定しよう。ハードウェア極性ビットをハイ（端子４９極性ラッチ６２に格納されている）に設定すると、電力制御信号３６がローの場合、排他的論理和ゲート６０がハイの出力を供給する。このハイの信号は、周辺装置への電力VPが接続解除されていると、スイッチSをオンにするためにマルチプレクサ５２を通って送られる。
【００３５】
ホスト１６は、周辺装置に電力VPを供給して周辺装置を再びオンにする。ホスト１６は、スイッチ３４を再びオンにして電力VPを供給する。ホストは電力制御信号３６をハイに遷移させてこれを行なう。それが排他的論理和ゲート６０をトグルさせる。例の説明を続けると、ホストが電力制御信号３６をハイに遷移させると、排他的論理和６０の出力がローになり、スイッチSをオフにする。したがって、周辺装置への電力VPが接続されると、スイッチSはオフになる。
【００３６】
この例をまとめると、次のような一覧表になる。
2006040294.tif 000003
【００３７】
グラフィックスコントローラ３２がリセットされた場合には、端子４９極性ラッチ６２に保持されているハードウェア極性ビットがリセットされる。
【００３８】
線４２に供給されたリセット信号がグラフィックスコントローラのリセットを示している。リセット信号はいろいろな異なる影響の結果アサートされることがあり、「累積」リセット信号と呼ばれる。例えば、累積リセット信号は、グラフィックスコントローラ３２のハードウェアリセット端子４６に供給されたハードウェア信号、ビット又はコードによるか、或いは、ホストインタフェース４４を介してリセットラッチ３８に対して出されたソフトウェア命令としてかのどちらかで、ホスト１６の命令から生じることがある。もしくは、グラフィックスコントローラが自ら、内部リセット信号、ビット又はコードを生成しても構わない。当業者ならばすぐ分かるように、概して、信号、ビット、コード（例えば、バイト）などは同じように機能し、しかるべき修正変更によって互いに置き換えて使用可能なことを理解するべきである。そうした信号、ビット、コードなどを本書では総称的に「表示（indication）」と呼ぶ。
【００３９】
別の論理回路はグラフィックスコントローラをリセットするために上記のルートのどれかを選択する。具体的には、好適な回路５０において、３入力論理和ゲート４０は線４２に累積リセット信号を生成する。論理和ゲート４０への第１入力はリセットラッチ３８に接続される。第２入力はハードウェアリセット端子４６に接続される。そして第３入力は内部リセット信号に接続される。論理和ゲート４０の出力は線４２に接続される。線４２はラッチ５８、６２、a及びbに接続される。
【００４０】
端子４９極性ラッチ６２に格納されている内容は、累積リセット信号が線４２上でアサートされると、"0"にリセットされる。したがって、ラッチ６２に格納されているハードウェア極性ビットがスイッチSを第１制御状態（オン）にするために"1"だった場合には、電力VPが周辺装置から接続解除されている間に累積リセット信号が線４２上でアサートされることにより、スイッチSがオフになる。この結果は好ましくない。
【００４１】
こうした好ましくない結果にならないように、リセット時にメモリ損失になりやすいグラフィックスコントローラレジスタの使用に依存しないハードウェア制御を設けることができる。例えば、グラフィックスコントローラの端子４９をスイッチSに直接に接続することができる。しかしながら、この手法では、ホストが供給した電力制御信号３６の極性がスイッチSの要件にマッチしていなければならない。グラフィックスコントローラがある特定のシステムで使用可能などんな極性の信号でも使用する能力をもっていると自由度が高まるし好ましいから、電力制御信号３６が事前に定義された極性を必要とするのは欠点である。任意のホスト１６がスイッチ"S"を作動させるための２つの状態のうちのいずれかを必要とするグラフィックスコントローラチップ３２を作動させられるように、必要な極性を端子４９極性ラッチ６２を介してソフトウェアで構成できるのは本発明の傑出した利点である。
【００４２】
電力VPが周辺装置から接続解除されると、端子４９極性ラッチ６２に格納されている内容は"1"になり、スイッチ"S"をオンにする。しかしながら、累積リセット信号が線４２上でアサートされると、ラッチ６２の内容は"0"にリセットされる。そのために、ハードウェア制御モードで動作していて電力VPが周辺装置から接続解除されると、グラフィックスコントローラのリセット時にスイッチSの状態が変わる。この好ましくない状態変化を回避するために、回路５０は線４２上の累積リセット信号をハードウェアイネーブルラッチ５８に接続する。ラッチ５８をリセットすることで電力切断マルチプレクサ５２をソフトウェア制御を選択するよう制御する。以下に述べるように、VPがオフの状態で且つハードウェア制御下で動作しているとき、このソフトウェア制御の選択によってスイッチSの状態の好ましくない変化を防ぐことができる。リセット後、ホストは、いつでも、ハードウェアイネーブルラッチ５８に"1"を書き込んでハードウェア制御を再び選択することができる。
【００４３】
ソフトウェア制御
好適な実施例５０ではハードウェアイネーブルラッチ５８に"0"を書き込むことによってソフトウェア制御をインプリメントする。このゼロを、「通常」の場合には、ソフトウェアインタフェースを介してか、又はグラフィックスコントローラ３２をリセットすることによってかいずれかのやり方で書き込むので構わない。ラッチ５８の出力により、第２マルチプレクサ６４の出力５６がスイッチSを駆動するための電力切断マルチプレクサ５２への入力５６として選択される。
【００４４】
通常の場合、ソフトウェア制御は、周辺装置への電力VPが接続又は接続解除のどちらかになると、スイッチSの状態を必要に応じて変えるようになっている。
【００４５】
第２マルチプレクサ６４は、グラフィックスコントローラ３２の端子４８で使用可能になるソフトウェア構成極性信号の制御下で、メモリ記憶素子のペア６６、具体的にはR-Sラッチ"a"と"b"間で選択する。各ラッチはデータ記憶入力"D"（Da、Db）とデータ記憶入力からラッチされたデータを出力するための対応するデータ記憶出力"Q"（Qa、Qb）とを有する。ラッチの一つ"a"はリセット入力"R"を有し、他方のラッチ"b"はセット入力"S"を有する。好適な実施例において、入力R及びSは結び合わされて極性選択入力６９を形成し、極性選択入力６９はラッチ"a"と"b"のリセット入力及びセット入力に接続されている。
【００４６】
ソフトウェアパワーオンビットはラッチ"a"と"b"の両データ記憶入力Dへのホストインタフェース４４の線６７に供給される。したがって、ラッチ"a"と"b"は通常動作時に同じデータ記憶出力Qを生成する。ラッチペアの両方のラッチが同じデータ記憶出力を生成する場合には、端子４８上のソフトウェア構成極性信号は第２マルチプレクサ６４の出力５６に影響を及ぼさない。
【００４７】
線３７に供給されたハードウェア極性ビットと同様に、線６７に供給されたソフトウェア極性ビットは望むとおりにスイッチSを制御するのに適するようにホストによってセットされ、ハイかローかどちらかの信号によって第１制御状態になるスイッチとインタフェースをとる柔軟性を提供する。
【００４８】
しかしながら、グラフィックスコントローラがリセットされた場合には、累積リセット信号が線４２に供給される。これによりラッチペア６６のラッチの片方"a"が"0"にリセットされ、他方"b"が"1"にリセットされる。ホスト１６は、スイッチSの望ましい状態に適したラッチ"a"か"b"どちらかを選択するために、端子４８上の望ましいソフトウェア構成極性信号をアサートする。
【００４９】
ソフトウェア制御下で作動しているときの通常動作及びリセット動作の例を考慮してみよう。周辺装置への電力VPがオンになっている場合には、スイッチSは第２制御状態（オフつまり開いた状態）であるはずで、周辺装置への電力がオフの場合にはスイッチSは第１制御状態（オンつまり閉じた状態）になっているはずである。電力切断マルチプレクサ５２からの信号出力がハイのときスイッチSは第１制御状態で、電力切断マルチプレクサ５２からの信号出力がローのときスイッチSは第２制御状態になると仮定しよう。
【００５０】
通常動作の例として、周辺装置への電力VPがオンの場合、線６７上のソフトウェアパワーオンビットはスイッチをオフに維持するためにローのはずである。電力VPをオフにしようとすると、ホストが線６７上のソフトウェアパワーオンビットをローからハイにトグルしてスイッチをオンにする。
【００５１】
リセット動作の例として、線６７上のソフトウェアパワーオンビットはハイで、第２マルチプレクサ６４の出力も対応してハイであると仮定しよう。グラフィックスコントローラがリセットされると、ラッチペア６９に格納されている内容はリセットの結果失われる。線４２上のリセット信号はラッチ"a"を"0"にリセットし、ラッチ"b"を"1"にセットする。マルチプレクサ６４の出力をハイに維持するために、ホストは端子４８上のソフトウェア構成極性ビットをロー（この例では）にすることでラッチ"b"のデータ記憶出力を選択する。ラッチ"b"を選択することで、マルチプレクサ６４の出力がハイに維持される。
【００５２】
周辺装置への電力を回復すると、ホストは線６７上のソフトウェアパワーオンビットを操作してスイッチSのコントロールを取り戻すことができる。ホスト１６が回路要件を認識するようにしさえすれば、ソフトウェア構成極性ビットの使用により、図２に表示した回路の変形例のソフトウェア制御下で同じ程度のコントロールを提供できることが容易に明白になるはずである。
【００５３】
ソフトウェア制御を説明してきたが、ハードウェア制御モードで動作していてリセットが発生すると、スイッチSの状態の変化がソフトウェア制御の選択によって防止される様子を次に例をあげて説明する。電力制御信号３６がローのとき周辺装置電力出力VPは接続解除されると仮定しよう。また、マルチプレクサ５２への入力５４がハイのときスイッチSがオンになると仮定しよう。ホストが端子４９極性ラッチ６２に"1"を格納し、電力制御信号３６をローにアサートして周辺装置への電力をオフにした場合、その結果として排他的論理和ゲート６０がハイの出力を生成して、スイッチ"S"をオンにするので、望ましい。線４２上のリセット信号をアサートすると端子４９極性ラッチ６２が"0"にリセットされる。しかしながら、電力制御信号３６は依然としてローである。そのために、排他的論理和ゲート６０がハイの出力を生成して、スイッチSをオフにする。述べたように、この結果は好ましくない。
【００５４】
しかしながら、線４２上のリセット信号をアサートすることにより、ハードウェアイネーブルラッチ５８もゼロにリセットされて、グラフィックスコントローラをソフトウェアモードにし、排他的論理和ゲート６０の出力を一時的に無意味にする。さらに、リセット信号をアサートすることによりラッチ"a"が"0"にリセットされ、ラッチ"b"は"1"にセットされる。ホストが端子４８上のローのソフトウェア構成極性信号をアサートして、ラッチ"b"を選択する。ラッチ"b"に格納されている"1"がスイッチSをオン状態に復元するので、望ましい。
【００５５】
本発明の電力切断回路及び方法は、当業者ならば容易に明白になるように、ハードウェアかソフトウェア、又はその両方でインプリメント可能で、機械が実行する一つ以上の命令プログラムを含んだ機械可読媒体を採用しても構わない。
【００５６】
具体的な電力切断回路及び方法を好適な例として表示すると共に説明してきたが、すでに述べたものに加えて、発明の原理から逸脱せずに、他の構成及び方法を使用できることを認識するはずである。
【００５７】
上記の明細書で用いた用語や表現は本書における説明のためであって限定のためではない。そうした用語や表現を使用したからといって、表示し説明した特徴の均等物又はその一部分を除外するつもりはない。発明の範囲は下記の請求項によってのみ定義及び限定されるものと認識している。
【図面の簡単な説明】
【００５８】
【図１】グラフィックスコントローラ及び周辺装置を含んで構成されたシステムの電力切断保護回路を制御するための先行技術による回路の概略図。
【図２】本発明による、グラフィックスコントローラ及び周辺装置を含んで構成されたシステムの電力切断保護回路を制御するための好適な回路の概略図。
【符号の説明】
【００５９】
12  グラフィックスコントローラ
14  周辺装置
16  ホストCPU
18  電源
20  ディスプレイ
24  ホストインタフェース
30  リセット
32  グラフィックスコントローラ
33  ハードウェア制御イネーブル
34  スイッチ
36  電力制御信号
37  ハードウェア構成極性ビット
38  リセットラッチ
42  累積リセット信号
44  ホストインタフェース
46  ハードウェアリセット端子
49  端子
52  電力切断マルチプレクサ
58  ハードウェアイネーブルラッチ
62  極性ラッチ
64  第２マルチプレクサ
66  ラッチペア
67  ソフトウェアパワーオンビット
【図１】
2006040294.tif 000004
【図２】
2006040294.tif 000005