(57)【要約】【課題】容量変化率が大きく、かつ容量の制御がしやすい可変容量素子を提供する。【解決手段】  半導体基板１に形成された第１導電型のウェルと、ウェル上に形成された絶縁膜３ｂと、絶縁膜３ｂ上に形成された電極４ｂと、ウェルに接続する第１端子１１ｃと、半導体基板１に形成され、第１電極４ｂの下方及びその周囲に位置する第２導電型不純物領域７ｂと、第２導電型不純物領域７ｂに接続する第２端子１１ｂとを具備する。第１端子１１ｃの下には第１導電型不純物領域が形成されており、第２端子１１ｂの下には、高濃度第２導電型不純物領域が形成されている。【選択図】      図２
2006165297.tif 000002
【特許請求の範囲】
【請求項１】
容量素子を具備する半導体装置であって、
前記容量素子は、
半導体基板に形成された第１導電型の不純物領域と、
前記第１導電型の不純物領域上に形成された絶縁膜と、
前記絶縁膜上に形成された電極と、
前記第１導電型の不純物領域に接続する第１端子と
前記第１導電型の不純物領域に形成され、 前記電極の下方及びその周囲に位置する第２導電型不純物領域と、
前記第２導電型不純物領域に接続する第２端子と、
を具備する半導体装置。
【請求項２】
前記電極と前記第２端子の間に位置する第１の高濃度第２導電型不純物領域を更に具備する請求項１に記載の半導体装置。
【請求項３】
前記第１導電型の不純物領域に接続し、前記第１端子の下に位置する第１導電型不純物領域を更に具備する請求項１又は２に記載の半導体装置。
【請求項４】
前記第２導電型不純物領域に接続し、前記第２端子の下に位置する第２の高濃度第２導電型不純物領域を更に具備する請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
平面配置において、同一の前記第２導電型不純物領域の上方又は上に、前記電極及び前記第２端子を交互にそれぞれ複数配置した請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１端子と前記第２導電型不純物領域の間に位置するＬＯＣＯＳ酸化膜を更に具備する請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２端子は、直流電圧が印加される請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
同一の前記第１導電型の不純物領域に形成された複数の前記容量素子を具備する請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記複数の容量素子は、前記第２導電型不純物領域の不純物濃度が互いに異なる請求項８に記載の半導体装置。
【請求項１０】
半導体基板に第１導電型の不純物領域を形成する工程と、
前記第１導電型の不純物領域に、第２導電型不純物領域を形成する工程と、
前記第２導電型不純物領域上に絶縁膜を形成する工程と、
前記絶縁膜上に位置する電極、前記第１導電型の不純物領域に接続する第１端子、及び前記第２導電型不純物領域に接続する第２端子を形成する工程と、
を具備する半導体装置の製造方法。
【請求項１１】
半導体基板に形成された第１導電型の不純物領域上に、酸化シリコン膜及び窒化シリコン膜をこの順に形成する工程と、
前記窒化シリコン膜に、電極領域の周囲上に位置する第１の開口部を形成する工程と、
前記窒化シリコン膜をマスクとして第２導電型の不純物を注入することにより、前記第１導電型の不純物領域に、前記電極領域の周囲に位置する高濃度第２導電型不純物領域を形成する工程と、
前記窒化シリコン膜を貫通するエネルギーで第２導電型の不純物を注入することにより、前記第１導電型の不純物領域に、前記電極領域、前記高濃度第２導電型不純物領域の下、及び前記高濃度第２導電型不純物領域の周囲にそれぞれに位置する第２導電型不純物領域を形成する工程と、
前記窒化シリコン膜がある状態で前記半導体基板を熱酸化することにより、前記第１導電型の不純物領域上に、前記電極領域の周囲に位置するＬＯＣＯＳ酸化膜を形成する工程と、
前記窒化シリコン膜及び前記酸化シリコン膜を除去する工程と、
前記半導体基板を熱酸化することにより、前記電極領域に、前記半導体基板上に位置する絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成し、該導電膜をパターニングすることにより、前記絶縁膜上に位置する電極を形成する工程と
を具備する半導体装置の製造方法。
【請求項１２】
前記高濃度第２導電型不純物領域を形成する工程において、トランジスタ形成領域に、チャネル領域の周囲に位置するパンチスルーストッパー領域を形成し、
前記第２導電型不純物領域を形成する工程において、前記トランジスタ形成領域に、トランジスタのドレインの下方に位置するドレインオーバー領域を形成し、
前記ＬＯＣＯＳ酸化膜を形成する工程において、前記トランジスタの素子分離膜を形成し、
前記絶縁膜を形成する工程において、前記トランジスタ形成領域にゲート酸化膜を形成し、
前記電極を形成する工程において、前記ゲート酸化膜上に位置するゲート電極を形成する、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
可変容量素子を有する半導体装置の動作方法であって、
前記可変容量素子は、
半導体基板に形成された第１導電型の不純物領域と、
前記第１導電型の不純物領域上に形成された絶縁膜と、
前記絶縁膜上に形成された電極と、
前記第１導電型の不純物領域に接続する第１端子と
前記第１導電型の不純物領域に形成され、前記電極の下方及びその周囲に位置する第２導電型不純物領域と、
前記第２導電型不純物領域に接続する第２端子と、
を具備し、
前記第２端子に印加する電圧を変化させることにより、前記電極及び前記第１端子の間における容量を変化させる、半導体装置の動作方法。
【請求項１４】
前記第２端子に印加する電圧は直流電圧である請求項１４に記載の半導体装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変容量素子を有する半導体装置、半導体装置の製造方法、及び半導体装置の動作方法に関する。特に本発明は、可変容量素子の容量変化率が大きく、かつ容量を制御しやすい半導体装置、半導体装置の製造方法、及び半導体装置の動作方法に関する。
【背景技術】
【０００２】
可変容量素子には、主としてＭＯＳ型及びダイオード型がある。ＭＯＳ型可変容量素子は、ダイオード型可変容量素子と比べて容量変化率が大きく、素子面積が小さい。このため、ＭＯＳトランジスタと同一基板上に形成される可変容量素子としては、ＭＯＳ型の可変容量素子が用いられる場合が多い。
【０００３】
図１０は、従来のＭＯＳ型可変容量素子の構造を説明する為の断面図である。本図において、シリコン基板１０１上にはウェル（図示せず）が形成されている。このウェル上には、酸化シリコン膜１０２及びポリシリコン電極１０３がこの順に積層されている。このような構造において、ポリシリコン電極１０３とシリコン基板１０１の間に電圧が印加されると、ポリシリコン電極１０３の下方には、その電圧の大きさに応じた空乏層１０４が形成される。すなわち、ＭＯＳ型可変容量素子は、ポリシリコン電極１０３とウェルの間に酸化シリコン膜１０２及び空乏層１０４を挟んだ構造をしており、空乏層１０４の厚さが変わることにより容量が変化する。
【特許文献１】特開２０００−２５２４８０号公報（図１０、第１１段落〜第１４段落）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ポリシリコン電極とシリコン基板の間に印加される電圧が増大すると、ポリシリコン電極の下方に位置するシリコン基板の表面には、強反転層が形成される。すると、空乏層の厚みは印加電圧を上げても変化しない。このように、ＭＯＳ型可変容量素子の容量変化率には限界があり（例えば３〜１０倍程度）、その大きさは十分ではなかった。また、容量が変化する電圧の幅が５Ｖ程度と狭いため、容量の制御が難しい場合もあった。
【０００５】
本発明は上記のような事情を考慮してなされたものであり、その目的は、可変容量素子の容量変化率が大きく、かつ容量を制御しやすい半導体装置、半導体装置の製造方法、及び半導体装置の動作方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明に係る半導体装置は、容量素子を具備する半導体装置であって、
前記容量素子は、
半導体基板に形成された第１導電型の不純物領域と、
前記第１導電型の不純物領域上に形成された絶縁膜と、
前記絶縁膜上に形成された電極と、
前記第１導電型の不純物領域に接続する第１端子と
前記第１導電型の不純物領域に形成され、前記電極の下方及びその周囲に位置する第２導電型不純物領域と、
前記第２導電型不純物領域に接続する第２端子とを具備する。
【０００７】
この半導体装置によれば、第１端子及び第２端子それぞれに電圧を印加すると、第２導電型不純物領域の内部と、第１導電型の不純物領域のうち第２導電型不純物領域の下に位置する部分のそれぞれに、空乏層が形成される。これら空乏層の厚さは、第１端子及び第２端子それぞれに印加する電圧に従って変化する。このように、従来と比べて空乏層の厚さの変化幅が大きくなるため、可変容量素子の容量変化率は、従来と比べて大きくなる。
【０００８】
電極と前記第２端子の間に位置する第１の高濃度第２導電型不純物領域を更に具備してもよい。このようにすると、電極と第２端子の間の抵抗は低くなる。
【０００９】
第１導電型の不純物領域に接続し、第１端子の下に位置する第１導電型不純物領域を更に具備してもよい。また、第２導電型不純物領域に接続し、第２端子の下に位置する第２の高濃度第２導電型不純物領域を更に具備してもよい。
【００１０】
平面配置において、同一の前記第２導電型不純物領域の上方又は上に、前記電極及び前記第２端子を交互にそれぞれ複数配置してもよい。このようにすると、容量素子の容量を大きくすることができる。
【００１１】
前記第１端子と前記第２導電型不純物領域の間に位置するＬＯＣＯＳ酸化膜をさらに具備してもよい。このようにすると、第１端子と第２導電型不純物領域の絶縁性を高くすることができるため、第１端子に高電圧を印加することができる。
【００１２】
前記第２端子は、直流電圧が印加されるのが好ましい。このようにすると、第２端子を介して第２導電型不純物領域に印加する電圧を変化させることにより、可変容量素子の容量を変化させることができる。
【００１３】
同一の前記第１導電型の不純物領域に形成された複数の前記可変容量素子を具備してもよい。この場合、前記第２導電型不純物領域の不純物濃度を互いに異ならせると、互いに特性が異なる可変容量素子が並列に接続されたことになる。それぞれの可変容量素子の特性を適宜調整することにより、可変容量素子の容量変化率をさらに大きくすることができる。
【００１４】
本発明に係る半導体装置の製造方法は、半導体基板に第１導電型の不純物領域を形成する工程と、
前記第１導電型の不純物領域に、第２導電型不純物領域を形成する工程と、
前記第２導電型不純物領域上に絶縁膜を形成する工程と、
前記絶縁膜上に位置する電極、前記第１導電型の不純物領域に接続する第１端子、及び前記第２導電型不純物領域に接続する第２端子を形成する工程とを具備する。
【００１５】
本発明に係る他の半導体装置の製造方法は、半導体基板に形成された第１導電型の不純物領域上に、酸化シリコン膜及び窒化シリコン膜をこの順に形成する工程と、
前記窒化シリコン膜に、電極領域の周囲上に位置する第１の開口部を形成する工程と、
前記窒化シリコン膜をマスクとして第２導電型の不純物を注入することにより、前記第１導電型の不純物領域に、前記電極領域の周囲に位置する高濃度第２導電型不純物領域を形成する工程と、
前記窒化シリコン膜を貫通するエネルギーで第２導電型の不純物を注入することにより、前記第１導電型の不純物領域に、前記電極領域、前記高濃度第２導電型不純物領域の下、及び前記高濃度第２導電型不純物領域の周囲にそれぞれに位置する第２導電型不純物領域を形成する工程と、
前記窒化シリコン膜がある状態で前記半導体基板を熱酸化することにより、前記第１導電型の不純物領域上に、前記電極領域の周囲に位置するＬＯＣＯＳ酸化膜を形成する工程と、
前記窒化シリコン膜及び前記酸化シリコン膜を除去する工程と、
前記半導体基板を熱酸化することにより、前記電極領域に、前記半導体基板上に位置する絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成し、該導電膜をパターニングすることにより、前記絶縁膜上に位置する電極を形成する工程とを具備する。
【００１６】
前記高濃度第２導電型不純物領域を形成する工程において、トランジスタ形成領域に、チャネル領域の周囲に位置するパンチスルーストッパー領域を形成し、前記第２導電型不純物領域を形成する工程において、前記トランジスタ形成領域に、トランジスタのドレインの下方に位置するドレインオーバー領域を形成し、前記ＬＯＣＯＳ酸化膜を形成する工程において、前記トランジスタの素子分離膜を形成し、前記絶縁膜を形成する工程において、前記トランジスタ形成領域にゲート酸化膜を形成し、前記電極を形成する工程において、前記ゲート酸化膜上に位置するゲート電極を形成してもよい。
【００１７】
本発明に係る可変容量素子を有する半導体装置の動作方法は、
半導体基板に形成された第１導電型の不純物領域と、
前記第１導電型の不純物領域上に形成された絶縁膜と、
前記絶縁膜上に形成された電極と、
前記第１導電型の不純物領域に接続する第１端子と
前記第１導電型の不純物領域に形成され、前記電極の下方及びその周囲に位置する第２導電型不純物領域と、
前記第２導電型不純物領域に接続する第２端子とを具備する可変容量素子の動作方法であって、
前記第２端子に印加する電圧を変化させることにより、前記電極及び前記第１端子の間における容量を変化させる。
第２端子に印加する電圧は直流電圧であるのが好ましい。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態では、トランジスタ領域１ａに位置するＰ型の高耐圧トランジスタ、及び容量素子領域１ｂに位置する可変容量素子が、同一工程で形成される。
【００１９】
まず、図１（Ａ）に示すように、シリコン基板１の表面に酸化シリコン膜２１をＣＶＤ法により形成し、更に酸化シリコン膜２１の上に窒化シリコン膜２２をＣＶＤ法により形成する。なお、シリコン基板１のトランジスタ領域１ａ及び容量素子領域１ｂそれぞれには、Ｎ型不純物が導入されたウェル６０ａ，６０ｂが形成されている。
【００２０】
次いで、窒化シリコン膜２２上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜２２上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして窒化シリコン膜２２をエッチングする。これにより、窒化シリコン膜２２には開口パターンが形成される。開口パターンは、トランジスタ領域１ａ及び容量素子領域１ｂそれぞれに形成される。その後、レジストパターンを除去する。
【００２１】
次いで、図１（Ｂ）に示すように、窒化シリコン膜２２上及び酸化シリコン膜２１上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜２２上及び酸化シリコン膜２１上にはレジストパターン７０が形成される。レジストパターン７０は、トランジスタ領域１ａ及び容量素子領域１ｂそれぞれが開口している。なお、レジストパターン７０は、トランジスタ領域１ａのうち、チャネルとなる領域の上方を覆っているが、その周囲では開口している。
【００２２】
次いで、レジストパターン７０をマスクとしてシリコン基板１にＰ型不純物イオンを注入する。このとき、イオンの注入エネルギーを、窒化シリコン膜２２を突き抜けないように調整する。また、Ｐ型不純物イオンの注入量は、例えば１×１０13個／ｃｍ3以上５×１０14個／ｃｍ3以下である。これにより、トランジスタ領域１ａには、窒化シリコン膜２２の開口パターンの下方に位置するパンチスルーストッパー領域８ａが形成され、容量素子領域１ｂには第１高濃度Ｐ型不純物領域８ｂが形成される。パンチスルーストッパー領域８ａは、トランジスタのチャネル領域となる部分の周囲に位置している。
【００２３】
次いで、レジストパターン７０をマスクとしてシリコン基板１にＰ型不純物イオンを注入する。このとき、イオンの注入エネルギーを、窒化シリコン膜２２及び酸化シリコン膜２１を突き抜けるように調整する。また、Ｐ型不純物イオンの注入量は、パンチスルーストッパー領域８ａ、第１高濃度Ｐ型不純物領域８ｂへの注入量より少なく、例えば１×１０12個／ｃｍ3以上５×１０13個／ｃｍ3以下である。
【００２４】
これにより、トランジスタ領域１ａには、ソース及びドレインとなる部分の下に位置するドレインオーバー領域７ａが形成され、容量素子領域１ｂにはＰ型不純物領域７ｂが形成される。ドレインオーバー領域７ａ及びＰ型不純物領域７ｂそれぞれは、パンチスルーストッパー領域８ａが形成されている領域、及び第１高濃度Ｐ型不純物領域８ｂが形成されている領域それぞれでは深く形成され、窒化シリコン膜２２の下方では浅く形成されている。
【００２５】
なお、Ｐ型不純物領域７ｂは容量素子領域１ｂの略全面に形成されるが、ドレインオーバー領域７ａはトランジスタ領域１ａのうちチャネルとなる領域には形成されていない。また、ドレインオーバー領域７ａ、Ｐ型不純物領域７ｂそれぞれは、いずれの部分においてもパンチスルーストッパー領域８ａ、第１高濃度Ｐ型不純物領域８ｂそれぞれより深い。
【００２６】
その後、図１（Ｃ）に示すように、レジストパターン７０を除去する。次いで、シリコン基板１を熱酸化する。これにより、シリコン基板１には、窒化シリコン膜２２の開口パターンの下に位置するＬＯＣＯＳ酸化膜２が形成される。その後、窒化シリコン膜２２及び酸化シリコン膜２１を除去する。
【００２７】
次いで、図２（Ａ）に示すように、シリコン基板１を熱酸化する。これにより、シリコン基板１には、トランジスタ領域１ａに位置するゲート酸化膜３ａ、及び容量素子領域１ｂに位置する容量用酸化膜３ｂが形成される。
【００２８】
次いで、ゲート酸化膜３ａ上及び容量用酸化膜３ｂ上を含む全面上に、ポリシリコン膜をＣＶＤ法により形成する。次いで、ポリシリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。
【００２９】
次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ポリシリコン膜はパターニングされ、ゲート酸化膜３ａ上に位置するゲート電極４ａ、及び容量用酸化膜３ｂ上に位置する容量用電極４ｂが形成される。なお、ゲート電極４ａの下方にはドレインオーバー領域７ａが形成されていないが、容量用電極４ｂの下方にはＰ型不純物領域７ｂが形成されている。その後、レジストパターンを除去する。
【００３０】
次いで、図２（Ｂ）に示すように、ＬＯＣＯＳ酸化膜２の相互間の領域を含む全面上にフォトレジスト膜を形成し、このフォトレジスト膜を露光及び現像する。これにより、シリコン基板１の上方にはレジストパターン７１が形成される。レジストパターン７１は、トランジスタ領域１ａ及び容量素子領域１ｂのうち、ドレインオーバー領域７ａ及びＰ型不純物領域７ｂが形成されている領域それぞれ上に、開口部を有する。
【００３１】
なお、シリコン基板１にＰ型のウェルが形成されており、このＰ型のウェルにＮ型の高耐圧トランジスタ（図示せず）が形成される場合、レジストパターン７１はこの領域上も覆う。ただし、レジストパターン７１は、Ｐ型のウェルに接続するためのＰ型不純物領域が形成される領域上には、開口部を有する。
【００３２】
次いで、レジストパターン７１、ゲート電極４ａ、容量用電極４ｂ及びＬＯＣＯＳ酸化膜２をマスクとして、シリコン基板１にＰ型不純物イオンを注入する。このときのイオン注入量は、パンチスルーストッパー領域８ａ、第１高濃度Ｐ型不純物領域８ｂを形成するときの注入量より多い。また、注入されたＰ型不純物がドレインオーバー領域７ａ、Ｐ型不純物領域７ｂを突き抜けないように、イオンの注入エネルギーを小さくする。
【００３３】
これにより、トランジスタ領域１ａには、ドレインオーバー領域７ａの上部に位置する第２高濃度Ｐ型不純物領域５ａが２つ形成され、容量素子領域１ｂには、Ｐ型不純物領域７ｂの上部に位置する第２高濃度Ｐ型不純物領域５ｂが２つ形成される。第２高濃度Ｐ型不純物領域５ａは、高耐圧トランジスタのソース及びドレインとして機能する。
【００３４】
なお、シリコン基板１のＰ型のウェルが形成された領域にＮ型のトランジスタが形成される場合、Ｎ型の高耐圧トランジスタが形成される領域には、第２高濃度Ｐ型不純物領域５ａ，５ｂを形成する処理によって、Ｐ型のウェルに接続するためのＰ型不純物領域が形成される。
【００３５】
その後、図２（Ｃ）に示すように、レジストパターン７１を除去する。次いで、ＬＯＣＯＳ酸化膜２の相互間を含む全面上にフォトレジスト膜を形成し、このフォトレジスト膜を露光及び現像する。これにより、シリコン基板１の上方にはレジストパターン７２が形成される。レジストパターン７２は、トランジスタ領域１ａ及び容量素子領域１ｂそれぞれのうち、ドレインオーバー領域７ａが形成されていない領域上、及びＰ型不純物領域７ｂが形成されていない領域上に、開口部を有する。なお、Ｎ型のトランジスタが形成される場合、レジストパターン７２は、Ｎ型のトランジスタのソース及びドレインが形成される領域の上方に開口部を有する。
【００３６】
次いで、レジストパターン７２をマスクとして、シリコン基板にＮ型不純物を注入する。これにより、トランジスタ領域１ａ、容量素子領域１ｂそれぞれにはＮ型不純物領域６ａ，６ｂが形成される。なお、Ｎ型のトランジスタが形成される場合、Ｎ型不純物領域６ａ，６ｂと同時に、Ｎ型のトランジスタのソース及びドレインが形成される。
【００３７】
このようにして、トランジスタ領域１ａには高耐圧トランジスタが形成され、容量素子領域１ｂには可変容量素子の本体が形成される。
【００３８】
その後、図２（Ｄ）に示すように、レジストパターン７２を除去する。次いで、トランジスタ領域１ａ及び容量素子領域１ｂを含む全面上に、酸化シリコンを主成分とする層間絶縁膜９をＣＶＤ法により形成する。次いで、層間絶縁膜９上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜９上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜９をエッチングする。これにより、層間絶縁膜９には、ゲート電極４ａ、容量用電極４ｂ、第２高濃度Ｐ型不純物領域５ａ，５ｂ、及びＮ型不純物領域６ａ，６ｂそれぞれ上に位置する接続孔が形成される。その後、レジストパターンを除去する。
【００３９】
次いで、複数の接続孔それぞれの中及び層間絶縁膜９上に、Ａｌ合金膜を例えばスパッタリング法により形成する。次いで、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金膜はパターニングされ、トランジスタ領域１ａに位置するＡｌ合金配線１０ａ，１０ｂ，１０ｃ，１０ｄ、及び容量素子領域１ｂに位置するＡｌ合金配線１１ａ，１１ｂ，１１ｃが形成される。
その後、レジストパターンを除去する。
【００４０】
Ａｌ合金配線１０ａは、接続孔を介してゲート電極４ａに接続している。Ａｌ合金配線１０ｂは、接続孔を介してソースとなる第２高濃度Ｐ型不純物領域５ａに接続しており、Ａｌ合金配線１０ｃは、接続孔を介してドレインとなる第２高濃度Ｐ型高濃度不純物領域５ａに接続している。Ａｌ合金配線１０ｄは、接続孔を介してＮ型不純物領域６ａに接続しており、Ｎ型のウェル６０ａに基準電位を与える。
【００４１】
Ａｌ合金配線１１ａは、接続孔を介して容量用電極４ｂに接続している。Ａｌ合金配線１１ｂは、接続孔を介して２つの第２高濃度Ｐ型不純物領域５ｂそれぞれに接続している。Ａｌ合金配線１１ｃは、接続孔を介してＮ型不純物領域６ｂに接続しており、Ｎ型のウェル６０ｂに基準電位を与える。なお、Ａｌ合金配線１１ｂのうち接続孔に埋め込まれた部分は、Ｐ型不純物領域７ｂに接続する端子として機能し、Ａｌ合金配線１１ｃのうち接続孔に埋め込まれた部分は、ウェル６０ｂに接続する端子として機能する。
【００４２】
容量素子領域１ｂに形成された可変容量素子に電荷を蓄積させるとき、Ａｌ合金配線１１ｂには直流電圧（Ｖｓ）が印加される。これにより、２つの第２高濃度Ｐ型不純物領域５ｂを介してＰ型不純物領域７ｂに電圧が印加され、Ｎ型のウェル６０ｂのうちＰ型不純物領域７ｂ下に位置する部分には、電圧の大きさに応じた空乏層が形成される。
【００４３】
また、可変容量素子に電荷を蓄積するとき、Ａｌ合金配線１１ａには電圧（例えば交流電圧Ｖｇ）が印加される。このとき、Ｐ型不純物領域７ｂのうち容量用酸化膜３ｂの下に位置する部分には、電圧の大きさに応じた空乏層が形成される。
【００４４】
すなわち、本実施形態に係る可変容量素子は、容量用電極４ｂとＮ型のウェル６０ｂの間に容量用酸化膜３ｂ及び２つの空乏層を挟んだ構造をしており、２つの空乏層それぞれの厚さが変わることにより、その容量が変化する。従って、容量変化率は、従来と比べて大きくなる。
【００４５】
図３は、本実施形態に係る可変容量素子の平面図の一例である。本図に示す可変容量素子は、Ｎ型不純物領域６ｂの配置が、図１及び図２に示した可変容量素子と異なるが、この可変容量素子の製造方法は、図１及び図２に示した通りである。
【００４６】
この可変容量素子では、同一のＰ型不純物領域７ｂ上に、複数の第２高濃度Ｐ型不純物領域５ｂが互いに平行に形成されている。Ｐ型不純物領域７ｂ及び第２高濃度Ｐ型不純物領域５ｂそれぞれの平面形状は、略長方形であり、第２高濃度Ｐ型不純物領域５ｂは、Ｐ型不純物領域７ｂの短辺に略平行に配置されている。第２高濃度Ｐ型不純物領域５ｂ相互間それぞれには、容量用電極４ｂが第２高濃度Ｐ型不純物領域５ｂと略平行に配置されている。
【００４７】
複数の第２高濃度Ｐ型不純物領域５ｂは、同一のＡｌ合金配線１１ｂに接続しており、複数の容量用電極４ｂは同一のＡｌ合金配線１１ａに接続している。また、Ｐ型不純物領域７ｂの長辺の近傍には、この長辺に沿って、Ｎ型不純物領域６ｂが略長方形に形成されている。Ｎ型不純物領域６ｂに接続するＡｌ合金配線１１ｃは、Ｎ型不純物領域６ｂの長辺に沿って延伸している。
本図に示す平面配置にすると、可変容量素子の最大容量を大きくすることができる。
【００４８】
図４は、本実施形態に係る可変容量素子の容量変化率（Ｃmax／Ｃmin）の、容量用電極４ｂに印加する電圧Ｖｇに対する依存性の一例を示すグラフである。本例においては、Ｖｇが２Ｖのときに容量変化率は最大値である２２倍を示している。このことから、本可変容量素子の容量変化率が従来の構造（１０倍）と比べて十分大きいことがわかる。
【００４９】
図５は、図４で用いた可変容量素子の容量の、第２高濃度Ｐ型不純物領域５ｂに印加する電圧Ｖｓに対する依存性を示すグラフである。本グラフにおいて容量用電極４ｂに印加する電圧Ｖｇは２Ｖである。（Ａ）は対数表示をしており、（Ｂ）はリニア表示をしている。本例においては、可変容量素子の容量は、Ｃｓが０Ｖのときに最大値を示している。そして、Ｖｓが１０〜１５Ｖになるまで容量が略直線的に下がり続ける。このことから、本可変容量素子では、容量が変化する電圧の幅が１０〜１５Ｖであり、従来の構造（５Ｖ程度）と比べて十分大きいことがわかる。従って、容量は制御しやすい。
【００５０】
以上のように、第１の実施形態に係る半導体装置が有する可変容量素子は、容量用電極４ｂの下方にＰ型不純物領域７ｂが形成されているため、容量変化率が従来の構造と比べて大きい。このため、本可変容量素子を発振回路に用いた場合、発振回路の出力周波数の幅が従来と比べて広がる。また、容量が制御しやすいため、可変容量素子が使用しやすくなる。
【００５１】
また、制御プログラムを用いてＶｓやＶｇを制御する場合、この制御プログラムを変えることにより、ハードウェハの構成を変化させることなく可変容量素子の特性を変化させることができる。また、第２高濃度Ｐ型不純物領域５ｂに接続するＡｌ合金配線１１ｂに複数のヒューズ（図示せず）が接続されている場合、これらヒューズの一部を切断してＡｌ合金配線１１ｂの抵抗を変化させることにより、Ｖｓを変化させて可変容量素子の特性を変化させることができる。
【００５２】
また、第２高濃度Ｐ型不純物領域５ｂと容量用電極４ｂの間に位置するＬＯＣＯＳ酸化膜２の下には、第１高濃度Ｐ型不純物領域８ｂが形成されている。第１高濃度Ｐ型不純物領域８ｂは、第２高濃度Ｐ型不純物領域５ｂより不純物濃度が低く、Ｐ型不純物領域７ｂより不純物濃度が高い。従って、第２高濃度Ｐ型不純物領域５ｂとＰ型不純物領域７ｂの間の抵抗は低くなる。
【００５３】
また、第１高濃度Ｐ型不純物領域８ｂは、Ｎ型のウェル６０ｂと第２高濃度Ｐ型不純物領域５ｂの間にも形成されている。従って、第２高濃度Ｐ型不純物領域５ｂとウェル６０ｂの間において不純物濃度の勾配に急な部分がなくなり、第２高濃度Ｐ型不純物領域５ｂとウェル６０ｂの間では絶縁破壊が生じにくい。
【００５４】
また、Ｐ型の高耐圧トランジスタとＮ型の高耐圧トランジスタを同一工程で形成する場合、工程を変更せずに高耐圧トランジスタと可変容量素子を形成することができる。この場合、製造コストは増加しない。
また、電荷を蓄積するための電圧Ｖｇとは異なる入力（Ｖｓ）で、容量を変化させることができる。
【００５５】
なお、Ｖｓを固定し、Ｖｇを変化させても、本可変容量素子の容量は変化する。また、第２高濃度Ｐ型不純物領域５ｂと容量用電極４ｂの間に位置するＬＯＣＯＳ酸化膜２の幅を調節することにより、第２高濃度Ｐ型不純物領域５ｂと容量用電極４ｂの間の耐圧性を適切な大きさに設定することができる。
【００５６】
図６は、第２の実施形態に係る半導体装置の構造を説明する為の断面図である。本実施形態は、同一のＮ型のウェル６０ｂに、第１の実施形態と同一の構造を有する可変容量素子が複数形成されている。なお、本実施形態においても、第１の実施形態と同一の構造を有する高耐圧トランジスタが、可変容量素子と同一工程で形成されており、且つ第１の実施の形態と同一の層間絶縁膜及びＡｌ合金配線も形成されているが、図示を省略している。以下、第１の実施形態と同一の構造については同一の符号を付し、説明を省略する。
【００５７】
本実施形態に係る複数の可変容量素子は、並列に接続されている。また、Ｐ型不純物領域７ｂの不純物濃度が互いに異なるため、可変容量素子の特性が互いに異なる。また、Ｎ型のウェル６０ｂに接続する端子として機能するコンタクトホール内のＡｌ合金膜（図示せず）及びその下に位置するＮ型不純物領域６ｂは、複数の可変容量素子に共通である。
【００５８】
これらの可変容量素子の製造方法は、Ｐ型不純物領域７ｂ及び第１高濃度Ｐ型不純物領域８ｂの形成方法を除いて、第１の実施形態と同一である。Ｐ型不純物領域７ｂ及び第１高濃度Ｐ型不純物領域８ｂは、Ｐ型不純物領域７ｂの不純物濃度が互いに異なるため、可変容量素子毎に独立した工程で形成されるが、それぞれの工程は第１の実施形態と同一である。なお、他の工程に関しては説明を省略する。
【００５９】
本実施形態においても、第１の実施形態と同一の効果を得ることができる。また、特性が異なる複数の可変容量素子を並列に接続することにより、更に広い幅で容量を直線的に変化させることができる。
【００６０】
図７の各図は、第３の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態では、トランジスタと可変容量素子が同一工程で形成される。シリコン基板１はトランジスタ領域１ａ及び容量素子領域１ｂを有している。トランジスタ領域１ａ及び容量素子領域１ｂそれぞれには、互いに独立したＮ型のウェル６０ａ，６０ｂが形成されている。
【００６１】
まず、図７（Ａ）に示すように、シリコン基板１上にＬＯＣＯＳ酸化膜３２を形成する。ＬＯＣＯＳ酸化膜３２は、トランジスタ領域１ａ及び容量素子領域１ｂそれぞれに開口パターンを有する。容量素子領域１ｂに形成された開口パターンは、可変容量素子の本体が形成される部分と、Ｎ型のウェル６０ｂに接続する端子が形成される部分とが、互いに分離して開口している。
【００６２】
次いで、シリコン基板１及びＬＯＣＯＳ酸化膜３２上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、シリコン基板１及びＬＯＣＯＳ酸化膜３２上にはレジストパターン７４が形成される。レジストパターン７４は、トランジスタ領域１ａ上、及び容量素子領域１ｂのうちウェル６０ｂに接続する端子が形成される部分上それぞれを覆っているが、可変容量素子の本体が形成される部分上には開口パターンを有する。
【００６３】
次いで、レジストパターン７４をマスクとしてシリコン基板１にＰ型不純物を導入する。これにより、シリコン基板１のうち可変容量素子の本体が形成される部分には、Ｐ型不純物領域３１が形成される。
【００６４】
その後、図７（Ｂ）に示すように、レジストパターン７４を除去する。次いで、シリコン基板１を熱酸化する。これにより、トランジスタ領域１ａにはゲート酸化膜３３ａが形成され、容量素子領域１ｂには容量用酸化膜３３ｂが形成される。次いで、ゲート酸化膜３３ａ上及び容量用酸化膜３３ｂ上を含む全面上に、ポリシリコン膜を例えばＣＶＤ法により形成する。次いで、ポリシリコン膜をパターニングする。これにより、ゲート酸化膜３３ａ上にはゲート電極３４ａが形成され、容量用酸化膜３３ｂ上には容量用電極３４ｂが形成される。
【００６５】
次いで、トランジスタ領域１ａ及び容量素子領域１ｂを含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、トランジスタ領域１ａ及び容量素子領域１ｂにはレジストパターン７６が形成される。レジストパターン７６は、トランジスタ領域１ａ及び容量素子領域１ｂそれぞれのうち、Ｎ型のウェル６０ｂに接続する端子が形成される領域を覆っている。
【００６６】
次いで、レジストパターン７６、ＬＯＣＯＳ酸化膜３２、ゲート電極３４ａ及び容量用電極３４ｂをマスクとして、シリコン基板１にＰ型不純物を導入する。これにより、トランジスタ領域１ａには低濃度不純物領域３６ａが形成され、容量素子領域１ｂには低濃度不純物領域３６ｂが形成される。次いで、ゲート電極３４ａを含む全面上に酸化シリコン膜を堆積し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極３４ａの側壁にはサイドウォール３５ａが形成される。なお、この工程によって、容量用電極３４ｂの側壁にもサイドウォール３５ｂが形成される。
【００６７】
次いで、レジストパターン７６、ＬＯＣＯＳ酸化膜３２、ゲート電極３４ａ、容量用電極３４ｂ、及びサイドウォール３５ａ，３５ｂをマスクとして、シリコン基板１にＰ型不純物を導入する。これにより、トランジスタ領域１ａにはＰ型不純物領域３７ａが２つ形成され、容量素子領域１ｂにはＰ型不純物領域３７ｂが２つ形成される。２つのＰ型不純物領域３７ａは、トランジスタのソース及びドレインとして機能する。２つのＰ型不純物領域３７ｂそれぞれは、Ｐ型不純物領域３１より不純物濃度が高い。このようにして、トランジスタ領域１ａにはトランジスタが形成され、容量素子領域１ｂには可変容量素子の本体が形成される。
【００６８】
その後、図７（Ｃ）に示すようにレジストパターン７６を除去する。次いで、トランジスタ上及び可変容量素子の本体上をレジストパターン（図示せず）で覆い、このレジストパターンをマスクとしてシリコン基板１にＮ型不純物を導入する。これにより、トランジスタ領域１ａ及び容量素子領域１ｂそれぞれには、Ｎ型のウェル６０ａ，６０ｂそれぞれ上に位置するＮ型不純物領域４１ａ，４１ｂが形成される。
【００６９】
その後、レジストパターンを除去する。次いで、トランジスタ及び可変容量素子上を含む全面上に、酸化シリコンを主成分とする層間絶縁膜３８をＣＶＤ法により形成する。次いで、層間絶縁膜３８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜３８上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜３８をエッチングする。これにより、層間絶縁膜３８には、ゲート電極３４ａ、容量用電極３４ｂ、Ｐ型不純物領域３７ａ，３７ｂ、及びＮ型不純物領域４１ａ，４１ｂそれぞれ上に位置する接続孔が形成される。その後、レジストパターンを除去する。
【００７０】
次いで、複数の接続孔それぞれの中及び層間絶縁膜３８上に、Ａｌ合金膜を例えばスパッタリング法により形成する。次いで、このＡｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金膜はパターニングされ、トランジスタ領域１ａに位置するＡｌ合金配線３９ａ，３９ｂ，３９ｃ，３９ｄ、及び容量素子領域１ｂに位置するＡｌ合金配線４０ａ，４０ｂ，４０ｃが形成される。
【００７１】
Ａｌ合金配線３９ａは、接続孔を介してゲート電極３４ａに接続している。Ａｌ合金配線３９ｂは、接続孔を介してソースとなる不純物領域３７ａに接続しており、Ａｌ合金配線３９ｃは、接続孔を介してドレインとなる不純物領域３７ａに接続している。Ａｌ合金配線３９ｄは、接続孔を介してＮ型不純物領域４１ａに接続しており、Ｎ型のウェル６０ａに基準電位を与える。
【００７２】
Ａｌ合金配線４０ａは、接続孔を介して容量用電極３４ｂに接続している。Ａｌ合金配線４０ｂは、接続孔を介して２つのＰ型不純物領域３７ｂそれぞれに接続している。Ａｌ合金配線４０ｃは、接続孔を介してＮ型不純物領域４１ａに接続しており、Ｎ型のウェル６０ｂに基準電位を与える。なお、Ａｌ合金配線４０ｂのうち接続孔に埋め込まれた部分は、Ｐ型不純物領域３７ｂ，３６ｂを介してＰ型不純物領域３１に接続する端子として機能し、Ａｌ合金配線４０ｃのうち接続孔に埋め込まれた部分は、ウェル６０ｂに接続する端子として機能する。
【００７３】
本実施形態に係る可変容量素子の動作方法は、第１の実施形態と同一である。すなわち、容量を変化させる場合、Ｐ型不純物領域３７ｂを介してＰ型不純物領域３１に印加する電圧を変化させる。そして、可変容量素子に電荷を蓄積する場合、容量用電極３４ｂに印加する電圧を変化させる。
本実施形態においても、第１の実施形態と同一の効果を得ることができる。
【００７４】
図８の各図は、第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。本半導体装置は、可変容量素子が、Ｐ型不純物領域３１の下に位置するＰ型不純物領域３１ａを有する点を除いて、第３の実施形態と同一である。なお、図８の各図には図示していないが、本半導体装置は、図７に示したトランジスタも有している。以下、第３の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００７５】
まず、図８（Ａ）に示すように、Ｎ型のウェル６１が形成されたシリコン基板１にＬＯＣＯＳ酸化膜３２を形成した後、レジストパターン７４を形成する。次いで、レジストパターン７４をマスクとしてＰ型不純物イオンを注入し、Ｐ型不純物領域３１を形成する。次いで、レジストパターン７４をマスクとして、Ｐ型不純物領域３１を形成するときより高いエネルギーでＰ型不純物イオンを注入することにより、Ｐ型不純物領域３１ａを形成する。なお、Ｐ型不純物領域３１ａの不純物濃度は、Ｐ型不純物領域３１よりも薄いのが好ましい。
【００７６】
次いで、図８（Ｂ）に示すように、第３の実施形態と同一の方法を用いて、トランジスタ、可変容量素子、層間絶縁膜３８及び各種Ａｌ合金配線を形成する。これらの形成方法は第１の実施形態と同一である。
本実施形態においても、第３の実施形態と同一の効果を得ることができる。
【００７７】
図９の各図は、第５の実施形態に係る半導体装置の製造方法を説明する為の断面図である。まず、図９（Ａ）に示すように、Ｎ型のウェル６１を有するシリコン基板１にＬＯＣＯＳ酸化膜５２を形成する。次いで、ＬＯＣＯＳ酸化膜５２をマスクとして、シリコン基板１にＰ型不純物を注入する。これにより、Ｎ型のウェル６１の表面にはＰ型不純物領域５１が形成される。
【００７８】
次いで、シリコン基板１を熱酸化することにより、容量用酸化膜５３を形成する。次いで、容量用酸化膜５３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜をパターニングする。これにより、容量用酸化膜５３上には容量用電極５４が形成される。
【００７９】
次いで、図９（Ｂ）に示すように、容量用電極５４上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、容量用電極５４上及びその周囲は、レジストパターン７８で覆われる。次いで、レジストパターン７８及びＬＯＣＯＳ酸化膜５２をマスクとして、シリコン基板１にＰ型不純物を注入する。これにより、Ｎ型のウェル６１の表面にはＰ型不純物領域５５が形成される。Ｐ型不純物領域５５は、平面配置において容量用電極５４から離れて形成される。
【００８０】
その後、図９（Ｃ）に示すように、レジストパターン７８を除去する。このようにして、可変容量素子の本体が形成される。次いで、可変容量素子の本体上を含む全面上に、酸化シリコンを主成分とする層間絶縁膜５６を、ＣＶＤ法により形成する。次いで、層間絶縁膜５６上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜５６上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして、層間絶縁膜５６をエッチングする。これにより、層間絶縁膜５６には、Ｐ型不純物領域５５上に位置する接続孔、容量用電極５４上に位置する接続孔、及びウェル６１上に位置する接続孔（図示せず）が形成される。
【００８１】
次いで、複数の接続孔それぞれの中、及び層間絶縁膜５６上に、Ａｌ合金膜をスパッタリング法により形成する。次いで、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、層間絶縁膜５６上には、Ａｌ合金配線５７ａ，５７ｂ、及び上述したウェル６１上の接続孔上に位置するＡｌ合金配線（図示せず）が形成される。
【００８２】
Ａｌ合金配線５７ａは、一部が接続孔に埋め込まれることにより、容量用電極５４に接続し、Ａｌ合金配線５７ｂは、一部が接続孔に埋め込まれることにより、Ｐ型不純物領域５５に接続する。また、上述したウェル６１上の接続孔上に位置するＡｌ合金配線は、一部が接続孔に埋め込まれることによりウェル６１に接続する。
【００８３】
可変容量素子が形成される。本可変容量素子に電荷を蓄積するとき、Ａｌ合金配線５７ａ、及びウェル６１上の接続孔上に位置するＡｌ合金配線の間に電圧を印加することにより、容量用電極５４とウェル６１の間に電圧を印加する。そして、Ａｌ合金配線５７ｂに電圧を加えることにより、Ｐ型不純物領域５５を介してＰ型不純物領域５１に電圧を加え、その電圧を変化させることにより、容量を変化させる。容量が変化する原理は、第１の実施形態と同一である。
【００８４】
本実施形態においても、容量変化率を従来と比べて大きくすることができる。また、容量が制御しやすいため、可変容量素子が使用しやすくなる。また、電荷を蓄積するための電圧Ｖｇとは異なる入力（Ｖｓ）で、容量を変化させることができる。
【００８５】
また、Ｐ型不純物領域５５と容量用電極５４は離れているため、これらの間の耐圧性を確保することができる。また、その距離を調節することにより、任意の耐圧性を得ることができる。
【００８６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば上記した各実施形態において、ウェルをＰ型にして、トランジスタ及び可変容量素子を形成する不純物領域を、Ｎ型にしてもよい。
【図面の簡単な説明】
【００８７】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図２】（Ａ）は図１（Ｃ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図、（Ｄ）は（Ｃ）の次の工程を説明する為の断面図。
【図３】本実施形態に係る可変容量素子の平面図の一例。
【図４】本実施形態に係る可変容量素子の容量変化率（Ｃmax／Ｃmin）の、容量用電極４ｂに印加する電圧Ｖｇに対する依存性の一例を示すグラフ。
【図５】図４で用いた可変容量素子の容量の、高濃度Ｐ型不純物領域５ｂに印加する電圧Ｖｓに対する依存性を示すグラフ。
【図６】第２の実施形態に係る半導体装置の構造を説明する為の断面図。
【図７】（Ａ）は第３の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図８】（Ａ）は第４の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【図９】（Ａ）は第５の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図１０】従来のＭＯＳ型可変容量素子の構造を説明する為の断面図。
【符号の説明】
【００８８】
１，１０１…シリコン基板、２，３２，５２…ＬＯＣＯＳ酸化膜、３ａ，３３ａ…ゲート酸化膜、３ｂ，３３ｂ，５３…容量用酸化膜、４ａ，３４ａ，５４…ゲート電極、４ｂ，３４ｂ…容量用電極、５ａ，５ｂ…第２高濃度Ｐ型不純物領域、６ａ，６ｂ，４１ａ，４１ｂ…Ｎ型不純物領域、７ａ…ドレインオーバー領域、７ｂ，３１，３１ａ，５１，５５…Ｐ型不純物領域、８ａ…パンチスルーストッパー領域、８ｂ…第１高濃度Ｐ型不純物領域、９…層間絶縁膜、１０ａ，１０ｂ，１０ｃ，１０ｄ，１１ａ，１１ｂ，１１ｃ，３９ａ，３９ｂ，３９ｃ，３９ｄ，４０ａ，４０ｂ，４０ｃ，５７ａ，５７ｂ…Ａｌ合金配線、２１…酸化シリコン膜、２２…窒化シリコン膜，３５ａ，３５ｂ…サイドウォール、３６ａ，３６ｂ…低濃度不純物領域、３７ａ，３７ｂ…Ｐ型不純物領域、３８，５６…層間絶縁膜、６０ａ，６０ｂ，６１…ウェル、７０，７１，７２，７４，７６，７８…レジストパターン、１０２…酸化シリコン膜、１０３…ポリシリコン電極、１０４…空乏層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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