(57)【要約】【課題】電源ノイズ発生の主要因のひとつである、内部ロジックでのゲートの出力変化による電源電流変動を低減すること。【解決手段】複数のゲート１０１、１０２、１０３によって構成される回路ブロック１０６と、電源端子１０８に接続された電源ライン１０７および、電源端子１１０に接続された電源ライン１０９と、電源ライン１０７に接続されたゲート１０１、１０３と、電源ライン１０９に接続されたゲート１０２とを備え、ゲート１０１、１０３の出力変化によって発生する電源電流変動は、電源ライン１０７に発生し、ゲート１０２の出力が変化することによって発生する電源電流変動は電源ライン１０９に発生することにより、電源電流の変化は分散し、各電源ラインに発生する電源電流のピークが低減され、電源ノイズを抑制することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも２つの電源端子と、
独立した少なくとも２系統の電源ラインと、
少なくとも２つ以上のゲートを備え、
前記電源ラインはそれぞれ異なる電源端子に接続され、
前記ゲートのうち第１のゲートは、隣接する第２のゲートおよび第３のゲートと異なる電源ラインに接続されていることを特徴とする半導体集積回路。
【請求項２】
少なくとも２つのグランド端子と、
独立した少なくとも２系統のグランドラインと、
少なくとも２つ以上のゲートを備え、
前記グランドラインはそれぞれ異なるグランド端子に接続され、
前記ゲートのうち第１のゲートは、隣接する第２のゲートおよび第３のゲートとは異なる電源ラインに接続されていることを特徴とする、
請求項１記載の半導体集積回路。
【請求項３】
異なる場所に配置された、少なくとも２つの回路ブロックを備え、
前記回路ブロックは、それぞれ独立した少なくとも２系統の電源ラインを共有することを特徴とする、請求項１記載の半導体集積回路。
【請求項４】
異なる場所に配置された、少なくとも２つの回路ブロックを備え、
前記回路ブロックは、それぞれ独立した少なくとも２系統のグランドラインを共有することを特徴とする、請求項２記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源系のノイズを低減した半導体集積回路に関するものである。
【背景技術】
【０００２】
従来の半導体集積回路としては、同時スイッチングが頻発することが予想される複数個の出力バッファを有する集積回路において、所定個数の出力バッファ毎に電源バスを設けるというものがあった（例えば、特許文献１参照）。図２は、前記特許文献１に記載された従来の半導体集積回路を示すものである。
【０００３】
図２において、２０１は半導体集積回路チップであり、２０２は集積回路の内部ブロックである。２０３−１−１〜２０３−１−Ｍおよび２０３−Ｎ−１〜２０３−Ｎ−Ｍは出力バッファであり、内部ブロック２０２からの信号を端子２０４−１−１〜２０４−１−Ｍおよび端子２０４−Ｎ−１〜２０４−Ｎ−Ｍに出力する。Ｍ個の出力バッファごとに纏められた出力バッファ群２０３−１は電源端子２０５−１に接続された電源ライン２０７−１およびグランド端子２０６−１に接続されたグランドライン２０８−１を有する。出力バッファ群２０３−１に含まれる出力バッファ２０３−１−１〜２０３−１−Ｍは、電源ライン２０７−１および２０８−１に接続されることにより給電され、動作する。出力バッファ群２０３−Ｎについても同様であり、電源端子２０５−Ｎ、電源ライン２０７−Ｎ、グランド端子２０６−Ｎ、グランドライン２０８−Ｎを有し、出力バッファ２０３−Ｎ−１〜２０３−Ｎ−Ｍは電源ライン２０７−Ｎおよびグランドライン２０８−Ｎに接続されることにより給電されて動作する。
【特許文献１】特開昭６０−３０１５２号公報（第６頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記従来の構成では、同時スイッチングが頻発することが予想される出力バッファにしか適用することができない。電源ノイズの発生要因としては、出力バッファの変動のみならず、例えばＣＴＳ（Ｃｌｏｃｋ  Ｔｒｅｅ  Ｓｙｎｔｈｅｓｉｓ）回路のように常にＭＯＳのスイッチングが発生するようなクロック系のバッファによる電源変動もその主要因のひとつとして挙げられる。従来の構成では、このような内部ロジックでのゲートの出力変化による電源ノイズの発生を抑えることができないという課題を有していた。
【０００５】
本発明は、前記従来の課題を解決するもので、内部ロジックにおいてゲートの出力変化によって発生する電源電流変動のピークを低減し、電源ノイズの発生を抑制する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記従来の課題を解決するために、本発明の半導体集積回路は、少なくとも２つの電源端子と、独立した少なくとも２系統の電源ラインと、少なくとも２つ以上のゲートを備え、前記電源ラインはそれぞれ異なる電源端子に接続され、前記ゲートのうち第１のゲートは、隣接する第２のゲートおよび第３のゲートと異なる電源ラインに接続され、ゲートの出力変化によって発生する電源ノイズを提言する。
【０００７】
本構成によって、隣接するゲートの出力変化による電源変動が異なる電源ラインに分散して発生し、複数のゲートが引き起こす電源変動の重ねあわせとして現れる、電源ラインにおける電源電流変動のピークを低減し、電源ノイズを低減することができる。
【発明の効果】
【０００８】
本発明の半導体集積回路によれば、隣接するゲートについて、その出力変化による電源変動を分散し、電源ラインにおける電源電流変動のピークを低減して電源ノイズの発生を抑えることができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１０】
（実施の形態１）
図１は、本発明の実施の形態１における半導体集積回路のブロック図である。
【００１１】
図１において、半導体集積回路チップ１０５は、回路ブロック１０６により構成され、回路ブロック１０６は、複数のゲート１０１、１０２、１０３によって構成されている。また、回路ブロック１０６は電源ライン１０７、および１０９を有し、電源ライン１０７は電源端子１０８に、電源ライン１０９は電源端子１１０に、それぞれ独立に接続され、ゲート１０１、１０３は電源ライン１０７に、ゲート１０２は電源ライン１０９に接続されている。また、回路ブロック１０６はグランド端子１１２に接続されたグランドライン１１１およびグランド端子１１４に接続されたグランドライン１１３を有し、ゲート１０１、１０３はグランドライン１１１に接続され、ゲート１０２はグランドライン１１３に接続されている。ゲート１０１は、電源ライン１０７に接続され、信号ライン１２１によって伝達された信号により出力を変化させ、出力信号を信号ライン１２２に伝達する。ゲート１０１に隣接して配置され、信号ライン１２２によってゲート１０１の出力信号を入力とするゲート１０２は電源ライン１０９に接続されており、入力によって変化する出力信号を信号ライン１２３に伝達する。同様にして、ゲート１０２に隣接して配置されたゲート１０３は電源ライン１０７に接続されている（実施の形態１の構成）。
【００１２】
かかる構成によれば、ゲート１０１の出力変化によって発生する電源電流変動は、電源ライン１０７に発生し、ゲート１０１の出力を受けてゲート１０２の出力が変化することによって発生する電源電流変動は電源ライン１０９に発生する。また、ゲート１０２の出力を受けてゲート１０３の出力が変化することによって発生する電源電流変動は、電源ライン１０７に発生する。図３（ａ）は、電源ラインが１系統だった場合の、ゲート１０１、１０２、１０３が変化したときに電源ラインに発生する電源電流の時間変化を示すグラフであり、図３（ｂ）は、ゲート１０１、１０２、１０３が変化したときに、電源ライン１０７に発生する電源電流の時間変化を示すグラフであり、図３（ｃ）はゲート１０１、１０２、１０３が変化したときに、電源ライン１０９に発生する電源電流の時間変化を示すグラフである。
【００１３】
図３（ａ）、（ｂ）および（ｃ）において、曲線３０２は、ゲート１０１のみの出力変化によって発生する電源電流の時間変化をプロットしたものであり、曲線３０３は、ゲート１０２のみの出力変化によって発生する電源電流の時間変化をプロットしたものであり、曲線３０４はゲート１０３のみの出力変化によって発生する電源電流の時間変化をプロットしたものである。また、曲線３０１ａは、ゲート１０１の出力変化によって、ゲート１０２、１０３が連続的に変化したときに、各ゲートの出力変化によって、単一の電源ラインに発生するであろう電源電流変化をプロットしたものである。このように、ゲート１０１、１０２、１０３が連続的に変化することによって、電源ラインでは、各ゲートの変化によって発生する電源電流変化がすべて重畳され、大きなピーク電流を発生する。図３（ｂ）において、曲線３０１ｂは、電源ライン１０７に接続されたゲート１０１および１０３の出力変化によって、電源ライン１０７に発生する電源電流変化をプロットしたものであり、破線３１０は、曲線３０１ａによって表された、単一の電源ラインに発生するであろう電源電流変化のピークを示している。
【００１４】
図３（ｂ）、（ｃ）に示されるように、隣接するゲートについて、独立した異なる電源ラインに接続することにより、電源電流の変化が分散され、各電源ラインに発生する電源電流のピークが低減され、半導体集積回路の電源ノイズを抑制することができる。
【００１５】
なお、本実施の形態において、それぞれ独立なグランド端子１１２、１１４およびグランドライン１１１、１１３を設けたが、これらを共通として１系統のグランド端子およびグランドラインとし、各ゲートを接続しても良い。
【００１６】
（実施の形態２）
図４は、本発明の実施の形態２における半導体集積回路のブロック図である。図４において、図１と同じ構成要素については同じ符号を用い、説明を省略する。
【００１７】
図４において、回路ブロック１０６とは別の位置に配置された回路ブロック４０６は、複数のゲート４０１、４０２、４０３によって構成されている。また、回路ブロック４０６は電源ライン４０７、および４０９を有し、ゲート４０１、４０３は電源ライン４０７に、ゲート４０２は電源ライン４０９に接続されている。また、回路ブロック４０６はグランドライン４１１およびグランドライン４１３を有し、ゲート４０１、４０３はグランドライン４１１に接続され、ゲート４０２はグランドライン４１３に接続されている。回路ブロック外において、電源ライン１０７および４０７は接続されており、また、電源ライン１０９および４０９が接続されている。同様に、回路ブロック外においてグランドライン１１１および４１１は接続されており、グランドライン１１３および４１３は接続されている。
【００１８】
かかる構成によれば、各回路ブロックに供給される独立な電源ラインに接続される電源端子および、グランドラインに接続されるグランド端子を共通化することにより、端子数を削減することができ、且つ各回路ブロックにおいて、ゲート出力変化によって電源ラインに発生する電源電流のピークを低減することができる。また、各回路ブロックは異なる場所に配置されていることにより伝播遅延が発生し、各回路ブロックでそれぞれの電源ラインに発生する電源電流の変化が重ならないために電源電流のピークが低減され、半導体集積回路の電源ノイズを抑制することができる。
【００１９】
なお、本実施の形態において、それぞれ独立なグランド端子１１２、１１４およびグランドライン１１１、１１３を設けたが、これらを共通として１系統のグランド端子およびグランドラインとし、各ゲートを接続しても良い。
【産業上の利用可能性】
【００２０】
本発明にかかる半導体集積回路は、不要輻射を低減するという効果が必要な、車載用ＬＳＩ等としてゆうようである。また、通信・受像品質が必要とされる携帯電話やデジタルＴＶ用のＬＳＩ等の用途にも適用できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１における半導体集積回路のブロック図
【図２】従来の半導体集積回路のブロック図
【図３】（ａ）従来の半導体集積回路の電源電流の変化を示すグラフ（ｂ）本発明の実施の形態１における半導体集積回路の電源電流の変化を示すグラフ（ｃ）本発明の実施の形態１における半導体集積回路の電源電流の変化を示すグラフ
【図４】本発明の実施の形態２における半導体集積回路のブロック図
【符号の説明】
【００２２】
１０１，１０２，１０３，４０１，４０２，４０３    ゲート
２０３−１−１，２０３−１−２，２０３−１−Ｍ，２０３−Ｎ−１，２０３−Ｎ−２，２０３−Ｎ−Ｍ    出力バッファ
１０５，２０１    半導体集積回路チップ
１０６，２０２，４０６    回路ブロック
１０７，１０９，２０７−１，２０７−Ｎ，４０７，４０９    電源ライン
１０８，１１０，２０５−１，２０５−Ｎ    電源端子
１１１，１１３，２０８−１，２０８−Ｎ，４１１，４１３    グランドライン
１１２，１１４，２０６−１，２０６−Ｎ    グランド端子
１２１，１２２，１２３，１２４，４２１，４２２，４２３，４２４    信号ライン
２０４−１−１，２０４−１−２，２０４−１−Ｍ，２０４−Ｎ−１，２０４−Ｎ−２，２０４−Ｎ−Ｍ    信号端子
２０３−１，２０３−Ｎ    出力バッファ群
３０１ａ，３０１ｂ，３０２，３０３，３０４    電源電流変化曲線
３１０    電流変化ピークレベル
【図１】
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【図２】
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【図３】
2006108417.tif 000005
【図４】
2006108417.tif 000006