(57)【要約】【課題】１つのダイオードを追加するのみで、直流出力の経路に短絡が生じたときの直流出力の経路の開閉を行うトランジスタの発熱を防止する。【解決手段】エミッタに第１の直流電源ＤＣ１が導かれ、コレクタから第１の直流出力ＰＯＮ１を送出するトランジスタＱ４と、コレクタが抵抗Ｒ７を介してトランジスタＱ４のベースに接続され、ベースには抵抗Ｒ１を介して制御信号ＣＮが導かれ、エミッタが接地されたトランジスタＱ１と、コレクタに第２の直流電源ＤＣ２が導かれ、ベースには抵抗Ｒ２を介して第１の直流出力ＰＯＮ１が導かれ、エミッタから第２の直流出力ＰＯＮ２を送出するトランジスタＱ２とを備えた構成において、アノードがトランジスタＱ１のベースに接続され、カソードがトランジスタＱ２のエミッタに接続されたダイオードＤ２を備えている。【選択図】  図１
2006136091.tif 000002
【特許請求の範囲】
【請求項１】
第１の直流電源と第２の直流電源とを生成する電源回路部と、
エミッタに第１の直流電源が導かれ、コレクタから第１の直流出力を送出するＰＮＰトランジスタと、
コレクタが電流制限抵抗を介してＰＮＰトランジスタのベースに接続され、ベースには第１のベース抵抗を介して制御信号が導かれ、エミッタが接地レベルに導かれた第１のＮＰＮトランジスタと、
コレクタに第２の直流電源が導かれ、ベースには第２のベース抵抗を介して第１の直流出力が導かれ、エミッタから第２の直流出力を送出する第２のＮＰＮトランジスタと、
第１の直流出力を動作電源として所定電圧に安定化された基準電圧を生成する基準電圧回路と、
コレクタに第１の直流電源が導かれ、ベースには前記基準電圧が導かれ、エミッタから第３の直流出力を送出する第３のＮＰＮトランジスタとを備えた多出力電源装置において、
アノードが第１のＮＰＮトランジスタのベースに接続され、カソードが第２のＮＰＮトランジスタのエミッタに接続された第１のダイオードと、
アノードが第１のＮＰＮトランジスタのベースに接続され、カソードが第３のＮＰＮトランジスタのエミッタに接続された第２のダイオードとを備え、
第１のＮＰＮトランジスタのエミッタを接地レベルに導く経路にエミッタ抵抗を挿入したことを特徴とする多出力電源装置。
【請求項２】
第１の直流電源と第２の直流電源とを生成する電源回路部と、
エミッタに第１の直流電源が導かれ、コレクタから第１の直流出力を送出するＰＮＰトランジスタと、
コレクタが電流制限抵抗を介してＰＮＰトランジスタのベースに接続され、ベースには第１のベース抵抗を介して制御信号が導かれ、エミッタが接地レベルに導かれた第１のＮＰＮトランジスタと、
コレクタに第２の直流電源が導かれ、ベースには第２のベース抵抗を介して第１の直流出力が導かれ、エミッタから第２の直流出力を送出する第２のＮＰＮトランジスタとを備えた多出力電源装置において、
アノードが第１のＮＰＮトランジスタのベースに接続され、カソードが第２のＮＰＮトランジスタのエミッタに接続された第１のダイオードを備えたことを特徴とする多出力電源装置。
【請求項３】
第１のＮＰＮトランジスタのエミッタを接地レベルに導く経路にエミッタ抵抗を挿入したことを特徴とする請求項２に記載の多出力電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータ等から出力される制御信号に従って複数種の直流出力の電圧が、それぞれに対応する電圧と０Ｖとに変化する多出力電源装置に係り、より詳細には、直流出力の経路に短絡が生じたときの素子の保護を行う多出力電源装置に関するものである。
【背景技術】
【０００２】
複数種の電圧の直流出力を送出可能であるとともに、マイクロコンピュータからの出力によって、直流出力のオンオフを可能にしたスイッチング電源の１つに、図３に示す構成の電源がある。この構成においては、トランジスタＱ１は、制御信号ＣＮがＨレベルとなるときにはオンとなり、Ｌレベルとなるときにはオフとなる。また、トランジスタＱ４は、トランジスタＱ１がオンとなるときには、ベース電流が流れてオンになり、トランジスタＱ１がオフとなるときには、ベース電流が０となってオフになる。このため、トランジスタＱ４のコレクタから送出される第１の直流出力ＰＯＮ１は、制御信号ＣＮがＨレベルとなるときには所定電圧（例えば、９Ｖ）になり、制御信号ＣＮがＬレベルになるときには０Ｖになる。また、トランジスタＱ２は、第１の直流出力ＰＯＮ１が９Ｖになるときにはオンになり、第１の直流出力ＰＯＮ１が０Ｖになるときにはオフになる。このため、第２の直流出力ＰＯＮ２の電圧は、制御信号ＣＮがＨレベルとなって、第１の直流出力ＰＯＮ１が９Ｖとなるときには、所定電圧（例えば、３．３Ｖ）となり、制御信号ＣＮがＬレベルとなって、第１の直流出力ＰＯＮ１が０Ｖとなるときには、０Ｖとなる。
【０００３】
なお、上記した構成においては、第２の直流出力ＰＯＮ２に短絡が生じると、エミッタホロワとして動作しているトランジスタＱ２に過大な電流が流れ、トランジスタＱ２の破壊を招く恐れがある。図４は、エミッタホロワとして動作する出力用トランジスタの出力経路に短絡が生じたとき、出力用トランジスタの保護を行う従来技術を示している（第１の従来技術とする）。すなわち、この技術では、エミッタホロワとして動作するトランジスタＱ２１のベースにエミッタが接続され、コレクタが接地されたトランジスタＱ２２を設けている。また、アノードがトランジスタＱ２２のベースに接続され、カソードがトランジスタＱ２１のエミッタに接続されたショットキーダイオード（以下では、ダイオードと称する）Ｄ２１を設けている。このため、出力経路に短絡が生じたときには、ダイオードＤ２１を介してトランジスタＱ２２にベース電流が流れる。従って、トランジスタＱ２２に電流が流れ、トランジスタＱ２１のベース電位を引き下げる。その結果、トランジスタＱ２１のエミッタ電流（出力電流）が減少するので、トランジスタＱ２１の破壊が防止される（例えば、特許文献１参照）。
【０００４】
また、図５に示す技術が提案されている（第２の従来技術とする）。すなわち、この技術では、直流出力Ｐ３１の電圧が所定電圧（ツェナーダイオードＤ３２により定まる電圧）より高いときにはオンとなり、低くなるときにはオフとなるトランジスタＱ３１を設けている。このため、直流出力Ｐ３１の出力経路に不具合が生じて、直流出力Ｐ３１の電圧が所定電圧より低くなるときには、トランジスタＱ３２もオフになる。また、抵抗Ｒ３１の値については、充分に高い値に設定されており、抵抗Ｒ３１を流れる電流のみでは、トランジスタＱ３３のベースを充分に駆動できないようにしている。従って、直流出力Ｐ３１の経路に短絡、等の不具合が生じ、トランジスタＱ３２がオフするときでは、トランジスタＱ３３に流れる電流は、少ない値に抑制され、トランジスタＱ３３の破壊が防止される。なお、ダイオードＤ３２を省略した構成についても、併せて開示されている（例えば、特許文献２参照）。
【特許文献１】特開平７−２６３９７０号公報
【特許文献２】実開平３−１１０５２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、第１の従来技術を用いる場合には、ダイオードＤ２１とトランジスタＱ２２との２つの素子を必要とする。このため、素子数の増加を招くことになる。また、第２の従来技術は、保護を行わないときの構成（抵抗Ｒ３１に流れる電流によって、トランジスタＱ３３を充分に駆動できるようにした構成）と比較すると、ダイオードＤ３２を省略した構成とするときでも、トランジスタＱ３１とトランジスタＱ３２、および、少数の抵抗の追加を必要とする。従って、素子数の大幅な増加を招くことになる。
【０００６】
本発明は、上記の問題点を解決するため創案されたものであり、その目的は、２つのダイオードを追加するのみで、２つの直流出力のそれぞれの経路の開閉を行うトランジスタの、直流出力の経路に短絡が生じたときの発熱を防止することのでき、且つ、直流出力の経路に短絡が生じたとき、経路の開閉を行うトランジスタの発熱を防止するときにも、回路の動作が不安定となることを防止することのできる多出力電源装置を提供することにある。
【０００７】
また本発明の目的は、第１の直流出力のオンオフを行うＰＮＰトランジスタと、ベースに抵抗を介して制御信号が導かれ、制御信号に従ってＰＮＰトランジスタのオンオフを制御する第１のＮＰＮトランジスタと、コレクタに直流電源が導かれ、ベースには抵抗を介して第１の直流出力が導かれ、エミッタから第２の直流出力を送出する第２のＮＰＮトランジスタとを備えた構成において、アノードが第１のＮＰＮトランジスタのベースに接続され、カソードが第２のＮＰＮトランジスタのエミッタに接続されたダイオードを備えることにより、１つのダイオードを追加するのみで、直流出力の経路に短絡が生じたときの直流出力の経路の開閉を行うトランジスタの発熱を防止することのできる多出力電源装置を提供することにある。
【０００８】
また上記目的に加え、第１のＮＰＮトランジスタのエミッタを接地レベルに導く経路にエミッタ抵抗を挿入することにより、直流出力の経路に短絡が生じるとき、経路の開閉を行うトランジスタの発熱を防止するときにも、回路の動作が不安定となることを防止することのできる多出力電源装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明に係る多出力電源装置は、第１の直流電源と第２の直流電源とを生成する電源回路部と、エミッタに第１の直流電源が導かれ、コレクタから第１の直流出力を送出するＰＮＰトランジスタと、コレクタが電流制限抵抗を介してＰＮＰトランジスタのベースに接続され、ベースには第１のベース抵抗を介して制御信号が導かれ、エミッタが接地レベルに導かれた第１のＮＰＮトランジスタと、コレクタに第２の直流電源が導かれ、ベースには第２のベース抵抗を介して第１の直流出力が導かれ、エミッタから第２の直流出力を送出する第２のＮＰＮトランジスタと、第１の直流出力を動作電源として所定電圧に安定化された基準電圧を生成する基準電圧回路と、コレクタに第１の直流電源が導かれ、ベースには前記基準電圧が導かれ、エミッタから第３の直流出力を送出する第３のＮＰＮトランジスタとを備えた多出力電源装置に適用している。そして、アノードが第１のＮＰＮトランジスタのベースに接続され、カソードが第２のＮＰＮトランジスタのエミッタに接続された第１のダイオードと、アノードが第１のＮＰＮトランジスタのベースに接続され、カソードが第３のＮＰＮトランジスタのエミッタに接続された第２のダイオードとを備え、第１のＮＰＮトランジスタのエミッタを接地レベルに導く経路にエミッタ抵抗を挿入している。
【００１０】
すなわち、第２あるいは第３の直流出力の経路に短絡が生じるときには、第１のＮＰＮトランジスタのベースは、第１あるいは第２のダイオードを介して接地される。従って、第１のＮＰＮトランジスタはオフ状態となる。このため、ＰＮＰトランジスタがオフとなり、第１の直流出力が０Ｖとなるので、第２および第３のＮＰＮトランジスタはオフとなる。つまり、第２あるいは第３の直流出力の経路に短絡が生じるときには、第２および第３のＮＰＮトランジスタの双方に電流が流れなくなる。また、第１のＮＰＮトランジスタのベースが第１あるいは第２のダイオードを介して接地された状態となるとき、第１のＮＰＮトランジスタのコレクタに流れる電流は、エミッタ抵抗がないときでは、第１のベース抵抗の値を大きくしないと、充分に少ない値に抑制されない。つまり、ＰＮＰトランジスタをオフに近似した状態に設定することができず、第２および第３のＮＰＮトランジスタがオフにならない。しかし、エミッタ抵抗を挿入するときでは、第１のベース抵抗を大きくしなくても、第１のＮＰＮトランジスタのコレクタ電流を微少な値に抑制することができる。つまり、第１のベース抵抗の値を大きくしなくても、短絡時には、ＰＮＰトランジスタをオフに近似した状態とすることができ、第２および第３のＮＰＮトランジスタがオフになる。
【００１１】
また本発明に係る多出力電源装置は、第１の直流電源と第２の直流電源とを生成する電源回路部と、エミッタに第１の直流電源が導かれ、コレクタから第１の直流出力を送出するＰＮＰトランジスタと、コレクタが電流制限抵抗を介してＰＮＰトランジスタのベースに接続され、ベースには第１のベース抵抗を介して制御信号が導かれ、エミッタが接地レベルに導かれた第１のＮＰＮトランジスタと、コレクタに第２の直流電源が導かれ、ベースには第２のベース抵抗を介して第１の直流出力が導かれ、エミッタから第２の直流出力を送出する第２のＮＰＮトランジスタとを備えた多出力電源装置に適用している。そして、アノードが第１のＮＰＮトランジスタのベースに接続され、カソードが第２のＮＰＮトランジスタのエミッタに接続された第１のダイオードを備えている。
【００１２】
すなわち、第２の直流出力の経路に短絡が生じるときには、第１のＮＰＮトランジスタのベースは、第１のダイオードを介して接地される。従って、第１のＮＰＮトランジスタはオフ状態となる。このため、ＰＮＰトランジスタがオフとなり、第１の直流出力が０Ｖとなるので、第２のＮＰＮトランジスタはオフとなる。つまり、第２の直流出力の経路に短絡が生じるときには、第２のＮＰＮトランジスタに電流が流れなくなる。
【００１３】
また、上記構成に加え、第１のＮＰＮトランジスタのエミッタを接地レベルに導く経路にエミッタ抵抗を挿入している。すなわち、第１のＮＰＮトランジスタのベースが第１のダイオードを介して接地された状態となるとき、第１のＮＰＮトランジスタのコレクタに流れる電流は、エミッタ抵抗がないときでは、第１のベース抵抗の値を大きくしないと、充分に少ない値に抑制されない。つまり、ＰＮＰトランジスタをオフに近似した状態に設定することができず、第２のＮＰＮトランジスタがオフにならない。しかし、エミッタ抵抗を挿入するときでは、第１のベース抵抗を大きくしなくても、第１のＮＰＮトランジスタのコレクタ電流を微少な値に抑制することができる。つまり、第１のベース抵抗の値を大きくしなくても、短絡時には、ＰＮＰトランジスタをオフに近似した状態とすることができ、第２のＮＰＮトランジスタがオフになる。
【発明の効果】
【００１４】
本発明によれば、第２あるいは第３の直流出力の経路に短絡が生じるときには、第１のＮＰＮトランジスタのベースは、第１あるいは第２のダイオードを介して接地される。従って、第１のＮＰＮトランジスタはオフ状態となる。このため、ＰＮＰトランジスタがオフとなり、第１の直流出力が０Ｖとなるので、第２のＮＰＮトランジスタと第３のＮＰＮトランジスタとはオフとなる。つまり、第２の直流出力の経路、あるいは、第３の直流出力の経路に短絡が生じるときには、第２のＮＰＮトランジスタと第３のＮＰＮトランジスタとの双方に電流が流れなくなる。また、第１のベース抵抗の値を大きくしなくても、第２あるいは第３の直流出力の経路の短絡時には、ＰＮＰトランジスタをオフに近似した状態とすることができ、第２および第３のＮＰＮトランジスタがオフになる。このため、２つのダイオードを追加するのみで、２つの直流出力のそれぞれの経路の開閉を行うトランジスタの、直流出力の経路に短絡が生じたときの発熱を防止することができ、且つ、直流出力の経路に短絡が生じたとき、経路の開閉を行うトランジスタの発熱を防止するときにも、回路の動作が不安定となることを防止することができる。
【００１５】
また本発明によれば、第２の直流出力の経路に短絡が生じるときには、第１のＮＰＮトランジスタのベースは、第１のダイオードを介して接地される。従って、第１のＮＰＮトランジスタはオフ状態となる。このため、ＰＮＰトランジスタがオフとなり、第１の直流出力が０Ｖとなるので、第２のＮＰＮトランジスタはオフとなる。つまり、第２の直流出力の経路に短絡が生じるときには、第２のＮＰＮトランジスタに電流が流れなくなるので、１つのダイオードを追加するのみで、直流出力の経路に短絡が生じたときの直流出力の経路の開閉を行うトランジスタの発熱を防止することができる。
【００１６】
また、さらに、第１のＮＰＮトランジスタのエミッタを接地レベルに導く経路にエミッタ抵抗を挿入している。従って、第１のベース抵抗の値を大きくしなくても、第２の直流出力の経路の短絡時には、ＰＮＰトランジスタをオフに近似した状態とすることができ、第２のＮＰＮトランジスタがオフになるので、直流出力の経路に短絡が生じる場合に経路の開閉を行うトランジスタの発熱を防止するときにも、回路の動作が不安定となることを防止することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図を参照して説明する。
【００１８】
図１は、本発明に係る多出力電源装置の一実施形態の電気的接続を示す回路図であり、ＤＶＤレコーダ等のＡＶ機器に適用した場合を示している。なお、図３に示す従来技術と同一となる素子には、図３における符号と同一符号を付与している。
【００１９】
本実施形態は、大別すると、多出力電源装置１、マイクロコンピュータ（以下では、マイコンと称する）２、および、負荷回路３を備えている。負荷回路３は、ＡＶ機器（例えば、ＤＶＤレコーダ等）として要求される各種の動作を実行する。マイコン２は、双方向に接続された負荷回路３から出力される種々の信号に基づいて、負荷回路３の動作を制御する。
【００２０】
多出力電源装置１は、第１〜第３の直流出力ＰＯＮ１〜ＰＯＮ３を負荷回路３に送出する（その他の電圧の直流出力も送出するが、その他の電圧の直流出力については、図示が省略されている。また、第１の直流電源ＤＣ１や第２の直流電源ＤＣ２も負荷回路３に送出するが、この経路についても図示が省略されている）。なお、第１〜第３の直流出力ＰＯＮ１〜ＰＯＮ３については、制御信号ＣＮが電源オンを示すＨレベルとなるときには、第１の直流出力ＰＯＮ１は９Ｖ、第２の直流出力ＰＯＮ２は３．３Ｖ、第３の直流出力ＰＯＮ３は５Ｖとなる。また、制御信号ＣＮが電源オフを示すＬレベルとなるときには、第１〜第３の直流出力ＰＯＮ１〜ＰＯＮ３は０Ｖとなる。
【００２１】
多出力電源装置１は、詳細には、電源回路部５、４つのトランジスタＱ１〜Ｑ４、３つのダイオードＤ２〜Ｄ４、７つの抵抗Ｒ１〜Ｒ７を備えている。電源回路部５は、ＲＣＣ方式のスイッチング電源となっていて、９Ｖに安定化された第１の直流電源ＤＣ１と、３．３Ｖに安定化された第２の直流電源ＤＣ２とを生成して出力する。このため、スイッチング回路１１、トランスＴ１、誤差検出回路１２、フォトカプラ１３、ダイオードＤ１１，Ｄ１２、コンデンサＣ１１，Ｃ１２を備えている。
【００２２】
ダイオードＤ１１とコンデンサＣ１１とは、二次コイルＬ２１の出力を整流平滑して、第１の直流電源ＤＣ１を生成する。ダイオードＤ１２とコンデンサＣ１２とは、二次コイルＬ２２の出力を整流平滑して、第２の直流電源ＤＣ２を生成する。誤差検出回路１２は、第２の直流電源ＤＣ２の電圧誤差を検出し、フォトカプラ１３を介して、検出した電圧誤差をスイッチング回路１１に帰還する。スイッチング回路１１は、フォトカプラ１３を介して帰還された電圧誤差に基づき、一次コイルＬ１１に流れる電流をスイッチングすることによって、第２の直流電源ＤＣ２の電圧を３．３Ｖに安定化する（Ｌ１２は、補助コイルを示している）。
【００２３】
ＰＮＰトランジスタＱ４（以下では、トランジスタＱ４と称する）のエミッタには第１の直流電源ＤＣ１が導かれており、そのコレクタは、第１の直流出力ＰＯＮ１の出力点として、負荷回路３に導かれている。また、トランジスタＱ４のエミッタとベースとの間には、ベース電位をエミッタ電位に引き上げる抵抗Ｒ４が接続されている。また、トランジスタＱ４のベースは、トランジスタＱ４のベース電流を制限する電流制限抵抗Ｒ７を介して、第１のＮＰＮトランジスタＱ１（以下では、トランジスタＱ１と称する）のコレクタに接続されている。
【００２４】
トランジスタＱ１のベースには、ベース電流を制限する第１のベース抵抗Ｒ１を介して、マイコン２から送出される制御信号ＣＮが導かれている。また、制御信号ＣＮを第１のベース抵抗Ｒ１に導く経路と接地レベルとの間には、前記経路のインピーダンスの上昇を制限する抵抗Ｒ５が接続されている。また、トランジスタＱ１のエミッタと接地レベルとの間には、エミッタ抵抗Ｒ３が挿入されている。
【００２５】
第２のＮＰＮトランジスタＱ２（以下では、トランジスタＱ２と称する）のコレクタには第２の直流電源ＤＣ２が導かれており、トランジスタＱ２のベースには、第２のベース抵抗Ｒ２を介して、第１の直流出力ＰＯＮ１が導かれている。また、トランジスタＱ２のエミッタは、第２の直流出力ＰＯＮ２の出力点として、負荷回路３に導かれている。
【００２６】
第３のＮＰＮトランジスタＱ３（以下では、トランジスタＱ３と称する）のコレクタには第１の直流電源ＤＣ１が導かれており、トランジスタＱ３のベースには、ツェナーダイオードＤ４のカソードが接続されている。また、ツェナーダイオードＤ４のカソードには、抵抗Ｒ６を介して、第１の直流出力ＰＯＮ１が導かれている。また、ツェナーダイオードＤ４のアノードは接地されている（抵抗Ｒ６とツェナーダイオードＤ４とは、トランジスタＱ３のベースに導かれる５．６Ｖの基準電圧を生成する基準電圧回路６を構成している）。また、トランジスタＱ３のエミッタは、第３の直流出力ＰＯＮ３の出力点として、負荷回路３に導かれている。
【００２７】
そして、トランジスタＱ１のベースには第１のダイオードＤ２（以下では、ダイオードＤ２と称する）のアノードが接続され、ダイオードＤ２のカソードは、トランジスタＱ２のエミッタに接続されている。また、トランジスタＱ１のベースには第２のダイオードＤ３（以下では、ダイオードＤ３と称する）のアノードが接続され、ダイオードＤ３のカソードは、トランジスタＱ３のエミッタに接続されている。
【００２８】
上記構成からなる実施形態の動作を説明する。
【００２９】
商用電源を整流平滑して得られた一次側直流源ＤＣｉｎがスイッチング回路１１に供給されると、電源回路部５は、９Ｖの第１の直流電源ＤＣ１と３．３Ｖの第２の直流電源ＤＣ２とを生成し、出力する。第２の直流電源ＤＣ２が３．３Ｖになると、マイコン２は所定動作を実行する。所定動作の実行を開始したときには、マイコン２は、制御信号ＣＮのレベルを、電源オフを示すＬレベルにする。
【００３０】
制御信号ＣＮのレベルがＬレベルであるときには、トランジスタＱ１はオフとなる。トランジスタＱ１がオフのときには、トランジスタＱ４のベース電流が０となって、トランジスタＱ４もオフとなる。従って、第１の直流出力ＰＯＮ１の電圧は０Ｖになる。第１の直流出力ＰＯＮ１の電圧が０Ｖであるときには、トランジスタＱ２のベース電圧も０Ｖとなるので、トランジスタＱ２はオフとなり、第２の直流出力ＰＯＮ２の電圧も０Ｖとなる。また、第１の直流出力ＰＯＮ１の電圧が０Ｖであるときには、トランジスタＱ３のベース電圧も０Ｖとなるので、第３の直流出力ＰＯＮ３の電圧も０Ｖとなる。
【００３１】
上記状態において、図示されないリモートコントローラに電源オンの指示が入力されると、マイコン２は、制御信号ＣＮをＨレベルにする。制御信号ＣＮがＨレベルになると、トランジスタＱ１がオン状態となり、トランジスタＱ４にベース電流が流れる。従って、トランジスタＱ４もオン状態となる。その結果、第１の直流出力ＰＯＮ１の電圧は、所定の電圧である９Ｖとなる。第１の直流出力ＰＯＮ１が９Ｖになると、トランジスタＱ２に充分なベース電流が流れるので、トランジスタＱ２もオンとなる。このため、第２の直流出力ＰＯＮ２の電圧は３．３Ｖとなる。
【００３２】
また、第１の直流出力ＰＯＮ１が９Ｖになると、基準電圧回路６は、５．６Ｖに安定化された基準電圧を生成して、トランジスタＱ３のベースに供給する。このため、第３の直流出力ＰＯＮ３の電圧は、安定化された５Ｖとなる。従って、負荷回路３には、第１の直流出力ＰＯＮ１の９Ｖ、第２の直流出力ＰＯＮ２の３．３Ｖ、第３の直流出力ＰＯＮ３の５Ｖが供給される。このため、負荷回路３は、マイコン２からの指示に対応した動作を実行可能な状態に移行する。
【００３３】
上記した状態において、例えば、第２の直流出力ＰＯＮ２の経路に、接地レベルへの短絡が生じたとする。このときでは、ダイオードＤ２のカソードが接地されることになるので、ダイオードＤ２には、制御信号ＣＮのＨレベル時の電圧と、第１のベース抵抗Ｒ１の値とにより定まる電流が流れる。このとき、トランジスタＱ１のコレクタに流れる電流の大きさ、および、エミッタ抵抗Ｒ３の作用について、図２を参照しつつ説明する。
【００３４】
図２は、カレントミラーを示しており、トランジスタＱ８のエミッタ面積とトランジスタＱ１のエミッタ面積とが等しいとすると、トランジスタＱ１のコレクタに流れる電流ｉ７は、トランジスタＱ８のコレクタに流れる電流ｉ１に等しくなることが知られている。また、トランジスタＱ８はベースとコレクタとが接続されているので、トランジスタＱ８をダイオードと見なすことができる。このため、いま、トランジスタＱ８とダイオードＤ２とが等価であると見なすと、トランジスタＱ１のコレクタ電流ｉ７は、ダイオードＤ２に流れる電流に等しくなる。
【００３５】
このことは、エミッタ抵抗Ｒ３を省略した場合では、トランジスタＱ１のコレクタ電流は、ダイオードＤ２に流れる電流に等しくなることを意味し、第２の直流出力ＰＯＮ２の経路に短絡が生じるときにも、トランジスタＱ４にベース電流が流れ、トランジスタＱ４を、第１の直流出力ＰＯＮ１の電圧を０Ｖ近傍まで下降させることができる程度のオフ状態にすることができない（このときでも、第１のベース抵抗Ｒ１の値を、許容範囲の最大値近傍の値（例えば、数１００ｋΩ）とするときでは、第１の直流出力ＰＯＮ１の電圧を充分に下降させることができるが、このときでは、第１のＮＰＮトランジスタＱ１のベースインピーダンスが高くなり、ノイズに対する耐性が低くなって、動作の不安定を招きやすくなる）。
【００３６】
しかし、トランジスタＱ１のエミッタを接地レベルに導く経路にエミッタ抵抗Ｒ３を挿入するときでは、第１のベース抵抗Ｒ１の値を数ｋΩ程度とするときにも、トランジスタＱ１のコレクタ電流を、ダイオードＤ２に流れる電流よりも、充分に少ない値（例えば、１／１００）とすることができる。このため、第２の直流出力ＰＯＮ２が短絡したときには、トランジスタＱ４のベース電流を微少な値とすることができ、トランジスタＱ４は、オフ状態に近似した状態となる。従って、第１の直流出力ＰＯＮ１の電圧は０Ｖ近傍の値となる。
【００３７】
第１の直流出力ＰＯＮ１の電圧が０Ｖ近傍になると、トランジスタＱ２がオフ状態（ベース電流が微少な状態）となり、トランジスタＱ２に流れる電流は０（あるいは０近傍の値）となる。このため、第２の直流出力ＰＯＮ２の経路に短絡が生じるときにも、トランジスタＱ２の発熱が回避される。また、トランジスタＱ３のベース電位が０Ｖ近傍となるので、第３の直流出力ＰＯＮ３の電圧も０Ｖ（あるいは０Ｖ近傍の電圧）となる。
【００３８】
上記した動作は、第３の直流出力ＰＯＮ３の経路が短絡したときにも生じる。従って、第３の直流出力ＰＯＮ３の経路に短絡が生じるときにも、トランジスタＱ３の発熱が回避されることになる。
【００３９】
なお、本発明は上記実施形態に限定されず、第１の直流電源ＤＣ１と第２の直流電源ＤＣ２とについては、第１の直流電源ＤＣ１の電圧を９Ｖ、第２の直流電源ＤＣ２の電圧を３．３Ｖとした場合について説明したが、第１の直流電源ＤＣ１の電圧を第２の直流電源ＤＣ２の電圧より高くする限りにおいては、その他の任意の電圧の組み合わせとすることができる。
【００４０】
また、ＡＶ機器に適用した場合について説明したが、その他の任意の電子機器の場合にも、同様に適用することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明に係る多出力電源装置の一実施形態の電気的接続を示す回路図である。
【図２】カレントミラー回路を示す説明図である。
【図３】従来技術の電気的接続を示す回路図である。
【図４】従来技術の電気的接続を示す回路図である。
【図５】従来技術の電気的接続を示す回路図である。
【符号の説明】
【００４２】
１  多出力電源装置
５  電源回路部
６  基準電圧回路
ＣＮ  制御信号
Ｄ２  第１のダイオード
Ｄ３  第２のダイオード
ＤＣ１  第１の直流電源
ＤＣ２  第２の直流電源
ＰＯＮ１  第１の直流出力
ＰＯＮ２  第２の直流出力
ＰＯＮ３  第３の直流出力
Ｑ１  第１のＮＰＮトランジスタ
Ｑ２  第２のＮＰＮトランジスタ
Ｑ３  第３のＮＰＮトランジスタ
Ｑ４  ＰＮＰトランジスタ
Ｒ１  第１のベース抵抗
Ｒ２  第２のベース抵抗
Ｒ３  エミッタ抵抗
【図１】
2006136091.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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