(57)【要約】【課題】  サーモメータコードのバブリングがどこで発生しても、同じバブリングの数の場合に誤差の範囲が一定となり誤差の範囲を小さくする。【解決手段】  アナログの入力電圧を複数の基準電圧と比較して得られるサーモメータコード１０１における‘１’の数をカウントしてカウント値１０２を出力するカウンタ回路２１と、カウンタ回路２１からのカウント値１０２をラッチするラッチ回路２２とを備えたエンコーダ回路。【選択図】        図１
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【特許請求の範囲】
【請求項１】
アナログの入力電圧を複数の基準電圧と比較して得られるサーモメータコードにおける１の数をカウントしてカウント値を出力するカウンタ回路と、
上記カウンタ回路からのカウント値をラッチするラッチ回路とを備えたエンコーダ回路。
【請求項２】
アナログの入力電圧を各基準電圧と比較してサーモメータコードを出力する複数のコンパレータと、
上記請求項１記載のエンコーダ回路とを備えた並列比較型のアナログ・デジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はアナログの入力電圧をデジタル出力に変換する際に使用するエンコーダ回路、及びこのエンコーダ回路を使用したアナログ・デジタル変換回路（以下、ＡＤＣ回路）に関するものである。
【背景技術】
【０００２】
図４は並列比較型のＡＤＣ回路の基本構成を示すブロック図であり、ｎビット並列比較型のＡＤＣ回路の場合には、２n −１個のコンパレータ１０とエンコーダ回路２０を備えている。各コンパレータ１０には入力電圧とそれぞれ等間隔に設定された基準電圧が供給されており、各コンパレータ１０はアナログの入力電圧とそれぞれ設定された基準電圧を比較して比較結果を出力する。エンコーダ回路２０は各コンパレータ１０の比較結果をデジタル出力であるｎビットのバイナリコード（Ｂｉｎａｒｙ  Ｃｏｄｅ）１０３に変換する。
【０００３】
各コンパレータ１０の出力は、供給されている基準電圧の小さい方から大きい方に向かって‘１’が連続し、あるコンパレータ１０から基準電圧の大きい方に向かって‘０’が連続することにより、複数のコンパレータ１０からサーモメータコード（Ｔｈｅｒｍｏｍｅｔｅｒ  Ｃｏｄｅ；温度計符号）１０１が出力される。すなわち、サーモメータコード１０１における‘１’と‘０’の切り替わりポイントを検出することにより、アナログの入力電圧をデジタル出力に変換している。ところが、様々な要因により、図５に示すように、各コンパレータ１０の‘１’／‘０’の変化点が複数となるバブリングが発生することがある。このバブリングが発生すると、エンコーダ回路２０が正常なバイナリコード１０３を発生することができないので、このバブリングによるエラーをできるだけ小さい範囲にとどめるための補正が必要となる。
【０００４】
そこで、従来は例えば非特許文献１に示すように、各コンパレータ１０の出力であるサーモメータコード１０１を、隣り合う数値のハミング距離が‘１’となるグレイコード（Ｇｒａｙ  Ｃｏｄｅ）１０４に変換してから、バイナリコード１０３に変換するという方法が用いられている。
【０００５】
図６はグレイコード１０４を使用する場合の従来のエンコーダ回路２０の動作を説明する図であり、３ビット並列比較型のＡＤＣ回路に使用する場合のサーモメータコード１０１、グレイコード１０４及びバイナリコード１０３の関係を示している。
図７はエンコーダ回路２０におけるサーモメータコード１０１をグレイコード１０４に変換する回路図である。図７において、サーモメータコード１０１の各値Ｔ０〜Ｔ６とグレイコード１０４の各値Ｇ０〜Ｇ２の論理式は次の式（１）〜式（３）で示される。
Ｇ０＝Ｔ０×Ｔ２* ＋Ｔ４×Ｔ６*                         （１）
Ｇ１＝Ｔ１×Ｔ５*                                     （２）
Ｇ２＝Ｔ３                                            （３）
なお、Ｔ２* ，Ｔ６* ，Ｔ５* はそれぞれＴ２，Ｔ６，Ｔ５の反転を示す。
【０００６】
図８は３ビット並列比較型のＡＤＣ回路においてグレイコード１０４を使用した場合の従来のエンコーダ回路２０の動作を説明する図である。ここでは、真のサーモメータコード１０１を‘００１１１１１’（真の出力‘５’）とし、サーモメータコード１０１に‘０’のバブリングが１個発生した場合を示している。この図８の例では、真の出力５に対してバブリングが発生する場所により１〜−３までの誤差が発生している。これは、図７のサーモメータコード１０１をグレイコード１０４に変換する回路において、入力Ｔ０，Ｔ２，Ｔ４，Ｔ６は出力Ｇ０に影響し、入力Ｔ１，Ｔ５は出力Ｇ１に影響し、入力Ｔ３は出力Ｇ２に影響していることにより、サーモメータコード１０１のどの位置にバブリングが発生するかによって、グレイコード１０４への影響が変化するためである。
【０００７】
また、特許文献１に示すＡＤ変換器では、入力信号と分解能に応じたレベルを発生する参照信号とを比較し、入力信号と各参照信号との大小関係を判定する比較器によりサーモメータコードに変換されたデジタル信号を符号変換することにより、所望のデジタル信号を得るものにおいて、比較器複数個をまとめてグループとし、各グループ内の各比較器の出力を加算し、加算結果がある闘値を越えたかどうかでグループ出力とし、該グループ出力を符号変換することによりＡＤ変換器のデジタル出力の上位ビットを得るとともに、各グループ内の加算結果から下位ビットを得ることが開示されている。
【０００８】
【非特許文献１】Ｐｒｉｎｃｉｐｌｅｓ  ｏｆ  Ｄａｔａ  Ｃｏｎｖｅｒｓｉｏｎ  Ｓｙｓｔｅｍ  Ｄｅｓｉｇｎ，ＩＥＥＥ  Ｐｒｅｓｓ，ＰＣ４４６５，Ｂｅｈｚａｄ  Ｒａｚａｖｉ，１９９５，ｐ．１１４−１１５
【特許文献１】特開平２−２３８７１７号公報（第３ページ左下欄、第６行〜第１８行）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来の非特許文献１に示すエンコーダ回路２０は以上のように構成されているので、図８に示すように、サーモメータコード１０１のバブリングが発生する場所によって真の出力との誤差が変化してしまい、誤差の範囲が大きくなってしまうという課題があった。
【００１０】
また、従来の特許文献１に示すＡＤ変換器についても、同公報の第１１図に示すように、同様にサーモメータコードのバブリングが発生する場所によって真の出力との誤差が変化してしまい、誤差の範囲が大きくなってしまうという課題があった。
【００１１】
この発明は上記のような課題を解決するためになされたもので、サーモメータコード１０１のバブリングがどこで発生しても、同じバブリングの数の場合に誤差の範囲が一定となり、グレイコード１０４を使用した場合よりも誤差の範囲を小さくすることができるエンコーダ回路及びアナログ・デジタル変換回路を得ることを目的とする。
【課題を解決するための手段】
【００１２】
この発明に係るエンコーダ回路は、アナログの入力電圧を複数の基準電圧と比較して得られるサーモメータコードにおける１の数をカウントしてカウント値を出力するカウンタ回路と、上記カウンタ回路からのカウント値をラッチするラッチ回路とを備えたものである。
【発明の効果】
【００１３】
この発明により、サーモメータコードのバブリングがどこで発生しても、同じバブリングの数の場合に誤差の範囲が一定となり、誤差の範囲を小さくすることができるという効果がある。
【発明を実施するための最良の形態】
【００１４】
実施の形態１．
図１はこの発明の実施の形態１によるエンコーダ回路２０の構成を示すブロック図である。なお、並列比較型のＡＤＣ回路の基本構成を示すブロック図は図４と同一であり、図１に示すエンコーダ回路２０はコンパレータ１０の出力に接続されている。図１に示すエンコーダ回路２０はカウンタ回路２１とラッチ回路２２とを備えている。カウンタ回路２１はサーモメータコード１０１全体の出力における‘１’の数をカウントしてカウント値１０２を出力し、ラッチ回路２２はカウンタ回路２１のカウント値１０２をラッチしてクロックＯＳＣに同期してバイナリコード１０３を出力する。
【００１５】
図２は図１に示すエンコーダ回路２０の６ビットエンコーダを実現するＨＤＬ（Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ）記述例を示す図である。図２に示す記述例において、「ＡＤＣＱ」は入力するサーモメータコード１０１、ｄＱは出力するバイナリコード１０３、ＯＳＣはクロックをそれぞれ示している。
【００１６】
図２において、１行目はモジュール名、ピン名、２行目から４行目はピン宣言、５行目はレジスタ宣言、６行目は変数宣言を示している。７行目はクロックのポジティブエッジで以下を実行することを示し、８行目はｊに初期値‘０’を設定し、９行目は変数ｉを‘０’から‘６３’まで１つずつ増加させて以下を実行し、１０行目はもしｉ番目のサーモメータコード１０１が‘１’ならば以下を実行することを示している。１１行目はｊに‘１’を加算することを示し、１２行目はｉｆ文の終了、１３行目はｆｏｒ文の終了を示している。１４行目は出力するバイナリコード１０３にｊを設定することを示し、１５行目はａｌｗａｙｓ文の終了、１６行目はモジュールの終了を示している。
【００１７】
図３は図１に示すエンコーダ回路２０の３ビットエンコーダの動作を説明する図である。ここでは、図８と同様に、真のサーモメータコード１０１を‘００１１１１１’（真の出力‘５’）とし、サーモメータコード１０１に‘０’のバブリングが１個発生した場合を示している。この図３の例では、サーモメータコード１０１のどの場所でバブリングが発生しても、カウンタ回路２１はサーモメータコード１０１全体の出力における‘１’の数をカウントしてカウント値１０２を出力し、ラッチ回路２２はカウンタ回路２１のカウント値１０２をラッチしてクロックＯＳＣに同期してバイナリコード１０３を出力することにより、真の出力５に対して誤差の値は一定の−１となり、従来のグレイコード１０４を使用した場合よりも誤差の範囲が小さくなっている。
【００１８】
図３の例では、サーモメータコード１０１に‘０’のバブリングが１個発生した場合を示しているが、‘０’のバブリングがｎ個発生した場合には、真の出力に対する誤差の値は−ｎとなり、‘１’のバブリングがｋ個発生した場合には、真の出力に対する誤差の値は＋ｋとなる。また、０’のバブリングがｎ個、‘１’のバブリングがｋ個発生した場合には、真の出力に対する誤差の値はｋ−ｎとなる。このように、いずれの場合にもバブリングの個数のみに依存する一定の値となり、バブリングが発生する場所には依存しない。
【００１９】
以上のように、この実施の形態１によれば、カウンタ回路２１はサーモメータコード１０１全体の出力における‘１’の数をカウントしてカウント値１０２を出力し、ラッチ回路２２はカウンタ回路２１のカウント値１０２をラッチしてクロックＯＳＣに同期してバイナリコード１０３を出力することにより、サーモメータコード１０１のバブリングがどこで発生しても、同じバブリングの数の場合に誤差の範囲が一定となり、グレイコード１０４を使用した場合よりも誤差の範囲を小さくすることができるという効果が得られる。
【図面の簡単な説明】
【００２０】
【図１】この発明の実施の形態１によるエンコーダ回路の構成を示すブロック図である。
【図２】この発明の実施の形態１によるエンコーダ回路の６ビットエンコーダを実現するＨＤＬ記述例を示す図である。
【図３】この発明の実施の形態１によるエンコーダ回路の３ビットエンコーダの動作を説明する図である。
【図４】並列比較型のＡＤＣ回路の基本構成を示すブロック図である。
【図５】サーモメータコードにおけるバブリングの発生を説明する図である。
【図６】従来のエンコーダ回路の動作を説明する図である。
【図７】従来のエンコーダ回路におけるサーモメータコードをグレイコードに変換する回路図である。
【図８】従来のエンコーダ回路の動作を説明する図である。
【符号の説明】
【００２１】
１０  コンパレータ、２０  エンコーダ回路、２１  カウンタ回路、２２  ラッチ回路、１０１  サーモメータコード、１０２  カウント値、１０３  バイナリコード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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