(57)【要約】【課題】  試験プログラムが簡素化でき、書込みと読出しの試験を一連の試験として行うことができる不揮発性メモリの試験方法を提供する。【解決手段】  試験装置２とフラッシュメモリ１の対応する制御端子ＣＯＮ間及びアドレス端子ＡＤＤＲ間を接続し、この試験装置２の入出力端子ＩＯ１〜７をフラッシュメモリ１のデータ端子ＤＱ１〜７に接続する。更に、試験装置２の入出力端子ＩＯ８，９を、フラッシュメモリ１の多機能端子ＤＱ８／ＢＵＳＹに接続し、この入出力端子ＩＯ９を試験装置２へのデータ入力専用に設定する。フラッシュメモリ１に対する書込みデータＤＯ１〜８の出力は、試験装置２の入出力端子ＩＯ１〜８を使って行い、入出力端子ＩＯ９ではフラッシュメモリ１から出力される完了信号ＢＵＳＹを監視する。【選択図】      図１
2006065961.tif 000002
【特許請求の範囲】
【請求項１】
書込みデータと読出しデータの入出力に共用するｎ個（但し、ｎは複数）のデータ端子を備え、該データ端子の内のｎ番目のデータ端子を用いて書込み動作または消去動作が完了したことを示す完了信号を出力するように構成された不揮発性メモリを、試験装置を用いて試験する不揮発性メモリの試験方法であって、
前記試験装置のｎ個の入出力端子に対応する前記不揮発性メモリのｎ個のデータ端子を接続し、該不揮発性メモリのｎ番目のデータ端子を該試験装置のｎ＋１番目の入出力端子に接続する接続処理と、
前記試験装置のｎ個の入出力端子から書込みデータを出力して前記不揮発性メモリの所定の記憶領域に書込む書込み処理と、
前記書込み処理の完了後、前記試験装置のｎ＋１番目の入出力端子を用いて前記不揮発性メモリから前記完了信号が出力されるタイミングを監視する監視処理とを、
順次行うことを特徴とする不揮発性メモリの試験方法。
【請求項２】
書込みデータと読出しデータの入出力に共用する２ｎ個（但し、ｎは複数）のデータ端子を備え、該データ端子の内の第２ｎのデータ端子を用いて書込み動作または消去動作が完了したことを示す完了信号を出力するように構成された不揮発性メモリを、ｎビット幅のメモリを同時に試験できる第１及び第２の試験回路を有する試験装置を用いて試験する不揮発性メモリの試験方法であって、
前記第１の試験回路の第１から第ｎの入出力端子に前記不揮発性メモリの第１から第ｎのデータ端子を接続し、前記第２の試験回路の第１から第ｎの入出力端子に該不揮発性メモリの第ｎ＋１から第２ｎのデータ端子を接続し、該不揮発性メモリの第２ｎのデータ端子を該第１及び第２の試験回路の第ｎ＋１の入出力端子に接続する接続処理と、
前記第１及び第２の試験回路の第１から第ｎの入出力端子からそれぞれ書込みデータを出力して前記不揮発性メモリの所定の記憶領域に書込む書込み処理と、
前記書込み処理の完了後、前記第１及び第２の試験回路の第ｎ＋１の入出力端子を用いて前記不揮発性メモリから前記完了信号が出力されるタイミングを監視する監視処理とを、
順次行うことを特徴とする不揮発性メモリの試験方法。
【請求項３】
書込みデータと読出しデータの入出力に共用するｎ個（但し、ｎは複数）のデータ端子を備え、該データ端子の内のｎ番目のデータ端子を用いて書込み動作または消去動作が完了したことを示す完了信号を出力するように構成された不揮発性メモリを、クロック周期の前半のサイクルで第１の試験データを出力するメイン・パターンジェネレータと該クロック周期の後半のサイクルで第２の試験データを出力するサブ・パターンジェネレータとを備えた試験装置を用いて試験する不揮発性メモリの試験方法であって、
前記メイン・パターンジェネレータと前記サブ・パターンジェネレータの対応する出力端子毎にその論理和をとって前記不揮発性メモリに接続すると共に、該不揮発性メモリのｎ番目のデータ端子を前記試験装置のｎ＋１番目の入出力端子に接続する接続処理と、
前記メイン・パターンジェネレータと前記サブ・パターンジェネレータから交互に書込みデータを出力して前記不揮発性メモリの所定の記憶領域に書込む書込み処理と、
前記書込み処理の完了後、前記試験装置のｎ＋１番目の入出力端子を用いて前記不揮発性メモリから前記完了信号が出力されるタイミングを監視する監視処理とを、
順次行うことを特徴とする不揮発性メモリの試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばフラッシュメモリのように、内部での書込み動作や消去動作が完了した時に完了信号を出力する不揮発性メモリの試験方法に関するものである。
【背景技術】
【０００２】
【特許文献１】特開２０００−４０３８９号公報
【０００３】
フラッシュメモリは、浮遊ゲートを有する電界効果トランジスタを記憶素子として使用し、この浮遊ゲートに電荷を蓄積したり、蓄積された電荷を放電したりすることによってデータの書込みと消去ができるメモリである。絶縁された浮遊ゲート上の電荷は、電源を切断した後もそのまま残留するので、不揮発性メモリとして使用される。
【０００４】
フラッシュメモリは、例えば５１２バイトを１ページとするページ単位の書込みと、３２ページを１ブロックとするブロック単位で消去を行うような制御回路を備えた構成となっている。記憶素子の特性上、フリップフロップ等を用いたメモリのような高速の書換え動作は不可能なので、１ページ分の書込みデータは制御回路のバッファに一旦記憶された後、書込み対象のページのメモリセルに書込まれる。ページの書込みが完了するまでは、次のページへの書込みだけでなく、バッファへのデータ転送も禁止される。
【０００５】
図２（ａ），（ｂ）は、従来のフラッシュメモリの試験方法を示す説明図であり、同図（ａ）は試験構成図、及び同図（ｂ）は書込み試験における信号波形図である。
【０００６】
図２（ａ）に示すように、試験対象のフラッシュメモリ１は、制御端子ＣＯＮ、アドレス端子ＡＤＤＲ、双方向のデータ端子ＤＱ１〜７、及び多機能端子ＤＱ８／ＢＵＳＹを有している。制御端子ＣＯＮは、チップ選択信号／ＣＥ（但し、「／」は反転論理を表す）、出力制御信号／ＯＥ、書込み制御信号／ＷＥ等の制御信号が与えられる複数の端子で構成されている。アドレス端子ＡＤＤＲは、全記憶領域を個別に指定するアドレス信号のビット数の端子で構成され、上位のアドレス信号ＡＹによってブロック番号とページ番号が指定され、下位のアドレス信号ＡＸによってページ内のアドレスが指定されるようになっている。
【０００７】
双方向のデータ端子ＤＱ１〜７は、１つのアドレスが８ビット（１バイト）のデータで構成されている場合に、１ビット目から７ビット目までのデータを入出力する端子である。また、多機能端子ＤＱ８／ＢＵＳＹは、データ書込み動作の時に、８ビット目の書込データを順次入力すると共に、１ページ分の書込みデータの入力が終了した後は、実際のメモリセルに対する書込み動作が完了するまで、次の書込みデータを受付けない旨のビジー信号ＢＵＳＹを出力するものである。
【０００８】
一方、試験装置２は、フラッシュメモリ１と同様の制御端子ＣＯＮとアドレス端子ＡＤＤＲの他に、汎用の複数の入出力端子ＩＯｉ（ｉ＝１〜ｎ）を有している。制御端子ＣＯＮとアドレス端子ＡＤＤＲは、この試験装置２に組込む試験プログラムによって、フラッシュメモリ１に与えるチップ選択信号／ＣＥ、出力制御信号／ＯＥ、書込み制御信号／ＷＥ等の制御信号と、アドレス信号ＡＸ，ＡＹを出力するものである。なお、これらの制御端子ＣＯＮとアドレス端子ＡＤＤＲは、汎用の入出力端子ＩＯｉを使用して構成されることもある。
【０００９】
入出力端子ＩＯｉは、この試験装置２に組込む試験プログラムによって、入力端子または出力端子として随時切替えることができるようになっている。また、フラッシュメモリ１から試験装置２への入力端子として使用する場合には、データの取込みタイミングや、入力信号の立上がりや立下がりの変化タイミングのストローブ条件の設定ができるようになっている。
【００１０】
試験装置２と試験対象のフラッシュメモリ１の間は、対応する制御端子ＣＯＮ間及びアドレス端子ＡＤＤＲ間が試験治具で接続される。また、試験装置２の入出力端子ＩＯ１〜７は、フラッシュメモリ１のデータ端子ＤＱ１〜７にそれぞれ接続される。更に、試験装置２の入出力端子ＩＯ８が、フラッシュメモリ１の多機能端子ＤＱ８／ＢＵＳＹに接続される。
【００１１】
次に、試験動作を説明する。
図２（ｂ）に示すように、書込み試験が開始されると、試験装置２から出力される書込み制御信号／ＷＥがレベル“Ｈ”からレベル“Ｌ”に変化する。この書込み制御信号／ＷＥは、１ページ分の書込みデータがすべて出力されるまで、“Ｌ”の状態に維持される。一方、フラッシュメモリ１に対する出力制御信号／ＯＥは、常に“Ｈ”の状態に保持される。また、試験装置２の入出力端子ＩＯ１〜８は、出力モードに指定される。
次に、試験装置２から出力されるアドレス信号ＡＸ，ＡＹによって、書込み対象のアドレスが指示される。この時、アドレス信号ＡＹによってブロック番号とページ番号が指定される。また、アドレス信号ＡＸは該当するページの先頭アドレス、即ち０番地が指定される。
【００１２】
アドレス信号ＡＸ，ＡＹの出力に続き、試験装置２の入出力端子ＩＯ１〜８から、このアドレス（即ち、ＡＸ＝０）に書込むべき書込みデータＤ０が出力される。これと同時に、試験装置２から出力されるチップ選択信号／ＣＥが“Ｈ”から“Ｌ”になる。これにより、書込みデータＤ０がフラッシュメモリ１内のバッファに取込まれる。
【００１３】
所定の時間が経過した時点で、アドレス信号ＡＸ，ＡＹの出力が停止されると共に、チップ選択信号／ＣＥが“Ｌ”から“Ｈ”になる。
【００１４】
その後、アドレス信号ＡＸが次のアドレス、即ち１番地に指定される。そして、アドレス信号ＡＸの出力に続き、試験装置２の入出力端子ＩＯ１〜８から、このアドレスに書込むべき書込みデータＤ１が出力される。これと同時に、試験装置２から出力されるチップ選択信号／ＣＥが“Ｈ”から“Ｌ”になる。これにより、書込みデータＤ１がフラッシュメモリ１内のバッファに取込まれる。所定の時間が経過した時点で、アドレス信号ＡＸの出力が停止されると共に、チップ選択信号／ＣＥが“Ｌ”から“Ｈ”になる。
【００１５】
以下同様の動作の繰返しにより、該当するページの最終アドレス、即ち５１１番地まで書込みデータが順次出力される。
【００１６】
この後、試験装置２から出力される書込み制御信号／ＷＥは“Ｈ”となる。また、試験装置２の入出力端子ＩＯ８は、入力モードに切替えられると共に、入力信号の“Ｈ”から“Ｌ”への変化タイミングを検出するように、ストローブ条件が設定される。
【００１７】
フラッシュメモリ１において、バッファに取込まれた１ページ分の書込みデータが実際のメモリセルに書込まれると、このフラッシュメモリ１の多機能端子ＤＱ８／ＢＵＳＹから出力されるビジー信号ＢＵＳＹが“Ｈ”から“Ｌ”に変化し、書込みが完了したことが試験装置２へ通知される。これにより、試験装置２は、次のページに対する書込みデータの出力を開始する。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、前記フラッシュメモリの試験方法では、次のような課題があった。
（１）  試験装置２の入出力端子ＩＯ８は、書込み試験においても、書込みデータの出力とビジー信号の入力に交互に切替える必要がある。更に、書込み試験の後に引続いて読出し試験を行う必要があるが、この読出し試験時のストローブ条件と、書込み試験時のストローブ条件は異なる。このため、試験装置２用の試験プログラムが複雑になり、作成とデバッグに時間がかかり、フラッシュメモリ１等のデバイス開発期間が長期化する。
（２）  ＡＬＰＧ（アルゴリズム・パターン・ジェネレータ）を備えた試験装置では、入出力端子ＩＯｉから一定パターンのデータを出力してメモリに書込み、その後、メモリから読出したデータを一定パターンと比較するように構成されている。このような試験装置を図２（ａ）の形態でフラッシュメモリ１の試験に使用すると、入出力端子ＩＯ８にはデータＤＱ８とビジー信号ＢＵＳＹが時分割して入力されるので、正しい判定ができない。このため、書込みと読出しを１回の試験で連続して行うことができない。
（３）  例えば８ビット対応の試験回路を複数備え、複数のフラッシュメモリに対して同時に同じ試験を行うことができる試験装置がある。このような試験装置を使用して１６ビットのフラッシュメモリを試験しようとすると、１つのフラッシュメモリに対して２つの試験回路を用いることになるが、フラッシュメモリは１つの多機能端子ＤＱ１６／ＢＵＳＹしか備えていない。このため、図２（ａ）の形態の試験回路を２組用いただけでは、１６ビットのフラッシュメモリを試験することができない。
（４）  試験装置は最高動作周波数が決まっており、通常の測定法ではそれ以上の高速動作試験はできない。しかし、２つの入出力端子ＩＯｉを対にして、それぞれのクロックを１サイクル中に前半クロックと後半クロックに振り分けて擬似的に２倍の周波数のクロックを出力する、ピンマルチプレクスという手法が可能な機種もある。このような手法を使用すると、対になった２つの入出力端子ＩＯｉから常に同じデータが出力され、その読出し試験における期待値判定も同じ設定となる。このため、１つの入出力端子ＩＯｉだけでビジー信号ＢＵＳＹを監視することができないので、図２（ａ）の形態で単にピンマルチプレクスを適用しても、フラッシュメモリを試験することができない。
【００１９】
本発明は、データ入出力とビジー信号の出力に共用される多機能端子を備えたフラッシュメモリに対しても、一般的なメモリと同様に、試験プログラムが簡素化でき、書込みと読出しの試験を一連の試験として行うことができ、多ビットやピンマルチプレクスへの対応が可能な不揮発性メモリの試験方法を提供することを目的としている。
【課題を解決するための手段】
【００２０】
本発明は、書込みデータと読出しデータの入出力に共用するｎ個（但し、ｎは複数）のデータ端子を備え、該データ端子の内のｎ番目のデータ端子を用いて書込み動作または消去動作が完了したことを示す完了信号を出力するように構成された不揮発性メモリを、試験装置を用いて試験する不揮発性メモリの試験方法において、前記試験装置のｎ個の入出力端子に対応する前記不揮発性メモリのｎ個のデータ端子を接続すると共に、該不揮発性メモリのｎ番目のデータ端子を該試験装置のｎ＋１番目の入出力端子に接続する接続処理と、前記試験装置のｎ個の入出力端子から書込みデータを出力して前記不揮発性メモリの所定の記憶領域に書込む書込み処理と、前記書込み処理の完了後、前記試験装置のｎ＋１番目の入出力端子を用いて前記不揮発性メモリから前記完了信号が出力されるタイミングを監視する監視処理とを順次行うことを特徴としている。
【発明の効果】
【００２１】
本発明では、不揮発メモリ側でデータの入出力と完了信号の出力に共用しているｎ番目のデータ端子を、試験装置側のｎ番目の入出力端子に接続すると共にｎ＋１番目の入出力端子に接続し、このｎ＋１番目の入出力端子を完了信号のタイミング監視専用に使用するようにしている。これにより、試験装置側のｎ番目の入出力端子をデータの入出力と完了信号の監視に切替える必要がなくなり、試験プログラムの簡素化が可能となり、書込みと読出しの試験を一連の試験として行うことが可能になるという効果がある。
【発明を実施するための最良の形態】
【００２２】
ｎビット幅のメモリを同時に試験できる第１及び第２の試験回路を有する試験装置を用いて、２ｎビットの不揮発性メモリを試験する場合は、該不揮発性メモリの第１〜第ｎのデータ端子を第１の試験回路に接続し、第ｎ＋１〜第２ｎのデータ端子を第２の試験回路に接続する。更に、不揮発性メモリの第２ｎのデータ端子を第１及び第２の試験回路の第ｎ＋１の入出力端子に接続し、この第ｎ＋１の入出力端子を入力専用に設定して、完了信号の出力タイミングを監視する。
【００２３】
また、クロック周期の前半と後半でそれぞれ第１と第２の試験データを出力するメイン及びサブ・パターンジェネレータを備えた試験装置を用いて、この試験装置よりも速いクロック信号で不揮発性メモリを試験する場合は、メイン・パターンジェネレータとサブ・パターンジェネレータの対応する出力端子毎にその論理和をとって不揮発性メモリに接続する。更に、不揮発性メモリのｎ番目のデータ端子を試験装置のｎ＋１番目の入出力端子に接続し、このｎ＋１番目の入出力端子を入力専用に設定して、完了信号の出力タイミングを監視する。
【００２４】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２５】
図１（ａ）〜（ｃ）は、本発明の実施例１を示すフラッシュメモリの試験方法の説明図であり、同図（ａ）は試験構成図、同図（ｂ）は書込み試験における信号波形図、及び同図（ｃ）は読出し試験における信号波形図である。
【００２６】
図１（ａ）に示すように、試験対象のフラッシュメモリ１は、制御端子ＣＯＮ、アドレス端子ＡＤＤＲ、双方向のデータ端子ＤＱ１〜７、及び多機能端子ＤＱ８／ＢＵＳＹを有している。制御端子ＣＯＮは、チップ選択信号／ＣＥ、出力制御信号／ＯＥ、書込み制御信号／ＷＥ等の制御信号が与えられる複数の端子で構成されている。アドレス端子ＡＤＤＲは、全記憶領域を個別に指定するアドレス信号のビット数の端子で構成され、上位のアドレス信号ＡＹによってブロック番号とページ番号が指定され、下位のアドレス信号ＡＸによってページ内のアドレスが指定されるようになっている。
【００２７】
双方向のデータ端子ＤＱ１〜７は、それぞれ１ビット目から７ビット目までのデータを入出力する端子である。また、多機能端子ＤＱ８／ＢＵＳＹは、データ書込み動作の時に、８ビット目の書込みデータを順次入力すると共に、１ページ分の書込みデータの入力が終了した後は、実際のメモリセルに対する書込み動作が完了するまで、次の書込みデータを受付けない旨のビジー信号ＢＵＳＹを出力するものである。
【００２８】
一方、試験装置２は、フラッシュメモリ１と同様の制御端子ＣＯＮとアドレス端子ＡＤＤＲの他に、汎用の複数の入出力端子ＩＯｉ（ｉ＝１〜ｎ）を有している。制御端子ＣＯＮとアドレス端子ＡＤＤＲは、この試験装置２に組込む試験プログラムによって、フラッシュメモリ１に与えるチップ選択信号／ＣＥ、出力制御信号／ＯＥ、書込み制御信号／ＷＥ等の制御信号と、アドレス信号ＡＸ，ＡＹを出力するものである。なお、これらの制御端子ＣＯＮとアドレス端子ＡＤＤＲは、汎用の入出力端子ＩＯｉを使用して構成することもできる。
【００２９】
入出力端子ＩＯｉは、この試験装置２に組込む試験プログラムによって、入力端子または出力端子として随時切替えることができるようになっている。また、フラッシュメモリ１から試験装置２への入力端子として使用する場合には、データの取込みタイミングや、入力信号の立上がりや立下がりの変化タイミングのストローブ条件の設定ができるようになっている。
【００３０】
試験装置２と試験対象のフラッシュメモリ１の間は、対応する制御端子ＣＯＮ間及びアドレス端子ＡＤＤＲ間が試験治具で接続される。また、試験装置２の入出力端子ＩＯ１〜７は、フラッシュメモリ１のデータ端子ＤＱ１〜７にそれぞれ接続される。更に、試験装置２の入出力端子ＩＯ８と入出力端子ＩＯ９が、フラッシュメモリ１の多機能端子ＤＱ８／ＢＵＳＹに接続される。
【００３１】
次に、試験動作を説明する。
（Ａ）  データ書込み試験
書込み試験では、試験装置２の入出力端子ＩＯ１〜８は、すべてフラッシュメモリ１へのデータ出力モードに設定され、入出力端子ＩＯ９が入力モードに設定される。また、入出力端子ＩＯ９のストローブ条件は、信号の立下がりの変化タイミングを検出するように設定される。
【００３２】
図１（ｂ）に示すように、書込み試験が開始されると、試験装置２から出力される書込み制御信号／ＷＥがレベル“Ｈ”からレベル“Ｌ”に変化する。この書込み制御信号／ＷＥは、１ページ分の書込みデータがすべて出力されるまで、“Ｌ”の状態に維持される。一方、フラッシュメモリ１に対する出力制御信号／ＯＥは、常に“Ｈ”の状態に保持される。
【００３３】
次に、試験装置２から出力されるアドレス信号ＡＸ，ＡＹによって、書込み対象のアドレスが指示される。この時、アドレス信号ＡＹによってブロック番号とページ番号が指定される。また、アドレス信号ＡＸは該当するページの先頭アドレス、即ち０番地が指定される。
【００３４】
アドレス信号ＡＸ，ＡＹの出力に続き、試験装置２の入出力端子ＩＯ１〜８から、このアドレス（即ち、ＡＸ＝０）に書込むべき書込みデータＤ０が出力される。これと同時に、試験装置２から出力されるチップ選択信号／ＣＥが“Ｈ”から“Ｌ”になる。これにより、書込みデータＤ０がフラッシュメモリ１内のバッファに取込まれる。
【００３５】
所定の時間が経過した時点で、アドレス信号ＡＸ，ＡＹの出力が停止されると共に、チップ選択信号／ＣＥが“Ｌ”から“Ｈ”になる。
【００３６】
その後、アドレス信号ＡＸが次のアドレス、即ち１番地に指定される。そして、アドレス信号ＡＸの出力に続き、試験装置２の入出力端子ＩＯ１〜８から、このアドレスに書込むべき書込みデータＤ１が出力される。これと同時に、試験装置２から出力されるチップ選択信号／ＣＥが“Ｈ”から“Ｌ”になる。これにより、書込みデータＤ１がフラッシュメモリ１内のバッファに取込まれる。所定の時間が経過した時点で、アドレス信号ＡＸの出力が停止されると共に、チップ選択信号／ＣＥが“Ｌ”から“Ｈ”になる。
【００３７】
以下同様の動作の繰返しにより、該当するページの最終アドレス、即ち５１１番地まで書込みデータが順次出力される。
【００３８】
この後、試験装置２の制御端子ＣＯＮから“Ｈ”の書込み制御信号／ＷＥが出力され、入出力端子ＩＯ９によって、信号の立下がりの変化タイミングの検出動作が開始される。一方、フラッシュメモリ１の多機能端子ＤＱ８／ＢＵＳＹからは、書込み動作中であることを示す“Ｈ”のビジー信号ＢＵＳＹが出力される。
【００３９】
フラッシュメモリ１において、バッファに取込まれた１ページ分の書込みデータが実際のメモリセルに書込まれると、このフラッシュメモリ１の多機能端子ＤＱ８／ＢＵＳＹから出力されるビジー信号ＢＵＳＹが“Ｈ”から“Ｌ”に変化し、書込みが完了したことが試験装置２へ通知される。これにより、試験装置２では、入出力端子ＩＯ９によって、ビジー信号ＢＵＳＹの立下がりが検出され、次のページに対する書込みデータの出力を開始する。
【００４０】
（Ｂ）  データ読出し試験
フラッシュメモリ１に対する試験データの書込みが完了した後、引き続いてデータ読出し試験が開始される。
【００４１】
読出し試験では、試験装置２の入出力端子ＩＯ１〜８は、すべて試験装置２へのデータ入力モードに設定され、入出力端子ＩＯ９の動作は停止される。また、入出力端子ＩＯ１〜８のストローブ条件は、アドレス信号ＡＤＤＲの出力タイミングに対応した一定のストローブタイミングが設定される。
【００４２】
図１（ｃ）に示すように、読出し試験が開始されると、試験装置２から出力されるアドレス信号ＡＤＤＲによって、最初の読出し対象のアドレスが指示される。更に、チップ選択信号／ＣＥが“Ｈ”から“Ｌ”になり、出力制御信号／ＯＥも“Ｈ”から“Ｌ”になる。これらのチップ選択信号／ＣＥと出力制御信号／ＯＥは、１ページ分のデータがすべて読出されるまで、“Ｌ”の状態に維持される。一方、書込み制御信号／ＷＥは、常に“Ｈ”の状態に保持される。
【００４３】
一方、フラッシュメモリ１では、チップ選択信号／ＣＥと出力制御信号／ＯＥが“Ｌ”になったことにより、アドレス信号ＡＤＤＲで指定された記憶領域のデータが読出され、データ端子ＤＱ１〜７及び多機能端子ＤＱ８／ＢＵＳＹから出力される。フラッシュメモリ１から読出されたデータは、試験装置２に入出力端子ＩＯ１〜８を通して与えられる。試験装置２では、一定のストローブタイミングで入出力端子ＩＯ１〜８上のデータを読取る。
【００４４】
その後、試験装置２では、一定のシーケンスでアドレス信号ＡＤＤＲを順次変更することにより、そのアドレス信号ＡＤＤＲに従ってフラッシュメモリ１から読出されるデータを読取る。１ページ分のデータを読取った後、チップ選択信号／ＣＥと出力制御信号／ＯＥが“Ｈ”に戻される。試験装置２では、読取った１ページ分のデータをチェックすることにより、フラッシュメモリ１が正常に読み書きできたか否かを判定する。
【００４５】
以上のように、この実施例１のフラッシュメモリの試験方法は、試験装置２の入出力端子ＩＯ９を、フラッシュメモリ１のビジー信号ＢＵＳＹを検出するための専用の入力端子に設定している。これにより、書込み試験中に、入出力端子ＩＯ８を、データ出力用とビジー信号検出用に切替える必要がなくなり、試験プログラムの構成が簡素化され、その作成とデバッグが短時間で済むので、フラッシュメモリ１等のデバイス開発期間を短縮できるという利点がある。
【００４６】
また、書込み試験と読出し試験で、入出力端子ＩＯ１〜９のストローブ条件を変更する必要がないので、書込み試験の完了後、引続いて読出し試験を行うことが可能になり、試験時間を短縮できるという利点がある。
【００４７】
なお、このフラッシュメモリ１は、書込み完了時にビジー信号ＢＵＳＹが“Ｈ”から“Ｌ”に変化するようになっているが、書込み中は、書込みデータを反転した信号を出力し、書込み完了時に書込みデータと同じ信号を出力するデータポーリング方式のものや、書込み動作中は“Ｈ”と“Ｌ”を交互に出力し、書込み完了時に書込みデータと同じ信号を出力するトグルビット方式などがある。いずれも、書込み完了信号に対応した検出手段を設ける必要がある。
【００４８】
また、フラッシュメモリ１のデータ端子ＤＱの数は、８に限定されず任意のｎ個で良い。但し、試験装置２の入出力端子ＩＯの数は、ｎ＋１個必要である。
【実施例２】
【００４９】
図３（ａ），（ｂ）は、本発明の実施例２を示すフラッシュメモリの試験方法の説明図であり、同図（ａ）は試験構成図、及び同図（ｂ）は書込み試験における信号波形図である。
【００５０】
この試験方法は、８ビット幅のメモリを２個同時に試験することができる８ビット対応の試験回路を２つ備えた試験装置２Ａを使用して、１６ビットのデータ幅を有するフラッシュメモリ１Ａを試験するものである。
【００５１】
図３（ａ）に示すように、試験対象のフラッシュメモリ１Ａの制御端子ＣＯＮとアドレス端子は、試験装置２Ａの制御端子ＣＯＮとアドレス端子にそれぞれ接続される。
【００５２】
また、フラッシュメモリ１Ａのデータ端子ＤＱ１〜７とデータ端子Ｄ８は、試験装置２Ａの試験回路Ｔ１の入出力端子ＩＯ１〜７と入力端子ＩＯ８にそれぞれ接続される。また、フラッシュメモリ１Ａのデータ端子ＤＱ９〜１５は、試験装置２Ａの試験回路Ｔ２の入出力端子ＩＯ１〜７に接続される。更に、フラッシュメモリ１Ａの多機能端子ＤＱ１６／ＢＵＳＹは、試験装置２Ａの試験回路Ｔ１の入出力端子ＩＯ９と試験回路Ｔ２の入出力端子ＩＯ８，９に共通接続される。
【００５３】
次に、試験動作を説明する。
図３（ｂ）では、制御信号やアドレス信号は、図１（ｂ）と同様であるので記載を省略している。
【００５４】
書込み試験では、試験装置２の試験回路Ｔ１，Ｔ２の入出力端子ＩＯ１〜８は、すべて出力モードに指定される。一方、試験回路Ｔ１，Ｔ２の入出力端子ＩＯ９は、入力モードに設定され、更にそのストローブ条件は、信号の立下がりの変化タイミングを検出するように設定される。
【００５５】
書込み試験が開始されると、書込み対象のアドレス毎に、試験回路Ｔ１の入出力端子ＩＯ１〜８からフラッシュメモリ１Ａのデータ端子ＤＱ１〜８に書込むべきデータが出力され、同時に試験回路Ｔ２の入出力端子ＩＯ１〜８からフラッシュメモリ１Ａのデータ端子ＤＱ９〜１６に書込むべきデータが出力される。
【００５６】
試験対象のページの最終アドレスまでの書込みデータを順次出力した後、試験装置２Ａでは、試験回路Ｔ１，Ｔ２の入出力端子ＩＯ９によって、フラッシュメモリ１Ａのビジー信号ＢＵＳＹの監視が開始される。
【００５７】
フラッシュメモリ１Ａでは、初め、書込み中であることを示す“Ｈ”のビジー信号ＢＵＳＹが出力されるが、バッファに取込まれた１ページ分の書込みデータが実際のメモリセルに書込まれると、このビジー信号ＢＵＳＹが“Ｈ”から“Ｌ”に変化し、書込みが完了したことが試験装置２Ａの試験回路Ｔ１，Ｔ２へ共通に通知される。
【００５８】
これにより、試験回路Ｔ１，Ｔ２では、それぞれの入出力端子ＩＯ９によって、ビジー信号ＢＵＳＹの立下がりが検出され、次のページに対する書込みデータの出力を開始する。
【００５９】
以上のように、この実施例２のフラッシュメモリの試験方法は、試験装置２Ａの試験回路Ｔ１，Ｔ２の各入出力端子ＩＯ９を、フラッシュメモリ１Ａのビジー信号ＢＵＳＹを検出するための専用の入力端子に設定している。これにより、実施例１と同様の利点に加えて、各試験回路Ｔ１，Ｔ２で試験できるビット幅の２倍のビット幅を有するフラッシュメモリを試験できるという利点がある。
【実施例３】
【００６０】
図４（ａ），（ｂ）は、本発明の実施例３を示すフラッシュメモリの試験方法の説明図であり、同図（ａ）は試験構成図、及び同図（ｂ）は書込み試験における信号波形図である。
【００６１】
この試験方法は、ピンマルチプレクス手法を使用して、試験装置２Ｂで試験可能な最高動作周波数以上の速度で、フラッシュメモリ１の読み書きの試験を行うものである。
【００６２】
試験装置２Ｂは、メインとサブの２組のＡＬＰＧを有し、１サイクルの前半の半サイクルでメインのＡＬＰＧから試験信号を出力し、後半の半サイクルでサブのＡＬＰＧから試験信号を出力することができるようになっている。
【００６３】
図４（ａ）に示すように、試験装置２Ｂのメインの制御端子ＣＯＮＭとサブの制御端子ＣＯＮＳは、論理和ゲート（以下、「ＯＲ」という）３ａを介してフラッシュメモリ１の制御端子ＣＯＮに接続される。試験装置２Ｂのメインのアドレス端子ＡＤＤＲＭとサブのアドレス端子ＡＤＤＲＳは、ＯＲ３ｂを介してフラッシュメモリ１のアドレス端子ＡＤＤＲに接続される。また、試験装置２Ｂのメインの入出力端子ＩＯＭ１〜７とサブの入出力端子ＩＯＳ１〜７は、ＯＲ３ｃを介してフラッシュメモリ１のデータ端子ＤＱ１〜７に接続される。更に、試験装置２Ｂのメインの入出力端子ＩＯＭ８とサブの入出力端子ＩＯＳ８は、ＯＲ３ｄを介してフラッシュメモリ１の多機能端子ＤＱ８／ＢＵＳＹに接続される。そして、この多機能端子ＤＱ８／ＢＵＳＹが試験装置２Ｂの入出力端子ＩＯ９に接続される。
【００６４】
次に、試験動作を説明する。
図４（ｂ）では、制御信号は、図１（ｂ）と同様であるので記載を省略している。
書込み試験では、試験装置２Ｂのメインの入出力端子ＩＯＭ１〜８とサブの入出力端子ＩＯＳ１〜８は、すべて試験装置２Ｂからフラッシュメモリ１へのデータ出力モードに指定される。一方、試験装置２Ｂの入出力端子ＩＯ９は、入力モードに設定され、更にそのストローブ条件は、信号の立下がりの変化タイミングを検出するように設定される。
【００６５】
書込み試験が開始されると、各サイクルの前半でメインのＡＬＰＧからアドレス信号と書込みデータが出力され、後半でサブのＡＬＰＧからアドレス信号と書込みデータが出力される。従って、ＯＲ３ａ〜３ｄの出力側から、半サイクル毎に順次アドレス信号と書込みデータが出力され、フラッシュメモリ１に与えられる。
【００６６】
試験対象のページの最終アドレスまでの書込みデータを順次出力した後、試験装置２Ｂでは、入出力端子ＩＯ９によって、フラッシュメモリ１のビジー信号ＢＵＳＹの監視が開始される。
【００６７】
フラッシュメモリ１では、初め、書込み中であることを示す“Ｈ”のビジー信号ＢＵＳＹが出力されるが、バッファに取込まれた１ページ分の書込みデータが実際のメモリセルに書込まれると、このビジー信号ＢＵＳＹが“Ｈ”から“Ｌ”に変化し、書込みが完了したことが試験装置２Ｂに通知される。これにより、試験装置２Ｂでは、入出力端子ＩＯ９によって、ビジー信号ＢＵＳＹの立下がりが検出され、次のページに対する書込みデータの出力を開始する。
【００６８】
以上のように、この実施例３のフラッシュメモリの試験方法は、試験装置２ＢのメインとサブのＡＬＰＧの出力信号の論理和をとってフラッシュメモリ１に与えると共に、フラッシュメモリ１のビジー信号ＢＵＳＹを検出するための専用の入力端子に設定している。これにより、実施例１と同様の利点に加えて、試験装置２Ｂの最大クロック周波数の２倍の速度でフラッシュメモリを試験できるという利点がある。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施例１を示すフラッシュメモリの試験方法の説明図である。
【図２】従来のフラッシュメモリの試験方法を示す説明図である。
【図３】本発明の実施例２を示すフラッシュメモリの試験方法の説明図である。
【図４】本発明の実施例３を示すフラッシュメモリの試験方法の説明図である。
【符号の説明】
【００７０】
１，１Ａ    フラッシュメモリ
２，２Ａ，２Ｂ    試験装置
３ａ〜３ｄ    ＯＲ（論理和ゲート）
【図１】
2006065961.tif 000003
【図２】
2006065961.tif 000004
【図３】
2006065961.tif 000005
【図４】
2006065961.tif 000006