(57)【要約】【課題】  入力電力の増加に対して、利得が圧縮し位相が遅れる特性を有する増幅器の非線形性を補償することができる歪補償回路を提供する。【解決手段】  歪補償回路１００のダイオード１０５にインダクタ１１２を直列に接続する。入力電力の増加と共にダイオード１０５の抵抗成分が低下するため、ダイオード１０５に直列に接続されているインダクタ１１２のインピーダンスの効果が現れ、歪補償回路１００のインピーダンスがインダクティブになり位相が進む特性が得られる。同時に、入力電力の増加と共にダイオード１０５の抵抗成分が低下するため、損失が低減されて、利得が増加する特性が得られる。【選択図】  図１
2006093857.tif 000002
【特許請求の範囲】
【請求項１】
入力端子、入力側ＤＣ阻止用キャパシタ、順方向に接続されたダイオード、インダクタ、出力側ＤＣ阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、
前記入力側ＤＣ阻止用キャパシタ及び前記ダイオード間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、
前記インダクタ及び前記出力側ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端が接地されたバイアス短絡用インダクタと、
前記ダイオード及び前記インダクタに並列接続されたキャパシタと、
を備えることを特徴とする歪補償回路。
【請求項２】
入力端子、入力側ＤＣ阻止用キャパシタ、順方向に接続されたダイオード、出力側ＤＣ阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、
前記入力側ＤＣ阻止用キャパシタ及び前記ダイオード間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、
前記インダクタ及び前記出力側ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端が接地されたバイアス短絡用インダクタと、
前記ダイオードに並列接続されたキャパシタ及びインダクタからなる直列回路と、
を備えることを特徴とする歪補償回路。
【請求項３】
入力端子、入力側ＤＣ阻止用キャパシタ、出力側ＤＣ阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、
前記入力側ＤＣ阻止用キャパシタ及び前記出力用ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、
前記入力側ＤＣ阻止用キャパシタ及び前記出力側ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端が接地され、順方向に接続されたダイオード及びインダクタからなる直列回路と、
前記ダイオード及び前記インダクタに並列接続されたキャパシタと、
を備えることを特徴とする歪補償回路。
【請求項４】
入力端子、入力側ＤＣ阻止用キャパシタ、出力側ＤＣ阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、
前記入力側ＤＣ阻止用キャパシタ及び前記出力用ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、
前記入力側ＤＣ阻止用キャパシタ及び前記出力側ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端が接地され、順方向に接続されたダイオードと、
前記ダイオードに並列接続されたキャパシタ及びインダクタからなる直列回路と、
を備えることを特徴とする歪補償回路。
【請求項５】
前記ダイオードの代わりに、ゲートを接地したトランジスタを用いることを特徴とする請求項１〜４のいずれか一項に記載の歪補償回路。
【請求項６】
入力端子、逆方向に接続されたダイオード、出力端子、の順で直列接続された信号線路と、
前記ダイオードに並列接続された抵抗と、
前記ダイオードに並列接続されたインダクタと、
を備えることを特徴とする歪補償回路。
【請求項７】
Ｓｉ  ＬＤＭＯＳＦＥＴを用いた高出力増幅器の前段または後段に接続されることを特徴とする請求項１〜６のいずれか一項に記載の歪補償回路。
【請求項８】
入力端子、順方向に接続されたダイオード、出力端子、の順で直列接続された信号線路と、前記ダイオードに並列接続された抵抗と、前記ダイオードに並列接続されたインダクタと、を備える歪補償回路であって、
多段化したＳｉ  ＬＤＭＯＳＦＥＴを用いた高出力増幅器に接続されることを特徴とする歪補償回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器の前段または後段に接続されて使用される歪補償回路に関するものである。
【背景技術】
【０００２】
無線通信システム等に用いられる増幅器の入出力特性は、利得及び位相が変化しないことが望ましいが、実際、入力電力の増加に伴い、振幅歪及び位相歪が発生する。そこで、図１８に示すように、増幅器の非線形性を相殺するような入出力特性を持つ歪補償回路を増幅器の前段又は後段に接続することで、増幅器の線形性を改善している。
【０００３】
従来の歪補償回路として特許文献１または非特許文献１に示す技術等がある。一例として、非特許文献１に示す歪補償回路を図２０に示す。図２０に示すように、歪補償回路２００は、入力端子２０１と出力端子２０２の間の信号線路に、入力側ＤＣ阻止用キャパシタ２０４、順方向に接続されたダイオード２０５、出力側ＤＣ阻止用キャパシタ２０６の順に直列に接続されている。また、ダイオード２０５と並列にキャパシタ２０７が接続されている。そして、バイアス抵抗２０８とバイアス短絡用インダクタ２０９とから構成されるバイアス回路は、入力側ＤＣ阻止用キャパシタ２０４とダイオード２０５の間の信号線路に一端が接続され、他端がバイアス端子２０３に接続されている。また、バイアス短絡用インダクタ２１０は、ダイオード２０５と出力側ＤＣ阻止用キャパシタ２０６の間の信号線路に一端が接続され、他端が接地されている。
【０００４】
ここで、歪補償回路２００の動作について説明する。無線周波数帯の信号（ＲＦ）は、入力端子２０１に入力され、入力側ＤＣ阻止用キャパシタ２０４を通過して、ダイオード２０５に入力される。また、ダイオード２０５には、バイアス端子２０３からバイアス抵抗２０８を介してバイアス電圧が加えられる。この時、無線周波数帯の信号波形は、ダイオード２０５によりクリップされ、直流電流が発生する。この直流電流は、無線周波数帯の入力電力の増加に伴い増加する。そして、直流電流の増加に伴い、無線周波数帯でのダイオード２０５の内部抵抗値が減少する。キャパシタ２０７は、その容量に応じて、入力電力に対する利得特性よりも位相特性を変化させるものである。
【０００５】
そして、この非特許文献１の歪補償回路２００の入出力特性は、以上の作用により、入力電力の増加に対して、利得が増加し、位相が遅れる特性を有する。従って、図１９に示すように、入力電力の増加に対して、利得が圧縮し、位相が進む特性を有する増幅器に対して効果があり、非特許文献１の歪補償回路１００を適用する増幅器は、ＧａＡｓＦＥＴ（Ｇａｌｌｉｕｍ  Ａｒｓｅｎｉｄｅ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用いた増幅器である。また、特許文献１の歪補償回路の入出力特性も、同様に、入力電力の増加に対して、利得が増加し、位相が遅れる特性を有する。従って、入力電力の増加に対して、利得が圧縮し、位相が進む特性を有する増幅器に対して効果があり、特許文献１の歪補償回路を適用する増幅器は、ＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｅｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用いた増幅器またはプッシュプル増幅器である。
【０００６】
【特許文献１】特開２００２−３６８５４６号公報
【非特許文献１】K. Yamauchi, et. al., “A novel series diode linearizerfor mobile radio power amplifier,”、Proc. of Int. Microwave Symp.、1996年、p. 831-834
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、近年、高周波特性が著しく進歩しているＳｉ  ＬＤＭＯＳＦＥＴを用いた高出力増幅器は、図２１に示すように、入力電力の増加に対して、利得が圧縮し、位相が遅れる特性を有する。即ち、Ｓｉ  ＬＤＭＯＳＦＥＴを用いた高出力増幅器は、非特許文献１で適用するＧａＡｓＦＥＴを用いた増幅器と、位相に関して逆特性となる。即ち、従来の非特許文献１に示すようなＧａＡｓＦＥＴを用いた増幅器に対する歪補償回路では、Ｓｉ  ＬＤＭＯＳＦＥＴを用いた高出力増幅器の非線形性を相殺するような入出力特性を持たず、Ｓｉ  ＬＤＭＯＳＦＥＴを用いた高出力増幅器の線形性を改善することができない。
【０００８】
また、Ｓｉ  ＬＤＭＯＳＦＥＴを用いた高出力増幅器は、上記の通り、入力電力の増加に対して、最終的には位相が遅れるが、途中で一旦位相が進む特性を有する。特許文献１に記載の歪補償回路は、一旦位相が進む範囲において適用しており、入力電力がかかる範囲を超えて増加した場合には、Ｓｉ  ＬＤＭＯＳＦＥＴを用いた高出力増幅器の非線形性を相殺するような入出力特性を持たず、Ｓｉ  ＬＤＭＯＳＦＥＴを用いた高出力増幅器の線形性を改善することができない。
【０００９】
そこで、本発明は、入力電力の増加に対して、利得が圧縮し、位相が遅れる特性を有する増幅器の非線形性を補償することができる歪補償回路を提供するものである。
【課題を解決するための手段及び効果】
【００１０】
第一の発明に係る歪補償回路は、入力端子、入力側ＤＣ阻止用キャパシタ、順方向に接続されたダイオード、インダクタ、出力側ＤＣ阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、前記入力側ＤＣ阻止用キャパシタ及び前記ダイオード間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、前記インダクタ及び前記出力側ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端が接地されたバイアス短絡用インダクタと、前記ダイオード及び前記インダクタに並列接続されたキャパシタと、を備えることを特徴とする。
【００１１】
これによると、入力端子と出力端子に直列に接続されたダイオードに対し、インダクタを直列に接続しており、入力電力の増加に伴い、ダイオードの抵抗成分が減少してインダクタのインピーダンスの効果が現れ、歪補償回路のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。従って、入力電力の増加に対して位相が進む特性が得られるとともに利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有する高出力増幅器を補償することができる。ここで、所望周波数とは、具体的には、歪補償回路を適用する高出力増幅器の動作範囲内である高周波の周波数帯のことを意味する。
【００１２】
第二の発明に係る歪補償回路は、入力端子、入力側ＤＣ阻止用キャパシタ、順方向に接続されたダイオード、出力側ＤＣ阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、前記入力側ＤＣ阻止用キャパシタ及び前記ダイオード間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、前記インダクタ及び前記出力側ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端が接地されたバイアス短絡用インダクタと、前記ダイオードに並列接続されたキャパシタ及びインダクタからなる直列回路と、を備えることを特徴とする。
【００１３】
これによると、入力端子と出力端子に直列に接続されたダイオードに並列に接続されるキャパシタに対し、インダクタを直列に接続しており、入力電力の増加に伴い、ダイオードの抵抗成分が減少してインダクタのインピーダンスの効果が現れ、歪補償回路のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。従って、入力電力の増加に対して位相が進む特性が得られるとともに、利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有する高出力増幅器を補償することができる。
【００１４】
第三の発明に係る歪補償回路は、入力端子、入力側ＤＣ阻止用キャパシタ、出力側ＤＣ阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、前記入力側ＤＣ阻止用キャパシタ及び前記出力用ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、前記入力側ＤＣ阻止用キャパシタ及び前記出力側ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端が接地され、順方向に接続されたダイオード及びインダクタからなる直列回路と、前記ダイオード及び前記インダクタに並列接続されたキャパシタと、を備えることを特徴とする。
【００１５】
これによると、入力端子と出力端子間の信号線路に一端が接続され、他端が接地されたダイオードに対し、インダクタを直列に接続しており、入力電力の増加に伴い、ダイオードの抵抗成分が減少してインダクタのインピーダンスの効果が現れ、歪補償回路のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。従って、入力電力の増加に対して位相が進む特性が得られるとともに利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有する高出力増幅器を補償することができる。
【００１６】
第四の発明に係る歪補償回路は、入力端子、入力側ＤＣ阻止用キャパシタ、出力側ＤＣ阻止用キャパシタ、出力端子、の順で直列接続された信号線路と、前記入力側ＤＣ阻止用キャパシタ及び前記出力用ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端がバイアス端子に接続されたバイアス回路と、前記入力側ＤＣ阻止用キャパシタ及び前記出力側ＤＣ阻止用キャパシタ間の信号線路に一端が接続され、他端が接地され、順方向に接続されたダイオードと、前記ダイオードに並列接続されたキャパシタ及びインダクタからなる直列回路と、を備えることを特徴とする。
【００１７】
これによると、入力端子と出力端子間の信号線路に一端が接続され、他端が接地されたダイオードに並列に接続されるキャパシタに対し、インダクタを直列に接続しており、入力電力の増加に伴い、ダイオードの抵抗成分が減少してインダクタのインピーダンスの効果が現れ、歪補償回路のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。従って、入力電力の増加に対して位相が進む特性が得られるとともに、利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有する高出力増幅器を補償することができる。
【００１８】
ここで、第一〜第四の発明に係る歪補償回路では、前記ダイオードの代わりに、ゲートを接地したトランジスタを用いて良い。
【００１９】
これによると、ダイオードの代わりにゲートを接地したトランジスタを用い、ピンチオフ近くの電圧にバイアスして可変抵抗として動作させることにより、ダイオードと同様の効果が得られる。従って、入力電力の増加に対して位相が進む特性が得られるとともに、利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有する高出力増幅器を補償することができる。
【００２０】
第五の発明に係る歪補償回路は、入力端子、逆方向に接続されたダイオード、出力端子、の順で直列接続された信号線路と、前記ダイオードに並列接続された抵抗と、前記ダイオードに並列接続されたインダクタと、を備えることを特徴とする。
【００２１】
これによると、逆方向に接続されたダイオードとインダクタが並列に接続されており、入力電力の増加に伴い、ダイオードの抵抗成分が減少してインダクタのインピーダンスの効果が現れ、歪補償回路のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。従って、入力電力の増加に対して位相が進む特性が得られるとともに利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有する高出力増幅器を補償することができる。
【００２２】
ここで、第一〜第五の発明に係る歪補償回路は、Ｓｉ  ＬＤＭＯＳＦＥＴを用いた高出力増幅器の前段または後段に接続されて良い。
【００２３】
これによると、Ｓｉ  ＬＤＭＯＳＦＥＴを用いた高出力増幅器の前段又は後段に接続しているため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有するＳｉ  ＬＤＭＯＳＦＥＴを用いた高出力増幅器を補償することができる。
【００２４】
また、第六の発明に係る歪補償回路は、入力端子、順方向に接続されたダイオード、出力端子、の順で直列接続された信号線路と、前記ダイオードに並列接続された抵抗と、前記ダイオードに並列接続されたインダクタと、を備える歪補償回路であって、多段化したＳｉ  ＬＤＭＯＳＦＥＴを用いた高出力増幅器に接続されることを特徴とする。
【００２５】
これによると、インダクタと抵抗の値、及び、ダイオードの定数を選ぶことによって、利得を一定に保ったまま位相だけ進み位相にする特性を有する歪補償回路になる。ここで、多段化したＳｉ  ＬＤＭＯＳＦＥＴを用いた高出力増幅器では、入力電力の増加に対する利得の減少よりも位相の遅れの変化の方が顕著であり、入力電力の増加に対して、利得が増加し位相が進む特性を有する歪補償回路（例えば、第一〜第五の発明に係る歪補償回路）や、位相をほぼ一定に保ったまま利得が増加する歪補償回路と組み合わせることで、さらに効率よく線形性を高めることができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照しつつ、第一〜第六の発明に係る歪補償回路を実施するための最良の形態について、具体的な一例に即して説明する。尚、以下で説明する第一〜第六の発明の実施形態に係る歪補償回路は、Ｓｉ  ＬＤＭＯＳＦＥＴの前段又は後段に接続されることを想定している。
【００２７】
［第一の発明の実施形態］
まず、第一の発明の実施形態に係る歪補償回路を図１に基づいて以下に説明する。図１は、第一の発明実施形態に係る歪補償回路を示す回路図である。
【００２８】
図１に示すように、第一の発明の実施形態に係る歪補償回路１００は、入力端子１０１と出力端子１０２の間の信号線路に、入力側ＤＣ阻止用キャパシタ１０４、順方向に接続されたダイオード１０５、インダクタ１１２、出力側ＤＣ阻止用キャパシタ１０６が順に直列に接続されている。また、ダイオード１０５及びインダクタ１１２と並列にキャパシタ１０７が接続されている。そして、バイアス抵抗１０９とバイアス短絡用インダクタ１１０とから構成されるバイアス回路１０８は、入力側ＤＣ阻止用キャパシタ１０４とダイオード１０５の間の信号線路に一端が接続され、他端がバイアス端子１０３に接続されている。また、バイアス短絡用インダクタ１１１は、ダイオード１０５と出力側ＤＣ阻止用キャパシタ１０６の間の信号線路に一端が接続され、他端が接地されている。ここで、ダイオード１０５は、印加電圧によってインピーダンスが変化するものであれば良い。
【００２９】
次に、第一の発明の実施形態に係る歪補償回路１００の動作について説明する。無線周波数帯の信号（ＲＦ）は、入力端子１０１に入力され、入力側ＤＣ阻止用キャパシタ１０４を通過して、ダイオード１０５に入力される。また、ダイオード１０５には、バイアス端子１０３からバイアス抵抗１０９を介してバイアス電圧が加えられる。この歪補償回路１００では、入力電力の増加に伴い、無線周波数帯でのダイオード１０５の抵抗成分（内部抵抗）が減少するため、ダイオード１０５に直列に接続されているインダクタ１１２のインピーダンスの効果が現れる。即ち、入力電力の増加に伴い、インダクタ１１２のインピーダンスの効果により、歪補償回路１００のインピーダンスがインダクティブになり、位相が進む特性が得られる。同時に、入力電力の増加に伴い、ダイオード１０５の抵抗成分が低下するため、損失が低減されて、利得が増加する特性が得られる。
【００３０】
ここで、ダイオード１０５と並列に接続されているキャパシタ１０７は、高周波信号のバイパスコンデンサとしても作用する。即ち、入力電力が低い時の損失を補償する。また、バイアス回路１０８のバイアス短絡用インダクタ１１０は、チョークコイルとして作用する。尚、バイアス回路１０８では、バイアス短絡用インダクタ１１０の代わりに、バイアス抵抗１０９とバイアス端子１０３の間の信号線路に一端が接続され、他端が接地されるＲＦ短絡用のキャパシタを用いても良い。バイアス短絡用インダクタ１１１は、チョークコイルとして作用するとともに、ダイオード１０５を通じて流れた直流成分を接地側に流し、ダイオード１０５のＤＣリターン機能を有するものである。バイアス端子１０３に接続されるバイアス電源は、ダイオード１０５の利得及び位相変化の入力閾値レベルの調整に用いられる。
【００３１】
以上に説明した第一の実施形態に係る歪補償回路１００において、周波数２ＧＨｚにおいてシミュレーションをおこなった結果を図２に示す。シミュレーションでは、ダイオード１０５の０Ｖ印加時の接合容量の値を０．５ｐＦ、インダクタ１１２の値を５．５ｎＨ、キャパシタ１０７の値を０．４ｐＦとして行った。図２に示すように、歪補償回路１００は、入力電力の増加に伴い、利得が増加し、位相が進む特性を有していることがわかる。
【００３２】
このように、第一の発明の実施形態に係る歪補償回路１００によると、入力端子１０１と出力端子１０２に直列に接続されたダイオード１０５に対し、インダクタ１１２を直列に接続しており、入力電力の増加に伴い、ダイオード１０５の抵抗成分が減少してインダクタ１１２のインピーダンスの効果が現れ、歪補償回路１００のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。この結果、入力電力の増加に対して位相が進む特性が得られるとともに利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有するＳｉ  ＬＤＭＯＳＦＥＴを用いた高出力増幅器を補償することができる。
【００３３】
［第二の発明の実施の形態］
次に、第二の実施形態に係る歪補償回路を図２に基づいて以下に説明する。図２は、第二の発明実施形態に係る歪補償回路を示す回路図である。
【００３４】
図２に示すように、第二の実施形態に係る歪補償回路１００は、入力端子１０１と出力端子１０２の間の信号線路に、入力側ＤＣ阻止用キャパシタ１０４、順方向に接続されたダイオード１０５、出力側ＤＣ阻止用キャパシタ１０６が順に直列に接続されている。また、ダイオード１０５と並列に、直列に接続されたキャパシタ１０７及びインダクタ１１２が接続されている。そして、バイアス抵抗１０９とバイアス短絡用インダクタ１１０とから構成されるバイアス回路１０８は、入力側ＤＣ阻止用キャパシタ１０４とダイオード１０５の間の信号線路に一端が接続され、他端がバイアス端子１０３に接続されている。また、バイアス短絡用インダクタ１１１は、ダイオード１０５と出力側ＤＣ阻止用キャパシタ１０６の間の信号線路に一端が接続され、他端が接地されている。ここで、ダイオード１０５は、印加電圧によってインピーダンスが変化するものであれば良い。
【００３５】
次に、第二の実施形態に係る歪補償回路１００の動作について説明する。無線周波数帯の信号（ＲＦ）は、入力端子１０１に入力され、入力側ＤＣ阻止用キャパシタ１０４を通過して、ダイオード１０５に入力される。また、ダイオード１０５には、バイアス端子１０３からバイアス抵抗１０９を介してバイアス電圧が加えられる。この歪補償回路１００では、入力電力の増加に伴い、無線周波数帯でのダイオード１０５の抵抗成分（内部抵抗）が減少するため、ダイオード１０５に並列に接続されているキャパシタ１０７及びインダクタ１１２に直流電流がバイパスされる。従って、ダイオード１０５に並列に接続されているインダクタ１１２のインピーダンスの効果が現れる。即ち、入力電力の増加に伴い、インダクタ１１２のインピーダンスの効果により、歪補償回路１００のインピーダンスがインダクティブになり、位相が進む特性が得られる。同時に、入力電力の増加に伴い、ダイオード１０５の抵抗成分が低下するため、損失が低減されて、利得が増加する特性が得られる。
【００３６】
ここで、ダイオード１０５と並列に接続されているキャパシタ１０７は、高周波信号のバイパスコンデンサとしても作用する。即ち、入力電力が低い時の損失を補償する。また、バイアス回路１０８のバイアス短絡用インダクタ１１０は、チョークコイルとして作用する。尚、バイアス回路１０８では、バイアス短絡用インダクタ１１０の代わりに、バイアス抵抗１０９とバイアス端子１０３の間の信号線路に一端が接続され、他端が接地されるＲＦ短絡用のキャパシタを用いても良い。バイアス短絡用インダクタ１１１は、チョークコイルとして作用するとともに、ダイオード１０５を通じて流れた直流成分を接地側に流し、ダイオード１０５のＤＣリターン機能を有するものである。バイアス端子１０３に接続されるバイアス電源は、ダイオード１０５の利得及び位相変化の入力閾値レベルの調整に用いられる。
【００３７】
以上に説明した第二の実施形態に係る歪補償回路１００において、周波数２ＧＨｚにおいてシミュレーションをおこなった結果を図４に示す。シミュレーションでは、ダイオード１０５の０Ｖ印加時の接合容量の値を０．５ｐＦ、インダクタ１１２の値を５．５ｎＨ、キャパシタ１０７の値を０．４ｐＦとして行った。図４に示すように、歪補償回路１００は、入力電力の増加に伴い、利得が増加し、位相が進む特性を有していることがわかる。
【００３８】
このように、第二の発明の実施形態に係る歪補償回路１００によると、入力端子１０１と出力端子１０２に直列に接続されたダイオード１０５に並列に接続されるキャパシタ１０７に対し、インダクタ１１２を直列に接続しており、入力電力の増加に伴い、ダイオード１０５の抵抗成分が減少してインダクタ１１２のインピーダンスの効果が現れ、歪補償回路１００のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。この結果、入力電力の増加に対して位相が進む特性が得られるとともに、利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有するＳｉ  ＬＤＭＯＳＦＥＴ高出力増幅器を補償することができる。
【００３９】
［第三の発明の実施形態］
次に、第三の発明の実施形態に係る歪補償回路を図５に基づいて以下に説明する。図５は、第三の発明実施形態に係る歪補償回路を示す回路図である。
【００４０】
図５に示すように、第三の発明の実施形態に係る歪補償回路１００は、入力端子１０１と出力端子１０２の間の信号線路に、入力側ＤＣ阻止用キャパシタ１０４、出力側ＤＣ阻止用キャパシタ１０６が順に直列に接続されている。順方向に接続されたダイオード１０５とインダクタ１１２からなる直列回路は、入力側ＤＣ阻止用キャパシタ１０４と出力側ＤＣ阻止用キャパシタ１０６の間の信号線路に一端が接続され、他端が接地されている。また、ダイオード１０５及びインダクタ１１２と並列にキャパシタ１０７が接続されている。そして、バイアス抵抗１０９とバイアス短絡用インダクタ１１０とから構成されるバイアス回路１０８は、入力側ＤＣ阻止用キャパシタ１０４と出力側ＤＣ阻止用キャパシタ１０６の間の信号線路に一端が接続され、他端がバイアス端子１０３に接続されている。ここで、ダイオード１０５は、印加電圧によってインピーダンスが変化するものであれば良い。
【００４１】
次に、第三の発明の実施形態に係る歪補償回路１００の動作について説明する。無線周波数帯の信号（ＲＦ）は、入力端子１０１に入力され、入力側ＤＣ阻止用キャパシタ１０４を通過して、ダイオード１０５に入力される。また、ダイオード１０５には、バイアス端子１０３からバイアス抵抗１０９を介してバイアス電圧が加えられる。この歪補償回路１００では、入力電力の増加に伴い、無線周波数帯でのダイオード１０５の抵抗成分（内部抵抗）が減少するため、ダイオード１０５に直列に接続されているインダクタ１１２のインピーダンスの効果が現れる。即ち、入力電力の増加に伴い、インダクタ１１２のインピーダンスの効果により、歪補償回路１００のインピーダンスがインダクティブになり、位相が進む特性が得られる。同時に、入力電力の増加に伴い、ダイオード１０５の抵抗成分が低下するため、損失が低減されて、利得が増加する特性が得られる。尚、ダイオード１０５はその一端が接地されているため、ダイオード１０５を通じて流れた直流成分は接地側に流れ、ダイオード１０５のＤＣリターン機能を有する。
【００４２】
ここで、ダイオード１０５と並列に接続されているキャパシタ１０７は、高周波信号のバイパスコンデンサとしても作用する。即ち、入力電力が低い時の損失を補償する。また、バイアス回路１０８のバイアス短絡用インダクタ１１０は、チョークコイルとして作用する。尚、バイアス回路１０８では、バイアス短絡用インダクタ１１０の代わりに、バイアス抵抗１０９とバイアス端子１０３の間の信号線路に一端が接続され、他端が接地されるＲＦ短絡用のキャパシタを用いても良い。バイアス端子１０３に接続されるバイアス電源は、ダイオード１０５の利得及び位相変化の入力閾値レベルの調整に用いられる。
【００４３】
以上に説明した第三の実施形態に係る歪補償回路１００において、周波数２ＧＨｚにおいてシミュレーションをおこなった結果を図６に示す。シミュレーションでは、ダイオード１０５の０Ｖ印加時の接合容量の値を０．５ｐＦ、インダクタ１１２の値を５．５ｎＨ、キャパシタ１０７の値を０．４ｐＦとして行った。図６に示すように、歪補償回路１００は、入力電力の増加に伴い、利得が増加し、位相が進む特性を有していることがわかる。
【００４４】
このように、第三の発明の実施形態に係る歪補償回路１００によると、入力端子１０１と出力端子間１０２の信号線路に一端が接続され、他端が接地されたダイオード１０５に対し、インダクタ１１２を直列に接続しており、入力電力の増加に伴い、ダイオード１０５の抵抗成分が減少してインダクタ１１２のインピーダンスの効果が現れ、歪補償回路１００のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。その結果、入力電力の増加に対して位相が進む特性が得られるとともに利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有するＳｉ  ＬＤＭＯＳＦＥＴを補償することができる。
【００４５】
［第四の発明の実施形態］
次に、第四の発明の実施形態に係る歪補償回路を図７に基づいて以下に説明する。図７は、第四の発明実施形態に係る歪補償回路を示す回路図である。
【００４６】
図７に示すように、第四の発明の実施形態に係る歪補償回路１００は、入力端子１０１と出力端子１０２の間の信号線路に、入力側ＤＣ阻止用キャパシタ１０４、出力側ＤＣ阻止用キャパシタ１０６が順に直列に接続されている。順方向に接続されたダイオード１０５は、入力側ＤＣ阻止用キャパシタ１０４と出力側ＤＣ阻止用キャパシタ１０６の間の信号線路に一端が接続され、他端が接地されている。また、ダイオード１０５と並列に、直列に接続されたキャパシタ１０７及びインダクタ１１２が接続されている。そして、バイアス抵抗１０９とバイアス短絡用インダクタ１１０とから構成されるバイアス回路１０８は、入力側ＤＣ阻止用キャパシタ１０４と出力側ＤＣ阻止用キャパシタ１０６の間の信号線路に一端が接続され、他端がバイアス端子１０３に接続されている。ここで、ダイオード１０５は、印加電圧によってインピーダンスが変化するものであれば良い。
【００４７】
次に、第四の発明の実施形態に係る歪補償回路１００の動作について説明する。無線周波数帯の信号（ＲＦ）は、入力端子１０１に入力され、入力側ＤＣ阻止用キャパシタ１０４を通過して、ダイオード１０５に入力される。また、ダイオード１０５には、バイアス端子１０３からバイアス抵抗１０９を介してバイアス電圧が加えられる。この歪補償回路１００では、入力電力の増加に伴い、無線周波数帯でのダイオード１０５の抵抗成分（内部抵抗）が減少するため、ダイオード１０５に並列に接続されているキャパシタ１０７及びインダクタ１１２に直流電流がバイパスされる。従って、ダイオード１０５に並列に接続されているインダクタ１１２のインピーダンスの効果が現れる。即ち、入力電力の増加に伴い、インダクタ１１２のインピーダンスの効果により、歪補償回路１００のインピーダンスがインダクティブになり、位相が進む特性が得られる。同時に、入力電力の増加に伴い、ダイオード１０５の抵抗成分が低下するため、損失が低減されて、利得が増加する特性が得られる。尚、ダイオード１０５はその一端が接地されているため、ダイオード１０５を通じて流れた直流成分は接地側に流れ、ダイオード１０５のＤＣリターン機能を有する。
【００４８】
ここで、ダイオード１０５と並列に接続されているキャパシタ１０７は、高周波信号のバイパスコンデンサとしても作用する。即ち、入力電力が低い時の損失を補償する。また、バイアス回路１０８のバイアス短絡用インダクタ１１０は、チョークコイルとして作用する。尚、バイアス回路１０８では、バイアス短絡用インダクタ１１０の代わりに、バイアス抵抗１０９とバイアス端子１０３の間の信号線路に一端が接続され、他端が接地されるＲＦ短絡用のキャパシタを用いても良い。バイアス端子１０３に接続されるバイアス電源は、ダイオード１０５の利得及び位相変化の入力閾値レベルの調整に用いられる。
【００４９】
以上に説明した第四の実施形態に係る歪補償回路１００において、周波数２ＧＨｚにおいてシミュレーションをおこなった結果を図８に示す。シミュレーションでは、ダイオード１０５の０Ｖ印加時の接合容量の値を０．５ｐＦ、インダクタ１１２の値を５．５ｎＨ、キャパシタ１０７の値を０．４ｐＦとして行った。図８に示すように、歪補償回路１００は、入力電力の増加に伴い、利得が増加し、位相が進む特性を有していることがわかる。
【００５０】
このように、第四の発明の実施形態に係る歪補償回路１００によると、入力端子１０１と出力端子間１０２の信号線路に一端が接続され、他端が接地されたダイオード１０５に並列に接続されるキャパシタ１０７に対し、インダクタ１１２を直列に接続しており、入力電力の増加に伴い、ダイオード１０５の抵抗成分が減少してインダクタ１１２のインピーダンスの効果が現れ、歪補償回路１００のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。この結果、入力電力の増加に対して位相が進む特３ｄ性が得られるとともに、利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有するＳｉ  ＬＤＭＯＳＦＥＴ高出力増幅器を補償することができる。
【００５１】
［第五の発明の実施形態］
次に、第五の発明の実施形態に係る歪補償回路を図９に基づいて以下に説明する。図９は、第五の発明実施形態に係る歪補償回路を示す回路図である。
【００５２】
図９に示すように、第五の発明の実施形態に係る歪補償回路１００は、入力端子１０１と出力端子１０２の間の信号線路に、ダイオード１０５が逆方向に直列に接続されている。また、ダイオード１０５と並列に、インダクタ１１２が接続されている。更に、ダイオード１０５と並列に、抵抗１１３が接続されている。ここで、ダイオード１０５は、印加電圧によってインピーダンスが変化するものであれば良い。
【００５３】
次に、第五の発明の実施形態に係る歪補償回路１００の動作について説明する。無線周波数帯の信号（ＲＦ）は、入力端子１０１に入力され、ダイオード１０５に入力される。この歪補償回路１００では、入力電力の増加に伴い、無線周波数帯でのダイオード１０５の抵抗成分（内部抵抗）が減少するため、ダイオード１０５に並列に接続されているインダクタ１１２とダイオード１０５に並列に接続されている抵抗１１３に直流電流がバイパスされる。従って、ダイオード１０５に並列に接続されているインダクタ１１２のインピーダンスの効果が現れる。即ち、入力電力の増加に伴い、インダクタ１１２のインピーダンスの効果により、歪補償回路１００のインピーダンスがインダクティブになり、位相が進む特性が得られる。同時に、入力電力の増加に伴い、ダイオード１０５の抵抗成分が低下するため、損失が低減されて、利得が増加する特性が得られる。
【００５４】
以上に説明した第五の実施形態に係る歪補償回路１００において、周波数１．６４ＧＨｚにおいてシミュレーションをおこなった結果を図１０に示す。シミュレーションでは、ダイオード１０５の０Ｖ印加時の接合容量の値を０．５ｐＦ、インダクタ１１２の値を４．７ｎＨ、抵抗１１３の値を５０Ｏｈｍとして行った。図１０に示すように、歪補償回路１００は、入力電力の増加に伴い、利得が増加し、位相が進む特性を有していることがわかる。
【００５５】
このように、第五の発明の実施形態に係る歪補償回路１００によると、逆方向に接続されたダイオード１０５とインダクタ１１２が並列に接続されており、入力電力の増加に伴い、ダイオード１０５の抵抗成分が減少してインダクタ１１２のインピーダンスの効果が現れ、歪補償回路１００のインピーダンスが所望周波数でインダクティブになり、進み位相特性を得られることができる。この結果、入力電力の増加に対して位相が進む特性が得られるとともに利得が増加する特性が得られるため、入力電力の増加に対して位相が遅れるとともに利得が減少する特性を有するＳｉ  ＬＤＭＯＳＦＥＴ高出力増幅器を補償することができる。
【００５６】
［第六の発明の実施形態］
次に、第六の発明の実施形態に係る歪補償回路を図１１に基づいて以下に説明する。図１１は、第五の発明実施形態に係る歪補償回路を示す回路図である。
【００５７】
図１１に示すように、第六の発明の実施形態に係る歪補償回路１００は、入力端子１０１と出力端子１０２の間の信号線路に、ダイオード１０５が順方向に直列に接続されている。また、ダイオード１０５と並列に、インダクタ１１２が接続されている。更に、ダイオード１０５と並列に、抵抗１１３が接続されている。ここで、ダイオード１０５は、印加電圧によってインピーダンスが変化するものであれば良い。
【００５８】
次に、第六の発明の実施形態に係る歪補償回路１００の動作について説明する。無線周波数帯の信号（ＲＦ）は、入力端子１０１に入力され、ダイオード１０５に入力される。この歪補償回路１００では、入力電力の増加に伴い、無線周波数帯でのダイオード１０５の抵抗成分（内部抵抗）が減少するため、ダイオード１０５に並列に接続されているインダクタ１１２とダイオード１０５に並列に接続されている抵抗１１３に直流電流がバイパスされる。従って、ダイオード１０５に並列に接続されているインダクタ１１２のインピーダンスの効果が現れる。即ち、入力電力の増加に伴い、インダクタ１１２のインピーダンスの効果により、歪補償回路１００のインピーダンスがインダクティブになり、位相が進む特性が得られる。同時に、入力電力の増加に伴い、ダイオード１０５の抵抗成分が低下するが、インダクタ１１２と抵抗１１３の値、及び、ダイオード１０５の定数を選択することにより、利得がほぼ一定の特性が得られる。
【００５９】
以上に説明した第六の発明の実施形態に係る歪補償回路１００において、周波数１．６４ＧＨｚにおいてシミュレーションをおこなった結果を図１２に示す。シミュレーションでは、ダイオード１０５の０Ｖ印加時の接合容量の値を０．７ｐＦ、インダクタ１１２の値を３．６ｎＨ、抵抗１１３の値を８２Ｏｈｍとして行った。図１２に示すように、歪補償回路１００は、入力電力の増加に伴い、利得をほぼ一定に保ったまま、位相が進む特性を有していることがわかる。
【００６０】
ここで、多段構成Ｓｉ  ＬＤＭＯＳＦＥＴ高出力増幅器の利得特性及び位相特性は、図１３に示すように、入力電力の増加に対する利得の減少よりも位相の遅れの方が変化が顕著であることがわかる。従って、図１４に示すように、４つのＳｉ  ＬＤＭＯＳＦＥＴ高出力増幅器１２１、１２２、１２３、１２４で構成された多段構成Ｓｉ  ＬＤＭＯＳＦＥＴ高出力増幅器１２０において、利得が増加し位相が進む特性を有する歪補償回路１３０を高出力増幅器１２１の前段に接続し、第五の発明の実施形態に係る歪補償回路１００をアイソレータ１２５と高出力増幅器１２２との間に接続している。ここで、利得が増加し位相が進む特性を有する歪補償回路２００は、図１４に示すように、順方向に接続されたダイオード１３１（０．５ｐＦ）と、ダイオード１３１に並列に接続されたインダクタ１３２（５．６ｎＨ）と、ダイオード１３１に並列に接続された抵抗１３３（１００Ｏｈｍ）から構成されている。そして、図１４の回路の位相及び利得の特性を示す図である図１５に示すように、多段構成Ｓｉ  ＬＤＭＯＳＦＥＴ高出力増幅器１２０の歪が改善される。
【００６１】
このように、第六の発明の実施形態に係る歪補償回路１００によると、インダクタ１１２と抵抗１１３の値、及び、ダイオード１０５の定数を選ぶことによって、利得を一定に保ったまま位相だけ進み位相にする特性を有する歪補償回路になる。ここで、多段化したＳｉ  ＬＤＭＯＳＦＥＴを用いた高出力増幅器では、入力電力の増加に対する利得の減少よりも位相の遅れの変化の方が顕著であり、入力電力の増加に対して、利得が増加し位相が進む特性を有する歪補償回路（例えば、第一〜第五の発明の実施形態に係る歪補償回路）や、位相をほぼ一定に保ったまま利得が増加する歪補償回路と組み合わせることで、さらに効率よく線形性を高めることができる。
【００６２】
以上、本発明は、上記の好ましい実施形態に記載されているが、本発明はそれだけに制限されない。本発明の精神と範囲から逸脱することのない様々な実施形態が他になされる。さらに、本実施形態において、本発明の構成による作用および効果を述べているが、これら作用および効果は、一例であり、本発明を限定するものではない。また、具体例は、本発明の構成を例示したものであり、本発明を限定するものではない。
【００６３】
例えば、上述した第一〜第四の発明の実施形態に係る歪補償回路１００は、Ｓｉ  ＬＤＭＯＳＦＥＴを用いた高出力増幅器に対して適用しているが、それに限らない。第一〜第四の発明の実施形態に係る歪補償回路１００は、入力電力の増加に対して、利得が圧縮し、位相が遅れる特性を有する増幅器に対して適用することができる。
【００６４】
また、上述した第一〜第四の発明の実施形態に係る歪補償回路１００におけるバイアス回路１０８は、バイアス抵抗１０９と、バイアス短絡用インダクタ１１０と、により構成されているが、それに限らない。例えば、バイアス回路１０８を、バイアス端子１０３に接続したバイアス抵抗１０９と、バイアス端子１０３とバイアス抵抗１０９の間の信号線路に一端を接続し、他端を接地したバイアス短絡用キャパシタと、により構成しても良い。
【００６５】
また、上述した第一〜第四の発明の実施形態に係る歪補償回路１００におけるダイオード１０５の代わりに、ゲート接地のトランジスタを用いて良い。ダイオード１０５の代わりに、ゲート接地のトランジスタ１１４を用いた第一の発明の実施形態に係る歪補償回路１００の変形例を図１６に示す。図１６に示すように、トランジスタ１１４は、バイアス回路１０８により、バイアス端子１０３からバイアス抵抗１０９を介してバイアス電圧が加えられる。バイアス電圧は、トランジスタ１１４のピンチオフ近くに調整され、可変抵抗として動作させることでダイオード１０５と同様の効果が得られる。
【００６６】
更に、上述した第一〜第四の発明の実施形態に係る歪補償回路１００におけるダイオード１０５の代わりに、アンチパラレルダイオードペアダイオードを用いて良い。ダイオード１０５の代わりに、アンチパラレルダイオードペア１１５を用いた第一の発明の実施形態に係る歪補償回路１００の変形例を図１７に示す。図１７に示すように、スイッチング回路として動作するアンチパラレルダイオードペア１１５は、バイアス回路１０８により、バイアス端子１０３からバイアス抵抗１０９を介してバイアス電圧が加えられる。バイアス端子１０３に接続されるバイアス電源は、ダイオード１０５の利得及び位相変化の入力閾値レベルの調整に用いられる。この歪補償回路１００では、入力電力の増加に伴い、無線周波数帯でのアンチパラレルダイオードペア１１５を構成するダイオードの抵抗成分（内部抵抗）が減少するため、アンチパラレルダイオードペア１１５に直列に接続されているインダクタ１１２のインピーダンスの効果が現れる。即ち、入力電力の増加に伴い、インダクタ１１２のインピーダンスの効果により、歪補償回路１００のインピーダンスがインダクティブになり、位相が進む特性が得られる。同時に、入力電力の増加に伴い、アンチパラレルダイオードペア１１５を構成するダイオードの抵抗成分が低下するため、損失が低減されて、利得が増加する特性が得られる。更に、歪補償回路１００から発生する２倍波成分が低減され、第３次混変調歪に対して補償することができる。
【図面の簡単な説明】
【００６７】
【図１】第一の発明の実施形態に係る歪補償回路を示す回路図である。
【図２】第一の発明の実施形態に係る歪補償回路のシミュレーション結果を示す図である。
【図３】第二の発明の実施形態に係る歪補償回路を示す回路図である。
【図４】第二の発明の実施形態に係る歪補償回路のシミュレーション結果を示す図である。
【図５】第三の発明の実施形態に係る歪補償回路を示す回路図である。
【図６】第三の発明の実施形態に係る歪補償回路のシミュレーション結果を示す図である。
【図７】第四の発明の実施形態に係る歪補償回路を示す回路図である。
【図８】第四の発明の実施形態に係る歪補償回路のシミュレーション結果を示す図である。
【図９】第五の発明の実施形態に係る歪補償回路を示す回路図である。
【図１０】第五の発明の実施形態に係る歪補償回路のシミュレーション結果を示す図である。
【図１１】第六の発明の実施形態に係る歪補償回路を示す回路図である。
【図１２】第六の発明の実施形態に係る歪補償回路のシミュレーション結果を示す図である。
【図１３】多段構成Ｓｉ  ＬＤＭＯＳＦＥＴ高出力増幅器の入力電力に対する利得及び位相の特性を示す図である。
【図１４】多段構成Ｓｉ  ＬＤＭＯＳＦＥＴ高出力増幅器に対して第六の発明の実施形態に係る歪補償回路を接続した一例を示す回路図である。
【図１５】図１４の回路における入力電力に対する利得及び位相の特性を示す図である。
【図１６】トランジスタを用いた第一の発明の実施形態に係る歪補償回路の変形例を示す回路図である。
【図１７】アンチパラレルダイオードペアを用いた第一の発明の実施形態に係る歪補償回路の変形例を示す回路図である。
【図１８】歪補償回路と高出力増幅器の関係を示す図であり、（ａ）は歪補償回路と高出力増幅器の接続例を示す回路図であり、（ｂ）は歪補償回路の歪補償特性を示す特性図である。
【図１９】ＧａＡｓを用いた増幅器の入力電力に対する利得及び位相の特性を示す図である。
【図２０】従来の歪補償回路の一例を示す回路図である。
【図２１】Ｓｉ  ＬＤＭＯＳＦＥＴを用いた高出力増幅器の入力電力に対する利得及び位相の特性を示す図である。
【符号の説明】
【００６８】
１００    歪補償回路
１０１    入力端子
１０２    出力端子
１０３    バイアス端子
１０４    入力側ＤＣ阻止用キャパシタ
１０５    ダイオード
１０６    出力側ＤＣ阻止用キャパシタ
１０７    キャパシタ
１０８    バイアス回路
１１１    バイアス短絡用インダクタ
１１２    インダクタ
１１４    トランジスタ
１１５    アンチパラレルダイオードペア
【図１】
2006093857.tif 000003
【図２】
2006093857.tif 000004
【図３】
2006093857.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2006093857.tif 000021
【図２０】
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【図２１】
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