(57)【要約】【課題】動画の表示品質を向上させる。【解決手段】表示パネル制御回路は１フレーム期間毎に更新される複数の入力画素データからなる画像データを処理する画像データ処理回路４と、１フレーム期間において２回に渡って複数のゲート線Ｙを順次駆動するゲートドライバＹＤと、ゲートドライバＹＤによって複数のゲート線Ｙがそれぞれ駆動される間に画像データ処理回路４の処理結果に対応する画素電圧を複数のソース線Ｘにそれぞれ出力するソースドライバＸＤと、ゲートドライバＹＤおよびソースドライバＸＤの動作タイミングを制御するコントローラ５とを備える。特に、画像データ処理回路４は更新により変化した入力画素データの各々を対応ゲート線Ｙの駆動に同期して変化する出力画素データに変換し、更新により変化しない入力画素データの各々を対応ゲート線の駆動に同期して変化しない出力画素データに変換するように構成される。【選択図】図１
2006119447.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が複数のゲート線および複数のソース線の交差位置近傍に配置される表示パネルを制御する表示パネル制御回路であって、前記複数の画素に対して所定の更新周期で更新される複数の入力画素データからなる画像データを処理する画像データ処理回路と、前記画像データの入力毎に少なくとも２回に渡って前記複数のゲート線を順次駆動するゲートドライバと、前記ゲートドライバによって前記複数のゲート線がそれぞれ駆動される間に前記画像データ処理回路の処理結果に対応する画素電圧を前記複数のソース線にそれぞれ出力するソースドライバと、前記ゲートドライバおよび前記ソースドライバの動作タイミングを制御するコントローラとを備え、前記画像データ処理回路は前記更新により変化した入力画素データの各々を対応ゲート線の駆動に同期して変化する出力画素データに変換し、前記更新により変化しない入力画素データの各々を対応ゲート線の駆動に同期して変化しない出力画素データに変換するように構成されることを特徴とする表示パネル制御回路。
【請求項２】
前記画像データ処理回路は前記画像データを前記所定の更新周期に等しい１フレーム期間だけ遅延させる遅延回路と、各入力画素データを遅延回路の遅延出力と比較し、入力画素データに対して不一致が検出されたときに対応ゲート線の駆動に同期して変化する出力画素データを発生し、入力画素データに対して不一致が検出されないときに対応ゲート線の駆動に同期して変化しない出力画素データを発生する演算回路を含むことを特徴とする表示パネル制御回路。
【請求項３】
前記演算回路は、前記出力画素データの変化に従って、前記入力画素データに対応する値を越える値から前記入力画素データに対応する値に段階的に前記画素電圧を遷移させるように構成されることを特徴とする請求項２に記載の表示パネル制御回路。
【請求項４】
前記演算回路は、前記出力画素データの変化に伴って、前記遅延出力と前記入力画素データとを補間した結果に対応する中間値から前記入力画素データに対応する値まで前記画素電圧を段階的に遷移させるように構成されることを特徴とする請求項２に記載の表示パネル制御回路。
【請求項５】
前記演算回路は、前記出力画素データの変化に伴って、黒表示用の値から前記入力画素データに対応する値に前記画素電圧を遷移させるように構成されることを特徴とする請求項２に記載の表示パネル制御回路。
【請求項６】
前記演算回路は、前記黒表示用の値の持続期間が前記遅延出力と前記入力画素データとの差に依存することを特徴とする請求項５に記載の表示パネル制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主にホールド型表示パネルに適用される表示パネル制御回路に関する。
【背景技術】
【０００２】
液晶表示装置に代表される平面表示装置は、パーソナルコンピュータ、カーナビゲーションシステム、あるいはテレビ受信機等の表示装置として広く利用されている。
【０００３】
液晶表示装置は、一般に複数の画素のマトリクスアレイを含む液晶表示パネル、およびこの表示パネルを制御する表示制御回路を有する。液晶表示パネルはアレイ基板および対向基板間に液晶層を挟持した構造である。アレイ基板は略マトリクス状に配置される複数の画素電極、複数の画素電極の行に沿って配置される複数のゲート線、複数の画素電極の列に沿って配置される複数のソース線、複数のゲート線および複数のソース線の交差位置近傍に配置される複数のスイッチング素子を有する。各スイッチング素子は例えば薄膜トランジスタからなり、１ゲート線が駆動されたときに導通して１ソース線を１画素電極に電気的に接続する。対向基板には、アレイ基板に配置された複数の画素電極に対向するように共通電極が設けられる。一対の画素電極および共通電極は液晶層の画素領域と共に画素を構成し、画素領域において液晶分子配列を画素電極および共通電極間の電界によって制御する。表示制御回路は複数のゲート線に接続されるゲートドライバ、複数のソース線に接続されるソースドライバ、およびこれらゲートドライバおよびソースドライバの動作タイミングを制御するコントローラ等を含む。
【０００４】
ここで、ゲートドライバは複数の画素に対する画素データからなる画像データの更新周期である１フレーム期間（垂直走査期間）に順次複数のゲート線を順次駆動し、ソースドライバは各ゲート線がゲートドライバによって駆動される１水平走査期間において１行分の画素に対する画素データをそれぞれ画素電圧に変換して複数のソース線に並列的に出力する。これら画素電圧は駆動ゲート線に割り当てられた１行分のスイッチング素子を介してそれぞれの画素電極に供給される。画素電圧は例えば０Ｖに設定される共通電極および画素電極間の電位差であり、液晶駆動電圧として画素電極および共通電極間に配置される液晶層の画素領域に印加される。また、画素電極および共通電極は補助容量に並列的に接続される液晶容量を構成し、スイッチング素子が導通する１水平走査期間において補助容量と一緒に画素電圧に充電され、スイッチング素子がこの後非導通となって再び１フレーム期間後に導通するまで充電電荷を保持する。すなわち、液晶表示パネルは、画像データの更新まで表示状態を保持するホールド型表示パネルである。
【０００５】
画素電極および共通電極間の電界の方向を変化させない場合、液晶分子の偏在化が進行して、最終的に液晶分子配列を制御できない状態に陥る。これを防止するため、画素電圧は例えば１フレーム期間毎に共通電極の電位を基準にして極性反転される。また、画素電圧は表示画像のちらつき（フリッカ）を防止するために例えば各行および各列の画素毎に極性反転されることが一般的であり、通常ドット反転駆動と呼ばれる。
【０００６】
表示パネルの画素は一般に図７に示す駆動方法で駆動される。画像データはフレーム期間Ｎ，Ｎ＋１，Ｎ＋２，…において更新される。ソースドライバはフレーム期間Ｎ，Ｎ＋１，Ｎ＋２，…の各々において入力される画像データに含まれる複数の画素データを行単位に画素電圧に変換してソース線に並列的に出力する。各画素電圧は対応ソース線から対応スイッチング素子を介して対応画素電極に供給される。図７では、この画素電圧の一例が絶対値で示されている。表示パネルが画素電圧の無印加時に白表示となるノーマリホワイト型であるとすれば、画素輝度は例えばフレーム期間Ｎで生じる画素電圧の立上がりに応答して減少し、フレーム期間Ｎ＋４で生じる画素電圧の立下がりに応答して増大する。しかしながら、画素輝度の遷移は液晶の応答速度に依存して画素電圧の変化時点より大きく遅れて完了する。これは、動画の表示品質を低下させる原因である。
【０００７】
このような輝度遷移の遅れは、例えば図８に示す駆動方法で表示パネルを駆動することにより改善できる（例えば、特許文献１参照）。この駆動方法は、入力画像データを１フレーム期間毎にチェックし、入力画像データに含まれる複数の画素データのうちで先行フレームの画素データに対して変化する画素データを特定し、この画素データに対応する画素電圧にこれら画素データの差異に対応する補償電圧を重畳する。これにより、画素がこの補償電圧分だけオーバードライブされる。図８では、画素が例えばフレーム期間Ｎで生じる画素電圧の立ち上がりにおいてオーバードライブされ、さらにフレーム期間Ｎ＋４で生じる画素電圧の立ち下がりにおいてオーバードライブされる。この結果、画素輝度の遷移時間が図１に示す時間よりも短縮される。
【０００８】
他方、液晶表示パネルでは、ＯＣＢ等の応答速度の速い液晶表示モードが採用されることもある。しかし、液晶表示パネルは画像データの更新まで表示状態を保持するホールド型表示パネルであることから、動画表示において観察者の視覚に生じる網膜残像の影響から物体の動きを滑らかに見せることが難しい。このような観察者の視覚による動画視認性の低下については、例えば図９に示す駆動方法で表示パネルを駆動することにより改善できる（例えば、特許文献２参照）。この駆動方法は、垂直走査を２倍速にして通常画像用フレームの前に黒画像用フレームを挿入することにより、画素輝度を擬似的に離散的な疑似インパルス応答の波形にする。この場合、通常画像の表示が黒画像によって網膜残像をクリアしてから行われるため、動画視認性を改善できる。
【特許文献１】特開２００３−１４３５５６号公報
【特許文献２】特開２００３−２９５１５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、図８に示す駆動方法では、輝度遷移の遅れを改善するために画素電圧に補償電圧を重畳する。しかし、この重畳制御は１フレーム期間を単位として行われるため、液晶の応答速度の遅さを適切に補償する補償量を設定することが容易でない。この結果、補償量が大きすぎたり、少なすぎたりして安定に輝度応答性を改善することが困難になる。
【００１０】
また、図９に示す駆動方法では、垂直走査を２倍速にして通常画像用フレームの前に黒画像用フレームを挿入する。しかし、黒画像用フレームの挿入が通常画像の実効的な輝度を低下させ、観察者に画面が暗いという印象を与えてしまう。もし、これをバックライトの明るさの増大により解消しようとすれば、消費電流の増大を招く。さらに、黒画像用フレームの挿入を繰り返すことにより画素輝度を擬似インパルス応答にしているため、動画視認性が改善される一方で、フリッカが増大するという問題が生じてしまう。
【００１１】
本発明の目的は、動画の表示品質を向上できる表示パネル制御回路を提供することにある。
【課題を解決するための手段】
【００１２】
本発明によれば、複数の画素が複数のゲート線および複数のソース線の交差位置近傍に配置される表示パネルを制御する表示パネル制御回路であって、複数の画素に対して所定の更新周期で更新される複数の入力画素データからなる画像データを処理する画像データ処理回路と、前記画像データの入力毎に少なくとも２回に渡って複数のゲート線を順次駆動するゲートドライバと、ゲートドライバによって複数のゲート線がそれぞれ駆動される間に画像データ処理回路の処理結果に対応する画素電圧を複数のソース線にそれぞれ出力するソースドライバと、ゲートドライバおよびソースドライバの動作タイミングを制御するコントローラとを備え、画像データ処理回路は更新により変化した画素データの各々を対応ゲート線の駆動に同期して変化する出力画素データに変換し、更新により変化しない入力画素データの各々を対応ゲート線の駆動に同期して変化しない出力画素データに変換するように構成される表示パネル制御回路が提供される。
【発明の効果】
【００１３】
この表示パネル制御回路では、ゲートドライバが画像データの入力毎に少なくとも２回に渡って順次複数のゲート線を駆動し、画像データ処理回路が更新により変化した入力画素データの各々を対応ゲート線の駆動に同期して変化する出力画素データに変換し、更新により変化しない入力画素データの各々を対応ゲート線の駆動に同期して変化しない出力画素データに変換する。
【００１４】
この構成は、輝度応答性を改善するために、出力画素データの変化に従って、入力画素データに対応する値を越える値から入力画素データに対応する値に段階的に画素電圧を遷移させることを可能にする。具体的には、例えば１回目の対応ゲート線の駆動時に輝度応答性に対する補償電圧を重畳することにより入力画素データに対応する値を越える値に画素電圧を設定し、２回目の対応ゲート線の駆動時に入力画素データに対応した値に画素電圧を設定して、例えば１フレーム期間の１／２期間だけ画素をオーバードライブできる。この場合、画素の駆動周波数が２倍となるため、補償量の過不足が生じにくくなる。
【００１５】
また、上述の構成は、観察者の視覚の影響で低下する動画視認性を改善するために、出力画素データの変化に伴って、入力画素データと先行画素データとを補間した結果に対応する中間値から入力画素データに対応する値まで画素電圧を段階的に遷移させることを可能にする。この場合、画素輝度の変化が急峻でなくなり、観察者の視覚がこの輝度変化に追随できるようになるため動画視認性を改善できる。また、全ての画素を黒表示にする従来のような黒画像用フレームを必要としないので、バックライト光の利用効率が向上する。すなわち、バックライト電力の電力消費を増大せずに明るい画面を得ることができ、さらに黒画像用フレームを周期的に挿入した場合に発生するようなフリッカを防止できる。
【００１６】
さらに、上述の構成は、観察者の視覚の影響で低下する動画視認性を改善するために、
出力画素データの変化に伴って、黒表示用の値から入力画素データに対応する値まで画素電圧を遷移させることを可能にする。この場合においても、画素の輝度変化が実効的に緩やかになるため、観察者の視覚が画素輝度の変化に追随できるようになるため動画視認性を改善できる。また、画像の動きによって入力画素データが先行画素データに対して変化が生じる画素だけが一時的に黒表示になるため、低消費電力で明るい画面を得ることができ、さらに黒画像用フレームを周期的に挿入した場合に発生するようなフリッカを防止できる。
【００１７】
すなわち、上述のようにして輝度応答性あるいは動画視認性を改善することができるため、動画の表示品質を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の第１実施形態に係る液晶表示装置について添付図面を参照して説明する。図１はこの液晶表示装置の回路構成を概略的に示す。液晶表示装置は、複数の画素ＰＸが液晶表示パネルＤＰおよびこの表示パネルＤＰを制御する表示パネル制御回路ＣＮＴを備える。液晶表示パネルＤＰはアレイ基板１および対向基板２間に液晶層３を挟持した構造である。
【００１９】
アレイ基板１は、例えばガラス等の透明絶縁基板上に略マトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って配置される複数のゲート線Ｙ（Ｙ１〜Ｙｍ）、複数の画素電極ＰＥの列に沿って配置される複数のソース線Ｘ（Ｘ１〜Ｘｎ）、並びにこれらゲート線Ｙおよびソース線Ｘの交差位置近傍に配置される複数の画素スイッチング素子Ｗを有する。各画素スイッチング素子Ｗは例えば薄膜トランジスタからなり、薄膜トランジスタのゲートが１ゲート線Ｙに接続され、ソース−ドレインパスが１ソース線Ｘおよび１画素電極ＰＥ間に接続される。
【００２０】
対向基板２は例えばガラス等の透明絶縁基板上に配置されるカラーフィルタ（図示せず）、および複数の画素電極ＰＥに対向してカラーフィルタ上に配置される共通電極ＣＥ等を含む。各画素電極ＰＥおよび共通電極ＣＥは例えばＩＴＯ等の透明電極材料からなり、画素電極ＰＥおよび共通電極ＣＥからの電界に対応した液晶分子配列に制御される液晶層３の画素領域と共に画素ＰＸを構成する。  
また、全ての画素ＰＸは補助容量Ｃｓを有する。各画素ＰＸの補助容量Ｃｓは、この画素ＰＸの画素電極ＰＥとこの画素ＰＸに隣接した次行の画素ＰＸの画素スイッチング素子Ｗを制御するゲート線Ｙとの容量結合により得られ、この画素スイッチング素子Ｗの寄生容量に対して十分大きな容量値を有する。尚、図１は、表示画面を構成する複数の画素ＰＸのマトリクスアレイに対して周囲に配置される複数のダミー画素を省略して描かれている。これらダミー画素は表示画面内の画素ＰＸと同様に配線され、寄生容量等に関して表示画面内の全画素ＰＸを同一条件にするために設けられものである。ゲート線Ｙｍdはこのようなダミー画素に対するゲート線である。
【００２１】
表示パネル制御回路ＣＮＴは、複数の画素ＰＸに対してこの１フレーム期間（垂直走査期間）毎に入力される複数の画素データからなる画像データを処理する画像データ処理回路４、各ゲート線が画像データの入力毎に少なくとも２回に渡って複数のゲート線Ｙ１〜Ｙｍを順次駆動するゲートドライバＹＤ、ゲート線Ｙ１〜Ｙｍの各々がゲートドライバＹＤによって駆動される１水平走査期間において画像データ処理回路４から得られる処理結果に対応する画素電圧を複数のソース線Ｘ１〜Ｘｎにそれぞれ出力するソースドライバＸＤ、およびゲートドライバＹＤおよびソースドライバＸＤの動作タイミングを制御するコントローラ５を含む。ゲートドライバＹＤおよびソースドライバＸＤは例えばＣＯＧ（Chip On Glass）技術によりアレイ基板１の外縁付近にマウントされた集積回路（ＩＣ）チップである。他方、画像データ処理回路４およびコントローラ５は外部の回路基板ＰＣＢ上に配置される。１フレーム期間は画像データの更新周期であり、画像データ処理回路４はこの更新により変化した入力画素データの各々を対応ゲート線Ｙの駆動に同期して変化する出力画素データに変換し、この更新により変化しない入力画素データの各々を対応ゲート線Ｙの駆動に同期して変化しない出力画素データに変換する処理を行う。
【００２２】
ここで、コントローラ５は、上述のように順次複数のゲート線Ｙを選択するための制御信号ＣＴＹおよび、画像データ処理回路４の処理結果として１行分の画素ＰＸ単位に得られる出力画素データを複数のソース線Ｘにそれぞれ割り当てるための制御信号ＣＴＸ等を発生する。制御信号ＣＴＹはコントローラ５からゲートドライバＹＤに供給され、制御信号ＣＴＸは画像データ処理回路４から処理結果として得られる出力画素データＤＡＴＡと共にコントローラ５からソースドライバＸＤに供給される。
【００２３】
ゲートドライバＹＤは制御信号ＣＴＹの制御により１フレーム期間を例えば２分割して得られる前半および後半の各々において複数のゲート線Ｙ１〜Ｙｍを順次選択し、画素スイッチング素子Ｗを導通させる走査信号を選択ゲート線Ｙに供給する。これにより、複数のゲート線Ｙ１〜Ｙｍが１フレーム期間に２回に渡って駆動される。画像データ処理回路４は１行分の画素ＰＸに対する出力画素データである処理結果を１水平走査期間毎に出力し、ソースドライバＸＤはこれら出力画素データをそれぞれ画素電圧に変換して複数のソース線Ｘ１〜Ｘｎに並列的に出力する。これらソース線Ｘ１〜Ｘｎ上の画素電圧は走査信号によって駆動された１行分の画素スイッチング素子Ｗを介して対応する画素電極ＰＥにそれぞれ供給される。すなわち、複数の画素電極ＰＥの各々は１フレーム期間の前半および後半において画像データ処理回路４から得られる出力画素データに対応した画素電圧を受け取ることになる。この画素電圧は共通電極ＣＥの電位Ｖcomを基準として画素電極ＰＥに印加される電圧である。ここでは、コモン電圧Ｖcomが一定値に設定され、画素電圧がフレーム反転駆動およびドット反転駆動を行うようコモン電圧Ｖcomに対して極性反転される。
【００２４】
図２は図１に示す画像データ処理回路４の回路構成を示す。画像データ処理回路４は、
画像データを１フレーム期間だけ遅延させる遅延回路１１と、各入力画素データを遅延回路１１の遅延出力と比較し、入力画素データに対して不一致が検出されたときに対応ゲート線Ｙの駆動に同期して変化する出力画素データを発生し、入力画素データに対して不一致が検出されないときに対応ゲート線Ｙの駆動に同期して変化しない出力画素データを発生する演算回路１２を含む。ここで、遅延回路１１は例えばフレームメモリ等を用いて構成される。ゲートドライバＹＤは走査信号を図３に示すように１水平走査期間当たり２本の割合でゲート線Ｙ１〜Ｙｍに出力する。これにより、ゲート線Ｙ１〜Ｙｍは１フレーム期間の前半に１回駆動され、さらに後半に１回駆動される。従って、前半用出力画像データが１フレーム期間の前半に表示パネルＤＰに出力され、後半用出力画像データが１フレーム期間の後半に表示パネルＤＰに出力される。
【００２５】
演算回路１２は入力画素データが遅延回路１１の遅延出力と一致しない場合に１回目の対応ゲート線の駆動時（１フレーム期間の前半）に入力画素データに対応する値を越える値に画素電圧を設定する出力画素データを発生し、２回目の対応ゲート線の駆動時（１フレーム期間の後半）に入力画素データに対応する値に画素電圧を設定する出力画素データを発生する。すなわち、この出力画素データの変化は、画素電圧を入力画素データに対応する値を越える値から入力画素データに対応する値に段階的に遷移させる。
【００２６】
１回目の対応ゲート線の駆動時、画素電圧は輝度応答性に対する補償電圧の重畳により入力画素データに対応する値を越える値に設定される。この補償電圧は液晶の応答を速めるような電圧であり、これにより画素ＰＸが１フレーム期間の前半でオーバードライブされる。
【００２７】
また、演算回路１２は入力画素データが遅延回路１１の遅延出力と一致する場合に１回目の対応ゲート線の駆動時（１フレーム期間の前半）に入力画素データに対応した値に画素電圧を設定する出力画素データを発生し、２回目の対応ゲート線の駆動時（１フレーム期間の後半）に同じく入力画素データに対応する値に画素電圧を設定する出力画素データを発生する。この場合、出力画素データが１フレーム期間において変化せず、画素電圧が入力画素データに対応した値に維持される。
【００２８】
図４は液晶表示装置の画素駆動動作の一例を示す。入力画像データはフレーム期間Ｎ，Ｎ＋１，Ｎ＋２，…において更新される。ここでは、入力画像データに含まれる複数の入力画素データうちの１個であって、フレーム期間ＮおよびＮ＋４で遅延回路１１の遅延出力、すなわち先行フレーム期間の入力画素データに対して変化するものに着目する。この入力画素データが先行フレーム期間Ｎ−１の対応画素データと一致しないことが検出されるフレーム期間Ｎでは、ソースドライバＸＤがフレーム期間Ｎの前半で補償電圧を重畳して入力画素データに対応する値を越える値（オーバードライブレベル）に設定された画素電圧を対応ソース線Ｙに出力する。この画素電圧は対応ソース線Ｙから対応スイッチング素子Ｗを介して対応画素電極ＰＥに供給され、画素電極ＰＥおよび共通電極ＣＥ間の電位差として液晶層３の画素領域に印加される。この画素電圧は図４において絶対値で示されている。すなわち、画素電圧はフレーム期間Ｎの前半でオーバードライブレベルに立ち上がる。続いて、ソースドライバＸＤはフレーム期間Ｎの後半で入力画素データに対応した値に設定された画素電圧を対応ソース線Ｙに出力する。この画素電圧は対応ソース線Ｙから対応スイッチング素子Ｗを介して対応画素電極ＰＥに供給され、画素電極ＰＥおよび共通電極ＣＥ間の電位差が液晶駆動電圧として液晶層３の画素領域に印加される。すなわち、画素駆動電圧はフレーム期間Ｎの後半で入力画素データに基づく本来のレベルに立ち下がる。
【００２９】
これに対して、入力画素データが先行フレーム期間Ｎの対応画素データと一致することが検出されるフレーム期間Ｎ＋１では、ソースドライバＸＤがフレーム期間Ｎ＋１の前半および後半の各々で入力画素データに対応した同一値に設定された画素電圧を対応ソース線Ｙに出力する。この画素電圧は対応ソース線Ｙから対応スイッチング素子Ｗを介して対応画素電極ＰＥに供給され、画素電極ＰＥおよび共通電極ＣＥ間の電位差として液晶層３の画素領域に印加される。ちなみに、画素電圧はフレーム期間Ｎの後半で設定された値と同じ値にレベルフレーム期間Ｎ＋１の前半および後半で設定される。この値は、入力画素データと先行フレーム期間画素データとの不一致が再び検出されるフレーム期間Ｎ＋４の直前まで継続される。このフレーム期間Ｎ＋４では、フレーム期間Ｎと同様の制御が行われ、画素電圧が前半にオーバードライブレベルに立ち下がり、後半に入力画素データに基づく本来のレベルに立ち上がる。
【００３０】
本実施形態では、画素ＰＸの駆動周波数が２倍となり、オーバードライブ期間を１フレーム期間の１/２に短縮できるため、補償量の過不足が生じにくくなる。すなわち、液晶応答性を適切かつ十分に補償して、輝度応答性を改善できる。
【００３１】
尚、上述の実施形態では、１フレーム期間が２等分されたため、ゲート線Ｙ１〜Ｙｍが１フレーム期間において２回に渡って順次駆動された。しかし、１フレーム期間の分割数はこれに限定されず、さらに増大させてもよい。すなわち、ゲート線Ｙ１〜Ｙｍは１フレーム期間において少なくとも２回駆動され、各画素に対する入力画素データの変化したフレーム期間において対応ゲート線Ｙの駆動に同期して液晶の応答性を速めるオーバードライブレベルから入力画素データに対応するレベルまで画素電圧を変化させればよい。
【００３２】
次に、本発明の第２実施形態に係る液晶表示装置について説明する。この液晶表示装置は図２に示す演算回路１２の機能を除いて第１実施形態と同様に構成される。このため、第１実施形態と重複する説明を簡略化あるいは省略する。    
この液晶表示装置でも、ゲートドライバＹＤは制御信号ＣＴＹの制御により１フレーム期間を例えば２分割して得られる前半および後半の各々において複数のゲート線Ｙ１〜Ｙｍを順次選択し、画素スイッチング素子Ｗを導通させる走査信号を選択ゲート線Ｙに供給する。これにより、複数のゲート線Ｙ１〜Ｙｍが１フレーム期間に２回に渡って駆動される。画像データ処理回路４は１行分の画素ＰＸに対する出力画素データである処理結果を１水平走査期間毎に出力し、ソースドライバＸＤはこれら出力画素データをそれぞれ画素電圧に変換して複数のソース線Ｘ１〜Ｘｎに並列的に出力する。遅延回路１１は画像データを１フレーム期間だけ遅延させる。また、演算回路１２は各入力画素データを遅延回路１１の遅延出力と比較し、入力画素データに対して不一致が検出されたときに対応ゲート線Ｙの駆動に同期して変化する出力画素データを発生し、入力画素データに対して不一致が検出されないときに対応ゲート線Ｙの駆動に同期して変化しない出力画素データを発生する。
【００３３】
演算回路１２は入力画素データが遅延回路１１の遅延出力と一致しない場合に１回目の対応ゲート線の駆動時（１フレーム期間の前半）に遅延出力と入力画素データとを補間した結果に対応した中間値に画素電圧を設定する画素データを出力し、２回目の対応ゲート線の駆動時（１フレーム期間の後半）に入力画素データに対応する値に画素電圧を設定する画素データを出力する。この場合、補間結果は遅延出力と入力画素データとの平均値である。この出力画素データの変化は、画素電圧を補間結果に対応した中間値から入力画素データに対応する値まで段階的に遷移させる。第１実施形態との具体的な相違は、演算回路１２が１回目の対応ゲート線の駆動時に補間結果に対応した値に画素電圧を設定する画素データを出力することにある。これは、演算回路１２を液晶応答速度の速いＯＣＢモード等の液晶表示パネルＤＰに適用させる場合に有効である。
【００３４】
ちなみに、入力画素データが遅延回路１１の遅延出力と一致する場合、演算回路１２は１回目の対応ゲート線の駆動時（１フレーム期間の前半）に入力画素データに対応した値に画素電圧を設定する画素データを出力し、２回目の対応ゲート線の駆動時（１フレーム期間の後半）に同じく入力画素データに対応する値に画素電圧を設定する画素データを出力する。従って、出力画素データは変化せず、画素電圧は入力画素データに対応した値に維持される。
【００３５】
図５はこの液晶表示装置の画素駆動動作を示す。入力画像データはフレーム期間Ｎ，Ｎ＋１，Ｎ＋２，…において更新される。ここでは、入力画像データに含まれる複数の入力画素データうちの１個であって、遅延回路１１の遅延出力に対してフレーム期間ＮおよびＮ＋４で変化するものに着目する。この入力画素データが先行フレーム期間Ｎ−１の対応画素データと一致しないことが検出されるフレーム期間Ｎでは、ソースドライバＸＤがフレーム期間Ｎの前半で入力画素データと遅延回路１１の遅延出力とを補間した結果に対応する中間値に設定された画素電圧を対応ソース線Ｙに出力する。この画素電圧は対応ソース線Ｙから対応スイッチング素子Ｗを介して対応画素電極ＰＥに供給され、画素電極ＰＥおよび共通電極ＣＥ間の電位差として液晶層３の画素領域に印加される。続いて、ソースドライバＸＤはフレーム期間Ｎの後半で入力画素データに対応した値に設定された画素電圧を対応ソース線Ｙに出力する。この画素電圧は対応ソース線Ｙから対応スイッチング素子Ｗを介して対応画素電極ＰＥに供給され、画素電極ＰＥおよび共通電極ＣＥ間の電位差が液晶駆動電圧として液晶層３の画素領域に印加される。すなわち、画素電圧はフレーム期間Ｎの前半で補間結果に対応する中間値に立ち上がり、フレーム期間Ｎの後半で入力画素データに対応する値にさらに立ち上がる。
【００３６】
これに対して、入力画素データが先行フレーム期間Ｎの対応画素データと一致することが検出されるフレーム期間Ｎ＋１では、ソースドライバＸＤがフレーム期間Ｎ＋１の前半および後半の各々で入力画素データに対応した同一値に設定された画素電圧を対応ソース線Ｙに出力する。この画素電圧は対応ソース線Ｙから対応スイッチング素子Ｗを介して対応画素電極ＰＥに供給され、画素電極ＰＥおよび共通電極ＣＥ間の電位差として液晶層３の画素領域に印加される。この例では、画素電圧はフレーム期間Ｎの後半で設定された値と同じ値にレベルフレーム期間Ｎ＋１の前半および後半で設定されている。この値は、入力画素データと先行フレーム期間画素データとの不一致が再び検出されるフレーム期間Ｎ＋４の直前まで継続される。このフレーム期間Ｎ＋４では、フレーム期間Ｎと同様の制御が行われ、画素電圧が前半に補間結果に対応する中間値に立ち下がり、さらに後半で入力画素データに対応する値に立ち下がる。
【００３７】
本実施形態では、観察者の視覚の影響で低下する動画視認性を改善するために、出力画素データの変化に伴って、画素電圧が遅延出力と入力画素データとを補間した結果に対応する中間値から入力画素データに対応する値まで段階的に遷移する。従って、液晶の応答速度の速いＯＣＢ等の液晶表示モードでも、画素輝度の変化が急峻でなくなり、観察者の視覚がこの輝度変化に追随できるようになるため動画視認性を改善できる。具体的には、表示画像がぎくしゃくしない滑らかな動きに改善される。また、全ての画素を黒表示にする従来のような黒画像用フレームを必要としないので、バックライト光の利用効率が向上する。すなわち、バックライト電力の電力消費を増大せずに明るい画面を得ることができ、さらに黒画像用フレームを周期的に挿入した場合に発生するようなフリッカを防止できる。
【００３８】
尚、第１実施形態と同様に、１フレーム期間の分割数は２に限定されず、さらに増大させてもよい。すなわち、ゲート線Ｙ１〜Ｙｍは１フレーム期間において２回以上駆動され、各画素に対する入力画素データの変化したフレーム期間において対応ゲート線Ｙの駆動に同期して徐々に入力画素データに対応する値に近づくように画素電圧を変化させればよい。
【００３９】
次に、本発明の第３実施形態に係る液晶表示装置について説明する。この液晶表示装置は図２に示す演算回路１２の機能を除いて第１実施形態と同様に構成される。このため、第１実施形態と重複する説明を簡略化あるいは省略する。
【００４０】
この液晶表示装置でも、ゲートドライバＹＤは制御信号ＣＴＹの制御により１フレーム期間を例えば２分割して得られる前半および後半の各々において複数のゲート線Ｙ１〜Ｙｍを順次選択し、画素スイッチング素子Ｗを導通させる走査信号を選択ゲート線Ｙに供給する。これにより、複数のゲート線Ｙ１〜Ｙｍが１フレーム期間に２回に渡って駆動される。画像データ処理回路４は１行分の画素ＰＸに対する出力画素データである処理結果を１水平走査期間毎に出力し、ソースドライバＸＤはこれら出力画素データをそれぞれ画素電圧に変換して複数のソース線Ｘ１〜Ｘｎに並列的に出力する。遅延回路１１は画像データを１フレーム期間だけ遅延させる。また、演算回路１２は各入力画素データを遅延回路１１の遅延出力と比較し、入力画素データに対して不一致が検出されたときに対応ゲート線Ｙの駆動に同期して変化する出力画素データを発生し、入力画素データに対して不一致が検出されないときに対応ゲート線Ｙの駆動に同期して変化しない出力画素データを発生する。
【００４１】
演算回路１２は入力画素データが遅延回路１１の遅延出力と一致しない場合に１回目の対応ゲート線の駆動時（１フレーム期間の前半）に黒表示用の値に画素電圧を設定する画素データを出力し、２回目の対応ゲート線の駆動時（１フレーム期間の後半）に入力画素データに対応する値に画素電圧を設定する画素データを出力する。この出力画素データの変化は、画素電圧を黒表示用の値から入力画素データに対応する値に段階的に遷移させる。第１実施形態との具体的な相違は、演算回路１２が１回目の対応ゲート線の駆動時に黒表示用の値に画素電圧を設定する画素データを出力することにある。これは、演算回路１２を液晶応答速度の速いＯＣＢモード等の液晶表示パネルＤＰに適用させる場合に有効である。
【００４２】
ちなみに、入力画素データが遅延回路１１の遅延出力と一致する場合、演算回路１２は１回目の対応ゲート線の駆動時（１フレーム期間の前半）に入力画素データに対応した値に画素電圧を設定する画素データを出力し、２回目の対応ゲート線の駆動時（１フレーム期間の後半）に同じく入力画素データに対応する値に画素電圧を設定する画素データを出力する。従って、出力画素データは変化せず、画素電圧は入力画素データに対応した値に維持される。
【００４３】
図６はこの液晶表示装置の画素駆動動作を示す。入力画像データはフレーム期間Ｎ，Ｎ＋１，Ｎ＋２，…において更新される。ここでは、入力画像データに含まれる複数の入力画素データうちの１個であって、遅延回路１１の遅延出力に対してフレーム期間ＮおよびＮ＋４で変化するものに着目する。この入力画素データが先行フレーム期間Ｎ−１の対応画素データと一致しないことが検出されるフレーム期間Ｎでは、ソースドライバＸＤがフレーム期間Ｎの前半で黒表示用の値に設定された画素電圧を対応ソース線Ｙに出力する。この画素電圧は対応ソース線Ｙから対応スイッチング素子Ｗを介して対応画素電極ＰＥに供給され、画素電極ＰＥおよび共通電極ＣＥ間の電位差として液晶層３の画素領域に印加される。続いて、ソースドライバＸＤはフレーム期間Ｎの後半で入力画素データに対応した値に設定された画素電圧を対応ソース線Ｙに出力する。この画素電圧は対応ソース線Ｙから対応スイッチング素子Ｗを介して対応画素電極ＰＥに供給され、画素電極ＰＥおよび共通電極ＣＥ間の電位差が液晶駆動電圧として液晶層３の画素領域に印加される。すなわち、画素電圧はフレーム期間Ｎの前半で黒表示用の値に立ち上がり、フレーム期間Ｎの後半で入力画素データに対応した黒表示用の値に維持される。
【００４４】
これに対して、入力画素データが先行フレーム期間Ｎの対応画素データと一致することが検出されるフレーム期間Ｎ＋１では、ソースドライバＸＤがフレーム期間Ｎ＋１の前半および後半の各々で入力画素データに対応した同一値に設定された画素電圧を対応ソース線Ｙに出力する。この画素電圧は対応ソース線Ｙから対応スイッチング素子Ｗを介して対応画素電極ＰＥに供給され、画素電極ＰＥおよび共通電極ＣＥ間の電位差として液晶層３の画素領域に印加される。この例では、画素電圧はフレーム期間Ｎの後半で設定された値と同じ値にレベルフレーム期間Ｎ＋１の前半および後半で設定されている。この値は、入力画素データと先行フレーム期間画素データとの不一致が再び検出されるフレーム期間Ｎ＋４の直前まで継続される。このフレーム期間Ｎ＋４では、フレーム期間Ｎと同様の制御が行われ、画素電圧が前半に黒表示用の値になり、さらに後半で入力画素データに対応する値に立ち下がる。
【００４５】
本実施形態では、観察者の視覚の影響で低下する動画視認性を改善するために、出力画素データの変化に伴って、画素電圧が黒表示用の値から入力画素データに対応する値まで遷移する。この場合においても、画素の輝度変化が実効的に緩やかになるため、観察者の視覚が画素輝度の変化に追随できるようになるため動画視認性を改善できる。また、画像の動きによって入力画素データが先行フレーム期間の入力画素データに対して変化が生じる画素だけが一時的に黒表示になるため、低消費電力で明るい画面を得ることができ、さらに黒画像用フレームを周期的に挿入した場合に発生するようなフリッカを防止できる。実際の検証によれば、白画面は一層明るくなり、静止画においてフリッカを完全に無くすことができた。また、同一輝度を得るために必要とされるバックライトの消費電力が低減されている。
【００４６】
尚、第１実施形態と同様に、１フレーム期間の分割数は２に限定されず、さらに増大させてもよい。この場合、ゲート線Ｙ１〜Ｙｍを１フレーム期間において２回以上駆動し、各画素に対する入力画素データの変化したフレーム期間において対応ゲート線Ｙの駆動に同期して入力画素データと遅延出力との差に依存した持続期間だけ黒表示用の値に画素電圧を設定してから入力画素データに対応する値に画素電圧を変化させることが好ましい。
【００４７】
本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。
【００４８】
上述の実施形態では、表示パネル制御回路ＣＮＴが液晶表示パネルＤＰに適用されたが、例えば有機ＥＬ表示パネル、その他の表示パネルに適用されてもよい。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１実施形態に液晶表示装置の回路構成を概略的に示す図である。
【図２】図１に示す画像データ処理回路の回路構成を示す図である。
【図３】図１に示すゲートドライバの動作タイミングを説明するための図である。
【図４】図１に示す液晶表示装置の画素駆動動作の一例を示す図である。
【図５】本発明の第２実施形態に係る液晶表示装置の画素駆動動作の一例を示す図である。
【図６】本発明の第３実施形態に係る液晶表示装置の画素駆動動作の一例を示す図である。
【図７】一般的な従来の駆動方法を説明するための図である。
【図８】オーバードライブを行う従来の駆動方法を説明するための図である。
【図９】黒画像フレームを挿入する従来の駆動方法を説明するための図である。
【符号の説明】
【００５０】
１…アレイ基板、２…対向基板、３…液晶層、４…画像データ処理回路、５…コントローラ、１１…遅延回路、１２…演算回路、ＣＮＴ…表示パネル制御回路、ＤＰ…液晶表示パネル、ＹＤ…ゲートドライバ、ＸＤ…ソースドライバ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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