(57)【要約】【課題】  マイクロ波集積回路において、能動素子入力部に配置されるノイズ信号カット用容量素子は、容量素子形成に必要な配線等の部品も含め、大きな面積を必要とし、チップサイズ小型化阻害の要因となっている。又、半導体能動素子、特に電界効果トランジスタにおいては、メサ型素子分離の際、メサ段差部分におけるゲート金属の段切れ、ゲート金属と能動層との接触による特性劣化が問題となっている。【解決手段】  本発明では、チップ裏面に形成される容量素子において、半導体デバイスの１端子の直下に容量素子の２電極のいずれか一方を接続した構造および、半導体デバイスの１端子の直下に容量素子を作製する。又、半導体表面の平面上にゲート金属を被着し、その後裏面から半導体基板およびトランジスタ能動領域以外の能動層を除去する。【選択図】  図６Ａ
2006165248.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも入力部、出力部及び接地部となる３つの半導体層を有し、前記３つの半導体層の内の少なくとも１つの半導体層がショットキ接触もしくはオーミック接触となる第１の導体層を有する半導体能動素子と、
前記第１の導体層もしくは当該第１の導体層に接続された第２の導体層の内の少なくとも１つを第１の容量電極とし、前記第１の容量電極と、誘電体層と、前記誘電体層を挟んで前記第１の容量電極と対向して設けられた電極第２の容量電極とを有する容量素子と、を有することを特徴とするマイクロ波集積回路装置。
【請求項２】
前記半導体能動素子は、バイポーラトランジスタであり、前記３つの半導体層が、エミッタ、ベース、及びコレクタなるトランジスタの３つの領域を構成することを特徴とする請求項１に記載のマイクロ波集積回路装置。
【請求項３】
前記半導体能動素子が、エミッタ、ベース及びコレクタの順に基板上部に搭載され、
前記エミッタ、ベース及びコレクタの各領域に接触する各第１の導体層もしくは当該第１の導体層に接続された第２の導体層の群から選ばれ少なくとも一者を第１の容量電極とした前記容量素子を有することを特徴とする請求項２に記載のマイクロ波集積回路装置。
【請求項４】
前記エミッタ、ベース及びコレクタの各領域に接触する前記各第１の導体層もしくは前記各第２の導体層の群から選ばれ二者に対して前記容量素子を有することを特徴とする請求項３に記載のマイクロ波集積回路装置。
【請求項５】
前記半導体能動素子が、コレクタ、ベース及びエミッタの順にモジュール基板上部に搭載され、
前記コレクタ、ベース及びエミッタの各領域に接触する各第１の導体層もしくは当該第１の導体層に接続された第２の導体層の群から選ばれ少なくとも一者を第１の容量電極とした前記容量素子を有することを特徴とする請求項２に記載のマイクロ波集積回路装置。
【請求項６】
前記コレクタ、ベース及びエミッタの各領域に接触する各第１の導体層もしくは当該第１の導体層に接続された第２の導体層の群から選ばれ二者に対して前記容量素子を有することを特徴とする請求項５に記載のマイクロ波集積回路装置。
【請求項７】
前記容量素子は、前記モジュール基板の主面と、前記第１の導体層或いは第２の導体層における前記モジュール基板の主面と平行な面との間に設けられたことを特徴とする請求項１に記載のマイクロ波集積回路装置。
【請求項８】
前記半導体能動素子が複数並列に接続された構成を有することを特徴とする請求項１に記載のマイクロ波集積回路装置。
【請求項９】
前記半導体能動素子が複数並列に接続された構成を有し、前記容量素子が、前記並列に接続された複数の半導体能動素子相互の間の領域に形成されたことを特徴とする請求項１に記載のマイクロ波集積回路装置。
【請求項１０】
前記マイクロ波集積回路装置は、当該マイクロ波集積回路装置領域全体あるいは、当該半導体能動素子が形成された領域、あるいは前記容量素子が形成された領域、あるいは前記半導体能動素子が形成された領域及び前記容量素子が形成された領域の両者のいずれかにおいて、当該半導体能動素子用半導体層の結晶成長用基板が除去されていることを特徴とする請求項１に記載のマイクロ波集積回路装置。
【請求項１１】
少なくとも一つ以上の半導体能動素子が並列接続して成る増幅回路を多段接続して構成される電力増幅器において、前記増幅回路は請求項１に記載のマイクロ波集積回路であることを特徴とする電力増幅器。
【請求項１２】
少なくとも一つ以上の半導体能動素子が並列接続して成る増幅回路を多段接続して構成される電力増幅器において、前記増幅回路は請求項２に記載のマイクロ波集積回路であることを特徴とする電力増幅器。
【請求項１３】
入力、出力、接地端子となる半導体層を持ち、該３端子の少なくとも１端子以上は該半導体層の直下に、ショットキもしくはオーミック接触となる金属電極を持って成る半導体能動素子を形成する工程と、該金属電極もしくは、該金属電極と接続された金属配線の少なくとも１つ以上を一方の電極とし、誘電体膜を該電極と他方の電極で挟んだ構造を持つ容量素子を形成する工程を有することを特徴とするマイクロ波集積回路の製造方法。
【請求項１４】
請求項１３記載の半導体能動素子は、
半導体基板上に、順次、サブエミッタ層、エミッタ層、ベース層およびコレクタ層を形成する工程と、
該エミッタ層、ベース層およびコレクタ層にそれぞれ電気的に接続されたエミッタ電極、ベース電極およびコレクタ電極を形成する工程を有し、
該エミッタ電極、ベース電極の少なくとも一方はそれぞれ該サブエミッタ層、ベース層の直下に形成されるバイポーラトランジスタであることを特徴とする請求項１３に記載のマイクロ波集積回路の製造方法。
【請求項１５】
請求項１３記載の半導体能動素子は、
半導体基板上に、順次サブコレクタ層、コレクタ層、ベース層およびエミッタ層を形成する工程と、
該コレクタ層、ベース層およびエミッタ層にそれぞれ電気的に接続されたコレクタ電極、ベース電極およびエミッタ電極を形成する工程を有し、
該コレクタ電極、ベース電極の少なくとも一方はそれぞれ該サブコレクタ層、ベース層の直下に形成されるバイポーラトランジスタであることを特徴とする請求項１３に記載のマイクロ波集積回路の製造方法。
【請求項１６】
請求項１３記載の半導体能動素子は、
半導体基板上に能動層を形成する工程と、
該能動層の上方にゲート電極を形成する工程と、
ゲート電極の両側に能動層と電気的に接続されたソースおよびドレイン電極を形成する工程を有し、
該ソースおよびドレイン電極の少なくとも一方は能動層の直下に形成される電界効果トランジスタであることを特徴とするマイクロ波集積回路の製造方法。
【請求項１７】
請求項１３記載のマイクロ波集積回路において、
該金属電極もしくは、該金属電極と接続された金属配線の直下に該容量素子を形成する工程を有することを特徴とする請求項１３に記載のマイクロ波集積回路の製造方法。
【請求項１８】
請求項１３に記載マイクロ波集積回路の製造方法において、
全領域もしくは、少なくとも該半導体能動素子および該容量素子が形成される領域の半導体基板を全て除去する工程を有することを特徴とする請求項１３に記載のマイクロ波集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体能動素子、マイクロ波集積回路（ＭＭＩＣ）およびマイクロ波集積回路等を搭載したパワーアンプモジュール等の半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
携帯電話等移動通信システムでは、その小型化は重要な課題であり、そのために個々の構成部品の小型化は必須である。
【０００３】
その構成部品の一つであるパワーアンプ用ＭＭＩＣでは、半導体デバイスの入力部分に、低周波雑音を除去しデバイスを安定動作させるための容量素子が配置される。一般に、高周波入力信号は容量素子を経由して初段半導体デバイスの入力部へと入力され、初段半導体デバイスの出力部から出力される。出力された信号は、容量素子を経由し、次段半導体デバイスへ入力され、増幅されて出力される。この時、容量素子は、半導体デバイス周辺の平坦な場所に平面的に配置されていた。容量素子は、信号入力配線とそれに接続された入力電極（上部電極）、入力電極直下に配置された誘電体膜、誘電体膜直下に配置された出力電極（下部電極）、そして出力電極と接続された出力配線とで構成され、それに必要な領域をチップ上に確保する必要が有った。
【０００４】
又、半導体能動素子において、能動領域間の素子分離は能動領域以外の能動層を除去するメサ型素子分離法が主流であるが、特に電界効果トランジスタにおいては、メサ上に形成したゲート電極をメサ領域外に引き出す必要があり、メサ段差部分にゲート金属を被着する必要があった。
【０００５】
一方、一般的な半導体装置の分野では、各要素の集積度を上げる為、立体的に各部材を配置する方法もとられている。例えば、トランジスタの下部に容量素子を配置するなどの方法である。これらは、例えば、特開平５−９０４９１号公報（特許文献１）、特開２００１−６０６６４号公報（特許文献２）などに見られる。
【０００６】
【特許文献１】特開平５−９０４９１号公報
【特許文献２】特開２００１−６０６６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
大きな面積を必要とする上述のような容量素子は、ＭＭＩＣの小型化阻害の原因となっていた。
【０００８】
この問題を解決するために、上述したように、例えば、半導体チップ上に配置される他の素子の裏面側に容量素子を形成することで小型化が図られている。しかし、この場合も、例えば、表面に配置された半導体デバイスから裏面に接続するための配線およびビアホール等の貫通穴と、裏面から表面に配置された半導体デバイスに接続するための配線およびビアホール等の貫通穴をチップ上に配置する必要がある。半導体基板にビアホールを形成する際半導体基板は、そのハンドリング性等も考慮して、通常３０μｍ〜１００μｍ厚に薄層化される。つまり、深さ３０〜１００μｍの貫通穴が形成されることになる。深さを３０〜１００μｍにするためには、そのアスペクト比を考慮すると、径は３０μｍ〜１００μｍ以上に設定せざるを得ず、チップ面積増大の原因となっていた。
【０００９】
又、半導体能動素子、特に電界効果トランジスタにおいて、メサ段差部分にゲート金属を被着することによるゲート金属の段切れ、メサ側面に露出している能動層とゲート金属との接触等の問題もあった。
【課題を解決するための手段】
【００１０】
上記諸問題点を解決するために本発明では、例えば図６Ｂ或いは図６Ｃに示すようにチップ裏面に形成される容量素子において、半導体デバイスの１端子の直下に容量素子の２電極のいずれか一方を接続した構造を採用した。又、同時に半導体デバイスの１端子の直下に容量素子を作製する。
【００１１】
又、チップ全領域もしくは、少なくとも半導体デバイスおよび容量素子が形成される領域部分の半導体基板を全て除去し、表面に被覆されている層間絶縁膜厚さ程度の径のコンタクトホールで、表裏間の接続のための貫通穴を形成する。
【００１２】
又、メサ型素子分離の際のゲート金属の段切れおよび、能動層とゲート金属の接触の問題に対しては、まず半導体表面の平面上にゲート金属を被着し、その後裏面から半導体基板およびトランジスタ能動領域以外の能動層を除去する構造を採用した。
【発明の効果】
【００１３】
本願発明によれば、半導体チップの小型化を容易になすことが可能となる。更に、当該半導チップに搭載される半導能動素子の配線を支障なく、行うことが可能となる。
【発明を実施するための最良の形態】
【００１４】
本願発明の具体的な実施例を説明するに先立って、本願発明の理解を容易となすため、主な形態について簡潔な例示をもって説明する。
【００１５】
前述したように、本願発明の主な形態は、半導体デバイスの１端子の直下に容量素子の２電極のいずれか一方を接続した構造、又、同時に半導体デバイスの１端子の直下に容量素子を作製するものである。
【００１６】
図１より図３は、バイポーラトランジスタの場合の容量素子の設け方を、模式的に例示するものである。更に、このような容量素子は、例示の形態にかぎらず、デバイスの設計によって、各形態を併用しても良し、更に、容量素子の少なくとも一方の電極用導体層に接続し、別異の容量素子を併用して設けても良い。図１はコレクタトップのＨＢＴにおいて、ベース層直下に容量素子を設けた例である。エミッタ２０２、ベース２０１、コレクタ２０３が積層される。符号２１０はコレクタ電極、２０５は絶縁層、２１１はベース電極層、２１２はコレクタ用の配線導体層である。こうしたＨＢＴに対して、ベース電極層２１１の基板側に容量素子用の誘電体層２０６が配置され、バンプ用導体２０９に挟まれ容量を構成する。図２は、複数のコレクタトップのＨＢＴが並列に接続された形態において、並列に接続されたＨＢＴ間に、コレクタ層配線を配置し、このコレクタ配線直下に容量素子を設けた例である。図１と同一部位は同一の符号を付した。この例の場合、コレクタ用の配線導体層２１２の基板側に容量素子用の誘電体層２０７が配置され、バンプ用導体２０９に挟まれ容量を構成する。図３はエミッタトップのＨＢＴにおいて、コレクタ層直下に容量素子を設けた例である。図１と同一部位は同一の符号を付した。尚、符号２１３はエミッタ電極である。この例の場合、コレクタ層の基板側に容量素子用の誘電体層２０８が配置され、バンプ用導体２０９に挟まれ容量を構成する。尚、図３での容量素子２０８のコレクタ層２０３側には、通例容量素子用導体層が設けられ、この上部に前記コレクタ層が配置されるが、図３では、この導体層の表示は省略されている。
【００１７】
図４及び図５は、上述したトランジスタが複数並列に配列された例を模式的に示す断面図である。いずれの例も、３つのＨＢＴが並列に接続される例が図示される。尚、図１−図３と同じ部位は同じ符号で示した。図４は、コレクタ層に接続される導体層とベース層の下部に容量素子が接続された例である。ベース２０１の下部に誘電体層２０６及び導体層（バンプ）２０９が配置されると共に、コレクタ電極２１０を覆う配線導体層２１２に一端が、誘電体層２２０を介して導体層（バンプ）２０９が配置されている。図５は、３つのＨＢＴのベース層２０１が共通となされ、且つベース層２０１の下部に容量素子が接続される例である。ここに示した諸例によらず、本願発明の趣旨に沿った各種の形態が可能なことはいうまでもない。
【００１８】
＜実施例１＞
図６は、本発明によるＭＭＩＣ中のコレクタトップヘテロバイポーラトランジスタ（Ｃ−ｔｏｐ  ＨＢＴ）の構造図で、図６Ａは表面レイアウト図、図６Ｂは図６Ａ中の線６Ｂ−６Ｂに沿った断面構造、図６Ｃは図６Ａ中の線６Ｃ−６Ｃに沿った断面構造である。図６Ａ、図６Ｂ及び図６Ｃに示すように、素子部には、図中下方より順に、n-GaAsサブエミッタ層３、n-InGaPエミッタ層４、p-GaAsベース層５、n-GaAsコレクタ層６、n-GaAsコレクタキャップ層７が配置される。そして、n-GaAsコレクタキャップ層７の上方にはWSiコレクタ電極８が形成される。更に、その上方のAu配線１０を介してコレクタバンプ１９によりモジュール基板と接続される。又、n-GaAsサブエミッタ層３の直下には、エミッタ電極１４およびモジュール搭載用エミッタバンプ１６が、一方、p-GaAsベース層５の直下では、ベース電極１３とモジュール搭載用ベースバンプ１７により、両金属にはさまれた誘電体膜１５と共にＭIＭ容量素子２０が形成された構造となっている。又、ベース電極１３には、高周波信号だけでなく、直流信号入力のための領域も同時に形成され、同領域に接続されたベースバンプ１８により容量素子を介さずにベース電極１３へと入力される。
【００１９】
次に、図７Ａより図７Ｈに示すプロセスフロー図を用いて製造方法について説明する。各図の（ａ）（左図）は断面構造、（ｂ）（右図）は表面構造を示す。又、図７Ａより図７Ｄにおける表面構造図は装置の表面より見た図、図７Ｅより図７Ｈにおける表面構造図は装置の裏面より見た図である。
【００２０】
先ず、GaAs基板１上に順次２００nmのn-InGaPエッチングストッパ層２（Siドープ：３．０×１０１８cm-３）、１０００nmのn-GaAsサブエミッタ層３（Siドープ：５．０×１０１８cm-３）、１００nmのn-InGaPエミッタ層４（Siドープ：３．０×１０１７cm-３）、３０nmのp-GaAsベース層５（Cドープ：３．０×１０１７cm-３）、８００nmのn-GaAsコレクタ層６（Siドープ：１．０×１０１６cm-３）、５０nmのn-GaAsコレクタキャップ層７（Siドープ：５．０×１０１８cm-３）を形成する。（図７Ａ）。
【００２１】
次にウエハ全面にコレクタ電極となる４００nmのWSiを形成する。次に、ホトレジストによりコレクタ電極パターンを形成し、同ホトレジストをマスクとしてWSiの加工を行ない、WSiコレクタ電極８を形成し、ホトレジストの除去を行なう。次に、WSiコレクタ電極８をマスクとして、n-GaAsコレクタキャップ層７およびn-GaAsコレクタ層６をエッチングする。次に、HBT領域の部分にアイソレーション用ホトレジストパターンを形成し、同ホトレジストパターンをマスクとしてp-GaAsベース層５、n-InGaPエミッタ層４、n-GaAsサブエミッタ層３、n-InGaPエッチングストッパ層２をエッチング除去し、ホトレジストの除去を行なう（図７Ｂ）。
【００２２】
次に、ウエハ全面に層間絶縁膜としてSiO２膜９を形成する。次に、WSiコレクタ電極８上および、ＨＢＴ周辺領域にコンタクトホールを形成し、Au配線１０を形成する（図７Ｃ）。この時、コンタクトホールの径は、SiO２膜９の膜厚と同程度の１〜２μｍ以上であればプロセス上問題は生じない。
【００２３】
必要に応じて、表面に保護層等を形成した後（保護層等は図示を省略する）、貼り付け基板１２に、接着剤１１を用いてウエハ表面を接着し表面工程を完了する（図７Ｄ）。
【００２４】
次に、GaAs基板１を、裏面より厚さ１０μｍ以下まで研磨等の方法により薄層化する。次に、純水１００ｍl中にクエン酸２０ｍgと５０％過酸化水素水３５ｍlを加えたエッチング液（以下クエン酸系エッチング液）を用いて、残りのGaAs基板１をn-InGaPエッチングストッパ層２まで選択ウエットエッチングする。更に、n-InGaPエッチングストッパ層２を塩酸を用いてエッチング除去する（図７Ｅ）。
【００２５】
クエン酸系エッチング液は、液温度３℃の時GaAsのエッチングレートは１５０ｎｍ/ｍinである。このレートでは、GaAsとInGaPの選択比は１０００倍以上である。エッチング時間９０分で、GaAsのエッチング残りもなく、又、InGaPのエッチング突き抜け等も発生せず、良好な選択エッチングが可能である。
【００２６】
次に、ベース電極形成部分以外の部分のみにホトレジストパターンを形成し、同ホトレジストパターンをマスクとして、n-GaAsサブエミッタ層３およびn-InGaPエミッタ層４のエッチングを行なう。次いで、全面にAu/Pt/Ti/Ptからなるベース電極用金属を形成し、n-GaAsサブエミッタ層３をリフトオフスペーサとして、リフトオフ法によりベース電極１３を形成する。この時、容量素子を形成する領域以外にもベース電極領域を形成し、直流信号入力用の配線形成領域として用いる（特に、図７Ｆの（ｂ）を参照）。次に、全面にSiO２膜（図示しない）を形成し、n-GaAsサブエミッタ層３の領域以外にホトレストパターンを形成し、同ホトレジストをマスクとしてSiO２膜の加工を行ない、全面にAu/Ni/AuGeからなるエミッタ電極用金属を形成し、SiO２膜をリフトオフスペーサとして、リフトオフ法によりエミッタ電極１４を形成する（図７Ｆ）。
【００２７】
ベース電極１３上以外の部分に、ホトレジストパターンを形成し、同ホトレジストをマスクとしてSiO２膜の加工を行なう。加工後、当該ホトレジストの除去を行なう。次に、全面に、SiO２/SiN/SiO２の３層構造からなる誘電体膜１５を形成する。そして、容量素子形成部分上のみに、ホトレジストパターンを形成し、同ホトレジストをマスクとして誘電体膜１５の加工を行なう。加工後、当該レジストの除去を行なう（図７Ｇ）。
【００２８】
全面にメッキ用の種電極を形成し、エミッタバンプ形成用の領域、ベースバンプ形成用の領域（高周波信号および直流信号用）、コレクタバンプ形成用の領域等を開口したホトレジストパターンを形成し、同開口部分に選択Auメッキを行なう。そして、当該ホトレジストを除去した後、不要部分の種電極を除去することによって、それぞれエミッタバンプ１６、高周波信号用ベースバンプ１７、直流信号用ベースバンプ１８、コレクタバンプ１９が形成される。ここでベース電極１３、誘電体膜１５、高周波信号用ベースバンプ１７から構成される容量素子２０がベース層直下に形成される。
【００２９】
以上の方法によって、ＭＭＩＣ（ＨＢＴと容量素子部分）が完成する。
【００３０】
本構造により、容量素子自体を配置するために必要な領域および、容量素子の片方の端子をＨＢＴに接続するための配線に必要な領域を全てＨＢＴの下方に形成することが可能となり、チップ面積の大幅な短縮が可能となる。
【００３１】
又、従来表裏の接続のためのビアホール等貫通穴の径は、加工プロセスの性能上基板厚と同等程度必要であった。しかし、本発明によれば、チップ全領域もしくは、少なくともＨＢＴおよび容量素子が形成される領域部分のGaAs基板１を全て除去することで、表裏の接続のための貫通穴径はSiO２膜９の膜厚と同程度の１〜２μｍで形成可能となる。こうして、チップ面積の大幅な短縮が可能となる。
【００３２】
又、GaAs基板１の加工を、クエン酸エッチング液を用いて行なうことにより、ＨＢＴにダメージを与えることなく、高精度、高選択のエッチングを安価で行なうことが可能となる。
【００３３】
＜実施例２＞
図８Ａより図８Ｃは、本発明によるＭＭＩＣ中のエミッタトップＨＢＴ（Ｅ−ｔｏｐ  ＨＢＴ）の構造図である。図８Ａは表面レイアウト図、図８Ｂは図８Ａにおける線８Ｂ−８Ｂに沿った装置の断面図、図８Ｃは図８Ａにおける線８Ｃ−８Ｃに沿った装置の断面図である。
【００３４】
図８Ｂ及び図８Ｃに示すように、図中下方より順に、n-GaAsサブコレクタ層２３、n-InGaPコレクタ層２４、p-GaAsベース層２５、n-GaAsエミッタ層２６が配置される。n-GaAsエミッタ層２６の上方にはWSiエミッタ電極２８が形成され、更に、その上方のAu配線３０を介してエミッタバンプ３８によりモジュール基板と接続される。又、n-GaAsサブコレクタ層２３の直下には、コレクタ電極３４とモジュール搭載用コレクタバンプ３６により、両金属にはさまれた誘電体膜３５と共にＭIＭ容量素子３９が形成され、p-GaAsベース層２５の直下ではベース電極３３およびモジュール搭載用ベースバンプ３７が形成された構造となっている。
【００３５】
本構造により、容量素子自体を配置するために必要な領域および、容量素子の片方の端子をＨＢＴに接続するための配線に必要な領域を全てＨＢＴの下方に形成することが可能となり、チップ面積の大幅な短縮が可能となる。
【００３６】
＜実施例３＞
図９Ａより図９Ｃは、本発明によるＭＭＩＣ中のＣ−ｔｏｐ  ＨＢＴの構造図である。図９Ａは表面レイアウト図、図９Ｂは、図９Ｂは図９Ａにおける線９Ｂ−９Ｂに沿った装置の断面図、図９Ｃは図９Ａにおける線９Ｃ−９Ｃに沿った装置の断面図である。
【００３７】
図９Ｂ及び図９Ｃに示すように、図中下方より、順にn-GaAsサブエミッタ層４３、n-InGaPエミッタ層４４、p-GaAsベース層４５、n-GaAsコレクタ層４６が配置される。n-GaAsコレクタ層４６の上方にはWSiコレクタ電極４８が形成され、更に、その上方のAu配線５０を介してコレクタバンプ４９によりモジュール基板と接続される。Au配線５０と、コレクタバンプ５８と、Au配線５０とコレクタバンプ５８との間に形成された誘電体膜５５とで、MIM容量素子５９が形成された構造となっている。また、n-GaAsサブエミッタ層４３の直下にはエミッタ電極５４およびモジュール搭載用エミッタバンプ５６が、p-GaAsベース層４５の直下ではベース電極５３とモジュール搭載用ベースバンプ５７が形成された構造となっている。
【００３８】
本構造では、容量素子を全てマルチフィンガーＨＢＴのフィンガー間の通常使用されない余剰領域に配置するため、容量素子配置のために必要な領域によるチップ面積の増大を最小限におさえることが可能となる。又、容量素子の片方の端子をＨＢＴに接続するための配線に必要な領域を全てＨＢＴの下方に形成することが可能となり、チップ面積の大幅な短縮が可能となる。
【００３９】
＜実施例４＞
図１０は本発明による２段電力増幅器を下方（裏面）より見たレイアウト図である。初段および次段のＨＢＴは本発明による容量素子付のマルチフィンガーＨＢＴで、両ＨＢＴがモジュール配線１０１等により接続された構造となっている。図１１にこの例の等価回路図を示す。図１０でのＴｒ１は、図１１の等価回路のＴｒ１、Ｔｒ２は、図１１の等価回路のＴｒ２に相当する。トタンジスタＴｒ１のＤｃｉｎの入力端子は１０１−１、Ｒｆｉｎは１０１−２、トタンジスタＴｒ２のＤｃｉｎの入力端子は１０１−３である。又、トタンジスタＴｒ２の出力Ｒｆｏｕｔは、図１０の１０１よりコレクタバンプ１１３を介してなされる。トランジスタに対する符号Ｂ、Ｅ、及びＣは、ベース、エミッタ、及びコレクタを示す。尚、図１０において、符号１１４はエミッタバンプである。２段電力増幅器の動作自体は通例のものと同様であるので、詳細説明は省略する。
【００４０】
図１２に、トタンジスタＴｒ１及びトタンジスタＴｒ２に接続する容量素子Ｃ１及びＣ２の、配置の仕方の例を説明する。トランジスタの各部はこれまでの説明の通りである。尚、図１２は回路要素の各部の接続を説明する為の模式図である。トタンジスタＴｒ１は、複数の半導体能動素子が並列に接続された例で、図面ではその２つのトランジスタは図示されている。符号１０５及び１０７がトタンジスタＴｒ１に接続される容量素子Ｃ１である。トタンジスタＴｒ２に接続する容量素子Ｃ２はベース層の下部に配置される第１の容量素子（Ｃ２−１）と、トタンジスタＴｒ２のベース層とトタンジスタＴｒ１のコレクタを接続する配線導体の間に挿入する第２の容量素子（Ｃ２−２）との二種類の容量素子でもって、容量Ｃ２を構成している。このように、複数箇所に配置した容量素子によって、所定の容量を実現することが出来る。
【００４１】
以下構造の詳細な説明を行なう。直流信号および高周波信号が、モジュール基板上の配線１０１のDCinおよびRFinよりそれぞれ入力される。直流信号は直流用ベースバンプ１０２を介して直接初段ＨＢＴのベース電極へと入力され、高周波信号は高周波信号用バンプ１０３から、ベース電極と裏面配線１０４の間に誘電体膜を挟んで形成される容量素子１０５を介して初段ＨＢＴのベース電極へ入力される。初段ＨＢＴからの出力信号は、初段ＨＢＴのコレクタ層からの各フィンガー間への配線であるコレクタ配線と、裏面配線１０６との間に誘電体膜を挟んで形成される容量素子１０７へ入力され、容量素子１０７を介して次段ＨＢＴのベース電極へ直接入力される。又、同時に初段ＨＢＴのコレクタ層からの各フィンガー間への配線であるコレクタ配線もしくは、初段ＨＢＴのコレクタ層からの初段ＨＢＴ周辺部分への配線であるコレクタ配線１０８から裏面配線１０９およびベース電極と裏面配線１１０の間に誘電体膜を挟んで形成される容量素子１１１を介して次段ＨＢＴのベース電極に入力される。ここで、初段ＨＢＴフィンガー間に形成される容量素子１０７と次段ベース電極直下に形成される容量素子１１１は並列に配置されたことになり、通常使用されない領域をより有効に活用し、初段ＨＢＴ出力部と次段ＨＢＴ入力部間により大きな面積を持つ容量素子を形成することが可能となる。その後増幅された信号は、次段ＨＢＴのコレクタ層からの次段ＨＢＴ周辺部分への配線であるコレクタ配線１１２から、コレクタバンプ１１３を介してモジュール配線１０１へ出力される。
【００４２】
図１３は電力増幅器モジュールの平面図である。ＭＭＩＣチップ１１５と受動素子１１６から構成され、それぞれがモジュール配線１０１で接続されている。
【００４３】
本実施例では、コレクタ配線直下およびベース電極直下に容量素子を配置したＨＢＴの実施例を掲載したが、回路の形態次第では、同時にエミッタ電極直下に容量素子を配置することも構造上なんら制限を受けない。
【００４４】
＜実施例５＞
図１４は本発明による、歪チャネルＨＥＭＴの構造図である。図１４Ａは表面レイアウト図、図１４Ｂは図１４Ａにおける線１４Ｂ−１４Ｂでの断面構造である。
【００４５】
n-GaAsキャップ層７０上にそれぞれソース電極７１およびドレイン電極７２が形成され、ソース電極７１とドレイン電極７２間のn-GaAsキャップ層７０が一部除去され、露出したn- Al０．２５Ga０．７５As層６９上にゲート電極７３が形成されている。トランジスタ能動領域７４以外の半導体層は全て除去され、トランジスタ能動領域７４直下のGaAs基板６１およびアンドープGaAsバッファ層６２も除去された構造となっている。
【００４６】
次に、図１５Ａより図１５Ｅに示すプロセスフロー図を用いて製造方法を説明する。
【００４７】
GaAs基板６１上に、順次、１００ｎｍのアンドープGaAsバッファ層６２、１００ｎｍのアンドープAl０．２５Ga０．７５As層６３、２ｎｍのアンドープGaAs層６４、８ｎｍのアンドープIn０．２５Ga０．７５As能動層６５、２ｎｍのアンドープGaAs層６６、２ｎｍのアンドープAl０．２５Ga０．７５As層６７、１２ｎｍのn- Al０．２５Ga０．７５Asキャリア供給層６８（Siドープ：４×１０１８cｍ-３）、２０ｎｍのn- Al０．２５Ga０．７５As層６９（Siドープ：５×１０１６cｍ-３）、及び１８０ｎｍのn-GaAsキャップ層７０（Siドープ：５×１０１８cｍ-３）をエピタキシャル成長にて形成する（図１５Ａ）。
【００４８】
次に、n-GaAsキャップ層７０上に、ソース電極７１およびドレイン電極７２をリフトオフ法により形成する。
【００４９】
次に、ソース電極７１とドレイン電極７２間のn-GaAsキャップ層７０を選択ウエットエッチングにより除去し、n- Al０．２５Ga０．７５As層６９を露出し、n- Al０．２５Ga０．７５As層６９上にゲート電極７３をリフトオフ法により形成する（図１５Ｂ）。
【００５０】
次に、全面をSiO２膜７５で覆い、各電極から配線等を行なう（図示しない）。次に、必要に応じて表面に保護層等を形成した後（図示しない）、貼り付け基板７７に接着剤７６を用いてウエハ表面を接着し表面工程を完了する（図１５Ｃ）。
【００５１】
次に、GaAs基板６１を裏面より厚さ１０μｍ以下まで研磨等の方法により薄層化する。次に、純水５００ｍl中にクエン酸７．６ｍgと５０％過酸化水素水１０ｍlを加え、アンモニア水溶液を加えてpH６．５に調整したエッチング液を（以下クエン酸系エッチング液）を用いて、残りのGaAs基板１をアンドープAl０．２５Ga０．７５As層６３まで選択ウエットエッチングする（図１５Ｄ）。
【００５２】
クエン酸系エッチング液は液温度５℃の時GaAsのエッチングレートは５０ｎｍ/ｍinであり、GaAsとAlGaAsの選択比は３００倍以上である。エッチング時間２００分で、GaAsのエッチング残りもなく、AlGaAsのエッチング突き抜け等も発生せず、良好な選択エッチングが可能である。
【００５３】
次に、トランジスタ能動領域７４以外の全半導体層をウエットエッチングやドライエッチング等を用いて除去し歪チャネルHEＭTが完成する（図１５Ｅ）。
【００５４】
本構造ではメサ段差部分にゲート金属が接触することがないので、段差部分のゲート金属段切れや、ゲート金属と能動層との接触が回避でき、それらが原因となって発生するゲート抵抗増加や、ゲートリーク電流増加、ゲート耐圧低下を防止できる。
【００５５】
本願発明は多岐にわたるので、主な発明の形態を以下に列挙する。
（１）第１の形態は、次の通りである。即ち、入力、出力、接地端子となる半導体層を持ち、該３端子の少なくとも１端子以上は該半導体層の直下に、ショットキもしくはオーミック接触となる金属電極が形成された半導体能動素子と、該金属電極もしくは、該金属電極と接続された金属配線の少なくとも１つ以上を一方の容量電極とし、誘電体膜を該容量電極と他方の容量電極で挟んだ構造を持つ容量素子を持つマイクロ波集積回路である。
（２）第２の形態は、前項（１）の半導体能動素子は、バイポーラトランジスタであるマイクロ波集積回路である。
（３）第３の形態は、前項（１）に記載のマイクロ波集積回路において、該容量素子は、該金属電極もしくは、該金属電極と接続された金属配線の直下に形成されるマイクロ波集積回路である。
（４）第４の形態は、前項（１）に記載の半導体能動素子が、複数並列に接続された構造を持つマイクロ波集積回路である。
（５）第５の形態は、前項（４）に記載のマイクロ波集積回路において、該容量素子は、複数並列に接続された各能動素子の間の領域に形成されるマイクロ波集積回路である。
（６）第６の形態は、前項（１）から（５）のいずれかに記載のマイクロ波集積回路において、全領域もしくは、少なくとも該半導体能動素子が形成される領域もしくは、該容量素子が形成される領域もしくは、該半導体能動素子が形成される領域と該容量素子が形成される領域の両方の領域は、半導体基板が全て除去されているマイクロ波集積回路である。
（７）第７の形態は、少なくとも一つ以上の半導体能動素子が並列接続して成る増幅回路を多段接続して構成される電力増幅器において、該増幅回路が、前項（１）から（６）のいずれかに記載のマイクロ波集積回路である電力増幅器である。
（８）第８の形態は、トランジスタ能動領域となる半導体導電層上に、ソース電極とドレイン電極と該両電極の間に配置され、該トランジスタ能動領域よりも大きな幅を持つゲート電極を持ち、該トランジスタ能動領域以外の全半導体導電層および全半導体基板、少なくとも該トランジスタ能動領域周辺部分の半導体導電層および半導体基板が除去され構造を持つ電界効果トランジスタにおいて、該ゲート電極は該トランジスタ能動領域上およびそれ以外の部分が全て同一平面上に配置された構造を持つ電界効果トランジスタ。
（９）第９の形態は、入力、出力、接地端子となる半導体層を持ち、該３端子の少なくとも１端子以上は該半導体層の直下に、ショットキもしくはオーミック接触となる金属電極を持って成る半導体能動素子を形成する工程と、該金属電極もしくは、該金属電極と接続された金属配線の少なくとも１つ以上を一方の電極とし、誘電体膜を該電極と他方の電極で挟んだ構造を持つ容量素子を形成する工程を有するマイクロ波集積回路の製造方法である。
（１０）第１０の形態は、前項（９）に記載の半導体能動素子は、半導体基板上に、順次サブエミッタ層、エミッタ層、ベース層およびコレクタ層を形成する工程と、該エミッタ層、ベース層およびコレクタ層にそれぞれ電気的に接続されたエミッタ電極、ベース電極およびコレクタ電極を形成する工程を有し、該エミッタ電極、ベース電極の少なくとも一方はそれぞれ該サブエミッタ層、ベース層の直下に形成されるバイポーラトランジスタであるマイクロ波集積回路の製造方法である。
（１１）第１１の形態は、前項（９）に記載の半導体能動素子は、半導体基板上に、順次サブコレクタ層、コレクタ層、ベース層およびエミッタ層を形成する工程と、該コレクタ層、ベース層およびエミッタ層にそれぞれ電気的に接続されたコレクタ電極、ベース電極およびエミッタ電極を形成する工程を有し、該コレクタ電極、ベース電極の少なくとも一方はそれぞれ該サブコレクタ層、ベース層の直下に形成されるバイポーラトランジスタであるマイクロ波集積回路の製造方法である。
（１２）第１２の形態は、前項（９）に記載の半導体能動素子は、半導体基板上に能動層を形成する工程と、該能動層の上方にゲート電極を形成する工程と、ゲート電極の両側に能動層と電気的に接続されたソースおよびドレイン電極を形成する工程を有し、該ソースおよびドレイン電極の少なくとも一方は能動層の直下に形成される電界効果トランジスタであるマイクロ波集積回路の製造方法である。
（１３）第１３の形態は、前項（９）に記載のマイクロ波集積回路において、該金属電極もしくは、該金属電極と接続された金属配線の直下に該容量素子を形成する工程を有するマイクロ波集積回路の製造方法である。
（１４）第１４の形態は、前項（９）から（１３）のいずれかに記載のマイクロ波集積回路において、全領域もしくは、少なくとも該半導体能動素子および該容量素子が形成される領域の半導体基板を全て除去する工程を有するマイクロ波集積回路の製造方法である。
（１５）第１５の形態は、前項（１４）に記載の半導体基板除去工程は、選択ウエットエッチング法で行なうマイクロ波集積回路の製造方法である。
（１６）第１６の形態は、半導体基板上に能動層を形成する工程と、該能動層上に該能動層と電気的に接続されたソース電極とドレイン電極と、該両電極の間に配置されたゲート電極を形成する工程と、該全半導体基板、少なくとも該ソース電極とドレイン電極およびゲート電極の一部分が形成された領域周辺の該半導体基板を除去する工程と、該ソース電極とドレイン電極およびゲート電極の一部分が形成された領域以外の全領域、少なくとも該ソース電極とドレイン電極およびゲート電極の一部分が形成された領域周辺の能動層を除去する工程を有する電界効果トランジスタの製造方法である。
【００５６】
次に、本願発明の特徴をより明瞭に示すため、想定されるこれまでの構造と比較説明する。パワーアンプ用ＭＭＩＣでは、半導体デバイスの入力部分に、低周波雑音を除去しデバイスを安定動作させるための容量素子が配置される。図１６は、電力増幅器用ＭＭＩＣの想定される平面図の一部分である。初段半導体デバイス１２３と次段半導体デバイス１２４が、例えば図１１の如く接続される。符号１２５が高周波入力信号の入力端子符号１３０が次段半導体デバイス１２４の出力端子である。高周波入力信号は配線１２５から容量素子１２１、配線１２６を経由して初段半導体デバイス１２３の入力部へと入力され、初段半導体デバイスの出力部から出力される。出力された信号は、配線１２７から容量素子１２２、配線１２８、１２９を経由し、次段半導体デバイス１２４へ入力され、増幅されて配線１３０から出力される。
【００５７】
この時、当該デバイスに要請される容量は、容量素子１２１および容量素子１２２として配置され、通例、半導体デバイス周辺の平坦な場所に、平面的に配置されていた。従って、これに必要な領域を半導体チップ上に確保する必要がある。本願発明ではこうした領域を無くすことが出来る。
【００５８】
以上、本願発明を詳細に説明したが、本願発明によれば、表裏間の接続のための配線に必要な面積と、容量素子配置に必要な面積が短縮可能となる。
【００５９】
又、表面に被覆されている層間絶縁膜厚さ程度の径のコンタクトホールで、表裏間の接続が可能となり、貫通穴面積も短縮が可能となる。
【００６０】
又、メサ型素子分離の際のゲート金属の段切れおよび、能動層とゲート金属の接触の問題は、ゲート金属を全て同一平面上に形成することが可能となり、ゲート金属の段切れおよび、能動層とゲート金属の接触は回避可能となる。
【図面の簡単な説明】
【００６１】
【図１】図１は、ベース層下部に容量素子を配したＨＢＴの例を示す断面図である。
【図２】図２は、コレクタ層に接続する導体層下部に容量素子を配したＨＢＴの例を示す断面図である。
【図３】図３は、コレクタ層下部に容量素子を配したＨＢＴの例を示す断面図である。
【図４】図４は、ＨＢＴが並列接続された本願発明の例を示す断面図である。
【図５】図５は、ＨＢＴが並列接続された本願発明の別な例を示す断面図である。
【図６Ａ】図６Ａは、本発明によるコレクタトップヘテロバイポーラトランジスタの平面図である。
【図６Ｂ】図６Ｂは、本発明によるコレクタトップヘテロバイポーラトランジスタの断面図である。
【図６Ｃ】図６Ｃは、本発明によるコレクタトップヘテロバイポーラトランジスタの断面図である。
【図７Ａ】図７Ａは、本発明によるコレクタトップヘテロバイポーラトランジスタの製造方法を工程順に示す断面図である。
【図７Ｂ】図７Ｂは、本発明によるコレクタトップヘテロバイポーラトランジスタの製造方法を工程順に示す断面図である。
【図７Ｃ】図７Ｃは、本発明によるコレクタトップヘテロバイポーラトランジスタの製造方法を工程順に示す断面図である。
【図７Ｄ】図７Ｄは、本発明によるコレクタトップヘテロバイポーラトランジスタの製造方法を工程順に示す断面図である。
【図７Ｅ】図７Ｅは、本発明によるコレクタトップヘテロバイポーラトランジスタの製造方法を工程順に示す断面図である。
【図７Ｆ】図７Ｆは、本発明によるコレクタトップヘテロバイポーラトランジスタの製造方法を工程順に示す断面図である。
【図７Ｇ】図７Ｇは、本発明によるコレクタトップヘテロバイポーラトランジスタの製造方法を工程順に示す断面図である。
【図７Ｈ】図７Ｈは、本発明によるコレクタトップヘテロバイポーラトランジスタの製造方法を工程順に示す断面図である。
【図８Ａ】図８Ａは本発明によるエミッタトップヘテロバイポーラトランジスタの平面図である。
【図８Ｂ】図８Ｂは本発明によるエミッタトップヘテロバイポーラトランジスタの断面図である。
【図８Ｃ】図３Ｃは本発明によるエミッタトップヘテロバイポーラトランジスタの断面図である。
【図９Ａ】図９Ａは本発明によるコレクタトップヘテロバイポーラトランジスタの平面図である。
【図９Ｂ】図９Ｂは本発明によるエミッタトップヘテロバイポーラトランジスタの断面図である。
【図９Ｃ】図９Ｃは本発明によるエミッタトップヘテロバイポーラトランジスタの断面図である。
【図１０】図１０は、本発明による２段電力増幅器を下方（裏面）より見たレイアウト図である。
【図１１】図１１は、２段電力増幅器の基本回路を示す。
【図１２】図１２は、図１１の回路における、トランジスタと容量素子の配置の仕方の例を示す模式的な断面図である。
【図１３】図１３は、本発明による電力増幅器モジュールの平面図である。
【図１４Ａ】図１４Ａは、本発明による高電子移動度トランジスタの平面図である。
【図１４Ｂ】図１４Ｂは、本発明による高電子移動度トランジスタの断面図である。
【図１５Ａ】図１５Ａは、本発明による高電子移動度トランジスタの製造方法を工程順に示す断面図である。
【図１５Ｂ】図１５Ｂは、本発明による高電子移動度トランジスタの製造方法を工程順に示す断面図である。
【図１５Ｃ】図１５Ｃは、本発明による高電子移動度トランジスタの製造方法を工程順に示す断面図である。
【図１５Ｄ】図１５Ｄは、本発明による高電子移動度トランジスタの製造方法を工程順に示す断面図である。
【図１５Ｅ】図１５Ｅは、本発明による高電子移動度トランジスタの製造方法を工程順に示す断面図である。
【図１６】図１６は、これまでの電力増幅器用ＭＭＩＣの想定される平面図の一部分である。
【符号の説明】
【００６２】
１…GaAs基板、２…n-InGaPエッチングストッパ層、３…n-GaAsサブエミッタ層、４…n-InGaPエミッタ層、５…p-GaAsベース層、６…n-GaAsコレクタ層、７…n-GaAsコレクタキャップ層、８…コレクタ電極、９…SiO2膜、１０…Au配線、１１…接着剤、１２…貼り付け基板、１３…ベース電極、１４…エミッタ電極、１５…誘電体膜、１６…エミッタバンプ、１７…高周波信号用ベースバンプ、１８…直流信号用ベースバンプ、１９…コレクタバンプ、２０…容量素子、２３…n-GaAsサブコレクタ層、２４…n-InGaPコレクタ層、２５…p-GaAsベース層、２６…n-GaAsエミッタ層、２８…エミッタ電極、２９…エミッタバンプ、３０…Au配線、３３…ベース電極、３４…コレクタ電極、３５…誘電体膜、３６…コレクタバンプ、３７…ベースバンプ、３８…エミッタバンプ、３９…容量素子、４３…n-GaAsサブエミッタ層、４４…n-InGaPエミッタ層、４５…p-GaAsベース層、４６…n-GaAsコレクタ層、４８…コレクタ電極、４９…コレクタバンプ、５０…Au配線、５３…ベース電極、５４…エミッタ電極、５５…誘電体膜、５６…エミッタバンプ、５７…ベースバンプ、５８…コレクタバンプ、５９…容量素子、６１…GaAs基板、６２…GaAsバッファ層、６３…アンドープAl０．２５Ga０．７５As層、６４…アンドープGaAs層、６５…アンドープIn０．２５Ga０．７５As能動層、６６…アンドープGaAs層、６７…アンドープAl０．２５Ga０．７５As層、６８…n- Al０．２５Ga０．７５Asキャリア供給層、６９…n- Al０．２５Ga０．７５As層、７０…n-GaAsキャップ層、７１…ソース電極、７２…ドレイン電極、７３…ゲート電極、７４…トランジスタ能動領域、７５…SiO２膜、７６…接着剤、７７…貼り付け基板、１０１…モジュール配線、１０２…直流信号用バンプ、１０３…高周波信号用バンプ、１０４…裏面配線、１０５…容量素子、１０６…裏面配線、１０７…容量素子、１０８…コレクタ配線、１０９…裏面配線、１１０…裏面配線、１１１…容量素子、１１２…コレクタ配線、１１３…コレクタバンプ、１１４…エミッタバンプ、１１５…ＭＭＩＣチップ、１１６…受動素子、１２１…容量素子、１２２…容量素子、１２３…初段半導体デバイス、１２４…次段半導体デバイス、１２５…配線、１２６…配線。
【図１】
2006165248.tif 000003
【図２】
2006165248.tif 000004
【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
2006165248.tif 000009
【図６Ｃ】
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【図７Ａ】
2006165248.tif 000011
【図７Ｂ】
2006165248.tif 000012
【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
2006165248.tif 000015
【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図８Ａ】
2006165248.tif 000019
【図８Ｂ】
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【図８Ｃ】
2006165248.tif 000021
【図９Ａ】
2006165248.tif 000022
【図９Ｂ】
2006165248.tif 000023
【図９Ｃ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１５Ｅ】
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【図１６】
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