(57)【要約】【課題】ディプレッション型ＨＥＭＴとエンハンスメント型ＨＥＭＴを同一基板に形成する場合、エンハンスメント型ＨＥＭＴのゲート電極を形成する動作領域の半導体層を所定の深さエッチングし、異なるピンチオフ電圧を実現している。しかし、動作領域（障壁層）のエッチングは数ｎｍの精度を必要とするため、歩留りが悪い問題があった。【解決手段】ディプレッション型ＨＥＭＴの第１ゲート電極と、エンハンスメント型ＨＥＭＴの第２ゲート電極を同一平面上に蒸着する。また蒸着金属の最下層をＰｔとし、第１および第２ゲート電極はＰｔの蒸着膜厚を異ならせ、その一部を動作領域に埋め込む。これにより、半導体層（障壁層）をエッチングすることなく、埋め込んだＰｔの深さの違いにより、異なるピンチオフ電圧を得る。【選択図】    図４
2006165022.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を構成し、エンハンスメント型ＨＥＭＴを前記ディプレッション型ＨＥＭＴと同一基板に集積化してロジック回路を構成したスイッチ集積回路装置であって、
前記基板上に積層され、バッファ層、チャネル層、該チャネル層の上下に設けた２つの電子供給層、上層の前記電子供給層上に当接して設けられ該電子供給層と格子整合するノンドープ層、該ノンドープ層上に当接して設けられ該ノンドープ層と格子整合するキャップ層となる複数の半導体層と、
前記半導体層に設けられソース領域およびドレイン領域を有する動作領域と、
前記ソース領域およびドレイン領域とそれぞれコンタクトする第１ソース電極および第１ドレイン電極と、
前記第１ソース電極および前記第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極と、
前記動作領域の前記電子供給層に連続する前記ノンドープ層の一の表面に蒸着された第１ゲート電極と、
前記ノンドープ層の他の表面に前記第１ゲート電極と異なる膜厚で蒸着された第２ゲート電極とを具備し、
前記一の表面と前記他の表面を同一平面上に設け、前記第１ゲート電極および第２ゲート電極の最下層金属の一部を前記動作領域に埋め込むことを特徴とするスイッチ集積回路装置。
【請求項２】
前記ノンドープ層は安定層であることを特徴とする請求項１に記載のスイッチ集積回路装置。
【請求項３】
前記ノンドープ層は、障壁層と安定層の２層から構成され、前記障壁層は上層の前記電子供給層上に当接して設けられ該電子供給層と格子整合し、前記安定層は前記障壁層上に当接して設けられ該障壁層と格子整合し、前記キャップ層は前記安定層上に当接して設けられ該安定層と格子整合することを特徴とする請求項１に記載のスイッチ集積回路装置。
【請求項４】
前記第１ゲート電極および第２ゲート電極の最下層金属はＰｔであり、該Ｐｔの一部をそれぞれ異なる深さで前記動作領域に埋め込み、異なるピンチオフ電圧を得ることを特徴とする請求項１に記載のスイッチ集積回路装置。
【請求項５】
前記第１ゲート電極および前記第２ゲート電極の前記埋め込まれたＰｔの底部は、それぞれ異なる前記半導体層中に位置することを特徴とする請求項４に記載のスイッチ集積回路装置。
【請求項６】
前記第１ゲート電極および前記第２ゲート電極の前記埋め込まれたＰｔの底部は、同一の前記半導体層中に位置することを特徴とする請求項４に記載のスイッチ集積回路装置。
【請求項７】
前記第１ゲート電極および第２ゲート電極の、Ｐｔ蒸着膜厚は１１０Å以下であり前記埋め込まれたＰｔの深さは２６４Å以下であることを特徴とする請求項４に記載のスイッチ集積回路装置。
【請求項８】
前記電子供給層、チャネル層、安定層およびキャップ層は、それぞれｎ＋ＡｌＧａＡｓ層、ノンドープＩｎＧａＡｓ層、ＩｎＧａＰ層、およびｎ＋ＧａＡｓ層であることを特徴とする請求項２に記載のスイッチ集積回路装置。
【請求項９】
前記電子供給層、チャネル層、障壁層、安定層およびキャップ層は、それぞれｎ＋ＡｌＧａＡｓ層、ノンドープＩｎＧａＡｓ層、ノンドープＡｌＧａＡｓ層、ＩｎＧａＰ層、およびｎ＋ＧａＡｓ層であることを特徴とする請求項３に記載のスイッチ集積回路装置。
【請求項１０】
前記第１ゲート電極および第２ゲート電極周囲、前記第１ソース電極及び第２ソース電極周囲、前記第１ドレイン電極及び第２ドレイン電極周囲と密着して被覆する絶縁膜を具備し、
前記第２ソース電極および前記第２ドレイン電極は、前記絶縁膜内に設けられたコンタクトホールを介して前記第１ソース電極および第１ドレイン電極とそれぞれコンタクトし、
前記第１および第２ゲート電極上に設けられた前記絶縁膜の膜厚から前記第２ソース電極および前記第２ドレイン電極上に設けられた前記縁膜膜の膜厚を減じた値を、前記コンタクトホールの深さとなる前記絶縁膜の膜厚から減じた値が正となることを特徴とする請求項１に記載のスイッチ集積回路装置。
【請求項１１】
半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を形成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を形成する、スイッチ集積回路装置の製造方法であって、
前記基板上にバッファ層、チャネル層、該チャネル層の上下に設けた２つの電子供給層、上層の該電子供給層に当接して設けられ該電子供給層と格子整合するノンドープ層、該ノンドープ層に当接して設けられ該ノンドープ層と格子整合するキャップ層となる複数の半導体層を積層し、該半導体層を絶縁化層により動作領域を分離する工程と、
前記動作領域の前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、
前記動作領域の前記電子供給層に連続する前記ノンドープ層の一の表面に第１ゲート電極を蒸着する工程と、
前記一の表面と同一平面上の前記ノンドープ層の他の表面に前記第１ゲート電極と異なる蒸着膜厚で第２ゲート電極を蒸着する工程と、
前記第１ゲート電極および前記第２ゲート電極の最下層金属の一部を熱処理により前記動作領域表面に埋め込む工程と、
前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、
を具備することを特徴とするスイッチ集積回路装置の製造方法。
【請求項１２】
半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を形成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を形成する、スイッチ集積回路装置の製造方法であって、
前記基板上にバッファ層、チャネル層、該チャネル層の上下に設けた２つの電子供給層、上層の該電子供給層に当接して設けられ該電子供給層と格子整合するノンドープ層、該ノンドープ層に当接して設けられ該ノンドープ層と格子整合するキャップ層となる複数の半導体層を積層し、該半導体層を絶縁化層により動作領域を分離する工程と、
前記動作領域の前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、
全面に第１絶縁膜を形成する工程と、
前記第１ソース電極および第１ドレイン電極間の前記第１絶縁膜の一部を除去し、該第１絶縁膜をマスクとして前記キャップ層の一部を除去し前記ノンドープ層を露出する工程と、
前記動作領域の前記電子供給層に連続する前記ノンドープ層の一の表面に第１ゲート電極を蒸着する工程と、
前記一の表面と同一平面上の前記ノンドープ層の他の表面に前記第１ゲート電極と異なる蒸着膜厚で第２ゲート電極を蒸着する工程と、
前記第１ゲート電極および前記第２ゲート電極の最下層金属の一部を熱処理により前記動作領域表面に埋め込む工程と、
前記ゲート電極を覆う第２絶縁膜を形成する工程と、
前記第１絶縁膜および第２絶縁膜に設けたコンタクトホールを介して前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、
を具備することを特徴とするスイッチ集積回路装置の製造方法。
【請求項１３】
第１ゲート電極および前記第２ゲート電極の前記最下層金属はＰｔであり、異なる深さに埋め込まれることを特徴とする請求項１１または請求項１２に記載のスイッチ集積回路装置の製造方法。
【請求項１４】
第１ゲート電極および前記第２ゲート電極の前記Ｐｔの膜厚はそれぞれ１１０Å以下に蒸着し、該Ｐｔの一部を２６４Å以下の深さに埋め込むことを特徴とする請求項１３に記載のスイッチ集積回路装置の製造方法。
【請求項１５】
前記動作領域形成前に全面に初期絶縁膜を形成し、該初期絶縁膜を除去した後、前記第１絶縁膜を形成することを特徴とする請求項１２に記載のスイッチ集積回路装置の製造方法。
【請求項１６】
前記第１ソース電極および第１ドレイン電極間の前記第１絶縁膜の一部を除去し、該第１絶縁膜をマスクとして前記キャップ層の一部を除去した後、前記キャップ層から張り出した前記絶縁膜のひさし部をドライエッチングにより除去することを特徴とする請求項１２に記載のスイッチ集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ集積回路装置およびその製造方法に関わり、特に同一基板にディプレッション型ＨＥＭＴとエンハンスメント型ＨＥＭＴを集積化するスイッチ集積回路装置及びその製造方法に関する。
【背景技術】
【０００２】
ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）に代表されるヘテロ接合を有するデバイスは、ＧａＡｓ  ＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）、ＧａＡｓ  ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）と比較して効率性、利得性、歪特性が優れているため、ＭＭＩＣの主流デバイスに成りつつある。
【０００３】
ＨＥＭＴはＭＥＳＦＥＴと同様に、ゲート電圧が０Ｖの場合にチャネルが形成されるか否かによりディプレッション型（以下本明細書ではＤ型と称する）と、エンハンスメント型（以下本明細書ではＥ型と称する）があり、これらを１チップに集積化したものも知られている。
【０００４】
図２６を参照し、Ｅ型ＨＥＭＴとＤ型ＨＥＭＴを同一基板に集積化した従来のスイッチ集積回路装置の構造について説明する。
【０００５】
図の如くＨＥＭＴ基板は、半絶縁性ＧａＡｓ基板２３１上にノンドープのバッファ層２３２を積層し、バッファ層２３２上に、電子供給層となるｎ＋ＡｌＧａＡｓ層２３３、チャネル（電子走行）層となるノンドープＩｎＧａＡｓ層２３５、電子供給層となるｎ＋ＡｌＧａＡｓ層２３３等の半導体層を順次積層したものである。電子供給層２３３とチャネル層２３５間には、スペーサ層２３４が配置される。
【０００６】
バッファ層２３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。上層の電子供給層２３３上には、障壁層２３６となるノンドープのＡｌＧａＡｓ層を積層し、所定の耐圧とピンチオフ電圧を確保している。更にキャップ層となるｎ＋ＧａＡｓ層２３７を最上層に積層している。
【０００７】
キャップ層２３７を一部除去して所望の形状にパターンニングし、ソース領域２３７ｓおよびドレイン領域２３７ｄを設ける。ソース領域２３７ｓおよびドレイン領域２３７ｄにはそれぞれ第１ソース電極３１５、第１ドレイン電極３１６が接続し、その上層には第２ソース電極３３５、第２ドレイン電極３３６が形成される。
【０００８】
ＨＥＭＴの動作領域３００は、バッファ層に達する絶縁化層（ここでは不図示）を設けて分離することにより形成される。ここで、動作領域３００とは、絶縁化層で分離され、ＨＥＭＴのソース電極３１５、３３５、ドレイン電極３１６、３３６および第１ゲート電極３２７、第２ゲート３２８が配置される領域の半導体層をいう。
【０００９】
第１ゲート電極３２７および第２ゲート電極３２８は、それぞれソース領域２３７ｓおよびドレイン領域２３７ｄ間の動作領域３００に配置される。第１ゲート電極３２７は、ソース領域２３７ｓ、ドレイン領域２３７ｄ間に露出した障壁層２３６の表面とショットキー接合を形成する。一方、第２ゲート電極３２８は、ソース領域２３７ｓ、ドレイン領域２３７ｄ間に露出した障壁層２３６を１１０Å程度エッチングし、その表面とショットキー接合を形成する。すなわち、第１ゲート電極３２７と、第２ゲート電極３２８がショットキー接合を形成する障壁層２３６の表面は、異なる平面上となる。
【００１０】
これにより、第１ゲート電極３２７とその両側の第１、第２ソース電極３１５、３３５および第１、第２ドレイン電極３１６、３３６によりＤ型ＨＥＭＴ５５０が構成される。また、第２ゲート電極３２８とその両側の第１、第２ソース電極３１５、３３５および第１、第２ドレイン電極３１６、３３６によりＥ型ＨＥＭＴ５６０が構成される（例えば特許文献１参照。）。
【００１１】
図２７から図３２の断面図を参照し、上記のＨＥＭＴの製造方法の一例を説明する。
【００１２】
半絶縁性ＧａＡｓ基板２３１上にノンドープのバッファ層２３２、電子供給層のｎ＋ＡｌＧａＡｓ層２３３、スペーサ層２３４、チャネル層のノンドープＩｎＧａＡｓ層２３５、スペーサ層２３４、電子供給層のｎ＋ＡｌＧａＡｓ層２３３、障壁層となるノンドープのＡｌＧａＡｓ層２３６、キャップ層となるｎ＋ＧａＡｓ層２３７の複数の半導体層を積層する。
【００１３】
絶縁化層を形成するため、全面にスルーイオン注入用の第１窒化膜２５１１を形成する。レジストのマスクにより所望のパターンにボロン（Ｂ＋）をイオン注入し、レジスト除去、アニールを行うことにより絶縁化層２６０を形成する。バッファ層２３２に達する絶縁化層２６０を設けることにより、ＨＥＭＴを構成する動作領域３００としての不純物領域が分離される（図２７）。
【００１４】
次に、オーミック金属層による電極を形成するため、レジストＰＲのマスクを設け、スルーイオン用の第１窒化膜２５１１の所望の領域をエッチングにより除去する（図２８（Ａ））。全面にオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）３１０を蒸着し（図２８（Ｂ））、リフトオフ後、アロイする。これにより、キャップ層２３７にコンタクトする第１ソース電極３１５および第１ドレイン電極３１６が形成される。第１ソース電極３１５、第１ドレイン電極３１６がそれぞれコンタクトするキャップ層２３７は後に分離され、ソース領域２３７ｓ、ドレイン領域２３７ｄとなる。（図２８（Ｃ））。
【００１５】
次に、第１ゲート電極形成のために新たなレジストＰＲを設ける。レジストＰＲのゲート電極の形成領域を開口し、露出した第１窒化膜２５１１を除去して開口部ＯＰを形成する（図２９（Ａ））。その後、リセスエッチングを行う。すなわち耐圧を確保するためキャップ層２３７を窒化膜２５１の開口部ＯＰより大きく、所定の寸法になるまでサイドエッチングを続ける。エッチングによりキャップ層２３７は分離される。ゲート電極の形成領域には障壁層２３６が露出する。またキャップ層２３７のサイドエッチングにより第１窒化膜２５１１が張り出しひさし部Ｅとなる（図２９（Ｂ））。そして、ゲート電極を安定に形成するため、第１窒化膜２５１１のひさし部Ｅを除去する（図２９（Ｃ））。
【００１６】
次に、全面にゲート金属層３２０を蒸着する（図３０（Ａ））。その後、リフトオフし、障壁層２３６とショットキー接合を形成する第１ゲート電極３２７を形成する（図３０（Ｂ））。
【００１７】
その後、第２ゲート電極形成のために新たなレジストＰＲを設ける。第１ゲート電極３２７と同様に第１窒化膜２５１１に開口部ＯＰを形成し、リセスエッチングを行う。エッチングにより、キャップ層２３７が分離され、第２ゲート電極の形成領域には障壁層２３６が露出する（図３１（Ａ））。
【００１８】
さらに、キャップ層２３７のサイドエッチングによりひさし状に張り出した第１窒化膜２５１１のひさし部Ｅを除去した後、Ｅ型ＨＥＭＴとしてのピンチオフ電圧特性が得られるよう、所定の深さまで障壁層２３６をエッチングする（図３１（Ｂ））。
【００１９】
次に、全面にゲート金属層３２０を蒸着、リフトオフし、エッチングされ、表面が下方に位置する障壁層２３６とショットキー接合を形成する第２ゲート電極３２８を形成する（図３１（Ｃ））。
【００２０】
全面に保護膜となる第２窒化膜２５１２を形成し（図３２（Ａ））、第２窒化膜２５１２にコンタクトホールＣＨを形成する。新たなレジストにより所望の形状にパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３３０を蒸着、リフトオフし、第２ソース電極３３５、第２ドレイン電極３３６を形成する（図３２（Ｂ））。その後全面にジャケット膜となる第３窒化膜２５１３を形成して、図２６に示す最終構造を得る。
【特許文献１】特公平１−２３９５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
ＨＥＭＴにおいては、ゲート電極底部の高さのばらつきがピンチオフ電圧（以下Ｖｐと称する）のばらつきに影響する。具体的にはゲート電極底部の高さが約１０〜１５Åばらつくと、ＨＥＭＴのＶｐが０．１Ｖばらつくことになる。一般にＨＥＭＴのＶｐばらつきの許容範囲はＤ型ＨＥＭＴもＥ型ＨＥＭＴも最大で±０．２Ｖ程度である。従ってＶｐばらつきを最大で±０．２Ｖの範囲内に収めるためには、ゲート電極底部の高さのばらつきを最大で±２０〜３０Å程度に抑える必要がある。
【００２２】
Ｄ型ＨＥＭＴ５５０とＥ型ＨＥＭＴ５６０を同一基板に形成する場合には、図３１（Ｂ）の如く、Ｄ型ＨＥＭＴ５５０の第１ゲート電極３２７を障壁層２３６表面に形成した後、所定の深さまで障壁層（ＡｌＧａＡｓ層）２３６のエッチングを行い、Ｅ型ＨＥＭＴ５６０の第２ゲート電極３２８を形成している。このようにゲート電極底部の高さを変えることにより空乏層の広がる領域を異ならせ、Ｄ型ＨＥＭＴ５５０およびＥ型ＨＥＭＴ５６０がそれぞれの所定のピンチオフ電圧（以下Ｖｐ）を得るように制御している。
【００２３】
例えば、Ｅ型ＨＥＭＴ５６０では障壁層（ノンドープＡｌＧａＡｓ）２３６を１１０Å程度エッチングし、第２ゲート電極３２８を形成している。つまり、Ｄ型ＨＥＭＴ５５０とＥ型ＨＥＭＴ５６０のゲート電極の底部の高さは１１０Åの違いがある。しかし一般にエッチングのばらつき（ゲート電極底部の高さのばらつき）を最大で±２０〜３０Å程度に抑えるのは至難の技でありＶｐばらつきが大き過ぎて歩留が悪いことが最大の問題であった。
【００２４】
また、図３３には、Ｄ型ＨＥＭＴ（Ｅ型ＨＥＭＴも同様）５５０の各電極部分の拡大断面図を示す。
【００２５】
従来構造においてはその製造プロセス上、オーミック金属層３１０で形成されたオーミック電極である第１ソース電極３１５および第１ドレイン電極３１６の両端と第１窒化膜２５１１との間に隙間Ｇが形成される。これによりオーミック電極の端部に位置するキャップ層２３７（ソース領域２３７ｓ、ドレイン領域２３７ｄ）が、ガルバニック効果により図３３の如くエッチングされ、溝ＧＶが形成されてしまう問題がある。ガルバニック効果については後に詳述するが、ＨＥＭＴは、図３３の太実線で示すようにソース−ドレイン間の電流経路が形成されるため、溝ＧＶにより電流経路が狭められるとオン抵抗Ｒｏｎが増大する問題がある。
【００２６】
また、隙間Ｇは、その上層に堆積された第２窒化膜２５１２により被覆されるものの、隙間Ｇのステップカバレジが悪く、溝ＧＶ上では第２窒化膜２５１２の成膜密度が低くなる。従って、パッシベーション効果が薄いためウェハ完成後においても外部からの水分などが基板表面に達する可能性が高く、ガルバニック効果が発生する場合がある。
【００２７】
これによりキャップ層２３７がよりエッチングされ、さらにソース−ドレイン間の電流経路が狭められ、一層オン抵抗Ｒｏｎが増加する恐れがある。
【００２８】
更に、上記の従来の製造方法において、図２９、図３１（Ａ）の如く、ひさし部Ｅをエッチングにより除去している。しかし、このエッチングをプラズマエッチングで行う際、動作領域３００表面に露出しているのは障壁層２３６となるノンドープのＡｌＧａＡｓ層である。ＡｌＧａＡｓはＡｌが含まれており酸化しやすいため、プラズマによりダメージを受けやすい。具体的には、特性としてオン抵抗Ｒｏｎが著しく増加し大きな問題となっていた。
【００２９】
ひさし部Ｅを除去せず、それ以降の工程を行うと第１ゲート電極３２７、第２ゲート電極３２８形成の際レジストが均一に塗布できず、第１ゲート電極３２７、第２ゲート電極３２８が正常に形成できない。またゲート電極が形成できても、パッシベーション膜となる第２窒化膜２５１２が、ひさし部Ｅの下に形成されない。従ってゲート電極周囲に空洞が形成されるため信頼性上問題となる。
【００３０】
一方、ひさし部Ｅをウェットエッチングで除去すれば、障壁層２３６へのダメージが発生することは無い。しかし、ウェットエッチングはオーバーエッチになりやすく、第１窒化膜２５１１のオーバーエッチによりオーミック電極である第１ソース電極３１５および第１ドレイン電極３１６が露出してしまう場合もある。オーミック電極が露出すると、ガルバニック効果によりオーミック電極の両端のキャップ層２３７が工程中にエッチングされ、結局オン抵抗Ｒｏｎが増大してしまう問題があった。
【課題を解決するための手段】
【００３１】
本発明は上述した諸々の事情に鑑み成されたもので、第１に、半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を構成し、エンハンスメント型ＨＥＭＴを前記ディプレッション型ＨＥＭＴと同一基板に集積化してロジック回路を構成したスイッチ集積回路装置であって、前記基板上に積層され、バッファ層、チャネル層、該チャネル層の上下に設けた２つの電子供給層、上層の前記電子供給層上に当接して設けられ該電子供給層と格子整合するノンドープ層、該ノンドープ層上に当接して設けられ該ノンドープ層と格子整合するキャップ層となる複数の半導体層と、前記半導体層に設けられソース領域およびドレイン領域を有する動作領域と、前記ソース領域およびドレイン領域とそれぞれコンタクトする第１ソース電極および第１ドレイン電極と、前記第１ソース電極および前記第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極と、前記動作領域の前記電子供給層に連続する前記ノンドープ層の一の表面に蒸着された第１ゲート電極と、前記ノンドープ層の他の表面に前記第１ゲート電極と異なる膜厚で蒸着された第２ゲート電極とを具備し、前記一の表面と前記他の表面を同一平面上に設け、前記第１ゲート電極および第２ゲート電極の最下層金属の一部を前記動作領域に埋め込むことにより解決するものである。
【００３２】
また、前記ノンドープ層は安定層であることを特徴とするものである。
【００３３】
また、前記ノンドープ層は、障壁層と安定層の２層から構成され、前記障壁層は上層の前記電子供給層上に当接して設けられ該電子供給層と格子整合し、前記安定層は前記障壁層上に当接して設けられ該障壁層と格子整合し、前記キャップ層は前記安定層上に当接して設けられ該安定層と格子整合することを特徴とするものである。
【００３４】
また、前記第１ゲート電極および第２ゲート電極の最下層金属はＰｔであり、該Ｐｔの一部をそれぞれ異なる深さで前記動作領域に埋め込み、異なるピンチオフ電圧を得ることを特徴とするものである。
【００３５】
前記第１ゲート電極および前記第２ゲート電極の前記埋め込まれたＰｔの底部は、それぞれ異なる前記半導体層に位置することを特徴とするものである。
【００３６】
また、前記第１ゲート電極および前記第２ゲート電極の前記埋め込まれたＰｔの底部は、同一の前記半導体層に位置することを特徴とするものである。
【００３７】
前記第１ゲート電極および第２ゲート電極の、Ｐｔ蒸着膜厚は１１０Å以下であり前記埋め込まれたＰｔの深さは２６４Å以下であることを特徴とするものである。
【００３８】
また、前記電子供給層、チャネル層、安定層およびキャップ層は、それぞれｎ＋ＡｌＧａＡｓ層、ノンドープＩｎＧａＡｓ層、ＩｎＧａＰ層、およびｎ＋ＧａＡｓ層であることを特徴とするものである。
【００３９】
また、前記電子供給層、チャネル層、障壁層、安定層およびキャップ層は、それぞれｎ＋ＡｌＧａＡｓ層、ノンドープＩｎＧａＡｓ層、ノンドープＡｌＧａＡｓ層、ＩｎＧａＰ層、およびｎ＋ＧａＡｓ層であることを特徴とするものである。
【００４０】
第２に、前記第１ゲート電極および第２ゲート電極周囲、前記第１ソース電極及び第２ソース電極周囲、前記第１ドレイン電極及び第２ドレイン電極周囲と密着して被覆する絶縁膜を具備し、前記第２ソース電極および前記第２ドレイン電極は、前記絶縁膜内に設けられたコンタクトホールを介して前記第１ソース電極および第１ドレイン電極とそれぞれコンタクトし、前記第１および第２ゲート電極上に設けられた前記絶縁膜の膜厚から前記第２ソース電極および前記第２ドレイン電極上に設けられた前記縁膜膜の膜厚を減じた値を、前記コンタクトホールの深さとなる前記絶縁膜の膜厚から減じた値が正となることにより解決するものである。
【００４１】
第３に、半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を形成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を形成する、スイッチ集積回路装置の製造方法であって、前記基板上にバッファ層、チャネル層、該チャネル層の上下に設けた２つの電子供給層、上層の該電子供給層に当接して設けられ該電子供給層と格子整合するノンドープ層、該ノンドープ層に当接して設けられ該ノンドープ層と格子整合するキャップ層となる複数の半導体層を積層し、該半導体層を絶縁化層により動作領域を分離する工程と、前記動作領域の前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、前記動作領域の前記電子供給層に連続する前記ノンドープ層の一の表面に第１ゲート電極を蒸着する工程と、前記一の表面と同一平面上の前記ノンドープ層の他の表面に前記第１ゲート電極と異なる蒸着膜厚で第２ゲート電極を蒸着する工程と、前記第１ゲート電極および前記第２ゲート電極の最下層金属の一部を熱処理により前記動作領域表面に埋め込む工程と、前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、を具備することにより解決するものである。
【００４２】
第４に、半導体基板上に、ディプレッション型ＨＥＭＴにより高周波アナログ信号をスイッチングするスイッチ回路を形成し、前記ディプレッション型ＨＥＭＴと同一基板に集積化されたエンハンスメント型ＨＥＭＴによりロジック回路を形成する、スイッチ集積回路装置の製造方法であって、前記基板上にバッファ層、チャネル層、該チャネル層の上下に設けた２つの電子供給層、上層の該電子供給層に当接して設けられ該電子供給層と格子整合するノンドープ層、該ノンドープ層に当接して設けられ該ノンドープ層と格子整合するキャップ層となる複数の半導体層を積層し、該半導体層を絶縁化層により動作領域を分離する工程と、前記動作領域の前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、全面に第１絶縁膜を形成する工程と、前記第１ソース電極および第１ドレイン電極間の前記第１絶縁膜の一部を除去し、該第１絶縁膜をマスクとして前記キャップ層の一部を除去し前記ノンドープ層を露出する工程と、前記動作領域の前記電子供給層に連続する前記ノンドープ層の一の表面に第１ゲート電極を蒸着する工程と、前記一の表面と同一平面上の前記ノンドープ層の他の表面に前記第１ゲート電極と異なる蒸着膜厚で第２ゲート電極を蒸着する工程と、前記第１ゲート電極および前記第２ゲート電極の最下層金属の一部を熱処理により前記動作領域表面に埋め込む工程と、前記ゲート電極を覆う第２絶縁膜を形成する工程と、前記第１絶縁膜および第２絶縁膜に設けたコンタクトホールを介して前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、を具備することにより解決するものである。
【００４３】
第１ゲート電極および前記第２ゲート電極の前記最下層金属はＰｔであり、異なる深さに埋め込まれることを特徴とするものである。
【００４４】
また、第１ゲート電極および前記第２ゲート電極の前記Ｐｔの膜厚はそれぞれ１１０Å以下に蒸着し、該Ｐｔの一部を２６４Å以下の深さに埋め込むことを特徴とするものである。
【００４５】
また、前記動作領域形成前に全面に初期絶縁膜を形成し、該初期絶縁膜を除去した後、前記第１絶縁膜を形成することを特徴とするものである。
【００４６】
また、前記第１ソース電極および第１ドレイン電極間の前記第１絶縁膜の一部を除去し、該第１絶縁膜をマスクとして前記キャップ層の一部を除去した後、前記キャップ層から張り出した前記絶縁膜のひさし部をドライエッチングにより除去することを特徴とするものである。
【発明の効果】
【００４７】
本発明の構造に依れば、第１に、Ｄ型ＨＥＭＴの第１ゲート電極およびＥ型ＨＥＭＴ第２ゲート電極を、同一半導体層の同一平面上に設けることができる。第１および第２ゲート電極は、異なる蒸着膜厚のＰｔを埋め込み、その埋め込み部の深さによりＶｐを制御する。このため、それぞれに所定のＶｐ特性を得るための動作領域のエッチングが不要となる。そして、Ｐｔの蒸着膜厚でＶｐの制御が可能となる。
【００４８】
エッチングの深さのばらつきを最大で±２０〜３０Åに収めるのは大変困難である。一方、蒸着膜厚の生産ばらつきは常に最大で±１０％であるので、蒸着膜厚を薄くすることによりそのばらつきおよび埋め込み部の深さのばらつきを小さくすることができる。
【００４９】
本実施形態では、Ｄ型ＨＥＭＴおよびＥ型ＨＥＭＴのゲート電極のＰｔ蒸着膜厚をそれぞれ異ならせ、且つ共に１１０Å以下とし、埋め込み部の深さを２６４Å以下とする。これにより、ゲート電極底部の高さのばらつきを最大で±２０Å〜３０Åに抑えることができ、ＨＥＭＴのＶｐのばらつきを最大で±０．２Ｖとすることができる。
【００５０】
第２に、第１ソース電極および第１ドレイン電極と、キャップ層の段差を被覆する第１絶縁膜を設けることにより、従来、第１ソース電極および第１ドレイン電極の両端に形成されていた隙間Ｇを塞ぎ、ガルバニック効果の発生を防止できる。
【００５１】
つまり、第１ソース電極および第１ドレイン電極の端部のキャップ層のエッチングを防止し、電流経路の狭さく化を防ぐことができるので、オン抵抗Ｒｏｎの増大を抑制できる。
【００５２】
また、第１ソース電極および第１ドレイン電極の両端におけるパッシベーション用の第２絶縁膜の成膜密度を十分確保でき、ウェハ完成後においても外部から滲入する水分や薬剤などから基板表面を十分保護することができる。従って、ウェハ完成後におけるガルバニック効果の発生を防止し、オン抵抗Ｒｏｎの増大を抑制できる。
【００５３】
第３に、本発明の製造方法によれば、初期窒化膜を全面除去した後、オーミック金属層を堆積し、第１ソース電極および第１ドレイン電極を形成する。そしてその後、第１窒化膜で第１ソース電極および第１ドレイン電極上を覆うため、第１ソース電極と第１ドレイン電極、およびキャップ層の段差を第１窒化膜により完全に被複し、ガルバニック効果を防止することができる。
【００５４】
第４に、ゲートのリセスエッチングのマスクとなる窒化膜のひさし部を除去する際、動作領域の表面を安定なＩｎＧａＰ層で覆った状態でプラズマエッチングできる。これにより、動作領域表面をプラズマのダメージから保護することができる。
【発明を実施するための最良の形態】
【００５５】
以下に図１から図２５を用いて、本発明の実施の形態を詳細に説明する。
【００５６】
図１から図３は、本実施形態のＨＥＭＴを説明する図である。本実施形態のＨＥＭＴは、ロジック回路を内蔵するスイッチ集積回路（ＭＭＩＣ）に採用される。
【００５７】
図１は、本実施形態のＨＥＭＴにより構成されるロジック回路を示す図であり、一例としてＥ／Ｄ型ＤＣＦＬ（Ｄｉｒｅｃｔ  Ｃｏｕｐｌｅｄ  ＦＥＴ  Ｌｏｇｉｃ）と呼ばれるインバータ回路を示す。図１（Ａ）（Ｂ）は等価回路図、図１（Ｃ）は回路記号である。
【００５８】
図１（Ａ）のごとく負荷となるＤ型ＦＥＴ（ＨＥＭＴ）と、スイッチングを行うＥ型ＦＥＴ（ＨＥＭＴ）を直列に接続し、Ｅ型ＦＥＴのゲート電極が入力端子Ｉに接続し、Ｄ型ＦＥＴのゲート電極がＥ型ＦＥＴのドレイン電極（ソース電極）、Ｄ型ＦＥＴのドレイン電極（ソース電極）に接続して出力端子Ｏに接続する。尚、以下記載は省略するがソース電極及びドレイン電極は入れ替えても等価である。
【００５９】
Ｄ型ＦＥＴのソース電極は電源端子Ｖｄｄに接続し、Ｅ型ＦＥＴのソース電極は接地端子ＧＮＤに接続する。
【００６０】
また、インバータ回路は図１（Ｂ）の如く、負荷として抵抗を用いる場合も含む。つまり負荷となる抵抗と、スイッチングを行うＥ型ＨＥＭＴを直列に接続したものである。
【００６１】
何れも電源電圧を３Ｖとし、入力端子Ｉが３Ｖ（Ｈレベル）の場合出力端子Ｏは０Ｖ（Ｌレベル）となり、入力端子Ｉが０Ｖ（Ｌレベル）の場合出力端子Ｏは３Ｖ（Ｈレベル）となる。すなわち、図１（Ｃ）に示す如くＤ型ＦＥＴおよびＥ型ＦＥＴによりインバータ回路が構成される。以下本明細書において、この回路記号により示されるインバータはＥ／Ｄ型ＤＣＦＬである。
【００６２】
図２は、図１のロジック回路を内蔵するハイパワーＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）スイッチＭＭＩＣであり、図２（Ａ）は等価回路図、図２（Ｂ）は回路ブロックダイアグラムである。また、図３には、比較のためにロジック回路を内蔵しないハイパワーＳＰＤＴスイッチＭＭＩＣを示す。
【００６３】
スイッチ回路を構成する第１ＦＥＴ群Ｆ１および第２ＦＥＴ群Ｆ２には、それぞれ４つのＤ型ＦＥＴ（ＨＥＭＴ）が直列に接続する。そして第１ＦＥＴ群Ｆ１および第２ＦＥＴ群Ｆ２の一端に接続されたＤ型ＦＥＴのソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続し、第１ＦＥＴ群Ｆ１のＤ型ＦＥＴのゲート電極が抵抗Ｒ１１〜Ｒ１４を介してスイッチ回路の制御端子Ｃｔｌに接続し、同時にロジック回路（インバータ回路）の入力端子となるＥ型ＦＥＴ（ＨＥＭＴ）のゲート電極に接続する。一方第２ＦＥＴ群Ｆ２のＤ型ＦＥＴのゲート電極は抵抗Ｒ２１〜Ｒ２４を介してロジック回路（インバータ回路）の出力端子となるＤ型ＦＥＴのゲート電極、Ｅ型ＦＥＴのドレイン電極（ソース電極）およびＤ型ＦＥＴのドレイン電極（ソース電極）に接続する。そして第１ＦＥＴ群Ｆ１および第２ＦＥＴ群Ｆ２のドレイン電極（あるいはソース電極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続される。また、インバータ回路の両端は、電源端子Ｖｄｄおよび接地端子ＧＮＤにそれぞれ接続する。
【００６４】
制御端子ＣｔｌにＨレベルの信号が印加されると第１ＦＥＴ群Ｆ１がオンし、共通入力端子ＩＮに印加された入力信号を第１出力端子ＯＵＴ１に伝達する。このとき第２ＦＥＴ群Ｆ２はオフとなる。制御端子ＣｔｌにＬレベルの信号が印可されると第１ＦＥＴ群Ｆ１がオフ、第２ＦＥＴ群Ｆ２がオンとなり、共通入力端子ＩＮに印加された入力信号を第２出力端子ＯＵＴ２に伝達する。抵抗Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４は、交流接地となる制御端子Ｃｔｌの直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【００６５】
図３は、図２と同様のＳＰＤＴスイッチであるが、すべてＤ型ＦＥＴで構成されロジック回路を内蔵しない回路である。第１ＦＥＴ群Ｆ１および第２ＦＥＴ群Ｆ２のゲート電極は、それぞれ第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２に接続され、２つの制御端子に相補信号を印加することにより、共通入力端子ＩＮ−第１出力端子ＯＵＴ１間、または共通入力端子ＩＮ−第２出力端子ＯＵＴ２間のいずれかの信号経路が形成される。
【００６６】
このように、ハイパワーＳＰＤＴスイッチでは、ロジック回路（Ｅ／Ｄ型ＤＣＦＬインバータ）を内蔵することにより１つの制御端子でＳＰＤＴスイッチＭＭＩＣを動作でき、制御端子数を２から１に減らすことができる。また図示は省略するが、ＳＰ３Ｔ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｔｈｒｅｅ  Ｔｈｒｏｗ）スイッチＭＭＩＣの場合はロジック回路を内蔵することにより、ロジック回路を内蔵しない場合と比較して制御端子数を３から２に減らすことができる。
【００６７】
携帯電話方式で世界最大のシェアを持つＧＳＭ方式では近年Ｄｕａｌ−Ｂａｎｄ，Ｔｒｉ−ＢａｎｄからＱｕａｄ−Ｂａｎｄ（ＧＳＭ８５０／９００／１８００／１９００）へとマルチバンド化が進んで来ており使用するスイッチＭＭＩＣもＳＰＤＴからＳＰ３Ｔ、ＳＰ４Ｔ ・ ・ ・ ＳＰ７Ｔへとポート数のマルチ化が進んで来ている。しかし携帯電話に内蔵されるベースバンドＬＳＩがスイッチＭＭＩＣに供給できる制御信号数にも数に限りが有り、スイッチＭＭＩＣのポート数が増えるにつれロジック回路の内蔵が必須となって来ている。
【００６８】
図４から図８を参照し、上記のＭＭＩＣに採用されるＨＥＭＴの構造について説明する。
【００６９】
まず、図４は、第１の実施形態を示す断面図である。本実施形態のスイッチ集積回路装置は、半導体基板に複数の半導体層を積層し、Ｄ型ＨＥＭＴとＥ型ＨＥＭＴを１チップに集積化したものである。
【００７０】
すなわち、図２（Ａ）のごとく、Ｄ型ＨＥＭＴにより構成される高周波アナログ信号をスイッチングするスイッチ回路と、ロジック回路を同一基板に集積化することにより構成される。ロジック回路は、Ｅ型ＨＥＭＴおよびスイッチ回路のＤ型ＨＥＭＴと同じ構造のＤ型ＨＥＭＴを集積化した例えばインバータである。Ｄ型ＨＥＭＴは、動作領域と、第１ソース電極および第１ドレイン電極、第２ソース電極および第２ドレイン電極と、第１ゲート電極を有し、Ｅ型ＨＥＭＴは、動作領域と、第１ソース電極および第１ドレイン電極、第２ソース電極および第２ドレイン電極と、第２ゲート電極とを有する。
【００７１】
なお、図４（Ａ）は図１のＥ／Ｄ型ＤＣＦＬの平面パターン図であり、図４（Ｂ）は図４（Ａ）のＡ−Ａ線断面図である。尚、スイッチ回路は図４のＤ型ＨＥＭＴ１５０を複数組配置したＦＥＴにより構成され（図２参照）、断面構造はＤ型ＨＥＭＴ１５０部分と同様であるので図示は省略する。
【００７２】
Ｄ型ＨＥＭＴ１５０はパッド金属層よりなる第２ソース電極１３５と第２ドレイン電極１３６間に第１ゲート電極１２７が配置される。第２ソース電極１３５および第２ドレイン電極１３６の下方にはオーミック金属層よりなる第１ソース電極１１５及び第１ドレイン電極１１６が配置され、破線で示す動作領域１００のうちソース領域３７ｓおよびドレイン領域３７ｄとコンタクトする。第１ゲート電極１２７は第２ソース電極１３５および第２ドレイン電極１３６間に配置され、動作領域１００外で第２ドレイン電極１３６に接続する。
【００７３】
Ｅ型ＨＥＭＴ１６０はパッド金属層よりなる第２ソース電極１３５と第２ドレイン電極１３６が交互に配置され、その間に第２ゲート電極１２８が配置される。Ｅ型ＨＥＭＴ１６０の端部の第２ドレイン電極１３６（第１ドレイン電極１１６も同様）はＤ型ＨＥＭＴ１５０と共用している。
【００７４】
図４（Ｂ）のごとく、ＨＥＭＴの基板は、半絶縁性ＧａＡｓ基板３１上に複数の半導体層を積層してなる。複数の半導体層は、ノンドープのバッファ層３２、電子供給層３３、チャネル（電子走行）層３５、障壁層３６、安定層３８、キャップ層３７である。チャネル層３５の上下には電子供給層３３が配置され、さらにチャネル層３５と電子供給層３３間にはスペーサ層３４が配置される。
【００７５】
このようにチャネル層３５の上下の層に電子供給層３３を配置するダブルヘテロ接合構造とすることにより、キャリア密度が増え、オン抵抗Ｒｏｎを非常に小さくできる。
【００７６】
バッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。障壁層３６となるノンドープのＡｌＧａＡｓ層は、安定層３８と電子供給層３３間に配置され、所定の耐圧とピンチオフ電圧を確保している。障壁層３６の膜厚は２５０Åである。
【００７７】
安定層３８は、酸化しにくいため外部からの化学的ストレスに強く信頼性上安定なＩｎＧａＰ層であり、膜厚は１００Å程度である。尚、図ではｎ＋ＩｎＧａＰ層の安定層３８を示しているが、第１の実施形態の安定層３８はノンドープＩｎＧａＰ層であってもよい。又、安定層３８はエッチストップ層としても機能する。
【００７８】
更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。キャップ層３７の厚みは６００Å以上、不純物濃度は、２×１０１８ｃｍ−３以上であり、好適には膜厚が１０００Å程度、不純物濃度が３×１０１８ｃｍ−３以上である。
【００７９】
電子供給層３３は、チャネル層３５よりバンドギャップが大きい材料が用いられる。また、電子供給層３３のｎ＋ＡｌＧａＡｓ層のｎ型不純物（例えばＳｉ）の不純物濃度は、Ｖｐ、オン抵抗Ｒｏｎ、耐圧に関係する。詳細は後述するが、本実施形態の電子供給層３３の不純物濃度は、２．２×１０１８ｃｍ−３以上が望ましく、好適には２．６×１０１８ｃｍ−３とする。
【００８０】
そして、このような構造により、電子供給層３３であるｎ＋ＡｌＧａＡｓ層のドナー不純物から発生した電子が、チャネル層３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層３５を走行するが、チャネル層３５にはドナー・イオンが存在しないためクーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。
【００８１】
また、結晶に歪みが発生することによるスリットなどの結晶欠陥を防止するため、ＩｎＧａＰ層（安定層）３８とＧａＡｓ、つまりここではｎ＋ＧａＡｓ層（キャップ層）３７およびノンドープＡｌＧａＡｓ層（障壁層）３６を格子整合させる。またノンドープＡｌＧａＡｓ層（障壁層３６）と電子供給層３３は共にＡｌＧａＡｓ層であるため格子整合している。
【００８２】
キャップ層３７は所望の形状にパターンニングされ、第１ソース電極１１５および第１ドレイン電極１１６がそれぞれコンタクトするソース領域３７ｓ、ドレイン領域３７ｄとなる。第１ソース電極１１５および第１ドレイン電極１１６上には、パッド金属層１３０で形成される第２ソース電極１３５、第２ドレイン電極１３６がそれぞれコンタクトする。
【００８３】
第１ゲート電極１２７および第２ゲート電極１２８は、ソース領域３７ｓ、ドレイン領域３７ｄ間に配置される。
【００８４】
また、本実施形態の安定層３８は、その上層のキャップ層３７と同じパターンでエッチングされている。
【００８５】
図４（Ａ）の破線で示すごとくＨＥＭＴの動作領域１００は、バッファ層３２に達する絶縁化層（ここでは不図示）を設けて分離することにより設けられる。以下、動作領域１００とは、絶縁化層で分離され、ＨＥＭＴのソース電極１１５、１３５、ドレイン電極１１６、１３６およびゲート電極１２７、１２８が配置される領域の半導体層をいう。すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、障壁層３６、安定層３８、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。
【００８６】
第１ゲート電極１２７は、ソース領域３７ｓおよびドレイン領域３７ｄ間の動作領域１００の障壁層３６表面に蒸着により形成されるが、蒸着金属の最下層金属（Ｐｔ：白金）の一部は熱処理により動作領域１００表面に埋め込まれる。埋め込まれたＰｔ（以下この領域を埋め込み部１２７ｂと称する）も第１ゲート電極１２７として機能し、その底部は障壁層３６内に位置する。つまり、第１ゲート電極１２７および埋め込み部１２７ｂは障壁層３６とショットキー接合を形成する。
【００８７】
また、第２ゲート電極１２８は、ソース領域３７ｓおよびドレイン領域３７ｄ間に露出した動作領域１００の障壁層３６表面に蒸着により形成されるが、蒸着金属の最下層金属（Ｐｔ）の一部は熱処理により動作領域１００表面に埋め込まれる。埋め込まれたＰｔ（以下この領域を埋め込み部１２８ｂと称する）も第２ゲート電極１２８として機能し、その底部は障壁層３６中にある。つまり、第２ゲート電極１２８および埋め込み部１２８ｂは障壁層３６とショットキー接合を形成する。
【００８８】
そして、第１ゲート電極１２７と、その両側のソース領域３７ｓ、第１ソース電極１１５、第２ソース電極１３５およびドレイン領域３７ｄ、第１ドレイン電極１１６、第２ドレイン領域１３６によりＤ型ＨＥＭＴ１５０が構成される。同様に、第２ゲート電極１２８と、その両側のソース領域３７ｓ、第１ソース電極１１５、第２ソース電極１３５およびドレイン領域３７ｄ、第１ドレイン電極１１６、第２ドレイン領域１３６によりＥ型ＨＥＭＴ１６０が構成される。
【００８９】
Ｄ型ＨＥＭＴ１５０の第１ゲート電極１２７は例えばＰｔ／Ｍｏ(モリブデン)のゲート金属層１２０ａを蒸着してなり、これらの蒸着膜厚はＰｔが４５Å、Ｍｏが５０Åである。そして、最下層金属のＰｔの一部を熱処理により障壁層３６表面に埋め込んだ構造である。埋め込まれたＰｔ（以下この領域を埋め込み部と称する）１２７ｂの深さは１０８Åであり、その底部は障壁層３６内に位置する。これにより、ピンチオフ電圧Ｖｐ＝−０．８Ｖを実現している。
【００９０】
Ｅ型ＭＥＭＴ１６０の第２ゲート電極１２８は例えばＰｔ／Ｍｏのゲート金属層１２０ｂを蒸着してなり、これらの蒸着膜厚はＰｔが９５Å、Ｍｏが５０Åである。そして、最下層金属のＰｔの一部を熱処理により障壁層３６表面に埋め込んだ構造である。埋め込まれたＰｔ（埋め込み部）１２８ｂの深さは２３０Åであり、その底部は障壁層３６内に位置する。これにより、ピンチオフ電圧Ｖｐ＝０．２Ｖを実現している。
【００９１】
またゲート電極を形成するゲート金属層としてＰｔの上にはＭｏなどＰｔ埋め込み熱処理においてＧａＡｓと反応しない金属を、Ｐｔに引き続き連続して蒸着することが望ましい。ゲート電極をＰｔのみで形成すると、Ｐｔ蒸着後、Ｐｔ埋め込み熱処理までの間にＰｔ表面に異物が付着した場合、その異物までＰｔ埋め込み熱処理反応に関与することになり、ＨＥＭＴの特性が劣化する。従って熱によりＧａＡｓと反応しないＭｏでＰｔの上を覆うことによりＭｏ上に同様の異物が付着したとしても、Ｍｏがバリアとなりその異物がＰｔ埋め込み熱処理反応に関与することは無い。
【００９２】
またウエハ完成後においても実装時に半田付けの熱が加わることなどが有る。この場合、ゲート電極をＰｔのみで形成するとＰｔの上に異物が付着している場合、その異物が半田付けの熱などによってＧａＡｓと反応しＨＥＭＴの特性が劣化する場合がある。その際にもＭｏでＰｔの上を覆うことによりＭｏ上に異物があってもＭｏがバリアとなりその異物が半田付けの熱などによってＧａＡｓと反応することは無い。Ｍｏの厚みはあまり厚くするとＰｔとの間でストレスが発生するため、最大でもＰｔの厚みと同程度とすることが望ましい。Ｐｔ厚みはＤ型ＨＥＭＴが４５Å、Ｅ型ＨＥＭＴが９５ÅであるためＭｏは両方とも５０Åとする。
【００９３】
スイッチＭＭＩＣの場合、ゲート電極から制御端子までの間に１０ＫΩ程度以上の抵抗が挿入されるため、ゲート電極自体の抵抗値は高くても問題なく、Ｐｔ／Ｍｏというゲート金属構造が最適である。
【００９４】
また熱によりＧａＡｓと反応しない金属としてＭｏの替わりにＷ（タングステン）も考えられるが、Ｗは融点が高いため一般にはスパッタで形成しており蒸着では形成できない。従ってＰｔの蒸着と連続してＷは形成できず、またスパッタの場合高熱が発生するためレジストが耐えらえずリフトオフによる形成も不可能である。
【００９５】
このように、本実施形態では、Ｐｔを含む多層金属（例えばＰｔ／Ｍｏ）よりなるゲート金属層１２０を異なる膜厚で蒸着し、障壁層３６の同一平面上に第１ゲート電極１２７および第２ゲート電極１２８を設ける。Ｐｔ層の膜厚設定によりＰｔの埋め込み深さをコントロールし目標となるＶｐを実現しており、Ｐｔ層が４５Åの膜厚のゲート金属層１２０ａで第１ゲート電極１２７が蒸着され、Ｐｔ層が９５Åの膜厚のゲート金属層１２０ｂで第２ゲート電極１２８が蒸着される。
【００９６】
そして最下層金属のＰｔの一部は熱処理により障壁層３６に埋め込まれ、第１ゲート電極１２７の埋め込み部１２７ｂおよび、第２ゲート電極１２８の埋め込み部１２８ｂが形成される。埋め込み部１２７ｂ、１２８ｂの底部を障壁層３６内の異なる所定の深さに位置させることによりディプレッション、エンハンスメントのそれぞれ目標としてのＶｐを実現させている。
【００９７】
埋め込み部はゲート電極として作用するため、実質的に蒸着金属よりなる第１ゲート電極１２７および第２ゲート電極１２８の底部がそれぞれの埋め込み部１２７ｂ、１２８ｂの厚み分だけ障壁層３６表面より深い位置に設けられたことと同等となる。また、埋め込み部１２７ｂおよび１２８ｂの底部の深さの違いによって、ゲート電極の底部が異なる深さに設けられたことと同等となる。従って、障壁層３６をエッチングすることなく、異なるＶｐを有するＤ型ＨＥＭＴ１５０とＥ型ＨＥＭＴ１６０を同一基板に集積化することができる。
【００９８】
このように、ゲート電極の最下層金属の一部を基板表面に埋め込んだ、埋め込みゲート構造とすることにより、Ｄ型ＨＥＭＴの特性を向上させることができる。これは図の如く埋め込み部１２７ｂは底部の端が丸いためである。これにより、底部の端が尖っている埋め込みゲート構造ではないゲート電極（例えばＴｉ／Ｐｔ／Ａｕ）に比べ、ゲート電極に逆バイアスが印加される際、電界強度が分散される。つまり埋め込みゲート構造は、最大電界強度が弱まり耐圧が大幅に上がるためである。
【００９９】
逆に所定の耐圧に設計する場合、埋め込みゲート構造ではゲート電極付近の電界強度が弱まる分、電子供給層３３の濃度を大幅に上げることができ、オン抵抗Ｒｏｎを大幅に小さくすることがでる。さらに第２ゲート電極１２８を設けるノンドープＡｌＧａＡｓ層はＡｌを含むため表面が酸化されやすくＤＸセンターと呼ばれるキャリアトラップ持つことが知られているが、埋め込みゲート構造とすることでその影響を大幅に減らすことができる。つまり、本実施形態の電子供給層３３は、スイッチ回路を構成するＤ型ＨＥＭＴ１５０が最大限の特性が得られるよう、設計されている。
【０１００】
また、本実施形態では、チャネル層３５の上下に電子供給層３３を配置したダブルへテロ接合構造を採用しており、更に電子供給層３３の上にノンドープ層となる障壁層（ノンドープＡｌＧａＡｓ層）が設けられる。
【０１０１】
そして、所定の耐圧を確保するため第１ゲート電極１２７はノンドープ層である障壁層３６表面に蒸着され、障壁層３６内に埋め込み部１２７ｂが配置される。つまり、第１ゲート電極１２７から電子供給層３３に至るまでの間に不純物が添加された層が無く、実質的に電子供給層３３に連続するノンドープ層（障壁層３６）に第１ゲート電極１２７が設けられたこととなる。
【０１０２】
このように、ダブルへテロ接合構造で、電子供給層３３に連続するノンドープ層にゲート電極が設けられた構造により、Ｄ型ＨＥＭＴ１５０は所定の耐圧を確保しながら非常に低いオン抵抗を実現することができる。すなわち２０Ｖのゲート耐圧を有しながら、Ｐｔ埋め込みゲート構造、ダブルへテロ接合構造、電子供給層からゲート電極までをすべてノンドープ層とする構造を採用することにより、電子供給層の濃度を２．６×１０１８ｃｍ−３まで上げることができる。この結果Ｖｐ＝−０．８Ｖにおけるゲート幅１ｍｍあたりのオン抵抗として、ゲート電圧Ｖｇ＝０Ｖの場合オン抵抗Ｒｏｎ＝１．４Ω／ｍｍを実現した。このオン抵抗の値はスイッチ用ＨＥＭＴとしては極めて低いといえる。
【０１０３】
一方、ロジック回路を構成するＥ型ＨＥＭＴも、Ｐｔを埋め込んだ埋め込みゲート構造を採用する。第２ゲート電極１２８を設けるノンドープＡｌＧａＡｓ層はＡｌを含むため表面が酸化されやすくＤＸセンターと呼ばれるキャリアトラップ持つことが知られているが、Ｄ型ＨＥＭＴと同様に埋め込みゲート構造とすることでその影響を大幅に減らすことができる。
【０１０４】
また本実施形態では、後述するが、ノンドープＩｎＧａＰ層とノンドープＡｌＧａＡｓ層の選択エッチングを採用している。またＰｔの蒸着膜厚設定で目的のＶｐを実現する埋め込みゲート構造を採用する。これにより、従来エッチングの深さのみでＶｐをコントロールしていた構造と比較してはるかに再現性良く所定のＶｐを得ることができ、さらにＥ型ＨＥＭＴもＤ型ＨＥＭＴ同様従来より良好な特性を得ることができる。
【０１０５】
ここで、第１ゲート電極１２７および第２ゲート電極１２８のＰｔ蒸着膜厚について説明する。
【０１０６】
図５は、Ｐｔ蒸着膜厚とＰｔ埋め込み深さ（埋め込み部の深さ）の相関を示す図であり、縦軸がＰｔ埋め込み部の深さ（Å）、横軸がＰｔ蒸着膜厚（Å）である。
【０１０７】
この図のごとくＰｔ蒸着膜厚がある一定の膜厚以下であれば埋め込み部の深さは常に蒸着膜厚の２．４倍となり、リニアな特性を示す。一方、一定の蒸着膜厚以上になると埋め込み部の深さが飽和傾向を示す。この一定の蒸着膜厚とは、図に示す如く約１１０Åである。したがって、蒸着膜厚が約１１０Å以下であれば、Ｐｔの蒸着膜厚のみで一義的に埋め込み部の深さを制御することができ、すなわちＶｐの制御が可能となる。
【０１０８】
前述のごとく埋め込み部のＰｔは実質ゲート電極として作用する。そしてＰｔ蒸着膜厚が１１０Å以下の場合、埋め込み部は動作領域１００表面にゲート金属層１２０を蒸着した場合のショットキ接合と同様に片側階段接合を保っている。つまり、逆バイアスの印加時に半導体（ここでは障壁層３６）側にのみ空乏層が広がる。
【０１０９】
しかし、Ｐｔ蒸着膜厚が約１１０Åを超えると、蒸着膜厚と埋め込み部の深さがリニアな特性にならないばかりか、基板との間に形成されるショットキ接合の電気的特性が変化する。すなわち、Ｐｔ蒸着膜厚が１１０Åを超えると両側傾斜接合に変化し、埋め込み部の金属（Ｐｔ）側にも空乏層が広がるようになる。
【０１１０】
つまりＨＥＭＴにおいてゲート電極にＰｔ埋め込み構造を採用した場合、Ｐｔ蒸着膜厚が１１０Åを超えるとＨＥＭＴの相互コンダクタンスｇｍ（＝ΔＩＤ（ドレイン電流）／ΔＶＧ（ゲート電圧））が急激に下がってしまい大きな問題となる。このようなことから、ゲート電極にＰｔ埋め込み構造を採用したＨＥＭＴを設計する際は、生産ばらつきも考慮してＰｔ蒸着膜厚設定を１１０Å以下（より好適には１００Å以下）とすることが望ましい。
【０１１１】
更に、ＥＢ蒸着機での蒸着においてＰｔ蒸着はかなり大きなパワーを必要とする。これは、Ｐｔの薄過ぎる膜厚の蒸着は膜厚の制御性が悪いことを意味する。つまりＰｔ蒸着膜厚を４０Åより薄くすると、蒸着そのものが数秒で終わってしまう。蒸着開始直後は蒸着膜厚のレート（１秒間に蒸着される膜厚）が不安定なため、逆に蒸着膜厚のばらつきが大きくなってしまう。
【０１１２】
すなわち、Ｐｔ蒸着膜厚が４０Å以上１００Å以下であれば、Ｐｔ蒸着膜厚で埋め込み部の底部の位置を制御することができ、Ｖｐを一義的にかつ再現性良く制御することが可能となる。
【０１１３】
本実施形態では、同一半導体層（ここでは障壁層３６）の同一平面上にゲート金属層１２０（ゲート金属層１２０ａおよび１２０ｂ）を蒸着し、このときのＰｔ蒸着膜厚を第１ゲート電極１２７と第２ゲート電極１２８で変化させることにより埋め込み部１２７ｂ、１２８ｂの底部の深さを変化させる。このようにＰｔ蒸着膜厚を変化させて埋め込みの深さを再現性良く制御するには、Ｐｔ蒸着膜厚とＰｔ埋め込み深さ（埋め込み部の深さ）がリニアな特性を保つ範囲内であることが前提となる。従って、ゲート金属層１２０のＰｔ蒸着膜厚は、４０Å以上１１０Å以下が望ましい。
【０１１４】
ここで、スイッチＭＭＩＣを構成するＤ型ＨＥＭＴのＶｐは−０．８Ｖ程度が一般的であり、Ｅ型ＨＥＭＴのＶｐは＋０．２Ｖ程度とすることが多い。本実施形態では、Ｄ型ＨＥＭＴ１５０の第１ゲート電極１２７のＰｔ蒸着膜厚を４５Åとし、Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８のＰｔ蒸着膜厚を９５Åとすることにより、それぞれＶｐ＝−０．８Ｖ（Ｄ型ＨＥＭＴ１５０）、Ｖｐ＝＋０．２Ｖ（Ｅ型ＨＥＭＴ１６０）が得られている。
【０１１５】
また、前述の如く、ＨＥＭＴのゲート電極底部の高さのばらつきの約１０〜１５ÅがＨＥＭＴのＶｐばらつき０．１Ｖに相当する。そして一般にＨＥＭＴのＶｐばらつきの許容範囲はＤ型ＨＥＭＴ、Ｅ型ＨＥＭＴ共に最大で±０．２Ｖ程度である。従ってＶｐばらつき最大で±０．２Ｖを達成するためには、ゲート電極底部の高さのばらつきを最大で±２０〜３０Å程度に抑える必要がある。
【０１１６】
従来のＨＥＭＴの場合、図２６、図３１（Ｂ）のごとくゲート電極底部の高さのばらつきは、動作領域のエッチング深さのばらつきが原因である。一方本実施形態のように、埋め込みゲート電極構造の場合、埋め込み部の底部がゲート電極底部に相当する。つまり埋め込み部底部のばらつきが、従来のエッチング深さのばらつきとなる。以下ゲート電極底部の高さのばらつきを、埋め込み部のばらつきＧＤと称する。
【０１１７】
つまり、埋め込み部のばらつきＧＤを±２０〜３０Å程度以下に抑えることが要求される。
【０１１８】
ところで蒸着膜厚の生産ばらつきは常に最大で±１０％である。蒸着膜厚が厚くなるとそのばらつきも大きくなるため、Ｐｔ蒸着膜厚が厚いＥ型ＨＥＭＴ１６０の方がＤ型ＨＥＭＴ１５０よりばらつきが大きくなる。具体的には９５Å蒸着される第２ゲート電極１２８のＰｔ蒸着膜厚ばらつきは最大で±９．５Åであり、従って埋め込み部１２８ｂのばらつきＧＤはその２．４倍の最大で±２２．８Åである。
【０１１９】
つまり、本実施形態では、Ｐｔ蒸着膜厚が厚くばらつきの大きいＥ型ＨＥＭＴ１６０であっても、埋め込み部１２８ｂのばらつきＧＤは要求規格の最大で±２０〜３０Å程度内にほぼ収めることができる。Ｐｔ蒸着膜厚の薄いＤ型ＨＥＭＴ１５０であれば、埋め込み部１２７ｂのばらつきＧＤは、Ｐｔ蒸着膜厚（４５Å）×０．１×２．４＝最大で±１０．８Åとなる。従って埋め込み部１２７ｂのばらつきＧＤは要求規格の最大で±２０〜３０Å程度内に十分収めることができる。
【０１２０】
次に、電子供給層３３の不純物濃度について説明する。
【０１２１】
本実施形態においてＰｔ蒸着膜厚を変化させることによりＶｐを変化させる幅は−０．８Ｖから＋０．２Ｖまで、１．０Ｖ程度の幅となる。
【０１２２】
また前述の如く、Ｐｔ蒸着膜厚の変化の許容範囲は４０Å〜１００Åであるので、最大で６０Å（１００Å−４０Å）の変化の幅が許される。
【０１２３】
ここで、Ｐｔ蒸着膜厚の変化によるＶｐの変化の割合ＲｖｐをΔＶｐ／ΔゲートＰｔ膜厚（単位はＶ／Å）と定義する。本実施形態の場合、ΔＶｐ＝１．０Ｖ、ΔゲートＰｔ膜厚＝最大６０Åであるので、Ｒｖｐ＝１．０Ｖ／６０Å＝１．６７×１０−２Ｖ／Å以上となるＨＥＭＴの設計が必要となる。
【０１２４】
図６は、電子供給層３３のｎ＋ＡｌＧａＡｓ層の不純物濃度と、Ｒｖｐの相関を示す図である。縦軸がＲｖｐ（×１０−２Ｖ／Å）であり、横軸がｎ＋ＡｌＧａＡｓ層不純物濃度（×１０１８ｃｍ−３）である。又、ゲート電極の底部をノンドープ層（障壁層３６または安定層３８）に設けた場合を示す。
【０１２５】
このように、ＨＥＭＴにおいては電子供給層３３のｎ＋ＡｌＧａＡｓ層の不純物濃度が高い程、Ｐｔ蒸着膜厚の変化によるＶｐの変化の割合Ｒｖｐ（＝ΔＶｐ／ΔゲートＰｔ膜厚）が大きくなる。
【０１２６】
そして、図においてＲｖｐ＝１．６７×１０−２Ｖ／Å以上となるにはｎ＋ＡｌＧａＡｓ層３３の不純物濃度は、２．２×１０１８ｃｍ−３以上が要求されることがわかる。
【０１２７】
従って電子供給層３３の不純物濃度は２．２×１０１８ｃｍ−３以上が望ましく、本実施形態では２．６×１０１８ｃｍ−３を採用した。
【０１２８】
尚、既述の如く電子供給層３３の設計はスイッチ回路を構成するＤ型ＨＥＭＴ１５０が最大限の特性が得られるよう設計されている。従ってＥ型ＨＥＭＴ１６０が所定の値（Ｖｐの値）を得るには、Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８を形成する電子供給層３３の上のノンドープのＡｌＧａＡｓ層の厚みと、ゲートのＰｔ蒸着厚みをコントロールする。
【０１２９】
Ｐｔの埋め込み深さは最低でも４０×２．４＝９６Å、すなわち最低約１００Åの深さが必要となる。埋め込みゲート構造の場合にはその分ゲート電極の底部がノンドープのＡｌＧａＡｓ層表面から下がる。従って、表面から下がる深さを考慮してノンドープのＡｌＧａＡｓ層の厚み（本実施形態では２３０Å）を設計する必要がある。
【０１３０】
そしてＤ型ＨＥＭＴ１５０およびＥ型ＨＥＭＴ１６０のＶｐのコントロールはＰｔ蒸着厚みで行う。このような構造により、再現性良くＤ型ＨＥＭＴ１５０とＥ型ＨＥＭＴ１６０のＶｐが得られ、且つスイッチ回路として非常に特性のよいＤ型ＨＥＭＴを再現性良く形成できる。
【０１３１】
再び図４を参照する。図の如く、第１ゲート電極１２７、第２ゲート電極１２８、第1ソース電極１１５および第２ソース電極１３５、第１ドレイン電極１１６および第２ドレイン電極１３６は、その周囲に密着する窒化膜５１で被覆される。窒化膜５１はより詳細には第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３からなるが、窒化膜５１の構成内容の種類は部分的に異なり、これら３層がすべて存在する個所もあるが、これらのいずれか２層の組み合わせの個所、あるいはこれらのうち１つの窒化膜から構成される個所もある。具体的には、例えば第１ゲート電極１２７および第２ゲート電極１２８上の窒化膜５１は第２窒化膜５１２＋第３窒化膜５１３から構成され、第２ソース電極１３５および第２ドレイン電極１３６上の窒化膜５１は第３窒化膜５１３のみから構成され、コンタクトホールＣＨの深さとなる窒化膜５１は第１窒化膜５１１＋第２窒化膜５１２から構成される。また第３の窒化膜５１３は存在する場合と存在しない場合がある。
【０１３２】
第１窒化膜５１１は、ソース領域３７ｓおよび第１ソース電極１１５上を連続して覆う。また、ドレイン領域３７ｄおよび第１ドレイン電極１１６上を連続して覆う。これにより、ソース領域３７ｓと第１ソース電極１１５の段差および、ドレイン領域３７ｄと第１ドレイン電極１１６の段差は、第１窒化膜５１１により完全に被覆され、第１ソース電極１１５（第１ドレイン電極１１６も同様）の端部は、第１窒化膜５１１と密着している。また、第１窒化膜５１１の端部は、ソース領域３７ｓおよびドレイン領域３７ｄとなるキャップ層３７および安定層３８の端部と一致している。
【０１３３】
第２窒化膜５１２は、パッシベーション膜となり、第１ゲート電極１２７（第２ゲート電極１２８も同様）の側面および上面と第１ゲート電極１２７周囲に露出した障壁層３６上および、安定層３８とキャップ層３７の側面を覆い、第１窒化膜５１１の上まで延在される。コンタクトホールＣＨは、第１窒化膜５１１および第２窒化膜５１２に設けられ、コンタクトホールＣＨを介して第２ソース電極１３５が第１ソース電極１１５とコンタクトし、第２ドレイン電極１３６が第１ドレイン電極１１６とコンタクトする。
【０１３４】
第３窒化膜５１３はジャケット膜であり、第２窒化膜５１２上を覆い、更に第２ソース電極１３５、第２ドレイン電極１３６を覆って全面に設けられ、図示は省くがボンディングパッド上のみ開口される。
【０１３５】
このように本実施形態では、第１窒化膜５１１がソース領域３７ｓとなるキャップ層３７と第１ソース電極１１５（ドレイン側も同様）の段差に完全に密着して被覆している。従って、従来の如く隙間Ｇが形成されることがなく、製造工程中におけるガルバニック効果を防止できる。
【０１３６】
また、第１窒化膜５１１および第２窒化膜５１２はそれぞれ５００Å、１５００Å程度で、ほぼ均一な厚みで、第１ソース電極１１５（ドレイン側も同様）およびキャップ層３７をまんべんなく覆っている。すなわち窒化膜はＣＶＤにより堆積を行う。ＣＶＤにおいては装置のチャンバー内において雪が降り積もる如く窒化膜が堆積されていく。従って従来のように溝ＧＶが形成されると、溝の底に近い部分は溝の影になってしまう。つまり、窒化膜の厚みが薄くなったり、密度が薄くなる傾向がある。しかし、本実施形態では溝ＧＶが形成されることはないため、側面でも上面（平面）の７０％程度以上の膜厚が確保できる。従って、ウェハ完成後においても水分や薬剤などの滲入を完全に保護することができ、ガルバニック効果の発生を防止できる。
【０１３７】
ガルバニック効果は、オーミック電極である第１ソース電極３１５および第１ドレイン電極３１６等の金属電極が半導体に接している場所で発生する。すなわち、製造プロセス中に水分または薬剤などによりオーミック電極の端部でオーミック電極と半導体の間に電流が発生することにより、半導体が電気化学的腐食を起こす。半導体の不純物濃度が高いなど、導電性が増せば増すほど大きな電流が流れるためガルバニック効果が激しくなり、その部分の半導体が大きくエッチングされてしまう。
【０１３８】
具体的には半導体層（キャップ層３７）の不純物濃度が２×１０１８ｃｍ−３以上、半導体層の厚みが５００Å以上になるとガルバニック効果が著しくなる。
【０１３９】
例えば従来の製造方法においては、図２８に示す工程により、オーミック電極と、隣り合う第１窒化膜２５１１間には０．１μｍ〜１．０μｍ程度の隙間Ｇが形成される。そして、以降その上層に第２窒化膜２５１２が形成される（図３２）までの製造工程において、オーミック電極の端部において、キャップ層２３７は露出したままである。
【０１４０】
また、キャップ層２３７は、３×１０１８ｃｍ−３以上の高い不純物濃度を有し、その厚みは６００Å以上である。
【０１４１】
従って、ガルバニック効果により、オーミック電極の端部に位置するキャップ層２３７（ソース領域２３７ｓ、ドレイン領域２３７ｄ）が、図３３の如くエッチングされて、溝ＧＶが形成されてしまう。溝ＧＶの深さは数１００Å以上と非常に深く、キャップ層３７の厚みが１０００Åの場合、溝ＧＶ深さが５００Å以上となるケースも稀ではない。
【０１４２】
従って、図３３の太実線で示すソース−ドレイン間の電流経路が溝ＧＶにより狭められ、オン抵抗Ｒｏｎが増大する問題がある。
【０１４３】
また、隙間Ｇは、その上層に堆積された第２窒化膜２５１２により被覆されるものの、隙間Ｇのステップカバレジが悪く、溝ＧＶ上では第２窒化膜２５１２の成膜密度が低くなる。従って、パッシベーション効果が薄いためウェハ完成後においても外部からの水分などが基板表面に達する可能性が高く、ガルバニック効果が発生する場合がある。
【０１４４】
そこで、本実施形態では、上記の如く、第１窒化膜５１１によりキャップ層３７と第１ソース電極１１５（ドレイン側も同様）の段差を完全に被覆し、ガルバニック効果を防止している。
【０１４５】
ここで、この構造を実現するためには、第１ゲート電極１２７（第２ゲート電極１２８）上に設けられた窒化膜５１（第２窒化膜５１２＋第３窒化膜５１３）の膜厚Ｔ１、第２ソース電極１３５および第２ドレイン電極１３６上に設けられた窒化膜５１（第３窒化膜５１３）の膜厚Ｔ２、コンタクトホールＣＨの深さとなる窒化膜５１（第１窒化膜５１１＋第２窒化膜５１２）Ｔ３は以下の関係を満たしている必要がある。
【０１４６】
Ｔ３−（Ｔ１−Ｔ２）＞０
すなわち、Ｔ３−（Ｔ１−Ｔ２）の値はコンタクトホールＣＨの周囲の第１窒化膜５１１の膜厚である。後に詳述するが、ガルバニック効果を防止するために第１窒化膜５１１でキャップ層３７と第１ソース電極１１５（ドレイン電極１１６）を被覆した結果、コンタクトホールＣＨの周囲の窒化膜５１には、第１窒化膜５１１が残ることになる。尚、第３窒化膜５１３は存在する場合と存在しない場合があり、第３窒化膜５１３が存在しない場合についても、Ｔ３＝０を代入することにより前記不等式は成り立つ。
【０１４７】
次に、図７を参照して、本発明の第２の実施形態について説明する。第２の実施形態は、第１の実施形態と第１ゲート電極１２７および第２ゲート電極１２８部分および基板構造が異なるものであり、第１の実施形態と重複する部分については詳細な説明を省略する。
【０１４８】
ＨＥＭＴの基板は、半絶縁性ＧａＡｓ基板３１上に、ノンドープのバッファ層３２、電子供給層３３、チャネル（電子走行）層３５、障壁層３６、安定層３８、キャップ層３７を積層したものである。チャネル層３５の上下には電子供給層３３が配置され、さらにチャネル層３５と電子供給層３３間にはスペーサ層３４が配置される。そして、安定層３８は、ノンドープＩｎＧａＰ層である。
【０１４９】
第２の実施形態も、チャネル層３５の上下に電子供給層３３を配置したダブルへテロ接合構造であり、更に電子供給層３３の上にノンドープ層となる障壁層（ノンドープＡｌＧａＡｓ層）３６および安定層（ノンドープＩｎＧａＰ層）３８が設けられる。
【０１５０】
そして、所定の耐圧を確保するため第１ゲート電極１２７および第２ゲート電極１２８は安定層３８上に蒸着され、安定層３８または障壁層３６内に埋め込み部１２７ｂ、１２８ｂが配置される。
【０１５１】
つまり、実質的に、電子供給層３３に連続するノンドープ層（障壁層３６または安定層３８）に第１ゲート電極１２７および第２ゲート電極１２８の底部が設けられたこととなり、Ｄ型ＨＥＭＴ１５０として特性向上が図れる構造となっている。
【０１５２】
また本実施形態ではＩｎＧａＰ（ここでは安定層３８）とＧａＡｓ（ここではキャップ層３７）およびＡｌＧａＡｓ（電子供給層３３）が格子整合している。
【０１５３】
第２の実施形態のＤ型ＨＥＭＴにおいても、２０Ｖのゲート耐圧を有しながら、Ｐｔ埋め込みゲート構造、ダブルへテロ接合構造、電子供給層からゲート電極までをすべてノンドープ層とする構造を採用する。これにより、電子供給層の濃度を２．６×１０１８ｃｍ−３まで上げることができる。この結果第２の実施形態ではＶｐ＝−０．８Ｖにおけるゲート幅１ｍｍあたりのオン抵抗として、ゲート電圧Ｖｇ＝０Ｖの場合にオン抵抗Ｒｏｎ＝１．４Ω／ｍｍを実現した。この値はスイッチ用ＨＥＭＴとしては極めて低いオン抵抗である。
【０１５４】
尚、図７（Ａ）と図７（Ｂ）は基板を構成する半導体層は同じであるが、障壁層３６および安定層３８の厚みが異なる。
【０１５５】
図７（Ａ）では、障壁層３６が１７０Åであり、安定層３８が８０Åの膜厚である。キャップ層３７は、第１の実施形態と同様に、膜厚が１０００Å、不純物濃度が３×１０１８ｃｍ−３以上である。また、電子供給層３３の不純物濃度は、２．６×１０１８ｃｍ−３である。
【０１５６】
キャップ層３７は所望の形状にパターンニングされ、第１ソース電極１１５および第１ドレイン電極１１６がそれぞれコンタクトするソース領域３７ｓ、ドレイン領域３７ｄとなる。第１ソース電極１１５および第１ドレイン電極１１６上には、第２ソース電極１３５、第２ドレイン電極１３５がそれぞれコンタクトする。第１ゲート電極１２７、第２ゲート電極１２８は共に、ソース領域３７ｓ、ドレイン領域３７ｄ間に配置される。尚、ドレイン側とソース側の構造は同様であるので、以下ソース側について説明する。
【０１５７】
第１ゲート電極１２７および第２ゲート電極１２８は、キャップ層３７のパターンニングにより露出した動作領域１００表面の安定層３８上に蒸着により設けられる。第１ゲート電極１２７および埋め込み部１２７ｂは安定層３８および障壁層３６とショットキー接合を形成する。第２ゲート電極１２８および埋め込み部１２８ｂも安定層３８および障壁層３６とショットキー接合を形成する。
【０１５８】
Ｄ型ＨＥＭＴ１５０の第１ゲート電極１２７の蒸着金属は、例えばＰｔ／Ｍｏであり、これらの蒸着膜厚はＰｔが４５Å、Ｍｏが５０Åである。そして、最下層金属のＰｔの一部を熱処理により動作領域１００に埋め込んだ構造である。埋め込み部１２７ｂの深さは１０８Åであり、その底部は安定層３８を貫通し、障壁層３６に達する。これにより、ピンチオフ電圧Ｖｐ＝−０．８Ｖを実現している。
【０１５９】
Ｅ型ＭＥＭＴ１６０の第２ゲート電極１２８の蒸着金属も同様にＰｔ／Ｍｏであり、第１ゲート電極１２７と同一平面となる動作領域１００表面に蒸着される。この蒸着膜厚はＰｔが９５Å、Ｍｏが５０Åである。そして、最下層金属のＰｔの一部を熱処理により動作領域１００表面に埋め込んだ構造である。埋め込み部１２８ｂの深さは２３０Åであり、その底部は安定層３８を貫通し障壁層３６内に位置する。これにより、ピンチオフ電圧Ｖｐ＝＋０．２Ｖを実現している。
【０１６０】
すなわち、第１ゲート電極１２７および第２ゲート電極１２８は、安定層３８の同一平面上（表面）に蒸着されるが、埋め込み部１２７ｂ、１２８ｂの底部は、それぞれ異なる深さで障壁層３６内に位置する。
【０１６１】
第１の実施形態と同様、ゲート金属層１２０は、Ｐｔの上にはＭｏなどＰｔ埋め込み熱処理においてＧａＡｓと反応しない金属を、Ｐｔに引き続き連続して蒸着することが望ましい。
【０１６２】
更に、第１ゲート電極１２７、第２ゲート電極１２８、第1ソース電極１１５および第２ソース電極１３５、は、その周囲に密着する窒化膜５１で被覆される。窒化膜５１はより詳細には第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３からなるが、窒化膜５１の構成内容の種類は部分的に異なり、これら３層がすべて存在する個所もあるが、これらのいずれか２層の組み合わせの個所、あるいはこれらのうち１つの窒化膜から構成される個所もある。
【０１６３】
第１窒化膜５１１は、ソース領域３７ｓおよび第１ソース電極１１５上を連続して覆う。これにより、ソース領域３７ｓと第１ソース電極１１５の段差は、第１窒化膜５１１により完全に被覆され、第１ソース電極１１５の端部は、第１窒化膜５１１と密着している。また、第１窒化膜５１１の端部は、ソース領域３７ｓとなるキャップ層３７の端部と一致している。
【０１６４】
第２窒化膜５１２は、第１ゲート電極１２７（第２ゲート電極１２８も同様）の側面および上面と第１ゲート電極１２７の周囲に露出した安定層３８上および、キャップ層３７の側面を覆い、第１窒化膜５１１の上まで延在される。コンタクトホールＣＨは、第１窒化膜５１１および第２窒化膜５１２に設けられ、コンタクトホールＣＨを介して第２ソース電極１３５が第１ソース電極１１５とコンタクトする。
【０１６５】
第３窒化膜５１３はパッシベーション膜であり、第２窒化膜５１２上を覆い、更に第２ソース電極１３５を覆って全面に設けられる。
【０１６６】
第２の実施形態においても、第１窒化膜５１１がソース領域３７ｓとなるキャップ層３７と第１ソース電極１１５の段差に完全に密着して被覆している。そして、窒化膜５１の膜厚Ｔ１、Ｔ２、Ｔ３は、以下の関係を満たしている。
【０１６７】
Ｔ３−（Ｔ１−Ｔ２）＞０
従って、従来の如く隙間Ｇが形成されることがなく、製造工程中におけるガルバニック効果を防止できる。
【０１６８】
また、第１窒化膜５１１および第２窒化膜５１２は、ほぼ均一な厚みで、第１ソース電極１１５およびキャップ層３７をまんべんなく覆っているため、ウェハ完成後においても水分や薬剤などの滲入を完全に保護することができ、ガルバニック効果の発生を防止できる。
【０１６９】
図７（Ｂ）では、障壁層３６が８０Åであり、安定層３８が１７０Åの膜厚である。キャップ層３７は、第１の実施形態と同様に、膜厚が１０００Å、不純物濃度が３×１０１８ｃｍ−３以上である。また、安定層３８は、ノンドープＩｎＧａＰ層である。
【０１７０】
第１ゲート電極１２７および第２ゲート電極１２８は、キャップ層３７のパターンニングにより露出した動作領域１００表面の安定層３８上に、蒸着により設けられる。第１ゲート電極１２７および埋め込み部１２７ｂは安定層３８とショットキー接合を形成し、第２ゲート電極１２８および埋め込み部１２８ｂは安定層３８および障壁層３６とショットキー接合を形成する。
【０１７１】
第１ゲート電極１２７は、例えばＰｔ／Ｍｏであり、これらの蒸着膜厚はＰｔが４５Å、Ｍｏが５０Åである。そして、最下層金属のＰｔの一部を熱処理により動作領域１００表面に埋め込んだ構造である。埋め込み部１２７ｂの深さは１０８Åであり、その底部は安定層３８内に位置する。これにより、ピンチオフ電圧Ｖｐ＝−０．８Ｖを実現している。
【０１７２】
第２ゲート電極１２８も、例えばＰｔ／Ｍｏを第１ゲート電極１２７と同一平面となる動作領域１００表面に蒸着してなり、これらの蒸着膜厚はＰｔが９５Å、Ｍｏが５０Åである。そして、最下層金属のＰｔの一部を熱処理により埋め込んだ構造である。埋め込み部１２８ｂの深さは２３０Åであり、その底部は安定層３８を貫通し障壁層３６に位置する。これにより、ピンチオフ電圧Ｖｐ＝＋０．２Ｖを実現している。
【０１７３】
すなわち、第１ゲート電極１２７および第２ゲート電極１２８は、安定層３８の同一平面上（表面）に蒸着されるが、第１ゲート電極１２７の埋め込み部１２７ｂの底部は安定層３８内にあり、第２ゲート電極１２８の埋め込み部１２８ｂの底部は障壁層３６内に位置する。
【０１７４】
他の構成要素は、図７（Ａ）と同様である。そして、この場合においても、第１窒化膜５１１がソース領域３７ｓとなるキャップ層３７と第１ソース電極１１５の段差に完全に密着して被覆している。そして、窒化膜５１の膜厚Ｔ１、Ｔ２、Ｔ３は、以下の関係を満たしている。
【０１７５】
Ｔ３−（Ｔ１−Ｔ２）＞０
従って、従来の如く隙間Ｇが形成されることがなく、製造工程中および、ウェハ完成後におけるガルバニック効果を防止できる。
【０１７６】
以下、Ｄ型ＨＥＭＴ１５０の第１ゲート電極をＩｎＧａＰ層（安定層３８）上に設ける構造について、更に説明する。
【０１７７】
ＧａＡｓとＡｌＧａＡｓは常に格子整合されているが、ＩｎＧａＰ（ここでは安定層３８）とＧａＡｓあるいはＡｌＧａＡｓ（ここではキャップ層３７あるいは障壁層３６）はＩｎＧａＰにおいてＩｎが４９％、Ｇａが５１％のモル比率の場合のみ格子整合する。本実施形態ではＩｎＧａＰの結晶成長の条件を上記の如く設定することにより、ＧａＡｓあるいはＡｌＧａＡｓと格子整合させる。これにより、結晶に歪みが生じ留ことを抑制し、スリットなどの結晶欠陥が発生してしまう危険性も回避できる。
【０１７８】
また、ＩｎＧａＰの結晶成長の最適温度はＧａＡｓやＡｌＧａＡｓの結晶成長の最適温度より約１００度低い温度である。エピタキシャル成長はＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）で各層を連続して行うが、途中で温度を変えると非常に時間がかかりコストアップとなる。従って温度を変えずにＩｎＧａＰをＧａＡｓやＡｌＧａＡｓと同じ温度で成長させる場合も多い。
【０１７９】
その場合ＩｎＧａＰの結晶成長中にＩｎとＧａの比率に揺れが生じてＩｎＧａＰ結晶中にゴツゴツした構造物が結晶全体に渡って発生する。この構造物の大きさはＸＹ方向（面方向）で直径約５００Å程度、Ｚ方向（厚み方向）で１０〜２０Å程度である。
【０１８０】
第２の実施形態では、第１ゲート電極１２７、第２ゲート電極１２８はこのＩｎＧａＰ層上に形成するので、その表面に１０〜２０Åの凹凸があることになる。前述の如くゲート電極の底部の位置が１０〜２０Å変化すると、それだけでＶｐが０．１Ｖ程度変化する。Ｖｐは±０．２Ｖの範囲にばらつきを押さえる必要があるので、そのうちの０．１ＶがＩｎＧａＰ層表面の凹凸によって発生してしまうのは非常に不都合である。
【０１８１】
このような場合、ゲート電極に埋め込みゲート構造を採用すると、ゴツゴツした構造物によるＩｎＧａＰ表面の凹凸がそのままゲート電極底部の高さのばらつき（埋め込み部のばらつきＧＤ）とはならず、従ってＶｐのばらつきも緩和される。従って、埋め込みゲート構造でないゲート電極（例えばＴｉ／Ｐｔ／Ａｕ）に比べて有利となる。本実施形態ではＰｔは最低約１００Åの深さまで埋め込まれるため、Ｐｔの横方向への拡散も考慮するとゲート電極底部の高さのばらつき（ＧＤ）は、表面の１０〜２０Åの凹凸に比べかなり緩和される。従ってＶｐのばらつきとしては０．１Ｖに比べ大幅に緩和される。
【０１８２】
ＩｎＧａＰ層の成長温度を下げるとこの凹凸は緩和されるが、前述の如く１００度下げるにはかなり時間がかかる。つまり埋め込みゲート構造でない場合は成長温度を数十度下げただけでは十分ではない。しかし、本実施形態では、ＩｎＧａＰがＧａＡｓやＡｌＧａＡｓと正確に格子整合する条件で、成長温度を下げる場合の下げ幅も５０度程度以下に留めることにより工数をそれほど増やさずエピタキシャル成長を行うことができる。更に、ゲート電極に埋め込みゲート構造を採用することにより、ＩｎＧａＰ層の表面に多少の凹凸が残ってもその影響がＶｐのばらつきに影響しないようにしている。
【０１８３】
更に、ゲート電極をノンドープＩｎＧａＰ層上に形成することにより、第１の実施形態（ゲート電極をノンドープＡｌＧａＡｓ層上に形成する場合）と比較してＨＥＭＴの特性を向上させることができる。
【０１８４】
すなわち障壁層３６であるＡｌＧａＡｓ層が表面に露出しているとＡｌが含まれているため酸化されやすく、ＤＸセンターというキャリアトラップが発生しオン抵抗ＲｏｎなどのＨＥＭＴの特性が劣化する。さらにＩｎＧａＰはＡｌＧａＡｓに比べてバンドギャップが大きいためゲート電極をノンドープＡｌＧａＡｓ層上に形成するより、ノンドープＩｎＧａＰ層上に形成した方が耐圧を大きくすることができる。換言すれば、所定の耐圧に設計する場合、電子供給層３３の不純物濃度を上げることができ、その分オン抵抗Ｒｏｎを小さくすることができる。
【０１８５】
さらに、Ｖｐのばらつきを低減させるため記述の如くＩｎＧａＰ層の成長温度をＧａＡｓ、ＡｌＧａＡｓ層の結晶成長温度より下げ、ＩｎＧａＰ層表面の凹凸を軽減した場合を考える。この場合、一旦温度を下げてＩｎＧａＰ層を成長した後、再びＧａＡｓ層を成長する場合の温度が問題になる。
【０１８６】
本願の構造によれば、ＩｎＧａＰ層の上にはコンタクト層としてのｎ＋ＧａＡｓ層（キャップ層３７）を成長するのみであり、コンタクト層の役割は単にソース抵抗、ドレイン抵抗といった寄生抵抗を低減するだけである。つまり、ｎ＋ＧａＡｓ層３７の成長温度は特にＧａＡｓ層の成長に最適な温度まで上げる必要はなく、ＩｎＧａＰ層を成長したままの低い温度で成長しても特性としてはほとんど変化はない。
【０１８７】
キャップ層３７であるｎ＋ＧａＡｓ層は例えばＨＥＭＴのチャネルのような、イントリンシックな部分ではなく寄生部分に過ぎない。例えばｎ＋ＧａＡｓ層の設計や成長後の結晶の状態によってＶｐの値が変わることはない。つまりｎ＋ＧａＡｓ層は、チャネル層３５や電子供給層３３に比べて結晶として求められる精度が低い。
【０１８８】
これらを考慮すると、本実施形態の如く、ＩｎＧａＰ層３８の積層順はｎ＋ＧａＡｓ層３７の直前（つまりｎ＋ＧａＡｓ層の下層）が最適となる。例えば、本実施形態と積層順を逆にして、すなわち電子供給層の上にノンドープＩｎＧａＰ層、続いてノンドープＡｌＧａＡｓ層の順に積層し、且つＩｎＧａＰ層を低温で形成した場合には、コストアップとなる。ＨＥＭＴのＶｐの値を決定するノンドープのＡｌＧａＡｓ層の成長には高い精度が要求されるため、必ずＡｌＧａＡｓ層を成長するのに最適な温度まで再び上げる必要があるからである。
【０１８９】
次に、図８を参照して、本発明の第３の実施形態について説明する。第３の実施形態は、第１の実施形態と第１ゲート電極１２７および第２ゲート電極１２８の電極部分および基板構造が異なるものであり、第１の実施形態と重複する部分については詳細な説明を省略する。
【０１９０】
ＨＥＭＴの基板は、半絶縁性ＧａＡｓ基板３１上に、ノンドープのバッファ層３２、電子供給層３３、チャネル（電子走行）層３５、安定層３８、キャップ層３７を積層したものである。チャネル層３５の上下には電子供給層３３が配置され、さらにチャネル層３５と電子供給層３３間にはスペーサ層３４が配置される。第３の実施形態は障壁層３６がない構造である。
【０１９１】
安定層３８は、２５０Åの膜厚であり、ノンドープＩｎＧａＰ層である。キャップ層３７は、第１の実施形態と同様に、膜厚が１０００Å、不純物濃度が３×１０１８ｃｍ−３以上である。更に、電子供給層３３の不純物濃度は、２．６×１０１８ｃｍ−３である。
【０１９２】
第３の実施形態も、チャネル層３５の上下に電子供給層３３を配置したダブルへテロ接合構造であり、更に電子供給層３３の上にノンドープ層となる安定層（ノンドープＩｎＧａＰ層）３８が設けられる。ＩｎＧａＰ層の積層順はｎ＋ＧａＡｓ層の前（つまりｎ＋ＧａＡｓ層の下層）であり、ＩｎＧａＰ層を低温で形成した場合でもコストアップを回避する構造となっている。
【０１９３】
そして、所定の耐圧を確保するため第１ゲート電極１２７および第２ゲート電極１２８はノンドープ層（安定層３８）上に蒸着され、安定層３８内に埋め込み部１２７ｂ、１２８ｂの底部が配置される。
【０１９４】
つまり、電子供給層３３に連続するノンドープ層（安定層３８）に第１ゲート電極１２７および第２ゲート電極１２８が設けられ、特性向上が図れる構造となっている。
【０１９５】
また本実施形態ではＩｎＧａＰ（ここでは安定層３８）とＧａＡｓ（ここではキャップ層３７）およびＡｌＧａＡｓ（電子供給層３３）が格子整合している。
【０１９６】
第３の実施形態のＤ型ＨＥＭＴにおいても、２０Ｖを有しながら、Ｐｔ埋め込みゲート構造、ダブルへテロ接合構造、電子供給層からゲート電極までをすべてノンドープ層とする構造を採用する。これにより、電子供給層の濃度を２．６×１０１８ｃｍ−３まで上げることができる。この結果第２の実施形態ではＶｐ＝−０．８Ｖにおけるゲート幅１ｍｍあたりのオン抵抗として、ゲート電圧Ｖｇ＝０Ｖの場合にオン抵抗Ｒｏｎ＝１．４Ω／ｍｍを実現した。この値はスイッチ用ＨＥＭＴとしては極めて低いオン抵抗である。
【０１９７】
キャップ層３７は所望の形状にパターンニングされ、第１ソース電極１１５および第１ドレイン電極１１６がそれぞれコンタクトするソース領域３７ｓ、ドレイン領域３７ｄとなる。第１ソース電極１１５および第１ドレイン電極１１６上には、第２ソース電極１３５、第２ドレイン電極１３５がそれぞれコンタクトする。第１ゲート電極１２７および第２ゲート電極１２８は、ソース領域３７ｓ、ドレイン領域３７ｄ間に配置される。尚、ドレイン側とソース側の構造は同様であるので、以下ソース側について説明する。
【０１９８】
第１ゲート電極１２７および第２ゲート電極１２８は、キャップ層３７のパターンニングにより露出した動作領域１００表面の安定層３８上に蒸着により設けられ、埋め込み部１２７ｂ、１２８ｂとともに安定層３８とショットキー接合を形成する。
【０１９９】
第１ゲート電極１２７は、例えばＰｔ／Ｍｏであり、これらの蒸着膜厚はＰｔが４５Å、Ｍｏが５０Åである。そして、最下層金属のＰｔの一部を熱処理により安定層３８表面に埋め込んだ構造である。埋め込み部１２７ｂの深さは１０８Åであり、その底部は安定層３８内に位置する。これにより、ピンチオフ電圧Ｖｐ＝−０．８Ｖを実現している。
【０２００】
第２ゲート電極１２８も、例えばＰｔ／Ｍｏを第１ゲート電極１２７と同一平面となる安定層３８表面に蒸着してなり、これらの蒸着膜厚はＰｔが９５Å、Ｍｏが５０Åである。そして、最下層金属のＰｔの一部を熱処理により埋め込んだ構造である。埋め込み部１２８ｂの深さは２３０Åであり、その底部は安定層３８内に位置する。これにより、ピンチオフ電圧Ｖｐ＝＋０．２Ｖを実現している。
【０２０１】
すなわち、第１ゲート電極１２７および第２ゲート電極１２８は、安定層３８の同一平面上（表面）に蒸着されるが、埋め込み部１２７ｂ、１２８ｂの底部はそれぞれ異なる深さで安定層３８内に位置する。
【０２０２】
第１の実施形態と同様、ゲート金属層１２０は、Ｐｔの上にはＭｏなどＰｔ埋め込み熱処理においてＧａＡｓと反応しない金属を、Ｐｔに引き続き連続して蒸着することが望ましい。
【０２０３】
図の如く、ゲート電極１２７、第１ソース電極１１５および第２ソース電極１３５、は、その周囲に密着する窒化膜５１で被覆される。窒化膜５１はより詳細には第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３のうち少なくとも１つの窒化膜からなるが、窒化膜５１の構成内容の種類は部分的に異なり、これら３層がすべて存在する個所もあるが、これらのいずれか２層の組み合わせの個所、あるいはこれらのうち１つの窒化膜から構成される個所もある。
【０２０４】
第１窒化膜５１１は、ソース領域３７ｓおよび第１ソース電極１１５上を連続して覆う。これにより、ソース領域３７ｓと第１ソース電極１１５の段差は、第１窒化膜５１１により完全に被覆され、第１ソース電極１１５の端部は、第１窒化膜５１１と密着している。また、第１窒化膜５１１の端部は、ソース領域３７ｓとなるキャップ層３７の端部と一致している。
【０２０５】
第２窒化膜５１２は、第１ゲート電極１２７（第２ゲート電極１２８も同様）の側面および上面とゲート電極１２７周囲に露出した安定層３８上および、キャップ層３７の側面を覆い、第１窒化膜５１１の上まで延在される。コンタクトホールＣＨは、第１窒化膜５１１および第２窒化膜５１２に設けられ、コンタクトホールＣＨを介して第２ソース電極１３５が第１ソース電極１１５とコンタクトする。
【０２０６】
第３窒化膜５１３はパッシベーション膜であり、第２窒化膜５１２上を覆い、更に第２ソース電極１３５を覆って全面に設けられる。
【０２０７】
第３の実施形態においても、第１窒化膜５１１がソース領域３７ｓとなるキャップ層３７と第１ソース電極１１５の段差に完全に密着して被覆している。そして、窒化膜５１の膜厚Ｔ１、Ｔ２、Ｔ３は、以下の関係を満たしている。
【０２０８】
Ｔ３−（Ｔ１−Ｔ２）＞０
従って、従来の如く隙間Ｇが形成されることがなく、製造工程中および、ウェハ完成後においても水分や薬剤などの滲入を完全に保護することができ、ガルバニック効果の発生を防止できる。
【０２０９】
上記の如きスイッチ回路装置などに採用されるＨＥＭＴの製造方法について、以下図９〜図２５を参照して説明する。
【０２１０】
図９〜図２０は、第１の実施形態を示す。第１の実施形態のスイッチ集積回路装置の製造方法は、基板上にバッファ層、チャネル層、該チャネル層の上下に設けた２つの電子供給層、上層の該電子供給層に当接して設けられ該電子供給層と格子整合するノンドープ層、該ノンドープ層に当接して設けられ該ノンドープ層と格子整合するキャップ層となる複数の半導体層を積層し、該半導体層を絶縁化層により動作領域を分離する工程と、前記動作領域の前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、全面に第１絶縁膜を形成する工程と、前記第１ソース電極および第１ドレイン電極間の前記第１絶縁膜の一部を除去し、該第１絶縁膜をマスクとして前記キャップ層の一部を除去し前記ノンドープ層を露出する工程と、前記動作領域の前記電子供給層に連続する前記ノンドープ層の一の表面に第１ゲート電極を蒸着する工程と、前記一の表面と同一平面上の前記ノンドープ層の他の表面に前記第１ゲート電極と異なる蒸着膜厚で第２ゲート電極を蒸着する工程と、前記第１ゲート電極および前記第２ゲート電極の最下層金属の一部を熱処理により前記動作領域表面に埋め込む工程と、前記ゲート電極を覆う第２絶縁膜を形成する工程と、前記第１絶縁膜および第２絶縁膜に設けたコンタクトホールを介して前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、から構成される。
【０２１１】
第１工程（図９）：  基板上にバッファ層、チャネル層、該チャネル層の上下に設けた２つの電子供給層、上層の該電子供給層に当接して設けられ該電子供給層と格子整合するノンドープ層、該ノンドープ層に当接して設けられ該ノンドープ層と格子整合するキャップ層となる複数の半導体層を積層し、該半導体層を絶縁化層により動作領域を分離する工程。
【０２１２】
半絶縁性ＧａＡｓ基板３１上に複数の半導体層を積層する。半導体層は、バッファ層３２、電子供給層３３、チャネル（電子走行）層３５、電子供給層３３、障壁層３６、安定層３８、キャップ層３７であり、電子供給層３３とチャネル層３５間には、スペーサ層３４が配置される。
【０２１３】
ノンドープのバッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度で、複数の層で形成される場合が多い。
【０２１４】
バッファ層３２上に、電子供給層のｎ＋ＡｌＧａＡｓ層３３、スペーサ層３４、チャネル層のノンドープＩｎＧａＡｓ層３５、スペーサ層３４、電子供給層のｎ＋ＡｌＧａＡｓ層３３を順次形成する。電子供給層３３は、チャネル層３５よりバンドギャップが大きい材料が用いられ、ｎ型不純物（例えばＳｉ）が２〜４ラ１０１８ｃｍ−３程度（例えば２．６×１０１８ｃｍ−３）に添加されている。
【０２１５】
障壁層３６は、所定の耐圧とピンチオフ電圧を確保するため、電子供給層３３上に積層され、電子供給層３３と格子整合するノンドープＡｌＧａＡｓ層である。その上層に酸化しにくいため外部からの化学的ストレスに強く信頼性上安定な安定層３８を設ける。安定層３８は、障壁層３６と格子整合するノンドープＩｎＧａＰ層であり、エッチストップ層としても機能する。更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。安定層３８はキャップ層３７とも格子整合する。
【０２１６】
安定層３８は、１００Åの膜厚であり、その下層の障壁層３６は、２５０Åの膜厚である。また、キャップ層３７は、１０００Åであり、不純物濃度は、３×１０１８ｃｍ−３以上である。
【０２１７】
そして、基板全面に、初期窒化膜５０を堆積する。初期窒化膜５０は、ウェハ投入後の基板表面の保護膜となる。または、後の工程で絶縁化層を形成する際に注入される不純物の活性化アニールの保護膜となる。あるいは、これらの両方に共用される。
【０２１８】
レジスト（不図示）を設けてフォトリソグラフィプロセスによりアライメントマークのパターンが開口されたマスクを形成する。このマスクにより初期窒化膜５０およびキャップ層３７の一部をエッチングしてアライメントマーク（不図示）を形成する。
【０２１９】
レジスト除去後新たなレジスト（不図示）を設けてフォトリソグラフィプロセスにより絶縁化層を形成するためのマスクを形成する。初期窒化膜５０上からボロン（Ｂ＋）をイオン注入し、レジストを除去した後、５００℃、３０秒程度のアニールを行う。これにより、バッファ層３２に達する絶縁化層６０が形成される。
【０２２０】
絶縁化層６０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化層６０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。
【０２２１】
すなわち、所定のパターンに絶縁化層６０を形成することにより、ＨＥＭＴの動作領域や、他の構成要素を分離する。
【０２２２】
ここで、動作領域１００とは、絶縁化層６０で分離され、ＨＥＭＴの第１ソース電極１１５、第２ソース電極１３５、第１ドレイン電極１１６、第２ドレイン電極１３６および第１ゲート電極１２７、第２ゲート電極１２８（図４参照）が配置される領域の半導体層をいう。第１ソース電極１１５および第１ドレイン電極１１６がコンタクトするキャップ層３７は、後の工程で分離されてソース領域３７ｓ、ドレイン領域３７ｄとなる。
すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、障壁層３６、安定層３８、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。（図９（Ａ））
その後、全面の初期窒化膜５０を除去する。表面には、キャップ層３７が露出する。本工程で、ウェハ投入後表面の保護のために堆積した初期窒化膜５０および／又は絶縁化層６０を形成するために注入されたイオンの活性化アニールの際の保護膜として堆積した初期窒化膜５０が除去される。従来は、この窒化膜をゲートのリセスエッチングのためのマスクとして利用していたが、本実施形態では後の工程で新たにゲートのリセスエッチングのためのマスクとなる窒化膜を堆積する。本工程で初期窒化膜５０を全面除去することにより、後の窒化膜を均一な膜厚に形成することができる（図９（Ｂ））。
【０２２３】
第２工程（図１０）：動作領域のキャップ層の一部とコンタクトする第１ソース電極および第１ドレイン電極を形成する工程。
【０２２４】
新たなレジストＰＲを全面に塗布し、フォトリソグラフィプロセスによりオーミック電極を形成するためのマスクを形成する。そして全面にオーミック金属層１１０（ＡｕＧｅ／Ｎｉ／Ａｕ）を蒸着する。
【０２２５】
その後、リフトオフし、アロイする。これにより、ＨＥＭＴの動作領域１００の一部にコンタクトする第１ソース電極１１５および第１ドレイン電極１１６が形成される。
【０２２６】
第３工程（図１１）：全面に第１絶縁膜を形成する工程。
【０２２７】
全面に、第１窒化膜５１１を形成する。この第１窒化膜５１１は、ゲートのリセスエッチングのマスクとなる。第１窒化膜５１１は、ほぼ均一な膜厚および膜質で、第１ソース電極１１５および第１ドレイン電極１１６の表面および側面と、これらの付近のキャップ層３７に密着して被覆する。すなわち第１ソース電極１１５（第１ドレイン電極１１６も同様）とキャップ層３７の段差はまんべんなく覆われる。つまり、従来のスルーイオン用窒化膜２５１１（ゲート電極形成のマスクとなる窒化膜）と、第１ソース電極３１５（第１ドレイン電極３１６）間に隙間Ｇが形成されるのを防止できる。
【０２２８】
従って、以降の製造工程中、またはウェハ完成後において薬液及び水分から、第１ソース電極１１５および第１ドレイン電極１１６電極の付近のキャップ層３７表面を完全に保護することができる。これによりガルバニック効果の発生を防止できる。
【０２２９】
また、第１窒化膜５１１は、最終構造（図４）において第１ソース電極１１５および第２ソース電極１３５（ドレイン電極も同様）の周囲を被覆する窒化膜５１を構成する。
【０２３０】
第４工程（図１２および図１３）：第１ソース電極および第１ドレイン電極間の第１絶縁膜の一部を除去し、第１絶縁膜をマスクとしてキャップ層の一部を除去しノンドープ層を露出する工程。
【０２３１】
Ｄ型ＨＥＭＴの第１ゲート電極形成のために新たなレジストＰＲを設ける。フォトリソグラフィプロセスにより第１ゲート電極の形成領域がパターンニングされたマスクを形成する。そして、マスクの開口部分に露出した第１窒化膜５１１を除去して開口部ＯＰを形成する。この開口部ＯＰの開口幅がゲート長となる（図１２（Ａ））。
【０２３２】
その後、ゲートのリセスエッチングを行う。すなわち第１窒化膜５１１の開口部ＯＰに露出したキャップ層３７を更にウェットエッチングにより除去する。開口部ＯＰには安定層であるＩｎＧａＰ層３８が露出する。
【０２３３】
また、キャップ層３７は耐圧を確保するため、開口部ＯＰより大きい所定の寸法にサイドエッチングされる。所定の寸法とは、例えば後に形成されるゲート電極から０．３μｍの距離である。このときキャップ層のＧａＡｓ層とその下の安定層のＩｎＧａＰ層とは選択エッチングされるため、サイドエッチングの際ＩｎＧａＰ層がエッチングされることは無い。キャップ層３７のエッチングにより動作領域１００のキャップ層３７が分離される。また、キャップ層３７のサイドエッチングにより、キャップ層３７の端部から張り出した開口部ＯＰ付近の第１窒化膜５１１は、ひさし部Ｅとなる（図１２（Ｂ））。
【０２３４】
キャップ層３７から張り出した第１窒化膜５１１のひさし部Ｅは表面にレジストが密着しているため、裏側からプラズマエッチングにより除去する。すなわち、サイドエッチにより第１窒化膜５１１の開口部ＯＰより後退したキャップ層３７、安定層３８、第１窒化膜５１１、およびレジストにより形成される袋状の部分にフッ素ラジカルを滞留させることにより、ひさし部Ｅを裏側からプラズマエッチングし、これを除去する（図１３（Ａ））。
【０２３５】
ひさし部を除去する際ドライエッチングのプラズマにさらされる動作領域１００表面は安定なＩｎＧａＰ層３８で覆われているため、動作領域１００にダメージを与えずに、エッチングができる。また、ドライエッチングであるので、ひさし部Ｅのみ除去することができ、第１窒化膜５１１はオーバエッチングされることはない。
【０２３６】
その後、レジストＰＲをそのままに、プラズマのダメージを受けたＩｎＧａＰ層３８を更にエッチングしノンドープＡｌＧａＡｓ層である障壁層３６を露出させる（図１３（Ｂ））。
【０２３７】
第５工程（図１４）：動作領域の電子供給層に連続するノンドープ層の一の表面に第１ゲート電極を蒸着する工程。
【０２３８】
次に、全面にゲート金属層１２０ａを蒸着する。ゲート金属層１２０ａは、例えばＰｔ／Ｍｏであり、蒸着膜厚は、Ｐｔが４５Å、Ｍｏが５０Åである（図１４（Ａ））。
【０２３９】
その後、リフトオフし、動作領域の電子供給層に連続する清浄な障壁層３６表面に第１ゲート電極１２７を蒸着する（図１４（Ｂ））。
【０２４０】
次に、図１５および図１６のごとく、Ｅ型ＨＥＭＴを構成する第２ゲート電極を形成するため、再び第４工程を行う。すなわち、第２ゲート電極形成領域となる第１ソース電極および第１ドレイン電極間の第１絶縁膜の一部を除去して開口部ＯＰを形成する。この開口部ＯＰの開口幅がゲート長となる（図１５（Ａ））。
【０２４１】
その後、ゲートのリセスエッチングを行う。すなわち第１窒化膜５１１の開口部ＯＰに露出したキャップ層３７を更にウェットエッチングにより除去する。開口部ＯＰには安定層であるＩｎＧａＰ層３８が露出する。
【０２４２】
また、キャップ層３７は耐圧を確保するため、開口部ＯＰより大きい所定の寸法にサイドエッチングされる。所定の寸法とは、例えば後に形成されるゲート電極から０．３μｍの距離である。このときキャップ層のＧａＡｓ層とその下の安定層のＩｎＧａＰ層とは選択エッチングされるため、サイドエッチングの際ＩｎＧａＰ層がエッチングされることは無い。キャップ層３７のエッチングにより動作領域１００のキャップ層３７が分離され、第１ソース電極１１５にコンタクトするソース領域３７ｓ、および第１ドレイン電極１１６にコンタクトするドレイン領域３７ｄとなる。また、キャップ層３７のサイドエッチングにより、キャップ層３７の端部から張り出した開口部ＯＰ付近の第１窒化膜５１１は、ひさし部Ｅとなる（図１５（Ｂ））。
【０２４３】
更に、キャップ層３７から張り出した第１窒化膜５１１のひさし部Ｅを、第４工程と同様に裏側からプラズマエッチングにより除去する（図１６（Ａ））。
【０２４４】
その後、レジストＰＲをそのままに、プラズマのダメージを受けたＩｎＧａＰ層３８をエッチングし、第２ゲート電極形成領域のノンドープの障壁層３６を露出させる（図１６（Ｂ））。
【０２４５】
第４工程と同様に、ひさし部を除去する際ドライエッチングのプラズマにさらされる動作領域１００表面はＩｎＧａＰ層３８で覆われているため、動作領域１００にダメージを与えずに、エッチングができ、またドライエッチングであるため第１窒化膜５１１はオーバエッチングされることはない。
【０２４６】
第６工程（図１７）：一の表面と同一平面上のノンドープ層の他の表面に第１ゲート電極と異なる蒸着膜厚で第２ゲート電極を蒸着する工程。
【０２４７】
次に、全面にゲート金属層１２０ｂを蒸着する。ゲート金属層１２０ｂは、例えばＰｔ／Ｍｏであり、蒸着膜厚は、Ｐｔが９５Å、Ｍｏが５０Åである（図１７（Ａ））。
【０２４８】
その後、リフトオフし、第１ゲート電極１２７と同一平面上の、電子供給層３３に連続する清浄な障壁層３６表面に第２ゲート電極１２８を蒸着する（図１７（Ｂ））。
【０２４９】
第７工程（図１８）：第１ゲート電極および第２ゲート電極の最下層金属の一部を熱処理により動作領域表面に埋め込む工程。
【０２５０】
第１ゲート電極１２７および第２ゲート電極１２８の最下層金属のＰｔを埋め込む熱処理を施す。これにより、第１ゲート電極１２７のＰｔは障壁層３６とショットキー接合を保ったまま一部が障壁層３６内に埋め込まれ、埋め込み部１２７ｂが形成される。同時に第２ゲート電極１２８のＰｔは障壁層３６とショットキー接合を保ったまま一部が障壁層３６内に埋め込まれ、埋め込み部１２８ｂが形成される。
【０２５１】
ここで、既述の如くＰｔの蒸着膜厚が約１１０Å以下の場合、埋め込み部の深さは常に蒸着膜厚の２．４倍となり、リニアな関係を保つ。従って、本工程によって第１ゲート電極１２７の埋め込まれたＰｔ（埋め込み部１２７ｂ）深さは１０８Åとなり、第２ゲート電極１２８の埋め込まれたＰｔ（埋め込み部１２８ｂ）深さは２３０Åとなる。そして埋め込まれたＰｔの底部は共に障壁層３６内に位置する。
【０２５２】
尚、第５工程（図１４（Ｂ））において、第１ゲート電極１２７は蒸着時の熱で最下層のＰｔはわずかながら動作領域１００（障壁層３６）表面に埋め込まれるので、その後のプロセスで第１ゲート電極１２７が剥離することはない。従って、本工程でＰｔを埋め込む熱処理を行い、第１ゲート電極１２７および第２ゲート電極１２８の最下層のＰｔを同時に埋め込めばよい。
【０２５３】
またゲート金属層１２０としてＰｔの上にはＭｏなどＰｔ埋め込み熱処理においてＧａＡｓと反応しない金属を、Ｐｔに引き続き連続して蒸着することが望ましい。ゲート電極をＰｔのみで形成すると、Ｐｔ蒸着後、Ｐｔ埋め込み熱処理までの間にＰｔ表面に異物が付着した場合、その異物までＰｔ埋め込み熱処理反応に関与することになり、ＨＥＭＴの特性が劣化する。従って熱によりＧａＡｓと反応しないＭｏでＰｔの上を覆うことによりＭｏ上に同様の異物が付着したとしても、Ｍｏがバリアとなりその異物がＰｔ埋め込み熱処理反応に関与することは無い。
【０２５４】
またウエハ完成後においても実装時に半田付けの熱が加わることなどが有る。この場合、ゲート電極をＰｔのみで形成するとＰｔの上に異物が付着している場合、その異物が半田付けの熱などによってＧａＡｓと反応しＨＥＭＴの特性が劣化する場合がある。その際にもＭｏでＰｔの上を覆うことによりＭｏ上に異物があってもＭｏがバリアとなりその異物が半田付けの熱などによってＧａＡｓと反応することは無い。Ｍｏの厚みはあまり厚くするとＰｔとの間でストレスが発生するため、最大でもＰｔの厚みと同程度とすることが望ましい。Ｐｔ厚みはＤ型ＨＥＭＴが４５Å、Ｅ型ＨＥＭＴが９５ÅであるためＭｏは両方とも５０Å程度とする。
【０２５５】
スイッチＭＭＩＣの場合、ゲート電極から制御端子までの間に１０ＫΩ程度以上の抵抗が挿入されるため、ゲート電極自体の抵抗値は高くても問題なく、Ｐｔ／Ｍｏというゲート金属層の構造が最適である。
【０２５６】
また熱によりＧａＡｓと反応しない金属としてＭｏの替わりにＷも考えられるが、Ｗは融点が高いため一般にはスパッタで形成しており蒸着では形成できない。従ってＰｔの蒸着と連続してＷは形成できず、またスパッタの場合高熱が発生するためレジストが耐えられずリフトオフによる形成も不可能である。
【０２５７】
第８工程（図１９）：ゲート電極を覆う第２絶縁膜を形成する工程。
【０２５８】
全面にパッシベーション膜となる第２窒化膜５１２をデポジションする。第１ゲート電極１２７および第２ゲート電極１２８と、その周辺に露出した障壁層３６および安定層３８、キャップ層３７の側面は、第２窒化膜５１２により被覆される。このとき、第１窒化膜５１１はほぼ均一な厚みで、第１ソース電極１１５（第１ドレイン電極１１６）とその端部周辺のキャップ層３７を覆っている。従って、第１窒化膜５１１上層に形成する第２窒化膜５１２も、成膜の密度が均一となり、これらをまんべんなく被覆することができる。従って、ウェハ完成後においても水分または薬剤などの滲入を防ぎ、ガルバニック効果を防止できる（図１９（Ａ））。また、第２窒化膜５１２も、最終構造（図４）で、各電極周囲を被覆する窒化膜５１を構成する。
【０２５９】
その後、新たなレジスト（不図示）を設けてコンタクトホール形成のためのマスクを形成し、第１ソース電極１１５、第１ドレイン電極１１６上の第１窒化膜５１１、第２窒化膜５１２をエッチングする。これにより、第１ソース電極１１５、第２ドレイン電極１１６（および他の所定の領域）上にコンタクトホールＣＨが形成され、その深さは、第１窒化膜５１１および第２窒化膜５１２の合計膜厚Ｔ３となる（図１９（Ｂ））。
【０２６０】
第９工程（図２０）：第１絶縁膜および第２絶縁膜に設けたコンタクトホールを介して第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程。
【０２６１】
新たなレジスト（不図示）を設けてマスクを形成し、パッド金属層（Ｔｉ／Ｐｔ／Ａｕ）１３０を蒸着、リフトオフする。これにより、第１ソース電極１１５および第１ドレイン電極１１６にそれぞれコンタクトする第２ソース電極１３５および第２ドレイン電極１３６が形成される。これにより、第１ゲート電極１２７両側の第１ソース電極１１５、第２ソース電極１３５および第１ドレイン電極１１６、第２ドレイン電極１３６によりＤ型ＨＥＭＴ１５０が構成される。また第２ゲート電極１２８両側の第１ソース電極１１５、第２ソース電極１３５および第１ドレイン電極１１６、第２ドレイン電極１３６によりＥ型ＨＥＭＴ１６０が構成される。（図２０（Ａ））。
【０２６２】
更に、全面にジャケット膜となる第３窒化膜５１３を形成する。第３窒化膜は、第２窒化膜５１２および、第２ソース電極１３５と第２ドレイン電極１３６上を被覆する。
【０２６３】
また、第３窒化膜５１３は、窒化膜５１を構成する。従って、第１ゲート電極１２７および第２ゲート電極１２８上の窒化膜５１の膜厚Ｔ１と、第１ソース電極１１５（第１ドレイン電極１１６）上のコンタクトホールＣＨ周囲の窒化膜５１の膜厚Ｔ３と、第２ソース電極１３５（第２ドレイン電極１３６）上の窒化膜５１の膜厚Ｔ２には、以下の関係が成り立つ（図２０（Ｂ））。
【０２６４】
Ｔ３−（Ｔ１−Ｔ２）＞０
すなわちＴ３−（Ｔ１−Ｔ２）とは第１窒化膜５１１の厚みであり、この不等式は第１窒化膜５１１がコンタクトホールＣＨの部分まで達していることを示す。
【０２６５】
尚、図示は省くがボンディングパッド部分のジャケット窒化膜にはワイヤボンド用の開口が設けられる。
【０２６６】
尚、Ｄ型ＨＥＭＴ１５０の第１ゲート電極１２７と、Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８の形成工程（第４工程から第６工程）は、何れを先に行ってもよい。
【０２６７】
図２１から図２４を参照して、第２の実施形態の製造方法を説明する。第２の実施形態は、図７に示す構造の製造方法であり、図２１から図２３に図７（Ａ）の場合の製造方法を示し、図２４に図７（Ｂ）の場合の製造方法を示す。
【０２６８】
尚、第２の実施形態の製造方法は、安定層３８がノンドープＩｎＧａＰ層３８であり、ゲート電極は安定層の上に蒸着する以外は、第１の実施形態と同様であるので、重複箇所についての説明は省略する。
【０２６９】
第２の実施形態（図７（Ａ））では、安定層３８となるノンドープＩｎＧａＰ層３８は、８０Åの膜厚であり、その下層の障壁層３６は、１７０Åの膜厚である。また、キャップ層３７は、１０００Åである。電子供給層３３の不純物濃度は、例えば２．６×１０１８ｃｍ−３である。
【０２７０】
図２１（Ａ）は第４工程の断面図を示す。第１の実施形態と同様に第３工程まで行った後、第１の実施形態と同様の第４工程において開口部ＯＰを形成する。キャップ層３７から張り出した第１窒化膜５１１のひさし部Ｅ（図１２（Ｂ）参照）は表面にレジストが密着しているため、裏側からプラズマエッチングにより除去する。プラズマに晒される動作領域１００表面は安定なＩｎＧａＰ層３８で覆われているため、動作領域１００にダメージを与えずに、エッチングができる。また、ドライエッチングであるので、ひさし部Ｅのみ除去することができ、第１窒化膜５１１はオーバエッチングされることはない。そしてこの状態で安定層であるノンドープＩｎＧａＰ層３８が露出する（図２１（Ａ））。
【０２７１】
その後、第５工程を行う。すなわち、レジストＰＲをそのままに、全面にゲート金属層１２０ａを蒸着する。ゲート金属層１２０ａは、例えばＰｔ／Ｍｏであり、蒸着膜厚は、Ｐｔが４５Å、Ｍｏが５０Åである（図２１（Ｂ））。
【０２７２】
その後、リフトオフし、動作領域の電子供給層に連続するノンドープＩｎＧａＰ層（安定層）３８表面に第１ゲート電極１２７を蒸着する（図２１（Ｃ））。
【０２７３】
更に、再び第４工程によって第２ゲート電極の形成領域の第１窒化膜５１１の一部を除去して開口部ＯＰを形成し、キャップ層３７を除去する。第１窒化膜５１１のひさし部を除去してノンドープＩｎＧａＰ層３８を露出する（図２２（Ａ））。
【０２７４】
その後、第６工程により、第１ゲート電極と異なる蒸着膜厚のゲート金属層１２０ｂを蒸着する。ゲート金属層１２０ｂは、例えばＰｔ／Ｍｏであり、蒸着膜厚は、Ｐｔが９５Å、Ｍｏが５０Åである（図２２（Ｂ））。その後、リフトオフし、第１ゲート電極１２７と同一平面上の、電子供給層３３に連続するノンドープ層である安定層３８表面に第２ゲート電極１２８を蒸着する。
【０２７５】
そして、図２３の如く、第７工程により第１ゲート電極１２７および第２ゲート電極１２８の最下層金属のＰｔを埋め込む熱処理を施す。これにより、Ｐｔはショットキー接合を保ったまま一部が動作領域１００表面に埋め込まれる。
【０２７６】
第１ゲート電極１２７の埋め込み部１２７ｂの深さは１０８Åとなり、第２ゲート電極１２８の埋め込み部１２８ｂの深さは２３０Åとなる。そして埋め込み部の底部は共に安定層３８を貫通して障壁層３６に達する。
【０２７７】
第２の実施形態は、第１の実施形態と比較して、安定層３８のエッチングを省くことができるが、ノンドープＩｎＧａＰ層３８の上部は、ひさし部Ｅ除去の際に多少のプラズマダメージを受けていることが考えられる。またノンドープＩｎＧａＰ層３８上部はキャップ層（ｎ＋ＧａＡｓ）３７との界面となるためＩｎＧａＰ／ＧａＡｓ遷移層としてＡｓが含まれている。しかし、第１ゲート電極１２７および第２ゲート電極１２８のＰｔの一部を埋め込み、実質的にゲート電極として動作するＰｔの底部の位置をＩｎＧａＰ層表面より下げるため、これらの影響が電気的特性に及ぶことはない。尚、以降の工程は、第１の実施形態と同様である。
【０２７８】
図２４は図７（Ｂ）の場合の製造方法である。第２の実施形態の図７（Ｂ）では、安定層３８となるノンドープＩｎＧａＰ層３８は、１７０Åの膜厚であり、その下層の障壁層３６は、８０Åの膜厚である。また、キャップ層３７は、１０００Åである。
【０２７９】
第１の実施形態と同様の第４工程まで終了した状態で、キャップ層３７の一部をエッチングしノンドープＩｎＧａＰ層（安定層）３８を露出する。
【０２８０】
そして第５工程において、上記の図２１（Ｂ）の場合と同様に、安定層３８上にゲート金属層１２０ａ（例えばＰｔ／Ｍｏ）を蒸着し、安定層３８表面に第１ゲート電極１２７を蒸着する。蒸着膜厚は、Ｐｔが４５Å、Ｍｏが５０Åである（図２４（Ａ）））。
【０２８１】
更に第６工程（図２２参照）により安定層３８上にゲート金属層１２０ｂ（例えばＰｔ／Ｍｏ）を蒸着し、第１ゲート電極１２７と同一平面となる安定層３８表面に第２ゲート電極１２７を蒸着する。蒸着膜厚は、Ｐｔが９５Å、Ｍｏが５０Åである（図２４（Ｂ））。
【０２８２】
そして、第７工程により、熱処理を施して第１ゲート電極１２７、第２ゲート電極１２８のＰｔの一部をショットキー接合を保ったまま動作領域１００表面に埋め込む。
【０２８３】
第１ゲート電極１２７の埋め込み部１２７ｂの深さは１０８Åとなり、Ｐｔの底部は安定層３８内に位置する。また、第２ゲート電極１２８の埋め込み部１２８ｂの深さは２３０Åとなる。Ｐｔの底部は安定層３８を貫通して障壁層３６に達する（図２４（Ｃ））。これ以外の工程は、第１の実施形態と同様である。
【０２８４】
図２５を参照して、本発明の第３の実施形態の製造方法を説明する。第３の実施形態は、図８に示す構造の製造方法である。
【０２８５】
尚、第３の実施形態の製造方法は、障壁層３６を含まない基板構造であり、ゲート電極部分が異なる以外は、第１の実施形態と同様であるので、重複箇所についての説明は省略する。
【０２８６】
第３の実施形態では、半絶縁性ＧａＡｓ基板３１上に、ノンドープのバッファ層３２、電子供給層３３、チャネル（電子走行）層３５、安定層３８、キャップ層３７を積層したものである。チャネル層３５の上下には電子供給層３３が配置され、さらにチャネル層３５と電子供給層３３間にはスペーサ層３４が配置される。
【０２８７】
電子供給層３３の不純物濃度は、例えば２．６×１０１８ｃｍ−３である。また安定層３８となるノンドープＩｎＧａＰ層３８は、２５０Åの膜厚であり、キャップ層３７は、１０００Åである。また、前述の如く、安定層３８下層に障壁層３６が配置されない。つまり、安定層３８は、キャップ層３７および電子供給層３３と格子整合する。
【０２８８】
第１の実施形態と同様の第４工程まで終了した状態で、キャップ層３７の一部がエッチングされノンドープＩｎＧａＰ層（安定層）３８が露出する。
【０２８９】
そして第５工程において、上記の図２１（Ｂ）の場合と同様に、安定層３８上にゲート金属層１２０ａ（例えばＰｔ／Ｍｏ）を蒸着し、電子供給層３３に連続する安定層３８表面に第１ゲート電極１２７を蒸着する。蒸着膜厚は、Ｐｔが４５Å、Ｍｏが５０Åである（図２５（Ａ）））。
【０２９０】
更に第６工程（図２２参照）安定層３８上にゲート金属層１２０ｂ（例えばＰｔ／Ｍｏ）を蒸着し、第１ゲート電極１２７と同一平面となる安定層３８表面に第２ゲート電極１２７を蒸着する。蒸着膜厚は、Ｐｔが９５Å、Ｍｏが５０Åである（図２５（Ｂ））。
【０２９１】
そして、第７工程により、熱処理を施して第１ゲート電極１２７、第２ゲート電極１２８のＰｔの一部をショットキー接合を保ったまま動作領域１００表面に埋め込む。
【０２９２】
第１ゲート電極１２７の埋め込み部１２７ｂの深さは１０８Åとなり、第２ゲート電極１２８の埋め込み部の深さは２３０Åとなる。埋め込み部の底部は共に安定層３８内に位置する（図２５（Ｃ））。これ以外の工程は、第１の実施形態と同様である。
【０２９３】
第３の実施形態は、第１の実施形態と比較して、安定層３８のエッチングを省くことができるが、ノンドープＩｎＧａＰ層３８の上部は、ひさし部Ｅ除去の際に多少のプラズマダメージを受けていることが考えられる。またノンドープＩｎＧａＰ層３８上部はキャップ層（ｎ＋ＧａＡｓ）３７との界面となるためＩｎＧａＰ／ＧａＡｓ遷移層としてＡｓが含まれている。しかし、第１ゲート電極１２７および第２ゲート電極１２８のＰｔの一部を埋め込み、実質的にゲート電極として動作するＰｔの底部の位置をＩｎＧａＰ層表面より下げるため、これらの影響が電気的特性に及ぶことはない。
【図面の簡単な説明】
【０２９４】
【図１】本発明を説明するための（Ａ）回路概要図、（Ｂ）回路概要図、（Ｃ）回路記号である。
【図２】本発明を説明するための（Ａ）等価回路図、（Ｂ）ブロックダイアグラムである。
【図３】本発明を説明するための（Ａ）等価回路図、（Ｂ）ブロックダイアグラムである。
【図４】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図５】本発明を説明するための特性図である。
【図６】本発明を説明するための特性図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための断面図である。
【図９】本発明の製造方法を説明するための断面図である。
【図１０】本発明の製造方法を説明するための断面図である。
【図１１】本発明の製造方法を説明するための断面図である。
【図１２】本発明の製造方法を説明するための断面図である。
【図１３】本発明の製造方法を説明するための断面図である。
【図１４】本発明の製造方法を説明するための断面図である。
【図１５】本発明の製造方法を説明するための断面図である。
【図１６】本発明の製造方法を説明するための断面図である。
【図１７】本発明の製造方法を説明するための断面図である。
【図１８】本発明の製造方法を説明するための断面図である。
【図１９】本発明の製造方法を説明するための断面図である。
【図２０】本発明の製造方法を説明するための断面図である。
【図２１】本発明の製造方法を説明するための断面図である。
【図２２】本発明の製造方法を説明するための断面図である。
【図２３】本発明の製造方法を説明するための断面図である。
【図２４】本発明の製造方法を説明するための断面図である。
【図２５】本発明の製造方法を説明するための断面図である。
【図２６】従来技術を説明するための断面図である。
【図２７】従来技術の製造方法を説明するための断面図である。
【図２８】従来技術の製造方法を説明するための断面図である。
【図２９】従来技術の製造方法を説明するための断面図である。
【図３０】従来技術の製造方法を説明するための断面図である。
【図３１】従来技術の製造方法を説明するための断面図である。
【図３２】従来技術の製造方法を説明するための断面図である。
【図３３】従来技術を説明するための断面図である。
【符号の説明】
【０２９５】
３１      ＧａＡｓ基板
３２      バッファ層
３３      電子供給層
３４      スペーサ層
３５      チャネル層
３６      障壁層
３７      キャップ層
３８      安定層
３７ｓ    ソース領域
３７ｄ    ドレイン領域
６０      絶縁化層
５０      初期窒化膜
５１    窒化膜
５１１    第１窒化膜
５１２    第２窒化膜
５１３    第３窒化膜
１００    動作領域
１１０    オーミック金属層
１１５、１３５      ソース電極
１１６、１３６      ドレイン電極
１２０、１２０ａ、１２０ｂ      ゲート金属層
１２７      第１ゲート電極
１２７ｂ    埋め込み部
１２８      第２ゲート電極
１２８ｂ      埋め込み部
１３０      パッド金属層
１５０      Ｄ型ＨＥＭＴ
１６０      Ｅ型ＨＥＭＴ
２３１      ＧａＡｓ基板
２３２      バッファ層
２３３      電子供給層
２３４      スペーサ層
２３５      チャネル層
２３６      障壁層
２３７      キャップ層
２３７ｓ    ソース領域
２３７ｄ    ドレイン領域
２６０      絶縁化層
２５１      窒化膜
２５１１    第１窒化膜
２５１２    第２窒化膜
２５１３    第３窒化膜
３００    動作領域
３１０      オーミック金属層
３１５、３３５      ソース電極
３１６、３３６      ドレイン電極
３２０      ゲート金属層
３２７      第１ゲート電極
３２８      第２ゲート電極
３３０      パッド金属層
５５０      Ｄ型ＨＥＭＴ
５６０      Ｅ型ＭＥＭＴ
Ｅ        ひさし部
ＯＰ      開口部
ＣＨ      コンタクトホール
ＰＲ      レジスト
ＩＮ        共通入力端子
Ｉ          入力端子
Ｃｔｌ、Ｃｔｌ１、Ｃｔｌ２  制御端子
Ｏ、ＯＵＴ１、ＯＵＴ２    出力端子
【図１】
2006165022.tif 000003
【図２】
2006165022.tif 000004
【図３】
2006165022.tif 000005
【図４】
2006165022.tif 000006
【図５】
2006165022.tif 000007
【図６】
2006165022.tif 000008
【図７】
2006165022.tif 000009
【図８】
2006165022.tif 000010
【図９】
2006165022.tif 000011
【図１０】
2006165022.tif 000012
【図１１】
2006165022.tif 000013
【図１２】
2006165022.tif 000014
【図１３】
2006165022.tif 000015
【図１４】
2006165022.tif 000016
【図１５】
2006165022.tif 000017
【図１６】
2006165022.tif 000018
【図１７】
2006165022.tif 000019
【図１８】
2006165022.tif 000020
【図１９】
2006165022.tif 000021
【図２０】
2006165022.tif 000022
【図２１】
2006165022.tif 000023
【図２２】
2006165022.tif 000024
【図２３】
2006165022.tif 000025
【図２４】
2006165022.tif 000026
【図２５】
2006165022.tif 000027
【図２６】
2006165022.tif 000028
【図２７】
2006165022.tif 000029
【図２８】
2006165022.tif 000030
【図２９】
2006165022.tif 000031
【図３０】
2006165022.tif 000032
【図３１】
2006165022.tif 000033
【図３２】
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【図３３】
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