(57)【要約】【課題】内蔵の不揮発性メモリに対し外部からトリミング用の電圧を供給することが可能な構成において、簡易で、かつ、確実にトリミングデータの保護を図る。【解決手段】機能回路ブロック２のトリミング時にトリミングデータが格納される不揮発性メモリ３と、トリミングデータの格納時に不揮発性メモリ３に外部より電圧を印加するためのトリミング用外部リード端子１０Ａと、不揮発性メモリ３へのトリミングデータの格納が終了したことを検出するエンド検出手段７と、トリミング用外部リード端子１０Ａと内部の基準電位の供給線との間に接続され、エンド検出手段７によりトリミングデータの格納終了が検出されるとオフからオンに変化するスイッチＳＷとを有する。【選択図】図１
2006040476.tif 000002
【特許請求の範囲】
【請求項１】
機能回路ブロックのトリミング時にトリミングデータが格納される不揮発性メモリと、
トリミングデータの格納時に前記不揮発性メモリに外部より電圧を印加するためのトリミング用外部リード端子と、
前記不揮発性メモリへのトリミングデータの格納が終了したことを検出するエンド検出手段と、
前記トリミング用外部リード端子と内部の基準電位の供給線との間に接続され、前記エンド検出手段によりトリミングデータの格納終了が検出されるとオフからオンに変化するスイッチと、
を有する半導体集積回路。
【請求項２】
前記エンド検出手段は、
不揮発性半導体メモリのメモリセルアレイ内に設けられ、トリミングデータの格納終了に応じてエンドビットを記憶する不揮発性メモリ素子と、
前記エンドビットを読み出し、当該エンドビットが格納終了を示すときは前記スイッチをオンするための検出信号を出力するエンドビットモニタ手段と、
前記検出信号を入力し、前記スイッチをオフからオンに変化させるスイッチ制御手段と
を含む請求項１に記載の半導体集積回路。
【請求項３】
特性をトリミングする必要がある機能回路チップと、当該機能回路チップのトリミング時のトリミングデータが格納される不揮発性メモリとを同一のパッケージ内に収容している半導体集積回路であって、
トリミングデータの格納時に前記不揮発性メモリに外部より電圧を印加するためのトリミング用外部リード端子を備え、
前記不揮発性メモリは、
トリミングデータの格納が終了したことを検出するエンド検出手段と、
前記トリミング用外部リード端子と内部の基準電位の供給線との間に接続され、前記エンド検出手段によりトリミングデータの格納終了が検出されるとオフからオンに変化するスイッチと
を含む半導体集積回路。
【請求項４】
機能回路ブロックのトリミング方法であって、
機能回路ブロックの特性を測定しトリミングデータを求めるトリミングステップと、
機能回路ブロックと同一のパッケージに内蔵されている不揮発性メモリに対し、トリミング用外部リード端子を介して、電圧を印加することによって前記トリミングデータを格納するデータ格納ステップと、
トリミングデータの格納をモニタし、データ格納の終了が検出されたときは、前記トリミング用外部リード端子を基準電位に固定し、不揮発性メモリに対するデータの書き込みを防止するエンド検出処理のステップと
を含むトリミング方法。
【請求項５】
前記データ格納ステップで、不揮発性半導体メモリのメモリセルアレイ内に設けられている特定の不揮発性メモリ素子に、トリミングデータの格納終了に応じてエンドビットを記憶し、
前記データ格納の終了検出は前記エンドビットを読み出すことにより行う
請求項４に記載のトリミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部回路の特性の調整（トリミング）用データを、外部リード端子を介する電圧の供給により内蔵の不揮発性メモリに格納する半導体集積回路、および、機能回路ブロックのトリミング方法に関する。
【背景技術】
【０００２】
電源電圧の低下にともなう基準電圧の電位変動の回路特性に及ぼす影響の増大、あるいは、プロセス変動要因を回路特性調整で吸収するなどの目的で、出来上がった半導体集積回路の機能回路ブロックを測定し、その特性を調整するトリミング技術が重要性を増している。
トリミングは、機能回路ブロックの特性を測定し、その測定結果に応じて、抵抗素子などからなるトリミング素子のアレイを任意の抵抗値に設定する際に、その抵抗素子を選択するための情報（以下、トリミングデータ）を確定する作業である。確定したトリミングデータに応じてトリミング素子のアレイの回路構成を変化させると、それによって当該機能回路ブロックの特性が変化する。
【０００３】
従来はフューズ素子によりトリミングを行っていたが、近年では、トリミングデータを半導体集積回路内部の不揮発性メモリに電子データとして予め格納し、これを読み出して内部回路の特性調整に用いる技術が知られている（たとえば、特許文献１，２参照）。
【０００４】
不揮発性メモリのデータ格納動作には、それ以外では用いられないような高い電圧、たとえばゲート印加電圧が必要であり、そのためだけにチャージポンプ回路などの昇圧回路を具備するとコスト増となる。したがって、外部から不揮発性メモリにゲート電圧等を供給する構成がとられることがある。
この場合、トリミングデータを外部から書き換えることが可能となる。トリミング機能付き集積回路において、トリミングデータは回路特性を決める重要な情報であり、これが書き換えられることを有効に防止する必要がある。
【０００５】
この点に関し、上述した特許文献１では、トリミング用の端子を外部リードに接続しないことによって、半導体集積回路のチップをパッケージ収容後は外部から不揮発性メモリにアクセスすることを不可能としている。
また、特許文献２では、テスタ側から入力されるプロテクト解除信号がオフのときは外部から半導体集積回路へのアクセスを禁止し、テスタを用いたトリミングデータの格納時は、このプロテクト解除信号をオンさせている。
【特許文献１】再公表特許０１−０９３２７５号公報
【特許文献２】特開２００１−３５７６８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の技術では、半導体集積回路のチップをパッケージに収容後は、内蔵の不揮発性半導体メモリに外部からのアクセスが不可能となることからトリミングデータの格納ができない。トリミングデータの不揮発性メモリへの格納は、ウエハの検査工程での特性測定結果を反映させてウエハ製造の最終工程で行ってもよいが、特性調整の精度を上げるためには、ウエハから切り出したチップをパッケージに収容した組立て状態でのトリミングが望ましい。その意味で、パッケージ組み立て品のトリミングデータ格納を不可能とする上記特許文献１に記載の方法は望ましくない。
【０００７】
また、特許文献２に記載の技術では、プロテクト解除信号をオンからオフに切り替えることでトリミングデータの保護が可能である。ところが、特許文献２に記載の技術では、その保護方法にテスタ側が対応している必要があり、汎用のテスタを用いることができない。また、プロテクト解除信号が解読されると、プロテクト解除信号と同じ信号を偽造して外部から与え、その間に不揮発性メモリにアクセスしてトリミングデータを書き換えることも可能であり、これでは保護の万全が図れない。
【０００８】
本発明が解決しようとする課題は、内蔵の不揮発性メモリに対し外部からトリミング用の電圧を供給することが可能な構成において、簡易で、かつ、確実にトリミングデータの保護を図ることである。
【課題を解決するための手段】
【０００９】
本発明にかかる半導体集積回路は、機能回路ブロックのトリミング時にトリミングデータが格納される不揮発性メモリと、トリミングデータの格納時に前記不揮発性メモリに外部より電圧を印加するためのトリミング用外部リード端子と、前記不揮発性メモリへのトリミングデータの格納が終了したことを検出するエンド検出手段と、前記トリミング用外部リード端子と内部の基準電位の供給線との間に接続され、前記エンド検出手段によりトリミングデータの格納終了が検出されるとオフからオンに変化するスイッチとを有する。
このエンド検出手段は、好適に、不揮発性半導体メモリのメモリセルアレイ内に設けられ、トリミングデータの格納終了に応じてエンドビットを記憶する不揮発性メモリ素子と、前記エンドビットを読み出し、当該エンドビットが格納終了を示すときは前記スイッチをオンするための検出信号を出力するエンドビットモニタ手段と、前記検出信号を入力し、前記スイッチをオフからオンに変化させるスイッチ制御手段とを含む。
【００１０】
本発明にかかる他の半導体集積回路は、特性をトリミングする必要がある機能回路チップと、当該機能回路チップのトリミング時のトリミングデータが格納される不揮発性メモリとを同一のパッケージ内に収容している半導体集積回路であって、トリミングデータの格納時に前記不揮発性メモリに外部より電圧を印加するためのトリミング用外部リード端子を備え、前記不揮発性メモリは、前記不揮発性メモリへのトリミングデータの格納が終了したことを検出するエンド検出手段と、前記トリミング用外部リード端子と内部の基準電位の供給線との間に接続され、前記エンド検出手段によりトリミングデータの格納終了が検出されるとオフからオンに変化するスイッチとを含む。
【００１１】
本発明にかかる機能回路ブロックのトリミング方法は、機能回路ブロックの特性を測定しトリミングデータを求めるトリミングステップと、機能回路ブロックと同一のパッケージに内蔵されている不揮発性メモリに対し、トリミング用外部リード端子を介して、電圧を印加することによって前記トリミングデータを格納するデータ格納ステップと、トリミングデータの格納をモニタし、データ格納の終了が検出されたときは、前記トリミング用外部リード端子を基準電位に固定し、不揮発性メモリに対するデータの書き込みを防止するエンド検出処理のステップとを含む。
好適に、上記データ格納ステップで、不揮発性半導体メモリのメモリセルアレイ内に設けられている特定の不揮発性メモリ素子に、トリミングデータの格納終了に応じてエンドビットを記憶し、前記データ格納の終了検出は前記エンドビットを読み出すことにより行う。
【００１２】
本発明の構成によれば、不揮発性メモリへのトリミングデータの格納が終了したことを検出するエンド検出後は、トリミング用外部リード端子に電圧を印加して不揮発性メモリの記憶内容を書き換えようとしても、その電圧が基準電位に強制的に下げられることから、書き換えが無効化される。トリミングデータの格納終了を検出する手段、たとえばエンドビットを不揮発性メモリ素子から構成すると、電源を落とした後もトリミング終了情報、すなわちエンドビットの情報が保持される。
【発明の効果】
【００１３】
本発明の半導体集積回路およびトリミング方法によれば、内蔵の不揮発性メモリに対し外部からトリミング用の電圧を供給することが可能な構成において、簡易で、かつ、確実にトリミングデータの保護を図ることができる。
【発明を実施するための最良の形態】
【００１４】
図１に、本発明の実施の形態にかかる半導体集積回路の構成例を示す。
この半導体集積回路１は、半導体チップがパッケージに収容されているものであり、半導体チップは単数でも複数でもよい。半導体チップを複数とする場合は、ウエアプロセスの共通性が高いブロックを同一チップに集積化することが望ましい。一例としては、全体の回路を、不揮発性メモリのチップと、トリミングの対象である機能回路ブロックを含むチップとに分けて集積化することができる。以下の説明では、半導体チップは単数で、不揮発性メモリと機能回路ブロックが同一チップに集積化されていることを前提とする。
【００１５】
図解した構成の半導体集積回路１は、機能回路ブロック２、機能回路ブロック２の一部であり、その特性を調整するためにトリミング素子をアレイ状に配置してなるトリミング素子アレイ２Ａを有する。半導体集積回路１は、トリミング素子アレイ２Ａの、どのトリミング素子を選択するかを決定するトリミングデータを格納する不揮発性メモリ３と、その周辺回路とを有する。
【００１６】
不揮発性メモリ３は不揮発性メモリ素子をマトリクス状に配置した構成を有するが、そのメモリ素子構造は任意である。不揮発性メモリ素子としては、ＦＧ(Floating Gate)型メモリ素子、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor)型メモリ素子、さらには、強誘電体メモリ素子などが採用できる。
図示例では、ＭＯＮＯＳ型メモリ素子３Ａにより不揮発性メモリ３を構成している。ＭＯＮＯＳ型メモリ素子３Ａは、チャネルが形成される不純物拡散層としての半導体領域上に、酸化膜、窒化膜、酸化膜からなるＯＮＯ膜と、ゲート電極とが積層されており、ＯＮＯ膜内の電荷トラップに、たとえばチャネルからマイノリティキャリアを注入することによりデータ記憶が可能である。マトリクス状に配置されたＭＯＮＯＳ型メモリ素子３Ａは、ワード線ＷＬにより同一行のメモリ素子のゲートが共通に結合され、ソース線ＳＬにより同一列のメモリ素子のソースが共通に結合され、ビット線ＢＬにより同一列のメモリ素子のドレインが共通に結合されている。
【００１７】
周辺回路は、ワード線ＷＬへの電圧印加を制御するゲート制御回路（Ｇ．ＣＯＮＴ．）４、ソース線ＳＬへの電圧印加を制御するソース制御回路（Ｓ．ＣＯＮＴ．）５、および、ビット線ＢＬへの電圧印加を制御するドレイン制御回路（Ｄ．ＣＯＮＴ．）６を含む。
ゲート制御回路４は、複数接続されているワード線ＷＬのうち選択されたワード線ＷＬに所定のゲート電圧を印加する。同様に、ソース制御回路５は、複数接続されているソース線ＳＬのうち選択されたソース線に所定のソース電圧を印加し、ドレイン制御回路６は、複数接続されているビット線ＢＬのうち選択されたビット線ＢＬに所定のドレイン電圧を印加する。なお本例では、つぎに示す動作方法に従えば、ソース制御回路５により全てのソース線が選択され、所定の基準電圧、たとえば接地電圧が一括して印加される。
とくに図示しないが、これらの３つの制御回路４〜６にロウデコーダまたはカラムデコーダが接続されている。ロウデコーダは、入力されるアドレス信号をデコードし、ゲート制御回路４によりゲート電圧を印加すべきワード線ＷＬを選択する。カラムデコーダは、入力されるアドレス信号をデコードし、主に、ドレイン制御回路６によりドレイン電圧を印加すべきビット線ＢＬを選択し、読み出し時に全てのビット線ＢＬをフローティング状態にする。
【００１８】
つぎに、メモリの基本動作例を説明する。ここで、ドレイン制御回路６に書き込み回路と読み出し回路の機能を備える。
ある書き込み手法によれば、ワード線ＷＬとビット線ＢＬを任意に選択すると、その選択により特定される素子において、ソースを基準として各々適切な電圧がドレインとゲートに印加される。これにより、チャネルを走行するマイノリティキャリアが高いエネルギーを得てＯＮＯ膜に注入される。書き込み対象のメモリ素子が結合された複数のビット線ＢＬにおいて電圧を印加する、印加しないを選択することにより、電荷の注入と非注入の任意の組み合わせが可能であり、これにより同一行内に所定のバイナリウエイトのデータを書き込むことができる。この動作を、各行ごとに繰り返すと不揮発性メモリ３全体にデータを書き込むことができる。このような手順でトリミングデータを不揮発性メモリ３に書き込むことを、本明細書では「トリミングデータの格納」と称する。
【００１９】
データの読み出しは、上記キャリア注入を行ったメモリ素子、非注入のメモリ素子間で異なっている閾値電圧差を利用する。詳細には、読み出したいメモリ素子のゲートを、この閾値電圧差の間の電圧にバイアスし、ソースを基準にドレインに所定の電圧を印加する。このとき、キャリア注入、非注入の何れか一方のメモリ素子ではチャネル電流が流れ、他方のメモリ素子では流れないか、流れても無視できるほど電流が小さい。このチャネル電流の差が、フローティング状態のビット線ＢＬに流れることよって、その電位変動、すなわち電圧に変換される。この電圧の差を増幅すると、上記バイナリウエイトの書き込みデータを検出することができる。
【００２０】
書き込み方式によって、ゲート電圧とドレイン電圧の一方または双方が、電源電圧より高い電圧となる場合がある。本例では上記書き込み時にワード線ＷＬに印加する電圧を電源電圧より高くする必要がある。比較的大規模な汎用あるいはロジック混載の不揮発性メモリでは、周辺回路に電源電圧を昇圧して高電圧を生成するチャージポンプ回路を備えることが一般的である。これに対し本例の不揮発性メモリは、トリミングデータ格納用途に限定されているなどの理由によりチャージポンプ回路を内蔵していない。そのため、電源電圧より高い高電圧は、外部から供給する構成となっている。
具体的には、ゲート制御回路４にトリミング用外部リード端子１０Ａが接続され、このトリミング用外部リード端子１０Ａから供給された高電圧を、不図示のロウデコーダにより選択されたワード線ＷＬにゲート制御回路４を介して印加する。
【００２１】
このトリミング用外部リード端子１０Ａは、パッケージにチップを組み込む際に、チップのトリミング用パッド（不図示）に結線される。トリミング用パッド（不図示）はゲート制御回路４とチップ内で接続されており、以下、この接続配線を「トリミング線ＴＬ」という。
【００２２】
ところで、パッケージ組立て時の静電気や外部からのサージがトリミング線ＴＬ、ワード線ＷＬを伝わってメモリ素子３Ａのゲートに印加され、メモリ素子３Ａにおいて静電破壊の危険が増し、静電破壊までには到らなくともメモリ素子３Ａの記憶データが反転し、トリミングデータが失われることがある。また、ウエハプロセスにおける最終チェック工程などでトリミング用パッドに針立てを行うことがあるが、このときにもメモリ素子３Ａにおいて静電破壊やトリミングデータ喪失の危険が増す。
【００２３】
この危険を低減する目的で、任意の構成ではあるが、トリミング線ＴＬと接地電位の供給線との間、さらにはトリミング線ＴＬと電源電圧供給用の外部リード端子１０Ｂとの間に、保護ダイオード１１Ｌ，１１Ｈが接続されている。このうちロー側の保護ダイオード１１Ｌは、そのアノードが接地電位の供給線に接続され、そのカソードがトリミング線ＴＬに接続されている。これとは逆に、ハイ側の保護ダイオード１１Ｈは、そのアノードがトリミング線ＴＬに接続され、そのカソードが電源電圧供給用の外部リード端子１０Ｂに接続されている。
トリミング用外部リード端子１０Ａまたはチップのトリミング用パッドからトリミング線ＴＬに負のサージや静電気が印加されると、ロー側の保護ダイオード１１Ｌがオンすることから、負のサージや静電気がワード線ＷＬに伝わる前に接地電位からの電流により中和される。これとは逆に、電源電圧より高いサージや正の静電気がトリミング線ＴＬに印加されると、ハイ側の保護ダイオード１１Ｈがオンすることから、これらはワード線ＷＬに伝わる前に電源電圧供給用の外部リード端子１１Ｂに流れ散逸する。
なお、保護ダイオード１１Ｌと１１Ｈは、その種類、あるいは直列接続数に応じて所定のフォワード電圧Ｖｆや逆方向電圧Ｖｂが、ハイ側とロー側で必要な値に設定されている。また、電源電圧供給用の外部リード端子１０Ｂは、図示を省略しているが、当該半導体集積回路１内の必要な部分に電源電圧を供給することができるようになっている。
【００２４】
以上は、従来でも可能な構成であるが、本実施の形態では、周辺回路の機能としてトリミングデータの格納終了を検出して、トリミング用外部リード端子１０Ａからの電圧印加を無効化する機能が付加されている。
この機能を実現する構成として、周辺回路は、トリミングデータが不揮発性メモリ３に格納し終えたことを検出するエンド検出手段７と、スイッチＳＷと、スイッチ制御回路（ＳＷ．ＣＯＮＴ．）８とを備える。
【００２５】
エンド検出手段７は、トリミングデータの格納終了に応じてエンドビットが記憶されるメモリ素子であるエンドビット記憶素子７Ａと、必要に応じてエンドビットを読み出し、エンドビットがデータ格納終了を示すときは検出信号Ｓ７をスイッチ制御回路８に出力するエンドビットモニタ回路７Ｂとを有する。
エンドビット記憶素子７Ａは、本例では不揮発性メモリ３のメモリ素子３Ａと同じＭＯＮＯＳ型トランジスタから構成されている。エンドビット記憶素子７Ａのゲートが最後にアクセスされるワード線ＷＬｅに結合され、そのソース（ソース線ＳＬｅ）がソース制御回路５に結合され、そのドレイン（ビット線ＢＬｅ）がドレイン制御回路６とエンドビットモニタ回路７Ｂに結合されている。
【００２６】
なお、エンドビット記憶素子７Ａは、図示の位置に設ける必要は必ずしもなく、ゲート制御回路４、ソース制御回路５およびドレイン制御回路６の制御によって、トリミングデータの格納終了と同時か、その後にエンドビットが書き込まれるという要件を満たせばよい。また、エンドビット記憶素子７Ａは、ＭＯＮＯＳ型メモリ素子である必要は必ずしもなく、他のメモリ素子で構成してよい。ただし、プロセスの共通性が高い点で、本例の場合、ＭＯＮＯＳ型メモリ素子によりエンドビット記憶素子７Ａを構成している。エンドビット記憶素子７Ａをフューズ素子から構成することも可能であり、その場合、ゲート制御回路４、ソース制御回路５およびドレイン制御回路６による制御動作のトリミングデータ格納終了に連動して、フューズ素子に電流を流す回路が必要となる。
【００２７】
スイッチＳＷは、チップ内部のトリミング線ＴＬと基準電位の供給線との間に接続されている。図示例のスイッチＳＷはバイポーラトランジスタからなるが、ＭＯＳトランジスタなどの他のスイッチング素子、あるいは、複数の回路素子からなるスイッチ回路であってもよい。
このスイッチＳＷのベースに、スイッチＳＷの動作を制御するためのスイッチ制御回路８が接続されている。スイッチ制御回路８は、エンドビットモニタ回路７Ｂがエンドビットの読み出しによるビット線ＢＬｅの電位変動を検出したときに送出する検出信号Ｓ７を入力する。そして、スイッチ制御回路８は、この検出信号Ｓ７の入力に応じて、スイッチＳＷのベース電位を変化させて当該スイッチＳＷをオンさせる。これにより、トリミング線ＴＬの電位が強制的に基準電位に固定され、以後、トリミング用外部リード端子１０Ａから電圧を印加しようとしても、その電圧は基準電位の供給線に吸収されることから、不揮発性メモリ３内のトリミングデータの書き換えができなくなる。
【００２８】
つぎに、トリミング方法について説明する。
図２は、トリミング方法の一例を示すフローチャートである。ここではトリミングは、当該半導体集積回路１に対し接続したテスタ（不図示）を用いて、トリミングを実行する。
まず、図２に示すステップＳＴ１〜ＳＴ３でトリミングを行う。本例では、最初にトリミングデータの初期値を、たとえば不図示のレジスタ等に保持させる（ＳＴ１）。この初期値は、半導体集積回路１の全体を制御するＣＰＵ（不図示）が保持し、あるいは、他のメモリから読み出してレジスタ等に一時的に記憶させる。このトリミングデータの保持はテスタ側で行ってもよい。トリミングデータをレジスタ等から読み出し、これによりトリミング素子アレイ２Ａの状態を変化させ、機能回路ブロック２の特性をテスタが測定する（ＳＴ２）。テスタまたは半導体集積回路１内のＣＰＵが、この測定した特性からトリミングデータの補正値を算出し、レジスタ内のトリミングデータを書き換える（ＳＴ３）。
【００２９】
なお、半導体集積回路１やテスタは通常、ＣＰＵを内蔵し、その内部のレジスタ等を利用することが処理速度の点でも望ましいが、レジスタを有していない場合は、不揮発性メモリ３に、補正前のトリミングデータを一時的に保持させてもよい。ただし、この場合は最終的なトリミングデータでないので、その格納に該当せず、ＣＰＵ等の指示で周辺回路の制御によりエンドビット記憶はなされない。
【００３０】
必要に応じて補正後のトリミングデータにより、再度、特性測定を行って検証する。検証の結果、さらに補正が必要な場合はトリミングデータ補正を繰り返す。
その後、ステップＳＴ４において、テスタ側からの電圧印加により、最終的に確定したトリミングデータを不揮発性メモリ３に格納する。本例では、とくにワード線ＷＬに印加するワード線電圧などの高い電圧はトリミング用外部リード端子１０Ａを介して不揮発性メモリ３に与えられる。このとき保護ダイオード１１Ｌ，１１Ｈの働きでサージや静電気が除去され、またスイッチＳＷはオフのままである。
【００３１】
つぎに、ステップＳＴ５〜ＳＴ８において、トリミングデータ格納のエンド検出処理を実行する。
最初のステップＳＴ５は、トリミングデータの格納終了を判断するステップであり、実質上、格納終了が検出されればよい。つまり、実際にトリミングデータの格納領域の最後のビットを記憶するメモリ素子にアクセス許可がおりているかを検出してもよいし、トリミングデータ幅が決まっている場合に、その書き込みに要する時間が決まるので、格納開始からの所定時間の経過（たとえばクロック数のカウント）で判断してもよい。なお、図１に示すエンド検出手段７は、このようにトリミングデータの格納終了を判断し、エンドビットの書き込みや読み出しタイミングを与える構成、たとえばＣＰＵやタイミング生成回路（不図示）を含むものとする。
【００３２】
ステップＳＴ６において、ゲート制御回路４、ソース制御回路５およびドレイン制御回路６によりエンドビット記憶素子７Ａを選択し、トリミング用外部リード端子１０Ａに電圧を印加して、このエンドビット記憶素子７Ａにエンドビット、たとえばデータ“０”を書き込む。この状態は、エンドビット記憶素子７Ａの閾値電圧がデータを書き込まない“１”状態の閾値電圧より高くなっている。
【００３３】
つぎに、ステップＳＴ７においてエンドビットを読み出す。エンドビットが“０”データの場合、この読み出しを行っても当該エンドビット記憶素子７Ａはオフしたままである。このためビット線ＢＬｅの電位変化がないことをエンドビットモニタ回路７Ｂが検出し、トリミングデータの格納が終了したと判断する。
もちろん逆の場合も可能であり、エンドビットが“１”データの場合はビット線ＢＬｅに電位変化が生じることから、これをエンドビットモニタ回路７Ｂが検出し、トリミングデータの格納が終了したと判断してもよい。また、ステップＳＴ６のエンドビット記憶のステップで、エンドビット記憶素子７Ａに結合されたワード線ＷＬｅとビット線ＢＬｅの電位の組み合わせ、あるいは、ビット線ＢＬｅの電位変化をエンドビットモニタ回路７Ｂが検出し、これによってエンドビット記憶がなされていることから、トリミングデータの格納は既に終了していると判断してもよい。この場合、ステップＳＴ７のエンドビット読み出しは省略される。
何れにしても、トリミングデータの格納終了が判断されると、当該エンドビットモニタ回路７Ｂから検出信号Ｓ７が出力される。
【００３４】
ステップＳＴ８では、検出信号Ｓ７を入力したスイッチ制御回路８がスイッチＳＷをオフからオンに変化させる。これにより、トリミング線ＴＬが基準電位に接続され、以後、トリミング用外部リード端子１０Ａを介した供給電圧が無効化される。
このトリミング方法では、エンドビット記憶素子７Ａが不揮発性メモリ素子であるため、電源を切っても、さらに再度電源を投入し直しても、エンドビットの書き込み状態が維持され、トリミングデータが保護される。
【００３５】
なお、本実施の形態では種々のバリエーションが可能である。
スイッチＳＷの制御に関し、以下のバリエーションが可能である。
ドレイン制御回路６内の読み出し回路は通常、各ビット線ＢＬの電圧変化を増幅するセンスアンプを備える。その場合、このセンスアンプによりエンドビットを読み出したときのビット線ＢＬｅの電圧変化を増幅し、ハイレベルの信号を出力させ、これをそのままハイレベルでオンするスイッチＳＷの駆動信号として用いることができる。この場合、エンドビットモニタ回路７Ｂやスイッチ制御回路８は不要となる。
また、このセンスアンプの出力をスイッチ制御回路８に入力し、これによりスイッチＳＷを制御することも可能であり、この場合は、エンドビットモニタ回路７Ｂを省略できる。
【００３６】
また次のように、トリミングデータの動作環境に応じた補正が可能である。
不揮発性メモリ３によるトリミングは、従来のフューズ素子によるトリミングに代わるものである。フューズ素子によるトリミングは不可逆的であることから、一度トリミングを行うと再度トリミングすることが不可能になる。しかし、不揮発性メモリ３の場合、エンドビットの書き込み前であれば、何度でもトリミングデータの書き換えが可能である。
一方、フューズ素子によるトリミングでは、フューズを溶断する、しないに応じてトリミング素子アレイ構成を変化させる。これに対し、不揮発性メモリ３から読み出されるトリミングデータは、バイナリウエイトのシリアルまたはパラレルの電子データであることから、電源電圧や温度条件の変化に応じて補正をかけることが容易である。つまり、不揮発性メモリ３とトリミング素子アレイ２Ａとの間にデータ補正を行う手段を設けるか、ＣＰＵを経由させることによって、動作環境の変化、すなわち電源電圧や温度条件の変化に応じてトリミング結果を微調整し、その結果として、トリミング精度を高めることが可能である。
【００３７】
以上説明したように、本実施の形態によれば、トリミング用外部リード端子１０Ａと基準電位間を電気的に短絡させ、トリミング終了後にトリミング用外部リード端子に印加された電気的ストレスによってトリミングデータが書き換わらないように印加電圧を無効化し、トリミングデータの保護を図り、高い信頼性を得ることが可能となる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態にかかる半導体集積回路の構成例を示すブロック図である。
【図２】本発明の実施の形態にかかるトリミング方法の一例を示すフローチャートである。
【符号の説明】
【００３９】
１…半導体集積回路、２…機能回路ブロック、２Ａ…トリミング素子アレイ、３…不揮発性メモリ、３Ａ…ＭＯＮＯＳ型メモリ素子、４…ゲート制御回路、５…ソース制御回路、６…ドレイン制御回路、７…エンド検出手段、７Ａ…エンドビット記憶素子、７Ｂ…エンドビットモニタ回路、８…スイッチ制御回路、１０Ａ…トリミング用外部リード端子、１０Ｂ…電源電圧供給用の外部リード端子、１１Ａ，１１Ｂ…保護ダイオード、ＳＷ…スイッチ、ＢＬ，ＢＬｅ…ビット線、ＳＬ，ＳＬｅ…ソース線、ＷＬ，ＷＬｅ…ワード線、ＴＬ…トリミング線、Ｓ７…検出信号
【図１】
2006040476.tif 000003
【図２】
2006040476.tif 000004