(57)【要約】【課題】良好な電気特性を有し、歩留が改善する半導体装置の製造方法を提供すること。【解決手段】電子供給層１３およびキャップ層１４を設けた半導体基板１０上に第１絶縁膜１５を堆積する第１工程と、半導体基板１０上にレジスト膜１６を形成する第２工程と、レジスト膜１６に開口１６ａを形成する第３工程と、開口１６ａを通して第１絶縁膜１５をエッチングし開口１５ａを形成する第４工程と、レジスト膜１６を剥離する第５工程と、第１絶縁膜１５の開口１５ａを通して、電子供給層１３と選択的にキャップ層１４をエッチングし開口１４ａを形成する第６工程と、キャップ層１４の開口１４ａを塞がない膜厚の第２絶縁膜１７を堆積する第７工程と、第２絶縁膜１７にエッチバック処理を行い電子供給層１３を露出させる第８工程と、第２絶縁膜１７をマスクにして電子供給層１３を所定の深さまでエッチングする第９工程と、電子供給層１３上にゲートメタル２０を形成する第１０工程とからなる。【選択図】図１
2006040940.tif 000002
【特許請求の範囲】
【請求項１】
へテ口接合を有する第１および第２の半導体層を設けた半導体基板上に、酸素および炭素の少なくとも一方を含まないマスク層を堆積する第１工程と、前記マスク層を堆積した前記半導体基板上にレジスト膜を形成する第２工程と、前記レジスト膜の所定位置に開口を形成する第３工程と、前記開口を通して前記マスク層をエッチングし前記マスク層に開口を形成する第４工程と、前記レジスト膜を剥離する第５工程と、前記マスク層の開口を通して、前記第２半導体層と選択的に前記第１半導体層をエッチングする第６工程とからなることを特徴とする半導体装置の製造方法。
【請求項２】
へテ口接合を有する第１および第２の半導体層を設けた半導体基板上に第１絶縁膜を堆積する第１工程と、前記第１絶縁膜を堆積した前記半導体基板上にレジスト膜を形成する第２工程と、前記レジスト膜の所定位置に開口を形成する第３工程と、前記開口を通して前記第１絶縁膜をエッチングし前記第１絶緑膜に開口を形成する第４工程と、前記レジスト膜を剥離する第５工程と、前記第１絶縁膜の開口を通して、前記第２半導体層と選択的に前記第１半導体層をエッチングする第６工程と、前記第１絶縁膜の開口を塞がない膜厚の第２絶縁膜を堆積する第７工程と、前記第２絶縁膜にエッチバック処理を行い前記第２半導体層を露出させる第８工程と、前記第２半導体層上にゲートメタルを形成する第９工程とからなることを特徴とする半導体装置の製造方法。
【請求項３】
へテ口接合を有する第１および第２の半導体層を設けた半導体基板上に第１絶縁膜を堆積する第１工程と、前記第１絶縁膜を堆積した前記半導体基板上にレジスト膜を形成する第２工程と、前記レジスト膜の所定位置に開口を形成する第３工程と、前記開口を通して前記第１絶縁膜をエッチングし前記第１絶緑膜に開口を形成する第４工程と、前記レジスト膜を剥離する第５工程と、前記第１絶縁膜の開口を通して、前記第２半導体層と選択的に前記第１半導体層をエッチングする第６工程と、前記第１絶縁膜の開口を塞がない膜厚の第２絶縁膜を堆積する第７工程と、前記第２絶縁膜にエッチバック処理を行い前記第２半導体層を露出させる第８工程と、前記第２絶縁膜をマスクにして前記第２半導体層を所定の深さまでエッチングする第９工程と、前記第２半導体層上にゲートメタルを形成する第１０工程とからなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体を用いた半導体装置の特性を向上させる半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓなどの化合物半導体を用いた半導体装置、たとえば電界効果型トランジスタ（以下ＦＥＴという）は、高周波特性に優れ、マイクロ波帯で動作する半導体装置として広く実用化されている。
【０００３】
ここで、従来の半導体装置の製造方法について、ＦＥＴを例にとり図２を参照して説明する。
【０００４】
図２（ａ）に示すように、半導体基板３０は、ＧａＡｓ基板３１上に、たとえばチャネル層３２および電子供給層３３、キャップ層３４を順に形成している。チャネル層３２および電子供給層３３、キャップ層３４は、それぞれ高純度ＧａＡｓおよびｎ−ＡｌＧａＡｓ、ｎ−ＧａＡｓの各半導体層で形成されている。そして、キャップ層３４上に第１レジスト膜３５が形成されている。第１レジスト膜３５はパターン化されその一部に開口３５ａが形成される。
【０００５】
次に、図２（ｂ）に示すように、第１レジスト膜３５の開口３５ａを利用して、選択ドライエッチングによりキャップ層３４の一部を除去し、開口３４ａいわゆる１ｓｔリセスを形成する。
【０００６】
次に、第１レジスト膜３５を除去し、図２（ｃ）に示すように、開口３４ａを設けたキャップ層３４上に第２レジスト膜３６を形成し、さらにパターン化してその一部に開口３６ａを形成する。
【０００７】
次に、図２（ｄ）に示すように、開口３６ａを利用して電子供給層３３をある深さまでエッチングし、電子供給層３３の一部に凹部３３ａを形成する。
【０００８】
次に、図２（ｅ）に示すように、全面にゲートメタル３７を蒸着する。
【０００９】
次に、図２（ｆ）に示すように、リフトオフによりゲート電極Ｇを形成する。
【００１０】
次に、図２（ｇ）に示すように、全面にトップパシベーション３８、たとえばＳｉＮ膜をプラズマＣＶＤ法で形成する。
【００１１】
上記したような半導体装置の製造方法は特許文献１および特許文献２などに開示されている。
【特許文献１】特開平１１−１７６８３９号公報
【特許文献２】特開２００１−１８５５５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来の半導体装置の製造方法は、第１レジスト膜３５のパターンをマスクにしてキャップ層３４をエッチングし、キャップ層３４の一部に開口３４ａ（１ｓｔリセス）を形成している。この場合、第１レジスト膜３５には、たとえば炭素（Ｃ）および水素（Ｈ）、酸素（Ｏ）などを含む有機物が使用され、キャップ層３４のエッチングには、たとえばＳｉＣｌ4／ＳＦ6ガス、あるいはＢＣｌ3／ＳＦ6ガスなどが使用される。
【００１３】
上記した従来の方法は、開口３４ａの寸法が０．３μｍ以下になると、選択ドライエッチングを行なう際に、キャップ層３４の開口３４ａに面する側壁領域や開口３４ａの底面領域に、エッチング再堆積物が生成する場合がある。このため、側壁領域のサイドエッチングが進まなくなったり、あるいは、開口３４ａの底面領域にエッチング残りが生じたりして、開口３４ａの再現性が低下する。その結果、良好な耐圧特性が得られないなど歩留が低下する。
【００１４】
エッチング再堆積物が生成する理由は明確ではないが、たとえば第１レジスト膜３５に含まれる酸素（Ｏ）とエッチング用ガスに含まれるＳｉとが反応し、酸素系の化合物、たとえばＳｉＯ2が生成するためと推測される。また、このとき、エッチング再堆積物として、同時に、炭素系化合物も生成すると考えられる。
【００１５】
また、従来の方法は、キャップ層３４の開口３４ａの形成には、パターン化した第１レジスト膜３５をマスクにしている。一方、ゲ−トメタル・パターンの形成は、第１レジスト膜３５とは別に形成し、それをパターン化した第２レジスト膜３６をマスクにしている。このため、第１レジスト膜３５のパターンと第２レジスト膜３６のパターンとの間に位置の合わせずれが生じる場合がある。その結果、たとえばソ−ス・ゲート抵抗にばらつきなどが発生するなど、均一な電気特性が得られず歩留が低下する。
【００１６】
本発明は、上記した欠点を解決し、良好な特性を有し、歩留が改善する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の半導体装置の製造方法は、へテ口接合を有する第１および第２の半導体層を設けた半導体基板上に、酸素および炭素の少なくとも一方を含まないマスク層を堆積する第１工程と、前記マスク層を堆積した前記半導体基板上にレジスト膜を形成する第２工程と、前記レジスト膜の所定位置に開口を形成する第３工程と、前記開口を通して前記マスク層をエッチングし前記マスク層に開口を形成する第４工程と、前記レジスト膜を剥離する第５工程と、前記マスク層の開口を通して、前記第２半導体層と選択的に前記第１半導体層をエッチングする第６工程とからなることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、酸素および炭素の少なくとも一方を含まないマスク層をパターン化し、それをマスクにして、第２半導体層と選択的に第１半導体層をエッチングしている。この場合、マスク層が酸素および炭素の少なくとも一方を含まないため、第１半導体層をエッチングする際のエッチング再堆積物、たとえば酸素系化合物あるいは炭素系化合物の堆積が少なくなる。したがって、エッチングの再現性が向上し、良好な特性を有し、歩留が改善する半導体装置の製造方法が実現する。
【発明を実施するための最良の形態】
【００１９】
本発明の実施形態について、化合物半導体を用いたＦＥＴを例にとり、ゲート近傍を抜き出した図１の工程断面図を参照して説明する。
【００２０】
図１（ａ）に示すように、半導体基板１０は、半絶縁性のたとえばＧａＡｓ基板１１上に複数の半導体層、たとえばチャネル層１２および電子供給層１３、キャップ層１４などを順に形成している。チャネル層１２および電子供給層１３、キャップ層１４は、たとえばそれぞれ高純度ＧａＡｓおよびｎ−ＡｌＧａＡｓ、ｎ−ＧａＡｓで形成され、電子供給層１３およびキャップ層１４はヘテロ接合になっている。そして、キャップ層１４上に、酸素および炭素の少なくとも一方を含まない材質のマスク層、たとえば酸素を含まない材質の第１絶縁膜１５、たとえばプラズマＣＶＤ法で形成したＳｉＮ膜（以下、Ｐ−ＳｉＮ膜という）が形成されている。また、第１絶縁膜１５上に第１レジスト膜１６を形成し、さらにパターン化し、その一部に開口１６ａが形成されている。
【００２１】
図示していないが、開口１６ａよりも右側のキャップ層１４上にたとえばドレイン電極が設けられ、開口１６ａよりも左側のキャップ層１４上にたとえばソース電極が設けられている。
【００２２】
次に、レジスト膜１６の開口１６ａを利用して、図１（ｂ）に示すように、第１絶縁膜１５をエッチングし、開口１５ａを形成する。その後、レジスト膜１６を除去する。
【００２３】
次に、図１（ｃ）に示すように、第１絶縁膜１５の開口１５ａを利用して、キャップ層１４を、電子供給層１３と選択的にドライエッチングし開口１４ａ、いわゆる１ｓｔリセスを形成する。このとき、キャップ層１４の開口１４ａは、第１絶縁膜１５の開口１５ａよりも図の左右方向に広く、所望の１ｓｔリセス幅になるまでサイドエッチングを施す。また、このドライエッチングにより、開口１４ａの底面に電子供給層１３が露出する。
【００２４】
次に、図１（ｄ）に示すように、第２絶縁膜１７たとえばＰ−ＳｉＮ膜を全面に形成する。このとき、第２絶縁膜１７は、第１絶縁膜１５の図示上面および開口１５ａに面する側壁上、開口１４ａに面する第１絶縁膜１５の図示下面、そして、キャップ層１４の開口１４ａに面する側壁上、開口１４ａの底面部分に露出する電子供給層１３上に形成される。
【００２５】
第２絶縁膜１７は第１絶縁膜１５の開口１５ａを塞がない厚さに形成し、第１絶縁膜１５の開口１５ａ内側に第２絶縁膜１７の開口１７ａが形成される。また、第２絶縁膜１７は、キャップ層１４の開口１４ａに面する側壁上などに形成され、いわゆるサイドウォールを形成する。
【００２６】
次に、図１（ｅ）に示すように、エッチバックにより、第２絶縁膜１７の一部を除去し、開口１４ａの底面部分に位置する電子供給層１３の一部を露出させる。このとき、電子供給層１３が露出する領域は、たとえば図１（ｄ）の工程で説明した第２絶縁膜１７の開口１７ａの下方に位置し、その大きさや形状は開口１７ａに対応している。
【００２７】
次に、図１（ｆ）に示すように、第２絶縁膜１７をマスクにして、りん酸系のエッチャントを用い、開口１４ａ部分に露出した電子供給層１３をある深さまでエッチングして凹溝１３ａを形成し、これによってたとえば電流値を調整する。
【００２８】
次に、図１（ｇ）に示すように、第１絶縁膜１５上に、第２レジスト膜１８および第３レジスト膜１９を順に形成し、それぞれをパターン化し、開口１８ａ、１９ａを形成する。
【００２９】
第２レジスト膜１８の開口１８ａは、図の左右方向において、たとえば第１絶縁膜１５の開口１５ａの外側まで広がっている。第３レジスト膜１９の開口１９ａは、図の左右方向において、第２レジスト膜１８の開口１８ａよりも狭く、第１絶縁膜１５の開口１５ａよりも広く形成されている。
【００３０】
次に、図１（ｈ）に示すように、第３レジスト膜１９をマスクにしてゲートメタル２０、たとえばＡｕ／Ｐｔ／Ｔｉを蒸着する。このとき、ゲートメタル２０は、第３レジスト膜１９の図示上面、および、凹溝１３ａ内を含め凹溝１３ａの上方領域、たとえばキャップ層１４の開口１４ａ部分の一部領域、第２絶縁膜１７の開口１７ａ部分を満たす領域、第２レジスト膜１８の開口１８ａ部分の一部領域たとえば開口１９ａの下方領域に形成される。
【００３１】
次に、図１（ｉ）に示すように、リフトオフ法によって第２レジスト膜１８および第３レジスト膜１９を剥がし、断面がＴ字状のゲート電極Ｇを形成する。
【００３２】
次に、図１（ｊ）に示すように、トップパシベーション２１たとえばＰ−ＳｉＮ膜を全面に形成する。
【００３３】
上記の実施形態は、第２半導体層たとえば電子供給層３３を所定の深さにエッチングし、その凹溝３３ａ内にゲート電極を形成している。この場合、凹溝３３ａの形状たとえばその深さによって電流を調整できる。また、第１半導体層たとえばキャップ層をエッチングする際に発生する第２半導体層面の損傷による影響を軽減できる。
【００３４】
上記した方法によれば、酸素を含まない絶縁膜、たとえばＰ−ＳｉＮ膜をマスクにしてキャップ層をエッチングしている。このため、キャップ層をエッチングする場合に、ＳｉＣｌ4／ＳＦ6ガスなどを使用しても、酸素系化合物たとえばＳｉＯ2が生成しない。したがって、キャップ層の側壁などへのエッチング再堆積が少なくなり、サイドエッチングを確実に行える。そのため、絶縁膜の開口を小さくすることができ、セルフアライン技術の採用が容易になる。
【００３５】
また、エッチング残りも少ないため、キャップ層をエッチングする場合の再現性が改善し、ゲート長が０．３μｍ以下と小さい場合でも、電気特性が均一化するなど歩留りが向上する。
【００３６】
また、１つの絶縁膜に設けた開口を基準にして、キャップ層を１ｓｔリセス幅にサイドエッチングするとともに、ゲートメタルを形成している。したがって、１ｓｔリセス端とゲートメタルとの位置合わせのずれがなくなり、ゲート・ソ一ス抵抗のばらつきが抑えられる。また、耐圧の低下なども防止でき、歩留が向上する。
【００３７】
また、キャップ層の側壁を絶縁膜で覆い、ゲートメタルを蒸着している。このため、ゲートメタルとキャップ層の側壁部分との接触がなくなり、耐圧劣化を防止できる。
【００３８】
上記の実施形態は、キャップ層１４上に形成するマスク層として、酸素を含まない材質の第１絶縁膜１５たとえばＰ−ＳｉＮ膜を用いている。しかし、Ｐ−ＳｉＮ膜に代えて炭素を含まない材質のマスク層、たとえばメタルマスクなどを用いることもできる。この場合、キャップ層１４をエッチングする場合に、炭素系化合物の堆積を防止でき、Ｐ−ＳｉＮ膜を用いた場合と同様の効果が得られる。
【００３９】
また、マスク層を、酸素および炭素の両方を含まない材質で形成すれば、酸素系化合物および炭素系化合物の堆積を防止でき、再現性のよいエッチングが行える。
【００４０】
なお、ＦＥＴなどを製造する場合、メタルマスクを使用すると、メタルマスクが導電性をもつため、その後の工程に支障となる虞がある。このような場合は、たとえばキャップ層をエッチングした後にメタルマスクを除去し、あるいは、メタルマスクを除去した後に絶縁膜などを設ければ、上記した問題は解消できる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態を説明するための工程図である。
【図２】従来例を説明するための工程図である。
【符号の説明】
【００４２】
１０…半導体基板
１１…ＧａＡｓ基板
１２…チャネル層
１３…電子供給層
１４…キャップ層
１５…第１絶縁膜
１６…第１レジスト膜
１７…第２絶縁膜
１８…第２レジスト膜
１９…第３レジスト膜
２０…ゲートメタル
２１…トップパシベーション
Ｇ…ゲート
【図１】
2006040940.tif 000003
【図２】
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