(57)【要約】【課題】  画素の面積が微細化されたセルのパターンレイアウトを提供すると共に、画素間で素子のレイアウトを均一にすることが可能な撮像素子を提供する。【解決手段】  光を信号電荷に変換するフォトダイオード２０１とフォトダイオード２０１で生じた信号電荷を読み出すための転送用トランジスタとがそれぞれ設けられた、互いに隣接する第１の画素２３０および第２の画素２３１を含む複数の画素を備えた３ＴｒＣＭＯＳ型固体撮像装置であって、第１の画素２３０には、一端が第１の画素２３０内および第２の画素２３１内の両フォトダイオード２０１に接続され、他端に電源電圧が供給されるリセットトランジスタが設けられ、第２の画素２３１には、第１の画素２３０内および第２の画素２３１内の両転送用トランジスタに接続されたゲート電極２０４を有し、ドレインに電源電圧が供給される増幅用トランジスタが設けられている。【選択図】  図１
2006108497.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され、光を信号電荷に変換して蓄積するフォトダイオードと、ゲート電極を有し、前記フォトダイオードに蓄積された前記信号電荷を読み出すための転送用トランジスタと、前記基板のうち、前記転送用トランジスタのゲート電極の側方領域に設けられ、前記転送用トランジスタを介して読み出した前記信号電荷を電位に変換するフローティングディフュージョンとがそれぞれ設けられた、互いに隣接する第１の画素および第２の画素を含む複数の画素を備えた固体撮像装置であって、
前記第１の画素には、ゲート電極を有し、一端が前記第１の画素内および前記第２の画素内の両前記フォトダイオードに接続され、他端に電源電圧が供給されるリセットトランジスタがさらに設けられ、
前記第２の画素には、前記第１の画素内および前記第２の画素内の両前記転送用トランジスタに接続されたゲート電極を有し、前記フローティングディフージョンで変換された電位を増幅する増幅用トランジスタがさらに設けられていることを特徴とする固体撮像装置。
【請求項２】
前記第１の画素には前記増幅用トランジスタが設けられておらず、
前記第２の画素には前記リセットトランジスタが設けられていないことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記複数の画素は、前記複数の画素の各々に設けられた前記フォトダイオードの同一方向における重心同士の距離が一定となるように１次元状または２次元状に配置されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記第１の画素と前記第２の画素とは互いに形状およびサイズが等しく、
前記リセットトランジスタのゲート電極と前記増幅用トランジスタのゲート電極とは、前記第１の画素内または前記第２の画素内の同一の位置に配置されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記リセットトランジスタに接続する第１のコンタクトと、
前記増幅用トランジスタに接続する第２のコンタクトとをさらに備え、
前記第１のコンタクトの前記第１の画素内における位置は、前記第２のコンタクトの前記第２の画素内における位置と同一であることを特徴とする請求項１に記載の固体撮像装置。
【請求項６】
前記リセットトランジスタに接続し、金属からなる第１のコンタクトと、
前記増幅用トランジスタに接続し、金属からなる第２のコンタクトとをさらに備えていることを特徴とする請求項１に記載の固体撮像装置。
【請求項７】
前記画素上に設けられた層間絶縁膜と、
前記層間絶縁膜のうち前記フォトダイオードの直上に位置する部分の上に設けられたマイクロレンズとをさらに有することを特徴とする請求項４に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを有する画素が設けられた固体撮像装置に関し、特に画素セル内のパターンレイアウトおよびそのレイアウトを有する固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像素子は、光電変換によって発生したキャリアの移動方式によって、金属と酸化物と半導体からなるＭＯＳ構造を有するＦＥＴ型とＣＣＤ型と分けられる。この固体撮像素子は太陽電池、イメージカメラ、複写機、ファクシミリなど種々な方面に使用され、技術的にも光電変換効率や素子の集積密度の改良および改善が図られている。画素内に増幅素子を含む増幅型固体撮像装置の１つに、ＣＭＯＳプロセスコンパチブルのセンサ（以後ＣＭＯＳセンサと略す）がある。このタイプのセンサは非特許文献１などの文献にて開示されている。
【０００３】
図７（ａ）は、特許文献１に記載されている従来のＣＭＯＳセンサの回路構成および断面を示す図であり、（ｂ）は（ａ）に示す断面を回路で示す図である。また、図７（ｃ）は、光電変換部（以下フォトダイオードと称する）において光子ｈνの入射によって発生した蓄積中の電荷の状態を示す図であり、（ｄ）は、素子内に蓄積した後の電荷の状態を示す図である。
【０００４】
図７（ａ）、（ｂ）に示すように、従来のＣＭＯＳセンサは、各々が画素回路を含む複数の画素と、画素回路にそれぞれ接続されたソースフォロワ負荷ＭＯＳトランジスタ１００７，暗出力転送ＭＯＳトランジスタ１００８，明出力転送ＭＯＳトランジスタ１００９と、暗出力転送ＭＯＳトランジスタ１００８と接地との間に介設された暗出力蓄積容量１０１０と、明出力転送ＭＯＳトランジスタ１００９と接地との間に介設された明出力蓄積容量１０１１とを備えている。そして、画素回路は、光を電子（キャリア）に変換するフォトダイオード１００１と、フォトダイオード１００１の出力部に接続されたＭＯＳキャパシタであるフォトゲート１００２と、フォトダイオード１００１の出力部およびフォトゲート１００２に接続され、キャリアを転送するためのｎチャネル型の転送用トランジスタ１００３と、一端が転送用トランジスタ１００３に接続され、他端に電源電圧ＶＤＤが供給されるｎチャネル型のリセット用トランジスタ１００４と、ゲートが転送用トランジスタ１００３およびリセット用トランジスタ１００４に接続され、ドレインに電源電圧ＶＤＤが供給される増幅用トランジスタ１００５と、増幅用トランジスタ１００５のソースに接続されたｎチャネル型の選択用スイッチトランジスタ１００６とを有している。
【０００５】
また、図７（ａ）に示すように、従来のＣＭＯＳセンサの画素回路は、半導体基板に形成されたＰ型ウェル１０１７と、Ｐ型ウェル１０１７上に設けられたゲート酸化膜１０１８と、ゲート酸化膜１０１８上に設けられた一層目ポリＳｉ１０１９と、二層目ポリＳｉ１０２０と、Ｐ型ウェル１０１７に設けられたｎ+フローティングディフージョン領域（ＦＤ）とを有している。一層目ポリＳｉ１０１９はフォトゲート１００２の電極およびリセット用トランジスタ１００４のゲート電極として機能する。
【０００６】
ここで示す従来のセンサの特徴の１つはフルＣＭＯＳトランジスタプロセスコンパチブルであり、画素部のＭＯＳトランジスタと周辺回路のＭＯＳトランジスタとを同一工程で形成できることである。そのため、マスク枚数、プロセス工程が、ＣＣＤで構成される固体撮像装置と比較して大幅に削減できるという利点がある。
【０００７】
次に、従来のＣＭＯＳセンサの動作方法を簡単に述べる。まず、フォトゲート１００２の下に空乏層を拡げるために制御パルスφＰＧに正の電圧を印加する。フローティングディフュージョン部（ＦＤ部）１０２１は電荷蓄積中、ブルーミング防止のため制御パルスφＲをハイにして電源ＶＤＤに固定しておく。光子ｈνが照射されフォトゲート１００２下でキャリアが発生すると、フォトゲート１００２下の空乏層中に電子が蓄積されていき、正孔はＰ型ウェル１０１７を通して排出される。
【０００８】
フォトダイオード１００１、Ｐ型ウェル１０１７とフローティングディフュージョン部１０２１との間には転送用トランジスタ１００３によるエネルギー障壁が形成されているため、光電荷蓄積中は電子がフォトゲート１００２下に存在する（図７（ｃ）参照）。
【０００９】
次に、読み出し状態になると転送用トランジスタ１００３下の障壁をなくし、フォトゲート１００２下の電子をＦＤ部１０２１へ完全に転送させるように制御パルスφＰＧ、制御パルスφＴＸを設定する（図７（ｄ）参照）。本工程は完全転送であるため、残像やノイズはフォトダイオード１００１においては発生しない。ＦＤ部１０２１に電子が転送されると電子の数に応じてＦＤ部１０２１の電位が変化する。その電位変化をソースフォロワ動作で増幅用トランジスタ１００５のソースを介して選択用トランジスタ１００６へ出力することにより、線形性の良い光電変換特性を得ることができる。ＦＤ部１０２１において、リセットによるｋＴＣノイズ（トランジスタオン／オフ時に発生する寄生容量Ｃに起因した熱雑音）が発生するが、これは光ｈνによるキャリア転送前の暗出力をサンプリングして蓄積しておき、明出力との差を取れば除去できる。従って、このＣＭＯＳセンサは低ノイズで高Ｓ／Ｎ信号が特徴となっている。また、完全非破壊読み出しであるため多機能化が実現できる。更にＸＹアドレス方式による高歩留り、低消費電力というメリットもある。
【００１０】
次に、すでに周知となっている４Ｔｒ型ＣＭＯＳセンサにおける画素構成を説明する。
【００１１】
図８は、従来の４Ｔｒ型ＣＭＯＳセンサの画素構成を示す回路図である。このタイプのＣＭＯＳセンサは、転送用トランジスタ１１０２、リセットトランジスタ１１０３、増幅用トランジスタ１１０４、選択用トランジスタ１１０５の４つのトランジスタを各画素に有していることより、４Ｔｒ型ＣＭＯＳセンサと呼ばれているものである。
【００１２】
図８に示すように、従来の４Ｔｒ型ＣＭＯＳセンサは、光電変換部となるフォトダイオード１１０１と、フォトダイオード１１０１の出力部に接続され、フォトダイオード１１０１に蓄積された信号電荷を転送する転送用トランジスタ１１０２と、転送用トランジスタ１１０２に転送された電荷による信号をリセットするためのリセットトランジスタ１１０３と、転送用トランジスタ１１０２によって転送された信号電荷を増幅する増幅トランジスタ１１０４と、増幅トランジスタ１１０４に接続され、画素を選択する選択用トランジスタ１１０５とを備えている。
【００１３】
フォトダイオード１１０１、転送用トランジスタ１１０２、リセットトランジスタ、増幅トランジスタ、選択用トランジスタを有する、上記のような４Ｔｒ型ＣＭＯＳセンサの画素部分は、例えば図９に示すようなパターンにレイアウトされる。
【００１４】
図９は、図８に示す従来の４Ｔｒ型ＣＭＯＳセンサの画素部分の平面レイアウトを示す図である。同図において、１１０１ａはフォトダイオード領域、１１０２ａは転送用トランジスタのゲート、１１０３ａはリセットトランジスタのゲート、１１０４ａは増幅トランジスタのゲート、１１０５ａは選択トランジスタのゲートである。１１０６はフォトダイオードに蓄積され、転送用トランジスタによって転送された信号電荷を電位に変換するフローティングディフュージョン領域である。
【００１５】
このレイアウトから理解されるように、４Ｔｒ型ＣＭＯＳセンサは、１個の画素中に増幅手段（アンプ）やその制御を目的とした４つのトランジスタを配置しなければならないので、フォトダイオードの画素に占める割合（面積率）、あるいは、光が入射する領域の画素に占める割合（開口率）が小さくなりがちである。従って、４Ｔｒ型のＣＭＯＳセンサでは、撮像装置のダイナミックレンジ、感度、Ｓ／Ｎ比等が低下する恐れがある。
【００１６】
一方、近年画素セルサイズの微細化およびフォトダイオードの開口率向上のため、リセットトランジスタで画素選択を行い、選択用トランジスタを廃した画素構成が特許文献１および特許文献２で提案されている。このタイプの固体撮像装置は、選択用トランジスタを廃することで、転送用トランジスタ、リセットトランジスタ、増幅用トランジスタの３つのトランジスタを各１画素内部領域に有していることより、３Ｔｒ型ＣＭＯＳセンサと呼ばれている。
【００１７】
図１０は、従来の３Ｔｒ型ＣＭＯＳセンサの画素における回路構成を示す図であり、図１１は、図１０に示す従来の３Ｔｒ型ＣＭＯＳセンサの画素のレイアウトを示す平面図である。
【００１８】
図１０に示すＣＭＯＳセンサにおいて、フォトダイオード１１０１で蓄えられた信号電荷は転送トランジスタ１１０２でＦＤ部に転送される。転送された電荷は、増幅用トランジスタ１１０４で電圧変換され、画素信号として出力される。フローティングディフュージョンに蓄えられた信号は１１０３のリセットトランジスタをオンすることで、電荷排出を行い初期状態に戻すようになっている。次に、図１１において、１１０１ａはフォトダイオード（領域）であり、１１０２ａ、１１０３ａ、１１０４ａはそれぞれ転送用トランジスタ、リセットトランジスタ、増幅用トランジスタのゲートである。このタイプのＣＭＯＳセンサは、選択トランジスタのゲートが形成されない分だけ面積を小さくすることができるという特徴を持っている。
【００１９】
画素セルサイズの微細化を損ねず、フォトダイオードの開口率の低下を防ぐさらに改善された方法として、例えば特許文献２あるいは特許文献３に見られるように、複数画素で１つの増幅手段を共有する方法が提案されている。
【００２０】
図１２は、２個の画素で１つの増幅手段を共有する従来の画素回路構成の例を示す図である。同図は画素２個分の回路構成を示したものである。この従来の画素回路の動作を簡単に説明する。
【００２１】
まず、フォトダイオード１１０１で蓄えられた信号を読み出す画素アレイの列（たとえば図１２の上側の画素）の転送用トランジスタ１１０２をオンし、読み出された信号電荷をフローティングディフュージョンに蓄える。蓄えられた信号電荷を増幅用トランジスタ１１０４を用いて電圧変換し、選択用トランジスタ１１０５をオンにすることで画素信号として外部に読み出す。次に、リセットトランジスタ１１０３をオンすることでフローティングディフュージョンに蓄えられた信号を排出し、初期状態に戻す。次いで、読み出す画素アレイの行の転送用トランジスタ（たとえば図１２の下側の画素）１１０２をオンにし、蓄えられた信号をフローティングディフュージョンに転送する。その後のリセットトランジスタ１１０３、増幅用トランジスタ１１０４、および選択用トランジスタ１１０５の動作は上側の画素について述べた内容と共通である。
【００２２】
上記の画素回路では、信号の増幅手段が隣接する画素で共通化されているが、画素は実質的に４Ｔｒ構成であった。これに対し、画素回路構成が実質的に３Ｔｒ型ＣＭＯＳであり、且つ、複数画素で１つの増幅手段を共有する構成を有する固体撮像装置が特許文献３で提案されている。
【００２３】
図１３は、従来の３Ｔｒ型ＣＭＯＳの画素回路構成を示す図である。同図では、２画素分を示している。
【００２４】
図１３に示す従来の３Ｔｒ型ＣＭＯＳでは、フォトダイオード１１０１で蓄えられた信号電荷を読み出す画素アレイの列（たとえば図１３の上側の画素）の転送用トランジスタ１１０２をオンし、読み出された信号電荷をフローティングディフュージョンに蓄える。そして、フローティングディフュージョンに蓄えられた信号を増幅用トランジスタ１１０４を用いて電圧変換し、出力する。このとき、読み出さない画素のフローティングディフュージョンの電位を０Ｖに維持することで、選択トランジスタをなくすことができる。
【００２５】
次に、リセットトランジスタ１１０３をオンすることでフローティングディフュージョンに蓄えられた信号を排出し、初期状態に戻すことができる。次に、読み出す画素アレイの行の転送用トランジスタ１１０２（たとえば図１３の下側の画素）をオンにし、蓄えられた信号をフローティングディフュージョンに転送する。その後の、増幅用トランジスタ１１０４とリセットトランジスタ１１０３の動作は上側の画素と共通である。
【非特許文献１】ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ，ＶＯＬ４１，ＰＰ４５２〜４５３，１９９４
【特許文献１】特開平９-４６５９６号公報
【特許文献２】特開昭６３-１００８７９号公報
【特許文献３】米国特許第６，０４３，４７８号
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかしながら、図１１には１画素セル内に３Ｔｒが配置されたレイアウトを示したが、上記特許文献１〜３いずれにしても２画素で実質的に４Ｔｒあるいは３Ｔｒで構成される場合の具体的な画素セルパターンレイアウトについては示されていなかった。
【００２７】
ＣＭＯＳ型の撮像素子では、トランジスタのゲート電極の突き出し長さ（フィンガー長）やトランジスタの画素領域での配置位置に依存して半導体基板へのストレスに起因するリークが発生する。このため、画素間で素子のレイアウトが不均一になる従来の３Ｔｒ型ＣＭＯＳセンサ（撮像素子）では、感度シェーディングおよび暗示シェーディングが発生するおそれがあった。
【００２８】
本発明は、上記課題を解決するためになされたものであり、画素の面積が微細化されたセルのパターンレイアウトを提供すると共に、画素間で素子のレイアウトを均一にすることが可能な撮像素子を提供することを目的とする。
【課題を解決するための手段】
【００２９】
本発明の固体撮像装置は、基板上に形成され、光を信号電荷に変換して蓄積するフォトダイオードと、ゲート電極を有し、前記フォトダイオードに蓄積された前記信号電荷を読み出すための転送用トランジスタと、前記基板のうち、前記転送用トランジスタのゲート電極の側方領域に設けられ、前記転送用トランジスタを介して読み出した前記信号電荷を電位に変換するフローティングディフュージョンとがそれぞれ設けられた、互いに隣接する第１の画素および第２の画素を含む複数の画素を備えた固体撮像装置であって、前記第１の画素には、ゲート電極を有し、一端が前記第１の画素内および前記第２の画素内の両前記フォトダイオードに接続され、他端に電源電圧が供給されるリセットトランジスタがさらに設けられ、前記第２の画素には、前記第１の画素内および前記第２の画素内の両前記転送用トランジスタに接続されたゲート電極を有し、前記フローティングディフージョンで変換された電位を増幅する増幅用トランジスタがさらに設けられている。
【００３０】
この構成により、２つの画素（第１の画素と第２の画素）でリセットトランジスタと増幅用トランジスタとを共用し、且つ第１の画素と第２の画素とに設けられるトランジスタ数を等しくできるので、画素のサイズを従来よりも縮小することができる。また、画素のサイズを縮小しない場合にはフォトダイオードのサイズを大きくすることができるので、従来の撮像装置に比べて開口率を上げることができ、感度を向上させることができる。
【００３１】
特に、前記第１の画素には前記増幅用トランジスタが設けられておらず、前記第２の画素には前記リセットトランジスタが設けられていないことが好ましい。
【００３２】
前記複数の画素は、前記複数の画素の各々に設けられた前記フォトダイオードの同一方向における重心同士の距離が一定となるように１次元状または２次元状に配置されていることにより、入射光を変換する信号出力の画素によるばらつきが抑えられる。
【００３３】
前記第１の画素と前記第２の画素とは互いに形状およびサイズが等しく、前記リセットトランジスタのゲート電極と前記増幅用トランジスタのゲート電極とは、前記第１の画素内または前記第２の画素内の同一の位置に配置されていることにより、素子分離膜などからゲート電極が受ける応力を画素ごとに均一にできるので、リーク電流量を均一にし、感度シェーディングや暗時シェーディングの発生を抑えることができる。
【００３４】
前記リセットトランジスタに接続する第１のコンタクトと、前記増幅用トランジスタに接続する第２のコンタクトとをさらに備え、前記第１のコンタクトの前記第１の画素内における位置は、前記第２のコンタクトの前記第２の画素内における位置と同一であることにより、フォトダイオードに入射する光の画素ごとのばらつきを抑えることができるので、シェーディングの発生を抑えることができる。
【００３５】
前記リセットトランジスタに接続し、金属からなる第１のコンタクトと、前記増幅用トランジスタに接続し、金属からなる第２のコンタクトとをさらに備えていることが好ましい。コンタクトの材料としては、タングステンなどの高融点金属が好ましく用いられる。
【００３６】
前記画素上に設けられた層間絶縁膜と、前記層間絶縁膜のうち前記フォトダイオードの直上に位置する部分の上に設けられたマイクロレンズとをさらに有することにより、ゲート電極の配置によって画素ごとに見られる層間絶縁膜の厚みのばらつきが抑えられる。従って、この固体撮像装置ではマイクロレンズからフォトダイオードまでの距離のばらつきが抑えられており、偶奇シェーディングなどのシェーディングの発生を抑えられる。
【発明の効果】
【００３７】
本発明の固体撮像装置では、入射光を検出する画素回路の構成要素であるリセットトランジスタと増幅用トランジスタを２個の画素セルに分けて配置し、この２個のトランジスタを２つの画素セルで共通に使用するようにしたので、１画素セルに組み込む素子数が減少し、画素面積が縮小される。これによってフォトダイオードの重心を一定の空間的距離を持って配列し、セルピッチの微細化が可能となり固体撮像装置が小型化される。また、１個の画素の素子数が少ないのでフォトダイオードの開口率を向上させ、感度を高めることもできる。このようにして高性能なセンサを実現することができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施形態を図面を参照しつつ詳細に説明する。
【００３９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置の画素セル部（画素）のパターンレイアウトを示す図である。同図では、２つの画素２３０、２３１を示している。また、図２は、本実施形態の固体撮像装置の一例を示す回路図である。
【００４０】
図２に示すように、本実施形態の固体撮像装置は、フォトダイオード１−１−１〜１−ｍ−ｎと、転送トランジスタ２−１−１〜２−ｍ−ｎと、リセットトランジスタ３−１−１〜３−ｍ−ｎと、増幅トランジスタ４−１−１〜４−ｍ−ｎと、行信号線６−１〜６−ｍと、行信号蓄積部７と、列選択部８と、行選択部９と、転送トランジスタ制御線１０−１〜１０−ｎと、リセットトランジスタ制御線１１−１〜１１−ｎと、負荷トランジスタ群１３と、画素部電源１４とを備えている。ここで、ｍ、ｎはともに２以上の整数とする。
【００４１】
フォトダイオード１−１−１〜１−ｍ−ｎは、入力してくる光を電気信号に変換する。転送トランジスタ２−１−１〜２−ｍ−ｎは、フォトダイオード１−１−１〜１−ｍ−ｎで生成された信号を転送する。増幅トランジスタ４−１−１〜４−ｍ−ｎは、転送された信号電荷を増幅する。リセットトランジスタ３−１−１〜３−ｍ−ｎは、信号電荷をリセットする。なお、フォトダイオード１−１−１〜１−ｍ−ｎ、転送トランジスタ２−１−１〜２−ｍ−ｎ、リセットトランジスタ３−１−１〜３−ｍ−ｎおよび増幅トランジスタ４−１−１〜４−ｍ−ｎは、図２に示すように、垂直方向にｍ段、水平方向にｎ段存在する単位セルに２次元的に配置されている。
【００４２】
リセットトランジスタ制御線１１−１〜１１−ｎは、リセットトランジスタ３−１−１〜３−ｍ−ｎのゲートに接続されている。増幅トランジスタ４−１−１〜４−ｍ−ｎのソースは、行信号線６−１〜６−ｍに結線されており、その一端には負荷トランジスタ群１３が設けられている。行信号線６−１〜６−ｍの他端は、１行分の信号を取り込むスイッチトランジスタを含む行信号蓄積部７に接続される。行信号蓄積部７は、列選択部８から供給される列選択パルスにしたがって最終出力を順次出力する。                            
【００４３】
次に、図１に示す画素セルは、２つの画素でリセットトランジスタと増幅用トランジスタとを共有する、本発明の第１の実施形態に係る選択トランジスタのないＣＭＯＳセンサ（固体撮像装置）のパターンレイアウトを示す図である。同図は、アルミニウムなど配線レイアウトを除いたレイアウトを示しており、ＣＭＯＳセンサの回路構成としては図６で記載している複数画素で１つの増幅手段を共有する画素回路と同じである。
【００４４】
本実施形態の固体撮像装置は、第１の画素（第１の画素セル）２３０および第２の画素（第２の画素セル）２３１を含み、１次元あるいは２次元状に配置された複数の画素と、画素に設けられた画素回路から流れる電流を処理する周辺回路とを有している。周辺回路の構成は、図７に示す従来の固体撮像装置と同様である。
【００４５】
図１のＡ点（フローティングディフュージョン）を通る線を基準とする画素ピッチにおいて、点線枠で示す第１の画素２３０と第２の画素２３１が隣接して配置される。第１の画素２３０および第２の画素２３１には、それぞれ光を信号電荷（電子などのキャリア）に変換するフォトダイオード２０１と、フォトダイオード２０１に蓄積された信号電荷を転送するための転送用トランジスタのゲート電極２０２と、フォトダイオード２０１に蓄積され、転送用トランジスタによって転送された信号電荷を電位に変換するフローティングディフュージョン２０６とが設けられている。
【００４６】
そして、第１の画素２３０には、転送用トランジスタによって転送された信号電荷を増幅する増幅用トランジスタのゲート電極２０４と、基板のうちゲート電極２０４の両側方に位置する領域に設けられた例えばｎ型の拡散層活性領域を有する。この拡散活性領域上には、第１の画素２３０からの信号を出力するための出力コンタクト２０８と、電源電圧供給部に接続するための電源コンタクト２０７とが設けられている。
【００４７】
また、第２の画素２３１には、転送用トランジスタに転送された信号をリセットするためのリセットトランジスタのゲート電極２０３と、基板のうちゲート電極２０３の両側方に位置する領域に設けられた例えばｎ型の拡散層活性領域と、拡散層活性領域上に設けられ、フローティングディフュージョン２０６で電位変換された信号を増幅用トランジスタに伝達する増幅用トランジスタへの伝達用コンタクト２０９と、拡散層活性領域上に設けられ、電源電圧を供給するための電源コンタクト２０７とを備えている。第１の画素２３０内のフローティングディフュージョン２０６は、リセットトランジスタのゲート電極２０３の側方に設けられた拡散層活性領域に接続されている。
【００４８】
以上のレイアウト構成では、互いに隣接する第１の画素２３０と第２の画素２３１とで１つの増幅用トランジスタおよび１つのリセットトランジスタを共用している。このため、本実施形態の固体撮像装置では、１つの画素内に設けられるトランジスタ数が２個となり、従来の固体撮像装置に比べてより画素（セル）の大きさを縮小することができる。そのため、本実施形態の固体撮像装置は、従来よりも高感度化され、Ｓ／Ｎ比の高いを実現することが可能となる。また、画素の大きさを縮小せずにフォトダイオードの開口率をさらに向上させることができる。
【００４９】
なお、本実施形態の固体撮像装置の各画素では、フォトダイオード２０１と２つのＭＯＳトランジスタが設けられていることになり、従来の固体撮像装置に比べてトランジスタ数のばらつきが小さくなっている。
【００５０】
ここで、仮にトランジスタを第１の画素２３０または第２の画素２３１のうち一方の画素に偏って配置すれば、画素ごとのレイアウトのばらつきが大きくなり、不具合が起こる。具体的には、第１の画素に１つのトランジスタが設けられ、第２の画素に３つのトランジスタが設けられる場合、第２の画素はトランジスタのゲートで占有されるので、セル面積の微細化、あるいはフォトダイオードの開口率の向上が困難になる。
【００５１】
図６は、第１の画素２３０には１つのトランジスタ、第２の画素２３１には３つのトランジスタを配置したパターンレイアウトの例を示す図である。図６では一部同じ部材には図１と同じ符号を付与している。
【００５２】
図６に示すパターンレイアウトにおいては、転送用トランジスタのゲート電極４０２は各画素２３０、２３１に１個ずつ配置している。しかし、第２の画素２３１内では、リセットトランジスタのゲート電極４０３と転送用トランジスタのゲート電極４０２間に増幅用トランジスタのゲート電極４０４を配置しているため、画素セル内の面積がかなり占有されており、図の縦方向のセルの縮小化（微細化）が困難になる。一方、第１の画素２３０内部ではフォトダイオード２０１の周辺部に空白のスペースがあり、第２の画素２３１のレイアウトとは非常にアンバランスとなっている。
【００５３】
これに対して本実施形態の固体撮像装置の画素におけるパターンレイアウトでは、画素２３０には転送用トランジスタおよび増幅用トランジスタのゲート電極２０４、第２の画素２３１には転送用トランジスタおよびリセットトランジスタのゲート電極２０３を配置したため、両方の画素内部のスペースを有効に利用でき、４Ｔｒ／画素、あるいは３Ｔｒ／画素という従来の固体撮像装置と比較して画素面積をさらに縮小できる。また反対に画素面積を縮小するのでなければフォトダイオード面積を拡張でき開口率を増大させることができる。
【００５４】
図３は、図１に示した第１の実施形態に係る固体撮像装置における画素内パターンレイアウトに第一層メタル配線と第一層から第二層メタル配線（図示していない）への伝達コンタクトパターンを重ね合わせたレイアウト図である。
【００５５】
同図に示すように、２画素で増幅用トランジスタを共有する各画素のフローティングディフュージョン２０６は、伝達用コンタクト２０９を介して第一層メタルからなる伝達用配線２１０で配線され、リセットトランジスタのソース領域（フローティングディフージョン拡散層領域と共通の拡散層）を共有し、増幅用トランジスタのゲート電極２０４へコンタクトを介して接続される。ここで示したレイアウトでは、外部からリセットトランジスタおよび増幅用トランジスタに入力される電源は、図示しない第二層メタル配線により電源コンタクト２１２から第一層メタル配線である伝達用配線２１０、電源コンタクト２０７を通して供給されるようになっている。このように、伝達用配線２１０は、フローティングディフュージョン２０６で電位変換された電荷信号を増幅用トランジスタに伝達する配線として機能する。
【００５６】
また、フォトダイオード２０１に入射した光による電荷の出力は、出力コンタクト２０８を通じて出力配線２１１から出力される。すなわち、出力配線２１１は電位変換された信号を外部へ読み出すための配線である。以上のように、本実施形態の固体撮像装置における画素のレイアウトでは、メタル配線も密度の粗密無く配線することができることがわかる。
【００５７】
図１および図３では、２画素で増幅用トランジスタ、リセットトランジスタを共有するレイアウトを説明するために必要最小の２画素分を示したが、実際の固体撮像装置は多数の画素が整列したアレイ状となっている。そこで、図４に４行×４列＝１６画素分を配列したときのレイアウトの概略を示す。
【００５８】
図４に示す画素アレイは、フォトダイオードの重心を基準とした場合の、画素配列の垂直方向画素ピッチ１２０と水平方向画素ピッチ１１９とが共に等ピッチとなることを特徴としている。ここでいうフォトダイオードの重心とは、撮像装置に対して垂直に入射した光がフォトダイオード上で最も強度が高くなる位置を示している。また、図の太点線で囲まれた領域が１画素である。
【００５９】
図４を図１と対応させればわかるように、各画素は、フォトダイオードが配置されているフォトダイオード領域１１３と、転送用トランジスタが配置されている転送トランジスタ領域１１４と、フローティングディフュージョンが配置されているフローティングディフュージョン領域１１５と、リセットトランジスタのゲート配線が配置されているリセットトランジスタ配線領域１１６、１１８と、増幅用トランジスタが配置されている増幅用トランジスタ領域１１７とを有している。画素セルの配置は、リセットトランジスタが設けられた画素（図１に示す第２の画素２３１）と増幅用トランジスタが設けられた画素（図１に示す第１の画素２３０）を行の配列方向に交互に配置している。しかし、配列の仕方はこれ以外の方法でも可能であり、例えば、リセットトランジスタを有する画素Ａと増幅用トランジスタを有する画素Ｂを、縦方向にＡＢＢＡＡＢＢＡ・・・・と配列してもよい。その他、画素アレイ全体を接続する第一層、第二層メタル配線のレイアウトの容易さを考慮して様々な形態が可能である。
【００６０】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る固体撮像装置の画素セル部のパターンレイアウトを示す図である。同図では、固体撮像装置に多数周期的に配列された同一形状の画素セルの内の特定の２個の画素セル部を示している。本実施形態の画素セル部のパターンレイアウトは、第１の実施形態同様に２つの画素でリセットトランジスタと増幅用トランジスタとを共有する、３Ｔｒ型ＣＭＯＳセンサのパターンレイアウトである。なお、図５は、アルミニウム配線などの配線レイアウトを除いて示したものであり、本実施形態の固体撮像装置の画素セルの回路構成としては図１３で記載している複数画素で１つの増幅手段を共有する画素回路と同じである。
【００６１】
互いに隣接して配置された第１の画素２３０および第２の画素２３１は、それぞれ１つのフォトダイオード２０１と、フォトダイオード２０１に蓄積された信号電荷を転送するための転送用トランジスタと、転送用トランジスタによって転送された信号電荷を電位に変換するフローティングディフュージョン２０６とを有している。そして、第１の画素２３０には転送用トランジスタによって転送された信号電荷を増幅する増幅用トランジスタが設けられ、第２の画素２３１にはリセットトランジスタのゲート電極３０３が設けられている。
【００６２】
本実施形態の固体撮像装置における各画素同士のサイズや形状は互いに等しい。また、フォトダイオード２０１や転送用トランジスタのゲート電極２０２、各種コンタクト（電源コンタクト３０７、出力コンタクト３０８、伝達用コンタクト３０９）の形状や画素内における位置（座標）は、各画素でほぼ等しくなっている。画素内における拡散層活性領域やフローティングディフュージョン２０６の形状や位置もできるだけ画素間で等しくなるようにする。さらに、第１の画素２３０における増幅用トランジスタのゲート電極２０４の位置（座標）は、第２の画素２３１におけるリセットトランジスタのゲート電極３０３の位置（座標）とほぼ等しくなっており、それぞれのトランジスタの活性領域となる拡散層領域もできるだけ近いパターンとなっている。
【００６３】
このため、本実施形態の固体撮像装置では、画素内の素子に関連するレイアウトが画素間で不均一になることによって発生するシェーディングを抑制することができる。固体撮像装置では、上述したように、トランジスタの絶縁分離境界からの電極突き出し長さ（フィンガー長）やトランジスタの画素領域上での配置位置に依存してリーク電流が発生する。図５の縦方向に配置された画素でトランジスタのレイアウト、位置が異なると、画素間でリークの発生状況が異なるため、偶数行の画素回路と奇数行の画素回路とでリーク電流量が異なることによる感度シェーディングおよび暗時シェーディングが発生する可能性がある。これに対し、本実施形態に示す固体撮像装置のように画素内の回路のレイアウトを揃えることによってシェーディングによる動作不良を抑制できる。
【００６４】
また、最近の固体撮像装置ではコンタクト孔にタングステンなどの高融点金属を埋め込んだタングステンプラグが使用されているが、画素に斜めに入射した光はタングステンプラグでも反射するので、コンタクト位置が画素間で異なると、フォトダイオードに入射する光がばらつくことになる。さらに、画素セル内のトランジスタのゲート電極上には層間絶縁膜が形成され、その後に化学的機械研磨（ＣＭＰ）で層間絶縁膜の上面が平坦化されるにも関わらず、各トランジスタのゲート電極の位置が画素間で異なると平坦性がばらつく場合があったが、本実施形態の固体撮像装置では、画素内におけるゲート電極の位置も揃えられているので、平坦な上面を形成できるようになっている。
【００６５】
画素の最上層（層間絶縁膜上層）には、半導体基板に形成されたフォトダイオードと対向する位置にマイクロレンズが形成されているのが通常であり、平坦性のバラツキによって層間絶縁膜の膜厚に差が生じると、それがマイクロレンズからフォトダイオードまでの距離の差になるため集光率に差ができ、光電変換される信号に差が発生する。また、層間絶縁膜の膜厚が画素のレイアウト間の違いに基づいて偶数行の画素上と奇数行の画素上とで差がある場合、偶数行の画素と奇数行の画素との間でシェーディングが発生する。本実施形態の固体撮像装置によれば、コンタクトの位置や層間絶縁膜の厚みのばらつきも抑えられているので、シェーディングの問題を解決することができる。
【００６６】
なお、本実施形態の固体撮像装置においては、第１の実施形態の固体撮像装置と同様に、３Ｔｒで構成されるＣＭＯＳセンサーにおいて、各画素に転送用トランジスタと増幅トランジスタ、あるいは転送用トランジスタとリセットトランジスタの計２個ずつのトランジスタを配置したので、画素セル面積を縮小できる。また、画素セルの面積を従来通りにしてフォトダイオードの開口率が大きくすることもできる。
【産業上の利用可能性】
【００６７】
本発明のパターンレイアウトは、１画素に複数のＭＯＳ型トランジスタが設けられた固体撮像装置に適用できる。固体撮像装置の応用例としては、複写機、監視カメラやデジタルカメラ、センサなど、種々の装置がある。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１の実施形態に係る固体撮像装置の画素セル部のパターンレイアウトを示す図である。
【図２】第１の実施形態の固体撮像装置の一例を示す回路図である。
【図３】第１の実施形態に係る固体撮像装置における画素内パターンレイアウトにメタル配線への伝達コンタクトパターンを重ね合わせたレイアウト図である。
【図４】第１の実施形態に係る固体撮像装置において、４行×４列の画素のレイアウトを示す図である。
【図５】本発明の第２の実施形態に係る固体撮像装置の画素セル部のパターンレイアウトを示す図である。
【図６】複数画素で増幅手段（アンプ部）を共有した４Ｔｒ型ＣＭＯＳセンサの画素レイアウトを示す図である。
【図７】（ａ）は、従来のＣＭＯＳセンサの回路構成および断面を示す図であり、（ｂ）は（ａ）に示す断面を回路で示す図であり、（ｃ）は、光電変換部において光子の入射によって発生した蓄積中の電荷の状態を示す図であり、（ｄ）は、素子内に蓄積した後の電荷の状態を示す図である。
【図８】従来の４Ｔｒ型ＣＭＯＳセンサの画素構成を示す回路図である。
【図９】図８に示す従来の４Ｔｒ型ＣＭＯＳセンサの画素部分の平面レイアウトを示す図である。
【図１０】従来の３Ｔｒ型ＣＭＯＳセンサの画素における回路構成を示す図である。
【図１１】図１０に示す従来の３Ｔｒ型ＣＭＯＳセンサの画素のレイアウトを示す図である。
【図１２】２個の画素で１つの増幅手段を共有する従来の画素回路構成の例を示す図である。
【図１３】従来の３Ｔｒ型ＣＭＯＳの画素回路構成を示す図である。
【符号の説明】
【００６９】
１１３              フォトダイオード領域
１１４              転送トランジスタ領域
１１５              フローティングディフュージョン領域
１１６、１１８      リセットトランジスタ配線領域
１１７              増幅用トランジスタ領域
１１９              水平方向画素ピッチ
１２０              垂直方向画素ピッチ
２０１              フォトダイオード
２０２、４０２      転送用トランジスタのゲート電極
２０３、３０３、４０３      リセットトランジスタのゲート電極
２０４、３０４、４０４      増幅用トランジスタのゲート電極
２０６              フローティングディフュージョン
２０７、２１２、３０７      電源コンタクト
２０８、３０８      出力コンタクト
２０９、３０９      伝達用コンタクト
２１０              伝達用配線
２１１              出力配線
２３０              第１の画素
２３１              第２の画素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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