(57)【要約】      （修正有）【課題】  半導体装置の製造歩留まり向上を図る。【解決手段】  半導体装置の製造方法において、半導体基板の主面上にマスクを形成する工程と、前記マスクを覆うようにして前記半導体基板の主面上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に異方性エッチングを施して、前記マスクの側壁に前記第１の絶縁膜からなるサイドウォールスペーサを形成する工程と、前記マスク及び前記サイドウォールスペーサの周囲における前記半導体基板の主面をエッチングして溝を形成する工程と、前記溝の内部に第２の絶縁膜を埋め込む工程とを有し、更に、前記サイドウォールスペーサ形成工程の後であって、前記溝形成工程の前に、前記半導体基板の主面に付着する異物を除去する工程を有する。【選択図】        図４
2006041136.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上にマスクを形成する工程と、
前記マスクを覆うようにして前記半導体基板の主面上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に異方性エッチングを施して、前記マスクの側壁に前記第１の絶縁膜からなるサイドウォールスペーサを形成する工程と、
前記マスク及び前記サイドウォールスペーサの周囲における前記半導体基板の主面をエッチングして溝を形成する工程と、
前記溝の内部に第２の絶縁膜を埋め込む工程とを有し、
更に、前記サイドウォールスペーサ形成工程の後であって、前記溝形成工程の前に、前記半導体基板の主面に付着する異物を除去する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記異物の除去は、物理洗浄若しくは薬液洗浄で行うことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記異物の除去は、熱処理を施して前記半導体基板の主面に熱酸化膜を形成し、その後、前記熱酸化膜を除去することによって行うことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記マスク形成工程は、前記半導体基板の主面上に絶縁膜を形成する工程と、前記絶縁膜上にフォトレジストからなるレジストマスクを形成する工程と、前記レジストマスクの周囲における前記絶縁膜をエッチングする工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の主面上にマスクを形成する工程と、
前記マスクを覆うようにして前記半導体基板の主面上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に異方性エッチングを施して、前記マスクの側壁に前記第１の絶縁膜からなるサイドウォールスペーサを形成する工程と、
前記マスク及び前記サイドウォールスペーサの周囲における前記半導体基板の主面をエッチングして溝を形成する工程と、
前記溝の内部に第２の絶縁膜を埋め込む工程とを有し、
更に、前記マスク形成工程の後であって、前記第１の絶縁膜形成工程の前に、熱酸化処理を施して前記半導体基板の主面に熱酸化膜を形成する工程と、前記熱酸化膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体基板の主面の素子形成領域間を電気的に分離する素子分離技術に関するものである。
【背景技術】
【０００２】
半導体基板の主面の素子形成領域間を電気的に分離する素子分離技術の１つに、例えばＳＴＩ（Ｓhallow Ｔrench Ｉsolation）やＳＧＩ（Ｓhallow Ｇroove Ｉsolation）と呼称される溝型素子分離技術が知られている。この溝型素子分離技術は、主に、半導体基板の主面を熱酸化してパッド酸化膜を形成し、その後、パッド酸化膜上に酸化防止膜として例えば窒化シリコン膜をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で形成し、その後、前記窒化シリコン膜及びパッド酸化膜をパターンニングして、前記半導体基板の主面の素子形成領域上に前記窒化シリコン膜及びパッド酸化膜からなるエッチング用マスクを形成し、その後、前記エッチング用マスクの周囲における前記半導体基板の主面（溝形成領域）をエッチングして溝を形成し、その後、前記溝の内部を含む前記半導体基板の主面上に絶縁膜として例えば酸化シリコン膜をＣＶＤ法で形成し、その後、前記酸化シリコン膜が前記溝の内部のみに残るように前記酸化シリコン膜を例えばＣＭＰ（化学的機械研磨：Ｃhemical Ｍechanical Ｐolishing）法で除去することによって、隣り合う素子形成領域間を電気的に分離する技術である。この溝型素子分離技術においては、ＬＯＣＯＳ（Ｌocal Ｏidation of Ｓilicon）と呼称される素子分離技術と比較して、隣り合う素子形成領域間を電気的に分離する素子分離領域の微細化が可能なため、半導体装置の高集積化を図ることができる。
【０００３】
なお、前記溝型素子分離技術については、例えば特開平１１−１７７０４７号公報に記載されている。
【０００４】
【特許文献１】特開平１１−１７７０４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置の高集積化に伴い、素子分離領域においても更なる微細化が要求されている。そこで、本発明者は、素子分離領域の更なる微細化に好適なスペーサ方式の溝型素子分離技術について検討した結果、以下の問題点を見出した。図１４は、従来のスペーサ方式の溝型素子分離技術を説明するための模式的断面図である。
【０００６】
スペーサ方式の溝型素子分離技術は、図１４（ａ）に示すように、半導体基板１の主面の素子形成領域上に、窒化シリコン膜４及びパッド酸化膜３からなるエッチング用マスクＭ２を形成した後、図１４（ｂ）に示すように、エッチング用マスクＭ２を覆うようにして半導体基板１の主面上に例えば酸化シリコン膜からなる絶縁膜５をＣＶＤ法で形成し、その後、絶縁膜５にＲＩＥ（Ｒesctive Ｉon Ｅtching）等の異方性ドライエッチングを施して、図１４（ｃ）に示すように、エッチング用マスクＭ２の側壁にサイドウォールスペーサ６を形成し、その後、エッチング用マスクＭ２及びサイドウォールスペーサ６の周囲における半導体基板１の主面（溝形成領域）をエッチングして、図１４（ｄ）に示すように溝８を形成することによって、微細な素子分離領域を形成する技術である。
【０００７】
本発明者は、このスペーサ方式の溝型素子分離技術を用いた場合、サイドウォールスペーサを形成しない溝型素子分離技術よりも溝８の内部に図１４（ｄ）に示す突起状エッチ残り（突起状異物）８ａが多発することを確認した。本発明者の検討によれば、突起状エッチ残り８ａは、図１４（ｃ）に示すように、半導体基板１の溝形成領域に付着した異物７の影響で溝形成時のエッチングが阻害されることによって発生する。
【０００８】
このような突起状エッチ残り８ａが多発すると、素子分離領域形成後の外観検査において、他の不良の見知が困難になること、また、突起状エッチ残り８ａの発生場所やサイズによっては素子形成領域間の絶縁不良を引き起こす可能性があるため、製造歩留まり低下の要因となる。
【０００９】
本発明の目的は、半導体装置の製造歩留まり向上を図ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
前記目的は、エッチング用マスクの側壁にサイドウォールスペーサを形成する工程の後であって、エッチングマスク及びサイドウォールスペーサの周囲における半導体基板の主面の溝形成領域をエッチングして溝を形成する工程の前に、半導体基板の主面の溝形成領域に付着する異物を除去することによって達成される。
異物の除去は、物理洗浄若しくは薬液洗浄、或いはこれらを組み合わせて行う。また、異物の除去は、半導体基板の主面の溝形成領域を酸化して酸化膜を形成し、その後、前記酸化膜を除去することによって行う。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、半導体装置の製造歩留まり向上を図ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【実施例１】
【００１３】
本実施例１では、洗浄によって異物を除去する例について説明する。
図１乃至図７は、本発明の実施例１の半導体装置に係わる図であり、
図１は、半導体装置の一部を示す模式的断面図、
図２乃至図６は、半導体装置の製造工程を示す模式的断面図、
図７は、半導体装置の製造工程を示すプロセスフロー図である。
【００１４】
図１に示すように、本実施例１の半導体装置は、半導体基板として例えば単結晶シリコンからなるｐ型半導体基板１（以下、シリコン基板と呼ぶ）を主体に構成されている。
【００１５】
シリコン基板１の主面（素子形成面，回路形成面）は、素子分離領域２によって区画され、かつ電気的に分離された素子形成領域１ａ及び１ｂを有し、素子形成領域１ａには、ｐ型ウエル領域２１及びｎ型ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）−Ｑｎが形成され、素子形成領域１ｂには、ｎ型ウエル領域２０及びｐ型ＭＩＳＦＥＴ−Ｑｐが形成されている。ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）は、絶縁ゲート型電界効果トランジスタの一種であり、ゲート絶縁膜が酸化膜からなるものは、ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼ばれている。また、ＭＩＳＦＥＴは、ゲート電極の材料として金属膜以外の膜、例えばシリコン膜を用いたものも含む。
素子分離領域２は、溝分離構造になっている。この溝分離構造は、後で詳細に説明するが、スペーサ方式の溝型素子分離技術で形成されている。
【００１６】
ｎ型及びｐ型ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）は、主に、チャネル形成領域、ゲート絶縁膜２２、ゲート電極２３、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜２２は、シリコン基板１の主面の素子形成領域（１ａ，１ｂ）に設けられ、例えば酸化シリコン膜で形成されている。ゲート電極２３は、シリコン基板１の主面の素子形成領域上にゲート絶縁膜５を介在して設けられ、例えば抵抗値を低減するための不純物が導入されたシリコン膜で形成されている。チャネル形成領域は、ゲート電極２３の直下におけるシリコン基板１の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長（ゲート長）方向において、チャネル形成領域を挟むようにしてシリコン基板１の表層部に設けられている。
【００１７】
ｎ型ＭＩＳＦＥＴ−Ｑｎのソース領域及びドレイン領域は、エクステンション領域である一対のｎ半導体領域（不純物拡散領域）２４、及びコンタクト領域である一対のｎ型半導体領域（不純物拡散領域）２７を有する構成になっている。ｎ型半導体領域２４は、ゲート電極２３に整合してシリコン基板１の主面の素子形成領域１ａに設けられている。ｎ型半導体領域２７は、ゲート電極２３の側壁に設けられたサイドウォールスペーサ２６に整合してシリコン基板１の主面の素子形成領域１ａに設けられている。
【００１８】
ｐ型ＭＩＳＦＥＴ−Ｑｐのソース領域及びドレイン領域は、エクステンション領域である一対のｐ半導体領域（不純物拡散領域）２５、及びコンタクト領域である一対のｐ型半導体領域（不純物拡散領域）２８を有する構成になっている。ｐ型半導体領域２５は、ゲート電極２３に整合してシリコン基板１の主面の素子形成領域１ｂに設けられている。ｐ型半導体領域２８は、ゲート電極２３の側壁に設けられたサイドウォールスペーサ２６に整合してシリコン基板１の主面の素子形成領域１ｂに設けられている。
【００１９】
次に、本実施例１の半導体装置の製造について、図２乃至図７を用いて説明する。
まず、半導体基板として、図２（ａ）に示すように、例えば比抵抗が１０［Ωｃｍ］程度のｐ型単結晶シリコンからなるシリコン基板１を準備する。
【００２０】
次に、シリコン基板１の主面を熱酸化して厚さが１０〜３０［ｎｍ］程度の酸化シリコン膜からなるパッド酸化膜３を形成し、その後、パッド酸化膜３上に、酸化防止膜として例えば厚さが１００〜２００［ｎｍ］程度の窒化シリコン膜４をＣＶＤ法で形成する（図２（ｂ）参照）。パッド酸化膜３は、窒化シリコン膜４が直接シリコン主面に形成された場合にその表面に熱的歪みが残留し、結晶欠陥を引き起こすのを抑制するためのバッファ膜である。
【００２１】
次に、図２（ｂ）に示すように、窒化シリコン膜４上にレジストマスクＭ１を周知のフォトリソグラフィ技術を用いて形成する。レジストマスクＭ１は、シリコン基板の主面の素子形成領域（１ａ，１ｂ）上を覆い、シリコン基板１の主面の溝形成領域上に開口部が位置するパターンで形成されている。
【００２２】
次に、レジストマスクＭ１をエッチングマスクとして使用し、窒化シリコン膜４及びパッド酸化膜３を順次パターンニング（エッチング）して、図３（ａ）に示すように、シリコン基板１の主面の素子形成領域（１ａ，１ｂ）上に窒化シリコン膜４及びパッド酸化膜からなるエッチング用マスクＭ２を形成する。
【００２３】
次に、レシストマスクＭ１を除去し、その後、図３（ｂ）に示すように、エッチング用マスクＭ２を覆うようにしてシリコン基板１の主面上の全面に、例えば酸化シリコン膜からなる絶縁膜５をＣＶＤ法で形成する（図７〈１〉）。絶縁膜５は、エッチングマスクＭ２の厚さよりも厚い膜厚で形成する。
【００２４】
次に、絶縁膜５にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性ドライエッチングを施して、図４（ａ）に示すように、エッチング用マスクＭ２の側壁にサイドウォールスペーサ６を形成する（図７〈２〉）。サイドウォールスペーサ６は、エッチング用マスクＭ２に整合して形成される。
【００２５】
この工程において、図４（ａ）に示すように、シリコン基板１の主面の溝形成領域（素子分離領域）に異物（エッチング阻害物）７が付着する。異物７は、サイドウォールスペーサ６を形成する時のドライエッチングの影響により生成される。
【００２６】
次に、図４（ｂ）に示すように、シリコン基板１の主面の溝形成領域に付着した異物７を除去する（図７〈３〉）。異物７の除去は、薬液洗浄で行う。薬液洗浄としては、例えば、ＡＰＭ洗浄、ＨＰＭ洗浄、ＳＰＭ洗浄、ＨＦ洗浄などがある。
【００２７】
ＡＰＭ洗浄では、例えば、
ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：５：５０の洗浄液を使用する。このＡＰＭ洗浄は、主に有機物を含む異物の除去に適している。
ＨＰＭ洗浄では、例えば、
ＨＣｌ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：５：５００の洗浄液を使用する。このＨＰＭ洗浄は、主に金属の除去に適している。
ＳＰＭ洗浄では、例えば、
Ｈ２ＳＯ４：Ｈ２Ｏ２＝５：１の洗浄液を使用する。このＳＰＭ洗浄は、主に有機物及び金属の除去に適している。
ＨＦ洗浄では、例えば
ＨＦ：Ｈ２Ｏ＝１：５００の洗浄液を使用する。このＨＦ洗浄は、酸化膜の除去に適している。
異物７の成分に応じて、これらの薬液洗浄を単独で行っても良いし、これらの薬液洗浄を組み合わせて行ってもよい。
【００２８】
なお、異物７の除去は、物理洗浄で行っても良い。物理洗浄としては、例えば、ブラシ洗浄、ジェット洗浄、２流体洗浄、メガソニック洗浄などがある。
また、異物７の除去は、薬液洗浄と物理洗浄を組み合わせて行っても良い。
【００２９】
次に、エッチング用マスクＭ２及びサイドウォールスペーサ６の周囲におけるシリコン基板１の主面、即ちシリコン基板１の溝形成領域をエッチングして、図５（ａ）に示すように、溝８を形成する（図７〈４〉）。
【００３０】
この工程において、サイドウォールスペーサ６の形成工程の後であって、溝８の形成工程の前に、シリコン基板１の主面の溝形成領域に付着する異物７を除去しているため、異物７に起因して溝８の内部に形成される突起状エッチ残り（図１４（ｄ）参照）を抑制することができる。
【００３１】
次に、溝８の内壁面を熱酸化して酸化シリコン膜（図示せず）を形成し、その後、図５（ｂ）に示すように、溝８の内部を含むシリコン基板１の主面上に例えば酸化シリコン膜からなる絶縁膜９をＣＶＤ法で形成する。
【００３２】
次に、図６（ａ）に示すように、絶縁膜９が溝８の内部のみに残るように絶縁膜９を例えばＣＭＰ（化学的機械研磨：Ｃhemical Ｍechanical Ｐolishing）法で選択的に除去して平坦化する。この工程において、溝８の内部に絶縁膜９が選択的に埋め込まれる。この時、絶縁膜９（酸化シリコン膜９）を研磨する際に、絶縁膜４（窒化シリコン膜４）がエッチングストッパ膜として機能している。
次に、約１０００℃の熱処理を施して、溝８に埋め込まれた絶縁膜９をデンシファイ（焼締め）する。
【００３３】
次に、リン酸およびフッ酸等の洗浄液を用いて、素子形成領域（１ａ，１ｂ）上のエッチング用マスク（窒化シリコン膜４，パッド酸化膜３）及びサイドウォールスペーサ６を除去する。これにより、図６（ｂ）に示すように、隣り合う素子形成領域（１ａ，１ｂ）間を電気的に分離する素子分離領域２が形成される。このようして素子分離領域２を形成することにより、サイドウォールスペーサ６の幅（基板の平面方向に沿う幅）に相当する分、素子分離領域２の微細化を図ることができる。
【００３４】
次に、シリコン基板１の主面の素子形成領域１ａにｎ型ＭＩＳＦＥＴ−Ｑｎ、素子形成領域１ｂにｐ型ＭＩＳＦＥＴ−Ｑｐを形成することにより、図１に示す構造となる。
【００３５】
このように、本実施例１によれば、溝８の形成時における突起状エッチ残りの発生を抑制することができるので、素子分離領域２の形成後の外観検査において、突起状エッチ残り８ａの多発で確認できなかった不良を検知することができる。また、突起状エッチ残りに起因する素子形成領域間の絶縁不良を抑制することができる。この結果、半導体装置の製造歩留まり向上を図ることができる。
【実施例２】
【００３６】
本実施例２では、酸化膜の除去によって異物を除去する例について説明する。
図８乃至図１０は、本発明の実施例２の半導体装置に係わる図であり、図８及び図９は、半導体装置の製造工程を示す模式的断面図、図１０は、半導体装置の製造工程を示すプロセスフロー図である。
【００３７】
前述の実施例１と同様の工程を施して、図８（ａ）に示すように、エッチング用マスクＭ２の側壁にサイドウォールスペーサ６を形成する（図１０〈１〉）。この工程において、図８（ａ）に示すように、シリコン基板１の主面の溝形成領域（素子分離領域）に異物（エッチング阻害物）７が付着する。
【００３８】
次に、シリコン基板１の主面の溝形成領域に付着した異物７を除去する（図１０〈２〉）。異物７の除去は、エッチング用マスクＭ２及びサイドウォールスペーサ６の周囲におけるシリコン基板１の主面、即ちシリコン基板１の主面の溝形成領域を熱酸化して、図８（ｂ）に示すように、酸化膜１０を形成し、その後、図９に示すように、酸化膜１０を例えばウエットエッチングで除去することによって行う。このウェットエッチングは酸化膜１０を除去できるような溶液によって行われ、例えば、前述の実施の形態１で示したフッ酸洗浄液（ＨＦ洗浄液）などを用いることによって行われる。この工程において、シリコン基板１の主面の溝形成領域に付着した異物７は、酸化膜１０の除去と共に除去される。
【００３９】
この後、前述の実施例１と同様の方法で溝８を形成し（図１０〈３〉）、その後、前述の実施例１と同様の方法で溝８に絶縁膜９を埋め込むことにより、素子分離領域２が形成される。
このように、本実施例２においても、前述の実施例１と同様の効果が得られる。
【００４０】
なお、本実施例２では、異物７の除去を酸化膜１０の除去によって行っているため、サイドウォールスペーサ６としては、酸化膜１０に対して選択性を有する材料、例えば窒化シリコン膜で形成することが望ましい。
【実施例３】
【００４１】
突起状エッチ残り８ａは、サイドウォールスペーサ用の絶縁膜を形成する工程の前にシリコン基板の主面の溝形成領域に付着した異物に起因して発生する場合がある。そこで、本実施例３では、サイドウォールスペーサ用の絶縁膜を形成する工程の前に、酸化膜の除去によって異物を除去する例について説明する。
【００４２】
図１１乃至図１３は、本発明の実施例３の半導体装置に係わる図であり、図１１及び図１２は、半導体装置の製造工程を示す模式的断面図、図１３は、半導体装置の製造工程を示すプロセスフロー図である。
【００４３】
前述の実施例１と同様の工程を施して、シリコン基板１の主面の素子形成領域（１ａ，１ｂ）上にエッチング用マスクＭ２を形成し（図１３〈１〉）、その後、図８（ａ）に示すように、レジストマスクＭ１を除去する（図１３〈２〉）。この工程において、図１１（ａ）に示すように、シリコン基板１の主面の溝形成領域に異物７が付着している。この異物７は、エッチング用マスクＭ２を形成する時のエッチング等の影響で生成される。
【００４４】
次に、シリコン基板１の主面の溝形成領域に付着した異物７を除去する（図１３〈３〉）。異物７の除去は、エッチング用マスクＭ２の周囲におけるシリコン基板１の主面、即ちシリコン基板１の主面の溝形成領域を熱酸化して、図１１（ｂ）に示すように、酸化膜１１を形成し、その後、図１２に示すように、酸化膜１１を例えばウエットエッチングで除去することによって行う。この工程において、シリコン基板１の主面の溝形成領域に付着した異物７は、酸化膜１１の除去と共に除去される。
【００４５】
この後、前述の実施例１と同様の方法で絶縁膜５を形成し（図１３〈４〉）、その後、前述の実施例１と同様の方法でサイドウォールスペーサ６、溝８及びこの溝８に埋め込まれた絶縁膜９を形成することにより、素子分離領域２が形成される。
【００４６】
このように、本実施例３においても、サイドウォールスペーサ用の絶縁膜５を形成する前にシリコン基板１の主面の溝形成領域に付着した異物７に起因する突起状エッチ残り８ａの発生を抑制することができるので、前述の実施形態１と同様の効果が得られる。
【００４７】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例１である半導体装置の一部を示す模式的断面図である。
【図２】本発明の実施例１である半導体装置の製造工程を示す模式的断面図である。
【図３】本発明の実施例１である半導体装置の製造工程を示す模式的断面図である。
【図４】本発明の実施例１である半導体装置の製造工程を示す模式的断面図である。
【図５】本発明の実施例１である半導体装置の製造工程を示す模式的断面図である。
【図６】本発明の実施例１である半導体装置の製造工程を示す模式的断面図である。
【図７】本発明の実施例１である半導体装置の製造工程を示すプロセスフロー図である。
【図８】本発明の実施例２である半導体装置の製造工程を示す模式的断面図である。
【図９】本発明の実施例２である半導体装置の製造工程を示す模式的断面図である。
【図１０】本発明の実施例２である半導体装置の製造工程を示すプロセスフロー図である。
【図１１】本発明の実施例３である半導体装置の製造工程を示す模式的断面図である。
【図１２】本発明の実施例３である半導体装置の製造工程を示す模式的断面図である。
【図１３】本発明の実施例３である半導体装置の製造工程を示すプロセスフロー図である。
【図１４】従来のスペーサ方式の溝型素子分離技術を説明するための模式的断面図である。
【符号の説明】
【００４９】
１…シリコン基板、１ａ，１ｂ…素子形成領域、２…素子分離領域、３…パッド酸化膜、４…窒化シリコン膜、５…絶縁膜、６…サイドウォールスペーサ、７…異物、８…溝、９…絶縁膜、１０，１１…酸化膜、Ｍ１…レジストマスク、Ｍ２…エッチング用マスク。
【００５０】
２０…ｎ型ウエル領域、２１…ｐ型ウエル領域、２２…ゲート絶縁膜、２３…ゲート電極、２４，２７…ｎ型半導体領域、２５，２８…ｐ型半導体領域、２６…サイドウォールスペーサ、Ｑｎ…ｎ型ＭＩＳＦＥＴ、Ｑｐ…ｐ型ＭＩＳＦＥＴ
【図１】
2006041136.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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