(57)【要約】【課題】  高圧出力値に対して広い制御幅と均一な出力リップル量が要求される高圧電源装置を、安価に実現する。【解決手段】  高圧トランスｔ１と、前記高圧トランスｔ１の１次巻線の一端とＧＮＤ間に接続されたスイッチング素子Ｑ１と、前記スイッチング素子Ｑ１と並列に接続された、インピーダンス素子Ｒ２と共振コンデンサＣ３の直列回路と、前記高圧トランスＴ１の２次巻線に接続された整流・平滑手段Ｄ１，Ｃ２と、前記整流・平滑手段の出力量を検知する出力量検知手段２と、前記出力量検知手段２の検知結果にもとづいて前記スイッチング素子Ｑ１のスイッチングを制御する制御手段３と、を備えた高圧電源装置。【選択図】        図１
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【特許請求の範囲】
【請求項１】
高圧トランスと、前記高圧トランスの１次巻線の一端とＧＮＤ間に接続されたスイッチング素子と、前記スイッチング素子と並列に接続された、インピーダンス素子と共振コンデンサの直列回路と、前記高圧トランスの２次巻線に接続された整流・平滑手段と、前記整流・平滑手段の出力量を検知する出力量検知手段と、前記出力量検知手段の検知結果にもとづいて前記スイッチング素子のスイッチングを制御する制御手段と、を備えたことを特徴とする高圧電源装置。
【請求項２】
請求項１に記載の高圧電源装置において、
前記インピーダンス素子に並列にダイオードを接続したことを特徴とする高圧電源装置。
【請求項３】
請求項１または２に記載の高圧電源装置において、
前記インピーダンス素子は抵抗であることを特徴とする高圧電源装置。
【請求項４】
請求項１ないし３のいずれかに記載の高圧電源装置において、
前記制御手段は、ＩＣ化されていることを特徴とする高圧電源装置。
【請求項５】
請求項１ないし３のいずれかに記載の高圧電源装置を、静電画像形成のための高圧電源としたことを特徴とをする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複写機、プリンタ等の画像形成装置における高圧電源に好適な高圧電源装置に関し、特にその出力特性の改善に関するものである。
【背景技術】
【０００２】
従来の複写機、プリンタ等の静電画像形成に用いられる高圧電源装置には、高圧出力値によって高圧トランスの駆動方式を変えているものがある（特許文献１参照。）。
【０００３】
図１０は従来の高圧電源電源装置の概略構成を示す図、図１１は高圧制御用ＣＰＵ１の内部ブロックを示す図である。図１２は図１０の高圧電源装置に用いられる高圧トランスＴ１の出力特性を示す図である。以下、図１０〜１２を参照して従来の高圧電源装置の動作について説明する。トランスＴ１は、出力値ＤＣ５００Ｖ〜１５００Ｖ程度の電圧が出力される高圧電源装置に利用されており、図１０のスイッチングトランジスタＱ１のパルス幅において、ＯＦＦ時間Ｔｏｆｆを固定、ＯＮ時間Ｔｏｎを変化させて制御を行った場合、Ｔｏｎが小さいときにはパルスのＯＮ幅の変化に対する出力電圧の変化の度合いも急で、パルスのＯＮ幅が広がるのに従って、パルスのＯＮ幅に対する出力電圧の変化が緩やかになる特性を持っている。よって、高圧出力バイアス値の出力要求幅がＶ１〜Ｖ３の領域を制御する場合、出力電圧がＶ１〜Ｖ２の領域では、出力電圧Ｖ２〜Ｖ３の領域に比べ、パルスのＯＮ幅の変化に対する出力電圧の変化も急になる。パルスＯＮ幅の変化に対する出力電圧の変化が急になれば出力電圧の出力リップルも大きくなる。
【０００４】
図１２における出力電圧値がＶ１〜Ｖ３の領域において、出力リップル量に対する精度が同じように要求され、図１２のような出力特性のものを高圧トランスとして使用する場合、出力制御がＶ２以下の範囲で制御するのが難しいので、図１１のＳＷ２により、出力値がＶ２〜Ｖ３の出力範囲と、Ｖ２以下の範囲で制御方式を切り替えることで、出力電圧がＶ２以下の範囲の制御を容易に実現できるようにしている。
【０００５】
まず、図１２のトランス特性において、パルスのＯＮ幅の変化に対する出力電圧の変化が緩やかな出力電圧Ｖ２〜Ｖ３の範囲では従来例と同様、ＯＦＦパルス幅一定、ＯＮパルス幅可変のＰＷＭ制御が行われる。スイッチングトランジスタＱ１を断続的にスイッチングすることにより高圧トランスＴ１の一次巻線に印加される電圧をスイッチングする。次に前記スイッチングトランジスタＱ１によってスイッチングされた電圧を前記高圧トランスＴ１により高電圧化して高圧トランスＴ１の二次巻線に出力し、この高電圧化された電圧を高圧ダイオードＤ１及び高圧コンデンサＣ２を用いて整流・平滑して高圧ＤＣ出力を生成する。なお、スイッチングトランジスタＱ１はＦＥＴ等の素子を用いて構成することも可能である。
【０００６】
高圧出力を出力量検知手段２により検出し、検知された出力量に相当する検知電圧ＶＦＢに変換して高圧制御用ＣＰＵ１のＦＢ端子へ入力する。高圧制御用ＣＰＵ１のＦＢ端子から入力された検知電圧ＶＦＢは、ＣＰＵコア１０からデータバスラインを通して出力された出力目標値のデータをＤ／Ａコンバータ７でアナログ電圧に変換された基準電圧Ｖｒｅｆと比較器５で比較される。この時ＳＷ２はアップダウンカウンタＵ／ＤＣ６の入力方向がＯＮになり、基準電圧Ｖｒｅｆに対して出力電圧が高いのか低いのかを比較器５の出力信号によって判断し、出力が高い場合にはアップダウンカウンタ（以下ＵＤ／Ｃ）６は出力値を前回の出力値から１つダウンし、逆に低い場合には１つアップさせる。図８にダウンカウンタの波形を示す。ＵＤ／Ｃ６からの出力値は図中Ｚ１、Ｚ２、Ｚ３…で示される。
【０００７】
また、ＳＷ２のＯＮ方向がＵＤ／Ｃ６側である時は、図１０のＳＷ１がＯＮ状態を保持し、トランスＴ１の入力側には常にＶｉｎが入力された状態となる。
【０００８】
発振器９の出力はダウンカウンタ（以下Ｄ／Ｃと表記）８に接続され、Ｄ／Ｃ８は発振器９からの出力の周期時間Ｓ毎にＵＤ／Ｃ６からの出力値をひとつづつ減らしていく。このカウンタ８からの出力値は比較器１２に入力され、ＣＰＵコア１０からデータバスラインを介して入力されたＰＷＭのＴｏｆｆ設定用基準データＸと比較される。カウンタ８の出力に対してＴｏｆｆ設定用基準データ値が小さい場合には、パルスはＯＮ、逆の場合はＯＦＦすることで、Ｔｏｆｆが常に一定、ＴｏｎがＴｏｎ１、Ｔｏｎ２、Ｔｏｎ３といったように可変するＰＷＭ出力が実現される。図中下方の方形波は比較器１２の出力を示し、スイッチングトランジスタＱ１へパルスを供給する。
【０００９】
また、このＰＷＭ制御方式では、安全性を考慮してパルスのＯＮ幅にリミット値を設けており、最大ＯＮ幅の時間にＴｏｆｆを加えた時間をＴｍａｘとし、Ｔｍａｘのデータ設定を行っている。
【００１０】
図８において、ＹはＰＷＭのＴｍａｘ設定用基準データで、比較器１１によりＵＤ／Ｃ６からの出力値との比較が行われ、Ｕ／ＤＣ６の出力値がＹであるかそれ以上の場合はリミッタがかかり、パルスのＯＮ幅がＴｏｎ２より広がらないようにしている。
【００１１】
次に、図１２のトランス特性において、パルスのＯＮ幅の変化に対する出力電圧の変化が急な、出力電圧がＶ２以下の範囲では、ＯＦＦパルス幅、ＯＮパルス幅とも一定のパルスがスイッチングトランジスタＱ１に供給され、比較器５の比較結果によりＳＷ１をスイッチングしてトランスＴ１に入力される電力をスイッチングして出力量を制御する。スイッチングトランジスタＱ１を断続的にスイッチングすることにより高圧トランスＴ１の一次巻線に印加される電圧をスイッチングする。次に前記スイッチングトランジスタＱ１によってスイッチングされた電圧を前記高圧トランスＴ１により高電圧化して高圧トランスＴ１の二次巻線に出力し、この高電圧化された電圧を高圧ダイオードＤ１及び高圧コンデンサＣ２を用いて整流・平滑して高圧ＤＣ出力を生成する。なお、スイッチングトランジスタＱ１はＦＥＴ等の素子を用いて構成することも可能である。
【００１２】
高圧出力を出力量検知手段２により検出し、検知された出力量に相当する検知電圧ＶＦＢに変換して高圧制御用ＣＰＵ１のＦＢ端子へ入力する。高圧制御用ＣＰＵ１のＦＢ端子から入力された検知電圧ＶＦＢは、ＣＰＵコア１０からデータバスラインを通して出力された出力目標値のデータをＤ／Ａコンバータ７でアナログ電圧に変換された基準電圧Ｖｒｅｆと比較器５で比較される。この時ＳＷ２は図１１のＳ＿ＰＷＭ出力端子側がＯＮになり、基準電圧Ｖｒｅｆに対して出力電圧が高いのか低いのかを比較器５の出力レベルによって判断し、出力が高い場合にはＳＷ１がＯＦＦする信号、逆に低い場合にはＳＷ１がＯＮする信号を比較器５より出力し、高圧トランスの入力Ｖｉｎをスイッチングすることにより、出力電圧値を一定に制御している。
【００１３】
この時アップダウンカウンタＵ／ＤＣ６の入力はアップ方向の信号が入力される状態を保持する構成になっており、Ｍ＿ＰＷＭ出力端子からは常に図８のＴｏｆｆ設定値データＸ、Ｔｍａｘ設定値データＹを出力電圧がＶ２以下の範囲を制御するのに最適な値に設定して、周期Ｔｍａｘ、ＯＮ幅Ｔｏｎ２、ＯＦＦ幅Ｔｏｆｆの固定パルスが出力される。
【００１４】
以上２つの制御方式の切り替えはＣＰＵコア１０のデータメモリ（図示せず）からＤ／Ａコンバータに入力されるデータ値の比較によって行っても、ＶＦＢの値を比較して行っても良い。また、外部からの信号によりＳＷ２を切り替えることも可能である。
【特許文献１】特開２００３−１４３８４５公報（第６頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかし、前述のように２つの制御方式の切り替える、すなわち高圧トランスの駆動方式を出力電圧値によって切り替える装置では、スイッチ素子やそれを制御する部品の点数が大幅に増加し、コストアップの要因となっていた。
【００１６】
本発明は、このような状況のもとでなされたもので、高圧出力値に対して広い制御幅と均一な出力リップル量が要求される高圧電源装置を、安価に実現することを課題とするものである。
【課題を解決するための手段】
【００１７】
前記課題を解決するため、本発明では、高圧電源装置を次の（１）のとおりに構成する。
【００１８】
（１）高圧トランスと、前記高圧トランスの１次巻線の一端とＧＮＤ間に接続されたスイッチング素子と、前記スイッチング素子と並列に接続された、インピーダンス素子と共振コンデンサの直列回路と、前記高圧トランスの２次巻線に接続された整流・平滑手段と、前記整流・平滑手段の出力量を検知する出力量検知手段と、前記出力量検知手段の検知結果にもとづいて前記スイッチング素子のスイッチングを制御する制御手段と、を備えた高圧電源装置。
【発明の効果】
【００１９】
本発明によれば、高圧出力値に対して広い制御幅と均一な出力リップル量が要求される高圧電源装置を、安価に実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下本発明を実施するための最良の形態をより詳しく説明する。
【００２１】
（実施形態１）
図１は実施形態１における高圧電源装置の概略構成を示す図、図７は高圧制御用ＣＰＵ３の内部ブロックを示す図である。以下、本実施例の高圧電源装置について説明する。
【００２２】
実施形態１において、従来例と異なる点は、従来例において、出力電圧値により、高圧トランスの駆動方式を変えて行っているのに対し、本実施例では、高圧トランスの駆動方式は駆動パルスのＯＦＦ幅を一定とし、ＯＮ幅を変化させて出力電圧を一定に制御する１つの方式で行っていることである。これに伴い、図９におけるＳＷ１のような入力電力制御用スイッチ素子を削除したこと、また、高圧トランスの駆動を電圧共振型の回路で行っていること、更には、共振回路を構成する共振コンデンサと高圧トランス端子との間に抵抗Ｒ２を直列に接続していることである。
【００２３】
なお、図１において、前述の従来例と同一部分には同一符号を付している。
電圧共振方式で高圧トランスを制御した場合、駆動パルスのＯＮ幅の変化に対する、スイッチング素子のＯＦＦ期間にスイッチング素子のコレクタ−エミッタ間に印加される電圧（以下、フライバック電圧ＶＣＥと記載）の追従性が従来例に比べ良好となる。
【００２４】
該電圧共振方式の駆動回路を用いた場合、駆動パルスのＯＮ幅が大きい場合には図２のような波形となる。同図においてＣＬＫ１は、スイッチングトランジスタＱ１のベースに入力される駆動パルスで、Ｈレベルが素子のＯＮ信号、Ｌレベルが素子のＯＦＦ信号となり、Ｌレベルの幅が一定のパルスである。ＶＣＥはスイッチングトランジスタＱ１のコレクタ−エミッタ間に印加されるフライバック電圧で、ＩＣはスイッチングトランジスタＱ１のコレクタ電流である。このように、駆動パルスのＯＮ幅が大きい場合には、ＣＬＫ１のＯＦＦ時間よりＶＣＥの幅の方が小さいため、スイッチングトランジスタＱ１のコレクタ−エミッタ間に電圧が印加されていない状態でＱ１をＯＮすることができる。
【００２５】
しかしながら、駆動パルスのＯＮ幅が小さい場合において、図１における共振コンデンサＣ３とトランスＴ１の間に抵抗Ｒ２を直列に接続しない場合には図３のような波形となる。図３のように、駆動パルスのＯＮ幅が小さい場合には、ＶＣＥが電位０Ｖレベルまで下降しない状態、すなわち、ＶＣＥの非ゼロクロス領域であるため、スイッチングトランジスタＱ１のコレクタ−エミッタ間に電圧が印加された状態でＱ１をＯＮしてしまい、ＶＣＥの波形に歪みが生じてしまう。図４は図１における共振コンデンサＣ３とトランスＴ１の間に抵抗Ｒ２を直列に接続しない場合の高圧トランスの出力特性を示す。
【００２６】
例えば、出力電圧Ｖ１〜Ｖ３まで均一な出力リップル量が要求される場合、共振コンデンサＣ３とトランスＴ１の間に抵抗Ｒ２を直列に接続しない構成では対応できなくなってしまう。そこで、本実施例では、共振コンデンサＣ３とトランスＴ１の間に抵抗Ｒ２を直列に接続した構成している。
【００２７】
図５は、共振コンデンサＣ３とトランスＴ１の間に抵抗Ｒ２を直列に接続した場合の波形である。本実施例では、ＶＣＥの非ゼロクロス領域において、スイッチングトランジスタＱ１のコレクタ−エミッタ間に電圧が印加された状態でＱ１をＯＮした場合、共振コンデンサＣ３とトランスＴ１の間に抵抗Ｒ２を直列に接続することで、コレクタ電流ＩＣを抑え、ＶＣＥの波形に歪みを抑えることができる。
【００２８】
図６は、図１のように共振コンデンサＣ３とトランスＴ１の間に抵抗Ｒ２を直列に接続した場合の高圧トランスの出力特性を示す。
【００２９】
例えば、出力電圧Ｖ１〜Ｖ３まで均一な出力リップル量が要求される場合、共振コンデンサＣ３とトランスＴ１の間に抵抗Ｒ２を直列に接続した構成で図４の特性を図６ような特性に変えることが可能となる。
【００３０】
次に、本実施形態１の高圧電源装置の動作について説明する。
図１において、スイッチングトランジスタＱ１を断続的にスイッチングすることにより高圧トランスＴ１の一次巻線に印加される電圧をスイッチングする。次に前記スイッチングトランジスタＱ１によってスイッチングされた電圧を前記高圧トランスＴ１により高電圧化してＴ１の二次巻線に出力し、この高電圧化された電圧を高圧ダイオードＤ１及び高圧コンデンサＣ２を用いて整流・平滑して高圧ＤＣ出力を生成する。なお、スイッチングトランジスタＱ１はＦＥＴ等の素子を用いて構成することも可能である。
【００３１】
高圧出力を出力量検知手段２により検出し、検知された出力量に相当する検知電圧ＶＦＢに変換して高圧制御用ＣＰＵ３のＦＢ端子へ入力する。図７に示すように、高圧制御用ＣＰＵ３のＦＢ端子から入力された検知電圧ＶＦＢは、ＣＰＵコア１０からデータバスラインを通して出力された出力目標値のデータをＤ／Ａコンバータ７でアナログ電圧に変換された基準電圧Ｖｒｅｆと比較器５で比較される。基準電圧Ｖｒｅｆに対して出力電圧が高いのか低いのかを比較器５の出力信号によって判断し、出力が高い場合にはアップダウンカウンタ（以下ＵＤ／Ｃ）６は出力値を前回の出力値から１つダウンし、逆に低い場合には１つアップさせる。図８にダウンカウンタ８の波形を示す。ＵＤ／Ｃ６からの出力値は図中Ｚ１、Ｚ２、Ｚ３…で示される。発振器９の出力はダウンカウンタ（以下Ｄ／Ｃ）８に接続され、Ｄ／Ｃ８は発振器９からの出力の周期時間Ｓ毎にＵＤ／Ｃ６からの出力値をひとつづつ減らしていく。このカウンタ８からの出力値は比較器１２に入力され、ＣＰＵコア１０からデータバスラインを介して入力されたＰＷＭのＴｏｆｆ設定用基準データＸと比較される。カウンタ出力に対してＴｏｆｆ設定用基準データ値が小さい場合には、パルスはＯＮ、逆の場合はＯＦＦすることで、Ｔｏｆｆが常に一定、ＴｏｎがＴｏｎ１、Ｔｏｎ２、Ｔｏｎ３といったように可変するＰＷＭ出力が実現される。図中下方の方形波は比較器１２の出力を示し、スイッチングトランジスタＱ１へパルスを供給する。
【００３２】
また、このＰＷＭ制御方式では、安全性を考慮してパルスのＯＮ幅にリミット値を設けており、最大ＯＮ幅の時間にＴｏｆｆを加えた時間をＴｍａｘとし、Ｔｍａｘのデータ設定を行っている。
【００３３】
図８において、ＹはＰＷＭのＴｍａｘ設定用基準データで、比較器１１によりＵＤ／Ｃ６からの出力値との比較が行われ、Ｕ／ＤＣ６の出力値がＹであるかそれ以上の場合はリミッタがかかり、パルスのＯＮ幅がＴｏｎ２より広がらないようにしている。
【００３４】
以上説明したように、実施形態１によれば、高圧出力値に対して広い制御幅と均一な出力リップル量を一つの制御方式で安価に実現することができる。なお、実施形態１では、スイッチングトランジスタＱ１のコレクタ電流を抵抗で抑制しているが、抵抗に限らず、電流を抑制できる適宜のインピーダンス素子（回路を含む）を用いることができる。また、実施例は、出力電圧を制御する例であるが、出力電流を検知し、出力電流を制御することもできる。また、図７に示すＣＰＵの構成の一部或いは全部をＩＣ化することができる。
【００３５】
（実施形態２）
図９は実施形態２における高圧電源装置の概略構成を示す図であるである。本実施形態２において、実施形態１と異なる点は、実施形態１が共振コンデンサＣ３とトランスＴ１の間に抵抗Ｒ２のみを直列に接続しているのに対し、実施形態２では、共振コンデンサＣ３とトランスＴ１の間に、トランスＴ１とダイオードのカソード端子、共振コンデンサＣ３とアノード端子が接続されたダイオードを備えたことである。
【００３６】
その他については実施形態１と同様なので、実施形態１の説明を援用し、ここでの説明を省略する。
【００３７】
なお、図９において、前述の従来例と同一部分には同一符号を付している。
実施形態２では、図３か図５のように駆動パルスのＯＮ幅が小さい場合において、スイッチングトランジスタＱ１のコレクタ−エミッタ間に電圧が印加された状態でスイッチングトランジスタＱ１をＯＮした場合は、コレクタ電流ＩＣを抑え、ＶＣＥの波形に歪みを抑えることができる。また、スイッチングトランジスタＱ１のターン時にはダイオードを通して共振コンデンサＣ３に電荷がチャージされるので、ターンオフ時に抵抗Ｒ２に流れる電流によるロス分を削減し、抵抗の発熱を抑えることが可能となる。
【図面の簡単な説明】
【００３８】
【図１】実施形態１における高圧電源装置の構成を示す図
【図２】ゼロクロス領域のフライバック波形を示す図
【図３】非ゼロクロス領域のフライバック波形（その１）を示す図
【図４】高圧トランスの出力電圧特性を示す図
【図５】非ゼロクロス領域のフライバック波形（その２）を示す図
【図６】高圧トランスの出力電圧特性を示す図
【図７】高圧制御用ＣＰＵの構成を示す図
【図８】ＰＷＭ制御の波形の説明図
【図９】実施形態２における高圧電源装置の構成を示す図
【図１０】従来例である高圧電源装置の構成を示す図
【図１１】高圧制御用ＣＰＵの構成を示す図
【図１２】高圧トランスの出力電圧特性を示す図
【符号の説明】
【００３９】
２      出力量検知手段
３      高圧制御用ＣＰＵ
Ｃ３    共振コンデンサ
Ｑ１    スイッチング素子
Ｒ２    抵抗
Ｔ１    高圧トランス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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