(57)【要約】【課題】出力トランジスタの電源電圧を印加するコレクタ電圧に追従して出力トランジスタの飽和を防止できるトランジスタ飽和防止回路を提供する。【解決手段】入力電圧を変化させて負荷回路１０２に入力電圧に応じた電圧を供給する電圧制御手段２００と、電圧制御手段２００の電源電圧の降下を検出し、電圧制御手段２００の利得を制御する電圧利得可変手段２０１とを備え、電圧入力端子１００の電圧レベルを可変することなく電源電圧の降下によって電圧制御手段２００の利得を可変して負荷回路１０２へ供給する電圧出力端子１０１の電圧を制御して出力トランジスタの飽和を防止する。【選択図】図１
2006165707.tif 000002
【特許請求の範囲】
【請求項１】
入力された電圧をレベル変換し一定の出力電圧として負荷回路に供給する電圧制御手段と、
前記電圧制御手段の電圧利得を制御する電圧利得可変手段と
を備え、前記電圧利得可変手段は、前記電圧制御手段の電源電圧の降下により前記電圧制御手段の電圧利得を可変して出力電圧を制御するよう構成した
トランジスタ飽和防止回路。
【請求項２】
前記電圧制御手段は、
帰還回路を有する反転増幅器と、
前記負荷回路に高電流駆動するための負荷駆動用パワーＦＥＴを備え、
前記電圧利得可変手段は、
前記出力電圧がエミッタに供給される第２のトランジスタと、
第２のトランジスタと同じ導電型で前記電源電圧がエミッタに供給される第１のトランジスタと、
前記第２のトランジスタと異なる導電型で前記第１のトランジスタのコレクタがベースに供給される第３のトランジスタとを設け、前記第３のトランジスタのコレクタを前記反転増幅器の非反転入力端子（＋）と接続し、前記第１，第２のトランジスタによって前記出力電圧と前記電源電圧との電位差によって制御されるミラー回路を形成し、前記ミラー回路のミラー動作によって前記帰還回路の利得を可変し、前記出力電圧を制御するよう構成した
請求項１に記載のトランジスタ飽和防止回路。
【請求項３】
前記第３のトランジスタに代えてデュアルゲートＦＥＴを備え、前記デュアルゲートＦＥＴの第１ゲートは前記第１のトランジスタのコレクタに接続され、前記デュアルゲートＦＥＴの第２ゲートは外部信号によって制御されることを特徴とする
請求項２に記載のトランジスタ飽和防止回路。
【請求項４】
前記負荷回路は電力増幅器であることを特徴とする
請求項２記載のトランジスタ飽和防止回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ飽和防止回路に関するものである。
【背景技術】
【０００２】
一般的に用いられている電源回路として図５に記載した回路がある。
図５において、負荷回路１０の電源回路にパワーＰＭＯＳＦＥＴで構成されている出力トランジスタ１１を直列に接続して入力電圧Ｖｉｎに応じて制御する場合には、出力トランジスタ１１のゲートを反転増幅器１２の出力端子に接続し、出力トランジスタ１１のドレインと負荷回路１０との接続点の電圧Ｖｏｕｔを抵抗器Ｒ１，Ｒ２で構成される帰還回路によって前記反転増幅器１２の非反転入力端子（＋）に印加して、入力電圧Ｖｉｎを“（１＋Ｒ２）／Ｒ１”倍に電圧を変換し、負荷回路１０に対して一定電圧を印加している。また、負荷回路１０の電流に応じてＶgsが確保するように作用する。これによって、負荷回路１０に一定電圧を印加すると共に電流駆動を可能とする電源回路である。
【０００３】
また、出力トランジスタの飽和を防止する従来回路は、（特許文献１）のように構成されている。
図６において、負荷はＹ結線されたモータコイルＬ１，Ｌ２，Ｌ３である。利得可変型増幅器８の出力電流は、トランジスタＱ１，Ｑ２，Ｑ３より成るカレントミラー回路１４に入力される。このカレントミラー回路１４の出力電流は、トランジスタＱ２，Ｑ３からそれぞれ出力される。
【０００４】
トランジスタＱ２の出力電流Ｉ１は抵抗Ｒ１を通じてグランドへ流れる。トランジスタＱ３の出力電流ＩＢは出力トランジスタＴ２のベースへ流入して、そのベース電流となる。出力トランジスタＴ２のエミッタには抵抗Ｒ２が接続されており、この抵抗Ｒ２の他端はグランドに接続されている。
【０００５】
抵抗Ｒ１の一端の（ハ）点に生じる電圧“Ｉ１・Ｒ１”は比較用増幅器１６の反転入力端子（−）に印加され、抵抗Ｒ２の一端の（ニ）点に生じる電圧“Ｉｏ・Ｒ２”は比較用増幅器１６の非反転入力端子（＋）に印加されている。
【０００６】
出力トランジスタＴ２の出力電流Ｉｏの増加により、出力トランジスタＴ２の電流増幅率ｈＦＥによりトランジスタＱ３の出力電流ＩＢが増加し、更には出力トランジスタＴ２のベース電流を供給するトランジスタＱ３とカレントミラーを形成しているトランジスタＱ２の出力電流Ｉ１も増加し、電圧比較用増幅器１６の反転入力端子（−）の電圧が上昇し、比較用増幅器１６の出力が利得可変型増幅器８の利得を下げるように作用する。
【０００７】
これによって、出力トランジスタＴ２のベース電流を減少させ出力トランジスタＴ２のＶｃｅが上がるように動作することから飽和を防止する。
【特許文献１】特開平７−３１９５６１号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の電源回路では負荷回路へ印加する電圧を一定にしているため、電源電圧Ｖccが低下し、負荷回路へ印加する出力電圧とほぼ同等の電圧となった場合、出力トランジスタのＶgsが最大となり、十分なＶdsが確保できず出力トランジスタが飽和するという課題がある。
【０００９】
また、（特許文献１）の飽和防止回路では、出力トランジスタＴ２の出力電流増大によって出力トランジスタＴ２のベース電流を絞りＶｃｅを確保するものであり、電源電圧Ｖccに依存していない。例えば、携帯電話装置などで使用するような電源電圧Ｖccを電池で使用する場合は電池電圧の低下が発生するため、飽和防止ができないという課題がある。
【００１０】
本発明は上記の問題を解決すべくなされたものであり、出力トランジスタの電源電圧Ｖccの電圧低下時、電圧入力端子からの電圧値を変更することなく、増幅器の利得を制御して、出力電圧を下げて出力トランジスタのＶｃｅを確保するトランジスタ飽和防止回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明の請求項１記載のトランジスタ飽和防止回路は、入力された電圧をレベル変換し一定の出力電圧として負荷回路に供給する電圧制御手段と、前記電圧制御手段の電圧利得を制御する電圧利得可変手段とを備え、前記電圧利得可変手段は、前記電圧制御手段の電源電圧の降下により前記電圧制御手段の電圧利得を可変して出力電圧を制御するよう構成したことを特徴とする。
【００１２】
この構成によると、入力される電圧を一定にしながら電圧制御手段の電源電圧の低下によって負荷回路へ供給する電圧制御の利得を低下させることができ、出力トランジスタの飽和を防止することができる。
【００１３】
また、本発明の請求項２記載のトランジスタ飽和防止回路は、請求項１において、前記電圧制御手段は、帰還回路を有する反転増幅器と、前記負荷回路に高電流駆動するための負荷駆動用パワーＦＥＴを備え、前記電圧利得可変手段は、前記出力電圧がエミッタに供給される第２のトランジスタと、第２のトランジスタと同じ導電型で前記電源電圧がエミッタに供給される第１のトランジスタと、前記第２のトランジスタと異なる導電型で前記第１のトランジスタのコレクタがベースに供給される第３のトランジスタとを設け、前記第３のトランジスタのコレクタを前記反転増幅器の非反転入力端子と接続し、前記第１，第２のトランジスタによって前記出力電圧と前記電源電圧との電位差によって制御されるミラー回路を形成し、前記ミラー回路のミラー動作によって前記帰還回路の利得を可変し、前記出力電圧を制御するよう構成したことを特徴とする。
【００１４】
この構成によると、入力電圧を可変することなく電源電圧Ｖccに起因して電圧制御の利得を可変することができ、負荷回路へ供給する一定電圧のレベルを入力電圧に依存せず電源電圧に起因して制御することができる。
【００１５】
本発明の請求項３記載のトランジスタ飽和防止回路は、請求項２において、前記第３のトランジスタに代えてデュアルゲートＦＥＴを備え、前記デュアルゲートＦＥＴの第１ゲートは前記第１のトランジスタのコレクタに接続され、前記デュアルゲートＦＥＴの第２ゲートは外部信号によって制御されることを特徴とする。
【００１６】
この構成によると、第１ゲートによって電源電圧の低下によって利得を制御する効果を実現できると共に、第２ゲートによって外部信号に対して利得制御の機能をオン／オフ制御ができ、且つタイミング制御ができる。
【００１７】
本発明の請求項４記載のトランジスタ飽和防止回路は、請求項２において、前記負荷回路は電力増幅器であることを特徴とする。
この構成によると、電力の制御ができると共に出力トランジスタの飽和により生ずる遅延を回避でき、更に電力の過渡応答特性を良くすることができる。
【発明の効果】
【００１８】
本発明に係るトランジスタ飽和防止回路によると、負荷回路に高電流駆動する出力トランジスタの電源電圧降下を検出すると共に負荷回路に一定電圧を供給する入力電圧端子の電圧値を可変することなく電圧制御の利得を制御することができ、これに基づいて出力トランジスタの飽和を防止することができる。これによって、入力電圧のバースト動作（一定時間にてオン／オフ動作を繰り返す動作）時出力トランジスタが飽和することにより生じる遅延や過渡応答特性劣化を防ぐことができ、携帯電話機などで規定されている周波数スペクトラムの広がりを改善できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の各実施の形態を図１〜図４に基づいて説明する。
（第１の実施形態）
図１と図２は本発明の（第１の実施形態）のトランジスタ飽和防止回路を示す。
【００２０】
図１はトランジスタ飽和防止回路のブロック図であって、電圧制御手段２００と電圧利得可変手段２０１を備えている。
電圧制御手段２００は、電圧入力端子１００から入力された電圧を変化させて一定の出力電圧Ｖout とし、出力電圧Ｖoutおよび一定の電圧を電圧出力端子１０１に供給する。電圧出力端子１０１には、負荷回路１０２が接続され、一定の電流を駆動する動作も併せ持っている。
【００２１】
電圧利得可変手段２０１は、電圧入力端子１００と電源電圧Ｖccに基づいて電圧制御手段２００の一定電圧を決定し、電源電圧Ｖccの低下により出力電圧Ｖoutの電圧を制御する。
【００２２】
図２は、電圧利得可変手段２０１と電圧制御手段２００の機能を実現する具体的な回路の一例を示すと共に、電圧制御手段２００と一定の電圧を電圧出力端子１０１に供給すると共に、負荷回路１０２へ高電流可能な負荷駆動用パワーＰＭＯＳＦＥＴ型トランジスタ２００ａと電圧利得可変手段２０１の関係を詳しく示している。
【００２３】
図２のトランジスタ飽和防止回路において、電圧制御手段２００は、反転増幅器２００ａの反転入力端子（−）に電圧入力端子１００が接続され、反転増幅器２００ａの非反転端子（＋）には、対ＧＮＤに接続される抵抗Ｒ１と、電圧出力端子１０１に接続される抵抗Ｒ２により、電圧入力端子１００の電圧レベルを両抵抗比により一定の電圧を電圧出力端子１０１へ出力する。
【００２４】
反転増幅器２００ａの出力は、電圧出力端子１０１へ電圧を供給する負荷駆動用パワーＰＭＯＳＦＥＴ型トランジスタ２００ｂのゲートへ接続し、トランジスタ２００ｂのドレイン端子が、電圧入力端子１００の電圧に応じた利得を決定する抵抗Ｒ２と電圧出力端子１０１へ接続され、負荷回路１０２へ供給する負荷電流を制御すると共に一定の電圧を供給する。
【００２５】
電圧利得可変手段２０１は、第２のＰＮＰトランジスタＱ３のエミッタと一定の電流及び電圧を供給する電圧出力端子１０１に接続され、第２のＰＮＰトランジスタＱ３のベースは、エミッタが電源電圧Ｖccと接続されている第１のＰＮＰトランジスタＱ２のベースに接続されてミラー回路を形成している。
【００２６】
また、第１のＰＮＰトランジスタＱ２のコレクタは、抵抗Ｒ３を介してＧＮＤへ接続される。第２のＰＮＰトランジスタＱ３のコレクタは、抵抗Ｒ４を介してＧＮＤへ接続される。
【００２７】
更に、第１のＰＮＰトランジスタＱ２のコレクタには第１のＮＰＮトランジスタＱ１のベースが接続され、第１のＮＰＮトランジスタＱ１のエミッタはＧＮＤへ接続されている。第１のＮＰＮトランジスタＱ１のコレクタは、電圧制御手段２００の反転増幅器２００ａの非反転入力端子（＋）と接続されている。
【００２８】
このように構成したため、電源電圧Ｖccが電圧出力端子１０１より十分大きい場合、第１のＰＮＰトランジスタＱ２のＶbe２と第２のＰＮＰトランジスタＱ３のＶbe３が、
Ｖbe２  ＞  Ｖbe３
の関係となり、第１のＰＮＰトランジスタＱ２に電流が流れると共に、第１のＰＮＰトランジスタＱ２のコレクタに接続されている抵抗Ｒ３によって電圧が発生し、第１のＮＰＮトランジスタＱ１のＶbe１電圧が確保され、第１のＮＰＮトランジスタＱ１のＩc／Ｖbe特性から求められる電流値と電圧入力端子１００の電圧レベルにより増幅器２００ａの帰還抵抗Ｒ１，Ｒ２に応じて求められる電流値から電圧出力端子１０１へ電圧が供給される。
【００２９】
次に、電源電圧Ｖccが低下した場合の動作を考える。
この場合、ミラー回路を形成している第１のＰＮＰトランジスタＱ２のＶbe２と第２のＰＮＰトランジスタＱ３のＶbe３の電圧が近づくと、第１のＰＮＰトランジスタＱ２のコレクタ電流は削減され、第１のＰＮＰトランジスタＱ２のコレクタに接続される抵抗Ｒ３に発生する電圧が低下し、第１のＮＰＮトランジスタＱ１が動作するＶbe１電圧が得られず第１のＮＰＮトランジスタＱ１はオフする。
【００３０】
以上のようにして第１のＮＰＮトランジスタＱ１がオフすると、反転増幅器２００ａの非反転入力端子（＋）と電圧出力端子１０１の間に接続されている抵抗Ｒ２に流れる電流が減少及びゼロとなることから、電圧入力端子１００に印加する電圧のみで電圧出力端子１０１の電圧が決定されることから電圧出力端子１０１の電圧を低下させることができる。
【００３１】
以上に説明したように、図２に示したトランジスタ飽和防止回路によると、外部より入力される電圧入力端子１００の電圧値を可変することなく電圧出力端子１０１の電圧レベルを低下させることができ、電圧出力端子１０１の一定電圧と電源電圧Ｖccの電位差（Ｖdsを上昇）を確保して負荷駆動用パワーＰＭＯＳＦＥＴトランジスタ２００ｂの飽和を防止できる。
【００３２】
（第２の実施形態）
図３は、図１の電圧利得可変手段２０１と電圧制御手段２００を実現する別の具体的な回路を示す。なお、図２と同様の作用を成すものには同一の符号を付けて説明する。
【００３３】
図３では、図２において利得制御する第１のＮＰＮトランジスタＱ１に代えてデュアルゲートＮＭＯＳＦＥＴ２０１ａを備え、且つ外部制御端子２１０を備えていることだけが異なっている。
【００３４】
ここで、デュアルゲートＮＭＯＳＦＥＴ２０１ａの第１ゲートＧ１は第１のＰＮＰトランジスタＱ２のコレクタと接続され、デュアルゲートＮＭＯＳＦＥＴ２０１ａの第２ゲートＧ２は外部制御端子２１０に接続されている。
【００３５】
外部制御端子２１０は、第２ゲートＧ２に対して０ボルトまたはＶccのいずれかの電圧を外部信号の状態として供給することによって、電圧利得可変手段２０１の機能をオン／オフ制御することができる。これについて以下説明する。
【００３６】
まず、外部制御端子２１０が第２ゲートＧ２にＶccの電圧を与えている場合を考える。
この時、第２ゲートＧ２はオンであるから、（第１の実施形態）と同様に電圧利得可変手段２０１によって電源電圧Ｖccの低下によって発生する出力トランジスタの飽和を防止することができる。つまり、電圧利得可変手段２０１の機能はオン状態である。
【００３７】
次に外部制御端子２１０が第２ゲートＧ２に０Ｖの電圧を与えている場合を考える。
この時、第２ゲートＧ２はオフであることから、デュアルゲートＮＭＯＳＦＥＴ２０１ａの第１ゲートＧ１にバイアスが与えられたとしても、電源電圧Ｖccの低下によって電圧利得可変手段２０１により利得を制御することはできない。つまり、電圧利得可変手段２０１の機能はオフの状態である。
【００３８】
以上のように、電圧利得可変手段２０１の機能をオン／オフ制御できることから、本実施形態のトランジスタ飽和防止回路は、電源電圧Ｖccの低下によって負荷駆動用パワーＰＭＯＳＦＥＴトランジスタ２００ｂが飽和することを防止することができることに加え、トランジスタ飽和防止回路の動作のタイミング及び機能を制御することができる。
【００３９】
（第３の実施形態）
図４は、図２の負荷回路１０２の具体的な例を示しており、図２と同様の作用を成すものには同一の符号を付けて説明する。
【００４０】
図３では、図２において電圧出力端子１０１に接続される負荷回路１０２に代えて電力増幅器１０３を備えていることである。この場合、電圧出力端子１０１に出力される電圧が電力増幅器１０３の電源として印加されることから、電圧出力端子１０１の電圧レベルに応じて電力が制御されることとなる。
【００４１】
これによって電圧入力端子１００の電圧がバースト動作時に電圧の立ち上がり及び立ち下りに対してランピング制御を実施するようなシステム（ここでランピング制御とは、ＧＳＭ（Global System for Mobile）携帯電話機等のシステムでスイッチングスペクトラム（Switching Spectrum）特性を考慮するためにバースト電圧の立ち上がり及び立ち下り電圧を段階的に制御してスペクトラムの広がりを抑圧するためのデータ制御をランピング制御という）で飽和時電圧がクランプされることがなく入力端子１００の立ち上がり及び立ち下がり電圧に追従することからスペクトラムの広がりを抑圧できる。
【産業上の利用可能性】
【００４２】
本発明に係る出力トランジスタ飽和防止回路は、負荷回路に一定の出力電圧を供給すると共に出力トランジスタの電源電圧の降下を検知且つ出力電圧レベルを電源電圧の降下により制御し、過渡特性劣化を防止する効果を有し、例えばＧＳＭ携帯電話機向け電力増幅器等の用途に用いる出力トランジスタ飽和防止回路として有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明に係る（第１の実施形態）におけるトランジスタ飽和防止回路のブロック図
【図２】同実施の形態の具体的な構成図
【図３】本発明に係る（第２の実施形態）におけるトランジスタ飽和防止回路の具体的な構成図
【図４】本発明に係る（第３の実施形態）におけるトランジスタ飽和防止回路の具体的な構成図
【図５】従来の電源回路の構成図
【図６】従来の出力トランジスタ飽和防止回路の構成図
【符号の説明】
【００４４】
Ｖcc        電源電圧
１００      電圧入力端子
１０１      電圧出力端子
１０２      負荷回路
１０３      電力増幅器
２００      電圧制御手段
２００ａ    反転増幅器
２００ｂ    負荷駆動用パワーＰＭＯＳＦＥＴ（負荷駆動用パワーＦＥＴ）
２０１      電圧利得可変手段
Ｑ１        第１のＮＰＮトランジスタ（第３のトランジスタ）
Ｑ２        第１のＰＮＰトランジスタ（第１のトランジスタ）
Ｑ３        第２のＰＮＰトランジスタ（第２のトランジスタ）
２０１ａ    デュアルゲートＮＭＯＳＦＥＴ（デュアルゲートＦＥＴ）
２１０      外部制御端子（外部信号）
Ｇ１        第１のゲート
Ｇ２        第２のゲート
【図１】
2006165707.tif 000003
【図２】
2006165707.tif 000004
【図３】
2006165707.tif 000005
【図４】
2006165707.tif 000006
【図５】
2006165707.tif 000007
【図６】
2006165707.tif 000008