(57)【要約】【課題】回路規模が小さく、かつ、動作レートが高い間引きフィルタを提供する。【解決手段】入力されたデータをダウンサンプリングする第１間引き部と、第１間引き部と異なるタイミングで、入力されたデータをダウンサンプリングする第２間引き部と、第１間引き部によってダウンサンプリングされたデータと第２間引き部によってダウンサンプリングされたデータとを異なるタイミングでフィルタリングして出力するフィルタ部と、第１間引き部によってダウンサンプリングされてフィルタ部によってフィルタリングされたデータと、第２間引き部によってダウンサンプリングされてフィルタ部によってフィルタリングされたデータとを累積して出力するデータ累積部とを備える。【選択図】図２
2006041833.tif 000002
【特許請求の範囲】
【請求項１】
入力されたデータをダウンサンプリングする第１間引き部と、
前記第１間引き部と異なるタイミングで、前記入力されたデータをダウンサンプリングする第２間引き部と、
前記第１間引き部によってダウンサンプリングされたデータと前記第２間引き部によってダウンサンプリングされたデータとを異なるタイミングでフィルタリングして出力するフィルタ部と、
前記第１間引き部によってダウンサンプリングされて前記フィルタ部によってフィルタリングされたデータと、前記第２間引き部によってダウンサンプリングされて前記フィルタ部によってフィルタリングされたデータとを累積して出力するデータ累積部と
を備える間引きフィルタ。
【請求項２】
前記フィルタ部は、前記第１間引き部によってダウンサンプリングされたデータ、及び前記第２間引き部によってダウンサンプリングされたデータをそれぞれ異なるフィルタ係数でフィルタリングする
請求項１に記載の間引きフィルタ。
【請求項３】
複数の異なるフィルタ係数を格納し、前記フィルタ部が前記第１間引き部によってダウンサンプリングされたデータをフィルタリングする場合に前記フィルタ部に第１のフィルタ係数を供給し、前記フィルタ部が前記第２間引き部によってダウンサンプリングされたデータをフィルタリングする場合に前記フィルタ部に第２のフィルタ係数を供給するフィルタ係数格納部を
さらに備える請求項２に記載の間引きフィルタ。
【請求項４】
前記データ累積部は、前記フィルタ部によって前記第１のフィルタ係数でフィルタリングされたデータを保持し、前記フィルタ部によって前記第２のフィルタ係数でフィルタリングされたデータデータを保持しているデータに累積して出力する
請求項３に記載の間引きフィルタ。
【請求項５】
前記第１間引き部及び前記第２間引き部は、メモリを有し、書込アドレス又は読出アドレスを受け取ってデータの書き込み又は読み出しを行うことによってダウンサンプリングする
請求項１に記載の間引きフィルタ。
【請求項６】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスから出力されたデータをサンプリングしてデジタル信号のデータに変換するアナログデジタル変換部と、
前記アナログデジタル変換部が出力したデータをダウンサンプリングする間引きフィルタと、
前記間引きフィルタによってダウンサンプリングされたデータに基づいて、前記被試験デバイスの良否を判定する良否判定部と
を備え、
前記間引きフィルタは、
入力されたデータをダウンサンプリングする第１間引き部と、
前記第１間引き部と異なるタイミングで、前記入力されたデータをダウンサンプリングする第２間引き部と、
前記第１間引き部によってダウンサンプリングされたデータと前記第２間引き部によってダウンサンプリングされたデータとを異なるタイミングでフィルタリングして出力するフィルタ部と、
前記第１間引き部によってダウンサンプリングされて前記フィルタ部によってフィルタリングされたデータと、前記第２間引き部によってダウンサンプリングされて前記フィルタ部によってフィルタリングされたデータとを累積して出力するデータ累積部と
を有する試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、間引きフィルタ及び試験装置に関する。特に本発明は、回路規模が小さい間引きフィルタ、及び当該間引きフィルタを備える試験装置に関する。
【背景技術】
【０００２】
間引きフィルタは、ローパスフィルタ及びダウンサンプラにより構成される。ローパスフィルタは、例えばＦＩＲフィルタにより実現され、入力データを遅延させるレジスタ、入力データにフィルタ係数を乗算する乗算器、及び乗算結果を加算する加算器により構成される。ダウンサンプラは、例えばレジスタにより実現され、入力データのＭ個毎にレジスタにイネーブル信号を入力することにより、Ｍ個の入力データ毎に、（Ｍ−１）個の入力データを破棄する。（例えば、非特許文献１及び２参照。）。
【０００３】
【非特許文献１】尾知博、シミュレーションで学ぶディジタル信号処理、ＣＱ出版株式会社、平成１３年７月１日
【非特許文献２】貴家仁志、マルチレート信号処理株式会社、株式会社昭晃堂、平成７年１０月６日
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の間引きフィルタにおいては、ＦＩＲフィルタが有する乗算器の回路が間引きフィルタの回路の大半を占めている。そのため、間引きフィルタの回路規模を小さくするためには、ＦＩＲフィルタが有する乗算器の回路規模を小さくすることが必要である。しかしながら、乗算器の個数を低減させると動作レートが下がってしまい、また、動作レートを上げるためには乗算器の個数を増加させなければならず、間引きフィルタの回路規模の縮小と動作レートの向上との双方を実現することが困難であった。
【０００５】
そこで本発明は、上記の課題を解決することができる間引きフィルタ及び試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
本発明の第１の形態によると、入力されたデータをダウンサンプリングする第１間引き部と、第１間引き部と異なるタイミングで、入力されたデータをダウンサンプリングする第２間引き部と、第１間引き部によってダウンサンプリングされたデータと第２間引き部によってダウンサンプリングされたデータとを異なるタイミングでフィルタリングして出力するフィルタ部と、第１間引き部によってダウンサンプリングされてフィルタ部によってフィルタリングされたデータと、第２間引き部によってダウンサンプリングされてフィルタ部によってフィルタリングされたデータとを累積して出力するデータ累積部とを備える。
【０００７】
フィルタ部は、第１間引き部によってダウンサンプリングされたデータ、及び第２間引き部によってダウンサンプリングされたデータをそれぞれ異なるフィルタ係数でフィルタリングしてもよい。
【０００８】
複数の異なるフィルタ係数を格納し、フィルタ部が第１間引き部によってダウンサンプリングされたデータをフィルタリングする場合にフィルタ部に第１のフィルタ係数を供給し、フィルタ部が第２間引き部によってダウンサンプリングされたデータをフィルタリングする場合にフィルタ部に第２のフィルタ係数を供給するフィルタ係数格納部をさらに備えてもよい。
【０００９】
データ累積部は、フィルタ部によって第１のフィルタ係数でフィルタリングされたデータを保持し、フィルタ部によって第２のフィルタ係数でフィルタリングされたデータデータを保持しているデータに累積して出力してもよい。
【００１０】
第１間引き部及び第２間引き部は、メモリを有し、書込アドレス又は読出アドレスを受け取ってデータの書き込み又は読み出しを行うことによってダウンサンプリングしてもよい。
【００１１】
本発明の第２の形態は、被試験デバイスを試験する試験装置であって、被試験デバイスから出力されたデータをサンプリングしてデジタル信号のデータに変換するアナログデジタル変換部と、アナログデジタル変換部が出力したデータをダウンサンプリングする間引きフィルタと、間引きフィルタによってダウンサンプリングされたデータに基づいて、被試験デバイスの良否を判定する良否判定部とを備える。
【００１２】
間引きフィルタは、入力されたデータをダウンサンプリングする第１間引き部と、第１間引き部と異なるタイミングで、入力されたデータをダウンサンプリングする第２間引き部と、第１間引き部によってダウンサンプリングされたデータと第２間引き部によってダウンサンプリングされたデータとを異なるタイミングでフィルタリングして出力するフィルタ部と、第１間引き部によってダウンサンプリングされてフィルタ部によってフィルタリングされたデータと、第２間引き部によってダウンサンプリングされてフィルタ部によってフィルタリングされたデータとを累積して出力するデータ累積部とを有する。
【００１３】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。
【発明の効果】
【００１４】
本発明によれば、回路規模が小さく、かつ、動作レートが高い間引きフィルタ、及び当該間引きフィルタを備える試験装置を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１６】
図１は、本発明の一実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、テストヘッド１０２、メインフレーム１０４、及びワークステーション１０６を備える。試験装置１００は、テストヘッド１０２によって被試験デバイス（以下、「ＤＵＴ」という。）１０から出力された試験信号を測定し、メインフレーム１０４によって測定した試験信号に所望の信号処理を施し、ワークステーション１０６によって試験信号を解析することにより、ＤＵＴ１０を試験する。
【００１７】
テストヘッド１０２は、アナログ試験用のテストモジュール、デジタル試験用のテストモジュール等の複数のテストモジュールを有し、デジタル試験用のテストモジュールは、本発明のアナログデジタル変換部の一例であるＡ／Ｄ１０８を含む。Ａ／Ｄ１０８は、ＤＵＴ１０から出力されたデータをサンプリングしてデジタル信号のデータに変換し、メインフレーム１０４に供給する。
【００１８】
メインフレーム１０４は、間引きフィルタ１１０及びメモリ１１２を有し、間引きフィルタ１１０は、Ａ／Ｄ１０８が出力したデータをダウンサンプリングしてメモリ１１２に供給して格納させる。ワークステーション１０６は、良否判定部１１４を有し、良否判定部１１４は、間引きフィルタ１１０によってダウンサンプリングされてメモリに格納されたデータに基づいて、ＤＵＴ１０の良否を判定する。良否判定部１１４における良否判定の結果に基づいて、ＤＵＴ１０の不良を検出し、ＤＵＴ１０の破棄又は救済が行われる。
【００１９】
図２は、本実施形態に係る間引きフィルタ１１０の構成の第１の例を示す。本例に係る間引きフィルタ１１０は、入力ラッチ回路２００、データ保持部２０１、乗算器２０２、２０４、及び２０６、加算器２０８及び２１０、データ累積部２１２、出力ラッチ回路２１４、フィルタ係数格納部２１６、及び制御部２１８を備える。データ保持部２０１は、レジスタｒ０１、ｒ０２、ｒ０３、並びにレジスタｒ１１、ｒ１２、及びｒ１３を有する。データ累積部２１２は、加算器２１３及びレジスタＲを有する。
【００２０】
レジスタｒ０１は、本発明の第１間引き部の一例であり、レジスタｒ１１は、本発明の第２間引き部の一例である。また、乗算器２０２、２０４、及び２０６、並びに加算器２０８及び２１０は、本発明のフィルタ部の一例である。なお、本実施形態においては、間引き率１／２の間引きをそれぞれ行う２相のポリフェーズ構造を有するが、他の実施形態においては、間引き率１／Ｍの間引きをそれぞれ行うＭ相のポリフェーズ構造を有してもよい。
【００２１】
まず、本例に係る間引きフィルタ１１０の動作の概要を説明する。データ保持部２０１が有するレジスタｒ０１、ｒ０２、及びｒ０３は、入力ラッチ回路２００から入力されたデータを所定のタイミングで間引きし、乗算器２０２、２０４、及び２０６、並びに加算器２０８及び２１０は、レジスタｒ０１、ｒ０２、及びｒ０３によって間引きされたデータをフィルタリングする。また、データ保持部２０１が有するレジスタｒ１１、ｒ１２、及びｒ１３は、入力ラッチ回路２００から入力されたデータを所定のタイミングと異なるタイミングで間引きし、乗算器２０２、２０４、及び２０６、並びに加算器２０８及び２１０は、レジスタｒ１１、ｒ１２、及びｒ１３によって間引きされたデータをフィルタリングする。そして、データ累積部２１２は、レジスタｒ０１、ｒ０２、及びｒ０３によって間引きされたデータと、レジスタｒ１１、ｒ１２、及びｒ１３によって間引きされたデータとを累積し、出力ラッチ回路２１４を介してメモリ１１２に出力する。
【００２２】
本実施形態によれば、複数相のポリフェーズ構造において、複数の相で乗算器及び加算器を共有させることによって、動作レートを下げることなく乗算器及び加算器の個数を低減させることができ、間引きフィルタ１１０の回路規模を小さくすることができる。
【００２３】
次に、本例に係る間引きフィルタ１１０が備える各構成要素の動作を説明する。入力ラッチ回路２００は、制御部２１８から入力イネーブル信号が供給されることによって、Ａ／Ｄ１０８から出力されたデータをデータ保持部２０１に供給する。
【００２４】
データ保持部２０１において、レジスタｒ０１は、制御部２１８から供給されるイネーブル信号（ｒ０ｅｎ）に基づいて、入力ラッチ回路２００から入力されたデータをダウンサンプリングして保持し、レジスタｒ０２及び乗算器２０２に供給する。レジスタｒ０２は、制御部２１８から供給されるイネーブル信号（ｒ０ｅｎ）に基づいて、レジスタｒ０１から出力されたデータ保持し、後段のレジスタ及び乗算器２０４に供給する。レジスタｒ０３は、制御部２１８から供給されるイネーブル信号（ｒ０ｅｎ）に基づいて、前段のレジスタから出力されたデータを保持し、乗算器２０６に供給する。
【００２５】
データ保持部２０１において、レジスタｒ１１は、制御部２１８から供給されるイネーブル信号（ｒ０ｅｎ）と異なるイネーブル信号（ｒ１ｅｎ）に基づいて、レジスタｒ０１と異なるタイミングで、入力ラッチ回路２００から入力されたデータをダウンサンプリングして保持し、レジスタｒ１２及び乗算器２０２に供給する。レジスタｒ１２は、制御部２１８から供給されるイネーブル信号（ｒ１ｅｎ）に基づいて、レジスタｒ１１から出力されたデータを保持し、後段のレジスタ及び乗算器２０４に供給する。レジスタｒ１３は、制御部２１８から供給されるイネーブル信号（ｒ１ｅｎ）に基づいて、前段のレジスタから出力されたデータを保持し、乗算器２０６に供給する。
【００２６】
即ち、レジスタｒ０２及びｒ０３は、レジスタｒ０１によってダウンサンプリングされたデータを、イネーブル信号（ｒ０ｅｎ）に基づいて順次保持してシフトさせながら、乗算器２０４及び２０６に供給する。また、レジスタｒ１２及び１３は、レジスタｒ１１によってダウンサンプリングされたデータを、イネーブル信号（ｒ１ｅｎ）に基づいて順次保持してシフトさせながら、乗算器２０４及び２０６に供給する。つまり、レジスタｒ０１、ｒ０２、及びｒ０３と、レジスタｒ１１、ｒ１２、及びｒ１３とは、入力ラッチ回路２００から入力されるデータのうちの異なるデータを異なるタイミングでそれぞれ保持し、異なるタイミングで乗算器２０２、２０４、又は２０６に供給する。本例に係る２相のポリフェーズ構造を有する間引きフィルタ１１０においては、レジスタｒ０１とレジスタｒ１１とは、入力ラッチ回路２００から入力されるデータを交互に保持することにより異なるデータを保持し、交互に乗算器２０２に供給する。
【００２７】
乗算器２０２は、レジスタｒ０１によってダウンサンプリングされたデータと、レジスタｒ１１によってダウンサンプリングされたデータとを異なるタイミングでフィルタリングする。また、乗算器２０４は、レジスタｒ０２から出力されたデータと、レジスタｒ１２から出力されたデータとを異なるタイミングでフィルタリングする。また、乗算器２０６は、レジスタｒ０３から出力されたデータと、レジスタｒ１３から出力されたデータとを異なるタイミングでフィルタリングする。
【００２８】
乗算器２０２、２０４、及び２０６は、レジスタｒ０１、ｒ０２、及びｒ０３からそれぞれ出力されたデータを同一のタイミングでフィルタリングし、加算器２０８又は２１０に出力する。また、乗算器２０２、２０４、及び２０６は、レジスタｒ１１、ｒ１２、及びｒ１３からそれぞれ出力されたデータを同一のタイミングでフィルタリングし、加算器２０８又は２１０に出力する。
【００２９】
フィルタ係数格納部２１６は、複数の異なるフィルタ係数を格納し、乗算器２０２がレジスタｒ０１によってダウンサンプリングされたデータをフィルタリングする場合に、乗算器２０２に第１のフィルタ係数を供給し、乗算器２０２がレジスタｒ１１によってダウンサンプリングされたデータをフィルタリングする場合に、乗算器２０２に第２のフィルタ係数を供給する。また、フィルタ係数格納部２１６は、乗算器２０４がレジスタｒ０２によってダウンサンプリングされたデータをフィルタリングする場合と、乗算器２０４がレジスタｒ１２によってダウンサンプリングされたデータをフィルタリングする場合とで、乗算器２０４に異なるフィルタ係数を供給する。また、フィルタ係数格納部２１６は、乗算器２０６がレジスタｒ０３によってダウンサンプリングされたデータをフィルタリングする場合と、乗算器２０６がレジスタｒ１３によってダウンサンプリングされたデータをフィルタリングする場合とで、乗算器２０６に異なるフィルタ係数を供給する。
【００３０】
乗算器２０２は、レジスタｒ０１によってダウンサンプリングされたデータとレジスタｒ１１によってダウンサンプリングされたデータとに、異なるタイミングでそれぞれ異なるフィルタ係数を乗算する。また、乗算器２０４は、レジスタｒ０２から出力されたデータとレジスタｒ１２から出力されたデータとに、異なるタイミングでそれぞれ異なるフィルタ係数を乗算する。また、乗算器２０６は、レジスタｒ０３から出力されたデータとレジスタｒ１３から出力されたデータとに、異なるタイミングでそれぞれ異なるフィルタ係数を乗算する。
【００３１】
即ち、本例に係る２相のポリフェーズ構造を有する間引きフィルタ１１０においては、乗算器２０２、２０４、及び２０６は、レジスタｒ０１、ｒ０２、及びｒ０３からそれぞれ出力されたデータと、レジスタｒ１１、ｒ１２、及びｒ１３からそれぞれ出力されたデータとに、交互に異なるフィルタ係数を乗算することによってフィルタリングし、加算器２０８又は２１０に順次供給する。
【００３２】
加算器２０８は、乗算器２０２から供給されたデータと、乗算器２０４から供給されたデータとを加算して加算器２１０に供給する。加算器２１０は、加算器２０８から供給されたデータと、乗算器２０６から供給されたデータとを加算してデータ累積部２１２に供給する。
【００３３】
具体的には、所定のタイミングで、加算器２０８及び２１０は、レジスタｒ０１によってダウンサンプリングされて乗算器２０２によってフィルタリングされたデータと、レジスタｒ０２から出力されて乗算器２０４によってフィルタリングされたデータと、レジスタｒ０３から出力されて乗算器２０６によってフィルタリングされたデータとを加算してデータ累積部２１２に供給する。そして、所定のタイミングの次のタイミングで、加算器２０８及び２１０は、レジスタｒ１１によってダウンサンプリングされて乗算器２０２によってフィルタリングされたデータと、レジスタｒ１２から出力されて乗算器２０４によってフィルタリングされたデータと、レジスタｒ１３から出力されて乗算器２０６によってフィルタリングされたデータとを加算してデータ累積部２１２に供給する。
【００３４】
データ累積部２１２は、所定のタイミングで、レジスタｒ０１によってダウンサンプリングされて乗算器２０２、２０４、及び２０６によってフィルタリングされたデータを加算器２１０から受け取り、レジスタＲに保持する。そして、データ累積部２１２は、所定のタイミングの次のタイミングで、レジスタｒ０２によってダウンサンプリングされて乗算器２０２、２０４、及び２０６によってフィルタリングされたデータを加算器２１０から受け取り、レジスタＲに保持している、レジスタｒ０１によってダウンサンプリングされて乗算器２０２、２０４、及び２０６によってフィルタリングされたデータと累積して出力ラッチ回路２１４に供給する。そして、出力ラッチ回路２１４は、制御部２１８から出力イネーブル信号が供給されることによって、データ累積部２１２から出力されたデータをメモリ１１２に供給する。
【００３５】
以上の動作を連続して行うことによって、１相の乗算器及び加算器を用いて、２相のポリフェーズ構造の間引きフィルタと同様の働きを実現することができる。したがって、動作レートを下げることなく乗算器及び加算器の個数を低減させることができ、間引きフィルタ１１０の回路規模を小さくすることができる。
【００３６】
他の例においては、データ保持部２０１は、１つ又は２つ以上のメモリで実現されてもよい。例えば、レジスタｒ０１及びｒ１１は、デュアルポートメモリであり、制御部２１８から供給される書込アドレス又は読出アドレスを受け取ってデータの書き込み又は読み出しを行うことによってダウンサンプリングを行う。また、フィルタ係数格納部２１６は、メモリで実現されてもよい。例えば、フィルタ係数格納部２１６は、アドレスに対応して格納されたフィルタ係数を、イネーブル信号（ｒ０ｅｎ及びｒ１ｅｎ）に対応するタイミングで制御部２１８から供給されるアドレス信号に基づいて出力し、乗算器２０２、２０４、及び２０６に供給してもよい。
【００３７】
また、他の例においては、制御部２１８は、メモリにより実現されてもよい。例えば、制御部２１８は、マイクロプログラムシーケンサによって指定されたアドレスに格納されたデータをイネーブル信号又はアドレス信号としてデータ保持部２０１又はフィルタ係数格納部２１６に供給してもよい。
【００３８】
図３は、本実施形態に係る間引きフィルタ１１０の構成の第２の例を示す。本例に係る間引きフィルタ１１０は、データメモリ３００、３０２、及び３０４、係数メモリ３０６、３０８、及び３１０、乗算器３１２、３１４、及び３１６、加算部３１８、及び累積部３２０、並びに制御部３２２を備える。制御部３２２は、ダウンカウンタ３２４、遅延回路３２６、及びゼロ検出回路３２８を有する。
【００３９】
データメモリ３００、３０２、及び３０４は、本発明の第１間引き部及び第２間引き部の機能を有する。また、乗算器３１２、３１４、及び３１６、並びに加算部３１８は、本発明のフィルタ部の一例である。なお、本例においては、間引き率１／８の間引きをそれぞれ行う８相のポリフェーズ構造を有するが、他の例においては、間引き率１／Ｍの間引きをそれぞれ行うＭ相のポリフェーズ構造を有してもよい。
【００４０】
まず、本例に係る間引きフィルタ１１０の動作の概要を説明する。データメモリ３００、３０２、及び３０４は、制御部３２２から供給された読み出しアドレスに基づいて、間引きフィルタ１１０に入力されたデータを所定のタイミングで間引きし、乗算器３１２、３１４、及び３１６、並びに加算部３１８は、データメモリ３００、３０２、及び３０４によって間引きされたデータをフィルタリングする。そして、加算部３１８は、乗算器３１２、３１４、及び３１６のそれぞれから出力されたデータを加算して累積部３２０に供給する。さらに、データメモリ３００、３０２、及び３０４は、制御部３２２から供給された次の読み出しアドレスに基づいて、間引きフィルタ１１０に入力されたデータを所定のタイミングで間引きし、乗算器３１２、３１４、及び３１６、並びに加算部３１８は、データメモリ３００、３０２、及び３０４によって間引きされたデータをフィルタリングする。そして、加算部３１８は、乗算器３１２、３１４、及び３１６のそれぞれから出力されたデータを加算して累積部３２０に供給する。以上の動作を８回繰り返すことによって、加算部３１８から累積部３２０に順次８個のデータが供給され、累積部３２０は、加算部３１８から順次供給された８個のデータを累積加算してメモリ１１２に出力する。
【００４１】
本実施形態によれば、複数相のポリフェーズ構造において、複数の相で乗算器及び加算器を共有させることによって、動作レートを下げることなく乗算器及び加算器の個数を低減させることができ、間引きフィルタ１１０の回路規模を小さくすることができる。
【００４２】
次に、本例に係る間引きフィルタ１１０が備える各構成要素の動作を説明する。制御部３２２において、ダウンカウンタ３２４は、読み出しアドレスをデクリメントしながら順次発生し、データメモリ３００、３０２、及び３０４、並びに係数メモリ３０６、３０８、及び３１０に供給する。遅延回路３２６は、ダウンカウンタ３２４が発生した読み出しアドレスを遅延させて書き込みアドレスを発生し、データメモリ３００、３０２、及び３０４に供給する。ゼロ検出回路３２８は、ダウンカウンタ３２４が発生した読み出しアドレスがゼロであることを検出した場合に累積リセット信号を発生し、累積部３２０に供給する。
【００４３】
データメモリ３００、３０２、及び３０４は、制御部３２２から供給された書き込みアドレスに基づいて、間引きフィルタ１１０に入力されたデータを格納する。また、データメモリ３００は、制御部３２２から供給された読み出しアドレスに基づいて、格納しているデータを乗算器３１２に供給する。また、データメモリ３０４は、制御部３２２から供給された読み出しアドレスに基づいて、格納しているデータを乗算器３１６に供給する。即ち、データメモリは、間引きフィルタ１１０に入力されたデータをシフトさせて保持しながら、乗算器に出力する。
【００４４】
係数メモリ３０６、３０８、及び３１０は、データメモリ３００、３０２、及び３０４が有する記憶領域のそれぞれに対応した記憶領域のそれぞれにフィルタ係数を格納している。そして、係数メモリ３０６、３０８、及び３１０は、制御部３２２から供給された読み出しアドレスに基づいて、格納しているフィルタ係数を乗算器３１２、３１４、又は３１６に供給する。
【００４５】
乗算器３１２は、間引きフィルタ１１０に入力されたデータに、係数メモリ３０６から供給されたフィルタ係数を乗算して、加算部３１８に供給する。乗算器３１４は、データメモリ３００から供給されたデータに、係数メモリ３０８から供給されたフィルタ係数を乗算して、加算部３１８に供給する。また、乗算器３１６は、データメモリ３０４から供給されたデータに、係数メモリ３１０から供給されたフィルタ係数を乗算して、加算部３１８に供給する。
【００４６】
即ち、データメモリの８個の記憶領域にそれぞれ格納された８個のデータを順に読み出して、また、データメモリからのデータの読み出しに同期して、係数メモリ３０８の８個の記憶領域にそれぞれ格納された８個のフィルタ係数を順に読み出して、８個のデータと８個のフィルタ係数とをそれぞれ順に乗算して出力する。
【００４７】
加算部３１８は、乗算器３１２、３１４、及び３１６から供給されたデータを加算して、累積部３２０に供給する。そして、累積部３２０は、加算部３１８から順次供給されるデータを累積して、メモリ１１２に供給する。累積部３２０は、ゼロ検出回路３２８から供給された累積リセット信号に基づいて、保持している累積結果をリセットする。即ち、データメモリの８個の記憶領域にそれぞれ格納されてそれぞれフィルタリングされたデータを累積して出力する。
【００４８】
以上の動作を連続して行うことによって、１相の乗算器及び加算器を用いて、８相のポリフェーズ構造の間引きフィルタと同様の働きを実現することができる。したがって、動作レートを下げることなく乗算器及び加算器の個数を低減させることができ、間引きフィルタ１１０の回路規模を小さくすることができる。
【００４９】
図４は、本実施形態に係る間引きフィルタ１１０の構成の第３の例を示す。本例に係る間引きフィルタ１１０は、データメモリ４００、４０２、及び４０４、係数メモリ４０６、４０８、及び４１０、乗算器４１２、４１４、及び４１６、加算部４１８、及び累積部４２０、制御部４２２、並びに係数読み出しアドレス生成部４３２を備える。制御部４２２は、選択器４３０、可変ダウンカウンタ４２４、遅延回路４２６、及びゼロ検出回路４２８を有する。係数読み出しアドレス生成部４３２は、ベースアドレス加算器４３４及び選択器４３６を有する。
【００５０】
データメモリ４００、４０２、及び４０４は、本発明の第１間引き部及び第２間引き部の機能を有する。また、乗算器４１２、４１４、及び４１６、並びに加算部４１８は、本発明のフィルタ部の一例である。なお、本実施形態においては、間引き率１／８の間引きをそれぞれ行う８相のポリフェーズ構造と、間引き率１／１０の間引きをそれぞれ行う１０相のポリフェーズ構造とを切り替えることができる構成を有するが、他の例においては、間引き率１／Ｍの間引きをそれぞれ行うＭ相のポリフェーズ構造と、間引き率１／Ｎの間引きをそれぞれ行うＮ相のポリフェーズ構造とを切り替えることができる構成を有してもよい。
【００５１】
まず、本例に係る間引きフィルタ１１０の動作の概要を説明する。データメモリ４００、４０２、及び４０４は、制御部４２２から供給された読み出しアドレスに基づいて、間引きフィルタ１１０に入力されたデータを所定のタイミングで間引きし、乗算器４１２、４１４、及び４１６、並びに加算部４１８は、データメモリ４００、４０２、及び４０４によって間引きされたデータをフィルタリングする。そして、加算部４１８は、乗算器４１２、４１４、及び４１６のそれぞれから出力されたデータを加算して累積部４２０に供給する。さらに、データメモリ４００、４０２、及び４０４は、制御部４２２から供給された次の読み出しアドレスに基づいて、間引きフィルタ１１０に入力されたデータを所定のタイミングで間引きし、乗算器４１２、４１４、及び４１６、並びに加算部４１８は、データメモリ４００、４０２、及び４０４によって間引きされたデータをフィルタリングする。そして、加算部４１８は、乗算器４１２、４１４、及び４１６のそれぞれから出力されたデータを加算して累積部４２０に供給する。以上の動作を８回又は１０回繰り返すことによって、加算部４１８から累積部４２０に順次８個又は１０個のデータが供給され、累積部４２０は、加算部４１８から順次供給された８個又は１０個のデータを累積加算してメモリ１１２に出力する。
【００５２】
本実施形態によれば、複数相のポリフェーズ構造において、複数の相で乗算器及び加算器を共有させることによって、動作レートを下げることなく乗算器及び加算器の個数を低減させることができ、間引きフィルタ１１０の回路規模を小さくすることができる。
【００５３】
次に、本例に係る間引きフィルタ１１０が備える各構成要素の動作を説明する。制御部４２２において、選択器４３０は、８相のポリフェーズ構造の間引きフィルタを実現するか、１０相のポリフェーズ構造の間引きフィルタを実現するかを示すモード切替信号に基づいて、８又は１０を選択して可変ダウンカウンタ４２４に供給する。可変ダウンカウンタ４２４は、選択器４３０が選択したデータをデクリメントしてデータデータ読み出しアドレスを順次発生し、データメモリ４００、４０２、及び４０４、並びに係数メモリ４０６、４０８、及び４１０に供給する。遅延回路４２６は、可変ダウンカウンタ４２４が発生したデータ読み出しアドレスを遅延させてデータ書き込みアドレスを発生し、データメモリ４００、４０２、及び４０４に供給する。ゼロ検出回路４２８は、可変ダウンカウンタ４２４が発生した読み出しアドレスがゼロであることを検出した場合に累積リセット信号を発生し、累積部４２０に供給する。
【００５４】
係数読み出しアドレス生成部４３２において、ベースアドレス加算器４３４は、可変ダウンカウンタ４２４が発生したデータ読み出しアドレスに８を加算して選択器４３６に供給する。選択器４３６は、８相のポリフェーズ構造の間引きフィルタを実現するか、１０相のポリフェーズ構造の間引きフィルタを実現するかを示すモード切替信号に基づいて、可変ダウンカウンタ４２４から供給されたデータ読み出しアドレス、又はベースアドレス加算器４３４から供給されたアドレスを選択して、係数メモリ４０６、４０８、及び４１０に係数読み出しアドレスとして供給する。
【００５５】
データメモリ４００、４０２、及び４０４は、制御部４２２から供給されたデータ書き込みアドレスに基づいて、間引きフィルタ１１０に入力されたデータを格納する。また、データメモリ４００は、制御部４２２から供給されたデータ読み出しアドレスに基づいて、格納しているデータを乗算器４１２に供給する。また、データメモリ４０４は、制御部４２２から供給されたデータ読み出しアドレスに基づいて、格納しているデータを乗算器４１６に供給する。即ち、データメモリは、間引きフィルタ１１０に入力されたデータをシフトさせて保持しながら、乗算器に出力する。
【００５６】
係数メモリ４０６、４０８、及び４１０は、８相のポリフェール構造の間引きフィルタを実現させるための８個のフィルタ係数と、１０相のポリフェール構造の間引きフィルタを実現させるための１０個のフィルタ係数とを、データメモリ４００、４０２、及び４０４が有する記憶領域のそれぞれに対応した記憶領域に格納している。また、係数メモリ４０６、４０８、及び４１０は、８相のポリフェール構造の間引きフィルタを実現させるための８個のフィルタ係数を連続した８つのアドレスの記憶領域に格納し、その次のアドレスから連続した１０つのアドレスの記憶領域に、１０相のポリフェール構造の間引きフィルタを実現させるための１０個のフィルタ係数を格納している。そして、係数メモリ４０６、４０８、及び４１０は、係数読み出しアドレス生成部４３２から供給された係数読み出しアドレスに基づいて、格納しているフィルタ係数を乗算器４１２、４１４、又は４１６に供給する。
【００５７】
乗算器４１２は、間引きフィルタ１１０に入力されたデータに、係数メモリ４０６から供給されたフィルタ係数を乗算して、加算部４１８に供給する。乗算器４１４は、データメモリ４００から供給されたデータに、係数メモリ４０８から供給されたフィルタ係数を乗算して、加算部４１８に供給する。また、乗算器４１６は、データメモリ４０４から供給されたデータに、係数メモリ４１０から供給されたフィルタ係数を乗算して、加算部４１８に供給する。
【００５８】
即ち、モード切替信号が８相のポリフェーズ構造の間引きフィルタを実現することを示す場合には、データメモリの８個の記憶領域にそれぞれ格納された８個のデータを順に読み出して、また、データメモリからのデータの読み出しに同期して、係数メモリ４０８の８個の記憶領域にそれぞれ格納された８個のフィルタ係数を順に読み出して、８個のデータと８個のフィルタ係数とをそれぞれ順に乗算して出力する。また、モード切替信号が１０相のポリフェーズ構造の間引きフィルタを実現することを示す場合には、データメモリの１０個の記憶領域にそれぞれ格納された１０個のデータを順に読み出して、また、データメモリからのデータの読み出しに同期して、係数メモリ４０８の１０個の記憶領域にそれぞれ格納された１０個のフィルタ係数を順に読み出して、１０個のデータと１０個のフィルタ係数とをそれぞれ順に乗算して出力する。
【００５９】
加算部４１８は、乗算器４１２、４１４、及び４１６から供給されたデータを加算して、累積部４２０に供給する。そして、累積部４２０は、加算部４１８から順次供給されるデータを累積して、メモリ１１２に供給する。累積部４２０は、ゼロ検出回路４２８から供給された累積リセット信号に基づいて、保持している累積結果をリセットする。即ち、モード切替信号が８相のポリフェーズ構造の間引きフィルタを実現することを示す場合には、データメモリの８個の記憶領域にそれぞれ格納されてそれぞれフィルタリングされたデータを累積して出力し、モード切替信号が１０相のポリフェーズ構造の間引きフィルタを実現することを示す場合には、データメモリの１０個の記憶領域にそれぞれ格納されてそれぞれフィルタリングされたデータを累積して出力する。
【００６０】
以上の動作を連続して行うことによって、１相の乗算器及び加算器を用いて、８相又は１０相のポリフェーズ構造の間引きフィルタと同様の働きを実現することができるので、動作レートを下げることなく乗算器及び加算器の個数を低減させることができ、間引きフィルタ１１０の回路規模を小さくすることができる。さらに、図３に示した間引きフィルタ１１０に対して係数読み出しアドレス生成部４３２を設けることによって、大きな設計変更を行うことなくモード切替信号によりモードを切り替えるだけで、ポリフェーズ構造の相数を容易に変更することができ、１相の乗算器及び加算器を用いて、間引き率が異なる複数の間引きフィルタを実現することができる。
【００６１】
以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００６２】
【図１】試験装置１００の構成の一例を示す図である。
【図２】間引きフィルタ１１０の構成の第１の例を示す図である。
【図３】間引きフィルタ１１０の構成の第２の例を示す図である。
【図４】間引きフィルタ１１０の構成の第３の例を示す図である。
【符号の説明】
【００６３】
１０    ＤＵＴ
１００  試験装置
１０２  テストヘッド
１０４  メインフレーム
１０６  ワークステーション
１０８  Ａ／Ｄ
１１０  間引きフィルタ
１１２  メモリ
１１４  良否判定部
２００  入力ラッチ回路
２０１  データ保持部
２０２  乗算器
２０４  乗算器
２０６  乗算器
２０８  加算器
２１０  加算器
２１２  データ累積部
２１３  加算器
２１４  出力ラッチ回路
２１６  フィルタ係数格納部
２１８  制御部
３００  データメモリ
３０２  データメモリ
３０４  データメモリ
３０６  係数メモリ
３０８  係数メモリ
３１０  係数メモリ
３１２  乗算器
３１４  乗算器
３１６  乗算器
３１８  加算部
３２０  累積部
３２２  制御部
３２４  ダウンカウンタ
３２６  遅延回路
３２８  ゼロ検出回路
４００  データメモリ
４０２  データメモリ
４０４  データメモリ
４０６  係数メモリ
４０８  係数メモリ
４１０  係数メモリ
４１２  乗算器
４１４  乗算器
４１６  乗算器
４１８  加算部
４２０  累積部
４２２  制御部
４２４  ダウンカウンタ
４２６  遅延回路
４２８  ゼロ検出回路
４３０  選択器
４３２  係数読み出しアドレス生成部
４３４  ベースアドレス加算器
４３６  選択器
【図１】
2006041833.tif 000003
【図２】
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【図３】
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【図４】
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