(57)【要約】  【課題】  パワーオン時にデータが失われることを防止することができるメモリセル等を提供する。  【解決手段】  ソース〜ドレイン経路がＶＤＤとノードＮ１との間に、ゲートがノードＮ２に結合されたトランジスタＱＰ１と、ソース〜ドレイン経路がノードＮ１とＶＳＳとの間に結合されたトランジスタＱＮ１と、ソース〜ドレイン経路がＶＤＤとノードＮ２との間に、ゲートがノードＮ１に結合されたトランジスタＱＰ２と、ソース〜ドレイン経路がノードＮ２とＶＳＳとの間に結合されたトランジスタＱＮ２と、トランジスタＱＮ２のゲートとトランジスタＱＮ１のゲートに結合された強誘電体記憶素子ＦＣと、ソース〜ドレイン経路がノードＮ２とトランジスタＱＮ１のゲートとの間に、ゲートがワードラインＷＬに結合されたトランジスタＱＮ５と、ソース〜ドレイン経路がノードＮ１とトランジスタＱＮ２のゲートとの間に、ゲートがワードラインＷＬに結合されたトランジスタＱＮ６とを具備する。【選択図】  図１
2006065920.tif 000002
【特許請求の範囲】
【請求項１】
第１のストアノードに２つの取り得る状態の内の１つを記憶すると共に、第２のストアノードに２つの取り得る状態の内の他の１つを記憶するメモリセルであって、
第１のチャネルを有し、ソース〜ドレイン経路が第１の電源電位と前記第１のストアノードとの間に、ゲートが前記第２のストアノードにそれぞれ結合された第１のトランジスタと、
第２のチャネルを有し、ソース〜ドレイン経路が前記第１のストアノードと第２の電源電位との間に結合された第２のトランジスタと、
前記第１のチャネルを有し、ソース〜ドレイン経路が前記第１の電源電位と前記第２のストアノードとの間に、ゲートが前記第１のストアノードにそれぞれ結合された第３のトランジスタと、
前記第２のチャネルを有し、ソース〜ドレイン経路が前記第２のストアノードと前記第２の電源電位との間に結合された第４のトランジスタと、
一端が前記第２のトランジスタのゲートに、他端が前記第４のトランジスタのゲートにそれぞれ結合された強誘電体記憶素子と、
ソース〜ドレイン経路が前記第２のストアノードと前記第２のトランジスタのゲート及び前記強誘電体記憶素子の一端との間に、ゲートがワードラインにそれぞれ結合され、前記ワードラインが活性化された場合に、前記第２のストアノードと前記第２のトランジスタのゲート及び前記強誘電体記憶素子の一端との間を電気的に接続する第５のトランジスタと、
ソース〜ドレイン経路が前記第１のストアノードと前記第４のトランジスタのゲート及び前記強誘電体記憶素子の他端との間に、ゲートがワードラインにそれぞれ結合され、前記ワードラインが活性化された場合に、前記第１のストアノードと前記第４のトランジスタのゲート及び前記強誘電体記憶素子の他端との間を電気的に接続する第６のトランジスタと、
を具備するメモリセル。
【請求項２】
前記第１の電源電位が高電位側の電源電位であり、前記第２の電源電位が低電位側の電源電位であり、前記第１及び第３のトランジスタがＰチャネルトランジスタであり、前記第２及び第４のトランジスタがＮチャネルトランジスタである、請求項１記載のメモリセル。
【請求項３】
請求項１又は２記載のメモリセルを具備する、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルに関し、特に、強誘電体記憶素子を用いたメモリセルに関する。さらに、本発明は、そのようなメモリセルを有する半導体集積回路に関する。
【背景技術】
【０００２】
従来より、強誘電体装置等を有する不揮発性のメモリセルが用いられている（例えば、特許文献１〜３参照）。
【０００３】
特許文献１には、揮発性メモリである第１の部分及び強誘電体装置を含む第２の部分を備えたメモリセルと、このメモリセルを動作させるためのメモリセル動作方法とが掲載されている。
特許文献１掲載のメモリセル及びメモリセル動作方法では、強誘電体の分極疲労を緩和するため回路構成が複雑化しており、さらに、複数のタイミング信号により動作を制御するため周辺回路が複雑化してしまうという課題がある。
【０００４】
特許文献２には、特許文献１掲載のメモリセル及びメモリセル動作方法の上記課題を解決するものとして、入力および出力を有する第１の反転回路と、第１の反転回路の入力および出力にそれぞれ結合された出力および入力を有する第２の反転回路とからなる双安定記憶素子と、固定電位を発生する電源と、第１の反転回路の入力に一端が結合され、かつ固定電位に他端が結合される第１の強誘電体キャパシタと、第２の反転回路の入力に一端が結合され、かつ固定電位に他端が結合される第２の強誘電体キャパシタとを備える、強誘電体キャパシタメモリセル（以下、「第１の強誘電体キャパシタメモリセル」という）が掲載されている。また、特許文献２には、入力および出力を有する第１の反転回路と第１の反転回路の入力および出力にそれぞれ結合された出力および入力を有する第２の反転回路とからなる双安定記憶素子と、第１の反転回路に入力に一端が結合され、かつ第２の反転回路の入力に他端が結合される強誘電体キャパシタとを備える、強誘電体キャパシタメモリセル（以下、「第２の強誘電体キャパシタメモリセル」という）も掲載されている。
しかしながら、第１及び第２の強誘電体キャパシタメモリセルでは、パワーオン時に双安定記憶素子が不定又は不安定となるため、強誘電体キャパシタの分極状態（データ）が失われてしまうおそれがある。
【０００５】
また、特許文献３には、複数のメモリセルを含む半導体集積回路における不揮発性スタティック読取り／書込みメモリセルにおいて、半導体基板と、半導体基板に形成された活性領域を有し、かつゲートを有する一対の交差結合されたドライバトランジスタと、ドライバトランジスタのゲートを形成する第１の導電性層と、第１の導電性層に隣接して物理的に位置され、メモリセルの動作の間第１の導電性層によって形成されたトランジスタのゲートによって電気的に分極された強誘電性層であってその分極に従ってメモリセルのパワーアップ時交差結合されたドライバトランジスタを自動的にバイアスする強誘電性層とを備える不揮発性スタティック読取り／書込みメモリセルが掲載されている。
この不揮発性スタティック読取り／書込みメモリセルは、特許文献２掲載の第２の強誘電体キャパシタメモリセルと同様の回路構成を有するものである。
【０００６】
【特許文献１】特開昭６４−６６８９９号公報
【特許文献２】特開平８−１８０６７２号公報
【特許文献３】特開平７−１４９９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、上記の点に鑑み、本発明は、パワーオン時に強誘電体記憶素子のデータが失われることを防止することができるメモリセルを提供することを目的とする。さらに、本発明は、そのようなメモリセルを有する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
以上の課題を解決するため、本発明に係るメモリセルは、第１のストアノードに２つの取り得る状態の内の１つを記憶すると共に、第２のストアノードに２つの取り得る状態の内の他の１つを記憶するメモリセルであって、第１のチャネルを有し、ソース〜ドレイン経路が第１の電源電位と第１のストアノードとの間に、ゲートが第２のストアノードにそれぞれ結合された第１のトランジスタと、第２のチャネルを有し、ソース〜ドレイン経路が第１のストアノードと第２の電源電位との間に結合された第２のトランジスタと、第１のチャネルを有し、ソース〜ドレイン経路が第１の電源電位と第２のストアノードとの間に、ゲートが第１のストアノードにそれぞれ結合された第３のトランジスタと、第２のチャネルを有し、ソース〜ドレイン経路が第２のストアノードと第２の電源電位との間に結合された第４のトランジスタと、一端が第２のトランジスタのゲートに、他端が第４のトランジスタのゲートにそれぞれ結合された強誘電体記憶素子と、ソース〜ドレイン経路が第２のストアノードと第２のトランジスタのゲート及び強誘電体記憶素子の一端との間に、ゲートがワードラインにそれぞれ結合され、ワードラインが活性化された場合に、第２のストアノードと第２のトランジスタのゲート及び強誘電体記憶素子の一端との間を電気的に接続する第５のトランジスタと、ソース〜ドレイン経路が第１のストアノードと第４のトランジスタのゲート及び強誘電体記憶素子の他端との間に、ゲートがワードラインにそれぞれ結合され、ワードラインが活性化された場合に、第１のストアノードと第４のトランジスタのゲート及び強誘電体記憶素子の他端との間を電気的に接続する第６のトランジスタとを具備する。
【０００９】
ここで、第１の電源電位が高電位側の電源電位であり、第２の電源電位が低電位側の電源電位であり、第１及び第３のトランジスタがＰチャネルトランジスタであり、第２及び第４のトランジスタがＮチャネルトランジスタであることとしても良い。
【００１０】
また、本発明に係る半導体集積回路は、上記したメモリセルを具備する。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、本発明を実施するための最良の形態について説明する。
図１は、本発明の一実施形態に係るメモリセルを示す回路図である。図１において、メモリセル１は、ＰチャネルトランジスタＱＰ１、ＱＰ２と、ＮチャネルトランジスタＱＮ１、ＱＮ２、ＱＮ５、及び、ＱＮ６と、強誘電体記憶素子ＦＣとを具備する。
このメモリセル１は、第１のストアノードＮ１に２つの取り得る状態の内の１つを記憶すると共に、第２のストアノードＮ２に２つの取り得る状態の内の他の１つを記憶する不揮発性ＳＲＡＭ（スタティックランダムアクセスメモリ）としての機能を有する。
【００１２】
トランジスタＱＰ１は、ソース〜ドレイン経路が第１の電源電位（ここでは、高電位側の電源電位ＶＤＤ）と第１のストアノードＮ１との間に、ゲートが第２のストアノードＮ２にそれぞれ結合されている。
トランジスタＱＮ１は、ソース〜ドレイン経路が第１のストアノードＮ１と第２の電源電位（ここでは、低電位側の電源電位ＶＳＳ）との間に結合されている。
【００１３】
トランジスタＱＰ２は、ソース〜ドレイン経路が高電位側の電源電位ＶＤＤと第２のストアノードＮ２との間に、ゲートが第１のストアノードＮ１にそれぞれ結合されている。
トランジスタＱＮ２は、ソース〜ドレイン経路が第２のストアノードＮ２と低電位側の電源電位ＶＳＳとの間に結合されている。
【００１４】
強誘電体記憶素子ＦＣは、一端（以下、「ノードＮ３」ともいう）がトランジスタＱＮ２のゲートに、他端（以下、「ノードＮ４」ともいう）がトランジスタＱＮ４のゲートにそれぞれ結合されている。強誘電体記憶素子は、強誘電体キャパシタ等とも呼ばれており、外部から印加された電圧によって生じた分極を電圧の印加終了後も維持することができる強誘電体を利用した記憶素子である。強誘電体記憶素子ＦＣは、ノードＮ３がハイレベル且つノードＮ４がローレベルの第１の状態、又はノードＮ３がローレベル且つノードＮ４がハイレベルの第２の状態となり得る。
【００１５】
トランジスタＱＮ５は、ソース〜ドレイン経路が第２のストアノードＮ２とトランジスタＱＮ１のゲート及び強誘電体記憶素子ＦＣのノードＮ３との間に、ゲートがワードラインＷＬにそれぞれ結合されている。トランジスタＱＮ５は、ワードラインＷＬが活性化された場合（ここでは、ハイレベルとなった場合）に、第２のストアノードＮ２とトランジスタＱＮ１のゲート及び強誘電体記憶素子ＦＣのノードＮ３との間を電気的に接続する。  なお、第２のストアノードＮ２とトランジスタＱＮ１のゲートとの間が電気的に接続されると、トランジスタＱＰ１とトランジスタＱＮ１は、反転回路（インバータ回路）と同様の回路を構成することとなる。このとき、トランジスタＱＮ５のソース〜ドレイン経路により電圧降下が生ずるが、この電圧降下量は少なく、トランジスタＱＮ２のオン／オフ、強誘電体記憶素子ＦＣの分極に支障を生ずるものではない。
【００１６】
トランジスタＱＮ６は、ソース〜ドレイン経路が第１のストアノードＮ１とトランジスタＱＮ２のゲート及び強誘電体記憶素子ＦＣのノードＮ４との間に、ゲートがワードラインＷＬにそれぞれ結合されている。トランジスタＱＮ６は、ワードラインＷＬが活性化された場合に、第１のストアノードＮ１とトランジスタＱＮ２のゲート及び強誘電体記憶素子ＦＣのノードＮ４との間を電気的に接続する。
なお、第１のストアノードＮ１とトランジスタＱＮ２のゲートとの間が電気的に接続されると、トランジスタＱＰ２とトランジスタＱＮ２は、反転回路と同様の回路を構成することとなり、また、トランジスタＱＰ１、ＱＰ２、ＱＮ１、及び、ＱＮ２は、双安定マルチバイブレータと同様の回路を構成することとなる。このとき、トランジスタＱＮ６のソース〜ドレイン経路により電圧降下が生ずるが、この電圧降下量は少なく、トランジスタＱＮ４のオン／オフ、強誘電体記憶素子ＦＣの分極に支障を生ずるものではない。
【００１７】
ストアノードＮ１は、ＮチャネルトランジスタＱＮ３のソース〜ドレイン経路を介して第１のビットラインＢＬに結合されており、ストアノードＮ２は、ＮチャネルトランジスタＱＮ４のソース〜ドレイン経路を介して第２のビットラインＢＬバーに結合されている。トランジスタＱＮ３、ＱＮ４のゲートには、ワードラインＷＬが結合されている。
【００１８】
次に、メモリセル１の動作について説明する。
まず、データの書き込み時におけるメモリセル１の動作について説明する。
データの書き込み時において、ワードラインＷＬがハイレベルになると、トランジスタＱＮ３〜ＱＮ６がオン状態となる。これにより、ビットラインＢＬとストアノードＮ１との間、及びビットラインＢＬバーとストアノードＮ２との間が、それぞれ電気的に接続される。また、トランジスタＱＰ１、ＱＰ２、ＱＮ１、及び、ＱＮ２は、双安定マルチバイブレータと同様の回路を構成することとなる。
【００１９】
このとき、ビットラインＢＬがハイレベル且つビットラインＢＬバーがローレベルにそれぞれ駆動されている場合には、ストアノードＮ１及び強誘電体記憶素子ＦＣのノードＮ４はハイレベルとなり、ストアノードＮ２及び強誘電体記憶素子ＦＣのノードＮ３はローレベルとなる。また、ビットラインＢＬがローレベル且つビットラインＢＬバーがハイレベルにそれぞれ駆動されている場合には、ストアノードＮ１及び強誘電体記憶素子ＦＣのノードＮ４はローレベルとなり、ストアノードＮ２及び強誘電体記憶素子ＦＣのノードＮ３はハイレベルとなる。
このように、ストアノードＮ１、Ｎ２の状態、すなわちデータを書き込むことができる。また、同時に、強誘電体記憶素子ＦＣのノードＮ３、Ｎ４の状態、すなわちデータをも書き込むことができる。
【００２０】
その後、ワードラインＷＬがローレベルとなると、トランジスタＱＮ３、ＱＮ４がオフ状態となる。これにより、ビットラインＢＬとストアノードＮ１との間、及びビットラインＢＬバーとストアノードＮ２との間が、それぞれ電気的に遮断される。
また、ワードラインＷＬがローレベルとなると、トランジスタＱＮ５、ＱＮ６がオフ状態となる。これにより、ストアノードＮ２とトランジスタＱＮ１のゲート及び強誘電体記憶素子ＦＣのノードＮ３との間、並びに、ストアノードＮ１とトランジスタＱＮ２のゲート及び強誘電体記憶素子ＦＣのノードＮ４との間が、それぞれ電気的に遮断される。しかしながら、先に説明したように、強誘電体記憶素子ＦＣのノードＮ３、Ｎ４は、ストアノードＮ２、Ｎ１とそれぞれ同じ状態となっており、これらのノードＮ３、Ｎ４によってトランジスタＱＮ２、ＱＮ４のゲートに電位が印加され、ストアノードＮ１、Ｎ２の状態は維持されることとなる。
【００２１】
次に、データの読み出し時におけるメモリセル１の動作について説明する。
データの読み出し時において、ワードラインＷＬがハイレベルになると、トランジスタＱＮ３〜ＱＮ６がオン状態となる。これにより、ビットラインＢＬとストアノードＮ１との間、及びビットラインＢＬバーとストアノードＮ２との間が、それぞれ電気的に接続される。また、トランジスタＱＰ１、ＱＰ２、ＱＮ１、及び、ＱＮ２は、双安定マルチバイブレータと同様の回路を構成することとなる。
【００２２】
このとき、ストアノードＮ１（及びノードＮ４）がハイレベル且つストアノードＮ２（及びノードＮ３）がローレベルである場合には、ビットラインＢＬはハイレベルとなり、ビットラインＢＬバーはローレベルとなる。また、ストアノードＮ１（及びノードＮ４）がローレベル且つストアノードＮ２（及びノードＮ３）がハイレベルである場合には、ビットラインＢＬはローレベルとなり、ビットラインＢＬバーはハイレベルとなる。
このように、ストアノードＮ１、Ｎ２の状態、すなわちデータを読み出すことができる。
【００２３】
その後、ワードラインＷＬがローレベルとなると、トランジスタＱＮ３、ＱＮ４がオフ状態となる。これにより、ビットラインＢＬとストアノードＮ１との間、及びビットラインＢＬバーとストアノードＮ２との間が、それぞれ電気的に遮断される。
また、ワードラインＷＬがローレベルとなると、トランジスタＱＮ５、ＱＮ６がオフ状態となる。これにより、ストアノードＮ２とトランジスタＱＮ１のゲート及び強誘電体記憶素子ＦＣのノードＮ３との間、並びに、ストアノードＮ１とトランジスタＱＮ２のゲート及び強誘電体記憶素子ＦＣのノードＮ４との間が、それぞれ電気的に遮断される。しかしながら、先に説明したように、強誘電体記憶素子ＦＣのノードＮ３、Ｎ４は、ストアノードＮ２、Ｎ１とそれぞれ同じ状態となっており、これらのノードＮ３、Ｎ４によってトランジスタＱＮ２、ＱＮ４のゲートに電位が印加され、ストアノードＮ１、Ｎ２の状態は維持されることとなる。
【００２４】
次に、パワーオン時におけるメモリセル１の動作について説明する。
パワーオン時において、ワードラインＷＬはローレベルとなっており、トランジスタＱＮ３、ＱＮ４はオフ状態となる。これにより、ビットラインＢＬとストアノードＮ１との間、及びビットラインＢＬバーとストアノードＮ２との間が、それぞれ電気的に遮断される。
また、ワードラインＷＬがローレベルであると、トランジスタＱＮ５、ＱＮ６はオフ状態となる。これにより、ストアノードＮ２とトランジスタＱＮ１のゲート及び強誘電体記憶素子ＦＣのノードＮ３との間、並びに、ストアノードＮ１とトランジスタＱＮ２のゲート及び強誘電体記憶素子ＦＣのノードＮ４との間が、それぞれ電気的に遮断される。従って、パワーオン時にストアノードＮ１、Ｎ２の状態（電位）が不定又は不安定であっても、強誘電体記憶素子ＦＣのノードＮ３、Ｎ４の分極状態（データ）が失われることはない。
【００２５】
ここで、強誘電体記憶素子ＦＣのノードＮ３がローレベル且つノードＮ４がハイレベルの場合、すなわち、パワーオフされる前に、ストアノードＮ１がハイレベル且つストアノードＮ２がローレベルであった場合、トランジスタＱＮ１はオン状態となり、ストアノードＮ１はローレベルとなり、トランジスタＱＰ２はオン状態となる。また、トランジスタＱＮ２はオフ状態となり、ストアノードＮ２はハイレベルとなり、トランジスタＱＰ１はオフ状態となる。従って、ストアノードＮ１、Ｎ２の状態をパワーオフされる前と同じ状態にする、すなわちデータをリストアすることができる。
【００２６】
また、強誘電体記憶素子ＦＣのノードＮ３がハイレベル且つノードＮ４がローレベルの場合、すなわち、パワーオフされる前に、ストアノードＮ１がローレベル且つストアノードＮ２がハイレベルであった場合、トランジスタＱＮ２はオン状態となり、ストアノードＮ２はローレベルとなり、トランジスタＱＰ１はオン状態となる。また、トランジスタＱＮ１はオフ状態となり、ストアノードＮ１はハイレベルとなり、トランジスタＱＰ２はオフ状態となる。従って、ストアノードＮ１、Ｎ２の状態をパワーオフされる前と同じ状態にする、すなわちデータをリストアすることができる。
【００２７】
以上説明したように、メモリセル１によれば、パワーオン時に強誘電体記憶素子ＦＣのノードＮ３、Ｎ４の状態（データ）が失われることを防止することができる。また、メモリセル１の動作はワードラインＷＬだけで制御可能であり、強誘電体記憶素子へのデータの書き込み／読み出しが簡単であり、周辺回路の規模を抑えることができる。
【００２８】
なお、メモリセル１をＳＯＩ（Silicon On Insulator）基板上に形成することとすれば、配線に負荷容量が付くことなく、高速動作を損なうことをなくすことができる。
【産業上の利用可能性】
【００２９】
本発明は、メモリセル、及びそれを具備する半導体集積回路において利用可能である。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態に係るメモリセルの回路構成を示す図。
【符号の説明】
【００３１】
１  メモリセル、ＱＮ１〜ＱＮ６  Ｎチャネルトランジスタ、ＱＰ１、ＱＰ２  Ｐチャネルトランジスタ、ＦＣ  強誘電体記憶素子
【図１】
2006065920.tif 000003