(57)【要約】【課題】  単位エリア毎にデカップリング容量を確保しながら、デカップリング容量の配置作業を効率よく行い得るデカップリング容量の配置方法を提供する。【解決手段】  対象領域内に配置される論理セルの総消費電力を算出し、総消費電力に対応するデカップリング容量を対象領域に分散して配置し、対象領域を複数の単位エリアに分割し、各単位エリアに論理セルを配置し、単位エリア毎に前記デカップリング容量が論理セルに対し充足するか否かを判別する判別処理を行い、判別処理に基づいて前記デカップリング容量を充足させるための充足処理を行う。【選択図】      図１
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【特許請求の範囲】
【請求項１】
対象領域内に配置される論理セルの総消費電力を算出し、前記総消費電力に対応するデカップリング容量を前記対象領域に分散して配置し、前記対象領域を複数の単位エリアに分割し、前記各単位エリアに論理セルを配置し、前記単位エリア毎に前記デカップリング容量が論理セルに対し充足するか否かを判別する判別処理を行い、前記判別処理に基づいて前記デカップリング容量を充足させるための充足処理を行うことを特徴とするデカップリング容量の配置方法。
【請求項２】
対象領域内に配置される論理セルの総消費電力を算出し、前記総消費電力に対応するデカップリング容量の単位セル容量を前記対象領域に等ピッチで列状に配置し、前記対象領域を複数の単位エリアに分割し、前記各単位エリアに論理セルを配置し、前記単位エリア毎に前記デカップリング容量が論理セルに対し充足するか否かを判別する判別処理を行い、前記判別処理に基づいて前記デカップリング容量を充足させるための充足処理を行うことを特徴とするデカップリング容量の配置方法。
【請求項３】
前記ピッチは、前記対象領域の大きさと、前記単位セル容量の大きさに基づいて算出することを特徴とする請求項２記載のデカップリング容量の配置方法。
【請求項４】
前記判別処理は、前記総消費電力と前記単位エリアの数とに基づいて算出される平均消費電力と、前記単位エリア内に配置される論理セルの消費電力とを比較することを特徴とする請求項２または３記載のデカップリング容量の配置方法。
【請求項５】
前記判別処理は、前記単位エリア内に必要とするデカップリング容量と、前記単位エリアに配置されるデカップリング容量とを比較することを特徴とする請求項２または３記載のデカップリング容量の配置方法。
【請求項６】
前記単位エリア内に必要とするデカップリング容量を、対象領域内でクロック信号に同期して動作する論理セルの個数と、単位エリア内でクロック信号に同期して動作する論理セルの個数との比に基づいて算出することを特徴とする請求項５記載のデカップリング容量の配置方法。
【請求項７】
前記充足処理は、前記単位エリア内の論理セルを他の単位エリアに移動させる処理と、論理を変更する処理と、前記単位エリア内で単位セル容量を追加する処理との少なくともいずれか一つを行うことを特徴とする請求項１乃至６のいずれか一項に記載のデカップリング容量の配置方法。
【請求項８】
前記ピッチの算出値が、電源配線のピッチ以上であるとき、該電源配線の下層に前記単位セル容量を形成することを特徴とする請求項３乃至７のいずれか１項に記載のデカップリング容量の配置方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、デカップリング容量を備えた半導体装置におけるデカップリング容量の配置方法に関するものである。
近年の半導体装置は、高速化及び大規模化がますます進み、大規模化にともなって消費電力が増大している。消費電力の増大は、電源ノイズの発生の原因となり、半導体装置の安定した動作の妨げとなる。そこで、半導体装置の高電位側電源配線と低電位側電源配線との間にデカップリング容量を介在させることにより、電源ノイズの低減が図られている。そして、このようなデカップリング容量を備えた半導体装置において、そのデカップリング容量を効率的にレイアウトし、かつ設計工数を削減することが必要となっている。
【背景技術】
【０００２】
図１２は、半導体装置を設計する工程において、論理セルと、デカップリング容量のレイアウトを決定するための工程を示す。論理セルは複数の論理回路からなるユニットセルであり、デカップリング容量は各論理セルの動作に伴って発生する電源ノイズを抑制するものである。
【０００３】
まず、論理セルの配置が行われ（ステップ１）、次いで配置された論理セル間を接続する配線がレイアウトされる（ステップ２）。なお、論理セルの配置に先立って、アナログ信号回路ブロック、ＣＰＵコア等の機能ブロック及び各機能ブロックを接続する配線がチップ上にレイアウトされている。各機能ブロック内には、それぞれデカップリング容量があらかじめレイアウトされている。
【０００４】
次いで、論理セルの配置後の空き領域にデカップリング容量が配置される（ステップ３）。そして、論理セルが配置されている領域を等分して複数の単位エリアを設定し、各単位エリア内の論理セルの消費電力を算出する（ステップ４）。
【０００５】
次いで、各単位エリアの消費電力に見合うデカップリング容量値を算出する（ステップ５）。そして、各単位エリア毎にステップ３で配置されているデカップリング容量値と、ステップ５で算出された容量値とが比較され、各単位エリアにおいて消費電力に見合うデカップリング容量が配置されているか否かを判定する（ステップ６）。
【０００６】
すべての単位エリアにおいて、必要とするデカップリング容量が配置されていれば、論理セル及びデカップリング容量の配置作業を終了する。また、必要量のデカップリング容量が配置されていない単位エリアが存在する場合には、論理セルの再配置を行い（ステップ７）、ステップ２に復帰して同様な処理を繰り返す。
【０００７】
特許文献１には、機能ブロック及び入出力ブロックの配置後に、デカップリンク容量となる単位セル容量ブロックを空き領域に効率よく配置する方法が開示されている。
特許文献２には、チップをグリッド毎に分割し、各グリッド中においてその消費電力に見合うデカップリング容量が配置可能か否かを判別し、デカップリング容量が不足する場合には、マクロエリアを増大させる方法が開示されている。
【特許文献１】特開２００３−２５６４８９号公報
【特許文献２】特開２００２−２８８２５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１２に示す工程では、ステップ５において必要なデカップリング容量が確保されない単位エリアが存在すると、ステップ２〜７を繰り返し行って、論理セルの移動及びデカップリング容量の再配置を行う必要がある。従って、デカップリング容量の配置作業に時間を要し、デカップリング容量を供えた半導体装置の製造コストを上昇させるという問題点がある。特許文献２も同様である。
【０００９】
特許文献１に記載された方法では、チップ全体において必要なデカップリング容量を確保できない場合に、機能ブロック及び入出力ブロックを再配置するが、単位エリア毎に必要とするデカップリング容量を確保するための方法は開示されていない。従って、電源ノイズを確実に抑制することができないという問題点がある。
【００１０】
この発明の目的は、単位エリア毎にデカップリング容量を確保しながら、デカップリング容量の配置作業を効率よく行い得るデカップリング容量の配置方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的は、対象領域内に配置される論理セルの総消費電力を算出し、前記総消費電力に対応するデカップリング容量を前記対象領域に分散して配置し、前記対象領域を複数の単位エリアに分割し、前記各単位エリアに論理セルを配置し、前記単位エリア毎に前記デカップリング容量が論理セルに対し充足するか否かを判別する判別処理を行い、前記判別処理に基づいて前記デカップリング容量を充足させるための充足処理を行うデカップリング容量の配置方法により達成される。
【００１２】
また、上記目的は、対象領域内に配置される論理セルの総消費電力を算出し、前記総消費電力に対応するデカップリング容量の単位セル容量を前記対象領域に等ピッチで列状に配置し、前記対象領域を複数の単位エリアに分割し、前記各単位エリアに論理セルを配置し、前記単位エリア毎に前記デカップリング容量が論理セルに対し充足するか否かを判別する判別処理を行い、前記判別処理に基づいて前記デカップリング容量を充足させるための充足処理を行うデカップリング容量の配置方法により達成される。
【発明の効果】
【００１３】
本発明によれば、単位エリア毎にデカップリング容量を確保しながら、デカップリング容量の配置作業を効率よく行い得るデカップリング容量の配置方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
（第一の実施の形態）
以下、この発明の半導体装置の設計方法を図面に従って説明する。この実施の形態では、論理回路で構成される多数の論理セルが配置される対象領域におけるデカップリング容量の配置方法について説明する。論理セル以外の機能ブロックが配置される領域では、当該機能ブロック内に独自のデカップリング容量を備えているので、この実施の形態では機能ブロックが配置される領域については考慮しない。
【００１５】
図１及び図２は、この実施の形態のデカップリング容量の配置方法を示す。まず、論理セルが配置される対象領域全体の消費電力に基づいて、当該対象領域で必要とするデカップリング容量の容量値を算出する（ステップ１１）。
【００１６】
対象領域の消費電力は、当該領域内に配置される論理セルのネットリストと、各論理セルの動作状況とに基づいて算出される。そして、対象領域の消費電力が大きいほど、電源に対する負荷が増大するため、電源ノイズが発生しやすい。従って、対象領域内に配置するデカップリング容量の容量値を大きくする必要がある。
【００１７】
ちなみに、対象領域内で必要となる総デカップリング容量Ｃｄは次式で算出される。
【００１８】
【数１】
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上式において、Ｐは対象領域での総消費電力、ｆは動作周波数、ＶDDは図７に示す電源電圧、ΔＶは電源電圧ＶDDの許容電位降下量、Ｃｐは電源間に発生して、デカッ
プリング容量とみなすことができる寄生容量である。
【００１９】
総デカップリング容量Ｃｄの算出に続いて、対象領域内でデカップリング容量を所定のピッチで列状に配置するためのピッチを算出する（ステップ１２）。その算出方法を説明すると、図３に示すように、論理セルを配置する対象領域の幅をＸ、高さをＹとし、デカップリング容量を構成する単位セル容量１の高さをａ、幅をｂとする。
【００２０】
この対象領域で必要とする総デカップリング容量をＣｄとし、前記単位セル容量１の１セル当たりの容量をＣｏとすると、対象領域内に配置しなければならない単位セル容量１の総数は、Ｃｄ／Ｃｏとなる。
【００２１】
また、対象領域の高さ方向に並べられる単位セル容量１の数は、Ｙ／ａとなり、対象領域の高さ方向には１列当たりＹ／ａ個の単位セル容量１を並べることができる。すると、対象領域の幅方向に並べられる単位セル容量１の列数は、（Ｃｄ／Ｃｏ）÷（Ｙ／ａ）となる。
【００２２】
この結果、対象領域内で単位セル容量を列状に配置するためのピッチＰｔは、次式で求められる。
【００２３】
【数２】
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次いで、算出されたピッチＰｔが電源配線のピッチより大きいか否かを判定する（ステップ１３）。電源配線は、論理セル及びデカップリング容量が形成される層より上層に形成され、そのピッチはあらかじめ設定されている。
【００２４】
そして、算出されたピッチＰｔが電源配線のピッチ以上である場合には、電源配線のピッチをデカップリング容量のピッチとする（ステップ１４）。また、ピッチＰｔが電源配線のピッチより小さい場合には、そのピッチＰｔをデカップリング容量のピッチとする（ステップ１５）。
【００２５】
次いで、図３に示すように、単位セル容量１をピッチＰｔで列状に配置して、デカップリング容量を構成する（ステップ１６）。
次いで、デカップリング容量が配置されていない領域に論理セルを配置する（ステップ１７）。このとき、デカップリング容量が配置されていない領域に論理セルが配置されることから、論理セルの集中配置が抑制される。
【００２６】
次いで、図４に示すように、対象領域を多数の単位エリア２に分割する（ステップ１８）。この単位エリア２は、例えば対象領域を幅方向及び高さ方向に前記ピッチＰｔで分割した正方形状である。なお、単位エリア２は、各エリアにデカップリング容量が等条件で配置されていれば、任意の間隔で分割してもよく、正方形状以外の形状であってもよい。
【００２７】
次いで、対象領域の総消費電力Ｐに基づいて、各単位エリア２の平均消費電力Ｐａｖを算出する（ステップ１９）。この平均消費電力Ｐａｖは、総消費電力Ｐを単位エリア数で除算することにより得られる。
【００２８】
次いで、各単位エリア内に配置されている論理セルの消費電力を単位エリア内消費電力Ｐａｒとして算出する（ステップ２０）。そして、各単位エリア２において、単位エリア内消費電力Ｐａｒが平均消費電力Ｐａｖ以下であるか否かをそれぞれ判別する（ステップ２１）。
【００２９】
単位エリア内消費電力Ｐａｒが平均消費電力Ｐａｖを超える場合には、当該単位エリア２内に配置されているデカップリング容量が不足する。そこで、図５に示すように、当該単位エリア２内に配置されている論理セル３を他の単位エリア２に移動させる処理を行う（ステップ２２）。
【００３０】
また、当該単位エリア２内に配置されている論理セルの消費電力を低減するように、論理回路の論理を変更して（ステップ２３）、ステップ２０に復帰する。
図８は、ステップ２３における論理変更の一例を示す。図８（ａ）は論理変更前の論理回路を示し、図８（ｂ）は論理変更後の論理回路を示す。図８（ａ）は、多数のインバータ回路４が直列に接続され、クロック信号ＣＬＫが入力されると、同クロック信号ＣＬＫの反転に基づいて各インバータ回路４で常時電力が消費される。
【００３１】
図８（ｂ）では、インバータ回路４間にＮＡＮＤ回路５が介在され、そのＮＡＮＤ回路５にイネーブル信号ＥＮが入力される。そして、Ｌレベルのイネーブル信号ＥＮが入力されると、ＮＡＮＤ回路５より後段では出力信号の反転動作が停止されるので、消費電力が低減される。
【００３２】
従って、クロック信号ＣＬＫの転送を必要とするときに限りイネーブル信号ＥＮをＨレベルとすることにより、図８（ａ）に示す論理回路に比して消費電力を低減することができる。
【００３３】
ステップ２１〜２３の処理をすべての単位エリア２について繰り返し行い、各単位エリア２で単位エリア内消費電力Ｐａｒが平均消費電力Ｐａｖ以下となると、各単位エリア２では単位エリア内消費電力Ｐａｒに対し十分なデカップリング容量が配置されているので、論理セル及びデカップリング容量の配置作業を終了する。
【００３４】
図９は、電源配線の下層にデカップリング容量を形成する場合を示す。第三層の配線層に形成される高電位側電源配線６ａ及び低電位側電源配線６ｂは、第二層の配線層に形成される高電位側電源配線７ａ及び低電位側電源配線７ｂにそれぞれコンタクトビア８ａ，８ｂで接続される。
【００３５】
高電位側電源配線７ａ及び低電位側電源配線７ｂは、第一層の配線層に形成される高電位側電源配線９ａ及び低電位側電源配線９ｂにそれぞれコンタクトビア１０ａ，１０ｂで接続される。
【００３６】
第一層の高電位側電源配線９ａ及び低電位側電源配線９ｂの下層には、デカップリング容量が形成される。このデカップリング容量は、ＮチャネルＭＯＳトランジスタと同様な構成であり、ゲート配線１１の両側にＮ型拡散層１２が形成される。そして、ゲート配線１１に前記高電位側電源配線９ａがコンタクトビア１３で接続され、Ｎ型拡散層１２に前記低電位側電源配線９ｂがコンタクトビア１４で接続される。
【００３７】
このような構成により、高電位側電源ＶDD及び低電位側電源Ｖssの供給に基づいてゲート配線１１の下層にチャネルが形成され、このチャネルとゲート配線１１とでデカップリング容量が構成される。
【００３８】
上記のような半導体装置の設計方法では、次に示す作用効果を得ることができる。
（１）論理セルの配置に先立って、対象領域にデカップリング容量を平均的に配置し、次いでデカップリング容量の空き領域に論理セルを配置するようにしたので、単位エリア内に配置される論理セルの消費電力に見合うデカップリング容量と、単位エリア内にあらかじめ配置されているデカップリング容量との差を小さくすることができる。従って、各単位エリア内の消費電力とデカップリング容量とを適合させるための作業量を削減することができる。
（２）対象領域に配置する論理セルの総消費電力に対応するデカップリング容量を算出し、そのデカップリング容量を対象領域に所定のピッチで列状に配置した。従って、対象領域内に所要のデカップリング容量を配置しながら、単位エリア内にデカップリング容量を均等に配置することができる。
（３）対象領域に配置する論理セルの総消費電力から、各単位エリアの平均消費電力を算出することができ、その平均消費電力と各単位エリア内に配置された論理セルの消費電力とを比較することにより、各単位エリアでデカップリング容量が不足するか否かを算出することができる。
（４）各単位エリアでデカップリング容量が不足するときは、当該単位エリア内の一部の論理セルを他の単位エリアに移動させることにより、各単位エリア毎にデカップリング容量を容易に充足させることができる。
（５）各単位エリアでデカップリング容量が不足するときは、当該単位エリア内の論理セルの消費電力が削減されるように論理変更を行うことにより、各単位エリア毎にデカップリング容量を容易に充足させることができる。
（６）デカップリング容量を再配置することなく、論理セルの移動あるいは論理変更により、各単位エリア毎のデカップリング容量を充足させることができるので、デカップリング容量の配置作業を速やかに行うことができる。
（７）デカップリング容量のピッチＰｔを電源配線のピッチとすることにより、電源配線の下層にデカップリング容量を配置することができる。電源配線に近接してデカップリング容量を配置することができるので、デカップリング容量による電源ノイズの低減効果を向上させることができる。また、論理セルを配置できない電源配線の下層を利用して、デカップリング容量を配置することができる。
（第二の実施の形態）
図１０は、第二の実施の形態を示す。この実施の形態は、前記第一の実施の形態のステップ１〜２０に続いて、ステップ３１〜３３を行うものである。
【００３９】
ステップ２０に続くステップ３１では、各単位エリア２において、単位エリア内消費電力Ｐａｒが平均消費電力Ｐａｖに係数ｋ（ｋ＞１）を乗算した値以下であるか否かをそれぞれ判別する。
【００４０】
単位エリア内消費電力Ｐａｒが平均消費電力Ｐａｖ×ｋを超える場合には、図６に示すように、当該単位エリア２で単位セル容量１を追加する（ステップ３２）。
次いで、当該単位エリア２内に配置されている論理セル３を他の単位エリア２移動させる処理（ステップ３３）及び論理回路の論理を変更する処理（ステップ３４）を必要に応じて行い、ステップ２０に復帰する。
【００４１】
ステップ３３，３４の処理は、前記第一の実施の形態のステップ２２，２３と同様である。
この実施の形態では、第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）平均消費電力Ｐａｖに１以上の係数ｋを乗算した値と、単位エリア内消費電力Ｐａｒとを比較するので、その比較結果に十分なマージンを持たせることができる。
（２）単位エリア内消費電力Ｐａｒが平均消費電力Ｐａｖ×ｋを超える場合には、当該単位エリア２に単位セル容量１を追加する処理を施すことができる。従って、各単位エリア２において、デカップリング容量を充足させるための処理の選択肢を増加させることができる。
（第三の実施の形態）
図１１は、第三の実施の形態を示す。この実施の形態は、単位エリアの平均消費電力の算出を行わず、各単位エリアに必要なデカップリング容量と、各単位エリアに配置されているデカップリング容量との比較に基づいて、デカップリング容量が充足しているか否かを判定するものである。
【００４２】
図１１は、前記第一の実施の形態のステップ１８に続いて行う処理を示す。すなわち、ステップ１８において対象領域を多数の単位エリア２に分割した後、各単位エリア２の単位エリア内消費電力Ｐａｒを算出する（ステップ４１）。
【００４３】
次いで、各単位エリア２で必要とするデカップリング容量Ｃｄａｒを算出する（ステップ４２）。このデカップリング容量Ｃｄａｒは、対象領域で必要とする総デカップリング容量Ｃｄと、総消費電力Ｐと、単位エリア内消費電力Ｐａｒとに基づいて、次式で算出される。
【００４４】
【数３】
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次いで、各単位エリア２に配置されているデカップリング容量Ｃｄａｃｔを算出する（ステップ４３）。このデカップリング容量Ｃｄａｃｔは、総デカップリング容量Ｃｄを単位エリア数で除算することにより得られる。
【００４５】
次いで、デカップリング容量Ｃｄａｒがデカップリング容量Ｃｄａｃｔの容量値以下であるか否かを判定する（ステップ４４）。そして、デカップリング容量Ｃｄａｒが同Ｃｄａｃｔより大きい場合には、当該単位エリア２でデカップリング容量が不足しているので、当該単位エリア２で単位セル容量１を追加し（ステップ４５）、ステップ４３に復帰する。
【００４６】
ステップ４３〜４５の処理をすべての単位エリア２について繰り返し行い、各単位エリア２で必要とするデカップリング容量Ｃｄａｒが、配置されているデカップリング容量Ｃｄａｃｔより小さくなれば、各単位エリア２で十分なデカップリング容量が配置されているので、論理セル及びデカップリング容量の配置作業を終了する。
【００４７】
また、ステップ４５は単位セル容量１の追加以外に、図２に示すステップ２２，２３の処理、すなわち論理セルの移動処理あるいは論理変更処理を加えてもよい。
また、各単位エリア２で必要とするデカップリング容量Ｃｄａｒは、消費電力の大きいクロックバッファの数あるいは面積比に基づいて算出することも可能である。
【００４８】
例えば、対象領域内のクロックバッファのセル数をＮ、単位エリア内のクロックバッファのセル数をＮａｒとすると、各単位エリア２で必要とするデカップリング容量Ｃｄａｒは次式で算出される。
【００４９】
【数４】
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また、クロックバッファの他、クロックに同期して動作するフリップフロップ回路の数に基づいて同様に算出することも可能である。
【００５０】
上記のような動作により、各単位エリア２で必要とするデカップリング容量Ｃｄａｒと、各単位エリア２に配置されているデカップリング容量Ｃｄａｃｔとを比較することにより、各単位エリアでデカップリング容量が不足するか否かを算出することができる。
【００５１】
上記実施の形態は、次に示すように変更してもよい。
・デカップリング容量は、対象領域に対し縦方向あるいは横方向等、任意方向に列状に配置してもよい。
・第一の実施の形態において、デカップリング容量を充足させるための処理は、論理セルの移動あるいは論理変更のいずれかで行ってもよい。
・第二の実施の形態において、デカップリング容量を充足させるための処理は、単位セル容量の付加、論理セルの移動あるいは論理変更のいずれかで行ってもよい。
【図面の簡単な説明】
【００５２】
【図１】第一の実施の形態を示すフローチャートである。
【図２】第一の実施の形態を示すフローチャートである。
【図３】対象領域にデカップリング容量を配置した状態を示す概念図である。
【図４】対象領域上に単位エリアを設定した状態を示す概念図である。
【図５】論理セルの移動を示す概念図である。
【図６】単位セル容量の追加を示す概念図である。
【図７】電源電圧の許容電位降下量を示す説明図である。
【図８】（ａ）（ｂ）は論理セルを示す回路図である。
【図９】電源配線の下層に形成されたデカップリング容量を示す概念図である。
【図１０】第二の実施の形態を示すフローチャートである。
【図１１】第三の実施の形態を示すフローチャートである。
【図１２】従来例を示すフローチャートである。
【符号の説明】
【００５３】
１        単位セル容量
２        単位エリア
３        論理セル
Ｐ        総消費電力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006040962.tif 000013
【図８】
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【図９】
2006040962.tif 000015
【図１０】
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【図１１】
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【図１２】
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