(57)【要約】      （修正有）【課題】バッファメモリに送信データを格納し得る空き容量がない場合であっても、どのチャネルに対するＤＭＡ転送要求が最も高いかを正確に判定し、ＤＭＡ転送を効率良く行うことができるＤＭＡ転送制御システムを提供する。【解決手段】３個のチャネルの各々に対応するバッファメモリ１３１〜１３３と、外部装置５から送信された送信データがどのチャネルを介して送信された送信データであるかを特定するデコーダ１１と、デコーダ１１により特定されたチャネルＣＨ１〜ＣＨ３に対応するバッファメモリ１３１〜１３３に送信データを格納するメモリ制御部１２１〜１２３と、一定期間内において送信データのチャネル毎の受信回数を求め、当該受信回数が最大のチャネルをＤＭＡ転送を行うチャネルとして決定するＤＭＡ制御部１５と、決定されたチャネルに対応するバッファメモリに格納された送信データをメインメモリ３にＤＭＡ転送するバスセレクタ１４とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎ（ｎは２以上の整数）個のチャネルからなる通信回線を介して接続された外部装置から送信される送信データを受信する通信インターフェイスと、前記通信インターフェイスにバスラインを介して接続されたメモリ及びＤＭＡコントローラとを備えるＤＭＡ転送制御システムであって、
前記通信インターフェイスは、
前記ｎ個のチャネルの各々に対応し、送信データを格納するｎ個のバッファメモリと、
送信データを解読し、送信データがどのチャネルを介して送信された送信データであるかを特定する特定手段と、
前記特定手段により特定されたチャネルに対応するバッファメモリに送信データを格納するメモリ制御手段と、
前記特定手段による特定結果を基に、送信データのチャネル毎の受信頻度を求め、当該受信頻度に基づいて、ＤＭＡ転送を行うチャネルを決定する決定手段と、
前記決定手段により決定されたチャネルに対応するバッファメモリに格納された送信データのＤＭＡ転送を、前記ＤＭＡコントローラに依頼し、当該依頼が許可された場合、前記バッファメモリと前記バスラインとを電気的に接続する接続手段とを備え、
前記ＤＭＡコントローラは、前記接続手段により前記バスラインと接続されたバッファメモリに格納された送信データを前記メモリにＤＭＡ転送することを特徴とするＤＭＡ転送制御システム。
【請求項２】
前記決定手段は、現時点から一定期間内に受信した送信データの受信履歴に基づいて、受信回数が最大のチャネルを求め、当該チャネルをＤＭＡ転送を行うチャネルとして決定することを特徴とする請求項１記載のＤＭＡ転送制御システム。
【請求項３】
前記メモリ制御手段は、前記特定手段により特定されたチャネルに対応するバッファメモリが、送信データを格納可能な空き容量を有するか否かを判定し、格納可能な空き容量を有すると判定した場合、送信データを前記バッファメモリへ格納し、
前記決定手段は、受信回数が最大のチャネルが複数ある場合、これら最大のチャネルのうち、バッファメモリに送信データを格納することができなかった回数が最大のチャネルをＤＭＡ転送を行うチャネルとして決定することを特徴とする請求項２記載のＤＭＡ転送制御システム。
【請求項４】
前記決定手段は、送信データの増加数が最大のチャネルをＤＭＡ転送を行うチャネルとして決定することを特徴とする請求項１記載のＤＭＡ転送制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のチャネルを備える通信回線を介して接続された外部端末から送信される送信データを受信する通信インターフェイスと、前記通信インターフェイスにバスラインを介して接続されたメモリ及びＤＭＡコントローラとを備えるＤＭＡ転送制御システムに関する。
【背景技術】
【０００２】
特許文献１には、データ転送を行うための複数のチャネルを有し、各チャネルに対応するデータ処理ブロックから出力される転送要求を受け、データ蓄積用メモリ（バッファメモリ）とデータ処理ブロックとの間でデータをＤＭＡ（ダイレクトメモリアクセス）転送するＤＭＡ転送装置であって、バッファメモリにおけるチャネル毎のメモリ消費量に基づいて、各チャネルのＤＭＡ転送の優先順位を決定するＤＭＡ装置が開示されている。その他本願に関連する技術として特許文献２及び３が開示されている。
【特許文献１】特開２０００−１３２４９５号公報
【特許文献２】特開２０００−２５９５５０号公報
【特許文献３】特開２００２−２１５５６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１記載の発明では、各チャネルのバッファメモリの消費量に基づいて各チャネルの優先度が決定されているため、複数のバッファメモリがＦＵＬＬになった場合、これら複数のバッファメモリに対応するチャネルの優先度が等しく設定されてしまう。そのため、これら複数のチャネルのうち、いずれかのチャネルにおけるデータのアクセスが頻繁に発生しているような場合、本来、当該チャネルのデータを優先的にＤＭＡ転送する必要があるにもかかわらず、当該データがＤＭＡ転送されず、効率良くＤＭＡ転送することができないという問題が発生する。
【０００４】
また、特許文献１には、各チャネルのデータ処理時間を監視し、データ処理時間に基づいて各チャネルの優先度を決定する技術も開示されているが、複数のバッファメモリがＦＵＬＬになると、これら複数のチャネルのデータのデータ処理時間も等しくなり、これらのチャネルの優先度が等しく設定されてしまい、上述したバッファメモリの消費量に基づいて優先度を設定する場合と同様の問題が発生する。
【０００５】
本発明の目的は、バッファメモリがＦＵＬＬの状態になった場合であっても、どのチャネルに対するＤＭＡ転送要求が最も高いかを正確に判定することができ、ＤＭＡ転送を効率良く行うことができるＤＭＡ転送制御システムを提供することである。
【課題を解決するための手段】
【０００６】
本発明にかかるＤＭＡ転送制御システムは、ｎ（ｎは２以上の整数）個のチャネルからなる通信回線を介して接続された外部装置から送信される送信データを受信する通信インターフェイスと、前記通信インターフェイスにバスラインを介して接続されたメモリ及びＤＭＡコントローラとを備えるＤＭＡ転送制御システムであって、前記通信インターフェイスは、前記ｎ個のチャネルの各々に対応し、送信データを格納するｎ個のバッファメモリと、送信データを解読し、送信データがどのチャネルを介して送信された送信データであるかを特定する特定手段と、前記特定手段により特定されたチャネルに対応するバッファメモリに送信データを格納するメモリ制御手段と、前記特定手段による特定結果を基に、送信データのチャネル毎の受信頻度を求め、当該受信頻度に基づいて、ＤＭＡ転送を行うチャネルを決定する決定手段と、前記決定手段により決定されたチャネルに対応するバッファメモリに格納された送信データのＤＭＡ転送を、前記ＤＭＡコントローラに依頼し、当該依頼が許可された場合、前記バッファメモリと前記バスラインとを電気的に接続する接続手段とを備え、前記ＤＭＡコントローラは、前記接続手段により前記バスラインと接続されたバッファメモリに格納された送信データを前記メモリにＤＭＡ転送することを特徴とする。
【０００７】
また、上記構成において、前記決定手段は、現時点から一定期間内に受信した送信データの受信履歴に基づいて、受信回数が最大のチャネルを求め、当該チャネルをＤＭＡ転送を行うチャネルとして決定することが好ましい。
【０００８】
また、上記構成において、前記メモリ制御手段は、前記特定手段により特定されたチャネルに対応するバッファメモリが、送信データを格納可能な空き容量を有するか否かを判定し、格納可能な空き容量を有すると判定した場合、送信データを前記バッファメモリへ格納し、前記決定手段は、受信回数が最大のチャネルが複数ある場合、これら最大のチャネルのうち、バッファメモリに送信データを格納することができなかった回数が最大のチャネルをＤＭＡ転送を行うチャネルとして決定することが好ましい。
【０００９】
また、上記構成において、前記決定手段は、送信データの増加数が最大のチャネルをＤＭＡ転送を行うチャネルとして決定することが好ましい。
【発明の効果】
【００１０】
請求項１記載の発明によれば、外部装置から送信された送信データがどのチャネルを介して送信された送信データであるかが特定され、この特定結果に基づいて、送信データのチャネル毎の受信頻度が求められ、この受信頻度に基づいてＤＭＡ転送を行うチャネルが決定され、当該チャネルに対応するバッファメモリに格納された送信データがＤＭＡ転送されるため、バッファメモリに送信データを格納し得る空き容量がない場合であっても、ＤＭＡ転送を行うべきチャネルが正確に特定され、効率良いＤＭＡ転送を実現することができる。
【００１１】
請求項２記載の発明によれば、現時点から一定期間内に受信した送信データに基づいて、受信回数が最大のチャネルが求められているため、現在、ＤＭＡ転送を行うべきチャネルを正確に特定することができる。
【００１２】
請求項３記載の発明によれば、受信回数が最大のチャネルが複数ある場合、これら最大のチャネルのうち、バッファメモリに送信データを格納することができなかった回数が最大のチャネルがＤＭＡ転送を行うチャネルとして決定されるため、ＤＭＡ転送を行うべきチャネルをより正確に特定することができる。
【００１３】
請求項４記載の発明によれば、送信データの受信回数の増加数が最大のチャネルがＤＭＡ転送を行うチャネルとして決定されているため、ＤＭＡ転送を行うべきチャネルを正確に特定することができる。
【発明を実施するための最良の形態】
【００１４】
図１は、本発明の一実施形態によるＤＭＡ転送制御システムのブロック図を示している。本ＤＭＡ転送制御システムは、ＩＦ（インターフェイス）コントローラ１、ＤＭＡコントローラ（ＤＭＡＣ）２、メインメモリ３を備えている。ＩＦコントローラ１、ＤＭＡＣ２、メインメモリ３、及びＣＰＵ４はデータバスＤＢにより種々のデータが相互に送受信可能に接続されている。バスセレクタ１４及びＤＭＡＣ２はコントロールバスＣＢを介して接続されている。ＩＦコントローラ１、ＤＭＡＣ２、メインメモリ３、及びＣＰＵ４は、情報処理装置１０に含まれる。情報処理装置１０は、デジタル複合機、ネットワークプリンタ、パーソナルコンピュータ等により構成される。コントロールバスＣＢは、チャネルＣＨ１〜ＣＨ３の各々に対応するＤＭＡ転送要求信号（ＤＭＡＲＥＱ１〜ＤＭＡＲＥＱ３）、及びチャネルＣＨ１〜ＣＨ３の各々に対応するＤＭＡ転送応答信号（ＤＭＡＡＣＫ１〜ＤＭＡＡＣＫ３）が送信される。
【００１５】
ＣＰＵ４は、情報処理装置１０を統括制御する。ＩＦコントローラ１には通信回線６を介して外部装置５が接続されている。通信回線６は、ＵＳＢ（universal serial bus）等から構成され、３個のチャネルＣＨ１〜ＣＨ３を備える。チャネルＣＨ１〜ＣＨ３は１本のＵＳＢケーブルに対して論理的に割り当てら得た３個の論理チャネルである。外部装置５は、パーソナルコンピュータ、並びにキーボード及びマウス等の周辺装置から構成される。
【００１６】
ＩＦコントローラ１は、デコーダ１１、３個のメモリ制御部１２１〜１２３、３個のバッファメモリ１３１〜１３３、バスセレクタ１４、及びＤＭＡ制御部１５を備える。デコーダ１１は、通信回線６を介して外部装置５と接続されている。デコーダ１１及びバスセレクタ１４間には、ＤＭＡ制御部１５及びメモリ制御部１２１〜１２３が並列接続されている。メモリ制御部１２１〜１２３はそれぞれ、バッファメモリ１３１〜１３３を備える。メモリ制御部１２１〜１２３は、それぞれ、チャネルＣＨ１〜ＣＨ３に対応し、バッファメモリ１３１〜１３３は、それぞれ、チャネルＣＨ１〜ＣＨ３に対応する。
【００１７】
外部装置５は、チャネルＣＨ１〜ＣＨ３のうち、いずれか１のチャネルを介して情報処理装置１０に送信データを送信する。
【００１８】
デコーダ１１は、外部装置５から送信された送信データを解読して当該送信データがどのチャネルを介して送信された送信データであるかを判定し、判定したチャネルＣＨｉ（ｉ＝１，２，３）に対応するメモリ制御部１２ｉにデータ送信要求Ｓ１を送信する。また、デコーダ１１は、受信した送信データを特定するためのデータ番号を当該送信データに付与する。さらにデコーダ１１は、前記データ番号と、受信した送信データがどのチャネルを介して送信された送信データであるかを示すチャネルデータと、送信データの受信時刻を示す時刻データと、送信データのバッファメモリ１３ｉへ格納することができたか否かを示す成否データとを対応付けて格納成否情報Ｓ２を生成してＤＭＡ制御部１５に送信する。
【００１９】
メモリ制御部１２ｉは、デコーダ１１からのデータ送信要求Ｓ１を受信し、対応するバッファメモリ１３ｉに送信データを格納することができる空き容量があるか否かを判定し、空き容量があると判定した場合、送信データをバッファメモリ１３ｉに格納し、送信データの受信完了信号Ｓ３をデコーダ１１に送信し、バスセレクタ１４に対してＤＭＡ転送要求信号（以下、ＤＭＡＲＥＱｉと称する）を送信する。なお、受信完了信号Ｓ３は、デコーダ１１により外部装置５に送信される。
【００２０】
一方、メモリ制御部１２ｉは、バッファメモリ１３ｉに空き容量がないと判定した場合、バッファメモリ１３ｉに送信データを格納することなく、送信データの再送要求Ｓ４をデコーダ１１に送信する。なお、再送要求Ｓ４は、デコーダ１１により外部装置５に送信される。これにより外部装置５は、送信データが情報処理装置１０に受信されず再送しなければならないことを認識する。ここで、外部装置５は、送信データが情報処理装置１０に受信されるまで、チャネルＣＨｉを介して送信データを一定周期で繰り返して送信する。
【００２１】
バッファメモリ１３ｉは、ＦＩＦＯメモリ等から構成され、外部装置５からチャネルＣＨｉを介して送信された送信データを一時的に記憶するバッファである。
【００２２】
ＤＭＡ制御部１５は記憶装置から構成される履歴記憶部１５１を含む。履歴記憶部１５１は、デコーダ１１から送信された格納成否情報Ｓ２を基にＤＭＡ制御部１５により生成された履歴情報を記憶する。ＤＭＡ制御部１５は、履歴記憶部１５１に記憶された履歴情報を参照し、チャネルＣＨ１〜ＣＨｎの優先度を決定し、優先度が最大であるチャネルを示す最大チャネル信号Ｓ５を生成してバスセレクタ１４に送信する。
【００２３】
バスセレクタ１４は、メモリ制御部１２ｉからＤＭＡＲＥＱｉを受信したとき、バスセレクタ１４から送信された最大チャネル信号Ｓ５がチャネルＣＨｉを示しているか否かを判定し、チャネルＣＨｉを示している場合、メモリ制御部１２ｉから送信されたＤＭＡＲＥＱｉをＤＭＡＣ２に送信し、ＤＭＡＣ２にＤＭＡ転送を依頼する。
【００２４】
ＤＭＡＲＥＱｉを受信したＤＭＡＣ２は、データバスＤＢを調停し、バスセレクタ１４にＤＭＡ転送許可信号Ｓ６を送信する。ＤＭＡ転送許可信号Ｓ６を受信したバスセレクタ１４は、バッファメモリ１３ｉ及びデータバスＤＢを電気的に接続する。
【００２５】
ＤＭＡＣ２は、バッファメモリ１３ｉに格納された送信データをメインメモリ３に送信する。送信データのメインメモリ３への送信が完了するとＤＭＡＣ２は、ＤＭＡＲＥＱｉに対するＤＭＡ転送応答信号（ＤＭＡＡＣＫｉ）をバスセレクタ１４に送信する。
【００２６】
ＤＭＡＡＣＫｉを受信したバスセレクタ１４は、ＤＭＡＡＣＫｉをメモリ制御部１２ｉ及びＤＭＡ制御部１５に送信する。これにより、メモリ制御部１２ｉは送信データのＤＭＡ転送が完了したことを認識する。ＤＭＡＡＣＫｉを受信したＤＭＡ制御部１５は、履歴情報の対応する送信データの「ＤＭＡ転送完了」欄にＤＭＡ転送が完了したことを示すデータを書き込む。
【００２７】
本実施形態では、ＩＦコントローラ１が通信インターフェイスに相当し、デコーダ１１が特定手段に相当し、メモリ制御部１２１〜１２３がメモリ制御手段に相当し、ＤＭＡ制御部１５が決定手段に相当し、バスセレクタ１４が接続手段に相当する。
【００２８】
次に、図２及び図３のフローチャートを用いて、本ＤＭＡ転送制御システムの動作について説明する。まず、ステップＳＴ１において、デコーダ１１は外部装置５から送信される送信データを受信する。
【００２９】
ステップＳＴ２において、デコーダ１１は、受信した送信データを解読し、当該送信データがどのチャネルを介して送信された送信データであるかを判定する。本フローチャートでは、外部装置５は、チャネルＣＨ１を介して送信データを送信するものとする。従って、デコーダ１１は、受信した送信データをチャネルＣＨ１を介して送信された送信データであると特定する。なお、送信データには、送信データがどのチャネルに対して送信されたものであるかを示すデータが含まれており、デコーダ１１はこのデータを解読することにより、送信データがどのチャネルに対して送信されたデータであるのかを特定する。
【００３０】
ステップＳＴ３において、デコーダ１１は、チャネルＣＨ１に対応するメモリ制御部１２１にデータ送信要求Ｓ１を送信する。ステップＳＴ４において、メモリ制御部１２１はバッファメモリ１３１の空き容量を測定し、測定した空き容量が送信データより大きいか否かを判定し、大きいと判定した場合、すなわち、バッファメモリ１３１に送信データを格納し得る空き容量がある場合（ＳＴ４でＹＥＳ）、バッファメモリ１３１に送信データを格納し、受信完了信号Ｓ３を外部装置５に送信する（ＳＴ５）。これにより、外部装置５は送信データが情報処理装置１０により受信されたことを認識する。
【００３１】
ステップＳＴ６において、デコーダ１１は、受信データをバッファメモリ１３１に格納できたことを示す格納成否情報Ｓ２を生成してＤＭＡ制御部１５に送信する。ステップＳＴ７において、ＤＭＡ制御部１５は、受信した格納成否情報Ｓ２を基に、送信データの受信履歴を示す履歴情報を更新する。図４は、履歴記憶部１５１が記憶する履歴情報の一例を示した図面である。図４に示すように履歴情報は、「データ番号」、「時刻」、「チャネル」、「成否」、及び「ＤＭＡ転送完了」の欄を備える。「データ番号」、「時刻」、「チャネル」、及び「成否」の欄には格納成否情報Ｓ２に含まれるデータ番号、時刻データ、チャネルデータ、及び成否データが記載されている。「ＤＭＡ転送完了」の欄には、送信データのメインメモリ３へのＤＭＡ転送が完了したか否かを示すデータが記載されている。
【００３２】
ステップＳＴ８において、ＤＭＡ制御部１５は、履歴記憶部１５１の履歴情報を参照し、ＤＭＡ転送を行うチャネルを決定し、当該チャネルを示す最大チャネル信号Ｓ５を生成し、バスセレクタ１４に送信する（ＳＴ９）。この場合、ＤＭＡ制御部１５は、現時点から一定期間内に受信した送信データの受信履歴を履歴情報から抽出し、抽出した受信履歴を用いて、送信データのチャネル毎の受信回数を求め、受信回数が最大のチャネルを特定し、特定したチャネルをＤＭＡ転送を行うチャネルとして決定する。なお、受信回数が最大のチャネルが複数存在する場合は、履歴情報の「成否」の欄を参照して、受信回数が最大のチャネルのうち、送信データをバッファメモリに格納することができなかった回数が最大のチャネル（図４で示す「×」）の個数をカウントし、カウントした値が最大のチャネルをＤＭＡ転送を行うチャネルとして決定する。
【００３３】
ステップＳＴ４において、メモリ制御部１２１がバッファメモリ１３１に送信データを格納し得る空き容量がないと判定した場合（ＳＴ４でＮＯ）、送信データの再送を要求するための再送要求Ｓ４を生成してデコーダ１１に送信し、デコーダ１１はこの再送要求Ｓ４を外部装置５に送信する（ＳＴ１０）。
【００３４】
ステップＳＴ１１において、デコーダ１１は、バッファメモリ１３１に送信データを格納することができなかったことを示す格納成否情報Ｓ２を生成してＤＭＡ制御部１５に送信する。ステップＳＴ２０において、ＤＭＡ制御部１５は、受信した格納成否情報Ｓ２に基に、履歴情報を更新し、処理がステップＳＴ１に戻される。
【００３５】
ステップＳＴ１２において、メモリ制御部１２１は、バスセレクタ１４にＤＭＡＲＥＱ１を送信する。ステップＳＴ１３において、バスセレクタ１４は、ＤＭＡ制御部１５から送信された最大チャネル信号Ｓ５がチャネルＣＨ１を示すか否かを判定し、チャネルＣＨ１を示す場合（ＳＴ１３でＹＥＳ）、ＤＭＡＣ２にＤＭＡＲＥＱ１を送信する（ＳＴ１４）。一方、ステップＳＴ１３において、バスセレクタ１４は、ＤＭＡ制御部１５から送信された最大チャネル信号Ｓ５が示すチャネルＣＨ１を示さないと判定した場合（ＳＴ１３でＮＯ）、処理がステップＳＴ１３に戻される。すなわち、チャネルＣＨ１の優先度が最大になるまで、チャネルＣＨ１に対する送信データは、ＤＭＡ転送されない。
【００３６】
ステップＳＴ１５において、ＤＭＡＣ２は、バッファメモリ１３１に格納された送信データをＤＭＡ転送するためにデータバスＤＢを調停し、バスセレクタ１４に対してＤＭＡ転送許可信号Ｓ６を送信する。ステップＳＴ１６において、バスセレクタ１４は、バッファメモリ１３１とデータバスＤＢとを電気的に接続し、ＤＭＡＣ２は、バッファメモリ１３１に格納された送信データをメインメモリ３に送信し、ＤＭＡ転送を実行する。
【００３７】
ステップＳＴ１７において、ＤＭＡＣ２は、送信データのメインメモリ３への送信が完了したとき、ＤＭＡＡＣＫ１をバスセレクタ１４に送信する。ステップＳＴ１８において、バスセレクタ１４は、メモリ制御部１２１及びＤＭＡ制御部１５に受信したＤＭＡＡＣＫ１を送信する。ステップＳＴ１９において、ＤＭＡ制御部１５は、ＤＭＡＡＣＫ１の受信により履歴情報の「ＤＭＡ転送終了」の欄にＤＭＡ転送が完了したことを示すデータを記載し、履歴情報を更新する。
【００３８】
以上説明したように、本ＤＭＡ転送制御システムによれば、ＤＭＡ制御部１５により、外部装置５から送信された送信データがどのチャネルを介して送信された送信データであるかがデコーダ１１により特定され、この特定結果に基づいて、ＤＭＡ制御部１５により送信データの受信履歴を示す履歴情報が生成され、現時点から一定期間内に受信した送信データの受信履歴が履歴情報から抽出され、抽出された受信履歴を基に、受信回数が最大のチャネルが特定されるため、バッファメモリ１３ｉに空き容量がない場合であっても、ＤＭＡ転送を優先的に実行すべきチャネルを正確に特定することができ、ＤＭＡ転送を効率良く行うことができる。
【００３９】
上記実施形態では、チャネルＣＨ１〜ＣＨ３は、３個の論理チャネルが対応するものとしたが、これに限定されず、３本の通信ケーブルに対応するものとしてもよい。この場合、チャネルＣＨ１をＵＳＢ、チャネルＣＨ２をＸ．２５というように、チャネルＣＨ１〜ＣＨ３の通信方式を異なるものにしてもよい。また、チャネル数も３個に限定されず２個以上の任意の整数とすることができる。
【００４０】
また、上記実施形態では、ＤＭＡ制御部１５は、現時点から一定期間内において送信データの受信回数が最大のチャネルをＤＭＡ転送するチャネルとして決定したが、これに限定されず、送信データの受信回数の増大数に基づいて、ＤＭＡ転送を実行するチャネルを決定しても良い。具体的には、ＤＭＡ制御部１５は、現時点から一定期間内の第１の期間、及び第１の一定期間より過去の一定期間である第２の期間の各々における送信データの受信履歴を抽出する。そして、第１及び第２の両期間におけるチャネル毎の送信データの受信回数を求め、第１の期間の送信データの受信回数から第２の期間の送信データの受信回数の差分をチャネル毎に算出し、この差分が最大のチャネルをＤＭＡ転送を行うチャネルとして決定すればよい。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態によるＤＭＡ転送制御システムのブロック図を示している。
【図２】本発明の一実施形態によるＤＭＡ転送制御システムの動作を示すフローチャートである。
【図３】本発明の一実施形態によるＤＭＡ転送制御システムの動作を示すフローチャートである。
【図４】履歴記憶部が記憶する履歴情報の一例を示した図面である。
【符号の説明】
【００４２】
１  ＩＦコントローラ
２  ＤＭＡＣ
３  メインメモリ
４  ＣＰＵ
５  外部装置
６  通信回線
１０  情報処理装置
１１  デコーダ
１２１〜１２ｎメモリ制御部
１３１〜１３ｎ  バッファメモリ
１４  バスセレクタ
１５  ＤＭＡ制御部
１５１  履歴記憶部
ＣＢ  コントロールバス
ＣＨ１〜ＣＨｎ  チャネル
ＤＢ  データバス
Ｓ１  データ送信要求
Ｓ２  格納成否情報
Ｓ３  受信完了信号
Ｓ４  再送要求
Ｓ５  最大チャネル信号
Ｓ６  転送許可信号
【図１】
2006119890.tif 000003
【図２】
2006119890.tif 000004
【図３】
2006119890.tif 000005
【図４】
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