(57)【要約】【課題】従来技術の欠点を克服した高電圧ＭＯＳトランジスタを提供すること。【解決手段】第１の導電型の第１の領域と、第２の導電型のソース領域と、第２の導電型のドレイン領域と、ソース領域とドレイン領域との間で第１の領域の上面に設けられたチャネル領域と、ソース領域とドレイン領域との間の、ドレイン領域内のフィールド酸化領域と、チャネル領域上で、かつドレイン領域の縁部とフィールド酸化領域との間のゲート酸化領域と、ソース領域とドレイン領域との間でゲート酸化領域上でかつ少なくとも部分的に前記フィールド酸化領域上にフィールドプレート領域を有しており、ソース領域とドレイン領域との間で、表面に位置していない、ドレイン拡張領域の縁部の降伏領域においてアバランシェ降伏が生じるように、ドレイン拡張領域のドーピングプロファイルが構成されている高電圧ＭＯＳトランジスタ。【選択図】図１
2006041533.tif 000002
【特許請求の範囲】
【請求項１】
高電圧ＭＯＳトランジスタであって、
第１の導電型の第１の領域（２）と、
当該第１の領域（２）内に収容されている、第２の導電型のソース領域（４ａ，４ｂ）と、
前記第１の領域（２）内に収容されている、第２の導電型のドレイン領域（３ａ；３ａ，３ｂ，３ｃ；３ａ，３ｆ；３ａ，３ｊ）と、
前記ソース領域（４ａ，４ｂ）と前記ドレイン領域（３ａ，３ｂ；３ａ，３ｂ，３ｃ；３ａ，３ｆ；３ａ，３ｊ）との間で前記第１の領域（２）の上面に設けられたチャネル領域（１０）と、
前記ソース領域（４ａ，４ｂ）と前記ドレイン領域（３ａ，３ｂ；３ａ，３ｂ，３ｃ；３ａ，３ｆ；３ａ，３ｊ）との間の、前記ドレイン領域（３ａ，３ｂ；３ａ，３ｂ，３ｃ；３ａ，３ｆ；３ａ，３ｊ）内のフィールド酸化領域（７ｂ，７ｃ）と、
前記チャネル領域（１０）上で、かつ前記ドレイン領域（３ａ，３ｂ；３ａ，３ｂ，３ｃ；３ａ，３ｆ；３ａ，３ｊ）の縁部と前記フィールド酸化領域（７ｂ，７ｃ）との間のゲート酸化領域（５）と、
前記ソース領域（４ａ，４ｂ）と前記ドレイン領域（３ａ，３ｂ；３ａ，３ｂ，３ｃ；３ａ，３ｆ；３ａ，３ｊ）との間で前記ゲート酸化領域（５）上でかつ少なくとも部分的に前記フィールド酸化領域（７ｂ，７ｃ）上にフィールドプレート領域（６）を有しており、
前記ドレイン領域（３ａ，３ｂ；３ａ，３ｂ，３ｃ；３ａ，３ｆ；３ａ，３ｊ）はドレイン接続領域（３ａ）とドレイン拡張領域（３ｂ；３ｂ，３ｃ；３ｆ；３ｊ）を有しており、
前記ソース領域（４ａ，４ｂ）と前記ドレイン領域（３ａ，３ｂ；３ａ，３ｂ，３ｃ；３ａ，３ｆ；３ａ，３ｊ）との間で、表面に位置していない、前記ドレイン拡張領域（３ｂ；３ｂ，３ｃ；３ｆ；３ｊ）の縁部の降伏領域（ＤＢ’；ＤＢ’’，ＤＢ’’’）においてアバランシェ降伏が生じるように、前記ドレイン拡張領域（３ｂ；３ｂ，３ｃ；３ｆ；３ｊ）のドーピングプロファイルが構成されている、
ことを特徴とする、高電圧ＭＯＳトランジスタ。
【請求項２】
前記第１の領域（２）は、第２の導電型の基板（１）内の第１のバスタブ形状部（２）である、請求項１記載の高電圧ＭＯＳトランジスタ。
【請求項３】
前記第１の領域（２）は、第１の導電型の基板（１）である、請求項１記載の高電圧ＭＯＳトランジスタ。
【請求項４】
前記ドレイン接続領域（３ａ）は第２のバスタブ形状部（３ａ）を有しており、前記ドレイン拡張領域（３ｂ；３ｂ，３ｃ；３ｆ）は、第３のバスタブ形状部（３ｂ）を有しており、
前記第３のバスタブ形状部（３ｂ）は前記第１の領域（２）内に収容されており、前記第２のバスタブ形状部（３ａ）は第３のバスタブ形状部（３ｂ）内に収容されている、請求項１から３までのいずれか１項記載の高電圧ＭＯＳトランジスタ。
【請求項５】
前記降伏領域（ＤＢ’）は、前記第３のバスタブ形状部（３ｂ）の下面近傍に位置している、請求項４記載の高電圧ＭＯＳトランジスタ。
【請求項６】
前記ドレイン接続領域（３ａ）は第２のバスタブ形状部（３ａ）を有しており、前記ドレイン拡張領域（３ｂ；３ｂ，３ｃ；３ｆ；３ｊ）は第３のバスタブ形状部（３ｂ）および第４のバスタブ形状部（３ｃ）を有しており、
前記第３のバスタブ形状部（３ｂ）は前記第１の領域（２）内に収容されており、前記第４のバスタブ形状部（３ｃ）は前記第３のバスタブ形状部（３ｂ）および前記第１の領域（２）内に収容されており、前記第２のバスタブ形状部（３ａ）は前記第３のバスタブ形状部（３ｂ）内に収容されており、
前記第４のバスタブ形状部（３ｃ）は少なくとも１つの段状部分（ＳＴ）を、前記第３のバスタブ形状部（３ｂ）の下面に形成している、請求項１，２または３記載の高電圧ＭＯＳトランジスタ。
【請求項７】
前記降伏領域（ＤＢ’’）は前記段状部分（ＳＴ）の近傍に位置する、請求項６記載の高電圧ＭＯＳトランジスタ。
【請求項８】
前記ドレイン接続領域（３ａ）は第２のバスタブ形状部（３ａ）を有しており、前記ドレイン拡張領域（３ｂ；３ｂ，３ｃ；３ｆ；３ｊ）は第３のバスタブ形状部（３ｆ）を有しており、
前記第３のバスタブ形状部（３ｆ）は前記第１の領域（２）内に収容されており、前記第２のバスタブ形状部（３ａ）は前記第３のバスタブ形状部（３ｂ）内に収容されており、
少なくとも１つの湾曲部分（ＥＢ；ＥＢ１，ＥＢ２）が前記第３のバスタブ形状部（３ｆ）の下面に構成されている、請求項１，２または３記載の高電圧ＭＯＳトランジスタ。
【請求項９】
前記降伏領域（ＤＢ’’’）は前記湾曲部分（ＥＢ；ＥＢ１，ＥＢ２）の近傍に位置する、請求項８記載の高電圧ＭＯＳトランジスタ。
【請求項１０】
前記第１の導電型はｎ型であり、前記第２の導電型はｐ型である、請求項１から９までのいずれか１項記載の高電圧ＭＯＳトランジスタ。
【請求項１１】
前記第１の導電型はｐ型であり、前記第２の導電型はｎ型である、請求項１から９までのいずれか１項記載の高電圧ＭＯＳトランジスタ。
【請求項１２】
２つのフィールド酸化領域（７ｂ，７ｃ）と２つのソース領域（４ａ，４ｂ）が設けられており、
当該領域は共通のドレイン領域（３ａ，３ｂ；３ａ，３ｂ，３ｃ；３ａ，３ｆ；３ａ，３ｊ）に対して実質的に対称に配置されている、請求項１から１１までのいずれか１項記載の高電圧ＭＯＳトランジスタ。
【請求項１３】
請求項４に記載された高電圧ＭＯＳトランジスタの製造方法であって、
ドレイン領域（３ａ，３ｂ；３ａ，３ｂ，３ｃ；３ａ，３ｆ；３ａ，３ｊ）を以下のステップで形成し、すなわち、
第３のバスタブ形状部（３ｂ）を第１の領域（２）内に設け、
第２のバスタブ形状部（３ａ）を第３のバスタブ形状部（３ｂ）内に設け、
前記第２のバスタブ形状部（３ａ）および第３のバスタブ形状部（３ｂ）を外方拡散させる、
ことを特徴とする、高電圧ＭＯＳトランジスタの製造方法。
【請求項１４】
請求項６に記載された高電圧ＭＯＳトランジスタの製造方法であって、
ドレイン領域（３ａ，３ｂ；３ａ，３ｂ，３ｃ；３ａ，３ｆ；３ａ，３ｊ）を以下のステップで形成し、すなわち、
第３のバスタブ形状部（３ｂ）を第１の領域（２）内に設け、
第４のバスタブ形状部（３ｃ）を第３のバスタブ形状部（３ｂ）および第１の領域（２）内に設け、
第２のバスタブ形状部（３ａ）を第３のバスタブ形状部（３ｂ）内に設け、
前記第２のバスタブ形状部（３ａ）および第３のバスタブ形状部（３ｂ）および第４のバスタブ形状部（３ｃ）を外方拡散させる、
ことを特徴とする、高電圧ＭＯＳトランジスタの製造方法。
【請求項１５】
請求項８に記載された高電圧ＭＯＳトランジスタの製造方法であって、
ドレイン領域（３ａ，３ｂ；３ａ，３ｂ，３ｃ；３ａ，３ｆ；３ａ，３ｊ）を以下のステップで形成し、すなわち、
ドレイン拡張領域（３ｆ；３ｊ）に対する第１の部分的なバスタブ形状部（３ｄ；３ｇ）を第１の領域（２）内に設け、
ドレイン拡張領域（３ｆ；３ｊ）に対する少なくとも１つの第２の部分的なバスタブ形状部（３ｅ；３ｈ）を第１の領域（２）内に設け、前記第１および少なくとも１つの第２の部分的なバスタブ形状部を穴領域（ＰＦ；ＰＦ１）によって相互に別個にし、
第２のバスタブ形状部（３ａ）を前記第１の領域（２）内に設け、
前記第２のバスタブ形状部（３ａ）および前記第１および少なくとも１つの第２の部分的なバスタブ形状部を外方拡散させ、当該部分的なバスタブ形状部を第３のバスタブ形状部（３ｆ；３ｊ）を構成するために接続させる、
ことを特徴とする、高電圧ＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高電圧ＭＯＳトランジスタに関する。本発明は同じように相応の製造方法に関する。
【背景技術】
【０００２】
任意の高電圧ＭＯＳトランジスタに適用可能であるが、本発明並びに本発明の基になる問題を、ＳＶＸ（Smart Voltage Extension）技術で製造されるＣＭＯＳ技術における高電圧ＭＯＳトランジスタに関連して説明する。
【０００３】
ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，Ｖｏｌ．２１，Ｎｏ１，（２０００年１月）４０〜４２頁，Ｃ．Ｂａｓｓｉｎ，Ｈ．ＢａｌｌａｎおよびＭ．Ｄｅｃｌｅｒｃｑ著「Ｈｉｇｈ−Ｖｏｌｔａｇｅ  Ｄｅｖｉｃｅ  ｆｏｒ  ０．５−μｍ  Ｓｔａｎｄａｒｄ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ）から、高電圧ＮＭＯＳトランジスタおよび高電圧ＰＭＯＳトランジスタが公知である。これらのトランジスタはＳＶＸ技術によって製造されている。図４にはこの文献から公知の高電圧ＰＭＯＳトランジスタが示されている。
【０００４】
図５には、参照番号１０でｐ型ドーピングされたシリコン半導体基板が示されている。半導体基板１０内に収容された深いｎ型バスタブ状部には参照番号２０が付与されている。参照番号３０ａによってｐ＋ドレイン領域が示されており、３０ｂによってｐ型ドレイン拡張領域が示されている。参照番号４０によってｐ＋ドーピングされたソース領域が示されており、５０によってゲート酸化部（Gateoxid）が示されており、６０によってフィールドプレート（Feldplatte）が示されている。ここでこのフィールドプレートは一方ではゲート接続として用いられ、他方ではフィールドに影響を与えるためにＬＯＣＯＳフィールド酸化領域７０上に導かれている。参照番号８０によって、ｎ型バスタブ状部２０に対する付加的なバスタブ状部接続部としてｎ＋領域が示されている。
【０００５】
図５に示されている高圧ＰＭＯＳトランジスタによって、標準の１−μｍ−ＣＭＯＳ−技術および０．５−μｍ−ＣＭＯＳ−技術が確立された。同じようにこの文献では、相応の高圧ＮＭＯＳトランジスタが開示されている。
【０００６】
この種の高電圧ＭＯＳトランジスタはチャネル長さが２μｍより短い場合、５０ボルト程度のアバランシェ降伏電圧を有することができる。過度に短いチャネル長さが選択されると、予定より早いソースへのパンチスルー（Punchthrough：導通）が生じる。
【０００７】
このような公知の高電圧ＭＯＳトランジスタの場合に、アバランシェ降伏が通常、ＤＢによって示されている領域において生じてしまうことは欠点である。この領域でゲート酸化部５０およびフィールド酸化部７０が相互に衝突する。殊に、このことによって降伏電圧が不安定になり（walk out）、負荷（測定条件、接続部）および負荷の数に応じて変化してしまう。降伏電圧の変化は可逆性であり、完全に修正される。
【０００８】
このような作用の主な欠点は、アバランシェ降伏電圧が基本的に物理的に到達可能なｐｎ接合の値を下回ってしまうことである。さらに降伏電圧は非常に強固な温度依存性を示し、これは、大きな温度領域を伴う（例えば自動車電気回路での）使用の際に深刻な欠点となる。
【非特許文献１】Ｃ．Ｂａｓｓｉｎ，Ｈ．ＢａｌｌａｎおよびＭ．Ｄｅｃｌｅｒｃｑ著，「Ｈｉｇｈ−Ｖｏｌｔａｇｅ  Ｄｅｖｉｃｅ  ｆｏｒ  ０．５−μｍ  Ｓｔａｎｄａｒｄ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ」，ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，Ｖｏｌ．２１，Ｎｏ１，２０００年１月，ｐ. ４０−４２
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来技術の欠点を克服した高電圧ＭＯＳトランジスタを提供すること。
【課題を解決するための手段】
【００１０】
上述の課題は、第１の導電型の第１の領域と、当該第１の領域内に収容されている、第２の導電型のソース領域と、前記第１の領域内に収容されている、第２の導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間で前記第１の領域の上面に設けられたチャネル領域と、前記ソース領域と前記ドレイン領域との間の、前記ドレイン領域内のフィールド酸化領域と、前記チャネル領域上で、かつ前記ドレイン領域の縁部と前記フィールド酸化領域との間のゲート酸化領域と、前記ソース領域と前記ドレイン領域との間で前記ゲート酸化領域上でかつ少なくとも部分的に前記フィールド酸化領域上にフィールドプレート領域を有しており、前記ドレイン領域はドレイン接続領域とドレイン拡張領域を有しており、前記ソース領域と前記ドレイン領域との間で、表面に位置していない、前記ドレイン拡張領域の縁部の降伏領域においてアバランシェ降伏が生じるように、前記ドレイン拡張領域のドーピングプロファイルが構成されている、ことを特徴とする、高電圧ＭＯＳトランジスタによって解決される。さらに、上述の課題は、ドレイン領域を以下のステップで形成し、すなわち、第３のバスタブ形状部を第１の領域内に設け、第２のバスタブ形状部を第３のバスタブ形状部内に設け、前記第２のバスタブ形状部および第３のバスタブ形状部を外方拡散させる、ことを特徴とする、高電圧ＭＯＳトランジスタの製造方法によって解決される。さらに、上述の課題は、ドレイン領域を以下のステップで形成し、すなわち、第３のバスタブ形状部を第１の領域内に設け、第４のバスタブ形状部を第３のバスタブ形状部および第１の領域内に設け、第２のバスタブ形状部を第３のバスタブ形状部内に設け、前記第２のバスタブ形状部および第３のバスタブ形状部および第４のバスタブ形状部を外方拡散させる、ことを特徴とする、高電圧ＭＯＳトランジスタの製造方法によって解決される。さらに、上述の課題はドレイン領域を以下のステップで形成し、すなわち、ドレイン拡張領域に対する第１の部分的なバスタブ形状部を第１の領域内に設け、ドレイン拡張領域に対する少なくとも１つの第２の部分的なバスタブ形状部を第１の領域内に設け、前記第１および少なくとも１つの第２の部分的なバスタブ形状部を穴領域によって相互に別個にし、第２のバスタブ形状部を前記第１の領域内に設け、前記第２のバスタブ形状部および前記第１および少なくとも１つの第２の部分的なバスタブ形状部を外方拡散させ、当該部分的なバスタブ形状部を第３のバスタブ形状部を構成するために接続させる、ことを特徴とする、高電圧ＭＯＳトランジスタの製造方法によって解決される。
【発明を実施するための最良の形態】
【００１１】
発明の利点
請求項１に記載された特徴部分の構成を有する本発明による高電圧ＭＯＳトランジスタまたは請求項１１、１２ないし１３に記載された製造方法は次のような利点を有している。すなわち、アバランシェ降伏が体積部降伏（Volumendurchbruch）であり、表面降伏ではないという利点である。体積部降伏は安定しており、高い降伏電圧並びに高い降伏電圧と結び付いた拡張された使用領域をもたらす。アバランシェ降伏の温度係数も格段に僅かであり、これは良好な製造性（高い歩留まり）をもたらす。なぜなら、僅かな処理変動幅しか必要としないからである。
【００１２】
本発明の基になるアイディアは、アバランシェ降伏の場所を所期のように、ドーピングプロファイル（正味のドーピング量、侵入深さ）の設計によって、シリコン半導体基板の深部に、シリコン表面から離して移すことである。
【００１３】
本発明の各構成要件の有利な発展形態および改善形態は従属請求項に記載されている。
【００１４】
有利な発展形態では、第１の領域は第２の導電型の基板内の第１のバスタブ形状部である。
【００１５】
別の有利な発展形態では、第１の領域は第１の導電型の基板である。
【００１６】
別の有利な発展形態では、ドレイン接続領域は第２のバスタブ形状部を有しており、ドレイン拡張領域は第３のバスタブ形状部を有している。ここで第３のバスタブ形状部は第１の領域内に収容されており、第２のバスタブ形状部は第３のバスタブ形状部内に収容されている。有利にはこのような構造では降伏領域は第３のバスタブ形状部の下面近傍に位置している。
【００１７】
別の有利な発展形態では、ドレイン接続領域は第２のバスタブ形状部（３ａ）を有しており、ドレイン拡張領域は第３のバスタブ形状部（３ｂ）および第４のバスタブ形状部（３ｃ）を有している。ここで第３のバスタブ形状部は第１の領域内に収容されており、第４のバスタブ形状部は第３のバスタブ形状部および第１の領域内に収容されており、第２のバスタブ形状部は第３のバスタブ形状部内に収容されており、ここで第４のバスタブ形状部は少なくとも１つの段状部分を、第３のバスタブ形状部の下面に構成する。有利にはこのような構成では降伏領域はバスタブ形状部３ｂ，３ｃの段状部分近傍に存在する。
【００１８】
別の有利な発展形態ではドレイン接続領域は第２のバスタブ形状部を有し、ドレイン拡張領域は第３のバスタブ形状部を有する。ここで第３のバスタブ形状部は、第１の領域内に収容されており、第２のバスタブ形状部は第３のバスタブ形状部内に収容されている。第３のバスタブ形状部は、処理経過において少なくとも２つの部分的バスタブ形状部から共に拡散する。ここで少なくとも１つの湾曲部が第３のバスタブ形状部の下面に形成される。このような構成では降伏領域は体積部における大きいドーピング勾配の近傍に位置する。
【００１９】
別の有利な発展形態では第１の導電型はｎ型であり、第２の導電型はｐ型である。
【００２０】
別の有利な発展形態では、第１の導電型はｐ型であり、第２の導電型はｎ型である。
【００２１】
別の有利な発展形態では、２つのフィールド酸化領域および２つのソース領域が設けられている。これらの領域は共通のドレイン領域と、実質的に対称に配置されている。
【実施例】
【００２２】
本発明の実施例を図示し、以下でより詳細に説明する。
【００２３】
図面では同じ参照番号は同じまたは機能が同じコンポーネントを示している。
【００２４】
図１には、本発明の第１の実施形態に相応した高電圧ＭＯＳトランジスタが示されている。
【００２５】
第１の実施形態に相応する高電圧ＭＯＳトランジスタは、ＰＭＯＳトランジスタである。このＰＭＯＳトランジスタは、シリコンから成るｐ型半導体基板１内に集積されている。この半導体基板内にはｎ導電型の第１のバスタブ形状部２が設けられている。
【００２６】
ｐ導電型のストリップ状ドレイン領域３ａ，３ｂが第１のバスタブ形状部２内に収容されている。これはｐ＋ドレイン接続領域３ａとｐドレイン拡張領域３ｂを有している。ドレイン領域３ａ，３ｂと対称に、ｐ＋導電型の２つのストリップ状ソース領域４ａ，４ｂが第１のバスタブ形状部２内に収容されている。
【００２７】
各チャネル領域１０が第１のバスタブ形状部２の上面で、ソース領域４ａないし４ｂとドレイン拡張領域３ｂの間に延在している。フィールド酸化領域には参照番号７ａ〜ｄが付けられている。フィールド酸化領域７ｂないし７ｃはドレイン拡張領域３ｂの上面に、ドレイン接続領域３ａとソース領域４ａないし４ｂの間に位置している。
【００２８】
ゲート酸化領域５は、チャネル領域１０上に、ドレイン拡張領域３ｂの縁部とフィールド酸化領域７ｂないしは７ｃとの間の上面に位置している。
【００２９】
フィールドプレート領域６はソース領域４ａないし４ｂと、ドレイン接続領域３ａの間で、ゲート酸化領域５上に延在し、少なくとも部分的にフィールド酸化領域７ｂないし７ｃ上に延在する。
【００３０】
ドレイン拡張領域３ｂのドーピングプロファイル（正味のドーピング量、ドーピング勾配）は次のように構成されている。すなわちソース領域４ａないし４ｂとドレイン領域３ａ，３ｂとの間で、ドレイン拡張領域３ｂの縁部の降伏領域ＤＢ’において、その下面近傍でアバランシェ降伏が生じるように構成されている。ここで降伏領域ＤＢ’は表面に位置しているのではない。すなわち安定した体積部降伏が存在する。
【００３１】
実際にはドーピングプロファイルはフィールドプレート領域６の設計が固定された後に、通常のシミュレーションを介して求められる。一般的に表現されるように、所望の降伏領域ＤＢ’が得られ、これに相応してアバランシェ降伏電圧が上昇する。これは従来技術と比べてｐ型ドレイン拡張領域３ｂの正味ドーピング量がより僅かであり、勾配が平らであることによって実現される。ここでフィールドプレート６とドーピングプロファイルの共同作用が考慮されるべきである。この種のｐドーピングは電界の早期のパンチスルー（Durchgreifen）を、ｐ＋ドレイン接続領域３ａに対するドレイン拡張領域３ｂによって阻止する。
【００３２】
図２には、本発明の第２の実施形態に相応する高圧ＭＯＳトランジスタが示されている。
【００３３】
図２に示された第２の実施形態では、第１の実施形態とは異なって、付加的なｐ型ドレイン拡張領域３ｃが設けられている。このｐ型ドレイン拡張領域はバスタブ形状を有している。このバスタブ形状はラテラル方向でドレイン拡張領域３ｂのバスタブ形状よりも小さく、段状部分ＳＴがｐ型ドレイン拡張領域３ｂのバスタブ形状部の下面に構成される。ＤＢ’’によって示されているアバランシェ降伏箇所は、この実施形態では段状部分ＳＴに位置する。すなわち第１のｐ型ドレイン拡張領域３ｂの中央方向においてチャネル領域１０から離される。
【００３４】
図３ａ，ｂには、本発明の第３の実施形態に相応した、２つの製造段階での高電圧ＭＯＳトランジスタが示されている。
【００３５】
第３の実施形態では図３ａに相応してまず相応のインプランテーションによって２つの離れているｐドレイン拡張領域３ｃ，３ｄが形成される。これはｐ＋ドレイン接続領域３ａに関して穴領域ＰＦを有している。換言すればこのような穴領域ＰＦにおいて、ｐ＋ドレイン接続領域３ａはｎ型バスタブ状部分２に合流する。図３ａに示されたこの処理状態から出発して、その後、熱的な拡散処理が行われる。これによって、ｐ＋ドレイン接続領域３ａの下方で、別個のドレイン拡張領域３ｃ，３ｄが溶接される。
【００３６】
この実施形態では、ここから結果として生じたドレイン拡張領域３ｅがｐ＋ドレイン接続領域３ａの下方で湾曲部ＥＢを有している。これによってアバランシェ降伏ＤＢ’’’箇所はそこへ、すなわちほぼｐ＋ドレイン接続領域３ａの下方にシフトされるので、さらにチャネル領域１０から離れる。
【００３７】
図４ａ，ｂには本発明の第３の実施形態に相応した、２つの製造段階での高電圧ＭＯＳトランジスタが示されている。
【００３８】
第３の実施形態とは異なり、図４ａでは、はじめに相応のインプランテーションによって、少なくとも３つの別個のｐ型ドレイン拡張領域３ｇ，３ｈ，３ｉが形成される。これは少なくとも２つの穴領域ＰＦ１，ＰＦ２を有する。
【００３９】
図４ａに示された処理状態から出発してその後、熱的な拡散処理が行われる。これによって別個のドレイン拡張領域３ｇ，３ｈ，３ｉが溶接される。
【００４０】
この実施形態では、ここから結果として生じたドレイン拡張領域３ｊがｐ＋ドレイン接続領域３ａの下方に各湾曲部ＥＢ１，ＥＢ２を有している。これによってアバランシェ降伏箇所ＤＢ’’’’はそこへ、すなわちほぼｐ＋ドレイン接続領域３ａの下方にシフトされ、従ってさらにチャネル領域１０から離れる。
【００４１】
本発明を有利な実施例に基づいて説明したが、本発明はこれに制限されるものではなく、多様に変更可能である。
【００４２】
殊に上述の実施形態では対称的な高電圧ＰＭＯＳトランジスタのみを説明したが、本発明は高電圧ＮＭＯＳトランジスタおよび非対称高電圧ＰＭＯＳトランジスタないしは高電圧ＮＭＯＳトランジスタにも使用可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態に相応する高電圧ＭＯＳトランジスタ
【図２】本発明の第２の実施形態に相応する高電圧ＭＯＳトランジスタ
【図３ａ】本発明の第３の実施形態に相応する、製造段階における高電圧ＭＯＳトランジスタ
【図３ｂ】本発明の第３の実施形態に相応する、製造段階における高電圧ＭＯＳトランジスタ
【図４ａ】本発明の第４の実施形態に相応する、製造段階における高電圧ＭＯＳトランジスタ
【図４ｂ】本発明の第４の実施形態に相応する、製造段階における高電圧ＭＯＳトランジスタ
【図５】公知の高電圧ＭＯＳトランジスタ
【符号の説明】
【００４４】
１，１０  ｐ−シリコン半導体基板、  ２，２０  ｎ−バスタブ状部、  ３ａ，３０ａ  ｐ−バスタブ状部、ドレイン接続領域、  ３ｂ；３ｂ，３ｃ；３ｆ；３ｇ，３ｈ，３ｉ，３ｊ；３０ｂ  ｐ−バスタブ形状部；ドレイン拡張領域、  ３ｄ，３ｅ  ｐ−部分的バスタブ形状部、  ４ａ，４ｂ，４０  ｎ−ソース領域、  ５，５０  ゲート酸化部、  ６，６０  フィールドプレート、  ７ａ〜ｄ，７０  フィールド酸化領域、  １０，１００  チャネル領域、  ＤＢ，ＤＢ’，ＤＢ’’, ＤＢ’’’, ＤＢ’’’’  降伏領域、  ＳＴ  段状部分、  ＥＢ，ＥＢ１，ＥＢ２  湾曲部分、  ８０  ｎ−バスタブ状部接続部、  ＰＦ，ＰＦ１，ＰＦ２  穴領域
【図１】
2006041533.tif 000003
【図２】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図５】
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