(57)【要約】【課題】バス幅が変更可能な複数の出力モードをもつ半導体集積回路において、バス幅が小さな出力モードで特別な外部出力回路を用いずに電流駆動能力を高め、高速動作を行うことを可能にする。【解決手段】ｍ×ｎビットで出力するモードとｎビットで出力するモードを有し、外部に信号を出力するｍ×ｎ個のＩＯ群１０３を備え、ｍ×ｎビットで出力するモードではセレクタ群１０１にｍ×ｎビットのバス幅のデータを選択させることにより、ｍ×ｎ個のＩＯ群１０３がｍ×ｎビットのバス幅のデータを出力させ、ｎビットで出力するモードではセレクタ群１０１にｎビットのバス幅のデータを多重に選択させることにより、ｍ×ｎ個のＩＯ群１０３がｎビットのバス幅のデータをビット毎に少なくとも２個のＩＯ部に多重に出力させ、同一ビットを出力するＩＯを外部でショートして電流駆動能力を高める。【選択図】  図１
2006165665.tif 000002
【特許請求の範囲】
【請求項１】
バス幅が異なる、ｍ×ｎビット（ｍは２以上の自然数、ｎは自然数）で出力するモードとｎビットで出力するモードを含む複数の出力モードを有する半導体集積回路であって、
外部に信号を出力するｍ×ｎ個のＩＯ部を備え、
前記ｍ×ｎビットで出力するモードでは前記ｍ×ｎ個のＩＯ部がｍ×ｎビットのバス幅のデータを出力し、
前記ｎビットで出力するモードでは前記ｍ×ｎ個のＩＯ部がｎビットのバス幅のデータをビット毎に少なくとも２個のＩＯ部に多重に出力することを特徴とする半導体集積回路。
【請求項２】
複数個のＩＯ部のそれぞれに転送する信号を選択する複数個の第１のセレクタを備え、
前記第１のセレクタはそれぞれ前記ｍ×ｎビットで出力するモードでは前記ｍ×ｎビットのバス幅のデータから１ビットを選択し、前記ｎビットで出力するモードでは前記ｎビットのバス幅のデータから１ビットを選択することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第１のセレクタはｎ−１組のｍ個のセレクタと１組のｍ−１個のセレクタからなり、前記ｍ×ｎビットで出力するモードではそれぞれのセレクタは前記ｍ×ｎビットのバス幅のデータから相異なる１ビットを選択し、前記ｎビットで出力するモードでは同一組のセレクタは前記ｎビットのバス幅のデータから同一の１ビットを選択することを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記ｍ×ｎ個のＩＯ部のそれぞれを駆動するｍ×ｎ個の３ステートバッファを有し、
前記ｎビットで出力するモードでは前記３ステートバッファのうちｋ×ｎ個（ｋは１以上でｍより小さい自然数）がハイインピーダンスとなることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記ｍ×ｎ個のＩＯ部は入出力ＩＯであり、それぞれに対応したｍ×ｎ個の入力バッファを有することを特徴とする請求項１記載の半導体集積回路。
【請求項６】
複数個のＩＯ部のそれぞれに転送する信号を選択する複数個の第１のセレクタと、前記第１のセレクタのそれぞれへの入力信号を選択する複数個の第２のセレクタとを備え、
前記第１のセレクタはそれぞれ前記ｍ×ｎビットで出力するモードでは前記ｍ×ｎビットのバス幅のデータから１ビットを選択し、前記ｎビットで出力するモードでは前記第２のセレクタの出力信号の対応するビットを選択し、
前記第２セレクタはそれぞれ前記ｎビットで出力するモードでは、前記ｎビットのバス幅のデータからの１ビットを選択し、あるいは前記ｍ×ｎビットのバス幅のデータおよび前記ｎビットのバス幅のデータのいずれとも異なる信号を選択することを特徴とする請求項１記載の半導体集積回路。
【請求項７】
前記ｍが２の場合で２ｎビットで出力するモードとｎビットで出力するモードを有し、
前記２ｎビットで出力するモードでは２ｎ個の前記ＩＯ部のうちｓ番目（１≦ｓ≦２ｎ）のＩＯ部が２ｎビットのバス幅のデータのｓビット目を出力し、
前記ｎビットで出力するモードでは前記２ｎ個のＩＯ部のうち２ｔ−１番目と２ｔ番目（１≦ｔ≦ｎ）のＩＯ部がｎビットのバス幅のデータのｔビット目を出力することを特徴とする請求項１記載の半導体集積回路。
【請求項８】
前記２ｎ個のＩＯ部の２番目から２ｎ番目のＩＯ部に対応して設けられた２ｎ−１個のセレクタを有し、
前記２ｎビットで出力するモードではｓ番目の前記セレクタは２ｎビットのバス幅のデータのｓビット目を選択し、
前記ｎビットで出力するモードでは２ｔ−１番目と２ｔ番目の前記セレクタはｎビットのバス幅のデータのｔビット目を選択することを特徴とする請求項７記載の半導体集積回路。
【請求項９】
前記ｍ×ｎ個のＩＯ部の昇順と降順を設定によって入れ替え可能であることを特徴とする請求項１から８のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バス幅が変更可能な複数の出力モードをもつ半導体集積回路に関するものである。
【背景技術】
【０００２】
従来、外部に接続されるデバイスに応じて出力ビット幅を変更する半導体集積回路が存在した。例えば、１６ビットバスモードと８ビットバスモードをもつ半導体集積回路であれば１６個の出力ＩＯを備え、１６ビットバスモードでは１６個の出力ＩＯが１６ビットデータのそれぞれのビットに対応した出力を行い、８ビットバスモードでは下位８ビットに対応した８個のＩＯのみを用いてデータを出力し、上位８ビットは出力固定または入力プルダウン／プルアップとしていた。
【０００３】
図７は従来の半導体集積回路のＩＯ部分の構成を示した図である。従来の半導体集積回路はＡＮＤ回路群７０１、出力バッファ群７０２、出力ＩＯ群７０３（ＩＯ０〜ＩＯ１５の１６ビット）を備えており、それぞれは上位ビット（ＩＯ８〜ＩＯ１５）と下位ビット（ＩＯ０〜ＩＯ７）に別れて構成されている。
【０００４】
ＯＵＴ０〜ＯＵＴ１５は出力信号であり、半導体集積回路の内部動作によって生成され、外部へと出力される。ＭＯＤＥ１６Ｂは出力モード切り替え信号であり、ＭＯＤＥ１６ＢがＨｉｇｈレベル（Ｈ）であれば１６ビットバスモードで、Ｌｏｗレベル（Ｌ）であれば８ビットバスモードとなる。具体的には、ＭＯＤＥ１６ＢがＬであればＡＮＤ回路群の出力がＬに固定され、８ビットバスモードとなる。
【０００５】
ＯＥ８Ｈは出力バッファ群７０２の上位ビットに対する出力制御信号である。ＯＥ８ＨがＨであればＩＯ８〜ＩＯ１５は通常出力を行い、ＬであればＩＯ８〜ＩＯ１５に対応する出力バッファ群７０２がハイインピーダンス（ＨｉＺ）となる。ＯＥ８Ｌは下位ビットに対する出力制御信号で、ＯＥ８ＬがＨであればＩＯ０〜ＩＯ７は通常出力で、ＬであればＩＯ０〜ＩＯ７に対応する出力バッファ群７０２がＨｉＺとなる。
【０００６】
ＭＯＤＥ１６ＢがＨのときは１６ビットバスモードで、ＯＥ８ＨがＨかつＯＥ８ＬがＨであれば、ＯＵＴ０〜ＯＵＴ１５がそのままＩＯ０〜ＩＯ１５に出力される。ＭＯＤＥ１６ＢがＬのときは８ビットバスモードで、ＯＥ８ＨがＨであれば、ＩＯ８〜ＩＯ１５はＬ固定出力となり、ＯＥ８ＨがＬであれば、ＩＯにプルダウン／プルアップ抵抗がある場合はプルダウン／プルアップ状態になる。また、ＯＥ８ＬがＨであれば、ＯＵＴ０〜ＯＵＴ７がそのままＩＯ０〜ＩＯ７に出力される。
【０００７】
このような構成では、８ビット出力モードでは一度に出力できるデータ量が１６ビット出力モードの半分であるため、１６ビット出力モードと８ビット出力モードで同じ転送レートが必要であれば、８ビット出力モードでは１６ビット出力モードに対して倍速出力が必要となる。このような高速動作を行う場合には、出力電流能力を高める必要がある。
【０００８】
半導体集積回路の外部出力電流能力を変える技術としては、従来、テスト時の読み出しマージンを向上させるために、トランジスタの駆動能力を外部信号により変えられるような回路構成にした半導体装置がある（例えば、特許文献１参照）。
【特許文献１】特開平３−７９０５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したように、バス幅が変更可能な複数の出力モード、例えば１６ビット出力モードと８ビット出力モードをもつ半導体集積回路において、データ出力で同じ転送レートが必要であれば、８ビット出力モードでは１６ビット出力モードの倍速出力が必要である。外部デバイスの構成上８ビットモードでしか使用できない状況もあり得るが、このような高速動作を行う場合に、出力電流能力が小さいままでは正常動作を行うことができない。
【００１０】
半導体集積回路の外部出力におけるトランジスタの駆動能力を変える前記従来技術は、テスト時の読み出しマージンを向上させるためにトランジスタの駆動能力を低く抑える技術であるが、必要に応じて外部出力電流能力を変えるという考え方は有効である。しかしながら、この手法はトランジスタの駆動能力を変えるために外部出力回路が複雑になるという難点がある。
【００１１】
本発明は、バス幅が変更可能な複数の出力モードをもつ半導体集積回路において、バス幅が小さな出力モードにおいて特別な外部出力回路を用いずに出力電流駆動能力を高めることを可能にすることにより、高速動作をさせてバス幅が大きな出力モードと同等のデータ出力時の転送レートを得ることができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体集積回路は、バス幅が異なるｍ×ｎビット（ｍは２以上の自然数、ｎは自然数）で出力するモードとｎビットで出力するモードを含む複数の出力モードを有する半導体集積回路であって、外部に信号を出力するｍ×ｎ個のＩＯ部を備え、ｍ×ｎビットで出力するモードではｍ×ｎ個のＩＯ部がｍ×ｎビットのバス幅のデータを出力し、ｎビットで出力するモードではｍ×ｎ個のＩＯ部がｎビットのバス幅のデータをビット毎に少なくとも２個のＩＯ部に多重に出力するものである。
【００１３】
上記構成によれば、ｎビットで出力するモードでは従来使用していなかった（ｍ−１）×ｎ個の出力ＩＯも利用し、１ビットについて少なくとも２個の出力ＩＯからデータを出力させるため、外部デバイスでは同一データを出力する出力ＩＯをショートさせる等の方法により、少なくとも２個分の出力電流駆動能力を得ることができる。その結果、１ビットあたり２倍以上の電流駆動能力が得られるため、出力遅延値が小さくなり、高速動作が可能になる。
【００１４】
本発明において、複数個のＩＯ部のそれぞれに転送する信号を選択する複数個の第１のセレクタを備え、前記第１のセレクタはそれぞれｍ×ｎビットで出力するモードではｍ×ｎビットのバス幅のデータから１ビットを選択し、ｎビットで出力するモードではｎビットのバス幅のデータから１ビットを選択するものである。
【００１５】
さらに、本発明において、前記複数個の第１のセレクタはｎ−１組のｍ個のセレクタと１組のｍ−１個のセレクタからなり、ｍ×ｎビットで出力するモードではそれぞれのセレクタはｍ×ｎビットのバス幅のデータから相異なる１ビットを選択し、ｎビットで出力するモードでは同一組のセレクタはｎビットのバス幅のデータから同一の１ビットを選択するものである。
【００１６】
上記構成によれば、ｍ×ｎビットで出力するモードではｍ×ｎビットのバス幅のデータを出力し、ｎビットで出力するモードではｎビットのバス幅のデータをビット毎に多重に出力することができるため、ｎビットで出力するモードにおいて１ビットあたり２倍以上の電流駆動能力を与える回路を容易に実現することができる。
【００１７】
また、本発明において、前記ｍ×ｎ個のＩＯ部のそれぞれを駆動するｍ×ｎ個の３ステートバッファを有し、ｎビットで出力するモードでは前記３ステートバッファのうちｋ×ｎ個（ｋは１以上でｍより小さい自然数）がハイインピーダンスとなるものである。
【００１８】
上記構成によれば、３ステートバッファを制御することにより、ｎビットで出力するモードにおいて、ｎビットのバス幅のデータをビット毎に多重に出力するか、あるいは状況に応じて１ビットあたり１個のＩＯを用いて出力するかを選択することができるため、電流駆動能力の高低に応じた高速性と低ノイズのトレードオフにおける選択が可能となる。
【００１９】
また、本発明において、前記ｍ×ｎ個のＩＯ部は入出力ＩＯであり、それぞれに対応したｍ×ｎ個の入力バッファを有するものである。
【００２０】
また、本発明において、複数個のＩＯ部のそれぞれに転送する信号を選択する複数個の第１のセレクタと、この第１のセレクタのそれぞれへの入力信号を選択する複数個の第２のセレクタを備え、第１のセレクタはそれぞれ、ｍ×ｎビットで出力するモードではｍ×ｎビットのバス幅のデータから１ビットを選択し、ｎビットで出力するモードでは第２のセレクタの出力信号の対応するビットを選択し、第２セレクタはそれぞれ、ｎビットで出力するモードでは、ｎビットのバス幅のデータからの１ビットを選択し、あるいはｍ×ｎビットのバス幅のデータおよびｎビットのバス幅のデータのいずれとも異なる信号を選択するものである。
【００２１】
上記構成によれば、ｎビットで出力するモードにおいて１ビットにつき１個のＩＯが選択されたときに、使用されていない側のＩＯを用いて、第２のセレクタで選択する通常の出力信号とは異なる信号、例えばテスト用の信号やＩＣＥ用信号などを出力することができる。
【００２２】
また、本発明においてｍが２の場合であり、２ｎビットで出力するモードとｎビットで出力するモードを有し、２ｎビットで出力するモードでは２ｎ個のＩＯ部のうちｓ番目（１≦ｓ≦２ｎ）のＩＯ部が２ｎビットのバス幅のデータのｓビット目を出力し、ｎビットで出力するモードでは２ｎ個のＩＯ部のうち２ｔ−１番目と２ｔ番目（１≦ｔ≦ｎ）のＩＯ部がｎビットのバス幅のデータのｔビット目を出力するものである。
【００２３】
上記構成によれば、２ｎビットで出力するモードでは２ｎビットのバス幅のデータを整然と出力し、ｎビットで出力するモードではｎビットのバス幅のデータをビット毎に隣リ合う２個のＩＯに整然と出力するため、ｎビットで出力するモードにおいては、隣リ合う２個のＩＯをショートさせることにより、容易に１ビットあたり２倍の電流駆動能力を得ることができる。
【００２４】
さらに、本発明において、前記２ｎ個のＩＯ部の２番目から２ｎ番目のＩＯ部に対応して設けられた２ｎ−１個のセレクタを有し、前記２ｎビットで出力するモードではｓ番目の前記セレクタは２ｎビットのバス幅のデータのｓビット目を選択し、前記ｎビットで出力するモードでは２ｔ−１番目と２ｔ番目の前記セレクタはｎビットのバス幅のデータのｔビット目を選択するものである。
【００２５】
上記構成によれば、２ｎビットで出力するモードでは２ｎビットのバス幅のデータを整然と出力し、ｎビットで出力するモードではｎビットのバス幅のデータをビット毎に隣リ合う２個のＩＯに整然と出力する回路を容易に実現することができる。
【００２６】
また、本発明において、前記ｍ×ｎ個のＩＯ部の昇順と降順を設定によって入れ替え可能であるものである。
【００２７】
上記構成によれば、ｍ×ｎ個のＩＯ部から出力するデータの昇順と降順を入れ替えることができるため、特定の用途において有用な機能を提供することができる。
【発明の効果】
【００２８】
本発明によれば、バス幅が変更可能な複数の出力モードをもつ半導体集積回路において、バス幅が小さな出力モードにおいて特別な外部出力回路を用いずに電流駆動能力を高めることができるため、出力遅延値が小さくなり、高速動作を行うことが可能となる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態について図面に基づいて説明する。なお、以下の説明で信号がＨであるとは信号がＨｉｇｈレベル（論理値１）であることを、信号がＬであるとは信号がＬｏｗレベル（論理値０）であることを示している。また、ＨｉＺとは３ステートバッファのハイインピーダンス状態を指している。
【００３０】
（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路のＩＯ部分の構成を示した図である。図１において、半導体集積回路は、セレクタ群１０１、出力バッファ群（３ステートバッファ群）１０２、出力ＩＯ群１０３（ＩＯ０〜ＩＯ１５）を備えている。
【００３１】
ＯＵＴ０〜ＯＵＴ１５は出力信号であり、半導体集積回路の内部回路の動作によって生成され、外部へと出力される。ＭＯＤＥ１６Ｂは出力モード切り替え信号であり、ＭＯＤＥ１６ＢがＨであれば１６ビットバスモードで、Ｌであれば８ビットバスモードとなる。ＯＥは出力制御信号であり、ＯＥがＨであればＩＯ０〜ＩＯ１５は通常出力を行い、ＬであればＩＯ０〜ＩＯ１５の出力バッファ群１０２がＨｉＺとなる。
【００３２】
ＭＯＤＥ１６ＢがＨの１６ビットバスモードでは、セレクタ群１０１はそれぞれ上側に接続された配線を選択する。その結果、ＯＵＴ０〜ＯＵＴ１５はそれぞれ出力ＩＯ０〜ＩＯ１５へと接続されることになり、ＯＥがＨであるとＯＵＴ０〜ＯＵＴ１５がそのままＩＯ０〜ＩＯ１５に出力される。
【００３３】
ＭＯＤＥ１６ＢがＬの８ビットバスモードでは、セレクタ群１０１はそれぞれ下側に接続された配線を選択する。その結果、ＯＵＴ０がＩＯ０とＩＯ１に、ＯＵＴ１がＩＯ２とＩＯ３に、ＯＵＴ２がＩＯ４とＩＯ５に、ＯＵＴ３がＩＯ６とＩＯ７に、ＯＵＴ４がＩＯ８とＩＯ９に、ＯＵＴ５がＩＯ１０とＩＯ１１に、ＯＵＴ６がＩＯ１２とＩＯ１３に、ＯＵＴ７がＩＯ１４とＩＯ１５に、それぞれ出力される。
【００３４】
ＯＵＴ０〜ＯＵＴ７は８ビットバスモードのときの出力信号であるので、ＯＥをＨとすることにより、１ビットについて２個の出力ＩＯが同一データを出力することになる。外部デバイスでは２個の出力ＩＯをショートさせる等の方法により、１ビットにつき２個の出力ＩＯを用いてデータ入力とすることができる。
【００３５】
図６に基板配線を用いて２個の出力ＩＯをショートさせた場合の構成例を示す。図６において、６０１は本実施の形態のＩＯ部分を有する半導体集積回路、６０２は基板上の配線、ＢＰ０〜ＢＰ７は外部バスである。このように基板を配線することで、ＢＰ０はＩＯ０とＩＯ１に接続され、ＯＵＴ０に対応して２個分の出力ＩＯの電流駆動能力が得られる。ＢＰ１はＩＯ２とＩＯ３に接続され、ＯＵＴ１に対応して２個分の出力ＩＯの電流駆動能力が得られる。ＢＰ２〜ＢＰ７についても同様である。
【００３６】
（実施の形態２）
実施の形態１ではＩＯ０〜ＩＯ１５が出力のみであったが、これを双方向に入出力を行うＩＯとすることができる。本実施の形態はＩＯ０〜ＩＯ１５を双方向の入出力ＩＯとしたものである。
【００３７】
図２は本発明の実施の形態２における半導体集積回路のＩＯ部分の構成を示した図である。図２において、半導体集積回路は、セレクタ群１０１、出力バッファ群（３ステートバッファ群）１０２、入出力ＩＯ群２０３（ＩＯ０〜ＩＯ１５）、入力バッファ群（３ステートバッファ群）２０４、セレクタ群２０５を備えている。
【００３８】
ＯＵＴ０〜ＯＵＴ１５は出力信号であり、半導体集積回路の内部動作によって生成され、外部へと出力される。ＩＮ０〜ＩＮ１５は入力信号であり、外部デバイスから半導体集積回路内部へと入力される。
【００３９】
ＭＯＤＥ１６Ｂは出力モード切り替え信号であり、ＭＯＤＥ１６ＢがＨであれば１６ビットバスモードで、Ｌであれば８ビットバスモードとなる。ＯＥは出力制御信号であり、ＯＥがＨであればＩＯ０〜ＩＯ１５は通常出力を行い、ＬであればＩＯ０〜ＩＯ１５の出力バッファ群１０２がＨｉＺとなる。
【００４０】
データ出力の場合の動作は実施の形態１と同様であるので、ここでは説明を省略する。本実施の形態では、出力バッファ群１０２をＨｉＺとすることにより、外部デバイスからのデータを半導体集積回路内部へ入力させる点で実施の形態１と異なっている。
【００４１】
１６ビットモードでデータ入力をする場合は、ＯＥをＬにして出力バッファ群１０２をＨｉＺとするとともに、ＭＯＤＥ１６ＢをＨにしてセレクタ群２０５に上側の配線を選択させる。したがって、ＩＯ０はＩＮ０に、ＩＯ１はＩＮ１に、以下同様にＩＯ２〜ＩＯ１５のデータがＩＮ２〜ＩＮ１５にそれぞれ入力される。
【００４２】
８ビットモードでデータ入力をする場合は、ＯＥをＬにして出力バッファ群１０２をＨｉＺとするとともに、ＭＯＤＥ１６ＢをＬにする。したがって、セレクタ群２０５は下側の配線を選択する。
【００４３】
ここで、基板に半導体集積回路を実装した状態を示す図６を用いて説明する。８ビットモードにおいては、外部デバイスからＢＰ０へと出力されたデータがＩＯ０を経由してＩＮ０に入力される。同様にＢＰ１へと出力されたデータがＩＯ２を経由してＩＮ１に入力され、ＢＰ２へと出力されたデータがＩＯ４を経由してＩＮ２に入力される。以下ＢＰ３〜ＢＰ７についても同様に、ＩＮ３〜ＩＮ７に入力される。ここで、８ビットモードであるのでＩＮ８〜ＩＮ１５は使用されない。
【００４４】
（実施の形態３）
実施の形態１および２では８ビットバスモードにおいて１ビットにつき２個の出力ＩＯに同じ動作をさせていたが、状況によっては１ビットにつき１個の出力ＩＯのみを動作させたい場合もある。本実施の形態は、実施の形態２に対して、８ビットバスモードで動作させるＩＯとして１ビットにつき２個または１個の選択を可能にする機能を追加したものである。
【００４５】
図３は本発明の実施の形態３における半導体集積回路のＩＯ部分の構成を示した図である。図３の半導体集積回路は、図２に対して、実施の形態２の出力バッファ群１０２を偶数ビットに対応した第１の出力バッファ群３０２Ｅと奇数ビットに対応した第２の出力バッファ群３０２Ｏとに分離し、それぞれを異なる信号線で制御する構成となっている。
【００４６】
ＯＥ＿ＥＶＥＮは第１の出力バッファ群３０２Ｅを制御するための出力制御信号であり、ＯＥ＿ＯＤＤは第２の出力バッファ群３０２Ｏを制御するための出力制御信号である。ＯＥ＿ＥＶＥＮがＨのときは偶数ビットのＩＯ０，２，４，６，８，１０，１２，１４は通常出力となり、ＯＥ＿ＥＶＥＮがＬのときは第１の出力バッファ群３０２ＥがＨｉＺとなる。ＯＥ＿ＯＤＤがＨのときは奇数ビットのＩＯ１，３，５，７，９，１１，１３，１５は通常出力となり、ＯＥ＿ＯＤＤがＬのときは第２の出力バッファ群３０２ＯがＨｉＺとなる。
【００４７】
ＭＯＤＥ１６ＢがＨの１６ビットバスモードでは、ＯＥ＿ＥＶＥＮがＨかつＯＥ＿ＯＤＤがＨであれば、ＯＵＴ０〜ＯＵＴ１５がそのままＩＯ０〜ＩＯ１５に出力される。ＯＥ＿ＥＶＥＮがＬかつＯＥ＿ＯＤＤがＬであれば、ＩＯ０〜ＩＯ１５がそのままＩＮ０〜ＩＮ１５に入力される。
【００４８】
ＭＯＤＥ１６ＢがＬの８ビットバスモードでは、ＯＥ＿ＥＶＥＮがＨかつＯＥ＿ＯＤＤがＨであれば、ＯＵＴ０がＩＯ０とＩＯ１に、ＯＵＴ１がＩＯ２とＩＯ３に、ＯＵＴ２がＩＯ４とＩＯ５に、ＯＵＴ３がＩＯ６とＩＯ７に、ＯＵＴ４がＩＯ８とＩＯ９に、ＯＵＴ５がＩＯ１０とＩＯ１１に、ＯＵＴ６がＩＯ１２とＩＯ１３に、ＯＵＴ７がＩＯ１４とＩＯ１５に、それぞれ出力される。
【００４９】
実施の形態１の場合と同様に、図６のような基板配線を用いて２個のＩＯをショートさせると、ＢＰ０はＩＯ０とＩＯ１に接続され、ＯＵＴ０に対応して２個分の出力ＩＯの電流駆動能力が得られる。ＢＰ１はＩＯ２とＩＯ３に接続され、ＯＵＴ１に対応して２個分の出力ＩＯの電流駆動能力が得られる。ＢＰ２〜ＢＰ７についても同様である。
【００５０】
８ビットバスモードにおいてＯＥ＿ＥＶＥＮがＨかつＯＥ＿ＯＤＤがＬのときは、ＯＵＴ０がＩＯ０に出力され、ＩＯ１に対応する第２の出力バッファはＨｉＺとなる。同様に、ＯＵＴ１がＩＯ２に、ＯＵＴ２がＩＯ４に、ＯＵＴ３がＩＯ６に、ＯＵＴ４がＩＯ８に、ＯＵＴ５がＩＯ１０に、ＯＵＴ６がＩＯ１２に、ＯＵＴ７がＩＯ１４に、それぞれ出力され、ＩＯ３，５，７，９，１１，１３，１５に対応する第２の出力バッファはＨｉＺとなる。
【００５１】
図６のような基板配線を用いて２個のＩＯをショートさせた場合には、ＢＰ０に接続されるＩＯ０とＩＯ１のうちＩＯ１はＨｉＺのため、ＢＰ０にはＩＯの１個分の電流駆動能力が得られる。ＢＰ１〜ＢＰ７についても同様であり、それぞれにＩＯの１個分の電流駆動能力が得られる。
【００５２】
次に、図６のような基板配線を用いた場合の８ビットバスモードにおける入力動作について説明する。ＯＥ＿ＥＶＥＮがＬのときに、ＢＰ０がＩＯ０を経由してＩＮ０に入力される。同様にＢＰ１がＩＯ２を経由してＩＮ１に入力され、ＢＰ２がＩＯ４を経由してＩＮ２に入力される。ＢＰ３〜ＢＰ７についても同様にＩＮ３〜ＩＮ７に入力される。ＩＮ８〜ＩＮ１５は８ビットモードでは使用されないため、ＯＥ＿ＯＤＤはいずれの信号状態でも構わない。
【００５３】
以上のように、８ビットバスモードにおいて出力バッファ群を偶数ビットと奇数ビットに分離して制御することにより、１ビットあたり１個のＩＯを用いて出力するか、または２個のＩＯを用いて出力するかを選択することができ、状況に応じた電流駆動能力の選択が可能となる。
【００５４】
一般に出力電流能力が高い場合は遅延値が小さいので高い周波数まで対応できるが、ＥＭＩ等のノイズが大きい。一方で、出力電流能力が低い場合はＥＭＩ等のノイズが小さいが、遅延値が大きいので高い周波数まで対応できない。このように、動作周波数とノイズはトレードオフの関係にあるが、電流駆動能力を選択可能とすることで、両者のバランスの良いところでの出力電流値を選択することが可能となる。
【００５５】
なお、本実施の形態では実施の形態２をベースにして電流駆動能力の選択を可能とする機能を追加したが、ＩＯを出力用として実施の形態１と組み合わせても良いことは言うまでもない。
【００５６】
（実施の形態４）
実施の形態１〜３では８ビットバスモードで出力できるのはＯＵＴ０〜ＯＵＴ７のみであったが、本実施の形態では、実施の形態３と同様に、８ビットバスモードで動作させるＩＯとして１ビットにつき２個または１個の選択を可能にし、１ビットにつき１個のＩＯが選択されたときに、使用されていない側のＩＯを用いて通常の出力信号とは異なる信号、例えばテスト用の信号やＩＣＥ用信号などを出力できるようにしたものである。
【００５７】
図４は本発明の実施の形態４における半導体集積回路のＩＯ部分の構成を示した図である。図４の半導体集積回路は、図１に対して、出力バッファ群１０２を偶数ビットに対応した第１の出力バッファ群３０２Ｅと奇数ビットに対応した第２の出力バッファ群３０２Ｏとに分離し、それぞれを異なる信号線で制御し、さらに、通常の出力信号とは異なる信号を選択するセレクタ群４０６を追加した構成となっている。
【００５８】
ＯＵＴ０〜ＯＵＴ１５は通常の出力信号であり、半導体集積回路の内部動作によって生成され、外部へと出力される。ＯＵＴ０Ｐ〜ＯＵＴ７Ｐは通常の出力信号とは異なる出力信号である。ＭＯＤＥ１６Ｂは出力モード切り替え信号であり、ＭＯＤＥ１６ＢがＨであれば１６ビットバスモードで、Ｌであれば８ビットバスモードとなる。
【００５９】
ＯＥ＿ＥＶＥＮは第１の出力バッファ群３０２Ｅを制御するための出力制御信号であり、ＯＥ＿ＯＤＤは第２の出力バッファ群３０２Ｏを制御するための出力制御信号である。ＯＥ＿ＥＶＥＮがＨのときは偶数ビットのＩＯ０，２，４，６，８，１０，１２，１４は通常出力となり、ＯＥ＿ＥＶＥＮがＬのときは第１の出力バッファ群３０２ＥがＨｉＺとなる。ＯＥ＿ＯＤＤがＨのときは奇数ビットのＩＯ１，３，５，７，９，１１，１３，１５は通常出力となり、ＯＥ＿ＯＤＤがＬのときは第２の出力バッファ群３０２ＯがＨｉＺとなる。
【００６０】
ＭＯＤＥ１６ＢがＨの１６ビットバスモードでの動作は実施の形態１〜３と同様である。ＭＯＤＥ１６ＢがＬの８ビットバスモードにおいては、ＯＥ＿ＥＶＥＮがＨかつＯＥ＿ＯＤＤがＨかつＭＯＤＥＰがＬのときの動作は実施の形態１と同様である。ＯＥ＿ＥＶＥＮがＨかつＯＥ＿ＯＤＤがＬのときの動作は、ＭＯＤＥＰがＬであるかＨであるかに関わらず実施の形態２と同様である。
【００６１】
ＭＯＤＥ１６ＢがＬの８ビットバスモードにおいて、ＯＥ＿ＥＶＥＮがＨかつＯＥ＿ＯＤＤがＨかつＭＯＤＥＰがＨのときは、ＯＵＴ０がＩＯ０に、ＯＵＴ０ＰがＩＯ１に、ＯＵＴ１がＩＯ２に、ＯＵＴ１ＰがＩＯ３に、ＯＵＴ２がＩＯ４に、ＯＵＴ２ＰがＩＯ５に、ＯＵＴ３がＩＯ６に、ＯＵＴ３ＰがＩＯ７に、ＯＵＴ４がＩＯ８に、ＯＵＴ４ＰがＩＯ９に、ＯＵＴ５がＩＯ１０に、ＯＵＴ５ＰがＩＯ１１に、ＯＵＴ６がＩＯ１２に、ＯＵＴ６ＰがＩＯ１３に、ＯＵＴ７がＩＯ１４に、ＯＵＴ７ＰがＩＯ１５に、それぞれ出力される。
【００６２】
以上のように、８ビットバスモードにおいては、ＯＥ＿ＯＤＤの制御により１ビットあたり１個分または２個分のＩＯの電流駆動能力の選択が可能であり、また、ＭＯＤＥＰの制御により１ビットあたり１個分のＩＯの電流駆動能力を選択しながら余りのＩＯを他の信号出力に使用することが可能となる。
【００６３】
なお、本実施の形態はＩＯを出力ＩＯとして構成しているが、実施の形態３と組み合わせて入出力ＩＯとしても構わないことについては言うまでもない。
【００６４】
（実施の形態５）
図５は本発明の実施の形態５における半導体集積回路のＩＯ部分の構成を示した図である。本実施の形態はＩＯの昇順と降順の入れ替えを可能にしたものあり、図１に対してＩＯの昇順と降順を入れ替えるためのセレクタ群５０７を追加した構成となっている。
【００６５】
ＭＯＤＥ１６Ｂは出力モード切り替え信号であり、ＭＯＤＥ１６ＢがＨであれば１６ビットバスモードで、Ｌであれば８ビットバスモードとなる。ＯＥは出力制御信号であり、ＯＥがＨであればＩＯ０〜ＩＯ１５は通常出力を行い、ＬであればＩＯ０〜ＩＯ１５に対応する出力バッファ群１０２がＨｉＺとなる。ＦＬＩＰはセレクタ群５０７への制御信号で、ＩＯの昇順と降順の入れ替え選択を行う信号である。
【００６６】
ＭＯＤＥ１６ＢがＨかつＦＬＩＰがＬのときは通常１６ビットバスモードである。ＯＥがＨであれば、ＯＵＴ０〜ＯＵＴ１５がそのままＩＯ０〜ＩＯ１５に出力される。ＭＯＤＥ１６ＢがＨかつＦＬＩＰがＨのときは反転１６ビットバスモードである。ＯＥがＨであれば、ＯＵＴ０〜ＯＵＴ１５のビット順が逆転してＩＯ１５〜ＩＯ０に出力される。
【００６７】
ＭＯＤＥ１６ＢがＬかつＦＬＩＰがＬのときは通常８ビットバスモードである。ＯＥがＨであれば、ＯＵＴ０がＩＯ０とＩＯ１に、ＯＵＴ１がＩＯ２とＩＯ３に、ＯＵＴ２がＩＯ４とＩＯ５に、ＯＵＴ３がＩＯ６とＩＯ７に、ＯＵＴ４がＩＯ８とＩＯ９に、ＯＵＴ５がＩＯ１０とＩＯ１１に、ＯＵＴ６がＩＯ１２とＩＯ１３に、ＯＵＴ７がＩＯ１４とＩＯ１５に、それぞれ出力される。
【００６８】
実施の形態１の場合と同様に、図６のような基板配線を用いて２個のＩＯをショートさせると、ＢＰ０はＩＯ０とＩＯ１に接続され、ＯＵＴ０に対応して２個分の出力ＩＯの電流駆動能力が得られる。ＢＰ１はＩＯ２とＩＯ３に接続され、ＯＵＴ１に対応して２個分の出力ＩＯの電流駆動能力が得られる。ＢＰ２〜ＢＰ７についても同様である。
【００６９】
ＭＯＤＥ１６ＢがＬかつＦＬＩＰがＨのときは反転８ビットバスモードである。ＯＥがＨであれば、ＯＵＴ０がＩＯ１５とＩＯ１４に、ＯＵＴ１がＩＯ１３とＩＯ１２に、ＯＵＴ２がＩＯ１１とＩＯ１０に、ＯＵＴ３がＩＯ９とＩＯ８に、ＯＵＴ４がＩＯ７とＩＯ６に、ＯＵＴ５がＩＯ５とＩＯ４に、ＯＵＴ６がＩＯ３とＩＯ２に、ＯＵＴ７がＩＯ１とＩＯ０に、それぞれ出力される。
【００７０】
この場合も、図６のような基板配線を用いて２個のＩＯをショートさせると、ＢＰ０はＩＯ０とＩＯ１に接続され、ＯＵＴ７に対応して２個分の出力ＩＯの電流駆動能力が得られる。ＢＰ１はＩＯ２とＩＯ３に接続され、ＯＵＴ６に対応して２個分の出力ＩＯの電流駆動能力が得られる。ＢＰ２〜ＢＰ７についても同様である。
【００７１】
なお、本実施の形態は実施の形態１をベースにして構成したが、実施の形態２〜４と組み合わせても良いことは言うまでもない。
【産業上の利用可能性】
【００７２】
本発明の半導体集積回路は、バス幅が変更可能な複数の出力モードをもつ半導体集積回路において、バス幅が小さな出力モードにおいて特別な外部出力回路を用いずに電流駆動能力を高めることができるため、出力遅延値が小さくなり、高速動作を行うことが可能となるという効果を有し、バス幅が変更可能な複数の出力モードをもつ半導体集積回路等として有用である。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態１における半導体集積回路のＩＯ部分の構成を示した図。
【図２】本発明の実施の形態２における半導体集積回路のＩＯ部分の構成を示した図。
【図３】本発明の実施の形態３における半導体集積回路のＩＯ部分の構成を示した図。
【図４】本発明の実施の形態４における半導体集積回路のＩＯ部分の構成を示した図。
【図５】本発明の実施の形態５における半導体集積回路のＩＯ部分の構成を示した図。
【図６】基板配線において２個の出力ＩＯをショートさせた実施例を示す図。
【図７】従来の半導体集積回路のＩＯ部分の構成を示した図。
【符号の説明】
【００７４】
１０１、２０５、４０６、５０７  セレクタ群
１０２、７０２  出力バッファ群（３ステートバッファ群）
１０３、７０３  出力ＩＯ群
２０３  入出力ＩＯ群
２０４  入力バッファ群
３０２Ｅ  第１の出力バッファ群
３０２Ｏ  第２の出力バッファ群
６０１  半導体集積回路
６０２  基板上の配線
７０１  ＡＮＤ回路群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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