(57)【要約】【課題】  表面ストラップの高さにばらつきによって生じる、表面ストラップのシリサイド化を防止できる半導体装置を提供すること。【解決手段】  半導体装置は、半導体基板１と、半導体基板１上に形成され、開口部１２を有する絶縁膜１０と、開口部１２内に埋め込まれ、表面ストラップ１３と、表面ストラップ１３上に設けられ、絶縁膜１０よりも小さいエッチングレートでエッチングできるたサリサイドブロック１４と、半導体基板１内に形成され、表面ストラップ１３と電気的に接続するトレンチキャパシタの蓄積電極４と、半導体基板１の表面に形成され、表面ストラップ１３を介して蓄積電極４と電気的に接続するソース／ドレイン領域１６とを備えている。【選択図】      図１１
2006093635.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、開口部を有する絶縁膜と、
前記開口部内に埋め込まれ、半導体層からなる表面ストラップと、
前記表面ストラップ上に設けられ、前記絶縁膜とは異なる反応防止膜と、
前記半導体基板内に形成され、前記表面ストラップと電気的に接続するトレンチキャパシタの蓄積電極と、
前記半導体基板の表面に形成され、前記表面ストラップを介して前記蓄積電極と電気的に接続するソース／ドレイン領域と
を具備してなることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成され、半導体層からなる表面ストラップと、
前記半導体基板上に形成され、前記表面ストラップの上面および側面を覆うように設けられた反応防止膜と、
前記半導体基板内に形成され、前記表面ストラップと電気的に接続するトレンチキャパシタの蓄積電極と、
前記半導体基板の表面に形成され、前記表面ストラップを介して前記蓄積電極と電気的に接続するソース／ドレイン領域と
を具備してなることを特徴とする半導体装置。
【請求項３】
前記絶縁膜は酸素を含む絶縁膜、前記半導体層は多結晶シリコン層、前記反応防止膜は窒素を含む絶縁膜、前記ソース／ドレイン領域はＤＲＡＭのメモリセルのトランジスタのソース／ドレイン領域であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
内部にトレンチキャパシタの蓄積電極が形成され、表面にソース／ドレイン領域が形成された半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜中に開口部を開口し、前記蓄積電極の上面を露出させる工程と、
前記開口部内を埋め込むように、前記絶縁膜上に半導体層を形成した後、該半導体層をエッチバックし、前記開口部をその途中の深さまで前記半導体層からなる表面ストラップで埋め込む工程と、
前記表面ストラップの反応を防止するための反応防止膜を形成する工程であって、前記表面ストラップ上の前記開口部内を埋め込むように、前記絶縁膜および前記開口部を含む領域上に、前記絶縁膜よりも小さいエッチングレートでエッチングできる反応防止膜を形成する工程と、
前記反応防止膜が前記絶縁膜よりもエッチングレートが小さくなる条件で、前記反応防止膜および前記絶縁膜をエッチバックし、前記開口部外の前記反応防止膜を除去する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
内部にトレンチキャパシタの蓄積電極が形成され、表面にソース／ドレイン領域が形成された半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜中に開口部を開口する工程と、
前記開口部内を埋め込むように前記絶縁膜上に半導体層を形成した後、該半導体層をエッチバックし、前記開口部をその途中の深さまで前記半導体層からなる表面ストラップで埋め込む工程と、
前記絶縁膜をエッチングし、前記開口部の径を広げる工程と、
前記表面ストラップの反応を防止するための反応防止膜を形成する工程であって、前記径を広げた前記開口部内を埋め込むように、前記絶縁膜および前記開口部を含む領域上に、前記絶縁膜よりも小さいエッチングレートでエッチングできる反応防止膜を形成する工程と、
前記反応防止膜が前記絶縁膜よりもエッチングレートが小さくなる条件で、前記反応防止膜および前記絶縁膜をエッチバックし、前記開口部外の前記反応防止膜を除去する工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面ストラップ（surface strap）を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体技術の進歩、特に微細加工技術の進歩により、メモリセルの微細化や高集積化が急速に進められ、これにより、メモリセルの記憶保持特性に関する問題が顕在化している。
【０００３】
例えば、メモリセルがＭＯＳ型トランジスタとキャパシタで構成されているＤＲＡＭにあっては、高集積化に伴うキャパシタ面積の減少によって、キャパシタ容量が減少する方向にある。この結果、メモリ内容が誤って読み出されたり、あるいはα線により記憶内容が破壊されるソフトエラーが問題となっている。
【０００４】
上記問題を解決するためには、メモリセルの微細化を行っても、キャパシタ容量を減少させないことが重要である。
【０００５】
そこで、ＤＲＡＭでは、高集積化・微細化によって、情報記憶機能が損なわれないように、十分なキャパシタ容量を確保するための様々な工夫が従来よりなされている。代表的には、例えば、トレンチキャパシタの採用があげられる。
【０００６】
トレンチキャパシタの蓄積電極とＭＯＳトランジスタのソース／ドレインとを接続するための構造の一つとして、表面ストラップ（Surface Strap）構造が知られている（特許文献１、特許文献２）。
【０００７】
しかしながら、表面ストラップ構造を用いた場合、以下のような問題がある。この問題を図２１および図２２を用いて説明する。
【０００８】
図２１は、製造途中のＤＲＡＭの断面図を示している。より詳細には、多結晶シリコン層からなる表面ストラップ９１の形成後に、表面ストラップ９１を形成するために予め開口された開口部９２を埋め込むように、全面に酸化膜系の絶縁膜９３を堆積した段階の断面図を示している。酸化膜系の絶縁膜とは酸素を含む絶縁膜であり、代表的には、シリコン酸化膜である。
【０００９】
図２１において、８１はシリコン基板、８２はＳＴＩ（Shallow Trench Isolation）のための埋め込み型の素子分離絶縁膜、８３はカラー酸化膜、８４はトレンチキャパシタの蓄積電極、８５−８８は製造途中のＭＯＳトランジスタ、８９はスペーサ（ゲート側壁絶縁膜）、９０は酸化膜系の絶縁膜を示している。
【００１０】
製造途中のＭＯＳトランジスタ８５−８８は、ゲート絶縁膜、ゲート電極、エクステンション、スペーサ８９までの工程が済んだものである。図では、簡単のため、ゲート絶縁膜とゲート電極は区別されておらず、また、エクステンションは省略してある。
【００１１】
表面ストラップ９１は、以下のようにして形成される。すなわち、表面ストラップ９１は、開口部９２内を埋め込むように全面に多結晶シリコン層を堆積し、その後、該多結晶シリコン層をＲＩＥ（Reactive Ion Etching）プロセスによりエッチバックすることにより、形成される。
【００１２】
図２１の工程後、図２２に示すように、酸化膜系の絶縁膜９０，９３をエッチバックすることにより、表面ストラップ９１上に絶縁膜９３を選択的に残置させる。
【００１３】
絶縁膜９３は、後で行われるサリサイドプロセスにおいて、表面ストラップ９１の表面がシリサイド化されることを防止するための反応防止膜（サリサイドブロック）として使用される。
【００１４】
ここで、表面ストラップ９１は、上述したように、多結晶シリコン層をエッチバックすることにより形成される。そのため、表面ストラップ９１の高さ（厚さ）はウエハ面内でばらつく。
【００１５】
図２３および図２４に、ＤＲＡＭ中の高い表面ストラップ９１を含む部分の図２１および図２２に相当する断面図を示す。図２４に示すように、高い表面ストラップ９１を含む部分では、酸化膜系の絶縁膜９０，９３のエッチバック中に、表面ストラップ９１上の絶縁膜９３が消滅してしまう。そのため、サリサイドプロセスにおいて、表面ストラップ９１の表面はシリサイド化される。
【００１６】
表面ストラップ９１の表面がシリサイド化されると、ＤＲＡＭのリテンション特性等のデバイス特性が劣化するという問題が生じる。
【特許文献１】特開平１０−５０９６４号公報
【特許文献２】特開２０００−９１５２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、表面ストラップの高さにばらつきによって生じる、表面ストラップのシリサイド化を防止できる半導体装置およびその製造方法を実現できるようになる。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１９】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、
前記半導体基板上に形成され、開口部を有する絶縁膜と、前記開口部内に埋め込まれ、半導体層からなる表面ストラップと、前記表面ストラップ上に設けられ、前記絶縁膜とは異なる反応防止膜と、前記半導体基板内に形成され、前記表面ストラップと電気的に接続するトレンチキャパシタの蓄積電極と、前記半導体基板の表面に形成され、前記表面ストラップを介して前記蓄積電極と電気的に接続するソース／ドレイン領域とを具備してなることを特徴とする。
【００２０】
本発明に係る他の半導体装置は、半導体基板と、前記半導体基板上に形成され、半導体層からなる表面ストラップと、前記半導体基板上に形成され、前記表面ストラップの上面および側面を覆うように設けられた反応防止膜と、前記半導体基板内に形成され、前記表面ストラップと電気的に接続するトレンチキャパシタの蓄積電極と、前記半導体基板の表面に形成され、前記表面ストラップを介して前記蓄積電極と電気的に接続するソース／ドレイン領域とを具備してなることを特徴とする。
【００２１】
本発明に係る半導体装置の製造方法は、内部にトレンチキャパシタの蓄積電極が形成され、表面にソース／ドレイン領域が形成された半導体基板上に絶縁膜を形成する工程と、前記絶縁膜中に開口部を開口し、前記蓄積電極の上面を露出させる工程と、前記開口部内を埋め込むように、前記絶縁膜上に半導体層を形成した後、該半導体層をエッチバックし、前記開口部をその途中の深さまで前記半導体層からなる表面ストラップで埋め込む工程と、前記表面ストラップの反応を防止するための反応防止膜を形成する工程であって、前記表面ストラップ上の前記開口部内を埋め込むように、前記絶縁膜および前記開口部を含む領域上に、前記絶縁膜よりも小さいエッチングレートでエッチングできる反応防止膜を形成する工程と、前記反応防止膜が前記絶縁膜よりもエッチングレートが小さくなる条件で、前記反応防止膜および前記絶縁膜をエッチバックし、前記開口部外の前記反応防止膜を除去する工程とを含むことを特徴とする。
【００２２】
本発明に係る他の半導体装置の製造方法は、内部にトレンチキャパシタの蓄積電極が形成され、表面にソース／ドレイン領域が形成された半導体基板上に絶縁膜を形成する工程と、前記絶縁膜中に開口部を開口する工程と、前記開口部内を埋め込むように前記絶縁膜上に半導体層を形成した後、該半導体層をエッチバックし、前記開口部をその途中の深さまで前記半導体層からなる表面ストラップで埋め込む工程と、前記絶縁膜をエッチングし、前記開口部の径を広げる工程と、前記表面ストラップの反応を防止するための反応防止膜を形成する工程であって、前記径を広げた前記開口部内を埋め込むように、前記絶縁膜および前記開口部を含む領域上に、前記絶縁膜よりも小さいエッチングレートでエッチングできる反応防止膜を形成する工程と、前記反応防止膜が前記絶縁膜よりもエッチングレートが小さくなる条件で、前記反応防止膜および前記絶縁膜をエッチバックし、前記開口部外の前記反応防止膜を除去する工程とを含むことを特徴とする。
【００２３】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【発明の効果】
【００２４】
本発明によれば、表面ストラップの高さにばらつきによって生じる、表面ストラップのシリサイド化を防止できる半導体装置およびその製造方法を提供することにある。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照しながら本発明の実施形態を説明する。
【００２６】
（第１の実施形態）
図１−図９は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。より詳細には、表面ストラップを備えた混載ＤＲＡＭの製造方法を示す断面図である。
【００２７】
図１は、製造途中の混載ＤＲＡＭの断面図であって、製造途中のＭＯＳトランジスタ５−８が形成されたシリコン基板１の全面に酸化膜系の層間絶縁膜１０を堆積した段階の断面図を示している。
【００２８】
図１において、１はシリコン基板、２はＳＴＩのための埋め込み型の素子分離絶縁膜、３はカラー酸化膜、４はトレンチキャパシタの蓄積電極、９は絶縁膜を示している。
【００２９】
製造途中のＭＯＳトランジスタ５−８は、スペーサ（ゲート側壁絶縁膜）となる絶縁膜９の堆積工程が済んだものであって、ゲート絶縁膜、ゲート電極、エクステンションまで形成されたものである。図では、簡単のため、ゲート絶縁膜とゲート電極は区別されておらず、また、エクステンションは省略してある。
【００３０】
酸化膜系の層間絶縁膜１０は、酸素を含む絶縁膜であり、一般には、さらにシリコンを含み、例えば、ＳＡ−ＣＶＤ膜である。ＭＯＳトランジスタ５はワードライン用のＭＯＳトランジスタ、ＭＯＳトランジスタ６はワードライン用のＭＯＳトランジスタ、ＭＯＳトランジスタ７はパッシング・ワードライン用のＭＯＳトランジスタ、ＭＯＳトランジスタ８はロジックトランスファーゲートである。
【００３１】
図２に、トレンチキャパシタの詳細な構造を示しておく。図２において、４1 は第１の蓄積電極（不純物を含む第１の多結晶シリコン膜）、４2 は第２の蓄積電極（不純物を含む第２の多結晶シリコン膜）、２１は拡散層（プレート電極）、２２はキャパシタ絶縁膜を示している。上記トレンチキャパシタは周知の方法で形成される。
【００３２】
次に、図３に示すように、層間絶縁膜１０上に表面ストラップ形成用のレジストパターン１１を形成し、その後、レジストパターン１１をマスクにしてＲＩＥプロセスにより、層間絶縁膜１０、絶縁膜９、カラー酸化膜３および素子分離絶縁膜２をエッチングすることにより、開口部１２を開口する。開口部１２の開口後、レジストパターン１１を除去する。
【００３３】
開口部１２の底面には、ソース／ドレイン領域となる領域の一部に対応したシリコン基板１の表面および蓄積電極４の上面の一部が露出する。
【００３４】
次に、図４に示すように、開口部１２内を埋め込むように全面に表面ストラップ１３となる多結晶シリコン層を堆積し、その後、該多結晶シリコン層をＲＩＥプロセスによりエッチバックすることにより、表面ストラップ１３を形成する。
【００３５】
ここで、上記多結晶シリコン層のエッチバック量はウエハ面内でばらつくので、表面ストラップ１３の高さ（厚さ）はウエハ面内でばらつく。
【００３６】
また、以下の理由によっても、表面ストラップ１３の高さはばらつく。層間絶縁膜１０の形成工程は、絶縁膜を堆積する工程と、該絶縁膜の表面をＣＭＰ（Chemical Mechanical Polishing）プロセスにより平坦化する工程とを含む。しかし、該平坦化する工程において、上記絶縁膜が完全に平坦化されるわけではなく、上記絶縁膜の高さにはばらつきが生じる。このような絶縁膜の高さのばらつきは、表面ストラップ１３の高さのばらつきの原因となる。
【００３７】
次に、図５に示すように、表面ストラップ１３上の開口部１２内を埋め込むように、全面にサリサイドブロックとなる絶縁膜１４を堆積する。
【００３８】
ここで、絶縁膜１４は、酸化膜系の層間絶縁膜１０とは異なる絶縁膜であり、例えば、窒化膜系の絶縁膜である。窒化膜系の絶縁膜とは窒素を含む絶縁膜であり、一般には、さらにシリコンを含み、例えば、Ｓｉ3 Ｎ4 膜である。絶縁膜１４として、Ｓｉ3 Ｎ4 膜等の窒化膜系の絶縁膜を選択することにより、絶縁膜１４のエッチングレートが層間絶縁膜１０のそれよりも小さくなる条件で、絶縁膜１４および層間絶縁膜１０をエッチングすることができる。
【００３９】
次に、図６に示すように、層間絶縁膜１０および絶縁膜１４をＲＩＥプロセスによりエッチバックし、表面ストラップ１３上にサリサイドブロック１４を形成する。
【００４０】
このときの上記ＲＩＥプロセスの条件は、絶縁膜１４のエッチングレートが層間絶縁膜１０のエッチングレートよりも小さくなる条件である。具体的には、エッチングガスとしてＣ4 Ｆ8 とＣＯとＡｒとを含む混合ガスを用いることである。
【００４１】
上記ＲＩＥプロセスの条件でエッチバックを行うことにより、表面ストラップ１３の高さのばらつきがウエハ面内にあっても、表面ストラップ１３上に絶縁膜１４を確実に残置させることができ、表面ストラップ１３上にサリサイドブロック１４を確実に形成することができるようになる。
【００４２】
次に、図７に示すように、表面ストラップ１３、サリサイドブロック１４、さらにはサリサイドブロック１４とＭＯＳトランジスタ６の間の層間絶縁膜１０、サリサイドブロック１４とＭＯＳトランジスタ７の間の層間絶縁膜１０を覆う、レジスト１５を形成し、その後、ウエットプロセスにより、露出している層間絶縁膜１０を除去する。
【００４３】
次に、図８に示すように、レジスト１５をマスクにして、ＲＩＥプロセスにより絶縁膜９をエッチングし、ゲート部（ゲート電極、ゲート絶縁膜）の側壁に絶縁膜９を残置させる。このようにしてスペーサ（ゲート側壁絶縁膜）９が形成される。その後、レジスト１５を除去する。
【００４４】
次に、図９に示すように、周知のイオン注入プロセスおよびアニールプロセスにより、ソース／ドレイン領域１６を形成する。
【００４５】
次に、図１０に示すように、周知のサリサイドプロセスにより、ゲート電極、ソース／ドレイン領域１６上に金属シリサイド膜１７を形成する。
【００４６】
このとき、表面ストラップ１３はサリサイドブロック１４で覆われているので、表面ストラップ１３の表面はシリサイド化（合金化）されない。
【００４７】
図１１に、この段階のＭＯＳトランジスタ６，７、表面ストラップ１３、サリサイドブロック１４およびトレンチキャパシタを含む領域の詳細な断面図を示す。図１１において、３１はゲート絶縁膜、３２はゲート電極、３３はエクステンションを示している。
【００４８】
この後、周知のプロセスが続き、ＤＲＡＭが完成する。
【００４９】
以上述べたように本実施形態によれば、表面ストラップ１３の高さにばらつきがあっても、表面ストラップ１３上にサリサイドブロック１４を形成できるので、リテンション等のデバイス特性の劣化の原因となる、サリサイドプロセス中における表面ストラップ１３のシリサイド化を防止できる。
【００５０】
（第２の実施形態）
図１２−図１７は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。なお、図１−図１０と対応する部分には図１−図１０と同一符号を付してあり、詳細な説明は省略する。
【００５１】
まず、第１の実施形態の図４までの工程を行う。
【００５２】
次に、図１２に示すように、層間絶縁膜１０上にレジストパターン１１よりも広い開口を有するレジストパターン１１’を形成し、その後、開口部１２よりも広い開口部１２’が形成されるように、レジストパターン１１’をマスクにしてウエットプロセスにより層間絶縁膜１０をエッチングする。
【００５３】
次に、図１３に示すように、開口部１２’を埋め込むように全面に絶縁膜（サリサイドブロック）１４を堆積する。
【００５４】
次に、図１４に示すように、絶縁膜１４のエッチングレートが層間絶縁膜１０のエッチングレートよりも小さくなる条件で、層間絶縁膜１０および絶縁膜１４をＲＩＥプロセスによりエッチバックし、表面ストラップ１３およびその周囲の領域（シリコン基板１上の絶縁膜９、ＭＯＳトランジスタ６，７のゲート電極上の絶縁膜９）の上に絶縁膜１４を残置させる。すなわち、表面ストラップ１３の上面および側面が露出しないように、表面ストラップ１３を覆うサリサイドブロック１４が自己整合的に形成される。
【００５５】
上記ＲＩＥプロセスの条件でエッチバックを行うことにより、表面ストラップ１３の高さのばらつきがウエハ面内にあっても、表面ストラップ１３上にサリサイドブロック１４を確実に形成することが可能となる。
【００５６】
次に、図１５に示すように、サリサイドブロック１４をマスクにして、ウエットプロセスにより、層間絶縁膜１０を選択的に除去する。
【００５７】
このとき、表面ストラップ１３は自己整合的に形成されたサリサイドブロック１４で覆われているので、ウエットプロセスで使用した薬液が表面ストラップ１３まで侵入し、表面ストラップ１３が露出することを防止できる。
【００５８】
次に、図１６に示すように、ＲＩＥプロセスにより絶縁膜９をエッチングし、ゲート部（ゲート電極、ゲート絶縁膜）の側壁に絶縁膜（スペーサ）９を残置させる。
【００５９】
次に、図１７に示すように、周知のイオン注入プロセスおよびアニールプロセスにより、ソース／ドレイン領域１６を形成し、その後、周知のサリサイドプロセスにより、ゲート電極、ソース／ドレイン領域１６上に金属シリサイド膜１７を形成する。
【００６０】
このとき、表面ストラップ１３は絶縁膜（サリサイドブロック）１４で覆われているので、表面ストラップ１３の表面はシリサイド化されない。
【００６１】
図１８に、この段階のＭＯＳトランジスタ６，７、表面ストラップ１３、サリサイドブロック１４およびトレンチキャパシタを含む領域の詳細な断面図を示す。
【００６２】
この後、周知のプロセスが続き、ＤＲＡＭが完成する。
【００６３】
以上述べたように本実施形態によれば、表面ストラップ１３の高さにばらつきがあっても、表面ストラップ１３上にサリサイドブロック１４を形成できるので、リテンション等のデバイス特性の劣化の原因となる、サリサイドプロセス中における表面ストラップ１３のシリサイド化を防止できる。
【００６４】
また、本実施形態によれば、サリサイドブロック１４は自己整合的に形成されるので、サリサイドブロック１４と表面ストラップ１３との合わせずれは生じない。そのため、図１５の層間絶縁膜１０を除去するためのウエットプロセスにおいて、表面ストラップ１３が露出することを防止できる。
【００６５】
（第３の実施形態）
図１９および図２０は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。なお、図１２−図１７と対応する部分には図１２−図１７と同一符号を付してあり、詳細な説明は省略する。
【００６６】
まず、第２の実施形態の図１３までの工程を行う。
【００６７】
次に、図１９に示すように、絶縁膜１４をＲＩＥプロセスにより選択的にエッチバックし、開口部１２’外の絶縁膜１４を除去し、さらに、開口部１２’の開口面から下に向かって表面ストラップ１３に達しない深さまでの領域の絶縁膜１４を除去する。その結果、上面が開口部１２’の開口面よりも低いサリサイドブロック１４が形成される。
【００６８】
このときのＲＩＥプロセスの条件は，例えば、エッチングガスとしてＣＨＦ3 とＯ2 とを含む混合ガスを用いることである。
【００６９】
次に、図２０に示すように、絶縁膜（サリサイドブロック）１４をマスクにして、ウエットプロセスにより、層間絶縁膜１０を選択的に除去する。
【００７０】
このときのウエットプロセスの条件は、例えば、エッチング溶液として、ＮＨ4 ＦとＨＦとを含む混合液（ＢＨＦ）を用いることである。
【００７１】
次に、第２の実施形態の図１６に示した工程と同様に、ＲＩＥプロセスにより絶縁膜９をエッチングし、ゲート部（ゲート電極、ゲート絶縁膜）の側壁に絶縁膜（スペーサ）９を残置させる。
【００７２】
次に、第２の実施形態の図１７に示した工程と同様に、イオン注入プロセスおよびアニールプロセスにより、ソース／ドレイン領域１６を形成し、その後、周知のサリサイドプロセスにより、ゲート電極、ソース／ドレイン領域１６上に金属シリサイド膜１７を形成する。
【００７３】
このとき、表面ストラップ１３は絶縁膜（サリサイドブロック）１４で覆われているので、表面ストラップ１３の表面はシリサイド化されない。
【００７４】
この後、周知のプロセスが続き、ＤＲＡＭが完成する。
【００７５】
以上述べたように本実施形態によれば、表面ストラップ１３の高さにばらつきがあっても、表面ストラップ１３上にサリサイドブロック１４を形成できるので、リテンション等のデバイス特性の劣化の原因となる、サリサイドプロセス中における表面ストラップ１３のシリサイド化を防止できる。
【００７６】
また、本実施形態によれば、サリサイドブロック１４は自己整合的に形成されるので、サリサイドブロック１４と表面ストラップ１３との合わせずれは生じない。そのため、図１５の層間絶縁膜１０を除去するためのウエットプロセスにおいて、表面ストラップ１３が露出することを防止できる。
【００７７】
さらに、本実施形態によれば、絶縁膜１４をエッチングする工程（図１９）において、絶縁膜９はエッチングされないので、絶縁膜９下のゲート電極の表面が露出することはない。したがって、次工程の層間絶縁膜１０を除去する工程において、ゲート電極の表面はエッチングされない。
【００７８】
これを第２の実施形態の図１４の工程と比較する。図１４の工程の場合、絶縁膜９がエッチングされることで生じる発光を検出して、エッチングの停止時間を判定している。そのため、絶縁膜９がエッチングされてゲート電極の表面が露出する可能性がある。ゲート電極の表面が露出すると、次工程の層間絶縁膜１０を除去する工程において、ゲート電極の表面がエッチングされるという不都合が生じる。
【００７９】
なお、本発明は、上記第１−第３の実施形態に限定されるものではない。例えば、上記実施形態では、ＤＲＡＭの場合について説明したが、本発明は他の半導体記憶装置、さらには記憶装置外の半導体装置にも適用可能である。
【００８０】
また、上記実施形態では、層間絶縁膜１０と絶縁膜１４との組合せが、（酸化膜系の絶縁膜、窒化膜系の絶縁膜）の場合について説明したが、絶縁膜１４のエッチングレートを層間絶縁膜１０のエッチングレートよりも小さくできれば、他の組合せでも構わない。
【００８１】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００８２】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００８３】
【図１】第１の実施形態に係る半導体装置の製造方法を示す断面図。
【図２】図１の半導体装置のトレンチキャパシタの詳細を示す断面図。
【図３】図１に続く同半導体装置の製造方法を示す断面図。
【図４】図３に続く同半導体装置の製造方法を示す断面図。
【図５】図４に続く同半導体装置の製造方法を示す断面図。
【図６】図５に続く同半導体装置の製造方法を示す断面図。
【図７】図６に続く同半導体装置の製造方法を示す断面図。
【図８】図７に続く同半導体装置の製造方法を示す断面図。
【図９】図８に続く同半導体装置の製造方法を示す断面図。
【図１０】図９に続く同半導体装置の製造方法を示す断面図。
【図１１】図１０の段階のＭＯＳトランジスタ、表面ストラップ、サリサイドブロックおよびトレンチキャパシタを含む領域の詳細を示す断面図。
【図１２】第２の実施形態に係る半導体装置の製造方法を示す断面図。
【図１３】図１１に続く同半導体装置の製造方法を示す断面図。
【図１４】図１２に続く同半導体装置の製造方法を示す断面図。
【図１５】図１３に続く同半導体装置の製造方法を示す断面図。
【図１６】図１４に続く同半導体装置の製造方法を示す断面図。
【図１７】図１５に続く同半導体装置の製造方法を示す断面図。
【図１８】図１７の段階のＭＯＳトランジスタ、表面ストラップ、サリサイドブロックおよびトレンチキャパシタを含む領域の詳細を示す断面図。
【図１９】第３の実施形態に係る半導体装置の製造方法を示す断面図。
【図２０】図１７に続く同半導体装置の製造方法を示す断面図。
【図２１】従来の表面ストラップを備えたＤＲＡＭの製造方法を示す断面図。
【図２２】図２０に続く同ＤＲＡＭの製造方法を示す断面図。
【図２３】従来の表面ストラップを備えたＤＲＡＭの製造方法の問題点を説明するための断面図。
【図２４】図２２に続く同ＤＲＡＭの製造方法の問題点を説明するための断面図。
【符号の説明】
【００８４】
１…シリコン基板、４，４1 ，４2 …蓄積電極、１０…層間絶縁膜、１２，１２’…開口部、１３…表面ストラップ、１４…絶縁膜（サリサイドブロック）、１６…ソース／ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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