(57)【要約】【課題】多数の端子を有する小型の半導体装置を実現できるようにする。【解決手段】  基板１１にインターポーザ１２−１，１２−２を順次積層する。インターポーザ１２−１，１２−２には、予め決められた所定の位置に集中的に多数のスルーホール２１−１，２１−２を形成する。対応する位置のスルーホール２１−１，２１−２は、バンプ２２Ａ−１，２２Ａ−２により相互に接続する。インターポーザ１２−２に搭載されたチップ３１−２と外部との信号の授受のチャンネルは、バンプ２２Ｃ−２、インターポーザ１２−２の面１２−２Ｂに形成された配線パターン、スルーホール２１−２、バンプ２２Ａ−２、スルーホール２１−１、バンプ２２Ａ−１、基板１１上の配線パターンにより確保される。本発明は、半導体装置に適用することができる。【選択図】図１
2006093659.tif 000002
【特許請求の範囲】
【請求項１】
電子部品を搭載する第１の面と前記第１の面とほぼ平行な第２の面からなる平面を厚さ方向に有する基板を備える半導体装置であって、
前記基板は、
前記電子部品を搭載する前記平面上の第１の領域と、
他の基板との間で送受信する信号を伝達する複数の伝達部が集中的に前記平面に形成された第２の領域と、
複数の前記伝達部のそれぞれに対応して形成された、信号を他の前記基板の前記伝達部に出力する出力回路と、他の前記基板の前記伝達部からの信号を入力する入力回路とからなる、前記第１の領域または前記第２の領域に配置された入出力回路と、
前記入出力回路の入出力を制御する、前記第１の領域または前記第２の領域に配置された制御回路と
を備える半導体装置。
【請求項２】
複数の前記伝達部のうちの任意のものと前記電子部品の任意の端子との接続を切り替える、前記第１の領域または前記第２の領域に配置された接続切り替え回路をさらに備える
請求項１に記載の半導体装置。
【請求項３】
前記伝達部はスルーホールであり、
前記第２の領域の複数の前記スルーホールは、前記平面に略平行に隣接して配置された他の基板の前記第２の領域の対応する位置の複数の前記スルーホールとバンプにより電気的に接続される
請求項１に記載の半導体装置。
【請求項４】
前記基板の前記平面と略平行に前記基板から離間して配置された平板状の金属薄膜をさらに備え、
前記金属薄膜はバンプにより前記基板と固着されている
請求項１に記載の半導体装置。
【請求項５】
前記電子部品は発生する熱を伝導できるように前記金属薄膜に接触されている
請求項４に記載の半導体装置。
【請求項６】
前記金属薄膜は、前記第２の領域において、複数の前記伝達部のそれぞれの周囲を囲繞するように形成されている
請求項４に記載の半導体装置。
【請求項７】
前記金属薄膜の一部は、前記第１の領域の外部に突出している
請求項４に記載の半導体装置。
【請求項８】
前記金属薄膜は、固着用の前記バンプを介して前記電子部品に給電する
請求項４に記載の半導体装置。
【請求項９】
前記伝達部はアンテナである
請求項１に記載の半導体装置。
【請求項１０】
電子部品を搭載する第１の面と前記第１の面とほぼ平行な第２の面からなる平面を厚さ方向に有する複数の基板を備える半導体装置であって、
第１の電子部品が搭載された第１の基板と、
第２の電子部品が搭載され、前記第１の基板に対して前記第１の面同士が対向するように配置された第２の基板と、
第３の電子部品が搭載された第３の基板と、
第４の電子部品が搭載され、前記第３の基板に対して前記第１の面同士が対向するように配置された第４の基板とを備え、
前記第２の基板とそれに密着して配置される前記第３の基板には、それぞれ対応する位置に、信号を授受するアンテナが形成されている
半導体装置。
【請求項１１】
前記アンテナは集中的に前記平面に形成されている
請求項１０に記載の半導体装置。
【請求項１２】
複数の前記アンテナのうちの任意のものと前記電子部品の任意の端子との接続を切り替える接続切り替え回路をさらに備える
請求項１０に記載の半導体装置。
【請求項１３】
前記平面と略平行に配置された、前記電子部品に給電する平板状の金属薄膜をさらに備える
請求項１０に記載の半導体装置。
【請求項１４】
前記金属薄膜として、
前記第１の基板と前記第２の基板の前記平面と略平行にそれらの基板から離間して配置され、バンプにより前記第１の基板と前記第２の基板に接続されている第１の金属薄膜と、
前記第３の基板と前記第４の基板の前記平面と略平行にそれらの基板から離間して配置され、バンプにより前記第３の基板と前記第４の基板に接続されている第２の金属薄膜とを備え、
前記第１の金属薄膜と前記第２の金属薄膜とは相互に接続されている
請求項１３に記載の半導体装置。
【請求項１５】
前記金属薄膜として、
前記第１の基板の前記平面と略平行にかつ離間して配置され、ボンディングワイヤにより前記第１の基板に接続されている第１の金属薄膜と、
前記第２の基板の前記平面と略平行にかつ離間して配置され、ボンディングワイヤにより前記第２の基板に接続されている第２の金属薄膜と、
前記第３の基板の前記平面と略平行にかつ離間して配置され、ボンディングワイヤにより前記第３の基板に接続されている第３の金属薄膜と、
前記第４の基板の前記平面と略平行にかつ離間して配置され、ボンディングワイヤにより前記第４の基板に接続されている第４の金属薄膜とを備え、
前記第１の金属薄膜乃至前記第４の金属薄膜は相互に接続されている
請求項１３に記載の半導体装置。
【請求項１６】
前記第１の基板は、複数のVIAホールが形成され、バンプを介して前記第１の基板と接続されている第５の基板を有し、
前記第２の基板は、複数のVIAホールが形成され、バンプを介して前記第２の基板と接続されているとともに、前記第５の基板の対応する位置のVIAホールとバンプを介して接続されている第６の基板を有し、
前記第３の基板は、複数のVIAホールが形成され、バンプを介して前記第３の基板と接続されている第７の基板を有し、
前記第４の基板は、複数のVIAホールが形成され、バンプを介して前記第４の基板と接続されているとともに、前記第７の基板の対応する位置のVIAホールとバンプを介して接続されている第８の基板を有する
請求項１５に記載の半導体装置。
【請求項１７】
前記第１の基板は、一端が前記第１の基板に固着されている第１のスペーサを有し、
前記第２の基板は、一端が前記第２の基板に固着されているとともに、他端がバンプを介して前記第１のスペーサと固着されている第２のスペーサを有し、
前記第３の基板は、一端が前記第３の基板に固着されている第３のスペーサを有し、
前記第４の基板は、一端が前記第４の基板に固着されているとともに、他端がバンプを介して前記第３のスペーサと固着されている第４のスペーサを有する
請求項１５に記載の半導体装置。
【請求項１８】
電子部品を搭載する第１の面と前記第１の面とほぼ平行な第２の面からなる平面を厚さ方向に有する基板において、
前記電子部品を搭載する前記平面上の第１の領域と、
他の基板との間で送受信する信号を伝達する複数の伝達部が集中的に前記平面に形成された第２の領域と、
複数の前記伝達部のそれぞれに対応して形成された、信号を他の前記基板の前記伝達部に出力する出力回路と、他の前記基板の前記伝達部からの信号を入力する入力回路とからなる、前記第１の領域または前記第２の領域に配置された入出力回路と、
前記入出力回路の入出力を制御する、前記第１の領域または前記第２の領域に配置された制御回路と
を備える基板。
【請求項１９】
電子部品が搭載された複数の内部基板を有し、前記内部基板のうちの少なくとも最も外側の内部基板に信号を授受するアンテナが形成されている半導体装置と、
前記半導体装置が装着される外部基板であって、前記半導体装置のアンテナに対応する位置にアンテナが形成された第１の外部基板と、
前記第１の外部基板が前記半導体装置を装着する位置に形成された第２の外部基板と
を備える機器ボード。
【請求項２０】
複数の基板の対応する位置にアンテナを形成するステップと、
前記基板の一方の面の所定の位置にチップを配置するステップと、
前記チップが配置された面が相互に対向するように２枚の前記基板を組に組み合わせるステップと、
前記アンテナが対応する位置に位置するように複数の前記組を組み合わせるステップと、
組み合わされた複数の前記組をモールドするステップと
を含む半導体装置の製造方法。
【請求項２１】
マトリックス状に平面的に配置された複数個の通信モジュールを有し、基板上に装着される半導体チップであって、
前記通信モジュールは
無線で信号を送信または受信する、コイル状のパターンで形成されたアンテナと、
前記アンテナに送信する信号を供給する送信回路、または前記アンテナからの信号を受信する受信回路の少なくとも一方と、
前記送信回路または前記受信回路に電力および信号を供給する配線と
を備える通信用半導体チップ。
【請求項２２】
前記送信回路と前記受信回路の両方を有し、
前記アンテナは、前記送信回路の出力に接続されるとともに、前記受信回路の入力に接続され、
前記送信回路と前記受信回路は、独立にイネーブル状態またはディセーブル状態に設定する端子を有する
請求項２１に記載の通信用半導体チップ。
【請求項２３】
複数個の前記通信モジュールを共通に制御する制御部をさらに備える
請求項２１に記載の通信用半導体チップ。
【請求項２４】
複数個の前記通信モジュールの受信回路のうち、少なくとも1個は非同期型の受信回路であり、他は同期型の受信回路であり、
前記非同期型の受信回路からの信号に基づき前記同期型の受信回路に供給するクロックを調整する調整回路をさらに備える
請求項２１に記載の通信用半導体チップ。
【請求項２５】
所定の機能を実行する半導体チップが装着された、相互に略平行に配置された複数の基板を備える半導体装置であって、
複数の前記基板の対応する位置に、無線で信号を送信または受信する、コイル状のパターンで形成されたアンテナを有する複数個の通信モジュールが、マトリックス状に平面的に配置された通信用の半導体チップが装着されている
半導体装置。
【請求項２６】
前記半導体装置が装着される外部基板に最も近い前記基板には、前記外部基板に装着されている通信用の半導体チップと無線で通信する通信用の半導体チップがさらに装着されている
請求項２５に記載の半導体装置。
【請求項２７】
前記外部基板に装着されている前記通信用の半導体チップと対応する位置に凹部が形成されている
請求項２５に記載の半導体装置。
【請求項２８】
前記通信モジュールは
前記アンテナと、
前記アンテナに送信する信号を供給する送信回路、または前記アンテナからの信号を受信する受信回路の少なくとも一方と、
前記送信回路または前記受信回路に電力および信号を供給する配線と
を備える請求項２５に記載の半導体装置。
【請求項２９】
前記送信回路と前記受信回路の両方を有し、
前記アンテナは、前記送信回路の出力に接続されるとともに、前記受信回路の入力に接続され、
前記送信回路と前記受信回路は、独立にイネーブル状態またはディセーブル状態に設定する端子を有する
請求項２８に記載の半導体装置。
【請求項３０】
複数個の前記通信モジュールを共通に制御する制御部をさらに備える
請求項２８に記載の半導体装置。
【請求項３１】
複数個の前記通信モジュールの受信回路のうち、少なくとも1個は非同期型の受信回路であり、他は同期型の受信回路であり、
前記非同期型の受信回路からの信号に基づき前記同期型の受信回路に供給するクロックを調整する調整回路をさらに備える
請求項２８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、基板、機器ボードおよび半導体装置の製造方法、並びに通信用半導体チップに関し、特に、半導体装置をより小型化することができるようにした半導体装置、基板、機器ボードおよび半導体装置の製造方法、並びに通信用半導体チップに関する。
【背景技術】
【０００２】
電子機器の普及に伴い、マルチチップモジュール（MCM）を積層したマルチチップパッケージ、或いはシステムインパッケージ（SIP）を低コストで実現する積層技術、チップ間配線技術などが提案されている（例えば、特許文献１）。
【０００３】
同文献には、複数の基板を積層するとともに、積層された基板の側面に他の基板を接合し、積層された基板の端子を、側面の基板を介してその下方に設けた端子に接続することが提案されている。
【特許文献１】特開平８−３１６４０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記文献に記載の方法においては、端子の数が側面の基板の幅に制限される。端子の数がそれ以上に増加する場合には、側面の基板の数を増加することになるが、それでも積層基板の側面は４面しかないので、側面の基板の幅の４倍を超える長さの領域を、端子を導出するための領域として確保することができない。このため、端子の数をより増加させるには、側面の基板の幅をより広くすることになる。しかしながら、そのようにすると、半導体装置全体の形状が大きくなる課題があった。
【０００５】
本発明は、このような状況に鑑みてなされたものであり、多くの数の端子を有する半導体装置をより小型化することができるようにするものである。
【課題を解決するための手段】
【０００６】
本発明の一側面は、電子部品を搭載する第１の面と前記第１の面とほぼ平行な第２の面からなる平面を厚さ方向に有する基板を備える半導体装置であって、前記基板は、前記電子部品を搭載する前記平面上の第１の領域と、他の基板との間で送受信する信号を伝達する複数の伝達部が集中的に前記平面に形成された第２の領域と、複数の前記伝達部のそれぞれに対応して形成された、信号を他の前記基板の前記伝達部に出力する出力回路と、他の前記基板の前記伝達部からの信号を入力する入力回路とからなる、前記第１の領域または前記第２の領域に配置された入出力回路と、前記入出力回路の入出力を制御する、前記第１の領域または前記第２の領域に配置された制御回路とを備える半導体装置である。
【０００７】
複数の伝達部のうちの任意のものと電子部品の任意の端子との接続を切り替える、第１の領域または第２の領域に配置された接続切り替え回路をさらに備えることができる。
【０００８】
前記伝達部はスルーホールであり、第２の領域の複数のスルーホールは、平面に略平行に隣接して配置された他の基板の前記第２の領域の対応する位置の複数のスルーホールとバンプにより電気的に接続されることができる。
【０００９】
前記基板の平面と略平行に基板から離間して配置された平板状の金属薄膜をさらに備え、金属薄膜はバンプにより基板と固着されていることができる。
【００１０】
前記電子部品は発生する熱を伝導できるように金属薄膜に接触されていることができる。
【００１１】
前記金属薄膜は、第２の領域において、複数の伝達部のそれぞれの周囲を囲繞するように形成されていることができる。
【００１２】
前記金属薄膜の一部は、第１の領域の外部に突出していることができる。
【００１３】
前記金属薄膜は、固着用のバンプを介して電子部品に給電することができる。
【００１４】
前記伝達部はアンテナであることができる。
【００１５】
本発明の他の側面は、電子部品を搭載する第１の面と前記第１の面とほぼ平行な第２の面からなる平面を厚さ方向に有する複数の基板を備える半導体装置であって、第１の電子部品が搭載された第１の基板と、第２の電子部品が搭載され、前記第１の基板に対して前記第１の面同士が対向するように配置された第２の基板と、第３の電子部品が搭載された第３の基板と、第４の電子部品が搭載され、前記第３の基板に対して前記第１の面同士が対向するように配置された第４の基板とを備え、前記第２の基板とそれに密着して配置される前記第３の基板には、それぞれ対応する位置に、信号を授受するアンテナが形成されている半導体装置である。
【００１６】
前記アンテナは集中的に平面に形成されていることができる。
【００１７】
複数のアンテナのうちの任意のものと電子部品の任意の端子との接続を切り替える接続切り替え回路をさらに備えることができる。
【００１８】
前記平面と略平行に配置された、電子部品に給電する平板状の金属薄膜をさらに備えることができる。
【００１９】
前記金属薄膜として、第１の基板と第２の基板の平面と略平行にそれらの基板から離間して配置され、バンプにより第１の基板と第２の基板に接続されている第１の金属薄膜と、第３の基板と第４の基板の平面と略平行にそれらの基板から離間して配置され、バンプにより第３の基板と第４の基板に接続されている第２の金属薄膜とを備え、第１の金属薄膜と第２の金属薄膜とは相互に接続されていることができる。
【００２０】
前記金属薄膜として、第１の基板の平面と略平行にかつ離間して配置され、ボンディングワイヤにより第１の基板に接続されている第１の金属薄膜と、第２の基板の平面と略平行にかつ離間して配置され、ボンディングワイヤにより第２の基板に接続されている第２の金属薄膜と、第３の基板の平面と略平行にかつ離間して配置され、ボンディングワイヤにより第３の基板に接続されている第３の金属薄膜と、第４の基板の平面と略平行にかつ離間して配置され、ボンディングワイヤにより第４の基板に接続されている第４の金属薄膜とを備え、第１の金属薄膜乃至第４の金属薄膜は相互に接続されていることができる。
【００２１】
前記第１の基板は、複数のVIAホールが形成され、バンプを介して第１の基板と接続されている第５の基板を有し、第２の基板は、複数のVIAホールが形成され、バンプを介して第２の基板と接続されているとともに、第５の基板の対応する位置のVIAホールとバンプを介して接続されている第６の基板を有し、第３の基板は、複数のVIAホールが形成され、バンプを介して第３の基板と接続されている第７の基板を有し、第４の基板は、複数のVIAホールが形成され、バンプを介して第４の基板と接続されているとともに、第７の基板の対応する位置のVIAホールとバンプを介して接続されている第８の基板を有することができる。
【００２２】
前記第１の基板は、一端が第１の基板に固着されている第１のスペーサを有し、第２の基板は、一端が第２の基板に固着されているとともに、他端がバンプを介して第１のスペーサと固着されている第２のスペーサを有し、第３の基板は、一端が第３の基板に固着されている第３のスペーサを有し、第４の基板は、一端が第４の基板に固着されているとともに、他端がバンプを介して第３のスペーサと固着されている第４のスペーサを有することができる。
【００２３】
本発明の一側面は、前記電子部品を搭載する前記平面上の第１の領域と、他の基板との間で送受信する信号を伝達する複数の伝達部が集中的に前記平面に形成された第２の領域と、複数の前記伝達部のそれぞれに対応して形成された、信号を他の前記基板の前記伝達部に出力する出力回路と、他の前記基板の前記伝達部からの信号を入力する入力回路とからなる、前記第１の領域または前記第２の領域に配置された入出力回路と、前記入出力回路の入出力を制御する、前記第１の領域または前記第２の領域に配置された制御回路とを備える基板である。
【００２４】
本発明の他の側面は、電子部品が搭載された複数の内部基板を有し、前記内部基板のうちの少なくとも最も外側の内部基板に信号を授受するアンテナが形成されている半導体装置と、前記半導体装置が装着される外部基板であって、前記半導体装置のアンテナに対応する位置にアンテナが形成された第１の外部基板と、前記第１の外部基板が前記半導体装置を装着する位置に形成された第２の外部基板とを備える機器ボードである。
【００２５】
本発明の他の側面は、複数の基板の対応する位置にアンテナを形成するステップと、前記基板の一方の面の所定の位置にチップを配置するステップと、前記チップが配置された面が相互に対向するように２枚の前記基板を組に組み合わせるステップと、前記アンテナが対応する位置に位置するように複数の前記組を組み合わせるステップと、組み合わされた複数の前記組をモールドするステップとを含む半導体装置の製造方法である。
【００２６】
本発明の一側面は、マトリックス状に平面的に配置された複数個の通信モジュールを有し、基板上に装着される半導体チップであって、前記通信モジュールは無線で信号を送信または受信する、コイル状のパターンで形成されたアンテナと、前記アンテナに送信する信号を供給する送信回路、または前記アンテナからの信号を受信する受信回路の少なくとも一方と、前記送信回路または前記受信回路に電力および信号を供給する配線とを備える通信用半導体チップである。
【００２７】
前記送信回路と前記受信回路の両方を有し、アンテナは、送信回路の出力に接続されるとともに、受信回路の入力に接続され、送信回路と受信回路は、独立にイネーブル状態またはディセーブル状態に設定する端子を有することができる。
【００２８】
複数個の通信モジュールを共通に制御する制御部をさらに備えることができる。
【００２９】
複数個の通信モジュールの受信回路のうち、少なくとも1個は非同期型の受信回路であり、他は同期型の受信回路であり、非同期型の受信回路からの信号に基づき同期型の受信回路に供給するクロックを調整する調整回路をさらに備えることができる。
【００３０】
本発明の他の側面は、所定の機能を実行する半導体チップが装着された、相互に略平行に配置された複数の基板を備える半導体装置であって、複数の前記基板の対応する位置に、無線で信号を送信または受信する、コイル状のパターンで形成されたアンテナを有する複数個の通信モジュールが、マトリックス状に平面的に配置された通信用の半導体チップが装着されている半導体装置である。
【００３１】
前記半導体装置が装着される外部基板に最も近い基板には、外部基板に装着されている通信用の半導体チップと無線で通信する通信用の半導体チップがさらに装着されていることができる。
【００３２】
前記外部基板に装着されている通信用の半導体チップと対応する位置に凹部が形成されていることができる。
【００３３】
前記通信モジュールはアンテナと、アンテナに送信する信号を供給する送信回路、またはアンテナからの信号を受信する受信回路の少なくとも一方と、送信回路または受信回路に電力および信号を供給する配線とを備えることができる。
【００３４】
前記送信回路と前記受信回路の両方を有し、アンテナは、送信回路の出力に接続されるとともに、受信回路の入力に接続され、送信回路と受信回路は、独立にイネーブル状態またはディセーブル状態に設定する端子を有することができる。
【００３５】
複数個の通信モジュールを共通に制御する制御部をさらに備えることができる。
【００３６】
複数個の通信モジュールの受信回路うち、少なくとも1個は非同期型の受信回路であり、他は同期型の受信回路であり、非同期型の受信回路からの信号に基づき同期型の受信回路に供給するクロックを調整する調整回路をさらに備えることができる。
【００３７】
本発明の側面においては、基板の平面に電子部品を搭載する第１の領域と、複数の伝達部が集中的に形成された第２の領域とが形成される。各伝達部には、対応する入出力回路が形成される。
【００３８】
また、本発明の側面においては、電子部品を搭載する第１の面同士が対向するように組み合わされた基板がさらに組み合わされ、第２の基板とそれに密着された第３の基板には、それぞれ対応する位置に、信号を授受するアンテナが形成される。
【００３９】
さらに、本発明の側面においては、複数の伝達部が集中的に形成された第２の領域が、電子部品を搭載する第１の領域以外に基板に形成される。
【００４０】
また、本発明の側面においては、第２の外部基板の上に第１の外部基板が配置され、第１の外部基板とその上に配置される半導体装置には、それぞれ対応する位置にアンテナが形成される。
【００４１】
さらに、本発明の側面においては、基板の一方の面の所定の位置にチップが配置され、チップが配置された面が相互に対向するように２枚の基板が組に組み合わされ、複数の組がさらにコイルが対応する位置に位置するように組み合わされ、モールドされる。
【００４２】
本発明の側面においては、基板上に装着される半導体チップが、マトリックス状に平面的に配置された複数個の通信モジュールを有する。通信モジュールでは、送信回路からコイル状のパターンで形成されたアンテナを介して信号が送信されるか、アンテナからの信号が受信回路で受信される。
【００４３】
本発明の側面においては、基板に、所定の機能を実行する半導体チップの他、通信用の半導体チップとが装着されている。通信用の半導体チップには、コイル状のパターンで形成されたアンテナを有する複数個の通信モジュールが、マトリックス状に平面的に配置されており、アンテナを介して信号が送信または受信される。
【発明の効果】
【００４４】
本発明の側面によれば、半導体装置を提供することができる。特に、端子の数が多い、より小型の半導体装置を実現することができる。
【００４５】
本発明の側面によれば、半導体装置を提供できるほか、多数の端子を有する低コストの、短時間で製造可能な半導体装置を実現することができる。
【００４６】
本発明の側面によれば、基板を提供することができる。特に、多数の端子を有する小型で低コストの半導体装置を実現可能な基板を提供することができる。
【００４７】
本発明の側面によれば、機器ボードを提供することができる。特に、低コストで製造が容易な機器ボードを提供することができる。
【００４８】
本発明の側面によれば、半導体装置を製造することができる。特に、多数の端子を有する低コストで小型な半導体装置を簡単に製造することが可能となる。
【００４９】
本発明の側面によれば、通信用半導体チップを提供できる。特に、それを基板に装着するだけで、任意の基板間で簡単に通信が可能となり、基板に他の基板との通信のためのスルーホール等を形成する必要がなくなり、基板の共通化、基板の設計の容易化が可能となる。
【００５０】
本発明の側面によれば、半導体装置を提供できる。特に、通信用の半導体チップで通信する共通化した基板を使用できるので、低コストの半導体装置を提供できる。
【発明を実施するための最良の形態】
【００５１】
以下に本発明の最良の形態を説明するが、開示される発明と実施の形態との対応関係を例示すると、次のようになる。明細書中には記載されているが、発明に対応するものとして、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その発明に対応するものではないことを意味するものではない。逆に、実施の形態が発明に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その発明以外の発明には対応しないものであることを意味するものでもない。
【００５２】
さらに、この記載は、明細書に記載されている発明の全てを意味するものではない。換言すれば、この記載は、明細書に記載されている発明であって、この出願では請求されていない発明の存在、すなわち、将来、分割出願されたり、補正により出現し、追加される発明の存在を否定するものではない。
【００５３】
本発明の一側面は、電子部品（例えば、図１のチップ31-1,31-2,32-1,32-2）を搭載する第１の面（例えば、図１の面12-1B,12-2B）と前記第１の面とほぼ平行な第２の面（例えば、図１の面12-1A,12-2A）からなる平面を厚さ方向に有する基板（例えば、図１のインターポーザ12-1,12-2）を備える半導体装置（例えば、図１４のSIP412-1乃至SIP412-3）であって、前記基板は、前記電子部品を搭載する前記平面上の第１の領域（例えば、図５と図１１の領域51）と、他の基板との間で送受信する信号を伝達する複数の伝達部（例えば、図５のスルーホール21、図１１のアンテナ251）が集中的に前記平面に形成された第２の領域（例えば、図５と図１１の領域52）と、複数の前記伝達部のそれぞれに対応して形成された、信号を他の前記基板の前記伝達部に出力する出力回路（例えば、図５のインバータ111、図１３のNAND回路352，353）と、他の前記基板の前記伝達部からの信号を入力する入力回路（例えば、図５のインバータ112、図１３のセンサアンプ361）とからなる、前記第１の領域または前記第２の領域に配置された入出力回路（例えば、図５の入出力回路110、図１３の送受信回路252）と、前記入出力回路の入出力を制御する、前記第１の領域または前記第２の領域に配置された制御回路（例えば、図５と図１１のトライステートコントローラ101）とを備える半導体装置である。
【００５４】
複数の前記伝達部のうちの任意のものと前記電子部品の任意の端子との接続を切り替える、前記第１の領域または前記第２の領域に配置された接続切り替え回路（例えば、図５と図１１のクロスバスイッチ61）をさらに備える。
【００５５】
前記伝達部はスルーホールであり、前記第２の領域の複数の前記スルーホール（例えば、図１のスルーホール21-1）は、前記平面に略平行に隣接して配置された他の基板の前記第２の領域の対応する位置の複数の前記スルーホール（例えば、図１のスルーホール21-2）とバンプ（例えば、図１のバンプ22A-2）により電気的に接続される。
【００５６】
前記基板の前記平面と略平行に前記基板から離間して配置された平板状の金属薄膜（例えば、図７の金属薄膜151-1乃至151-3）をさらに備え、前記金属薄膜はバンプ（例えば、図７の22B-1乃至22B-3）により前記基板と固着されている。
【００５７】
前記電子部品は発生する熱を伝導できるように前記金属薄膜に接触されている（例えば、図６，図７）。
【００５８】
前記金属薄膜は、前記第２の領域において、複数の前記伝達部のそれぞれの周囲を囲繞するように形成されている（例えば、図６のバンプ間シールド161）。
【００５９】
前記金属薄膜の一部は、前記第１の領域の外部に突出している（例えば、図６の領域201）。
【００６０】
前記金属薄膜は、固着用の前記バンプを介して前記電子部品に給電する（例えば、図１８の外部給電端子552、金属薄膜151-1，バンプ22B-1-1,インターポーザ12-1-1、バンプ22C-1-1、チップ31-1-1）。
【００６１】
前記伝達部は、アンテナ（例えば、図１１のアンテナ251）である。
【００６２】
本発明の側面は、電子部品を搭載する第１の面と前記第１の面とほぼ平行な第２の面からなる平面を厚さ方向に有する複数の基板を備える半導体装置であって、第１の電子部品（例えば、図１８のチップ31-1-1）が搭載された第１の基板（例えば、図１８のインターポーザ12-1-1）と、第２の電子部品（例えば、図１８のチップ31-2-1）が搭載され、前記第１の基板に対して前記第１の面（例えば、図１８の面12-1-1B,12-2-1B）同士が対向するように配置された第２の基板（例えば、図１８のインターポーザ12-2-1）と、第３の電子部品（例えば、図１８のチップ31-1-2）が搭載された第３の基板（例えば、図１８のインターポーザ12-1-2）と、第４の電子部品（例えば、図１８のチップ31-2-2）が搭載され、前記第３の基板に対して前記第１の面（例えば、図１８の面12-1-2B,12-2-2B）同士が対向するように配置された第４の基板（例えば、図１８のインターポーザ12-2-2）とを備え、前記第２の基板とそれに密着して配置される前記第３の基板には、それぞれ対応する位置に、信号を授受するアンテナ（例えば、図１８のアンテナ251-2-1,251-1-2）が形成されている半導体装置（例えば、図１４のSIP412-1乃至SIP412-3）である。
【００６３】
前記アンテナは集中的に前記平面に形成されている（例えば、図１１の領域52）。
【００６４】
複数の前記アンテナのうちの任意のものと前記電子部品の任意の端子との接続を切り替える接続切り替え回路（例えば、図１１のクロスバスイッチ61）をさらに備える。
【００６５】
前記平面と略平行に配置された、前記電子部品に給電する平板状の金属薄膜（例えば、図１８の金属薄膜151-1,151-2）をさらに備える。
【００６６】
前記金属薄膜として、前記第１の基板と前記第２の基板の前記平面と略平行にそれらの基板から離間して配置され、バンプ（例えば、図１８のバンプ22B-1-1,22B-2-1）により前記第１の基板と前記第２の基板に接続されている第１の金属薄膜（例えば、図１８の金属薄膜151-1）と、前記第３の基板と前記第４の基板の前記平面と略平行にそれらの基板から離間して配置され、バンプ（例えば、図１８のバンプ22B-1-2,22B-2-2）により前記第３の基板と前記第４の基板に接続されている第２の金属薄膜（例えば、図１８の金属薄膜151-2）とを備え、前記第１の金属薄膜と前記第２の金属薄膜とは相互に接続されている。
【００６７】
前記金属薄膜として、前記第１の基板（例えば、図２２のインターポーザ12S-1）の前記平面と略平行にかつ離間して配置され、ボンディングワイヤ（例えば、図２２のボンディングワイヤ612-1-1）により前記第１の基板に接続されている第１の金属薄膜（例えば、図２２の金属薄膜151-1-1）と、前記第２の基板（例えば、図２２のインターポーザ12S-2）の前記平面と略平行にかつ離間して配置され、ボンディングワイヤ（例えば、図２２のボンディングワイヤ612-2-1）により前記第２の基板に接続されている第２の金属薄膜（例えば、図２２の金属薄膜151-2-1）と、前記第３の基板（例えば、図２２のインターポーザ12S-3）の前記平面と略平行にかつ離間して配置され、ボンディングワイヤ（例えば、図２２のボンディングワイヤ612-1-2）により前記第３の基板に接続されている第３の金属薄膜（例えば、図２２の金属薄膜151-1-2）と、前記第４の基板（例えば、図２２のインターポーザ12S-4）の前記平面と略平行にかつ離間して配置され、ボンディングワイヤ（例えば、図２２のボンディングワイヤ612-2-2）により前記第４の基板に接続されている第４の金属薄膜（例えば、図２２の金属薄膜151-2-2）とを備え、前記第１の金属薄膜乃至前記第４の金属薄膜は相互に接続されている。
【００６８】
前記第１の基板（例えば、図２２のインターポーザ12S-1）は、複数のVIAホール（例えば、図２２のVIAホール21V-1-1）が形成され、バンプ（例えば、図２２のバンプ22C-1-1）を介して前記第１の基板と接続されている第５の基板（例えば、図２２のインターポーザ12X-1-1）を有し、前記第２の基板（例えば、図２２のインターポーザ12S-2）は、複数のVIAホール（例えば、図２２のVIAホール21V-2-1）が形成され、バンプ（例えば、図２２のバンプ22C-2-1）を介して前記第２の基板と接続されているとともに、前記第５の基板の対応する位置のVIAホールとバンプ（例えば、図２２のバンプ22C-3-1）を介して接続されている第６の基板（例えば、図２２のインターポーザ12X-2-1）を有し、前記第３の基板（例えば、図２２のインターポーザ12S-3）は、複数のVIAホール（例えば、図２２のVIAホール21V-1-2）が形成され、バンプ（例えば、図２２のバンプ22C-1-2）を介して前記第３の基板と接続されている第７の基板（例えば、図２２のインターポーザ12X-1-2）を有し、前記第４の基板（例えば、図２２のインターポーザ12S-4）は、複数のVIAホール（例えば、図２２のVIAホール21V-2-2）が形成され、バンプ（例えば、図２２のバンプ22C-2-2）を介して前記第４の基板と接続されているとともに、前記第７の基板の対応する位置のVIAホールとバンプ（例えば、図２２のバンプ22C-3-2）を介して接続されている第８の基板（例えば、図２２のインターポーザ12X-2-2）を有する。
【００６９】
前記第１の基板は、一端が前記第１の基板に固着されている第１のスペーサ（例えば、図２２のスペーサ611-1-1）を有し、前記第２の基板は、一端が前記第２の基板に固着されているとともに、他端がバンプ（例えば、図２２のバンプ22B-1）を介して前記第１のスペーサと固着されている第２のスペーサ（例えば、図２２のスペーサ611-2-1）を有し、前記第３の基板は、一端が前記第３の基板に固着されている第３のスペーサ（例えば、図２２のスペーサ611-1-2）を有し、前記第４の基板は、一端が前記第４の基板に固着されているとともに、他端がバンプ（例えば、図２２のバンプ22B-2）を介して前記第３のスペーサと固着されている第４のスペーサ（例えば、図２２のスペーサ611-2-2）を有する。
【００７０】
本発明の側面は、電子部品（例えば、図１のチップ31-1,31-2,32-1,32-2）を搭載する第１の面（例えば、図１の面12-1B,12-2B）と前記第１の面とほぼ平行な第２の面（例えば、図１の面12-1A,12-2A）からなる平面を厚さ方向に有する基板（例えば、図１のインターポーザ12-1,12-2）において、前記電子部品を搭載する前記平面上の第１の領域（例えば、図５と図１１の領域51）と、他の基板との間で送受信する信号を伝達する複数の伝達部（例えば、図５のスルーホール21、図１１のアンテナ251）が集中的に前記平面に形成された第２の領域（例えば、図５と図１１の領域52）と、複数の前記伝達部のそれぞれに対応して形成された、信号を他の前記基板の前記伝達部に出力する出力回路（例えば、図５のインバータ111、図１３のNAND回路352,353）と、他の前記基板の前記伝達部からの信号を入力する入力回路（例えば、図５のインバータ112、図１３のセンサアンプ361）とからなる、前記第１の領域または前記第２の領域に配置された入出力回路（例えば、図５の入出力回路110、図１３の送受信回路252）と、前記入出力回路の入出力を制御する、前記第１の領域または前記第２の領域に配置された制御回路（例えば、図５と図１１のトライステートコントローラ101）とを備える基板である。
【００７１】
本発明の側面は、電子部品（例えば、図２２のチップ31-1-1乃至31-2-2）が搭載された複数の内部基板（例えば、図２２のインターポーザ12S-1乃至12S-4）を有し、前記内部基板のうちの少なくとも最も外側の内部基板（例えば、図２２のインターポーザ12S-1）に信号を授受するアンテナ（例えば、図２２のアンテナ251-1-1）が形成されている半導体装置（例えば、図１４のSIP412-1乃至SIP412-3）と、前記半導体装置が装着される外部基板であって、前記半導体装置のアンテナに対応する位置にアンテナ（例えば、図２２のアンテナ251-0）が形成された第１の外部基板（例えば、図１４の無線インターフェース基板411-1乃至411-3）と、前記第１の外部基板が前記半導体装置を装着する位置に形成された第２の外部基板（例えば、図１４の基板401）とを備える機器ボード（例えば、図１４の機器ボード400）である。
【００７２】
本発明の側面は、複数の基板の対応する位置にアンテナを形成するステップ（例えば、図１５のステップS1,図１９のステップS31）と、前記基板の一方の面の所定の位置にチップを配置するステップ（例えば、図１５のステップS2,図１９のステップS32）と、前記チップが配置された面が相互に対向するように２枚の前記基板を組に組み合わせるステップ（例えば、図１５のステップS3,図１９のステップS34）と、前記アンテナが対応する位置に位置するように複数の前記組を組み合わせるステップ（例えば、図１５のステップS4,図１９のステップS35）と、組み合わされた複数の前記組をモールドするステップ（例えば、図１５のステップS5,図１９のステップS36）とを含む半導体製造方法（例えば、図１５と図１９の製造方法）である。
【００７３】
本発明の側面は、マトリックス状に平面的に配置された複数個の通信モジュール(例えば、図２８の通信モジュール1052)を有し、基板（例えば、図２３のインターポーザ1011-1乃至1011-3）上に装着される半導体チップであって、前記通信モジュールは無線で信号を送信または受信する、コイル状のパターンで形成されたアンテナ(例えば、図２９のアンテナ1077)と、前記アンテナに送信する信号を供給する送信回路（例えば、図２９の送信回路1073、図３７の送信回路1183）、または前記アンテナからの信号を受信する受信回路（例えば、図２９の非同期型受信回路1074、図３７の同期型受信回路1184）の少なくとも一方と、前記送信回路または前記受信回路に電力および信号を供給する配線（例えば、図２９の配線1070、図３７の配線1180）とを備える通信用半導体チップ(例えば、図２３の通信チップ1015-1乃至1015-3,1016)である。
【００７４】
前記送信回路と前記受信回路の両方を有し、前記アンテナは、前記送信回路の出力に接続されるとともに、前記受信回路の入力に接続され、前記送信回路と前記受信回路は、独立にイネーブル状態またはディセーブル状態に設定する端子(例えば、図３０の送信回路1073のイネーブル端子EN、非同期型受信回路1074のイネーブル端子EN、図３８の送信回路1183のイネーブル端子EN、同期型受信回路1184のイネーブル端子EN)を有する。
【００７５】
複数個の前記通信モジュールを共通に制御する制御部(例えば、図２８のコントロール部1053)をさらに備える。
【００７６】
複数個の前記通信モジュールの受信回路のうち、少なくとも1個は非同期型の受信回路であり、他は同期型の受信回路であり、前記非同期型の受信回路からの信号に基づき前記同期型の受信回路に供給するクロックを調整する調整回路(例えば、図３６のDLL回路1161)をさらに備える。
【００７７】
本発明の側面は、所定の機能を実行する半導体チップ(例えば、図２３のファンクションチップ1012-2,1012-3,1013-2,1013-3)が装着された、相互に略平行に配置された複数の基板(例えば、図２３のインターポーザ1011-1乃至1011-3)を備える半導体装置であって、複数の前記基板の対応する位置に、無線で信号を送信または受信する、コイル状のパターンで形成されたアンテナ(例えば、図２９のアンテナ1077)を有する複数個の通信モジュール(例えば、図２８の通信モジュール1052)が、マトリックス状に平面的に配置された通信用の半導体チップ(例えば、図２３の通信チップ1015-1乃至1015-3,1016)が装着されている半導体装置(例えば、図２３のマルチチップパッケージ1001)である。
【００７８】
前記半導体装置が装着される外部基板(例えば、図４７の配線基板1331)に最も近い前記基板(例えば、図４７のインターポーザ1011-1)には、前記外部基板に装着されている通信用の半導体チップ(例えば、図４７の通信チップ1332)と無線で通信する通信用の半導体チップ(例えば、図４７の通信チップ1016)がさらに装着されている。
【００７９】
前記外部基板に装着されている前記通信用の半導体チップと対応する位置に凹部(例えば、図４７の凹部1351)が形成されている。
【００８０】
次に、本発明を適用した実施の形態について、図面を参照して説明する。
【００８１】
図１は、本発明を適用した３次元マルチチップの断面構成を表している。そして、図２は、その平面の構成を表している。この３次元マルチチップ１は、基板１１の上にインターポーザ１２−１とインターポーザ１２−２（以下、これらを個々に区別する必要がない場合、単にインターポーザ１２と称する。以下同様）が順次積層された構造とされている。基板１１は、その厚さ方向にほぼ平行な平面で構成される面１１Ａと面１１Ｂを有する。面１１Ｂは、バンプ２２−０を介して図示せぬ他の装置に接続される。面１１Ａの上方には、伝達部としての複数のスルーホール２１−１が形成されたインターポーザ１２−１が配置されている。インターポーザ１２−１も、厚さ方向に、ほぼ平行な平面からなる面１２−１Ａと面１２−１Ｂを有している。面１２−１Ｂには、バンプ２２Ｃ−１を介してチップ３１−１，３２−１が搭載されている。
【００８２】
インターポーザ１２−１の面１２−１Ｂの上方には、インターポーザ１２−２が配置されている。インターポーザ１２−２も厚さ方向に、平面からなる面１２−２Ａと面１２−２Ｂを有している。面１２−２Ｂには、バンプ２２Ｃ−２を介してチップ３１−２，３２−２が搭載されている。
【００８３】
したがって、この実施の形態の場合、チップが配置された面１２−１Ｂ，１２−２Ｂがそれぞれ図中、上側にくるように、一種の基板でもあるインターポーザ１２−１，１２−２が順次積層されている。
【００８４】
インターポーザ１２−２のスルーホール２１−２の面１２−２Ａ側の端部は、バンプ２２Ａ−２によりインターポーザ１２−１の面１２−１Ｂ側のスルーホール２１−１の端部に接続されている。また、インターポーザ１２−１のスルーホール２１−１の面１２−１Ａ側の端部は、バンプ２２Ａ−１を介して、基板１１の面１１Ａの所定の配線パターン（図示せず）と接続されている。
【００８５】
インターポーザ１２の平面には、図２に示されるように、チップを配置する領域５１と複数のスルーホール２１を集中的に形成する領域５２が形成されている。この実施の形態においては、領域５２は、平面の左辺側に形成されている。図２には、３×５個のスルーホール２１が形成されているが、その数は任意である。また、領域５１には、それ自体がIC，LSI等により構成される電子部品としてのチップ３１，３２が搭載されているが、その数、並びに搭載する位置は任意である。また、チップは、インターポーザ１２に直接作り込むようにしてもよいのはもとよりである。
【００８６】
そして、チップ３１，３２の各端子は、領域５２の複数のスルーホール２１のいずれか１つにそれぞれ配線パターン４１を介してそれぞれ接続されている。
【００８７】
領域５１と領域５２は、各インターポーザ１２において共通とされる。すなわち、領域５２においては、どのインターポーザ１２もそれぞれ相対的に同一の位置に同一の数のスルーホール２１が形成される。そして、残りの領域が、チップを搭載する領域５１とされる。
【００８８】
このように、共通化を行うことで、多数のインターポーザ１２を順次且つ正確に接続することが可能となる。
【００８９】
上述したように、領域５２のスルーホール２１の数は任意であるが、少なくともその３次元マルチチップ１に搭載されているチップの端子の数（信号を独立して送信または受信する（以下、まとめて送受信すると称する）必要のある信号チャンネルの数）に対応する分だけ形成される。例えば、チップ３１−１，３１−２，３２−１，３２−２のそれぞれの端子の数が１０個であるとすると、合計４０個のチャンネルが必要となる。そこで、領域５２には、少なくとも４０個のスルーホール２１が形成される。スルーホール２１は、その両端部間で信号を伝達できるように、導電性部材が内部に形成されている。
【００９０】
例えば、チップ３１−２の１つの端子と３次元マルチチップ１の外部との信号の授受のために、チップ３１−２の端子に接続されているバンプ２２Ｃ−２、そのバンプ２２Ｃ−２に接続されているインターポーザ１２−２上に形成されている配線パターン（図示せず）、その配線パターンに接続されているスルーホール２１−２、そのスルーホール２１−２に接続されているバンプ２２Ａ−２、そのバンプ２２Ａ−２に接続されているインターポーザ１２−１上に形成されているスルーホール２１−１、そのスルーホール２１−１に接続されているバンプ２２Ａ−１、そのバンプ２２Ａ−１に接続されている基板１１Ａ上に形成されている配線パターン（図示せず）からなるチャンネルが確保される。
【００９１】
インターポーザ１２−１のスルーホール２１−１とインターポーザ１２−２のスルーホール２１−２を接続するバンプ２２Ａ−２のうち、インターポーザ１２−２以上の階層の信号を外部に導出するのに用いられていないチャンネルのバンプ２２Ａ−２は省略することが可能である。そのようにすれば、その分だけバンプ２２Ａ−２の数が少なくなり、低コスト化することが可能となる。ただし、全ての対応する位置のスルーホール２１をバンプ２２Ａにより接続しておくようにしておくこともできる。そのようにすれば製造が容易となる。
【００９２】
また、未使用のチャンネルを必要に応じて、図３を参照して後述するクロスバスイッチ６１により選択することで、予め予定されていたスルーホール２１に不具合があるような場合において、その代替のチャンネルのスルーホール２１を用いるようにすることで、３次元マルチチップ１の全体が使用不能になるようなことを抑制することができる。
【００９３】
さらに、対応する位置のスルーホール２１は全て接続されるが、各インターポーザ１２毎に、図５を参照して後述する送受信回路１１０で、接続または非接続を選択することができる。
【００９４】
図３は、インターポーザ１２の他の実施の形態を表している。この実施の形態においては、チップ３１，３２の各端子が配線パターン４１−１によりクロスバスイッチ６１に接続され、クロスバスイッチ６１が配線パターン４１−２により領域５２の各スルーホール２１に接続されている。この実施の形態においては、クロスバスイッチ６１は、領域５１に形成されているが、領域５２に形成するようにしてもよい。
【００９５】
クロスバスイッチ６１は、例えば、図４に示されるように構成される。この実施の形態においては、配線パターン４１−１−１乃至４１−１−ｍがチップ３１，３２の所定の端子に接続される。また、配線パターン４１−２−１乃至４１−２−ｎが、複数のスルーホール２１のうちのいずれか１つにそれぞれ接続される。
【００９６】
図４において、水平方向に配置された配線パターン４１−２−１乃至４１−２−ｎと、垂直方向に配置された配線パターン４１−１−１乃至４１−１−ｍは、図中の交点近傍において、スイッチ８２−１−１乃至８２−ｎ−ｍを介して相互に接続されている。スイッチ８２−１−１乃至８２−ｎ−ｍは、それぞれ対応するフリップフロップ８１−１−１乃至８１−ｎ−ｍに接続されている。フリップフロップ８１−１−１乃至８１−ｎ−ｍは、図中破線で示されるスキャンチェーンにより順次接続されており、このスキャンチェーンを介して各フリップフロップ８１−１−１乃至８１−ｎ−ｍに順次論理１または論理０が設定される。論理１が設定されたフリップフロップに対応する水平方向の配線パターンと垂直方向の配線パターンが接続される。例えば、フリップフロップ８１−（ｎ−１）−２に論理１が設定されたとき、スイッチ８２−（ｎ−１）−２がオンし、配線パターン４１−２−（ｎ−１）と配線パターン４１−１−２が接続される。例えば、フリップフロップ８１−ｎ−ｍに論理０が設定されると、スイッチ８２−ｎ−ｍがオフし、配線パターン４２−２−ｎと配線パターン４１−１−ｍが接続されない。
【００９７】
このように、クロスバスイッチ６１をフリップフロップとそれに対応するスイッチで構成した場合には、フリップフロップの設定を適宜変更することで、一旦接続した後も、適宜その接続状態を変更することが可能となる。
【００９８】
これに対して、例えば、クロスバスイッチ６１を水平方向の配線パターンと垂直方向の配線パターンの接続点間にヒューズを配置したヒューズROMで構成される場合、そのヒューズの所定のものを必要に応じて断線させることで、任意の配線パターン間を接続状態とし、任意の配線パターン間を非接続状態とすることができる。ただし、この場合には、一旦決定した接続状態を変更することはできない。
【００９９】
図４に示されるように、クロスバスイッチ６１がフリップフロップで構成される場合、例えば、不輝発性メモリからなるクロスバスイッチコントローラを合わせて形成し、各フリップフロップに設定する論理１と論理０を記憶させ、その記憶に従って各フリップフロップの動作状態を設定するようにしてもよい。
【０１００】
図５は、本発明の他の実施の形態を表している。この実施の形態においては、各スルーホール２１に対応して入出力回路１１０が接続されている。この入出力回路１１０は、インターポーザ１２上に直接形成されている。この実施の形態において、入出力回路１１０は、入力回路としてのインバータ１１２、出力回路としてのインバータ１１１、出力回路の状態を制御するイネーブル用のインバータ１１３、および抵抗１１４により構成されている。そして、領域５１には、トライステートコントローラ１０１が形成されており、このトライステートコントローラ１０１から各スルーホール２１に対応するイネーブル用のインバータ１１３に、例えば論理１が供給されると、インバータ１１１がオンし、インバータ１１１は、チップ３１，３２の出力信号の論理を反転した信号をスルーホール２１に出力する。イネーブル用のインバータ１１３に論理０が入力された場合には、出力用のインバータ１１１の出力は常に０となる。
【０１０１】
入力用のインバータ１１２は、スルーホール２１から供給された論理１または論理０を反転して、チップ３１，３２の対応する端子に入力する。
【０１０２】
このように、スルーホール２１にそれぞれ対応する入出力回路１１０を接続することで、配線間の寄生容量などに起因するデータ転送の遅延を抑制し、積層されるインターポーザ１２の数に関わらず、安定してインターポーザ間で信号を授受することが可能となる。  
【０１０３】
なお、入出力回路１１０は、SSTL（Stub Series Terminated Logic）やLVDS（Low Voltage Differential Signaling）などのインターフェース用の入出力回路を用いることも可能である。さらに、これらの入出力回路１１０は、パラレルシリアル変換回路などインターフェースに必要な回路は、チップ３１，３２からスルーホール２１までの任意の位置に配置することが可能である。
【０１０４】
図６は、３次元マルチチップの他の実施の形態の平面図と側断面図を表している。この実施の形態においては、各インターポーザ１２−１乃至１２−３に対応して、導電性の金属薄膜１５１−１乃至１５１−３が配置されている。図７に示されるように、インターポーザ１２−１は、バンプ２２Ｂ−１を介して金属薄膜１５１−１に固着されている。バンプ２２Ｃ−１によりインターポーザ１２−１の面１２−１Ｂの所定の配線パターンに接続されているチップ３１−１の他方の面は、金属薄膜１５１−１に接触するように配置されている。この実施の形態の場合、図６に示されるように、金属薄膜１５１は、実質的に４枚の金属薄膜１５１Ａ乃至１５１Ｄにより構成されている。チップ３１の背面（バンプにより基板と接続される面と反対側の面）は、金属薄膜１５１Ａ乃至１５１Ｄに接触しており、そこで発生した熱の一部は金属薄膜１５１Ａ乃至１５１Ｄを介して伝導され、外部に放熱される。この放熱を効率よくするために、領域５１の外側にさらに領域２０１が設けられ、この領域２０１においては、金属薄膜１５１Ａ乃至１５１Ｄがインターポーザ１２の外部に配置されている。
【０１０５】
同様の構成が、インターポーザ１２−２，１２−３においても採用されている。すなわち、インターポーザ１２−２は、バンプ２２Ｂ−２により金属薄膜１５１−２に固着されている。バンプ２２Ｃ−２によりインターポーザ１２−２に接続されているチップ３１−２の背面は、金属薄膜１５１−２に接触されている。
【０１０６】
インターポーザ１２−３は、バンプ２２Ｂ−３により金属薄膜１５１−３に固着され、バンプ２２Ｃ−３によりインターポーザ１２−３に接続されているチップ３１−３は、その背面が金属薄膜１５１−３に接触されている。
【０１０７】
インターポーザ１２−１のスルーホール２１−１の面１２−１Ｂ側の端部は、バンプ２２Ａ−１により基板１１の面１１Ｂと接続されている。インターポーザ１２−１のスルーホール２１−１の面１２−１Ａ側の端部は、バンプ２２Ａ−２によりインターポーザ１２−２の面１２−２Ｂ側の端部と接続されている。インターポーザ１２−２のスルーホール２１−２の面１２−２Ａ側の端部は、バンプ２２Ａ−３によりインターポーザ１２−３のスルーホール２１−３の面１２−３Ｂ側の端部と接続されている。
【０１０８】
領域５２においては、図６に示されるように、各バンプ２２の四方を囲繞し、バンプ間シールド１６１が形成されるように金属薄膜１５１Ｂが形成されている。これにより、各バンプ２２がシールドされ、１つのバンプ２２を介して授受される信号が、他のバンプ２２に漏洩することが抑制される。
【０１０９】
金属薄膜１５１は、放熱用として機能するだけでなく、外部から供給される電力を各チップ３１，３２に供給する給電機能も有している。すなわち、例えば、外部から金属薄膜１５１に供給された電力は、バンプ２２Ｂを介して、インターポーザ１２の配線パターンに供給され、その配線パターンからバンプ２２Ｃを介して、チップ３１に給電される。
【０１１０】
したがって、各インターポーザ１２に形成する給電用の配線パターンの長さを短くすることが可能となる。
【０１１１】
チップを金属薄膜１５１上に接触させるようにすると、その分、半導体装置全体の厚さが厚くなる。そこで、図８と図９に示されるように、チップ３１の背面を金属薄膜１５１と接触させないようにすることも可能である。この実施の形態においては、図８に示されるように、チップ３１が配置される位置に対応して、その領域が空くように金属薄膜１５１が形成されている。
【０１１２】
このようにした場合においても、図６と図７に示されるように構成した場合に比べて、熱伝導の効率は低下するが、チップ３１の近傍に金属薄膜１５１が配置されているので、チップ３１から発生した熱の一部は、やはり金属薄膜１５１を介して外部に伝導され、放熱される。
【０１１３】
インターポーザ１２の素材としては、シリコンが用いられることが多い。しかしながら、シリコンからなるインターポーザにスルーホールを形成するのは比較的容易ではなく、できたとしても高価となる。そこで、スルーホールを形成せずに、インターポーザ間で信号を授受することができるようにするために、例えば、図１０と図１１に示されるように、領域５２に集中的に伝達部としてアンテナ２５１を形成することができる。この実施の形態においては、図１０に示されるように、基板１１上に、インターポーザ１２−１が配置され、その上にインターポーザ１２−２が配置され、さらにその上にインターポーザ１２−３が配置されている。インターポーザ１２−１の面１２−１Ｂには、バンプ２２Ｃ−１を介してチップ３１−１，３２−１が搭載されている他、アンテナ２５１−１が形成されている。インターポーザ１２−２のチップ３１−１，３２−１が搭載されている面１２−２Ｂには、アンテナ２５１−２が形成されている。インターポーザ１２−３の面１２−３Ｂには、アンテナ２５１−３が形成されている。この実施の形態の場合、インターポーザ１２−３には、チップが搭載されていない。
【０１１４】
電力は、基板１１からインターポーザ１２−３に接続したボンディングワイヤ２１１により供給される。図示はされていないが、インターポーザ１２−１，１２−２に対しても、ボンディングワイヤを介して、その面１２−１Ｂ，１２−２Ｂに電力が供給される。
【０１１５】
各アンテナ２５１には、図１１に示されるように、送受信回路２５２が接続される。アンテナ２５１は、インターポーザ１２上にコイル状に配線パターンを形成することで生成される。送受信回路２５２は、インターポーザ１２上に組み込み形成される。その位置は、領域５２でも領域５１でもよい。送受信回路２５２は、送受信コントローラ１０２により制御される。
【０１１６】
図１２は、インターポーザ１２−１とインターポーザ１２−２を積層した状態を簡略化して表している。この実施の形態においては、インターポーザ１２−２の面１２−２Ｂ上にチップ３１−２，３２−２がバンプを介して接続されている。面１２−２Ｂには、このほか、受動素子３０１、送受信コントローラ２４１−２、クロスバスイッチ６１−２が配置されている。また、領域５２−２には、アンテナ２５１−２が集中して多数（この例の場合、２×４個）形成されている。
【０１１７】
インターポーザ１２−２の下側に配置されているインターポーザ１２−１も同様に構成されている。
【０１１８】
インターポーザ１２−１の領域５２−１のアンテナ２５１−１と、インターポーザ１２−２の領域５２−２の対応する位置のアンテナ２５１−２の間で、無線（電磁誘導）により通信が行われる。
【０１１９】
すなわち、図１３に示されるように、各アンテナ２５１は、送信用のアンテナ２５１Ｔと受信用のアンテナ２５１Ｒにより構成されている。送信用のアンテナ２５１Ｔには、NAND回路３５２，３５３が、それぞれ一方の端部と他方の端部に接続されている。NAND回路３５２とNAND回路３５３の一方の入力端子は相互に接続され、送受信コントローラ２４１−２に接続されている。そして、NAND回路３５３の他方の入力端子は、送受信コントローラ２４１−２に直接接続されるが、NAND回路３５２の他方の入力端子は、インバータ３５１を介してNAND回路３５３の他方の入力端子に接続されている。
【０１２０】
送受信コントローラ２４１−２からNAND回路３５２，３５３の一方の共通の入力端子に論理１が入力され、NAND回路３５３の他方の入力端子に論理０が入力されると、NAND回路３５２の他方の入力端子には、インバータ３５１を介して論理１が入力されるため、NAND回路３５３の出力回路が論理１、NAND回路３５２の出力が論理０となるため、NAND回路３５３からNAND回路３５２に向けてアンテナ２５１Ｔに電流が流れる。これが、例えば、論理１に対応される。これに対して、NAND回路３５２，３５３の共通入力端子に論理０が入力され、NAND回路３５３の他方の入力端子に論理１が入力されると、NAND回路３５２の他方の入力端子には、インバータ３５１を介して論理０が入力される。したがって、この場合、NAND回路３５３の出力が論理０、NAND回路３５２の出力が論理１となるため、NAND回路３５２からNAND回路３５３に向けて、アンテナ２５１Ｔに電流が流れる。この状態が、例えば論理０とされる。
【０１２１】
このように、アンテナ２５１Ｔに電流が流れると、その結果発生する磁束が、他のインターポーザ１２の受信用のアンテナ２５１Ｒにより受信される。アンテナ２５１Ｒにより、磁束の変化が検知されると、その磁束の変化に対応する起電力が、センサアンプ３６１により検出され、クロスバスイッチ６１−２に出力される。
【０１２２】
以上のようにして、異なるインターポーザ間の対応する位置のアンテナを介して、信号が授受（伝達）される。
【０１２３】
なお、図示は省略したが、以上の複数のインターポーザが積層された３次元マルチチップは、樹脂によりモールドされ、半導体装置とされる。これにより例えば、システムインパッケージ（SIP）やマルチチップモジュール（MCM）が構成される。
【０１２４】
図１４は、以上のようにして形成されたSIPを組み込んだ機器ボードの構成例を表している。この機器ボード４００においては、基板４０１上に無線インターフェース基板４１１−１乃至４１１−３が所定の位置に配置されている。無線インターフェース基板４１１−１乃至４１１−３には、複数のアンテナ２５１が形成されている。そして、SIP４１２−１乃至４１２−３が、それぞれ対応する無線インターフェース基板４１１−１乃至４１１−３に装着される。SIP４１２−１乃至４１２−３の無線インターフェース基板４１１−乃至４１１−３と接続される面に最も近い基板上には、上述したアンテナ２５１が対応する位置に形成されている。したがって、SIP４１２−１乃至４１２−３は、無線インターフェース基板４１１−１乃至４１１−３上の所定の位置に配置、固着するだけで、通信は対応するアンテナ間で行われるため、簡単に製造することが可能となる。
【０１２５】
このようにして製造された機器ボード４００が、各種の電子機器に組み込まれることになる。
【０１２６】
次に、図１５のフローチャートを参照して、機器ボードを製造する方法について説明する。いまの場合、図１６乃至図１８に示される構成のSIPを搭載した機器ボードを製造するものとする。
【０１２７】
ステップＳ１において、インターポーザにアンテナを含むパターンを形成する。例えば、図１６に示されるように、インターポーザ１２の面１２Ｂ上にアンテナ２５１を含む配線パターンが形成される。アンテナ２５１には、もちろん、対応する送受信回路２５２が形成される。このほか、クロスバスイッチ６１と送受信コントローラ１０２も形成される。
【０１２８】
ステップＳ２において、所定の位置にバンプやチップを配置する。図１６の例においては、チップ３１がバンプ２２Ｃを介してインターポーザ１２の面１２Ｂ上の所定の配線パターンに接続される。また、面１２Ｂ上の所定の位置に、金属薄膜１５１を固着するためのバンプ２２Ｂが配置され、これにより、２次元マルチチップ５０１が形成される。
【０１２９】
同様の処理により、複数の２次元マルチチップ５０１が形成される。
【０１３０】
次に、ステップＳ３において、２枚の２次元マルチチップをチップ配置面が対向するように金属薄膜と組み合わせる。すなわち、図１７に示されるように、チップ３１−１がバンプ２２Ｃ−１により接続されたインターポーザ１２−１上に金属薄膜１５１がバンプ２２Ｂ−１を介して接続される。そして、この金属薄膜１５１に対して、バンプ２２Ｃ−２を介してチップ３１−２が接続されているインターポーザ１２−２がバンプ２２Ｂ−２を介して接続される。チップ３１−１，３１−２の背面は、それぞれ金属薄膜１５１に接触される。そして、インターポーザ１２−１とインターポーザ１２−２は、チップ３１−１，３１−２を装着する面１２−１Ｂ，１２−２Ｂを対向するように組み合わされ、それぞれの所定の配線パターンがバンプ２２Ａ（バンプ２２Ｂより径が大きい）により接続される。これにより、３次元マルチチップ５１１が形成される。
【０１３１】
以上のようにして、２枚の２次元マルチチップ５０１を組み合わせた３次元マルチチップ５１１が、複数個製造される。
【０１３２】
次に、ステップＳ４において、２以上の３次元マルチチップをアンテナが対応する位置に位置するように組み合わせる。さらに、ステップＳ５において、金属薄膜に外部給電端子を接続し、モールドする。図１８には、このようにして製造された半導体装置としてのSIPの構造の例が示されている。この例においては、インターポーザ１２−１−１とインターポーザ１２−２−１の組み合わせからなる３次元マルチチップ５１１−１と、インターポーザ１２−１−２とインターポーザ１２−２−２の組み合わせからなる３次元マルチチップ５１１−２がさらに組み合わされ、樹脂５５１によりモールドされて、半導体装置５３１（SIP４１２）とされている。
【０１３３】
インターポーザ１２−１−１の面１２−１−１Ｂには、バンプ２２Ｃ−１−１を介してチップ３１−１−１が接続されており、チップ３１−１−１の背面は、金属薄膜１５１−１に接触されている。金属薄膜１５１−１は、バンプ２２Ｂ−１−１によりインターポーザ１２−１−１の面１２−１−１Ｂに接続されている。
【０１３４】
インターポーザ１２−２−１の面１２−２−１Ｂには、バンプ２２Ｃ−２−１を介してチップ３１−２−１が接続されており、チップ３１−２−１の背面は、金属薄膜１５１−１に接触されている。金属薄膜１５１−１は、バンプ２２Ｂ−２−１によりインターポーザ１２−２−１に接続されている。インターポーザ１２−１−１の所定の配線パターンとインターポーザ１２−２−１の所定の配線パターンは、バンプ２２Ａ−１により接続されている。
【０１３５】
インターポーザ１２−１−２の面１２−１−２Ｂには、バンプ２２Ｃ−１−２を介してチップ３１−１−２が接続されている。チップ３１−１−２の背面は、金属薄膜１５１−２に接触されている。金属薄膜１５１−２は、バンプ２２Ｂ−１−２を介してインターポーザ１２−１−２に接続されている。インターポーザ１２−２−２には、バンプ２２Ｃ−２−２を介してチップ３１−２−２が接続されており、その背面は金属薄膜１５１−２に接触されている。金属薄膜１５１−２は、バンプ２２Ｂ−２−２を介してインターポーザ１２−２−２に接続されている。インターポーザ１２−１−２の所定の配線パターンとインターポーザ１２−２−２の所定の配線パターンは、バンプ２２Ａ−２により接続されている。
【０１３６】
インターポーザ１２−１−１とインターポーザ１２−２−１は、それぞれチップ３１−１−１とチップ３１−２−１を接続する面１２−１−１Ｂと面１２−２−１Ｂが対向するように組み合わされている。同様に、インターポーザ１２−１−２とインターポーザ１２−２−２は、それぞれチップ３１−１−２またはチップ３１−２−２をそれぞれ搭載する面１２−１−２Ｂと面１２−２−２Ｂが対向するように組み合わされている。
【０１３７】
その結果、３次元マルチチップ５１１−１と３次元マルチチップ５１１−２を組み合わせた状態において、インターポーザ１２−２−１に形成されたアンテナ２５１−２−１と、インターポーザ１２−１−２に形成されたアンテナ２５１−１−２が、それぞれインターポーザ１２−２−１とインターポーザ１２−１−２の厚さの分に対応する距離だけ離間することになる。その結果、例えば、図１２に示されるように、チップが搭載される面１２−１Ｂ，１２−２Ｂが同一の方向（図１２に例の場合、上方向）を向くように積層する場合に比べて、アンテナ２５１−２−１とアンテナ２５１−１−２の距離を短くすることができる。したがって、アンテナ間の通信を確実に行うことが可能となる。
【０１３８】
金属薄膜１５１−１，１５１−２は相互に接続され、さらに、樹脂５５１の外部に導出された外部給電端子５５２に接続されている。
【０１３９】
ステップＳ６において、機器ボードの基板上に無線インターフェース基板を配置する。具体的には、図１４に示されるように、基板４０１上に、無線インターフェース基板４１１−１乃至４１１−３が配置される。より詳細には、図１８に示されるように、基板４０１の面４０１Ｂ上に、バンプ２２Ａ−０を介して無線インターフェース基板４１１が接続される。無線インターフェース基板４１１の面４１１Ｂには、アンテナ２５１−０が形成されている。このアンテナ２５１−０が、樹脂５５１にモールドされているインターポーザのうち、最も外側（無線インターフェース基板４１１側）のインターポーザ１２−１−１のアンテナ２５１−１−１と位置が対向するように、樹脂５５１によりモールドされた半導体装置が無線インターフェース基板４１１上に固着される。
【０１４０】
ステップＳ８において、外部給電端子を機器ボードの基板上に接続する。具体的には、外部給電端子５５２が、基板４０１の所定の給電パターン上に接続される。その結果、基板４０１に供給した電力が、基板４０１上のパターンを介して、外部給電端子５５２から金属薄膜１５１−１，１５１−２に供給される。そして、金属薄膜１５１−１に供給された電力は、バンプ２２Ｂ−１−１を介してインターポーザ１２−１−１の給電パターンに供給され、その給電パターンからバンプ２２Ｃ−１−１を介してチップ３１−１−１に供給される。金属薄膜１５１−１に供給された電力はまた、バンプ２２Ｂ−２−１を介してインターポーザ１２−２−１の給電パターンに供給され、そこからさらに、バンプ２２Ｃ−２−１を介してチップ３１−２−１に供給される。
【０１４１】
インターポーザ１２−１−２，１２−２−２に搭載したチップ３１−１−２，３１−２−２に対しても同様に電力が供給される。
【０１４２】
アンテナ２５１と接続されるバンプ２２Ａは、それぞれ、インターポーザ上のチップの所定の端子への入力または出力を独立に外部へ導出することができるように形成される。例えば、インターポーザ１２−１−１上のチップ３１−１−１の所定の出力端子からの出力は、その出力端子に接続されたバンプ２２Ｃ−１−１を介してインターポーザ１２−１−１上の対応する配線パターンに供給され、その配線パターンに接続されているアンテナ２５１−１−１から無線インターフェース基板４１１のアンテナ２５１−０に無線で伝達される。そして、無線インターフェース基板４１１上のアンテナ２５１−０に接続されている配線パターンから、バンプ２２Ａ−０を介して基板４０１上の配線パターンに出力される。
【０１４３】
逆に、チップ３１−１−１の所定の入力端子に外部から信号を入力する場合には、基板４０１の所定の配線パターンから、バンプ２２Ａ−０を介して無線インターフェース基板４１１上の配線パターンに信号が供給される。この信号は、その配線パターンを介して、それに接続されているアンテナ２５１−０に供給される。この信号は、対応するアンテナ２５１−１−１に無線で伝達され、インターポーザ１２−１−１の配線パターンを介して、バンプ２２Ｃ−１−１からそこに接続されているチップ３１−１−１の入力端子に供給される。
【０１４４】
以上の信号の授受のため、専用のチャンネルが形成されるようにアンテナ、バンプ、バターン配線などが確保されている。
【０１４５】
同様に、例えば、インターポーザ１２−２−２にバンプ２２Ｃ−２−２を介して接続されているチップ３１−２−２の所定の出力端子の信号を外部に導出する場合、その出力端子に接続されているバンプ２２Ｃ−２−２、インターポーザ１２−２−２の配線パターン、バンプ２２Ａ−２、インターポーザ１２−１−２の配線パターン、インターポーザ１２−１−２のアンテナ２５１−１−２、インターポーザ１２−２−１のアンテナ２５１−２−１、インターポーザ１２−２−１の配線パターン、バンプ２２Ａ−１、インターポーザ１２−１−１の配線パターン、インターポーザ１２−１−１上のアンテナ２５１−１−１、無線インターフェース基板４１１上のアンテナ２５１−０、無線インターフェース基板４１１上の配線パターン、バンプ２２Ａ−０、機器ボード４００の基板４０１上の配線パターンの経路で信号が伝送される。
【０１４６】
このような信号送出用の独立のチャンネルが形成できるように、バンプ、配線パターン、アンテナ等が確保される。説明は省略するが、同様に、チップ３１−２−２の入力端子に信号を入力する場合にも、専用のチャンネルが形成されており、そのためのアンテナ配線パターン、バンプなどが確保されている。
【０１４７】
以上、ステップＳ１乃至ステップＳ８の処理を、機器ボードを製造する方法として説明したが、そのうちのステップＳ１乃至ステップＳ５の処理は、半導体装置を製造する方法としての処理ステップをも表していることになる。
【０１４８】
図１６乃至図１８に示される半導体装置は、バンプを多用してので、薄型化は可能であるが、ボンディングワイヤを使用する場合に比べて高価となる。そこで、一部にボンディングワイヤを使用することで、さらに低コスト化した半導体装置を用いて機器ボードを製造する場合の製造方法について、図１９のフローチャートを参照して説明する。なお、この場合に製造する半導体装置は、図２０乃至図２２に示される構造を有するものとする。  
【０１４９】
ステップＳ３１において、インターポーザにアンテナを含む配線パターンを形成する。ステップＳ３２において、所定の位置にチップ、VIAホールを形成したインターポーザ、スペーサを配置し、必要箇所をボンディングワイヤで接続する。ステップＳ３３において、インターポーザと金属薄膜を組み合わせる。以上のようにして、例えば、図２０に示されるように、インターポーザ１２Ｓ上にアンテナ２５１や配線パターンが形成される。インターポーザ１２Ｓの素材としては、例えば、シリコンが用いられる。これにより、より安定した特性が実現可能となる。
【０１５０】
インターポーザ１２Ｓの面１２ＳＢ上には、チップ３１が搭載される。もちろん、チップ３１は、インターポーザ１２Ｓ上に予め組み込むように形成することも可能である。チップ３１の所定の端子は、ボンディングワイヤ６１２によりインターポーザ１２Ｓ上の所定の配線パターン上に接続される。また、別途インターポーザ１２Ｘが用意される。このインターポーザ１２Ｘの素材としては、シリコン以外のスルーホールが形成容易な素材が用いられる。例えば、ガラスエポキシ樹脂、ポリイミド樹脂、フェノール樹脂などを用いることができる。
【０１５１】
スルーホールの一種としてのVIAホール２１Ｖが形成されているインターポーザ１２Ｘは、バンプ２２Ｃを介してインターポーザ１２Ｓに接続される。また、インターポーザ１２Ｓには、金属薄膜１５１が組み合わされる。金属薄膜１５１も、インターポーザ１２Ｓの所定の給電配線パターンに対してボンディングワイヤ６１２により接続される。インターポーザ１２Ｓの周辺部には、スペーサ６１１が配置される。このようにして、２次元マルチチップ６０１が形成される。
【０１５２】
ステップＳ３４において、２次元マルチチップをチップ配置面に対向させ、VIAホール２１Ｖをバンプで接続して組み合わせる。これにより、例えば図２１に示されるような、３次元マルチチップ６２１が製造される。この３次元マルチチップ６２１は、２次元マルチチップ６０１−１と２次元マルチチップ６０１−２を組み合わせて構成されている。２次元マルチチップ６０１−１においては、インターポーザ１２Ｓ−１の面１２Ｓ−１Ｂにチップ３１−１が搭載され、その端子はボンディングワイヤ６１２−１により、面１２Ｓ−１Ｂの所定の配線パターンに接続されている。面１２Ｓ−１Ｂの所定の配線パターンにはまた、バンプ２２Ｃ−１を介してインターポーザ１２Ｘ−１のVIAホール２１Ｖ−１が接続されている。インターポーザ１２Ｓの面１２Ｓ−１Ｂには、アンテナ２５１−１も形成されている。そして、インターポーザ１２Ｓ−１の周辺部には、スペーサ６１１−１が配置され、インターポーザ１２Ｓ−１は、金属薄膜１５１−１と組み合わされている。
【０１５３】
２次元マルチチップ６０１−２は、インターポーザ１２Ｓ−２を有し、その面１２Ｓ−２Ｂにはチップ３１−２が搭載され、チップ３１−２の所定の端子はボンディングワイヤ６１２−２により面１２Ｓ−２Ｂ上の配線パターンに接続されている。インターポーザ１２Ｓ−２の面１２Ｓ−２Ｂの所定の位置には、アンテナ２５１−２が形成されているとともに、面１２Ｓ−２Ｂ上の所定の配線パターンには、バンプ２２Ｃ−２を介してインターポーザ１２Ｘ−２のVIAホール２１Ｖ−２が接続されている。インターポーザ１２Ｓ−２は、金属薄膜１５１−２と組み合わされ、その周辺部には、スペーサ６１１−２が配置されている。スペーサ６１１−１とスペーサ６１１−２は、バンプ２２Ｂにより接続される。また、インターポーザ１２Ｘ−１のVIAホール２１Ｖ−１とインターポーザ１２Ｘ−２のVIAホール２１Ｖ−２は、バンプ２２Ｃ−３により接続される。
【０１５４】
ステップＳ３５において、２以上の３次元マルチチップをアンテナが対応する位置に位置するように組み合わせる。ステップＳ３６において、金属薄膜に外部給電端子を接続し、モールドする。すなわち、金属薄膜１５１−１乃至１５１−２−２は相互に接続され、さらに外部給電端子５５２に接続される。これにより、例えば、図２２に示されるような半導体装置６８１（SIP４１２）が得られる。
【０１５５】
この半導体装置６８１は、３次元マルチチップ６２１−１と３次元マルチチップ６２１−２を樹脂５５１でモールドすることにより、構成されている。
【０１５６】
この場合においても、３次元マルチチップ６２１−１のインターポーザ１２Ｓ−２に形成したアンテナ２５１−２−１と３次元マルチチップ６２１−２のインターポーザ１２Ｓ−３に形成したアンテナ２５１−１−２との距離が、インターポーザ１２Ｓ−２，１２Ｓ−３の厚さの分により規定されることになるため、例えば、図２０に示される２次元マルチチップ６０１をその面１２ＳＢが、それぞれ同一の方向を向くように順次積層する場合に比べて短くすることができる。その結果、アンテナ間の通信をそれだけ確実に行うことが可能となる。
【０１５７】
以上のステップＳ３１乃至ステップＳ３６の半導体製造装置の製造方法により、半導体装置６８１が製造されると、次に、ステップＳ３７において、機器ボード上の基板上に無線インターフェース基板を配置する。そして、ステップＳ３８において、無線インターフェース基板上に半導体装置を配置する。ステップＳ３９において、外部給電端子を機器ボードの基板上に接続する。
【０１５８】
以上のステップＳ３７乃至ステップＳ３９の処理は、図１５のステップＳ６乃至ステップＳ８の処理と同様の処理であるので、その説明は省略する。
【０１５９】
図２２に示される半導体装置６８１の場合、例えばチップ３１−２−２への電力は、基板４０１の所定の給電パターン、外部給電端子５５２、金属薄膜１５１−２−２、ボンディングワイヤ６１２−２−２、インターポーザ１２Ｓ−４の所定の配線パターン、ボンディングワイヤ６１２−２−２、チップ３１２−２−２の給電端子の経路で供給される。
【０１６０】
また、例えば、チップ３１−２−２の端子と外部との信号の授受のチャンネルは、チップ３１−２−２の端子、ボンディングワイヤ６１２−２−２、インターポーザ１２Ｓ−４の配線パターン、バンプ２２Ｃ−２−２、インターポーザ１２Ｘ−２−２のVIAホール２１Ｖ−２−２、バンプ２２Ｃ−３−２、インターポーザ１２Ｘ−１−２のVIAホール２１Ｖ−２−２、バンプ２２Ｃ−１−２、インターポーザ１２Ｓ−３の配線パターン、アンテナ２５１−１−２、アンテナ２５１−２−１、インターポーザ１２Ｓ−２の配線パターン、バンプ２２Ｃ−２−１、インターポーザ１２Ｘ−２−１のVIAホール２１Ｖ−２−１、バンプ２２Ｃ−３−１、インターポーザ１２Ｘ−１−１のVIAホール２１Ｖ−１−１、バンプ２２Ｃ−１−１、インターポーザ１２Ｓ−１の配線パターン、アンテナ２５１−１−１、アンテナ２５１−０、無線インターフェース基板４１１の配線パターン、バンプ２２Ａ−０、基板４０１の配線パターンの経路で構成される。
【０１６１】
なお、本明細書において、処理を記述するステップの順序は任意であり、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１６２】
以上においては、基板としてのインターポーザにアンテナを形成するようにしたが、アンテナを半導体チップに形成し、その半導体チップをインターポーザに装着することでインターポーザ間の通信をするようにしてもよい。図２３と図２４は、この場合の実施の形態を表している。
【０１６３】
半導体装置としてのマルチチップパッケージ１００１は、シリコンで形成される３個のインターポーザ１０１１−１乃至１０１１−３を有している。最下層のインターポーザ１０１１−１には、通信用半導体チップとしての通信チップ１０１５−１と通信チップ１０１６がバンプ１０１４−１を介して装着されている。図示は省略するが、通信チップ１０１５−１と通信チップ１０１６は、インターポーザ１０１１−１上に形成された配線パターンを利用して信号を授受することが可能となっている。また、インターポーザ１０１１−１には、電源電極１０１７からボンディングワイヤ１０１８−１を介して、必要な電力が供給されている。
【０１６４】
インターポーザ１０１１−２には、通信用半導体チップとしての通信チップ１０１５−２の他、ファンクションチップ１０１２−２，１０１３−２がバンプ１０１４−２を介して装着されている。通信チップ１０１５−２，ファンクションチップ１０１２−２，１０１３−２の間においても、インターポーザ１０１１−２上に形成された配線パターンを利用して、相互に信号を授受することができるように構成されている。また、電源電極１０１７からボンディングワイヤ１０１８−２を介して、インターポーザ１０１１−２上に必要な電力が供給されている。
【０１６５】
インターポーザ１０１１−３にも、通信用半導体チップとしての通信チップ１０１５−３、ファンクションチップ１０１２−３，１０１３−３が、バンプ１０１４−３を介して装着されている。通信チップ１０１５−３、ファンクションチップ１０１２−３，１０１３−３の間においても、インターポーザ１０１１−３上に形成された配線パターンにより、信号を授受することが可能となっている。また、電源電極１０１７からボンディングワイヤ１０１８−３を介して必要な電力が供給されている。
【０１６６】
なお、ファンクションチップ１０１２−２，１０１２−３，１０１３−２，１０１３−３は、例えば、CPUやメモリといった所定の機能を実行する半導体チップである。
【０１６７】
図２５と図２６は、他の実施の形態を表している。この実施の形態においては、電源電極１０１７からバンプ１０３１−１を介して、銅板１０３２−１に必要な電力が供給されている。この電力が、バンプ１０１４−１を介してインターポーザ１０１１−１上に供給されている。
【０１６８】
銅板１０３２−１の上側の銅板１０３２−２には、電源電極１０１７、バンプ１０３１−１、銅板１０３２−１、バンプ１０３１−２を介して電力が供給されている。そして、この電力がバンプ１０１４−２を介して、インターポーザ１０１１−２に供給されている。同様に、銅板１０３２−２の上側の銅板１０３２−３には、電源電極１０１７、バンプ１０３１−１、銅板１０３２−１、バンプ１０３１−２、銅板１０３２−２、バンプ１０３１−３を介して電力が供給されている。この電力が、さらにパンプ１０１４−３を介して、インターポーザ１０１１−３上に供給されている。その他の構成は、図２３と図２４に示される場合と同様である。
【０１６９】
なお、銅板１０３２−１には、通信チップ１０１５−１，１０１６に対応する位置に穴が形成されており、これらのチップと直接当接しないようになされている。同様に、銅板１０３２−２にも通信チップ１０１５−２、ファンクションチップ１０１２−２，１０１３−２に対応する位置に穴が形成されており、銅板１０３２−３にも通信チッ１０１５−３、ファンクションチップ１０１２−３，１０１３−３に対応する位置に穴が形成されている。
【０１７０】
通信チップ１０１５−１乃至１０１５−３は、図２３と図２５に示されるように、図中縦方向に対応する位置に配置されている。したがって、図２７に示されるように、例えば、インターポーザ１０１１−２とインターポーザ１０１１−３上の通信チップ１０１５−２と通信チップ１０１５−３の上に形成されている通信モジュール１０５２−２と通信モジュール１０５２−３が相互に対応する位置に配置され、それらを介して、相互に無線（電磁誘導）で通信する（極近接通信する）。
【０１７１】
図２８は、非同期通信する場合における通信チップ１０１５の平面的構成を表している。同図に示されるように、この実施の形態においては、通信チップ１０１５の周囲には、複数のパッド１０５１が全体で四角形が構成されるように環状に配置されている。このパッド１０５１は、入出力バッファも内蔵している。パッド１０５１は、ボンディングワイヤあるいはバンプと接続される。また、パッド１０５１は、通信モジュール１０５２と配線パターンにより接続されている。
【０１７２】
パッド１０５１の内側には、この実施の形態の場合、通信モジュール１０５２がマトリックス状に３×５個の合計１５個が平面的に配置するように形成されている。各位置の通信モジュール１０５２には、０１乃至１５の番号が付けられている。通信モジュール１０５２の下側には、コントロール部１０５３が形成されている。このコントロール部１０５３は、通信モジュール１０５２を制御するほか、基準電圧を発生し、通信モジュール１０５２に供給する。
【０１７３】
図２９は、１つの通信モジュール１０５２の平面的構成を表している。同図に示されるように、図中最も左側には送信回路１０７３が、送信回路１０７３の右側には非同期型受信回路１０７４が、そして、さらにその右側にはアンテナ１０７７が形成されている。送信回路１０７３、非同期型受信回路１０７４、およびアンテナ１０７７の外周を取り囲むように配線１０７０が形成されている。この配線１０７０は、電力および信号を授受する。
【０１７４】
通信チップ１０１５の通信モジュール１０５２は、１５個のすべてが送信用とされるか、あるいは受信用とされる（この場合、双方向の通信を行うには、送信専用の通信チップと受信専用の通信チップが必要となる）。あるいはまた、そのうちの一部のみが送信用、あるいは受信用とすることも可能である。
【０１７５】
通信モジュール１０５２は、図３０に示されるように、データ端子１０７１、増幅器１０７２、送信回路１０７３、非同期型受信回路１０７４、増幅器１０７５、出力端子１０７６、並びにアンテナ１０７７により基本的に構成される。データ端子（Data）１０７１は、入力されたデータを増幅器１０７２に供給する。増幅器１０７２は、データ端子１０７１より入力された信号を増幅し、送信回路１０７３のデータ端子（Data）に供給する。送信回路１０７３の出力端子Ｎ１，Ｎ２が非同期型受信回路の入力端子Ｎ３，Ｎ４と接続されており、それらの間にはアンテナ１０７７が接続されている。非同期型受信回路１０７４は、入力端子Ｎ３，Ｎ４より入力された信号を出力端子OUTから出力する。この出力は、増幅器１０７５により増幅され、出力端子（OUT）１０７６から出力される。
【０１７６】
送信回路１０７３は、イネーブル端子ＥＮを有し、ここに高い基準電位VDDが供給されたとき送信回路１０７３はイネーブル状態とされ、低い基準電位VSSが供給されたときディセーブル状態とされる。同様に、非同期型受信回路１０７４も、そのイネーブル端子ＥＮに高い基準電位VDDが供給されたときイネーブル状態とされ、低い基準電位VSSが供給されたときディセーブル状態とされる。図３０の実施の形態は、送信側の通信モジュールの構成を表す。従って、送信回路１０７３がイネーブル状態とされ、非同期型受信回路１０７４がディセーブル状態とされている。
【０１７７】
この場合、データ端子１０７１より入力された信号が増幅器１０７２により増幅された後、送信回路１０７３に入力される。送信回路１０７３は、入力された信号を波形整形し、アンテナ１０７７から出力する。
【０１７８】
図３１は、受信側の通信チップ１０１５における通信モジュールの構成を表している。なお、図３１（後述する図３９においても同様）において、番号の後にハイフンを付加して示す数字は、図２８（図３６）における番号０１乃至番号１５の各位置における通信モジュールであることを表すものである。この実施の形態においては、図２８における中央の番号０８で示される位置の通信モジュール１０５２−０８と、番号０１で示される位置の通信モジュール１０５２−０１の構成が示されている。これらの回路の送信回路１０７３−０８と送信回路１０７３−０１のイネーブル端子は低い基準電位VSSが供給されている。したがって、これらの送信回路はディセーブル状態となっている。
【０１７９】
一方、通信モジュール１０５２−０８の非同期型受信回路１０７４−０８のイネーブル端子には高い基準電位VDDが供給され、イネーブル状態とされている。したがって、非同期型受信回路１０７４−０８は、アンテナ１０７７−０８により受信された信号を入力端子Ｎ３，Ｎ４から入力し、端子OUTから増幅器１０７５−０８に出力する。増幅器１０７５−０８は、入力された信号を増幅し、端子１０７６−０８から出力する。
【０１８０】
同様に、番号０１の通信モジュール１０５２−０１の非同期型受信回路１０７４−０１のイネーブル端子にも高い基準電位VDDが供給され、イネーブル状態とされている。したがって、非同期型受信回路１０７４−０１は、アンテナ１０７７−０１により受信された信号を入力端子Ｎ３，Ｎ４から入力し、増幅器１０７５−０１に出力する。増幅器１０７５−０１は、入力された信号を増幅し、端子１０７６−０１から出力する。
【０１８１】
コントロール部１０５３は、非同期型受信回路１０７４−０８，１０７４−０１にそれぞれ基準電位ＶＲ１，ＶＲ２を供給している。図３４を参照して後述するように、この基準電位ＶＲ１,ＶＲ２を閾値として、非同期型受信回路１０７４−０８，１０７４−０１において、正パルスまたは負パルスが検出される。
【０１８２】
図３２は、送信回路１０７３のより具体的な構成を表している。送信回路１０７３にデータ端子より入力された信号は、遷移検出部１１１１によりその遷移が検出される。遷移検出部１１１１は、遷移を検出すると正のパルスを発生し、ノードＮ０に出力する。ノードＮ０の正のパルスは、NAND回路１１１２に入力される。NAND回路１１１２の他方の入力には、イネーブル端子より供給された高い基準電位VDDが供給されている。NAND回路１１１２の出力はノードＮ５に接続されている。ノードＮ５は、トライステートバッファ１１１６，１１１７の制御電極にも接続されている。トライステートバッファ１１１６，１１１７の他方の制御電極には、NAND回路１１１２の出力のインバータ１１１３による反転出力（ノードＮ６の出力）が供給されている。
【０１８３】
このトライステートバッファ１１１６には、データ端子より入力された信号がインバータ１１１４，１１１５を介して供給されているほか、トライステートバッファ１１１７には、インバータ１１１４の出力が供給されている。トライステートバッファ１１１６の出力と、トライステートバッファ１１１７の出力は、出力端子Ｎ１，Ｎ２から送信側のアンテナ１０７７Ｔの両端に供給されている。出力端子Ｎ１，Ｎ２には、トランジスタ１１１８が接続されているとともに、トランジスタ１１１９，１１２０の直列回路も接続されている。これらのトランジスタ１１１８，１１１９，１１２０の制御電極は、ノードＮ５に接続されている。トランジスタ１１１９とトランジスタ１１２０の接続点は、基準電位HVDに接続されている。この基準電位HVDは、例えば、高い基準電位VDDの１／２の電位とされる。
【０１８４】
データ端子に、例えば、図３３Ａに示される信号が入力されると、遷移検出部１１１１は図３３Ｂに示されるように、その立ち上がりエッジと立ち下がりエッジを検出し、ノードＮ０に正のパルスを出力する。ノードＮ０の正のパルスは、NAND回路１１１２により反転され、図３３Ｃに示されるように、ノードＮ５に負のパルスとして出力される。また、このノードＮ５の負のパルスは、インバータ１１１３により反転され、ノードＮ６に正のパルスとして出力される。したがって、ノードＮ５とノードＮ６に負のパルスと正のパルスが供給されるタイミングにおいて、トライステートバッファ１１１６，１１１７がイネーブル状態とされ、インバータ１１１４，１１１５を介して入力される信号、またはインバータ１１１４を介して入力される信号が、アンテナ１０７７Ｔに供給される。その結果、アンテナ１０７７Ｔには、図３３Ｄに示されるように電流が流れる。ノードＮ５の電位が低レベルになるとき、トランジスタ１１１８乃至１１２０はオフとなり、アンテナ１０７７Ｔに電流が流れるのを許容する。アンテナ１０７７Ｔに流れる電流ILTの方向は、データ端子に入力される信号が高レベルである場合と低レベルである場合とで逆方向に変化する。
【０１８５】
送信側の通信モジュール１０５２のアンテナ１０７７Ｔと、対応する位置の受信側の通信モジュール１０５２のアンテナ１０７７Ｒとは、結合係数Ｋで結合している。したがって、アンテナ１０７７Ｔに電流ILTが流れたとき、アンテナ１０７７Ｒに電流が流れ、受信回路１０７４の入力端子Ｎ３，Ｎ４に、図３３Ｅに示されるように電圧が発生する。図３３Ｄと図３３Ｅに示されるように、アンテナ１０７７Ｔの電流ILTの立ち上がりに対応して、図３３Ｅに実線で示される電圧が発生し、立ち下りに対応して破線で示される電圧が発生する。
【０１８６】
図３４は、非同期型受信回路１０７４の構成を表している。入力端子Ｎ３，Ｎ４は、増幅器１１４３の入力端子に接続されている。入力端子Ｎ３とＮ４の間には、抵抗１１４１，１１４２が接続されている。抵抗１１４１と抵抗１１４２の間には、基準電位VREFが供給されている。増幅器１１４３の出力は、ヒステリシスコンパレータ（Hysteresis Comparator）１１４４の非反転入力端子と、ヒステリシスコンパレータ１１４６の反転入力端子に供給されている。コンパレータ１１４４の反転入力端子には、基準電位ＶＲ１が供給され、コンパレータ１１４６の非反転入力端子には基準電位ＶＲ２が供給されている。
【０１８７】
コンパレータ１１４４の出力（ノードＮ５）は、インバータ１１４５を介して、NAND回路１１４９とともにクロスラッチ回路を構成するNAND回路１１４８の一方の入力に接続されている。コンパレータ１１４６の出力（ノードＮ６）は、インバータ１１４７を介してNAND回路１１４９の一方の入力に接続されている。NAND回路１１４８の出力はNAND回路１１４９の他方の入力に接続され、NAND回路１１４９の出力はNAND回路１１４８の他方の入力に接続されている。
【０１８８】
送信側から信号（図３５Ａ）が送信されると、電磁誘導により受信側のアンテナ１０７７（入力端子Ｎ３，Ｎ４）には電圧が発生する（図３５Ｂ）。増幅器１１４３は、このアンテナ１０７７より供給された信号を増幅し、ノードＶＡに出力する（図３５Ｃ）。コンパレータ１１４４は、増幅器１１４３より入力された信号のレベルを基準電位ＶＲ１と比較し、基準電位ＶＲ１より大きい場合には、ノードＮ５に正のパルスを出力する（図３５Ｄ）。同様に、コンパレータ１１４６は、増幅器１１４３より出力された信号のレベルを基準電位ＶＲ２と比較し、基準電位ＶＲ２より小さい場合には、ノードＮ６に正のパルスを出力する（図３５Ｅ）。ノードＮ５，Ｎ６の出力がそれぞれインバータ１１４５，１１４７により反転され、負のパルスが入力される毎に出力を反転するクロスラッチ回路によりラッチされ、出力される（図３５Ｆ）。
【０１８９】
通信チップ１０１５は、クロックに同期して通信を行う場合、図３６に示されるように構成される。その基本的構成は、図２８における場合と同様であるが、図３６の実施の形態においては、DLL（Delay Locked Loop）回路１１６１がさらに付加される。また、番号０１乃至番号１５で示される位置の通信モジュール１１５２のうち、少なくとも１個、例えば、中央の番号０８の位置の通信モジュール１０５２は非同期通信が行われるように構成され、その他の番号０１乃至番号０７、並びに番号０９乃至番号１５の位置の通信モジュール１０５２は、同期通信を行うように構成される。
【０１９０】
図３７は、図３６における通信モジュール１０５２のうち、同期通信を行う通信モジュール（番号０１乃至番号０７、並びに番号０９乃至番号１５の位置の通信モジュール）の平面的構成を表している（非同期通信を行う通信モジュール（番号０８の位置の通信モジュール）の平面的構成は、図２９に示されるようになる）。図３７に示されるように、同期通信を行う通信モジュール１０５２は、送信回路１１８３、同期型受信回路１１８４、アンテナ１１８７、並びに配線１１８０により構成されている。その平面的構成は、図２９における非同期型受信回路１０７４が同期型受信回路１１８４に置き換えられている以外、図２９の構成と同様である。
【０１９１】
同期通信を行う場合における通信モジュール１０５２は、例えば、図３８に示されるように、データ端子１１８１、増幅器１１８２、送信回路１１８３、同期型受信回路１１８４、増幅器１１８５、出力端子１１８６、並びにアンテナ１１８７により構成される（非同期通信を行う番号０８の位置の通信モジュール１０５２は、図３０に示されるように構成される）。図３８の通信モジュール１０５２の基本的構成は、図３０の非同期通信を行う場合の通信モジュール１０５２と基本的に同様であるが、送信回路１１８３と同期型受信回路１１８４が、それぞれクロック端子を有し、入力されるクロックに同期して動作するように構成されている。その他の構成は、図３０における場合と同様である。
【０１９２】
図３８の実施の形態は、送信側の通信モジュールを表しているため、同期型受信回路１１８４は、そのイネーブル端子ＥＮに低電位VSSが供給され、ディセーブル状態とされている。これに対して、送信回路１１８３のイネーブル端子ＥＮには、高い基準電位VDDが入力されイネーブル状態とされている。
【０１９３】
図３９は、同期通信を行う受信側の通信チップ１０１５の通信モジュール１０５２のうち、番号０８で示される位置の通信モジュール１０５２−０８と、番号０１で示される位置の通信モジュール１０５２−０１の基本的接続関係を表している。通信モジュール１０５２−０８の送信回路１１８３−０８と、通信モジュール１０５２−０１の送信回路１１８３−０１のイネーブル端子には、それぞれ低電位VSSが供給され、それぞれの送信回路１１８３−０８，１１８３−０１は、ディセーブル状態とされている。これに対して、非同期受信回路１１８４−０８と同期型受信回路１１８４−０１はそのイネーブル端子に高い基準電位VDDが供給され、イネーブル状態とされている。
【０１９４】
したがって、アンテナ１１８７−０８により受信された信号は、非同期型受信回路１１８４−０８を介して増幅器１１８５−０８に入力され、それにより増幅された後、端子１１８６−０８からDLL回路１１６１に供給される。すなわち、図３８に示される送信側の番号０８の位置の通信モジュール１０５２−０８の送信回路１１８３−０８より出力され、アンテナ１１８７−０８を介して送信されたクロックが、受信側の対応する番号０８の位置の通信モジュール１０５２−０８のアンテナ１１８７−０８、非同期受信回路１１８４−０８、増幅器１１８５−０８、出力端子１１８６−０８を介して、クロックとして出力される。
【０１９５】
DLL回路１１６１は、端子１１８６−０８より出力されたクロックCLK１を所定の時間だけ遅延（位相を調整）してクロックCLK２とし、同期型受信回路１１８４−０１に出力する（図示は省略するが、同様に、他の位置の受信側の同期型受信回路１１８４−０２乃至１１８４−０７，１１８４−０９乃至１１８４−１５にも出力する）。同期型受信回路１１８４−０１は、入力されたクロックCLK２に同期して動作する。すなわち、アンテナ１１８７−０１により受信された信号が、同期型受信回路１１８４−０１によりクロックに同期して受信され、増幅器１１８５−０１により増幅された後、端子１１８６−０１から出力される。
【０１９６】
また、コントロール部１０５３は、非同期受信回路１１８４−０８（図３４の非同期型受信回路１０７４と同様の構成とされる）に基準電位ＶＲ１，ＶＲ２を供給する。この基準電位ＶＲ１，ＶＲ２は、実験等により予め定められた値である。
【０１９７】
図４０は、調整回路としてのDLL回路１１６１の構成を表している。DLL回路１１６１は、可変遅延部１２０１、クロック分配遅延レプリカ１２０２、並びにコントロール部１２０３により構成される。可変遅延部１２０１は、入力されたクロックCLK１を所定時間Ｔａだけ遅延して、クロックCLK２を出力する。このクロックCLK２は、クロック分配遅延レプリカ１２０２により時間Ｔｂだけ遅延され、クロックCLK２Ａとして出力される。コントロール部１２０３は、クロックCLK２Ａの位相が遅れているときは、時間Ｔａを増加し、進んでいるときは時間Ｔａを減少するようにして、クロックCLK２ＡとクロックCLK１の位相差がゼロとなるように、可変遅延部１２０１の遅延時間Ｔａを制御する。
【０１９８】
すなわち、図３９の非同期受信回路１１８４−０８の端子Ｎ３，Ｎ４にアンテナ１１８７−０８により受信された信号（クロック）が入力されると（図４１Ａ）、その信号がクロックCLK１としてDLL回路１１６１に入力される（図４１Ｂ）。DLL回路１１６１は、このクロックCLK１を時間Ｔａだけ遅延して、クロックCLK２を出力する（図４１Ｃ）。
【０１９９】
一方、例えば、同期型受信回路１１８４−０１の端子Ｎ３，Ｎ４にアンテナ１１８７−０１により受信された信号が入力された場合（図４１Ｄ）、クロックCLK２は、この信号を処理するのに適したタイミングとなっている必要がある。すなわち、後述する図４５を参照して説明するように、同期型受信回路１１８４−０１はその内部のノードＮＣ１とノードＮＣ２において、それぞれ所定のタイミングのクロックが必要となる（図４１Ｅと図４１Ｆ）。クロック分配遅延レプリカ１２０２は、クロックCLK２を時間Ｔｂだけ遅延して、クロックCLK２Ａを生成することでこのタイミングを調整する。すなわち、クロックCLK１とクロックCLK２Ａの位相差が０になるように位相が調整されることで正しいクロック同期が行なわれることになる。
【０２００】
図４２は、クロックに同期して動作する送信回路１１８３（図３８）の構成を表している。このインバータ１２２１、遅延回路１２２２およびNAND回路１２２３により、クロックの立ち上がりエッジが検出される。その他のNAND回路１２２３、インバータ１２２４乃至１２２６、トライステートバッファ１２２７，１２２８、トランジスタ１２２９乃至１２３１の構成は、図３２におけるNAND回路１１１２、インバータ１１１３乃至１１１５、トライステートバッファ１１１６，１１１７、トランジスタ１１１８乃至１１２０と基本的に同様の構成である。
【０２０１】
クロック端子にクロック（図４３Ａ）が入力されると、インバータ１２２１、遅延回路１２２２およびNAND回路１２２３によりその立ち上がりエッジが検出され、NAND回路１２２３の出力（ノードＮ３）には、クロックの立ち上がりエッジに同期した負のパルスが出力され（図４３Ｂ）、インバータ１２２４は正のパルスを出力する。したがって、トライステートバッファ１２２７，１２２８は、ノードＮ３に負のパルスが出力される期間においてイネーブル状態とされ、入力されるデータ（図４３Ｃ）をアンテナ１１８７Ｔに供給する。これにより、アンテナ１１８７Ｔに電流ILT（図４３Ｄ）が流れる。アンテナ１１８７Ｔと結合係数Ｋで結合している受信側のアンテナ１１８７Ｒには電磁誘導により電流が流れ、受信回路１１８４にはその入力端子Ｎ３，Ｎ４に電圧が発生する（図４３Ｅ）。
【０２０２】
図４４は、同期型受信回路１１８４（図３９）の構成を表している。同図に示されるように、アンテナ１１８７の端子Ｎ３，Ｎ４がクロック同期増幅器１２５３の入力端子に接続されている。端子Ｎ３と端子Ｎ４の間には、抵抗１２５１と抵抗１２５２が接続されている。抵抗１２５１と抵抗１２５２の接続点には、基準電位VREFが供給されている。クロック同期増幅器１２５３の出力端子ＮＡ１とＮＡ２は、NAND回路１２５４とNAND回路１２５５で構成されるクロスラッチ回路に接続されている。
【０２０３】
アンテナ１１８７より入力された信号は、クロック増幅器１２５３によりクロックに同期して増幅され、NAND回路１２５４，１２５５により構成されるクロスラッチ回路によりラッチされる。
【０２０４】
クロック増幅器１２５３は、例えば図４５に示されるように構成される。同図に示されるように、クロック同期増幅器１２５３は、トランジスタ１２７１と１２７２のゲートが相互に接続され、トランジスタ１２７１のソースはトランジスタ１２７３のドレインに、トランジスタ１２７２のソースはトランジスタ１２７４のドレインにそれぞれ接続されている。そして、トランジスタ１２７３と１２７４のソースの共通接続点は、さらにトランジスタ１２７９のドレインに接続されている。トランジスタ１２７２はゲートとソースが接続されている。トランジスタ１２７５とトランジスタ１２７６のゲートは、相互に接続されている。トランジスタ１２７５は、ゲートとソースが接続されている。トランジスタ１２７５のソースはトランジスタ１２７７のドレインに、トランジスタ１２７６のソースはトランジスタ１２７８のドレインに、それぞれ接続されている。トランジスタ１２７７と１２７８のソースの共通接続点は、トランジスタ１２７９のドレインに接続されている。
【０２０５】
トランジスタ１２７３とトランジスタ１２７７のゲートには端子Ｎ３が接続され、トランジスタ１２７４とトランジスタ１２７８のゲートには端子Ｎ４が接続されている。
【０２０６】
トランジスタ１２８０、１２８１、１２８３のそれぞれのゲートはノードＮＣ１に接続されている。トランジスタ１２８０のソースは、トランジスタ１２８７のゲートとトランジスタ１２７３のドレインに接続されている。また、トランジスタ１２８０のソースは、トランジスタ１２８１とトランジスタ１２８４のソースにも接続されている。トランジスタ１２８３のソースは、トランジスタ１２８１とトランジスタ１２８４のドレインに接続されるとともに、トランジスタ１２７６のソースに接続される。さらに、トランジスタ１２８３のソースは、トランジスタ１２８８のゲートにも接続されている。トランジスタ１２８４のゲートは、ノードNC1Bに接続されている。
【０２０７】
トランジスタ１２８５のソースは、トランジスタ１２８７のドレインに接続されるとともに、トランジスタ１２８６のゲートに接続されている。トランジスタ１２８６のソースは、トランジスタ１２８５のゲートに接続されるとともに、トランジスタ１２８８のドレインに接続されている。トランジスタ１２８７とトランジスタ１２８８のソースは相互に接続され、その相互に接続された接続点が、トランジスタ１２８９のドレインに接続されている。
【０２０８】
トランジスタ１２９０，１２９１，１２９２のゲートは、それぞれノードNC2に接続されている。トランジスタ１２９０のソースは、トランジスタ１２９１とトランジスタ１２９３のソースに接続されるとともに、トランジスタ１２８７のドレインに接続されている。トランジスタ１２９２のソースは、トランジスタ１２９１，１２９３のドレインに接続されるとともに、トランジスタ１２８６のソースに接続されている。トランジスタ１２９０のソースとトランジスタ１２８７のドレインは、端子NA2に接続され、トランジスタ１２９２のソースとトランジスタ１２８８のドレインは、端子NA1に接続されている。
【０２０９】
トランジスタ１２７９とトランジスタ１２８９のゲートには、図４０のクロック分配遅延レプリカ１２０２が出力するクロックCLK2が供給されている。また、このクロックCLK2は、インバータ１３１１により反転された後、遅延回路１３１２により遅延される。遅延回路１３１２により遅延されたクロックが、インバータ１３１３により再び反転されてノードNC1に出力され、インバータ１３１４によるさらにその反転クロックがノードNC1Bに出力される。ノードNC1Bのクロックが、遅延回路１３１５によりさらに遅延される。遅延回路１３１５により遅延されたクロックが、インバータ１３１６により反転されてノードNC2に出力され、インバータ１３１７によるそのさらなる反転出力がノードNC2Bに出力される。
【０２１０】
インバータ１３１１はトランジスタ１３２１，１３２２により構成されている。同様に、インバータ１３１３はトランジスタ１３２３，１３２４により、インバータ１３１４はトランジスタ１３２５，１３２６により、インバータ１３１６はトランジスタ１３２７，１３２８により、インバータ１３１７はトランジスタ１３２９，１３３０により、それぞれ構成されている。
【０２１１】
トランジスタ１２７１乃至１２７９で構成される初段の回路で利用されるクロックCLK2に対して、トランジスタ１２８０乃至１２８９で構成される次段の回路で利用されるクロック（ノードNC1,NC1Bのクロック）は遅延回路１３１２により所定時間だけ遅延されており、トランジスタ１２９０乃至１２９３で構成されるさらに次段の回路で利用されるクロック（ノードNC2,NC2Bのクロック）は遅延回路１３１５により所定時間だけさらに遅延されている。端子Ｎ３,Ｎ４より入力された信号が、各段で増幅され、端子ＮＡ１,ＮＡ２より出力される。
【０２１２】
以上のようにして形成されたマルチチップパッケージ１００１は、外部の基板に対して、例えば、図４６と図４７に示されるように取り付けられる。図４６は、マルチチップパッケージ１００１を配線基板１３３１に装着する（取り付ける）前の状態を表しており、図４７は装着した後（取り付けた後）の状態を表している。
【０２１３】
これらの図に示されるように、このマルチチップパッケージ１００１の底部には、配線基板１３３１上に配置された通信チップ１３３２にちょうど対応する位置に、凹部１３５１が形成され、装着されたとき、マルチチップパッケージ１００１の内部の通信チップ１０１６と配線基板１３３１上の通信チップ１３３２とが充分近接して配置、対向されるように構成されている。
【０２１４】
図中左側の電源電極１０１７Ａは、スルーホール１３４１Ａに挿入され、配線基板１３３１の上から２番目の配線１３３４と接続され、図中右側の電源電極１０１７Ｂは、スルーホール１３４１Ｂに挿入され、上から３番目の配線１３３５と接続される。配線基板１３３１は、金属の配線１３３３乃至１３３６を有し、これから各部に電力を供給するように構成されている。
【０２１５】
図２３と図２５に示されるように、マルチチップパッケージ１００１の底部を均一の厚さに薄く形成する場合に較べて、図４６と図４７に示されるように、外部基板としての配線基板１３３１に装着されている通信チップ１３３２に対応する位置に凹部１３５１を形成することで、その部分だけを薄くし他の部分を厚くすることができるので、内部をより強固に保護することが可能となる。
【０２１６】
また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【産業上の利用可能性】
【０２１７】
本発明は、半導体装置に適用することが可能である。
【図面の簡単な説明】
【０２１８】
【図１】本発明の実施の形態の３次元マルチチップの側断面の構成を示す側断面図である。
【図２】図１の３次元マルチチップの平面の構成を示す平面図である。
【図３】クロスバスイッチを配置した場合の３次元マルチチップの平面の構成を示す平面図である。
【図４】クロスバスイッチの構成を示すブロック図である。
【図５】クロスバスイッチとトライステートコントローラを配置した場合の３次元マルチチップの平面の構成を示す平面図である。
【図６】金属薄膜の平面的構成を示す平面図である。
【図７】金属薄膜をインターポーザと組み合わせた場合の３次元マルチチップの側断面の構成を示す側断面図である。
【図８】金属薄膜とチップとの関係を示す平面図である。
【図９】図８の金属薄膜をインターポーザと組み合わせた場合の３次元マルチチップの側断面の構成を示す側断面図である。
【図１０】インターポーザにアンテナを形成した場合の３次元マルチチップの構成を示す側断面図である。
【図１１】図１０の３次元マルチチップの平面の構成を示す平面図である。
【図１２】アンテナを配置した場合の３次元マルチチップの構成を示す斜視図である。
【図１３】アンテナの送信と受信を説明する図である。
【図１４】機器ボードの構成を示す斜視図である。
【図１５】機器ボードを製造する方法を説明するフローチャートである。
【図１６】図１５の方法により製造される２次元マルチチップの構成を示す側断面図である。
【図１７】図１５の方法により製造される３次元マルチチップの構成を示す側断面図である。
【図１８】図１５の方法により製造される半導体装置の構成を示す側断面図である。
【図１９】機器ボードを製造する方法を説明するフローチャートである。
【図２０】図１９の方法により製造される２次元マルチチップの構成を示す側断面図である。
【図２１】図１９の方法により製造される３次元マルチチップの構成を示す側断面図である。
【図２２】図１９の方法により製造される半導体装置の構成を示す側断面図である。
【図２３】本発明の実施の形態のマルチチップパッケージの構成を示す側断面図である。
【図２４】図２３のマルチチップパッケージの平面の構成を示す平面図である。
【図２５】本発明の実施の形態のマルチチップパッケージの側面の構成を示す側断面図である。
【図２６】図２５のマルチチップパッケージの平面の構成を示す平面図である。
【図２７】通信モジュールの通信を説明する図である。
【図２８】非同期通信する場合における通信チップの構成を示す平面図である。
【図２９】図２８の通信モジュールの平面的構成を示す平面図である。
【図３０】非同期通信する場合における送信用の通信モジュールの構成を示すブロック図である。
【図３１】非同期通信する場合における受信用の通信モジュールの構成を示すブロック図である。
【図３２】非同期通信する場合における送信回路の構成を示す回路図である。
【図３３】図３２の送信回路の動作を説明する波形図である。
【図３４】非同期通信する場合における非同期型受信回路の構成を示す回路図である。
【図３５】図３４の非同期型受信回路の動作を説明する波形図である。
【図３６】同期通信する場合における通信チップの構成を示す平面図である。
【図３７】図３６の通信モジュールの構成を示す平面図である。
【図３８】クロックに同期して動作する送信用の通信モジュールの構成を示すブロック図である。
【図３９】クロックに同期して動作する受信用の通信モジュールの構成を示すブロック図である。
【図４０】DLL回路の構成を示すブロック図である。
【図４１】図４０のDLL回路の動作を説明する波形図である。
【図４２】クロックに同期して動作する送信回路の構成を示す回路図である。
【図４３】図４２の送信回路の動作を説明する波形図である。
【図４４】クロックに同期して動作する同期型受信回路の構成を示す回路図である。
【図４５】図４４のクロック同期増幅器の構成を示す回路図である。
【図４６】マルチチップパッケージを配線基板に装着する場合の構成を示す側面図である。
【図４７】マルチチップパッケージを配線基板に装着した場合の他の構成を示す側面図である。
【符号の説明】
【０２１９】
１１  基板，  １２  インターポーザ，  ２１  スルーホール，  ２２  バンプ，  ３１，３２  チップ，  ５１，５２  領域，  ６１  クロスバスイッチ，  １０１  トライステートコントローラ，  １５１  金属薄膜，  ２５１  アンテナ，  ２５２  送受信回路，  ４００  機器ボード，  ４０１  基板，  ４１１  無線インターフェース基板，  ４１２  システムインパッケージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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