(57)【要約】【課題】  複数の情報処理装置で構成されるシステムにおいて時間のずれが小さい同期処理を用いることで高精度な負荷試験を実現する。【解決手段】  マスタ装置から各スレイブ装置への情報送信にかかる時間幅αと、また各スレイブ装置及びマスタ装置からの負荷処理が負荷試験対象部位へ到達するまでにかかる時間幅βとを用い、マスタ装置は時間幅α及び時間幅βよりも十分大きい単位時間幅γ毎に順番に各スレイブ装置へｗａｉｔ開始のトリガ情報を送信し、トリガ情報を受信した各スレイブ装置は時間幅αと時間幅βと単位時間幅γから計算されるｗａｉｔ時間経過後に負荷処理を開始する。【選択図】図１
2006065523.tif 000002
【特許請求の範囲】
【請求項１】
ｎ個のプロセッサ［１］〜［ｎ］を含む情報処理装置システムの負荷試験方法において、マスタ装置となるプロセッサ［１］からスレイブ装置となる各プロセッサ［２］〜［ｎ］への情報送信にかかる時間幅α［２］〜α［ｎ］と、各プロセッサ［１］〜［ｎ］から負荷試験対象部位へ負荷処理が到達するまでにかかる時間幅β［１］〜β［ｎ］と、時間幅αと時間幅βよりも十分大きい単位時間幅γを設定し、マスタプロセッサ［１］には、単位時間幅γ毎に１スレイブプロセッサ毎に各スレイブプロセッサ［２］〜［ｎ］へトリガ情報を送信させるとともに全スレイブプロセッサ［２］〜［ｎ］へのトリガ情報の送信が完了した時刻からγ−β［１］により算出される時間幅だけ経過した後に負荷試験対象部位への負荷処理を開始させ、スレイブプロセッサ［ｎ−ｍ］（ｍは（０≦ｍ≦ｎ−２）の条件を満たす変数）には、マスタプロセッサ［１］からトリガ情報を受信させるとともにトリガ情報を受信した時刻から（ｎ−ｍ−１）×γ−α［ｎ−ｍ］−β［ｎ−ｍ］により算出される時間幅だけ経過した後に負荷試験対象部位への負荷処理を開始させるようにすることを特徴とする負荷試験方法。
【請求項２】
請求項１記載の負荷試験方法において、各プロセッサ［１］〜［ｎ］が最初に負荷試験対象部位への負荷変化タイミングの同期を取った後は、各プロセッサ［１］〜［ｎ］が有するタイマレジスタを用いて負荷処理の高負荷と無負荷を変化させるタイミングを決定することを特徴とする負荷試験方法。
【請求項３】
請求項１記載の負荷試験方法において、時間幅α［２］〜α［ｎ］、時間幅β［１］〜β［ｎ］及び単位時間幅γを予め全プロセッサ［１］〜［ｎ］に与えておき、マスタプロセッサ［１］がトリガ情報を送信すると、各スレイブプロセッサ［２］〜［ｎ］が、自装置毎に前記（ｎ−ｍ−１）×γ−α［ｎ−ｍ］−β［ｎ−ｍ］の時間幅を算出するようにしたことを特徴とする負荷試験方法。
【請求項４】
請求項１記載の負荷試験方法において、時間幅α［２］〜α［ｎ］、時間幅β［１］〜β［ｎ］及び単位時間幅γをマスタプロセッサ［１］のみが取得しておき、マスタプロセッサ［１］が前記（ｎ−ｍ−１）×γ−α［ｎ−ｍ］−β［ｎ−ｍ］の時間幅値を各スレイブプロセッサ［２］〜［ｎ］へトリガ情報としてデータ送信するようにしたことを特徴とする負荷試験方法。
【請求項５】
ｎ個のプロセッサ［１］〜［ｎ］を含む情報処理装置システムにおいて、マスタ装置となるプロセッサ［１］からスレイブ装置となる各プロセッサ［２］〜［ｎ］への情報送信にかかる時間幅α［２］〜α［ｎ］と、各プロセッサ［１］〜［ｎ］から負荷試験対象部位へ負荷処理が到達するまでにかかる時間幅β［１］〜β［ｎ］と、時間幅αと時間幅βよりも十分大きい単位時間幅γを設定し、マスタプロセッサ［１］には、単位時間幅γ毎に１スレイブプロセッサ毎に各スレイブプロセッサへトリガ情報を送信させるとともに全スレイブプロセッサ［２］〜［ｎ］へのトリガ情報の送信が完了した時刻からγ−β［１］により算出される時間幅だけ経過した後に負荷試験対象部位への負荷処理を開始させ、スレイブプロセッサ［ｎ−ｍ］（ｍは（０≦ｍ≦ｎ−２）の条件を満たす変数）には、マスタプロセッサ［１］からトリガ情報を受信させるとともにトリガ情報を受信した時刻から（ｎ−ｍ−１）×γ−α［ｎ−ｍ］−β［ｎ−ｍ］により算出される時間幅だけ経過した後に負荷試験対象部位への負荷処理を開始させる検証プログラムを格納した記憶装置を備え、前記検証プログラムがｎ個のプロセッサ［１］〜［ｎ］により実行されることを特徴とする情報処理装置システム。
【請求項６】
請求項５記載の情報処理装置システムにおいて、各プロセッサ［１］〜［ｎ］が最初に負荷試験対象部位への負荷変化タイミングの同期を取った後は、各プロセッサ［１］〜［ｎ］が有するタイマレジスタを用いて負荷処理の高負荷と無負荷を変化させるタイミングを決定するようになっていることを特徴とする情報処理装置システム。
【請求項７】
請求項５記載の情報処理装置システムにおいて、時間幅α［２］〜α［ｎ］、時間幅β［１］〜β［ｎ］及び単位時間幅γを予め全プロセッサ［１］〜［ｎ］に与えておき、マスタプロセッサ［１］がトリガ情報を送信すると、各スレイブプロセッサ［２］〜［ｎ］が、自装置毎に前記（ｎ−ｍ−１）×γ−α［ｎ−ｍ］−β［ｎ−ｍ］の時間幅を算出するようになっていることを特徴とする情報処理装置システム。
【請求項８】
請求項５記載の情報処理装置システムにおいて、時間幅α［２］〜α［ｎ］、時間幅β［１］〜β［ｎ］及び単位時間幅γをマスタプロセッサ［１］のみが取得しておき、マスタプロセッサ［１］が前記（ｎ−ｍ−１）×γ−α［ｎ−ｍ］−β［ｎ−ｍ］の時間幅値を各スレイブプロセッサ［２］〜［ｎ］へトリガ情報としてデータ送信するようになっていることを特徴とする情報処理装置システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置システムの負荷試験に関するものである。
【背景技術】
【０００２】
情報処理装置システムは複雑化、多機能化、多用途化しており、信頼性を確保する為の検証技術の向上と、 装置の故障個所を検出する診断技術の向上が必要である。また情報処理装置システムは高密度化、高集積化しており、装置の電力電圧変化や熱上昇に対する検証技術の向上が必要である。
【０００３】
マルチプロセッサシステムにおいて、各プロセッサで実行される検証プログラムの実行タイミングを高精度にコントロールすることは、より意図的な負荷試験が実施でき高精度な検証及び診断が実現できる。
【０００４】
マルチプロセッサの同期方法として、特開２００１−２０２２６４号のように外部割込みを利用した方法が報告されている。この方法では、複数のマルチプロセッサ装置で構成されるシステムにおいて、該装置間に外部割込みを同時に発生させる同期精度を高くする機能が必要となる。
【０００５】
バス試験方法において、データのＤＭＡ転送時間を動的に計測し上位装置が下位装置を同期起動させる特開平８−６３４０９号のような方法が報告されている。この方法は、ＤＭＡ処理を利用したバス試験方法である。
【０００６】
コンピュータの内部時計のずれを動的に算出し時刻修正する方法として、特開平１０−２２８３３０号のような方法が報告されている。この方法は、内部時計やタイマレジスタを修正せずに検証プログラムを実行したい場合、利用できない。
【０００７】
【特許文献１】特開２００１−２０２２６４号公報
【特許文献２】特開平８−６３４０９号公報
【特許文献３】特開平１０−２２８３３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
情報処理装置システムの検証方法において、コンピュータアーキテクチャの従来のソフトウェア同期処理だけを利用し複数の装置が負荷処理を開始する方法では、各装置が負荷試験対象部位に実際に負荷変化を発生させるタイミングのずれが大きい。
【課題を解決するための手段】
【０００９】
本発明は、情報処理装置システムの負荷試験方法において、マスタ装置となるプロセッサからスレイブ装置となる各プロセッサへの情報送信にかかる時間幅と、各装置から負荷試験対象部位への負荷処理が到達するまでにかかる時間幅を用いて同期処理を行なうことを特徴とする。
【発明の効果】
【００１０】
本発明の負荷試験方法は、負荷変化の発生タイミングを従来のソフトウェア同期よりも正確に指定できるため、より高周波数の負荷変化試験が実施できるので、情報処理装置システムの検証精度が向上するという利点がある。
【発明を実施するための最良の形態】
【００１１】
図１と図２を用いて、１台のマスタ装置となるプロセッサと複数台のスレイブ装置となるプロセッサから成る情報処理装置システムの場合での本発明を説明する。
【００１２】
図１は、本発明に基づく負荷試験方法のフローチャート、図２は、本発明に基づく負荷試験方法のタイミングチャートである。
図２において、ｎは１台のマスタ装置と複数台のスレイブ装置の合計装置数、ｍは（０≦ｍ≦ｎ−２）の条件を満たす変数、ＰＵ［１］はマスタ装置、ＰＵ［ｎ−ｍ］とＰＵ［ｎ］はスレイブ装置、Ｔ［１］は負荷試験対象部位に全装置からの負荷変化が到達する最初の時刻であってＰＵ［１］上の時刻、Ｔ［ｎ−ｍ］はＰＵ［１］がＰＵ［ｎ−ｍ］にトリガ情報を送信するＰＵ［１］上の時刻、Ｔ［ｎ］はＰＵ［１］がＰＵ［ｎ］にトリガを情報送信するＰＵ［１］上の時刻、ＳＴ［１］はＰＵ［１］が負荷処理を開始するＰＵ［１］上の時刻、ＳＴ［ｎ−ｍ］はＰＵ［ｎ−ｍ］が負荷処理を開始するＰＵ［ｎ−ｍ］上の時刻、ＳＴ［ｎ］はＰＵ［ｎ］が負荷処理を開始するＰＵ［ｎ］上の時刻、β［１］はＰＵ［１］から負荷試験対象部位へ負荷処理が到達するまでの時間幅、β［ｎ−ｍ］はＰＵ［ｎ−ｍ］から負荷試験対象部位へ負荷処理が到達するまでの時間幅、β［ｎ］はＰＵ［ｎ］から負荷試験対象部位へ負荷処理が到達するまでの時間幅、ＲＴ［ｎ−ｍ］はＰＵ［ｎ−ｍ］がＰＵ［１］からトリガ情報を受信するＰＵ［ｎ−ｍ］上の時刻、ＲＴ［ｎ］はＰＵ［ｎ］がＰＵ［１］からトリガ情報を受信するＰＵ［ｎ］上の時刻、α［ｎ−ｍ］はＰＵ［１］からＰＵ［ｎ−ｍ］への情報送信にかかる時間幅、α［ｎ］はＰＵ［１］からＰＵ［ｎ］への情報送信にかかる時間幅、γはＰＵ［１］がスレイブ装置へトリガ情報を送信する単位時間幅である。
【００１３】
まず、ステップ１では、マスタ装置ＰＵ［１］から各スレイブ装置への情報送信にかかる時間幅α［２］〜α［ｎ］の値と、各装置から負荷試験対象部位へ負荷処理が到達するまでの時間幅β［１］〜β［ｎ］の値を検証システムの検証プログラムにセットする。前記全ての時間幅値は検証対象となる情報処理装置の仕様から先に求めておく。または前記全ての時間幅値は性能シミュレータで算出して先に求める方法も可能である。またステップ１では、マスタ装置ＰＵ［１］がトリガ情報を送信する単位時間幅γをセットする。γは、αとβの時間幅と比べて十分大きい値を使用する。そして、ステップ２に進む。
【００１４】
ステップ２では、検証プログラムがマスタ装置ＰＵ［１］上で実行されているのか、又はスレイブ装置ＰＵ［ｋ］上で実行されているのかを判定する。そして、マスタ装置ＰＵ［１］上で実行されている場合はステップ３に進む。また、スレイブ装置ＰＵ［ｋ］上で実行されている場合はステップ１２に進む。
【００１５】
ステップ３とステップ１２では、マスタ装置ＰＵ［１］と全スレイブ装置ＰＵ［ｋ］とで以降の処理開始の同期をとる。このステップでの同期処理に精度は問わず従来のソフトウェア同期処理を使用する。全装置はこのステップ以降の情報送信トラフィックが混雑しないようにする。全スレイブ装置ＰＵ［ｋ］はステップ１２において以降のマスタ装置ＰＵ［１］から送信されるトリガ情報の受信待ち処理の開始を保証する。そして、ステップ４及びステップ１３にそれぞれ進む。
【００１６】
ステップ４では、ｍに初期値の０をセットする。また、マスタ装置ＰＵ［１］が最初にスレイブ装置［ｎ］にトリガ情報の送信を開始する時刻Ｔ［ｎ］をセットする。そして、ステップ５に進む。
【００１７】
ステップ５では、ｍ≦ｎ−２で条件判定する。全スレイブ装置ＰＵ［ｋ］へのトリガ情報送信が未完了の時はステップ６に進む。全スレイブ装置ＰＵ［ｋ］へのトリガ情報送信が完了していればステップ１０に進む。
【００１８】
ステップ６では、時刻がトリガ情報送信時刻Ｔ［ｎ−ｍ］になるまでｗａｉｔする。そして、送信時刻Ｔ［ｎ−ｍ］になったらステップ７に進む。
【００１９】
ステップ７では、マスタ装置ＰＵ［１］はスレイブ装置ＰＵ［ｎ−ｍ］へのトリガ情報送信を実行する。そして、ステップ８に進む。送信されたトリガ情報は時間幅α［ｎ−ｍ］経過後にスレイブ装置ＰＵ［ｎ−ｍ］で受信される。
【００２０】
ステップ８では、次のスレイブ装置ＰＵ［ｎ−ｍ−１］へのトリガ情報送信の送信時刻Ｔ［ｎ−ｍ−１］を決定する。時刻Ｔ［ｎ−ｍ−１］は、Ｔ［ｎ−ｍ−１］＝Ｔ［ｎ−ｍ］＋γにより算出する。そして、ステップ９に進む。
【００２１】
ステップ９では、ｍの値を１加算し、次ぎのスレイブ装置が選択されることになる。そして、ステップ５に進む。
【００２２】
ステップ１０では、全スレイブ装置ＰＵ［ｋ］へのトリガ情報送信が完了しており、マスタ装置ＰＵ［１］は時刻ＳＴ［１］になるまでｗａｉｔする。時刻ＳＴ［１］は、ＳＴ［１］＝Ｔ［２］＋γ−β［１］により算出する。Ｔ［２］は、ステップ８において（ｍ＝ｎ−２）の時に算出される値である。そして、ステップ１１に進む。
【００２３】
ステップ１１では、マスタ装置ＰＵ［１］は負荷試験対象部位への負荷処理を開始する。開始された負荷処理は、時間幅β［１］経過後の時刻Ｔ［１］に負荷試験対象部位へ到達する。
【００２４】
ステップ１３では、各スレイブ装置ＰＵ［ｋ］はマスタ装置ＰＵ［１］のステップ７により送信されるトリガ情報を受信するまでｗａｉｔする。ｗａｉｔ処理には、ｗａｉｔ処理中にネットワークのトラフィックが混雑しないようにキャッシュラインの重複を避けた記憶装置領域を使用する。そして、時刻ＲＴ［ｋ］にトリガ情報を受信したらステップ１４に進む。
【００２５】
ステップ１４では、各スレイブ装置ＰＵ［ｋ］は時刻ＳＴ［ｋ］になるまでｗａｉｔする。時刻ＳＴ［ｋ］は、ＳＴ［ｋ］＝（ｋ−１）×γ−α［ｋ］−β［ｋ］により算出する。そして、時刻ＳＴ［ｋ］になったらステップ１５に進む。
【００２６】
ステップ１５では、各スレイブ装置ＰＵ［ｋ］は負荷試験対象部位への負荷処理を開始する。開始された負荷処理は、時間幅β［ｋ］経過後のマスタ装置ＰＵ［１］上の時刻Ｔ［１］に負荷試験対象部位へ到達する。
【００２７】
これにより、マスタとスレイブの全装置ＰＵ［１］〜ＰＵ［ｎ］から実行される負荷処理は、マスタ装置ＰＵ［１］上の時刻Ｔ［１］に同期されて負荷試験対象部位へ到達する。時刻Ｔ［１］以降は、全装置ＰＵ［１］〜ＰＵ［ｎ］の負荷処理の高負荷と無負荷の負荷変動切替えのタイミングを自装置内のタイマレジスタの値でコントロールし、負荷変動試験を実施できる。  
【実施例１】
【００２８】
図３と図５を用いて、本発明の一実施例を説明する。
【００２９】
図３は、４プロセッサ構成の情報処理装置システムの構成図である。この情報処理装置システムは、従来の構成であり、情報処理装置Ａ３００と情報処理装置Ｂ３１０と装置間を繋ぐネットワークＣ３２０を有する。情報処理装置Ａ３００は、プロセッサＰＵ［１］３０１とプロセッサＰＵ［３］３０２と、記憶装置のキャッシュＡ３０３とメモリＡ３０４と、ネットワークＡ３０５と、ネットワークＡ３０５とネットワークＣ３２０を接続するアダプタＡ３０６を有し、記憶装置とプロセッサとアダプタはネットワークＡ３０５により接続されている。情報処理装置Ｂ３１０は、プロセッサＰＵ［２］３１１とプロセッサＰＵ［４］３１２と、記憶装置のキャッシュＢ３１３とメモリＢ３１４と、ネットワークＢ３１５と、ネットワークＢ３１５とネットワークＣ３２０を接続するアダプタＢ３１６を有し、記憶装置とプロセッサとアダプタはネットワークＢ３１５により接続されている。ネットワークＡ３０５とネットワークＢ３１５は、ネットワークＣ３２０に接続されている。
【００３０】
ネットワークＡ３０５とネットワークＢ３１５の仕様と、ネットワークＣ３２０の仕様とは、プロトコルや転送速度などが異なる仕様でも良い。また、各ネットワークの仕様は、転送トラフィックの混雑を回避する為に、物理的に配線が多重化された仕様やチャネル機能を有した仕様を用いることにする。
【００３１】
図５は、負荷試験を行なう場合のタイミングチャートであり、前述の説明において、ｎ個の装置数を４個のプロセッサ数とした図である。ＰＵ［１］はマスタプロセッサ、ＰＵ［２］〜ＰＵ［４］はスレイブプロセッサ、Ｔ［１］は負荷試験対象部位に全装置からの負荷変化が到達する最初の時刻であってＰＵ［１］上の時刻、Ｔ［２］はＰＵ［１］がＰＵ［２］にトリガ情報を送信するＰＵ［１］上の時刻、Ｔ［３］はＰＵ［１］がＰＵ［３］にトリガ情報を送信するＰＵ［１］上の時刻、Ｔ［４］はＰＵ［１］がＰＵ［４］にトリガ情報を送信するＰＵ［１］上の時刻、ＳＴ［１］はＰＵ［１］が負荷処理を開始するＰＵ［１］上の時刻、ＳＴ［２］はＰＵ［２］が負荷処理を開始するＰＵ［２］上の時刻、ＳＴ［３］はＰＵ［３］が負荷処理を開始するＰＵ［３］上の時刻、ＳＴ［４］はＰＵ［４］が負荷処理を開始するＰＵ［４］上の時刻、β［１］はＰＵ［１］から負荷試験対象部位へ負荷処理が到達するまでの時間幅、β［２］はＰＵ［２］から負荷試験対象部位へ負荷処理が到達するまでの時間幅、β［３］はＰＵ［３］から負荷試験対象部位へ負荷処理が到達するまでの時間幅、β［４］はＰＵ［４］から負荷試験対象部位へ負荷処理が到達するまでの時間幅、ＲＴ［２］はＰＵ［２］がＰＵ［１］からトリガ情報を受信するＰＵ［２］上の時刻、ＲＴ［３］はＰＵ［３］がＰＵ［１］からトリガ情報を受信するＰＵ［３］上の時刻、ＲＴ［４］はＰＵ［４］がＰＵ［１］からトリガ情報を受信するＰＵ［４］上の時刻、α［２］はＰＵ［１］からＰＵ［２］への情報送信にかかる時間幅、α［３］はＰＵ［１］からＰＵ［３］への情報送信にかかる時間幅、α［４］はＰＵ［１］からＰＵ［４］への情報送信にかかる時間幅、γはＰＵ［１］がスレイブ装置へトリガ情報を送信する単位時間幅である。
【００３２】
図３と図５を用いて、記憶装置であるキャッシュＡ３０３を負荷試験対象部位とする負荷試験方法を説明する。
【００３３】
まず、マスタプロセッサを決定する。ここではプロセッサＰＵ［１］３０１をマスタプロセッサとする。残りのプロセッサはスレイブプロセッサとする。
【００３４】
次に、メモリＡ３０４又はメモリＢ３１４に格納してある検証プログラムの負荷試験プログラムを各プロセッサで実行する。キャッシュ機能を有するプロセッサを使用する場合は、試験プログラムのコアプログラムの部分が各プロセッサ内のキャッシュに格納される状態の方がネットワークのトラフィックの混雑を回避できる。
【００３５】
次に、情報処理装置システムの仕様から求めたα［２］〜α［４］、β［１］〜β［４］、γの値を負荷試験プログラムに与える。これらα、β、γの値は、予めメモリＡ３０４又はメモリＢ３１４に格納しておくか、または負荷試験プログラム起動時の起動オプションにより設定する。また、これらα、β、γの値は、マスタプロセッサＰ［１］上の負荷試験プログラムが代表で取得し他のスレイブプロセッサＰ［２］〜Ｐ［４］上の負荷試験プログラムにトリガ情報と共に与える方法と、又は、各プロセッサＰ［１］〜Ｐ［４］上の負荷試験プログラムが個別に取得する方法がある。同一情報処理装置Ａ３００内のプロセッサＰＵ［１］３０１とプロセッサＰＵ［３］３０２間のトリガ情報の送信時間幅α［３］と比べて、他情報処理装置Ｂ３１０へのトリガ情報の送信となるプロセッサＰＵ［１］３０１とプロセッサＰＵ［４］３１２間のトリガ情報の送信時間幅α［４］は長時間である。また、同一情報処理装置Ａ３００内のプロセッサＰＵ［１］３０１からキャッシュＡ３０３への負荷到達時間幅β［１］と比べて、他情報処理装置Ｂ３１０からの負荷となるプロセッサＰＵ［４］３１２からキャッシュＡ３０３への負荷到達時間幅β［４］は長時間である。
【００３６】
次に、従来の同期処理により、全スレイブプロセッサがトリガ情報の受信準備を完了していることを保証する。その後、プロセッサＰＵ［１］３０１は、時刻Ｔ［４］においてトリガ情報をネットワークＡ３０５とアダプタＡ３０６とネットワークＣ３２０とアダプタＢ３１６とネットワークＢ３１５を経由してプロセッサＰＵ［４］３１２へ送信し、時刻Ｔ［４］からγ時間後の時刻Ｔ［３］においてトリガ情報をネットワークＡ３０５経由でプロセッサＰＵ［３］３０２へ送信し、時刻Ｔ［４］から（２×γ）時間後の時刻Ｔ［２］においてトリガ情報をネットワークＡ３０５とアダプタＡ３０６とネットワークＣ３２０とアダプタＢ３１６とネットワークＢ３１５を経由してプロセッサＰＵ［２］３１１へ送信する。その後、プロセッサＰＵ［１］３０１は、時刻Ｔ［２］から（γ−β［１］）時間経過後の時刻ＳＴ［１］において、負荷試験対象部位であるキャッシュＡ３０３への負荷処理を開始する。
【００３７】
時刻ＲＴ［２］にトリガ情報を受信したプロセッサＰＵ［２］３１１は、時刻ＲＴ［２］から（１×γ−α［２］−β［２］）時間経過後の時刻ＳＴ［２］において、負荷試験対象部位であるキャッシュＡ３０３への負荷処理を開始する。
【００３８】
時刻ＲＴ［３］にトリガ情報を受信したプロセッサＰＵ［３］３０２は、時刻ＲＴ［３］から（２×γ−α［３］−β［３］）時間経過後の時刻ＳＴ［３］において、負荷試験対象部位であるキャッシュＡ３０３への負荷処理を開始する。
【００３９】
時刻ＲＴ［４］にトリガ情報を受信したプロセッサＰＵ［４］３１２は、時刻ＲＴ［４］から（３×γ−α［４］−β［４］）時間経過後の時刻ＳＴ［４］において、負荷試験対象部位であるキャッシュＡ３０３への負荷処理を開始する。
【００４０】
これにより、全プロセッサから実行される負荷処理は、プロセッサＰＵ［１］上の時刻Ｔ［１］に同期されて負荷試験対象部位であるキャッシュＡ３０３へ到達する。時刻Ｔ［１］以降は、全プロセッサの負荷処理の高負荷と無負荷の負荷変動切替えのタイミングを自プロセッサ内のタイマレジスタの値でコントロールし、負荷変動試験を実施できる。
【実施例２】
【００４１】
図４と図５を用いて、さらに本発明の他の実施例を説明する。
【００４２】
図４は、４プロセッサ構成の情報処理装置システムの構成図であって、図３の構成に、情報処理装置Ａ３００の電源を管理する電源ユニットＡ４００と、情報処理装置Ｂ３１０の電源を管理する電源ユニットＢ４１０と、全電源ユニットに電力を共有する主電源装置４２０を加えた情報処理装置システムの構成図であり、従来の構成である。
図４と図５を用いて、電源ユニットＡ４００、電源ユニットＢ４１０及び主電源装置４２０を負荷試験対象部位とする負荷試験方法を説明する。
【００４３】
まず、マスタプロセッサを決定する。ここではプロセッサＰＵ［１］３０１をマスタプロセッサとした。残りのプロセッサはスレイブプロセッサとする。
【００４４】
次に、メモリＡ３０４又はメモリＢ３１４に格納してある検証プログラムの負荷試験プログラムを各プロセッサで実行する。キャッシュ機能を有するプロセッサを使用する場合は、試験プログラムのコアプログラムの部分が各プロセッサ内のキャッシュに格納される状態の方がネットワークのトラフィックの混雑を回避できる。
【００４５】
次に、情報処理装置システムの仕様から求めたα［２］〜α［４］、β［１］〜β［４］、γの値を負荷試験プログラムに与える。これらα、β、γの値は、予めメモリＡ３０４又はメモリＢ３１４に格納しておくか、または負荷試験プログラム起動時の起動オプションにより設定する。負荷試験対象部位が電源ユニットや電源装置の場合は、例えばプロセッサがプロセッサ内のキャッシュとレジスタの値を短サイクルでＡＬＬ０とＡＬＬ１を繰返し切替えるだけで、他プロセッサや記憶装置への転送時間幅を気にせずに電圧と電力の負荷を発生させる方法がある。よって、各プロセッサから負荷試験対象部位へ負荷処理が到達するまでの時間幅β［１］〜β［４］を同一値にすることができる。またβ［１］＝β［２］＝β［３］＝β［４］＝０とすることで、各プロセッサが負荷処理を開始する時刻ＳＴ［１］〜ＳＴ［４］の計算式を簡略化することができる。
【００４６】
次に、従来の同期処理により、全スレイブプロセッサがトリガ情報の受信準備を完了していることを保証する。その後、プロセッサＰＵ［１］３０１は、時刻Ｔ［４］においてトリガ情報をネットワークＡ３０５とアダプタＡ３０６とネットワークＣ３２０とアダプタＢ３１６とネットワークＢ３１５を経由してプロセッサＰＵ［４］３１２へ送信し、時刻Ｔ［４］からγ時間後の時刻Ｔ［３］においてトリガ情報をネットワークＡ３０５経由でプロセッサＰＵ［３］３０２へ送信し、時刻Ｔ［４］から（２×γ）時間後の時刻Ｔ［２］においてトリガ情報をネットワークＡ３０５とアダプタＡ３０６とネットワークＣ３２０とアダプタＢ３１６とネットワークＢ３１５を経由してプロセッサＰＵ［２］３１１へ送信する。その後、プロセッサＰＵ［１］３０１は、時刻Ｔ［２］からγ時間経過後の時刻Ｔ［１］において、負荷試験対象部位である電源ユニットＡ４００及び主電源装置４２０への負荷処理を開始する。
【００４７】
時刻ＲＴ［２］にトリガ情報を受信したプロセッサＰＵ［２］３１１は、時刻ＲＴ［２］から（１×γ−α［２］）時間経過後の時刻Ｔ［１］において、負荷試験対象部位である電源ユニットＢ４１０及び主電源装置４２０への負荷処理を開始する。
【００４８】
時刻ＲＴ［３］にトリガ情報を受信したプロセッサＰＵ［３］３０２は、時刻ＲＴ［３］から（２×γ−α［３］）時間経過後の時刻Ｔ［１］において、負荷試験対象部位である電源ユニットＡ４００及び主電源装置４２０への負荷処理を開始する。
【００４９】
時刻ＲＴ［４］にトリガ情報を受信したプロセッサＰＵ［４］３１２は、時刻ＲＴ［４］から（３×γ−α［４］）時間経過後の時刻Ｔ［１］において、負荷試験対象部位である電源ユニットＢ４１０及び主電源装置４２０への負荷処理を開始する。
【００５０】
これにより、全プロセッサから実行される負荷処理は、プロセッサＰＵ［１］上の時刻Ｔ［１］に同期されて負荷試験対象部位である主電源装置４２０と電源ユニットＡ４００と電源ユニットＢ４１０へ到達する。時刻Ｔ［１］以降は、全プロセッサの負荷処理の高負荷と無負荷の負荷変動切替えのタイミングを自プロセッサ内のタイマレジスタの値でコントロールし、負荷変動試験を実施できる。
【００５１】
以上説明した実施例によれば、従来の同期処理によるマスタ装置からスレイブ装置への情報送信時間幅と比較して各装置が自装置内のタイマレジスタをｒｅａｄする時間幅が小さい情報処理装置環境において、各スレイブ装置上のタイマレジスタ値をマスタ装置上のタイマレジスタ値と同一値に修正することを実行せずに、負荷試験対象部位への負荷変化同期タイミングの精度が向上する。これにより、高精度の情報処理装置システムの検証が実施できる。
【００５２】
例えば、従来の同期処理で使用する共有メモリのマスタ装置からスレイブ装置への情報転送時間が２００サイクル、またマスタ装置及びスレイブ装置の自装置内タイマレジスタのｒｅａｄ時間が１０サイクルの場合、本実施例では負荷変化の同期タイミングの精度が最大で約２０倍向上する。  
【産業上の利用可能性】
【００５３】
本発明の検証システムは、情報処理装置システム開発の製品実機の調整作業や製品検査に適用できる。また時刻を修正しない特徴があるので、情報処理装置システム出荷後の保守診断プログラムに適用することで、顧客の情報処理装置システムの環境を修正しないで診断を実施することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明に基づく負荷試験方法のフローチャートである。
【図２】本発明に基づく負荷試験方法のタイミングチャートである。
【図３】本発明の一実施例を説明するための４プロセッサ構成の情報処理装置システムの構成図である。
【図４】本発明の他の実施例を説明するための４プロセッサ構成の情報処理装置システムの構成図である。
【図５】本発明の実施例において負荷試験を行なう場合のタイミングチャートである。
【符号の説明】
【００５５】
１〜１５：処理ステップ    ３００、３１０：情報処理装置Ａ、Ｂ  
３０１、３０２、３１１、３１２：プロセッサＰＵ（１）〜（４）  
３０３、３１３：キャッシュＡ、Ｂ    ３０４、３１４：メモリＡ、Ｂ
３０５、３１５、３２０：ネットワークＡ、Ｂ、Ｃ  
４００、４１０：電源ユニットＡ、Ｂ    ４２０：主電源装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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