(57)【要約】    【課題】  モード切替等の外部ＲＯＭデータを書込むタイミングにおいて画像に乱れが生じることのない初期値転送回路を提供すること。    【解決手段】  外部ＲＯＭとの接続を行う外部ＲＯＭインタフェースと、複数のレジスタを有する内部レジスタとを具備した信号処理装置に、外部ＲＯＭインタフェースを介して前記外部ＲＯＭから複数の信号処理に対応したＲＯＭデータを読込んで内部レジスタの各レジスタに書込み、この内部レジスタの各レジスタデータを内部処理回路に転送して信号処理を行うようにした初期値転送回路において、前記外部ＲＯＭからの複数の信号処理に対応するＲＯＭデータを内部レジスタの各レジスタに書込んでいる期間は、内部レジスタの各レジスタデータを内部処理回路に転送せずにホールドするホールド回路を内部レジスタと内部処理回路との間に設けた。【選択図】    図１
2006065569.tif 000002
【特許請求の範囲】
【請求項１】
外部ＲＯＭとの接続を行う外部ＲＯＭインタフェースと、複数のレジスタを構成要素として有する内部レジスタとを具備した信号処理装置に、前記外部ＲＯＭインタフェースを介して前記外部ＲＯＭから複数の信号処理に対応したＲＯＭデータを読込んで前記内部レジスタの各レジスタに書込み、この内部レジスタの各レジスタデータを内部処理回路に転送して信号処理を行うようにした初期値転送回路において、前記外部ＲＯＭからの複数の信号処理に対応するＲＯＭデータを前記内部レジスタの各レジスタに書込んでいる期間は、前記内部レジスタの各レジスタデータを前記内部処理回路に転送せずにホールドするホールド回路を前記内部レジスタと前記内部処理回路との間に設けたことを特徴とする初期値転送回路。
【請求項２】
外部ＲＯＭとの接続を行う外部ＲＯＭインタフェースと、複数のレジスタを構成要素として有する内部レジスタとを具備した信号処理装置に、前記外部ＲＯＭインタフェースを介して前記外部ＲＯＭから複数の信号処理に対応したＲＯＭデータを読込んで前記内部レジスタの各レジスタに書込み、この内部レジスタの各レジスタデータを内部処理回路に転送して信号処理を行うようにした初期値転送回路において、前記内部レジスタにおける複数のレジスタは、複数のバンクに分割し、かつ、バンク毎のシフトレジスタとなるように構成し、この内部レジスタにおける各バンクは、同一の信号処理に用いる関連性のあるＲＯＭデータが同一のバンクとなるように構成したことを特徴とする初期値転送回路。
【請求項３】
外部ＲＯＭとの接続を行う外部ＲＯＭインタフェースと、複数のレジスタを構成要素として有する内部レジスタとを具備した信号処理装置に、前記外部ＲＯＭインタフェースを介して前記外部ＲＯＭから複数の信号処理に対応したＲＯＭデータを読込んで前記内部レジスタの各レジスタに書込み、この内部レジスタの各レジスタデータを内部処理回路に転送して信号処理を行うようにした初期値転送回路において、前記内部レジスタにおける複数のレジスタは、複数のバンクに分割し、かつ、バンク毎のシフトレジスタとなるように構成し、この内部レジスタにおける各バンクは、同一の信号処理に用いる関連性のあるＲＯＭデータが同一のバンクとなるように構成し、前記外部ＲＯＭからの複数の信号処理に対応するＲＯＭデータを前記内部レジスタの各レジスタに書込んでいる期間は、前記内部レジスタの各レジスタデータを前記内部処理回路に転送せずにホールドするホールド回路を前記内部レジスタの各バンクと前記内部処理回路との間にそれぞれ設けたことを特徴とする初期値転送回路。
【請求項４】
外部ＣＰＵは、ホールド回路において各レジスタデータをホールドさせるためのホールド要求信号を生成し、内部レジスタは、前記ホールド要求信号を格納するためのレジスタを具備してなることを特徴とする請求項１又は３記載の初期値転送回路。
【請求項５】
ホールド要求信号を格納したレジスタとホールド回路との間に、ホールド要求信号をＲＯＭデータの書込み期間だけ選択してホールド回路に出力するための２−１セレクタを設けたことを特徴とする請求項４記載の初期値転送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル映像信号に処理に用いるデータを処理装置に転送するための初期値転送回路に関するものである。
【背景技術】
【０００２】
従来より、ディジタル映像信号に処理に用いるデータを処理装置に転送するための初期値転送回路が存在し、従来技術としては図３に示すような初期値転送回路が挙げられる。この図３に示すように従来の初期値転送回路は、信号処理装置２０と、外部ＣＰＵ２１と、外部記憶手段としての外部ＲＯＭ２２とで構成され、前記信号処理装置２０は、制御部２３、内部レジスタ２４、外部ＲＯＭインタフェース２６、内部処理回路２５及びアドレス切替セレクタ２７で構成されている。
【０００３】
前記制御部２３は、入力したシリアルデータをパラレルデータに変換して出力するとともに、書き込み信号を出力する。また、前記内部レジスタ２４は、バンク選択部２８、バンク０（２９）及びバンク１（３０）とで構成されており、バンク選択部２８によって書込むバンクを選択して、選択されたバンクに書込み信号を出力する。また、図４に示すように、バンク０（２９）は、並列に接続された複数個のレジスタ００、レジスタ０１、…、レジスタ７Ｆと、複数個の２−１セレクタ３１１、２−１セレクタ３１２、…、２−１セレクタ３１ｎとで構成され、バンク１（３０）は、並列に接続された複数個のレジスタ８０、レジスタ８１、…、レジスタＦＦと、複数個の２−１セレクタ３２１、２−１セレクタ３２２、…、２−１セレクタ３２ｎとで構成されている。これらのうち、レジスタ００は、外部ＣＰＵ２１のアドレスを判別するために用いられ、レジスタ０１は、外部ＣＰＵ２１のデータ転送要求信号及びバンク切替信号とを判別するために用いられ、それぞれ外部ＣＰＵ２１で制御される。
【０００４】
前記外部ＲＯＭインタフェース２６は、図５に示すように、アドレス生成部３３、制御信号生成部３４、カウンタ３５及び転送開始検出部３６で構成されている。この外部ＲＯＭインタフェース２６では、内部レジスタ２４のレジスタ００からのアドレスをもとに、アドレス生成部３３にて外部ＲＯＭ２２に対する外部ＲＯＭアドレスの上位アドレスを生成する。また、内部レジスタ２４のレジスタ０１からのＲＯＭデータ転送要求信号が「０」から「１」へ変化すると、これを転送開始検出部３６で検出し、この検出信号でカウンタ３５は、００ｈ〜ＦＦｈまでカウントアップする。このカウンタ３５の出力値は、アドレス生成部３３へ送られ、外部ＲＯＭアドレスの下位アドレスとして使用される。前記転送開始検出部３６とカウンタ３５の出力をもとに、制御信号生成部３４にて２−１セレクタ信号と転送終了信号を生成する。このうち、２−１セレクタ信号は、前記内部レジスタ２４の２−１セレクタ３１、３２とアドレス切替セレクタ２７へ送られ、また、転送終了信号は、前記内部レジスタ２４のレジスタ０１に戻される。
【０００５】
以上のような構成において、外部ＣＰＵ２１から、外部ＲＯＭ２２に保有されている複数種類の映像データの中のそれぞれに対応した制御データのアドレスを設定し、データとともに、シリアルで信号処理装置２０の制御部２３に転送し、外部ＲＯＭ２２のＲＯＭデータ転送要求を行う。制御部２３では、シリアル−パラレル変換をして、書き込み信号とともに内部レジスタ２４へ送る。内部レジスタ２４のレジスタ００には、上位アドレスを格納し、レジスタ０１には、データ転送要求信号を格納する。
【０００６】
外部ＲＯＭインタフェース２６では、内部レジスタ２４のレジスタ００からのアドレスをもとに、外部ＲＯＭ２２に対する外部ＲＯＭアドレスの上位アドレスを生成し、また、前記転送開始検出部３６とカウンタ３５の出力をもとに、制御信号生成部３４にて２−１セレクタ信号と転送終了信号を生成する。
【０００７】
アドレス切替セレクタ２７では、２−１セレクタ信号により、内部処理回路２５から出力した内部処理回路２５を処理するための内部処理回路用外部ＲＯＭアドレスか、外部ＲＯＭインタフェース２６から出力した内部レジスタ２４を処理するための内部レジスタ用外部ＲＯＭアドレスかを選択する。外部ＲＯＭ２２は、選択されたアドレスが内部処理回路用外部ＲＯＭアドレスか、内部レジスタ用外部ＲＯＭアドレスかにより、対応した制御データを内部レジスタ２４か内部処理回路２５へ転送する。
【０００８】
具体的には、図６において、（ｃ）に示すように、外部ＲＯＭインタフェース２６からの２−１セレクタ信号によりＲＯＭデータ転送要求があり、（ａ）に示すように、外部ＲＯＭ２２へ外部ＲＯＭアドレスが送られると、（ｂ）に示すような内部レジスタ２４か内部処理回路２５かいずれかのＲＯＭデータが外部ＲＯＭ２２から出力する。すると、（ｄｎ）、（ｄｎ−１）、（ｄｎ−２）、…（ｄ１）に示すようにデータを順次シフトさせて、内部レジスタ２４又は内部処理回路２５の略すべてのレジスタＦＦ、ＥＦ、…０２に制御データを格納してゆく。そして、内部レジスタ２４内に格納されたデータは、内部処理回路２５に送られ、この内部処理回路２５にて外部ＲＯＭ２２からの拡大・縮小データ、γ補正データなどの画像処理用ＲＯＭデータにより映像処理が行われる。
【０００９】
以上が、従来技術としての初期値転送回路であり、このような構成の初期値転送回路の一例として、特許文献１が存在する。
【特許文献１】特開２００３−１０８９９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記の従来回路においては、図４に示すように、内部レジスタ２４のバンク０（２９）におけるレジスタ００、レジスタ０１、…、レジスタ７Ｆと、バンク１（３０）におけるレジスタ８０、レジスタ８１、…、レジスタＦＦとは、全体としてシフトレジスタで構成されており、外部ＲＯＭ２２からのＲＯＭデータは、必ずバンク１（３０）のレジスタＦＦから入力されて、レジスタＦＦ、レジスタＦＥ、…、レジスタ８０という流れでそれぞれＲＯＭデータが移動し、その後レジスタ８０からバンク０（２９）のレジスタ７Ｆ、レジスタ７Ｅ、…、レジスタ０２という流れでＲＯＭデータが移動する。それぞれのレジスタでは、書込み要求があった場合に、それぞれＲＯＭデータを格納することとなる。
【００１１】
一方で、信号処理装置２０の機能拡張に伴ってバンク・レジスタの増加が想定される。図３に示す従来回路においてバンク・レジスタの追加を行う場合には、上記の通り、複数のバンク内の複数のレジスタは最終的に全体を１つのシフトレジスタとして構成することとなる。また、バンク数及びレジスタ数が増加するということは、それぞれに対応した外部ＲＯＭデータが増加するということであり、これらの外部ＲＯＭデータを各レジスタに格納するには、全体で１つのシフトレジスタとして構成した全てのレジスタに対して順次シフトしながらアクセスしなければならない。よって、この構成をとる限り、レジスタ数が増えれば増えるほど外部ＲＯＭデータを格納し終わるまでの時間が増えることとなる。
【００１２】
このように、外部ＲＯＭデータを格納し終わるまでの時間が増えると、モード切替などによって新たに外部ＲＯＭデータを内部レジスタ２４に書込む必要がある場合に、新たな外部ＲＯＭデータを格納し終わる前に内部処理回路２５にモード切替前のデータを出力してしまうレジスタが生じ、その結果、モードの切替のタイミングで２つのモードのレジスタデータが混在して画像に乱れが生じてしまうという問題があった。
【００１３】
本発明は、上記問題点に鑑みなされたものであり、信号処理装置の機能拡張に伴ってバンク・レジスタの増加があったとしても、モード切替等の外部ＲＯＭデータを書込むタイミングにおいて画像に乱れが生じることのない初期値転送回路を提供することを目的とするものである。
【課題を解決するための手段】
【００１４】
本発明の請求項１は、外部ＲＯＭとの接続を行う外部ＲＯＭインタフェースと、複数のレジスタを構成要素として有する内部レジスタとを具備した信号処理装置に、前記外部ＲＯＭインタフェースを介して前記外部ＲＯＭから複数の信号処理に対応したＲＯＭデータを読込んで前記内部レジスタの各レジスタに書込み、この内部レジスタの各レジスタデータを内部処理回路に転送して信号処理を行うようにした初期値転送回路において、前記外部ＲＯＭからの複数の信号処理に対応するＲＯＭデータを前記内部レジスタの各レジスタに書込んでいる期間は、前記内部レジスタの各レジスタデータを前記内部処理回路に転送せずにホールドするホールド回路を前記内部レジスタと前記内部処理回路との間に設けたことを特徴とする初期値転送回路である。
【００１５】
本発明の請求項２は、外部ＲＯＭとの接続を行う外部ＲＯＭインタフェースと、複数のレジスタを構成要素として有する内部レジスタとを具備した信号処理装置に、前記外部ＲＯＭインタフェースを介して前記外部ＲＯＭから複数の信号処理に対応したＲＯＭデータを読込んで前記内部レジスタの各レジスタに書込み、この内部レジスタの各レジスタデータを内部処理回路に転送して信号処理を行うようにした初期値転送回路において、前記内部レジスタにおける複数のレジスタは、複数のバンクに分割し、かつ、バンク毎のシフトレジスタとなるように構成し、この内部レジスタにおける各バンクは、同一の信号処理に用いる関連性のあるＲＯＭデータが同一のバンクとなるように構成したことを特徴とする初期値転送回路である。
【００１６】
本発明の請求項３は、外部ＲＯＭとの接続を行う外部ＲＯＭインタフェースと、複数のレジスタを構成要素として有する内部レジスタとを具備した信号処理装置に、前記外部ＲＯＭインタフェースを介して前記外部ＲＯＭから複数の信号処理に対応したＲＯＭデータを読込んで前記内部レジスタの各レジスタに書込み、この内部レジスタの各レジスタデータを内部処理回路に転送して信号処理を行うようにした初期値転送回路において、前記内部レジスタにおける複数のレジスタは、複数のバンクに分割し、かつ、バンク毎のシフトレジスタとなるように構成し、この内部レジスタにおける各バンクは、同一の信号処理に用いる関連性のあるＲＯＭデータが同一のバンクとなるように構成し、前記外部ＲＯＭからの複数の信号処理に対応するＲＯＭデータを前記内部レジスタの各レジスタに書込んでいる期間は、前記内部レジスタの各レジスタデータを前記内部処理回路に転送せずにホールドするホールド回路を前記内部レジスタの各バンクと前記内部処理回路との間にそれぞれ設けたことを特徴とする初期値転送回路である。
【００１７】
本発明の請求項４は、請求項１又は３に加えて、外部ＣＰＵは、ホールド回路において各レジスタデータをホールドさせるためのホールド要求信号を生成し、内部レジスタは、前記ホールド要求信号を格納するためのレジスタを具備してなることを特徴とする初期値転送回路である。
【００１８】
本発明の請求項５は、請求項４に加えて、ホールド要求信号を格納したレジスタとホールド回路との間に、ホールド要求信号をＲＯＭデータの書込み期間だけ選択してホールド回路に出力するための２−１セレクタを設けたことを特徴とする初期値転送回路である。
【発明の効果】
【００１９】
請求項１記載の発明によれば、内部レジスタの各レジスタデータを内部処理回路に転送せずにホールドするためのホールド回路を内部レジスタと内部処理回路との間に設けたので、ＲＯＭデータの書込み期間中に内部処理回路に対してレジスタデータが転送されることがなく、よって、モード切替による画像の乱れが生じない。また、レジスタ数が増加して書込み期間が増加しても、書込み終了までホールドするので、画質の乱れが生じることがない。
【００２０】
請求項２記載の発明によれば、内部レジスタにおける複数のレジスタは、複数のバンクに分割し、かつ、バンク毎のシフトレジスタとなるように構成し、この内部レジスタにおける各バンクは、同一の信号処理に用いる関連性のあるＲＯＭデータが同一のバンクとなるように構成したので、バンク毎のシフトレジスタで構成したことと、関連性のあるＲＯＭデータを同一バンクで構成したことによって、変更のあるバンクのみに書込む構成が可能となり、全体としての書込み時間を短縮することができ、結果、モード切替による画像の乱れが生じない。また、この構成によれば、バンク数が３以上となっても、関連する内容をまとめて１つのバンクとしておくことで、バンク数の増加が書込み時間の増加に影響することがない。
【００２１】
請求項３記載の発明によれば、内部レジスタにおける複数のレジスタは、複数のバンクに分割し、かつ、バンク毎のシフトレジスタとなるように構成し、この内部レジスタにおける各バンクは、同一の信号処理に用いる関連性のあるＲＯＭデータが同一のバンクとなるように構成し、外部ＲＯＭから複数の信号処理に対応するＲＯＭデータを内部レジスタの各レジスタに書込んでいる期間は、内部レジスタの各レジスタデータを内部処理回路に転送せずにホールドするためのホールド回路を内部レジスタの各バンクと内部処理回路との間にそれぞれ設けたので、バンク毎のシフトレジスタで構成したことと、関連性のあるＲＯＭデータを同一バンクで構成したことによって、変更のあるバンクのみに書込む構成が可能となり、全体としての書込み時間を短縮することができ、また、ＲＯＭデータの書込み期間中に内部処理回路に対してレジスタデータが転送されることがなくなるので、ホールド時間が短く、かつ、その間は画像の乱れが生じない。
【００２２】
請求項４記載の発明によれば、請求項１又は３に加えて、外部ＣＰＵは、ホールド回路において各レジスタデータをホールドさせるためのホールド要求信号を生成し、内部レジスタは、前記ホールド要求信号を格納するためのレジスタを具備してなるようにしたので、ホールド回路に対するホールド要求をレジスタを通じて供給することができる。
【００２３】
請求項５記載の発明によれば、請求項４に加えて、ホールド要求信号を格納したレジスタとホールド回路との間に、ホールド要求信号をＲＯＭデータの書込み期間だけ選択してホールド回路に出力するための２−１セレクタを設けたので、ホールド期間を的確に選択することができる。
【発明を実施するための最良の形態】
【００２４】
本発明による初期値転送回路は、外部ＲＯＭとの接続を行う外部ＲＯＭインタフェースと、複数のレジスタを構成要素として有する内部レジスタとを具備した信号処理装置に、前記外部ＲＯＭインタフェースを介して前記外部ＲＯＭから複数の信号処理に対応したＲＯＭデータを読込んで前記内部レジスタの各レジスタに書込み、この内部レジスタの各レジスタデータを内部処理回路に転送して信号処理を行うようにした初期値転送回路において、前記内部レジスタにおける複数のレジスタは、複数のバンクに分割し、かつ、バンク毎のシフトレジスタとなるように構成し、この内部レジスタにおける各バンクは、同一の信号処理に用いる関連性のあるＲＯＭデータが同一のバンクとなるように構成し、前記外部ＲＯＭからの複数の信号処理に対応するＲＯＭデータを前記内部レジスタの各レジスタに書込んでいる期間は、前記内部レジスタの各レジスタデータを前記内部処理回路に転送せずにホールドするホールド回路を前記内部レジスタの各バンクと前記内部処理回路との間にそれぞれ設けたことを特徴とするものである。
以下、図面に基づいて詳細に説明する。
【実施例１】
【００２５】
本発明の実施の形態を図面に基づいて説明する。
図１に示すのは、本発明による初期値転送回路の構成を示したブロック図であり、従来技術である図３と同様の構成の部分には同一符号を付して、詳細な説明については省略するものとする。この図１に示す初期値転送回路は、信号処理装置１０と、外部ＣＰＵ２１と、外部記憶手段としての外部ＲＯＭ２２とで構成され、前記信号処理装置１０は、制御部２３、内部レジスタ１１、外部ＲＯＭインタフェース２６、内部処理回路２５、アドレス切替セレクタ２７、２−１セレクタ１４、１５、及び、ホールド回路１６、１７で構成されている。
【００２６】
前記内部レジスタ１１は、バンク選択部２８、バンク０（１２）及びバンク１（１３）とで構成されており、バンク選択部２８によって書込むバンクを選択して、選択されたバンクに書込み信号を出力する。また、図２に示すように、バンク０（１２）は、並列に接続された複数個のレジスタ００、レジスタ０１、…、レジスタ７Ｆと、複数個の２−１セレクタ１８１、２−１セレクタ１８２、…、２−１セレクタ１８ｎとで構成され、バンク１（１３）は、並列に接続された複数個のレジスタ８０、レジスタ８１、…、レジスタＦＦと、複数個の２−１セレクタ１９１、２−１セレクタ１９２、…、２−１セレクタ１９ｎとで構成されている。これらのうち、バンク０（１２）のレジスタ００は、外部ＣＰＵ２１のアドレスを判別するために用いられ、レジスタ０１は、外部ＣＰＵ２１のデータ転送要求信号、バンク切替信号、及び、後述するホールド要求信号とを判別するために用いられ、それぞれ外部ＣＰＵ２１で制御される。
【００２７】
また、図２にしめすように、バンク０（１２）のレジスタ００、レジスタ０１、…、レジスタ７Ｆを１つのシフトレジスタとして構成し、同様に、バンク１（１３）のレジスタ８０、レジスタ８１、…、レジスタＦＦを１つのシフトレジスタとして構成する。このように、本発明においては、従来技術のように全てのレジスタを１つのシフトレジスタとして構成するのではなく、バンク毎のシフトレジスタで構成している。さらに、モード切替などによって変更の可能性のあるレジスタをバンク０（１２）に集め、変更されない又は変更の可能性の少ないレジスタをバンク１（１３）に集めて構成する。
【００２８】
前記２−１セレクタ１４には、前記バンク０（１２）のレジスタ０１からのホールド要求信号と、前記外部ＲＯＭインタフェース２６からの２−１セレクタ信号とが入力される。この２−１セレクタ１４では、ホールド要求が入力されており、かつ、２−１セレクタ信号がハイである場合に、後段のホールド回路１６に対してレジスタデータのホールドを指示する信号を出力する。ホールド回路１６では、２−１セレクタ１４からの信号によってホールドを指示されている期間はバンク０（１２）からの各レジスタデータをホールドし続け、その期間終了後に各レジスタデータを内部処理回路２５に出力する。
【００２９】
同様に、前記２−１セレクタ１５には、前記バンク０（１２）のレジスタ０１からのホールド要求信号と、前記外部ＲＯＭインタフェース２６からの２−１セレクタ信号とが入力され、ホールド要求があり、かつ、２−１セレクタ信号がハイである場合に、後段のホールド回路１６に対してレジスタデータのホールドを指示する信号を出力する。ホールド回路１６では、２−１セレクタ１４からの信号によってホールドを指示されている期間はバンク１（１３）からの各レジスタデータをホールドし続け、その期間終了後に各レジスタデータを内部処理回路２５に出力する。
【００３０】
このような構成における作用を説明する。
外部ＣＰＵ２１は、外部ＲＯＭ２２に保有されている複数種類の映像データの中のそれぞれに対応した制御データのアドレスを設定し、データとともに、シリアルで信号処理装置１０の制御部２３に転送する。また、外部ＣＰＵ２１からは、バンク切替、ホールド要求、外部ＲＯＭ上位アドレス、及び、データ転送要求を行う。制御部２３では、シリアル−パラレル変換をして、書き込み信号とともに内部レジスタ１１へ送る。内部レジスタ１１のレジスタ００には、上位アドレスを格納し、レジスタ０１には、データ転送要求信号、ホールド要求信号及びバンク切替信号を格納する。
【００３１】
外部ＲＯＭインタフェース２６では、内部レジスタ１１のレジスタ００からのアドレスをもとに、アドレス生成部３３において外部ＲＯＭ２２に対する外部ＲＯＭアドレスの上位アドレスを生成し、また、前記転送開始検出部３６とカウンタ３５の出力をもとに、制御信号生成部３４にて２−１セレクタ信号と転送終了信号を生成する。
【００３２】
アドレス切替セレクタ２７では、２−１セレクタ信号により、内部処理回路２５から出力した内部処理回路２５を処理するための内部処理回路用外部ＲＯＭアドレスか、外部ＲＯＭインタフェース２６から出力した内部レジスタ１１を処理するための内部レジスタ用外部ＲＯＭアドレスかを選択する。外部ＲＯＭ２２は、選択されたアドレスが内部処理回路用外部ＲＯＭアドレスか、内部レジスタ用外部ＲＯＭアドレスかにより、対応したＲＯＭデータを内部レジスタ１１か内部処理回路２５へアドレス切替セレクタ２７を介して転送する。
【００３３】
ここで、外部ＲＯＭ２２から転送されてきたＲＯＭデータは、内部レジスタ１１のバンク０（１２）とバンク（１３）との両方に同時に入力される。同時に入力されたＲＯＭデータは、バンク選択部２８からの書込み信号が入力されたバンクにおいて書込み処理がなされる。例えば、バンク０（１２）に対して書込み信号が入力された場合には、レジスタ７ＦからＲＯＭデータが入力され、レジスタ７Ｆ→レジスタ７Ｅ→…→レジスタ０３→レジスタ０２というようにＲＯＭでーたをシフトさせて各レジスタに書込みを行う。
【００３４】
上記の通り、バンク０（１２）とバンク（１３）はバンク毎のシフトレジスタで構成されており、このような構成を採る限り、信号処理装置１０の機能拡張に伴ってバンク・レジスタの増加があったとしても、ＲＯＭデータがシフトする時間は１つのバンク内のレジスタ数で決定されることになるため、従来のように、全てのレジスタを１つのシフトレジスタとして構成した場合に比べて格段に書込み時間を短縮することができる。
【００３５】
また、内部レジスタ１１では、バンク選択部２８からの書込み信号と２−１セレクタ信号とによって、バンク０（１２）の各レジスタかバンク１（１３）の各レジスタに外部ＲＯＭ２２から転送されてきたＲＯＭデータを書込むが、このとき、同時にバンク０（１２）のレジスタ０１からのホールド要求信号と外部ＲＯＭインタフェース２６からの２−１セレクタ信号とが２−１セレクタ１４又は１５に入力され、この２−１セレクタ１４又は１５では、レジスタに対してＲＯＭデータを書込んでいる間はそれぞれの後段のホールド回路１６又は１７に入力される各レジスタデータを内部処理回路２５に転送せずに一旦ホールドする。そして、ＲＯＭデータの書込み期間の終了、即ち、図６（ｃ）に示すような２−１セレクタ信号がロウレベルになったときに、ホールド回路１６又は１７は内部処理回路２５に対してホールドしていた各レジスタデータを転送する。このような構成とすることで、ＲＯＭデータの書込み期間中に内部処理回路２５に対してレジスタデータが転送されることがなく、よって、モード切替による画像の乱れはなくなる。
【００３６】
さらに、本発明では、モード切替などによって変更の可能性のあるレジスタをバンク０（１２）に集め、変更されない又は変更の可能性の少ないレジスタをバンク１（１３）に集めて構成している。このような構成では、電源投入時などの初回の転送時にのみバンク０（１２）とバンク１（１３）の両方に書込みを行うが、モード切替の際にはバンク０（１２）のみ書込みを行う。このように、バンク毎のシフトレジスタで構成したことと、関連性のあるＲＯＭデータを同一バンクで構成したことによって、変更のあるバンクのみに書込む構成が可能となり、この構成によれば、バンク数が３以上となっても、関連する内容をまとめて１つのバンクとしておくことで、バンク数の増加が書込み時間の増加に影響することがない。
【００３７】
前記実施例では、外部ＣＰＵ２１からホールド要求を行っているが、本発明はこれに限られるものではなく、内部で生成した信号を用いてホールドを指示するようにしてもよい。また、前記実施例では、２−１セレクタ１４、１５を用いてホールド回路１６、１７におけるホールド期間を制御しているが、ホールド期間を判断できる構成であれば、必ずしもこの構成に限定されるものではない。勿論、バンク数やレジスタ数は実施例の場合に限定されるものではなく、どの様な場合にも適応できることは言うまでもない。
【図面の簡単な説明】
【００３８】
【図１】本発明による初期値転送回路の構成を示したブロック図である。
【図２】図１における内部レジスタ１１のバンク０（１２）とバンク１（１３）の詳細な構成を示したブロック図である。
【図３】従来の初期値転送回路の構成を示したブロック図である。
【図４】図３における内部レジスタ２４のバンク０（２９）とバンク１（３０）の詳細な構成を示したブロック図である。
【図５】図１及び図３における外部ＲＯＭインタフェース２６の構成を示したブロック図である。
【図６】ディジタル映像信号処理装置の作用を説明するためのタイミングチャートである。
【符号の説明】
【００３９】
１０…信号処理装置、１１…内部レジスタ、１２…バンク０、１３…バンク１、１４…２−１セレクタ、１５…２−１セレクタ、１６…ホールド回路、１７…ホールド回路、１８…２−１セレクタ、１９…２−１セレクタ、２０…信号処理装置、２１…外部ＣＰＵ、２２…外部ＲＯＭ、２３…制御部、２４…内部レジスタ、２５…内部処理回路、２６…外部ＲＯＭインタフェース、２７…アドレス切替セレクタ、２８…バンク選択部、２９…バンク０、３０…バンク１、３１…２−１セレクタ、３２…２−１セレクタ、３３…アドレス生成部、３４…制御信号生成部、３５…カウンタ、３６…転送開始検出部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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