(57)【要約】【課題】ＭＯＳキャパシタの寄生容量を抑制する。【解決手段】ＭＯＳキャパシタは、Ｐ型シリコン基板１の上面部に形成されたＮ型拡散領域２を下部電極とし、その上に形成されたゲート絶縁膜３を誘電体層とし、当該ゲート絶縁膜３の上に形成されたゲート電極４を上部電極としている。Ｎ型拡散領域２は、Ｐ型シリコン基板１に形成されたＰウェル１０の上部に形成される。Ｎ型拡散領域２とＰウェル１０との間に、Ｎ型拡散領域２よりも不純物濃度の低いＮ−型拡散領域１１を設ける。【選択図】図１
2006041001.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上面部に形成された第１導電型の第１拡散領域である下部電極と、
前記第１拡散領域上に形成された誘電体層と、
前記誘電体層上に形成された上部電極とを有するキャパシタ構造において、
前記第１拡散領域は、前記半導体基板内に形成された第２導電型のウェルの上部に形成されており、
当該キャパシタ構造は、前記ウェルと前記第１拡散領域との間に、前記第１拡散領域よりも不純物濃度の低い前記第１導電型の第２拡散領域を備えている
ことを特徴とするキャパシタ構造。
【請求項２】
半導体基板の上面部に形成された第１導電型の第１拡散領域である下部電極と、
前記第１拡散領域上に形成された誘電体層と、
前記誘電体層上に形成された上部電極とを有するキャパシタ構造において、
前記第１拡散領域は、前記半導体基板内に形成された第２導電型のウェルの上部に形成されており、
当該キャパシタ構造は、前記ウェルと前記第１拡散領域との間に、前記ウェルよりも不純物濃度の低い前記第２導電型の第２拡散領域を備えている
ことを特徴とするキャパシタ構造。
【請求項３】
半導体基板の上面部に形成された第１導電型の拡散領域である下部電極と、
前記第１拡散領域上に形成された誘電体層と、
前記誘電体層上に形成された上部電極とを有するキャパシタ構造において、
前記半導体基板は第２導電型であり、
前記拡散領域は、前記半導体基板内に形成された前記第１導電型のウェルの上部に形成されている
ことを特徴とするキャパシタ構造。
【請求項４】
第１導電型の半導体基板内に形成された第２導電型の第１ウェルと、
前記第１ウェル内に形成された第１導電型の第２ウェルと、
前記第２ウェルの上部に形成された前記第２導電型の拡散領域である下部電極と、
前記拡散領域上に形成された誘電体層と、
前記誘電体層上に形成された上部電極とを有するキャパシタ構造を備える半導体装置であって、
通常動作時において、前記第１ウェルおよび前記第２ウェルの電位がフローティング状態に保たれる
ことを特徴とする半導体装置。
【請求項５】
Ｐ型半導体基板内に形成されたＮウェルと、
前記Ｎウェル内に形成されたＰウェルと、
前記Ｐウェルの上部に形成されたＮ型拡散領域である下部電極と、
前記Ｎ型拡散領域上に形成された誘電体層と、
前記誘電体層上に形成された上部電極とを有するキャパシタ構造を備える半導体装置であって、
通常動作時において、前記Ｎウェルの電位がフローティング状態に保たれると共に、前記Ｐウェルの電位が前記Ｎ型拡散領域の電位よりも低く保たれる
ことを特徴とする半導体装置。
【請求項６】
Ｎ型半導体基板内に形成されたＰウェルと、
前記Ｐウェル内に形成されたＮウェルと、
前記Ｎウェルの上部に形成されたＰ型拡散領域である下部電極と、
前記Ｐ型拡散領域上に形成された誘電体層と、
前記誘電体層上に形成された上部電極とを有するキャパシタ構造を備える半導体装置であって、
通常動作時において、前記Ｐウェルの電位がフローティング状態に保たれると共に、前記Ｎウェルの電位が前記Ｐ型拡散領域の電位よりも高く保たれる
ことを特徴とする半導体装置。
【請求項７】
第１導電型の半導体基板内に形成された少なくとも１つの第２導電型の第１ウェルと、
前記第１ウェル内に形成された複数個の第１導電型の第２ウェルとを備える半導体装置であって、
前記複数の第２ウェルの少なくとも１つに、
当該第２ウェルの上部に形成された第２導電型の拡散領域である下部電極と、
前記拡散領域上に形成された誘電体層と、
前記誘電体層上に形成された上部電極とを有するキャパシタが形成され、
前記複数の第２ウェルのうち、前記キャパシタが形成されたものは、他のものより不純物濃度が低い
ことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
通常動作時において、前記キャパシタが形成されている前記第１ウェルおよび前記第２ウェルの電位がフローティング状態に保たれる
ことを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置であって、
前記第１導電型はＰ型であり、
前記第２導電型はＮ型であり、
通常動作時において、前記キャパシタが形成されている前記第１ウェルの電位がフローティング状態に保たれると共に、前記キャパシタが形成されている前記第２ウェルの電位が前記拡散領域の電位よりも低く保たれる
ことを特徴とする半導体装置。
【請求項１０】
請求項７記載の半導体装置であって、
前記第１導電型はＮ型であり、
前記第２導電型はＰ型であり、
通常動作時において、前記キャパシタが形成されている前記第１ウェルの電位がフローティング状態に保たれると共に、前記キャパシタが形成されている前記第２ウェルの電位が前記拡散領域の電位よりも高く保たれる
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ構造およびそれを備える半導体装置に関するものである。
【背景技術】
【０００２】
アナログ回路に使用される容量素子（キャパシタ）として、ＭＯＳ（Metal-Oxide-Semiconductor）キャパシタが広く知られている。従来のＭＯＳキャパシタは、製造プロセスが比較的容易であるが、半導体基板内に形成された不純物拡散領域が電極（半導体電極）として使用されるため、電極の空乏化や、寄生容量による信号損失といった問題を有している。電極の空乏化の問題に対しては、半導体電極への不純物の導入量を増加させるなどすることにより、動作上の問題が生じない程度にまで空乏化を抑制することができる。
【０００３】
しかし、寄生容量による信号損失を抑制することは困難であり、これまでにも寄生容量を低減させるための技術が提案されている（例えば特許文献１，２）。
【０００４】
【特許文献１】特開平１０−９３０１８号公報
【特許文献２】特開平１１−８７５３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
例えば、Ｐ型の半導体基板内のＰウェルの上部に形成されたＮ型拡散領域を下部電極とし、その上にゲート絶縁膜を介して設けられたゲート電極を上部電極とする一般的なＭＯＳキャパシタ構造の場合、Ｎ型拡散領域とＰウェルとの間の空乏層を介して寄生容量が形成される。そのため、下部電極（Ｎ型拡散領域）に入力された信号は、その寄生容量を通じて基板側にも漏れ、信号損失が生じてしまう。上記の一般的なキャパシタ構造では、基板側の寄生容量値が、本来の下部電極−上部電極間の容量値の２０〜３０％もの値になることが知られている。
【０００６】
本発明は以上のような課題を解決するためになされたものであり、寄生容量を抑制することが可能なキャパシタ構造および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の局面に係るキャパシタ構造は、半導体基板の上面部に形成された第１導電型の第１拡散領域である下部電極と、前記第１拡散領域上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを有するキャパシタ構造において、前記第１拡散領域は、前記半導体基板内に形成された第２導電型のウェルの上部に形成されており、当該キャパシタ構造は、前記ウェルと前記第１拡散領域との間に、前記第１拡散領域よりも不純物濃度の低い前記第１導電型の第２拡散領域を備えていることを特徴とする。
【０００８】
本発明の第２の局面に係るキャパシタ構造は、半導体基板の上面部に形成された第１導電型の第１拡散領域である下部電極と、前記第１拡散領域上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを有するキャパシタ構造において、前記第１拡散領域は、前記半導体基板内に形成された第２導電型のウェルの上部に形成されており、当該キャパシタ構造は、前記ウェルと前記第１拡散領域との間に、前記ウェルよりも不純物濃度の低い前記第２導電型の第２拡散領域を備えていることを特徴とする。
【０００９】
本発明の第３の局面に係るキャパシタ構造は、半導体基板の上面部に形成された第１導電型の拡散領域である下部電極と、前記第１拡散領域上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを有するキャパシタ構造において、前記半導体基板は第２導電型であり、前記拡散領域は、前記半導体基板内に形成された前記第１導電型のウェルの上部に形成されていることを特徴とする。
【００１０】
本発明の第４の局面に係る半導体装置は、第１導電型の半導体基板内に形成された第２導電型の第１ウェルと、前記第１ウェル内に形成された第１導電型の第２ウェルと、前記第２ウェルの上部に形成された前記第２導電型の拡散領域である下部電極と、前記拡散領域上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを有するキャパシタ構造を備える半導体装置であって、通常動作時において、前記第１ウェルおよび前記第２ウェルの電位がフローティング状態に保たれることを特徴とする。
【００１１】
本発明の第５の局面に係る半導体装置は、Ｐ型半導体基板内に形成されたＮウェルと、前記Ｎウェル内に形成されたＰウェルと、前記Ｐウェルの上部に形成されたＮ型拡散領域である下部電極と、前記Ｎ型拡散領域上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを有するキャパシタ構造を備える半導体装置であって、通常動作時において、前記Ｎウェルの電位がフローティング状態に保たれると共に、前記Ｐウェルの電位が前記Ｎ型拡散領域の電位よりも低く保たれることを特徴とする。
【００１２】
本発明の第６の局面に係る半導体装置は、Ｎ型半導体基板内に形成されたＰウェルと、前記Ｐウェル内に形成されたＮウェルと、前記Ｎウェルの上部に形成されたＰ型拡散領域である下部電極と、前記Ｐ型拡散領域上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを有するキャパシタ構造を備える半導体装置であって、通常動作時において、前記Ｐウェルの電位がフローティング状態に保たれると共に、前記Ｎウェルの電位が前記Ｐ型拡散領域の電位よりも高く保たれることを特徴とする。
【００１３】
本発明の第７の局面に係る半導体装置は、第１導電型の半導体基板内に形成された少なくとも１つの第２導電型の第１ウェルと、前記第１ウェル内に形成された複数個の第１導電型の第２ウェルとを備える半導体装置であって、前記複数の第２ウェルの少なくとも１つに、当該第２ウェルの上部に形成された第２導電型の拡散領域である下部電極と、前記拡散領域上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを有するキャパシタが形成され、前記複数の第２ウェルのうち、前記キャパシタが形成されたものは、他のものより不純物濃度が低いことを特徴とする。
【発明の効果】
【００１４】
本発明の第１の局面に係るキャパシタ構造によれば、ウェルと第１拡散領域との間に、第１拡散領域よりも不純物濃度の低い第１導電型の第２拡散領域を備えているので、第１拡散領域とウェルとの間に形成される空乏層の拡がりが促進される。当該空乏層の幅が広くなると、その部分に形成される寄生容量は低減される。その結果、下部電極（第１拡散領域）に入力される信号の損失を低減させることができる。
【００１５】
本発明の第２の局面に係るキャパシタ構造によれば、ウェルと第１拡散領域との間に、ウェルよりも不純物濃度の低い第２導電型の第２拡散領域を備えているので、第１拡散領域とウェルとの間に形成される空乏層の拡がりが促進される。当該空乏層の幅が広くなると、基板内に形成される寄生容量は低減される。その結果、下部電極（第１拡散領域）に入力される信号の損失を低減させることができる。
【００１６】
本発明の第３の局面に係るキャパシタ構造によれば、半導体基板は第２導電型であり、拡散領域は、半導体基板内に形成された第１導電型のウェルの上部に形成されているので、空乏層は、拡散領域とウェルとの間には形成されず、ウェルと半導体基板との間に形成される。通常、半導体基板の不純物濃度は低いので、当該空乏層が拡がりやすい。当該空乏層が幅が広くなると、その部分に形成される寄生容量は低減される。その結果、下部電極（拡散領域）に入力される信号の損失を低減させることができる。
【００１７】
本発明の第４の局面に係る半導体装置によれば、通常動作時において、第１ウェルおよび第２ウェルの電位がフローティング状態に保たれるので、通常動作時の基板内の寄生容量は、拡散領域−第２ウェル間の容量と、第２ウェル−第１ウェル間の容量と、第１ウェル−半導体基板間の容量の直列接続となる。複数個の容量が直列接続すると容量値が小さくなるので、従来のＭＯＳキャパシタ構造よりも、寄生容量は低減される。
【００１８】
本発明の第５の局面に係る半導体装置によれば、通常動作時において、Ｐウェルの電位がフローティング状態に保たれると共に、Ｎウェルの電位がＰ型拡散領域の電位よりも高く保たれる通常動作時にＮ型拡散領域−Ｐウェル間に形成される空乏層の拡がりが促進される。それにより、その部分に形成される寄生容量は低減されるので、基板内に形成される寄生容量が低減される。
【００１９】
本発明の第６の局面に係る半導体装置によれば、通常動作時において、Ｐウェルの電位がフローティング状態に保たれると共に、Ｎウェルの電位がＰ型拡散領域の電位よりも高く保たれるので、通常動作時にＰ型拡散領域−Ｎウェル間に形成される空乏層の拡がりが促進される。それにより、その部分に形成される寄生容量は低減されるので、基板内に形成される寄生容量は低減される。
【００２０】
本発明の第７の局面に係る半導体装置によれば、複数の第２ウェルのうち、キャパシタが形成されたものは、他のものより不純物濃度が低いので、拡散領域と第２ウェルとの間に形成される空乏層が拡がりやすい。当該空乏層の幅が広くなると、その部分に形成される寄生容量は低減されるので、基板内に形成される寄生容量が低減される。また、他の第２ウェルの不純物濃度を通常の値にしておけば、それらに形成される半導体素子の特性を阻害することはない。
【発明を実施するための最良の形態】
【００２１】
＜実施の形態１＞
図１は本発明の実施の形態１に係る半導体装置の構造を示す図であり、当該半導体装置が有するＭＯＳキャパシタ構造を示している。当該ＭＯＳキャパシタは、図１に示すように、Ｐ型シリコン基板１の上面部に形成されたＮ型拡散領域２を下部電極とし、その上に形成されたゲート絶縁膜３を誘電体層とし、当該ゲート絶縁膜３の上に形成されたゲート電極４を上部電極とするものである。ゲート電極４には信号入力用の端子４ａが設けられる。また、Ｎ型拡散領域２に接続するように、当該Ｎ型拡散領域２よりも不純物濃度の高いＮ型拡散領域５（以下「Ｎ+型拡散領域５」と称す）が設けられ、下部電極（Ｎ型拡散領域２）への信号入力用の端子５ａが当該Ｎ+型拡散領域５に設けられる。端子１ａはＰ型シリコン基板１の電位を設定するためのものであり、通常はグラウンド電位に設定される。また、素子分離６により当該ＭＯＳキャパシタと他の半導体素子との分離がなされている。
【００２２】
本実施の形態においては、下部電極であるＮ型拡散領域２は、Ｐ型シリコン基板１に形成されたＰウェル１０の上部に形成される。そして図１に示すように、Ｎ型拡散領域２とＰウェル１０との間に、Ｎ型拡散領域２よりも不純物濃度の低いＮ型拡散領域１１（以下「Ｎ-型拡散領域１１」と称す）が形成されている。Ｎ型拡散領域２の不純物濃度は、電極の空乏化を抑制するために極めて高くしており、１×１０20〜１×１０21／ｃｍ3程度である。Ｎ-型拡散領域１１の不純物濃度はそれよりも低く、１×１０17〜１×１０19／ｃｍ3程度にする。なお、図１中の端子１０ａは、Ｐウェル１０の電位を設定するためのものであり、通常はＰ型シリコン基板１と同電位に設定される。
【００２３】
ＭＯＳキャパシタの通常使用時には、Ｎ型拡散領域２、Ｎ-型拡散領域１１、Ｐウェル１０、Ｐ型シリコン基板１を通して逆バイアス状態になるが、Ｎ型拡散領域２とＰウェル１０との間に不純物濃度の薄いＮ-型拡散領域１１が存在するため、その部分に形成される空乏層の拡がりが促進される。当該空乏層の幅が広くなると、Ｎ型拡散領域２とＰウェル１０との間に形成される寄生容量は低減される。その結果、端子５ａに入力される信号の損失を低減させることができる。
【００２４】
このように本実施の形態によれば、ＭＯＳキャパシタの寄生容量を抑制でき、信号損失が抑制されたＭＯＳキャパシタを提供することできる。また、寄生容量が小さくなることにより、ＭＯＳキャパシタの容量値の精度向上にも寄与できる。
【００２５】
なお、本実施の形態の変形例として、図１のＭＯＳキャパシタに対しＰ型とＮ型とを全て逆にしたものが考えられる。即ち、Ｎ型シリコン基板内のＮウェルの上部にＰ型拡散領域の下部電極を形成し、そのＰ型拡散領域とＮウェルの間に当該Ｐ型拡散領域よりも不純物濃度が低いＰ-型拡散領域を形成してもよい。通常使用時にはＮ型シリコン基板は電源に接続される。この場合でも、上記と同様の理論により寄生容量が低減することは明らかである。
【００２６】
＜実施の形態２＞
図２は本発明の実施の形態２に係る半導体装置の構造を示す図であり、当該半導体装置が有するＭＯＳキャパシタ構造を示している。図２において、図１と同様の機能を有する要素には同一符号を付してある。
【００２７】
本実施の形態のＭＯＳキャパシタ構造では、実施の形態１のＭＯＳキャパシタ構造におけるＮ-型拡散領域１１に代えて、Ｐウェル１０よりも不純物濃度の低いＰ型拡散領域１２（以下「Ｐ-型拡散領域１２」）が設けられている。それ以外の部分は、実施の形態１と同様の構成であるので、ここではそれらの詳細な説明は省略する。
【００２８】
Ｐ-型拡散領域１２の不純物濃度は、例えばＰ型シリコン基板１と同程度（１×１０15／ｃｍ3程度）でよい。その場合、Ｐウェル１０の形成のための不純物注入工程において、Ｐ-型拡散領域１２を設けたい深さに不純物が注入されないように注入エネルギーを設定すれば、結果として簡単にＰ-型拡散領域１２を形成することができる。
【００２９】
ＭＯＳキャパシタの通常使用時には、Ｎ型拡散領域２、Ｐ-型拡散領域１２、Ｐウェル１０、Ｐ型シリコン基板１を通して逆バイアス状態になるが、Ｎ型拡散領域２とＰウェル１０との間に不純物濃度の薄いＰ-型拡散領域１２が存在するため、その部分に形成される空乏層の拡がりが促進される。当該空乏層の幅が広くなると、Ｎ型拡散領域２とＰウェル１０との間に形成される寄生容量は低減される。その結果、端子５ａに入力される信号の損失を低減させることができる。
【００３０】
このように本実施の形態によれば、ＭＯＳキャパシタの寄生容量を抑制でき、信号損失が抑制されたＭＯＳキャパシタを提供することできる。また、ＭＯＳキャパシタの容量値の精度向上にも寄与できる。
【００３１】
なお、本実施の形態でも、変形例として図２のＭＯＳキャパシタに対しＰ型とＮ型とを全て逆にしたものが考えられる。即ち、Ｎ型シリコン基板内のＮウェルの上部にＰ型拡散領域の下部電極を形成し、Ｐ型拡散領域とＮウェルの間に当該Ｎウェルよりも不純物濃度が低いＮ-型拡散領域を形成してもよい。通常使用時にはＮ型シリコン基板は電源に接続される。この場合でも、上記と同様の理論により寄生容量が低減することは明らかである。
【００３２】
＜実施の形態３＞
図３は本発明の実施の形態３に係る半導体装置の構造を示す図であり、当該半導体装置が有するＭＯＳキャパシタ構造を示している。図３において、図１と同様の機能を有する要素には同一符号を付してある。
【００３３】
本実施の形態のＭＯＳキャパシタも、Ｐ型シリコン基板１の上面部に形成されたＮ型拡散領域２を下部電極とするものである。但し本実施の形態では、当該Ｎ型拡散領域２はＮウェル２０の上部に形成される。Ｎ型拡散領域２とＮウェル２０とは同じ導電型のであるので、両者は互いに電気的に接続することとなる。なお、図３中の符号２１，２１ａは、他の半導体素子が形成されるＰウェルおよびそれに接続する端子をそれぞれ示している。
【００３４】
ＭＯＳキャパシタの通常使用時には、Ｎ型拡散領域２、Ｎウェル２０、Ｐ型シリコン基板１を通して逆バイアス状態になるが、空乏層は、Ｎ型拡散領域２とＮウェル２０との間には空乏層は形成されず、Ｎウェル２０とＰ型シリコン基板１との間に形成される。但しＰ型シリコン基板１の不純物濃度は１×１０15／ｃｍ3程度と低いので、当該空乏層が拡がりやすい。当該空乏層が幅が広くなると、その部分に形成される寄生容量は低減される。その結果、端子５ａに入力される信号の損失を低減させることができる。
【００３５】
このように本実施の形態によれば、ＭＯＳキャパシタの寄生容量を抑制でき、信号損失が抑制されたＭＯＳキャパシタを提供することできる。また、ＭＯＳキャパシタの容量値の精度向上にも寄与できる。
【００３６】
なお、本実施の形態でも、変形例として図３のＭＯＳキャパシタに対しＰ型，Ｎ型の極性を全て逆にしたものが考えられる。即ち、Ｎ型シリコン基板内のＰウェルの上部にＰ型拡散領域の下部電極を形成してもよい。Ｎ型シリコン基板は電源に接続される。この場合でも、上記と同様の理論により寄生容量が低減することは明らかである。
【００３７】
＜実施の形態４＞
図４は本発明の実施の形態４に係る半導体装置の構造を示す図であり、当該半導体装置が有するＭＯＳキャパシタ構造を示している。図４において、図１と同様の機能を有する要素には同一符号を付してある。
【００３８】
本実施の形態では、ＭＯＳキャパシタの下部電極であるＮ型拡散領域２をいわゆる「トリプルウェル」内に形成する。即ち図４の如く、Ｐ型シリコン基板１内にＮウェル３０が形成され、さらにその中にＰウェル３１が形成され、当該Ｐウェル３１の上部に下部電極であるＮ型拡散領域２が形成される。端子３０ａは、Ｎウェル３０の電位を設定するためのものである。
【００３９】
本実施の形態では、Ｎウェル３０およびＰウェル３１の電位が、半導体装置の通常動作時において、特定の電位に固定しない状態、いわゆる「フローティング状態」に保たれるようにする。即ち、Ｎウェル３０の電位を設定するための端子３０ａおよびＰウェル３１の電位を設定するための端子（不図示）を、共に無接続状態にしている。
【００４０】
半導体装置の通常動作時において、Ｎウェル３０およびＰウェル３１の電位がフローティング状態にあるので、そのときのＮ型拡散領域２とＰ型シリコン基板１との間の寄生容量は、Ｎ型拡散領域２−Ｐウェル３１間の容量と、Ｐウェル３１−Ｎウェル３０間の容量と、Ｎウェル３０−Ｐ型シリコン基板１間の容量というこれら３つの容量の直列接続となる。容量の直列接続する段数が多くなるほどトータルの容量値は小さくなる。従って本実施の形態によれば、通常のウェル内に形成された従来のＭＯＳキャパシタ構造よりも、Ｎウェル２０とＰ型シリコン基板１との間に形成される寄生容量は低減される。その結果、端子５ａに入力される信号の損失を低減させることができる。
【００４１】
このように本実施の形態によれば、ＭＯＳキャパシタの寄生容量を抑制でき、信号損失が抑制されたＭＯＳキャパシタを提供することできる。また、ＭＯＳキャパシタの容量値の精度向上にも寄与できる。
【００４２】
なお、本実施の形態でも、変形例として図４のＭＯＳキャパシタに対しＰ型，Ｎ型の極性を全て逆にしたものが考えられる。即ち、Ｎ型シリコン基板内に形成したＰウェル内にさらにＮウェルを形成したトリプルウェル内にＰ型拡散領域の下部電極を形成してもよい。通常動作時にはＮ型シリコン基板は電源に接続される。この場合でも、上記と同様の理論により寄生容量が低減することは明らかである。
【００４３】
また、上の説明では、Ｎウェル３０およびＰウェル３１の電位を設定するための端子の存在を示唆したが、本実施の形態ではＮウェル３０およびＰウェル３１をフローティング状態にするので、それらの端子は必ずしも設ける必要はない。
【００４４】
＜実施の形態５＞
本実施の形態では、図４に示したＭＯＳキャパシタ構造において、半導体装置の通常動作時に、Ｎウェル３０の電位はフローティング状態にし、Ｐウェル３１の電位はＮ型拡散領域２よりも低い電位に保たれるよう設定する。より具体的には、Ｎ型拡散領域２には端子５ａおよびＮ+型拡散領域５を介して所定の信号が入力されるので、Ｐウェル３１の電位を、その信号がとり得る最低の電位よりも低く保たれるように設定する（例えばＰ型シリコン基板１の電位よりも低電位に設定する）。
【００４５】
半導体装置の通常動作時において、Ｐウェル３１の電位がＮ型拡散領域２よりも低く保たれるので、そのときＮ型拡散領域２とＰウェル３１との間に形成される空乏層の拡がりが促進される。それによって、その部分に形成される寄生容量は低減されるので、実施の形態４よりもさらにＮウェル２０とＰ型シリコン基板１との間に形成される寄生容量は低減される。
【００４６】
このように本実施の形態によれば、ＭＯＳキャパシタの寄生容量を抑制でき、信号損失が抑制されたＭＯＳキャパシタを提供することできる。また、ＭＯＳキャパシタの容量値の精度向上にも寄与できる。
【００４７】
実施の形態４と同様に、変形例として図４のＭＯＳキャパシタに対しＰ型，Ｎ型の極性を全て逆にしたものが考えられる。即ち、Ｎ型シリコン基板内に形成したＰウェル内にさらにＮウェルを形成したトリプルウェル内にＰ型拡散領域の下部電極を形成してもよい。但しその場合は、Ｎウェルの電位を、半導体装置の通常動作時にＰ型拡散領域の下部電極よりも高い電位に保たれるようにする（例えば電源電位よりも高電位に設定する）。それにより、当該Ｐ型拡散領域とＮウェルとの間の空乏層の拡がりが促進され、寄生容量が低減する。
【００４８】
＜実施の形態６＞
図５は本発明の実施の形態６に係る半導体装置の構造を示す図である。図５において、図４と同様の機能を有する要素には同一符号を付してある。
【００４９】
本実施の形態の半導体装置において、ＭＯＳキャパシタ構造はほぼ図４と同じである。但し本実施の形態においては図５のように、Ｎウェル３０内には複数個のＰウェル３１，３１１，３１２が形成される。それらのうちＰウェル３１内にはＭＯＳキャパシタが形成されるが、その他のＰウェル３１１，３１２には他の種類の半導体素子（不図示）が形成される（例えばトランジスタやダイオード等）。
【００５０】
本実施の形態では、複数のＰウェル３１，３１１，３１２のうち、ＭＯＳキャパシタが形成するＰウェル３１の不純物濃度を、その他のＰウェル３１１，３１２のそれよりも低くする。
【００５１】
ＭＯＳキャパシタが形成されるＰウェル３１の不純物濃度が低いので、ＭＯＳキャパシタの通常使用時に、Ｎ型拡散領域２とＰウェル３１との間に形成される空乏層が拡がりやすい。当該空乏層の幅が広くなると、その部分に形成される寄生容量は低減されるので、Ｐ型シリコン基板１内に形成される寄生容量は低減される。また、Ｐウェル３１１，Ｐウェル３１２の不純物濃度は通常の値に保つことにより、それらに形成される半導体素子の特性を阻害することはない。
【００５２】
このように本実施の形態によれば、ＭＯＳキャパシタの寄生容量を抑制でき、信号損失が抑制されたＭＯＳキャパシタを提供することできる。また、ＭＯＳキャパシタの容量値の精度向上にも寄与できる。
【００５３】
なお、本実施の形態において、Ｎウェル３０およびＰウェル３１の電位は特定の値に固定してもよいが、実施の形態４のように共にフローティング状態にしてもよいし、実施の形態５のようにＮウェル３０をフローティング状態にしてＰウェル３１をＮ型拡散領域２よりも低い電位に設定してもよい。それにより、当該半導体装置の通常動作時におけるＭＯＳキャパシタの寄生容量をさらに抑制することができる。
【００５４】
また図５においては、Ｎウェル３０内に形成される複数個のＰウェルのうち、ＭＯＳキャパシタが形成されるものを１つのみ示したが、複数個であってもよい。また、Ｎウェル３０自体が複数個形成されたものであってもよい。
【００５５】
また、実施の形態４と同様に、変形例として図５のＭＯＳキャパシタに対しＰ型，Ｎ型の極性を全て逆にしたものが考えられる。即ち、Ｎ型シリコン基板内に形成したＰウェル内にさらに複数個のＮウェルを形成し、そのうち少なくとも１つにＰ型拡散領域の下部電極を形成してもよい。その場合は、ＭＯＳキャパシタを形成するＮウェルの不純物濃度をその他のものよりも小さくすれば、当該Ｐ型拡散領域とＮウェルとの間の空乏層の拡がりが促進され、寄生容量が低減する。
【図面の簡単な説明】
【００５６】
【図１】実施の形態１に係る半導体装置の構造を示す図である。
【図２】実施の形態２に係る半導体装置の構造を示す図である。
【図３】実施の形態３に係る半導体装置の構造を示す図である。
【図４】実施の形態４および５に係る半導体装置の構造を示す図である。
【図５】実施の形態６に係る半導体装置の構造を示す図である。
【符号の説明】
【００５７】
１  Ｐ型シリコン基板、２  Ｎ型拡散領域、３  ゲート絶縁膜、４  ゲート電極、５  Ｎ+型拡散領域、６  素子分離、１０，２１，３１，３１１，３１２  Ｐウェル、１１  Ｎ-型拡散領域、１２  Ｐ-型拡散領域、２０，３０  Ｎウェル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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