(57)【要約】【課題】試験システムにおいて生じている問題の少なくとも一部を解決する能動経路指定回路及び試験システムを提供することを目的とする。【解決手段】トランシーバ（２６０）とスイッチ（２４０）とを備えるチャネルスイッチ（２２５）とを備える能動経路指定回路（２００）を提供する。トランシーバは、第１のデータ線（２１０）と第２のデータ線（２２０）と、ドライブ・受信制御線（２７０）と、受信機選択制御線（２５０）を備える。スイッチは、前記第１のデータ線に接続される第１の接点（２４１）と、前記第２のデータ線に接続される第２の接点（２４２）と、スイッチ制御線（２５５）とを有する。ドライブモードでは、トランシーバは、前記第１のデータ線からデータを受信し、該データを前記第２のデータ線に出力することができ、受信機モードでは、前記第２のデータ線からデータを受信し、該データを前記第１のデータ線に出力することができる。【選択図】図２Ａ
2006329995.tif 000002
【特許請求の範囲】
【請求項１】
チャネルスイッチであって、
第１のデータ線、第２のデータ線、ドライブ・受信制御線及び受信機選択制御線を有するトランシーバであって、ドライバモードでは、前記第１のデータ線からデータを受信し、該データを前記第２のデータ線に出力するように構成され、受信機モードでは、前記第２のデータ線からデータを受信し、該データを前記第１のデータ線に出力するように構成され、前記ドライブ・受信制御線上の信号に応答して、前記ドライバモードと前記受信機モードとの間で切り替わるように構成され、前記受信機モードでは、前記ドライブ・受信制御線上の信号に応答して、前記第２のデータ線から受信されたデータを遮断するように構成される、トランシーバと、
前記第１のデータ線に接続される第１の接点、前記第２のデータ線に接続される第２の接点、及びスイッチ制御線を有するスイッチであって、前記スイッチ制御線上の信号に応答して、前記第１の接点を前記第２の接点に接続すること、及び該第１の接点を該第２の接点から切断することの間で入れ替わるように構成される、スイッチとを備える、チャネルスイッチを備える、能動経路指定回路。
【請求項２】
少なくとも１つの付加的なチャネルスイッチをさらに備え、該チャネルスイッチでは、前記第１のデータ線が互いに接続される、請求項１に記載の能動経路指定回路。
【請求項３】
前記第１のデータ線はテスタに接続され、前記第２のデータ線は被試験デバイスのテストピンに接続可能である、請求項１に記載の能動経路指定回路。
【請求項４】
前記第２のデータ線上の信号レベルを低電圧基準及び高電圧基準の値と比較するように構成されるデュアルレベルアナログコンパレータと、
前記デュアルレベルアナログコンパレータからの入力信号を受信し、論理予想値との照合を実行し、一致しなかった場合にはエラーを報告するように構成されるコンパレータ論理ラッチとをさらに備える、請求項１に記載の能動経路指定回路。
【請求項５】
前記コンパレータ論理ラッチは、前記第１のデータ線を介して前記論理予想値を受信するように構成される、請求項４に記載の能動経路指定回路。
【請求項６】
少なくとも１つのチャネルスイッチを備える能動経路指定回路であって、前記チャネルスイッチはそれぞれ、
第１のデータ線、第２のデータ線、ドライブ・受信制御線及び受信機選択制御線を有するトランシーバと、
前記第１のデータ線に接続される第１の接点、前記第２のデータ線に接続される第２の接点、及びスイッチ制御線を有するスイッチと、
少なくとも１つの試験チャネルを有するテスタであって、前記トランシーバはそれぞれ、ドライバモードでは、前記第１のデータ線からデータを受信し、該データを前記第２のデータ線に出力するように構成され、受信機モードでは、前記第２のデータ線からデータを受信し、該データを前記第１のデータ線に出力するように構成され、前記ドライブ・受信制御線上の信号に応答して、前記ドライバモードと前記受信機モードとの間で切り替わるように構成され、前記受信機モードでは、前記ドライブ・受信制御線上の信号に応答して、前記第２のデータ線から受信されたデータを遮断するように構成され、前記スイッチはそれぞれ、前記スイッチ制御線上の信号に応答して、前記第１の接点を前記第２の接点に接続すること、及び前記第１の接点を前記第２の接点から切断することの間で入れ替わるように構成され、前記試験チャネルは前記各チャネルスイッチの前記第１のデータ線に接続され、前記第２のデータ線はそれぞれ、被試験デバイス上のテストピンと、該テストピンと対を成す前記チャネルスイッチとの間で転送するように構成される、テスタとを備える、能動経路指定回路を備える、試験システム。
【請求項７】
少なくとも１つの付加的なチャネルスイッチをさらに備え、該チャネルスイッチでは、前記第１のデータ線が互いに接続される、請求項６に記載の試験システム。
【請求項８】
前記第１のデータ線は前記テスタに接続され、前記第２のデータ線は前記被試験デバイスの前記テストピンに接続可能である、請求項６に試験システム。
【請求項９】
前記第２のデータ線上の信号レベルを低電圧基準及び高電圧基準の値と比較するように構成されるデュアルレベルアナログコンパレータと、
前記デュアルレベルアナログコンパレータからの入力信号を受信し、論理予想値との照合を実行し、一致しなかった場合にはエラーを報告するように構成されるコンパレータ論理ラッチとをさらに備える、請求項６に記載の試験システム。
【請求項１０】
前記コンパレータ論理ラッチは、前記第１のデータ線を介して前記論理予想値を受信するように構成される、請求項９に記載の試験システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、能動経路指定回路(active routing circuit)および試験システムに関する。
【背景技術】
【０００２】
試験及び測定は現在の製品開発及び製造に重要な要素である。これらの試験を自動的に実行するように設計される試験システムの種類は自動試験装置（ＡＴＥ）と呼ばれる。自動試験装置は通常、特定の回路又は構成要素においていくつかの選択された試験を自動的に実行するようにプログラミングされる。実行される個々の試験及びそれらの試験が実行される条件は、試験される項目、製品開発の段階及び意図した応用形態による。
【０００３】
電子回路のために徐々に普及してきている１つのパッケージング技術が、いわゆる「マルチチップパッケージ（ＭＣＰ）」である。マルチチップパッケージでは、いくかの集積回路ダイが１つのパッケージ内に一緒に実装され、多くの場合に、種々のダイがそのパッケージの内部で相互接続されている。
【０００４】
これらのマルチチップパッケージを自動試験装置（ＡＴＥ）によって試験する結果として、新たな１組の課題が生じている。たとえば、これまで異なる試験システムにおいて試験されてきた複数のダイが、ここでは１つのパッケージに組み込まれている。異なる試験システム内に何度も挿入して試験が行われているが、装置のコスト、床面積が増えること、そのパッケージを試験するのにかかる時間、パッケージのピンを損傷する可能性があること、何度も挿入した後のパッケージの信頼性等の点で不利益を被っている。
【０００５】
また、異なるタイプのダイは異なるテスタ特性を要求する。マルチチップパッケージは、たとえば、異なるタイプのメモリ、論理デバイス、アナログ回路、さらには無線周波数（ＲＦ）デバイスを備えるチップを有することができる。これらのマルチチップパッケージデバイスは、最小限の挿入回数を用いて試験できることが理想的であり、それゆえ、所与の試験システムは、特別な機能を有する試験を実行するために、より多くのことを果たすことができなければならない。
【０００６】
さらに、一般的なマルチチップパッケージデバイス上の全ピン数は従来のメモリチップよりもはるかに多い。純粋なメモリマルチチップパッケージであっても、信号がパッケージから取り出される方法によっては、数百本のピンを有することもある。
【０００７】
さらに、同時に試験することへの要望が高まり続けている。今日では、通常の試験システムは３２個の被試験デバイス（ＤＵＴ）を同時に試験することができる。近い将来には、６４個のデバイスを同時に試験することが期待される。そして、それほど遠くない将来には、試験装置は、２５６個又はそれ以上のデバイスを同時に試験することが必要になるであろう。この結果として、テスタ上のテストピンは莫大な数になるであろう。たとえば、通常のマルチチップパッケージデバイスは３８４ピンを有する可能性もある。その際、２５６個のデバイスを同時に試験するためのテスタとＤＵＴエリアとの間のインターフェースにおける全ピン数は、試験システム当たり３８４×２５６＝９８，３８４ピンになるであろう。現時点で市場に出ている最大の試験システムのピン数は、４，６０８ピンである。
【０００８】
さらに、チップ速度も増加し続けている。マルチチップパッケージに収容することができるデバイスは、ＤＤＲ（ダブルデータレート）及びＤＤＲ２又は高速ＳＲＡＭ（スタティックランダムアクセスメモリ）のような高周波数で動作することができるチップを含む。現在のマルチチップパッケージは、１３３Ｍビット／秒までの速度で動作することができる種々のダイを含むが、将来のパッケージは、おそらく２００Ｍビット／秒及び２６６Ｍビット／秒のダイを有するであろう。そして、速度が速くなる傾向は続いていくものと予想される。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記に述べた要望等の少なくとも一部を満たす能動経路指定回路および試験システムを提供することを目的とする。
【課題を解決するための手段】
【００１０】
典型的な実施形態では、トランシーバ及びスイッチを備えるチャネルスイッチを備える能動経路指定回路が開示される。そのトランシーバは、第１のデータ線と、第２のデータ線と、ドライブ・受信制御線と、受信機選択制御線とを有する。そのスイッチは、第１のデータ線に接続される第１の接点と、第２のデータ線に接続される第２の接点と、スイッチ制御線とを有する。ドライバモードでは、トランシーバは第１のデータ線からデータを受信し、そのデータを第２のデータ線に出力することができ、受信機モードでは、第２のデータ線からデータを受信し、そのデータを第１のデータ線に出力することができる。そのトランシーバは、信号に応答して、ドライバモードと受信機モードとの間で切り替わることができる。別の信号に応答して、第２のデータ線から受信されたデータを遮断することができる。そのスイッチは、さらに別の信号に応答して、第１の接点を第２の接点に接続すること、及び第１の接点を第２の接点から切断することの間で入れ替わることができる。
【００１１】
別の典型的な実施形態では、能動経路指定回路及びテスタを備える試験システムが開示される。能動経路指定回路は少なくとも１つのチャネルスイッチを備える。各チャネルスイッチは、第１のデータ線、第２のデータ線、ドライブ・受信制御線及び受信機選択制御線を有するトランシーバと、第１のデータ線に接続される第１の接点、第２のデータ線に接続される第２の接点及びスイッチ制御線を有するスイッチとを備える。テスタは少なくとも１つの試験チャネルを有する。各トランシーバは、ドライバモードでは、その第１のデータ線からデータを受信し、そのデータをその第２のデータ線に出力するように構成され、受信機モードでは、その第２のデータ線からデータを受信し、そのデータをその第１のデータ線に出力するように構成される。各トランシーバは、そのドライブ・受信制御線上の信号に応答して、ドライバモードと受信機モードとの間で切り替わるように構成され、受信機モードでは、そのドライブ・受信制御線上の信号に応答して、その第２のデータ線から受信されたデータを遮断するように構成される。各スイッチは、そのスイッチ制御線上の信号に応答して、第１の接点を第２の接点に接続すること、及び第１の接点を第２の接点から切断することの間で入れ替わるように構成される。その試験チャネルは各チャネルスイッチの第１のデータ線に接続され、第２のデータ線はそれぞれ、被試験デバイス上のテストピンと、そのテストピンと対を成すチャネルスイッチとの間で移り替わるように構成される。
【００１２】
本明細書において提示される典型的な実施形態の他の態様及び利点は、添付の図面とともに取り上げられる、以下に記載される詳細な説明から明らかになるであろう。
【発明を実施するための最良の形態】
【００１３】
添付の図面は、種々の典型的な実施形態をさらに十分に説明するために用いられることになり、且つそれらの実施形態、及びその特有の利点をさらに深く理解するために当業者が用いることができる視覚的な表現を提供する。これらの図面において、同様の参照符号が対応する構成要素を特定する。
【００１４】
例示するための図面に示されるように、本特許明細書は、速いクロック速度において、多数のピン数のパッケージ、特にマルチチップパッケージを取り扱うための新規の技法を開示する。以下に記載される詳細な説明、及び図面のうちのいくつかの図では、同様の構成要素が同様の参照符号で特定される。
【００１５】
テスタ上にある非常の多くのテストピンを取り扱うことができる必要がある。現時点で市場に出ている最も大型の試験システムのテストピンの数は、期待される要求からは程遠い。
【００１６】
回路の速度が速くなると、複数の被試験デバイスにデータをドライブするか、又は複数のデバイスからデータを受信するために単一のテスタチャネルを多重化することを、著しく性能を落とすことなく実施するのは、不可能ではないにしても、益々難しくなっている。高速の試験は、単一のテスタチャネルから各被試験デバイスピンまで、障害や雑音等のない（clean）接続経路を要求する。この高速の接続は通常大きな機械式リレーを必要とし、伝送線路レイアウトに細心の注意を必要とする。これは、少数のチャネルの場合に果たすことは可能であり、且つ簡単であるが、さらに多くの数のデバイスに対して多重化されている莫大な数のチャネルを取り扱うときには、大きな負担になる。これら全てのリレーを有するだけの十分な空間及び電源はなく、レイアウトの問題全てに対処するだけの十分な基板空間は存在しない。
【００１７】
リレーに関連する莫大なコスト及び低い信頼性がこの問題をさらに複雑にする。高性能のリレーは非常に価格が高い傾向がある。各リレーのコストをこれらの大型のシステムのために必要とされる莫大な数のリレーと掛け合わせてみると、システムの価格が即時に増大する。
【００１８】
機械式リレーは時間とともに故障することも知られている。寿命はリレーの切替機構に関連する。これら全てのチャネルを切り替えるために必要とされるリレーの数が増えると、品質の重要な指標である平均故障間隔（ＭＴＢＦ）が、多数の機械式スイッチに由来する故障の確率によって低下する。
【００１９】
４６０８本の現在のテスタピン数と９８，３８４本の予想されるピン数需要との間の隔たりを埋めることができる１つの手段は、全てのダイが同時に試験されるとは限らないことを認識することによる。言い換えると、テスタチャネルの１つのグループを、ピンの種々のグループに経路指定することができる。たとえば、必要とされる数の試験箇所を、Ｍ個のチャネルから成るＮ個のグループに分割し、それぞれがＭ本のピンまでを有するＮ個のダイまでを試験する能力を与えることができる。これは、所与のチャネル数をＮ個の規模までにする能力を与える。マルチチップパッケージ内の同じダイを想定すると、それぞれＭ本までのピンを有するＮ個のダイを同時に試験することができる。
【００２０】
典型的な実施形態では、パッケージ内の全てのダイが試験されるまで、或る特定のダイに関連する１つのグループのピンから次のダイに関連する次のグループのピンまで、１つのグループのテスタリソースを順に動かすことができるようにする、試験システム上のピンエレクトロニクスの出力とマルチチップパッケージ（被試験デバイス）との間の経路再指定回路が開示される。
【００２１】
図１Ａは試験チャネル接続を経路指定するための経路指定回路１００ａの図である。図１Ａの経路指定回路１００ａはツリー経路指定回路１００ａと呼ぶことができる。図１Ａの実施態様は、その回路において受動素子のみが用いられるという点で受動構成の実施態様である。この回路はリレーを用いて実装できることが好ましい。そのトポロジは、スタブを避け、それにより信号を完全な状態に保持するように構成される。図１Ａの例では、入力線１１０が、まとめて出力線１２０と呼ばれる、４つの出力線１２０ａ、１２０ｂ、１２０ｃ、１２０ｄのうちの選択された出力線に接続される。まとめてラインスイッチ１３０と呼ばれる、ラインスイッチ１３０ａ、１３０ｂ、１３０ｃにおいて接続するのに適した接点位置を選択することにより、入力線１１０を、或る特定の出力線１２０に接続することができる。まとめてマルチプレクサ１４０と呼ばれる、マルチプレクサ１４０ａ、１４０ｂ、１４０ｃ、１４０ｄが、それらの入力に印加される電圧の中から選択することができ、まとめてラッチスイッチ１５０と呼ばれる、４つのラッチスイッチ１５０ａ、１５０ｂ、１５０ｃ、１５０ｄのうちの任意の、又は全てのラッチスイッチを必要に応じて閉じることにより、選択されたマルチプレクサ１４０を用いることができる。図１Ａの典型的な実施形態において、リレー以外の、たとえば固体スイッチを用いることもできるが、リレーは寄生キャパシタンスが小さいので、動作速度に関して利点がもたらされる。
【００２２】
図１Ｂは、試験チャネル接続を経路指定するための別の経路指定回路１００ｂの図である。図１Ｂの経路指定回路１００ｂは並列経路指定回路１００ｂと呼ぶことができる。図１Ｂの実施態様も、その回路において受動素子のみが用いられるという点で受動構成の実施態様である。図１Ｂの例では、入力線１１０が、４つの出力線１２０ａ、１２０ｂ、１２０ｃ、１２０ｄのうちの選択された出力線に接続される。まとめてラインスイッチ１３０と呼ばれる、ラインスイッチ１３０ａ、１３０ｂ、１３０ｃ、１３０ｄにおいて接続するのに適した接点位置を選択することにより、入力線１１０を、或る特定の出力線１２０に、又は複数の出力線１２０に接続することができる。マルチプレクサ１４０ａ、１４０ｂ、１４０ｃ、１４０ｄは、それらの入力に印加される電圧の中から選択することができ、４つのラッチスイッチ１５０ａ、１５０ｂ、１５０ｃ、１５０ｄのうちの任意の、又は全てのラッチスイッチを必要に応じて閉じることにより、選択されたマルチプレクサ１４０を用いることができる。図１Ｂは、ラッチスイッチ１５０として固体スイッチを用いることが好ましく、集積回路（ＩＣ）として実装されることが好ましい。集積回路内の寸法は、大きな信号劣化を引き起こすことなく、複数のスイッチを１つのノードにともに接続できるほど十分に小さい。図１Ａのリレーツリー経路指定回路１００ａの実施形態は通常、より広い帯域幅を有することになるが、これらの特性を得るために、機械式リレー、又は或る形態の低オン抵抗及び低キャパシタンスのスイッチを必要とする。図１Ａの実施形態の不利な点は、基本的に、リレーに固有の空間、コスト及び信頼性である。固体スイッチを用いて集積されるので、図１Ｂの並列経路指定回路１００ｂは、図１Ａのツリー経路指定回路１００ａよりも、必要とする基板空間が小さく、安価であり、しかもはるかに高い信頼性を有するであろう。並列経路指定回路１００ｂの不利な点は性能である。固体スイッチは、全帯域幅を狭くすることになる寄生キャパシタンス及びオン抵抗を有する。したがって、並列経路指定回路１００ｂは、固体スイッチを用いて実装されるときには、ツリー経路指定回路１００ａと同じように良好な高い周波数応答を示さないであろう。並列経路指定回路１００ｂはリレーを用いて実装することもできるが、被試験デバイス上に多数のテストピンがある場合、特に、より多くのファンアウトを得るために、より多くの数のリレーが必要とされること、及びそれに関連する空間的な要件によって、リレーは理想から程遠いものになるであろう。リレーの数が増えると、信頼性が問題になるであろう。
【００２３】
図２Ａは、種々の典型的な実施形態において説明されるような試験チャネル接続を経路指定するための経路指定回路２００の図である。経路指定回路２００は、本明細書において能動経路指定回路２００とも呼ばれ、本明細書において、まとめてテスタ伝送線路２１０及び第１のデータ線２１０とも呼ばれるテスタ線２１０において、テスタ２０５からのデータ２１１をドライブして、まとめてＤＵＴピン線２２０、ＤＵＴ伝送線路２２０及び第２のデータ線２２０と呼ばれる第１、第２、第３及び第４のＤＵＴ（被試験デバイス）ピン線２２０ａ、２２０ｂ、２２０ｃ、２２０ｄにおいて、まとめて被試験デバイスピン２１５及びテストピン２１５と呼ばれる第１、第２、第３及び第４の被試験デバイスピン２１５ａ、２１５ｂ、２１５ｃ、２１５ｄのうちの任意の、又は全てのピンに送出するか、又はＤＵＴピン線２２０ａ、２２０ｂ、２２０ｃ、２２０ｄにおいて第１、第２、第３及び第４の被試験デバイスピン２１５ａ、２１５ｂ、２１５ｃ、２１５ｄのうちの任意の、又は全てのピンからＤＵＴデータ２２１を受信し、受信したデータをテスタ線２１０においてテスタ２０５に送信するように構成することができる。テスタ線２１０は、テスタ２０５のデータ線に、且つまとめてチャネルスイッチ２２５と呼ばれる第１、第２、第３及び第４のチャネルスイッチ２２５ａ、２２５ｂ、２２５ｃ、２２５ｄのデータ線に接続される。テスタ線２１０を介して、テスタ２０５とチャネルスイッチ２２５との間にデータが流れる。被試験デバイスピン２１５は被試験デバイス２１４上にあるピンであり、そのデバイスとして、典型的な実施形態では、いくつかの個別の電子回路及びデバイスを含むマルチチップパッケージ２１４を用いることができる。
【００２４】
各チャネルスイッチ２２５は、トランシーバ２６０と、スイッチ２４０とを備えており、スイッチ２４０は第１の接点２４１及び第２の接点２４２を有する。各トランシーバ２６０はさらに、ドライバ２３０及び受信機２３５を備えており、ドライバ２３０の入力は受信機２３５の出力に接続され、ドライバ２３０の出力は受信機２３５の入力に接続される。テスタ２０５において生成されるデータ２１１は、テスタ線２１０を介して、ドライバ２３０にドライブされる。その際、ドライバ２３０は、ＤＵＴピン線２２０を介して、データ２１１をＤＵＴデータ２２１として、被試験デバイスピン２１５にドライブする。動作時に、チャネルスイッチ２２５は被試験デバイスピン２１５の近くに配置することができ、それにより、短い伝送線路、すなわちＤＵＴピン線２２０しかドライブする必要がないのに対して、テスタ２０５は、長い伝送線路、すなわちテスタ線２１０をドライブする必要がある。応用形態によっては、ＤＵＴピン線２２０はわずか数インチにできるのに対して、テスタ線は数フィート以上の長さになる場合もある。その場合に、被試験デバイス２１４の容量性負荷を低減することができ、チャネルスイッチ２２５はデータ信号のためのバッファリングを行うことができる。
【００２５】
ドライブ・受信制御線２７０上のドライブ・受信制御信号２７１は、チャネルスイッチ２２５を、テスタ２０５からデータ信号２１１を受信し、ＤＵＴデータ信号２２１を被試験デバイスピン２１５にドライブする状態と、被試験デバイス２１４からＤＵＴデータ信号２２１を受信し、結果として生成されたデータ信号２１１をテスタ２０５に送信する状態との間で切り替える。チャネルスイッチ２２５が、被試験デバイス２１４からＤＵＴデータ信号２２１を受信し、結果として生成されたデータ信号２１１を、選択された受信機２３５を介してテスタ２０５に送信する状態にあるときに、受信機選択制御線２５０上の受信機選択制御信号２５１が、特定の受信機２３５をイネーブル(enable)する。本明細書においてスイッチ制御線２５５とも呼ばれる、パラメータ試験制御線２５５上のパラメータ試験制御信号２５６が、スイッチ２４０をオン及びオフに切り替える。スイッチ２４０がオンであるとき、ドライバ２３０及び受信機２３５がディセーブル(disable)され（短絡され）、チャネルスイッチ２２５は、第１の接点２４１を第２の接点２４２に接続することによりパラメータ試験を実行するための状態になる。スイッチ２４０がオフであるとき、第１の接点２４１及び第２の接点２４２は開かれ、すなわち切断される。
【００２６】
受信機選択制御線２５０及びパラメータ試験制御線２５５は出力毎に個別に制御される。テスタ２０５はかなりの数の接続を必要とすることになるので、これらは、テスタ２０５から直に到来しないことが好ましい低速の制御信号である。代わりに、テスタ２０５は、スイッチ２４０のモジュールに組み込まれているコントローラとシリアルに通信することが好ましい。
【００２７】
第２、第３及び第４のチャネルスイッチ２２５ｂ、２２５ｃ、２２５ｄはそれぞれ、図２Ａに示される第１のチャネルスイッチ２２５ａと同じものである。図２Ａでは、受信機選択制御線２５０及びパラメータ試験制御線２５５は第１のチャネルスイッチ２２５ａにのみ接続されるように示されるが、それらの線は第２、第３及び第４のチャネルスイッチ２２５ｂ、２２５ｃ、２２５ｄにも接続されることに留意されたい。
【００２８】
図２Ｂは、種々の典型的な実施形態において説明されるような試験チャネル接続を経路指定するための別の経路指定回路２００の図である。図２Ｂの経路指定回路２００も本明細書において能動経路指定回路２００と呼ばれ、テスタ線２１０において、テスタ２０５からのデータ２１１をドライブし、第１、第２、第３及び第４のＤＵＴピン線２２０ａ、２２０ｂ、２２０ｃ、２２０ｄにおいて、第１、第２、第３及び第４の被試験デバイス２１５ａ、２１５ｂ、２１５ｃ、２１５ｄのうちの任意の、又は全ての被試験デバイスに送出するか、或いはＤＵＴピン線２２０ａ、２２０ｂ、２２０ｃ、２２０ｄにおいて、第１、第２、第３及び第４の被試験デバイスピン２１５ａ、２１５ｂ、２１５ｃ、２１５ｄのうちの任意の、又は全ての被試験デバイスピンからデータ２１１を受信し、受信したデータを、テスタ線２１０においてテスタ２０５に送信するように構成することができる。テスタ線２１０は、テスタ２０５のデータ線に、且つまとめてチャネルスイッチ２２５と呼ばれる第１、第２、第３及び第４のチャネルスイッチ２２５ａ、２２５ｂ、２２５ｃ、２２５ｄのデータ線に接続される。テスタ線２１０を介して、テスタ２０５とチャネルスイッチ２２５との間にデータが流れる。
【００２９】
各チャネルスイッチ２２５は、トランシーバ２６０と、マルチプレクサ１４０と、遅延線１７５と、第１の抵抗２８５と、第２の抵抗２８０と、スイッチ２４０とを備える。各トランシーバ２６０はさらに、ドライバ２３０及び受信機２３５を備え、ドライバ２３０の入力は受信機２３５の出力に接続され、ドライバ２３０の出力は受信機２３５の入力に接続される。テスタ２０５において生成されるデータは、テスタ線２１０を介して、第２の抵抗２８０及びドライバ２３０にドライブされる。その際、ドライバ２３０は、ＤＵＴピン線２２０を介して、そのデータを、第１の抵抗２８５及び被試験デバイスピン２１５にドライブする。動作時に、チャネルスイッチ２２５は被試験デバイスピン２１５の近くに配置することができ、それにより、短い伝送線路、すなわちＤＵＴピン線２２０しかドライブする必要がないのに対して、テスタ２０５は、長い伝送線路、すなわちテスタ線２１０をドライブする必要がある。応用形態によっては、ＤＵＴピン線２２０はわずか数インチにできるのに対して、テスタ線は数フィート以上の長さになる場合もある。その場合に、被試験デバイス２１４の容量性負荷を低減することができ、チャネルスイッチ２２５はデータ信号のためのバッファリングを行うことができる。
【００３０】
ドライブ・受信制御線２７０上のドライブ・受信制御信号２７１は、チャネルスイッチ２２５を、テスタ２０５からデータ信号２１１を受信し、ＤＵＴデータ信号２２１を被試験デバイスピン２１５にドライブする状態であるドライブモードと、被試験デバイス２１４からＤＵＴデータ信号２２１を受信し、結果として生成されたデータ信号２１１をテスタ２０５に送信する状態である受信モードとの間で切り替える。ドライブ・受信制御信号２７１は、トランシーバ２６０のドライブモードと受信モードとの間を正確なタイミングで切り替えるために、遅延線２７５によって必要に応じて遅延される。チャネルスイッチ２２５が、被試験デバイス２１４からＤＵＴデータ信号２２１を受信し、結果として生成された信号２１１を、選択された受信機２３５を介してテスタ２０５に送信する状態にあるときに、受信機選択制御線２５０上の受信機選択制御信号２５１が、特定の受信機２３５をイネーブルする。パラメータ試験制御線２５５上のパラメータ試験制御信号２５６が、スイッチ２４０をオン及びオフに切り替える。スイッチ２４０がオンであるとき、ドライバ２３０及び受信機２３５がディセーブルされ（短絡され）、チャネルスイッチ２２５は、パラメータ試験を実行するための状態になる。トランシーバ制御線２４５上のトランシーバ制御信号２４６が、ドライバ２３０及び受信機２３５をイネーブルするか、又はディセーブルする。ディセーブルモードでは、ドライバ２３０の出力はマルチプレクサ１４０の出力の値に設定される。デジタル・アナログコンバータ２６８の出力はディセーブル・デフォルト値信号２６６である。ディセーブル・デフォルト値線２６５上のディセーブル・デフォルト値信号２６６はマルチプレクサ１４０の出力の値を設定し、上記のディセーブルモードでは、ドライバ２３０の出力が設定される。第２、第３及び第４のチャネルスイッチ２２５ｂ、２２５ｃ、２２５ｄはそれぞれ、図２Ｂに示される第１のチャネルスイッチ２２５ａと同じものである。
【００３１】
ドライブ・受信制御信号２７１は、ドライブから受信への動的な切替えを制御する。テスタ２０５のパターン発生器はドライブ・受信制御信号２７１を制御して、その信号がパターン実行に同期できるようにする。ドライブのための全体的なタイミングを一致させ波形を比較するために、このドライブ・受信制御信号２７１のタイミングも較正する必要がある。他の典型的な実施形態のいくつかの応用形態は、テスタ２０５に状態を変更するためのコマンドを送信させることにより、ドライブモードから受信モードへの切替えを許容することができる。これは、極めて時間がかかる方法であるが、実施するのがはるかに簡単である。
【００３２】
スイッチ２４０は、アクティブなトランシーバ２６０を迂回するための経路を提供する。このスイッチ２４０は、各被試験デバイスピン２１５において直にパラメータ試験を実行できるようにするために必要とされる。試験装置は通常、パラメータ測定ユニット（ＰＭＵ）を有し、それは被試験デバイスピン２１５に接続することができ、任意の機能試験を開始する前に、「開放」（テスタ２０５と被試験デバイスピン２１５との間の接続性を探索する）及び「短絡」（何か他のものに電気的に短絡されたピンを探索する）を測定することができる。スイッチ２４０は、小型の固体スイッチ又は他の適当なスイッチで実装することができる。スイッチ２４０は、ノードに加わるキャパシタンスを最小限に抑え、それでも出力される電流要件を満たすほど十分に小さくすべきである。これらのパラメータ試験のための通常の電流は−２０μＡであるので、非常に小さくすることができる。
【００３３】
典型的な実施形態では、ドライバ２３０及び受信機２３５はいずれも、単位利得フォロワ（unity gain follower）にすることができる。それらは、入力において見られる波形を再現するために広い帯域幅を必要とする。ドライバ２３０は、本明細書において第１の後方整合抵抗２８５とも呼ばれる第１の抵抗２８５を用いて、ドライバの出力において線上の負荷を整合させて、被試験デバイスピン２１５からの任意の信号反射が吸収されるようにする。第１の抵抗２８５のための通常の値は５０オームである。直列の後方整合はポイント・ツー・ポイント相互接続を意味し、それは複数の応用形態の場合に典型的な事例である。その際、ドライブ波形は被試験デバイスピン２１５から反射して戻り、第１の抵抗２８５を用いて終端するであろう。
【００３４】
受信機２３５は、ドライバ２３０の動作と同様の動作を実行するが、被試験デバイスピン２１５のうちの１つから波形を受信し、それをテスタ２０５のピンエレクトロニクスコンパレータに送信する点で異なる。受信機２３５は、本明細書において第２の後方整合抵抗２８０とも呼ばれる第２の抵抗２８０を用いて、受信機２３５の出力において線上の負荷、すなわち線の境界インピーダンスを整合させて、テスタ２０５からの任意の信号反射が吸収されるようにする。テスタ２０５の境界インピーダンスを整合させるために、第２の抵抗２８０のための通常の値は再び５０オームである。１つの受信機２３５だけが、テスタ２０５のピンエレクトロニクスコンパレータをドライブすることができる。これは、受信機選択制御線２５０上の受信機選択制御信号２５１を用いて、一度に１つのトランシーバ２６０だけをイネーブルすることにより達成される。受信機選択制御信号２５１は、ドライブ・受信制御信号２７１とは対照的に、パターン発生器によって制御される必要はない。出力間の切替えは低速の動作であり、テスタ２０５のコントローラによって処理することができる。
【００３５】
ドライバ２３０及び受信機２３５はトランシーバ制御信号２４６を用いてオフに切り替えることができる。ドライバ２３０及び受信機２３５がオフであるとき、ディセーブル・デフォルト値信号２６６によって定義されるデフォルト電圧状態をプリセットすることができる。トランシーバ２６０がディセーブルされるときに、マルチプレクサ１４０によって、ユーザは、被試験デバイスピン２１５がドライブされることになるデフォルト電圧を選択できるようになる。プログラムの制御下で、ユーザはいくつかのプリセット電圧を選択することができる。またこの状態において、受信機２３５は浮動状態になるであろう。これにより、他の受信機２３５が、共通のテスタ線２１０にアクセスできるようになるであろう。マルチプレクサ１４０及びドライバ２３０の両方の出力がディセーブルされるとき、ドライバ２３０の出力は浮動状態になるであろう。この状態は、スイッチ２４０を用いるパラメータ測定のために、又は被試験デバイスピン２１５をテスタ２０５から分離するために必要とされるであろう。
【００３６】
図２Ｂは、ドライブ・受信制御信号２７１のための遅延線も示す。所望のタイミング精度に応じて、レイアウト中にこの遅延線を微調整して、４つのチャネルスイッチ２２５すべての中のスキューを最小限に抑えることができるか、又はシリアルバスを用いて静的にプログラミングして遅延差を調整することができる。
【００３７】
表１は、チャネルスイッチ２２５の種々の動作モードの場合に出力されるドライバ２３０、受信機２３５、スイッチ２４０及びマルチプレクサ１４０の状態を要約する。
【００３８】
【表１】
2006329995.tif 000003
【００３９】
図３は、種々の典型的な実施形態において説明されるような試験チャネル接続を経路指定するためのさらに別の経路指定回路２００の図である。図３では、本明細書においてデュアルコンパレータ３１０とも呼ばれるデュアルレベルアナログコンパレータ３１０、コンパレータ論理ラッチ３１５及び別の遅延線３２０が各チャネルスイッチ２２５に収容される。この実施態様は、その時点で１つの被試験デバイスピン２１５を通じてシーケンシング(sequencing)する代わりに、全ての被試験デバイスピン２１５を同時に比較することができる。この実施形態では、全ての被試験デバイスピン２１５が同じパターンを実行し、予想されるデータが同じでなければならない。この状況は、マルチチップパッケージが同じメモリタイプを含む応用形態、又は並列処理が増加している他のマルチデバイス試験の応用形態に当てはまるであろう。試験中のマルチチップパッケージ内のデバイスが種々のタイプから成る場合には、試験は一度に１つのデバイスをシーケンシングすることにより進めることができる。そのような場合であっても、試験ヘッドホルダ内のマルチチップパッケージを１回だけ挿入して試験を実行することができるので、試験が著しく改善される。
【００４０】
被試験デバイスが同じタイプから成り、且つ試験が同時に実行されている場合には、試験されることになる複数のデバイスにおいて、ピン当たり１つの「予想されるデータ」線しか必要とされない。テスタ２０５とチャネルスイッチ２２５のエリアとの間に線を追加することは一般的には難しい。そこで、テスタ２０５とチャネルスイッチ２２５との間のさらに多くのテスタ線２１０を追加する代わりに、同じテスタ線２１０を用いて、予想される論理レベルをチャネルスイッチ２２５からテスタ２０５にもたらすことができる。これは、比較サイクルの場合であっても波形をドライブし続けるために、システムのフォーマッタにおいて特別なモードを必要とすることになるが、ここで、その波形は比較予想値を表す。言い換えると、テスタ線２１０は、（１）被試験デバイス２１４に波形をドライブするときに、テスタ２０５がテスタ線２１０を通してデータ信号２１１を送出するという機能、及び（２）被試験デバイス２１４がテスタ２０５にデータを返送しているときに（比較サイクル）、テスト線２１０が予想されるデータになるという機能の２つの機能を実行することができる。これにより、予想されるデータをテスタ２０５から、離れて位置するデュアルコンパレータ３１０に送信するために、テスタチャネル毎に第２の線を追加する必要はなくなる。
【００４１】
デュアルコンパレータ３１０は、本明細書において低電圧基準３２５とも呼ばれる局部電圧出力低電圧基準（ＶＯＬ  ＤＡＣ）３２５と、本明細書において高電圧基準３３０とも呼ばれる局部電圧出力高電圧基準（ＶＯＨ  ＤＡＣ）３３０とを有する。各デュアルコンパレータ３１０は、１つの被試験デバイスピン２１５からデータを受信し、ＶＯＨ  ＤＡＣ３３０及びＶＯＬ  ＤＡＣ３２５の出力のレベルに対する電圧比較を実行する。その後、その結果はコンパレータ論理ラッチ３１５に渡され、論理予想値と照合されるであろう。予想データはテスタ線２１０を介して受信される。
【００４２】
コンパレータ論理ラッチ３１５又は被試験デバイスピン２１５当たり１つのマスクビットが存在する。それゆえ、被試験デバイスピン２１５が存在しないか、又は機能していない場合には、そのピンはエラーツリーから除去され、さらにエラーが生じるのを避けることができる。マスクビットは静的であり、シリアルバスを介して制御することができる。
【００４３】
コンパレータ論理ラッチ３１５は、エラータイミング線３３５上で、エラーをラッチすべきタイミングを指示するタイミング基準信号、すなわちエラータイミング信号３３６も受信する。エラータイミング信号３３６もチャネルスイッチ２２５毎に受信されるが、全ての被試験デバイスピン２１５が１つのバスとして一緒に実行されているので、システムレベルでは、被試験デバイスグループ毎に１つのグローバル信号を用いることができる。エラータイミング信号３３６はタイミング情報を含み、較正を必要とするので、被試験デバイスピン２１５の出力と合わせられることに留意されたい。図３では、被試験デバイスピン２１５の出力当たり１つの遅延線３２０が存在する。これにより、出力間のタイミングのデスキュー(de-skew)が可能になるであろう。エラータイミング信号３３６のためのさらなるタイミング調整は、タイミング発生器においてシステムレベルで行われるべきである。
【００４４】
デュアルコンパレータ３１０は、前回のエラー結果をクリアするために、リセットエラー線３４０上でリセットエラー信号３４１も受信する。パターン発生器は、或るパターンを実行中に、この信号を制御して、エラーをリセットすることができる。これも、被試験デバイスグループ当たり１つのグローバル信号である。
【００４５】
さらに、エラー結果信号３４６は、エラー結果線３４５上で、被試験デバイスピン２１５毎に個別に送出され、他の被試験デバイスピン２１５のエラーと一纏めにして、対外的に被試験デバイス当たり１つのグローバルエラーにすることができる。このように一纏めにすることは、プログラマブル論理デバイスで達成することができ、そのデバイスとして、たとえば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又はコンプレックスプログラマブルロジックデバイス（ＣＰＬＤ）を用いることができる。
【００４６】
【表２】
2006329995.tif 000004
【００４７】
表１に示されるモードに加えて、表２は、他の回路の状態とともに、「ＣｏｍｐａｒｅＡｌｌＤＵＴＰｉｎｓ」（すべてのＤＵＴピン比較）の追加を示す。表２では、「ＤＩＳ」はディセーブル状態であることを意味し、「ＥＮＡ」はイネーブル状態であること意味する。
【００４８】
図４は、種々の典型的な実施形態において説明されるような試験システム４００の図である。典型的な実施形態では、試験システム４００は、たとえば自動試験システム（ＡＴＥ）４００にすることができ、少なくとも１つの試験チャネル４１０と、インターフェース４２０と、少なくとも１つの能動経路指定回路２００とを備えるテスタ２０５を備える。各試験チャネル４１０は、図２Ａ〜図２Ｂに示されるような少なくとも１つのチャネルスイッチ２２５に接続される。各チャネルスイッチ２２５は被試験デバイス２１４上の１つのＤＵＴテストピン２１５に接続され、典型的な実施形態では、その被試験デバイスとして、マルチチップパッケージ２１４を用いることができる。
【００４９】
典型的な実施形態では、チャネルスイッチ２２５は、上記の能動チャネル回路を含む。これらのデバイスは、被試験デバイス２１４に近接して配置することができ、それにより、被試験デバイス２１４とトランシーバ２６０との間の電気的なインターフェースを改善することができる。インターフェース４２０は、同軸ケーブル又はフレキシブル回路基板を用いて構成することができる。インターフェース４２０は、電気的な接続性、及び試験チャネル４１０のピン電子基板パターンと特定のハンドラ構成との間の物理的な空間変換も提供する必要がある。ケーブルインターフェース４２０は、被試験デバイス２１４から、試験システムピンエレクトロニクスを分離する。インターフェース４２０の後にトランシーバ２６０を配置することにより、被試験デバイス２１４からテスタ２０５までの電気長(electrical length)が最小限に抑えられる。
【００５０】
本明細書において開示される典型的な実施形態にはいくつかの利点がある。詳細には、チャネルスイッチ２２５は、固体スイッチを用いる完全に集積されたソリューションに関連する速度の問題を克服する。データ経路内にトランシーバ２６０を有することにより、固体スイッチに関連する寄生が除去される。また、テスタ２０５のチャネルと被試験デバイスピン２１５との間の接続経路が改善される。固体スイッチを用いる場合、テスタ２０５及び被試験デバイス２１４は線の全長をドライブしなければならない。トランシーバ２６０を用いる場合、線は２つの取り扱いやすいセグメントに分けられる。トランシーバ２６０は第１の抵抗２８０及び第２の抵抗２８５で後方整合され、信号をいずれの方向にもきれいにドライブできるようになる。この結果として、信号の完全性が改善される。そして、固体スイッチ集中キャパシタンスは、或る形態の誘導性補償(inductive compensation)を必要とする。補償の実効性は周波数による。周波数が高くなると、補償するのがはるかに難しくなり、波形上に常に或る形態の擾乱(disturbance)が存在するであろう。この擾乱は、タイミング精度エラーに繋がる。トランシーバ２６０の手法は、その全てを解消する。さらに、受信サイクル（被試験デバイス２１４のドライブ）中、被試験デバイス２１４によって見られる全ての線の長さが著しく短縮される。低電力の被試験デバイス２１４は長い伝送線路を実効的にドライブすることができず、通常、ドライブしようとすることに関連して、タイミングに関して不利な条件が生じるので、これは非常に重要である。トランシーバ２６０は、被試験デバイス２１４の近くで構成できるほど十分に小さく、全伝送長を、今日の１８インチの通常の長さから約６インチまで短縮することができる。また、本明細書に開示されるようなチャネルスイッチ２２５の性能はリレーツリー実施態様と同程度にすることができるが、集積回路（ＩＣ）に組み込むことができるので、基板上で必要とされる全空間量が大幅に削減される。コスト及び信頼性のような他の問題も、リレーに比べて大幅に緩和される。そして、典型的な実施形態では、２つの重要な応用形態、すなわち（１）１つの信号源から複数の出力に順次にドライブすること（ＤＥＭＵＸ機能）及び（２）全ての出力を同じ刺激で同時にドライブすること（ＦＡＮＯＵＴ機能）を達成することができる。図１Ａのリレーツリー及び図１ＢのＤＥＭＵＸスイッチはいずれもこれを果たすことはできない。この汎用性は、マルチチップパッケージの応用形態の場合には極めて重要である。同じ回路を用いて、ＤＥＭＵＸ及びＦＡＮＯＵＴの両方を果たすことができる。そしてさらに、各被試験デバイスピン２１５から受信される信号にデュアルコンパレータ３１０及びコンパレータ論理ラッチ３１５を加えることにより、テスタ２０５の全ピンエレクトロニクス数が大幅に削減されるであろう。これを用いない場合、複数のデバイスを試験するための唯一の方法は、テスタチャネルに直に接続されるＮ本のデータバスを有することであろう。４０アドレス、６ＣＳ及び３２データを有するチャネルスイッチ２２５の応用形態は９６テスタチャネルしか使用しない。チャネルスイッチ２２５を用いない場合、その��ステムは１９２テスタチャネルを必要とするであろう。
【００５１】
多くのデータ処理製品の場合と同様に、上記のシステムは、ハードウエア構成要素及びソフトウエア構成要素の組み合わせとして実装することができる。さらに、典型的な実施形態を利用するために必要とされる機能は、これまでに記載された技法に基づいて実行するように情報処理装置をプログラミングする際に用いられることになるコンピュータ読取り可能媒体（たとえば、フロッピー（登録商標）ディスク、従来のハードディスク、ＤＶＤ、ＣＤ−ＲＯＭ、フラッシュＲＯＭ、不揮発性ＲＯＭ及びＲＡＭ）において具現することができる。
【００５２】
本明細書において、用語「プログラム記憶媒体」は、限定はしないが、フロッピー（登録商標）ディスク、従来のハードディスク、ＤＶＤ、ＣＤ−ＲＯＭ、フラッシュＲＯＭ、不揮発性ＲＯＭ及びＲＡＭのような任意の種類のコンピュータメモリを含むように幅広く定義される。
【００５３】
本明細書において詳細に説明されてきた典型的な実施形態は例示として提供されており、限定するつもりでは提供されていない。上記の実施形態の形態及び細部において種々の変更を行って、結果として添付の特許請求の範囲の範囲内にある同等の実施形態を実現できることは当業者には理解されよう。
【００５４】
また、以下に本発明の各実施態様の例を示す。
【００５５】
［実施態様１］
チャネルスイッチ（２２５）であって、第１のデータ線（２１０）、第２のデータ線（２２０）、ドライブ・受信制御線（２７０）及び受信機選択制御線（２５０）を有するトランシーバ（２６０）であって、ドライバモードでは、前記第１のデータ線（２１０）からデータを受信し、該データを前記第２のデータ線（２２０）に出力するように構成され、受信機モードでは、前記第２のデータ線（２２０）からデータを受信し、該データを前記第１のデータ線（２１０）に出力するように構成され、前記ドライブ・受信制御線（２７０）上の信号に応答して、前記ドライバモードと前記受信機モードとの間で切り替わるように構成され、前記受信機モードでは、前記ドライブ・受信制御線（２７０）上の信号に応答して、前記第２のデータ線（２２０）から受信されたデータを遮断するように構成される、トランシーバと、前記第１のデータ線（２１０）に接続される第１の接点（２４１）、前記第２のデータ線（２２０）に接続される第２の接点（２４２）、及びスイッチ制御線（２５５）を有するスイッチ（２４０）であって、前記スイッチ制御線（２５５）上の信号に応答して、前記第１の接点（２４１）を前記第２の接点（２４２）に接続すること、及び該第１の接点（２４１）を該第２の接点（２４２）から切断することの間で入れ替わるように構成される、スイッチとを備える、チャネルスイッチを備える、能動経路指定回路（２００）。
【００５６】
[実施態様２］
能動経路指定回路（２００）であって、少なくとも１つの付加的なチャネルスイッチ（２２５）をさらに備え、該チャネルスイッチ（２２５）では、前記第１のデータ線（２１０）が互いに接続される、実施態様１に記載の能動経路指定回路。
【００５７】
[実施態様３］
能動経路指定回路（２００）であって、前記第１のデータ線（２１０）はテスタ（２０５）に接続され、前記第２のデータ線（２２０）は被試験デバイス（２１４）のテストピン（２１５）に接続可能である、実施態様１に記載の能動経路指定回路。
【００５８】
[実施態様４］
能動経路指定回路（２００）であって、前記第２のデータ線（２２０）上の信号レベルを低電圧基準（３２５）及び高電圧基準（３３０）の値と比較するように構成されるデュアルレベルアナログコンパレータ（３１０）と、前記デュアルレベルアナログコンパレータ（３１０）からの入力信号を受信し、論理予想値との照合を実行し、一致しなかった場合にはエラーを報告するように構成されるコンパレータ論理ラッチ（３１５）とをさらに備える、実施態様１に記載の能動経路指定回路。
【００５９】
[実施態様５］
能動経路指定回路（２００）であって、前記コンパレータ論理ラッチ（３１５）は、前記第１のデータ線（２１０）を介して前記論理予想値を受信するように構成される、実施態様４に記載の能動経路指定回路。
【００６０】
[実施態様６］
試験システム（４００）であって、少なくとも１つのチャネルスイッチ（２２５）を備える能動経路指定回路（２００）であって、前記チャネルスイッチ（２２５）はそれぞれ、第１のデータ線（２１０）、第２のデータ線（２２０）、ドライブ・受信制御線（２７０）及び受信機選択制御線（２５０）を有するトランシーバ（２６０）と、前記第１のデータ線（２１０）に接続される第１の接点（２４１）、前記第２のデータ線（２２０）に接続される第２の接点（２４２）、及びスイッチ制御線（２５５）を有するスイッチ（２４０）と、少なくとも１つの試験チャネル（４１０）を有するテスタ（２０５）であって、前記トランシーバ（２６０）はそれぞれ、ドライバモードでは、前記第１のデータ線（２１０）からデータを受信し、該データを前記第２のデータ線（２２０）に出力するように構成され、受信機モードでは、前記第２のデータ線（２２０）からデータを受信し、該データを前記第１のデータ線（２１０）に出力するように構成され、前記ドライブ・受信制御線（２７０）上の信号に応答して、前記ドライバモードと前記受信機モードとの間で切り替わるように構成され、前記受信機モードでは、前記ドライブ・受信制御線（２７０）上の信号に応答して、前記第２のデータ線（２２０）から受信されたデータを遮断するように構成され、前記スイッチ（２４０）はそれぞれ、前記スイッチ制御線（２５５）上の信号に応答して、前記第１の接点（２４１）を前記第２の接点（２４２）に接続すること、及び前記第１の接点（２４１）を前記第２の接点（２４２）から切断することの間で入れ替わるように構成され、前記試験チャネル（４１０）は前記各チャネルスイッチ（２２５）の前記第１のデータ線（２１０）に接続され、前記第２のデータ線（２２０）はそれぞれ、被試験デバイス（２１４）上のテストピン（２１５）と、該テストピン（２１５）と対を成す前記チャネルスイッチ（２２５）との間で転送するように構成される、テスタとを備える、能動経路指定回路を備える、試験システム。
【００６１】
[実施態様７］
試験システム（４００）であって、少なくとも１つの付加的なチャネルスイッチ（２２５）をさらに備え、該チャネルスイッチ（２２５）では、前記第１のデータ線（２１０）が互いに接続される、実施態様６に記載の試験システム。
【００６２】
[実施態様８］
試験システム（４００）であって、前記第１のデータ線（２１０）は前記テスタ（２０５）に接続され、前記第２のデータ線（２２０）は前記被試験デバイス（２１４）の前記テストピン（２１５）に接続可能である、実施態様６に試験システム。
【００６３】
[実施態様９］
試験システム（４００）であって、前記第２のデータ線（２２０）上の信号レベルを低電圧基準（３２５）及び高電圧基準（３３０）の値と比較するように構成されるデュアルレベルアナログコンパレータ（３１０）と、前記デュアルレベルアナログコンパレータ（３１０）からの入力信号を受信し、論理予想値との照合を実行し、一致しなかった場合にはエラーを報告するように構成されるコンパレータ論理ラッチ（３１５）とをさらに備える、実施態様６に記載の試験システム。
【００６４】
[実施態様１０］
試験システム（４００）であって、前記コンパレータ論理ラッチ（３１５）は、前記第１のデータ線（２１０）を介して前記論理予想値を受信するように構成される、実施態様９に記載の試験システム。
【図面の簡単な説明】
【００６５】
【図１Ａ】試験チャネル接続を経路指定するための経路指定回路の図である。
【図１Ｂ】試験チャネル接続を経路指定するための別の経路指定回路の図である。
【図２Ａ】種々の典型的な実施形態において説明されるような試験チャネル接続を経路指定するための経路指定回路の図である。
【図２Ｂ】種々の典型的な実施形態において説明されるような試験チャネル接続を経路指定するための別の経路指定回路の図である。
【図３】種々の典型的な実施形態において説明されるような試験チャネル接続を経路指定するためのさらに別の経路指定回路の図である。
【図４】種々の典型的な実施形態において説明されるような自動試験システムの図である。
【符号の説明】
【００６６】
２００    能動経路指定回路
２１０    第１のデータ線
２２０    第２のデータ線
２２５    チャネルスイッチ
２５０    受信機選択制御線
２６０    トランシーバ
２７０    ドライブ・受信制御線
【図１Ａ】
2006329995.tif 000005
【図１Ｂ】
2006329995.tif 000006
【図２Ａ】
2006329995.tif 000007
【図２Ｂ】
2006329995.tif 000008
【図３】
2006329995.tif 000009
【図４】
2006329995.tif 000010