(57)【要約】【課題】  簡単な構成で、消費電力を大幅に増加させることなく、ノイズの重畳を検出して適切な受信を行う。【解決手段】  シリアルデータ信号ＳＤをそれに同期したクロック信号ＣＫ１でシリアルパラレル変換してパラレル信号Ｐを生成するシフトレジスタ２と、クロック信号ＣＫ１のパルスをカウントしたカウント値が所定の数に達した場合に、シフトレジスタ２にパラレル信号Ｐを出力させるデータ転送指示信号Ｔを送信するカウンタ３とを備えたシリアルパラレル変換回路において、クロック信号ＣＫ１よりも周波数が低い第２のクロック信号ＣＫ２のパルスが２回以上入力される間、クロック信号ＣＫ１のパルスがなかった場合に、カウンタのカウント値をリセットする。【選択図】  図１
2006065418.tif 000002
【特許請求の範囲】
【請求項１】
シリアルデータ信号を当該シリアルデータに同期した第１クロック信号でシリアルパラレル変換してパラレル信号を生成する変換手段と、上記第１クロック信号のパルスをカウントし、カウント値が所定の数に達した場合に、上記変換手段に上記パラレル信号を出力させる指示を送信する計数手段とを備えたシリアルパラレル変換回路であって、
上記第１クロック信号よりも周波数が低い第２クロック信号のパルスが所定の回数入力される間、上記第１クロック信号のパルスが入力されなかった場合に、上記計数手段は上記カウント値をリセットすることを特徴とするシリアルパラレル変換回路。
【請求項２】
上記第１クロック信号と第２クロック信号とが入力され、上記第２クロック信号のパルスが入力された場合に、出力する信号を第２状態に切り替え、上記第１クロック信号のパルスが入力された場合に、出力する信号を第１状態に切り替える第１切替手段と、
上記第１切替手段から出力された信号と上記第１クロック信号と上記第２クロック信号とが入力され、上記第１切替手段から出力された信号が第２状態である期間中に、上記第２クロック信号のパルスが入力された場合に、出力する信号を第２状態に切り替え、上記第１クロック信号のパルスが入力された場合に、出力する信号を第１状態に切り替える第２切替手段とを備え、
上記計数手段は、上記第２切替手段から出力される信号を受信し、当該受信した信号が第１状態から第２状態に変化した場合に、カウント値をリセットすることを特徴とする請求項１に記載のシリアルパラレル変換回路。
【請求項３】
データ入力端子と、上記第２クロック信号が入力されるクロック端子と、上記第１クロック信号が入力されるリセット端子と、出力端子とを備え、上記データ入力端子の入力信号が第２状態の期間中に、上記クロック端子に上記第２クロック信号のパルスが入力された場合に上記出力端子からの出力を第２状態に切り替え、上記リセット端子に上記第１クロック信号のパルスが入力された場合に上記出力端子からの出力を第１状態に切り替える切替手段を複数段備えており、
第１段目の切替手段のデータ入力端子には第２状態の信号が入力され、
第２段目以降の切替手段のデータ入力端子には前段の切変手段の出力端子から出力される信号が入力され、
最終段の切替手段の出力端子には、上記カウンタが接続されており、
上記計数手段は、上記最終段の切替手段から出力される信号を受信し、当該受信した信号が第１状態から第２状態に変化した場合に、カウント値をリセットすることを特徴とする請求項１に記載のシリアルパラレル変換回路。
【請求項４】
上記第２クロック信号の周波数が、上記第１クロック信号の周波数の１／２倍以下であることを特徴とする請求項１〜３のいずれか１項に記載のシリアルパラレル変換回路。
【請求項５】
請求項１〜４のいずれか１項に記載のシリアルパラレル変換回路を備えてなるシリアル伝送装置。
【請求項６】
シリアルデータ信号を当該シリアルデータに同期した第１クロック信号でシリアルパラレル変換してパラレル信号を生成し、上記第１クロック信号のパルスをカウントしたカウント値が所定の数に達した場合に、上記パラレル信号を出力させるシリアルパラレル変換方法であって、
上記第１クロック信号よりも周波数が低い第２クロック信号のパルスが所定の回数入力される間、上記第１クロック信号のパルスが入力されなかった場合に、上記カウント値をリセットすることを特徴とするシリアルパラレル変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号に重畳したノイズによる誤動作を防止できるシリアルパラレル変換回路、それを用いたシリアル伝送装置、並びにシリアルパラレル変換方法に関するものである。
【背景技術】
【０００２】
近年、装置間あるいは電子部品間のデータ伝送に、シリアル伝送方式が多用されている。シリアル伝送方式によるデータ伝送では、１本の伝送線を用いて、データを１ビットづつシリアルに伝送するので、パラレル伝送方式に比べて必要とする信号線の数が少ないという利点がある。
【０００３】
図４は、従来のシリアル伝送方式の受信装置に備えられるシリアルパラレル（Ｓ／Ｐ）変換回路１０１の構成例を示す回路図である。また、図５（ａ）は、図４に示したシリアルパラレル変換回路１０１における正常受信時（ノイズが重畳していない時）の一例を示すタイミングチャートであり、図５（ｂ）は、クロック信号ＣＫにノイズが重畳した場合の一例を示すタイミングチャートである。なお、図５（ａ）および図５（ｂ）では、シリアルデータ信号ＳＤのデータ長がｍビット（ｍは整数）の場合を示している。
【０００４】
図４に示すように、シリアルパラレル変換回路１０１は、シフトレジスタ１０２とカウンタ１０３とを備えている。
【０００５】
シフトレジスタ１０２には、シリアルデータ信号ＳＤとクロック信号ＣＫとが入力され、シリアルデータ信号ＳＤをクロック信号ＣＫで所定のビット数のパラレル信号Ｐに変換（シリアル／パラレル変換）する。
【０００６】
また、シフトレジスタ１０２に入力されるクロック信号ＣＫは、カウンタ１０３にも入力される。カウンタ１０３は、入力されたクロック信号ＣＫのビット数（パルス数）をカウントする。そして、所定のビット数（ここではｍビット）をカウントした時点で、データ転送指示信号Ｔをシフトレジスタ１０２に送信するとともに、カウント値をリセットする（図５（ａ）参照）。
【０００７】
なお、シフトレジスタ１０２は、カウンタ１０３からデータ転送指示信号Ｔを受信すると、シリアル／パラレル変換によって生成した所定のビット数のパラレル信号Ｐを出力する。
【０００８】
これにより、シリアルパラレル変換回路１０１では、受信したシリアルデータ信号ＳＤおよびクロック信号に基づいて、パラレル信号Ｐを生成して出力するようになっている。
【０００９】
ところが、例えば図５（ｂ）に示すように、クロック信号ＣＫにノイズが重畳すると、カウンタ１０３がノイズを誤ってカウントしてしまう場合がある。このようなノイズは、主に、クロック信号を伝送する配線と、それに隣接する他の配線との間に生じるクロストーク、あるいは、静電気の影響などによって引き起こされる。
【００１０】
カウンタ１０３がノイズを誤ってカウントしてしまうと、図５（ｂ）に示すように、誤ってカウントしたノイズの分だけ、データ転送指示信号Ｔを送信すべきタイミングが、本来のタイミングよりもずれてしまう。
【００１１】
このため、シリアルパラレル変換回路１０１から出力されるパラレル信号Ｐを受信する回路には、シリアルデータＳＤが伝送すべき本来のデータとは異なるデータが伝送されてしまう。
【００１２】
また、このような誤動作が生じた場合、従来のシリアルパラレル変換回路１０１では、カウント値を本来のカウント値に復帰させる手段がない。このため、本来のカウント値に復帰させるためにハードリセット等によって初期化させない限り、その後に受信するクロック信号ＣＫにノイズが重畳しない場合でも、常に本来のデータとは異なるデータが伝送されてしまうという問題があった。すなわち、同期シリアル通信では、受信端にシリアルパラレル変換器があり、シリアルパラレル変換器内にカウンタを有しており、このカウンタがクロックのノイズにより誤動作すると、それ以降、特定ビット長のコマンドやデータを送信しても、カウンタがずれたままの状態となり、復帰させることができないという問題があった。
【００１３】
そこで、このような問題を解決するための技術が種々開発されている。例えば、特許文献１には、シリアルパラレル変換回路にシリアルデータと転送クロック信号とシリアルデータが有効であることを示すデータ有効信号とを入力し、データ有効信号を参照しながらシリアルデータを取り込む技術が記載されている。この技術では、データ有効信号が有効である場合には、シリアルデータが所定のビット数分蓄積されたときにパラレル信号として出力する一方、データ有効信号が無効である場合には、それまでに取り込んだシリアルデータを破棄するようになっている。
【００１４】
また、特許文献２には、シリアルクロックの最初のパルス幅を測定することにより、転送終了時間を予測し、実際のシリアル通信時間と比較することでノイズを検出する技術が記載されている。
【００１５】
また、特許文献３には、シリアルデータを格納するシフトレジスタと、シリアルクロックの所定数を計数した後に、シフトレジスタに格納したシリアルデータをクリアさせる信号を出力するカウンタと、カウンタが計数を開始したときタイマ動作を開始するタイマとを有し、このタイマが、動作開始から所定時間経過後にカウンタをクリアするようにしたシリアル伝送送受信回路が記載されている。
【００１６】
また、特許文献４には、シリアルデータを格納するシフトレジスタと、シリアルクロック数をカウントするカウンタと、カウンタのカウント数が所定数に達しているか否かを他のハードウェアに伝えるための回路と、シリアル通信動作の許可／禁止を司る回路と、シリアルデータ転送クロック信号線への信号入力をトリガとし、シリアルクロック幅より若干長めの時間後にカウンタを初期化する信号を発生する初期化信号発生回路とを備えたシリアル送受信回路が記載されている。
【００１７】
また、特許文献５には、シリアルデータをシリアルデータに同期したクロックでシリアルパラレル変換するシフトレジスタと、クロックをカウントしてシリアルデータの１バイトの区切りを検出するカウンタと、クロックの有無を検出して有効なクロックのみをカウンタに検出させるモノマルチバイブレータとを備えたシリアル伝送装置が記載されている。この技術では、モノマルチバイブレータが、シリアルデータに対応する第１のクロック信号よりも早い第２のクロック信号を、第１のクロック信号が「Ｌ」の期間カウントし、一定時間後にカウンタをリセットする。これにより、第１のクロック信号にノイズが乗っても、それが有効なクロックか否かを判別し、常にシリアルデータの１バイトを正しく認識できるようになっている。
【特許文献１】特開平１１−１５６３６号公報（１９９９年１月２２日公開）
【特許文献２】特開２０００−３４７９５０号公報（２０００年１２月１５日公開）
【特許文献３】特開２００１−７７８００号公報（２００１年３月２３日公開）
【特許文献４】特開平５−２５２２２２号公報（１９９３年９月２８日公開）
【特許文献５】特開平３−５８６４号公報（１９９１年１月１１日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記従来の技術では、構成の複雑化や配線数の増加、消費電力の増大などを招いてしまうという問題があった。
【００１９】
例えば、特許文献１の技術では、データ有効信号を生成するための回路を送信側の装置に設ける必要があり、また、データ信号を伝送するための配線を追加する必要がある。
【００２０】
また、特許文献２の技術では、シリアルクロックのパルス幅を測定するためのシリアルクロックよりも高速のクロックを生成する手段、転送終了時間を予測する手段、予測した転送終了時間を実際のシリアル通信時間と比較する手段、測定したパルス幅から内部でシフトクロックを生成する手段などを設ける必要がある。
【００２１】
また、特許文献３および４の技術では、カウンタの動作開始（トリガ入力）からの時間を計測する高性能のタイマを備える必要がある。
【００２２】
また、特許文献５の技術では、シリアルデータに対応する第１のクロック信号よりも速い第２のクロック信号を生成する手段を備える必要がある。近年のシリアル伝送で伝送されるシリアル信号は、例えば数十ＭＨｚから百ＭＨｚ以上の高周波数の信号である場合が多い。したがって、特許文献５の技術では、このような高周波数の信号よりもさらに高周波数の信号を生成する手段を備える必要があり、装置コストが増大する。また、そのような高周波数の信号を発生させる手段は消費電力が大きいという問題もある。
【００２３】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、簡単な構成で、消費電力を大幅に増加させることなく、ノイズの重畳を検出して適切な受信を行うことができるシリアルパラレル変換回路、それを備えたシリアル伝送装置、並びに、シリアルパラレル変換方法を提供することにある。
【課題を解決するための手段】
【００２４】
本発明のシリアルパラレル変換回路は、上記の課題を解決するために、シリアルデータ信号を当該シリアルデータに同期した第１クロック信号でシリアルパラレル変換してパラレル信号を生成する変換手段と、上記第１クロック信号のパルスをカウントし、カウント値が所定の数に達した場合に、上記変換手段に上記パラレル信号を出力させる指示を送信する計数手段とを備えたシリアルパラレル変換回路であって、上記第１クロック信号よりも周波数が低い第２クロック信号のパルスが所定の回数入力される間、上記第１クロック信号のパルスが入力されなかった場合に、上記計数手段は上記カウント値をリセットすることを特徴としている。
【００２５】
ここで、上記変換回路に上記パラレル信号を出力させる指示は、上記計数手段から上記変換手段に送信されるものであってもよく、あるいは、上記変換手段から出力されるパラレル信号を受信する受信回路に送信され、当該受信回路に上記変換手段から出力されるパラレル信号を割り込ませることにより、上記変換手段にパラレル信号を出力させるものであってもよい。
【００２６】
上記の構成によれば、第１クロック信号よりも周波数が低い第２クロック信号のパルスが所定の回数入力される間、第１クロック信号のパルスが入力されなかった場合に、計数手段がカウント値をリセットする。これにより、第１クロック信号の入力が一定期間以上ない場合に、計数手段のカウント値をリセットすることができる。
【００２７】
また、上記の構成は、従来の構成に対して、第２クロック信号のパルスが所定の回数入力される間、上記第１クロック信号のパルスが入力されなかった場合に、上記計数手段に上記カウント値をリセットさせる回路を付加するだけでよい。
【００２８】
また、上記の構成では、第１クロック信号よりも周波数が低い第２クロック信号を用いているので、第１クロック信号よりも高周波数の信号を用いる場合に比べて、消費電力が少ない。また、第２クロック信号として、本発明のシリアルパラレル変換回路が備えられる機器において定常的に存在するクロック信号を用いてもよい。この場合には、第２クロック信号を生成する手段を付加する必要がないので、より簡単な構成にできる。
【００２９】
したがって、上記の構成によれば、簡単な構成で、消費電力を大幅に増加させることなく、ノイズの重畳を検出して適切な受信を行うことができる。
【００３０】
また、本発明のシリアルパラレル変換回路は、上記第１クロック信号と第２クロック信号とが入力され、上記第２クロック信号のパルスが入力された場合に、出力する信号を第２状態に切り替え、上記第１クロック信号のパルスが入力された場合に、出力する信号を第１状態に切り替える第１切替手段と、上記第１切替手段から出力された信号と上記第１クロック信号と上記第２クロック信号とが入力され、上記第１切替手段から出力された信号が第２状態である期間中に、上記第２クロック信号のパルスが入力された場合に、出力する信号を第２状態に切り替え、上記第１クロック信号のパルスが入力された場合に、出力する信号を第１状態に切り替える第２切替手段とを備え、上記計数手段は、上記第２切替手段から出力される信号を受信し、当該受信した信号が第２状態である場合に、カウント値をリセットする構成としてもよい。
【００３１】
上記の構成によれば、上記第１切替手段が、第１クロック信号よりも周波数が低い第２クロック信号のパルスを入力されると、上記第２切替手段に出力する出力信号を第２状態にする。そして、上記第２切替手段は、入力された上記第１切替手段の出力信号が第２状態の期間中に、第２クロック信号を入力されると、上記計数手段に出力する出力信号を第２状態にし、上記計数手段は上記第２切替手段からの出力信号が第１状態から第２状態に変化した場合に、カウント値をリセットする。
【００３２】
これにより、上記の構成では、第１クロック信号よりも周波数の低い第２クロック信号のパルスが２回入力される間、第１クロック信号のパルスが入力されなかった場合に、カウント値をリセットする。したがって、第１クロック信号の入力が一定期間以上ない場合に、上記計数手段のカウント値をリセットするようになっており、第１クロック信号にノイズが重畳することによってカウント値にズレが生じたとしても、カウント値を正常状態に復帰させることができる。
【００３３】
また、上記の構成は、従来の構成に対して、上記第１切替手段および第２切替手段を付加し、第１クロック信号よりも周波数の低い第２クロック信号を両切替手段に入力するだけでよい。
【００３４】
また、上記の構成では、第１クロック信号よりも周波数が低い第２クロック信号を用いているので、第１クロック信号よりも高周波数の信号を用いる場合に比べて、消費電力が少ない。
【００３５】
したがって、上記の構成によれば、簡単な構成で、消費電力を大幅に増加させることなく、ノイズの重畳を検出して適切な受信を行うことができる。
【００３６】
また、本発明のシリアルパラレル変換回路は、データ入力端子と、上記第２クロック信号が入力されるクロック端子と、上記第１クロック信号が入力されるリセット端子と、出力端子とを備え、上記データ入力端子の入力信号が第２状態の期間中に、上記クロック端子に上記第２クロック信号のパルスが入力された場合に上記出力端子からの出力を第２状態に切り替え、上記リセット端子に上記第１クロック信号のパルスが入力された場合に上記出力端子からの出力を第１状態に切り替える切替手段を複数段備えており、第１段目の切替手段のデータ入力端子には第２状態の信号が入力され、第２段目以降の切替手段のデータ入力端子には前段の切変手段の出力端子から出力される信号が入力され、最終段の切替手段の出力端子には、上記カウンタが接続されており、上記計数手段は、上記最終段の切替手段から出力される信号を受信し、当該受信した信号が第１状態から第２状態に変化した場合に、カウント値をリセットする構成としてもよい。
【００３７】
上記の構成によれば、上記第１切替手段が、第１クロック信号よりも周波数が低い第２クロック信号のパルスを入力されると、次段の切替手段に出力する出力信号を第２状態にする。そして、第２段目以降の切替手段は、入力された上記第１切替手段の出力信号が第２状態の期間中に、第２クロック信号を入力されると、出力信号を第２状態に切り替える。また、最終段の切替手段は、入力された上記第１切替手段の出力信号が第２状態の期間中に、第２クロック信号を入力されると、上記計数手段に出力する出力信号を第２状態に切り替える。そして、上記計数手段は、最終段の切替手段からの出力信号が第１状態から第２状態に変化した場合に、カウント値をリセットする。
【００３８】
これにより、上記の構成では、第１クロック信号よりも周波数の低い第２クロック信号のパルスが所定の回数入力される間、第１クロック信号のパルスが入力されなかった場合に、カウント値をリセットする。すなわち、第１クロック信号の入力が一定期間以上ない場合に、上記計数手段のカウント値をリセットするようになっており、第１クロック信号にノイズが重畳することによってカウント値にズレが生じたとしても、カウント値を正常状態に復帰させることができる。
【００３９】
また、上記の構成は、従来の構成に対して、上記複数段の切替手段を付加し、第１クロック信号よりも周波数の低い第２クロック信号を各切替手段に入力するだけでよい。
【００４０】
また、上記の構成では、第１クロック信号よりも周波数が低い第２クロック信号を用いているので、第１クロック信号よりも高周波数の信号を用いる場合に比べて、消費電力が少ない。
【００４１】
したがって、上記の構成によれば、簡単な構成で、消費電力を大幅に増加させることなく、ノイズの重畳を検出して適切な受信を行うことができる。
【００４２】
また、上記第２クロック信号の周波数が、上記第１クロック信号の周波数の１／２倍以下であってもよい。
【００４３】
上記の構成によれば、第１クロック信号のパルスを受信している途中に、誤ってカウント値をリセットしてしまうことを確実に防止できる。
【００４４】
本発明のシリアル伝送装置は、上記の課題を解決するために、上記したいずれかのシリアルパラレル変換回路を備えている。したがって、上記の構成によれば、簡単な構成で、消費電力を大幅に増加させることなく、ノイズの重畳を検出して適切な受信を行うことができる。
【００４５】
本発明のシリアルパラレル変換方法は、シリアルデータ信号を当該シリアルデータに同期した第１クロック信号でシリアルパラレル変換してパラレル信号を生成し、上記第１クロック信号のパルスをカウントしたカウント値が所定の数に達した場合に、上記パラレル信号を出力させるシリアルパラレル変換方法であって、上記第１クロック信号よりも周波数が低い第２クロック信号のパルスが所定の回数入力される間、上記第１クロック信号のパルスが入力されなかった場合に、上記カウント値をリセットすることを特徴としている。
【００４６】
上記の方法によれば、第１クロック信号よりも周波数が低い第２クロック信号のパルスが所定の回数入力される間、第１クロック信号のパルスが入力されなかった場合に、上記カウント値をリセットする。これにより、第１クロック信号の入力が一定期間以上ない場合に、計数手段のカウント値をリセットすることができる。また、上記の方法は、従来のシリアルパラレル変換回路の構成に対して、第２クロック信号のパルスが所定の回数入力される間、上記第１クロック信号のパルスが入力されなかった場合に、上記カウント値をリセットさせる回路を付加するだけで実現できる。また、この場合、第１クロック信号よりも周波数が低い第２クロック信号を用いるので、第１クロック信号よりも高周波数の信号を用いる場合に比べて、消費電力が少なくてすむ。したがって、上記の方法によれば、簡単な構成で、消費電力を大幅に増加させることなく、ノイズの重畳を検出して適切な受信を行うことができる。
【発明の効果】
【００４７】
以上のように、本発明のシリアルパラレル変換回路は、上記第１クロック信号よりも周波数が低い第２クロック信号のパルスが所定の回数入力される間、上記第１クロック信号のパルスが入力されなかった場合に、上記計数手段が上記カウント値をリセットする。
【００４８】
また、本発明のシリアル伝送装置は、上記したいずれかのシリアルパラレル変換回路を備えている。
【００４９】
また、本発明のシリアルパラレル変換方法は、上記第１クロック信号よりも周波数が低い第２クロック信号のパルスが所定の回数入力される間、上記第１クロック信号のパルスが入力されなかった場合に、上記カウント値をリセットする。
【００５０】
それゆえ、本発明のシリアルパラレル変換、および、シリアル伝送装置、並びに、シリアルパラレル変換方法によれば、簡単な構成で、消費電力を大幅に増加させることなく、ノイズの重畳を検出して適切な受信を行うことができる。
【発明を実施するための最良の形態】
【００５１】
本発明の一実施形態について説明する。図１は、本実施形態にかかるシリアルパラレル変換回路（Ｓ／Ｐ変換回路）１の構成を示す回路図である。シリアルパラレル変換回路１は、シリアル伝送方式を用いてコマンドやデータの伝送を行う、シリアル伝送装置に備えられる。
【００５２】
この図に示すように、シリアルパラレル変換回路１は、シフトレジスタ２、カウンタ３、フリップフロップ４、フリップフロップ５を備えている。
【００５３】
シフトレジスタ２には、シリアルデータＳＤとクロック信号（第１クロック信号、シリアルクロック信号）ＣＫ１とが入力され、シリアルデータ信号ＳＤをクロック信号ＣＫ１で所定のビット数のパラレル信号Ｐに変換（シリアル／パラレル変換）する。また、シフトレジスタ２は、カウンタ３からデータ転送指示信号Ｔを受信すると、シリアル／パラレル変換によって生成した所定のビット数のパラレル信号Ｐを出力する。
【００５４】
カウンタ３には、シフトレジスタ２に入力されるクロック信号ＣＫ１と同じクロック信号ＣＫ１が入力される。カウンタ３は、入力されたクロック信号ＣＫ１のビット数をカウントする。そして、所定のビット数をカウントした時点で、シフトレジスタ２にデータ転送指示信号Ｔを送信するとともに、カウント値をリセットする。また、カウンタ３は、フリップフロップ５の出力信号Ｑ２が「Ｌ（Ｌｏｗ）」（第１状態）から「Ｈ（Ｈｉｇｈ）」（第２状態）に変化した場合にも、カウント値をリセットする。
【００５５】
フリップフロップ４のクロック端子ＣＬＫには、シフトレジスタ２に入力されるクロック信号ＣＫ１と異なる第２のクロック信号（第２クロック信号）ＣＫ２が入力される。なお、この第２のクロック信号ＣＫ２は、クロック信号ＣＫ１よりも遅い（周波数が低い、あるいは、パルス幅が長い）信号である。本実施形態にかかるシリアルパラレル変換回路１では、クロック信号ＣＫ１の周波数は約２０ＭＨｚから約１５０ＭＨｚであり、第２のクロック信号ＣＫ２の周波数は数ＭＨｚである。ここで、第２のクロック信号ＣＫ２の周波数は、クロック信号ＣＫ１よりも低ければよく、特に限定されるものではないが、クロック信号ＣＫ１に対して１／２倍以下であることが好ましい。第２のクロック信号ＣＫ２の周波数をクロック信号ＣＫ１の１／２倍以下とすることにより、クロック信号ＣＫ１のパルスの受信中に、誤ってカウント値をリセットしてしまうことを確実に防止できる。
【００５６】
また、第２のクロック信号ＣＫ２として、例えば、シリアルパラレル変換回路１が備えられるシリアル伝送装置において、シリアルパラレル変換以外の用途に用いられるクロック信号であって、定常的に存在するクロック信号を用いてもよい。例えば、シリアルパラレル変換回路１とともにシリアル伝送装置（受信装置）内に備えられている、他の制御回路（図示せず）に使用されているクロック信号を用いてもよい。この場合、他の用途に用いられるクロック信号を併用するので、第２のクロック信号ＣＫ２を生成する手段を新たに付加することなく、シリアル伝送装置の装置構成をより簡略化できる。
【００５７】
また、フリップフロップ４のリセット端子ＣＬＲには、クロック信号ＣＫ１が入力され、データ入力端子Ｄには常時「Ｈ」の信号が入力される。
【００５８】
そして、フリップフロップ４は、第２のクロック信号ＣＫ２の立ち上がり時に出力端子Ｑから出力する出力信号Ｑ１を、「Ｌ」から「Ｈ」に切り替える。また、フリップフロップ４は、リセット端子ＣＬＲに入力されるクロック信号ＣＫ１の立下り時に出力信号Ｑ１をリセットし、「Ｈ」から「Ｌ」に戻す。
【００５９】
フリップフロップ５は、フリップフロップ５と同様の構成からなる。ただし、データ入力端子Ｄにはフリップフロップ４の出力端子Ｑから出力された出力信号Ｑ１が入力され、クロック端子ＣＬＫには第２のクロック信号ＣＫ２が入力され、リセット端子ＣＬＲにはクロック信号ＣＫ１が入力される。また、出力端子Ｑはカウンタ３に接続されており、出力端子Ｑからの出力信号Ｑ２がカウンタ３に出力される。
【００６０】
そして、フリップフロップ５は、入力されたフリップフロップ４の出力信号Ｑ１が「Ｈ」の場合、クロック端子ＣＬＫに入力された第２のクロック信号ＣＫ２の立ち上がり時に、出力端子Ｑからカウンタ３に出力する出力信号Ｑ２を「Ｌ」から「Ｈ」に切り替える。また、フリップフロップ５は、リセット端子ＣＬＲに入力されるクロック信号ＣＫ１の立下り時に出力信号Ｑ２をリセットし、「Ｈ」から「Ｌ」に戻す。
【００６１】
図２は、シリアルパラレル変換回路１において、クロック信号ＣＫ１にノイズが重畳した場合の一例を示すタイミングチャートである。このようなノイズは、主に、静電気の影響やクロック信号ＣＫ１を伝送する配線と、それに隣接する他の配線のとの間に生じるクロストークなどによって引き起こされる。
【００６２】
この図に示すように、シリアルパラレル変換回路１には、シリアルデータ信号ＳＤとそれに対応するクロック信号ＣＫ１が入力され、このクロック信号ＣＫ１の立ち下り時に、カウンタ３がカウント値を１つずつ増加させていく。そして、カウンタ３は、カウント値が所定のビット数（ここではｍビット）をカウントした時点で、データ転送指示信号Ｔをシフトレジスタ２に送信するとともに、カウント値をリセットする。なお、図２は、シリアルデータ信号ＳＤのデータ長がｍビット（ｍは整数）の場合を示している。
【００６３】
そして、シフトレジスタ１０２は、カウンタ１０３からデータ転送指示信号Ｔを受信すると、シリアル／パラレル変換によって生成した所定のビット数のパラレル信号Ｐを出力する。
【００６４】
また、シリアルパラレル変換回路１には、上記したように、クロック信号ＣＫ１とは別に、第２のクロック信号ＣＫ２が入力されている。フリップフロップ４は、第２のクロック信号ＣＫ２の立ち上がり時に、フリップフロップ５に出力する出力信号Ｑ１を「Ｈ」に切り替える。また、フリップフロップ４は、出力信号Ｑ１が「Ｈ」の期間中に、クロック信号ＣＫ１の立ち下がりがあった場合に、出力信号Ｑ１を「Ｌ」に戻す。
【００６５】
フリップフロップ５は、フリップフロップ４の出力信号Ｑ１が「Ｈ」の期間中に、第２のクロック信号ＣＫ２の立ち上がりがあった場合、カウンタ３に出力する出力信号Ｑ２を「Ｈ」に切り替える。そして、フリップフロップ５は、クロック信号ＣＫ１の立ち下がりがあった場合に、出力信号Ｑ２を「Ｌ」とする。
【００６６】
カウンタ３は、フリップフロップ５の出力信号Ｑ２が「Ｌ」から「Ｈ」に変化した場合、カウント値をリセットする。これにより、例えば、シリアルパラレル変換回路１では、図２に示すようにクロック信号ＣＫ１にノイズが重畳した場合でも、カウンタ３のカウント値を、本来のクロック信号ＣＫ１に応じた正規のカウント値に復帰させることができる。
【００６７】
以上のように、フリップフロップ４は、クロック信号ＣＫ１よりも遅い（周波数が低い）第２のクロック信号ＣＫ２のパルスが入力されると、フリップフロップ５に出力する出力信号Ｑ１を「Ｈ」にする。そして、フリップフロップ５は、入力されたフリップフロップ４の出力信号Ｑ１が「Ｈ」の期間中に、第２のクロック信号ＣＫ２が入力されると、カウンタ３に出力する出力信号Ｑ２を「Ｈ」にし、カウンタ３はフリップフロップ５からの出力信号Ｑ２が「Ｌ」から「Ｈ」と変化した場合に、カウント値をリセットする。すなわち、シリアルパラレル変換回路１では、クロック信号ＣＫ１よりも周波数の低い第２のクロック信号ＣＫ２のパルスが２回入力される間、クロック信号ＣＫ１のパルスが入力されなかった場合に、カウント値をリセットする。
【００６８】
これにより、シリアルパラレル変換回路１では、クロック信号ＣＫ１の入力が一定期間以上ない場合に、カウンタ３のカウント値をリセットするようになっており、クロック信号ＣＫ１にノイズが重畳することによってカウント値にズレが生じたとしても、カウント値を正常状態に復帰させることができる。
【００６９】
なお、第２のクロック信号ＣＫ２は、クロック信号ＣＫ１に対して周波数が１／２倍以下であることが好ましい。第２のクロック信号ＣＫ２の周波数をクロック信号ＣＫ１の１／２倍以下とすることにより、クロック信号ＣＫ１の正規のパルスを受信している途中に、誤ってカウント値をリセットしてしまうことを防止できる。
【００７０】
また、本実施形態では、２段のフリップフロップ（フリップフロップ４，５）を備えた構成について説明したが、これに限るものではなく、３段以上のフリップフロップを備えた構成としてもよい。
【００７１】
図３は、３段のフリップフロップを備えたシリアルパラレル変換回路１の構成例を示す回路図である。図３の構成では、図１の構成におけるフリップフロップ５の後段にさらにフリップフロップ６が備えられており、フリップフロップ５の出力端子Ｑからの出力信号Ｑ２が、フリップフロップ６のデータ入力端子Ｄに入力されている。なお、図３において、図１と同様の構成，機能を有し、同様の動作をする部材には、図１と同じ符号を付している。
【００７２】
また、フリップフロップ６のクロック端子ＣＬＫには第２のクロック信号ＣＫ２が入力され、リセット端子ＣＬＲにはクロック信号ＣＫ１が入力されている。そして、フリップフロップ６の出力端子Ｑからの出力は、カウンタ３に入力されている。
【００７３】
フリップフロップ６は、フリップフロップ５からの出力信号Ｑ２が「Ｈ」の期間中に、第２のクロック信号ＣＫ２のパルスが入力されると、出力端子Ｑからカウンタ３への出力信号Ｑ３を「Ｈ」にする。カウンタ３では、フリップフロップ６からの出力信号Ｑ３が「Ｌ」から「Ｈ」と変化した場合に、カウンタ値をリセットする。
【００７４】
また、フリップフロップ６のリセット端子ＣＬＲにはクロック信号ＣＫ１が入力されており、クロック信号ＣＫ１のパルスが入力されると、フリップフロップ６は出力信号Ｑ３を「Ｌ」に切り替える。
【００７５】
このような構成からなるシリアルパラレル変換回路１においても、図１の構成と略同様の効果を得ることができる。また、３段に限らず、さらに多段のフリップフロップを備えるようにしてもよい。この場合、図３におけるフリップフロップ５とフリップフロップ６との間に、フリップフロップ５とフリップフロップ６と同様の接続方法で追加するフリップフロップを接続すればよい。
【００７６】
なお、接続するフリップフロップの段数は、クロック信号ＣＫ１および第２のクロック信号ＣＫ２の周波数に応じて決定すればよい。つまり、クロック信号ＣＫ１および第２のクロック信号ＣＫ２の周波数に応じてフリップフロップの段数を決定することにより、カウンタ３のカウント値をリセットするタイミングを最適とするように、クロック信号ＣＫ１の入力がないことを検出する期間を設定してもよい。
【００７７】
また、図２の説明では、シリアルパラレル変換回路の受信するシリアルデータ信号ＳＤおよびクロック信号ＣＫ１が、ｍビットである場合について説明したが、シリアルデータ信号ＳＤおよびクロック信号ＣＫ１のデータ長は特に限定されるものではない。例えば、伝送するデータが、携帯電話などに備えられる表示手段に表示させる文字データの場合、１画素の情報を２０ビットとし、数画素（ｎ画素（ｎは整数））の情報を１つのデータ長で伝送するようにしてもよい。この場合、ｍ＝２０×ｎ（ビット）のデータ長のデータを伝送することになる。また、１画素について２２ビットの情報を数画素分について１つのデータ長で伝送する場合には、ｍ＝２２×ｎ（ビット）のデータ長のデータを伝送することになる。また、例えばカメラ付き携帯電話においてカメラで撮影した１画素あたり２８ビットの情報を数画素分１つのデータ長で伝送する場合、ｍ＝２８×ｎ（ビット）のデータ長のデータを伝送することになる。
【００７８】
また、シリアルパラレル変換回路１が受信するシリアルデータ信号ＳＤおよびクロック信号ＣＫ１は、差動信号であってもよく、差動信号でなくてもよい。
【００７９】
また、シリアルパラレル変換回路１では、シフトレジスタ２は、カウンタ３からのデータ転送指示信号Ｔを受信したときに、生成したパラレル信号Ｐを出力するとしたが、これに限るものではない。例えば、カウンタ３がシフトレジスタ２からのパラレル信号Ｐを受信する受信回路（例えばＣＰＵ（図示せず））にデータ送信指示信号（割り込み発生信号）Ｔを出力して割り込みを発生させることにより、この受信回路にシフトレジスタ２から出力されるパラレル信号Ｐを受信させる（シフトレジスタ２にパラレル信号Ｐを出力させる）構成としてもよい。すなわち、シフトレジスタ２にパラレル信号Ｐを出力させるデータ転送指示信号Ｔは、カウンタ３からシフトレジスタ２に送信されるものであってもよく、シフトレジスタ２からのパラレル信号Ｐを受信する受信回路に送信されるものであってもよい。
【００８０】
また、本実施形態では、フリップフロップ４の出力信号Ｑ１が「Ｈ」の期間中に、フリップフロップ５のクロック端子に第２のクロック信号ＣＫ２のパルスが入力された場合に、フリップフロップ５の出力信号Ｑ２が「Ｈ」とされ、フリップフロップ５の出力信号Ｑ２が「Ｈ」の場合に、カウンタ３のカウント値がリセットされるものとしているが、これに限るものではない。シリアルパラレル変換回路１内の各部における「Ｈ」の場合の動作と「Ｌ」の場合の動作とが逆になるように構成してもよい。例えば、フリップフロップ４の出力信号Ｑ１が「Ｌ」（第２状態）の期間中に、フリップフロップ５のクロック端子に第２のクロック信号ＣＫ２のパルスが入力された場合に、フリップフロップ５の出力信号Ｑ２が「Ｌ」（第２状態）とされ、フリップフロップ５の出力信号Ｑ２が「Ｌ」（第２状態）の場合に、カウンタ３のカウント値がリセットされるものとしてもよい。
【００８１】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００８２】
本発明のシリアルパラレル変換回路は、シリアル伝送方式を用いた伝送を行うシリアル伝送装置に適用できる。また、電子部品間のデータ伝送をシリアル伝送方式で行う、携帯電話機，ＰＨＳ（登録商標），ＰＤＡ等の通信機器、テレビ等の表示装置、パソコン，ワードプロセッサ等の情報処理装置、デジタルカメラ，デジタルビデオカメラ等の撮影装置、磁気テープ，磁気ディスク，光ディスク（光磁気ディスク），メモリーカード，マスクＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ，フラッシュＲＯＭ等の半導体メモリーなどの媒体を記録または再生する記録再生装置、スピーカーやヘッドホンなどの音響装置、などの各種電子機器に適用できる。特に、携帯情報端末などの装置サイズの小さい装置では、一般にノイズが生じやすいが、本発明によれば簡単な構成でノイズによる誤動作を防止できるので好適である。
【図面の簡単な説明】
【００８３】
【図１】本発明の一実施形態にかかるシリアルパラレル変換回路の構成例を示す回路図である。
【図２】本発明の一実施形態にかかるシリアルパラレル変換回路のタイミングチャートである。
【図３】本発明の一実施形態にかかるシリアルパラレル変換回路の他の構成例を示す回路図である。
【図４】従来のシリアルパラレル変換回路の構成例を示す回路図である。
【図５】（ａ）は、図４に示した従来のシリアルパラレル変換回路における正常受信時のタイミングチャートであり、（ｂ）は、図４に示した従来のシリアルパラレル変換回路において、クロック信号にノイズが重畳した場合のタイミングチャートである。
【符号の説明】
【００８４】
１      シリアルパラレル変換回路
２      シフトレジスタ（変換手段）
３      カウンタ（計数手段）
４      フリップフロップ（第１切替手段、第１段目の切替手段）
５      フリップフロップ（第２切替手段、第２段目の切替手段）
６      フリップフロップ（最終段の切替手段）
ＳＤ    シリアルデータ信号
ＣＫ１   クロック信号（第１クロック信号）
ＣＫ２   第２のクロック信号（第２クロック信号）
Ｑ１     フリップフロップ４の出力信号
Ｑ２     フリップフロップ５の出力信号
Ｑ３     フリップフロップ６の出力信号
Ｔ      データ転送指示信号
【図１】
2006065418.tif 000003
【図２】
2006065418.tif 000004
【図３】
2006065418.tif 000005
【図４】
2006065418.tif 000006
【図５】
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