(57)【要約】【課題】  応力蓄積絶縁膜の製造方法及び半導体装置に関し、高圧縮応力蓄積絶縁膜の剥がれに対する耐性を高める。【解決手段】  少なくともＳｉを主成分とする半導体基板１上にＳｉソースガスとして、Ｓｉ原子１個当たりのＳｉ−Ｈ結合の数が１以下のアルキルシラン、アルコキシシラン、或いはアルキルシロキサンのいずれかを用いて、圧縮応力５が１ＧＰａ以上になるＳｉソースガス分圧及び印加電力の条件下で応力蓄積絶縁膜４を成膜する。【選択図】          図１
2006165369.tif 000002
【特許請求の範囲】
【請求項１】
少なくともＳｉを主成分とする半導体基板上にＳｉソースガスとして、Ｓｉ原子１個当たりのＳｉ−Ｈ結合の数が１以下のアルキルシラン、アルコキシシラン、或いはアルキルシロキサンのいずれかを用いて、圧縮応力が１ＧＰａ以上になるＳｉソースガス分圧及び印加電力の条件下で応力蓄積絶縁膜を成膜することを特徴とする応力蓄積絶縁膜の製造方法。
【請求項２】
上記応力蓄積絶縁膜におけるＣｓ+ イオンを用いた二次イオン質量分析法によるＳｉに対するＣの２次イオン強度比が１〜１０％であり、且つ、Ｓｉに対するＨの２次イオン強度比が２５％以下であることを特徴とする請求項１記載の応力蓄積絶縁膜の製造方法。
【請求項３】
上記Ｓｉソースガスが、テトラメチルシラン、トリメチルシラン、ジメチルジメトキシシラン、ヘキサメチルジシロキサン、オクタメチルトリシロキサン、テトラメチルシクロテトラシロキサン、或いは、オクタメチルシクロテトラシロキサンのいずれかであることを特徴とする請求項１または２に記載の応力蓄積絶縁膜の製造方法。
【請求項４】
上記Ｓｉソースガスがテトラメチルシランであり、前記テトラメチルシランの分圧を２００ｍＴｏｒｒ以下の条件で成膜することを特徴とする請求項３記載の応力蓄積絶縁膜の製造方法。
【請求項５】
少なくともＳｉを主成分とする半導体基板上に設けられたゲート電極及び側壁絶縁膜を請求項１乃至４のいずれか１項に記載の応力蓄積絶縁膜の製造方法によって成膜した応力蓄積絶縁膜で覆うことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は応力蓄積絶縁膜の製造方法及び半導体装置に関するものであり、特に、ＣＭＯＳ等の超高速半導体装置に用いる応力蓄積絶縁膜の剥離を防止するための成膜方法に特徴のある応力蓄積絶縁膜の製造方法及び半導体装置に関するものである。
【背景技術】
【０００２】
最近の超高速プロセッサでは、ｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴとを直列接続したＣＭＯＳ回路を高速論理回路の基本素子として用いているが、ＣＭＯＳ回路を構成するｐチャネル型ＭＯＳＦＥＴ及びｎチャネル型ＭＯＳＦＥＴのゲート長は０．１μｍ以下に縮小されており、ゲート長が９０ｎｍ以下、例えば５０ｎｍのＭＯＳＦＥＴも試作されている。
【０００３】
このように最近のＣＭＯＳ回路に使われるようなゲート長が９０ｎｍ以下の超高速ＭＯＳＦＥＴでは、チャネル領域に印加される応力により、キャリアの移動度が大きく変化することが知られている。
【０００４】
このようなチャネル領域における応力は、典型的にはビアコンタクト形成のためにゲート電極を覆うように形成された、ＳｉＮエッチングストッパ膜により発生するので、ここで、図１４を参照して従来のＭＯＳＦＥＴを説明する。
【０００５】
図１４参照  
図１４は従来のＭＯＳＦＥＴの概略的断面であり、シリコン基板３１にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）膜３２を形成したのち、ＳＴＩ膜３２で囲まれた素子形成領域上にゲート絶縁膜３３を介して多結晶シリコン膜からなるゲート電極３４を設け、このゲート電極３４をマスクとしてイオン注入することによってＬＤＤ領域３５を設ける。
【０００６】
次いで、ゲート電極３４の側壁部にサイドウォール３６を形成したのち、このサイドウォール３６をマスクとしてイオン注入することによってソース・ドレイン領域３７を形成する。
次いで、全面にＣｏを堆積させたのち、熱処理を行うことによってゲート電極３４の露出表面及びソース・ドレイン領域３７の露出表面にＣｏＳｉ2 層３８，３９を形成するとともに、未反応のＣｏ膜を除去する。
【０００７】
次いで、プラズマＣＶＤ法を用いて全面を覆うようにＳｉＮ膜４０を形成したのち、上層の他層配線との分離を行うために、ＳｉＮ膜４０上に３５０℃以上の成長温度においてＨＤＰ（高密度プラズマ）−ＣＶＤ法によるＳｉＯ2 膜またはＰＳＧ膜、平行平板型のプラズマによるＴＥＯＳ膜、或いは、Ｏ3 −ＴＥＯＳ系の熱ＣＶＤ法によるＳｉＯ2 膜、ＰＳＧ膜、ＢＰＳＧ膜等の層間絶縁膜４１を堆積させたのち、ＣＭＰ（化学機械研磨）法により平坦化する。
【０００８】
次いで、ソース・ドレイン領域３７上のＣｏＳｉ2 層３８に達するビアホールを形成したのち、Ｔｉ，ＴｉＮ，Ｗを順次堆積してビアホールを埋め込も、次いで、ＣＭＰ法で研磨することによってビア４２を形成する。
以降は、必要とする層数の配線層の形成工程、層間絶縁膜を形成工程、及び、ビアの形成工程を繰り返すことによって半導体装置が得られる。
【０００９】
図１５参照  
この場合のＳｉＮ膜４０は、内部に圧縮応力を蓄積したＳｉＮ膜になるように成膜条件を設定しているので、シリコン基板３１に対して図示した矢印の方向に応力がかかることになり、この応力がチャネル領域に作用することによりキャリアの移動度が大きく変化する。
【００１０】
図１６参照  
図１６は、このようにチャネル領域に応力が印加された場合のｐチャネル型ＭＯＳＦＥＴの飽和ドレイン電流変化率の説明図であり、ｐチャネル型ＭＯＳＦＥＴの電流駆動能力はＳｉＮ膜４０の内部応力の増加とともに増加することがわかる。
【００１１】
この結果は、ｐチャネル型ＭＯＳＦＥＴの場合、チャネル領域での歪みをＳｉＮ膜４０のストレスにより制御することにより、チャネル領域におけるキャリア移動度を高め、それによって動作速度を大きく向上させることができることを意味している。
この場合、電流駆動能力の改善は１０％程度以上要求されるので、ＳｉＮ膜の内部に蓄積される圧縮応力としては１ＧＰａ以上の圧縮応力が必要になる。
【００１２】
このような圧縮応力を有するＳｉＮ膜を成膜する場合には、熱ＣＶＤ法では、困難であるので、通常は上述のようにプラズマＣＶＤ法を用いており、成長ガスとしてＳｉＨ4 、ＮＨ3 、キャリアガスとしてＮ2 からなる混合ガスを用いて成長条件を調整することにより１ＧＰａ以上の圧縮応力をもつ膜の形成が可能である。
この様なＳｉＮ膜においては、ＳｉＮ膜におけるＳｉ−Ｈ結合の比率を小さくすることにより内部応力が大きくなることが知られている（例えば、特許文献１参照）。
【００１３】
通常は、ＳｉＮ膜の成膜工程において低周波と高周波の２つの周波数のＲＦ電力を用いて成膜しており、低周波ＲＦ電力をバイアス電力とすることによって、イオンを選択的に基板に打ち込んで膜を拡張することによって内部に圧縮応力を蓄積したＳｉＮ膜が得られる。
【特許文献１】特表２００３−５３１４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、ＳｉＨ4 ＋ＮＨ3 ＋Ｎ2 系混合ガスを用いたプラズマＳｉＮ膜においては、膜応力を高くすればするほど、ＳｉＮ膜上の酸化膜の成長工程、或いは、その後の工程の熱履歴により、ＳｉＮ膜と下地界面近傍あるいは上層の酸化膜とＳｉＮ膜の剥がれが発生するので、この事情を図１７を参照して説明する。
【００１５】
図１７参照  
図１７は、図１５における破線の円で囲ったシリコン基板／ＳｉＮ膜界面の状態の説明図であり、上図はシリコン基板／ＳｉＮ膜界面を金属顕微鏡で観察した写真像を模写したものであり、下図は上図におけるＡ−Ａ′を結ぶ一点鎖線に沿った模式的断面図である。  図に示すように剥離が発生した箇所でＳｉＮ膜が盛り上がっており、この場合の直径は１００μｍ程度に達することがあり、このような剥離は欠陥となり、歩留まりの悪化起因となるために、剥離を抑制することが必要である。
【００１６】
したがって、本発明は、高圧縮応力蓄積絶縁膜の剥がれに対する耐性を高めることを目的とする。
【課題を解決するための手段】
【００１７】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記課題を解決するために、本発明は、応力蓄積絶縁膜４の製造方法において、少なくともＳｉを主成分とする半導体基板１上にＳｉソースガスとして、Ｓｉ原子１個当たりのＳｉ−Ｈ結合の数が１以下のアルキルシラン、アルコキシシラン、或いはアルキルシロキサンのいずれかを用いて、圧縮応力５が１ＧＰａ以上になるＳｉソースガス分圧及び印加電力の条件下で応力蓄積絶縁膜４を成膜することを特徴とする。
【００１８】
このように、ＳｉソースガスとしてＳｉ原子１個当たりのＳｉ−Ｈ結合の数が１以下のアルキルシラン、アルコキシシラン、或いはアルキルシロキサンを用いることによって、膜中に水素量を低減することができ、応力蓄積絶縁膜４中の圧縮応力５を１ＧＰａ以上とした場合にも応力蓄積絶縁膜４の剥離を防止することができる。
【００１９】
即ち、本発明者は、鋭意研究の結果、剥がれの原因として、元来非常に高い圧縮応力５が界面にかかっている状態に加えて、Ｓｉ−Ｈ結合が膜中にあり、これが熱処理等によって乖離することによって、加速的に応力変化が加わることによるものとの結論に至ったものである。
【００２０】
なお、圧縮応力５を１ＧＰａ以上にするためには、Ｓｉソースガス種に応じてＳｉソースガス分圧及び印加電力の条件下で適宜設定すれば良く、従来のＳｉＮ膜における条件設定と同様に実験的に確認して設定すれば良い。
また、「少なくともＳｉを主成分とする半導体基板１」とは、典型的にはシリコン基板であり、その他にはＳｉＧｅ基板、或いはＣを若干含有したＳｉ：Ｃ基板、及び、ＳｉＧｅ：Ｃ基板等を意味するものである。
【００２１】
また、応力蓄積絶縁膜４を成膜する際には、印加電力として２つの異なった周波数の高周波電力を用いることが望ましく、低周波ＲＦ電力をバイアス電力とすることによって、イオンを選択的に基板に打ち込んで膜を拡張し、それによって、内部に圧縮応力５を蓄積した応力蓄積絶縁膜４を形成することができる。
【００２２】
また、応力蓄積絶縁膜４を成膜する際の成長温度としては、５５０℃以下であれば良く、シリサイド層をコバルトシリサイドとした場合には、４５０〜５５０℃でも良いが、今後のシリサイド層として有望なニッケルシリサイドを用いる場合にはニッケルシリサイド層の耐熱性の観点から４５０℃以下とすることが望ましい。
【００２３】
この場合の応力蓄積絶縁膜４におけるＣｓ+ イオンを用いた２次イオン質量分析法によるＳｉに対するＣの２次イオン強度比としては１〜１０％且つＳｉに対するＨの２次イオン強度比としては２５％以下が望ましく、それによって、膜中のＳｉ−Ｈ結合が少なくなるのでＨ2 の乖離による膜の剥離が抑制される。
【００２４】
この場合の２次イオン強度比におけるＣ／Ｓｉ比の１０％は、実際の原子組成比におけるＣ／Ｓｉ比としては１％以下となる。
一方、近年Ｃｕ配線上のＬｏｗ−ｋバリア膜として用いられてきているＳｉＣＮ膜は、一般的にはＣ／Ｓｉ強度比は１５％程度以上で、応力値も３００ＭＰａ程度以下となっており、組成、応力ともに本発明の応力蓄積絶縁膜４とは異なる。
【００２５】
また、Ｓｉソースガスとしては、テトラメチルシラン（４ＭＳ）、トリメチルシラン（３ＭＳ）、ジメチルジメトキシシラン（２ＭＤＳ）、ヘキサメチルジシロキサン（ＨＭＤＳＯ）、オクタメチルトリシロキサン（ＯＭＴＳ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、或いは、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）のいずれかが望ましく、特に、テトラメチルシラン（４ＭＳ）がより好適である。
【００２６】
特に、Ｓｉソースガスとしてテトラメチルシランを用いた場合には、テトラメチルシランの分圧を２００ｍＴｏｒｒ以下とすることによって１ＧＰａ以上の圧縮応力５を内部に蓄積した応力蓄積絶縁膜４を成膜することができる。
【００２７】
また、Ｓｉソースガス以外のガスとして、ＮＨ3 を含むガスを用いて成長を行うことが望ましく、それによって、Ｃを若干含有するＳｉＮ膜、即ち、ＳｉＮ：Ｃ膜を成膜することができ、エッチングストッパ膜として用いることができる。
なお、ＮＨ3 を含むガスとしては、ＮＨ3 ＋Ｎ2 混合ガス、ＮＨ3 ＋Ｈｅ混合ガス、或いは、ＮＨ3 単独ガスのいずれを用いても良い。
【００２８】
また、上述の応力蓄積絶縁膜４を半導体基板１上に設けられたゲート電極２及び側壁絶縁膜３を覆うように設けることによって、チャネル領域に応力を加えることができ、それによって、キャリア移動度を高めて電流駆動能力を高めることができるとともに、応力蓄積絶縁膜４の剥離を防止することができる。
【発明の効果】
【００２９】
本発明によれば、１ＧＰａ以上の圧縮応力を内部に蓄積した応力蓄積絶縁膜、典型的にはＳｉＮ：Ｃ膜をテトラメチルシラン（４ＭＳ）等のＳｉ原子１個当たりのＳｉ−Ｈ結合の数が１以下のＳｉソースガスを用いて成膜することにより、応力蓄積絶縁膜中のＳｉ−Ｈ結合を大幅に低減することができ、それによって、剥離を防止することができるので、ｐチャネル型ＭＯＳＦＥＴのホール移動度の向上による動作速度の向上と歩留りの向上を両立することができる。
【発明を実施するための最良の形態】
【００３０】
本発明は、シリコン基板等の少なくともＳｉを主成分とする半導体基板上にＳｉソースガスとして、Ｓｉ原子１個当たりのＳｉ−Ｈ結合の数が１以下のアルキルシラン、メトキシシラン、或いはアルキルシロキサンのいずれか、例えば、テトラメチルシラン（４ＭＳ）、トリメチルシラン（３ＭＳ）、ジメチルジメトキシシラン（２ＭＤＳ）、ヘキサメチルジシロキサン（ＨＭＤＳＯ）、オクタメチルトリシロキサン（ＯＭＴＳ）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、或いは、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、特に、テトラメチルシラン（４ＭＳ）を用いて、圧縮応力５が１ＧＰａ以上になるＳｉソースガス分圧及び２つの異なった周波数のＲＦ電力ＬＦ，ＨＦを用いてＳｉＮ：Ｃからなる応力蓄積絶縁膜を成膜するものである。
【００３１】
特に、ＣＭＯＳを構成するｐチャネル型ＭＯＳＦＥＴのチャネル領域を直接覆うエッチングストッパ膜として用いることによって、半導体基板のチャネル領域に圧縮応力を印加して、ホールの移動度を向上し、電流駆動能力を高めるものである。
【実施例１】
【００３２】
ここで、図２乃至図１２を参照して、本発明の実施例１のＳｉＮ：Ｃ膜の成膜工程を説明する。
まず、経緯を説明すると、本発明者の鋭意研究の結果、剥がれの原因として、元来非常に高い圧縮応力が界面にかかっている状態に加えて、Ｓｉ−Ｈ結合が膜中にあり、これが熱処理等によって乖離することによって、加速的に応力変化が加わることによると考えた。
【００３３】
したがって、はがれ防止のためには、膜中の水素量を低減することが効果的であり、そのために従来Ｓｉソースガスとして用いているＳｉＨ4 では、もともとＳｉ−Ｈ結合を４つもっており、膜中水素の低減は困難であるため、Ｓｉ−Ｈ結合をもたないＳｉ−Ｃ結合を母体とするテトラメチルシラン〔４ＭＳ：Ｓｉ（ＣＨ3 ）4 〕をＳｉソースガスに用いて、膜中の水素量の低減を図ったものである。
【００３４】
まず、ヒータ温度設定を５５０℃以下、例えば、４００℃（ウェハ実温で約３８０℃）に固定し、４ＭＳを３５０ｓｃｃｍ、ＮＨ3 を１１５０ｓｃｃｍ、及び、キャリアガスとしてのＮ2 を９０００ｓｃｃｍ流して３Ｔｏｒｒとした状態で、１３．５６ＭＨｚの相対的に高周波の高周波電力ＨＦとバイアス電力となる２５０ｋＨｚの相対的に低周波の高周波電力ＬＦを印加する平行平板型のプラズマＣＶＤ装置を用い、各種の条件振りを行いながら成膜を行った。
【００３５】
図２参照  
図２は、応力及び成膜速度のＨＦ電力依存性の説明図であり、ＬＦ電力を５００Ｗに固定してＨＦ電力を振ったものであり、ＳｉＮ：Ｃ膜の内部応力に関してはＨＦ電力依存性は殆ど見られなかった。
【００３６】
図３参照  
図３は、応力及び成膜速度のＬＦ電力依存性の説明図であり、ＨＦ電力を５００Ｗに固定してＬＦ電力を振ったものであり、この場合も、ＳｉＮ：Ｃ膜の内部応力に関してはＬＦ電力依存性は殆ど見られなかった。
【００３７】
図４参照  
図４は、応力及び成膜速度の４ＭＳ流量依存性の説明図であり、ＨＦ電力を５００Ｗ、ＬＦ電力を６００Ｗの条件下において、４ＭＳ流量に対してより大きな感度があることがわかる。
【００３８】
図５参照  
図５は、応力の４ＭＳ分圧依存性の説明図であり、応力は４ＭＳ分圧にほぼ比例して４ＭＳ分圧が小さいほど応力が大きくなることを見いだした。
例えば、４ＭＳ分圧を２００ｍＴｏｒｒ以下とすることによって、１ＧＰａ以上の圧縮応力を有するＳｉＮ：Ｃ膜を成膜することができる。
なお、４ＭＳ分圧は、
４ＭＳ分圧＝（４ＭＳ流量／全ガス流量）×成長圧力
で表される。
【００３９】
図６乃至図９参照  
図６乃至図８は、４ＭＳ−ＮＨ3 −Ｎ2 系で成膜した圧縮応力がそれぞれ１．７ＧＰａ、２ＧＰａ、２．６ＧＰａのＳｉＮ：Ｃ膜のＳＩＭＳ分析結果の説明図であり、また、図９は、ＳｉＨ4 −ＮＨ3 −Ｎ2 系で成膜した圧縮応力が１．７ＧＰａのＳｉＮ膜のＳＩＭＳ分析結果を比較のために示したものである。
【００４０】
図６乃至図８と図９との対比から、４ＭＳ−ＮＨ3 −Ｎ2 系で成膜したＳｉＮ：Ｃ膜においては、図９に示したＳｉＨ4 −ＮＨ3 −Ｎ2 系で成膜したＳｉＮ膜と比較してＨの量がかなり減少しているとともに、Ｃの量がバックグラウンド以上の量が含まれていることが分かる。
【００４１】
図１０参照  
図１０は、図６乃至図９の結果を数値的に見やすくしたＳｉに対するＮ，Ｃ，Ｈの２次イオン強度比の圧縮応力依存性の説明図であり、ここでも、ＳｉＨ4 −ＮＨ3 −Ｎ2 系で成膜した圧縮応力が１．７ＧＰａのＳｉＮ膜を比較のために示している。
なお、ここでは、図６に示すように表面の汚染とシリコン基板／ＳｉＮ：Ｃ界面の影響を除くために、評価対象膜８０ｎｍ対して前後１０nmの領域を除いて６０ｎｍの領域の平均強度から計算を行った。
【００４２】
この場合のＳＩＭＳの測定条件としては、ＡＤＥＰＴ１０１０（Ｐｈｙｓｉｃａｌ  Ｅｌｅｃｔｒｏｎｉｃｓ社製商品名）を用いて、１次イオン種にＣｓ+ を用い、１次加速電圧を５ｋｅＶ、１次イオン入射角を６０°、スパッタレートを約０．９ｎｍ／秒、測定領域を６５μｍ×６５μｍ、真空度を３×１０-7Ｐａ以下、帯電補正を電子線照射により行いながら測定した。
【００４３】
検出２次イオンとしては、ＣｓＳｉ+ ，ＣｓＯ+ , ＣｓＣ+ , ＣｓＮ+ , Ｃｓ2 Ｈ+ が検出され、それぞれをＳｉ，Ｏ，Ｃ，Ｎ，Ｈの２次イオン強度とし、Ｏ，Ｃ，Ｎ，Ｈの２次イオン強度のＳｉの２次イオン強度に対する比を図１０に示した。
【００４４】
図から明らかなように、ＳｉＨ4 系のＳｉＮ膜と４ＭＳ系のＳｉＮ：Ｃ膜におけるＮ／Ｓｉ比はほぼ同等の値となっているのに対して、Ｈ／ＳｉについてはＳｉＨ4 系のＳｉＮ膜が５０％であるのに対して４ＭＳ系のＳｉＮ：Ｃ膜の場合には１７％程度であり、４ＭＳ系のＳｉＮ：Ｃ膜における膜中水素量が大幅に低減されている。
【００４５】
なお、４ＭＳ系の他の圧縮応力のＳｉＮ：Ｃ膜においては、圧縮応力の増大とともにＨ／Ｓｉ比も増大しているが、Ｈ／Ｓｉ比は２０％程度であり、ＳｉＨ4 系のＳｉＮ膜に比べて大幅に低減されている。
【００４６】
また、Ｃ／Ｓｉ比は、ＳｉＨ4 系のＳｉＮ膜においては自然汚染レベルの０．２％程度であるのに対して、４ＭＳ系のＳｉＮ：Ｃ膜においては２〜１０％程度であり、Ｃを若干含んだＳｉＮ膜、即ち、「ＳｉＮ：Ｃ」と表記できるものである。
なお、Ｃ／Ｓｉ比は、圧縮応力の増大とともに若干減少傾向にある。
【００４７】
なお、２次イオン強度比は膜における実際の原子数比を表すものではなく、例えば、Ｃ／Ｓｉ比の場合には、Ｃ／Ｓｉ比が１０％である場合には、Ｃ／Ｓｉ組成比としては１％以下であるので、近年Ｃｕ配線上の低誘電率バリア膜として用いられてきているＳｉＣＮ膜とは全く異なるものである。
【００４８】
因に、従来のＳｉＣＮ膜におけるＣ／Ｓｉ２次イオン強度比は１５％以上であり、また、応力は３００ＭＰａ程度以下である。
また、誘電率についても、従来のＳｉＣＮ膜は４−５程度以下であるが、本発明のＳｉＮ：Ｃ膜は６．８程度であり、従来のＳｉＮ膜の７とほぼ同程度である。
【００４９】
次に、シリコン基板上に４ＭＳ系のＳｉＮ：Ｃ膜とＳｉＨ4 系のＳｉＮ膜をそれぞれ８０ｎｍ成長した後、２ｃｍ×２ｃｍの試料片に切り出した後に、ＴＤＳ法により質量数ｍが２、即ち、Ｈ2 の放出量を測定したので図１１を参照して説明する。
【００５０】
図１１参照  
図１１は、ｍ＝２の脱ガス量の測定結果の説明図であり、ここでは、常温から６００℃まで６０℃／分昇温速度で測定を行った。
図から明らかなように、４ＭＳ系のＳｉＮ：Ｃ膜からのｍ＝２の脱ガス量が、ＳｉＨ4 系のＳｉＮ膜からの脱ガス量に比べて少ないことがわかる。
【００５１】
次に、剥離耐性の確認のために、上述のように成膜した８０ｎｍのＳｉＮ：Ｃ膜上にＨＤＰ−ＣＶＤ法を用いて４５０℃の成長温度で５００ｎｍのＰＳＧ膜を成膜し、欠陥検査を行ったので、その結果を図１２を参照して説明する。
【００５２】
図１２参照  
図１２は、剥離の成膜条件依存性及び圧縮応力依存性の説明図であり、上記の試料に対してレーザスキャン方式の欠陥検査装置を用いてエッジ部５ｍｍの領域を除く試料全面をスキャンして欠陥を抽出したのち、金属顕微鏡のＲｅｖｉｅｗ機能を用いて欠陥検査装置により抽出した欠陥が剥離によるものか或いは異物によるものかを分類し、剥離欠陥のみの成膜条件依存性及び圧縮応力依存性を表したものである。
【００５３】
図から明らかなように、ＳｉＨ4 系ＳｉＮ膜では１ＧＰａ以上の全てで剥離欠陥が見られるのに対して、４ＭＳ系ＳｉＮ：Ｃ膜では２．６ＧＰａの膜でも剥離が確認されず、４ＭＳを用いてＳｉＮ：Ｃ膜を成膜することによって、膜中の水素量が低減でき：それによって、剥離が抑制されていると考えられる。
【００５４】
以上、本発明の実施例１においては、ＳｉソースガスとしてＳｉ−Ｈ結合を持たない４ＭＳを用いているので、ＳｉＮ：Ｃ膜中のＳｉ−Ｈ結合を従来のＳｉＮ膜より大幅に低減することができ、それによって、ＳｉＮ：Ｃ膜の剥離を防止することができる。
なお、Ｃは含有させることが目的ではなく、ＳｉソースガスにおけるＳｉ−Ｈ結合を排除するためにＳｉ−Ｃ結合を有するＳｉソースガスを使用した結果である。
【００５５】
次に、図１３を参照して、本発明実施例１のＣＭＯＳ半導体装置を説明するが、ここでは、製造工程及び構造ともに、ｐチャネル型ＭＯＳＦＥＴの部分のみを説明するが、従来のｐチャネル型ＭＯＳＦＥＴとはエッチングストッパ膜の成膜方法が異なるだけである。  図１３参照  
まず、従来のＭＯＳＦＥＴと同様に、ｐ型シリコン基板１１に素子形成領域を囲むように溝（Ｔｒｅｎｃｈ）を形成し、この溝を酸化膜で埋め込んだのち、ＣＭＰ法で研磨して平坦化することによってＳＴＩ膜１２を形成し、次いで、ｐチャネル型ＭＯＳＦＥＴ形成領域にＰをイオン注入してｎ型ウエル領域１３を形成する。
【００５６】
次いで、熱酸化とＮ2 アニールを組み合わせてｎ型ウエル領域１３の表面に厚さが、例えば、２ｎｍのＳｉＯＮからなるゲート絶縁膜１４を形成したのち、ＬＰＣＶＤ法を用いて厚さが、例えば、１００ｎｍの多結晶Ｓｉ膜を形成し、次いで、多結晶シリコン膜にＢをイオン注入したのち熱処理を施し、パターニングすることによってゲート長が、例えば、３７ｎｍのゲート電極１５を形成する。
【００５７】
次いで、ゲート電極１５をマスクとしてＢをイオン注入することによってｐ型ＬＤＤ領域１６を形成したのち、全面にＨＤＰ−ＣＶＤ法を用いてＳｉＯ2 膜を堆積させ、次いで、異方性エッチングを施すことによってサイドウォール１７を形成する。
【００５８】
次いで、ゲート電極１５及びサイドウォール１７をマスクとしてＢをイオン注入することによってｐ型ソース・ドレイン領域１８を形成したのち、全面にＣｏ膜を堆積させ、次いで、熱処理を施してＣｏＳｉ2 層１９，２０を形成したのち、未反応のＣｏ膜を除去する。
【００５９】
次いで、上記の実施例１と同様に平行平板プラズマＣＶＤ装置を用いて、例えば、４００℃の基板温度で４ＭＳ、ＮＨ3 、及び、キャリアガスとしてのＮ2 を膜中の圧縮応力が例えば２ＧＰａになるように４ＭＳ分圧が１００ｍＴｏｒｒとなるように制御した状態で、１３．５６ＭＨｚのＨＦ電力を５００Ｗとし、２５０ｋＨｚのＬＦ電力を６００Ｗとした条件で成膜を行って、厚さが、例えば、８０ｎｍのＳｉＮ：Ｃ膜２１を形成する。
【００６０】
引き続いて、全面にＨＤＰ−ＣＶＤ法を用いてＳｉＯ2 膜を堆積させたのち、ＣＭＰ法によって研磨することによって平坦化して層間絶縁膜２２とし、次いで、ｐ型ソース・ドレイン領域１８上のＣｏＳｉ2 層２０に達するビアホールを形成し、Ｔｉ，ＴｉＮ，Ｗを順次堆積してビアホールを埋め込んだのち、ＣＭＰ法で研磨することによってビア２３を形成する。
以降は、必要とする層数の配線層の形成工程、層間絶縁膜を形成工程、及び、ビアの形成工程を繰り返すことによってＣＭＯＳ半導体装置が得られる。
【００６１】
この本発明の実施例２においては、ゲート構造を２ＧＰａの圧縮応力を内部に蓄積するＳｉＮ：Ｃ膜で覆い、チャネル領域にストレスを与えてホールの移動度を高め、図１６に示すように電流駆動能力を大幅に向上させる場合にも、ＳｉＮ：Ｃ膜の剥離が生ずることはない。
【００６２】
以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載した条件・構成に限られるものではなく、各種の変更が可能であり、例えば、各実施例に記載したＳｉソースガス等の成膜条件は単なる一例にすぎず、必要とする圧縮応力等に応じて適宜変更されるものである。
【００６３】
例えば、上記の各実施例においてはＳｉソースガスとしてテトラメチルシラン（４ＭＳ）を用いているが、４ＭＳに限られるものではなく、Ｓｉ原子１個当たりのＳｉ−Ｈ結合の数が１以下のアルキルシラン、アルコキシシラン、或いはアルキルシロキサンであれば良い。
【００６４】
より具体的には、トリメチルシラン〔３ＭＳ：ＳｉＨ（ＣＨ3 ）3 〕、ジメチルジメトキシシラン〔２ＭＤＳ：（ＣＨ3 ）2 Ｓｉ（ＯＣＨ3 ）2 〕、ヘキサメチルジシロキサン〔ＨＭＤＳＯ：（ＣＨ3 ）3 ＳｉＯＳｉ（ＣＨ3 ）3 〕、オクタメチルトリシロキサン〔ＯＭＴＳ：（ＣＨ3 ）3 ＳｉＯＳｉ（ＣＨ3 ）2 ＯＳｉ（ＣＨ3 ）3 〕、テトラメチルシクロテトラシロキサン〔ＴＭＣＴＳ：（ＣＨ3 （Ｈ）ＳｉＯ）4 〕、或いは、オクタメチルシクロテトラシロキサン〔ＯＭＣＴＳ（（ＣＨ3 ）2 ＳｉＯ）4 〕を用いても良いものである。
【００６５】
また、上記の各実施例においてはＮＨ3 ＋Ｎ2 を同時に流しているが、ＮＨ3 ＋Ｈｅでも良く、さらには、ＮＨ3 ガス単独でも良い。
【００６６】
また、上記各実施例においては成膜下地、即ち、半導体基板としてシリコン基板を用いているが、シリコン基板に限られるものではなく、ＳｉＧｅ基板、或いはＣを若干含有したＳｉ：Ｃ基板、及び、ＳｉＧｅ：Ｃ基板等にも適用されるものである。
【００６７】
また、上記の実施例２においては、ＳｉＮ：Ｃ膜の製造方法のみが特徴点であり、その他の構成・材料等は本質的な構成ではないので記載した構成・材料に限定されるものではなく、公知の各種の構成・材料に置き換えることができるものである。
【００６８】
また、上記の各実施例においては、Ｓｉソースガス以外のガスとしてＮＨ3 を用いてＳｉＮ：Ｃ膜を成膜しているが、Ｓｉソースガス以外のガスとしてＣＯ2 、Ｎ2 Ｏ、或いは、Ｏ2 を用いても良いものであり、その場合にはＳｉソースガス以外に由来する若干のＣを含んだＳｉＯ2 膜、即ち、ＳｉＯ2 ：Ｃ膜が得られる。
【００６９】
ここで再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照  
（付記１）  少なくともＳｉを主成分とする半導体基板１上にＳｉソースガスとして、Ｓｉ原子１個当たりのＳｉ−Ｈ結合の数が１以下のアルキルシラン、アルコキシシラン、或いはアルキルシロキサンのいずれかを用いて、圧縮応力５が１ＧＰａ以上になるＳｉソースガス分圧及び印加電力の条件下で応力蓄積絶縁膜４を成膜することを特徴とする応力蓄積絶縁膜の製造方法。
（付記２）  上記応力蓄積絶縁膜４を成膜する際に、上記印加電力として２つの異なった周波数の高周波電力を用いることを特徴とする付記１記載の応力蓄積絶縁膜の製造方法。
（付記３）  上記応力蓄積絶縁膜４を成膜する際の成長温度を、４５０℃以下としたことを特徴とする付記１または２に記載の応力蓄積絶縁膜の製造方法。
（付記４）  上記応力蓄積絶縁膜４におけるＣｓ+ イオンを用いた２次イオン質量分析法によるＳｉに対するＣの２次イオン強度比が１〜１０％であり、且つ、Ｓｉに対するＨの２次イオン強度比が２５％以下であることを特徴とする付記１乃至３のいずれか１に記載の記載の応力蓄積絶縁膜の製造方法。
（付記５）  上記Ｓｉソースガスが、テトラメチルシラン、トリメチルシラン、ジメチルジメトキシシラン、ヘキサメチルジシロキサン、オクタメチルトリシロキサン、テトラメチルシクロテトラシロキサン、或いは、オクタメチルシクロテトラシロキサンのいずれかであることを特徴とする付記１乃至４のいずれか１に記載の応力蓄積絶縁膜の製造方法。
（付記６）  上記Ｓｉソースガスがテトラメチルシランであり、前記テトラメチルシランの分圧を２００ｍＴｏｒｒ以下の条件で成膜することを特徴とする付記５記載の応力蓄積絶縁膜の製造方法。
（付記７）  上記Ｓｉソースガス以外のガスとして、ＮＨ3 を含むガスを用いて成長を行うことを特徴とする付記１乃至６のいずれか１に記載の応力蓄積絶縁膜の製造方法。
（付記８）  少なくともＳｉを主成分とする半導体基板１上に設けられたゲート電極２及び側壁絶縁膜３を付記１乃至７のいずれか１に記載の応力蓄積絶縁膜の製造方法によって成膜した応力蓄積絶縁膜４で覆うことを特徴とする半導体装置。
（付記９）  少なくともＳｉを主成分とする半導体基板１上に設けられたゲート電極２及び側壁絶縁膜３を、Ｃｓ+ イオンを用いた２次イオン質量分析法によるＳｉに対するＣの２次イオン強度比が１〜１０％であり、且つ、Ｓｉに対するＨの２次イオン強度比が２５％以下であるとともに、圧縮応力５が１ＧＰａ以上の応力蓄積絶縁膜４で覆うことを特徴とする半導体装置。
（付記１０）  上記応力蓄積絶縁膜４が、ＳｉＮ：Ｃ膜であることを特徴とする付記８または９に記載の半導体装置。
【産業上の利用可能性】
【００７０】
本発明の活用例としては、ＣＭＯＳを構成するｐチャネル型ＭＯＳＦＥＴが典型的なものであるが、ｎチャネル型ＭＯＳＦＥＴに適用しても良いことは言うまでもないことであり、更には、ＣＭＯＳを構成しないｐチャネル型ＭＯＳＦＥＴに適用しても良いことも言うまでもないことである。
【図面の簡単な説明】
【００７１】
【図１】本発明の原理的構成の説明図である。
【図２】応力及び成膜速度のＨＦ電力依存性の説明図である。
【図３】応力及び成膜速度のＬＦ電力依存性の説明図である。
【図４】応力及び成膜速度の４ＭＳ流量依存性の説明図である。
【図５】応力の４ＭＳ分圧依存性の説明図である。
【図６】圧縮応力が１．７ＧＰａのＳｉＮ：Ｃ膜のＳＩＭＳ分析結果の説明図である。
【図７】圧縮応力が２．０ＧＰａのＳｉＮ：Ｃ膜のＳＩＭＳ分析結果の説明図である。
【図８】圧縮応力が２．６ＧＰａのＳｉＮ：Ｃ膜のＳＩＭＳ分析結果の説明図である。
【図９】圧縮応力が１．７ＧＰａのＳｉＮ膜のＳＩＭＳ分析結果の説明図である。
【図１０】Ｓｉに対するＮ，Ｃ，Ｈの２次イオン強度比の圧縮応力依存性の説明図である。
【図１１】ｍ＝２の脱ガス量の測定結果の説明図である。
【図１２】剥離の成膜条件依存性及び圧縮応力依存性の説明図である。
【図１３】本発明の実施例２のＣＭＯＳ半導体装置の製造工程の説明図である。
【図１４】従来のＭＯＳＦＥＴの概略的断面である。
【図１５】従来のＭＯＳＦＥＴに印加される応力の説明図である。
【図１６】ｐチャネル型ＭＯＳＦＥＴの飽和ドレイン電流変化率の内部応力依存性の説明図である。
【図１７】図１５における破線の円で囲ったシリコン基板／ＳｉＮ膜界面の状態の説明図である。
【符号の説明】
【００７２】
１  半導体基板
２  ゲート電極
３  側壁絶縁膜
４  応力蓄積絶縁膜
５  圧縮応力
１１  ｐ型シリコン基板
１２  ＳＴＩ膜
１３  ｎ型ウエル領域
１４  ゲート絶縁膜
１５  ゲート電極
１６  ｐ型ＬＤＤ領域
１７  サイドウォール
１８  ｐ型ソース・ドレイン領域
１９  ＣｏＳｉ2 層
２０  ＣｏＳｉ2 層
２１  ＳｉＮ：Ｃ膜
２２  層間絶縁膜
２３  ビア
３１  シリコン基板
３２  ＳＴＩ膜
３３  ゲート絶縁膜
３４  ゲート電極
３５  ＬＤＤ領域
３６  サイドウォール
３７  ソース・ドレイン領域
３８  ＣｏＳｉ2 層
３９  ＣｏＳｉ2 層
４０  ＳｉＮ膜
４１  層間絶縁膜
４２  ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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