(57)【要約】【課題】ラッチアップ現象の発生を抑えたトリプルウェル構造を有する半導体装置を提供する。【解決手段】トリプルウェル上に形成された第三Ｎ型ウェル１８の外周に接する領域に、第三ウェルとは逆導電型の不純物を導入して第四Ｐ型ウェル２０を形成する。その際、導入する不純物濃度を、第三Ｎ型ウェル１８を形成する際に導入した不純物の濃度より低くする。このように第四Ｐ型ウェル２０を形成することで、第三Ｎ型ウェル１８と第四Ｐ型ウェル２０間のジャンクション耐圧が高くなるため、半導体基板に印加される基準電位を下げることができる。そして基準電位を低く制御することでラッチアップ現象の発生を抑えることができる。【選択図】図２
2006165056.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、半導体基板の主面の一部に選択的に形成され、半導体基板と逆導電型の第一ウェルと、第一ウェルの表面領域の一部に選択的に第一ウェルより浅く形成された、半導体基板と同導電型の第二ウェルと、第一ウェルの表面領域であって第二ウェルの形成されていない領域に第一ウェルより浅く形成された、半導体基板と逆導電型の第三ウェルと、を含み、第二ウェル及び第三ウェルの表面領域に素子が形成されている半導体装置であって、
半導体基板の主面における第一ウェルが形成されておらず第三ウェルに接する表面領域に形成され、半導体基板と同導電型の不純物が第三ウェルより低濃度で導入された第四ウェルを有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
半導体基板の主面の表面領域の少なくとも２箇所に第三ウェルを備え、
第四ウェルは、異なる第三ウェルに挟まれた領域に形成されることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
第三ウェルは、第一ウェルの内周の全周に沿って形成されることを特徴とする半導体装置。
【請求項４】
半導体基板の主面の一部に選択的に半導体基板と逆導電型の不純物を半導体基板より高濃度で導入し、第一ウェルを形成する第一の工程と、第一ウェルの表面領域の一部に選択的に半導体基板と同導電型の不純物を第一ウェルより浅く導入し、第二ウェルを形成する第二の工程と、第一ウェルの表面領域であって第二ウェルの形成されていない領域に半導体基板と逆導電型の不純物を第一ウェルより浅く導入し、第三ウェルを形成する第三の工程と、を含む半導体装置の製造方法であって、
半導体基板の主面における第一ウェルが形成されておらず第三ウェルに接する表面領域に、半導体基板と同導電型の不純物を第三ウェルより低い濃度で導入し、第四ウェルを形成する第四の工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチアップ現象の発生を抑えたトリプルウェル構造を有する半導体装置及びその半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来のトリプルウェルを含んで構成される半導体装置５０の平面図を図４に示す。図４の半導体装置５０のＡ−Ａ線に沿った側断面図を図５に示す。半導体装置５０はＰ型の半導体基板に形成される。その半導体基板５２の主面の表面領域の一部に、Ｎ型の不純物を導入した第一Ｎ型ウェル５４が形成される。そして第一Ｎ型ウェル５４の表面領域に、第一Ｎ型ウェル５４より浅くＰ型の不純物を導入した第二Ｐ型ウェル５６が形成される。第一Ｎ型ウェル５４の表面領域であって、第二Ｐ型ウェル５６の外周に沿って第二Ｐ型ウェル５６の形成されていない領域に、第一Ｎ型ウェル５４より浅くＮ型の不純物を導入した第三Ｎ型ウェル５８が形成される。この第三Ｎ型ウェル５８の不純物濃度は第一Ｎ型ウェル５４より高くする。そして半導体基板５２の主面であって第一Ｎ型ウェル５４の形成されていない第三Ｎ型ウェル５８の外周に沿った表面領域に、Ｐ型の不純物を導入した第四Ｐ型ウェル６２が形成される。この第四Ｐ型ウェル６２の不純物濃度は半導体基板５２より高く、第二Ｐ型ウェル５６および第三Ｎ型ウェル５８と同程度の不純物濃度を有する。このようにしてトリプルウェル構造を有する半導体装置５０が形成される。なお、本明細書内で不純物濃度とは、キャリアの発生に寄与するドナー不純物、或いはアクセプタ不純物の濃度のことである。また、本明細書内で表面領域とは、半導体基板上の表面及びその面の深さ方向の極浅い領域を示している。
【０００３】
第二Ｐ型ウェル５６及び第三Ｎ型ウェル５８の表面領域には素子が形成される。例えば、第二Ｐ型ウェル５６の表面領域には、Ｎ型のソース領域７０とＮ型のドレイン領域７２及びゲート７４を備えたＮＭＯＳ７８が形成される。また第三Ｎ型ウェル５８の表面領域には、Ｐ型のソース領域８０とＰ型のドレイン領域８２及びゲート８４を備えたＰＭＯＳ８８が形成される。
【０００４】
第二Ｐ型ウェル５６の表面領域にＰ型のＰウェル電極部７６が形成され、電極Ａに接続される。その電極Ａは電位ＶＬＯＷに維持される。また、第三Ｎ型ウェル５８の表面領域にＮ型のＮウェル電極部８６が形成され、電極Ｂに接続される。その電極Ｂは電源電位ＶＤＤに維持される。また半導体基板５２には基準電極ＲＥＦが設けられ、その基準電位ＶＲＥＦは接地電位に維持される。
【０００５】
この半導体装置の使用時には、外部からの制御によって電源電位ＶＤＤは電位ＶＬＯＷよりも高電位に保たれる。
【０００６】
一般にトリプルウェル構造を有する半導体装置において、寄生サイリスタが形成されることが知られている。このような寄生サイリスタが形成される半導体装置の場合、ラッチアップ現象が発生して半導体装置に含まれるＩＣが破壊されてしまうなどの問題がある。その問題について説明する。
【０００７】
半導体装置５０に形成される寄生サイリスタの等価回路を図６に示す。ＮＭＯＳ７８のソース領域７０がエミッタで、第一Ｎ型ウェル５４がコレクタで、第二Ｐ型ウェル５６がベースとなる寄生ＮＰＮトランジスタ９０と、半導体基板５２がエミッタで、第二Ｐ型ウェル５６がコレクタで、第一Ｎ型ウェル５４がベースとなる寄生ＰＮＰトランジスタ９２が存在する。第二Ｐ型ウェル５６のうち、寄生ＮＰＮトランジスタ９０のベースと、Ｐウェル電極部７６との間で寄生抵抗９４が形成される。また第一Ｎ型ウェル５４のうち、寄生ＰＮＰトランジスタ９２のエミッタと半導体基板５２の間に寄生抵抗９５が形成される。また第一Ｎ型ウェル５４のうち寄生ＰＮＰトランジスタ９２のベースと第三Ｎ型ウェル５８の間に寄生抵抗９６が形成される。
【０００８】
次に寄生サイリスタがオン状態となるラッチアップ現象について説明する。Ｐウェル電極部７６及びＮＭＯＳ７８のソース領域７０に低電圧のノイズが印加されると、寄生抵抗９４の影響で、寄生ＮＰＮトランジスタ９０のベースがエミッタよりも電圧が高くなり、ベースからエミッタへノイズ電流Ｉ１が流れる。これにより寄生ＮＰＮトランジスタ９０がＯＮ状態になる。寄生ＮＰＮトランジスタ９０がＯＮ状態になると、寄生ＮＰＮトランジスタ９０のコレクタからエミッタへ電流Ｉ２が流れる。電流Ｉ２が流れると寄生抵抗９６の影響により寄生ＰＮＰトランジスタ９２のベース電圧が降下する。この電圧降下によって寄生ＰＮＰトランジスタ９２のベースがエミッタよりも電圧が低くなることで、寄生ＰＮＰトランジスタ９２のエミッタからベースへ電流Ｉ３が流れ、寄生ＰＮＰトランジスタ９２がＯＮ状態になる。寄生ＰＮＰトランジスタ９２がＯＮ状態になると、寄生ＰＮＰトランジスタ９２のエミッタからコレクタへ電流Ｉ４が流れる。電流Ｉ４が流れると寄生ＮＰＮトランジスタ９０のベース電流が流れ、寄生ＮＰＮトランジスタ９０はＯＮ状態が継続する。そのため、最初に印加されたノイズが消失しても電流Ｉ１〜Ｉ４は流れ続ける。このようにしてラッチアップが発生する。そして一度ラッチアップが発生してしまうと大電流が流れてしまい、ラッチアップによって発生する熱によりＩＣが破壊される可能性がある。そのため、このラッチアップの発生を回避するために、これまでにも種々の工夫がなされている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ラッチアップ現象の発生を抑えるために、基準電位ＶＲＥＦを接地電位より下げて寄生ＰＮＰトランジスタ９２のベースとエミッタの電位差を減らし電流Ｉ３が流れないようにすることが考えられる。しかし、その場合、第三Ｎ型ウェル５８と隣接している第四Ｐ型ウェル６２との間に大きな電位差が生じる。第三Ｎ型ウェル５８と第四Ｐ型ウェル６２はＰＮ接合を形成しており、このＰＮ接合に逆バイアスが加えられる状態になる。電位差が小さければほとんど電流は流れないが、逆バイアスの電位差が閾値を越えると雪崩降伏が発生し、絶縁破壊を生じる恐れがある。
【００１０】
本発明は、上記従来技術の問題に鑑み、各ウェル上のトランジスタの動作に影響を及ぼすことなく、ラッチアップ現象の発生を抑えたトリプルウェル構造を有する半導体装置、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、半導体基板と、半導体基板の主面の一部に選択的に形成され、半導体基板と逆導電型の第一ウェルと、第一ウェルの表面領域の一部に選択的に第一ウェルより浅く形成された、半導体基板と同導電型の第二ウェルと、第一ウェルの表面領域であって第二ウェルの形成されていない領域に第一ウェルより浅く形成された、半導体基板と逆導電型の第三ウェルと、を含み、第二ウェル及び第三ウェルの表面領域に素子が形成されている半導体装置であって、半導体基板の主面における第一ウェルが形成されておらず第三ウェルに接する表面領域に形成され、半導体基板と同導電型の不純物が第三ウェルより低濃度で導入された第四ウェルを有することを特徴とする。
【００１２】
ここで、半導体基板の主面の表面領域には、少なくとも２箇所に第三ウェルが形成され、第四ウェルは、異なる第三ウェルに挟まれた領域に形成されることが好適である。
【００１３】
ここで、第三ウェルは、第一ウェルの内周の全周に沿って形成されることが好適である。また、第四ウェルを第三ウェルの外周に沿って形成することにより、耐圧を高くすることができる。
【００１４】
また、本発明の別の形態は、半導体基板の主面の一部に選択的に半導体基板と逆導電型の不純物を半導体基板より高濃度で導入し、第一ウェルを形成する第一の工程と、第一ウェルの表面領域の一部に選択的に半導体基板と同導電型の不純物を第一ウェルより浅く導入し、第二ウェルを形成する第二の工程と、第一ウェルの表面領域であって第二ウェルの形成されていない領域に半導体基板と逆導電型の不純物を第一ウェルより浅く導入し、第三ウェルを形成する第三の工程と、を含む半導体装置の製造方法であって、半導体基板の主面における第一ウェルが形成されておらず第三ウェルに接する表面領域に、半導体基板と同導電型の不純物を第三ウェルより低い濃度で導入し、第四ウェルを形成する第四の工程を含むことを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１５】
本発明によれば、各ウェル上のトランジスタの動作に影響を及ぼすことなくラッチアップ現象の発生を抑えたトリプルウェル構造を有する半導体装置を作製することが可能である。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態における半導体装置１０の平面図を図１に示す。図１の半導体装置１０のＡ−Ａ線に沿った側断面図を図２に示す。半導体装置１０はＰ型の半導体基板１２に形成される。半導体基板１２の主面の表面領域の一部に選択的にＮ型の不純物を導入した第一Ｎ型ウェル１４が形成される。そして第一Ｎ型ウェル１４の表面領域の一部に、第一Ｎ型ウェル１４より浅くＰ型の不純物を導入した第二Ｐ型ウェル１６が形成される。第一Ｎ型ウェル１４の表面領域であって第二Ｐ型ウェル１６の形成されていない領域、例えば第二Ｐ型ウェル１６と排他的な領域に、第一Ｎ型ウェル１４より浅くＮ型の不純物を導入した第三Ｎ型ウェル１８が形成される。その第三Ｎ型ウェル１８の不純物濃度は第一Ｎ型ウェル１４の不純物濃度より高くする。
【００１７】
なお、半導体基板１２の主面の表面領域であって第一Ｎ型ウェル１４から離れた領域に、第一Ｎ型ウェル１４ａ、第二Ｐ型ウェル１６ａ、第三Ｎ型ウェル１８ａを形成してもよい。これらはそれぞれ、第一Ｎ型ウェル１４、第二Ｐ型ウェル１６、第三Ｎ型ウェル１８と同様に形成することができる。
【００１８】
また、半導体基板１２の主面の表面領域であって、第一Ｎ型ウェル１４及び第一Ｎ型ウェル１４ａと離れた領域に、Ｐ型の不純物を導入した第五Ｐ型ウェル２２を形成してもよい。その第五Ｐ型ウェル２２の不純物濃度は、第二Ｐ型ウェル１６および第三Ｎ型ウェル１８と同程度の不純物濃度を有する。
【００１９】
本実施の形態では、半導体基板１２の主面の表面領域における、第一Ｎ型ウェル１４、第一Ｎ型ウェル１４ａ、第五Ｐ型ウェル２２の形成されていない領域であって、各ウェルに接する表面領域に第四Ｐ型ウェル２０が形成される。その第四Ｐ型ウェル２０の不純物濃度は第三Ｎ型ウェル１８より低くする。
【００２０】
ここで、各ウェルに挟まれる領域をすべて第四Ｐ型ウェル２０とすることが好ましい。この場合、第一Ｎ型ウェル１４ａ、第二Ｐ型ウェル１６ａ、第三Ｎ型ウェル１８ａは、第四Ｐ型ウェル２０を挟んで第三Ｎ型ウェル１８と対向するように形成される。本実施の形態では、その第四Ｐ型ウェル２０の幅をｗ２としている。また、第五Ｐ型ウェル２２は第四Ｐ型ウェル２０を挟んで第三Ｎ型ウェル１８と対向するように形成される。本実施の形態では、その第四Ｐ型ウェル２０の幅をｗ１としている。
【００２１】
なお、半導体基板１２に第一Ｎ型ウェル１４、第一Ｎ型ウェル１４ａ、第二Ｐ型ウェル１６、第二Ｐ型ウェル１６ａ、第三Ｎ型ウェル１８、第三Ｎ型ウェル１８ａ、第四Ｐ型ウェル２０、第四Ｐ型ウェル２０ａ、第五Ｐ型ウェル２２を形成する際には、それぞれのウェルが形成される領域に開口部を有するマスクを形成し、そのマスクの開口部から目的の導電型の不純物を適切な深さに導入することができる。これを上記の第一Ｎ型ウェル１４〜第五Ｐ型ウェル２２のそれぞれについて順次行うことによって、各ウェルを所定の位置に形成することができる。
【００２２】
半導体基板１２の不純物濃度は１．０×１０15〜１．０×１０16／ｃｍ3の範囲である。第一Ｎ型ウェル１４、第一Ｎ型ウェル１４ａ、第二Ｐ型ウェル１６、第二Ｐ型ウェル１６ａ、第三Ｎ型ウェル１８、第三Ｎ型ウェル１８ａ、第四Ｐ型ウェル２０、第四Ｐ型ウェル２０ａ、第五Ｐ型ウェル２２の不純物濃度は１．０×１０16〜５．０×１０17／ｃｍ3の範囲内で、上記の相対的な関係を保つように導入される。
【００２３】
さらに、第二Ｐ型ウェル１６及び第三Ｎ型ウェル１８の表面領域には素子が形成される。例えば、第二Ｐ型ウェル１６の表面領域には、Ｎ型のソース領域３０とＮ型のドレイン領域３２及びゲート３４を備えるＮＭＯＳ３８が形成される。また第三Ｎ型ウェル１８の表面領域にはＰ型のソース領域４０とＰ型のドレイン領域４２及びゲート４４を備えるＰＭＯＳ４８が形成される。同様に、第二Ｐ型ウェル１６ａ及び第三Ｎ型ウェル１８ａの表面領域にも素子が形成される。例えば、第二Ｐ型ウェル１６ａの表面領域には、Ｎ型のソース領域３０ａとＮ型のドレイン領域３２ａ及びゲート３４ａを備えるＮＭＯＳ３８ａが形成される。また第三Ｎ型ウェル１８ａの表面領域にはＰ型のソース領域４０ａとＰ型のドレイン領域４２ａ及びゲート４４ａを備えるＰＭＯＳ４８ａが形成される。また、第五Ｐ型ウェル２２の表面領域にも第二Ｐ型ウェル１６と同じように素子が形成される。
【００２４】
第二Ｐ型ウェル１６の表面領域にＰ型のＰウェル電極部３６が形成され、電極Ａに接続される。その電極Ａは電位ＶＬＯＷに維持される。また、第三Ｎ型ウェル１８の表面領域にＮ型のＮウェル電極部４６が形成され、電極Ｂに接続される。その電極Ｂは電源電位ＶＤＤとは異なる電位ＶＤＤ１に維持される。同様に、第二Ｐ型ウェル１６ａの表面領域にＰ型のＰウェル電極部３６ａが形成され、電極Ｃに接続される。その電極Ｃは電位ＶＬＯＷに維持される。また、第三Ｎ型ウェル１８ａの表面領域にＮ型のＮウェル電極部４６ａが形成され、電極Ｄに接続される。その電極Ｄは電源電位ＶＤＤとは異なる電位ＶＤＤ２に維持される。また半導体基板１２に基準電極ＲＥＦが設けられて基準電位ＶＲＥＦに維持される。このようにトリプルウェル構造を有する半導体装置１０が形成される。
【００２５】
本実施の形態によれば、第三Ｎ型ウェル１８と第四Ｐ型ウェル２０間のジャンクション耐圧を従来よりも高めることができる。以下その理由について説明する。
【００２６】
半導体装置１０の使用時において電源電位ＶＤＤは、電位ＶＬＯＷよりも高電位に保たれている。また基準電位ＶＲＥＦは電位ＶＬＯＷ以下の電位に保たれている。また、本実施形態ではＮ型の第三Ｎ型ウェル１８にＰ型の第四Ｐ型ウェル２０が隣接しており、ＰＮ接合を形成している。そのため電位ＶＬＯＷが電源電位ＶＤＤ１より低くなり、ＰＮ接合に逆バイアスがかけられた状態になっている。
【００２７】
一般的に、ＰＮ接合の降伏電圧は、ＰＮ接合の低濃度側の半導体領域の不純物濃度によって決まる。低濃度側の半導体領域の不純物濃度が高いほど、雪崩降伏の降伏電圧は低くなる。そこで、本実施形態では第三Ｎ型ウェル１８に接する第四Ｐ型ウェル２０の不純物濃度を従来よりも低くすることにより第三Ｎ型ウェル１８と第四Ｐ型ウェル２０間のジャンクション耐圧を従来よりも高くし、雪崩降伏の発生を抑えることができる。
【００２８】
一方、第四Ｐ型ウェル２０の不純物濃度が低すぎると、第四Ｐ型ウェル２０に隣接する第三Ｎ型ウェル１８と第三Ｎ型ウェル１８ａ間の電気的な分離能力が低下する。従って、第四Ｐ型ウェル２０の不純物濃度は、第三Ｎ型ウェル１８と第四Ｐ型ウェル２０間のジャンクション耐圧を一定の値以上に維持すると共に、第三Ｎ型ウェル１８と第三Ｎ型ウェル１８ａ間の電気的な分離能力を維持する機能も併せ持つように調整することが適切である。この第四Ｐ型ウェル２０の不純物濃度は、半導体基板１２の不純物濃度でも良いが、上記にあるような電気的な分離能力の関係を考慮し、より最適な濃度となるように不純物が導入されることが好適である。一般的に半導体基板１２の不純物濃度は低いので、第四Ｐ型ウェル２０の不純物濃度は半導体基板１２より高く、第三Ｎ型ウェル１８，１８ａより低いものとなる。第四Ｐ型ウェル２０の幅ｗ１及びｗ２は、必要な耐圧が得られる程度に広く形成することが好適である。
【００２９】
なお、第三Ｎ型ウェル１８を、第一Ｎ型ウェル１４の表面領域であって第二Ｐ型ウェル１６の形成されていない領域に第一ウェルの内周の全周に沿って形成することも好適である。第四Ｐ型ウェル２０を第三Ｎ型ウェル１８の外周に接するように、全周に亘って形成することで耐圧を高めることができる。
【００３０】
このように本実施の形態によれば、第三Ｎ型ウェル１８と第四Ｐ型ウェル２０間のジャンクション耐圧を高くできるため、従来よりも基準電位ＶＲＥＦを下げることが可能である。
【００３１】
基準電位ＶＲＥＦを下げることで、背景技術で説明したような過大な高電圧のノイズが発生した場合でもラッチアップ現象が発生しないように制御することができる。このようにして、ラッチアップ現象の発生を抑えた半導体装置を作製することができる。
【００３２】
本実施の形態においてラッチアップ現象の発生を抑えることが出来る理由について説明する。本発明における半導体装置もトリプルウェル構造を有しており、半導体装置１０に形成される寄生サイリスタの等価回路も従来の半導体装置５０に形成されるのと同様の寄生サイリスタが形成される。
【００３３】
半導体装置１０に形成される寄生サイリスタの等価回路を図３に示す。ＮＭＯＳ３８のソース領域３０がエミッタで、第一Ｎ型ウェル１４がコレクタで、第二Ｐ型ウェル１６がベースとなる寄生ＮＰＮトランジスタ９０と、半導体基板１２がエミッタで、第二Ｐ型ウェル１６がコレクタで、第一Ｎ型ウェル１４がベースとなる寄生ＰＮＰトランジスタ９２が存在する。寄生ＮＰＮトランジスタ９０のコレクタが寄生ＰＮＰトランジスタ９２のベースに接続され、寄生ＰＮＰトランジスタ９２のコレクタが寄生ＮＰＮトランジスタ９０のベースに接続されて寄生サイリスタ９３が構成されている。第二Ｐ型ウェル１６のうち、寄生ＮＰＮトランジスタ９０のベースと、Ｐウェル電極部３６との間で寄生抵抗９４が形成される。また第一Ｎ型ウェル１４のうち、寄生ＰＮＰトランジスタ９２のエミッタと半導体基板１２の間に寄生抵抗９５が形成される。また第一Ｎ型ウェル１４のうち寄生ＰＮＰトランジスタ９２のベースと第三Ｎ型ウェル１８の間に寄生抵抗９６が形成される。
【００３４】
本実施の形態においても、従来の半導体装置と同じように、Ｐウェル電極部３６及びＮＭＯＳ３８のソース領域３０に低電圧のノイズが印加されると、寄生抵抗９４の影響で寄生ＮＰＮトランジスタ９０のベースがエミッタより電圧が高くなり、ベースからエミッタへノイズ電流Ｉ１が流れる。これにより寄生ＮＰＮトランジスタ９０がＯＮ状態になる。寄生ＮＰＮトランジスタ９０がＯＮ状態になると、寄生ＮＰＮトランジスタ９０のコレクタからエミッタへ電流Ｉ２が流れる。電流Ｉ２が流れると寄生抵抗９６の影響により寄生ＰＮＰトランジスタ９２のベース電圧が降下する。従来の半導体装置の場合、ここでＰＮＰトランジスタ９２のエミッタからベースへ電流Ｉ３が流れていた。しかし、この半導体装置１０ではＰＮＰトランジスタ９２のエミッタからベースへ電流Ｉ３は流れず、ＶＤＤ１から寄生抵抗９６を介して寄生ＰＮＰトランジスタ９２のベースへ電流が流れる。なぜなら、第四Ｐ型ウェル２０を設けることで基準電位ＶＲＥＦを十分下げることができ、寄生ＰＮＰトランジスタ９２のエミッタ電位がベース電位以下に保たれるためである。電流Ｉ３が流れないため、寄生ＰＮＰトランジスタ９２はＯＦＦの状態を維持する。そのため寄生ＰＮＰトランジスタ９２のエミッタからコレクタへ電流Ｉ４は流れない。つまり半導体基板１２から第二Ｐ型ウェル１６へ電流は流れず、いわゆるラッチアップの発生が抑制される。以上のように、本発明において第四Ｐ型ウェル２０を設けたことにより基準電位ＶＲＥＦを十分下げることができ、ラッチアップ現象の発生を抑えることができる。
【００３５】
本実施の形態では、素子が形成されている第二Ｐ型ウェル１６及び第三Ｎ型ウェル１８の不純物濃度を変更しないため、素子の動作に影響を及ぼさないでラッチアップ現象の発生を抑えた半導体装置を作製することが可能である。
【００３６】
本発明は、上記実施の形態に限定されず、発明の要旨の範囲内で各種の態様を取ることが出来る。たとえば、上記実施の形態は、半導体基板の導電型がＰ型とした例であったが、この逆の導電型でもよい。この場合それぞれのウェル及び素子は逆の導電型で構成される。
【図面の簡単な説明】
【００３７】
【図１】実施形態の半導体装置の平面図である。
【図２】図１の半導体装置の断面図である。
【図３】図２のトリプルウェル構造における寄生サイリスタを含む等価回路の図である。
【図４】従来の半導体装置の平面図である。
【図５】図４の半導体装置の断面図である。
【図６】図５のトリプルウェル構造における寄生サイリスタを含む等価回路の図である。
【符号の説明】
【００３８】
１０  半導体装置、１２  半導体基板、１４  第一Ｎ型ウェル、１４ａ  第一Ｎ型ウェル、１６  第二Ｐ型ウェル、１６ａ  第二Ｐ型ウェル、１８  第三Ｎ型ウェル、１８ａ  第三Ｎ型ウェル、２０  第四Ｐ型ウェル、２０ａ  第四Ｐ型ウェル、２２  第五Ｐ型ウェル、３０  Ｎ型ソース領域、３０ａ  Ｎ型ソース領域、３２  Ｎ型ドレイン領域、３２ａ  Ｎ型ドレイン領域、３４  ゲート、３４ａ  ゲート、３６  Ｐウェル電極部、３６ａ  Ｐウェル電極部、３８  ＮＭＯＳ、３８ａ  ＮＭＯＳ、４０  Ｐ型ソース領域、４０ａ  Ｐ型ソース領域、４２  Ｐ型ドレイン領域、４２ａ  Ｐ型ドレイン領域、４４  ゲート、４４ａ  ゲート、４６  Ｎウェル電極部、４６ａ  Ｎウェル電極部、４８  ＰＭＯＳ、４８ａ  ＰＭＯＳ、５０  半導体装置、５２  半導体基板、５４  第一Ｎ型ウェル、５６  第二Ｐ型ウェル、５８  第三Ｎ型ウェル、  ６２  第四Ｐ型ウェル、７０  Ｎ型ソース領域、７２  Ｎ型ドレイン領域、７４  ゲート、７６  Ｐウェル電極部、７８  ＮＭＯＳ、８０  Ｐ型ソース領域、８２  Ｐ型ドレイン領域、８４  ゲート、８６  Ｎウェル電極部、８８  ＰＭＯＳ、９０  ＮＰＮ寄生トランジスタ、９２  ＰＮＰ寄生トランジスタ、９３  寄生サイリスタ、９４  寄生抵抗、９５  寄生抵抗、９６  寄生抵抗。
【図１】
2006165056.tif 000003
【図２】
2006165056.tif 000004
【図３】
2006165056.tif 000005
【図４】
2006165056.tif 000006
【図５】
2006165056.tif 000007
【図６】
2006165056.tif 000008
【手続補正書】
【提出日】平成17年11月18日(2005.11.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
半導体装置５０に形成される寄生サイリスタの等価回路を図６に示す。ＮＭＯＳ７８のソース領域７０がエミッタで、第一Ｎ型ウェル５４がコレクタで、第二Ｐ型ウェル５６がベースとなる寄生ＮＰＮトランジスタ９０と、半導体基板５２がエミッタで、第二Ｐ型ウェル５６がコレクタで、第一Ｎ型ウェル５４がベースとなる寄生ＰＮＰトランジスタ９２が存在する。第二Ｐ型ウェル５６のうち、寄生ＮＰＮトランジスタ９０のベースと、Ｐウェル電極部７６との間で寄生抵抗９４が形成される。また半導体基板５２のうち、寄生ＰＮＰトランジスタ９２のエミッタと基準電極ＲＥＦの間に寄生抵抗９５が形成される。また第一Ｎ型ウェル５４のうち寄生ＰＮＰトランジスタ９２のベースと第三Ｎ型ウェル５８の間に寄生抵抗９６が形成される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
半導体装置１０に形成される寄生サイリスタの等価回路を図３に示す。ＮＭＯＳ３８のソース領域３０がエミッタで、第一Ｎ型ウェル１４がコレクタで、第二Ｐ型ウェル１６がベースとなる寄生ＮＰＮトランジスタ９０と、半導体基板１２がエミッタで、第二Ｐ型ウェル１６がコレクタで、第一Ｎ型ウェル１４がベースとなる寄生ＰＮＰトランジスタ９２が存在する。寄生ＮＰＮトランジスタ９０のコレクタが寄生ＰＮＰトランジスタ９２のベースに接続され、寄生ＰＮＰトランジスタ９２のコレクタが寄生ＮＰＮトランジスタ９０のベースに接続されて寄生サイリスタ９３が構成されている。第二Ｐ型ウェル１６のうち、寄生ＮＰＮトランジスタ９０のベースと、Ｐウェル電極部３６との間で寄生抵抗９４が形成される。また半導体基板１２のうち、寄生ＰＮＰトランジスタ９２のエミッタと基準電極ＲＥＦの間に寄生抵抗９５が形成される。また第一Ｎ型ウェル１４のうち寄生ＰＮＰトランジスタ９２のベースと第三Ｎ型ウェル１８の間に寄生抵抗９６が形成される。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2006165056.tif 000009