(57)【要約】【課題】寸法変換差の小さい微細強誘電体キャパシタの製造方法を提供する。【解決手段】先ず、半導体基板を用意し、この半導体基板上に第１層間絶縁膜20を形成する。層間絶縁膜20上にメタル層31、第１導電体層33、強誘電体層35及び第２導電体層37を備えるキャパシタ形成用積層膜30を形成し、キャパシタ形成用積層膜上にタンタル酸ストロンチウム又はニオブ酸ストロンチウムからなるエッチングマスク形成用膜39を形成する。エッチングマスク形成用膜39上に強誘電体キャパシタ形成領域を覆うシリコン酸化膜マスク52を形成して、シリコン酸化膜マスクを用いてエッチングマスク形成用膜に対するウェットエッチングを行うことにより、エッチングマスク49を形成する。エッチングマスクを用いてキャパシタ形成用積層膜に対してドライエッチングを行うことにより、バリアメタル41、下部電極43、強誘電体膜45、及び上部電極47を備える積層体40を形成する。【選択図】図３
2006041246.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を用意する工程と、
該半導体基板上に第１層間絶縁膜を形成する工程と、
該第１層間絶縁膜上にメタル層、第１導電体層、強誘電体層及び第２導電体層を順次に積層してキャパシタ形成用積層膜を形成する工程と、
該キャパシタ形成用積層膜上にタンタル酸ストロンチウム又はニオブ酸ストロンチウムからなるエッチングマスク形成用膜を形成する工程と、
該エッチングマスク形成用膜上に強誘電体キャパシタ被形成領域を覆うシリコン酸化膜マスクを形成する工程と、
該シリコン酸化膜マスクを用いてエッチングマスク形成用膜に対するウェットエッチングを行うことにより、エッチングマスクを形成する工程と、
該エッチングマスクを用いて前記キャパシタ形成用積層膜に対してドライエッチングを行うことにより、バリアメタル、下部電極、強誘電体膜、及び上部電極を備える積層体を形成する工程と
を備えることを特徴とする強誘電体キャパシタの形成方法。
【請求項２】
前記積層体を形成する工程の後、
前記積層体上にタンタル酸ストロンチウム又はニオブ酸ストロンチウムからなるエッチストップ膜を形成する工程と、
前記第１層間絶縁膜及び前記エッチストップ膜上に第２層間絶縁膜を形成する工程と、
該第２層間絶縁膜の部分であって、前記エッチストップ膜上の部分にコンタクトホールを設ける工程と、
ウェットエッチングにより、前記エッチストップ膜に開口部を設ける工程と
を備えることを特徴とする請求項１に記載の強誘電体キャパシタの形成方法。
【請求項３】
前記積層体を形成する工程の後、
前記第１層間絶縁膜及び前記エッチングマスク上に第２層間絶縁膜を形成する工程と、
該第２層間絶縁膜の前記エッチングマスク上の部分に、前記エッチングマスクをエッチストップ膜としてコンタクトホールを設ける工程と、
ウェットエッチングにより、前記エッチングマスクに開口部を設ける工程と
を備えることを特徴とする請求項１に記載の強誘電体キャパシタの形成方法。
【請求項４】
前記ウェットエッチングを硝酸、フッ酸及び酢酸の混合酸で行うこと
を特徴とする請求項１〜３のいずれか一項に記載の強誘電体キャパシタの形成方法。
【請求項５】
前記ウェットエッチングを硝酸及びフッ酸の混合酸で行うこと
を特徴とする請求項１〜３のいずれか一項に記載の強誘電体キャパシタの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、強誘電体キャパシタの製造方法に関するものである。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、選択トランジスタと、強誘電体膜を含む強誘電体キャパシタとが直列接続された構造を有している。強誘電体キャパシタは、白金やイリジウムなどの貴金属を電極材料とし、チタン酸ジルコン酸鉛やタンタル酸ストロンチウムビスマスなどの強誘電体を誘電体膜の材料とするのが一般的である。強誘電体メモリとしては、現在、６４ｋｂ程度までの小容量メモリは既に製品化されている。強誘電体メモリは、データの書込みが高速である点やランダムアクセスが可能である点から、従来の不揮発性メモリに対する置き換えが期待されており、大容量化が強く望まれている。
【０００３】
図７を参照して、従来の強誘電体メモリの製造方法、特に、強誘電体キャパシタの製造方法について説明する（例えば特許文献１又は２参照）。図７は、従来の強誘電体キャパシタの製造方法を説明するための工程図である。
【０００４】
先ず、半導体基板５１０に、層間絶縁膜５２０と、メタル層５３１、第１導電体層５３３、強誘電体層５３５、及び第２導電体層５３７を順に積層したキャパシタ形成用積層膜５３０とを設ける。半導体基板５１０は、シリコン基板５１１と、素子分離絶縁膜５１２で画成された領域に形成されているＭＯＳＦＥＴ５１３とを備えている。ＭＯＳＦＥＴ５１３は、ドレイン領域５１４、ソース領域５１５、ゲート絶縁膜５１６及びゲート電極５１７を備えている。層間絶縁膜５２０は、酸化膜で構成され、導電プラグ５２４を備えている（図７（Ａ））。
【０００５】
次に、キャパシタ形成用積層膜５３０上に、フォトリソグラフィ及びドライエッチングにより、強誘電体キャパシタを形成する領域を覆うハードマスク５５２を設ける。ハードマスク５５２としてはＳｒＲｕＯ3（ＳＲＯ）（特許文献１参照。）や、チタン酸ジルコン酸鉛（ＰＺＴ）（特許文献２参照。）などが用いられる（図７（Ｂ））。
【０００６】
次に、ハードマスク５５２を用いたドライエッチングにより、キャパシタ形成用積層膜５３０を所望の形状の積層体５４０とする。メタル層５３１の、エッチングの結果残存した部分がバリアメタル５４１となり、第１導電層５３３の、エッチングの結果残存した部分が下部電極５４３となり、強誘電体層５３５の、エッチングの結果残存した部分が強誘電体膜５４５となり、第２導電層５３７の、エッチングの結果残存した部分が上部電極５４７となる（図７（Ｃ））。
【０００７】
積層体５４０が強誘電体キャパシタであり、積層体（強誘電体キャパシタ）５４０と、ＭＯＳＦＥＴ５１３とにより、強誘電体メモリのメモリセルが構成される。
【特許文献１】米国特許第６，４９５，４１３号明細書
【特許文献２】米国特許第６，４２３，５９２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上部電極及び下部電極の電極材や、強誘電体はドライエッチングされ難い。従って、上部電極及び下部電極、又は、強誘電体層が厚い場合や、レジストとの選択比が充分に取れない場合は、シリコン窒化膜や窒化チタンなどのハードマスクが用いられるが、ハードマスクを用いたとしてもマスク厚を大きくする必要がある。マスク厚が大きくなるほど、寸法変換差も大きくなる。パターンが微細になるほど、寸法変換差の影響が大きくなるので、高集積強誘電体メモリに必要な微細キャパシタを作製することが困難になる。
【０００９】
また、微細キャパシタを作製する場合、コンタクトホールの寸法は設計基準以下にはできないので、キャパシタ面積に占めるコンタクトホールの面積の割合が大きくなる場合がある。この場合、ドライエッチングによるコンタクトホール開口時に、強誘電体キャパシタに対してダメージを与える恐れがある。このダメージとして、例えば、チャージングなど電界ストレスによる物理的ダメージや、上部電極を透過してくる還元性ガスによる化学的ダメージなどが考えられる。
【００１０】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の主目的は、寸法変換差の小さい微細強誘電体キャパシタの製造方法を提供することである。また、この発明の他の目的として、キャパシタ上のコンタクト開口部に生じるダメージを低減する方法を提供する。
【課題を解決するための手段】
【００１１】
上述した目的を達成するために、請求項１に記載のこの発明の強誘電体キャパシタの製造方法は、以下の工程を備えている。
【００１２】
先ず、半導体基板を用意し、この半導体基板上に第１層間絶縁膜を形成する。第１層間絶縁膜上にメタル層、第１導電体層、強誘電体層及び第２導電体層を順次に積層してキャパシタ形成用積層膜を形成し、キャパシタ形成用積層膜上にタンタル酸ストロンチウム又はニオブ酸ストロンチウムからなるエッチングマスク形成用膜を形成する。エッチングマスク形成用膜上に強誘電体キャパシタ被形成領域を覆うシリコン酸化膜マスクを形成して、シリコン酸化膜マスクを用いてエッチングマスク形成用膜に対するウェットエッチングを行うことにより、エッチングマスクを形成する。このエッチングマスクを用いてキャパシタ形成用積層膜に対してドライエッチングを行うことにより、バリアメタル、下部電極、強誘電体膜、及び上部電極を備える積層体を形成する。
【発明の効果】
【００１３】
請求項１に記載のこの発明の強誘電体キャパシタの製造方法によれば、ドライエッチングされ難い材質の膜をウェットエッチングして、ドライエッチング用のエッチングマスクを形成するので、エッチングマスクを薄くすることができ、微細加工性を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図を参照して、この発明の実施の形態について説明するが、構成および配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成の組成（材質）および数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。
【００１５】
（第１実施形態）
図１〜３を参照して、第１実施形態の強誘電体キャパシタの製造方法について説明する。図１〜３は、第１実施形態強誘電体キャパシタの製造工程を説明するための概略的断面図である。
【００１６】
先ず、半導体基板１０を用意する。半導体基板１０は、シリコン基板１１と、シリコン基板１１上の素子分離絶縁膜１２で画成された領域に予め形成されているＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１３とを備えている。以下、ＭＯＳＦＥＴ１３をＮ型のＭＯＳＦＥＴ（以下、ＮＭＯＳと称する。）として説明する。シリコン基板１１の導電型をＰ型とする。このシリコン基板１１の表層領域には、Ｎ型不純物を高濃度（Ｎ＋型）に含有するドレイン領域１４及びソース領域１５が所定距離離間して設けられている。ドレイン領域１４及びソース領域１５に挟まれる、シリコン基板１１の部分領域上にゲート絶縁膜１６を介して、ゲート電極１７が形成されている（図１（Ａ））。ドレイン領域１４及びソース領域１５に挟まれた、シリコン基板１１の表面領域部分が、ＮＭＯＳの動作時にソース・ドレイン領域間のチャネル（電流路）が形成されるチャネル形成領域である。なお、ＭＯＳＦＥＴの製造工程は公知であるので、詳細な説明は省略する。
【００１７】
次に、半導体基板１０上に、第１層間絶縁膜２０を堆積させる。第１層間絶縁膜２０を、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜として形成する。第１層間絶縁膜２０をホトリソエッチングすることにより、ＭＯＳＦＥＴ１３のドレイン領域１４又はソース領域１５（図では、ドレイン領域１４）上の膜部分にコンタクトホールを設ける。このコンタクトホールを、ＣＶＤ法により、タングステン（Ｗ）で埋め込み、導電プラグ２４を形成する。その後、第１層間絶縁膜２０の表面は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化される（図１（Ｂ））。
【００１８】
次に、第１層間絶縁膜２０上にメタル層３１、第１導電体層３３、強誘電体層３５及び第２導電体層３７を順に積層して構成されるキャパシタ形成用積層膜３０を形成する。メタル層３１は、スパッタ法により、窒化チタン膜、窒化アルミニウム膜、及び、窒化タンタルから選択された１種の材料からなる膜で、層間絶縁膜２０上に形成される。第１導電体層３３は、スパッタ法により、白金、イリジウム、ルテニウム、酸化イリジウム及び酸化ルテニウムから選択された１種の材料からなる膜、あるいは２種以上の材料からなる積層膜として、メタル層３１上に形成される。強誘電体層３５は、ＣＶＤ法により、第１導電体層３３上に形成される。強誘電体層３５の材質は、チタン酸ジルコン酸鉛、タンタル酸ストロンチウムビスマス、チタン酸ビスマス、チタン酸ビスマスランタンなどから、目的や仕様に応じて選択することができる。第２導電体層３７は、スパッタ法により、強誘電体層３５上に形成される。第２導電体層３７は、第１導電体層３３と同様に、白金、イリジウム、ルテニウム、酸化イリジウム及び酸化ルテニウムから選択された１種の材料からなる膜、あるいは２種以上の材料からなる積層膜として、形成される。キャパシタ形成用積層膜３０の第２導電体層３７上に、タンタル酸ストロンチウム又はニオブ酸ストロンチウムからなるエッチングマスク形成用膜３９をＣＶＤ法により形成する（図１（Ｃ））。ここでは、メタル層３１を膜厚２５ｎｍの窒化チタン膜とし、第１導電体層３３を膜厚５０ｎｍの白金、膜厚１００ｎｍの酸化イリジウム、及び、膜厚１００ｎｍのイリジウムの積層膜とし、強誘電体層３５を膜厚１２０ｎｍのタンタル酸ストロンチウムビスマスとし、さらに、第２導電体層３７を膜厚１００ｎｍの白金膜とする。また、エッチングマスク形成用膜３９を、膜厚１００ｎｍのタンタル酸ストロンチウムとする。
【００１９】
次に、エッチングマスク形成用膜３９上に、シリコン酸化膜５０を堆積する（図２（Ａ））。
【００２０】
次に、シリコン酸化膜５０上に有機樹脂からなるフォトレジストを塗布して、フォトレジスト層（図示を省略する。）を形成する。その後、公知のフォトリソグラフィ法によるパターニングを行って、シリコン酸化膜５０の導電プラグ２４の上の部分であって、キャパシタ被形成領域５４を覆う部分にフォトレジストパターン５６を形成する（図２（Ｂ））。
【００２１】
次に、フォトレジストパターン５６に覆われていないシリコン酸化膜５０の部分をリアクティブイオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により除去して、シリコン酸化膜マスク５２を形成する。その後、フォトレジストパターン５６を除去する。フォトレジストパターン５６の除去により、エッチングマスク形成用膜３９の強誘電体キャパシタ形成領域５４上にシリコン酸化膜マスク５２が残存する（図３（Ａ））。
【００２２】
次に、シリコン酸化膜マスク５２を用いたウェットエッチングでタンタル酸ストロンチウムのエッチングマスク４９を形成する（図３（Ｂ））。ウェットエッチングのエッチャントとして、硝酸、フッ酸及び酢酸の混合酸を用いる。タンタル酸ストロンチウムのドライエッチングは困難であるが、硝酸、フッ酸及び酢酸の混合酸には良く溶解する。タンタル酸ストロンチウムが硝酸、フッ酸及び酢酸の混合酸に溶解する理由を以下に述べる。
【００２３】
タンタル酸ストロンチウムＳｒＴａ2Ｏ6は、酸化タンタルＴａ2Ｏ5と酸化ストロンチウムＳｒＯの複合酸化物結晶である。酸化タンタルＴａ2Ｏ5は、以下の化学反応式で示される反応で、水溶性の６フッ化タンタル酸ＨＴａＦ6になる。
【００２４】
Ｔａ2Ｏ5＋１２ＨＦ−＞２ＨＴａＦ6＋５Ｈ2Ｏ
一方、酸化ストロンチウムＳｒＯは、以下の化学反応式で示される反応で、水と反応して水酸化ストロンチウムＳｒ（ＯＨ）2になる。
【００２５】
ＳｒＯ＋Ｈ2Ｏ−＞Ｓｒ（ＯＨ）2
水酸化ストロンチウムＳｒ（ＯＨ）2は容易に酸に溶解する。
【００２６】
また、エッチャントとして用いられる硝酸、フッ酸及び酢酸の混合酸は、６０％硝酸水溶液、５０％フッ酸水溶液、及び氷酢酸が、それぞれ、２〜９５重量％、５〜９８重量％、及び５〜７０重量％の範囲の濃度で混合されていることが望ましい。なお、氷酢酸を用いずに、エッチャントとして硝酸及びフッ酸の混合酸を用いることも可能であるが、硝酸の分解を抑えるために氷酢酸を加えることが望ましい。
【００２７】
次に、エッチングマスク４９を用いて、キャパシタ形成用積層膜３０に対してＲＩＥを行って、強誘電体キャパシタである積層体４０を形成する。タンタル酸ストロンチウムのエッチングマスク４９はＲＩＥによるエッチング速度が非常に遅いため、ＲＩＥのマスクとして充分に耐える。従って、ＲＩＥを行う際に用いるガスを交換するのみで、エッチングマスクを再形成することなく強誘電体キャパシタを形成することができる。例えば、第１及び第２導電層３３及び３７は、Ｃｌ2−Ｏ2系のガスで、強誘電体層３５は、Ｃｌ2−Ａｒ系のガスで、メタル層３１は、ＢＣｌ3−Ｃｌ2系のガスでエッチングを行う。メタル層３１のエッチングにより残存した部分がバリアメタル４１となり、第１導電層３３のエッチングにより残存した部分が下部電極４３となり、強誘電体層３５のエッチングにより残存した部分が強誘電体膜４５となり、第２導電層３７のエッチングにより残存した部分が上部電極４７となる。バリアメタル４１は、導電プラグ２４のプラグ材料と、下部電極４３の電極材料との反応を防ぐために設けられる。なお、この例では、ウェットエッチングの際に用いたシリコン酸化膜マスク５２は、ＲＩＥ中に消失する。ＲＩＥによる積層体（強誘電体キャパシタ）４０の形成後にエッチングマスク４９は２５ｎｍ程度の膜厚で残存する（図３（Ｃ））。
【００２８】
下部及び上部電極４３及び４７の材料に対するタンタル酸ストロンチウムのドライエッチングのエッチング速度である選択比は４以上にすることも可能であり、また、強誘電体膜４５の材料に対するタンタル酸ストロンチウムのドライエッチング選択比は３以上にすることも可能である。
【００２９】
上述したように、タンタル酸ストロンチウムなどドライエッチングされ難い材質の膜をウェットエッチングしてドライエッチング用のエッチングマスクを形成することで、エッチングマスクを薄くすることができる。エッチングマスクが薄くなれば、寸法変換差も小さくなり、強誘電体キャパシタの形成にあたり、微細加工性を向上させることができ、少なくとも０．５μｍ角程度のキャパシタスタックを精度良く加工することができる。
【００３０】
（第２実施形態）
図４及び図５を参照して第２実施形態の強誘電体キャパシタの製造工程について説明する。図４及び５は、第２実施形態の強誘電体キャパシタの製造工程を説明するための概略的断面図である。
【００３１】
ＲＩＥにより積層体４０を形成するまでの工程は、図１〜３を参照して説明した第１実施形態と同様であるので説明を省略する。
【００３２】
強誘電体キャパシタでもある積層体４０の形成後、タンタル酸ストロンチウムのエッチングマスク４９を除去することなく、積層体４０及びエッチングマスク４９を厚い第２層間絶縁膜６０で埋め込む（図４（Ａ））。なお、第２層間絶縁膜６０は、ＣＶＤ法によりシリコン酸化膜で形成される。また、ＲＩＥによる積層体４０の形成時に、エッチングマスク４９の全部又は一部が消失した場合には、新たに、タンタル酸ストロンチウムの膜をエッチングマスク４９として形成する。
【００３３】
次に、第２層間絶縁膜６０上に有機樹脂からなるフォトレジストを塗布して、フォトレジスト層（図示を省略する。）を形成する。その後、公知のフォトリソグラフィ法によるパターニングを行って、第２層間絶縁膜６０のコンタクトホール形成領域に開口部を持つフォトレジストパターン（図示を省略する。）を形成する。このフォトレジストパターンをマスクとするドライエッチングにより、第２層間絶縁膜６０中にコンタクトホール６２を形成する（図４（Ｂ））。このとき、タンタル酸ストロンチウムのエッチングマスク４９は、シリコン酸化膜である第２層間絶縁膜６０のエッチング条件ではほとんどエッチングされないので、エッチストップとして機能する。
【００３４】
次に、コンタクトホール６２を開口した第２層間絶縁膜６０をマスクとしたウェットエッチングを行い、エッチングマスク４９にコンタクトホール６４を形成する（図４（Ｃ））。なお、エッチャントなどウェットエッチングの諸条件は、図３（Ｂ）を参照して説明したエッチングマスク４９を形成する際に行ったウェットエッチングと同様なので説明を省略する。
【００３５】
次に、第１層間絶縁膜２０及び第２層間絶縁膜６０の、ドレイン領域１４又はソース領域１５（図では、ソース領域１５）上の部分にコンタクトホール６６を設ける（図５（Ａ））。
【００３６】
次に、コンタクトホール６２、６４及び６６をＣＶＤ法により、タングステン（Ｗ）で埋め込み、導電プラグ２６及び２８を形成する（図５（Ｂ））。
【００３７】
次に、第２層間絶縁膜６０に設けられた導電プラグ２６及び２８上に、スパッタ法によりメタル（例えば、アルミニウム）配線７０を行う（図５（Ｃ））。ＭＯＳＦＥＴ１３及び積層体（強誘電体キャパシタ）４０は、メタル配線７０により、外部と接続される。
【００３８】
第２実施形態では、積層体４０上のコンタクトホールは、ドライエッチング及びウェットエッチングを順次に行うことで設けられる。ドライエッチングの際に、エッチングマスク４９がエッチストップとして機能するので、ドライエッチングによるコンタクトホール開口時の強誘電体キャパシタに与える、チャージングなど電界ストレスによる物理的ダメージや、上部電極を透過してくる還元性ガスによる化学的ダメージなどを低減することが可能となる。
【００３９】
（第３実施形態）
図６を参照して第３実施形態の強誘電体キャパシタの製造工程について説明する。図６は、第３実施形態の強誘電体キャパシタの製造工程を説明するための概略的断面図である。
【００４０】
ＣＶＤ法により積層体４０及びエッチングマスク４９を第２層間絶縁膜６０で埋め込むまでの工程は、第１層間絶縁膜２０に、導電プラグ２５とビット線２７を設けている点を除いては、図４（Ａ）を参照して説明した第２実施形態と同様であるので説明を省略する。なお、導電プラグ２５とビット線２７を設ける工程は、公知であるので説明を省略する。
【００４１】
第２層間絶縁膜６０の形成後、第２層間絶縁膜６０上に有機樹脂からなるフォトレジストを塗布して、フォトレジスト層（図示を省略する。）を形成する。その後、公知のフォトリソグラフィ法によるパターニングを行って、第２層間絶縁膜６０のコンタクトホール形成領域に開口部を持つフォトレジストパターン（図示を省略する。）を形成する。このフォトレジストパターンをマスクとするドライエッチングにより、第２層間絶縁膜６０中にコンタクトホール６３を形成する（図５（Ａ）参照）。このとき、タンタル酸ストロンチウムのエッチングマスク４９は、シリコン酸化膜である第２層間絶縁膜６０のエッチング条件ではほとんどエッチングされないので、エッチストップとして機能する。
【００４２】
次に、コンタクトホール６３を開口した第２層間絶縁膜６０をマスクとしたウェットエッチングを行い、エッチングマスク４９にコンタクトホール６５を形成する（図５（Ｂ））。なお、第３実施形態では、強誘電体キャパシタ４０面積に占めるコンタクトホール６３及び６５の面積の大きさが、第２実施形態に比べて大きくなっている。例えば、１μｍ角のキャパシタに対して、コンタクトホールの開口部は０．８μｍ角程度であり、第２実施形態の９倍以上の面積としている。
【００４３】
次に、アルミニウムの高温成膜によりコンタクトホール６３及び６５を埋め込むメタル配線７２を形成する。
【００４４】
第３実施形態では、コンタクトホールのアスペクト比が小さくできるので、強誘電体キャパシタの還元劣化の原因となる、ＣＶＤ法を用いたタングステン（Ｗ）での埋め込みによる導電プラグの形成を行う必要が無い。従って、強誘電体キャパシタとなる積層体４０の形成後に、還元劣化を引き起こすプロセスを回避することができ、このため、強誘電体キャパシタの作成をすることが可能となり、信頼性が高い強誘電体メモリの製造が可能となる。
【図面の簡単な説明】
【００４５】
【図１】第１実施形態の強誘電体キャパシタの製造方法を説明するための工程図（その１）である。
【図２】第１実施形態の強誘電体キャパシタの製造方法を説明するための工程図（その２）である。
【図３】第１実施形態の強誘電体キャパシタの製造方法を説明するための工程図（その３）である。
【図４】第２実施形態の強誘電体キャパシタの製造方法を説明するための工程図（その１）である。
【図５】第２実施形態の強誘電体キャパシタの製造方法を説明するための工程図（その２）である。
【図６】第３実施形態の強誘電体キャパシタの製造方法を説明するための工程図である。
【図７】従来技術の強誘電体キャパシタの製造方法を説明するための工程図である。
【符号の説明】
【００４６】
１０、５１０    半導体基板
１１、５１１    シリコン基板
１２、５１２    素子分離絶縁膜
１３、５１３    ＭＯＳＦＥＴ
１４、５１４    ドレイン領域
１５、５１５    ソース領域
１６、５１６    ゲート絶縁膜
１７、５１７    ゲート電極
２０    第１層間絶縁膜
２４、２５、２６、２８、５２４    導電プラグ
２７    ビット線
３０、５３０    キャパシタ形成用積層膜
３１、５３１    メタル層
３３、５３３    第１導電体層
３５、５３５    強誘電体層
３７、５３７    第２導電体層
３９    エッチングマスク形成用膜
４０、５４０    積層体
４１、５４１    バリアメタル
４３、５４３    下部電極
４５、５４５    強誘電体膜
４７、５４７    上部電極
４９    エッチングマスク
５０    シリコン酸化膜
５２    シリコン酸化膜マスク
５４    キャパシタ被形成領域
５６    フォトレジストパターン
６０    第２層間絶縁膜
６２、６３、６４、６５、６６  コンタクトホール
７０、７２    メタル配線
５２０    層間絶縁膜
５５２    ハードマスク
【図１】
2006041246.tif 000003
【図２】
2006041246.tif 000004
【図３】
2006041246.tif 000005
【図４】
2006041246.tif 000006
【図５】
2006041246.tif 000007
【図６】
2006041246.tif 000008
【図７】
2006041246.tif 000009