(57)【要約】【課題】  反転層が形成される半導体装置において、反転層の抵抗が高くなるのを抑制し、書き込み速度の低下を抑制する。【解決手段】  半導体装置は、ＡＧ（Ａｓｓｉｓｔ  Ｇａｔｅ）−ＡＮＤ型のフラッシュメモリであって、主表面を有する半導体基板１１と、半導体基板１１の主表面上に第１ゲート絶縁膜３１Ａを介して形成された複数の第１ゲート電極２１と、半導体基板１１の主表面上で第１ゲート電極２１と隣り合う位置において、相対的に低い基板主表面上に形成され、半導体基板１１および第１ゲート電極２１と電気的に絶縁された第２ゲート電極２２と、第１ゲート電極２１と第２ゲート電極２２との間に形成されたサイドウォール絶縁膜４３と、第１ゲート電極２１が延在する方向と直交する方向に延在する第３ゲート電極２３と、第１ゲート電極２１、第１ゲート電極２１下に形成される反転層および第３ゲート電極２３にそれぞれ電位を与える給電回路とを備える。【選択図】        図９
2006040941.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面上に絶縁膜を介して形成され、前記半導体基板に反転層を形成する複数の配線部とを備え、
複数の前記配線部間であって該配線部近傍に位置する前記半導体基板の第１部分における前記主表面が前記配線部下に位置する前記半導体基板の第２部分における前記主表面よりも低い半導体装置。
【請求項２】
主表面を有する半導体基板と、
前記半導体基板の主表面上に絶縁膜を介して形成され、前記半導体基板に反転層を形成する配線部と、
前記主表面上において前記配線部と隣り合う位置に形成され、前記半導体基板および前記配線部と電気的に絶縁された孤立パターン部と、
前記配線部と前記孤立パターン部との間に形成された他の絶縁膜とを備え、
前記他の絶縁膜下に位置する前記半導体基板の第１部分における前記主表面が前記配線部下に位置する前記半導体基板の第２部分における前記主表面よりも低い半導体装置。
【請求項３】
前記半導体基板上に設けられ、前記配線部が延在する方向と直交する方向に延在する他の配線部と、
前記配線部、該配線部下に形成される前記反転層および前記他の配線部にそれぞれ電位を与える給電回路とをさらに備えた、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第２部分における前記半導体基板の主表面高さと前記第１部分における前記半導体基板の主表面高さとの差は、前記絶縁膜の膜厚以上１００ｎｍ以下である、請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
主表面を有する半導体基板と、
前記半導体基板の主表面上に絶縁膜を介して形成され、前記半導体基板に反転層を形成する複数の配線部と、
複数の前記配線部間であって該配線部近傍に位置する前記半導体基板の主表面上に凹部とを備えた半導体装置。
【請求項６】
主表面を有する半導体基板と、
前記半導体基板の主表面上に絶縁膜を介して形成され、前記半導体基板に反転層を形成する配線部と、
前記主表面上において前記配線部と隣り合う位置に形成され、前記半導体基板および前記配線部と電気的に絶縁された孤立パターン部と、
前記配線部と前記孤立パターン部との間に形成された他の絶縁膜と、
前記他の絶縁膜下に位置する前記半導体基板の主表面上に凹部とを備えた半導体装置。
【請求項７】
半導体基板の主表面上に第１絶縁膜を介して第１導電膜を形成する工程と、
前記第１絶縁膜および前記第１導電膜をパターニングするとともに該パターニングにより形成される開口部内の前記半導体基板の主表面上に凹部を形成する工程と、
前記凹部上に第２絶縁膜を形成する工程と、
前記開口部内に露出した複数の前記第１導電膜を覆うように第３絶縁膜を形成する工程と、
前記第２と第３絶縁膜上に第２導電膜を形成する工程と、
前記第２導電膜を覆うように第４絶縁膜を形成する工程と、
前記第４絶縁膜上に第３導電膜を形成する工程とを備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、配線下の半導体基板に形成される反転層を配線として用いる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
電気的にデータの書き込みおよび消去が可能な不揮発性半導体記憶装置が従来から知られている。
【０００３】
たとえば、特開２００２−５７２２９号公報（従来例１）においては、段差部を跨ぐように形成された多結晶シリコンからなるフローティングゲート電極を有する半導体記憶装置が開示されている。
【０００４】
また、特開平１１−２３３６５５号公報（従来例２）においては、表面に段差が形成された基板と、基板上における基板高さが相対的に高い領域上に設けられたコントロールゲート電極と、コントロールゲート電極の片側の側面と上記段差部の側面とを覆うように形成されたフローティングゲートとを備えた半導体記憶装置が開示されている。
【０００５】
一方、半導体基板に反転層を形成するための補助ゲートが設けられた半導体装置が従来から知られている。この補助ゲートは、たとえば不揮発性半導体記憶装置におけるフローティングゲートの両側に設けられる。上記補助ゲートにより形成された反転層は、不揮発性半導体記憶装置のメモリセルにおけるソース／ドレインとして機能する。
【特許文献１】特開２００２−５７２２９号公報
【特許文献２】特開平１１−２３３６５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記のような半導体装置においては、以下のような問題があった。
【０００７】
本願発明者らの検討により、ゲート幅がある一定値（たとえば５０ｎｍ以下程度）よりも小さくなると、基板効果定数が急激に大きくなることが分かった。基板効果定数が大きくなることにより、補助ゲート（ゲート電極）下に形成される反転層の抵抗が高くなるので、半導体記憶装置におけるセル面積の微細化を進めることで書き込み速度の低下を招くことが懸念される。
【０００８】
なお、従来例１，２に係る半導体装置は、反転層を形成するための電極を備えたものではなく、従来例１，２に係る半導体装置と本発明に係る半導体装置とは前提および構成が全く異なる。
【０００９】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、反転層の抵抗が高くなるのを抑制し、書き込み速度の低下を抑制した半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、主表面を有する半導体基板と、半導体基板の主表面上に絶縁膜を介して形成され、半導体基板に反転層を形成する複数の配線部とを備える。複数の配線部間であって該配線部近傍に位置する半導体基板の第１部分における主表面は、配線部下に位置する半導体基板の第２部分における主表面よりも低い。
【００１１】
本発明に係る半導体装置の製造方法は、半導体基板の主表面上に第１絶縁膜を介して第１導電膜を形成する工程と、第１絶縁膜および第１導電膜をパターニングするとともに該パターニングにより形成される開口部内の半導体基板の主表面上に凹部を形成する工程と、凹部上に第２絶縁膜を形成する工程と、開口部内に露出した複数の第１導電膜を覆うように第３絶縁膜を形成する工程と、第２と第３絶縁膜上に第２導電膜を形成する工程と、第２導電膜を覆うように第４絶縁膜を形成する工程と、第４絶縁膜上に第３導電膜を形成する工程とを備える。
【発明の効果】
【００１２】
本発明によれば、反転層が形成される半導体装置において、反転層の抵抗が高くなるのを抑制し、書き込み速度の低下を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明に基づく半導体装置およびその製造方法の実施の形態について、図１から図１０を用いて説明する。
【００１４】
まず、本実施の形態に係る半導体装置の特徴部分に関する技術的な背景について説明する。本願発明者らは、ＭＯＳトランジスタにおけるゲート幅が基板効果定数に与える影響について検討した。図１は、上記検討に用いられるＭＯＳトランジスタのモデルを示した断面図である。図１を参照して、半導体基板１上にゲート絶縁膜３を介してゲート電極２（ゲート幅Ｗ）が設けられる。半導体基板１におけるゲート電極２の両側（図１中における紙面の前後両側）にはソース／ドレイン領域が設けられる。ゲート電極２は、ゲート長Ｌ（図１中の奥行き方向におけるゲート電極２の長さ寸法）を有する。ゲート電極２に電圧が加えられると、半導体基板１におけるゲート電極２下部に空乏層４および空乏層のフリンジ部分５が形成される。空乏層４の表面付近に形成される反転層を電流経路として利用する。
【００１５】
図２は、上記モデルにおけるゲート幅Ｗと基板効果定数Ｋとの関係を示した図である。図２中の曲線（実線）は、よく知られた解析式Ｋ＝Ｋ2D×（１＋δＸDEP0／Ｗ）をプロットしたものである。ここで、Ｋ2D＝√（２εSiｑＮA）／ＣOXは、２次元近似（Ｗ→∞；空乏層のフリンジ部分５を無視した場合；図２中の破線）における基板定数であり、ＸDEP＝√（２εSi（φS−Ｖbs）／ｑＮA）は空乏層幅であり、ＸDEP0はＶbs（基板バイアス）＝０（Ｖ）のときの空乏層幅であり、δはフィッティングパラメータであり、εSiはＳｉの誘電率であり、ｑは素電荷であり、ｑφSはフェルミ準位ＥFと真性フェルミ準位Ｅiのエネルギー差であり、ＮAはアクセプタ不純物濃度であり、ＣOXは本モデルのＭＯＳトランジスタの酸化膜容量である。図２中の「○」は、ゲート幅Ｗと基板効果定数Ｋとの関係についての３次元シミュレーション結果である。３次元シミュレーション結果と３次元解析解とはよく一致している。なお、３次元モデルによるシミュレーションは、Ｖds＝０．０５Ｖ，Ｖth＝Ｖg＠Ｉd（Ｌ／Ｗ）＝７１ｎＡ（Ｉd（Ｌ／Ｗ）＝７１ｎＡとなるようなＶg）の条件下で行なわれる（Ｖds：ソース−ドレイン間電圧，Ｖth：閾値電圧，Ｖg：ゲート電圧、Ｉd：ドレイン電流）。
【００１６】
図２を参照して、２次元モデルにおいては、基板効果定数Ｋはゲート幅Ｗによらずほぼ一定である。これに対し、３次元モデルにおいては、ゲート幅Ｗがある一定値以下（たとえば５０ｎｍ以下程度）にまで小さくなると、基板効果定数Ｋが急激に増加する。これは、ゲート電極下に位置する空乏層におけるフリンジ部分５の割合が相対的に大きくなるためと考えられる。基板効果定数Ｋが大きくなる結果、反転層の抵抗が高くなる。この結果、たとえば反転層をソース−ドレインとして利用する不揮発性メモリにおいて書き込み速度が低下することが懸念される。
【００１７】
上述したように、本願発明者らの検討により、ゲート幅Ｗを小さくすることにより、空乏層のフリンジ部分の割合が大きくなり、半導体記憶装置における書き込み速度が低下する場合があることが分かった。これに対し、後述する各実施の形態に係る半導体装置においては、半導体基板における反転層のフリンジ部分を取り除き、ゲート電極下に位置する空乏層におけるフリンジ部分５の割合を低減させている。以下に、各実施の形態に係る半導体装置について説明する。
【００１８】
（実施の形態１）
図９は、実施の形態１に係る半導体装置を示した断面図である。本実施の形態に係る半導体装置は、ＡＧ（Ａｓｓｉｓｔ  Ｇａｔｅ）−ＡＮＤ型のフラッシュメモリ（不揮発性半導体記憶装置）であって、図９に示すように、主表面を有する半導体基板１１と、半導体基板１１の主表面上に第１ゲート絶縁膜３１Ａ（絶縁膜）を介して形成された複数の第１ゲート電極２１（配線部）と、半導体基板１１の主表面上において第１ゲート電極２１と隣り合う位置に形成され、半導体基板１１および第１ゲート電極２１と電気的に絶縁された第２ゲート電極２２（孤立パターン部）と、第１ゲート電極２１と第２ゲート電極２２との間に形成されたサイドウォール絶縁膜４３（他の絶縁膜）と、第１ゲート電極２１が延在する方向と直交する方向に延在する第３ゲート電極２３（他の配線部）と、第１ゲート電極２１、第１ゲート電極２１下に形成される反転層および第３ゲート電極２３にそれぞれ電位を与える給電回路（図示せず）とを備える。なお、第１ゲート電極２１は、半導体基板１１に反転層（図示せず）を形成する補助ゲート（アシストゲート）として機能する。第２ゲート電極２２は、電荷を保持するフローティングゲートとして機能する。第３ゲート２３は、コントロールゲートとして機能する。
【００１９】
図９に示す半導体装置において、複数の第１ゲート電極２１間であって第１ゲート電極２１近傍に位置する半導体基板１１の第１部分１１Ａにおける主表面は、第１ゲート電極２１下に位置する半導体基板１１の第２部分１１Ｂにおける主表面よりも低い。換言すると、サイドウォール絶縁膜４３下に位置する半導体基板１１の第１部分１１Ａにおける主表面は、第１ゲート電極２１下に位置する半導体基板１１の第２部分１１Ｂにおける主表面よりも低い。上記主表面高さの差は、半導体基板１１の主表面上に凹部１１Ｃが設けられることにより形成される。凹部１１Ｃは、複数の第１ゲート電極２１間であって第１ゲート電極２１近傍に位置する半導体基板１１の主表面上に設けられる。換言すると、凹部１１Ｃは、サイドウォール絶縁膜４３下に位置する半導体基板１１の主表面上に設けられる。
【００２０】
上述した構成により、半導体基板１１における反転層のフリンジ部分の一部を取り除くことができる。これにより、空乏層のフリンジ部分の割合を低減することができ、アシストゲート電極の幅（図９中の左右方向における第１ゲート電極２１の長さ寸法）を小さくした場合でも、書き込み速度の低下が抑制された半導体装置が提供される。
【００２１】
第２部分１１Ｂにおける半導体基板１１の主表面高さと第１部分１１Ａにおける半導体基板１１の主表面高さとの差については、適宜変更が可能であるが、一例として、たとえば、上記高さの差が第１ゲート絶縁膜３１Ａの膜厚（たとえば８ｎｍ以上１０ｎｍ以下程度）以上１００ｎｍ以下程度であれば、上述した効果を奏すると考えられる。
【００２２】
次に、上記フラッシュメモリの書込み、読み出しおよび消去の動作について説明する。
【００２３】
データ書込み時には、所定の第１ゲート電極２１に電圧が印加される。これにより所定のメモリセル（選択メモリセル）が選択される。該データ書込みは、ソースサイドホットエレクトロン注入方式により行なわれる。これにより、高速に、かつ、低電流で効率的なデータ書込みが実現される。個々のメモリセルには、多値のデータを記憶することが可能である。この多値記憶は、第３ゲート電極２３に接続されるワード線に印加される書込み電圧を一定にしながら、個々のメモリセルごとに書込み時間を変化させ、それぞれ異なる閾値レベルを有するメモリセルを形成することで実現される。たとえば、“００”／“０１”／“１０”／“１１”などのような４つ以上の値が記憶可能である。したがって、１つのメモリセルで２つ以上のメモリセル分の働きを実現することができる。この結果、フラッシュメモリの小型化が実現される。
【００２４】
データ書込み動作においては、選択メモリセルが接続されるワード線に、たとえば１５Ｖ程度の電圧が印加され、それ以外のワード線に、たとえば０Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース形成用の第１ゲート電極２１に、たとえば１Ｖ程度の電圧が印加され、ドレイン形成用の第１ゲート電極２１に、たとえば７Ｖ程度の電圧が印加される。これにより、これらの第１ゲート電極２１に対向する半導体基板１１の主表面上にソース／ドレインとなる反転層（図示せず）が形成される。一方で、上記以外の第１ゲート電極２１には、たとえば０Ｖ程度の電圧が印加されており、これらの第１ゲート電極２１に対向する半導体基板１１の主表面上には反転層が形成されていない。これにより、選択メモリセルと非選択メモリセルとの間のアイソレーションが行なわれる。さらに、選択メモリセルにおけるドレインとなる反転層に接続されるビット線に、たとえば４Ｖ程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなる反転層に接続されたビット線に、たとえば０Ｖ程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなる反転層に接続されるビット線に、たとえば１．２Ｖ程度の電圧が印加される。これにより、選択メモリセルにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷が絶縁膜３１（３１Ｂ，３１Ｃ）を介して第２ゲート電極２２（フローティングゲート）に注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、第２ゲート電極２２への電荷の注入は行なわれない。以上の動作により、所定のメモリセルに選択的にデータの書込みが行なわれる。
【００２５】
データ読み出し動作においては、上記書込み動作と逆の動作が行なわれる。ここでは、選択メモリセルが接続されるワード線に、たとえば２〜５Ｖ程度の電圧が印加され、それ以外のワード線に、たとえば０Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース／ドレイン形成用の第１ゲート電極２１に、たとえば５Ｖ程度の電圧が印加される。これにより、選択メモリセルにおけるソース／ドレインが形成される。一方、非選択メモリセルにおけるソース／ドレイン形成用の第１ゲート電極２１に、たとえば０Ｖ程度の電圧が印加される。これにより、非選択メモリセルにおいては、ソース／ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。ここで、選択メモリセルにおいてドレインとなる反転層が接続されるビット線に、たとえば１Ｖ程度の電圧が印加される。さらに、選択メモリセルにおいてソースとなる反転層に接続されるビット線に、たとえば０Ｖ程度の電圧が印加される。ここで、第２ゲート電極２２の蓄積電荷の状態によって選択メモリセルの閾値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況から該メモリセルのデータを判別することができる。以上の動作により、多値記憶のメモリセルに対して読み出し動作を行なうことができる。
【００２６】
データ消去動作においては、選択対象のワード線に負電圧（たとえば−１６Ｖ程度）が印加される一方で、半導体基板１１にたとえば０Ｖ程度の電圧が印加される。なお、第１ゲート電極２１には０Ｖ程度の電圧が印加され、反転層は形成されない。これにより、第２ゲート電極２２から半導体基板１１に電荷が放出される。該放出は、Ｆ−Ｎ（Ｆｏｗｌｏｒ  Ｎｏｒｄｈｅｉｍ）トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【００２７】
上述した半導体装置の製造プロセスについて、以下に説明する。図３〜図８は、図９に示す半導体装置の製造工程における各工程を示した断面図である。本実施の形態に係る半導体装置の製造方法は、図３〜図９に示すように、半導体基板１１の主表面上に絶縁膜３１（第１絶縁膜）を介して第１導電膜２１Ａを形成する工程（図３）と、第１絶縁膜３１および第１導電膜２１Ａをパターニングして第１ゲート絶縁膜３１Ａおよび第１ゲート電極２１を形成するとともに該パターニングにより形成される開口部２４内の半導体基板１１の主表面上に凹部１１Ｃを形成する工程（図４，図５）と、凹部１１Ｃ上に第２ゲート絶縁膜３１Ｂ（第２絶縁膜）を形成する工程と、開口部２４内に露出した複数の第１導電膜２１Ａを覆うようにサイドウォール絶縁膜４３（第３絶縁膜）を形成する工程と、半導体基板の主表面上におけるサイドウォール絶縁膜４３に囲まれる領域に第３ゲート絶縁膜３１Ｃを形成する工程（以上、図６）と、第２と第３ゲート絶縁膜３１Ｂ，３１Ｃ上に第２導電膜２２Ａ（第２ゲート電極２２）を形成する工程（図７，図８）と、第２ゲート電極２２を覆うように絶縁膜４４（第４絶縁膜）を形成する工程と、絶縁膜４４上に第３ゲート電極２３（第３導電膜）を形成する工程（以上、図９）とを備える。
【００２８】
図３を参照して、半導体基板１１上に絶縁膜３１、第１導電膜２１Ａ、絶縁膜４１，４２が積層される。絶縁膜４２上にはレジストパターン４５が形成される。絶縁膜３１の厚みは、たとえば９ｎｍ程度である。第１導電膜２１Ａは、たとえばポリシリコンにより形成され、その厚みは、たとえば５０ｎｍ程度である。絶縁膜４１は、たとえば窒化シリコン（ＳｉＮ）であり、その厚みは、たとえば７０ｎｍ程度である。絶縁膜４２は、たとえばＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）酸化膜であり、その厚みは、たとえば２５０ｎｍ程度である。
【００２９】
図４を参照して、レジストパターン４５をマスクとして絶縁膜４１，４２がパターニングされる。さらには、図５に示すように、第１導電膜２１Ａがパターニングされ、第１ゲート電極２１が形成される。第１ゲート電極２１の幅（図５中の左右方向における第１ゲート電極２１の長さ寸法）は、たとえば６５ｎｍ以上７５ｎｍ以下程度である。そして、絶縁膜３１がエッチングされ、第１ゲート絶縁膜３１Ａが形成される。ここで、絶縁膜３１とともに開口部２４内の半導体基板１１がエッチングされ、半導体基板１１の主表面上に凹部１１Ｃが形成される。なお、第１ゲート電極２１のエッチングと絶縁膜３１および半導体基板１１のエッチングとを連続的に行なうことも可能であるが、形状のばらつきなどを抑制する観点から、第１ゲート電極２１のエッチングが完了した時点で一旦エッチングをストップさせ、その後に絶縁膜３１および半導体基板１１のエッチングを行なうことが好ましい。
【００３０】
基板１１の掘り込み量（凹部１１Ｃの深さ）としては、上述したとおり、第１ゲート絶縁膜３１Ａの膜厚以上１００ｎｍ以下程度とすることが考えられる。凹部１１Ｃの深さをこのような範囲に設定することで、形状のばらつきを抑制しながら、反転層のフリンジ部分における空乏層（空乏層のフリンジ部分）からの影響を抑制することができる。
【００３１】
図６を参照して、半導体基板１１の主表面における凹部１１Ｃ上に第２ゲート絶縁膜３１Ｂが形成され、第１ゲート電極２１から絶縁膜４２の側壁上にサイドウォール絶縁膜４３が形成される。サイドウォール絶縁膜４３は、たとえば、半導体基板１１の主表面上から絶縁膜４２上に酸化膜を堆積させた後、該酸化膜をエッチバックすることにより形成される。該エッチバック後における半導体基板１１の主表面から絶縁膜４２の頂点までの高さは、たとえば２９０ｎｍ程度である。その後、サイドウォール絶縁膜４３に囲まれた領域の第２ゲート絶縁膜３１Ｂおよび半導体基板１１がエッチングされた後、該領域上に第３ゲート絶縁膜３１Ｃが形成される。
【００３２】
図７を参照して、サイドウォール絶縁膜４３に囲まれた領域内に第２導電膜２２Ａが形成される。図７に示す第２導電膜２２Ａは、半導体基板１１上のゲート絶縁膜３１Ｂ，３１Ｃ上から絶縁膜４２上にまで導電膜を堆積し、該導電膜をエッチバックすることにより形成される。上記導電層は、たとえばポリシリコンにより構成され、その厚みは、たとえば１５０ｎｍ以下程度である。
【００３３】
図８を参照して、絶縁膜４２とサイドウォール絶縁膜４３のうち絶縁膜４１上に突出した部分とを除去する。この工程において、第２導電膜２２Ａから第２ゲート電極２２が形成される。次に、絶縁膜４１上から第２ゲート電極２２を覆うように絶縁膜４４が形成される。絶縁膜４４としては、たとえば酸化膜−窒化膜−酸化膜からなる積層構造（ＯＮＯ膜）が用いられる。上記ＯＮＯ膜における酸化膜−窒化膜−酸化膜の厚みは、たとえば、それぞれ５ｎｍ，８ｎｍ，５ｎｍ程度である。そして、絶縁膜４４上に第３ゲート電極２３が形成される。第３ゲート電極２３は、たとえばポリシリコンなどを含む導電膜を複数回に分けて堆積し、該導電膜をパターニングすることにより形成される。その後に、第２ゲート電極２２がパターニングされ、該第２ゲート電極２２が孤立パターンとなる。以上の工程の実施により、図９に示すメモリセル構造が得られる。
【００３４】
本実施の形態においては、上述したプロセスおよび該プロセスの実施によって得られるメモリセル構造により、反転層が形成される半導体装置において、反転層の抵抗が高くなるのを抑制し、書き込み速度の低下を抑制することができる。
【００３５】
なお、以上の説明には含まれないが、第１と第２ゲート電極の中性閾値や反転層の抵抗を調整するために、ヒ素、リン、ボロンおよびＢＦ2などを注入する工程が上記フラッシュメモリの製造工程に含まれることは言うまでもない。
【００３６】
（実施の形態２）
図１０は、実施の形態２に係る半導体装置を示した断面図である。本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置（フラッシュメモリ）の変形例であって、図１０に示すように、第２ゲート絶縁膜３１Ｂと第３ゲート絶縁膜３１Ｃとの段差を低減した点を特徴とする。
【００３７】
上記のような構成は、実施の形態１に係るサイドウォール絶縁膜４３を形成する工程（図６参照）において、エッチングをストップさせる時期を調整し、基板エッチング量を低減することにより得られる。この様な構造を採用することにより、基板段差部において発生する応力を低減するとともに、ゲート酸化膜厚のばらつきを低減することができる。
【００３８】
本実施の形態においても、半導体基板１１に凹部１１Ｃが形成される点は、上述した実施の形態１と同様である。したがって、本実施の形態に係る半導体装置においても、上述した実施の形態１と同様の効果を奏すると考えられる。なお、本実施の形態において、上述した実施の形態１と同様の事項については、詳細な説明は繰り返されない。
【００３９】
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組み合わせることは、当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。たとえば、以上の説明では、主として本願発明者によってなされた発明を、その背景となった典型的な利用分野であるＡＮＤ型フラッシュメモリ単体に適用した場合について説明したが、本願発明の範囲はそれに限定されるものではない。本願発明の思想を、たとえばＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）の単体デバイス、または、ＥＥＰＲＯＭ／フラッシュメモリを有するシステムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などのメモリ混載デバイスに適用することは、当然に予定されている。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【００４０】
【図１】基板上のゲート電極と該ゲート電極から電圧を印加することにより形成される空乏層を示した図である。
【図２】ゲート幅と基板効果定数との関係を示した図である。
【図３】本発明の実施の形態１に係る半導体装置の製造工程における第１工程を示した断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造工程における第２工程を示した断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造工程における第３工程を示した断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造工程における第４工程を示した断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造工程における第５工程を示した断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造工程における第６工程を示した断面図である。
【図９】本発明の実施の形態１に係る半導体装置を示した断面図である。
【図１０】本発明の実施の形態２に係る半導体装置を示した断面図である。
【符号の説明】
【００４１】
１，１１  半導体基板  ２  ゲート電極、３  ゲート絶縁膜、４  空乏層、５  空乏層のフリンジ部分、１１Ａ  半導体基板の第１部分、１１Ｂ  半導体基板の第２部分、１１Ｃ  半導体基板の凹部、２１  第１ゲート電極、２１Ａ  第１導電膜、２２  第２ゲート電極、２２Ａ  第２導電膜、２３  第３ゲート電極、３１，４１，４２，４４  絶縁膜、３１Ａ  第１ゲート絶縁膜、３１Ｂ  第２ゲート絶縁膜、３１Ｃ  第３ゲート絶縁膜、４３  サイドウォール絶縁膜、４５  レジストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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