(57)【要約】    【課題】  回路に接続する伝送線路を変更した際に、抵抗あるいは容量素子の交換を行うことなく、伝送線路と回路に設けられた伝送線路との間のインピーダンス整合を行うことを可能とする伝送路整合方法を提供する。    【解決手段】  伝送線路１０３、１０４を介して互いに信号を伝送するインタフェース回路間において、インタフェース回路Ａ１の伝送線路１０１、１０２のインピーダンスを伝送線路１０３、１０４のインピーダンスに整合させる伝送路特性整合方法であって、伝送線路１０１、１０２のインピーダンスを整合させるための可変容量回路２０及び可変抵抗回路１０をインタフェース回路Ａ１に備えることを特徴とする【選択図】      図１
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【特許請求の範囲】
【請求項１】
伝送線路を介して互いに信号を伝送するインタフェース回路間における前記伝送線路のインピーダンスを整合させる伝送路特性整合方法であって、
前記伝送線路のインピーダンスを整合させるための可変容量回路及び可変抵抗回路を前記インタフェース回路に備えることを特徴とする伝送路特性整合方法。
【請求項２】
前記可変容量回路は、電気的に容量値を可変にできる容量素子と、容量値を制御する容量制御部を有することを特徴とする請求項１に記載の伝送路特性整合方法。
【請求項３】
前記可変抵抗回路は、電気的に抵抗値を可変にできる抵抗と、抵抗値を制御する抵抗制御部を有することを特徴とする請求項１又は請求項２に記載の伝送路特性整合方法。
【請求項４】
前記容量素子として、前記伝送線路に一端を接続し、他端を電源に接続した容量素子と、前記伝送線路に一端を接続し、他端を接地した容量素子を含むことを特徴とする請求項２に記載の伝送路特性整合方法。
【請求項５】
前記抵抗として、前記伝送線路に一端を接続し、他端を電源に接続した抵抗と、前記伝送線路に一端を接続し、他端を接地した抵抗と、前記伝送線路の一部を構成する抵抗を含むことを特徴とする請求項３に記載の伝送路特性整合方法。
【請求項６】
容量値の可変範囲、変化幅を指定して前記容量素子の容量値を設定する容量設定部を有することを特徴とする請求項２又は請求項４に記載の伝送路特性整合方法。
【請求項７】
抵抗値の可変範囲、変化幅を指定して前記抵抗の抵抗値を設定する抵抗設定部を有することを特徴とする請求項３又は請求項５に記載の伝送路特性整合方法。
【請求項８】
前記伝送線路を伝播する信号を検出するインタフェース制御部を有することを特徴とする請求項１から請求項７のいずれか１項に記載の伝送路特性整合方法。
【請求項９】
伝送線路を介して信号を送信又は受信するインタフェース回路であって、
前記伝送線路のインピーダンスを整合させるための可変容量回路及び可変抵抗回路を備えることを特徴とするインタフェース回路。
【請求項１０】
前記可変容量回路は、電気的に容量値を可変にできる容量素子と、容量値を制御する容量制御部を有し、前記可変抵抗回路は、電気的に抵抗値を可変にできる抵抗と、抵抗値を制御する抵抗制御部を有することを特徴とする請求項９に記載のインタフェース回路。
【請求項１１】
前記容量素子として、前記伝送線路に一端を接続し、他端を電源に接続した容量素子と、前記伝送線路に一端を接続し、他端を接地した容量素子を含み、前記抵抗として、前記伝送線路に一端を接続し、他端を電源に接続した抵抗と、前記伝送線路に一端を接続し、他端を接地した抵抗と、前記伝送線路の一部を構成する抵抗を含むことを特徴とする請求項１０に記載のインタフェース回路。
【請求項１２】
容量値の可変範囲、変化幅を指定して前記容量素子の容量値を設定する容量設定部と、抵抗値の可変範囲、変化幅を指定して前記抵抗の抵抗値を設定する抵抗設定部と、前記伝送線路を伝播する信号を検出するインタフェース制御部を有することを特徴とする請求項１０又は請求項１１に記載のインタフェース回路。
【請求項１３】
前記容量設定部、前記抵抗設定部及び前記インタフェース制御部の何れかを、書換え可能ロジックデバイスを用いて構築することを特徴とする請求項１２に記載のインタフェース回路。
【請求項１４】
前記可変抵抗回路及び前記可変容量回路の何れかを、集積回路素子を用いて構築することを特徴とする請求項１３に記載のインタフェース回路。
【請求項１５】
マイクロプロセッサ及び記録媒体を有し、前記マイクロプロセッサが前記記録媒体に格納されたプログラムに基づき、前記抵抗設定部、前記容量設定部及び前記インタフェース制御部の制御を行うことを特徴とする請求項１４に記載のインタフェース回路。
【請求項１６】
伝送線路を介して信号を送信又は受信するインタフェース回路を設置した電子回路であって、
前記伝送線路のインピーダンスを整合させるための可変容量回路及び可変抵抗回路を前記インタフェース回路に備えることを特徴とする電子回路。
【請求項１７】
前記可変容量回路は、電気的に容量値を可変にできる容量素子と、容量値を制御する容量制御部を有し、前記可変抵抗回路は、電気的に抵抗値を可変にできる抵抗と、抵抗値を制御する抵抗制御部を有することを特徴とする請求項１６に記載の電子回路。
【請求項１８】
前記容量素子として、前記伝送線路に一端を接続し、他端を電源に接続した容量素子と、前記伝送線路に一端を接続し、他端を接地した容量素子を含み、前記抵抗として、前記伝送線路に一端を接続し、他端を電源に接続した抵抗と、前記伝送線路に一端を接続し、他端を接地した抵抗と、前記伝送線路の一部を構成する抵抗を含むことを特徴とする請求項１７に記載の電子回路。
【請求項１９】
容量値の可変範囲、変化幅を指定して前記容量素子の容量値を設定する容量設定部と、抵抗値の可変範囲、変化幅を指定して前記抵抗の抵抗値を設定する抵抗設定部と、前記伝送線路を伝播する信号を検出するインタフェース制御部を前記インタフェース回路に備えることを特徴とする請求項１７又は請求項１８に記載の電子回路。
【請求項２０】
前記抵抗設定部、前記容量設定部及び前記インタフェース制御部の何れかを、書換え可能ロジックデバイスを用いて構築することを特徴とする請求項１９に記載の電子回路。
【請求項２１】
前記可変抵抗回路及び前記可変容量回路の何れかを、集積回路素子を用いて構築することを特徴とする請求項１６から請求項２０のいずれか１項に記載の電子回路。
【請求項２２】
伝送線路を介して信号を送信又は受信し、前記伝送線路のインピーダンスを整合させるための可変容量回路及び可変抵抗回路を備え、前記可変容量回路は、電気的に容量値を可変にできる容量素子を備え、前記可変抵抗回路は、電気的に抵抗値を可変にできる抵抗を備え、容量値の可変範囲、変化幅を指定して前記容量素子の容量値を設定する容量設定部と、抵抗値の可変範囲、変化幅を指定して前記抵抗の抵抗値を設定する抵抗設定部を有し、前記伝送線路を伝播する信号を検出するインタフェース制御部を有するインタフェース回路上で実行される伝送路特性整合プログラムであって、
前記容量値の可変範囲、変化幅を前記容量設定部により設定した後、又は前記抵抗値の可変範囲、変化幅を前記抵抗設定部により設定した後、前記インタフェース制御部に対して、前記信号を検出する指示を行い、
前記信号の検出により得られた情報を保持する機能を実行することを特徴とする伝送路特性整合プログラム。
【請求項２３】
前記信号の測定により得られた情報が、前記容量値の可変範囲内で変化幅ごとに容量値を変化させた際の信号強度情報であり、前記信号強度情報に極大が示される場合、極大を示した容量値を含むより狭い可変範囲で信号強度を測定し、
極大が示されない場合、容量値の可変範囲と変化幅の設定を変えて信号強度を測定する機能を有することを特徴とする請求項２２に記載の伝送路特性整合プログラム。
【請求項２４】
前記信号の測定により得られた情報が、前記抵抗値の可変範囲内で変化幅ごとに抵抗値を変化させた際の信号強度情報であり、前記信号強度情報に極大が示される場合、極大を示した抵抗値を含むより狭い可変範囲で信号強度を測定し、
極大が示されない場合、抵抗値の可変範囲と変化幅の設定を変えて信号強度を測定する機能を有することを特徴とする請求項２２又は請求項２３に記載の伝送路特性整合プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送路特性整合方法に関し、特に、回路に接続する伝送線路を変更した際に、抵抗あるいは容量素子の交換を行うことなく、伝送線路と回路に設けられた伝送線路との間のインピーダンス整合を行うことを可能とする伝送路特性整合方法、インタフェース回路、電子回路及び伝送路特性整合プログラムに関する。
【背景技術】
【０００２】
マイクロプロセッサの性能向上に伴い、周辺メモリ回路の信号配線あるいは並列伝送のインタフェース信号の高速化により、回路に接続する伝送線路と回路に備えられた伝送線路間のインピーダンス整合が必要となる。
【０００３】
従来行われている、抵抗値、容量値の可変でない抵抗、容量素子を用いるインピーダンス整合では、接続する伝送線路のインピーダンスが変化しない場合には、回路に設けるインピーダンス整合のための抵抗、容量素子はそれぞれ１組で良い。しかしながら、接続する伝送線路を変更して複数の異なるインピーダンスの伝送線路で使用する場合には、それぞれのインピーダンスに対応した抵抗、容量素子が必要であった。また、どのような伝送線路に対しても整合可能とするために、インピーダンスの微調整を可能とする場合には、多くの抵抗、容量素子を必要とした。
【０００４】
特に、マイクロプロセッサや周辺メモリ回路のように信号数が多く、伝送線路数の多い回路で、インピーダンスの微調整を可能にした場合には、伝送路整合のための抵抗、容量素子の部品数が膨大となり、回路の規模が拡大するという問題があった。
【０００５】
このような問題の解決に類する方法の一例が、例えば特開平１０−１９８４７３号公報（特許文献１）及び例えば特開平６−６９７５６号公報（特許文献２）に記載されている。
【０００６】
特許文献１に開示される方法は、コンピュータ内のバス配線の両端に終端用可変抵抗回路と、これらの抵抗値を変更可能な終端抵抗制御回路を備え、バス配線に接続されたインタフェース回路の着脱が行われると、基板の着脱の検出を行う検出回路でインタフェース回路の接続の有無を検出し、検出結果を終端抵抗制御回路に通知する。通知を受けた終端抵抗制御回路では、インタフェース回路の接続の状態により、バス配線の両端の終端抵抗値を変更するものである。
【０００７】
特許文献１の方法によれば、バス配線に接続される回路の数あるいは種別が変更されても、それに合わせて終端抵抗の最適化がなされる。
【０００８】
また、特許文献２の方法は、モデム等の通信機器に装備される２線４線変換回路のインピーダンス変換に関するものである。２線４線変換回路でのインピーダンス変換は、２つの抵抗と１つのコンデンサーを組み合わせた平衡回路によりなされる。特許文献２の方法では、２つの抵抗を共に可変抵抗としている。また、固定容量のコンデンサーと作動アンプを組み合わせることにより可変容量回路コンデンサーを実現している。
【０００９】
特許文献２の方法によれば、伝送線路を変更した場合に、２つの可変抵抗、１つの可変容量回路コンデンサーでのそれぞれの定数を調節することにより、インピーダンスの異なる伝送線路に応じて必要であった多数の平衡回路を用意することが不要となる。
【特許文献１】特開平１０−１９８４７３号公報
【特許文献２】特開平６−６９７５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述した従来の技術は、いずれも以下に述べるような問題点があった。
【００１１】
特許文献１の方法では、バス配線に接続された回路基板の着脱が行われると、基板の着脱の検出を行う検出回路で回路基板の接続の有無を検出し、それに合わせて終端抵抗の最適化がなされるというものである。
【００１２】
しかしながら、特許文献１の方法は、複数の回路基板が接続されるバス配線の線路負荷のみに特化した内容であり、整合をするために可変抵抗を用いている。しかしながら、この方法は、可変抵抗と可変容量回路を組み合わせて高速信号の伝送線路を精密に整合することを目的としたものではない。
【００１３】
また、特許文献１の方法は、バス配線の特性インピーダンスに対する影響が互いに等しい複数の回路基板の着脱を対象にしたシステムであり、終端抵抗の最適化はバス配線に装着された回路基板の数に応じて変更する。このため、任意の抵抗の設定をすることは困難である。
【００１４】
さらに、特許文献１の方法は、高速信号の伝送路間での整合をする際、インピーダンス整合の目安となる信号強度の検出は行っていないため、伝送線路間のインピーダンスが整合されていることを実際に確認するものではない。
【００１５】
また、特許文献２の方法では、２線４線変換回路でのインピーダンス変換を、可変抵抗回路並びに固定容量のコンデンサーと作動アンプを組み合わせた可変容量回路コンデンサーによる平衡回路で行い、いかなる伝送線路に対しても、２線４線変換回路を交換することなく整合することができるというものである。
【００１６】
特許文献２の方法は、可変抵抗回路及び可変容量回路コンデンサーにより、インピーダンス整合を精密に実現できるが、元来モデム等の通信機器に装備される２線４線変換回路という用途の限られた特殊な伝送線路でのインピーダンス変換に関するものであって、伝送線路の数の多い、マイクロプロセッサ回路あるいはメモリ回路のインピーダンス整合に適用できるものではない。
【００１７】
本発明の第１の目的は、上記従来技術の欠点を解決し、回路に接続する伝送線路を変更した際に、抵抗あるいは容量素子の交換を行うことなく、伝送線路と回路に設けられた伝送線路との間のインピーダンス整合を行うことを可能とする伝送路特性整合方法、インタフェース回路、電子回路及び伝送路特性整合プログラムを提供することにある。
【００１８】
本発明の第２の目的は、インピーダンス整合のための抵抗値、容量値の微調整をするために多くの抵抗、容量素子を必要とする回路の、部品点数を削減することを可能とする伝送路特性整合方法、インタフェース回路、電子回路及び伝送路特性整合プログラムを提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するための本発明は、伝送線路を介して互いに信号を伝送するインタフェース回路間における前記伝送線路のインピーダンスを整合させる伝送路特性整合方法であって、前記伝送線路のインピーダンスを整合させるための可変容量回路及び可変抵抗を前記インタフェース回路に備えることを特徴としている。
【００２０】
本発明では、インタフェース回路に備えられた伝送線路のインピーダンスを、このインタフェース回路に接続する伝送線路のインピーダンスに整合させるために、可変抵抗回路と可変容量回路を用いている。可変抵抗回路の抵抗値及び可変容量回路の容量値を調整することにより、インタフェース回路に設けられた伝送線路でのインピーダンスの実数部、虚数部を、インタフェース回路に接続する伝送線路のインピーダンスの実数部、虚数部に一致させることが可能となり、精密なインピーダンス整合をすることができる。
【００２１】
また、インタフェース回路間を接続する伝送線路を変更する場合においても、インタフェース回路に備えられた可変容量回路と可変抵抗回路を調整することにより、変更された伝送線路のインピーダンスに整合させることが可能であるため、抵抗あるいは容量素子を交換することなくインピーダンス整合をすることができる。
【００２２】
なお、インタフェース回路は伝送線路を介して別のインタフェース回路に接続されている。別のインタフェース回路を変更した場合に、その影響により伝送線路のインピーダンスが変化するが、この場合にも、別のインタフェース回路に変更後の伝送線路のインピーダンスに整合させることが可能であるため、抵抗あるいは容量素子を交換することなくインピーダンス整合をすることができる。
【００２３】
また、可変抵抗回路の抵抗値及び可変容量回路の容量値を制御することにより伝送線路間のインピーダンスを整合させるため、以下の理由により、インピーダンス整合のための抵抗値、容量値の微調整に対応するために多くの抵抗、容量素子を必要とする回路の、部品点数を大幅に削減することが可能となる。
【００２４】
すなわち、従来の固定抵抗、固定容量素子を用いるインピーダンス整合の場合、接続する伝送線路の種類が複数となり、それらのインピーダンスが異なる場合には、それぞれのインピーダンスに対応した抵抗、容量素子が必要であった。また、どのような伝送線路に対しても整合可能とするために、インピーダンスの微調整を可能とする場合には、多くの抵抗、容量素子を必要とした。
【００２５】
特に、マイクロプロセッサや周辺メモリ回路のように信号数が多く、伝送線路数の多い回路で、インピーダンスの調整を可能にした場合には、伝送路整合のための抵抗、容量素子の部品数が膨大となり、回路の規模が拡大するという問題があった。
【００２６】
本発明では、抵抗値、容量値の微調整を可変抵抗回路及び可変容量回路により行うため、抵抗値、容量値の可変でない抵抗、容量素子を用いた場合に必要とした、伝送路整合のための多くの抵抗、容量素子は不要であり、部品数の削減が可能であると共に、回路規模を縮小することができる。
【発明の効果】
【００２７】
本発明の伝送路特性整合方法、インタフェース回路、電子回路及び伝送路特性整合プログラムによれば、以下の効果が達成される。
【００２８】
第１に、回路に接続する伝送線路を変更した際に、抵抗あるいは容量素子の交換を行うことなく、伝送線路と回路に設けられた伝送線路との間のインピーダンス整合を行うことが可能となる。
【００２９】
その理由は、可変抵抗回路の抵抗値及び可変容量回路の容量値を制御することにより伝送線路間のインピーダンスを整合させるためである。
【００３０】
第２に、これまでのような、インピーダンスを調整するための多くの抵抗、容量素子が不要となり、部品数の削減が可能であると共に、回路規模を縮小することが可能となる。
【実施例１】
【００３１】
以下、本発明の好適な実施例について図面を参照して詳細に説明する。
【００３２】
図１は、本実施例による伝送路特性整合方法の構成を示すブロック図である。
【００３３】
図１を参照すると、本実施例による伝送路特性整合方法は、インタフェース回路Ａ１とインタフェース回路Ｂ２による構成となっている。
【００３４】
インタフェース回路Ａ１とインタフェース回路Ｂ２は、実際の電子回路においては、次のように配置される。
【００３５】
図２は、本実施例によるインタフェース回路Ａ１、インタフェース回路Ｂ２の電子回路Ａ８０、電子回路Ｂ９０内での配置の一例を示す図である。
【００３６】
図２を参照すると、本実施例による電子回路Ａ８０がインタフェース回路Ａ１を介して、伝送線路１０３、１０４に接続されている。また、電子回路Ｂ９０がインタフェース回路Ｂ１を介して、伝送線路１０３、１０４に接続されている。電子回路Ａ８０と電子回路Ｂ９０は、伝送線路１０３、１０４を介して接続されており、電子回路Ａ８０と電子回路Ｂ９０間で高速信号の伝送がなされるシステム構成を示している。
【００３７】
なお、電子回路Ａ８０には、伝送線路１０３、１０４とインタフェース回路Ａ１に加えて、インタフェース回路Ａ１に接続する回路が設けられているが、この回路については図示していない。電子回路Ｂ９０についても、同様である。
【００３８】
本実施の形態は、電子回路Ａ８０、電子回路Ｂ９０のそれぞれのインタフェース回路Ａ１、インタフェース回路Ｂ２に本発明を適用した場合であり、そのインタフェース回路Ａ１、インタフェース回路Ｂ２の説明を以下図１に基づいて詳細に説明する。
【００３９】
図１を参照すると、本実施例による伝送路特性整合方法は、インタフェース回路Ａ１とインタフェース回路Ｂ２による構成となっている。
【００４０】
本実施例によるインタフェース回路Ａ１は、可変抵抗回路１０、可変容量回路２０及び書き換え可能ロジックデバイス（ＦＰＧＡ）３０を備える。
【００４１】
インタフェース回路Ｂ２は、インタフェース部４０を備える。
【００４２】
インタフェース回路Ａ１は、２本の伝送線路１０３、１０４を介して、インタフェース回路Ｂ２と接続される。
【００４３】
伝送線路１０３はコネクタ５１を介してインタフェース回路Ａ１と接続され、伝送線路１０４はコネクタ５２を介してインタフェース回路Ａ１と接続される。
【００４４】
また、伝送線路１０３は、コネクタ５３を介してインタフェース回路Ｂ２と接続され、伝送線路１０４は、コネクタ５４を介してインタフェース回路Ｂ２と接続される。
【００４５】
伝送線路１０１の両端は、それぞれインタフェース制御部３３、コネクタ５１に接続され、伝送線路１０２の両端は、それぞれインタフェース制御部３３、コネクタ５２に接続される。
【００４６】
ＦＰＧＡ３０は、プログラムにより論理を組替えることができる。本実施例では、可変抵抗設定部３１、可変キャパシタ設定部３２及びインタフェース制御部３３がＦＰＧＡにより構築される。
【００４７】
可変抵抗回路１０は、電気的に抵抗値を可変な抵抗１１、１２、１３、１４，１５，１６と、抵抗の制御を行う可変抵抗制御部１７から構成される。
【００４８】
抵抗１１、１２、１３、１４，１５，１６は、電圧を印加することにより抵抗を可変であり、例えば電子可変抵抗素子で構成される。
【００４９】
可変抵抗制御部１７は、制御信号線３０１を介してＦＰＧＡ３０内の可変抵抗設定部３１と接続される。
【００５０】
可変抵抗設定部３１は、可変抵抗制御部１７に対してデジタル信号で指示を行う。可変抵抗制御部１７は、当該指示に応じた電圧を発生し、抵抗１１、１２、１３、１４，１５，１６の抵抗値を設定する。
【００５１】
可変キャパシタ設定部３２は、可変抵抗回路２０の可変できる抵抗値の可変範囲（レンジ）を指定すると共に、指定した可変範囲内での抵抗値の変化幅（ステップ幅）を指定する。
【００５２】
可変抵抗制御部１７は、可変抵抗設定部３１で設定された可変範囲と変化幅に基づいて、可変抵抗回路１０を制御して、その抵抗値を設定する。
【００５３】
可変範囲としては、例えば２〜８Ω、３０〜４０Ωのように設定され、変化幅としては、前者の場合２Ω、後者の場合１Ωのように設定される。可変範囲が２〜８Ωで、変化幅が２Ωの場合、２Ω、４Ω、６Ω、８Ωの所望の抵抗値を設定できる。
【００５４】
抵抗１１は、伝送線路１０１の一部を構成する。また、抵抗１４は、伝送線路１０２の一部を構成する。
【００５５】
抵抗１２の一端は伝送線路１０１に接続され、他端は電源に接続されている。抵抗１５の一端は伝送線路１０２に接続され、他端は電源に接続されている。
【００５６】
抵抗１３の一端は伝送線路１０１に接続され、他端は接地されている。抵抗１６の一端は、伝送線路１０２に接続され、他端は接地されている。
【００５７】
抵抗１１、１４は、伝送線路の電流を調節することができる。
【００５８】
抵抗１２、１５は、電源に対する伝送線路の抵抗値を調節することができる。
【００５９】
抵抗１３、１６は、接地部に対する伝送線路の抵抗値を調節することができる。
【００６０】
可変容量回路２０は、電気的に容量値を可変な容量素子（キャパシタ）２１、２２、２３、２４とキャパシタの制御を行う可変キャパシタ制御部２７から構成される。
【００６１】
キャパシタ２１、２２、２３、２４は、電圧を印加することにより容量を可変であって、例えば、バリキャップダイオード素子で構成される。
【００６２】
可変キャパシタ制御部２７は、制御信号線３０２を介してＦＰＧＡ３０内の可変キャパシタ設定部３２と接続される。
【００６３】
可変キャパシタ設定部３２は、可変キャパシタ制御部２７に対してデジタル信号で指示を行う。可変キャパシタ制御部２７は、当該指示に応じた電圧を発生し、キャパシタ２１、２２、２３、２４の容量値を設定する。
【００６４】
可変キャパシタ設定部３２は、可変容量回路２０の可変できる容量値の可変範囲（レンジ）を指定すると共に、指定した可変範囲内での容量値の変化幅（ステップ幅）を指定する。
【００６５】
可変キャパシタ制御部２７は、可変キャパシタ設定部３２で設定された可変範囲と変化幅に基づいて、可変容量回路２０を制御して、その容量値を設定する。
【００６６】
可変範囲としては、例えば０．１〜０．５ｐF、１０ｐF〜２０ｐFのように設定され、変化幅としては、前者の場合０.１ｐF、後者の場合１ｐＦのように設定される。可変範囲が０．１〜０．５ｐFで、変化幅が０.１ｐFの場合、０.１ｐＦ、０.２ｐＦ、０.３ｐＦ、０.４ｐＦ、０．５ｐＦの所望の容量値を設定できる。
【００６７】
キャパシタ２１の一端は伝送線路１０１に接続され、他端は電源に接続されている。キャパシタ２３の一端は伝送線路１０２に接続され、他端は電源に接続されている。
【００６８】
キャパシタ２２の一端は伝送線路１０１に接続され、他端は接地されている。キャパシタ２４の一端は伝送線路１０２に接続され、他端は接地されている。
【００６９】
キャパシタ２１、２３は、電源に対する伝送線路の容量値を調節することができる。
【００７０】
キャパシタ２２、２４は、接地部に対する伝送線路の容量値を調節することができる。
【００７１】
次に、本実施例による動作について、図を用いて詳細に説明する。
【００７２】
ここでは、インタフェース回路Ｂ２からインタフェース回路Ａ１に向けて、伝送線路１０３、１０４を介して高速信号伝送が行なわれる場合の例について説明する。
【００７３】
以下では、容量の調整、抵抗の調整の順に説明する。なお、図１に示した伝送線路１０１の調整と伝送線路１０２の調整は同様であるため、ここでは伝送線路１０１の場合について説明する。
【００７４】
また、伝送線路１０１にはキャパシタ２１、キャパシタ２２が接続されているが、キャパシタ２２の場合について説明する。
【００７５】
図３は、本実施例による可変容量回路２０の調整の一例を説明するためのフローチャートである。
【００７６】
図３を参照すると、インタフェース回路Ａ１を操作する者（以下操作者と略す）は、最初に可変キャパシタ設定部３２で可変容量回路２０の可変範囲と変化幅を設定する（ステップ３０１）。
【００７７】
次に、操作者は可変キャパシタ設定部３２から可変容量回路２０の容量値を設定した可変範囲内で変化幅ごとに変化させ、伝送線路１０１から入射する信号強度を測定する（ステップ３０２）。
【００７８】
信号強度の測定は、インタフェース制御部３３の測定用端子の出力を、オシロスコープ、パワーメータなどに入力して行う。
【００７９】
このようにして得られた信号強度の測定結果に極大が有る場合は、極大を示した容量値に可変容量回路を調整する（ステップ３０４）。
【００８０】
また、信号強度の測定結果に極大が無い場合は、再度可変容量回路の可変範囲と設定幅を変えて、測定を行う（ステップ３０１）。
【００８１】
なお、より精密な調整を行う場合には、次に述べるように極大を示した容量値の付近で測定を行うこともできる。
【００８２】
図４は、本実施例による可変容量回路２０の調整の一例を説明するためのフローチャートである。
【００８３】
この調整例は、ステップ３０３迄は、図３と同じであるが、信号強度の極大がある場合に、極大を示した容量値を含むより狭い可変範囲と変化幅を設定し、信号強度を測定する（ステップ３０５）。
【００８４】
最後に、極大を示した容量値に可変容量回路２０を調整する（ステップ３０６）。
【００８５】
次に、測定例に基づき、容量の調整を説明する。なお、図３、図４のフローチャートとの対応を示すために、文末に関連する図３、図４のステップ番号を示す。
【００８６】
図５は、本実施例による信号強度測定結果の一例を示す図である。なお、信号の周波数は１ＧＨｚである。
【００８７】
最初に、操作者は可変容量回路２０の可変範囲と変化幅を設定し（ステップ３０１）、可変キャパシタ設定部３２から可変容量回路２０の容量値を設定した可変範囲内で変化幅ごとに変化させ、信号強度を測定する（ステップ３０２）。
【００８８】
図５を参照すると、信号強度は容量値が大きくなるほど増加している。このように、容量値に対する信号強度の変化に極大が見られない場合（ステップ３０３）、操作者は、容量値の可変範囲を変えて信号強度の測定を行う。
【００８９】
図６は、本実施例による容量値の可変範囲を変えた場合の信号強度測定結果の一例を示す図である。
【００９０】
図６を参照すると、信号強度は容量値が０.７ｐＦで極大を示している（ステップ３０３）。
【００９１】
操作者は、極大を示した容量値に可変容量回路を調整して（ステップ３０４）、調整を終了する。
【００９２】
しかし、より精密な調整を行う場合には、次に述べるように極大を示した容量値を含むより狭い可変範囲と変化幅を設定して信号強度を測定する（ステップ３０５）。
【００９３】
図７は、本実施例による極大を示した容量値を含む可変範囲での信号強度測定結果の一例を示す図である。
【００９４】
図7を参照すると、図６に示した信号強度よりも、さらに大きい信号強度を示しており、インピーダンス整合をより改善できることがわかる。
【００９５】
上記の説明はキャパシタ２２の場合であるが、キャパシタ２１についても同様に調整を行うことができる。
【００９６】
次に、抵抗の調整について説明する。
【００９７】
伝送線路１０１には、抵抗１１、抵抗１２、抵抗１３が接続されているが、抵抗１３の場合について説明する。
【００９８】
図８は、本実施例による可変抵抗回路１０の調整の一例を説明するためのフローチャートである。
【００９９】
図８を参照すると、インタフェース回路Ａ１を操作する者は、最初に抵抗設定部３１で可変抵抗回路１０の可変範囲と変化幅を設定する（ステップ８０１）。
【０１００】
次に、操作者は可変キャパシタ設定部３２から可変抵抗回路１０の抵抗値を設定した可変範囲内で変化幅ごとに変化させ、伝送線路１０１から入射する信号強度を測定する（ステップ８０２）。
【０１０１】
信号強度の測定は、インタフェース制御部３３の測定用端子の出力を、オシロスコープ、パワーメータなどに入力して行う。
【０１０２】
このようにして得られた信号強度の測定結果に極大が有る場合は、極大を示した抵抗値に可変抵抗回路を調整する（ステップ８０４）。
【０１０３】
また、信号強度の測定結果に極大が無い場合は、再度可変抵抗回路の可変範囲と設定幅を変えて、測定を行う（ステップ８０１）。
【０１０４】
なお、より精密な調整を行う場合には、操作者は次に述べるように極大を示した抵抗値の付近で測定を行うこともできる。
【０１０５】
図９は、本実施例による可変抵抗回路１０の調整の一例を説明するためのフローチャートである。
【０１０６】
この調整例は、ステップ８０３迄は、図８と同じであるが、信号強度の極大がある場合に、極大を示した抵抗値を含むより狭い可変範囲と変化幅を設定し、信号強度を測定する（ステップ８０５）。
【０１０７】
最後に、極大を示した抵抗値に可変抵抗回路１０を調整する（ステップ８０６）。
【０１０８】
上記の説明は、抵抗１３の場合の調整例であるが、抵抗１１又は抵抗１２の場合についても同様に行うことができる。
【０１０９】
以上述べたように、本実施例による伝送路特性整合方法は、伝送線路１０３、１０４を介して互いに信号を伝送するインタフェース回路間におけるインタフェース回路Ａ１に設けられた伝送線路１０１、１０２のインピーダンスを伝送線路１０３、１０４に整合させる伝送路特性整合方法であって、伝送線路１０１、１０２のインピーダンスを整合させるための可変容量回路２０及び可変抵抗回路１０をインタフェース回路Ａ１に備えることを特徴とする。
【０１１０】
上記動作例では、インタフェース制御部３３による入射信号強度の測定結果に基づき、可変抵抗回路１０の抵抗値及び可変容量回路２０の容量値を調整したが、入射信号強度の代わりに伝送線路１０１、１０２のインピーダンスあるいは別の伝送特性量であっても良い。
【０１１１】
また、上記実施例では、インタフェース回路Ａ１は、２本の伝送線路１０３、１０４を介して、インタフェース回路Ｂ２と接続された場合について説明したが、伝送線路の数はこれに限られるものでなく、１本あるいは任意の複数であっても良い。
【０１１２】
さらに、上記実施例では、キャパシタの調整、抵抗の調整の順に説明をしたが、実際の調整においては、これにとらわれることなく、キャパシタの調整、抵抗の調整の何れを最初に行っても良く、またこれらを交互に行っても良い。
【０１１３】
また、上記実施例では、インタフェース回路Ｂ２からインタフェース回路Ａ１に向けて、伝送線路１０３、１０４を介して高速信号伝送が行なわれる場合の例について説明したが、インタフェース回路Ａ１からインタフェース回路Ｂ２に向けて、伝送線路１０３、１０４を介して高速信号伝送が行なわれても良い。また、伝送線路１０３を介してインタフェース回路Ｂ２からインタフェース回路Ａ１に向けて高速信号伝送が行なわれ、かつ伝送線路１０４を介してインタフェース回路Ａ１からインタフェース回路Ｂ２に向けて高速信号伝送が行なわれても良い。
【０１１４】
なお、インタフェース回路Ａ１からインタフェース回路Ｂ２に向けて、伝送線路１０３、１０４を介して高速信号伝送が行なわれる場合には、入射信号強度の測定はインタフェース回路Ｂ２のインタフェース部４０において行う。
【０１１５】
本実施例によれば、可変抵抗回路１０及び可変容量回路２０の制御を行うことにより伝送線路を整合するため、接続するインタフェース回路がどのようなインピーダンスであっても、抵抗と容量素子の部品を変更することなく伝送線路を整合することができる。
【０１１６】
また、可変抵抗回路と可変容量回路を集積回路で構成することにより、抵抗及びキャパシタを個別部品で構成する場合に比べて、配線や個別部品のスペースを削減できると共に、プリント配線部、配線部の面積を削減できる効果もある。
【０１１７】
以上説明した実施例によれば、可変抵抗回路１０の抵抗値及び可変容量回路２０の容量値を制御することにより伝送線路間のインピーダンスを整合させるため、回路に接続する伝送線路を変更した際に、抵抗あるいは容量素子の交換を行うことなく、伝送線路１０３、１０４と回路に設けられた伝送線路１０１、１０２との間のインピーダンス整合を行うことが可能となる。
【０１１８】
また、可変抵抗回路１０の抵抗値及び可変容量回路２０の容量値を制御することにより伝送線路間のインピーダンスを整合させるため、抵抗値、容量値の可変でない抵抗、容量素子を用いた場合に必要とした、インピーダンスを微調整するための多くの抵抗、容量素子は不要であり、部品数の削減が可能であると共に、回路規模を縮小することが可能となる。
【実施例２】
【０１１９】
次に、本発明の第２の実施例について図面を用いて説明する。
【０１２０】
本実施例では、第１の実施例による伝送路特性整合方法のインタフェース回路Ａ１に、マイクロプロセッサと記憶媒体を付加した例について説明する。
【０１２１】
図１０は、本実施例による伝送路特性整合方法の構成を示すブロック図である。
【０１２２】
図１０を参照すると、本実施例による伝送路特性整合方法は、第１の実施例に示したインタフェース回路Ａ１に、マイクロプロセッサ６０と記録媒体７０を追加した構成となっている。記録媒体７０には、半導体メモリ、磁気ディスクなどの種類がある。
【０１２３】
記録媒体７０には、第１の実施例で説明した、容量の調整及び抵抗の調整を実行する伝送路特性整合プログラム２００が格納されている。
【０１２４】
マイクロプロセッサ６０は、ＦＰＧＡ３０に接続されており、可変抵抗制御部３１、可変キャパシタ制御部３２、インタフェース制御部３３及びインタフェース部４０を、制御することができる。
【０１２５】
マイクロプロセッサ６０は、インタフェース回路Ａ１が起動されると記録媒体７０から伝送特性整合プログラム２００をロードし、実行することにより、第１の実施例で説明した、容量の調整及び抵抗の調整を実行する。
【０１２６】
以上述べたように、本実施例によれば、記録媒体７０に格納された伝送特性整合プログラム２００をマイクロプロセッサ６０で実行することにより、第１の実施例で説明した、容量の調整及び抵抗の調整の動作をソフトウェア的に実現することができる。
【０１２７】
以上好ましい複数の実施例をあげて本発明を説明したが、本発明は必ずしも、上記実施例に限定されるものでなく、その技術的思想の範囲内において様々に変形して実施することができる。
【図面の簡単な説明】
【０１２８】
【図１】本発明の第１の実施例による伝送路特性整合方法の構成を示すブロック図である。
【図２】本発明の第１の実施例によるインタフェース回路の電子回路内での配置の一例を示す図である。
【図３】本発明の第１の実施例による可変容量回路の調整の一例を説明するためのフローチャートである。
【図４】本発明の第１の実施例による可変容量回路の調整の一例を説明するためのフローチャートである。
【図５】本発明の第１の実施例による信号強度測定結果の一例を示す図である。
【図６】本発明の第１の実施例による容量値の可変範囲を変えた場合の信号強度測定結果の一例を示す図である。
【図７】本発明の第１の実施例による極大を示した容量値を含む可変範囲での信号強度測定結果の一例を示す図である。
【図８】本発明の第１の実施例による可変抵抗回路の調整の一例を説明するためのフローチャートである。
【図９】本発明の第１の実施例による可変抵抗回路の調整の一例を説明するためのフローチャートである。
【図１０】本発明の第２の実施例による伝送路特性整合方法の構成を示すブロック図である。
【符号の説明】
【０１２９】
１：インタフェース回路Ａ
２：インタフェース回路Ｂ
１０：可変抵抗回路
１１、１２、１３、１４、１５、１６：抵抗
１７：可変抵抗制御部
２０：可変容量回路
２１、２２、２３、２４：キャパシタ（容量素子）
２７：可変キャパシタ制御部
３０：ＦＰＧＡ（書き換え可能ロジックデバイス）
３１：可変抵抗設定部
３２：可変キャパシタ設定部
３３：インタフェース制御部
４０：インタフェース部
５１、５２、５３、５４：コネクタ
６０：マイクロプロセッサ
７０：記録媒体
８０：電子回路Ａ（マイクロプロセッサ）
９０：電子回路Ｂ（メモリー回路）
１０１、１０２、１０３、１０４：伝送線路
２００：伝送路特性整合プログラム
３０１、３０２：制御信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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