(57)【要約】【課題】差動制御電圧に動作不能電圧域がなく、これを電圧制御遅延回路や電圧制御発振回路等に使用する場合には、これらの安定動作を確保することができるようにした可変遅延回路を提供する。【解決手段】ドレインをトランジスタＴ３のドレインに接続し、ソースをトランジスタＴ３のソースに接続し、ゲートを反転制御電圧入力端子５に接続したトランジスタＴ１２を設ける。好適には、更に、正帰還用の差動回路１１のトランジスタＴ４〜Ｔ６の相互コンダクタンスを初段の差動回路１６のトランジスタＴ１〜Ｔ３より小さくする。【選択図】          図１
2006093930.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号が入力される第１の差動回路と、差動出力信号が入力される正帰還用の第２の差動回路と、前記第１、第２の差動回路に共用される電流源を有する差動回路部と、該差動回路部の後段に接続され、前記差動出力信号を出力する出力回路部を有し、
前記第１の差動回路は、前記電流源との間に、制御電極に差動制御電圧の一方が与えられる第１のトランジスタを有し、前記第２の差動回路は、前記電流源との間に、制御電極に差動制御電圧の他方が与えられる第２のトランジスタを有する可変遅延回路であって、
前記第１のトランジスタと並列に接続され、制御電極に前記差動制御電圧の他方が与えられる第３のトランジスタを有する
ことを特徴とする可変遅延回路。
【請求項２】
前記第２の差動回路のトランジスタは、相互コンダクタンスが前記第１の差動回路のトランジスタより小さい
ことを特徴とする請求項１記載の可変遅延回路。
【請求項３】
前記第１のトランジスタと前記電流源との間の電流路に第１の抵抗が挿入され、前記第２のトランジスタと前記電流源との間の電流路に第２の抵抗が挿入されている
ことを特徴とする請求項１又は２記載の可変遅延回路。
【請求項４】
前記出力回路部は、
第１、第２の電源線間に直列接続された第３、第４の抵抗と、一端を前記差動回路部の差動出力端の一方に接続し、他端を前記第３、第４の抵抗の接続点に接続した第１のキャパシタを有し、前記第３、第４の抵抗の接続点を差動出力端子の一方に接続した第１の出力回路と、
前記第１、第２の電源線間に直列接続された第５、第６の抵抗と、一端を前記差動回路部の差動出力端の他方に接続し、他端を前記第５、第６の抵抗の接続点に接続した第２のキャパシタを有し、前記第５、第６の抵抗の接続点を差動出力端子の他方に接続した第２の出力回路を有する
ことを特徴とする請求項１、２又は３記載の可変遅延回路。
【請求項５】
前記出力回路部は、
入力端を前記差動回路部の差動出力端の一方に接続した第１のソースフォロア回路又はエミッタフォロア回路と、第１、第２の電源線間に直列接続された第３、第４の抵抗と、一端を前記第１のソースフォロア回路又はエミッタフォロア回路の出力端に接続し、他端を前記第３、第４の抵抗の接続点に接続した第１のキャパシタを有し、前記第３、第４の抵抗の接続点を差動出力端子の一方に接続した第１の出力回路と、
入力端を前記差動増幅部の差動出力端の他方に接続した第２のソースフォロア回路又はエミッタフォロア回路と、前記第１、第２の電源線間に直列接続された第５、第６の抵抗と、一端を前記第２のソースフォロア回路又はエミッタフォロア回路の出力端に接続し、他端を前記第５、第６の抵抗の接続点に接続した第２のキャパシタを有し、前記第５、第６の抵抗の接続点を差動出力端子の他方に接続した第２の出力回路を有する
ことを特徴とする請求項１、２又は３記載の可変遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御遅延回路（ＶＣＤＬ：Voltage Controlled Delay Line）や電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator）等に使用して好適な可変遅延回路、電圧制御遅延回路及び電圧制御発振回路に関する。
【背景技術】
【０００２】
電圧制御遅延回路や電圧制御発振回路は、高速化の進むデジタルＩＣ内やデジタルＩＣ間のクロックスキュー低減技術や無線通信システムにおける受信ＩＣ内のクロック同期技術として多用化されている遅延同期ループ回路（ＤＬＬ：Delay Locked Loop）や位相同期ループ回路（ＰＬＬ：Phase Locked Loop）の主要な構成部品である。
【０００３】
図１５は電圧制御遅延回路の構成例を示す回路図である。この電圧制御遅延回路は、ｎ個の可変遅延回路１−１、１−２、…、１−ｎをカスケード接続して構成されており、差動制御電圧により遅延時間を可変とするものである。
【０００４】
図１６は電圧制御発振回路の構成例を示す回路図である。この電圧制御発振回路は、ｎ個の可変遅延回路１−１、１−２、…、１−ｎをカスケード接続して構成されており、差動制御電圧により発振周波数を可変とするものである。
【０００５】
図１７は図１５に示す電圧制御遅延回路や図１６に示す電圧制御発振回路等を構成する場合に使用される従来の可変遅延回路の一例を示す回路図である（例えば、特許文献１参照）。この可変遅延回路は、０.１μｍ  ＩnＰ  ＨＥＭＴ技術を用いたものである。
【０００６】
図１７中、２は差動入力信号ＳＩＮ、ＮＳＩＮ中、非反転入力信号ＳＩＮを入力するための非反転入力端子、３は反転入力信号ＮＳＩＮを入力するための反転入力端子である。差動入力信号ＳＩＮ、ＮＳＩＮは、例えば、中心電圧＝−１.６Ｖ、振幅＝±０.２Ｖとされる。
【０００７】
４は差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴ中、非反転制御電圧ＶＣＯＮＴを入力するための非反転制御電圧入力端子、５は反転制御電圧ＮＶＣＯＮＴを入力するための反転制御電圧入力端子である。差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴは、例えば、中心電圧＝−２.２Ｖ、可変電圧範囲＝±０.３Ｖとされる。
【０００８】
６は差動回路部、７は差動回路部６の差動出力を入力して差動出力信号ＳＯＵＴ、ＮＳＯＵＴを出力する出力回路部、８は差動出力信号ＳＯＵＴ、ＮＳＯＵＴ中、非反転出力信号ＳＯＵＴが出力される非反転出力端子、９は反転出力信号ＮＳＯＵＴが出力される反転出力端子である。
【０００９】
差動回路部６において、１０は差動入力信号ＳＩＮ、ＮＳＩＮが入力される初段回路をなす差動回路、１１は差動出力信号ＳＯＵＴ、ＮＳＯＵＴが入力される正帰還用の差動回路、Ｔ７は差動回路１０、１１が共用する電流源用のトランジスタである。
【００１０】
差動回路１０において、１２は電源電圧ＶＤＤ（例えば、０Ｖ）を供給するＶＤＤ電源線、Ｔ１、Ｔ２は差動入力信号ＳＩＮ、ＮＳＩＮを受けて差動動作を行うトランジスタ、Ｔ３はトランジスタＴ１、Ｔ２に流れる合計電流を制御するトランジスタ、Ｒ１、Ｒ２は負荷抵抗である。
【００１１】
トランジスタＴ１は、ドレインを負荷抵抗Ｒ１を介してＶＤＤ電源線１２に接続され、ゲートを非反転入力端子２に接続され、ソースをトランジスタＴ３のドレインに接続されている。トランジスタＴ２は、ドレインを負荷抵抗Ｒ２を介してＶＤＤ電源線１２に接続され、ゲートを反転入力端子３に接続され、ソースをトランジスタＴ３のドレインに接続されている。トランジスタＴ３は、ゲートを非反転制御電圧入力端子４に接続され、ソースをトランジスタＴ７のドレインに接続されている。
【００１２】
差動回路１１において、Ｔ４、Ｔ５は差動出力信号ＳＯＵＴ、ＮＳＯＵＴを受けて差動動作を行うトランジスタ、Ｔ６はトランジスタＴ４、Ｔ５に流れる合計電流を制御するトランジスタである。
【００１３】
トランジスタＴ４は、ドレインをトランジスタＴ１のドレインに接続され、ゲートを非反転出力端子８に接続され、ソースをトランジスタＴ６のドレインに接続されている。トランジスタＴ５は、ドレインをトランジスタＴ２のドレインに接続され、ゲートを反転出力端子９に接続され、ソースをトランジスタＴ６のドレインに接続されている。トランジスタＴ６は、ゲートを反転制御電圧入力端子５に接続され、ソースをトランジスタＴ７のドレインに接続されている。
【００１４】
トランジスタＴ７は、ソースを電源電圧ＶＳＳ（例えば、−３.３Ｖ）を供給するＶＳＳ電源線に接続され、ゲートに固定電圧であるバイアス電圧ＶＣＳが供給されるように構成されている。
【００１５】
出力回路部７において、１３は非反転出力信号ＳＯＵＴを出力するソースフォロア回路、１４は反転出力信号ＮＳＯＵＴを出力するソースフォロア回路であり、Ｔ８、Ｔ９は差動回路部６の差動出力を受けるトランジスタ、Ｄ１、Ｄ２はレベルシフト用のダイオード、Ｔ１０、Ｔ１１は電流源用のトランジスタである。
【００１６】
トランジスタＴ８は、ドレインをＶＤＤ電源線１２に接続され、ゲートをトランジスタＴ２のドレインに接続され、ソースをダイオードＤ１を介して非反転出力端子８及びトランジスタＴ１０のドレインに接続されている。トランジスタＴ１０は、ソースをＶＳＳ電源線に接続され、ゲートにバイアス電圧ＶＣＳが供給されるように構成されている。
【００１７】
トランジスタＴ９は、ドレインをＶＤＤ電源線１２に接続され、ゲートをトランジスタＴ１のドレインに接続され、ソースをダイオードＤ２を介して反転出力端子９及びトランジスタＴ１１のドレインに接続されている。トランジスタＴ１１は、ソースをＶＳＳ電源線に接続され、ゲートにバイアス電圧ＶＣＳが供給されるように構成されている。
【００１８】
図１８は図１７に示す従来の可変遅延回路の差動制御電圧対遅延時間特性を示す図である。但し、トランジスタＴ１〜Ｔ６は、相互コンダクタンス（ｇｍ）＝７.５ｍＳ、ゲート幅＝５μｍとした場合である。
【特許文献１】特開２０００−９１８８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
図１７に示す従来の可変遅延回路は、高速動作可能で、かつ、差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴによる差動出力信号ＳＯＵＴ、ＮＳＯＵＴのレベル変動が小さいという特徴を持っている。しかしながら、非反転制御電圧ＶＣＯＮＴが反転制御電圧ＮＶＣＯＮＴよりも小さいと、トランジスタＴ３がオフ状態となり、トランジスタＴ１、Ｔ２に電流が流れず、初段の差動回路１０が動作せず、差動出力信号ＳＯＵＴ、ＮＳＯＵＴが得られないという動作不能電圧域が差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴに存在してしまう。
【００２０】
差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴに動作不能電圧域が存在すると、図１７に示す従来の可変遅延回路で図１５に示す電圧制御遅延回路や図１６に示す電圧制御発振回路を構成した場合、これらの安定動作を確保することができないという問題点がある。このため、差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴが動作不能電圧域に入らないように、差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴの電圧範囲を制限するためのリミット回路が必要になってしまう。
【００２１】
また、図１７に示す従来の可変遅延回路では、遅延時間を制御可能な差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴの電圧範囲も、非反転制御電圧ＶＣＯＮＴで０〜０.１Ｖ、反転制御電圧ＮＶＣＯＮＴで０〜−０.１Ｖしかない。このように、遅延時間を制御可能な差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴの電圧範囲が狭いということは、差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴの変化に対する可変遅延時間の感度が高いことを意味しているが、応用システムによっては、差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴの変化に対する可変遅延時間の感度が高すぎることによる発振等の不安定動作が生じる恐れがある。
【００２２】
ここで、差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴの変化に対する可変遅延時間の感度を下げるために、即ち、遅延時間を制御可能な差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴの電圧範囲を広げるために、差動制御電圧入力端子４、５の片側をＤＣレベルで固定して単相回路として動作させる手法が考えられる（例えば、特許文献１参照）。しかしながら、このようにする場合には、制御電圧が差動制御電圧ではなくなるので、差動制御電圧入力端子４、５に乗る雑音の影響を受け易くなるという問題点がある。
【００２３】
本発明は、かかる点に鑑み、差動制御電圧に動作不能電圧域がなく、これを電圧制御遅延回路や電圧制御発振回路等に使用する場合には、これらの安定動作を確保することができるようにした可変遅延回路を提供することを第１の目的とし、差動制御電圧に動作不能電圧域がなく、安定動作を確保することができるようにした電圧制御遅延回路を提供することを第２の目的とし、差動制御電圧に動作不能電圧域がなく、安定動作を確保することができるようにした電圧制御発振回路を提供することを第３の目的とする。
【課題を解決するための手段】
【００２４】
本発明の可変遅延回路は、差動入力信号が入力される第１の差動回路と、差動出力信号が入力される正帰還用の第２の差動回路と、第１、第２の差動回路に共用される電流源を有する差動回路部と、該差動回路部の後段に接続され、差動出力信号を出力する出力回路部を有し、第１の差動回路は、前記電流源との間に、制御電極に差動制御電圧の一方が与えられる第１のトランジスタを有し、第２の差動回路は、前記電流源との間に、制御電極に差動制御電圧の他方が与えられる第２のトランジスタを有する可変遅延回路であって、第１のトランジスタと並列に接続され、制御電極に差動制御電圧の他方が与えられる第３のトランジスタを有するものである。
【００２５】
本発明の電圧制御遅延回路は、本発明の可変遅延回路をカスケード接続しているというものである。
【００２６】
本発明の電圧制御発振回路は、本発明の可変遅延回路をカスケード接続しているというものである。
【発明の効果】
【００２７】
本発明の可変遅延回路においては、第１のトランジスタの制御電極に与えられる差動制御電圧の一方の電圧が、第２のトランジスタの制御電極に与えられる差動制御電圧の他方の電圧よりも小さくなった場合、第１のトランジスタはオフ状態となるが、第３のトランジスタはオン状態となるので、第１の差動回路に電流が流れ、差動出力信号を得ることができ、差動制御電圧に動作不能電圧域が存在するということがなくなる。したがって、本発明の可変遅延回路を電圧制御遅延回路や電圧制御発振回路等に使用する場合には、これらの安定動作を確保することができる。
【００２８】
なお、第２の差動回路のトランジスタの相互コンダクタンスを第１の差動回路のトランジスタより小さくする場合には、遅延時間を制御可能な差動制御電圧の電圧範囲を広げることができ、即ち、差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴの変化に対する可変遅延時間の感度を下げることができ、このようにする場合には、本発明の可変遅延回路を使用する電圧制御遅延回路や電圧制御発振回路等の更なる安定動作を確保することができる。
【００２９】
本発明の電圧制御遅延回路によれば、本発明の可変遅延回路をカスケード接続しているので、遅延時間を制御する差動制御電圧に動作不能電圧域がなく、安定動作を確保することができる。
【００３０】
本発明の電圧制御発振回路によれば、本発明の可変遅延回路をカスケード接続しているので、発振周波数を制御する差動制御電圧に動作不能電圧域がなく、安定動作を確保することができる。
【発明を実施するための最良の形態】
【００３１】
以下、図１〜図１４を参照して、本発明の可変遅延回路、電圧制御遅延回路及び電圧制御発振回路の実施形態について、本発明を０.１μｍ  ＩnＰ  ＨＥＭＴ技術を用いた場合を例にして説明する。なお、図１、図３、図５、図７、図９、図１０において、図１７に対応する部分には同一符号を付し、その重複説明は省略する。
【００３２】
（本発明の可変遅延回路の第１実施形態）
図１は本発明の可変遅延回路の第１実施形態を示す回路図である。本発明の可変遅延回路の第１実施形態は、図１７に示す従来の可変遅延回路が備える差動回路部６と回路構成の異なる差動回路部１５を設け、その他については、図１７に示す従来の可変遅延回路と同様に構成したものである。
【００３３】
差動回路部１５は、図１７に示す差動回路部６が備える差動回路１０と回路構成の異なる差動回路１６を設け、その他については、図１７に示す差動回路部６と同様に構成したものである。
【００３４】
差動回路１６は、トランジスタＴ１、Ｔ２のソースとトランジスタＴ７のドレインとの間の電流路にトランジスタＴ３と並列にトランジスタＴ１２を接続し、トランジスタＴ１２のゲートに反転制御電圧ＮＶＣＯＮＴを与えるようにし、その他については、図１７に示す差動回路１０と同様に構成したものである。
【００３５】
即ち、差動回路１６は、ドレインをトランジスタＴ３のドレインに接続し、ソースをトランジスタＴ３のソースに接続し、ゲートを反転制御電圧入力端子５に接続したトランジスタＴ１２を設け、その他ついては、図１７に示す差動回路１０と同様に構成したものである。
【００３６】
また、本発明の可変遅延回路の第１実施形態では、正帰還用の差動回路１１のトランジスタＴ４〜Ｔ６の相互コンダクタンスを初段の差動回路１６のトランジスタＴ１〜Ｔ３より小さくしている。これは必須の要件ではないが、このようにする場合には、遅延時間を制御可能な差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴの電圧範囲を広げることができる。
【００３７】
具体的には、トランジスタＴ１〜Ｔ３は、相互コンダクタンス＝７.５ｍＳ、ゲート幅＝５μｍ、トランジスタＴ４〜Ｔ６は、相互コンダクタンス＝６.０ｍＳ、ゲート幅＝４μｍとしている。また、トランジスタＴ１２は、相互コンダクタンス＝２.３ｍＳ、ゲート幅＝３μｍとしている。本発明の可変遅延回路の第２実施形態〜第６実施形態についても同様である。
【００３８】
図２は本発明の可変遅延回路の第１実施形態の差動制御電圧対遅延時間特性を図１７に示す従来の可変遅延回路の場合と比較して示す図である。図２中、Ａ１は本発明の可変遅延回路の第１実施形態の差動制御電圧対遅延時間特性、Ａ２は図１７に示す従来の可変遅延回路の差動制御電圧対遅延時間特性である。
【００３９】
図１７に示す従来の可変遅延回路においては、非反転制御電圧ＶＣＯＮＴが反転制御電圧ＮＶＣＯＮＴより低くなると、トランジスタＴ３がオフ状態となり、トランジスタＴ１、Ｔ２に電流が流れず、差動回路１０が動作せず、差動出力信号ＳＯＵＴ、ＮＳＯＵＴが得られなくなるという問題点があった。
【００４０】
これに対して、本発明の可変遅延回路の第１実施形態においては、トランジスタＴ１、Ｔ２のソースとトランジスタＴ７のドレインとの間にトランジスタＴ３と並列にトランジスタＴ１２を接続し、トランジスタＴ１２のゲートに反転制御電圧ＮＶＣＯＮＴが与えられるように構成されている。
【００４１】
この結果、非反転制御電圧ＶＣＯＮＴが反転制御電圧ＮＶＣＯＮＴより低くなると、トランジスタＴ３はオフ状態となるが、トランジスタＴ１２はオン状態となり、トランジスタＴ１、Ｔ２に電流が供給され続けることになる。したがって、差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴを加えても、動作不能電圧域が生じることはなく、安定に動作する。
【００４２】
また、本発明の可変遅延回路の第１実施形態においては、正帰還用の差動回路１１のトランジスタＴ４〜Ｔ６の相互コンダクタンスを初段の差動回路１６のトランジスタＴ１〜Ｔ３より小さくしているが、これは、正帰還用の差動回路１１の正帰還作用は、トランジスタＴ４、Ｔ５の相互コンダクタンスと負荷抵抗Ｒ１、Ｒ２の積に比例することから、正帰還作用を弱めることを意図している。
【００４３】
即ち、トランジスタの相互コンダクタンスは、電界効果トランジスタの場合、入力電圧の２乗に比例し、バイポーラトランジスタの場合、入力電圧の指数に比例するので、同じ正帰還作用を得るためには、言い換えれば、同じ相互コンダクタンスを得るためには、より大きな差動制御電圧が必要となり、遅延時間を制御可能な差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴの電圧範囲が広がる。
【００４４】
本発明の可変遅延回路の第１実施形態の場合、図２から明らかなように、非反転制御電圧ＶＣＯＮＴで−０.１〜０.１Ｖ、反転制御電圧ＮＶＣＯＮＴで０.１〜−０.１Ｖの制御電圧幅を持つことが分かる。これは、図１７に示す従来の可変遅延回路の２倍である。差動入力信号ＳＩＮ、ＮＳＩＮの論理振幅０.４Ｖの全範囲で遅延時間を制御可能ではないが、遅延時間の制御が不可能な電圧域は、単に遅延時間が変化しなくなるにすぎず、回路が動作不能な状態に陥る訳ではない。即ち、差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴが中心電圧（−２.２Ｖ）±０.３Ｖの範囲で安定に動作する。
【００４５】
以上のように、本発明の可変遅延回路の第１実施形態によれば、差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴに動作不能電圧域がなく、かつ、遅延時間を制御可能な差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴの電圧範囲は、図１７に示す従来の可変遅延回路の場合の２倍となるので、これを電圧制御遅延回路や電圧制御発振回路等に使用する場合には、これらの安定動作を確保することができる。
【００４６】
（本発明の可変遅延回路の第２実施形態）
図３は本発明の可変遅延回路の第２実施形態を示す回路図である。本発明の可変遅延回路の第２実施形態は、図１に示す本発明の可変遅延回路の第１実施形態が備える差動回路部１５と回路構成の異なる差動回路部１７を設け、その他については、図１に示す本発明の可変遅延回路の第１実施形態と同様に構成したものである。
【００４７】
差動回路部１７は、図１に示す差動回路部１５が備える差動回路１６、１１と回路構成の異なる差動回路１８、１９を設け、その他については、図１に示す差動回路部１５と同様に構成したものである。
【００４８】
差動回路１８は、トランジスタＴ３、Ｔ１２のソースとトランジスタＴ７のドレインとの間の電流路に抵抗Ｒ３を挿入し、その他については、図１に示す差動回路１６と同様に構成したものである。差動回路１９は、トランジスタＴ６のソースとトランジスタＴ７のドレインとの間の電流路に抵抗Ｒ４を挿入し、その他については、図１に示す差動回路１６と同様に構成したものである。
【００４９】
図４は本発明の可変遅延回路の第２実施形態の差動制御電圧対遅延時間特性を図１７に示す従来の可変遅延回路及び本発明の可変遅延回路の第１実施形態の場合と比較して示す図である。図４中、Ｂ１は本発明の可変遅延回路の第２実施形態の差動制御電圧対遅延時間特性、Ｂ２は図１７に示す従来の可変遅延回路の差動制御電圧対遅延時間特性、Ｂ３は本発明の可変遅延回路の第１実施形態の差動制御電圧対遅延時間特性である。但し、抵抗Ｒ３、Ｒ４の抵抗値は１ＫΩとしている。本発明の可変遅延回路の第４実施形態、第６実施形態においても同様である。
【００５０】
本発明の可変遅延回路の第２実施形態においては、本発明の可変遅延回路の第１実施形態と同様に、トランジスタＴ１、Ｔ２のソースとトランジスタＴ７のドレインとの間にトランジスタＴ３と並列にトランジスタＴ１２を接続し、トランジスタＴ１２のゲートに反転制御電圧ＮＶＣＯＮＴが与えられるように構成されている。
【００５１】
この結果、非反転制御電圧ＶＣＯＮＴが反転制御電圧ＮＶＣＯＮＴより低くなると、トランジスタＴ３はオフ状態となるが、トランジスタＴ１２はオン状態となり、トランジスタＴ１、Ｔ２に電流が供給され続けることになる。したがって、差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴを加えても、動作不能電圧域が生じることはなく、安定に動作する。
【００５２】
また、本発明の可変遅延回路の第２実施形態においては、本発明の可変遅延回路の第１実施形態と同様に、正帰還用の差動回路１９のトランジスタＴ４〜Ｔ６の相互コンダクタンスを初段の差動回路１８のトランジスタＴ１〜Ｔ３より小さくし、更に、本発明の可変遅延回路の第１実施形態と異なり、トランジスタＴ３、Ｔ１２のソースとトランジスタＴ７のドレインとの間の電流路に抵抗Ｒ３を挿入すると共に、トランジスタＴ６のソースとトランジスタＴ７のドレインとの間の電流路に抵抗Ｒ４を挿入している。
【００５３】
ここに、抵抗Ｒ３、Ｒ４は、回路の利得を下げて周波数帯域を伸ばす作用があり、遅延時間を制御可能な差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴの電圧範囲は、本発明の可変遅延回路の第１実施形態の場合よりも広がる。なお、抵抗Ｒ３は挿入せず、抵抗Ｒ４のみを挿入するようにしても良い。
【００５４】
本発明の可変遅延回路の第２実施形態の場合、図４から明らかなように、非反転制御電圧ＶＣＯＮＴで−０.１〜０.２Ｖ、反転制御電圧ＮＶＣＯＮＴで０.１〜−０.２Ｖの制御電圧幅を持つことが分かる。これは、図１７に示す従来の可変遅延回路の３倍である。差動入力信号ＳＩＮ、ＮＳＩＮの論理振幅０.４Ｖの全範囲で遅延時間を制御可能ではないが、遅延時間の制御が不可能な電圧域は、単に遅延時間が変化しなくなるにすぎず、回路が動作不能な状態に陥る訳ではない。即ち、差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴが中心電圧（−２.２Ｖ）±０.３Ｖの範囲で安定に動作する。
【００５５】
以上のように、本発明の可変遅延回路の第２実施形態によれば、差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴに動作不能電圧域がなく、かつ、遅延時間を制御可能な差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴの電圧範囲は、図１７に示す従来の可変遅延回路の場合の３倍となるので、これを電圧制御遅延回路や電圧制御発振回路等に使用する場合には、本発明の可変遅延回路の第１実施形態を使用する場合以上に安定動作を確保することができる。
【００５６】
（本発明の可変遅延回路の第３実施形態）
図５は本発明の可変遅延回路の第３実施形態を示す回路図である。本発明の可変遅延回路の第３実施形態は、図１に示す本発明の可変遅延回路の第１実施形態が備える出力回路部７と回路構成の異なる出力回路部２０を設け、その他については、図１に示す本発明の可変遅延回路の第１実施形態と同様に構成したものである。
【００５７】
出力回路部２０において、２１は非反転出力信号ＳＯＵＴを出力する出力回路、２２は反転出力信号ＮＳＯＵＴを出力する出力回路であり、Ｒ５〜Ｒ８は抵抗、Ｃ１、Ｃ２はキャパシタである。
【００５８】
抵抗Ｒ５、Ｒ７は、ＶＤＤ電源線１２とＶＳＳ電源線との間に直列接続されている。キャパシタＣ１は、一端をトランジスタＴ２のドレインに接続され、他端を抵抗Ｒ５、Ｒ７の接続点に接続されている。また、抵抗Ｒ５、Ｒ７の接続点は、非反転出力端子８に接続されている。
【００５９】
抵抗Ｒ６、Ｒ８は、ＶＤＤ電源線１２とＶＳＳ電源線との間に直列接続されている。キャパシタＣ２は、一端をトランジスタＴ１のドレインに接続され、他端を抵抗Ｒ６、Ｒ８の接続点に接続されている。また、抵抗Ｒ６、Ｒ８の接続点は、反転出力端子９に接続されている。
【００６０】
図６は本発明の可変遅延回路の第３実施形態の差動制御電圧対遅延時間特性を図１７に示す従来の可変遅延回路の場合と比較して示す図である。図６中、Ｃ１は本発明の可変遅延回路の第３実施形態の差動制御電圧対遅延時間特性、Ｃ２は図１７に示す従来の可変遅延回路の差動制御電圧対遅延時間特性である。
【００６１】
本発明の可変遅延回路の第３実施形態においては、本発明の可変遅延回路の第１実施形態と同様に、トランジスタＴ１、Ｔ２のソースとトランジスタＴ７のドレインとの間にトランジスタＴ３と並列にトランジスタＴ１２を接続し、トランジスタＴ１２のゲートに反転制御電圧ＮＶＣＯＮＴが与えられるように構成されている。
【００６２】
この結果、非反転制御電圧ＶＣＯＮＴが反転制御電圧ＮＶＣＯＮＴより低くなると、トランジスタＴ３はオフ状態となるが、トランジスタＴ１２はオン状態となり、トランジスタＴ１、Ｔ２に電流が供給され続けることになる。したがって、差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴを加えても、動作不能電圧域が生じることはなく、安定に動作する。
【００６３】
また、本発明の可変遅延回路の第３実施形態においては、本発明の可変遅延回路の第１実施形態と同様に、正帰還用の差動回路１１のトランジスタＴ４〜Ｔ６の相互コンダクタンスを初段の差動回路１６のトランジスタＴ１〜Ｔ３より小さくしている。したがって、遅延時間を制御可能な差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴの電圧範囲は、図１７に示す従来の可変遅延回路の場合よりも広がる。
【００６４】
本発明の可変遅延回路の第３実施形態の場合、図６から明らかなように、非反転制御電圧ＶＣＯＮＴで−０.１〜０.１Ｖ、反転制御電圧ＮＶＣＯＮＴで０.１〜−０.１Ｖの制御電圧幅を持つことが分かる。これは、図１７に示す従来の可変遅延回路の２倍である。差動入力信号ＳＩＮ、ＮＳＩＮの論理振幅０.４Ｖの全範囲で遅延時間を制御可能ではないが、遅延時間の制御が不可能な電圧域は、単に遅延時間が変化しなくなるにすぎず、回路が動作不能な状態に陥る訳ではない。即ち、差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴが中心電圧（−２.２Ｖ）±０.３Ｖの範囲で安定に動作する。
【００６５】
また、本発明の可変遅延回路の第３実施形態においては、差動回路部１５の差動出力は、キャパシタＣ１、Ｃ２で直流的にカットされており、非反転出力信号ＳＯＵＴは、抵抗Ｒ５、Ｒ７の接続点に、抵抗Ｒ５、Ｒ７による電源電圧の分圧により与えられるバイアス点を中心に変化し、反転出力信号ＮＳＯＵＴは、抵抗Ｒ６、Ｒ８の接続点に、抵抗Ｒ６、Ｒ８による電源電圧の分圧により与えられるバイアス点を中心に変化する。したがって、差動回路部１５の内部の素子ばらつきなどで生じたオフセットの影響を軽減することができる。なお、ソースフォロア回路がないことによる正帰還作用の低下により、可変遅延時間量は本発明の第１実施形態の場合より減少する。
【００６６】
以上のように、本発明の可変遅延回路の第３実施形態によれば、差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴに動作不能電圧域がなく、かつ、遅延時間を制御可能な差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴの電圧範囲は、図１７に示す従来の可変遅延回路の場合の２倍となり、更に、差動回路部１５の内部の素子ばらつきなどで生じたオフセットの影響を軽減することができるので、これを電圧制御遅延回路や電圧制御発振回路等に使用する場合には、本発明の可変遅延回路の第１実施形態を使用する場合以上に安定動作を確保することができる。
【００６７】
（本発明の可変遅延回路の第４実施形態）
図７は本発明の可変遅延回路の第４実施形態を示す回路図である。本発明の可変遅延回路の第４実施形態は、図３に示す本発明の可変遅延回路の第２実施形態が備える出力回路部７の代わりに、図５に示す本発明の可変遅延回路の第３実施形態が備える出力回路部２０を設け、その他については、図３に示す本発明の第２実施形態と同様に構成したものである。
【００６８】
図８は本発明の可変遅延回路の第４実施形態の差動制御電圧対遅延時間特性を図１７に示す従来の可変遅延回路及び本発明の可変遅延回路の第３実施形態の場合と比較して示す図である。図８中、Ｄ１は本発明の可変遅延回路の第４実施形態の差動制御電圧対遅延時間特性、Ｄ２は図１７に示す従来の可変遅延回路の差動制御電圧対遅延時間特性、Ｄ３は本発明の可変遅延回路の第３実施形態の差動制御電圧対遅延時間特性である。
【００６９】
本発明の可変遅延回路の第４実施形態においては、本発明の可変遅延回路の第３実施形態と同様に、トランジスタＴ１、Ｔ２のソースとトランジスタＴ７のドレインとの間にトランジスタＴ３と並列にトランジスタＴ１２を接続し、トランジスタＴ１２のゲートに反転制御電圧ＮＶＣＯＮＴが与えられるように構成されている。
【００７０】
この結果、非反転制御電圧ＶＣＯＮＴが反転制御電圧ＮＶＣＯＮＴより低くなると、トランジスタＴ３はオフ状態となるが、トランジスタＴ１２はオン状態となり、トランジスタＴ１、Ｔ２に電流が供給され続けることになる。したがって、差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴを加えても、動作不能電圧域が生じることはなく、安定に動作する。
【００７１】
また、本発明の可変遅延回路の第４実施形態においては、本発明の可変遅延回路の第３実施形態と同様に、正帰還用の差動回路１９のトランジスタＴ４〜Ｔ６の相互コンダクタンスを初段の差動回路１８のトランジスタＴ１〜Ｔ３より小さくし、更に、本発明の可変遅延回路の第３実施形態と異なり、トランジスタＴ３、Ｔ１２のソースとトランジスタＴ７のドレインとの間の電流路に抵抗Ｒ３を挿入すると共に、トランジスタＴ６のソースとトランジスタＴ７のドレインとの間の電流路に抵抗Ｒ４を挿入するとしている。
【００７２】
ここに、抵抗Ｒ３、Ｒ４は、回路の利得を下げて周波数帯域を伸ばす作用があり、遅延時間を制御可能な差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴの電圧範囲は、本発明の可変遅延回路の第３実施形態の場合よりも広がる。
【００７３】
本発明の可変遅延回路の第４実施形態の場合、図８から明らかなように、非反転制御電圧ＶＣＯＮＴで−０.１〜０.２Ｖ、反転制御電圧ＮＶＣＯＮＴで０.１〜−０.２Ｖの制御電圧幅をもつことが分かる。これは、図１７に示す従来の可変遅延回路の３倍である。差動入力信号ＳＩＮ、ＮＳＩＮの論理振幅０.４Ｖの全範囲で遅延時間が制御可能ではないが、遅延時間の制御が不可能な電圧域は、単に遅延時間が変化しなくなるにすぎず、回路が動作不能な状態に陥る訳ではない。即ち、差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴが中心電圧（−２.２Ｖ）±０.３Ｖの範囲で安定に動作する。
【００７４】
また、本発明の可変遅延回路の第４実施形態においては、差動回路部１７の差動出力は、キャパシタＣ１、Ｃ２で直流的にカットされており、非反転出力信号ＳＯＵＴは、抵抗Ｒ５、Ｒ７の接続点に、抵抗Ｒ５、Ｒ７による電源電圧の分圧により与えられるバイアス点を中心に変化し、反転出力信号ＮＳＯＵＴは、抵抗Ｒ６、Ｒ８の接続点に、抵抗Ｒ６、Ｒ８による電源電圧の分圧により与えられるバイアス点を中心に変化する。したがって、差動回路部１７の内部の素子ばらつきなどで生じたオフセットの影響を軽減することができる。なお、ソースフォロア回路がないことによる正帰還作用の低下により、可変遅延時間量は本発明の第２実施形態の場合より減少する。
【００７５】
以上のように、本発明の可変遅延回路の第４実施形態によれば、差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴに動作不能電圧域がなく、かつ、遅延時間を制御可能な差動制御電圧ＶＣＯＮＴ、ＮＶＣＯＮＴの電圧範囲は、図１７に示す従来の可変遅延回路の場合の３倍となり、更に、差動回路部１７の内部の素子ばらつきなどで生じたオフセットの影響を軽減することができるので、これを電圧制御遅延回路や電圧制御発振回路等に使用する場合には、本発明の可変遅延回路の第３実施形態を使用する場合以上に安定動作を確保することができる。
【００７６】
（本発明の可変遅延回路の第５実施形態）
図９は本発明の可変遅延回路の第５実施形態を示す回路図である。本発明の可変遅延回路の第５実施形態は、図１に示す本発明の可変遅延回路の第１実施形態が備える出力回路部７と回路構成の異なる出力回路部２３を設け、その他については、図１に示す本発明の
可変遅延回路の第１実施形態と同様に構成したものである。
【００７７】
出力回路部２３において、２４、２５はソースフォロア回路である。ソースフォロア回路２４は、図１に示すソースフォロア回路１３からダイオードＤ１を除き、その他については、図１に示すソースフォロア回路１３と同様に構成したものである。ソースフォロア回路２５は、図１に示すソースフォロア回路１４からダイオードＤ２を除き、その他については、図１に示すソースフォロア回路１４と同様に構成したものである。
【００７８】
また、２６、２７は出力回路であり、出力回路２６は、キャパシタＣ１の一端をトランジスタＴ８のソースに接続し、その他については、図５に示す出力回路２１と同様に構成したものである。出力回路２７は、キャパシタＣ２の一端をトランジスタＴ９のソースに接続し、その他については、図５に示す出力回路２２と同様に構成したものである。
【００７９】
本発明の可変遅延回路の第５実施形態によれば、本発明の可変遅延回路の第１実施形態と同様の作用効果を得ることができると共に、差動回路部１５の内部の素子ばらつきなどで生じたオフセットの影響を軽減することができるので、これを電圧制御遅延回路や電圧制御発振回路等に使用する場合には、本発明の可変遅延回路の第１実施形態を使用する場合以上に安定動作を確保することができる。
【００８０】
（本発明の可変遅延回路の第６実施形態）
図１０は本発明の可変遅延回路の第６実施形態を示す回路図である。本発明の可変遅延回路の第６実施形態は、図３に示す本発明の可変遅延回路の第２実施形態が備える出力回路部７の代わりに、図９に示す出力回路部２３を設け、その他については、図３に示す本発明の可変遅延回路の第２実施形態と同様に構成したものである。
【００８１】
本発明の可変遅延回路の第６実施形態によれば、本発明の可変遅延回路の第２実施形態と同様の作用効果を得ることができると共に、差動回路部１７の内部の素子ばらつきなどで生じたオフセットの影響を軽減できるので、これを電圧制御遅延回路や電圧制御発振回路等に使用する場合には、本発明の可変遅延回路の第２実施形態を使用する場合以上に安定動作を確保することができる。
【００８２】
（本発明の電圧制御遅延回路の第１実施形態）
図１１は本発明の電圧制御遅延回路の第１実施形態の回路図である。図１１中、２８−１、２８−２、２８−ｎは図３に示す本発明の可変遅延回路の第２実施形態であり、本発明の電圧制御遅延回路の第１実施形態は、図３に示す本発明の可変遅延回路の第２実施形態をｎ個（複数個）カスケード接続して構成するというものである。
【００８３】
本発明の電圧制御遅延回路の第１実施形態によれば、図３に示す本発明の可変遅延回路の第２実施形態を使用しているので、差動制御電圧に動作不能電圧域がなく、安定動作を確保することができる。なお、図１に示す本発明の可変遅延回路の第１実施形態をｎ個カスケード接続するようにしても良い。
【００８４】
（本発明の電圧制御遅延回路の第２実施形態）
図１２は本発明の電圧制御遅延回路の第２実施形態を示す回路図である。図１２中、２９−１、２９−２、２９−４、２９−５は図３に示す本発明の可変遅延回路の第２実施形態、２９−３、２９−６、２９−ｎは図７に示す本発明の可変遅延回路の第４実施形態である。
【００８５】
即ち、本発明の電圧制御遅延回路の第２実施形態は、図３に示す本発明の可変遅延回路の第２実施形態と、図７に示す本発明の可変遅延回路の第４実施形態とを、図３に示す本発明の可変遅延回路の第２実施形態が２個ごとに、その後段に、図７に示す本発明の可変遅延回路の第４実施形態を１個挿入するようにカスケード接続するというものである。
【００８６】
本発明の電圧制御遅延回路の第２実施形態によれば、図３に示す本発明の可変遅延回路の第２実施形態と、図７に示す本発明の可変遅延回路の第４実施形態を使用するとしたことにより、差動制御電圧に動作不能電圧域がなく、かつ、素子ばらつきなどで生じたオフセットの影響を軽減することができるので、本発明の電圧制御遅延回路の第１実施形態以上の安定動作を確保することができる。
【００８７】
ここで、図７に示す本発明の可変遅延回路の第４実施形態のみを複数個カスケード接続して電圧制御遅延回路を構成する場合には、差動制御電圧に動作不能電圧域がなく、かつ、素子ばらつきなどで生じたオフセットの影響を軽減することができ、安定動作を確保することができるが、このようにする場合には、キャパシタＣ１、Ｃ２の占める面積が大きくなり、チップ面積が大きくなってしまう。
【００８８】
なお、本発明の電圧制御遅延回路の第２実施形態では、図３に示す本発明の可変遅延回路の第２実施形態が２個ごとに、図７に示す本発明の可変遅延回路の第４実施形態が１個含まれるようにしたが、これは一例であり、図３に示す本発明の可変遅延回路の第２実施形態が複数個ごとに、その後段に、図７に示す本発明の可変遅延回路の第４実施形態を１個挿入するようにすれば良い。
【００８９】
また、図３に示す本発明の可変遅延回路の第２実施形態の代わりに、図１に示す本発明の可変遅延回路の第１実施形態を使用しても良い。また、図７に示す本発明の可変遅延回路の第４実施形態の代わりに、図５に示す本発明の可変遅延回路の第３実施形態、図９に示す本発明の可変遅延回路の第５実施形態又は図１０に示す本発明の可変遅延回路の第６実施形態を使用しても良い。
【００９０】
（本発明の電圧制御発振回路の第１実施形態）
図１３は本発明の電圧制御発振回路の第１実施形態の回路図である。図１３中、３０−１、３０−２、３０−ｎは図３に示す本発明の可変遅延回路の第２実施形態であり、本発明の電圧制御発振回路の第１実施形態は、図３に示す本発明の可変遅延回路の第２実施形態をｎ個カスケード接続して構成するというものである。
【００９１】
本発明の電圧制御発振回路の第１実施形態によれば、図３に示す本発明の可変遅延回路の第２実施形態を使用しているので、差動制御電圧に動作不能電圧域がなく、安定動作を確保することができる。なお、図１に示す本発明の可変遅延回路の第１実施形態をｎ個カスケード接続して構成するようにしても良い。
【００９２】
（本発明の電圧制御発振回路の第２実施形態）
図１４は本発明の電圧制御発振回路の第２実施形態を示す回路図である。図１４中、３１−１、３１−２、３１−４、３１−５は図３に示す本発明の可変遅延回路の第２実施形態、３１−３、３１−６、３１−ｎは図７に示す本発明の可変遅延回路の第４実施形態である。
【００９３】
即ち、本発明の電圧制御発振回路の第２実施形態は、図３に示す本発明の可変遅延回路の第２実施形態と、図７に示す本発明の可変遅延回路の第４実施形態とを、図３に示す本発明の可変遅延回路の第２実施形態が２個ごとに、その後段に、図７に示す本発明の可変遅延回路の第４実施形態を１個挿入するようにカスケード接続するというものである。
【００９４】
本発明の電圧制御発振回路の第２実施形態によれば、図３に示す本発明の可変遅延回路の第２実施形態と、図７に示す本発明の可変遅延回路の第４実施形態を使用するとしたことにより、差動制御電圧に動作不能電圧域がなく、かつ、素子ばらつきなどで生じたオフセットの影響を軽減することができるので、本発明の電圧制御発振回路の第１実施形態以上の安定動作を確保することができる。
【００９５】
ここで、図７に示す本発明の可変遅延回路の第４実施形態のみを複数個カスケード接続して電圧制御発振回路を構成する場合には、差動制御電圧に動作不能電圧域がなく、かつ、素子ばらつきなどで生じたオフセットの影響を軽減することができ、安定動作を確保することができるが、このようにする場合には、キャパシタＣ１、Ｃ２の占める面積が大きくなり、チップ面積が大きくなってしまう。
【００９６】
なお、本発明の電圧制御発振回路の第２実施形態では、図３に示す本発明の可変遅延回路の第２実施形態が２個ごとに、図７に示す本発明の可変遅延回路の第４実施形態が１個含まれるようにしたが、これは一例であり、図３に示す本発明の可変遅延回路の第２実施形態が複数個ごとに、その後段に、図７に示す本発明の可変遅延回路の第４実施形態を１個挿入するようにすれば良い。
【００９７】
また、図３に示す本発明の可変遅延回路の第２実施形態の代わりに、図１に示す本発明の可変遅延回路の第１実施形態を使用しても良い。また、図７に示す本発明の可変遅延回路の第４実施形態の代わりに、図５に示す本発明の可変遅延回路の第３実施形態、図９に示す本発明の可変遅延回路の第５実施形態又は図１０に示す本発明の可変遅延回路の第６実施形態を使用しても良い。
【００９８】
なお、上述の本発明の可変遅延回路、電圧制御遅延回路及び電圧制御発振回路の実施形態においては、トランジスタとしてＨＥＭＴを使用した場合を例に説明したが、この代わりに、ＭＯＳトランジスタやバイポーラトランジスタを使用することもできる。したがって、出力回路として、エミッタフォロア回路を使用することもできる。
【００９９】
ここで、本発明を整理すると、本発明には、少なくとも、以下の可変遅延回路、電圧制御遅延回路及び電圧制御発振回路が含まれる。
【０１００】
（付記１）  差動入力信号が入力される第１の差動回路と、差動出力信号が入力される正帰還用の第２の差動回路と、前記第１、第２の差動回路に共用される電流源を有する差動回路部と、該差動回路部の後段に接続され、前記差動出力信号を出力する出力回路部を有し、前記第１の差動回路は、前記電流源との間に、制御電極に差動制御電圧の一方が与えられる第１のトランジスタを有し、前記第２の差動回路は、前記電流源との間に、制御電極に差動制御電圧の他方が与えられる第２のトランジスタを有する可変遅延回路であって、前記第１のトランジスタと並列に接続され、制御電極に前記差動制御電圧の他方が与えられる第３のトランジスタを有することを特徴とする可変遅延回路。
【０１０１】
（付記２）  前記第１の差動回路は、第１の被制御電極を第１の抵抗を介して第１の電源線に接続し、制御電極に前記差動入力信号の一方が与えられる第４のトランジスタと、第１の被制御電極を第２の抵抗を介して前記第１の電源線に接続し、制御電極に前記差動入力信号の他方が与えられる第５のトランジスタを有し、前記第１のトランジスタは、第１の被制御電極を前記第４、第５のトランジスタの第２の被制御電極に接続し、他端を前記電流源に接続し、前記第２の差動回路は、第１の被制御電極を第４のトランジスタの第１の被制御電極に接続し、制御電極に前記差動出力信号の一方が与えられる第６のトランジスタと、第１の被制御電極を第５のトランジスタのドレインに接続し、制御電極に前記差動出力信号の他方が与えられる第７のトランジスタを有し、前記第２のトランジスタは、第１の被制御電極を前記第６、第７のトランジスタの第２の被制御電極に接続し、他端を前記電流源に接続していることを特徴とする付記１記載の可変遅延回路。
【０１０２】
（付記３）  前記第２の差動回路のトランジスタは、相互コンダクタンスが前記第１の差動回路のトランジスタより小さいことを特徴とする付記１記載の可変遅延回路。
【０１０３】
（付記４）  前記第２の差動回路のトランジスタは、ゲート幅が前記第１の差動回路のトランジスタより小さいことを特徴とする付記３記載の可変遅延回路。
【０１０４】
（付記５）  前記第２の差動回路のトランジスタは、ゲート長が前記第１の差動回路のトランジスタより長いことを特徴とする付記３記載の可変遅延回路。
【０１０５】
（付記６）  前記第１のトランジスタと前記電流源との間の電流路に第１の抵抗が挿入され、前記第２のトランジスタと前記電流源との間の電流路に第２の抵抗が挿入されていることを特徴とする付記１〜５のいずれか一に記載の可変遅延回路。
【０１０６】
（付記７）  前記第２のトランジスタと前記電流源との間の電流路に抵抗が挿入されていることを特徴とする付記１〜５のいずれか一に記載の可変遅延回路。
【０１０７】
（付記８）  前記出力回路部は、第１、第２の電源線間に直列接続された第３、第４の抵抗と、一端を前記差動回路部の差動出力端の一方に接続し、他端を前記第３、第４の抵抗の接続点に接続した第１のキャパシタを有し、前記第３、第４の抵抗の接続点を差動出力端子の一方に接続した第１の出力回路と、前記第１、第２の電源線間に直列接続された第５、第６の抵抗と、一端を前記差動回路部の差動出力端の他方に接続し、他端を前記第５、第６の抵抗の接続点に接続した第２のキャパシタを有し、前記第５、第６の抵抗の接続点を差動出力端子の他方に接続した第２の出力回路を有することを特徴とする付記１〜７のいずれか一に記載の可変遅延回路。
【０１０８】
（付記９）  前記出力回路部は、入力端を前記差動回路部の差動出力端の一方に接続した第１のソースフォロア回路又はエミッタフォロア回路と、第１、第２の電源線間に直列接続された第３、第４の抵抗と、一端を前記第１のソースフォロア回路又はエミッタフォロア回路の出力端に接続し、他端を前記第３、第４の抵抗の接続点に接続した第１のキャパシタを有し、前記第３、第４の抵抗の接続点を差動出力端子の一方に接続した第１の出力回路と、入力端を前記差動増幅部の差動出力端の他方に接続した第２のソースフォロア回路又はエミッタフォロア回路と、前記第１、第２の電源線間に直列接続された第５、第６の抵抗と、一端を前記第２のソースフォロア回路又はエミッタフォロア回路の出力端に接続し、他端を前記第５、第６の抵抗の接続点に接続した第２のキャパシタを有し、前記第５、第６の抵抗の接続点を差動出力端子の他方に接続した第２の出力回路を有することを特徴とする付記１〜７のいずれか一に記載の可変遅延回路。
【０１０９】
（付記１０）  付記１〜７のいずれか一に記載の可変遅延回路をカスケード接続していることを特徴とする電圧制御遅延回路。
【０１１０】
（付記１１）  付記１〜７のいずれか一に記載の可変遅延回路と、付記８又は９に記載の可変遅延回路とを、付記１〜７のいずれか一に記載の可変遅延回路が複数個ごとに、その後段に、付記８又は９に記載の可変遅延回路が１個挿入されているようにカスケード接続していることを特徴とする電圧制御遅延回路。
【０１１１】
（付記１２）  付記１〜７のいずれか一に記載の可変遅延回路をカスケード接続していることを特徴とする電圧制御発振回路。
【０１１２】
（付記１３）  付記１〜７のいずれか一に記載の可変遅延回路と、付記８又は９に記載の可変遅延回路とを、付記１〜７のいずれか一に記載の可変遅延回路が複数個ごとに、その後段に、付記８又は９に記載の可変遅延回路が１個挿入されているようにカスケード接続していることを特徴とする電圧制御発振回路。
【図面の簡単な説明】
【０１１３】
【図１】本発明の可変遅延回路の第１実施形態を示す回路図である。
【図２】本発明の可変遅延回路の第１実施形態の差動制御電圧対遅延時間特性を図１７に示す従来の可変遅延回路の場合と比較して示す図である。
【図３】本発明の可変遅延回路の第２実施形態を示す回路図である。
【図４】本発明の可変遅延回路の第２実施形態の差動制御電圧対遅延時間特性を図１７に示す従来の可変遅延回路及び本発明の可変遅延回路の第１実施形態の場合と比較して示す図である。
【図５】本発明の可変遅延回路の第３実施形態を示す回路図である。
【図６】本発明の可変遅延回路の第３実施形態の差動制御電圧対遅延時間特性を図１７に示す従来の可変遅延回路の場合と比較して示す図である。
【図７】本発明の可変遅延回路の第４実施形態を示す回路図である。
【図８】本発明の可変遅延回路の第４実施形態の差動制御電圧対遅延時間特性を図１７に示す従来の可変遅延回路及び本発明の可変遅延回路の第３実施形態の場合と比較して示す図である。
【図９】本発明の可変遅延回路の第５実施形態を示す回路図である。
【図１０】本発明の可変遅延回路の第６実施形態を示す回路図である。
【図１１】本発明の電圧制御遅延回路の第１実施形態を示す回路図である。
【図１２】本発明の電圧制御遅延回路の第２実施形態を示す回路図である。
【図１３】本発明の電圧制御発振回路の第１実施形態を示す回路図である。
【図１４】本発明の電圧制御発振回路の第２実施形態を示す回路図である。
【図１５】電圧制御遅延回路の構成例を示す回路図である。
【図１６】電圧制御発振回路の構成例を示す回路図である。
【図１７】従来の可変遅延回路の一例を示す回路図である。
【図１８】図１７に示す従来の可変遅延回路の差動制御電圧対遅延時間特性を示す図である。
【符号の説明】
【０１１４】
１−１、１−２、１−ｎ…可変遅延回路
２、３…差動入力端子
４、５…差動制御電圧入力端子
６…差動回路部
７…出力回路部
８、９…差動出力端子
１０、１１…差動回路
１２…ＶＤＤ電源線
１３、１４…ソースフォロア回路
１５…差動回路部
１６…差動回路
１７…差動回路部
１８、１９…差動回路
２０…出力回路部
２１、２２…出力回路
２３…出力回路部
２４、２５…ソースフォロア回路
２６、２７…出力回路
２８−１、２８−２、２８−ｎ…本発明の可変遅延回路の第２実施形態
２９−１、２９−２、２９−４、２９−５…本発明の可変遅延回路の第２実施形態
２９−３、２９−６、２９−ｎ…本発明の可変遅延回路の第４実施形態
３０−１、３０−２、３０−ｎ…本発明の可変遅延回路の第２実施形態
３１−１、３１−２、３１−４、３１−５…本発明の可変遅延回路の第２実施形態
３１−３、３１−６、３１−ｎ…本発明の可変遅延回路の第４実施形態
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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