(57)【要約】【課題】一対の第１ビットラインとビットラインプリチャージ／選択回路に電気的に接続される第１カラムメモリセルを有する集積回路メモリ装置を開示する。【解決手段】ビットラインプリチャージ／選択回路は、薄膜トランジスタからなる少なくとも一つの積層構造を有する。このような薄膜トランジスタは第１ＰＭＯＳプルアップ薄膜トランジスタ及び第１ＮＭＯＳパス薄膜トランジスタを有する。また、薄膜トランジスタは、一対の第１ビットラインの一つのラインに電気的に接続される。１カラムメモリセルは薄膜トランジスタＳＲＡＭセルを含む。【選択図】図４
2006093696.tif 000002
【特許請求の範囲】
【請求項１】
一対の第１ビットラインに電気的に接続された第１カラムメモリセルと、
前記一対の第１ビットラインの中から一つのビットラインに電気的に接続されて、積層して配列された第１ＰＭＯＳプルアップトランジスタと第１ＮＭＯＳパストランジスタを有するビットラインプリチャージ／選択回路を含むことを特徴とする集積回路メモリ装置。
【請求項２】
前記第１ＰＭＯＳプルアップトランジスタと前記第１ＮＭＯＳパストランジスタとの少なくとも一つは薄膜トランジスタであることを特徴とする請求項１に記載の集積回路メモリ装置。
【請求項３】
前記第１ＰＭＯＳプルアップトランジスタはＰＭＯＳ薄膜トランジスタであり、前記第１ＮＭＯＳパストランジスタはＮＭＯＳ薄膜トランジスタであることを特徴とする請求項１に記載の集積回路メモリ装置。
【請求項４】
前記ＰＭＯＳ薄膜トランジスタの第１チャンネル電極は、前記ＮＭＯＳ薄膜トランジスタの第１チャンネル電極と前記一対の第１ビットラインの一つに電気的に接続されていることを特徴とする請求項３に記載の集積回路メモリ装置。
【請求項５】
前記ＰＭＯＳ薄膜トランジスタのゲート端子は、前記ＮＭＯＳ薄膜トランジスタのゲート端子に電気的に接続されていることを特徴とする請求項４に記載の集積回路メモリ装置。
【請求項６】
前記ＰＭＯＳ薄膜トランジスタの第２チャンネル電極は電源供給ラインに電気的に接続され、前記ＮＭＯＳ薄膜トランジスタの第２チャンネル電極はグローバルビットラインに電気的に接続されることを特徴とする請求項５に記載の集積回路メモリ装置。
【請求項７】
一対の第１ビットライン及び一対の第２ビットラインにそれぞれ電気的に接続される第１カラム及び第２カラムメモリセルと、
前記一対の第１ビットラインの一つのラインに電気的に接続された第１ＰＭＯＳ薄膜トランジスタと第１ＮＭＯＳ薄膜トランジスタとの積層構造、及び、前記一対の第１ビットラインの他のラインに電気的に接続された第２ＰＭＯＳ薄膜トランジスタと第２ＮＭＯＳ薄膜トランジスタの積層構造を有する第１ビットラインプリチャージ／選択回路と、
前記第１及び第２ＮＭＯＳ薄膜トランジスタに電気的に接続される一対のグローバルビットラインと、
を含むことを特徴とする集積回路メモリ装置。
【請求項８】
前記集積回路メモリ装置は、
一対のデータラインと、
前記一対のグローバルビットラインに電気的に接続されたプリチャージ／イコーライズ回路と、
前記プリチャージ／イコーライズ回路及び前記一対のデータラインに電気的に接続されたグローバルビットライン選択回路と、
をさらに含むことを特徴とする請求項７に記載の集積回路メモリ装置。
【請求項９】
前記集積回路メモリ装置は、第２ビットラインプリチャージ／選択回路をさらに含み、
前記第２ビットラインプリチャージ／選択回路は、
前記一対の第２ビットラインの一つのラインに電気的に接続された第３ＰＭＯＳ薄膜トランジスタ及び第３ＮＭＯＳ薄膜トランジスタの積層構造と、
前記一対の第２ビットラインの他のラインに電気的に接続された第４ＰＭＯＳ薄膜トランジスタ及び第４ＮＭＯＳ薄膜トランジスタの積層構造を有することを特徴とする請求項７に記載の集積回路メモリ装置。
【請求項１０】
前記一対のグローバルビットラインは第３及び第４ＮＭＯＳ薄膜トランジスタに電気的に接続されることを特徴とする請求項９に記載の集積回路メモリ装置。
【請求項１１】
前記集積回路メモリ装置は、
一対のデータラインと、
前記一対のグローバルビットラインに電気的に接続されたプリチャージ／イコーライズ回路と、
前記プリチャージ／イコーライズ回路及び前記一対のデータラインに電気的に接続されたグローバルビットライン選択回路と、
をさらに含むことを特徴とする請求項１０に記載の集積回路メモリ装置。
【請求項１２】
一対の第１ビットラインに電気的に接続されて、薄膜トランジスタを有する第１カラムＳＲＡＭセルと、
前記一対の第１ビットラインの一つのラインに電気的に接続された第１ＰＭＯＳ薄膜トランジスタと第１ＮＭＯＳ薄膜トランジスタとの積層構造を有するビットラインプリチャージ／選択回路と、
を含むことを特徴とする集積回路メモリ装置。
【請求項１３】
前記第１ＰＭＯＳ薄膜トランジスタの第１チャンネル電極は、前記第１ＮＭＯＳ薄膜トランジスタの第１チャンネル電極と前記一対の第１ビットラインの一つのラインに電気的に接続されていることを特徴とする請求項１２に記載の集積回路メモリ装置。
【請求項１４】
前記第１ＰＭＯＳ薄膜トランジスタのゲート端子は、前記第１ＮＭＯＳ薄膜トランジスタのゲート端子に電気的に接続されていることを特徴とする請求項１３に記載の集積回路メモリ装置。
【請求項１５】
前記第１ＰＭＯＳ薄膜トランジスタの第２チャンネル電極は電源供給ラインに電気的に接続され、前記第１ＮＭＯＳ薄膜トランジスタの第２チャンネル電極はグローバルビットラインに電気的に接続されていることを特徴とする請求項１４に記載の集積回路メモリ装置。
【請求項１６】
一対の第１ビットライン及び一対の第２ビットラインにそれぞれ電気的に接続された第１カラム薄膜トランジスタセル及び第２カラム薄膜トランジスタセルと、
前記一対の第１ビットラインの一つのラインに電気的に接続された第１ＰＭＯＳ薄膜トランジスタと第１ＮＭＯＳの積層構造及び前記一対の第１ビットラインの他の一つのラインに電気的に接続された第２ＰＭＯＳ薄膜トランジスタと第２ＮＭＯＳ薄膜トランジスタの積層構造を有する第１ビットラインプリチャージ／選択回路と、
前記第１ＮＭＯＳ薄膜トランジスタと前記第２ＮＭＯＳ薄膜トランジスタに電気的に接続された一対のグローバルビットラインと、
を含むことを特徴とするＳＲＡＭ装置。
【請求項１７】
前記ＳＲＡＭ装置は、
一対のデータラインと、
前記一対のグローバルビットラインに電気的に接続されたプリチャージ／イコーライズ回路と、
前記プリチャージ／イコーライズ回路及び前記一対のデータラインに電気的に接続されたグローバルビットライン選択回路と、
をさらに含むことを特徴とする請求項１６に記載のＳＲＡＭ装置。
【請求項１８】
前記ＳＲＡＭ装置は、第２ビットラインプリチャージ／選択回路をさらに含み、
前記第２ビットラインプリチャージ／選択回路は、
前記一対の第２ビットラインの一つのラインに電気的に接続された第３ＰＭＯＳ薄膜トランジスタ及び第３ＮＭＯＳ薄膜トランジスタの積層構造と、
前記一対の第２ビットラインの他の一つのラインに電気的に接続された第４ＰＭＯＳ薄膜トランジスタ及び第４ＮＭＯＳ薄膜トランジスタの積層構造と、
を含むことを特徴とする請求項１６に記載のＳＲＡＭ装置。
【請求項１９】
前記一対のグローバルビットラインは第３ＮＭＯＳ薄膜トランジスタ及び第４ＮＭＯＳ薄膜トランジスタに電気的に接続されていることを特徴とする請求項１８に記載のＳＲＡＭ装置。
【請求項２０】
前記ＳＲＡＭ装置は、
一対のデータラインと、
前記一対のグローバルビットラインに電気的に接続されたプリチャージ／イコーライズ回路と、
前記プリチャージ／イコーライズ回路と前記一対のデータラインに電気的に接続されたグローバルビットライン選択回路と、
をさらに含むことを特徴とする請求項１９に記載のＳＲＡＭ装置。
【請求項２１】
前記薄膜トランジスタＳＲＡＭセルのそれぞれは、半導体基板上に形成された２個の下部トランジスタ上に積層された４個の薄膜トランジスタを有する６個のトランジスタで構成されることを特徴とする請求項１６に記載のＳＲＡＭ装置。
【請求項２２】
前記４個の薄膜トランジスタは、２個のＰＭＯＳプルアップ薄膜トランジスタと２個のＮＭＯＳアクセストランジスタを有し、前記２個の下部トランジスタは２個のＮＭＯＳプルダウントランジスタで構成されることを特徴とする請求項２１に記載のＳＲＡＭ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及びその動作方法に関するもので、さらに詳しく説明すると集積回路メモリ装置及びそれを動作させる方法に関する。
【背景技術】
【０００２】
図１を参照すると、従来のＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）装置１００は半導体基板上に並んで配置された複数のカラムユニット１０１を含む。それぞれのカラムユニット１０１は、一カラム１０７のＳＲＡＭセル、ビットラインプリチャージ／イコーライズ回路１０９及びビットライン選択回路１１１を有する。ビットラインプリチャージ／イコーライズ回路１０９は、ローレベルに活性化されるビットラインプリチャージ信号／ＰＢＬに応答し、ビットライン選択回路１１１は、一対のカラム選択信号Ｙ及び／Ｙに応答する。一カラム１０７のＳＲＡＭセルは、これに対応する一対のビットラインＢＬ及び／ＢＬに電気的に接続されて、カラム１０７内のそれぞれのＳＲＡＭセルは、対応するワードライン信号ＳＷＬ１−ＳＷＬｎに応答する。ビットラインプリチャージ／イコーライズ回路１０９は、ＰＭＯＳトランジスタＰ１−Ｐ３を有し、ビットライン選択回路１１１は、転送ゲートＴＧ１及びＴＧ２を有する。
【０００３】
当業者がよく理解しているように、プリチャージ期間の間にビットラインプリチャージ信号／ＰＢＬがローレベルに設定されると、ビットラインＢＬ及び／ＢＬが論理「１」の電圧レベルＶｄｄでイコーライズされる。また、ビットラインプリチャージ信号／ＰＢＬがハイレベルに設定されて、カラム選択信号Ｙがハイレベル（すなわち、カラム選択信号／Ｙはローレベル）に設定されると、一対のビットラインＢＬ及び／ＢＬが一対のデータラインＤＬ及び／ＤＬに電気的に接続される。
【０００４】
読出し動作期間においては、データラインＤＬ及び／ＤＬは、読出しデータをメモリ装置の読出し経路上に配置された感知増幅器１０３及びデータ出力バッファ１１３に伝達する。
【０００５】
書込み動作期間においては、データラインＤＬ及び／ＤＬは、データドライバ１０５から書込みデータを受信する。データドライバ１０５はデータ入力バッファ１１５に電気的に接続される。
【０００６】
図２のタイミング図に示されているように、同期型ＳＲＡＭではクロック信号ＣＬＫの先行エッジ、非同期型ＳＲＡＭではアドレス信号ＡＤＤの先行エッジで、ワードライン、カラム選択信号及びビットラインプリチャージ信号のスイッチング動作が発生する。特に、クロック信号ＣＬＫまたはアドレス信号ＡＤＤの先行エッジの以前にビットラインプリチャージ信号／ＰＢＬはローレベルに設定されて、一対のビットラインＢＬ及び／ＢＬは論理「１」の電圧レベルであるハイレベルに設定される。続いて、先行エッジでビットラインプリチャージ信号／ＰＢＬは非活性化レベルであるハイレベルにスイッチングされ、選択されたワードラインＳＷＬ１はＳＲＡＭセルを活性化させるためにハイレベルにスイッチングされる。また、カラム選択信号Ｙはハイレベルに設定され、他のカラム選択信号／Ｙはローレベルに設定される。よって、一対のビットラインＢＬ及び／ＢＬは、対応する一対のデータラインＤＬ及び／ＤＬに電気的に接続される。上述したスイッチング動作によって選択されたメモリセルから対応するビットラインＢＬ及び／ＢＬに差動読出しデータが伝達される。ビットラインＢＬ及び／ＢＬ上のデータは、データラインＤＬ及び／ＤＬに伝達される。差動読出しデータは、感知増幅器１０３によって感知されて増幅される。増幅されたデータは、データ出力バッファ１１３に出力される。
【０００７】
図１に示されたＳＲＡＭ装置のレイアウトの一例が図３に示されている。図３は、１６Ｋ×１６Ｋビットの容量を有するＳＲＡＭ装置を示している。このＳＲＡＭ装置は、複数のサブブロックを有する。それぞれのサブブロックは、１Ｋ×２Ｋの構造として、水平なワードライン方向に伸張された２０４８個のＳＲＡＭセルの行を有し、垂直なビットライン方向に伸張された１０２４個のＳＲＡＭセルの列を有する。また、それぞれのサブブロックには、ビットライン制御回路と周辺回路が隣接して配置される。
【０００８】
しかしながら、２０４８個のＳＲＡＭセルの行まで拡張されるそれぞれの一対のビットラインＢＬ及び／ＢＬと係わるビットラインのキャパシタンスは過度な値を有するようになり消耗電力も増加するようになる。また、書込み及び読出し動作の際に必要とするアクセス時間が増加する短所がある。
【０００９】
メモリ装置は、過度な電力消耗及びアクセス時間の問題を解決するためにビットラインのキャパシタンスを減少できる階層的ビットライン選択回路を用いる。このように適用された例の一つでは、二つ以上のＳＲＡＭセルが二つ以上のサブビットラインに分離されたビットラインと結合される。サブビットラインは、二つ以上の階層的レベルを形成するために用いられる。上述のメモリ装置は、非特許文献１に開示されている。特に、前記Ａ．Ｋａｒａｎｄｉｋａｒ等の論文は、四つ以上の要素からビットラインに接続されるアクセストランジスタの数を減少させることによって、ビットライン上にデータをローディングするドレインキャパシタンスが減少されることを開示している。しかしながら、上述のビットラインのキャパシタンスを減少させることはレイアウト面積に短所をもたらす事になる。すなわち、複数のレベルを有する階層的構造に追加的なアクセストランジスタを制御するために更なるカラムデコーディング回路及びこれに係わる回路などが要求される。Ａｓａｋｕｒａに付与された米国特許（特許文献１）は、階層的ビットライン配置を有するメモリ装置を開示している。
【００１０】
ＳＲＡＭメモリ装置のレイアウト面積を減少させる技術は、非特許文献２に開示されている。非特許文献２は、ＳＲＡＭセルが下部領域に形成された２個のＮＭＯＳプルダウントランジスタ上に積層された２個の薄膜ＰＭＯＳロードトランジスタ及び２個のＮＭＯＳパストランジスタを具備して、セルの面積を減少させることを開示している。特に、非特許文献２の図３では、６個のトランジスタで構成されたＳＲＡＭセルが一対のＮＭＯＳバルクトランジスタ、層間絶縁膜（ＩＬＤ１）上に形成された一対のＰＭＯＳロードトランジスタ及び他の層間絶縁膜（ＩＬＤ２）上に形成された一対のＮＭＯＳアクセストランジスタを有する。
【特許文献１】米国特許第５、７１５、１８９号明細書
【非特許文献１】Ａ．Ｋａｒａｎｄｉｋａｒなどの論文として１９９８年１０月号の『ＩＣＣＤ』の８２ないし８８ページに掲載された「Ｌｏｗ  Ｐｏｗｅｒ  ＳＲＡＭ  Ｓｅｓｉｇｈ  Ｕｓｉｎｇ  Ｈｉｅｒａｒｃｈｉｃａｌ  Ｄｉｖｉｄｅｄ  Ｂｉｔ−Ｌｉｎｅ  Ａｐｐｒｏａｃｈ」
【非特許文献２】２００４年６月号の『ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ』シンポジウム論文の２２８ページないし２２９ページに掲載されたＳ．Ｍ．Ｊｕｎｇなどの「Ｔｈｅ  Ｒｅｖｏｌｕｔｉｏｎａｒｙ  ａｎｄ  Ｔｒｕｌｙ  ３−Ｄｉｍｅｎｓｉｏｎａｌ  ２５Ｆ２ＳＲＡＭ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  ｔｈｅ  Ｓｍａｌｌｅｓｔ  Ｓ３（Ｓｔａｃｋｅｄ  Ｓｉｎｇｌｅ−ｃｒｙｓｔａｌ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）ｆｏｒ  Ｕｌｔｒａ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  ＳＲＡＭ」
【発明の開示】
【発明が解決しようとする課題】
【００１１】
前述のような問題点を解決するための本発明の目的は、例えば、チップの面積を最小化し、ビットラインキャパシタンスの減少により消耗電力が減少した階層的ビットライン構造を有する半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１２】
前記目的を果たすための本発明は、階層的ビットライン選択回路を用いてビットラインのキャパシタンスを減少させる。それによって、動作に要求される消耗電力を節減することができる。また、本発明によるメモリ装置は積層された薄膜トランジスタを有する。積層された薄膜トランジスタによってビットラインプリチャージ／選択回路の構成に要求されるレイアウトの面積が減少しうる。
【００１３】
本発明の実施形態によれば、メモリ装置は一対の第１ビットラインに電気的に接続された第１カラムメモリセルを有する。また、前記メモリ装置はビットラインプリチャージ／選択回路を有する。前記ビットラインプリチャージ／選択回路は、前記一対の第１ビットラインの一つのラインに電気的に接続され、積層された構造を有する第１ＰＭＯＳプルアップトランジスタ及び第１ＮＭＯＳパストランジスタを含む。上述したトランジスタの積層構造は、半導体基板上のメモリコア領域の上部に配置されうる。よって、メモリコア領域内にＰタイプとＮタイプの導電性領域が繰り替えて形成することを避けてレイアウト面積を減少させることができる。このようなＰタイプとＮタイプの導電性領域の形成において、レイアウト面積の減少は寄生成分により電圧が非正常的に上昇して基板に電流が流れるラッチアップ現象を防止することができる。
【００１４】
また、本発明の実施形態によれば、前記第１ＰＭＯＳプルアップトランジスタはＰＭＯＳ薄膜トランジスタであり、第１ＮＭＯＳパストランジスタはＮＭＯＳ薄膜トランジスタである。前記ＰＭＯＳ薄膜トランジスタの第１チャンネル電極はＮＭＯＳ薄膜トランジスタの第１チャンネル電極と一対の第１ビットラインの一つのラインに電気的に接続される。前記ＰＭＯＳ薄膜トランジスタのゲート端子は前記ＮＭＯＳ薄膜トランジスタのゲート端子に電気的に接続される。前記ＰＭＯＳ薄膜トランジスタの第２チャンネル電極は電源供給ラインＶｄｄに電気的に接続され、前記ＮＭＯＳ薄膜トランジスタの第２チャンネル電極はグローバルビットラインに電気的に接続される。
【００１５】
また、本発明の実施形態による集積回路メモリ装置は、第１カラムメモリセル及び第２カラムメモリセルを有する。前記第１カラムメモリセル及び第２カラムメモリセルは、一対の第１ビットライン及び一対の第２ビットラインにそれぞれ接続されて、第１ビットラインプリチャージ／選択回路に接続される。前記第１ビットラインプリチャージ／選択回路は、前記一対の第１ビットラインの一つのラインに電気的に接続された第１ＰＭＯＳ薄膜トランジスタと第１ＮＭＯＳ薄膜トランジスタの積層構造を有しており、前記一対の第１ビットラインの他の一つのラインに電気的に接続された第２ＰＭＯＳ薄膜トランジスタ及び第２ＮＭＯＳ薄膜トランジスタの積層構造を有する。一対のグローバルビットラインは、第１ＮＭＯＳ薄膜トランジスタ及び第２ＮＭＯＳ薄膜トランジスタに電気的に接続される。また、メモリ装置は、一対のグローバルビットラインに電気的に接続された一対のデータライン及びプリチャージ／イコーライズ回路を有する。また、メモリ装置は、前記プリチャージ／イコーライズ回路及び一対のデータラインに電気的に接続されたグローバルビットライン選択回路を有する。
【００１６】
本発明の実施形態によるメモリ装置は、一対の第１ビットラインに電気的に接続された第１カラム薄膜トランジスタＳＲＡＭセルを有する。前記薄膜トランジスタＳＲＡＭセルは、２個の下部ＮＭＯＳプルダウントランジスタ上に積層された２個のＰＭＯＳロード薄膜トランジスタ及び２個のＮＭＯＳパス／アクセス薄膜トランジスタを有することができる。前記２個の下部ＮＭＯＳプルダウントランジスタは、半導体基板の所定領域に形成される。また、ビットラインプリチャージ／選択回路が提供される。前記ビットラインプリチャージ／選択回路は、前記一対の第１ビットラインの一つのラインに電気的に接続された第１ＰＭＯＳ薄膜トランジスタと第１ＮＭＯＳ薄膜トランジスタの積層された構造を有する。前記ＰＭＯＳ薄膜トランジスタの第１チャンネル電極（すなわち、ドレイン端子）は、前記ＮＭＯＳ薄膜トランジスタの第１チャンネル電極、及び一対の第１ビットラインの一つのラインと電気的に接続される。前記ＰＭＯＳ薄膜トランジスタのゲート端子は、前記ＮＭＯＳ薄膜トランジスタのゲート端子と電気的に接続される。前記ＰＭＯＳ薄膜トランジスタの第２チャンネル電極（すなわち、ソース端子）は、電源供給ラインと電気的に接続され、前記ＮＭＯＳ薄膜トランジスタの第２チャンネル電極は、グローバルビットラインと電気的に接続される。
【００１７】
図面において、層（ｌａｙｅｒ）または膜（ｆｉｌｍ）の厚さ及び領域（ｒｅｇｉｏｎ）は明確性をあたえるために誇張されたものである。また、一つの層や膜が他の層や基板上にあると記述される場合、これは直接に他の層や基板上に形成されるものでもあってもよいし、別の層がその間に介在されてもよい。また、信号の名称に与えられる「／」は相補的なデータ、相補的な信号またはローレベルで活性化される制御信号を示す。
【発明の効果】
【００１８】
前述のような本発明によると、階層的ビットライン選択回路を用いてビットラインのキャパシタンスを減少させることができる。よって、動作に要求される消耗電力を節減することができる。また、本発明によるメモリ装置は、積層された薄膜トランジスタを有する。積層された薄膜トランジスタによってビットラインプリチャージ／選択回路の構成に要求されるレイアウトの面積は減少できる。
【発明を実施するための最良の形態】
【００１９】
図４を参照すると、本発明の実施形態による集積回路メモリ装置１０００は、一対の差動データラインＤＬ及び／ＤＬに接続された等価的な複数のグローバルカラムユニット５００−５００ｍを有する。読出し動作の間、データラインＤＬ及び／ＤＬに供給されるデータは、感知増幅器４０２によって感知されて増幅されて、データ出力バッファ４０４に伝達される。書込み動作の間、書込みデータは、データ入力バッファ４０８によって受信され、書込み駆動部４０６に伝達される。書込み駆動部４０６は、データラインＤＬ及び／ＤＬを駆動する。それぞれのグローバルカラムユニットは、一対のグローバルビットラインＧＢＬ及び／ＧＢＬに接続された複数の部分カラムユニット４１０−４１０ｎを有する。第１部分カラムユニット４１０は、メモリセルカラム部４１２を有する。メモリセルカラム部４１２は、一対の部分ビットラインＰＢＬ及び／ＰＢＬに接続された複数のＳＲＡＭメモリセル４１２１を有する。メモリセルカラム部４１２は、ｎ個の行を構成するようにＳＲＡＭメモリセル４１２１を有する。また、それぞれのＳＲＡＭメモリセルは、それぞれのワードラインＳＷＬ１−ＳＷＬｎに電気的に接続される。
【００２０】
ＳＲＡＭメモリセル４１２１は、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）で構成され、下部に形成されたトランジスタの上部に薄膜トランジスタが形成される積層構造を有することができる。
【００２１】
さらに、薄膜トランジスタで形成されるそれぞれのＳＲＡＭメモリセルは、６個のトランジスタで構成されうる。すなわち、ＳＲＡＭメモリセルは、２個のＰタイプの薄膜トランジスタ、２個のＮタイプのアクセス薄膜トランジスタ及びそれらの４個の薄膜トランジスタの下部であって形成されて半導体基板上に形成される２個のトランジスタによって構成されうる。そのようなＳＲＡＭメモリセルは、トランジスタの上部領域に薄膜トランジスタが形成される積層構造をなす。６個の薄膜トランジスタで構成されたＳＲＡＭセルがＳ．Ｍ．Ｊｕｎｇの論文に開示されている。
【００２２】
複数のＳＲＡＭメモリセル４１２１を有するメモリセルカラム部４１２は、一対の部分ビットラインＰＢＬ及び／ＰＢＬによって部分ビットラインプリチャージ回路４１４と部分ビットライン選択回路４１６に電気的に接続される。部分ビットラインプリチャージ回路４１４は、一対のプルアップＰＭＯＳトランジスタＰ４４及びＰ４５を有し、部分ビットライン選択回路４１６は、一対のＮＭＯＳパストランジスタＮ４１及びＮ４２を有する。トランジスタＮ４１、Ｎ４２、Ｐ４４及びＰ４５のゲート端子は、部分カラム選択ラインＰＹ１に接続される。
【００２３】
部分カラム選択ラインＰＹ１がプリチャージ期間中にハイレベルからローレベルに遷移されると、一対の部分ビットラインＰＢＬ及び／ＰＢＬは、論理「１」の電圧レベル（すなわち、Ｖｄｄレベル）にプリチャージされる。一方、部分カラム選択ラインＰＹ１がローレベルからハイレベルに変更されると、ＮＭＯＳパストランジスタＮ４１及びＮ４２はターンオンされ、部分ビットラインＰＢＬ及び／ＰＢＬはグローバルビットラインＧＢＬ及び／ＧＢＬに電気的に接続される。
【００２４】
部分カラム選択ラインＰＹ１のローレベルからハイレベルへのスイッチング動作は、ブースティング電圧レベルＶｐｐを部分カラム選択ラインＰＹ１に印加することで達成することができる。ブースティング電圧レベルＶｐｐの値は、電源電圧Ｖｄｄ（約１．２Ｖ）とスレッショルド電圧Ｖｔｈ（約０．６Ｖ）とを加算した値と同じ値を有することが好ましい。スレッショルド電圧Ｖｔｈは、ＮＭＯＳパストランジスタＮ４１及びＮ４２のスレッショルド電圧を言う。
【００２５】
部分カラム選択ラインＰＹ１にブースティング電圧レベルＶｐｐを印加するによって、読出し動作期間中にそれぞれのグローバルビットラインＧＢＬ及び／ＧＢＬは、論理「１」の電圧レベルとしてＶｄｄレベルまで使用することができる。また、部分カラム選択ラインＰＹ１にブースティング電圧レベルＶｐｐを印加することによって、書込み動作期間中それぞれの部分ビットラインＰＢＬ及び／ＰＢＬは、論理「１」の電圧レベルとしてＶｄｄレベルまで使用ことができる。
【００２６】
グローバルカラムユニット５００のデータ経路上には、グローバルビットラインプリチャージ／イコーライズ回路４２０及びグローバルビットライン選択回路４３０が配置される。グローバルビットラインプリチャージ／イコーライズ回路４２０は、ＰＭＯＳプルアップトランジスタＰ４１及びＰ４２とＰＭＯＳイコーライズトランジスタＰ４３を有する。ＰＭＯＳプルアップトランジスタＰ４１及びＰ４２のソース端子は電源電圧Ｖｄｄに電気的に接続され、ＰＭＯＳプルアップトランジスタＰ４１及びＰ４２のドレイン端子はグローバルビットラインＧＢＬ及び／ＧＢＬに電気的に接続される。ＰＭＯＳイコーライズトランジスタＰ４３のソース端子及びドレイン端子は、ＰＭＯＳプルアップトランジスタＰ４１及びＰ４２のドレイン端子に電気的に接続される。
【００２７】
ＰＭＯＳプルアップトランジスタＰ４１ないしＰ４３のゲート端子は、グローバルカラム選択信号／ＧＹに応答する。すなわち、ＰＭＯＳプルアップトランジスタＰ４１ないしＰ４３は、グローバルカラム選択信号／ＧＹがローレベルになることによってターンオンされる。グローバルビットライン選択回路４３０は、一対の転送ゲートＴＧ４１及びＴＧ４２を有する。一対の転送ゲートＴＧ４１及びＴＧ４２は、一対のデータラインＤＬ及び／ＤＬに電気的に接続される。転送ゲートはカラム選択信号Ｙ及び／Ｙに応答する。
【００２８】
図５を参照して説明すると、図４のグローバルカラムユニット５００は、クロック信号ＣＬＫまたはアドレス信号ＡＤＤに同期して動作しうる。クロック信号ＣＬＫまたはアドレス信号ＡＤＤの先行エッジに先立って一対の部分ビットラインＰＢＬ及び／ＰＢＬと一対のグローバルビットラインＧＢＬ及び／ＧＢＬは、論理「１」の電圧レベルにプリチャージできる。プリチャージ動作は、部分カラム選択ラインＰＹ１をローレベルにスイッチングし、グローバルカラム選択信号／ＧＹをローレベルにスイッチングすることによって達成される。
【００２９】
続いて、クロック信号ＣＬＫまたはアドレス信号ＡＤＤの先行エッジに応答して部分カラム選択ラインＰＹ１がブースティング電圧レベルＶｐｐにスイッチングされる。よって、一対の部分ビットラインＰＢＬ及び／ＰＢＬは、一対のグローバルビットラインＧＢＬ及び／ＧＢＬに電気的に接続されて、プリチャージ動作は中断される。時間ｔ１の経過の後、ワードラインＳＷＬ１はハイレベル（すなわち、１．５Ｖ）に変更される。したがって、ワードラインＳＷＬ１によって選択されたＳＲＡＭセル４１２１に保存されたデータが対応する一対の部分ビットラインＰＢＬ及び／ＰＢＬに伝達される。
【００３０】
また、グローバルカラム選択信号ライン／ＧＹとカラム選択信号Ｙは、ローレベルからハイレベルにスイッチングされる。よって、一対のグローバルビットラインＧＢＬ及び／ＧＢＬのプリチャージ動作が中断され、一対の部分ビットラインＰＢＬ及び／ＰＢＬ上のデータが一対のグローバルビットラインＧＢＬ及び／ＧＢＬに伝達される。一対のグローバルビットラインＧＢＬ及び／ＧＢＬのデータは、一対のデータラインＤＬ及び／ＤＬに伝達される。上述の読出しデータは、感知増幅器４０２によって感知されて陽のレールと陰のレールのレベル範囲を有した信号に増幅される。
【００３１】
所定の時間が経過した後、選択されたワードラインＳＷＬ１、カラム選択信号Ｙ及びグローバルカラム選択信号ライン／ＧＹがハイレベルからローレベルに変更される。よって、グローバルビットラインＧＢＬ及び／ＧＢＬはプリチャージされ、一対のデータラインＤＬ及び／ＤＬとの電気的連結は遮断される。
【００３２】
続いて、ｔ２の時間が経過した後、部分カラム選択信号ラインＰＹ１はハイレベルからローレベルに変更され、再び部分ビットラインＰＢＬ及び／ＰＢＬがプリチャージされる。上述の読出し動作は他の行に配置されたメモリセル４１２１に対しても遂行できる。
【００３３】
図４の１６Ｋ×１６Ｋで構成された１つのメモリ装置１０００が図７Ａに示されている。図７Ａのメモリ装置１０００’は、４個の８Ｋ×８Ｋブロックで構成される。それぞれのブロックは８個の１Ｋビットグローバルカラムユニットを有する。説明されたように、ワードラインＳＷＬｎとグローバルビットラインＧＢＬ及び／ＧＢＬは、互いに平行に配置できるが、部分ビットラインＰＢＬ及び／ＰＢＬに対しては垂直の方向に配置される。斜線入りの領域はグ、ローバルビットライン制御回路及び周辺回路を示す。
【００３４】
図４に示されたように、グローバルビットライン制御回路は、グローバルビットラインプリチャージ／イコーライズ回路４２０及びグローバルビットライン選択回路４３０を有する。図４のメモリ装置１０００を１６Ｋ×１６Ｋブロックで具現した他の例が図７Ｂに示されている。図７Ｂのメモリ装置１０００”は、４個の８Ｋ×８Ｋブロックで構成される。それぞれのブロックは８個の１Ｋビットグローバルカラムユニットで構成される。また、ワードラインＳＷＬｎとグローバルビットラインＧＢＬ及び／ＧＢＬは互いに垂直に配置されて、グローバルビットラインと部分ビットラインＰＢＬ及び／ＰＢＬは互いに平行に配置される。斜線入りの領域はグローバルビットライン制御回路及び周辺回路を示す。図４に示すようにグローバルビットライン制御回路は、グローバルビットラインプリチャージ／イコーライズ回路４２０及びグローバルビットライン選択回路４３０を示す。
【００３５】
図６に示すように、図４のＰＭＯＳプルアップトランジスタＰ４４及びＮＭＯＳパストランジスタＮ４１は薄膜トランジスタで構成されうる。薄膜トランジスタは、半導体基板６００（Ｐタイプの基板）上に垂直方向に積層される。図示しなかったが、ＰＭＯＳプルアップトランジスタＰ４５及びＮＭＯＳトランジスタＮ４２も積層された構造の薄膜トランジスタで構成できる。ＰＭＯＳプルアップトランジスタＰ４５及びＮＭＯＳトランジスタＮ４２は、図６に示された積層されたトランジスタと並んで配置されることができる。よって、図４に示された部分ビットラインプリチャージ回路４１４及び部分ビットライン選択回路４１６のすべてのトランジスタは、二組の薄膜トランジスタが互いに接して積層された構造に形成することもある。よって、基板６００上にこのような薄膜トランジスタを形成することは基板上にＰタイプとＮタイプの導電性領域を繰り返し形成することを回避することができ、寄生成分によって電圧が非正常的に上昇して基板６００に電流が流れるラッチアップ現象を防止することができる。
【００３６】
図６では、Ｐタイプウェル領域６１０が半導体基板６００に形成される。また、複数の層間絶縁膜が基板６００上に形成される。層間絶縁膜は、第１層間絶縁膜６２０、ＩＬＤ１、第２層間絶縁膜６３０、ＩＬＤ２、第３層間絶縁膜６４０、ＩＬＤ３及び第４層間絶縁膜６８０、ＩＬＤ４を有する。ＰＭＯＳプルアップトランジスタＰ４４は、アクティブ層６２２に形成される。すなわち、ＰＭＯＳプルアップトランジスタＰ４４は、アクティブ層６２２にソース、ドレイン及びチャンネル領域を有する。アクティブ層６２２は、シリコン単結晶からなっていて、第１層間絶縁膜６２０上に形成される。ＰＭＯＳプルアップトランジスタＰ４４のゲート電極は、ゲート絶縁膜６２４、ゲート層６２６及び側壁スペーサ６２８を含む。
【００３７】
ＮＭＯＳパストランジスタＮ４１は単結晶シリコンからなるアクティブ層６３２に形成され、ソース、ドレイン及びチャンネル領域を有する。アクティブ層６３２は、第２層間絶縁膜上に形成されて、ＰＭＯＳプルアップトランジスタの上部領域に積層される。ＮＭＯＳパストランジスタＮ４１のゲート電極はゲート絶縁膜６３４、ゲート層６３６及び側壁スペーサ６３８を含む。
【００３８】
ＰＭＯＳプルアップトランジスタＰ４４のドレインとＮＭＯＳパストランジスタＮ４１の第１チャンネル電極の電気的連結は、部分ビットラインビアコンタクト６５０によって達成できる。部分ビットラインビアコンタクト６５０は、部分ビットラインＰＢＬ（図６に示せず）に電気的に接続される。ＰＭＯＳプルアップトランジスタＰ４４のソースは、電源供給ラインビアコンタクトによって電源供給ラインＶｄｄと電気的に接続される。ＮＭＯＳパストランジスタＮ４１の第２チャンネル電極は、グローバルビットラインビアコンタクト６６０によってグローバルビットラインＧＢＬと電気的に接続される。
【００３９】
前述では、本発明の好ましい実施例を参照して説明したが、当該技術分野の熟練された当業者は添付の特許請求の範囲に記載した本発明の思想及び領域から脱しない範囲内で本発明を多様に修正及び変更させることができることを理解できるであろう。
【図面の簡単な説明】
【００４０】
【図１】従来のＳＲＡＭ装置を示す回路図である。
【図２】図１に示されたＳＲＡＭ装置の動作を説明するためのタイミング図である。
【図３】従来の１６Ｋ×１６Ｋ  ＳＲＡＭ装置を示すブロック図である。
【図４】本発明の実施形態による集積回路メモリ装置を示す回路図である。
【図５】図４のメモリ装置の動作を説明するためのタイミング図である。
【図６】本発明の実施形態による積層構造の薄膜トランジスタの構造を示す断面図である。
【図７Ａ】本発明の実施形態による１６Ｋ×１６Ｋメモリ装置のブロック図である。
【図７Ｂ】本発明の実施形態による他の１６Ｋ×１６Ｋメモリ装置を示すブロック図である。
【符号の説明】
【００４１】
１００：ＳＲＡＭ装置
１０１：カラムユニット
１０３、４０２：感知増幅器
１０５：データドライバ
１０７：カラム
１０９：ビットラインプリチャージ／イコーライズ回路
１１１：ビットライン選択回路
１１３、４０４：データ出力バッファ
４０６：書込み駆動部
４０８：データ入力バッファ
４１０：第１部分カラムユニット
４１２：メモリセルカラム部
４１４：部分ビットラインプリチャージ回路
４１６：部分ビットライン選択回路
４２０：グローバルビットラインプリチャージ／イコーライズ回路
４３０：グローバルビットライン選択回路
５００：グローバルカラムユニット
６００：半導体基板
６１０：Ｐタイプウエル領域
６２０：第１層間絶縁膜
６３０：第２層間絶縁膜
６４０：第３層間絶縁膜
６８０：第４層間絶縁膜
６５０：部分ビットラインビアコンタクト
６６０：グローバルビットラインビアコンタクト
６２２、６３２：アクティブ層
６２４、６３４：ゲート絶縁膜
６２６：ゲート層
６２８、６３８：側面スペーサ
１０００、１０００’、１０００”：メモリ装置
４１２１：ＳＲＡＭメモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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