(57)【要約】【課題】基板の選択にかかる自由度を高めつつ、基板表面に水平な磁界成分をより高い感度にて検出することのできる縦型ホール素子を提供する。【解決手段】縦型ホール素子１０は、半導体基板１１内にＮ型の導電型からなる半導体領域１２が形成されており、半導体基板１１の表面に垂直な電流成分を含む電流がこの半導体領域１２の磁気検出部ＨＰ１に供給されることに基づき発生するホール電圧を通じて半導体基板１１の表面に水平な磁界成分を検出する。半導体領域１２は、Ｎ型の導電型からなって電流の出力領域となる半導体領域１２ｂ、１２ｃにより挟まれる態様で半導体基板１１の表面で区画されるとともに、半導体基板１１の内部では半導体領域１２ｂ、１２ｃと電気的に接続されており、各半導体領域１２ｂ、１２ｃは、電流の経路と直交する方向の幅がＰ型の導電型からなる拡散層１４の拡幅によって電流が供給される半導体領域１２ａの幅よりも狭く形成される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板内に所定の導電型からなる半導体領域が形成されてなり、前記半導体基板の表面に垂直な電流成分を含む電流がこの半導体領域内の磁気検出部に供給されることに基づき発生するホール電圧を通じて前記半導体基板の表面に水平な磁界成分を検出する縦型ホール素子であって、
前記半導体領域は、同一の導電型からなって前記供給される電流の出力領域となる半導体領域により挟まれる態様で、他の導電型からなる拡散層により半導体基板の表面で区画されるとともに、半導体基板の内部ではそれら電流の出力領域となる半導体領域と電気的に接続されてなり、前記電流の出力領域となる各半導体領域は、前記電流の経路と直交する方向の幅が前記他の導電型からなる拡散層の拡幅によって前記電流が供給される半導体領域の幅よりも狭く形成されてなる
ことを特徴とする縦型ホール素子。
【請求項２】
前記電流の出力領域となる各半導体領域は、半導体基板の表面においてのみ、その幅が前記電流が供給される半導体領域の幅よりも狭く形成されてなる
請求項１に記載の縦型ホール素子。
【請求項３】
前記電流の出力領域となる各半導体領域は、半導体基板の内部にわたって、その幅が前記電流が供給される半導体領域の幅よりも狭く形成されてなる
請求項１に記載の縦型ホール素子。
【請求項４】
前記電流が供給される半導体領域の表面、および前記電流の出力領域となる各半導体領域の表面には、それら半導体領域と同一の導電型からなってその不純物濃度が選択的に高められた拡散層として形成されて電極とオーミック接触される電流供給端および電流出力端がそれぞれ設けられてなり、前記電流が供給される半導体領域の表面にはさらに、同じく該半導体領域と同一の導電型からなってその不純物濃度が選択的に高められた拡散層として形成されて電極とオーミック接触される前記ホール電圧の出力端が前記電流の経路と直交する方向に設けられてなる
請求項１〜３のいずれか一項に記載の縦型ホール素子。
【請求項５】
前記電流が供給される半導体領域、および前記電流の出力領域となる各半導体領域は共に、前記半導体基板に前記所定の導電型からなる不純物が添加された拡散層として形成されてなる
請求項１〜４のいずれか一項に記載の縦型ホール素子。
【請求項６】
前記半導体基板および前記半導体領域を同半導体基板の表面で区画する拡散層はＰ型の導電型からなり、前記電流が供給される半導体領域および前記電流の出力領域となる各半導体領域を形成する拡散層はＮ型の導電型からなる
請求項５に記載の縦型ホール素子。
【請求項７】
当該ホール素子が、その周辺回路としてのＣＭＯＳ回路と一体に形成されてなる
請求項５または６に記載の縦型ホール素子。
【請求項８】
前記電流が供給される半導体領域、および前記電流の出力領域となる各半導体領域の表面には、それら半導体領域を覆うかたちでＬＯＣＯＳ構造をとるフィールド酸化膜が形成されてなる
請求項１〜７のいずれか一項に記載の縦型ホール素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板（ウェハ）の表面に垂直な成分を含む電流が同半導体基板内の磁気検出部に供給されることに基づきその電流に対して発生するホール電圧を通じて半導体基板の表面に水平な磁界成分を検出する縦型ホール素子に関する。
【背景技術】
【０００２】
周知のように、ホール素子は、非接触での角度検出が可能であることから、例えば磁気センサとして車載内燃機関のスロットル弁開度センサ等の角度検出センサに用いられる。まず、図８を参照して、ホール素子の磁気検出原理について説明する。
【０００３】
一般に、物質中を流れる電流に対して垂直な磁界（磁気）が加わると、それら電流および磁界の双方に垂直な電界が生じる。そしてこの電界により移動するキャリアは、ローレンツ力を受けて、該キャリアの運動（移動）方向と上記磁界の方向との双方に垂直な方向に曲げられる。こうして、この物質の片側にキャリアが溜まるようになり、同キャリアの曲げられた方向に電界（電圧）が生じることとなる。この現象をホール効果と呼び、ここで発生する電圧をホール電圧と呼ぶ。
【０００４】
例えば、図８に示すようなホール素子１００を考えた場合、同素子の磁気検出の幅（ホール素子の幅）をｗ、長さをＬ、厚さをｔ、同素子と磁界とのなす角度をθ、磁束密度をＢ、供給（駆動）電流（端子Ｓ−Ｇ間に供給する電流）をＩ、電圧端子Ｖ１、Ｖ２を形成する電極の幅をｓとすると、ホール電圧（端子Ｖ１−Ｖ２間に生じる電圧）ＶHは、
ＶH＝ＲH(IＢ／ｔ)ｃｏｓθ  …（１）
ＲH＝１／（ｑｎ）  …（２）
のように表せる。ここで、ＲHはホール係数、またｑは電荷、ｎはキャリア濃度である。また、上記ホール電圧ＶHは上記電流経路の形状によっても変化することから式１は
ＶH＝（ＲH／ｔ）Ｇ（Ｌ／ｗ，ｓ／ｗ）IＢｃｏｓθ  …（３）
のように表すこともできる。ここで、Ｇは形状効果係数である。
【０００５】
これら式１〜式３から分かるように、ホール素子と磁界とのなす角度θに応じてホール電圧ＶHが変化するため、これを利用することで角度の検出が可能となる。このように、ホール素子を用いることで、上述の角度検出センサを実現することができる。
【０００６】
ところで、一般的なホール素子としては、基板（ウェハ）表面に垂直な磁界成分を検出する横型ホール素子が知られているが、近年、これに加え、基板（ウェハ）表面に対して水平な磁界成分を検出する縦型ホール素子も研究されている。この縦型ホール素子は、位相差の異なる２つの素子を１チップに集積化できるという特長を持つため、２つの縦型ホール素子を９０°の角度をなすように配置することで、０°〜３６０°の角度範囲でリニアな出力が得られる回転センサも実現可能になる。そして、こうした縦型ホール素子としては、例えば特許文献１に記載されているものが知られている。以下、図９を参照して縦型ホール素子の一例について説明する。
【０００７】
図９（ａ）は、この縦型ホール素子の平面構造を、図９（ｂ）は、同図９（ａ）のＣ１−Ｃ１線に沿った断面構造を、また図９（ｃ）は、同図９（ａ）のＣ２−Ｃ２線に沿った断面構造をそれぞれ示したものである。
【０００８】
これら図９（ａ）〜（ｃ）に示されるように、ホール素子９０は、エピタキシャル膜を有して構成される半導体基板、いわゆるエピタキシャル基板に形成される。具体的には、例えばＰ型のシリコンからなる半導体層（Ｐ−ｓｕｂ）９１を有し、この表面にＮ型の不純物を導入して形成されて埋込層ＢＬが形成されるとともに、さらにその上に、エピタキシャル成長にて形成されたＮ型の半導体領域９２を有している。なお、上記埋込層ＢＬは、いわば下部電極として機能するものであり、その不純物濃度は上記半導体領域９２より高い濃度に設定されている。
【０００９】
また、半導体領域９２の表面には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでＮ+拡散層９３ａ〜９３ｅが形成される。これにより、これらＮ+拡散層９３ａ〜９３ｅとここに配設される電極（配線）との間にオーミックコンタクトが形成されるようになる。また、これらＮ+拡散層９３ａ〜９３ｅは、そこに形成された電極（配線）を通じてそれぞれ端子ＳおよびＧ１およびＧ２およびＶ１およびＶ２と電気的に接続される。なお、Ｎ+拡散層９３ａは、Ｎ+拡散層９３ｂおよび９３ｃとこれらＮ+拡散層に直交する態様で形成されたＮ+拡散層９３ｄおよび９３ｅの双方に狭まれる態様で形成される。
【００１０】
また、同半導体領域９２には、上記Ｎ+拡散層９３ａ〜９３ｅの全ての周囲を囲繞するかたちで、上記半導体層９１に接続されるようなＰ型の拡散層９４が形成される。これにより、当該ホール素子９０が他の素子と素子分離されるようになる。さらに、この内側には、上記Ｎ+拡散層９３ａおよび９３ｄおよび９３ｅの周囲を上記拡散層９４とともに囲繞するかたちでＰ型の拡散層９４ａおよび９４ｂが形成される。そして、それら拡散層９４および９４ａおよび９４ｂによって当該半導体領域９２内に区画された部分が、いわゆるホールプレート（磁気検出部）ＨＰ９となる。すなわちこのホール素子９０では、この部分（ホールプレートＨＰ９）に入射される磁気（磁界）を検出するようになっている。
【００１１】
ここで、例えば、端子Ｓと端子Ｇ１との間、ならびに端子Ｓと端子Ｇ２との間にそれぞれ一定の電流を流すようにすると、その電流は、上記Ｎ+拡散層９３ａから埋込層ＢＬを通じてＮ+拡散層９３ｂあるいはＮ+拡散層９３ｃへとそれぞれ流れるようになる。これにより、上記ホールプレートＨＰ９内には、基板表面に垂直な電流成分を含む電流が流れることとなる。このとき、このホール素子９０に対して、より正確には上記ホールプレートＨＰ９に対して、基板表面に水平な成分を含む磁界が入射されたとすると、上述したホール効果によって上記端子Ｖ１と端子Ｖ２との間にホール電圧が発生することとなる。すなわち、そのホール電圧をそれら端子Ｖ１およびＶ２を通じて検出することで、先の図８に示した式から基板表面に水平な磁界成分を求めることができる。なお、このホール素子９０では、図９に示す寸法ｄが、先の図８に示した式のホール素子の厚さｔに相当する。その他、縦型ホール素子として、非特許文献１に記載されている構造を有するものも知られており、その一例を図１０を参照して説明する。図１０（ａ）は、この縦型ホール素子の平面構造を、図１０（ｂ）は、同図１０（ａ）のＤ１−Ｄ１線に沿った断面構造を、また図１０（ｃ）は、同図１０（ａ）のＤ２−Ｄ２線に沿った断面構造をそれぞれ示したものである。なお、この図１０（ａ）〜（ｃ）において、先の９（ａ）〜（ｃ）に示した要素と同一の要素には各々同一の符号を付して示している。これら図１０（ａ）〜（ｃ）に示されるように、このホール素子９０ａでは、上記埋込層ＢＬの幅ｗ９ａが、先の図９（ａ）〜（ｃ）に示したホール素子９０の埋込層ＢＬの幅ｗ９よりも狭く形成されている。これにより、基板表面の電極（配線）から上記埋込層ＢＬまでの実効的な電流経路の幅が狭められ、こうした電流の幅方向への広がりが抑制されるため、ホール素子としての磁気検出感度も高められるようになる。
【特許文献１】特開平１−２５１７６３号公報
【非特許文献１】前中一介、他３名，「集積化三次元磁気センサ」，電気学会論文誌Ｃ，平成元年，第１０９巻，第７号，ｐ４８３−４９０
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このように、図９あるいは１０に例示した縦型ホール素子では、ホールプレートＨＰ９に印加される磁界成分、すなわち基板（ウェハ）表面に水平な磁界成分を検出することが可能となる。そして特に、これら縦型ホール素子には埋込層ＢＬが設けられていることで、上記半導体領域９２の底面近傍に確実に電流経路が確保されるようになり、さらに非特許文献１に記載のように、こうした埋込層ＢＬの幅を狭めることにより、ホール素子としての磁気検出感度の向上が図られるようになる。ただし、こうした縦型ホール素子にあっては、半導体基板としてエピタキシャル基板を使用せざるを得ないため、基板の選択にかかる自由度が大きく制限されるとともに、熱処理工程に起因する上記埋込層ＢＬの幅の広がり等も懸念され、感度向上の観点からすれば、未だ改良の余地を残すものとなっている。
【００１３】
この発明は、こうした実情に鑑みてなされたものであり、基板の選択にかかる自由度を高めつつ、基板表面に水平な磁界成分をより高い感度にて検出することのできる縦型ホール素子を提供することを目的とする。
【課題を解決するための手段】
【００１４】
こうした目的を達成するため、請求項１に記載の発明では、半導体基板内に所定の導電型からなる半導体領域が形成されており、前記半導体基板の表面に垂直な電流成分を含む電流がこの半導体領域内の磁気検出部に供給されることに基づき発生するホール電圧を通じて前記半導体基板の表面に水平な磁界成分を検出する縦型ホール素子として、前記半導体領域は、同一の導電型からなって前記供給される電流の出力領域となる半導体領域により挟まれる態様で、他の導電型からなる拡散層により半導体基板の表面で区画されるとともに、半導体基板の内部ではそれら電流の出力領域となる半導体領域と電気的に接続されており、前記電流の出力領域となる各半導体領域は、前記電流の経路と直交する方向の幅が前記他の導電型からなる拡散層の拡幅によって前記電流が供給される半導体領域の幅よりも狭く形成される構造とした。
【００１５】
縦型ホール素子としてのこのような構造によれば、上記他の導電型からなる拡散層によって半導体基板の表面で区画される半導体領域のうち、上記電流が供給される半導体領域が磁気検出部となる。そして上記各半導体領域の底面近傍には、上記他の導電型からなる拡散層によって選択的に狭められるかたちで電流の経路が確保されるようになる。これにより、上記磁気検出部の表面から供給された上記半導体基板の表面に垂直な電流成分を含む電流が、こうした電流の経路を通じて上記磁気検出部の外部へと誘導されて、上記電流の出力領域となる各半導体領域に流れ込むようになる。ただし、この電流の出力領域となる各半導体領域においては、上記電流の経路と直交する方向の幅が、他の導電型からなる拡散層の拡幅によって上記電流が供給される半導体領域の幅よりも狭く形成されているため、上記半導体領域内を流れる実効的な電流の経路の幅が狭められるようになる。これにより、上記半導体基板表面に水平な磁界成分を検出する縦型ホール素子としての磁気検出感度を高めることができるようになる。また、縦型ホール素子としての同構造は、前述したエピタキシャル基板に限らない任意の半導体基板において実現可能であり、基板の選択にかかる自由度も自ずと高められるようになる。
【００１６】
なお、この請求項１に記載の構造に関しては、例えば請求項２に記載の発明によるように、
（イ）前記電流の出力領域となる各半導体領域が、半導体基板の表面においてのみ、その幅が前記電流が供給される半導体領域の幅よりも狭く形成される構造。
あるいは、請求項３に記載の発明によるように、
（ロ）前記電流の出力領域となる各半導体領域が、半導体基板の内部にわたって、その幅が前記電流が供給される半導体領域の幅よりも狭く形成される構造。
等の構造を採用することができる。
【００１７】
ちなみに、上記（イ）の構造のように、上記電流の出力領域となる各半導体領域が、半導体基板の表面においてのみその幅が狭く形成されることとすれば、比較的容易に上記電流の出力領域における上記電流の経路の幅を狭めることができるため、こうした範囲において上記半導体領域内を流れる実効的な電流の経路の幅を狭めることができるようになる。また、上記（ロ）の構造のように、上記電流の出力領域となる各半導体領域が、半導体基板の内部にわたってその幅が狭く形成されることとすれば、上記電流の出力領域内のより広い範囲にわたって上記電流の経路の幅を狭めることができるため、より広範囲において上記半導体領域内を流れる実効的な電流の経路の幅を狭めることができるようになる。
【００１８】
また、これら請求項１〜３のいずれかに記載の縦型ホール素子において、請求項４に記載の発明によるように、前記電流が供給される半導体領域の表面、および前記電流の出力領域となる各半導体領域の表面には、それら半導体領域と同一の導電型からなってその不純物濃度が選択的に高められた拡散層として形成されて電極とオーミック接触される電流供給端および電流出力端がそれぞれ設けられており、前記電流が供給される半導体領域の表面にはさらに、同じく該半導体領域と同一の導電型からなってその不純物濃度が選択的に高められた拡散層として形成されて電極とオーミック接触される前記ホール電圧の出力端が前記電流の経路と直交する方向に設けられる構造とすることが特に有効である、このような構造によれば、これら電流供給端、電流出力端、ホール電圧の出力端とそれら各部分に配設される電極との間に良好なオーミックコンタクトが形成されるとともに、半導体基板の表面に水平な磁界成分に対応する電圧として出力されるホール電圧を効率よく取り出すことができるようになる。
【００１９】
また請求項１〜４のいずれかに記載の縦型ホール素子において、請求項５に記載の発明によるように、前記電流が供給される半導体領域、および前記電流の出力領域となる各半導体領域は共に、前記半導体基板に前記所定の導電型からなる不純物が添加された拡散層として形成される構造とすれば、単一の導電型からなる基板をはじめ、エピタキシャル基板やＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等に対して上述した半導体領域を容易に、しかも任意の形状にて形成することができるようになる。また、この場合、ホール素子の上記電流の経路としての埋込層の形成を割愛することもできるため、こうした埋込層の形成にかかる複雑な位置合わせ工程等を割愛することもでき、ホール素子の製造に際しての自由度を高めることもできるようになる。また、こうした埋込層の形成にかかる複雑な製造工程に起因するオフセット電圧の発生を抑制することもできるようになるため、この意味でも磁気検出精度の向上が図られるようになる。
【００２０】
さらにこの場合には、請求項６の記載の発明によるように、前記半導体基板および前記半導体領域を同半導体基板の表面で区画する拡散層はＰ型の導電型からなり、前記電流が供給される半導体領域および前記電流の出力領域となる各半導体領域を形成する拡散層はＮ型の導電型からなる構造とすることが特に有効である。一般に、Ｎ型の導電型からなる半導体材料はＰ型の導電型からなる半導体材料よりも大きいキャリア移動度を有するため、こうした構造を採用することで、縦型ホール素子としての磁気検出感度をより高めることができるようになる。なお、このように上記半導体領域が不純物の添加された拡散層として形成される場合に限らず、ホール素子としての磁気検出感度を高めるためには、同半導体領域にＮ型の導電型からなる半導体材料を採用することが有効である。
【００２１】
また請求項５または６に記載の縦型ホール素子に関しては、請求項７に記載の発明によるように、当該ホール素子が、その周辺回路としてのＣＭＯＳ回路と一体に形成される構造とすれば、当該ホール素子をそれらＣＭＯＳ回路と共々、通常のＣＭＯＳ工程によって作製することが可能になる。すなわち、こうした周辺回路としてＣＭＯＳ回路の製造工程を共用するかたちで当該ホール素子を製造することができるようになり、ひいては当該ホール素子の作製をより容易且つ効率的に行うことができるようになる。
【００２２】
これら請求項１〜７のいずれかに記載の縦型ホール素子に関しては、請求項８に記載の発明によるように、前記電流が供給される半導体領域、および前記電流の出力領域となる各半導体領域の表面には、それら半導体領域を覆うかたちでＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）構造をとるフィールド酸化膜が形成される構造とすれば、これら半導体領域がＬＯＣＯＳ構造をとるフィールド酸化膜によって覆われるため、当該ホール素子を作製した後に、例えばその周辺回路等の製造工程としてイオン注入処理やプラズマ処理等を施した場合であれ、それらによって懸念される当該ホール素子へのダメージ等は軽減されるようになる。また、こうしたＬＯＣＯＳ構造をとるフィールド酸化膜も、通常のＣＭＯＳ工程において素子分離等に用いられるものであるため、周辺回路としてＣＭＯＳ回路を採用する場合には、該ＣＭＯＳ回路と製造工程を共用することによってこうしたフィールド酸化膜も容易に形成することができるようになる。
【発明を実施するための最良の形態】
【００２３】
（第１の実施の形態）
以下、この発明にかかる縦型ホール素子の第１の実施の形態について、図１〜図６を参照して説明する。この実施の形態にかかる縦型ホール素子も、先の図９および図１０に例示した縦型ホール素子と同様に基板（ウェハ）表面に水平な磁界成分を検出するものである。
【００２４】
まず図１（ａ）は、この縦型ホール素子の平面構造を、図１（ｂ）は同図１（ａ）のＡ１−Ａ１線に沿った断面構造を、図１（ｃ）は同図１（ａ）のＡ２−Ａ２線に沿った断面構造を、さらに図１（ｄ）は同図１（ａ）のＡ３−Ａ３線に沿った断面構造をそれぞれ模式的に示したものである。
【００２５】
これら図１（ａ）〜（ｄ）に示されるように、このホール素子１０は、例えばＰ型のシリコンからなる半導体基板（Ｐ−ｓｕｂ）１１に形成される。そして上記半導体基板１１の表面に例えばＮ型不純物が添加されるかたちで、拡散層としての半導体領域（Ｎウェル）１２が形成されている。一般に、シリコン等の半導体材料は、Ｐ型からなる半導体よりもＮ型からなる半導体のほうが大きなキャリア移動度を有しており、この実施の形態にかかる縦型ホール素子でも、上記半導体領域を１２をＮ型とすることで、ホール素子としての高感度化を図るようにしている。ちなみに、この半導体領域１２の不純物濃度が低いほど、同領域におけるキャリア移動度は大きくなり、ホール素子としての感度を高めることができる。このように半導体領域１２が拡散層として形成されることで、当該ホール素子の基板としては、上記半導体基板１１のような単一の導電型からなる基板のほか、エピタキシャル基板やＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔоｒ）基板等を採用することもできる。
【００２６】
また、上記半導体領域１２の表面には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでＮ+拡散層１３ａ〜１３ｅが形成され、これら各Ｎ+拡散層１３ａ〜１３ｅはそれぞれに配設される電極（配線）とオーミック接触されている。具体的には、上記Ｎ+拡散層１３ａとして、端子Ｓと電気的に接続される電流供給端が設けられ、また上記Ｎ+拡散層１３ｂおよび１３ｃとして、それぞれ端子Ｇ１およびＧ２と電気的に接続される電流出力端が設けられている。また、Ｎ+拡散層１３ｄおよび１３ｅとして、それぞれ端子Ｖ１およびＶ２と電気的に接続されるホール電圧の出力端が後述する電流の経路と直交する方向に設けられている。
【００２７】
さらに、上記半導体領域１２には上記Ｎ+拡散層１３ａ〜１３ｅの全ての周囲を囲繞するかたちで、Ｐ型の拡散層（Ｐウェル）１４が形成されており、当該ホール素子１０が他の素子と素子分離されるようになっている。この半導体領域１２は、上記半導体基板１１の表面で、上記Ｎ+拡散層１３ａ、１３ｄおよび１３ｅが形成されている半導体領域１２ａが、上記Ｎ+拡散層１３ｂおよび１３ｃが形成されている各半導体領域１２ｂおよび１２ｃに挟まれる態様で、Ｐ型の拡散層（Ｐウェル）１４ａおよび１４ｂにより区画されている。なお、上記半導体領域１２ａは上記電流が供給される領域であり、上記半導体領域１２ｂおよび１２ｃは上記電流の出力領域となる。そして、この電流が供給される半導体領域１２ａがこのホール素子１０のホールプレート（磁気検出部）ＨＰ１となる。具体的には、このホールプレートＨＰ１は、上記拡散層１４ａおよび１４ｂ間の長さが寸法ｄとして、また上記電流の経路と直交する方向の幅が寸法ｗ１ａとして形成されている。そして、これら電流が供給される半導体領域１２ａと上記電流の出力領域となる各半導体領域１２ｂおよび１２ｃとは、その底面近傍で電気的に接続されている。換言すると、上記半導体領域１２は上記拡散層１３ｂおよび１３ｃにより選択的に狭められており、同半導体領域１２の底面近傍に電流の経路が形成されている。
【００２８】
このように、この実施の形態にかかるホール素子１０では、先の図９および図１０に例示したホール素子と異なり、上記半導体基板１１の表面に埋込層ＢＬ（図９および図１０参照）が形成されることなく、電流の経路が確保されている。そして、上記電流の出力領域となる各半導体領域１２ｂおよび１２ｃは、上記電流の経路と直交する方向の幅が、上記Ｐ型の拡散層（Ｐウェル）１４ａおよび１４ｂの拡幅によって寸法ｗ１ｂおよびｗ１ｃとして形成されている。これらは、いずれも上記ホールプレートＨＰ１の幅（寸法ｗ１ａ）よりも狭く形成されることで、上記電流の経路の実効的な幅が狭められている。
【００２９】
図２は、この実施の形態にかかるホール素子１０の不純物濃度分布（濃度プロファイル）を示したものであり、図１（ｄ）に示す断面構造を露出するかたちで切り取ったときの斜視図を示したものである。図２に示される寸法ａは、上記拡散層１４ａおよび１４ｂによって上記半導体領域１２の底面近傍に形成される電流の経路の幅を示している。通常、半導体基板に不純物を添加してこのような拡散層を形成する場合には、その拡散層の幅は同基板の表面から深くなるほど狭くなるため、こうした拡散層によって区画される磁気検出部内を流れる電流は、より深い位置に進むほど広がる傾向にあり、ホール素子としての感度低下が懸念されるようになる。この点、この実施の形態にかかる縦型ホール素子１０では、上記半導体領域１２、ならびに拡散層１４ａおよび１４ｂの不純物濃度分布（濃度プロファイル）は、同図２に示されるように、いずれも上記半導体基板１１の表面から深くなるにつれて徐々に低く（薄く）なっている。このように不純物濃度が低くなるほど形成される空乏層の幅は大きくなるため、こうした不純物濃度分布をとることで、上記ホールプレートＨＰ１内を流れる電流の広がりが抑制され、ひいてはホール素子としての高感度化が図られるようになる。しかもこの実施の形態にかかるホール素子１０では、電流の経路としての埋込層等が形成されていないことから、素子作製時のマスク合わせ誤差による位置ずれ（アライメントずれ）や、それに起因するオフセット電圧の増大を招くこともなくこの意味でも電流の広がりが抑制されている。
【００３０】
ここで、これら図１および図２を参照して、このホール素子１０における磁気検出原理について概略を説明する。このホール素子１０において、例えば、端子Ｓと端子Ｇ１との間、ならびに端子Ｓと端子Ｇ２との間にそれぞれ一定の電流（駆動電流）を流すようにすると、その電流は、上記ホールプレートＨＰ１の内部を上記Ｎ+拡散層１３ａから上記半導体領域１２の底面にむかって流れるようになる。そして、上記半導体領域１２内の底面近傍に形成された電流の経路を通じてホールプレートＨＰ１の外部に誘導されるとともに、Ｎ+拡散層１３ｂあるいはＮ+拡散層１３ｃにむかってそれぞれ流れるようになる。そして、同ホールプレートＨＰ１内に、基板表面に水平な成分を含む磁界が入射されたとすると、上述したホール効果によって上記端子Ｖ１と端子Ｖ２との間にホール電圧ＶHが発生することとなる。すなわち、そのホール電圧ＶHをそれら端子Ｖ１およびＶ２を通じて検出することで、先の図８に示した式を用いて上記基板表面に水平な磁界成分を求めることができる。なお、このホール素子１０では、上記寸法ｄが、先の図８に示した式のホール素子の厚さｔに相当し、上記寸法ｗ１ａおよびｗ１ｂが、先の図８に示した式のホール素子の幅ｗに相当する。なお、上記駆動電流の方向を反対にした場合、すなわちＮ+拡散層１３ｂあるいはＮ+拡散層１３ｃからＮ+拡散層１３ａへ駆動電流を流すようにした場合にも、同様の原理にて磁界（磁気）を検出することができる。
【００３１】
また、これら半導体領域１２、ならびに拡散層１４ａおよび１４ｂの不純物濃度は、それらの間に空乏層が形成された後においても半導体領域１２内の底面近傍に上記電流の経路が確実に確保されるような範囲に設定されている。ただし、当該ホール素子１０の高感度化を図る上では、上記拡散層１４ａおよび１４ｂを深く形成して上記電流の経路の幅（寸法ａ）を狭くすることが有効であるため、上記半導体領域１２、ならびに拡散層１４ａおよび１４ｂの不純物濃度は、こうした磁気検出感度への影響も考慮しつつ設定されることがより望ましい。
【００３２】
また、図３は、この実施の形態にかかるホール素子１０を参考までにその周辺回路とともに示したものである。この実施の形態にかかるホール素子１０は、上記半導体領域１２が上記半導体基板１１との間に形成されるｐｎ結合によって他の領域と電気的に絶縁分離された領域として形成されており、当該ホール素子１０が周辺回路等と好適に素子分離されるようになる。そして図３（ａ）はホール素子１０および周辺回路の平面構造を、図３（ｂ）は同図３（ａ）のＡ４−Ａ４線に沿った断面構造をそれぞれ模式的に示したものである。
【００３３】
これら図３（ａ）および（ｂ）に示されるように、このホール素子１０は、例えば同ホール素子１０の駆動回路や電源回路などを含んで構成される周辺回路としてのＣＭＯＳ回路Ｃ１０と一体に形成されている。より具体的には、このＣＭＯＳ回路Ｃ１０には、例えば半導体基板１１自体をチャネルとし、ゲート絶縁膜Ｉ１ａおよびゲート電極Ｇ１ａ、ならびにＮ型のソース・ドレイン層Ｃ１３ａおよびＣ１３ｂによって構成されるＰチャネルＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が含まれている。また例えば、半導体基板１１内にＮ型不純物が添加されるかたちで形成された半導体領域（Ｎウェル）Ｃ１２をチャネルとし、ゲート絶縁膜Ｉ１ｃおよびゲート電極Ｇ１ｃ、ならびにＰ型のソース・ドレイン層Ｃ１３ｅおよびＣ１３ｆによって構成されるＮチャネルＦＥＴも、同回路に含まれている。さらに、同ＣＭＯＳ回路Ｃ１０には、上記半導体領域Ｃ１２内にＰ型不純物が添加されるかたちで形成された半導体領域（Ｐウェル）Ｃ１３をチャネルとし、ゲート絶縁膜Ｉ１ｂおよびゲート電極Ｇ１ｂ、ならびにＮ型のソース・ドレイン層Ｃ１３ｃおよびＣ１３ｄによって構成されるＰチャネルＦＥＴ等も含まれている。そして、これらＦＥＴは、それぞれＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉоｎ  Ｏｆ  Ｓｉｌｉｃоｎ）構造をとるフィールド酸化膜ＣＬ１によって素子分離されている。また、上記ソース・ドレイン層Ｃ１３ａ〜Ｃ１３ｆは、絶縁膜１５に形成されたコンタクトホールを介してそれぞれ配線（電極）Ｃ１６ａ〜Ｃ１６ｆと電気的に接続されている。なお、上記ゲート電極Ｇ１ａ〜Ｇ１ｃの材料には、例えば多結晶シリコン等が用いられ、上記絶縁膜１５の材料には、例えばＰＳＧ（Ｐｈоｓｐｈо  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等が用いられる。また、配線（電極）の材料には、例えばアルミニウム等が用いられる。
【００３４】
次に、図４〜図６を参照して、こうしたホール素子１０の製造方法の一例について説明する。なお、これら各図のうち、図４および図５は先の図３（ｂ）に示した断面図に対応する断面構造を示したものであり、図６は先の図３（ａ）のＡ５−Ａ５線に沿った断面構造を示したものである。なお、これら図３に示した要素と同一の要素にはそれぞれ同一の符号を付して示し、それら要素についての重複する説明は割愛する。
【００３５】
このホール素子１０の製造に際しては、まず図４（ａ）および図６（ａ）に示されるように、例えばＰ型のシリコンからなる（１００）基板の半導体基板１１を用意する。次いで、例えば図示しないレジスト等をマスクとして、上記半導体基板１１に対して選択的に例えば燐（Ｐ）等のＮ型不純物をイオン注入した後、適宜の熱処理を施してこの注入した不純物を拡散させる。これにより、図４（ｂ）および図６（ｂ）に示されるように、上記半導体領域（Ｎウェル）１２および半導体領域（Ｎウェル）Ｃ１２が形成されることとなる。
【００３６】
次に同じく例えば図示しないレジスト等をマスクとして、上記半導体基板１１に対して選択的に例えば硼素（Ｂ）等のＰ型不純物をイオン注入した後、適宜の熱処理を施してこの注入した不純物を拡散させる。これにより、図４（ｃ）および図６（ｃ）に示されるように、上記拡散層（Ｐウェル）１４および１４ａおよび１４ｂ、ならびに半導体領域（Ｐウェル）Ｃ１３が形成されることとなる。なお、これら半導体領域１２、拡散層１４ａおよび１４ｂの不純物濃度は、それらの間に空乏層が形成された後においても同半導体領域１２内の底面近傍に電流の経路が確実に確保されるような範囲に設定される。
【００３７】
次いで、図５（ａ）に示されるように、例えば周知の選択酸化法により、ＬＯＣＯＳ構造をとるフィールド酸化膜ＣＬ１を所望とされる箇所に選択的に形成する。この形成方法についての詳細は図示しないが、具体的には、酸化シリコン膜（パッド酸化膜）および窒化シリコン膜を順に成膜するとともに、例えばフォトリソグラフィ技術によりその窒化シリコン膜を選択的に除去して所望の箇所に開口部を形成する。そして、この窒化シリコン膜に覆われていない開口部のみを局部的に熱酸化して上記フィールド酸化膜ＣＬ１を形成するとともに、上記形成した酸化シリコン膜（パッド酸化膜）および窒化シリコン膜を除去することによって形成される。その後、例えば熱酸化により酸化シリコンからなる上記ゲート絶縁膜Ｉ１ａ〜Ｉ１ｃを形成した後、それらゲート絶縁膜Ｉ１ａ〜Ｉ１ｃの上にそれぞれ上記ゲート電極Ｇ１ａ〜Ｇ１ｃを形成する。この形成方法についても詳細は図示しないが、具体的には、例えばＬＰ−ＣＶＤ（減圧化学気相成長）により多結晶シリコン膜を成膜するとともに、例えば熱拡散により燐（Ｐ）等の導電型不純物をその成膜した多結晶シリコン膜に添加する。その後、その多結晶シリコン膜を選択的にエッチングすることによって、所望とされる箇所に上記ゲート電極Ｇ１ａ〜Ｇ１ｃが形成される。
【００３８】
次に、例えば図示しないレジスト等をマスクとして、上記半導体基板１１に対して選択的に例えば砒素（Ａｓ）等のＮ型不純物あるいは例えば硼素（Ｂ）等のＰ型不純物をイオン注入した後、適宜の熱処理を施してそれら注入した不純物を拡散させる。これにより、図５（ｂ）および図６（ｄ）に示されるように、上記Ｎ+拡散層１３ａ〜１３ｃ、ならびに上記ソース・ドレイン層Ｃ１３ａ〜Ｃ１３ｄが形成されることとなる。なお、ここでは図示しないがＣ１３ａ〜Ｃ１３ｆの形成は、上記フィールド酸化膜ＣＬ１ならびにゲート電極Ｇ１ａ〜Ｇ１ｃをマスクとして、自己整合的に行うようにしてもよい。また、必要に応じて、この後例えばサイドウォールやシリサイド等の形成を行うようにしてもよい。
【００３９】
さらに図５（ｃ）および図６（ｅ）に示されるように、上記半導体基板１１の上に、例えば熱ＣＶＤ法により上記絶縁膜１５を形成するとともに、同絶縁膜１５を適宜パターニングして所望の箇所にコンタクトホールを形成する。そして、それらコンタクトホールを埋め込むかたちで、例えばアルミニウム等の配線材料を成膜するとともに、この成膜した配線材料をパターニングすることによって、上記配線（電極）１６ａ〜１６ｃならびに配線（電極）Ｃ１６ａ〜Ｃ１６ｆを形成する。こうして、先の図３（ａ）および（ｂ）に示したように、ホール素子１０がその周辺回路（ＣＭＯＳ回路Ｃ１０）と共に一体に形成される。
【００４０】
このように、この実施の形態にかかるホール素子１０の製造は、上記ＣＭＯＳ回路Ｃ１０の製造工程を共用するかたちで効率的に実現することができる。
以上説明したように、この実施の形態にかかる縦型ホール素子によれば、以下列記するような効果が得られるようになる。
【００４１】
（１）上記半導体領域（Ｎウェル）１２の底面近傍には、上記拡散層（Ｐウェル）１４によって選択的に狭められるかたちで電流の経路が確保されることととした。また、Ｎ型の導電型からなって上記電流の出力領域となる各半導体領域１２ｂおよび１２ｃにおいて、上記電流の経路と直交する方向の幅ｗ１ｂ、ｗ１ｃがＰ型の導電型からなって上記拡散層１４ａおよび１４ｂの拡幅によって上記電流が供給される半導体領域１２ａの幅ｗ１ａよりも狭く形成されることとした。これにより、上記半導体領域１２内を流れる実効的な電流の経路の幅が狭められることとなり、上記半導体基板１１表面に水平な磁界成分を検出する縦型ホール素子１０としての磁気検出感度を高めることができるようになる。また、縦型ホール素子としての同構造は、また、上記半導体領域１２が大きいキャリア移動度を有するＮ型の導電型からなることによっても、同ホール素子１０としての磁気検出感度をより高めることができるようになる。さらに、これら半導体領域１２はＮ型の導電型からなる不純物が添加された拡散層として形成されることとした。これにより、単一の導電型からなる基板をはじめ、エピタキシャル基板やＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等に対して上述した半導体領域を容易にしかも任意の形状にて形成することができるようになる。また、この場合、ホール素子の上記電流の経路としての埋込層の形成を割愛することもできるため、こうした埋込層の形成にかかる複雑な位置合わせ工程等を割愛することもでき、ホール素子の製造に際しての自由度を高めることもできるようになる。また、こうした埋込層の形成にかかる複雑な製造工程に起因するオフセット電圧の発生を抑制することもできるようになるため、この意味でも磁気検出精度の向上が図られるようになる。
【００４２】
（２）上記電流の出力領域となる各半導体領域１２ｂおよび１２ｃは、上記半導体基板１１の表面においてのみその幅が狭く形成されることとした。このため、比較的容易に上記電流の出力領域となる各半導体領域１２ｂおよび１２ｃ内における上記電流の経路の幅を狭めることができるため、こうした範囲において上記半導体領域１２内を流れる実効的な電流の経路の幅を狭めることができるようになる。
【００４３】
（３）上記電流が供給される半導体領域（Ｎウェル）１２の表面、および電流の出力領域となる各半導体領域（Ｎウェル）１２の表面には、その不純物濃度が選択的に高められたＮ+拡散層１３ａ、Ｎ+拡散層１３ｂおよび１３ｃならびにＮ+拡散層１３ｄおよび１３ｅを形成されることとした。これにより、これらＮ+拡散層として、電流供給端、電流出力端およびホール電圧の出力端が設けられ、各Ｎ+拡散層に配設される電極との間に良好なオーミックコンタクトが形成されるとともに、半導体基板の表面に水平な磁界成分に対応する電圧として出力されるホール電圧を効率よく取り出すことができるようになる。
【００４４】
（４）上記ホール素子１０が、その周辺回路としてのＣＭＯＳ回路Ｃ１０と一体に形成されることとした。これにより、当該ホール素子１０をそれらＣＭＯＳ回路Ｃ１０と共々、通常のＣＭＯＳ工程によって作製することが可能になる。すなわち、こうした周辺回路としてＣＭＯＳ回路Ｃ１０の製造工程を共用するかたちで当該ホール素子１０を製造することができるようになり、ひいては当該ホール素子１０の作製をより容易且つ効率的に行うことができるようになる。
【００４５】
（５）上記電流が供給される半導体領域１２ａ、および上記電流の出力領域となる各半導体領域１２ｂおよび１２ｃの表面には、それら半導体領域１２ａ〜１２ｃを覆うかたちでＬＯＣＯＳ構造をとるフィールド酸化膜ＣＬ１が形成されることとした。これにより、これら半導体領域１２ａ〜１２ｃがＬＯＣＯＳ構造をとるフィールド酸化膜ＣＬ１によって覆われるため、当該ホール素子１０を作製した後に、例えばその周辺回路等の製造工程としてイオン注入処理やプラズマ処理等を施した場合であれ、それらによって懸念される当該縦型ホール素子へのダメージ等は軽減されるようになる。また、こうしたＬＯＣＯＳ構造をとるフィールド酸化膜ＣＬ１も、通常のＣＭＯＳ工程において素子分離等に用いられるものであるため、周辺回路としてＣＭＯＳ回路を採用する場合には、該ＣＭＯＳ回路と製造工程を共用することによってこうしたフィールド酸化膜も容易に形成することができるようになる。
【００４６】
（第２の実施の形態）
次に、この発明にかかる縦型ホール素子の第２の実施の形態について、図７を参照して説明する。この実施の形態にかかる縦型ホール素子も、その基本的な動作態様および構成は先の第１の実施の形態と同様であり、上記半導体基板中に形成される半導体領域（Ｎウェル）の形成態様のみが異なっている。
【００４７】
図７（ａ）は、この縦型ホール素子の平面構造を、図７（ｂ）は図７（ａ）のＢ１−Ｂ１線に沿った断面構造を、図７（ｃ）は図７（ａ）のＢ２−Ｂ２線に沿った断面構造を、さらに図７（ｄ）は図７（ａ）のＢ３−Ｂ３線に沿った断面構造をそれぞれ模式的に示したものである。
【００４８】
これら図７（ａ）〜（ｄ）に示されるように、このホール素子２０は、先の第１に実施の形態と同様に、半導体基板（Ｐ−ｓｕｂ）２１と、拡散層として半導体領域（Ｎウェル）２２とを有して構成されている。この半導体領域（Ｎウェル）２２は、先の第１の実施の形態と同様に、例えば図示しないレジスト等をマスクとして上記半導体基板２１に対して選択的に例えば燐（Ｐ）等のＮ型不純物をイオン注入することにより形成される。このため、こうした半導体領域２２が形成される領域を上記マスクの形状に応じて設定することができる。具体的には、この実施の形態では、上記基板２１の表面に略十字形状に半導体領域２２が形成される。
【００４９】
また、上記半導体領域２２の表面には、先の第１の実施の形態と同様に、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでＮ+拡散層２３ａ〜２３ｅが形成され、これら各Ｎ+拡散層２３ａ〜２３ｅはそれぞれに配設される電極（配線）とオーミック接触されている。具体的には、上記Ｎ+拡散層２３ａとして端子Ｓと電気的に接続される電流供給端が設けられ、上記Ｎ+拡散層２３ｂおよび２３ｃとしてそれぞれ端子Ｇ１およびＧ２と電気的に接続される電流出力端が設けられる。また、Ｎ+拡散層２３ｄおよび２３ｅとしてそれぞれ端子Ｖ１およびＶ２と電気的に接続されるホール電圧の出力端が設けられる。
【００５０】
また、上記半導体領域２２には上記Ｎ+拡散層２３ａ〜２３ｅの全ての周囲を囲繞するかたちで、Ｐ型の拡散層（Ｐウェル）２４が形成されており、当該ホール素子２０が他の素子と素子分離されるようになっている。さらに、この半導体領域２２は、その表面において上記Ｎ+拡散層２３ａ〜２３ｃが形成されている上記電流が供給される半導体領域２２ａが、上記Ｎ+拡散層２３ｂおよび２３ｃが形成されている上記電流の出力領域となる各半導体領域２２ｂおよび２２ｃに挟まれる態様で、Ｐ型の拡散層（Ｐウェル）２４ａおよび２４ｂにより区画されている。この電流が供給される半導体領域２２ａがこのホール素子２０のホールプレート（磁気検出部）ＨＰ２となる。具体的には、このホールプレートＨＰ２は、上記拡散層２４ａおよび２４ｂ間の長さが寸法ｄとして、また上記電流の経路と直交する方向の幅が寸法ｗ２ａとして形成されている。そして、これら電流が供給される半導体領域２２ａと上記電流の出力領域となる各半導体領域２２ｂおよび２２ｃとは、その底面近傍で電気的に接続されている。換言すると、上記半導体領域２２は上記拡散層２３ａおよび２３ｂにより選択的に狭められており、同半導体領域２２の底面近傍に電流の経路が形成されている。
【００５１】
そして、上記電流の出力領域となる各半導体領域２２ｂおよび２２ｃは、上記電流の経路と直交する方向の幅が寸法ｗ２ｂおよびｗ２ｃとして形成されており、いずれも上記ホールプレートＨＰ２の幅（寸法ｗ２ａ）よりも狭く形成されることで、上記電流の経路の実効的な幅が狭められている。しかもこの実施の形態にかかるホール素子２０では、上記電流の出力領域となる各半導体領域２２ｂおよび２２ｃが、上記半導体基板２１の内部にわたってその幅が狭く形成されており、同半導体領域２２および２２ｃのより広範囲にわたって上記電流の経路の実効的な幅が狭められている。このため、先の第１の実施の形態と同様の検出原理により、ホール素子１０としての磁気検出感度がより効果的に高められるようになる。
【００５２】
以上説明したように、この第２の実施の形態にかかる縦型ホール素子によっても、先の第１の実施の形態による前記（１）〜（５）の効果と同等、もしくはそれに準じた効果が得られるようになるとともに、さらに以下のような効果が得られるようになる。
【００５３】
（６）上記電流の出力領域となる各半導体領域２２ｂおよび２２ｃは、上記半導体基板２１の内部にわたって、その幅が上記電流が供給される半導体領域２２ａの幅よりも狭く形成されることとした。これにより、上記電流の出力領域における上記電流の経路の幅を狭めることができるため、より広範囲において上記半導体領域内を流れる実効的な電流の経路の幅を狭めることができるようになる。
【００５４】
（その他の実施の形態）
なお、この発明にかかる縦型ホール素子は、上記第１および２の実施の形態として例示した構造に限らず、これら実施の形態を適宜変更した、以下に例示する態様にて実施することもできる。
【００５５】
・上記各実施の形態において、上記半導体領域（Ｎウェル）１２、２２は、その表面が拡散層（Ｐウェル）により電流が供給される半導体領域と電流の出力領域とに区画形成されることとしたが、これら区画形成されるそれぞれの半導体領域の形成方法は任意である。すなわち、半導体領域（Ｎウェル）１２、２２を一体に形成した後に上記拡散層（Ｐウェル）を形成してこれらを区画形成するようにしてもよいし、区画形成された各半導体領域をそれぞれ別工程にて形成するようにしてもよい。
【００５６】
・上記各実施の形態においては、電流供給用の端子として端子Ｓ、電流出力用の端子として端子Ｇ１、Ｇ２、さらにはホール電圧を出力する端子として端子Ｖ１、Ｖ２をそれぞれ備える縦型ホール素子１０を例に説明したが、これら端子の数や配設態様、あるいは電流の流れる方向はこれらに限られない。
【００５７】
・上記各実施の形態においては、ホール素子１０、２０の周辺回路としてＣＭＯＳ回路Ｃ１０、Ｃ２０を用いることとしたが、これに限らずホール素子の周辺回路として例えばバイポーラ回路等を採用することもできる。
【００５８】
・上記各実施の形態においては、縦型ホール素子１０、２０を形成する基板（半導体基板）として、Ｐ型の導電型からなる基板１１、２１を用いることとし、同基板１１、２１にＮ型の導電型からなる半導体領域１２、２２を形成することとした。しかしながら、こうした基板としてはこれに限らず例えばエピタキシャル基板やＳＯＩ基板等を採用することもでき、また例えばＰ−Ｎ−Ｐ、あるいはＮ−Ｐ−Ｎといった多重拡散構造をとる基板を採用することもできる。また、Ｎ型の導電型からなる基板を用いて、Ｐ型の半導体領域を形成するようにすることもできる。
【００５９】
・また、上記エピタキシャル基板を用いる場合には、例えば図９あるいは図１０に例示した縦型ホール素子にこの発明にかかる構造、すなわち「電流の出力領域となる各半導体領域の幅が、他の導電型からなる拡散層の拡幅によって、電流が供給される半導体領域の幅よりも狭く形成される構造」を適用することもできる。
【００６０】
・上記各実施の形態においては、半導体基板１１の材料としてシリコンを用いることとしたが、製造工程やホール素子の構造上の条件等に応じてその他の材料を用いるようにしてもよい。例えば、ＧａＡｓ（ガリウム砒素）、ＩｎＳｂ（インジウムアンチモン）、ＩｎＡｓ（インジウム砒素）、ＳｉＣ（炭化珪素）等の化合物半導体やＧｅ（ゲルマニウム）等を採用することもできる。特に、ＧａＡｓ（ガリウム砒素）やＩｎＳｂ（インジウムアンチモン）は温度特性の優れた材料であるため、縦型ホール素子としての高感度化を図るためには特に有効である。
【図面の簡単な説明】
【００６１】
【図１】この発明にかかる縦型ホール素子の第１の実施の形態について、（ａ）はその概略構造を模式的に示す平面図、（ｂ）は（ａ）のＡ１−Ａ１線に沿った断面図、（ｃ）は（ａ）のＡ２−Ａ２線に沿った断面図、（ｄ）は（ａ）のＡ３−Ａ３線に沿った断面図。
【図２】同第１の実施の形態にかかる縦型ホール素子についてその濃度プロファイルを示す斜視図。
【図３】同第１の実施の形態にかかる縦型ホール素子およびその周辺回路について、（ａ）はそれら縦型ホール素子および周辺回路の概略構造を模式的に示す平面図、（ｂ）は(ａ)のＡ４−Ａ４線に沿った断面図。
【図４】同第１の実施の形態にかかる縦型ホール素子およびその周辺回路の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。
【図５】同第１の実施の形態にかかる縦型ホール素子およびその周辺回路の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。
【図６】同第１の実施の形態にかかる縦型ホール素子およびその周辺回路の製造方法について、（ａ）〜（ｅ）はその製造プロセスを示す断面図。
【図７】この発明にかかる縦型ホール素子の第２の実施の形態について、（ａ）はその概略構造を模式的に示す平面図、（ｂ）は（ａ）のＢ１−Ｂ１線に沿った断面図、（ｃ）は（ａ）のＢ２−Ｂ２線に沿った断面図、（ｄ）は（ａ）のＢ３−Ｂ３線に沿った断面図。
【図８】ホール素子の磁気検出原理を示す斜視図。
【図９】従来の縦型ホール素子の一例について、（ａ）はそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＣ１−Ｃ１線に沿った断面図、（ｃ）は（ａ）のＣ２−Ｃ２線に沿った断面図。
【図１０】従来の縦型ホール素子の一例について、（ａ）はそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＤ１−Ｄ１線に沿った断面図、（ｃ）は（ａ）のＤ２−Ｄ２線に沿った断面図。
【符号の説明】
【００６２】
１０、２０、９０…ホール素子、１１、２１、９１…半導体基板、１２、１２ａ、１２ｂ、１２ｃ、２２、２２ａ、２２ｂ、２２ｃ、９２、Ｃ１２、Ｃ１３，Ｃ２２…半導体領域、１３ａ〜１３ｅ、２３ａ〜２３ｅ…Ｎ＋拡散層、１４、１４ａ、１４ｂ、２４、２４ａ、２４ｂ…拡散層、１５、２５…絶縁膜、１６ａ〜１６ｃ、Ｃ１６ａ〜Ｃ１６ｆ…配線（電極）、Ｇ１、Ｇ２、Ｖ１、Ｖ２、Ｓ…端子、ＢＬ…埋込層、Ｃ１０、Ｃ２０…ＣＭＯＳ回路、Ｃ１３ａ〜Ｃ１３ｆ…ソース・ドレイン層、Ｇ１ａ〜Ｇ１ｃ…ゲート電極、ＨＬ２、ＣＬ１，ＣＬ２…フィールド酸化膜、ＨＰ１、ＨＰ２、ＨＰ９…ホールプレート（磁気検出部）、Ｉ１ａ〜Ｉ１ｃ…ゲート絶縁膜。
【図１】
2006108448.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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