(57)【要約】【課題】  相補型半導体装置における閾値電圧のバラツキの発生を抑制する。【解決手段】  シリコン基板１１に素子分離１２を形成し、ｐ型ウェル１３とｎ型ウェル１４を形成する。シリコン基板１１上にシリコン酸化膜よりも高い比誘電率を有するＨｆＡｌＯｘ膜１６を形成し、ポリシリコンゲルマニウム膜１８を形成する。ＰＭＩＳ領域を覆うレジストパターン１９を形成した後、ＮＭＩＳ領域のポリシリコンゲルマニウム膜１８にリンイオン２０を注入した後、拡散用の熱処理を行う。ＮＭＩＳ領域を覆うレジストパターン２１を形成した後、ＰＭＩＳ領域のポリシリコンゲルマニウム膜１８にボロンイオンを注入した後、拡散用の熱処理を行う。その後、ポリシリコンゲルマニウム膜１８をパターニングしてゲート電極を形成する。【選択図】      図１
2006108251.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ｎ型回路領域の前記ゲート電極材料膜にｎ型不純物を注入した後、熱処理を行うことにより、該ｎ型不純物を前記ｎ型回路領域の前記ゲート電極材料膜に拡散させる工程と、
前記ｐ型回路領域の前記ゲート電極材料膜にｐ型不純物を注入した後、熱処理を行うことにより、該ｐ型不純物を前記ｐ型回路領域の前記ゲート電極材料膜に拡散させる工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ｐ型ウェルにｎ型不純物を注入した後、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型エクステンション領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入した後、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型エクステンション領域を形成する工程と、
前記ｎ型及びｐ型エクステンション領域を形成した後、前記ｎ型及びｐ型回路領域の前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入し、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型ソース／ドレイン領域を形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｎ型ウェルにｐ型不純物を注入し、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型ソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ｎ型回路領域の前記ゲート電極材料膜にｎ型不純物を注入した後、第１熱処理を行うことにより、該第１不純物を前記ｎ型回路領域の前記ゲート電極材料膜に拡散させる工程と、
前記ｐ型回路領域の前記ゲート電極材料膜にｎ型不純物を注入した後、前記第１熱処理よりも短い時間で第２熱処理を行うことにより、該ｎ型不純物を前記ｐ型回路領域の前記ゲート電極材料膜に拡散させる工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ｐ型ウェルにｎ型不純物を注入した後、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型エクステンション領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入した後、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型エクステンション領域を形成する工程と、
前記ｎ型及びｐ型エクステンション領域を形成した後、前記ｎ型及びｐ型回路領域の前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入し、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型ソース／ドレイン領域を形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｎ型ウェルにｐ型不純物を注入し、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型ソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記第１熱処理を１〜５秒の時間行い、前記第２熱処理を１〜３秒の時間行うことを特徴とする半導体装置の製造方法。
【請求項４】
ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ｎ型回路領域の前記ゲート電極材料膜にｎ型の第１不純物を注入した後、熱処理を行うことにより、該第１不純物を前記ｎ型回路領域の前記ゲート電極材料膜に拡散させる工程と、
前記ｐ型回路領域の前記ゲート電極材料膜にｎ型の第２不純物を前記第１不純物よりも低い加速電圧で注入した後、熱処理を行うことにより、該第２不純物を前記ｐ型回路領域の前記ゲート電極材料膜に拡散させる工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ｐ型ウェルにｎ型不純物を注入した後、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型エクステンション領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入した後、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型エクステンション領域を形成する工程と、
前記ｎ型及びｐ型エクステンション領域を形成した後、前記ｎ型及びｐ型回路領域の前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入し、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型ソース／ドレイン領域を形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｎ型ウェルにｐ型不純物を注入し、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型ソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第１不純物を５〜２０ｋｅＶの加速電圧で注入し、前記第２不純物を３〜１０ｋｅＶの加速電圧で注入することを特徴とする半導体装置の製造方法。
【請求項６】
ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ｎ型回路領域の前記ゲート電極材料膜にｎ型の第１不純物を注入した後、熱処理を行うことにより、該第１不純物を前記ｎ型回路領域の前記ゲート電極材料膜に拡散させる工程と、
前記ｐ型回路領域の前記ゲート電極材料膜にｎ型の第２不純物を前記第１不純物よりも低いドーズ量で注入した後、熱処理を行うことにより、該第２不純物を前記ｐ型回路領域の前記ゲート電極材料膜に拡散させる工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ｐ型ウェルにｎ型不純物を注入した後、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型エクステンション領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入した後、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型エクステンション領域を形成する工程と、
前記ｎ型及びｐ型エクステンション領域を形成した後、前記ｎ型及びｐ型回路領域の前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入し、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型ソース／ドレイン領域を形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｎ型ウェルにｐ型不純物を注入し、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型ソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記第１不純物を５×１０１５〜１×１０１６ｃｍ−２のドーズ量で注入し、前記第２不純物を１×１０１５〜５×１０１５ｃｍ−２のドーズ量で注入することを特徴とする半導体装置の製造方法。
【請求項８】
ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記ｎ型又はｐ型回路領域の前記高誘電率ゲート絶縁膜上に第１のＳｉＧｅ膜を形成する工程と、
前記ｐ型又はｎ型回路領域の前記高誘電率ゲート絶縁膜上に前記第１のＳｉＧｅ膜とはＧｅ組成が異なる第２のＳｉＧｅ膜を形成する工程と、
前記第１及び第２のＳｉＧｅ膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより、前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ｐ型ウェルにｎ型不純物を注入した後、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型エクステンション領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入した後、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型エクステンション領域を形成する工程と、
前記ｎ型及びｐ型エクステンション領域を形成した後、前記ｎ型及びｐ型回路領域の前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入し、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型ソース／ドレイン領域を形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｎ型ウェルにｐ型不純物を注入し、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型ソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極材料にポリシリコンゲルマニウム膜を用いた半導体装置の製造方法に係り、特に相補型半導体装置の閾値電圧のバラツキ低減に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）等の半導体デバイスの高速化・微細化を実現するため、ゲート絶縁膜の薄膜化が行われてきた。しかし、ゲート絶縁膜を薄膜化するとゲートリーク電流が増加してしまうという問題があり、この問題を解決するため、ゲート絶縁膜として高誘電率膜（以下「高誘電率ゲート絶縁膜」という。）を採用する手法が提案されている（例えば、特許文献１参照。）。
【０００３】
また、半導体装置の製造過程において、ゲート電極の空乏化を抑制するため、不純物をゲート電極に注入し、その後に熱処理を行うことにより該不純物をゲート電極内に拡散させている。
本発明者が従来行っていた手法では、ＣＭＩＳＦＥＴ（complementary metal insulator semiconductor field effect transistor）等の相補型半導体装置において、ｎ型チャネルＭＩＳＦＥＴ（以下「ＮＭＩＳ」という。）のゲート電極と、ｐ型チャネルＭＩＳＦＥＴ（以下「ＰＭＩＳ」という。）のゲート電極とにリンイオンを、例えば、加速電圧：５ｋｅＶ、ドーズ量：４×１０１５ａｔｏｍｓ／ｃｍ２で注入し、その後に１０５０℃程度の温度で約１秒熱処理を行うことによりリンイオンを拡散させている。
【０００４】
【特許文献１】特開２００２−２８９８４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述のようにＣＭＩＳＦＥＴのＮＭＩＳとＰＭＩＳのゲートドーパントの注入・拡散を同じ条件で行うと、図１１に示すように、トランジスタ（ＰＭＩＳＦＥＴ）のＣ−Ｖ特性が劣化してしまい、所望の閾値電圧が得られないという問題があった。すなわち、ＣＭＩＳＦＥＴにおいて閾値電圧のバラツキが生じてしまうという問題があった。
【０００６】
本発明は、上記従来の課題を解決するためになされたもので、相補型半導体装置における閾値電圧のバラツキの発生を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ｎ型回路領域の前記ゲート電極材料膜にｎ型不純物を注入した後、熱処理を行うことにより、該ｎ型不純物を前記ｎ型回路領域の前記ゲート電極材料膜に拡散させる工程と、
前記ｐ型回路領域の前記ゲート電極材料膜にｐ型不純物を注入した後、熱処理を行うことにより、該ｐ型不純物を前記ｐ型回路領域の前記ゲート電極材料膜に拡散させる工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ｐ型ウェルにｎ型不純物を注入した後、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型エクステンション領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入した後、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型エクステンション領域を形成する工程と、
前記ｎ型及びｐ型エクステンション領域を形成した後、前記ｎ型及びｐ型回路領域の前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入し、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型ソース／ドレイン領域を形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｎ型ウェルにｐ型不純物を注入し、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型ソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。
【０００８】
本発明に係る半導体装置の製造方法は、ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ｎ型回路領域の前記ゲート電極材料膜にｎ型不純物を注入した後、第１熱処理を行うことにより、該第１不純物を前記ｎ型回路領域の前記ゲート電極材料膜に拡散させる工程と、
前記ｐ型回路領域の前記ゲート電極材料膜にｎ型不純物を注入した後、前記第１熱処理よりも短い時間で第２熱処理を行うことにより、該ｎ型不純物を前記ｐ型回路領域の前記ゲート電極材料膜に拡散させる工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ｐ型ウェルにｎ型不純物を注入した後、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型エクステンション領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入した後、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型エクステンション領域を形成する工程と、
前記ｎ型及びｐ型エクステンション領域を形成した後、前記ｎ型及びｐ型回路領域の前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入し、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型ソース／ドレイン領域を形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｎ型ウェルにｐ型不純物を注入し、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型ソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。
【０００９】
本発明に係る半導体装置の製造方法において、
前記第１熱処理を１〜５秒の時間行い、前記第２熱処理を１〜３秒の時間行うことが好適である。
【００１０】
本発明に係る半導体装置の製造方法は、ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ｎ型回路領域の前記ゲート電極材料膜にｎ型の第１不純物を注入した後、熱処理を行うことにより、該第１不純物を前記ｎ型回路領域の前記ゲート電極材料膜に拡散させる工程と、
前記ｐ型回路領域の前記ゲート電極材料膜にｎ型の第２不純物を前記第１不純物よりも低い加速電圧で注入した後、熱処理を行うことにより、該第２不純物を前記ｐ型回路領域の前記ゲート電極材料膜に拡散させる工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ｐ型ウェルにｎ型不純物を注入した後、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型エクステンション領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入した後、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型エクステンション領域を形成する工程と、
前記ｎ型及びｐ型エクステンション領域を形成した後、前記ｎ型及びｐ型回路領域の前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入し、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型ソース／ドレイン領域を形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｎ型ウェルにｐ型不純物を注入し、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型ソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。
【００１１】
本発明に係る半導体装置の製造方法において、
前記第１不純物を５〜２０ｋｅＶの加速電圧で注入し、前記第２不純物を３〜１０ｋｅＶの加速電圧で注入することが好適である。
【００１２】
本発明に係る半導体装置の製造方法は、ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ｎ型回路領域の前記ゲート電極材料膜にｎ型の第１不純物を注入した後、熱処理を行うことにより、該第１不純物を前記ｎ型回路領域の前記ゲート電極材料膜に拡散させる工程と、
前記ｐ型回路領域の前記ゲート電極材料膜にｎ型の第２不純物を前記第１不純物よりも低いドーズ量で注入した後、熱処理を行うことにより、該第２不純物を前記ｐ型回路領域の前記ゲート電極材料膜に拡散させる工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ｐ型ウェルにｎ型不純物を注入した後、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型エクステンション領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入した後、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型エクステンション領域を形成する工程と、
前記ｎ型及びｐ型エクステンション領域を形成した後、前記ｎ型及びｐ型回路領域の前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入し、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型ソース／ドレイン領域を形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｎ型ウェルにｐ型不純物を注入し、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型ソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。
【００１３】
本発明に係る半導体装置の製造方法において、
前記第１不純物を５×１０１５〜１×１０１６ｃｍ−２のドーズ量で注入し、前記第２不純物を１×１０１５〜５×１０１５ｃｍ−２のドーズ量で注入することが好適である。
【００１４】
本発明に係る半導体装置の製造方法は、ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記ｎ型又はｐ型回路領域の前記高誘電率ゲート絶縁膜上に第１のＳｉＧｅ膜を形成する工程と、
前記ｐ型又はｎ型回路領域の前記高誘電率ゲート絶縁膜上に前記第１のＳｉＧｅ膜とはＧｅ組成が異なる第２のＳｉＧｅ膜を形成する工程と、
前記第１及び第２のＳｉＧｅ膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより、前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ｐ型ウェルにｎ型不純物を注入した後、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型エクステンション領域を形成する工程と、
前記ゲート電極をマスクとして前記ｎ型ウェルにｐ型不純物を注入した後、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型エクステンション領域を形成する工程と、
前記ｎ型及びｐ型エクステンション領域を形成した後、前記ｎ型及びｐ型回路領域の前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入し、該ｎ型不純物を活性化させる熱処理を行うことにより、前記ｐ型ウェルにｎ型ソース／ドレイン領域を形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｎ型ウェルにｐ型不純物を注入し、該ｐ型不純物を活性化させる熱処理を行うことにより、前記ｎ型ウェルにｐ型ソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。
【発明の効果】
【００１５】
本発明は以上説明したように、ｐ型及びｎ型回路領域におけるゲートドーパント注入条件又は熱処理条件を制御することにより、相補型半導体装置における閾値電圧のバラツキを発生を抑制することができる。また、ｐ型及びｎ型回路領域におけるＳｉＧｅゲート電極のＧｅ濃度を制御することにより、相補型半導体装置における閾値電圧のバラツキを発生を抑制することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１７】
実施の形態１．
図１〜図３は、本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。より詳細には、図１〜図３は、相補型半導体装置であるＣＭＩＳＦＥＴの製造方法を説明するための工程断面図である。
【００１８】
先ず、図１（ａ）に示すように、ｐ型シリコン基板１１にＳＴＩ（shallow trench isolation）法を用いて素子分離１２を形成する。そして、素子分離１２で分離されたｎ型チャネルＭＩＳＦＥＴ領域（以下「ＮＭＩＳ領域」という。）の活性領域に、ｐ型不純物を注入し、熱処理を行うことによりｐ型ウェル１３を形成する。また、ｐ型チャネルＭＩＳＦＥＴ領域（以下「ＰＭＩＳ領域」という。）の活性領域に、ｎ型不純物を注入し、熱処理を行うことにより、ｎ型ウェル１４を形成する。
【００１９】
次に、図１（ｂ）に示すように、シリコン基板１１上にシリコン酸化膜１５を熱酸化法により、例えば、０．７ｎｍ〜１．０ｎｍの膜厚で形成する。そして、シリコン酸化膜１５上に、ＡＬＤ（atomic layer deposition）法やＭＯＣＶＤ（metal organic chemical vapor deposition）法により、該シリコン酸化膜１５よりも高い比誘電率を有する高誘電率ゲート絶縁膜１６としてＨｆＡｌＯｘ膜を、例えば、１．２ｎｍ〜２．５ｎｍの膜厚で形成する。さらに、ＬＰＣＶＤ（low pressure chemical vapor deposition）法により、ＨｆＡｌＯｘ膜１６上にシード層１７としての非晶質シリコン膜を、例えば、１ｎｍ程度の膜厚で形成する。ＨｆＡｌＯｘ膜１６は、ＡＬＤ法を用いる場合、例えば、原料：ＨｆＣｌ４及びＴＭＡ、酸化剤：Ｈ２Ｏ又はＯ３、基板温度：３００℃の条件で形成できる。シード層１７は、例えば、原料：シランガス、圧力：１００Ｐａ、温度：４８０℃の条件で形成できる。その後、シード層１７上にゲート電極となるゲート電極材料膜としてのポリシリコンゲルマニウム膜１８を、例えば、１５０ｎｍ程度の膜厚で形成する。ポリシリコンゲルマニウム膜１８は、例えば、ＳｉＨ４流量：０．６ｓｌｍ；Ｈ２希釈１０％ＧｅＨ４流量：０．５８ｓｌｍ；温度：４７５℃；圧力：１０Ｐａの条件で形成できる。ポリシリコンゲルマニウム膜（Ｓｉ１−ｘＧｅｘ膜）１８のＧｅ組成ｘは、０．１５−０．５（１５％−５０％）に制御することが好適である。なお、シリコン酸化膜１５を形成せずに、シリコン基板１１上にＨｆＡｌＯｘ膜１６を直接形成してもよい（後述する実施の形態２−４についても同様）。
次に、ポリシリコンゲルマニウム膜１８上にリソグラフィ技術を用いてＰＭＩＳ領域を覆うレジストパターン１９を形成し、ＮＭＩＳ領域のポリシリコンゲルマニウム膜１８にゲートドーパントとしてのリンイオン２０を、例えば、加速電圧：５ｋｅＶ、ドーズ量：４×１０１５ａｔｏｍｓ／ｃｍ２で注入する。そして、１０５０℃の温度で１ｓｅｃの熱処理を行い、リンイオンを拡散させる。その後、レジストパターン１９を除去する。
【００２０】
次に、図１（ｃ）に示すように、ポリシリコンゲルマニウム膜１８上にリソグラフィ技術を用いてＮＭＩＳ領域を覆うレジストパターン２１を形成し、ＰＭＩＳ領域のポリシリコンゲルマニウム膜１８にゲートドーパントとしてのボロンイオン２２を、例えば、加速電圧：２ｋｅＶ、ドーズ量：３×１０１５ａｔｏｍｓ／ｃｍ２で注入する。そして、１０５０℃の温度で１ｓｅｃの熱処理を行い、ボロンイオンを拡散させる。その後、レジストパターン２１を除去する。
【００２１】
次に、図２（ａ）に示すように、ポリシリコンゲルマニウム膜１８上にリソグラフィ技術を用いてレジストパターン２３を形成する。そして、レジストパターン２３をマスクとして、ポリシリコンゲルマニウム膜１８、シード層１７、ＨｆＡｌＯｘ膜１６及びシリコン酸化膜１５を順次エッチングする。その後、レジストパターン２３を除去すると、図２（ｂ）に示すように、ＮＭＩＳ領域においてシリコン基板１１上にゲート絶縁膜１５ａ，１６ａを介してゲート電極１７ａ，１８ａが形成されると共に、ＰＭＩＳ領域においてシリコン基板１１上にゲート絶縁膜１５ａ，１６ａを介してゲート電極１７ａ，１８ｂが形成される。次に、図２（ｂ）に示すように、リソグラフィ技術を用いてＰＭＩＳ領域を覆うレジストパターン２４を形成し、ＮＭＩＳ領域のゲート電極１８ａ，１７ａをマスクとして用いてｎ型不純物としての砒素イオン２５を、例えば、加速電圧：２ｋｅＶ、ドーズ量：１×１０１５ａｔｏｍｓ／ｃｍ２で注入し、活性化のための熱処理を行う。これにより、ＮＭＩＳ領域のシリコン基板１１上層（すなわち、ｐ型ウェル１３上層）にｎ型エクステンション領域２６が形成される。その後、レジストパターン２４を除去する。
【００２２】
続いて、図示しないが、ＮＭＩＳ領域をレジストパターンで覆い、ＰＭＩＳ領域のゲート電極１８ｂ，１７ａをマスクとして用いてｐ型エクステンション領域形成用のｐ型不純物としてのボロンイオンを、例えば、加速電圧：０．２ｋｅＶ、ドーズ量：１×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、図２（ｂ）に示すように、ＰＭＩＳ領域のシリコン基板１１上層（すなわち、ｎ型ウェル１４上層）にｐ型エクステンション領域２７が形成される。
【００２３】
次に、シリコン基板１１全面にダメージ防止用のシリコン酸化膜２８を、例えば、２ｎｍの膜厚で形成する。そして、シリコン酸化膜２８上にシリコン窒化膜２９を、例えば、５０ｎｍ〜８０ｎｍの膜厚で形成する。続いて、シリコン窒化膜２９とシリコン酸化膜２８を異方性エッチングする。これにより、図２（ｃ）に示すように、ＮＭＩＳ領域のゲート電極１８ａ，１７ａの側壁を覆うサイドウォール２９が自己整合的に形成されると共に、ＰＭＩＳ領域のゲート電極１８ｂ，１７ａの側壁を覆うサイドウォール２９が自己整合的に形成される。
【００２４】
次に、図３（ａ）に示すように、ＰＭＩＳ領域をレジストパターン３０で覆い、ＮＭＩＳ領域のサイドウォール２９及びゲート電極１８ａ，１７ａをマスクとして用いてｎ型不純物としての砒素イオン３１を、例えば、加速電圧：３５ｋｅＶ、ドーズ量：５×１０１５ａｔｏｍｓ／ｃｍ２で注入し、活性化のための熱処理を行う。これにより、ＮＭＩＳ領域のシリコン基板１１上層（すなわち、ｐ型ウェル１３上層）にｎ型ソース／ドレイン領域３２が形成される。その後、レジストパターン３０を除去する。
【００２５】
次に、図３（ｂ）に示すように、ＮＭＩＳ領域をレジストパターン３３で覆い、ＰＭＩＳ領域のサイドウォール２９及びゲート電極１８ｂ，１７ａをマスクとして用いてｐ型不純物としてのボロンイオン３４を、例えば、加速電圧：５ｋｅＶ、ドーズ量：３×１０１５ａｔｏｍｓ／ｃｍ２で注入し、活性化のための熱処理を行う。これにより、ＰＭＩＳ領域のシリコン基板１１上層（すなわち、ｎ型ウェル１４上層）にｐ型ソース／ドレイン領域３５が形成される。その後、レジストパターン３３を除去する。
以上の工程を経ることにより、図３（ｃ）に示すＣＭＩＳＦＥＴが形成される。
【００２６】
以上説明したように、本実施の形態１では、ＮＭＩＳ領域のゲートドーパントとしてリンイオンを注入し、ＰＭＩＳ領域のゲートドーパントとしてボロンイオンを注入した。このように、ＮＭＩＳ領域とＰＭＩＳ領域とでゲートドーパントの導電型を制御することにより、相補型半導体装置における閾値電圧のバラツキを抑制することができる。
【００２７】
図４は、本実施の形態１のＰＭＩＳＦＥＴのＣ−Ｖ特性を示す図である。
図４において、比較のため、従来技術のＰＭＩＳＦＥＴのＣ−Ｖ特性を併せて示した。図４に示すように、本発明によるｐＭＩＳＦＥＴではＣ−Ｖ特性のシフトが見られず、良好なＣ−Ｖ特性が得られる。よって、ＣＭＩＳＦＥＴにおける閾値電圧のバラツキを抑制することができる。
【００２８】
なお、本実施の形態１では、ＬＤＤ構造を有するＣＭＩＳＦＥＴについて説明したが、ＬＤＤ構造を有しないＣＭＩＳＦＥＴに対しても本発明を適用することができる（後述する実施の形態２−４についても同様）。この場合、ゲート電極パターニング後に、ゲート電極をマスクとしてソース／ドレイン領域形成用のｎ型及びｐ型及不純物をシリコン基板１１に注入すればよい。
【００２９】
また、シリコン酸化膜１５の代わりに、シリコン窒化膜やシリコン酸窒化膜を用いることができる。さらに、高誘電率ゲート絶縁膜１６として、ＨｆＡｌＯｘ膜（Ｈｆアルミネート膜）以外に、ハフニア膜（ＨｆＯ２膜）、Ｈｆシリケート膜（ＨｆＳｉＯｘ膜）、或いはアルミナ膜（Ａｌ２Ｏ３膜）、或いはこれらを窒化処理した膜を用いることができる（後述する実施の形態２−４についても同様）。
【００３０】
実施の形態２．
前述した実施の形態１では、ＮＭＩＳ領域のゲートドーパントの導電型と、ＰＭＩＳ領域のゲートドーパントの導電型を相違させることにより、ＣＭＩＳＦＥＴの閾値電圧のバラツキを抑制した。本発明の実施の形態２では、ＮＭＩＳ領域とＰＭＩＳ領域でゲートドーパント注入後の熱処理条件を相違させる点に特徴がある。
【００３１】
図５〜図７は、本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である。
【００３２】
先ず、実施の形態１と同様の方法により、図５（ａ）に示すように、ｐ型シリコン基板１１に素子分離１２を形成する。そして、ＮＭＩＳ領域の活性領域にｐ型ウェル１３を形成し、ＰＭＩＳ領域の活性領域にｎ型ウェル１４を形成する。
【００３３】
次に、実施の形態１と同様の方法により、図５（ｂ）に示すように、シリコン基板１１上にシリコン酸化膜１５を、例えば、０．７ｎｍ〜１．０ｎｍの膜厚で形成し、シリコン酸化膜１５上にＨｆＡｌＯｘ膜１６を、例えば、１．２ｎｍ〜２．５ｎｍの膜厚で形成する。そして、ＨｆＡｌＯｘ膜１６上にシード層１７としての非晶質シリコン膜を、例えば、１ｎｍ程度の膜厚で形成し、シード層１７上にゲート電極材料膜としてのポリシリコンゲルマニウム膜１８を、例えば、１５０ｎｍ程度の膜厚で形成する。続いて、ＮＭＩＳ領域及びＰＭＩＳ領域のポリシリコンゲルマニウム膜１８にゲートドーパントとしてのリンイオン２０を、例えば、加速電圧：５ｋｅＶ、ドーズ量：４×１０１５ａｔｏｍｓ／ｃｍ２で注入する。
【００３４】
その後、図５（ｃ）リソグラフィ技術を用いてＰＭＩＳ領域を覆うレジストパターン４１を形成し、ＲＴＡ（rapid thermal annealing）装置を用いてＮＭＩＳ領域のポリシリコンゲルマニウム膜１８に１０５０℃の温度で５ｓｅｃの熱処理４２を行い、リンイオンを拡散させる。その後、レジストパターン４１を除去する。
【００３５】
次に、図６（ａ）に示すように、リソグラフィ技術を用いてＮＭＩＳ領域を覆うレジストパターン４３を形成し、ＲＴＡ（rapid thermal annealing）装置を用いてＰＭＩＳ領域のポリシリコンゲルマニウム膜１８に１０５０℃の温度で１ｓｅｃの熱処理４４を行い、リンイオンを拡散させる。その後、レジストパターン４３を除去する。
【００３６】
本実施の形態２において、ＮＭＩＳ領域のポリシリコンゲルマニウム膜１８に対する熱処理時間を１ｓｅｃ−５ｓｅｃとし、ＰＭＩＳ領域のポリシリコンゲルマニウム膜１８に対する熱処理時間を１ｓｅｃ−３ｓｅｃとすることが望ましい。
【００３７】
次に、図６（ｂ）に示すように、ポリシリコンゲルマニウム膜１８上にリソグラフィ技術を用いてレジストパターン２３を形成する。そして、レジストパターン２３をマスクとしてポリシリコンゲルマニウム膜１８、シード層１７、ＨｆＡｌＯｘ膜１６及びシリコン酸化膜１５を順次エッチングする。その後、レジストパターン２３を除去すると、図６（ｃ）に示すように、ＮＭＩＳ領域においてシリコン基板１１上にゲート絶縁膜１５ａ，１６ａを介してゲート電極１７ａ，１８ａが形成されると共に、ＰＭＩＳ領域においてシリコン基板１１上にゲート絶縁膜１５ａ，１６ａを介してゲート電極１７ａ，１８ｃが形成される。次に、図６（ｃ）に示すように、リソグラフィ技術を用いてＰＭＩＳ領域を覆うレジストパターン２４を形成し、ＮＭＩＳ領域のゲート電極１８ａ，１７ａをマスクとして用いてｎ型不純物としての砒素イオン２５を、例えば、加速電圧：２ｋｅＶ、ドーズ量：１×１０１５ａｔｏｍｓ／ｃｍ２で注入し、活性化のための熱処理を行う。これにより、ＮＭＩＳ領域のシリコン基板１１上層（すなわち、ｐ型ウェル１３上層）にｎ型エクステンション領域２６が形成される。その後、レジストパターン２４を除去する。
【００３８】
続いて、図示しないが、ＮＭＩＳ領域をレジストパターンで覆い、ＰＭＩＳ領域のゲート電極１８ｃ，１７ａをマスクとして用いてｐ型エクステンション領域形成用のｐ型不純物としてのボロンイオンを、例えば、加速電圧：０．２ｋｅＶ、ドーズ量：１×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、図７（ａ）に示すように、ＰＭＩＳ領域のシリコン基板１１上層（すなわち、ｎ型ウェル１４上層）にｐ型エクステンション領域２７が形成される。
【００３９】
次に、実施の形態１と同様の方法により、シリコン基板１１全面にシリコン酸化膜２８を、例えば、２ｎｍの膜厚で形成し、シリコン酸化膜２８上にシリコン窒化膜２９を、例えば、５０ｎｍ〜８０ｎｍの膜厚で形成する。続いて、シリコン窒化膜２９とシリコン酸化膜２８を異方性エッチングする。これにより、図７（ａ）に示すように、ＮＭＩＳ領域のゲート電極１８ａ，１７ａの側壁を覆うサイドウォール２９が自己整合的に形成されると共に、ＰＭＩＳ領域のゲート電極１８ｃ，１７ａの側壁を覆うサイドウォール２９が自己整合的に形成される。
【００４０】
次に、図７（ａ）に示すように、ＰＭＩＳ領域をレジストパターン３０で覆い、ＮＭＩＳ領域のサイドウォール２９及びゲート電極１８ａ，１７ａをマスクとして用いてｎ型不純物としての砒素イオン３１を、例えば、加速電圧：３５ｋｅＶ、ドーズ量：５×１０１５ａｔｏｍｓ／ｃｍ２で注入し、活性化のための熱処理を行う。これにより、ＮＭＩＳ領域のシリコン基板１１上層（すなわち、ｐ型ウェル１３上層）にｎ型ソース／ドレイン領域３２が形成される。その後、レジストパターン３０を除去する。
【００４１】
次に、図７（ｂ）に示すように、ＮＭＩＳ領域をレジストパターン３３で覆い、ＰＭＩＳ領域のサイドウォール２９及びゲート電極１８ｂ，１７ａをマスクとして用いてｐ型不純物としてのボロンイオン３４を、例えば、加速電圧：５ｋｅＶ、ドーズ量：３×１０１５ａｔｏｍｓ／ｃｍ２で注入し、活性化のための熱処理を行う。これにより、ＰＭＩＳ領域のシリコン基板１１上層（すなわち、ｎ型ウェル１４上層）にｐ型ソース／ドレイン領域３５が形成される。その後、レジストパターン３３を除去する。
以上の工程を経ることにより、図７（ｃ）に示すＣＭＩＳＦＥＴが形成される。
【００４２】
以上説明したように、本実施の形態２では、ゲートドーパントを注入した後、ＮＭＩＳ領域のゲートドーパント拡散用の熱処理時間を５ｓｅｃとし、ＰＭＩＳ領域のゲートドーパント拡散用の熱処理時間を１ｓｅｃとした。このように、ＮＭＩＳ領域とＰＭＩＳ領域のゲートドーパント拡散用の熱処理時間を制御することにより、相補型半導体装置における閾値電圧のバラツキを抑制することができる。
【００４３】
実施の形態３．
前述した実施の形態１と本発明の実施の形態３との相違点は、ＮＭＩＳ領域とＰＭＩＳ領域でゲートドーパントの導電型ではなく加速電圧を相違させる点である。以下、この相違点を中心に説明する。
図８は、本発明の実施の形態３による半導体装置の製造方法を説明するための工程断面図である。
【００４４】
先ず、実施の形態１と同様の方法により、ポリシリコンゲルマニウム膜１８まで形成する。
次に、図８（ａ）に示すように、リソグラフィ技術を用いてＰＭＩＳ領域を覆うレジストパターン１９を形成し、ＮＭＩＳ領域のポリシリコンゲルマニウム膜１８にゲートドーパントとしてのリンイオン４５を、例えば、加速電圧：１５ｋｅＶ、ドーズ量：４×１０１５ａｔｏｍｓ／ｃｍ２で注入する。そして、１０５０℃の温度で１ｓｅｃの熱処理を行い、リンイオンを拡散させる。その後、レジストパターン１９を除去する。
【００４５】
次に、図８（ｂ）に示すように、リソグラフィ技術を用いてＮＭＩＳ領域を覆うレジストパターン２１を形成し、ＰＭＩＳ領域のポリシリコンゲルマニウム膜１８にゲートドーパントとしてのリンイオン４６を、例えば、加速電圧：５ｋｅＶ、ドーズ量：４×１０１５ａｔｏｍｓ／ｃｍ２で注入する。そして、１０５０℃の温度で１ｓｅｃの熱処理を行い、リンイオンを拡散させる。その後、レジストパターン２１を除去する。
【００４６】
本実施の形態３において、ＮＭＩＳ領域のポリシリコンゲルマニウム膜１８へのゲートドーパントの加速電圧を５ｋｅＶ−２０ｋｅＶとし、ＰＭＩＳ領域のポリシリコンゲルマニウム膜１８へのゲートドーパントのドーズ量を３ｋｅＶ−１０ｋｅＶとすることが望ましい。
【００４７】
その後、実施の形態１と同様の方法により、ゲート電極とゲート絶縁膜のパターニング、エクステンション領域の形成、サイドウォールの形成、ソース／ドレイン領域の形成を行う。
【００４８】
以上説明したように、本実施の形態３では、ＮＭＩＳ領域のゲートドーパントの加速電圧よりもＰＭＩＳ領域のゲートドーパントの加速電圧を低くした。このように、ＮＭＩＳ領域とＰＭＩＳ領域とでゲートドーパントの加速電圧を制御することにより、相補型半導体装置における閾値電圧のバラツキを抑制することができる。
【００４９】
実施の形態４．
前述した実施の形態３と本発明の実施の形態４との相違点は、ＮＭＩＳ領域とＰＭＩＳ領域でゲートドーパントの加速電圧ではなくドーズ量を相違させる点である。以下、この相違点を中心に説明する。
図９は、本発明の実施の形態４による半導体装置の製造方法を説明するための工程断面図である。
【００５０】
先ず、実施の形態１と同様の方法により、ポリシリコンゲルマニウム膜１８まで形成する。
次に、図９（ａ）に示すように、リソグラフィ技術を用いてＰＭＩＳ領域を覆うレジストパターン１９を形成し、ＮＭＩＳ領域のポリシリコンゲルマニウム膜１８にゲートドーパントとしてのリンイオン４７を、例えば、加速電圧：５ｋｅＶ、ドーズ量：１×１０１６ａｔｏｍｓ／ｃｍ２で注入する。そして、１０５０℃の温度で１ｓｅｃの熱処理を行い、リンイオンを拡散させる。その後、レジストパターン１９を除去する。
【００５１】
次に、図９（ｂ）に示すように、リソグラフィ技術を用いてＮＭＩＳ領域を覆うレジストパターン２１を形成し、ＰＭＩＳ領域のポリシリコンゲルマニウム膜１８にゲートドーパントとしてのリンイオン４８を、例えば、加速電圧：５ｋｅＶ、ドーズ量：４×１０１５ａｔｏｍｓ／ｃｍ２で注入する。そして、１０５０℃の温度で１ｓｅｃの熱処理を行い、リンイオンを拡散させる。その後、レジストパターン２１を除去する。
【００５２】
本実施の形態４において、ＮＭＩＳ領域のポリシリコンゲルマニウム膜１８へのゲートドーパントのドーズ量を５×１０１５ａｔｏｍｓ／ｃｍ２−１×１０１６ａｔｏｍｓ／ｃｍ２とし、ＰＭＩＳ領域のポリシリコンゲルマニウム膜１８へのゲートドーパントのドーズ量を１×１０１５ａｔｏｍｓ／ｃｍ２−５×１０１５ａｔｏｍｓ／ｃｍ２とすることが望ましい。
【００５３】
その後、実施の形態１と同様の方法により、ゲート電極とゲート絶縁膜のパターニング、エクステンション領域の形成、サイドウォールの形成、ソース／ドレイン領域の形成を行う。
【００５４】
以上説明したように、本実施の形態４では、ＮＭＩＳ領域のゲートドーパントのドーズ量よりもＰＭＩＳ領域のゲートドーパントのドーズ量を低くした。このように、ＮＭＩＳ領域とＰＭＩＳ領域とでゲートドーパントのドーズ量を制御することにより、相補型半導体装置における閾値電圧のバラツキを抑制することができる。
【００５５】
実施の形態５．
本実施の形態５では、ＮＭＩＳ領域とＰＭＩＳ領域とでＳｉＧｅゲート電極のＧｅ濃度を相違させる点に特徴がある。その他については、上述した実施の形態１−４とほぼ同様であり、特徴部分を中心に説明する。
図１０は、本発明の実施の形態５による半導体装置の製造方法を説明するための工程断面図である。
先ず、実施の形態１と同様の方法により、ＨｆＡｌＯｘ膜１６まで形成する。
次に、図１０（ａ）に示すように、ＨｆＡｌＯｘ膜１６上にＧｅ組成：３０％の第１ポリシリコンゲルマニウム膜１８１を形成する。そして、第１ポリシリコンゲルマニウム膜１８１上にリソグラフィ技術を用いてＮＭＩＳ領域を覆うレジストパターン５１を形成する。さらに、このレジストパターン５１をマスクとして第１ポリシリコンゲルマニウム膜１８１をエッチングする。これにより、ＮＭＩＳ領域のＨｆＡｌＯｘ膜１６上にのみ、第１ポリシリコンゲルマニウム膜１８１が形成される。その後、レジストパターン５１を除去する。
【００５６】
次に、図１０（ｂ）に示すように、基板１１全面にＧｅ組成：４０％の第２ポリシリコンゲルマニウム膜１８２を形成する。なお、ＳｉＧｅ膜１８１，１８２のＧｅ組成は、ＳｉＨ４の流量とＨ２希釈１０％ＧｅＨ４の流量との比を制御することにより制御可能である。そして、第２ポリシリコンゲルマニウム膜１８２上にリソグラフィ技術を用いてＰＭＩＳ領域を覆うレジストパターン５２を形成する。さらに、このレジストパターン５２をマスクとして第１ポリシリコンゲルマニウム膜１８２をエッチングする。これにより、ＰＭＩＳ領域のＨｆＡｌＯｘ膜１６上にのみ、第２ポリシリコンゲルマニウム膜１８２が形成される。その後、レジストパターン５２を除去する。
【００５７】
次に、第１及び第２ポリシリコンゲルマニウム膜１８１，１８２へのゲートドーパントの注入を行い、その後熱処理を行ってゲートドーパントを拡散させる。
その後、実施の形態１と同様の方法により、ゲート電極とゲート絶縁膜のパターニング、エクステンション領域の形成、サイドウォールの形成、ソース／ドレイン領域の形成を行う。
【００５８】
以上説明したように、本実施の形態５では、ＮＭＩＳ領域のポリシリコンゲルマニウム膜１８１のＧｅ組成と、ＰＭＩＳ領域のポリシリコンゲルマニウム膜１８２のＧｅ組成とを異なるようにした。このように、ＮＭＩＳ領域とＰＭＩＳ領域とでゲートドーパントのドーズ量を制御することにより、相補型半導体装置における閾値電圧のバラツキを抑制することができる。
【００５９】
なお、本実施の形態５では、ＮＭＩＳ領域に第１ポリシリコンゲルマニウム膜１８１を形成した後にＰＭＩＳ領域に第２ポリシリコンゲルマニウム膜１８２を形成したが、形成順序を逆にしてもよい。
また、ゲートドーパントの注入及び拡散工程に、上述した実施の形態１−４の方法を適用することができる。これにより、さらに閾値電圧のバラツキを抑制することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である（その１）。
【図２】本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である（その２）。
【図３】本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である（その３）。
【図４】本発明の実施の形態１によるＰＭＩＳＦＥＴのＣ−Ｖ特性を示す図である。
【図５】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その１）。
【図６】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その２）。
【図７】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その３）。
【図８】本発明の実施の形態３による半導体装置の製造方法を説明するための工程断面図である。
【図９】本発明の実施の形態４による半導体装置の製造方法を説明するための工程断面図である。
【図１０】本発明の実施の形態５による半導体装置の製造方法を説明するための工程断面図である。
【図１１】従来技術によるＰＭＩＳＦＥＴのＣ−Ｖ特性を示す図である。
【符号の説明】
【００６１】
１１    シリコン基板
１２    素子分離
１３    ｐ型ウェル
１４    ｎ型ウェル
１５    シリコン酸化膜
１６    高誘電率ゲート絶縁膜（ＨｆＡｌＯｘ膜）
１７    シード層
１８    ポリシリコンゲルマニウム膜
１８１  第１のポリシリコンゲルマニウム膜
１８２  第２のポリシリコンゲルマニウム膜
１９，２１，２３，２４，３０，３３，４１，４３，５１，５２    レジストパターン
２０，４５，４６，４７，４８    リンイオン（ゲートドーパント）
２２，３４    ボロンイオン（ゲートドーパント）
２５，３１    砒素イオン
２６    ｎ型エクステンション領域
２７    ｐ型エクステンション領域
２８    シリコン酸化膜
２９    サイドウォール（シリコン窒化膜）
３２    ｎ型ソース／ドレイン領域
３５    ｐ型ソース／ドレイン領域
【図１】
2006108251.tif 000003
【図２】
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【図３】
2006108251.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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