(57)【要約】  【課題】  半導体記憶装置、特にロジック領域と拡散配線層構造を有するメモリ領域とが混載された半導体記憶装置におけるゲート電極等の寸法の微細化に対して、ゲート抵抗値をさらに低減できるようにする。  【解決手段】  半導体記憶装置は、半導体基板１０１上に形成され、それぞれがメモリトランジスタを含む複数のメモリセルが互いに交差する複数の不純物拡散層（ビット線）１０７と複数のゲート電極（ワード線）１０５とによってマトリックス状に配置されたメモリ領域としての第１の活性領域１０３を有している。各メモリトランジスタのゲート電極１０５は、その上面の中央部が縁部から上方に突き出す突き出し部を有し、各メモリトランジスタのゲート電極１０５における突き出し部の上面には、それぞれシリサイド層１０９が形成されている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
基板上に形成され、それぞれがメモリトランジスタを含む複数のメモリセルが互いに交差する複数のビット線と複数のワード線とによってマトリックス状に配置されたメモリ領域を有する半導体記憶装置であって、
前記各メモリトランジスタのゲート電極は、その上面の中央部が縁部から上方に突き出す突き出し部を有し、
前記各メモリトランジスタのゲート電極における前記突き出し部の上面には、それぞれシリサイド層が形成されていることを特徴とする半導体記憶装置。
【請求項２】
前記各メモリトランジスタは、ソース領域又はドレイン領域となる不純物拡散層によって前記ビット線の一部を構成し、前記ゲート電極が前記ワード線の一部を構成することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記基板上における前記複数のメモリトランジスタのゲート電極同士の間の領域にはゲート間絶縁膜が形成されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記基板上の前記メモリ領域を除く領域に形成され、ロジックトランジスタが配置されたロジック領域を有し、前記ロジックトランジスタのゲート電極の側面上には側壁絶縁膜が形成されていることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体記憶装置。
【請求項５】
前記ロジックトランジスタのゲート電極の上面及び前記ロジックトランジスタのソース領域又はドレイン領域となる不純物拡散層の各露出部分には、それぞれシリサイド層が形成されていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記各メモリトランジスタのゲート電極の下側に形成されているメモリゲート絶縁膜は、電荷蓄積膜を有していることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体記憶装置。
【請求項７】
前記メモリゲート絶縁膜は、下層のシリコン酸化膜と上層のシリコン窒化膜とを有する積層体からなり、
前記電荷蓄積膜は前記上層のシリコン窒化膜からなることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記メモリゲート絶縁膜は、下層のシリコン酸化膜と中層のシリコン窒化膜と上層のシリコン酸化膜とを有する積層体からなり、
前記電荷蓄積膜は前記中層のシリコン窒化膜からなることを特徴とする請求項６に記載の半導体記憶装置。
【請求項９】
前記各メモリトランジスタのゲート電極の下側に形成されているメモリゲート絶縁膜は、下層のシリコン酸化膜と中層のシリコン窒化膜と上層のシリコン酸化膜とを有する積層体からなり、
前記中層のシリコン窒化膜は、前記複数のメモリトランジスタの前記メモリゲート絶縁膜同士をつなぐように共通に形成されていることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記複数のメモリトランジスタのうち、前記ワード線が延びる方向に隣り合う一対のメモリトランジスタにおける一方のソース領域と他方のドレイン領域とは共通の不純物拡散層からなることを特徴とする請求項２〜９のうちのいずれか１項に記載の半導体記憶装置。
【請求項１１】
前記メモリトランジスタのゲート電極におけるシリサイド層と、前記ロジックトランジスタのゲート電極におけるシリサイド層とは、基板面に垂直な方向の断面形状が互いに異なることを特徴とする請求項５〜１０のうちのいずれかの１項に記載の半導体記憶装置。
【請求項１２】
基板上に形成され、それぞれがメモリトランジスタを含む複数のメモリセルが互いに交差する複数のビット線と複数のワード線とによってマトリックス状に配置されたメモリ領域と、ロジックトランジスタが配置されたロジック領域とを有する半導体記憶装置の製造方法であって、
前記メモリ領域に、前記複数のメモリセルのうち前記ビット線が延びる方向に並ぶメモリセルを構成するトランジスタのソース領域又はドレイン領域となる第１の不純物拡散層を前記ビット線が延びる方向に共通に形成する工程と、
前記基板上の前記メモリ領域にメモリゲート絶縁膜を形成すると共に、前記基板上の前記ロジック領域にロジックゲート絶縁膜を形成する工程と、
前記メモリゲート絶縁膜及び前記ロジックゲート絶縁膜の上にシリコン含有膜を堆積する工程と、
前記メモリ領域において、前記シリコン含有膜をパターニングして、前記複数のメモリトランジスタのうち前記ワード線が延びる方向に並ぶメモリトランジスタのゲート電極を前記ワード線が延びる方向に共通に形成すると共に、前記ロジック領域において、前記シリコン含有膜をパターンニングして、前記ロジックトランジスタのゲート電極を形成する工程と、
前記ロジックトランジスタのゲート電極の側面上に側壁絶縁膜を形成する工程と、
前記ロジック領域に、前記ロジックトランジスタのソース領域又はドレイン領域となる第２の不純物拡散層を形成する工程と、
前記メモリ領域及び前記ロジック領域の上に第１の絶縁膜を形成した後、形成した前記第１の絶縁膜の上に該第１の絶縁膜とは組成が異なる第２の絶縁膜を形成する工程と、
前記メモリ領域において、前記第２の絶縁膜及び前記第１の絶縁膜に対して順次エッチングを行なって、前記複数のメモリトランジスタのゲート電極の上面の角部を露出する工程と、
前記複数のメモリトランジスタのゲート電極の上面の角部を露出した後に、さらにエッチングを行なって、前記複数のメモリトランジスタのゲート電極の上面を露出し且つ前記ゲート電極の上面の角部を除去すると共に、前記ビット線が延びる方向に隣接する前記メモリトランジスタのゲート電極同士の間に少なくとも前記第１の絶縁膜からなるゲート間絶縁膜を形成する工程と、
前記ロジック領域において、前記第２の絶縁膜及び前記第１の絶縁膜に対して順次エッチングを行なって、前記ロジックトランジスタのゲート電極の上面及び前記第２の不純物拡散層の上面を露出する工程と、
前記複数のメモリトランジスタのゲート電極の角部が除去された上面、前記ロジックトランジスタのゲート電極の上面及び前記第２の不純物拡散層の露出部分の上に、それぞれシリサイド層を形成する工程とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項１３】
前記メモリゲート絶縁膜は、電荷蓄積膜を有していることを特徴とする請求項１２に記載の半導体記憶装置の製造方法。
【請求項１４】
前記メモリゲート絶縁膜は、下層のシリコン酸化膜と上層のシリコン窒化膜とを有する積層体からなり、
前記電荷蓄積膜は前記上層のシリコン窒化膜からなることを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
【請求項１５】
前記メモリゲート絶縁膜は、下層のシリコン酸化膜と中層のシリコン窒化膜と上層のシリコン窒化膜とを有する積層体からなり、
前記電荷蓄積膜は前記中層のシリコン窒化膜からなることを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
【請求項１６】
前記複数のメモリトランジスタのゲート電極の上面の角部を露出する工程において、前記第２の絶縁膜及び前記第１の絶縁膜に対して行なうエッチングは、等方性のエッチングであることを特徴とする請求項１２に記載の半導体記憶装置の製造方法。
【請求項１７】
前記複数のメモリトランジスタのゲート電極の上面の角部を露出した後に、前記第２の絶縁膜及び前記第１の絶縁膜に対して行なうエッチングは、異方性のエッチングであることを特徴とする請求項１２又は１６に記載の半導体記憶装置の製造方法。
【請求項１８】
前記第２の絶縁膜及び前記第１の絶縁膜に対するエッチングは、前記第１の絶縁膜及び第２の絶縁膜のエッチングレートが前記シリコン含有膜のエッチングレートよりも高くなる条件で行なうことを特徴とする請求項１２、１６及び１７のうちのいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１９】
前記第２の絶縁膜は、逆スパッタ法により形成することを特徴とする請求項１２に記載の半導体記憶装置の製造方法。
【請求項２０】
基板上に形成され、それぞれがメモリトランジスタを含む複数のメモリセルが互いに交差する複数のビット線と複数のワード線とによってマトリックス状に配置されたメモリ領域と、ロジックトランジスタが配置されたロジック領域とを有する半導体記憶装置の製造方法であって、
前記メモリ領域に、前記複数のメモリセルのうち前記ビット線が延びる方向に並ぶメモリセルを構成するトランジスタのソース領域又はドレイン領域となる第１の不純物拡散層を前記ビット線が延びる方向に共通に形成する工程と、
前記基板上の前記メモリ領域にメモリゲート絶縁膜を形成すると共に、前記基板上の前記ロジック領域にロジックゲート絶縁膜を形成する工程と、
前記メモリゲート絶縁膜及び前記ロジックゲート絶縁膜の上にシリコン含有膜を堆積する工程と、
前記メモリ領域において、前記シリコン含有膜をパターニングして、前記複数のメモリトランジスタのうち前記ワード線が延びる方向に並ぶメモリトランジスタのゲート電極を前記ワード線が延びる方向に共通に形成する工程と、
前記メモリ領域上及び前記ロジック領域の上に絶縁膜を形成する工程と、
前記メモリ領域において、前記絶縁膜に対してエッチングを行なって、前記複数のメモリトランジスタのゲート電極の上面の角部を露出する工程と、
前記ゲート電極の上面の角部を露出した後に、さらにエッチングを行なって、前記複数のメモリトランジスタのゲート電極の上面を露出し且つ前記ゲート電極の上面の角部を除去すると共に、前記ビット線が延びる方向に隣接する前記メモリトランジスタのゲート電極同士の間に前記絶縁膜からなるゲート間絶縁膜を形成する工程と、
前記ロジック領域において、前記シリコン含有膜をパターンニングして、前記ロジックトランジスタのゲート電極を形成する工程と、
前記ロジックトランジスタのゲート電極の側面上に側壁絶縁膜を形成する工程と、
前記ロジック領域に、前記ロジックトランジスタのソース領域又はドレイン領域となる第２の不純物拡散層を形成する工程と、
前記複数のメモリトランジスタのゲート電極の角部が除去された上面、前記ロジックトランジスタのゲート電極の上面及び前記第２の不純物拡散層の露出部分の上に、それぞれシリサイド層を形成する工程とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項２１】
前記メモリゲート絶縁膜は、電荷蓄積膜を有していることを特徴とする請求項２０に記載の半導体記憶装置の製造方法。
【請求項２２】
前記メモリゲート絶縁膜は、下層のシリコン酸化膜と上層のシリコン窒化膜とを有する積層体からなり、
前記電荷蓄積膜は前記上層のシリコン窒化膜からなることを特徴とする請求項２１に記載の半導体記憶装置の製造方法。
【請求項２３】
前記メモリゲート絶縁膜は、下層のシリコン酸化膜と中層のシリコン窒化膜と上層のシリコン窒化膜とを有する積層体からなり、
前記電荷蓄積膜は前記中層のシリコン窒化膜からなることを特徴とする請求項２１に記載の半導体記憶装置の製造方法。
【請求項２４】
前記複数のメモリトランジスタのゲート電極の上面の角部を露出する工程において、前記絶縁膜に対して行なうエッチングは、等方性のエッチングであることを特徴とする請求項２０に記載の半導体記憶装置の製造方法。
【請求項２５】
前記複数のメモリトランジスタのゲート電極の上面の角部を露出した後に、前記絶縁膜に対して行なうエッチングは、異方性のエッチングであることを特徴とする請求項２０又は２４に記載の半導体記憶装置の製造方法。
【請求項２６】
前記絶縁膜に対するエッチングは、前記絶縁膜のエッチングレートが前記シリコン含有膜のエッチングレートよりも高くなる条件で行なうことを特徴とする請求項２０、２４及び２５のうちのいずれか１項に記載の半導体記憶装置の製造方法。
【請求項２７】
前記絶縁膜は、逆スパッタ法により形成することを特徴とする請求項２０に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に、ロジック領域と拡散配線層構造を有するメモリ領域とが混載された半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電気的に書き込み可能な不揮発性メモリ装置として、半導体基板に形成された不純物拡散層を配線とする拡散配線層がメモリトランジスタのソース又はドレインを兼ねる構造（仮想接地方式）を有する半導体記憶装置が知られている。
【０００３】
近年、半導体記憶装置の超微細化、高集積化、高性能化及び高信頼性化が求められてきており、前記の仮想接地方式を有する半導体記憶装置においても、さらなる高速化が求められている。
【０００４】
従来の仮想接地方式を有するメモリ領域とロジック領域とを混載した半導体記憶装置は、例えば特許文献１に記載されている。
【０００５】
特許文献１の第２図に示されるように、サリサイド技術により、メモリ領域である第１の活性領域１０１において、メモリゲート電極１０５のゲート電極の上面にはシリサイド層１０９が形成されており、ロジック領域である第２の活性領域１０２において、ロジックゲート電極１１２のゲート電極の上面及び不純物拡散層１１４の上面にはシリサイド層１１５がそれぞれ形成されている。
【特許文献１】特開２００３―３４７５１１号公報（第１図−第１０図）
【特許文献２】特開平０９−０７４１９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、半導体装置の微細化が進み設計ルールが微細化されていくにつれて、メモリ領域のゲート電極の幅も縮小される。このため、ゲート電極の単位長さ当たりの抵抗値（バー抵抗）はゲート幅の逆数に比例して増加することになり、０．１μｍプロセスにおいては、１μｍプロセスの１０倍の単位長さ当たりの抵抗値（バー抵抗）を持つようになる。従来例のように、ゲート電極の上面をシリサイド化した構造であっても、ゲート電極の単位長さ当たりの抵抗値（バー抵抗）はゲート幅の逆数に比例して増加する。このため、さらなる細線化が進むと、ゲート電極の上面をシリサイド化した構造では、半導体装置の超微細化と高速化との双方には対応できないという問題がある。なお、仮想接地方式におけるゲート電極においては、該ゲート電極が延びる方向に対して垂直な方向の寸法をゲート幅と呼ぶ。
【０００７】
本発明は、前記従来の問題に鑑み、半導体記憶装置におけるゲート電極等の寸法の微細化に対して、ゲート抵抗値をさらに低減できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するため、本発明は、半導体記憶装置を、メモリセルを構成するトランジスタのゲート電極の上部の形状を中央部が上方に突き出すように形成することにより、該ゲート電極の上面に形成されるシリサイド層のゲート電極との接触面積を増大させる構成とする。
【０００９】
具体的に、本発明に係る半導体記憶装置は、基板上に形成され、それぞれがメモリトランジスタを含む複数のメモリセルが互いに交差する複数のビット線と複数のワード線とによってマトリックス状に配置されたメモリ領域を有する半導体記憶装置を対象とし、各メモリトランジスタのゲート電極は、その上面の中央部が縁部から上方に突き出す突き出し部を有し、各メモリトランジスタのゲート電極における突き出し部の上面には、それぞれシリサイド層が形成されていることを特徴とする。
【００１０】
本発明の半導体記憶装置によると、各メモリトランジスタのゲート電極は、その上面の中央部が縁部から上方に突き出す突き出し部を有しているため、ゲート電極の上面に形成されるシリサイド層におけるゲート幅方向の上面に沿った長さが、ゲート電極の上面が平坦な場合と比べて長くなる。これにより、ゲート電極本体とその上面に形成されるシリサイド層との接触面積が増大するため、ゲート電極の単位長さ当たりの抵抗値（バー抵抗）が低減するので、メモリトランジスタはより一層の微細化と高速化とに対応できるようになる。
【００１１】
本発明の半導体記憶装置において、各メモリトランジスタはソース領域又はドレイン領域となる不純物拡散層によってビット線の一部を構成し、ゲート電極がワード線の一部を構成することが好ましい。このようにすると、不純物拡散層を配線とする拡散配線層がメモリトランジスタのソース又はドレインを兼ねる仮想接地方式を実現することができる。
【００１２】
この場合に、基板上における複数のメモリトランジスタのゲート電極同士の間の領域にはゲート間絶縁膜が形成されていることが好ましい。このようにすると、シリサイド層の形成時に、互いに隣接する不純物拡散層（ビット線）同士がシリサイド層により短絡されることを防止することができる。
【００１３】
本発明の半導体記憶装置において、基板上のメモリ領域を除く領域に形成され、ロジックトランジスタが配置されたロジック領域を有し、ロジックトランジスタのゲート電極の側面上には側壁絶縁膜が形成されていることが好ましい。
【００１４】
この場合に、ロジックトランジスタのゲート電極の上面及びロジックトランジスタのソース領域又はドレイン領域となる不純物拡散層の各露出部分には、それぞれシリサイド層が形成されていることが好ましい。このようにすると、ロジック領域においても、ゲート電極の上面及びソース領域又はドレイン領域の抵抗値が低減するため、ロジック領域の動作の高速化を図ることができる。
【００１５】
本発明の半導体記憶装置において、各メモリトランジスタのゲート電極の下側に形成されているメモリゲート絶縁膜は、電荷蓄積膜を有していることが好ましい。このようにすると、メモリゲート絶縁膜中に電荷を蓄積可能な半導体記憶素子を実現することができる。
【００１６】
この場合に、メモリゲート絶縁膜は、下層のシリコン酸化膜と上層のシリコン窒化膜とを有する積層体からなり、電荷蓄積膜は上層のシリコン窒化膜からなることが好ましい。
【００１７】
また、この場合に、メモリゲート絶縁膜は、下層のシリコン酸化膜と中層のシリコン窒化膜と上層のシリコン酸化膜とを有する積層体からなり、電荷蓄積膜は中層のシリコン窒化膜からなることが好ましい。
【００１８】
本発明の半導体記憶装置において、各メモリトランジスタのゲート電極の下側に形成されているメモリゲート絶縁膜は、下層のシリコン酸化膜と中層のシリコン窒化膜と上層のシリコン酸化膜とを有する積層体からなり、中層のシリコン窒化膜は、複数のメモリトランジスタのメモリゲート絶縁膜同士をつなぐように共通に形成されていることが好ましい。このようにすると、ゲート間絶縁膜の形成時にオーバエッチとなったとしても、不純物拡散層が露出しにくくなるため、不純物拡散層の上面にシリサイド層が形成されることを防止することができる。
【００１９】
本発明の半導体記憶装置において、複数のメモリトランジスタのうち、ワード線が延びる方向に隣り合う一対のメモリトランジスタにおける一方のソース領域と他方のドレイン領域とは共通の不純物拡散層からなることが好ましい。このようにすると、メモリセル自体の面積を縮小することができるため、高集積化に有利となる。
【００２０】
本発明の半導体記憶装置において、記ロジックトランジスタのゲート電極の上面及びソース領域又はドレイン領域となる不純物拡散層の各露出部分にそれぞれシリサイド層が形成されている場合に、メモリトランジスタのゲート電極におけるシリサイド層と、ロジックトランジスタのゲート電極におけるシリサイド層とは、基板面に垂直な方向の断面形状が互いに異なることが好ましい。
【００２１】
本発明に係る第１の半導体記憶装置の製造方法は、基板上に形成され、それぞれがメモリトランジスタを含む複数のメモリセルが互いに交差する複数のビット線と複数のワード線とによってマトリックス状に配置されたメモリ領域と、ロジックトランジスタが配置されたロジック領域とを有する半導体記憶装置の製造方法を対象とし、メモリ領域に、複数のメモリセルのうちビット線が延びる方向に並ぶメモリセルを構成するトランジスタのソース領域又はドレイン領域となる第１の不純物拡散層をビット線が延びる方向に共通に形成する工程と、基板上のメモリ領域にメモリゲート絶縁膜を形成すると共に、基板上のロジック領域にロジックゲート絶縁膜を形成する工程と、メモリゲート絶縁膜及びロジックゲート絶縁膜の上にシリコン含有膜を堆積する工程と、メモリ領域において、シリコン含有膜をパターニングして、複数のメモリトランジスタのうちワード線が延びる方向に並ぶメモリトランジスタのゲート電極をワード線が延びる方向に共通に形成すると共に、ロジック領域において、シリコン含有膜をパターンニングして、ロジックトランジスタのゲート電極を形成する工程と、ロジックトランジスタのゲート電極の側面上に側壁絶縁膜を形成する工程と、ロジック領域に、ロジックトランジスタのソース領域又はドレイン領域となる第２の不純物拡散層を形成する工程と、メモリ領域及びロジック領域の上に第１の絶縁膜を形成した後、形成した第１の絶縁膜の上に該第１の絶縁膜とは組成が異なる第２の絶縁膜を形成する工程と、メモリ領域において、第２の絶縁膜及び第１の絶縁膜に対して順次エッチングを行なって、複数のメモリトランジスタのゲート電極の上面の角部を露出する工程と、複数のメモリトランジスタのゲート電極の上面の角部を露出した後に、さらにエッチングを行なって、複数のメモリトランジスタのゲート電極の上面を露出し且つゲート電極の上面の角部を除去すると共に、ビット線が延びる方向に隣接するメモリトランジスタのゲート電極同士の間に少なくとも第１の絶縁膜からなるゲート間絶縁膜を形成する工程と、ロジック領域において、第２の絶縁膜及び第１の絶縁膜に対して順次エッチングを行なって、ロジックトランジスタのゲート電極の上面及び第２の不純物拡散層の上面を露出する工程と、複数のメモリトランジスタのゲート電極の角部が除去された上面、ロジックトランジスタのゲート電極の上面及び第２の不純物拡散層の露出部分の上に、それぞれシリサイド層を形成する工程とを備えていることを特徴とする。
【００２２】
第１の半導体記憶装置の製造方法によると、メモリトランジスタ及びロジックトランジスタの各ゲート電極を形成し、続いて、メモリ領域及びロジック領域の上に第１の絶縁膜及び該第１の絶縁膜と組成が異なる第２の絶縁膜を順次形成した後、メモリ領域において、第２の絶縁膜及び第１の絶縁膜に対して順次エッチングを行なって、複数のメモリトランジスタのゲート電極の上面の角部を露出する。その後、さらにエッチングを行なって、複数のメモリトランジスタのゲート電極の上面を露出し且つゲート電極の上面の角部を除去すると共に、ビット線が延びる方向に隣接するメモリトランジスタのゲート電極同士の間に少なくとも第１の絶縁膜からなるゲート間絶縁膜を形成する。このように、メモリトランジスタの各ゲート電極の上面の角部を除去するため、メモリトランジスタのゲート電極の上部に、その上面の中央部が縁部から上方に突き出す突き出し部を形成することができるので、その後のシリサイド化工程において、メモリトランジスタの各ゲート電極の上面に接触面積が大きいシリサイド層を形成することができる。その結果、メモリトランジスタの各ゲート電極の単位長さ当たりの抵抗値（バー抵抗）が低減するので、メモリトランジスタはより一層の微細化と高速化とに対応できるようになる。なお、メモリトランジスタの各ゲート電極同士の間を埋める絶縁膜に互いの組成が異なるすなわちエッチング耐性が異なる第１の絶縁膜及び第２の絶縁膜を用いているため、第１の絶縁膜及び第２の絶縁膜の各膜厚を調整することにより、メモリトランジスタのゲート電極同士の間に該ゲート電極同士の間隔の大小に依らずに所望の厚さに堆積することができる。さらに、ロジック領域においては、シリサイド化のために第２の不純物拡散層を露出する必要があり、第１の絶縁膜及び第２の絶縁膜に除去が容易な組成を選ぶこともできる。
【００２３】
第１の半導体記憶装置の製造方法において、メモリゲート絶縁膜は電荷蓄積膜を有していることが好ましい。
【００２４】
この場合に、メモリゲート絶縁膜は、下層のシリコン酸化膜と上層のシリコン窒化膜とを有する積層体からなり、電荷蓄積膜は上層のシリコン窒化膜からなることが好ましい。
【００２５】
また、この場合に、メモリゲート絶縁膜は、下層のシリコン酸化膜と中層のシリコン窒化膜と上層のシリコン窒化膜とを有する積層体からなり、電荷蓄積膜は中層のシリコン窒化膜からなることが好ましい。
【００２６】
第１の半導体記憶装置の製造方法において、複数のメモリトランジスタのゲート電極の上面の角部を露出する工程において、第２の絶縁膜及び第１の絶縁膜に対して行なうエッチングは等方性のエッチングであることが好ましい。このようにすると、メモリトランジスタの各ゲート電極の角部のみを露出することが容易となる。
【００２７】
第１の半導体記憶装置の製造方法において、複数のメモリトランジスタのゲート電極の上面の角部を露出した後に、第２の絶縁膜及び第１の絶縁膜に対して行なうエッチングは、異方性のエッチングであることが好ましい。このようにすると、メモリトランジスタの各ゲート電極同士の間に少なくとも第１の絶縁膜からなるゲート間絶縁膜を形成しやすくなる。
【００２８】
第１の半導体記憶装置の製造方法において、第２の絶縁膜及び第１の絶縁膜に対するエッチングは、第１の絶縁膜及び第２の絶縁膜のエッチングレートがシリコン含有膜のエッチングレートよりも高くなる条件で行なうことが好ましい。このようにすると、メモリトランジスタの各ゲート電極の角部のオーバエッチングを防止することができる。
【００２９】
第１の半導体記憶装置の製造方法において、第２の絶縁膜は逆スパッタ法により形成することが好ましい。このようにすると、第２の絶縁膜におけるメモリトランジスタの各ゲート電極の上側部分を上方に突き出す形状に成膜できるため、メモリトランジスタの各ゲート電極の角部のみを露出することが容易となる。
【００３０】
本発明に係る第２の半導体記憶装置の製造方法は、基板上に形成され、それぞれがメモリトランジスタを含む複数のメモリセルが互いに交差する複数のビット線と複数のワード線とによってマトリックス状に配置されたメモリ領域と、ロジックトランジスタが配置されたロジック領域とを有する半導体記憶装置の製造方法を対象とし、メモリ領域に、複数のメモリセルのうちビット線が延びる方向に並ぶメモリセルを構成するトランジスタのソース領域又はドレイン領域となる第１の不純物拡散層をビット線が延びる方向に共通に形成する工程と、基板上のメモリ領域にメモリゲート絶縁膜を形成すると共に、基板上のロジック領域にロジックゲート絶縁膜を形成する工程と、メモリゲート絶縁膜及びロジックゲート絶縁膜の上にシリコン含有膜を堆積する工程と、メモリ領域において、シリコン含有膜をパターニングして、複数のメモリトランジスタのうちワード線が延びる方向に並ぶメモリトランジスタのゲート電極をワード線が延びる方向に共通に形成する工程と、メモリ領域上及びロジック領域の上に絶縁膜を形成する工程と、メモリ領域において、絶縁膜に対してエッチングを行なって、複数のメモリトランジスタのゲート電極の上面の角部を露出する工程と、ゲート電極の上面の角部を露出した後に、さらにエッチングを行なって、複数のメモリトランジスタのゲート電極の上面を露出し且つゲート電極の上面の角部を除去すると共に、ビット線が延びる方向に隣接するメモリトランジスタのゲート電極同士の間に絶縁膜からなるゲート間絶縁膜を形成する工程と、ロジック領域において、シリコン含有膜をパターンニングして、ロジックトランジスタのゲート電極を形成する工程と、ロジックトランジスタのゲート電極の側面上に側壁絶縁膜を形成する工程と、ロジック領域に、ロジックトランジスタのソース領域又はドレイン領域となる第２の不純物拡散層を形成する工程と、複数のメモリトランジスタのゲート電極の角部が除去された上面、ロジックトランジスタのゲート電極の上面及び第２の不純物拡散層の露出部分の上に、それぞれシリサイド層を形成する工程とを備えていることを特徴とする。
【００３１】
第２の半導体記憶装置の製造方法によると、メモリ領域において、メモリトランジスタのゲート電極をワード線が延びる方向に共通に形成し、続いて、メモリ領域上及びロジック領域の上に絶縁膜を形成した後、メモリ領域において、絶縁膜に対してエッチングを行なって、複数のメモリトランジスタのゲート電極の上面の角部を露出する。その後、さらにエッチングを行なって、複数のメモリトランジスタのゲート電極の上面を露出し且つゲート電極の上面の角部を除去すると共に、ビット線が延びる方向に隣接するメモリトランジスタのゲート電極同士の間に絶縁膜からなるゲート間絶縁膜を形成する。このように、メモリトランジスタの各ゲート電極の上面の角部を除去するため、メモリトランジスタのゲート電極の上部に、その上面の中央部が縁部から上方に突き出す突き出し部を形成することができるので、その後のシリサイド化工程において、メモリトランジスタの各ゲート電極の上面に接触面積が大きいシリサイド層を形成することができる。その結果、メモリトランジスタのゲート電極の単位長さ当たりの抵抗値（バー抵抗）が低減するので、メモリトランジスタはより一層の微細化と高速化とに対応できるようになる。
【００３２】
第２の半導体記憶装置の製造方法において、メモリゲート絶縁膜は電荷蓄積膜を有していることが好ましい。
【００３３】
この場合に、メモリゲート絶縁膜は、下層のシリコン酸化膜と上層のシリコン窒化膜とを有する積層体からなり、電荷蓄積膜は上層のシリコン窒化膜からなることが好ましい。
【００３４】
また、この場合に、メモリゲート絶縁膜は、下層のシリコン酸化膜と中層のシリコン窒化膜と上層のシリコン窒化膜とを有する積層体からなり、電荷蓄積膜は中層のシリコン窒化膜からなることが好ましい。
【００３５】
第２の半導体記憶装置の製造方法において、複数のメモリトランジスタのゲート電極の上面の角部を露出する工程において、絶縁膜に対して行なうエッチングは等方性のエッチングであることが好ましい。
【００３６】
第２の半導体記憶装置の製造方法において、複数のメモリトランジスタのゲート電極の上面の角部を露出した後に、絶縁膜に対して行なうエッチングは異方性のエッチングであることが好ましい。
【００３７】
第２の半導体記憶装置の製造方法において、絶縁膜に対するエッチングは、絶縁膜のエッチングレートがシリコン含有膜のエッチングレートよりも高くなる条件で行なうことが好ましい。
【００３８】
第２の半導体記憶装置の製造方法において、絶縁膜は逆スパッタ法により形成することが好ましい。
【発明の効果】
【００３９】
本発明に係る半導体記憶装置及びその製造方法によると、メモリ領域のゲート電極の上面の中央部に縁部から上方へ突き出す突き出し部を設けるため、ゲート電極上面のシリサイド層におけるゲート幅方向の接触長さがゲート幅自体よりも大きくなるため、ゲート電極の断面におけるシリサイド層の面積がゲート電極の上面が平坦な場合と比べて増大するので、メモリゲート電極２０５の単位長さ当たりの抵抗値（バー抵抗）が低減して、より一層の微細化と高速化とに対する対応が可能となる。
【発明を実施するための最良の形態】
【００４０】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４１】
図１は本発明の第１の実施形態に係る半導体記憶装置の部分的な平面構成を示し、図２（ａ）は図１のIIａ−IIａ線における断面構成を示し、図２（ｂ）は図１のIIｂ−IIｂ線における断面構成を示し、図２（ｃ）は図１のIIｃ−IIｃ線における断面構成を示している。
【００４２】
図１及び図２（ａ）〜（ｃ）に示すように、第１の実施形態に係る半導体記憶装置は、例えばシリコン（Ｓｉ）からなる半導体基板１０１の上部に選択的に形成された素子分離絶縁膜１０２によって互いに分離されており、複数のメモリセルが配されたメモリ領域である第１の活性領域１０３と、論理素子が配されたロジック領域である第２の活性領域１０４とを有している。第１の活性領域１０３には複数のメモリトランジスタがマトリックス状に設けられており、第２の活性領域１０４にはロジックトランジスタが設けられている。
【００４３】
第１の活性領域１０３には、半導体基板１０１の主面上に順次形成され、それぞれ酸化シリコンからなる下部ゲート絶縁膜１１０ａ、窒化シリコンからなる電荷蓄積膜１１０ｂ及び酸化シリコンからなる上部ゲート絶縁膜１１０ｃを有する積層体からなるメモリゲート絶縁膜１１０を介在させた複数のメモリゲート電極１０５が形成されている。各メモリゲート絶縁膜１１０及び各メモリゲート電極１０５の側面上には側壁絶縁膜１０６が形成されている。
【００４４】
ゲート長方向（ゲート電極１０５が延びる方向）に並ぶ複数のメモリトランジスタにおける各メモリゲート電極１０５は互いにつながるように共通に形成されており、該共通のメモリゲート電極１０５はそれぞれワード線を形成している。ここで、各メモリゲート電極１０５の上面の角部（縁部）はテーパー形状又は丸め形状に加工されており、この加工された上面にはそれぞれシリサイド層１０９が形成されている。
【００４５】
このように、第１の実施形態に係る半導体記憶装置におけるメモリトランジスタのゲート電極１０５は、その上部がテーパー形状又は丸め形状を持つように加工されているため、シリサイド層１０９のゲート幅方向（ゲート電極１０５が延びる方向に対して垂直な方向）の断面積は、従来例におけるメモリゲート電極のゲート幅方向の断面積及びメモリゲート電極１０５と同一の幅を持つロジックゲート電極１１２の上部のシリサイド層１１７のゲート幅方向の断面積よりも大きい。
【００４６】
例えば、メモリゲート電極１０５の上面の角部のテーパー角度が基板面の法線に対して４５°をなし、メモリゲート電極１０５上の両側のテーパー面が中央で接して稜線をなすように形成した場合、すなわちメモリゲート電極１０５上部の基板面に対して垂直な方向の断面が二等辺三角形をなす場合には、シリサイド化工程前のメモリゲート電極１０５の上面及び上面の角部を含む部分の面積は、テーパー形状を持たない場合の約１．４倍となる。従って、シリサイド化後のメモリゲート電極１０５の抵抗値は、テーパー形状を持たない平坦な場合の約０．７倍となる。このようにテーパー角度をより鋭角にすることで、またテーパー部そのものを大きくすることによって、より効果的にメモリゲート電極１０５の抵抗値を低減することができる。
【００４７】
なお、メモリゲート電極１０５の上部の基板面に垂直な方向の断面形状は、テーパー形状又は丸め形状に限られず、メモリゲート電極１０５の上面の中央部がその縁部よりも上方に突き出す突き出し形状を有しておればよい。
【００４８】
メモリ領域である第１の活性領域１０３には、ワード線が延びる方向と直交する方向に不純物拡散層１０７が形成されており、該不純物拡散層１０７はワード線が延びる方向と直交する方向に並ぶメモリトランジスタのソース領域又はドレイン領域を形成すると共にこれらを互いにつなぐように共通に形成されている。これら共通のソース領域又はドレイン領域はビット線を形成する。
【００４９】
このように、メモリゲート絶縁膜１１０、上部にシリサイド層１０９が形成されたメモリゲート電極１０５及び不純物拡散層１０７によってメモリトランジスタが構成されている。また、メモリゲート電極１０５同士の間には、メモリゲート間絶縁膜１０８が形成されている。
【００５０】
一方、ロジック領域である第２の活性領域１０４には、半導体基板１０１の主面に、酸化シリコンからなるロジックゲート絶縁膜１１１を介在させたロジックゲート電極１１２が形成されている。ロジックゲート絶縁膜１１１及びロジックゲート電極１１２の側面上には側壁絶縁膜１１３が形成されている。第２の活性領域１０４には、ソース領域又はドレイン領域となる不純物拡散層１１４が形成されており、ロジックゲート電極１１２の上面及び不純物拡散層１１４の上面にはそれぞれシリサイド層１１７が形成されている。
【００５１】
従って、ロジックゲート絶縁膜１１１、上部にシリサイド層１１７が形成されたロジックゲート電極１１２及び上部にシリサイド層１１７が形成された不純物拡散層１１４によって、電界効果トランジスタからなるロジックトランジスタが構成されている。
【００５２】
以下、前記のように構成された第１の実施形態に係る半導体記憶装置の製造方法について図３（ａ）〜図３（ｃ）から図１０（ａ）〜図１０（ｃ）の各工程順の断面図に基づいて説明する。なお、図３（ａ）、図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）及び図１０（ａ）は、図１のIIａ−IIａ線と対応する部位の断面構成を示し、図３（ｂ）、図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）及び図１０（ｂ）は、図１のIIｂ−IIｂ線と対応する部位の断面構成を示し、図３（ｃ）、図４（ｃ）、図５（ｃ）、図６（ｃ）、図７（ｃ）、図８（ｃ）、図９（ｃ）及び図１０（ｃ）は、図１のIIｃ−IIｃ線と対応する部位の断面構成を示している。
【００５３】
まず、図３（ａ）、（ｂ）及び（ｃ）に示すように、半導体基板１０１の上部に形成した深さが３００ｎｍ程度の溝部に酸化シリコンを埋め込んで素子分離絶縁膜１０２を形成することにより、メモリ領域である第１の活性領域１０３とロジック領域である第２の活性領域１０４とを形成する。続いて、第１の活性領域１０３の所定部分に、不純物イオン例えば砒素イオンを加速電圧が約５０ＫｅＶでドーズ量が約５×１０15／ｃｍ2 の注入条件でイオン注入する。その後、イオン注入された半導体基板１０１に対して、例えば温度が９００℃程度の窒素雰囲気で約６０分間の熱処理を施して、注入された砒素イオンを活性化することにより、メモリトランジスタのソース領域又はドレイン領域であって、それぞれビット線が延びる方向に複数の不純物拡散層１０７を形成する。
【００５４】
次に、図４（ａ）、（ａ）及び（ｃ）に示すように、半導体基板１０１の主面上の第１の活性領域１０３及び第２の活性領域１０４に、熱酸化法により厚さが１０ｎｍの下層のシリコン酸化膜を形成し、形成した下層のシリコン酸化膜の上に減圧ＣＶＤ（low-pressure chemical vapor deposition）法により、厚さが７ｎｍの中層のシリコン窒化膜と、厚さが１０ｎｍの上層のシリコン酸化膜とを順次堆積する。なお、上層のシリコン酸化膜は必ずしも設ける必要はない。
【００５５】
続いて、第２の活性領域１０４において、中層のシリコン窒化膜及び上層のシリコン酸化膜を周知のエッチング技術により選択的に除去する。その後、減圧ＣＶＤ法により、第１の活性領域１０３及び第２の活性領域１０４の上に、厚さが２００ｎｍ程度のシリコン含有膜としての多結晶シリコン膜を堆積する。続いて、堆積した多結晶シリコン膜に、不純物イオン例えば燐イオンを加速電圧が約１０ＫｅＶでドーズ量が約２×１０15／ｃｍ2 の注入条件でイオン注入し、その後、イオン注入された多結晶シリコン膜に対して、例えば温度が８００℃程度の窒素雰囲気で約１５分間の熱処理を施して、注入された燐イオンを活性化する。
【００５６】
次に、第１の活性領域１０３において、周知のリソグラフィ及びエッチング技術により、多結晶シリコン膜、上層のシリコン酸化膜、中層のシリコン窒化膜及び下層のシリコン酸化膜を順次パターニングして、多結晶シリコン膜からなるメモリゲート電極１０５と、上層のシリコン酸化膜からなる上部ゲート絶縁膜１１０ｃ、中層のシリコン窒化膜からなる電荷蓄積膜１１０ｂ及び下層のシリコン酸化膜からなる下部シリコン酸化膜１１０ａを有する積層体により構成されたメモリゲート絶縁膜１１０とを形成する。
【００５７】
一方、第２の活性領域１０４において、リソグラフィ及びエッチング技術により、多結晶シリコン膜及び下層のシリコン酸化膜をパターニングして、多結晶シリコン膜からなるロジックゲート電極１１２及び下層のシリコン酸化膜からなるロジックゲート絶縁膜１１１を形成する。
【００５８】
続いて、第１の活性領域１０３及び第２の活性領域１０４において、減圧ＣＶＤ法により、厚さが１００ｎｍ程度のシリコン酸化膜を堆積した後、堆積したシリコン酸化膜に対して深さが１１０ｎｍ程度のエッチバックを行なうことにより、メモリゲート電極１０５及びメモリゲート絶縁膜１１０の側面上に側壁絶縁膜１０６を形成すると共に、ロジックゲート電極１１２の側面上に側壁絶縁膜１１３を形成する。
【００５９】
続いて、第２の活性領域１０４において、ロジックゲート電極１１２及び側壁絶縁膜１１３をマスクにして、不純物イオン例えば砒素イオンを注入した後、所定の熱処理を施して、ソース領域又はドレイン領域となる不純物拡散層１１４を形成する。
【００６０】
次に、図５（ａ）、（ｂ）及び（ｃ）に示すように、第１の活性領域１０３及び第２の活性領域１０４において、プラズマＣＶＤ法により、半導体基板１０１の上に複数のメモリゲート電極１０５、ロジックゲート電極１１２及び素子分離絶縁膜１０２を含む全面にわたって、厚さが３０ｎｍ程度のシリコン酸化膜からなる第１の絶縁膜１１５を堆積する。続いて、常圧ＣＶＤ法により、堆積した第１の絶縁膜１１５の上に、厚さが３００ｎｍ程度で濃度が２ｗｔ％の燐不純物及び７ｗｔ％のホウ素不純物を含むＢＰＳＧ（boron-doped phospho-silicate glass）膜からなる第２の絶縁膜１１６を堆積する。
【００６１】
次に、図６（ａ）、（ｂ）及び（ｃ）に示すように、リソグラフィ技術により、第２の絶縁膜１１６の上に、第１の活性領域１０３を露出する第１のレジストパターン１１８を形成した後、形成した第１のレジストパターン１１８をマスクとして、第２の絶縁膜１１６及び第１の絶縁膜１１５に対して等方性エッチング成分を含む異方性エッチングを行なって、各メモリゲート電極１０５の上面の角部を露出させる。このときの等方性エッチング成分を含むドライエッチング条件は、一例として、エッチングガスに流量が１００ｃｍ3 ／ｍｉｎ（但し、０℃、１ａｔｍ）のテトラフルオロカーボン（ＣＦ4 ）と、流量が２０ｃｍ3 ／ｍｉｎ（但し、０℃、１ａｔｍ）の酸素（Ｏ2 ）とを用い、パワーを１００Ｗとし、チャンバ内の圧力を５０Ｐａとする。
【００６２】
次に、図７（ａ）、（ｂ）及び（ｃ）に示すように、酸化シリコンを主成分とする第１の絶縁膜１１５及び第２の絶縁膜１１６と多結晶シリコンとのエッチング選択比が小さいドライエッチング条件で、さらにエッチング処理を行なうことにより、各メモリゲート電極１０５の上面を露出すると共に、各メモリゲート電極１０５の上面の角部をオーバーエッチングを利用してテーパー形状又は丸め形状にエッチングする。このときのエッチング選択比が小さいドライエッチングは、一例として、上述のエッチング条件における酸素流量を２０ｃｍ3 ／ｍｉｎ（但し、０℃、１ａｔｍ）から５０ｃｍ3 ／ｍｉｎ（但し、０℃、１ａｔｍ）に増やして行なえば良い。
【００６３】
なお、メモリゲート電極１０５の上面の角部は、テーパー形状及び丸め形状に限られない。すなわち、メモリゲート電極１０５の上面において、中央部分がその角部（縁部）よりも上方に突き出す突き出し部が形成されるようにエッチングすれば良い。この一連のエッチングによっても、半導体基板１０１の主面上における複数のメモリゲート電極１０５同士の間の領域には、第１の絶縁膜１１５をメモリゲート間絶縁膜１０８として残存させるようにする。
【００６４】
このように、第１の実施形態に係る製造方法によると、図６（ａ）、（ｂ）及び（ｃ）に示すように、等方性エッチング成分を含む異方性エッチングを行なうことにより、メモリゲート電極１０５の上面の角部がその中央部より先に露出して、メモリゲート電極１０５の上面の角部がメモリゲート電極１０５の上面の中央部より長時間エッチングガスにさらされることにより、ゲート上面の角部をテーパー形状又は丸め形状にすることができる。なお、この一連のエッチング工程においては、隣り合うメモリゲート電極１０５同士の間には、少なくとも第１の絶縁膜１１５が存在するため、半導体基板１０１におけるメモリゲート電極１０５同士の間の領域がエッチングによって削られることはない。また、この一連のエッチング工程において、第２の活性領域１０４は第１のレジストパターン１１８に覆われているため、第２の活性領域１０４に含まれる半導体基板１０１、素子分離絶縁膜１０２及びロジックゲート電極１１２はエッチングによって削られることはない。
【００６５】
次に、図８（ａ）、（ｂ）及び（ｃ）に示すように、第１のレジストパターン１１８を除去した後、希弗酸溶液を用いたウエットエッチングによって第２の絶縁膜１１６を除去する。これにより、第１の活性領域１０３においては、メモリゲート電極１０５同士の間に残存していた第２の絶縁膜１１６がほぼ除去されて、第１の絶縁膜１１５からなるメモリゲート間絶縁膜１０８が形成される。第２の活性領域１０４においても、第２の絶縁膜１１６がほぼ除去されて第１の絶縁膜１１５が残存する。
【００６６】
次に、図９（ａ）、（ｂ）及び（ｃ）に示すように、リソグラフィ技術により、半導体基板１０１の上に、第２の活性領域１０４を露出する第２のレジストパターン１１９を形成した後、形成した第２のレジストパターン１１９をマスクとして、第１の絶縁膜１１５に対して希弗酸溶液を用いたウエットエッチングを行なって、第２の活性領域１０４に残存する第１の絶縁膜１１５を除去することにより、ロジックゲート電極１１２の上面及び不純物拡散層１１４の上面をそれぞれ露出させる。
【００６７】
次に、図１０（ａ）、（ｂ）及び（ｃ）に示すように、サリサイド技術により、第１の活性領域１０３において、メモリゲート電極１０５の突き出し部であるテーパー化又は丸め化された上面及びその角部にシリサイド層１０９を形成する。これと同時に、第２の活性領域１０４において、ロジックゲート電極１１２の上面及び不純物拡散層１１４の上面にシリサイド層１１７を形成する。
【００６８】
このようにして、第１の実施形態に係る半導体記憶装置を得ることができる。なお、この後に続く金属配線工程、保護膜形成工程及びボンディングパッド形成工程等は周知であるため省略する。
【００６９】
以上説明したように、第１の実施形態によると、メモリ領域である第１の活性領域１０３において、メモリゲート電極１０５の上部にその中央部が上方に突き出す突き出し部を形成した後、該突き出し部にシリサイド層１０９を形成することにより、メモリゲート電極１０５のシリサイド層１０９のゲート幅方向における長さを、ゲート幅自体の幅寸法よりも容易に長く形成することができる。このため、シリサイド層２０９におけるゲート電極の単位長さ当たりの接触面積が増大して、メモリゲート電極１０５の単位長さ当たりの抵抗値（バー抵抗）を低減できるので、メモリトランジスタはより一層の微細化と高速化とに対応できるようになる。
【００７０】
（第１の実施形態の第１変形例）
以下、第１の実施形態の第１変形例に係る半導体記憶装置の製造方法について図１１（ａ）〜図１１（ｃ）を参照しながら説明する。
【００７１】
第１の実施形態に係る製造方法においては、図６（ａ）〜図６（ｃ）に示すメモリゲート電極１０５の上面の角部を選択的に露出するエッチング方法に、等方性エッチング成分を含む異方性のドライエッチング法を用いたが、第１変形例においては、等方性エッチングを行なうことにより、第２の絶縁膜１１６におけるメモリゲート電極１０５の上面の角部の近傍の膜厚をその中央部の膜厚よりも薄くする。
【００７２】
すなわち、図１１（ａ）、（ｂ）及び（ｃ）に示すように、ＢＰＳＧ膜からなる第２の絶縁膜１１６に対して、例えば希弗酸溶液を用いたウエットエッチングを行なうことにより、第２の絶縁膜１１６におけるメモリゲート電極１０５の上方部分の膜厚を、メモリゲート電極１０５の中央部分よりもその角部（縁部）の上側で薄くなるようにする。
【００７３】
その後は、図７（ａ）、（ｂ）及び（ｃ）に示したように、異方性のドライエッチングを行なって、メモリゲート電極１０５の上部をテーパー形状又は丸め形状等の突き出し形状とする。
【００７４】
（第１の実施形態の第２変形例）
以下、第１の実施形態の第２変形例に係る半導体記憶装置の製造方法について図１２（ａ）〜図１２（ｃ）を参照しながら説明する。
【００７５】
第１の実施形態に係る製造方法においては、図５（ａ）〜図５（ｃ）に示す第２の絶縁膜１１６の成膜方法に常圧ＣＶＤ法を用いたが、第２変形例においては、アルゴンスパッタ等の逆スパッタ法を用いる。
【００７６】
すなわち、図１２（ａ）、（ｂ）及び（ｃ）に示すように、ＢＰＳＧ膜からなる第２の絶縁膜１１６の成膜にスパッタ法を用い、燐不純物及びホウ素不純物を含む酸化シリコンからなるターゲット材の表面（ターゲット面）を適当な期間遮蔽していわゆる逆スパッタを行なうと、第２の絶縁膜１１６の形状をメモリゲート電極１０５の上面の中央部よりもその角部の上方で薄くすることができる。
【００７７】
これにより、次の図６（ａ）〜図６（ｃ）に示すエッチング工程において、各メモリゲート電極１０５の上面の角部をさらに容易に露出させることができるため、図７（ａ）〜図７（ｃ）に示すように、各メモリゲート電極１０５の上面を露出させ且つその角部をテーパー形状又は丸め形状等に容易にエッチングすることができる。
【００７８】
ところで、第１の実施形態においては、第１の活性領域１０３のメモリゲート電極１０５と第２の活性領域１０４のロジックゲート電極１１２とを同時にパターニングしている。これにより、メモリゲート電極１０５及びロジックゲート電極１１２の上側に形成される上層コンタクトとのマージンを余分に取る必要がなくなるため微細化が可能となる。
【００７９】
また、第１の実施形態において、第１の活性領域１０３に形成されるメモリ素子は、メモリゲート絶縁膜１１０中に電荷をトラップするタイプのメモリ素子の場合について説明したが、これに代えて、ゲート絶縁膜１１０とゲート電極１０５との間に浮遊ゲート電極を設け、設けた浮遊ゲート電極中に電荷をトラップするタイプのメモリ素子であってもよい。
【００８０】
また、第１の実施形態は、図５（ａ）〜図５（ｃ）に示す絶縁膜形成工程において、酸化シリコンからなる第１の絶縁膜１１５及びＢＰＳＧからなる第２の絶縁膜１１６のように、互いの組成が異なる２種類の絶縁膜を堆積することにより、ビット線（不純物拡散層１０７）が延びる方向に隣り合うゲート電極１０５同士の間にメモリゲート間絶縁膜１０８を形成したが、これに限定されるものではなく、３種類以上の絶縁膜を積層することも可能である。ここで、メモリゲート間絶縁膜１０８の形成に、２種類以上の絶縁膜を用いる理由は、第１の実施形態においては、前述したように、メモリゲート電極１０５とロジックゲート電極１１２とを同一の工程でパターニングしている。従って、メモリ領域である第１の活性領域１０３に形成された各メモリゲート電極１０５同士の間に必要なメモリゲート間絶縁膜１０８を半導体基板１０１上に堆積すると、ロジック領域である第２の活性領域１０４のロジックゲート電極１１２と不純物拡散層１１４の上にも、メモリゲート間絶縁膜１０８の形成用の絶縁膜が堆積される。
【００８１】
しかしながら、このメモリゲート間絶縁膜形成用の絶縁膜は、第２の活性領域１０４においては、ロジックゲート電極１１２及び不純物拡散層１１４の各上面にシリサイド層１１７を形成する際には、堆積した絶縁膜を除去する必要がある。従って、メモリゲート絶縁膜形成用の絶縁膜は、第１の活性領域１０３においては、ゲート電極１０５同士の間隔が小さい場合でも確実に充填される一方、第２の活性領域１０４においては容易に除去できることが好ましい。従って、このような充填容易性と除去容易性とを単一組成の絶縁膜に持たせるよりは、異なる組成を持つ複数の絶縁膜に持たせた方が容易である。そこで、第１の実施形態においては、一例として、第１の絶縁膜１１５に酸化シリコンを用い、第２の絶縁膜１１６にＢＰＳＧを用いており、これにより、図８（ａ）、（ｂ）及び（ｃ）に示したように、第２の絶縁膜１１６をウエットエッチングによって容易に除去することができる。
【００８２】
第１の実施形態においては、メモリゲート電極１０５とロジックゲート電極１１２を同一の工程で形成する場合について説明したが、上層コンタクトとのマージンが十分に取れる場合には、メモリゲート電極１０５とロジックゲート電極１１２とは異なる工程で形成してもよい。この例を第２の実施形態として説明する。
【００８３】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００８４】
図１３は本発明の第２の実施形態に係る半導体記憶装置の部分的な平面構成を示している。
【００８５】
図１３に示すように、第２の実施形態に係る半導体記憶装置は、例えばシリコン（Ｓｉ）からなる半導体基板の上部に選択的に形成された素子分離絶縁膜によって互いに分離されており、複数のメモリセルが配されたメモリ領域である第１の活性領域２０３と、論理素子が配されたロジック領域である第２の活性領域２０４とを有している。第１の活性領域２０３には複数のメモリトランジスタがマトリックス状に設けられており、第２の活性領域２０４にはロジックトランジスタが設けられている。
【００８６】
第１の活性領域２０３には、半導体基板の主面上に順次形成され、それぞれ酸化シリコンからなる下部ゲート絶縁膜、窒化シリコンからなる電荷蓄積膜及び酸化シリコンからなる上部ゲート絶縁膜を有する積層体からなるメモリゲート絶縁膜を介在させた複数のメモリゲート電極２０５が形成されている。
【００８７】
ゲート長方向（ゲート電極２０５が延びる方向）に並ぶ複数のメモリトランジスタにおける各メモリゲート電極２０５は互いにつながるように共通に形成されており、該共通のメモリゲート電極２０５はそれぞれワード線を形成している。ここで、各メモリゲート電極２０５の上面の角部（縁部）はテーパー形状又は丸め形状に加工されており、この加工された上面にはそれぞれシリサイド層２０９が形成されている。
【００８８】
なお、メモリゲート電極２０５の上部の基板面に垂直な方向の断面形状は、テーパー形状又は丸め形状に限られず、メモリゲート電極２０５の上面の中央部がその縁部よりも上方に突き出す突き出し形状を有しておればよい。
【００８９】
メモリ領域である第１の活性領域２０３には、ワード線が延びる方向と直交する方向に不純物拡散層２０７が形成されており、該不純物拡散層２０７はワード線が延びる方向と直交する方向に並ぶメモリトランジスタのソース領域又はドレイン領域を形成すると共にこれらを互いにつなぐように共通に形成されている。これら共通のソース領域又はドレイン領域はビット線を形成する。
【００９０】
このように、メモリゲート絶縁膜、上部にシリサイド層２０９が形成されたメモリゲート電極２０５及び不純物拡散層２０７によってメモリトランジスタが構成されている。また、メモリゲート電極２０５同士の間には、メモリゲート間絶縁膜２０８が形成されている。
【００９１】
一方、ロジック領域である第２の活性領域２０４には、半導体基板の主面に、酸化シリコンからなるロジックゲート絶縁膜を介在させたロジックゲート電極２１２が形成されている。ロジックゲート絶縁膜及びロジックゲート電極２１２の側面上には側壁絶縁膜２１３が形成されている。第２の活性領域２０４には、ソース領域又はドレイン領域となる不純物拡散層が形成されており、ロジックゲート電極２１２の上面及び不純物拡散層の上面にはそれぞれシリサイド層２１７が形成されている。
【００９２】
従って、ロジックゲート絶縁膜、上部にシリサイド層２１７が形成されたロジックゲート電極２１２及び上部にシリサイド層２１７が形成された不純物拡散層によって、電界効果トランジスタからなるロジックトランジスタが構成されている。
【００９３】
以下、前記のように構成された第２の実施形態に係る半導体記憶装置の製造方法について図１４（ａ）〜図１４（ｃ）から図１９（ａ）〜図１９（ｃ）の各工程順の断面図に基づいて説明する。なお、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）及び図１９（ａ）は、図１３のIXXａ−IXXａ線と対応する部位の断面構成を示し、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）及び図１９（ｂ）は、図１３のIXXｂ−IXXｂ線と対応する部位の断面構成を示し、図１４（ｃ）、図１５（ｃ）、図１６（ｃ）、図１７（ｃ）、図１８（ｃ）及び図１９（ｃ）は、図１３のIXXｃ−IXXｃ線と対応する部位の断面構成を示している。
【００９４】
まず、図１４（ａ）、（ｂ）及び（ｃ）に示すように、半導体基板２０１の上部に形成した深さが３００ｎｍ程度の溝部に酸化シリコンを埋め込んで素子分離絶縁膜２０２を形成することにより、メモリ領域である第１の活性領域２０３とロジック領域である第２の活性領域２０４とを形成する。続いて、第１の活性領域２０３の所定部分に、不純物イオン例えば砒素イオンを加速電圧が約５０ＫｅＶでドーズ量が約５×１０15／ｃｍ2 の注入条件でイオン注入する。その後、イオン注入された半導体基板２０１に対して、例えば温度が９００℃程度の窒素雰囲気で約６０分間の熱処理を施して、注入された砒素イオンを活性化することにより、メモリトランジスタのソース領域又はドレイン領域であって、それぞれビット線が延びる方向に複数の不純物拡散層２０７を形成する。
【００９５】
続いて、半導体基板２０１の主面上の第１の活性領域２０３及び第２の活性領域２０４に、熱酸化法により厚さが１０ｎｍの下層のシリコン酸化膜を形成し、形成した下層のシリコン酸化膜の上に減圧ＣＶＤ法により、厚さが７ｎｍの中層のシリコン窒化膜と、厚さが１０ｎｍの上層のシリコン酸化膜とを順次堆積する。なお、上層のシリコン酸化膜は必ずしも設ける必要はない。
【００９６】
続いて、第２の活性領域２０４において、中層のシリコン窒化膜及び上層のシリコン酸化膜を周知のエッチング技術により選択的に除去する。その後、減圧ＣＶＤ法により、第１の活性領域２０３及び第２の活性領域２０４の上に、厚さが２００ｎｍ程度のシリコン含有膜としての多結晶シリコン膜を堆積する。続いて、堆積した多結晶シリコン膜に、不純物イオン例えば燐イオンを加速電圧が約１０ＫｅＶでドーズ量が約２×１０15／ｃｍ2 の注入条件でイオン注入し、その後、イオン注入された多結晶シリコン膜に対して、例えば温度が８００℃程度の窒素雰囲気で約１５分間の熱処理を施して、注入された燐イオンを活性化する。
【００９７】
続いて、第１の活性領域２０３において、周知のリソグラフィ及びエッチング技術により、多結晶シリコン膜、上層のシリコン酸化膜、中層のシリコン窒化膜及び下層のシリコン酸化膜を順次パターニングして、多結晶シリコン膜からなるメモリゲート電極２０５と、上層のシリコン酸化膜からなる上部ゲート絶縁膜２１０ｃ、中層のシリコン窒化膜からなる電荷蓄積膜２１０ｂ及び下層のシリコン酸化膜からなる下部シリコン酸化膜２１０ａを有する積層体により構成されたメモリゲート絶縁膜２１０とを形成する。
【００９８】
次に、図１５（ａ）、（ｂ）及び（ｃ）に示すように、第１の活性領域２０３及び第２の活性領域２０４において、プラズマＣＶＤ法により、半導体基板２０１の上に複数のメモリゲート電極２０５、多結晶シリコン膜及び素子分離絶縁膜２０２を含む全面にわたって、厚さが３００ｎｍ程度のシリコン酸化膜からなる絶縁膜２１５を堆積する。
【００９９】
次に、図１６（ａ）、（ｂ）及び（ｃ）に示すように、絶縁膜２１５に対して等方性エッチング成分を含む異方性エッチングを行なって、まず、各メモリゲート電極２０５の上面の角部を露出させる。このときの等方性エッチング成分を含むドライエッチング条件は、一例として、エッチングガスに流量が１００ｃｍ3 ／ｍｉｎ（但し、０℃、１ａｔｍ）のテトラフルオロカーボン（ＣＦ4 ）と、流量が２０ｃｍ3 ／ｍｉｎ（但し、０℃、１ａｔｍ）の酸素（Ｏ2 ）とを用い、パワーを１００Ｗとし、チャンバ内の圧力を５０Ｐａとする。
【０１００】
次に、図１７（ａ）、（ｂ）及び（ｃ）に示すように、酸化シリコンからなる絶縁膜２１５と多結晶シリコンとのエッチング選択比が小さいドライエッチング条件で、さらにエッチング処理を行なうことにより、各メモリゲート電極２０５の上面を露出すると共に、各メモリゲート電極２０５の上面の角部をオーバーエッチングを利用してテーパー形状又は丸め形状にエッチングする。このときのエッチング選択比が小さいドライエッチングは、一例として、上述のエッチング条件における酸素流量を２０ｃｍ3 ／ｍｉｎ（但し、０℃、１ａｔｍ）から５０ｃｍ3 ／ｍｉｎ（但し、０℃、１ａｔｍ）に増やして行なえば良い。
【０１０１】
なお、メモリゲート電極２０５の上面の角部は、テーパー形状及び丸め形状に限られない。すなわち、メモリゲート電極２０５の上面において、中央部分がその角部（縁部）よりも上方に突き出す突き出し部が形成されるようにエッチングすれば良い。この一連のエッチングによっても、半導体基板２０１の主面上における複数のメモリゲート電極２０５同士の間の領域には、絶縁膜２１５をメモリゲート間絶縁膜２０８として残存させるようにする。
【０１０２】
このように、第２の実施形態に係る製造方法によると、図１６（ａ）、（ｂ）及び（ｃ）に示すように、等方性エッチング成分を含む異方性エッチングを行なうことにより、メモリゲート電極２０５の上面の角部がその中央部より先に露出して、メモリゲート電極２０５の上面の角部がメモリゲート電極２０５の上面の中央部より長時間エッチングガスにさらされることにより、ゲート上面の角部をテーパー形状又は丸め形状にすることができる。なお、この一連のエッチング工程においては、隣り合うメモリゲート電極２０５同士の間には絶縁膜２１５が存在するため、半導体基板２０１におけるメモリゲート電極２０５同士の間の領域がエッチングによって削られることはない。また、この一連のエッチング工程において、第２の活性領域２０４は多結晶シリコン膜に覆われているため、第２の活性領域２０４に含まれる半導体基板２０１及び素子分離絶縁膜２０２はエッチングによって削られることはない。
【０１０３】
次に、図１８（ａ）、（ｂ）及び（ｃ）に示すように、第２の活性領域２０４において、多結晶シリコン膜及び下層のシリコン酸化膜を順次パターニングして、多結晶シリコン膜からなるロジックゲート電極２１２及び下層のシリコン酸化膜からなるロジックゲート絶縁膜２１１を形成する。続いて、減圧ＣＶＤ法により、第１の活性領域２０３及び第２の活性領域２０４において、複数のメモリゲート電極２１５、ロジックゲート電極及び素子分離絶縁膜２０２を含む全面にわたって、厚さが１００ｎｍ程度の側壁絶縁膜形成用のシリコン酸化膜を堆積する。このとき、上部がテーパー形状等の突き出し形状であるメモリゲート電極２０５における上面の角部（テーパー部）の上に堆積するシリコン酸化膜の膜厚は、メモリゲート電極２０５の上面の中央部の上に堆積するシリコン酸化膜の膜厚と等しい。
【０１０４】
続いて、堆積されたシリコン酸化膜に対して深さが１１０ｎｍ程度のエッチバックを行なって、ロジックゲート電極２１２の側面上に側壁絶縁膜２１３を形成すると、第１の活性領域２０３においては、各メモリゲート電極２０５の上部のテーパー部の上には、側壁絶縁膜２１３を形成するためのシリコン酸化膜が残存することなくエッチングされるため、各メモリゲート電極２０５の上部は露出する。一方、隣り合うメモリゲート電極２０５同士の間においては、メモリゲート間絶縁膜４０８の上に微小な側壁絶縁膜２０６が残る。
【０１０５】
すなわち、各メモリゲート電極２０５の上面の角部にテーパー形状又は丸め形状を持たせることにより、各メモリゲート電極２０５の上面の角部（縁部）から、ロジックゲート電極２１２の側壁絶縁膜２１３を形成するためのシリコン酸化膜はエッチバックにより除去される。その結果、側壁絶縁膜２１３を形成する際に、各メモリゲート電極２０５の上面の角部（縁部）には側壁絶縁膜２０６が形成されることはない。
【０１０６】
続いて、第２の活性領域２０４において、ロジックゲート電極２１２及び側壁絶縁膜２１３をマスクとして、半導体基板２０１に不純物イオン例えば砒素イオンを注入した後、注入された不純物イオンを活性化する所定の熱処理を施して、ソース領域又はドレイン領域となる不純物拡散層２１４を形成する。
【０１０７】
次に、図１９（ａ）、（ｂ）及び（ｃ）に示すように、サリサイド技術により、第１の活性領域２０３において、メモリゲート電極２０５の突き出し部であるテーパー化又は丸め化された上面及びその角部にシリサイド層２０９を形成する。これと同時に、第２の活性領域２０４において、ロジックゲート電極２１２の上面及び不純物拡散層２１４の上面にシリサイド層２１７を形成する。
【０１０８】
このようにして、第２の実施形態方法に係る導体記憶装置を得ることができる。なお、この後に続く金属配線工程、保護膜形成工程及びボンディングパッド形成工程等は周知であるため省略する。
【０１０９】
以上説明したように、第２の実施形態によると、メモリ領域である第１の活性領域２０３において、メモリゲート電極２０５の上部にその中央部が上方に突き出す突き出し部を形成した後、該突き出し部にシリサイド層２０９を形成することにより、メモリゲート電極２０５のシリサイド層２０９のゲート幅方向における長さを、ゲート幅自体の幅寸法よりも容易に長く形成することができる。このため、シリサイド層２０９におけるゲート電極の単位長さ当たりの接触面積が増大して、メモリゲート電極２０５の単位長さ当たりの抵抗値（バー抵抗）を低減できるので、メモリトランジスタのより一層の微細化と高速化との対応が可能となる。
【０１１０】
（第２の実施形態の第１変形例）
以下、第１の実施形態の第１変形例に係る半導体記憶装置の製造方法について図２０（ａ）〜図２０（ｃ）を参照しながら説明する。
【０１１１】
第２の実施形態に係る製造方法においては、図１６（ａ）〜図１６（ｃ）に示すメモリゲート電極２０５の上面の角部を選択的に露出するエッチング方法に、等方性エッチング成分を含む異方性のドライエッチング法を用いたが、第１変形例においては、等方性エッチングを行なうことにより、絶縁膜２１５におけるメモリゲート電極２０５の上面の角部の近傍の膜厚をその中央部の膜厚よりも薄くする。
【０１１２】
すなわち、図２０（ａ）、（ｂ）及び（ｃ）に示すように、酸化シリコンからなる絶縁膜２１５に対して、例えば希弗酸溶液を用いたウエットエッチングを行なうことにより、絶縁膜２１５におけるメモリゲート電極２０５の上方部分の膜厚を、メモリゲート電極２０５の中央部分よりもその角部（縁部）の上側で薄くなるようにする。
【０１１３】
その後は、図１７（ａ）、（ｂ）及び（ｃ）に示したように、異方性のドライエッチングを行なって、メモリゲート電極２０５の上部をテーパー形状又は丸め形状等の突き出し形状とする。
【０１１４】
（第２の実施形態の第２変形例）
以下、第２の実施形態の第２変形例に係る半導体記憶装置の製造方法について図２１（ａ）〜図２１（ｃ）を参照しながら説明する。
【０１１５】
第２の実施形態に係る製造方法においては、図１５（ａ）〜図１５（ｃ）に示す絶縁膜２１５の成膜方法にプラズマＣＶＤ法を用いたが、第２変形例においては、アルゴンスパッタ等の逆スパッタ法を用いる。
【０１１６】
すなわち、図１２（ａ）、（ｂ）及び（ｃ）に示すように、酸化シリコンからなる絶縁膜２１５の成膜にスパッタ法を用い、酸化シリコンからなるターゲット材の表面（ターゲット面）を適当な期間遮蔽していわゆる逆スパッタを行なうと、絶縁膜２１５の形状をメモリゲート電極２０５の上面の中央部よりもその角部の上方で薄くすることができる。
【０１１７】
これにより、次の図１６（ａ）〜図１６（ｃ）に示すエッチング工程において、各メモリゲート電極２０５の上面の角部をさらに容易に露出させることができるため、図１７（ａ）〜図１７（ｃ）に示すように、各メモリゲート電極２０５の上面を露出させ且つその角部をテーパー形状又は丸め形状等に容易にエッチングすることができる。
【０１１８】
ところで、第２の実施形態においては、図１６（ａ）〜図１６（ｃ）及び図１７（ａ）〜図１７（ｃ）に示すメモリゲート間絶縁膜２０８を形成するエッチング工程、すなわちメモリゲート２０５の上部に突き出し部を形成する工程において、そのエッチング条件を、酸化シリコンからなる絶縁膜２１５と同時に多結晶シリコン膜もエッチング可能で、且つ多結晶シリコン膜へのエッチングレートがシリコン酸化膜へのエッチングレートよりも小さいエッチング条件で行なっている。これにより、図１６（ａ）〜図１６（ｃ）に示すように、各メモリゲート電極２０５の上面の角部が露出した後に、より効果的に各メモリゲート電極２０５の上面の角部にテーパー形状を形成することができる。
【０１１９】
また、第２の実施形態において、第１の活性領域２０３に形成されるメモリ素子は、メモリゲート絶縁膜２０８中に電荷をトラップするタイプのメモリ素子の場合について説明したが、これに代えて、ゲート絶縁膜２１０とゲート電極２０５との間に浮遊ゲート電極を設け、設けた浮遊ゲート電極中に電荷をトラップするタイプのメモリ素子であってもよい。
【０１２０】
また、第２の実施形態において、図１５に示す絶縁膜２１５を堆積する工程から図１７に示す絶縁膜２１５を除去して各メモリゲート電極２０５の上面を露出させると共にメモリゲート電極２０５の上面の角部を除去する工程を複数回繰り返して行なうことにより、メモリゲート電極２０５の上面の角部のテーパー形状部分又は丸め形状部分を大きくすることができるため、より効果的にシリサイド層２０９の面積を増やすことができる。
【産業上の利用可能性】
【０１２１】
本発明に係る半導体記憶装置及びその製造方法は、ゲート電極上面のシリサイド層におけるゲート幅方向の接触長さがゲート幅自体よりも大きくできるため、ゲート電極の断面におけるシリサイド層の面積がゲート電極の上面が平坦な場合と比べて増大するので、ゲート電極の単位長さ当たりの抵抗値（バー抵抗）が低減して、より一層の微細化と高速化とに対する対応が可能となり、特に、ロジック領域と拡散配線層構造を有するメモリ領域とが混載された半導体記憶装置及びその製造方法等として有用である。
【図面の簡単な説明】
【０１２２】
【図１】本発明の第１の実施形態に係る半導体記憶装置を示す部分的な平面図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置を示し、（ａ）は図１のIIａ−IIａ線における断面図であり、（ｂ）は図１のIIｂ−IIｂ線における断面図であり、（ｃ）は図１のIIｃ−IIｃ線における断面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す一工程の断面図である
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す一工程の断面図である
【図５】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す一工程の断面図である
【図６】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す一工程の断面図である
【図７】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す一工程の断面図である
【図８】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す一工程の断面図である
【図９】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す一工程の断面図である
【図１０】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体記憶装置の製造方法を示す一工程の断面図である
【図１１】（ａ）〜（ｃ）は本発明の第１の実施形態の第１変形例に係る半導体記憶装置の製造方法を示す一工程の断面図である
【図１２】（ａ）〜（ｃ）は本発明の第１の実施形態の第２変形例に係る半導体記憶装置の製造方法を示す一工程の断面図である
【図１３】本発明の第２の実施形態に係る半導体記憶装置を示す部分的な平面図である。
【図１４】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す一工程の断面図である
【図１５】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す一工程の断面図である
【図１６】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す一工程の断面図である
【図１７】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す一工程の断面図である
【図１８】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す一工程の断面図である
【図１９】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体記憶装置の製造方法を示す一工程の断面図である
【図２０】（ａ）〜（ｃ）は本発明の第２の実施形態の第１変形例に係る半導体記憶装置の製造方法を示す一工程の断面図である
【図２１】（ａ）〜（ｃ）は本発明の第２の実施形態の第２変形例に係る半導体記憶装置の製造方法を示す一工程の断面図である
【符号の説明】
【０１２３】
１０１    半導体基板
１０２    素子分離絶縁膜
１０３    第１の活性領域（メモリ領域）
１０４    第２の活性領域（ロジック領域）
１０５    メモリゲート電極（ワード線／シリコン含有層）
１０６    側壁絶縁膜
１０７    不純物拡散層（ソース領域又はドレイン領域／ビット線）
１０８    メモリゲート間絶縁膜
１０９    シリサイド層
１１０    メモリゲート絶縁膜
１１０ａ  下部ゲート絶縁膜
１１０ｂ  電荷蓄積膜
１１０ｃ  上部ゲート絶縁膜
１１１    ロジックゲート絶縁膜
１１２    ロジックゲート電極（シリコン含有膜）
１１３    側壁絶縁膜
１１４    不純物拡散層（ソース領域又はドレイン領域）
１１５    第１の絶縁膜
１１６    第２の絶縁膜
１１７    シリサイド層
１１８    第１のレジストパターン
１１９    第２のレジストパターン
２０１    半導体基板
２０２    素子分離絶縁膜
２０３    第１の活性領域（メモリ領域）
２０４    第２の活性領域（ロジック領域）
２０５    メモリゲート電極（ワード線／シリコン含有膜）
２０６    側壁絶縁膜
２０７    不純物拡散層（ソース領域又はドレイン領域／ビット線）
２０８    メモリゲート間絶縁膜
２０９    シリサイド層
２１０    メモリゲート絶縁膜
２１０ａ  下部ゲート絶縁膜
２１０ｂ  電荷蓄積膜
２１０ｃ  上部ゲート絶縁膜
２１１    ロジックゲート絶縁膜
２１２    ロジックゲート電極（シリコン含有膜）
２１３    側壁絶縁膜
２１４    不純物拡散層（ソース領域又はドレイン領域）
２１５    絶縁膜
２１７    シリサイド層
【図１】
2006041215.tif 000003
【図２】
2006041215.tif 000004
【図３】
2006041215.tif 000005
【図４】
2006041215.tif 000006
【図５】
2006041215.tif 000007
【図６】
2006041215.tif 000008
【図７】
2006041215.tif 000009
【図８】
2006041215.tif 000010
【図９】
2006041215.tif 000011
【図１０】
2006041215.tif 000012
【図１１】
2006041215.tif 000013
【図１２】
2006041215.tif 000014
【図１３】
2006041215.tif 000015
【図１４】
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【図１５】
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【図１６】
2006041215.tif 000018
【図１７】
2006041215.tif 000019
【図１８】
2006041215.tif 000020
【図１９】
2006041215.tif 000021
【図２０】
2006041215.tif 000022
【図２１】
2006041215.tif 000023
【手続補正書】
【提出日】平成17年5月17日(2005.5.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１５
【補正方法】変更
【補正の内容】
【請求項１５】
前記メモリゲート絶縁膜は、下層のシリコン酸化膜と中層のシリコン窒化膜と上層のシリコン酸化膜とを有する積層体からなり、
前記電荷蓄積膜は前記中層のシリコン窒化膜からなることを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２３
【補正方法】変更
【補正の内容】
【請求項２３】
前記メモリゲート絶縁膜は、下層のシリコン酸化膜と中層のシリコン窒化膜と上層のシリコン酸化膜とを有する積層体からなり、
前記電荷蓄積膜は前記中層のシリコン窒化膜からなることを特徴とする請求項２１に記載の半導体記憶装置の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
また、この場合に、メモリゲート絶縁膜は、下層のシリコン酸化膜と中層のシリコン窒化膜と上層のシリコン酸化膜とを有する積層体からなり、電荷蓄積膜は中層のシリコン窒化膜からなることが好ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
また、この場合に、メモリゲート絶縁膜は、下層のシリコン酸化膜と中層のシリコン窒化膜と上層のシリコン酸化膜とを有する積層体からなり、電荷蓄積膜は中層のシリコン窒化膜からなることが好ましい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
本発明に係る半導体記憶装置及びその製造方法によると、メモリ領域のゲート電極の上面の中央部に縁部から上方へ突き出す突き出し部を設けるため、ゲート電極上面のシリサイド層におけるゲート幅方向の接触長さがゲート幅自体よりも大きくなる。このため、ゲート電極の断面におけるシリサイド層の面積がゲート電極の上面が平坦な場合と比べて増大するので、メモリゲート電極の単位長さ当たりの抵抗値（バー抵抗）が低減して、より一層の微細化と高速化とに対する対応が可能となる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
以上説明したように、第１の実施形態によると、メモリ領域である第１の活性領域１０３において、メモリゲート電極１０５の上部にその中央部が上方に突き出す突き出し部を形成した後、該突き出し部にシリサイド層１０９を形成することにより、メモリゲート電極１０５のシリサイド層１０９のゲート幅方向における長さを、ゲート幅自体の幅寸法よりも容易に長く形成することができる。このため、シリサイド層１０９におけるゲート電極の単位長さ当たりの接触面積が増大して、メモリゲート電極１０５の単位長さ当たりの抵抗値（バー抵抗）を低減できるので、メモリトランジスタはより一層の微細化と高速化とに対応できるようになる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１０４
【補正方法】変更
【補正の内容】
【０１０４】
続いて、堆積されたシリコン酸化膜に対して深さが１１０ｎｍ程度のエッチバックを行なって、ロジックゲート電極２１２の側面上に側壁絶縁膜２１３を形成すると、第１の活性領域２０３においては、各メモリゲート電極２０５の上部のテーパー部の上には、側壁絶縁膜２１３を形成するためのシリコン酸化膜が残存することなくエッチングされるため、各メモリゲート電極２０５の上部は露出する。一方、隣り合うメモリゲート電極２０５同士の間においては、メモリゲート間絶縁膜２０８の上に微小な側壁絶縁膜２０６が残る。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１１０
【補正方法】変更
【補正の内容】
【０１１０】
（第２の実施形態の第１変形例）
以下、第２の実施形態の第１変形例に係る半導体記憶装置の製造方法について図２０（ａ）〜図２０（ｃ）を参照しながら説明する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正の内容】
【０１１６】
すなわち、図１５（ａ）、（ｂ）及び（ｃ）に示すように、酸化シリコンからなる絶縁膜２１５の成膜にスパッタ法を用い、酸化シリコンからなるターゲット材の表面（ターゲット面）を適当な期間遮蔽していわゆる逆スパッタを行なうと、絶縁膜２１５の形状をメモリゲート電極２０５の上面の中央部よりもその角部の上方で薄くすることができる。