(57)【要約】【課題】薄膜トランジスタにおけるリーク電流を低減させて良好なＶｇ−Ｉｄ特性を実現する。【解決手段】薄膜トランジスタ３００は、基板３１の表面に形成され、チャネル領域４３、ソース領域およびドレイン領域４７を有する島状の半導体層４１と、半導体層４１を覆うゲート絶縁層３５と、ゲート絶縁層３５の上に形成され、半導体層４１におけるチャネル領域４３を覆うゲート電極４７とを備え、チャネル領域４３は、薄膜トランジスタ３００のしきい値電圧を制御するための不純物を含んでおり、チャネル領域４３のうちチャネル幅方向の端部４３ｂにおける不純物の濃度と、チャネル領域４３のうちチャネル幅方向の中央部４３ａにおける不純物の濃度とは、チャネル幅方向の端部４３ｂにおけるしきい値がチャネル幅方向の中央部４３ａにおけるしきい値よりも高くなるように制御されている。【選択図】図３
2006165368.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタを備えた装置であって、前記薄膜トランジスタは、
基板の表面に形成され、チャネル領域、ソース領域およびドレイン領域を有する島状の半導体層と、
前記半導体層を覆うゲート絶縁層と、
前記ゲート絶縁層の上に形成され、前記半導体層における前記チャネル領域を覆うゲート電極と
を備え、
前記チャネル領域は、前記薄膜トランジスタのしきい値電圧を制御するための不純物を含んでおり、
前記チャネル領域のうちチャネル幅方向の端部における前記不純物の濃度と、前記チャネル領域のうちチャネル幅方向の中央部における前記不純物の濃度とは、前記チャネル幅方向の端部におけるしきい値が前記チャネル幅方向の中央部におけるしきい値よりも高くなるように制御されている装置。
【請求項２】
前記チャネル領域のうちチャネル幅方向の端部における前記不純物の濃度は、前記チャネル領域のうちチャネル幅方向の中央部における前記不純物の濃度の５倍以上である請求項１に記載の装置。
【請求項３】
前記チャネル領域のうちチャネル幅方向の端部における前記不純物の濃度は、１０１６ｃｍ−３よりも高く１０２０ｃｍ−３以下であり、前記チャネル領域のうちチャネル幅方向の中央部における前記不純物の濃度は、１０１６ｃｍ−３以上１０１８ｃｍ−３以下である請求項１または２に記載の装置。
【請求項４】
前記チャネル領域のうちチャネル幅方向における端部は、前記チャネル領域の前記チャネル幅方向の断面におけるテーパー部分を含んでいる請求項１から３のいずれかに記載の装置。
【請求項５】
前記チャネル領域におけるチャネル幅Ｗのチャネル長Ｌに対する比Ｗ／Ｌは５以下である請求項１から４のいずれかに記載の装置。
【請求項６】
前記半導体層は多結晶シリコンを含む請求項１から５のいずれかに記載の装置。
【請求項７】
薄膜トランジスタを含む装置の製造方法であって、
（ａ）島状の半導体層が表面に形成された基板を用意する工程と、
（ｂ）前記半導体層を覆うゲート絶縁層を形成する工程と、
（ｃ）前記ゲート絶縁層の上に、前記半導体層の少なくとも一部を覆うゲート電極を設ける工程とを包含し、
前記工程（ａ）は、前記半導体層のうち少なくともチャネル領域となる領域に、前記薄膜トランジスタのしきい値電圧を制御するための不純物を添加する工程を含み、
前記半導体層の前記チャネル領域となる領域の一部に前記不純物を添加する工程（ｄ）をさらに含む装置の製造方法。
【請求項８】
前記工程（ｄ）は、前記チャネル領域となる領域のうちチャネル幅方向の端部に前記不純物を添加する工程である請求項７に記載の装置の製造方法。
【請求項９】
前記工程（ａ）は、前記チャネル領域となる領域に前記不純物のイオンを注入する工程（ａ１）を含み、前記工程（ｄ）は、前記チャネル領域となる領域のうちチャネル幅方向の端部に前記不純物のイオンを注入する工程（ｄ１）を含む請求項７または８に記載の装置の製造方法。
【請求項１０】
前記工程（ａ１）は、前記チャネル領域となる領域に、前記不純物の濃度が１０１６ｃｍ−３以上１０１８ｃｍ−３以下となるように前記不純物のイオンを注入する工程であり、前記工程（ｄ１）は、前記チャネル幅方向の端部に、前記不純物の濃度が１０１６ｃｍ−３よりも高く１０２０ｃｍ−３以下となるように前記不純物のイオンを注入する工程である請求項９に記載の装置の製造方法。
【請求項１１】
前記工程（ａ）は、
前記基板の表面に半導体膜を形成する工程と、
前記半導体膜の一部を覆うマスクを用いて、前記半導体膜のうち前記マスクで覆われていない領域の一部を除去することによって、前記半導体層を形成する工程と
を含み、
前記工程（ｄ）は、前記半導体層のうち前記マスクで覆われていない領域に前記不純物のイオンを注入する工程である請求項８から１０のいずれかに記載の装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを備えた装置およびその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）は、アクティブマトリックス型液晶表示装置（以下、単に「液晶ディスプレイ」と呼ぶ）において、画素毎に設けられるスイッチング素子として表示領域に用いられるとともに、駆動回路にも用いられている。
【０００３】
駆動回路は、通常、導電型の異なるＴＦＴを用いたＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔｒａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構成を有している。特に、ｐ型およびｎ型のポリシリコンＴＦＴを用いたＣＭＯＳ構成を有する場合、消費電力を低減するためには、各ＴＦＴのしきい値を独立に制御することが必要である。
【０００４】
また、ＴＦＴを表示領域内におけるスイッチング素子として用いる場合でも、ＴＦＴのしきい値電圧を所望の値に制御する必要がある。
【０００５】
一般的に、しきい値の制御は、アクセプターあるいはドナーとなる不純物をＴＦＴのチャネル領域に導入することによって行われる（チャネルドーピング）。例えば、しきい値を正の方向に上げるためにはボロン（Ｂ）を、負の方向に下げるためにはリン（Ｐ）を、各ＴＦＴの半導体層（ポリシリコン層）におけるチャネル領域にイオン注入することができる。
【０００６】
以下、図面を参照しながら、チャネルドーピングによってしきい値が制御されたＴＦＴの従来の構造を説明する。
【０００７】
図１（ａ）は、従来のＴＦＴの構造を示す平面図であり、図１（ｂ）および（ｃ）は、それぞれ、図１（ａ）におけるＩ−Ｉ’断面図およびＩＩ−ＩＩ’断面図である。
【０００８】
薄膜トランジスタ１００は、図１（ｃ）に示すように、基板１の上に、ポリシリコンを用いて形成された島状の半導体層１１を備えている。半導体層１１は、チャネル領域３と、ソース・ドレイン領域１７と、これらの領域３および１７の間に形成されたＬＤＤ領域１９とを有している。チャネル領域３は、ゲート絶縁膜５を介してゲート電極７で覆われている。このようなＴＦＴ構造上には、層間絶縁膜１５が形成されている。また、層間絶縁膜１５の上にはソース・ドレイン電極１３が設けられている。ソース・ドレイン電極１３は、層間絶縁膜１５に形成されたコンタクトホールを介して、それぞれ、ソース・ドレイン領域１１に接続されている。
【０００９】
半導体層１１のチャネル幅方向（Ｗ方向）における断面は、図１（ｂ）に示すように、テーパー形状を有している。これは、半導体層１１の上部に形成されるゲート絶縁膜５や電極、配線などの段差被覆性（ステップカバレッジ）を確保するためである。従って、チャネル領域３のチャネル幅方向の断面は、典型的には、テーパー形状を有する端部３ｂと、略平坦な上面を有する中央部３ａとを有する。
【００１０】
半導体層１１のチャネル領域３には、しきい値制御のための不純物が導入されている。イオン注入によってチャネル領域３に不純物を導入する場合、チャネル領域３の厚さ方向の略中央で不純物濃度がピークとなるように、イオン注入時の加速電圧が制御される。
【００１１】
このような薄膜トランジスタ１００では、チャネル領域３のうち端部３ｂと中央部３ａとで、単位面積あたりの不純物量が異なる。その結果、チャネル領域３の端部３ｂと中央部３ａとの間で特性差が生じ、端部３ｂには、中央部３ａよりも低いしきい値電圧を有する寄生薄膜トランジスタが形成される。
【００１２】
本発明者らが検討したところ、上述したような構造を有するＴＦＴのＶｇ−Ｉｄ特性には、図２（ａ）に示すように、寄生薄膜トランジスタに起因して、しきい値電圧近傍（ショルダー部分）にコブ２１が生じていることがわかった。なお、図２（ｂ）は、ＴＦＴの理想的なＶｇ−Ｉｄ特性を示す図である。本発明者らは、また、このようなコブ２１は、特にチャネル幅Ｗが小さい場合に顕著に現れることを見出した。
【００１３】
このような寄生薄膜トランジスタは、ＴＦＴのゲートに電圧が印加されない状態（Ｖｇ＝０Ｖ）、すなわちオフ状態でもＴＦＴに電流が流れる（リーク電流またはオフ電流）という問題を引き起こす。ＣＭＯＳを構成するＴＦＴにリーク電流が発生すると、ＣＭＯＳの動作が妨げられたり、消費電力が増大してしまう。このような問題は、特にしきい値を低減させたＴＦＴ（低電圧化ＴＦＴ）を用いる場合に重大である。
【００１４】
チャネル領域の端部における寄生薄膜トランジスタの影響を低減するために、ポリシリコン層の端部におけるテーパー長（テーパー形状のチャネル幅方向の長さ）を小さくするという対策が提案されている。また、ポリシリコン層の端部におけるトラップ密度を低減することによって、チャネル領域の端部および中央部におけるしきい値電圧の差を小さくするといった対策も提案されている。
【００１５】
しかしながら、テーパー長を小さくすると、ポリシリコン層の上部に設けられるゲート絶縁膜や配線等の段差被覆性が低下し、歩留りが低くなる。一方、トラップ密度を低減しようとすると、ポリシリコン層とゲート絶縁膜との界面を良好な状態にする必要があるが、これはプロセス上困難である。一般的に、ポリシリコン層は、アモルファスシリコン層にエキシマレーザを照射して結晶化させることによって形成される。この方法で形成されたポリシリコン層には、表面に亘って凹凸が生じてしまうため、ポリシリコン層の端部とゲート絶縁膜との間に良好な界面を得ることは難しい。従って、生産性の観点から、トラップ密度を低減するという対策は実用的でない。
【００１６】
これに対し、特許文献１は、半導体層における不純物濃度を半導体層の厚さ方向に変化させたＴＦＴの構造を開示している。特許文献１のＴＦＴでは、半導体層の不純物濃度を、半導体層とゲート絶縁膜との界面から基板側に向けて増加させることによって、半導体層のチャネル幅方向における端部（テーパー部分）の厚さ方向の不純物量と中央部の厚さ方向の不純物量との差を低減している。このような構造によって、チャネル領域の端部および中央部におけるしきい値電圧の差を低減できるので、良好なＴＦＴ特性を実現し得る。
【特許文献１】特開２００１−２７４４０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
特許文献１では、チャネルドーピングにおける加速電圧を制御することによって、あるいは、不純物濃度の異なる複数の半導体膜を積層させて半導体層を形成することによって、半導体層における厚さ方向の不純物濃度を上述したように制御している。そのため、寄生薄膜トランジスタの発生を確実に抑制しようとすると、半導体層の不純物濃度や形状（厚さやテーパー長など）の選択に制限があり、ＴＦＴのしきい値電圧などの設計の自由度が低いという問題がある。
【００１８】
また、チャネルドーピングにおける加速電圧を制御することによって、上述したような不純物濃度分布の制御を行う場合、ドーピング装置の安定性が低く、基板面内でドーズ量や加速電圧にバラツキが生じると、不純物濃度分布の正確な制御が困難になるという問題もある。近年、マザーガラスの大型化に伴って、大基板に対応できるドーピング装置の開発が進んでいるが、均一にドーピングを行うことは難しく、基板面内におけるドーズ量や加速電圧のバラツキを完全になくすことができないのが現状である。従って、装置制御のみに依存して不純物濃度分布を調整すると、高い生産性を確保できない。
【００１９】
さらに、特許文献１の構造を微細化されたトランジスタ（縮小トランジスタ）に適用しても十分な効果が得られないという問題もある。例えば、周辺回路一体型の表示装置では、チャネル幅Wやチャネル長Lの異なる複数のＴＦＴが同一基板上に形成される。この場合、これらのＴＦＴの活性層となるポリシリコン層の不純物濃度を同様に制御しても、ＴＦＴのポリシリコン層のサイズ（厚さ、面積など）やテーパー長は互いに異なっているため、全てのＴＦＴにおいて寄生トランジスタの影響を取り除くことは難しい。特に、寄生トランジスタの影響が顕著であるチャネル幅Ｗの小さいＴＦＴでは、ポリシリコン層のチャネル幅方向における中央部と端部との間のしきい値の差を十分に低減できず、良好なＶｇ−Ｉｄ特性が得られない。
【００２０】
本発明は、上記事情に鑑みてなされたものであり、その主な目的は、チャネル領域におけるチャネル幅方向の端部形状に起因する薄膜トランジスタのリーク電流を低減させて良好なＶｇ−Ｉｄ特性を実現することにある。
【課題を解決するための手段】
【００２１】
本発明の装置は、薄膜トランジスタを備えた装置であって、前記薄膜トランジスタは、基板の表面に形成され、チャネル領域、ソース領域およびドレイン領域を有する島状の半導体層と、前記半導体層を覆うゲート絶縁層と、前記ゲート絶縁層の上に形成され、前記半導体層における前記チャネル領域を覆うゲート電極とを備え、前記チャネル領域は、前記薄膜トランジスタのしきい値電圧を制御するための不純物を含んでおり、前記チャネル領域のうちチャネル幅方向の端部における前記不純物の濃度と、前記チャネル領域のうちチャネル幅方向の中央部における前記不純物の濃度とは、前記チャネル幅方向の端部におけるしきい値が前記チャネル幅方向の中央部におけるしきい値よりも高くなるように制御されている。
【００２２】
ある好ましい実施形態において、前記チャネル領域のうちチャネル幅方向の端部における前記不純物の濃度は、前記チャネル領域のうちチャネル幅方向の中央部における前記不純物の濃度の５倍以上である。
【００２３】
前記チャネル領域のうちチャネル幅方向の端部における前記不純物の濃度は、１０１６ｃｍ−３よりも高く１０２０ｃｍ−３以下であり、前記チャネル領域のうちチャネル幅方向の中央部における前記不純物の濃度は、１０１６ｃｍ−３以上１０１８ｃｍ−３以下であることが好ましい。
【００２４】
ある好ましい実施形態において、前記チャネル領域のうちチャネル幅方向における端部は、前記チャネル領域の前記チャネル幅方向の断面におけるテーパー部分を含んでいる。
【００２５】
前記チャネル領域におけるチャネル幅Ｗのチャネル長Ｌに対する比Ｗ／Ｌは５以下であってもよい。
【００２６】
ある好ましい実施形態において、前記半導体層は多結晶シリコンを含む。
【００２７】
本発明の装置の製造方法は、薄膜トランジスタを含む装置の製造方法であって、（ａ）島状の半導体層が表面に形成された基板を用意する工程と、（ｂ）前記半導体層を覆うゲート絶縁層を形成する工程と、（ｃ）前記ゲート絶縁層の上に、前記半導体層の少なくとも一部を覆うゲート電極を設ける工程とを包含し、前記工程（ａ）は、前記半導体層のうち少なくともチャネル領域となる領域に、前記薄膜トランジスタのしきい値電圧を制御するための不純物を添加する工程を含み、前記半導体層の前記チャネル領域となる領域の一部に前記不純物を添加する工程（ｄ）をさらに含む。
【００２８】
ある好ましい実施形態において、前記工程（ｄ）は、前記チャネル領域となる領域のうちチャネル幅方向の端部に前記不純物を添加する工程である。
【００２９】
前記工程（ａ）は、前記チャネル領域となる領域に前記不純物のイオンを注入する工程（ａ１）を含み、前記工程（ｄ）は、前記チャネル領域となる領域のうちチャネル幅方向の端部に前記不純物のイオンを注入する工程（ｄ１）を含むことが好ましい。
【００３０】
前記工程（ａ１）は、前記チャネル領域となる領域に、前記不純物の濃度が１０１６ｃｍ−３以上１０１８ｃｍ−３以下となるように前記不純物のイオンを注入する工程であり、前記工程（ｄ１）は、前記チャネル幅方向の端部に、前記不純物の濃度が１０１６ｃｍ−３よりも高く１０２０ｃｍ−３以下となるように前記不純物のイオンを注入する工程であってもよい。
【００３１】
ある好ましい実施形態において、前記工程（ａ）は、前記基板の表面に半導体膜を形成する工程と、前記半導体膜の一部を覆うマスクを用いて、前記半導体膜のうち前記マスクで覆われていない領域の一部を除去することによって、前記半導体層を形成する工程とを含み、前記工程（ｄ）は、前記半導体層のうち前記マスクで覆われていない領域に前記不純物のイオンを注入する工程である。
【発明の効果】
【００３２】
本発明によると、薄膜トランジスタのサイズや活性層となる半導体層の端部形状（テーパ長など）にかかわらず、半導体層端部に寄生薄膜トランジスタが発生することを抑制できる。よって、しきい値近傍でコブが現れない良好なＶｇ−Ｉｄ特性を実現でき、リーク電流を低減できる。
【００３３】
従って、寄生薄膜トランジスタの影響を減らすために薄膜トランジスタのサイズを確保する必要がなくなり、薄膜トランジスタの縮小化を図ることができる。また、リーク電流を低減できるので、薄膜トランジスタのしきい値電圧を低く抑えることが可能になる。
【００３４】
また、本発明によると、上記薄膜トランジスタを備えた種々の装置を提供できる。例えば、本発明を周辺回路一体型のアクティブマトリクス型液晶表示パネルに適用すると、低電圧化および低消費電流化パネルを実現できる。
【００３５】
さらに、本発明によると、製造プロセスを複雑化することなく、かつ、生産性に優れた方法で、上記薄膜トランジスタを備えた装置を製造できる。
【発明を実施するための最良の形態】
【００３６】
本発明の装置は、少なくとも１つの薄膜トランジスタを備えていればよく、薄膜トランジスタ素子、ＣＭＯＳ回路、アクティブマトリクス基板および液晶表示装置などを広く含むものとする。
【００３７】
以下、図面を参照しながら、本発明の好ましい実施形態における薄膜トランジスタを説明する。本実施形態はアクティブマトリクス型液晶表示装置であり、例えば表示領域内におけるスイッチング素子として、図３（ａ）から（ｃ）に示すような薄膜トランジスタ３００を有している。
【００３８】
図３（ａ）は、薄膜トランジスタ３００の構造を示す平面図であり、図３（ｂ）および（ｃ）は、それぞれ、図３（ａ）におけるＩＩＩ−ＩＩＩ’断面図およびＩＶ−ＩＶ’断面図である。
【００３９】
薄膜トランジスタ３００は、基板３１と、基板３１の上に形成された半導体層４１と、半導体層４１の上に形成されたゲート絶縁層３５と、ゲート絶縁層３５の上に設けられたゲート電極３７とを備えている。半導体層４１は、ソース・ドレイン領域４７と、これらの領域４７の間に形成されたチャネル領域４３とを有しており、チャネル領域４３はゲート電極３７によってオーバーラップされている。なお、ソース・ドレイン領域４７とチャネル領域４３との間にＬＤＤ領域が形成されていてもよい。
【００４０】
半導体層４１、ゲート絶縁膜３５およびゲート電極３７は、層間絶縁膜４５によって覆われている。層間絶縁膜４５およびゲート絶縁層３５には、それぞれソース・ドレイン領域４７に達するコンタクトホールが設けられている。層間絶縁膜４５の上およびコンタクトホールの内部には、ソース・ドレイン電極５３が形成されている。これらの電極５３は、それぞれソース・ドレイン領域４７と電気的に接続されている。
【００４１】
半導体層４１のチャネル幅方向（Ｗ方向）における断面は、図３（ｂ）に示すように、テーパー形状を有する端部４３ｂと、略平坦な上面を有する中央部４３ａとを有する。端部４３ｂおよび中央部４３ａはいずれも、しきい値制御のための不純物を含んでいる。ここで、端部４３ｂおよび中央部４３ａにおける不純物濃度は、端部４３ａにおける局所的なしきい値電圧が中央部４３ａにおける局所的なしきい値電圧よりも高くなるように制御されている。従って、端部４３ｂにおける不純物濃度は、中央部４３ａにおける不純物濃度よりも高く、例えば中央部４３ａにおける不純物濃度の５倍以上になるように制御される。
【００４２】
薄膜トランジスタ３００では、上述したように、チャネル領域のチャネル幅方向における端部で中央部より高いしきい値を有するようにチャネル幅方向における不純物濃度分布が制御されているため、図２（ａ）に示すようなコブの発生が抑制された良好なＶｇ−Ｉｄ特性を実現できる。
【００４３】
なお、本実施形態の液晶表示装置は、少なくとも１つの薄膜トランジスタ３００を備えていればよく、薄膜トランジスタ３００を用いて表示領域内におけるスイッチング素子を構成する代わりに、液晶表示装置における駆動回路に含まれるＣＭＯＳを構成していてもよい。また、薄膜トンラジスタ３００は、ｎチャネル型薄膜トランジスタであってもｐチャネル型薄膜トランジスタであってもよい。
【００４４】
本実施形態によると、上述した特許文献１のＴＦＴ構造と比較して、次のようなメリットがある。
【００４５】
特許文献１のＴＦＴ構造によると、チャネル領域の厚さ方向に不純物濃度分布を制御することによって、チャネル領域のチャネル幅方向における中央部および端部のしきい値の差が低減されているが、チャネル幅方向における中央部のしきい値は端部のしきい値よりも低い。これに対し、本実施形態では、チャネル方向における中央部４３ａのしきい値よりも端部４３ｂのしきい値を高くし、しきい値の大小関係を逆転させている。従って、本実施形態によると、端部４３ｂの形状による影響をより確実に低減できる。
【００４６】
また、特許文献１のＴＦＴ構造によると、チャネル領域のチャネル幅方向における中央部および端部の不純物濃度差を増大させようとしても限界があるため、ＴＦＴにおけるチャネル領域の形状やサイズ（チャネル幅、チャネル長、テーパー長など）によっては、十分な効果が得られないおそれがある。例えば、微細化されたＴＦＴでは、チャネル幅が小さく、チャネル領域のチャネル幅方向における端部形状の影響が特に大きいため、特許文献１の構造を適用しても端部形状の影響を十分に低減することは困難である。特に、チャネル幅Ｗのチャネル長Ｌに対する比Ｗ／Ｌが小さい場合、Ｖｇ―Ｉｄ特性を十分に改善できない。
【００４７】
これに対し、本実施形態では、後述する製造方法により、チャネル領域の中央部４３ａと端部４３ｂにおける不純物濃度の差をさらに拡大できる。また、チャネル領域の形状やサイズに応じて、チャネル領域の端部４３ｂにおけるしきい値が中央部４３ａにおけるしきい値よりも高くなるように不純物濃度分布を制御するため、チャネル領域の形状などにかかわらず、端部４３ｂの形状による影響を効果的に低減できる。従って、チャネル幅Ｗのチャネル長Ｌに対する比Ｗ／Ｌが小さい場合、例えば比Ｗ／Ｌが５以下であっても、良好なＴＦＴ特性を実現できる。
【００４８】
本実施形態では、チャネル領域のチャネル幅方向における端部４３ｂのしきい値が中央部４３ａのしきい値よりも大きくなるように、端部４３ｂおよび中央部４３ａの不純物濃度が制御されていればよく、端部４３ｂおよび中央部４３ａにおける不純物濃度は特に限定しない。端部４３ｂにおける不純物濃度は、例えば１０１６ｃｍ−３よりも高く１０２０ｃｍ−３以下であり、中央部４３ａにおける不純物濃度は、端部４３ｂにおける不純物濃度よりも低く、例えば１０１６ｃｍ−３以上１０１８ｃｍ−３以下である。なお、端部４３ｂの不純物濃度を高めることにより、端部４３ｂがチャネルとして機能できないような高いしきい値を有していてもよい。本明細書では、端部４３ｂがチャネルとして機能しない場合でも、「チャネル領域のチャネル方向における端部」と呼ぶ。
【００４９】
図３に示す薄膜トランジスタ３００は、例えば以下に説明するような方法で製造される。
【００５０】
本実施形態では、基板上に形成された半導体層のうち少なくともチャネル領域となる領域に、しきい値電圧を制御するための不純物を添加する工程（第１のチャネルドープ）と、半導体層のチャネル領域となる領域の一部のみに不純物を添加する工程（第２のチャネルドープ）とを行うことによって、チャネル領域における不純物濃度を制御する。第２のチャネルドープは、チャネル領域のチャネル幅方向における端部に対して行われることが望ましい。なお、上記第１および第２のチャネルドープのうちいずれが先に行われてもよく、また、これらに加えて他のチャネルドープが行われてもよい。
【００５１】
以下、図４（ａ）〜（ｇ）を参照しながら、図３に示す薄膜トランジスタ３００の具体的な製造方法を、ｎチャネル型薄膜トランジスタを例に説明する。なお、本実施形態における薄膜トランジスタは、ｐチャネル型薄膜トランジスタであってもよい。
【００５２】
図４（ａ）〜（ｇ）は、チャネル長（Ｌ）方向に垂直な工程断面図（図３（ａ）におけるＩＩＩ−ＩＩＩ’断面図）である。
【００５３】
まず、図４（ａ）に示すように、ガラス基板などの基板６１の表面に、ベースコート膜として絶縁膜６２およびアモルファスシリコン（ａ−Ｓｉ）膜６３をこの順で形成する。絶縁膜６２は、ＳｉＯ２膜やＳｉＮ膜であってもよいし、これらの膜を含む積層構造を有していてもよい。ａ−Ｓｉ膜６３は、ＰＣＶＤ（Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などの公知の方法で形成できる。ａ−Ｓｉ膜６３の厚さは、例えば５０ｎｍとする。
【００５４】
次に、図４（ｂ）に示すように、ａ−Ｓｉ膜６３に対して、しきい値電圧を制御するための不純物をイオン注入する（第１のチャネルドープ）。ここでは、不純物としてボロンを用い、ａ−Ｓｉ膜６３におけるボロン濃度が１０１６ｃｍ−３以上１０１８ｃｍ−３以下になるようにボロンイオンを注入する。注入の際の加速エネルギは、例えば５ＫｅＶとする。
【００５５】
続いて、図４（ｃ）に示すように、ボロンイオンが注入されたａ−Ｓｉ膜６３を結晶化させることにより、ポリシリコン（ｐｏｌｙ−Ｓｉ）膜６３ｐを形成する。具体的には、ａ−Ｓｉ膜６３の結晶化は、エキシマレーザを用いた光照射によって行うことができる（エキシマレーザアニール法）。あるいは、ａ−Ｓｉ膜６３に対して６００℃の熱処理を行うことによって結晶化させてもよい（固相成長法：Ｓｏｌｉｄ−ｐｈａｓｅ  ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）。
【００５６】
この後、図４（ｄ）に示すように、ｐｏｌｙ−Ｓｉ膜６３ｐの上にレジスト層（厚さ：例えば１μｍ）６５を形成し、レジスト層６５をパターニングマスクとしてｐｏｌｙ−Ｓｉ膜６３ｐのパターニングを行う。これによって、島状の半導体層６７が得られる。本実施形態では、半導体層６７は、ｐｏｌｙ−Ｓｉ膜６３ｐのうちレジスト層６５で覆われた部分から形成され、かつ、略平坦な表面を有する中央部６７ａと、テーパー形状を有する端部６７ｂとを有する。半導体層６７のチャネル幅Ｗは、例えば２００μｍであり、端部６７ｂのチャネル幅方向におけるテーパー長ｔは、例えば０．２μｍである。
【００５７】
次いで、図４（ｅ）に示すように、レジスト層６５をドーピングマスクとして、半導体層６７に不純物をイオン注入する（第２のチャネルドープ）。不純物として、前述の第１のチャネルドープの際に用いた不純物と同じ導電型を有する不純物を用い、第１のチャネルドープと同じ不純物を用いることができる。本実施形態では、第１のチャネルドープと同じ不純物であるボロンを用い、半導体層６７のうちレジスト層６５で覆われていない部分（端部）６７ｂにおけるボロン濃度が１０１６ｃｍ−３よりも高く１０２０ｃｍ−３以下になるようにイオン注入を行う。注入の際の加速エネルギは、例えば5ＫｅＶとする。
【００５８】
第２のチャネルドープの後、レジスト層６５を除去する。続いて、図４（ｆ）に示すように、半導体層６７を覆うゲート絶縁膜６９を形成する。ゲート絶縁膜６９は、例えば酸化ケイ素膜である。
【００５９】
次に、図４（ｇ）に示すように、半導体層６７のうちチャネル領域となる部分を覆うように、ゲート絶縁膜６９の上にゲート電極７１を形成する。ゲート電極７１は、ゲート絶縁膜６９の上に導電膜をスパッタ法またはＣＶＤ法などを用いて堆積し、これを所定の形状にパターニングすることによって形成できる。
【００６０】
この後、図示しないが、ゲート電極７１をマスクとして半導体層６７に不純物イオン（例えばリンイオン）を注入することにより、ソースおよびドレイン領域を形成する。続いて、基板表面を覆うように層間絶縁膜を形成し、層間絶縁膜およびゲート絶縁膜にソースおよびドレイン領域にそれぞれ達するコンタクトホールを設ける。その後、コンタクトホール内部および層間絶縁膜上に、ソースおよびドレイン領域とそれぞれ電気的に接続されたソースおよびドレイン電極を形成する。このようにして、薄膜トランジスタ３００が完成する。
【００６１】
薄膜トランジスタ３００を表示領域内におけるスイッチング素子として用いる場合には、上述した工程の後に、薄膜トランジスタ３００を覆うパッシベーション膜や、ドレイン電極に接続された画素電極（ＩＴＯ電極）をさらに形成する。
【００６２】
本実施形態における薄膜トランジスタの製造方法では、チャネル領域の中央部および端部に対する第１のチャネルドープを行った後、チャネル領域の端部のみに追加のチャネルドープを行う。そのため、チャネル領域の中央部における不純物濃度と端部における不純物濃度とを独立して制御できるので、設計の自由度が高い。また、本実施形態によると、チャネル領域の端部におけるしきい値を中央部におけるしきい値よりも高くできるので、寄生トランジスタの影響をより確実に低減できる。
【００６３】
これに対し、上記特許文献１に開示されているＴＦＴの製造方法では、１回のチャネルドープによって半導体層の不純物濃度分布を調整しており、チャネル領域における中央部および端部の不純物濃度差を一定以上に拡大することは困難である。さらに、上記特許文献１には、加速電圧の制御などドーピング装置の制御によって不純物濃度を調整する方法も記載されているが、装置制御のみによって不純物濃度を基板面に亘って精確に制御することは困難であり、寄生トランジスタの影響を確実に低減させることは難しい。
【００６４】
さらに、上記方法では、パターニングマスクとして用いたマスク層６５を利用して、チャネル領域の端部６７ｂに対して第２のチャネルドープを行っている。そのため、第２のチャネルドープに用いるドーピングマスクの位置合わせが不要となり、かつ、プロセスを簡略化できるという利点もある。
【００６５】
本実施形態における薄膜トランジスタの製造方法は、上記方法に限定されない。例えば、第１および第２のチャネルドープにおける条件（加速電圧や不純物濃度）も上述した条件に限定されない。また、第２のチャネルドープを第１のチャネルドープよりも先に行ってもよい。
【００６６】
さらに、上記方法では、共通のマスク層６５を利用して、ｐｏｌｙ−Ｓｉ膜６３ｐのパターニングおよび第２のチャネルドープを行っているが、それぞれ別のマスクを利用してもよい。その場合、第２のチャネルドープの際に用いるドーピングマスクの位置によっては、チャネル領域の端部４３ｂが部分的に平坦な表面を有したり、チャネル領域の中央部４３ａが部分的に傾斜した表面を有することもあり得る。なお、本明細書において、「チャネル領域の端部」４３ｂは、チャネル領域のチャネル幅方向におけるテーパー部分の少なくとも一部を有していればよい。
【００６７】
以下、薄膜トランジスタにおけるチャネル領域の中央部および端部の不純物濃度と、薄膜トランジスタのＶｇ−Ｉｄ特性との関係を調べたので、その方法および結果を説明する。
【００６８】
まず、図４を参照しながら説明した方法と同様の方法で、実施例１〜６の薄膜トランジスタを作製する。このとき、第１のチャネルドープにおけるチャネルドープ量（第１のチャネルドープ量）Ｄ１および第２のチャネルドープにおけるチャネルドープ量（第２のチャネルドープ量）Ｄ２を、表１に示すように調整する。ここでは、チャネルドープ量Ｄ１およびＤ２は、半導体層に注入されたボロンイオンの個数（体積当たり）とする。
【００６９】
従って、これらの実施例の薄膜トランジスタでは、チャネル領域のチャネル幅方向における中央部のボロン濃度は、表１に示す第１のチャネルドープ量Ｄ１と等しくなり、チャネル領域のチャネル幅方向における端部のボロン濃度は、表１に示す第１および第２のチャネルドープ量の和（Ｄ１＋Ｄ２）と等しくなる。
【００７０】
また、比較のために、第２のチャネルドープを行わないこと以外は、図４を参照しながら説明した方法と同様の方法で、比較例１および２の薄膜トランジスタを作製する。このときの第１のチャネルドープ量Ｄ１も表１に示す。よって、比較例１および２の薄膜トランジスタでは、チャネル領域のチャネル幅方向における中央部および端部のボロン濃度は、いずれも、第１のチャネルドープ量Ｄ１と略等しくなる。
【００７１】
【表１】
2006165368.tif 000003
【００７２】
次に、上記実施例および比較例の各薄膜トランジスタについて、ＶＤＳが０．１Ｖおよび１２ＶのときのＶｇ−Ｉｄ特性を測定する。
【００７３】
測定結果を図５および図６に示す。図５（ａ）および（ｂ）は、それぞれ、比較例１および２の薄膜トランジスタにおけるＶｇ−Ｉｄ曲線であり、図６（ａ）〜（ｆ）は、それぞれ、実施例１〜６の薄膜トランジスタにおけるＶｇ−Ｉｄ曲線である。
【００７４】
これらの結果から、比較例１および２のＶｇ−Ｉｄ曲線に発生する「コブ」は、チャネル領域の端部のみに対するチャネルドープ（第２のチャネルドープ）を行うことによって低減されることがわかる。チャネル領域の端部のみに対するチャネルドープ量Ｄ２が少ないと、端部のしきい値電圧を中央部のしきい値電圧よりも高くできず、コブを完全に解消できないが（図６（ａ）および（ｄ））、チャネルドープ量Ｄ２をさらに増大させると、略完全にコブが取り除かれたＶｇ−Ｉｄ曲線を実現できる（図６（ｂ）、（ｃ）、（ｅ）および（ｆ））。また、チャネル領域全体に対するチャネルドープ量Ｄ１が多いと、より大きな「コブ」が発生するが（図５（ｂ））、第２のチャネルドープによって、チャネル領域の端部における不純物濃度を中央部における不純物濃度に対して十分に高くすると、コブを略完全に除去できることがわかる。
【００７５】
このように、チャネル領域の端部における不純物濃度が中央部における不純物濃度に対して高いほど、寄生トランジスタの発生を効果的に抑制できる。具体的には、チャネル領域の端部における不純物濃度が、中央部における不純物濃度の例えば２倍以上、好ましくは３倍以上となるように、それぞれのチャネルドープ量が制御される。
【００７６】
なお、上記の測定は、トランジスタサイズの比較的大きい（Ｗ＝２０μｍ）ＴＦＴに対して行ったが、トランジスタサイズの縮小化やマザーガラスの大型化を考慮すると、チャネル領域の端部は中央部よりもさらに高い不純物濃度を有することが望ましい。チャネル領域の端部における不純物濃度が中央部における不純物濃度の例えば５倍以上となるようにチャネルドープ量の制御を行うと、トランジスタサイズ等にかかわらず寄生トランジスタの発生をより確実に抑制できるので有利である。
【産業上の利用可能性】
【００７７】
本発明によれば、チャネル領域におけるチャネル幅方向の中央部および端部の不純物濃度を独立して制御できるので、薄膜トランジスタのサイズや半導体層の形状にかかわらず、チャネル領域の端部におけるしきい値電圧を十分に高くできる。従って、チャネル領域の端部形状に起因する薄膜トランジスタのリーク電流を低減でき、良好なＶｇ−Ｉｄ特性が得られる。また、本発明を適用すると、Ｖｇ−Ｉｄ特性を確保しつつ、薄膜トランジスタの縮小化を図ることができるので有利である。
【００７８】
本発明は、ＣＭＯS回路、アクティブマトリクス基板、アクティブマトリクス型液晶表示装置などの、薄膜トランジスタを備えた種々の装置に広く適用できる。
【図面の簡単な説明】
【００７９】
【図１】従来の薄膜トランジスタの構成を示す図であり、（ａ）は平面図、（ｂ）および（ｃ）は断面図である。
【図２】（ａ）は従来の薄膜トランジスタにおけるＶｇ−Ｉｄ特性を例示するグラフであり、（ｂ）は理想的なＶｇ−Ｉｄ特性を例示するグラフである。
【図３】本発明による実施形態における薄膜トランジスタの構成を示す図であり、（ａ）は平面図、（ｂ）および（ｃ）は断面図である。
【図４】（ａ）〜（ｇ）は、本発明による実施形態における薄膜トランジスタの製造方法を説明するための断面工程図である。
【図５】（ａ）および（ｂ）は、それぞれ、比較例１および２の薄膜トランジスタにおけるＶｇ−Ｉｄ特性を示すグラフであり、２０個のＴＦＴについて得られたＶｇ−Ｉｄ曲線を重ねて表示している。
【図６】（ａ）〜（ｆ）は、それぞれ、実施例１〜６の薄膜トランジスタにおけるＶｇ−Ｉｄ特性を示すグラフであり、２０個のＴＦＴについて得られたＶｇ−Ｉｄ曲線を重ねて表示している。
【符号の説明】
【００８０】
３１        基板
３５        ゲート絶縁層
３７        ゲート電極
４１        半導体層
４３        チャネル領域
４３ａ      チャネル領域のチャネル幅方向における中央部
４３ｂ      チャネル領域のチャネル幅方向における端部
４５        層間絶縁膜
４７        ソース・ドレイン領域
５３        ソース・ドレイン電極
３００      薄膜トランジスタ
【図１】
2006165368.tif 000004
【図２】
2006165368.tif 000005
【図３】
2006165368.tif 000006
【図４】
2006165368.tif 000007
【図５】
2006165368.tif 000008
【図６】
2006165368.tif 000009