(57)【要約】【課題】ナノメータサイズの量子細線を用いる。【解決手段】シリコン基板１４１に形成された長方形状の領域１４３の略中央に、領域１４３の長手方向に対して略直角方向に、ナノメータサイズの量子細線１４５を形成して浮遊ゲート領域とする。その後、ゲート電極１４７,ソース領域１４８およびドレイン領域１４９を形成して、チャネル領域１５０とゲート電極１４７との間の浮遊ゲート領域を量子細線１４５で構成した不揮発性メモリを形成する。その際に、ソース領域１４８およびドレイン領域１４９に対して略直角に交差するように、量子細線１４５を配置している。したがって、浮遊ゲート領域の蓄積電荷を減らすことができ、消費電力が極めて少ない、超高密度で大容量の不揮発性メモリを実現することができる。【選択図】図９
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【特許請求の範囲】
【請求項１】
ソース領域と、ドレイン領域と、上記ソース領域とドレイン領域との間のチャネル領域と、上記チャネル領域に流れるチャネル電流を制御するゲート領域と、上記ゲート領域とチャネル領域との間に位置する浮遊ゲート領域と、上記浮遊ゲート領域と上記ゲート領域との間の第１絶縁膜と、上記チャネル領域と上記浮遊ゲート領域の間の第２絶縁膜を有する半導体素子において、
上記浮遊ゲート領域は、ナノメータサイズの量子細線で構成されると共に、上記ソース領域と上記ドレイン領域との配列方向に対して交差する方向に延在して、上記チャネル領域と平行に配置されていることを特徴とする半導体素子。
【請求項２】
請求項１に記載の半導体素子において、
上記浮遊ゲート領域の断面形状は、上記第１絶縁膜を介して上記チャネル領域に対向する面の上記第１絶縁膜の延在方向に測った幅が、上記第１絶縁膜の延在方向に測った最大幅よりも狭い形状であることを特徴とする半導体素子。
【請求項３】
請求項１に記載の半導体素子において、
少なくとも上記ソース領域,ドレイン領域,チャネル領域および浮遊ゲート領域は、シリコンで形成されていることを特徴とする半導体素子。
【請求項４】
ソース領域と、ドレイン領域と、上記ソース領域とドレイン領域との間のチャネル領域と、上記チャネル領域に流れるチャネル電流を制御するゲート領域と、上記チャネル領域とゲート領域との間のゲート絶縁膜を有する半導体素子において、
上記チャネル領域は、ナノメータサイズの量子細線で構成されていることを特徴とする半導体素子。
【請求項５】
請求項４に記載の半導体素子において、
上記ソース領域およびドレイン領域は、上記チャネル領域を構成している量子細線における上記チャネル領域の両側に形成されていることを特徴とする半導体素子。
【請求項６】
請求項４に記載の半導体素子において、
少なくとも上記ソース領域,ドレイン領域およびチャネル領域は、シリコンで形成されていることを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、絶縁性基板上あるいは絶縁層を介した半導体基板上に形成された量子サイズ効果を生じさせ得る程度に微小な金属または半導体からなる量子細線を用いた半導体素子に関する。
【背景技術】
【０００２】
今や、産業の基幹となったエレクトロニクスの進歩を支えてきた大規模集積回路(ＬＳＩ)は、微細化によって、大容量,高速,低消費電力等の性能を飛躍的に向上させてきた。しかしながら、素子のサイズが０.１μm以下になると、従来の素子による動作原理の限界に到達すると考えられ、新しい動作原理に基づいた新しい素子の研究が活発に行われている。この新しい素子として、ナノメータサイズの量子ドットや量子細線と呼ばれる微細構造を有するものがある。上記ナノメータサイズの量子ドットは、種々の量子効果デバイスと共に、特にクーロンブロッケード現象を利用した単電子デバイスヘの応用のために、盛んに研究が行われている。また、上記ナノメータサイズの量子細線は、量子効果を利用した超高速トランジスタへの応用が期待されている。
【０００３】
特に、上記ナノメータサイズの量子細線においては、半導体結晶中における電子の波長(ド・ブロイ波長)と同程度の幅を持つ半導体層に電子を閉じ込めることによって上記電子の自由度を制限し、これによって生ずる量子化現象を利用して新しい動作原理に基づく半導体量子デバイスを作製する試みが行われている。すなわち、半導体層中における電子の波長は約１０nmであるから、電子を幅１０nm程度の半導体の細線(量子細線)中に閉じ込めると、上記電子はこの細線中を殆ど散乱を受けずに移動できるために、電子の移動度が上昇することが理論的に導き出されている。
【０００４】
したがって、上述のような量子細線を平面上に多数配列した伝導層を作成し、この伝導層内の電子数をゲート電極の作用によって制御することで、従来のトランジスタに比して高速性に優れた量子細線トランジスタを作製することができるのである。また、上述のような量子細線をレーザの発光層に多数組み込むことによって、小さい注入電流でもシャープなスペクトルを有する高効率で高周波特性に優れた半導体レーザ素子を得ることができるのである。
【０００５】
従来、上記量子細線の形成方法として、以下の(１)〜(３)の文献に記載されようなものが提案されている。
(１)  石黒他、１９９６年春季応用物理学会、講演番号２８a-ＰＢ-５、予稿集ｐ-７９８ および 講演番号２６p-ＺＡ-１２、予稿集ｐ-６４(非特許文献１)
図１５は、上記(１)の非特許文献１に開示された「異方性エッチングを利用したＳＩＭＯＸ(セパレーション・バイ・インプランテッド・オキシゲン)基板上の均一なＳi量子細線の製造方法」を示す工程図である。
【０００６】
図１５において、先ず、図１５(a)に示すように、シリコン基板１,酸化膜２及びＳＯＩ(シリコン・オン絶縁体)膜３からなる(１００)ＳＩＭＯＸ基板上に、窒化シリコン(Ｓi3Ｎ4)を堆積した後、パターニングを行つて窒化シリコン膜４を形成する。次に、図１５(b)に示すように、窒化シリコン膜４をマスクとして、ＴＭＡＨ(テトラ・メタル・アンモニウム・ハイドロオキサイド)で異方性エッチングを行って、パターンエッジに(１１１)面を有するＳＯＩ膜５を形成する。
【０００７】
次に、図１５(c)に示すように、上記窒化シリコン膜４をマスクとして、ＳＯＩ膜５における側壁の(１１１)面を選択的に酸化して、酸化膜６を形成する。そして、図１５(d)に示すように、上記窒化シリコン膜４を除去した後、酸化膜６をマスクとして再びＴＭＡＨで異方性エッチングを行って、Ｓi量子細線７を形成する。
【０００８】
このＳi量子細線７の幅は、上記ＳＯＩ膜３の膜厚で決まり、１０nm程度のものが形成されている。上述のようにいて形成されたＳi量子細線７をチャネル領域として形成された量子細線ＭＯＳＦＥＴ(金属酸化膜半導体電界効果トランジスタ)では、量子化現象の特徴であるクーロンブロッケード振動が観測されている。
【０００９】
(２)  特開平６-７７１８０号公報(特許文献１)
図１６は、上記(２)の特許文献１に開示された「サイドウォール法により形成した細線状エッチングマスクを利用した量子細線形成方法」を示す工程図である。
【００１０】
図１６において、先ず、図１６(a)に示すように、ＧaＡsからなる被エッチング基板１１上にレジスト１２をパターニング形成し、更にその上からプラズマ気相成長法(ＰＣＶＤ)によって膜厚５０nmのＳiＯ2被膜１３を形成する。次に、図１６(b)に示すように、反応性イオンエッチングを行って、パターニングされたレジスト１２の両側壁にＳiＯ2のサイドウォール１４を形成する。
【００１１】
最後に、図１６(c)に示すように、上記レジスト１２を除去した後、ＳiＯ2のサイドウォール１４をマスクとして、ＧaＡsからなる被エッチング基板１１を反応性イオンエッチングによってパターニングし、ＧaＡsからなる細線を形成するのである。
【００１２】
(３)  特開平８-２８８４９９号公報(特許文献２)
図１７は、上記(３)の特許文献２に開示された「２枚のＳiウェハ貼り合せとサイドウォール形成によるエッチングマスクを利用した量子細線形成方法」を示す工程図である。
【００１３】
図１７において、先ず、図１７(a)に示すように、Ｓi基板２１上にドライエッチングによって凸部２２を形成する。続いて、図１７(b)に示すように、ＳiＯx系絶縁膜２３を形成して、基板全体を平坦化する。次に、図１７(c)に示すように、平坦化された基板全体の表裏を反転させ、別のＳi基板２４にＳiＯx系絶縁膜２３側を接触させて貼り合わせる。次に、図１７(d)に示すように、Ｓi基板２１をＳiＯx系絶縁膜２３が露出するまでＣＭＰ(化学機械研磨)法によって研磨する。その結果、ＳiＯx系絶縁膜２３に埋め込まれた状態で島状Ｓi層２５が厚さ約１０nmで残る。そして、熱ＣＶＤ(化学蒸着)法によって厚さ約１０nmの不純物含有ポリシリコン層を形成後、レジストマスク(図示せず)を介して異方性エッチングすることによって、島状Ｓi層２５の中央付近に加工端面が位置するポリシリコンパターン２６を形成する。
【００１４】
次に、図１７(e)に示すように、熱酸化処理によって、Ｓi露出部分２５,２６上に膜厚１nm〜１０nmの熱酸化膜(ＳiＯx)２７を形成する。 次に、図１７(f)に示すように、エッチバックを行って、ポリシリコン２６の加工端面に熱酸化膜２７を残してサイドウォール２８を形成する。次に、図１７(g)に示すように、島状Ｓi層２５に対して選択比を確保できる条件でウエット処理を行い、ポリシリコンパターン２６を除去する。続いて、サイドウォール２８を形成しているＳiＯxに対する選択比を確保できる条件で島状Ｓi層２５をエツチングし、量子細線２９を形成する。
【００１５】
しかしながら、上記非特許文献１,特許文献１および特許文献２に記載された従来の量子細線の形成方法には、以下のような問題がある。すなわち、上記非特許文献１では、基板がＳＯＩである場合にのみ有効な方法であり、従来から使用されているＳi基板に適用することができないという問題がある。Ｓi基板に比べてＳＯＩ基板の値段は１０倍〜２０倍であり、更にコストを低くするためにはＳi基板を用いて量子細線を形成できる方が望ましい。
【００１６】
また、上記特許文献１では、量子細線の幅を決定するサイドウォールを、ＣＶＤおよび反応性イオンエッチングで形成している。ところが、量子細線の幅は１nm〜１０nmで制御する必要があり、ＰＣＶＤおよびサイドウォールエッチングによって形成する膜の厚さを１nm〜１０nmの範囲で制御することは非常に困難であるという問題がある。
【００１７】
また、上記特許文献２では、貼り合わせるための２枚のＳi基板２１,２４が必要であり、絶縁層２３を介した２枚のＳi基板２１,２４の貼り合せという特殊な基板形成技術が必要となる。また、形成される量子細線２９の高さは、レジストマスクを介してＳi基板２１をドライエッチングするときの深さで決まるが、その場合におけるドライエッチングの深さをナノメータサイズで制御することは非常に困難であるという問題がある。また、量子細線２９の幅はサイドウォール２８の幅で決まるために、その制御が困難であるという問題もある。
【特許文献１】特開平６-７７１８０号公報
【特許文献２】特開平８-２８８４９９号公報
【非特許文献１】石黒他、１９９６年春季応用物理学会、講演番号２８a-ＰＢ-５、予稿集ｐ-７９８ および 講演番号２６p-ＺＡ-１２、予稿集ｐ-６４
【発明の開示】
【発明が解決しようとする課題】
【００１８】
そこで、この発明の課題は、Ｓi基板あるいはＧaＡs基板等の半導体基板を用い、一般的な成膜技術,リソグラフィ技術,エッチング技術を用いて形成できるナノメータサイズの量子細線を用いた半導体素子を提供することにある。
【課題を解決するための手段】
【００１９】
上記課題を解決するため、この発明の半導体素子は、
ソース領域と、ドレイン領域と、上記ソース領域とドレイン領域との間のチャネル領域と、上記チャネル領域に流れるチャネル電流を制御するゲート領域と、上記ゲート領域とチャネル領域との間に位置する浮遊ゲート領域と、上記浮遊ゲート領域と上記ゲート領域との間の第１絶縁膜と、上記チャネル領域と上記浮遊ゲート領域の間の第２絶縁膜を有する半導体素子において、
上記浮遊ゲート領域は、ナノメータサイズの量子細線で構成されると共に、上記ソース領域と上記ドレイン領域との配列方向に対して交差する方向に延在して、上記チャネル領域と平行に配置されていることを特徴としている。
【００２０】
上記構成によれば、ソース領域とドレイン領域との配列方向に対して交差して配置されたナノメータサイズの量子細線によって、浮遊ゲート領域を構成している。したがって、上記浮遊ゲート領域の蓄積電荷が少なくなり、上記浮遊ゲート領域に注入される電荷量が少なくなる。こうして、低消費電力であって、高密度で大容量の不揮発性メモリが得られる。
【００２１】
また、１実施の形態の半導体素子では、
上記浮遊ゲート領域の断面形状は、上記第１絶縁膜を介して上記チャネル領域に対向する面の上記第１絶縁膜の延在方向に測った幅が、上記第１絶縁膜の延在方向に測った最大幅よりも狭い形状である。
【００２２】
この実施の形態によれば、上記浮遊ゲート領域を構成するナノメータサイズの量子細線は、上記チャネル領域に対向する面の幅が最大幅よりも狭い断面形状を有している。したがって、上記浮遊ゲート領域(量子細線)内に捕獲された電子が上記チャネル領域側(つまり、基板側)に抜ける確率が減り、電荷保持性が良くなる。
【００２３】
また、１実施の形態の半導体素子では、
少なくとも上記ソース領域,ドレイン領域,チャネル領域および浮遊ゲート領域はＳiで形成されている。
【００２４】
この実施の形態によれば、上記ソース領域,ドレイン領域,チャネル領域および浮遊ゲート領域がＳiで形成されている。したがって、単電子デバイスの基本となる量子細線を有する不揮発性メモリを、Ｓi系ＬＳＩと同一の基板に搭載することが可能になる。
【００２５】
また、この発明の半導体素子は、
ソース領域と、ドレイン領域と、上記ソース領域とドレイン領域との間のチャネル領域と、上記チャネル領域に流れるチャネル電流を制御するゲート領域と、上記チャネル領域とゲート領域との間のゲート絶縁膜を有する半導体素子において、
上記チャネル領域は、ナノメータサイズの量子細線で構成されていることを特徴としている。
【００２６】
上記構成によれば、チャネル領域が量子細線で構成されている。したがって、上記チャネル領域が長手方向に対して直交する方向に量子化されて１次元伝導を示すことになる。その結果、超高速動作が可能なトランジスタが得られる。
【００２７】
また、１実施の形態の半導体素子では、
上記ソース領域およびドレイン領域は、上記チャネル領域を構成している量子細線における上記チャネル領域の両側に形成されている。
【００２８】
この実施の形態によれば、一つの量子細線に対してゲート領域をマスクとして不純物イオンを注入して、上記量子細線中に上記ソース領域およびドレイン領域を形成することによって、上記ソース領域,ドレイン領域およびチャネル領域を１工程で形成することができる。
【００２９】
また、１実施の形態の半導体素子では、
少なくとも上記ソース領域,ドレイン領域およびチャネル領域は、シリコンで形成されている。
【００３０】
この実施の形態によれば、上記ソース領域,ドレイン領域およびチャネル領域がＳiで形成されている。したがって、単電子デバイスの基本となる量子細線を有するトランジスタを、Ｓi系ＬＳＩと同一の基板に搭載することが可能になる。
【発明の効果】
【００３１】
以上より明らかなように、この発明の半導体素子は、ソース領域と、ドレイン領域と、チャネル領域と、ゲート領域と、浮遊ゲート領域と、上記浮遊ゲート領域と上記ゲート領域との間の第１絶縁膜と、上記チャネル領域と上記浮遊ゲート領域の間の第２絶縁膜を有する半導体素子において、上記浮遊ゲート領域を、ナノメータサイズの量子細線で構成すると共に、上記ソース領域と上記ドレイン領域との配列方向に対して交差して配置したので、上記浮遊ゲート領域に注入される電荷量を少なくでき、低消費電力であって、且つ、高密度で大容量の不揮発性メモリを得ることができる。
【００３２】
さらに、上記浮遊ゲート領域を構成するナノメータサイズの量子細線を、上記チャネル領域に対向する面の幅が最大幅よりも狭い断面形状に成せば、上記浮遊ゲート領域(量子細線)内に捕獲された電子が基板側に抜ける確率が減り、電荷保持性を良くすることができる。
【００３３】
また、この発明の半導体素子は、ソース領域と、ドレイン領域と、チャネル領域と、ゲート領域と、ゲート絶縁膜を有する半導体素子において、上記チャネル領域をナノメータサイズの量子細線で構成したので、上記チャネル領域が長手方向に直交する方向に量子化されて１次元伝導を示す。したがって、この発明によれば、超高速動作が可能なトランジスタを得ることができる。
【発明を実施するための最良の形態】
【００３４】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３５】
＜第１実施の形態＞
図１は、本実施の形態の量子細線の製造方法における各工程での基板断面図である。図１において、先ず、図１(a)に示すように、シリコン基板３１の表面を酸化して膜厚１０nmの第１酸化膜３２を形成し、続いてＣＶＤ法等によって膜厚１００nmの第１窒化膜３３を形成する。この場合の第１窒化膜３３は、後工程において第３窒化膜３６をパターニングするためのフォトレジストパターン３７を形成する際の位置合わせ精度に対して、十分な膜厚を有している。
【００３６】
次に、図１(b)に示すように、レジストマスク(図示せず)を介して、異方性エッチングによって第１窒化膜３３をパターニングする。 次に、図１(c)に示すように、膜厚１０nmの第２窒化膜３４をＣＶＤ法等によって形成する。続いて、第２窒化膜３４の表面を酸化して、膜厚５nmの第２酸化膜３５を形成する。次に、図１(d)に示すように、膜厚１００nmの第３窒化膜３６をＣＶＤ法等により形成する。
【００３７】
次に、図１(e)に示すように、フォトレジストパターン３７を、その端面が第３窒化膜３６の段差部分に位置するように形成する。その場合、上述のごとく、従来のＬＳＩの技術によるフォトレジストパターン端面の位置合わせの精度を使って、第３窒化膜３６の段差部分にフォトレジストパターン３７の端面を位置させることができるように、第１窒化膜３３の膜厚を厚く設定している。従って、電子線リソグラフィやＡＦＭ(原子間力顕微鏡)等を用いた特殊な露光技術を用いることなく、従来のＬＳＩの露光技術によってレジストパターン３７を形成することができるのである。
【００３８】
次に、図１(f)に示すように、上記レジストパターン３７をマスクとして、第３窒化膜３６における第１窒化膜３３上に位置する部分を異方性エッチングによって除去する。その場合、第３窒化膜３６におけるフォトレジストパターン３７下の部分はエッチングされずにそのまま残り、フォトレジストパターン３７と第１窒化膜３３との間にある第３窒化膜３６は恰もサイドウォールのような形状となる。また、フォトレジストパターン３７の端面が、第３窒化膜３６の段差部分(図１(d)参照)近傍に位置しているため、上記サイドウォールのような形状における最もエッチングの深い部分は第３窒化膜３６の下にある第２酸化膜３５には到達しないのである。
【００３９】
次に、図１(g)に示すように、上記レジストパターン３７を除去した後、酸化膜のドライエッチングを行う。このドライエッチングによって、第２酸化膜３５における第１窒化膜３３上の部分及びシリコン基板３１に対して垂直方向に延在して第２窒化膜３４と第３窒化膜３６とに挟まれた部分が除去される。次に、図１(h)に示すように、図１(g)における上記酸化膜のドライエッチングによって垂直方向に延在する第２酸化膜３５が除去されて形成された溝Ａの下部にある第２窒化膜３４と、更にその下にある第１酸化膜３２とをエッチングすることによって、Ｓi基板３１を露出させる溝３８を形成する。つまり、溝３８の幅は第２酸化膜３５の膜厚(５nm)で設定されるのである。
【００４０】
次に、図１(i)に示すように、上記第１窒化膜３３、垂直方向に延在する第２窒化膜３４、第３窒化膜３６を、ドライエッチングあるいはウエットエッチングによって除去する。続いて、基板全体を高真空ＣＶＤ装置と同等の反応室内に設置する。そして、上記反応室内を１０-8Ｔorr程度の真空になるまで排気した後に、基板温度を５５０℃〜６００℃程度にして、シラン(ＳiＨ4)ガスまたはジシラン(Ｓi2Ｈ6)ガスを供給し、そのガス分圧が１０-2Ｔorr以下になるように制御することによって、Ｓi基板３１が露出している部分にＳi細線３９をエピタキシャル成長させる。その場合、後に酸化によってＳi細線３９をＳi基板３１と分離させる必要があるため、Ｓi細線３９を溝３８の幅より広めに成長させる。ここで、上記エピタキシャル成長に際しては、原料ガス分圧が１０-2Ｔorr以下になるようにしている。したがって、絶縁性薄膜の全面で速やかに膜成長が始まることが防止されて、Ｓi細線３９がＳi基板３１を露出させた溝３８のみに選択気相成長される。
【００４１】
尚、上記Ｓi細線３９のエピタキシャル成長に先立って、Ｓi基板３１を露出させた部分のエッチングによるダメージを取り除くために、Ｓi基板３１の露出部分表面に犠牲酸化膜を形成し、適当な時間ウエットエッチングを行ってもよい。また、上記反応室内の真空排気は、１０-8Ｔorrに限らず１０-6Ｔorr以下であれば差し支えない。
【００４２】
次に、図１(j)に示すように、上記第１酸化膜３２,第２窒化膜３４および第２酸化膜３５をフッ酸およびリン酸等のウエットエッチングによって除去する。最後に、図１(k)に示すように、酸化を行ってＳi細線３９の下部およびＳi基板３１の表面に第３酸化膜４０を形成する。こうして、Ｓi細線３９とＳi基板３１とを第３酸化膜４０で分離して、量子細線３９が形成されるのである。
【００４３】
上述のように、本実施の形態においては、通常の成膜技術,フォトリソグラフィ技術及びエッチング技術を駆使して、Ｓi基板３１上に第１酸化膜３２を介して、第２窒化膜３４,第２酸化膜３５,第３窒化膜３６の積層体と第１窒化膜３３とに挟まれて、Ｓi基板３１の上面に対して垂直方向に延在する第２酸化膜３５を形成する。そして、エッチングによって垂直方向に延在する第２酸化膜３５とその下にある第２窒化膜３４と更にその下にある第１酸化膜３２とを除去して、Ｓi基板３１を露出させる溝３８を形成する。その後、第１窒化膜３３と垂直方向に延在する第２窒化膜３４と第３窒化膜３６を除去し、第１酸化膜３２と第１酸化膜３２,第２窒化膜３４,第２酸化膜３５の積層体との間にあるＳi基板３１の露出部分にＳi細線３９をエピタキシャル成長させる。そして、第１酸化膜３２,第２窒化膜３４および第２酸化膜３５を除去し、酸化によって形成された第３酸化膜４０によってＳi細線３９とＳi基板３１とを分離して、量子細線３９を形成するようにしている。
【００４４】
したがって、本実施の形態によれば、上記量子細線３９の幅は、Ｓi基板３１の上面に対して垂直方向に延在してＳi基板３１を露出させる溝３８の幅、つまり第２窒化膜３４を酸化して得られる第２酸化膜３５の膜厚で決定できる。そして、上記溝３８は、一般的な成膜技術,リソグラフィ技術およびエッチング技術を用いて形成できる。したがって、特殊な微細加工技術を用いることなく量子細線３９を形成できるのである。すなわち、本実施の形態によれば、製造コストを低減できると共に、高歩留まりで生産性の高い量産性に適した量子細線の製造方法を実現できる。
【００４５】
また、その際における上記溝３８の幅は、第２窒化膜３４の表面を酸化して形成する第２酸化膜３５の膜厚制御で制御できる。したがって、溝３８の幅、すなわち、量子細線３９の幅をナノメータ単位で精密に制御でき、完全な電子の閉じ込め領域を有する量子細線３９が得られるのである。さらに、Ｓi細線３９を溝３８内におけるＳi基板３１の露出部にエピタキシャル成長によって形成するので、結晶性が優れ、大きさ及び密度の均一性や再現性の良好な量子細線３９を形成できる。さらに、量子細線３９とＳi基板３１とを第３酸化膜４０で分離するので、量子細線３９の底面側がＳi基板３１と接しておらず、完全に電子を閉じ込めることができる。
【００４６】
＜第２実施の形態＞
上記第１実施の形態においては、上記第３窒化膜３６をパターニングするためのフォトレジストパターン３７の端面を、第３窒化膜３６の段差部分に位置させる必要がある。すなわち、図２(a)において、フォトレジストパターン４７の端面はフォトレジストパターン端面の位置制御マージンａ内に入っている必要がある。そのために、第１実施の形態においては、通常のＬＳＩの技術におけるフォトレジストパターン端面の位置合わせの精度を使って、上記位置制御マージンａ内にフォトレジストパターンの端面を位置させることができるように第１窒化膜３３の膜厚を十分厚くしている。本実施形態は、上記フォトレジストパターン４７の端面の位置制御マージンを、第１実施の形態の場合の約２倍にするものである。
【００４７】
本実施の形態においては、先ず、第１実施の形態における図１(a)〜図１(e)と同様にして、Ｓi基板４１上に、第１酸化膜(１０nm)４２、第１窒化膜(１００nm)パターン４３、第２窒化膜(１０nm)４４,第２酸化膜(５nm)４５、第３窒化膜(１００nm)４６を形成する。さらに、上記フォトレジストパターン４７を、その端面が第３窒化膜４６の段差部分に位置するように形成する。こうして、図２(a)の状態になる。
【００４８】
ここで、上記フォトレジストパターン４７の端面が、第２図(a)に示す位置制御マージン「ａ」よりも右側に形成された場合、第３窒化膜４６をパターニングするためにフォトレジストパターン４７をマスクとしてドライエッチを行うと、図２(b)に示すように、上記サイドウォールのような形状における最もエッチングの深い部分が第２酸化膜４５に到達し、第１窒化膜パターン４３外において、第２酸化膜４５が露出した第２酸化膜露出部５３が形成される。したがって、そのまま第１実施の形態に従つて図１(g)以降の工程を実施すると、第２酸化膜露出部５３にもＳi基板４１が露出する部分が形成されてしまう。
【００４９】
そこで、本実施の形態においては、図２(c)に示すように、上記フォトレジストパターン４７を除去した後、膜厚１００nmの第４窒化膜５１を形成する。その場合、第２酸化膜露出部５３の幅に応じて第４窒化膜５１の膜厚を適当に変えることによって、第４窒化膜５１形成後の表面の凹凸を小さくすることができる。次に、図２(d)に示すように、第２酸化膜４５における第１窒化膜４３上の部分が露出するように、第４窒化膜５１のエッチバックを行う。そして、酸化膜のドライエッチングを行うことによって、第２図(e)に示すように、第２酸化膜４５における第１窒化膜４３上の部分及びＳi基板４１に対して垂直方向に延在して第２窒化膜４４と第３窒化膜４６とに挟まれた部分が除去される。続いて、上記酸化膜のドライエッチングによって垂直方向に延在する第２酸化膜４５が除去されて形成された溝の下部にある第２窒化膜４４と更にその下にある第１酸化膜４２とをエッチングすることによって、Ｓi基板４１を露出させる溝４８が形成される。以後の工程を図１(i)〜図１(k)と同様に行うことによって、Ｓi量子細線を形成することができる。
【００５０】
この第２実施の形態によれば、第１窒化膜４３の端面とフォトレジストパターン４７の端面との間隔が上記位置制御マージンａを越えて、第１窒化膜パターン４３外に第２酸化膜露出部５３が形成されされた場合には、第４窒化膜５１で覆うことができる。したがって、第１実施の形態に比して、フォトレジストパターン４７の端面の位置制御マージンａを約２倍にでき、上記位置制御の作業性と正確性とを向上できるのである。
【００５１】
＜第３実施の形態＞
上記第２実施の形態においては、図２(e)において、酸化膜エッチ/窒化膜エッチ/酸化膜エッチを行うことによって、Ｓi基板４１を露出させる溝４８を形成している。ところが、Ｓi基板４１を露出させる溝４８のアスペクト比は非常に大きくなることが予想され、その場合にはエッチングによって狭い溝４８を形成するのは非常に困難になると考えられる。そこで、本実施の形態においては、Ｓi基板を露出させる溝を形成する際のアスペクト比を小さくしてエッチングによる溝形成を容易にするものである。
【００５２】
図３は、本実施の形態の量子細線の製造方法における基板断面図である。本実施の形態においては、先ず、第１実施の形態における図１(a)〜図１(e)と同様にして、Ｓi基板６１上に、第１酸化膜(１０nm)６２、第１窒化膜(１００nm)パターン６３、第２窒化膜(１０nm)６４、第２酸化膜(５nm)６５、第３窒化膜(１００nm)６６を形成する。さらに、フォトレジストパターンを、その端面が第３窒化膜６６の段差部分に位置するように形成する。
【００５３】
次に、第２実施の形態における図２(b)〜図２(d)と同様にして、上記フォトレジストパターンをマスクとしてドライエッチングを行った後、フォトレジストパターンを除去し、第４窒化膜７０を形成した後エッチバックを行って第１窒化膜６３上の第２酸化膜６５を露出させる。
【００５４】
こうして、上記第１窒化膜６３上の第２酸化膜６５が露出されるまで第４窒化膜７０がエッチバックされると、図３(ａ)に示すように、第１窒化膜６３上の第２窒化膜６４および第２酸化膜６５をウエットエッチによって除去する。次に、図３(b)に示すように、第１窒化膜６３,第３窒化膜６６および第４窒化膜７０を６０nmエッチバックして、垂直方向に延在する第２酸化膜６５を突出させる。そうした後、図３(c)に示すように、酸化膜エッチ/窒化膜エッチ/酸化膜エッチを行って、Ｓi基板６１を露出させる溝６８を形成するのである。
【００５５】
この場合、エッチング時のアスペクト比は小さいので、上記エッチングが容易になる。そして、以後の工程を図１(i)〜図１(k)と同様に行うことにより、Ｓi量子細線を形成することができるのである。
【００５６】
＜第４実施の形態＞
図４は、本実施の形態の量子細線の製造方法における各工程における基板断面図である。図４において、先ず、図４(a)に示すように、シリコン基板７１の表面を酸化して膜厚１０nmの第１酸化膜７２を形成し、続いてＣＶＤ法等によって膜厚１００nmの第１窒化膜７３を形成する。この場合の第１窒化膜７３は、後工程において第２窒化膜７５をパターニングするためのフォトレジストパターン７６を形成する際の位置合わせ精度に対して、十分な膜厚を有している。
【００５７】
次に、図４(b)に示すように、レジストマスク(図示せず)を介して、異方性エッチングによって第１窒化膜７３をパターニングする。 次に、図４(c)に示すように、膜厚１０nmの第２酸化膜７４をＣＶＤ法等によって形成する。次に、図４(d)に示すように、膜厚１００nmの上記第２窒化膜７５をＣＶＤ法等により形成する。
【００５８】
次に、図４(e)に示すように、フォトレジストパターン７６を、その端面が第２窒化膜７５の段差部分に位置するように形成する。その場合、上述のごとく、従来のＬＳＩの技術によるフォトレジストパターン端面の位置合わせの精度を使って、第２窒化膜７５の段差部分にフォトレジストパターン７６の端面を位置させることができるように、第１窒化膜７３の膜厚を厚く設定している。従って、電子線リソグラフィやＡＦＭ等を用いた特殊な露光技術を用いることなく、従来のＬＳＩの露光技術によってフォトレジストパターン７６を形成することができるのである。
【００５９】
次に、図４(f)に示すように、上記フォトレジストパターン７６をマスクとして、第２窒化膜７５における第１窒化膜７３上に位置する部分を異方性エッチングによって除去する。その場合、第２窒化膜７５におけるフォトレジストパターン７６下の部分はエッチングされずにそのまま残り、フォトレジストパターン７６と第１窒化膜７３との間にある第２窒化膜７５は恰もサイドウォールのような形状となる。また、フォトレジストパターン７６の端面が、第２窒化膜７５の段差部分(図４(d)参照)近傍に位置しているため、上記サイドウォールのような形状における最もエッチングの深い部分は第１窒化膜７３の下にある第２酸化膜７４には到達しないのである。
【００６０】
次に、図４(g)に示すように、上記フォトレジストパターン７６を除去した後に、酸化膜のドライエッチングを行う。このドライエッチングによって、第２酸化膜７４における第１窒化膜７３上の部分及びシリコン基板７１に対して垂直方向に延在して第１窒化膜７３と第２窒化膜７５とに挟まれた部分と、その下部にある第１酸化膜７２とが除去される。こうして、図４(h)に示すように、Ｓi基板７１を露出させる溝７７が形成される。つまり、溝７７の幅は第２酸化膜７４の膜厚(１０nm)で設定されるのである。
【００６１】
次に、図４(h)に示すように、上記第１窒化膜７３および第２窒化膜７５を、ドライエッチングあるいはウエットエッチングによって除去する。続いて、基板全体を高真空ＣＶＤ装置と同等の反応室内に設置する。そして、上記反応室内を１０-8Ｔorr程度の真空になるまで排気した後に、基板温度を５５０℃〜６００℃程度にして、シラン(ＳiＨ4)ガスまたはジシラン(Ｓi2Ｈ6)ガスを供給し、そのガス分圧が１０-2Ｔorr以下になるように制御することによって、Ｓi基板７１が露出している部分に、図４(i)に示すようにＳi細線７８をエピタキシャル成長させる。その場合、後に酸化によってＳi細線７８をＳi基板７１と分離させる必要があるため、Ｓi細線７８を溝７７の幅より広めに成長させる。尚、Ｓi細線７８のエピタキシャル成長に先立って、Ｓi基板７１を露出させた部分のエッチングによるダメージを取り除くために、Ｓi基板７１の露出部分表面に犠牲酸化膜を形成して適当な時間ウエットエッチングを行ってもよい。
【００６２】
次に、図４(j)に示すように、上記第１酸化膜７２及び第２酸化膜７４をフッ酸等のウエットエッチングによって除去する。最後に、図４(k)に示すように、酸化を行ってＳi細線７８の下部およびＳi基板７１の表面に第３酸化膜７９を形成し、Ｓi細線７８とＳi基板７１とを第３酸化膜７９によって分離する。こうして、Ｓi細線７８が形成される。
【００６３】
本実施の形態によれば、上記量子細線７８の幅の制御に関わる第２酸化膜７４をＣＶＤにより形成するため、上記第１実施の形態における第２窒化膜３４の表面を酸化して第２酸化膜３５を形成する場合の膜厚制御に比べて膜厚の精度が劣る。しかしながら、窒化膜を形成する回数が１回減ることによって、工程が簡略化される利点がある。
【００６４】
＜第５実施の形態＞
図５は、本実施の形態の量子細線の製造方法における基板断面図である。本実施の形態は、上記第２実施の形態と同様に、上記第４実施の形態における第２窒化膜７５をパターニングする際におけるフォトレジストパターン７６の端面の位置制御マージンを約２倍にするものである。
【００６５】
本実施の形態においては、先ず、第４実施の形態における図４(a)〜図４(e)と同様にして、Ｓi基板８１上に、第１酸化膜(１０nm)８２、第１窒化膜(１００nm)パターン８３、第２酸化膜(１０nm)８４、および、第２窒化膜(１００nm)８５を形成する。さらに、フォトレジストパターン８６を、その端面が第２窒化膜８５の段差部分に位置するように形成する。こうして、図５(a)の状態になる。
【００６６】
ここで、上記フォトレジストパターン８６の端面が、第５図(a)に示す位置制御マージン「ｂ」よりも右側に形成された場合、第２窒化膜８５をパターニングするためにフォトレジストパターン８６をマスクとしてドライエッチを行うと、図５(b)に示すように、上記サイドウォールのような形状における最もエッチングの深い部分が第２酸化膜８４に到達し、第１窒化膜パターン８３外において、第２酸化膜８４が露出した第２酸化膜露出部９０が形成される。したがって、そのまま第４実施の形態に従つて図４(g)以降の工程を実施すると、第２酸化膜露出部９０にもＳi基板８１が露出する部分が形成されてしまう。
【００６７】
そこで、本実施の形態においては、図５(c)に示すように、上記フォトレジストパターン８６を除去した後、膜厚１００nmの第３窒化膜９１を形成する。その場合、第２酸化膜露出部９０の幅に応じて、第３窒化膜９１の膜厚を適当に変えることによって、第３窒化膜９１形成後における表面の凹凸を小さくすることができる。次に、図５(d)に示すように、第２酸化膜８４における第１窒化膜８３上の部分が露出するように、第３窒化膜９１のエッチバックを行う。そして、酸化膜のドライエッチングを行うことによって、第５図(e)に示すように、第２酸化膜８４における第１窒化膜８３上の部分およびＳi基板８１表面に垂直に遅延して第１窒化膜８３と第２窒化膜８５とに挟まれた部分と、その下部にある第１酸化膜８２とが除去される。こうして、Ｓi基板８１を露出させる溝２７が形成される。
【００６８】
以後の工程を図４(h)〜図４(k)と同様に行うことによって、Ｓi量子細線を形成することができる。この第５実施の形態によれば、第４実施の形態に比して、フォトレジストパターン８６の端面の位置制御マージンｂを約２倍にでき、上記位置制御の作業性と正確性とを向上できるのである。
【００６９】
＜第６実施の形態＞
上記第５実施の形態においては、図５(e)において、酸化膜エッチを行うことによって、Ｓi基板８１を露出させる溝８７を形成している。ところが、Ｓi基板８１を露出させる溝８７のアスペクト比は非常に大きくなることが予想され、その場合にはエッチングによって狭い溝８７を形成するのは非常に困難になると考えられる。そこで、本実施の形態においては、Ｓi基板を露出させる溝を形成する際のアスペクト比を小さくしてエッチングによる溝形成を容易にするものである。
【００７０】
図６は本実施の形態の量子細線の製造方法における基板断面図である。本実施の形態においては、先ず、第４実施の形態における図４(a)〜図４(e)と同様にして、酸化されたＳi基板１０１上に、第１酸化膜１０２、第１窒化膜パターン１０３、第２酸化膜１０４、第２窒化膜１０５を形成する。さらに、フォトレジストパターンを、その端面が第２窒化膜１０５の段差部分に位置するように形成する。
【００７１】
次に、上記第５実施の形態における図５(b)〜図５(d)と同様にして、上記フォトレジストパターンをマスクとしてドライエッチングを行って第２酸化膜露出部を形成し、第３窒化膜１１１を形成し、エッチバックを行って第１窒化膜１０３上の第２酸化膜１０４を露出させる。
【００７２】
こうして、上記第１窒化膜１０３上の第２酸化膜１０４が露出されると、図６(a)に示すように、第１窒化膜１０３上の第２窒化膜１０４をウエットエッチによって除去する。次に、図６(b)に示すように、第１窒化膜１０３,第２窒化膜１０５および第３窒化膜１１１を６０nmエッチバックして、垂直方向に延在する第２酸化膜１０４を突出させる。そうした後、図６(c)に示すように、酸化膜エッチを行って、Ｓi基板１０１を露出させる溝１０７を形成するのである。
【００７３】
そして、以後の工程を図４(h)〜図４(k)と同様に行うことにより、Ｓi量子細線を形成することができる。本実施の形態によれば、エッチング時のアスペクト比は小さいので上記エッチングが容易になる。したがって、幅の狭い溝１０７を容易に形成でき、延いてはより細い量子細線を形成できるのである。
【００７４】
＜第７実施の形態＞
本実施の形態は、上記第１実施の形態において、第１窒化膜３３上の第３窒化膜３６をパターニングする際に使用されるフォトレジストパターン３７の形成を削除した量子細線の製造方法に関する。
【００７５】
図７は、本実施の形態における各工程での基板断面図である。図７において、先ず、図７(a)に示すように、シリコン基板１２１の表面を酸化して膜厚１０nmの第１酸化膜１２２を形成し、続いてＣＶＤ法等によって膜厚５０nmの第１窒化膜１２３を形成する。
【００７６】
次に、図７(b)に示すように、レジストマスク(図示せず)を介して、異方性エッチングによって第１窒化膜１２３をパターニングする。 次に、図７(c)に示すように、膜厚１０nmの第２窒化膜１２４をＣＶＤ法等によって形成する。次に、第２窒化膜１２４の表面を酸化して膜厚５nmの第２酸化膜１２５を形成する。この第２酸化膜１２５の膜厚５nmが後に形成される溝の幅となる。次に、図７(d)に示すように、第３窒化膜１２６をＣＶＤ法等により形成する。その場合、第３窒化膜１２６の膜厚を、第１窒化膜１２３のパターニングによって生じた段差が解消されるような膜厚にする。例えば、第１窒化膜１２３の隣接するパターンの間隔が０.２μmとすると、第３窒化膜１２６の膜厚はその３/４倍以上、すなわち０.１５μm以上とするのである。
【００７７】
次に、図７(e)に示すように、上記第３窒化膜１２６をエッチバックして、第１窒化膜１２３上の第２酸化膜１２５を露出させる。次に、図７(f)に示すように、酸化膜のエッチングを行う。このエッチングによって、第２酸化膜１２５における第１窒化膜１２３上の部分及びシリコン基板１２１に対して垂直方向に延在して第２窒化膜１２４と第３窒化膜１２６とに挟まれた部分が除去される。次に、図７(g)に示すように、図１(f)における上記酸化膜のエッチングによって垂直方向に延在する第２酸化膜１２５が除去されて形成された溝Ｂの下部にある第２窒化膜１２４と更にその下にある第１酸化膜１２２とをエッチングすることによって、Ｓi基板１２１を露出させる溝１２８を形成する。
【００７８】
次に、図１(h)に示すように、上記第１窒化膜１２３、垂直方向に延在する第２窒化膜１２４、第３窒化膜１２６を、ドライエッチングあるいはウエットエッチングによって除去する。続いて、基板全体を高真空ＣＶＤ装置と同等の反応室内に設置する。そして、上記反応室内を１０-8Ｔorr程度の真空になるまで排気した後に、基板温度を５５０℃〜６００℃程度にして、シラン(ＳiＨ4)ガスまたはジシラン(Ｓi2Ｈ6)ガスを供給し、そのガス分圧が１０-2Ｔorr以下になるように制御することによって、Ｓi基板１２１が露出している部分にＳi細線１２９をエピタキシャル成長させる。その場合、後に酸化によってＳi細線１２９をＳi基板１２１と分離させる必要があるため、Ｓi細線１２９を溝１２８の幅より広めに成長させる。尚、Ｓi細線１２９のエピタキシャル成長に先立って、Ｓi基板１２１を露出させた部分のエッチングによるダメージを取り除くために、Ｓi基板１２１の露出部分表面に犠牲酸化膜を形成し、適当な時間ウエットエッチングを行ってもよい。
【００７９】
次に、図７(i)に示すように、上記第１酸化膜１２２,第２窒化膜１２４および第２酸化膜１２５をフッ酸およびリン酸等のウエットエッチングによって除去する。最後に、図７(j)に示すように、酸化を行ってＳi細線１２９の下部及びＳi基板１２１の表面に第３酸化膜１３０を形成し、量子細線１２９とＳi基板１２１とを第３酸化膜１３０によって分離する。こうして、Ｓi量子細線１２９が形成される。
【００８０】
本実施の形態によれば、第１実施の形態に比して、第３窒化膜１２６をパターニングするたのフォトレジストパターン(第１実施の形態におけるフォトレジストパターン３７に相当)を形成する工程を必要としない。したがって、第１実施の形態に比して、工程を簡略化してコストダウンを図ることができる。
【００８１】
＜第８実施の形態＞
図８は、本実施の形態の量子細線の製造方法における各工程における基板断面図である。図８において、先ず、図８(a)に示すように、シリコン基板１３１の表面を酸化して膜厚１０nmの第１酸化膜１３２を形成し、続いてＣＶＤ法等によって膜厚５０nmの第１窒化膜１３３を形成する。
【００８２】
次に、図８(b)に示すように、レジストマスク(図示せず)を介して、異方性エッチングによって第１窒化膜１３３をパターニングする。 次に、図８(c)に示すように、膜厚１０nmの第２酸化膜１３４をＣＶＤ法等によって形成する。次に、図８(d)に示すように、第２窒化膜１３５をＣＶＤ法等により形成する。その場合、第２窒化膜１３５の膜厚を、第１窒化膜１３３のパターニングによって生じた段差が解消されるような膜厚にする。例えば、第１窒化膜１３３の隣接するパターンの間隔が０.２μmの場合には、第２窒化膜１３５の膜厚をその３/４倍以上、すなわち０.１５μm以上にするのである。
【００８３】
次に、図８(e)に示すように、上記第２窒化膜１３５をエッチバックして、第１窒化膜１３３上の第２酸化膜１３４を露出させる。次に、図８(f)に示すように、酸化膜のエッチングを行う。このエッチングによって、第２酸化膜１３４における第１窒化膜１３３上の部分およびＳi基板１３１に対して垂直方向に延在して第１窒化膜１３３と第２窒化膜１３５とに挟まれた部分と、その下部にある第１酸化膜１３２とが除去される。こうして、Ｓi基板１３１を露出させる溝１３７を形成する。
【００８４】
次に、図８(g)に示すように、上記第１窒化膜１３３および第２窒化膜１３５を、ドライエッチングあるいはウエットエッチングによって除去する。続いて、基板全体を高真空ＣＶＤ装置と同等の反応室内に設置する。そして、上記反応室内を１０-8Ｔorr程度の真空になるまで排気した後、基板温度を５５０℃〜６００℃程度にして、シラン(ＳiＨ4)ガスまたはジシラン(Ｓi2Ｈ6)ガスを供給し、そのガス分圧が１０-2Ｔorr以下になるように制御することによって、図８(h)に示すように、Ｓi基板１３１が露出している部分にＳi細線１３８をエピタキシャル成長させる。尚、Ｓi細線１３８のエピタキシャル成長に先立って、Ｓi基板１３１を露出させた部分のエッチングによるダメージを取り除くために、Ｓi基板１３１の露出部分表面に犠牲酸化膜を形成して適当な時間ウエットエッチングを行ってもよい。
【００８５】
次に、図８(i)に示すように、上記第１酸化膜１３２および第２酸化膜１３４をフッ酸等のウエットエッチングによって除去する。最後に、図８(j)に示すように、酸化を行ってＳi細線１３８の下部およびＳi基板１３１の表面に第３酸化膜１３９を形成し、量子細線１３８とＳi基板１３１とを第３酸化膜１３９によって分離する。こうして、Ｓi量子細線１３８が形成される。
【００８６】
本実施の形態によれば、上記量子細線１３８の幅の制御に関わる第２酸化膜１３４をＣＶＤにより形成するため、上記第７実施の形態における第２窒化膜１２４の表面を酸化して第２酸化膜１２５を形成する場合の膜厚制御に比べて膜厚の精度が劣る。しかしながら、窒化膜を形成する回数が１回減ることによって、工程が簡略化される利点がある。さらに、第４実施の形態の場合に比して、第２窒化膜１３５をパターニングするたのフォトレジストパターン(第４実施の形態におけるフォトレジストパターン７６に相当)を形成する工程を必要としない。したがって、第４実施の形態に比して、工程を簡略化してコストダウンを図ることができる。
【００８７】
＜第９実施の形態＞
本実施の形態は、上記第１実施の形態乃至第８実施の形態の何れかによって形成された量子細線を用いた半導体素子に関する。図９(a)は、上記半導体素子としての不揮発性メモリ(フラッシュＥＥＰＲＯＭ(電気的消去書き込み可能ランダム・アクセス・メモリ)等)の平面図である。また、図９(b)は、図９(a)におけるＣ−Ｃ矢視断面図である。
【００８８】
図９(a)および図９(b)に示すように、本不揮発性メモリは、シリコン基板１４１に素子分離領域１４２で囲まれた長方形状の領域１４３を形成する。そして、領域１４３の略中央に、領域１４３の長手方向に対して略直角方向に、上記第１実施の形態乃至第８実施の形態の何れかによって、ナノメータサイズの量子細線１４５を形成する。そして、シリコン基板１４１上に形成された上記第３酸化膜をトンネル酸化膜１４４とする一方、量子細線１４５を浮遊ゲート領域とする。その後、トンネル酸化膜１４４上および量子細線１４５上に膜厚１０nmのコントロールゲート絶縁膜１４６をＣＶＤ法によって形成する。次に、上記コントロールゲート絶縁膜１４６上にゲート電極１４７を形成した後、ゲート電極１４７をマスクとして不純物をイオン注入してソース領域１４８およびドレイン領域１４９を形成する。また、ソース領域１４８とドレイン領域１４９との間にチャネル領域１５０が形成される。こうして、チャネル領域１５０とゲート電極１４７との間の浮遊ゲート領域を量子細線１４５で構成した不揮発性メモリを構成するのである。
【００８９】
図９(c)は、図９(a)におけるＤ−Ｄ矢視断面図である。本実施の形態においては、図９(a)に示すソース領域１４８およびドレイン領域１４９に対して略直角に交差するように、量子細線１４５を配置している。したがって、量子細線１４５を上記浮遊ゲート領域として用いることによって、浮遊ゲート領域の蓄積電荷を減らすことができる。したがって、消費電力が極めて少ない、超高密度で大容量の不揮発性メモリを実現することができるのである。
【００９０】
すなわち、本実施の形態によれば、一般的な成膜技術,リソグラフィ技術およびエッチング技術を用いてシリコンで量子細線１４５を形成できるため、低コストで歩留まりが良く、且つ、生産性の高い、量産に適した不揮発性メモリを実現することができるのである。尚、上記量子細線１４５は、シリコンに限らず、他の半導体材料や金属材料であっても差し支えない。
【００９１】
＜第１０実施の形態＞
図１０(a)は、上記半導体素子としてのＭＯＳＦＥＴの平面図である。また、図１０(b)は図１０(a)におけるＥ−Ｅ矢視断面図であり、図１０(c)は図１０(a)におけるＦ−Ｆ矢視断面図である。
【００９２】
図１０(a)乃至図１０(c)に示すように、本実施の形態におけるＭＯＳＦＥＴにおいては、シリコン基板１５１上に、第１実施の形態乃至第８実施の形態の何れかによって絶縁層(上記第３酸化膜)１５２と量子細線１５３とを形成する。その後、絶縁層１５２および量子細線１５３上に膜厚３０nmのゲート絶縁膜１５４をＣＶＤ法によって形成する。そして、ゲート絶縁膜１５４上にゲート電極１５５を形成した後、そのゲート電極１５５をマスクとして不純物イオンを注入して、量子細線１５３中にソース領域１５６およびドレイン領域１５７を形成する。その場合、量子細線１５３におけるソース領域１５６とドレイン領域１５７との間がチャネル領域１５８となる。
【００９３】
上記構成において、上記量子細線１５３の幅を、一般的な成膜技術,リソグラフィ技術およびエッチング技術を用いて、１０nm以下に形成することが可能である。したがって、チャネル領域１５８を量子細線１５３の幅方向に量子化させて１次元伝導を示すようにできる。すなわち、本実施の形態によれば、低コストで歩留まりが良く、生産性の高い量産に適した超高速のＭＯＳＦＥＴを得ることができるのである。
【００９４】
＜第１１実施の形態＞
図１１は、上記半導体素子としての発光素子の断面を示す。図１１に示す発光素子においては、シリコン基板１６１上に、上記第１実施の形態乃至第８実施の形態の何れかを用いて、絶縁層(上記第３酸化膜)１６２と直径１０nm以下の複数の量子細線１６３とを形成する。そして、絶縁層１６２上および量子細線１６３上に膜厚３０nmのゲート絶縁膜１６４をＣＶＤ法によって形成し、さらにゲート絶縁膜１６４上にＩＴＯ(インジュウム錫酸化物)等で透明なゲート電極１６５を形成する。
【００９５】
上記構成において、上記量子細線１６３の直径は１０nm以下であるから、量子閉込め効果によって直接遷移型のバンド構造をとる。そして、ゲート電極１６５とシリコン基板１６１との間に電圧を印加することによって絶縁膜１６２とゲート絶縁膜１６４との間にトンネル電流が流れ、そのトンネル電流によって量子細線１６３に電子が注入されて、量子細線１６３に電子の遷移が生じて発光する。すなわち、本実施の形態によれば、小さい注入電流でもシャープなスペクトルを有する高効率で高周波特性に優れた発光素子が得られるのである。
【００９６】
その場合、上記量子細線１６３は、一般的な成膜技術,リソグラフィ技術およびエッチング技術を用いてシリコンで形成される。したがって、低コストで歩留まりが良くかつ生産性の高い量産に適した発光素子を実現することができる。
【００９７】
＜第１２実施の形態＞
図１２(a)は、上記半導体素子としての発光素子の断面を示す。図１２(a)に示す発光素子においては、シリコン基板１７１上に、上記第１実施の形態乃至第８実施の形態の何れかによって、絶縁層(上記第３酸化膜)１７２と直径数十nm以下の複数の量子細線１７３とを形成する。そして、絶縁層１７２上および量子細線１７３上に膜厚３０nmの絶縁膜１７４をＣＶＤ法により形成する。さらに、フォトレジストマスク(図示せず)を用いて、量子細線１７３の一部にＮ型の不純物をイオン注入してＮ型不純物領域１７５を形成する。同様に、同じ量子細線１７３におけるＮ型不純物領域１７５以外の領域にＰ型の不純物イオンを注入して、Ｐ型不純物領域１７６を形成する。
【００９８】
上記構成において、上記量子細線１７３の直径は数十nm以下であるから量子閉込め効果によって直接遷移型のバンド構造となっており、Ｎ型不純物領域１７５とＰ型不純物領域１７６との境界領域にはＰＮ接合が形成される。したがって、図１２(b)に示すようなＰＮ接合のバンド構造が形成され、Ｎ型不純物領域１７５とＰ型不純物領域１７６との間に電圧を印加することによって、ＰＮ接合部分で矢印(Ｇ)で示すように電子１８０と正孔１８１の再結合が生じて光１７７が放射されることなる。尚、図１２(b)中、１７８は導電帯であり、１７９は価電子帯である。
【００９９】
その場合、上記量子細線１７３は、一般的な成膜技術,リソグラフィ技術およびエッチング技術を用いてシリコンで形成される。したがって、低コストで歩留まりが良くかつ生産性の高い量産に適した発光素子を実現することができる。
【０１００】
＜第１３実施の形態＞
図１３は、上記半導体素子としての発光素子の作成手順を示す平面図である。図１３において、先ず、図１３(a)に示すように、Ｓi基板１９１上に、上記第１実施の形態乃至第８実施の形態の何れかに記載された工程によって、図４(h)に示す如く酸化膜および窒化膜の積層体と酸化膜とで挟まれてＳi基板１９１を露出させる溝１９２を形成する。その場合、Ｓi基板１９１の表面における溝１９２以外の部分は絶縁層で覆われている。そして、溝１９２の一部を含むＳi基板１９１上を第１窒化膜１９３で覆う。
【０１０１】
次に、図１３(b)に示すように、上記第１実施の形態乃至第８実施の形態の何れかに記載された量子細線成長工程によって、第１窒化膜１９３で覆われていない溝１９２の部分に、Ｓi細線１９４を成長させる。次に、図１３(c)に示すように、第１窒化膜１９３を除去して第１窒化膜１９３によって覆われていた溝１９２の部分を露出させる一方、Ｓi細線１９４部分を覆うように第２窒化膜１９５を形成する。
【０１０２】
次に、図１３(d)に示すように、上記第１実施の形態乃至第８実施の形態の何れかに記載された量子細線成長工程によって、原料ガスにモノシラン(ＳiＨ4)及びモノゲルマン(ＧeＨ4)を用いて、第２窒化膜１９５で覆われていない溝１９２の部分にＳiＧe細線１９６を成長させる。次に、図１３(e)に示すように、第２窒化膜１９５を除去した後、ＳiＧe細線１９６と、ＳiＧe細線１９６の図中左側に在るＳi細線１９４aと、ＳiＧe細線１９６の図中右側に在るＳi細線１９４bの夫々に、適当なイオンが注入される。こうして本発光素子が得られる。
【０１０３】
図１４に、上記構成の発光素子のバンド構造を示す。上記ＳiＧeはＳiに比べてバンドギヤップが小さいためにダブルヘテロ構造をとり、電子２０３と正孔２０４がＳiＧe細線１９６に集中する。したがって、矢印(Ｈ)で示す電子２０３と正孔２０４の再結合が効率よく行われて、光２０５が放射されることなる。尚、図１４中、２０１は導電帯であり、２０２は価電子帯である。
【０１０４】
その場合、上記Ｓi細線１９４およびＳiＧe細線１９６は、一般的な成膜技術,リソグラフィ技術およびエッチング技術を用いてＳIあるいはＳiＧeで形成される。したがって、低コストで歩留まりが良くかつ生産性の高い量産に適した高効率の発光素子を実現することができる。
【０１０５】
尚、上記第１実施の形態乃至第１３実施の形態においては、半導体基板としてＳi基板を用いたが、これに限らずＳi以外の半導体基板でもよい。また、上記量子細線をシリコンで形成する場合に原料ガスとしてジシラン(Ｓi2Ｈ6)を用いたが、モノシラン(ＳiＨ4),トリシラン(Ｓi3Ｈ8),ジクロルシラン(ＳiＨ2Ｃl2)およびテトラクロロシラン(ＳiＣl4)のうち何れか一つを用いてもよい。また、上記量子細線をゲルマニウムで形成する場合には、原料ガスとして、モノゲルマン(ＧeＨ4),ジゲルマン(Ｇe2Ｈ6)あるいは四フツ化ゲルマニウム(ＧeＦ4)のうち何れか一つを用いればよい。また、上記量子細線をシリコンゲルマニウムで形成する場合には、上記原料ガスとして、モノシラン(ＳiＨ4),ジシラン(Ｓi2Ｈ6),トリシラン（Ｓi3Ｈ8),ジクロルシラン(ＳiＨ2Ｃl2)あるいはテトラクロロシラン（ＳiＣl4)のうちの何れか一つと、モノゲルマン(ＧeＨ4),ジゲルマン(Ｇe2Ｈ6)あるいは四フツ化ゲルマニウム(ＧeＦ4)のうち何れか一つとの混合ガスを用いればよい。また、上記量子細線をアルミニウムで形成する場合には、原料として、ＤＭＡＨ((ＣＨ3)2ＡlＨ)等の有機アルミニウムを用いればよい。
【０１０６】
さらに、上記量子細線の材料は、上記半導体としてのシリコン,ゲルマニウムあるいはシリコンゲルマニウム、および、金属としてのアルミニウムに限定するものではない。また、この発明は、特殊な微細加工装置を用いることなく導電性の材料の超微細な細線を形成できることから、高密度のＬＳＩの配線に適用することもできる。また、この発明によって製造される量子効果デバイスや単電子バイスの基本となる量子細線を有する半導体素子はＳi系ＬＳＩと同一の基板上に搭載でき、この半導体素子を発光素子や光電変換素子に応用することによって、電子回路と光通信回路とを融合することができる。
【図面の簡単な説明】
【０１０７】
【図１】この発明の半導体素子に用いられる量子細線の製造方法を示す基板断面図である。
【図２】図１とは異なる量子細線の製造方法を示す基板断面図である。
【図３】図１および図２とは異なる量子細線の製造方法を示す基板断面図である。
【図４】図１〜図３とは異なる量子細線の製造方法を示す基板断面図である。
【図５】図１〜図４とは異なる量子細線の製造方法を示す基板断面図である。
【図６】図１〜図５とは異なる量子細線の製造方法を示す基板断面図である。
【図７】図１〜図６とは異なる量子細線の製造方法を示す基板断面図である。
【図８】図１〜図７とは異なる量子細線の製造方法を示す基板断面図である。
【図９】この発明の半導体素子としての不揮発性メモリを示す図である。
【図１０】図９とは異なる半導体素子としてのＭＯＳＦＥＴを示す図である。
【図１１】図９および図１０とは異なる半導体素子としての発光素子を示す図である。
【図１２】図９〜図１１とは異なる半導体素子としての発光素子とそのバンド構造を示す図である。
【図１３】図９〜図１２とは異なる半導体素子としての発光素子の作成手順を示す図である。
【図１４】図１３に示す発光素子のバンド構造を示す図である。
【図１５】従来の異方性エッチングを利用したＳi量子細線の製造方法を示す工程図である。
【図１６】従来のサイドウォール法で形成したマスクを用いた量子細線形成方法を示す工程図である。
【図１７】従来の２枚のＳiウェハ貼り合せによる量子細線形成方法を示す工程図である。
【符号の説明】
【０１０８】
３１,４１,６１,７１,８１,１０１,１２１,１３１,１４１,１５１,１６１,１７１,１９１…シリコン基板、
３２,４２,６２,７２,８２,１０２,１２２,１３２…第１酸化膜、
３３,４３,６３,７３,８３,１０３,１２３,１３３,１９３…第１窒化膜、
３４,４４,６４,７５,８５,１０５,１２４,１３５,１９５…第２窒化膜、
３５,４５,６５,７４,８４,１０４,１２５,１３４…第２酸化膜、
３６,４６,６６,９１,１１１,１２６…第３窒化膜、
３７,４７,７６,８６…フォトレジストパターン、
３８,４８,６８,７７,８７,１０７,１２８,１３７,１９２…溝、
３９,７８,１２９,１３８,１９４…Ｓi細線、
４０,７９,１３０,１３９…第３酸化膜、
５１,７０…第４窒化膜、
５３,９０…第２酸化膜露出部、
１４２…素子分離領域、
１４４…トンネル酸化膜、
１４５,１５３,１６３,１７３…量子細線、
１４６…コントロールゲート絶縁膜、
１４７,１５５,１６５…ゲート電極、
１４８,１５６…ソース領域、
１４９,１５７…ドレイン領域、
１５０,１５８…チャネル領域、
１５２,１６２,１７２,１７４…絶縁層、
１５４,１６４…ゲート絶縁膜、
１７５…Ｎ型不純物領域、
１７６…Ｐ型不純物領域、
１９６…ＳiＧe細線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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