(57)【要約】【課題】  導体層の表面の平坦性を向上させることを可能としつつ、絶縁層および半導体層の双方の膜厚がそれぞれ異なるようにする。【解決手段】  溝Ｍ２を介してエッチングガスまたはエッチング液を第１単結晶半導体層１２ａ〜１２ｃに接触させることにより、第１単結晶半導体層１２ａ〜１２ｃをエッチング除去し、第２単結晶半導体層１３ａ、１３ｂが消失するまで、半導体基板１１、第２単結晶半導体層１３ａ〜１３ｃおよび支持体１６の熱酸化を行うことにより、第２単結晶半導体層１３ｃ下に絶縁層１８を形成する。【選択図】      図５
2006041422.tif 000002
【特許請求の範囲】
【請求項１】
半導体基材と、
前記半導体基材上に形成された膜厚が互いに異なる絶縁層と、
前記絶縁層上に形成された膜厚が互いに異なる半導体層とを備えることを特徴とする半導体基板。
【請求項２】
半導体基板と、
前記半導体基板上に形成された膜厚が互いに異なる絶縁層と、
前記絶縁層上に形成された膜厚が互いに異なる半導体層と、
前記半導体層に形成された互いに用途の異なる半導体素子とを備えることを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成された膜厚が互いに異なる絶縁層と、
前記絶縁層上に形成された膜厚が互いに異なる半導体層と、
前記半導体基板と前記半導体層に形成された互いに用途の異なる半導体素子とを備えることを特徴とする半導体装置。
【請求項４】
第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基材上に複数層形成する工程と、
前記第１半導体層および前記第２半導体層を貫通して前記半導体基材を露出させる第１溝を形成する工程と、
前記半導体基材上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が存在していた位置に空洞部を形成する工程と、
前記空洞部を介して前記第２半導体層の少なくとも一層分を完全に熱酸化することにより、最上層の第２半導体層下に配置された絶縁層を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項５】
前記第２半導体層および前記支持体は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする請求項４記載の半導体基板の製造方法。
【請求項６】
前記第１溝および前記第２溝は素子分離領域に配置されていることを特徴とする請求項４または５記載の半導体基板の製造方法。
【請求項７】
最上層の第２半導体層は、下層の第２半導体層よりも膜厚が厚いことを特徴とする請求項４から６のいずれか１項記載の半導体基板の製造方法。
【請求項８】
前記第２半導体層の熱酸化を行う前に、最上層の第２半導体層上に酸化防止膜を形成する工程をさらに備えることを特徴とする請求項４から７のいずれか１項記載の半導体基板の製造方法。
【請求項９】
最上層の第２半導体層よりも下層の全ての第２半導体層を完全に熱酸化することを特徴とする請求項４から８のいずれか１項記載の半導体基板の製造方法。
【請求項１０】
前記第１半導体層の膜厚は、その直上の第２半導体層の熱酸化による下方の膜厚増加分と、その直下の第２半導体層の熱酸化による上方の膜厚増加分との和に実質的に等しいことを特徴とする請求項４から９のいずれか１項記載の半導体基板の製造方法。
【請求項１１】
前記第１半導体層の膜厚は、その直上の第２半導体層の熱酸化による下方の膜厚増加分と、その直下の第２半導体層の熱酸化による上方の膜厚増加分との和よりも小さいことを特徴とする請求項４から９のいずれか１項記載の半導体基板の製造方法。
【請求項１２】
前記第１半導体層の膜厚は、その直上の第２半導体層の熱酸化による下方の膜厚増加分と、その直下の第２半導体層の熱酸化による上方の膜厚増加分との和よりも大きいことを特徴とする請求項４から９のいずれか１項記載の半導体基板の製造方法。
【請求項１３】
第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された第１積層構造を半導体基板上に形成する工程と、
最上層の前記第２半導体層を選択的にハーフエッチングすることにより、前記第１積層構造の一部の領域に段差を形成する工程と、
第３半導体層よりもエッチング時の選択比が小さな第４半導体層が前記第３半導体層上に積層され、前記第３半導体層の膜厚が前記第１半導体層の膜厚と等しくなるように設定された第２積層構造を、前記第１積層構造の段差部分に形成する工程と、
前記第１半導体層から前記第４半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記半導体基板上で前記第２および第４半導体層を支持する支持体を前記第１溝内の前記第１半導体層から前記第４半導体層の側壁に形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、
前記第３半導体層の少なくとも一部を前記第４半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、
前記第２溝および第３溝を介して前記第１および第３半導体層を選択的にエッチングすることにより、前記第２および第４半導体層下に空洞部を形成する工程と、
前記空洞部を介して前記第２および第４半導体層の熱酸化を行うことにより、前記第２および第４半導体層下に配置された絶縁層を形成する工程と、
互いに用途の異なる半導体素子を前記第２および第４半導体層にそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１４】
第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された第１積層構造を半導体基板上に形成する工程と、
第３半導体層よりもエッチング時の選択比が小さな第４半導体層が前記第３半導体層上に積層され、前記第３半導体層の膜厚が前記第１半導体層の膜厚より大きくなるように設定された第２積層構造を、前記第１積層構造の一部の領域に形成する工程と、
前記第１半導体層から前記第４半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記半導体基板上で前記第２および第４半導体層を支持する支持体を前記第１溝内の前記第１半導体層から前記第４半導体層の側壁に形成する工程と、
前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、
前記第３半導体層の少なくとも一部を前記第４半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、
前記第２溝および第３溝を介して前記第１および第３半導体層を選択的にエッチングすることにより、前記第２および第４半導体層下に空洞部を形成する工程と、
前記空洞部を介して前記第２および第４半導体層の熱酸化を行うことにより、前記第２および第４半導体層下に配置された絶縁層を形成する工程と、
互いに用途の異なる半導体素子を前記第２および第４半導体層にそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
また、例えば、特許文献１には、数百Ｖ程度のドレイン耐圧を持つ高耐圧電界効果トランジスタをＳＯＩ基板上に形成する方法が開示されている。また、特許文献２には、サブミクロン程度に微細化された電界効果トランジスタをＳＯＩ基板上に形成する方法が開示されている。
【０００３】
ここで、用途の異なる半導体素子では、最適なＳＯＩ層の膜厚やＢｏｘ層の膜厚が異なっている。すなわち、数百Ｖ程度のドレイン耐圧を持つ高耐圧電界効果トランジスタでは、Ｂｏｘ層の破壊耐圧やバックチャネル閾値耐圧を確保するため、Ｂｏｘ層を厚膜化する必要があり、Ｂｏｘ層の膜厚はμｍオーダーとなる。例えば、５０Ｖのドレイン耐圧を持つ高耐圧電界効果トランジスタでは、Ｂｏｘ層の膜厚は数百ｎｍ程度、５００Ｖのドレイン耐圧を持つ高耐圧電界効果トランジスタでは、Ｂｏｘ層の膜厚は数μｍ程度だけ必要となる。
【０００４】
一方、サブミクロン程度に微細化された電界効果トランジスタでは、短チャネル効果による閾値低下を抑制するため、Ｂｏｘ層を薄膜化する必要があり、Ｂｏｘ層の膜厚は数百オングストロームオーダーとなる。例えば、実行チャネル長が０．１μｍ以下になると、ＳＯＩ層の膜厚を５０ｎｍ以下にするとともに、Ｂｏｘ層の膜厚を５０〜１００ｎｍに設定する必要がある。
【０００５】
一方、ユピキタス社会の到来に伴って、情報携帯機器の小型化、低消費電力化、多機能化、大容量化を一層促進するために、様々の耐圧を持つデバイスやデジタルとアナログのデバイスを１チップ上に混載することが可能なＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）技術が注目されている。
また、特許文献３には、ＳＯＩ基板上でＳＯＣを実現できるようにするため、半導体基板の主面から異なる深さに絶縁膜を埋め込むことで、用途の異なる半導体素子をその用途に適した厚みを有する活性層内に形成する方法が開示されている。
【特許文献１】特開平７−２１１９１７号公報
【特許文献２】特開２００３−１５８０９１号公報
【特許文献３】特開２００２−２９９５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１〜３に開示された方法では、Ｂｏｘ層の膜厚はＳＯＩ基板で一定に保たれる。このため、用途の異なる半導体素子をＳＯＩ基板上に形成するには、用途ごとに半導体素子を別々のＳＯＩ基板上に作り分ける必要があり、ＳＯＣを実現する上での障害になるという問題があった。
また、特許文献３に開示された方法では、半導体基板の主面から異なる深さに絶縁膜を埋め込むために、異なるエネルギーで酸素イオンをシリコン基板に注入することが行われる。このため、シリコン基板に物理的損傷が発生し、ＳＯＩ層の結晶性や純度が劣化することから、ＳＯＩ層に半導体素子を形成すると、ＰＮ接合リークなどに起因して特性の劣化を引き起こすという問題があった。特に、特許文献３に開示された方法では、Ｂｏｘ層の膜厚を厚くするには、酸素イオンのドーズ量を増大させる必要があり、イオン注入時のダメージや酸素膜の膨張によるストレスが増大する。このため、ＳＯＩ層に結晶欠陥が発生し、半導体装置の信頼性が劣化するという問題があった。
【０００７】
さらに、Ｂｏｘ層の膜厚を厚くするために、２枚のウェハを貼り合わせる方法を用いると、片側のウェハのほとんどを除去する必要があり、資源の無駄使いになるという問題があった。また、２枚のウェハを貼り合わせる方法では、ＳＯＩ層の膜厚のバラツキが大きくなるとともに、膜厚の異なるＢｏｘ層を同一ＳＯＩ基板に形成することができず、ＳＯＣを実現する上での障害になるという問題があった。また、膜厚の異なるＢｏｘ層にＳＯＩ層を形成すると、ＳＯＩ層の表面に段差が発生し、半導体製造プロセスの加工精度が劣化するという問題があった。
【０００８】
そこで、本発明の目的は、半導体層の表面の平坦性を向上させることを可能としつつ、絶縁層および半導体層の双方の膜厚をそれぞれ異ならせることが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、半導体基材と、前記半導体基材上に形成された膜厚が互いに異なる絶縁層と、前記絶縁層上に形成された膜厚が互いに異なる半導体層とを備えることを特徴とする。
これにより、半導体素子の用途に適するように絶縁層および半導体層の膜厚を設定することを可能としつつ、互いに用途の異なる半導体素子を同一のＳＯＩ基板上に形成することができる。このため、短チャネル効果を抑制することを可能としつつ、電界効果トランジスタを微細化することが可能となるとともに、絶縁層の破壊耐圧やＰＮ接合耐圧を確保することを可能としつつ、高耐圧電界効果トランジスタを同一のＳＯＩ基板上に形成することができる。このため、システム・オン・チップを同一のＳＯＩ基板上で実現することが可能となり、半導体装置の小型化、低消費電力化、多機能化および大容量化を促進することができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上に形成された膜厚が互いに異なる絶縁層と、前記絶縁層上に形成された膜厚が互いに異なる半導体層と、前記半導体層に形成された互いに用途の異なる半導体素子とを備えることを特徴とする。
これにより、半導体素子を用途ごとに別々のＳＯＩ基板上に作り分けることなく、絶縁層および半導体層の膜厚がそれぞれ最適化された同一ＳＯＩ基板上に用途の異なる半導体素子を形成することを可能となり、システム・オン・チップの高性能化を図ることができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上に形成された膜厚が互いに異なる絶縁層と、前記絶縁層上に形成された膜厚が互いに異なる半導体層と、前記半導体基板と前記半導体層とに形成された互いに用途の異なる半導体素子とを備えることを特徴とする。
また、本発明の一態様に係る半導体基板の製造方法によれば、第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された積層構造を半導体基材上に複数層形成する工程と、前記第１半導体層および前記第２半導体層を貫通して前記半導体基材を露出させる第１溝を形成する工程と、前記半導体基材上で前記第２半導体層を支持する支持体を前記第１溝内の前記第１半導体層および第２半導体層の側壁に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が存在していた位置に空洞部を形成する工程と、前記空洞部を介して前記第２半導体層の少なくとも一層分を完全に熱酸化することにより、最上層の第２半導体層下に配置された絶縁層を形成する工程とを備えることを特徴とする。
【００１２】
これにより、第１溝内に形成された支持体を介して、第２半導体層を半導体基材上で支持することが可能となるとともに、第２溝を介して、第１半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層を半導体基材上で安定して支持することを可能としつつ、第２半導体層下の第１半導体層を除去することが可能となり、第２半導体層に加わる物理的損傷を抑制しつつ、最上層の第２半導体層下に絶縁層を形成することができる。この結果、第２半導体層から露出する第１半導体層の層数ならびに第１および第２半導体層の膜厚を適宜設定することで、絶縁層およびその上の半導体層の双方の膜厚をそれぞれ異ならせることが可能となるとともに、絶縁層上に配置された半導体層の結晶性や純度を向上させることを可能として、システム・オン・チップの信頼性を向上させることができる。
【００１３】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第２半導体層および前記支持体は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする。
これにより、第２半導体層、支持体および第１半導体層間の格子整合をとることを可能としつつ、第２半導体層および支持体よりも第１半導体層のエッチング時の選択比を大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となるとともに、支持体を第１溝内に安定して形成することが可能となり、第２半導体層の品質を損なうことなく、絶縁層およびその上の半導体層の双方の膜厚をそれぞれ異ならせることが可能となる。
【００１４】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第１溝および前記第２溝は素子分離領域に配置されていることを特徴とする。
これにより、第２半導体層の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、第２半導体層下の第１半導体層を除去するための溝を素子形成領域に設ける必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００１５】
また、本発明の一態様に係る半導体基板の製造方法によれば、最上層の第２半導体層は、下層の第２半導体層よりも膜厚が厚いことを特徴とする。
これにより、第２半導体層の少なくとも一層分を完全に熱酸化した場合においても、最上層の第２半導体層が熱酸化にて完全に消失することを防止することができ、絶縁層上に第２半導体層を配置することができる。
【００１６】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第２半導体層の熱酸化を行う前に、最上層の第２半導体層上に酸化防止膜を形成する工程をさらに備えることを特徴とする。
これにより、第２半導体層の少なくとも一層分を完全に熱酸化した場合においても、最上層の第２半導体層の表面が熱酸化されることを防止することができ、最上層の第２半導体層が熱酸化にて完全に消失することを防止することができる。
【００１７】
また、本発明の一態様に係る半導体基板の製造方法によれば、最上層の第２半導体層よりも下層の全ての第２半導体層を完全に熱酸化することを特徴とする。
これにより、第２半導体層の層数を増加させることで、最上層の第２半導体層下の絶縁層の膜厚を増大させることができる。このため、第２半導体層の結晶性や純度の劣化を抑制しつつ、Ｂｏｘ層の破壊耐圧やバックチャネル閾値耐圧を確保することが可能となり、電界効果トランジスタの高耐圧化を図ることができる。
【００１８】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第１半導体層の膜厚は、その直上の第２半導体層の熱酸化による下方の膜厚増加分と、その直下の第２半導体層の熱酸化による上方の膜厚増加分との和に実質的に等しいことを特徴とする。
これにより、第２半導体層の熱酸化による膜厚増加分を空洞部の隙間で吸収させることを可能としつつ、空洞部を絶縁層で完全に塞ぐことが可能となる。このため、絶縁層にかかるストレスを抑制しつつ、熱抵抗の増大を抑制することが可能となり、絶縁層上の第２半導体層の結晶性の劣化を抑制することが可能となるとともに、第２半導体層の熱放散性を向上させることができる。
【００１９】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第１半導体層の膜厚は、その直上の第２半導体層の熱酸化による下方の膜厚増加分と、その直下の第２半導体層の熱酸化による上方の膜厚増加分との和よりも小さいことを特徴とする。
これにより、第２半導体層の熱酸化による膜厚増加分を空洞部の間隔よりも大きくすることができ、下層の第２半導体層の熱酸化時に上層の第２半導体層を持ち上げることが可能となる。このため、第２半導体層の高さを調整することが可能となり、第２半導体層の平坦性を向上させることができる。
【００２０】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第１半導体層の膜厚は、その直上の第２半導体層の熱酸化による下方の膜厚増加分と、その直下の第２半導体層の熱酸化による上方の膜厚増加分との和よりも大きいことを特徴とする。
これにより、第２半導体層の熱酸化による膜厚増加分を空洞部の隙間で吸収させることが可能となる。このため、絶縁層にかかるストレスを抑制することが可能となり、絶縁層上の第２半導体層の結晶性の劣化を抑制することが可能となる。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された第１積層構造を半導体基板上に形成する工程と、最上層の前記第２半導体層を選択的にハーフエッチングすることにより、前記第１積層構造の一部の領域に段差を形成する工程と、第３半導体層よりもエッチング時の選択比が小さな第４半導体層が前記第３半導体層上に積層され、前記第３半導体層の膜厚が前記第１半導体層の膜厚と等しくなるように設定された第２積層構造を、前記第１積層構造の段差部分に形成する工程と、前記第１半導体層から前記第４半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２および第４半導体層を支持する支持体を前記第１溝内の前記第１半導体層から前記第４半導体層の側壁に形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、前記第３半導体層の少なくとも一部を前記第４半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、前記第２溝および第３溝を介して前記第１および第３半導体層を選択的にエッチングすることにより、前記第２および第４半導体層下に空洞部を形成する工程と、前記空洞部を介して前記第２および第４半導体層の熱酸化を行うことにより、前記第２および第４半導体層下に配置された絶縁層を形成する工程と、互いに用途の異なる半導体素子を前記第２および第４半導体層にそれぞれ形成する工程とを備えることを特徴とする。
【００２２】
これにより、第１溝内に形成された支持体を介して、第２および第４半導体層を半導体基材上で支持することが可能となるとともに、第２および第４半導体層からそれぞれ露出する第１および第３半導体層の高さを第１領域と第２領域とで異ならせることを可能としつつ、第２溝および第３溝を介して、第１および第３半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。
【００２３】
このため、第２および第４半導体層を半導体基材上で安定して支持することを可能としつつ、第２および第４半導体層下にそれぞれ配置された第１および第３半導体層を除去することが可能となるとともに、第２および第４半導体層下でそれぞれ除去される第１および第３半導体層の高さを第１領域と第２領域とで異ならせることが可能となる。また、第３半導体層の膜厚が第１半導体層の膜厚と等しくなるように設定することで、第２および第４半導体層の熱酸化にて膜厚が増加した場合においても、第１領域と第２領域との間における高さの上昇分を一致させることができる。
【００２４】
この結果、第１および第３半導体層を除去した後に熱酸化にて形成される絶縁層の高さを第１領域と第２領域とで異ならせることが可能となり、第１領域と第２領域との間における半導体層の膜厚を互いに異ならせることが可能となるとともに、第２および第４半導体層の間の表面の平坦性を向上させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層よりもエッチング時の選択比が小さな第２半導体層が前記第１半導体層上に積層された第１積層構造を半導体基板上に形成する工程と、第３半導体層よりもエッチング時の選択比が小さな第４半導体層が前記第３半導体層上に積層され、前記第３半導体層の膜厚が前記第１半導体層の膜厚より大きくなるように設定された第２積層構造を、前記第１積層構造の一部の領域に形成する工程と、前記第１半導体層から前記第４半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２および第４半導体層を支持する支持体を前記第１溝内の前記第１半導体層から前記第４半導体層の側壁に形成する工程と、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を、前記第１溝で区分けされた第１領域に形成する工程と、前記第３半導体層の少なくとも一部を前記第４半導体層から露出させる第３溝を、前記第１溝で区分けされた第２領域に形成する工程と、前記第２溝および第３溝を介して前記第１および第３半導体層を選択的にエッチングすることにより、前記第２および第４半導体層下に空洞部を形成する工程と、前記空洞部を介して前記第２および第４半導体層の熱酸化を行うことにより、前記第２および第４半導体層下に配置された絶縁層を形成する工程と、互いに用途の異なる半導体素子を前記第２および第４半導体層にそれぞれ形成する工程とを備えることを特徴とする。
【００２５】
これにより、第２領域の第１半導体層を残したまま、第１領域の第１半導体層を除去することが可能となるとともに、第２領域の第３半導体層を除去することが可能となる。このため、第１および第３半導体層の膜厚および層数を適宜調整することで、第２半導体層および第４半導体層下の絶縁層の膜厚を互いに異ならせることが可能となるとともに、第２半導体層と第４半導体層との膜厚を異ならせることで、絶縁層上の半導体層の膜厚を異ならせることができる。また、第３半導体層の膜厚が第１半導体層の膜厚より大きくなるように設定することで、第２および第４半導体層の熱酸化時の膜厚増加分に基づいて、第１領域の高さを第２領域に比べて上昇させることができる。このため、半導体層の表面の平坦性を向上させることを可能としつつ、絶縁層および半導体層の双方の膜厚をそれぞれ異ならせることが可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１〜図８は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図および断面図である。
図１において、半導体基板１１上には、第１単結晶半導体層１２ａ〜１２ｃおよび第２単結晶半導体層１３ａ〜１３ｃが交互に積層されている。なお、半導体基板１１、第１単結晶半導体層１２ａ〜１２ｃおよび第２単結晶半導体層１３ａ〜１３ｃの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどを用いることができる。
【００２７】
ここで、第１単結晶半導体層１２ａ〜１２ｃは、半導体基板１１および第２単結晶半導体層１３ａ〜１３ｃよりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板１１がＳｉの場合、第１単結晶半導体層１２ａ〜１２ｃとしてＳｉＧｅ、第２単結晶半導体層１３ａ〜１３ｃとしてＳｉを用いることが好ましい。これにより、第１単結晶半導体層１２ａ〜１２ｃと第２単結晶半導体層１３ａ〜１３ｃとの間の格子整合をとることを可能としつつ、第１単結晶半導体層１２ａ〜１２ｃと第２単結晶半導体層１３ａ〜１３ｃとの間の選択比を確保することができる。
【００２８】
そして、第２単結晶半導体層１３ｃの熱酸化により第２単結晶半導体層１３ｃの表面に犠牲酸化膜１４を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜１４上の全面に酸化防止膜１５を形成する。なお、酸化防止膜１５としては、例えば、シリコン窒化膜を用いることができる。
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜１５、犠牲酸化膜１４、第１単結晶半導体層１２ａ〜１２ｃおよび第２単結晶半導体層１３ａ〜１３ｂをパターニングすることにより、半導体基板１１を露出させる溝Ｍ１を所定の方向に沿って形成する。
【００２９】
なお、半導体基板１１を露出させる場合、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１１に凹部を形成するようにしてもよい。また、溝Ｍ１の配置位置は、素子分離領域の一部に対応させることができる。
次に、図３に示すように、第１単結晶半導体層１２ａ〜１２ｃおよび第２単結晶半導体層１３ａ〜１３ｃの側壁に成膜され、第２単結晶半導体層１３ａ〜１３ｃを半導体基板１１上で支持する支持体１６を溝Ｍ１内に形成する。なお、第１単結晶半導体層１２ａ〜１２ｃおよび第２単結晶半導体層１３ａ〜１３ｃの側壁に成膜された支持体１６を形成する場合、半導体のエピタキシャル成長を用いることができる。ここで、半導体のエピタキシャル成長を用いることにより、第１単結晶半導体層１２ａ〜１２ｃおよび第２単結晶半導体層１３ａ〜１３ｃの側壁ならびに半導体基板１１の表面に支持体１６を選択的に形成することができる。なお、支持体１６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどから選択することができる。特に、半導体基板１１および第２単結晶半導体層１３ａ〜１３ｃがＳｉ、第１単結晶半導体層１２ａ〜１２ｃがＳｉＧｅの場合、支持体１６の材質としてＳｉを用いることが好ましい。
【００３０】
これにより、支持体１６と第１単結晶半導体層１２ａ〜１２ｃとの間の格子整合をとることを可能としつつ、支持体１６と第１単結晶半導体層１２ａ〜１２ｃとの間の選択比を確保することができる。また、支持体１６の材質として、Ｓｉなどの半導体を用いることにより、第１単結晶半導体層１２ａ〜１２ｃが除去された場合においても、半導体による３次元的な立体構造を維持することが可能となる。このため、化学的耐性や機械的ストレス耐性を向上させることが可能となり、再現性の良い安定した素子分離プロセスを実現することができる。なお、支持体１６の材質としては、半導体の他、シリコン酸化膜などの絶縁体を用いるようにしてもよい。
【００３１】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜１５、犠牲酸化膜１４、第１単結晶半導体層１２ａ〜１２ｃおよび第２単結晶半導体層１３ａ〜１３ｃをパターニングすることにより、半導体基板１１を露出させる溝Ｍ２を溝Ｍ１と直交する方向に沿って形成する。なお、半導体基板１１を露出させる場合、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１１に凹部を形成するようにしてもよい。また、溝Ｍ２の配置位置は、素子分離領域に対応させることができる。
【００３２】
次に、図５に示すように、溝Ｍ２を介してエッチングガスまたはエッチング液を第１単結晶半導体層１２ａ〜１２ｃに接触させることにより、第１単結晶半導体層１２ａ〜１２ｃをエッチング除去する。そして、半導体基板１１と第２単結晶半導体層１３ａとの間ならびに第２単結晶半導体層１３ａ〜１３ｃｂの間に空洞部１７を形成する。
ここで、溝Ｍ１内に支持体１６を設けることにより、第１単結晶半導体層１２ａ〜１２ｃが除去された場合においても、第２単結晶半導体層１３ａ〜１３ｂを半導体基板１１上で支持することが可能となるとともに、溝Ｍ１とは別に溝Ｍ２を設けることにより、第２単結晶半導体層１３ａ〜１３ｃ下にそれぞれ配置された第１単結晶半導体層１２ａ〜１２ｃにエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２単結晶半導体層１３ａ〜１３ｃの結晶品質を損なうことなく、半導体基板１１と第２単結晶半導体層１３ａとの間ならびに第２単結晶半導体層１３ａ〜１３ｃの間に空洞部１７を形成することができる。
【００３３】
なお、半導体基板１１、第２単結晶半導体層１３ａ〜１３ｃおよび支持体１６がＳｉ、第１単結晶半導体層１２ａ〜１２ｃがＳｉＧｅの場合、第１単結晶半導体層１２ａ〜１２ｃのエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１０００〜１００００程度を得ることができ、半導体基板１１、第２単結晶半導体層１３ａ〜１３ｃおよび支持体１６のオーバーエッチングを抑制しつつ、第１単結晶半導体層１２ａ〜１２ｃを除去することが可能となる。
【００３４】
次に、図６に示すように、第２単結晶半導体層１３ａ、１３ｂが消失するまで、半導体基板１１、第２単結晶半導体層１３ａ〜１３ｃおよび支持体１６の熱酸化を行うことにより、第２単結晶半導体層１３ｃ下に絶縁層１８を形成する。ここで、第２単結晶半導体層１３ａ、１３ｂを消失させることにより、第２単結晶半導体層１３ｃと半導体基板１１との間を絶縁層１８で埋め尽くすことが可能となる。
【００３５】
そして、第１単結晶半導体層１２ａ〜１２ｃおよび第２単結晶半導体層１３ａ〜１３ｃの膜厚または層数を適宜調整することで、第２単結晶半導体層１３ｃおよび絶縁層１８の膜厚を調整することが可能となる。
ただし、図７に示すように、膜厚Ｔ1、Ｔ2にそれぞれ設定された第２単結晶半導体層１３ａ、１３ｂ間の第１単結晶半導体層１２ｂの膜厚Ｔ3は、第２単結晶半導体層１３ａ、１３ｂの熱酸化による膜厚の増加分をそれぞれΔＴ1／２、ΔＴ2／２とすると、ΔＴ1／２＋ΔＴ2／２程度の値に設定することが好ましい。これにより、第１単結晶半導体層１２ｂを除去した際に発生した空洞部１７の間隔を、第２単結晶半導体層１３ａ、１３ｂの酸化による膜厚の増加分に対応させることが可能となる。このため、絶縁層１８にかかるストレスを抑制しつつ、空洞部１７を絶縁層１８で完全に塞ぐことが可能となるとともに、第２単結晶半導体層１３ａ、１３ｂの酸化による絶縁層１８の盛り上がりを防止することができる。このため、熱抵抗の増大を抑制しつつ、絶縁層１８上の第２単結晶半導体層１３ｃの結晶性の劣化を抑制することが可能となるとともに、第２単結晶半導体層１３ｃの平坦性も維持することができる。また、溝Ｍ１、Ｍ２の幅は、第２単結晶半導体層１３ａ〜１３ｃの熱酸化による両側からの横方向広がり分よりも大きく設定することが好ましい。
【００３６】
また、エピタキシャル成長時の第２単結晶半導体層１３ｃの膜厚および第２単結晶半導体層１３ａ〜１３ｃの熱酸化時に形成された絶縁層１８の膜厚によって、素子分離後の第２単結晶半導体層１３ｃの膜厚を規定することができる。このため、第２単結晶半導体層１３ｃの膜厚を精度よく制御することができ、第２単結晶半導体層１３ｃの膜厚のバラツキを低減させることを可能としつつ、第２単結晶半導体層１３ｃの膜厚を薄膜化することができる。また、第２単結晶半導体層１３ｂ上に酸化防止膜１５を設けることで、第２単結晶半導体層１３ｂの表面が熱酸化されることを防止しつつ、第２単結晶半導体層１３ｂ下に絶縁層１８を形成することが可能となる。
【００３７】
また、第２単結晶半導体層１３ｃ上に酸化防止膜１５を設ける代わりに、第２単結晶半導体層１３ｃの膜厚を第２単結晶半導体層１３ａ、１３ｂの膜厚よりも大きく設定するようにしてもよい。これにより、第２単結晶半導体層１３ａ、１３ｂを完全に熱酸化した場合においても、最上層の第２単結晶半導体層１３ｃが熱酸化にて完全に消失することを防止することができ、絶縁層１８上に第２単結晶半導体層１３ｃを配置することができる。
【００３８】
なお、絶縁層１８を形成した後、高温アニールを行う。これにより、絶縁層１８をリフローさせることが可能となり、絶縁層１８のストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。
次に、図８に示すように、ＣＶＤなどの方法により、絶縁層１８が側壁に形成された溝Ｍ１、Ｍ２内が埋め込まれるようにして、第２単結晶半導体層上に絶縁層を堆積する。そして、ＣＭＰ（化学的機械的研磨）などの方法を用いて絶縁層を平坦化することにより、第２単結晶半導体層の表面を露出させ、埋め込み絶縁層１９を溝Ｍ１、Ｍ２内に形成する。なお、埋め込み絶縁層１９としては、例えば、ＳｉＯ2またはＳｉ3Ｎ4などを用いることができる。そして、第２単結晶半導体層１３ｃに電界効果トランジスタを形成することにより、電界効果トランジスタのＰＮ接合リークを抑制しつつ、電界効果トランジスタの周囲および底面の素子分離を行うことができ、電界効果トランジスタの特性を向上させることを可能としつつ、電界効果トランジスタの信頼性を向上させることができる。
【００３９】
図９〜図２２は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図および断面図である。
図９および図１０において、第１単結晶半導体層３２ａ〜３２ｃおよび第２単結晶半導体層３３ａ〜３３ｃを半導体基板３１上に交互に積層する。ここで、第１単結晶半導体層３２ａ〜３２ｃは、半導体基板３１および第２単結晶半導体層３３ａ〜３３ｃよりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板３１がＳｉの場合、第１単結晶半導体層３２ａ〜３２ｃとしてＳｉＧｅ、第２単結晶半導体層３３ａ〜３３ｃとしてＳｉを用いることが好ましい。
【００４０】
なお、半導体基板３１には、厚膜半導体領域Ｒ１および薄膜半導体領域Ｒ２を設けることができる。そして、厚膜半導体領域Ｒ１には、部分空乏型電界効果トランジスタを形成し、薄膜半導体領域Ｒ２には、完全空乏型電界効果トランジスタを形成することができる。
そして、第２単結晶半導体層３３ｃの熱酸化により第２単結晶半導体層３３ｃの表面に犠牲酸化膜３４を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜３４上の全面に酸化防止膜３５を形成する。なお、酸化防止膜３５としては、例えば、シリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて、犠牲酸化膜３４および酸化防止膜３５をパターニングすることにより薄膜半導体領域Ｒ２の犠牲酸化膜３４および酸化防止膜３５を除去し、薄膜半導体領域Ｒ２の第２単結晶半導体層３３ｃを露出させる。さらに、犠牲酸化膜３４および酸化防止膜３５をマスクとして、第２単結晶半導体層３３ｃのハーフエッチングを行うことにより、第２単結晶半導体層３３ｃに段差Ｄを形成し、厚膜半導体領域Ｒ１の第２単結晶半導体層３３ｃの高さが薄膜半導体領域Ｒ２の第２単結晶半導体層３３ｃの高さよりも段差Ｄ分だけ高くなるようにする。
【００４１】
そして、犠牲酸化膜３４および酸化防止膜３５をマスクとしてエピタキシャル成長を行うことにより、第１単結晶半導体層３２ｄおよび第２単結晶半導体層３３ｄを、薄膜半導体領域Ｒ２の第２単結晶半導体層３３ｃ上に選択的に形成する。ここで、第１単結晶半導体層３２ｄは、第２単結晶半導体層３３ｄよりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板３１がＳｉの場合、第１単結晶半導体層３２ｄとしてＳｉＧｅ、第２単結晶半導体層３３ｄとしてＳｉを用いることが好ましい。
【００４２】
次に、図１１および図１２に示すように、厚膜半導体領域Ｒ１の犠牲酸化膜３４および酸化防止膜３５を除去する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、第１単結晶半導体層３２ａ〜３２ｄおよび第２単結晶半導体層３３ａ〜３３ｄをパターニングすることにより、半導体基板３１を露出させる溝Ｍ１１を所定の方向に沿って形成する。
【００４３】
なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝Ｍ１１の配置位置は、厚膜半導体領域Ｒ１および薄膜半導体領域Ｒ２を互いに分離させる素子分離領域の一部に対応させることができる。
次に、図１３および図１４に示すように、第１単結晶半導体層３２ａ〜３２ｄおよび第２単結晶半導体層３３ａ〜３３ｄの側壁に成膜され、第２単結晶半導体層３３ａ〜３３ｄを半導体基板３１上で支持する支持体３６を溝Ｍ１１内に形成する。なお、第１単結晶半導体層３２ａ〜３２ｄおよび第２単結晶半導体層３３ａ〜３３ｄの側壁に成膜された支持体３６を形成する場合、半導体のエピタキシャル成長を用いることができる。なお、支持体３６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどから選択することができる。特に、半導体基板３１および第２単結晶半導体層３３ａ〜３３ｄがＳｉ、第１単結晶半導体層３２ａ〜３２ｄがＳｉＧｅの場合、支持体３６の材質としてＳｉを用いることが好ましい。
【００４４】
次に、図１５および図１６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第１単結晶半導体層３２ａ〜３２ｃ、第２単結晶半導体層３３ａ〜３３ｃおよび支持体３６をパターニングすることにより、半導体基板３１を露出させる溝Ｍ１２を溝Ｍ１１と直交する方向に沿って厚膜半導体領域Ｒ１に形成する。なお、半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。また、溝Ｍ１２の配置位置は、単結晶半導体層３３ｃの素子分離領域に対応させることができる。
【００４５】
次に、図１７および図１８に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第１単結晶半導体層３２ｄ、第２単結晶半導体層３３ｄおよび支持体３６をパターニングすることにより、第２単結晶半導体層３３ｃを露出させる溝Ｍ１３を溝Ｍ１１と直交する方向に沿って薄膜半導体領域Ｒ２に形成する。なお、第２単結晶半導体層３３ｃを露出させる場合、第２単結晶半導体層３３ｃの表面でエッチングを止めるようにしてもよいし、第２単結晶半導体層３３ｃをオーバーエッチングして第２単結晶半導体層３３ｃに凹部を形成するようにしてもよい。また、溝Ｍ１３の配置位置は、単結晶半導体層３３ｃの素子分離領域に対応させることができる。
【００４６】
また、第２単結晶半導体層３３ｃの表面を露出させる代わりに、第１単結晶半導体層３２ｄの表面でエッチングを止めるようにしてもよいし、第１単結晶半導体層３２ｄｃをオーバーエッチングして第１単結晶半導体層３２ｄの途中までエッチングするようにしてもよい。ここで、第１単結晶半導体層３２ｄのエッチングを途中で止めることにより、溝Ｍ１３内の第２単結晶半導体層３２ｄの表面が露出されることを防止することができる。このため、第１単結晶半導体層３２ｄをエッチング除去する際に、溝Ｍ１３内の第２単結晶半導体層３３ｃがエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝Ｍ１３内の第２単結晶半導体層３３ｃのオーバーエッチングを抑制することができる。
【００４７】
次に、図１９および図２０に示すように、溝Ｍ１２を介してエッチングガスまたはエッチング液を第１単結晶半導体層３２ａ〜３２ｃに接触させるとともに、溝Ｍ１３を介してエッチングガスまたはエッチング液を第１単結晶半導体層３２ｄに接触させることにより、厚膜半導体領域Ｒ１の第１単結晶半導体層３２ａ〜３２ｃをエッチング除去するとともに、薄膜半導体領域Ｒ２の第１単結晶半導体層３２ｄをエッチング除去する。そして、厚膜半導体領域Ｒ１では、半導体基板３１と第２単結晶半導体層３３ａとの間ならびに第２単結晶半導体層３３ａ〜３３ｃの間に空洞部３７を形成するとともに、薄膜半導体領域Ｒ２では、第２単結晶半導体層３３ｃ、３３ｄの間に空洞部３７を形成する。
【００４８】
ここで、薄膜半導体領域Ｒ２では、第１単結晶半導体層３２ｃ上に第２単結晶半導体層３３ｃが残るように溝Ｍ１３の深さを設定することにより、薄膜半導体領域Ｒ２の第１単結晶半導体層３２ａ〜３２ｃを残したまま、厚膜半導体領域Ｒ１の第１単結晶半導体層３２ａ〜３２ｃを除去することができる。このため、厚膜半導体領域Ｒ１では、第１単結晶半導体層３２ａ〜３２ｃ間の第２単結晶半導体層３３ａ、３３ｂを熱酸化することが可能となるとともに、薄膜半導体領域Ｒ２では、第１単結晶半導体層３２ａ〜３２ｃ間の第２単結晶半導体層３３ａ、３３ｂが熱酸化されることを防止しつつ、第２単結晶半導体層３３ｂよりも上層に配置された第２単結晶半導体層３３ｄを熱酸化することが可能となる。この結果、第２単結晶半導体層３３ａ〜３３ｄの熱酸化にて形成される絶縁層３８の高さを厚膜半導体領域Ｒ１と薄膜半導体領域Ｒ２とで異ならせることが可能となるとともに、熱酸化される第２単結晶半導体層３３ａ〜３３ｄの層数を厚膜半導体領域Ｒ１と薄膜半導体領域Ｒ２とで異ならせることが可能となる。従って、厚膜半導体領域Ｒ１と薄膜半導体領域Ｒ２とで最上層の第２単結晶半導体層３３ｃ、３３ｄの膜厚を異ならせることが可能となるとともに、最上層の第２単結晶半導体層３３ｃ、３３ｄの直下に配置された絶縁層３８の膜厚を異ならせることができる。
【００４９】
次に、図２１および図２２に示すように、厚膜半導体領域Ｒ１の第２単結晶半導体層３３ａ、３３ｂが消失するまで、半導体基板３１、第２単結晶半導体層３３ａ〜３３ｄおよび支持体３６の熱酸化を行うことにより、厚膜半導体領域Ｒ１の第２単結晶半導体層３３ｃ下および薄膜半導体領域Ｒ２の第２単結晶半導体層３３ｄ下に絶縁層３８を形成する。ここで、厚膜半導体領域Ｒ１の第２単結晶半導体層３３ａ、３３ｂを完全に熱酸化させることにより、厚膜半導体領域Ｒ１の第２単結晶半導体層３３ｃ下の絶縁層３８の膜厚を増大させることができる。例えば、第２単結晶半導体層３３ａ、３３ｂの膜厚をそれぞれ４５ｎｍに設定し、第２２単結晶半導体層３３ａ、３３ｂの片面が５０ｎｍとなるように酸化処理を行うことにより、第２単結晶半導体層３３ａ、３３ｂを完全に熱酸化させることができ、第２２単結晶半導体層３３ａ、３３ｂの両面で１００ｎｍの酸化膜をそれぞれ形成することができる。このため、第２単結晶半導体層３３ｃの結晶性や純度の劣化を抑制しつつ、厚膜半導体領域Ｒ１の絶縁層３８の破壊耐圧やバックチャネル閾値耐圧を確保することが可能となり、厚膜半導体領域Ｒ１に形成される電界効果トランジスタの高耐圧化を図ることができる。
【００５０】
また、第１単結晶半導体層３２ａ〜３２ｃおよび第２単結晶半導体層３３ａ、３３ｂの膜厚および層数は、第２単結晶半導体層３３ａ、３３ｂが完全に熱酸化された時に、第２単結晶半導体層３３ａ、３３ｂの膜厚増加分が空洞部３７で吸収されるように設定することができる。これにより、絶縁層３８上の第２単結晶半導体層３３ｃの結晶性の劣化を抑制しつつ、厚膜半導体領域Ｒ１の第２単結晶半導体層３３ｃと薄膜半導体領域Ｒ２の第２単結晶半導体層３３ｄの表面の高さを一致させることが可能となり、厚膜半導体領域Ｒ１の第２単結晶半導体層３３ｃと薄膜半導体領域Ｒ２の第２単結晶半導体層３３ｄとの間の表面の平坦性を向上させることができる。
【００５１】
例えば、第１単結晶半導体層３２ａ〜３２ｄの膜厚ＴA1〜ＴA4は５５ｎｍで同一の値に設定するとともに、第２単結晶半導体層３３ａ、３３ｂの膜厚ＴB1、ＴB2は４５ｎｍで同一の値に設定し、第２単結晶半導体層３３ａ、３３ｂの片面の酸化膜厚が５０ｎｍになるように酸化処理を行ったものとする。この場合、厚膜半導体領域Ｒ１では、第２単結晶半導体層３３ｃ下の絶縁層３８の膜厚は３００ｎｍにすることが可能となるとともに、薄膜半導体領域Ｒ２では、第２単結晶半導体層３３ｄ下の絶縁層３８の膜厚は１００ｎｍにすることが可能となる。
【００５２】
また、第２単結晶半導体層３３ｃの膜厚ＴB3を３４５ｎｍ、第２単結晶半導体層３３ｄの膜厚ＴB4を７５ｎｍに設定することにより、厚膜半導体領域Ｒ１では、絶縁層３８上の第２単結晶半導体層３３ｃの膜厚を３００ｎｍに設定することが可能となるとともに、薄膜半導体領域Ｒ２では、絶縁層３８上の第２単結晶半導体層３３ｄの膜厚を３０ｎｍに設定することが可能となる。
【００５３】
このように、第１単結晶半導体層３２ａ〜３２ｄおよび第２単結晶半導体層３３ａ〜３３ｄの膜厚および層数を適宜調整することにより、表面の平坦性を確保しつつ、様々の半導体層とＢＯＸ層の膜厚の組み合わせを実現することができる。
ここで、薄膜半導体領域Ｒ２では、絶縁層３８上に第２単結晶半導体層３３ｄを配置することにより、高速・低パワー半導体素子の実行チャネル長が０．１μｍ以下の時、第２単結晶半導体層１３ｄの膜厚を５０ｎｍ以下にすることが可能となり、短チャネル効果が抑制された完全空乏型ＳＯＩトランジスタを形成することができる。
【００５４】
また、厚膜半導体領域Ｒ１では、絶縁層３８上に第２単結晶半導体層３３ｃを配置することにより、絶縁層３８上の第２単結晶半導体層３３ｃの膜厚を増加させることができる。このため、高い接合耐圧や大電流容量を確保することを可能としつつ、部分空乏型ＳＯＩトランジスタを形成することができる。
図２３〜図３７は、本発明の第３実施形態に係る半導体装置の製造方法を示す平面図および断面図である。
【００５５】
図２３および図２４において、第１単結晶半導体層５２ａ〜５２ｃおよび第２単結晶半導体層５３ａ〜５３ｃを半導体基板５１上に交互に積層する。ここで、第１単結晶半導体層５２ａ〜５２ｃは、半導体基板５１および第２単結晶半導体層５３ａ〜５３ｃよりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板５１がＳｉの場合、第１単結晶半導体層５２ａ〜５２ｃとしてＳｉＧｅ、第２単結晶半導体層５３ａ〜５３ｃとしてＳｉを用いることが好ましい。
【００５６】
なお、半導体基板５１には、厚膜半導体領域Ｒ１１および薄膜半導体領域Ｒ１２を設けることができる。そして、厚膜半導体領域Ｒ１１には、部分空乏型電界効果トランジスタを形成し、薄膜半導体領域Ｒ１２には、完全空乏型電界効果トランジスタを形成することができる。
そして、第２単結晶半導体層５３ｃの熱酸化により第２単結晶半導体層５３ｃの表面に犠牲酸化膜５４を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜５４上の全面に酸化防止膜５５を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、犠牲酸化膜５４および酸化防止膜５５をパターニングすることにより薄膜半導体領域Ｒ１２の犠牲酸化膜５４および酸化防止膜５５を除去し、薄膜半導体領域Ｒ１２の第２単結晶半導体層５３ｃを露出させる。
【００５７】
そして、犠牲酸化膜５４および酸化防止膜５５をマスクとしてエピタキシャル成長を行うことにより、第１単結晶半導体層５２ｄおよび第２単結晶半導体層５３ｄを、薄膜半導体領域Ｒ１２の第２単結晶半導体層５３ｃ上に選択的に形成する。ここで、第１単結晶半導体層５２ｄは、第２単結晶半導体層５３ｄよりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板５１がＳｉの場合、第１単結晶半導体層５２ｄとしてＳｉＧｅ、第２単結晶半導体層５３ｄとしてＳｉを用いることが好ましい。
【００５８】
次に、図２５および図２６に示すように、厚膜半導体領域Ｒ１１の犠牲酸化膜５４および酸化防止膜５５を除去する。そして、フォトリソグラフィー技術およびエッチング技術を用いて、第１単結晶半導体層５２ａ〜５２ｄおよび第２単結晶半導体層５３ａ〜５３ｄをパターニングすることにより、半導体基板５１を露出させる溝Ｍ２１を所定の方向に沿って形成する。
【００５９】
次に、図２７および図２８に示すように、第１単結晶半導体層５２ａ〜５２ｄおよび第２単結晶半導体層５３ａ〜５３ｄの側壁に成膜され、第２単結晶半導体層５３ａ〜５３ｄを半導体基板５１上で支持する支持体５６を溝Ｍ２１内に形成する。なお、支持体５６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどから選択することができる。特に、半導体基板５１および第２単結晶半導体層５３ａ〜５３ｄがＳｉ、第１単結晶半導体層５２ａ〜５２ｄがＳｉＧｅの場合、支持体５６の材質としてＳｉを用いることが好ましい。
【００６０】
次に、図２９および図３０に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第１単結晶半導体層５２ａ〜５２ｃ、第２単結晶半導体層５３ａ〜５３ｃおよび支持体５６をパターニングすることにより、半導体基板５１を露出させる溝Ｍ２２を溝Ｍ２１と直交する方向に沿って厚膜半導体領域Ｒ１１に形成する。
次に、図３１および図３２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第１単結晶半導体層５２ｄ、第２単結晶半導体層５３ｄおよび支持体５６をパターニングすることにより、第２単結晶半導体層５３ｃを露出させる溝Ｍ１３を溝Ｍ２１と直交する方向に沿って薄膜半導体領域Ｒ１２に形成する。
【００６１】
次に、図３３および図３４に示すように、溝Ｍ２２を介してエッチングガスまたはエッチング液を第１単結晶半導体層５２ａ〜５２ｃに接触させるとともに、溝Ｍ２３を介してエッチングガスまたはエッチング液を第１単結晶半導体層５２ｄに接触させることにより、厚膜半導体領域Ｒ１１の第１単結晶半導体層５２ａ〜５２ｃをエッチング除去するとともに、薄膜半導体領域Ｒ１２の第１単結晶半導体層５２ｄをエッチング除去する。そして、厚膜半導体領域Ｒ１１では、半導体基板５１と第２単結晶半導体層５３ａとの間ならびに第２単結晶半導体層５３ａ〜５３ｃの間に空洞部５７を形成するとともに、薄膜半導体領域Ｒ１２では、第２単結晶半導体層５３ｃ、５３ｄの間に空洞部５７を形成する。
【００６２】
ここで、薄膜半導体領域Ｒ１２では、第１単結晶半導体層５２ｃ上に第２単結晶半導体層５３ｃが残るように溝Ｍ２３の深さを設定することにより、薄膜半導体領域Ｒ１２の第１単結晶半導体層５２ａ〜５２ｃを残したまま、厚膜半導体領域Ｒ１１の第１単結晶半導体層５２ａ〜５２ｃを除去することができる。このため、厚膜半導体領域Ｒ１１では、第１単結晶半導体層５２ａ〜５２ｃ間の第２単結晶半導体層５３ａ、５３ｂを熱酸化することが可能となるとともに、薄膜半導体領域Ｒ１２では、第１単結晶半導体層５２ａ〜５２ｃ間の第２単結晶半導体層５３ａ、５３ｂが熱酸化されることを防止しつつ、第２単結晶半導体層５３ｂよりも上層に配置された第２単結晶半導体層５３ｄを熱酸化することが可能となる。この結果、第２単結晶半導体層５３ａ〜５３ｄの熱酸化にて形成される絶縁層５８の高さを厚膜半導体領域Ｒ１１と薄膜半導体領域Ｒ１２とで異ならせることが可能となるとともに、熱酸化される第２単結晶半導体層５３ａ〜５３ｄの層数を厚膜半導体領域Ｒ１１と薄膜半導体領域Ｒ１２とで異ならせることが可能となる。従って、厚膜半導体領域Ｒ１１と薄膜半導体領域Ｒ１２とで最上層の第２単結晶半導体層５３ｃ、５３ｄの膜厚を異ならせることが可能となるとともに、最上層の第２単結晶半導体層５３ｃ、５３ｄの直下に配置された絶縁層５８の膜厚を異ならせることができる。
【００６３】
次に、図３５および図３６に示すように、厚膜半導体領域Ｒ１１の第２単結晶半導体層５３ａ、５３ｂが消失するまで、半導体基板５１、第２単結晶半導体層５３ａ〜５３ｄおよび支持体５６の熱酸化を行うことにより、厚膜半導体領域Ｒ１１の第２単結晶半導体層５３ｃ下および薄膜半導体領域Ｒ１２の第２単結晶半導体層５３ｄ下に絶縁層５８を形成する。ここで、厚膜半導体領域Ｒ１１の第２単結晶半導体層５３ａ、５３ｂを完全に熱酸化させることにより、厚膜半導体領域Ｒ１１の第２単結晶半導体層５３ｃ下の絶縁層５８の膜厚を増大させることができる。このため、第２単結晶半導体層５３ｃの結晶性や純度の劣化を抑制しつつ、厚膜半導体領域Ｒ１１の絶縁層５８の破壊耐圧やバックチャネル閾値耐圧を確保することが可能となり、厚膜半導体領域Ｒ１１に形成される電界効果トランジスタの高耐圧化を図ることができる。
【００６４】
また、第１単結晶半導体層５２ａ〜５２ｃおよび第２単結晶半導体層５３ａ、５３ｂの膜厚および層数は、第２単結晶半導体層５３ａ、５３ｂが完全に熱酸化された時に、第２単結晶半導体層５３ａ、５３ｂの膜厚増加分が空洞部５７の間隔より大きくなるように設定することができる。これにより、第２単結晶半導体層５３ｃ下に絶縁層５８を形成することで、厚膜半導体領域Ｒ１１の第２単結晶半導体層５３ｃを持ち上げることが可能となる。このため、厚膜半導体領域Ｒ１１の第２単結晶半導体層５３ｃと薄膜半導体領域Ｒ１２の第２単結晶半導体層５３ｄの表面の高さを一致させることが可能となり、厚膜半導体領域Ｒ１１の第２単結晶半導体層５３ｃと薄膜半導体領域Ｒ１２の第２単結晶半導体層５３ｄとの間の表面の平坦性を向上させることができる。
【００６５】
例えば、第１単結晶半導体層５２ｄの膜厚ＴA4を５５ｎｍ、第２単結晶半導体層５３ｄの膜厚ＴB4を７５ｎｍに設定することにより、図３７（ａ）に示すように、薄膜半導体領域Ｒ１２では、絶縁層５８上の第２単結晶半導体層５３ｄの膜厚を３０ｎｍに設定することが可能となるとともに、第２単結晶半導体層５３ｄ下の絶縁層５８上の膜厚を１００ｎｍに設定することが可能となる。ここで、第２単結晶半導体層５３ｄの表面の高さは、熱酸化前の半導体基板５１の表面よりも、（ＴA1＋ＴB1＋ＴA2＋ＴB2＋ＴA3＋ＴB3＋８５ｎｍ）だけ高くすることができる。
【００６６】
一方、厚膜半導体領域Ｒ１１では、第２単結晶半導体層５３ａ〜５３ｃの熱酸化による膜厚増加分は、図３７（ｂ）に示すように、半導体基板５１の表面と第２単結晶半導体層５３ａ下面の膜厚増加分（５５ｎｍ）から第１単結晶半導体層５２ａの膜厚を引いた分（５５ｎｍ−ＴA1）、第２単結晶半導体層５３ａ表面と第２単結晶半導体層５３ｂの下面の膜厚増加分（５５ｎｍ）から第１単結晶半導体層５２ｂの膜厚を引いた分（５５ｎｍ−ＴA2）、第２単結晶半導体層５３ｂ表面と第２単結晶半導体層５３ｃ下面の膜厚増加分（５５ｎｍ）から第１単結晶半導体層５２ｃの膜厚を引いた分（５５ｎｍ−ＴA3）、第２単結晶半導体層５３ｃ表面酸化による半導体層の膜厚減少（−２２．５ｎｍ）の合計である。
【００６７】
このように、第１単結晶半導体層５２ａ〜５２ｄおよび第２単結晶半導体層５３ａ〜５３ｄの膜厚および層数を適宜調整することにより、表面の平坦性を確保しつつ、様々の半導体層とＢＯＸ層の膜厚の組み合わせを実現することができる。
【図面の簡単な説明】
【００６８】
【図１】第１実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図２】第１実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図３】第１実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図４】第１実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図５】第１実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図６】第１実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図７】第１実施形態に係る半導体装置の製造方法を示す断面図。
【図８】第１実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図９】第２実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１０】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図１１】第２実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１２】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図１３】第２実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１４】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図１５】第２実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１６】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図１７】第２実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図１８】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図１９】第２実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図２０】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図２１】第２実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図２２】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図２３】第３実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図２４】第３実施形態に係る半導体装置の製造方法を示す断面図。
【図２５】第３実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図２６】第３実施形態に係る半導体装置の製造方法を示す断面図。
【図２７】第３実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図２８】第３実施形態に係る半導体装置の製造方法を示す断面図。
【図２９】第３実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図３０】第３実施形態に係る半導体装置の製造方法を示す断面図。
【図３１】第３実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図３２】第３実施形態に係る半導体装置の製造方法を示す断面図。
【図３３】第３実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図３４】第３実施形態に係る半導体装置の製造方法を示す断面図。
【図３５】第３実施形態に係る半導体装置の製造方法を示す平面図および断面図。
【図３６】第３実施形態に係る半導体装置の製造方法を示す断面図。
【図３７】第３実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００６９】
１１、３１、５１  半導体基板、１２ａ、１２ｂ、３２ａ〜３２ｄ、５２ａ〜５２ｄ  第１単結晶半導体層、１３ａ、１３ｂ、３３ａ〜３３ｄ、５３ａ〜５３ｄ  第２単結晶半導体層、１４、３４、５４  犠牲酸化膜、１５、３５、５５  酸化防止膜、Ｍ１、Ｍ２、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３  素子分離用溝、１６、３６、５６  支持体、１７、３７、５７  空洞部、１８、３８、５８  酸化膜、１９、３９、５９  埋め込み絶縁層、Ｒ１、Ｒ１１  厚膜半導体領域、Ｒ２、Ｒ１２  薄膜半導体領域、Ｄ  段差
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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