(57)【要約】【課題】面積当たりに占めるゲート数の割合が大きい密パターンの領域と面積当たりに占めるゲート数の割合が小さい疎パターンの領域とが混在する場合において、１つのマスクを用いて低消費電力に優れた半導体集積回路装置と高速動作に優れた半導体集積回路装置とを作り分けること。【解決手段】図１（イ）：写真製版に使用するマスクの作成時に、高速動作や低消費に効く周辺回路部領域（１）を意図的にパターンが疎（２Ａ＜Ｂ）となるように形成し、パターンを密（２Ａ≧Ｂ）にするメモリ部領域（２）と区別する。図１（ロ）：絶縁膜５のマスクエッチにおいて、Ｏ2（酸素）などのエッチング条件を変更する。これによって、パターンが密（２Ａ≧Ｂ）になっているメモリ部領域（２）とパターンが疎（２Ａ＜Ｂ）になっている周辺回路部領域（１）とでＣＤシフト量が別々に変更される。【選択図】        図１
2006041112.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、面積当たりに占めるゲート数の割合が大きい密パターンの領域と面積当たりに占めるゲート数の割合が小さい疎パターンの領域とを混在して形成する半導体集積回路装置の製造方法であって、
レジストパターンをマスクとして絶縁膜をマスクエッチする際に密パターンの領域に対して疎パターンの領域が異なるＣＤシフト量となるようにエッチング条件を変更する、
ことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記エッチング条件の変更は、酸素流量を減少させることである、ことを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
【請求項３】
面積当たりに占めるゲート数の割合が大きい第１回路部と面積当たりに占めるゲート数の割合が小さい第２回路部とを備える半導体集積回路装置において、
前記第２回路部を構成するＭＯＳトランジスタのゲート長は、エッチング条件の変更によって消費電力を少なくするように、または、高速動作に適するように形成されている、
ことを特徴とする半導体集積回路装置。
【請求項４】
前記エッチング条件の変更は、酸素流量を減少させることである、ことを特徴とする請求項３に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置の製造方法および半導体集積回路装置に関するものである。
【背景技術】
【０００２】
半導体集積回路装置では、動作の高速化、低消費電力化が求められているが、この動作の高速化、低消費電力化を実現する方法としては、ＭＯＳトランジスタのゲート長を増減操作する方法が採用されている（例えば、特許文献１，２）。以下、図５〜図７を参照して説明する。なお、図５は、ゲート長とドレイン電流との関係特性図である。図６は、ゲート長としきい値電圧との関係特性図である。図７は、ゲート長を増減変更したときのゲート電圧とドレイン電流との関係特性図である。
【０００３】
図５では、横軸にゲート長（Ｌｇ１＜Ｌｇ２）が示され、縦軸にドレイン電流（Ｉｄｓ１＞Ｉｄｓ２）が示されている。ゲート長がＬｇ１であるときはドレイン電流Ｉｄｓ２が得られ、 ゲート長がＬｇ２であるときはドレイン電流Ｉｄｓ１が得られる。このようにＭＯＳトランジスタでは、ゲート長Ｌｇが小さくなると、ドレイン電流Ｉｄｓが大きくなる特性を有している。
【０００４】
図６では、横軸にゲート長（Ｌｇ１＜Ｌｇ２）が示され、縦軸にしきい値電圧（Ｖｔｈ１＜Ｖｔｈ２）が示されている。ゲート長がＬｇ１であるときはしきい値電圧Ｖｔｈ１が得られ、 ゲート長がＬｇ２であるときはしきい値電圧Ｖｔｈ２が得られる。このようにＭＯＳトランジスタでは、ゲート長Ｌｇが小さくなると、しきい値電圧Ｖｔｈも小さくなる特性を有している。
【０００５】
図７では、横軸にゲート電圧（Ｖｔｈ１＜Ｖｔｈ２）が示され、縦軸にドレイン電流（Ｉｏｎ＞Ｉｏｆｆ２＞Ｉｏｆｆ１）が示されている。ドレイン電流Ｉｏｎは、ゲート長Ｌｇが小さいとき（Ｌｇ＝Ｌｇ１）のしきい値電圧Ｖｔｈ１、および、ゲート長Ｌｇが大きいとき（Ｌｇ＝Ｌｇ２）のしきい値電圧Ｖｔｈ２において得られるオン動作時の電流である。そして、ドレイン電流Ｉｏｆｆ２は、ゲート長Ｌｇが小さいとき（Ｌｇ＝Ｌｇ１）のゲート電圧Ｖｇ＝０におけるオフ動作時の電流（リーク電流）であり、ドレイン電流Ｉｏｆｆ１は、ゲート長Ｌｇが大きいとき（Ｌｇ＝Ｌｇ２）のゲート電圧Ｖｇ＝０におけるオフ動作時の電流（リーク電流）である。
【０００６】
このように、ＭＯＳトランジスタでは、ゲート長Ｌｇが小さくなり、しきい値電圧Ｖｔｈが小さくなると、リーク電流Ｉｏｆｆが大きくなる特性を有している。この場合には、ドレイン電流Ｉｄｓが増加するので、高速動作が可能となる。一方、ＭＯＳトランジスタでは、ゲート長Ｌｇが大きくなり、しきい値電圧Ｖｔｈが大きくなると、リーク電流Ｉｏｆｆが小さくなる特性を有している。この場合には、ドレイン電流Ｉｄｓが減少するので消費電力を小さくすることができる。
【０００７】
要するに、ＭＯＳトランジスタのゲート長を大きくすると、低消費電力に優れた半導体集積回路装置（以降「低消費デバイス」という）を作ることができ、ＭＯＳトランジスタのゲート長を小さくすると、高速動作に優れた半導体集積回路装置（以降「高速デバイス」という）を作ることができる。
【０００８】
【特許文献１】特開２００１−１７６９８７号公報
【特許文献２】特開平３−１８００６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、面積当たりに占めるゲート数の割合が大きくＭＯＳトランジスタのゲート長変更が困難な密パターンの領域と面積当たりに占めるゲート数の割合が小さくＭＯＳトランジスタのゲート長変更が容易である疎パターンの領域とが混在する場合において、ＭＯＳトランジスタのゲート長変更が容易である領域におけるＭＯＳトランジスタのゲート長に変更を加えて低消費デバイスと高速デバイスとを作り分けるには、従来では、デバイス毎にマスクを作成し製造プロセスを開発する必要があり、開発費用と開発時間が掛かるという問題がある。以下、半導体記憶装置を例に挙げて具体的に説明する。
【００１０】
図８は、半導体記憶装置のレイアウト図である。ＳＲＡＭやＤＲＡＭなどの半導体記憶装置は、メモリ部と周辺回路部とで構成される。それらは、例えば、図８に示すように配置されている。図８では、適宜間隔を置いて配置される４つのメモリ部の間および外周囲に周辺回路部が配置される場合が示されている。
【００１１】
メモリ部は、ゲート長が使用する技術の最小寸法でデザインされ、面積当たりに占めるゲート数の割合が大きく、密のパターンとなっている。かりに、ゲート長を小さくすると短チャネル効果によるしきい値電圧の低下、ばらつきの増大などを招来し動作に支障を来す。したがって、大きな寸法変更はできない領域となっている。これに対し、周辺回路部は、面積当たりに占めるゲート数の割合が小さく、疎のパターンとなっているので、ゲート長の大幅変更が可能である。
【００１２】
すなわち、メモリ部に対して周辺回路部のゲート長を所望の大きさにすることで、低消費メモリデバイス（例えば低消費ＳＲＡＭ）と高速メモリデバイス（例えば高速ＳＲＡＭ）とを作り分けることができる。しかし、メモリ部は共通であるが、周辺回路部におけるゲートサイズが異なるので、１つのマスクを用いて低消費メモリデバイスと高速メモリデバイスとを作り分けることができない。
【００１３】
そのため、従来では、図９に示すように、低消費デバイス用のマスクと高速デバイス用のマスクとを別個に作成し、それぞれの製造プロセスを開発して実施し、低消費デバイス（周辺回路のゲート長が大の低消費ＳＲＡＭ）と、高速デバイス（周辺回路のゲート長が小の高速ＳＲＡＭ）とを作るようにしていた。なお、開発する製造プロセスは、写真製版プロセス、エッチングプロセス、成膜プロセス、イオン注入プロセスおよび拡散プロセスなどからなる。このエッチングプロセスにおいて、周辺回路部におけるゲートサイズをそれぞれのマスクに従って異ならせる操作が行われる。
【００１４】
この発明は、上記に鑑みてなされたものであり、面積当たりに占めるゲート数の割合が大きい密パターンの領域と面積当たりに占めるゲート数の割合が小さい疎パターンの領域とが混在する場合において、１つのマスクを用いて低消費電力に優れた半導体集積回路装置と高速動作に優れた半導体集積回路装置とを作り分けることのできる半導体集積回路装置の製造方法および半導体集積回路装置を得ることを目的とする。
【課題を解決するための手段】
【００１５】
上述した目的を達成するために、この発明にかかる半導体集積回路装置の製造方法は、半導体基板上に、面積当たりに占めるゲート数の割合が大きい密パターンの領域と面積当たりに占めるゲート数の割合が小さい疎パターンの領域とを混在して形成する半導体集積回路装置の製造方法であって、レジストパターンをマスクとして絶縁膜をマスクエッチする際に密パターンの領域と疎パターンの領域とで異なるＣＤシフト量となるようにエッチング条件を変更することを特徴とする。
【００１６】
この発明によれば、エッチング条件を変更することで、密パターンの領域におけるＭＯＳトランジスタのゲート長変更を極力少なくした状態で、疎パターンの領域におけるＭＯＳトランジスタのゲート長を低消費電力に適するように、または、高速動作に適するように変更することができる。したがって、面積当たりに占めるゲート数の割合が大きい密パターンの領域と面積当たりに占めるゲート数の割合が小さい疎パターンの領域とが混在する場合において、１つのマスクを用いて低消費電力に優れた半導体集積回路装置と高速動作に優れた半導体集積回路装置とを作り分けることができ、開発費用と開発時間を大幅に減らすことができる。
【発明の効果】
【００１７】
この発明によれば、低消費電力に優れた半導体集積回路装置と高速動作に優れた半導体集積回路装置とを作り分ける際の開発費用と開発時間を大幅に減らすことができるという効果を奏する。
【発明を実施するための最良の形態】
【００１８】
以下に図面を参照して、この発明にかかる半導体集積回路装置の製造方法および半導体集積回路装置の好適な実施の形態を詳細に説明する。
【００１９】
図１は、この発明の一実施の形態にかかる半導体集積回路装置の製造方法を説明する工程図である。面積当たりに占めるゲート数の割合が大きい密パターンの領域と面積当たりに占めるゲート数の割合が小さい疎パターンの領域とが混在する半導体集積回路装置としては、半導体記憶装置の他に種々あるが、この実施の形態では、理解を容易にするため代表例として、半導体記憶装置（例えばＳＲＡＭ）を念頭に置いて説明する。
【００２０】
図１では、理解を容易にするため、面積当たりに占めるゲート数の割合が小さい疎パターンの領域（１）と面積当たりに占めるゲート数の割合が大きい密パターンの領域（２）とを分けて示してあるが、同一の半導体基板１上に次のようにして形成される。なお、ゲート長をＡ、ゲート間隔をＢとすれば、疎パターンの領域（１）は２Ａ＜Ｂであり、密パターンの領域（２）は２Ａ≧Ｂである。
【００２１】
図１（イ）は、写真製版プロセスを示している。すなわち、不純物を添加した半導体基板１上にゲート酸化膜２を形成する。その後、リンなどを添加したポリシリコン３を堆積し、その上にタングステンなどの金属を堆積して熱処理を施しシリサイド４を形成する。次に、絶縁膜５を堆積し、写真製版技術によってゲート形成用のレジストパターン６を形成する。この写真製版に使用するマスクの作成時に、高速動作や低消費に効く周辺回路部領域（１）を意図的にパターンが疎（２Ａ＜Ｂ）となるように形成し、パターンを密（２Ａ≧Ｂ）にするメモリ部領域（２）と区別するようになっている。
【００２２】
図１（ロ）は、エッチングプロセスである。すなわち、レジストパターン６をマスクとして異方性エッチングを行って絶縁膜５をマスクエッチし、その後、レジストパターン６を除去する。この実施の形態では、この絶縁膜５のマスクエッチにおいて、Ｏ2（酸素）などのエッチング条件を変更するようにしている。これによって、後述（図２、図３）するように、パターンが密（２Ａ≧Ｂ）になっているメモリ部領域（２）とパターンが疎（２Ａ＜Ｂ）になっている周辺回路部領域（１）とでＣＤ（Critical Dimension）シフト量が別々に変更される。
【００２３】
図１（ハ）は、エッチングプロセスである。すなわち、次に、絶縁膜５をマスクパターンとして異方性エッチングを行ってシリサイド４とポリシリコン３とをエッチングし、ＭＯＳトランジスタゲートを形成する。
【００２４】
図１（ニ）は、成膜プロセスとイオン注入プロセスである。すなわち、Ｎ型ＭＯＳトランジスタであれば、Ｎ−領域をサイドウォール７の下に不純物を添加して形成し、サイドウォール７の形成後にＮ＋領域を不純物を添加して形成し、ＬＤＤ（Lightly Doped Drain）構造にする。
【００２５】
次に、図２と図３を参照して、図１（ロ）においてＣＤシフトの変更操作を加えた意義について説明する。なお、図２は、酸素流量の多少によるパターンの疎密とＣＤシフト量との関係を説明する図である。図３は、酸素流量の差による密パターンと疎パターンにおけるＣＤシフト量の変化を説明する図である。
【００２６】
図２に示すように、マスクエッチのＯ2流量を変えることによるＣＤシフト量の変化はパターンの疎密によって異なる。すなわち、Ｏ2流量が多い場合は、ＣＤシフト量の変化はパターンの疎密によって異ならず同じであるが、Ｏ2流量が少ない場合は、ＣＤシフト量の変化は、密パターンでは小さく、疎パターンでは大きくなる。
【００２７】
また、図３では、実際にパターンの疎密を「線幅／間隔」で定義している。疎パターン１０は、線幅／間隔＝０．１５／２．００［ｕｍ］である。密パターン１１は、線幅／間隔＝０．１５／０．１５［ｕｍ］である。そして、フロロカーボン系ガスとＯ2とを混合したガス系において、マスクエッチを行った場合でのＯ2流量の差による密パターン１１と疎パターン１０におけるＣＤシフト量の変化が示されている。
【００２８】
図３に示すように、Ｏ2流量が８［ｓｃｃｍ］を超える量において疎パターン１０と密パターン１１とでのＣＤシフト量は同じになるが、Ｏ2流量が８［ｓｃｃｍ］から少なくなるのに伴い、両者のＣＤシフト量の変化（ゲイン）は、増加するが、疎パターン１０でのＣＤシフト量の変化（ゲイン）程度の方が、密パターン１１でのＣＤシフト量の変化（ゲイン）程度よりも大きい。
【００２９】
つまり、図１（ロ）において、マスクエッチのＯ2流量調節を適切に行えば、ＭＯＳトランジスタのゲート長変更が困難な密パターンの領域（１）ではＭＯＳトランジスタのゲート長変更をできるだけ少なくした状態で、ＭＯＳトランジスタのゲート長変更が容易である疎パターンの領域（２）においてＭＯＳトランジスタのゲート長を高速動作向きに、あるいは低消費向きに変更することが可能になる。
【００３０】
したがって、この発明によれば、面積当たりに占めるゲート数の割合が大きい密パターンの領域と面積当たりに占めるゲート数の割合が小さい疎パターンの領域とが混在する場合において、疎パターンの領域におけるＭＯＳトランジスタのゲート長を変更操作して、低消費電力に優れた半導体集積回路装置と高速動作に優れた半導体集積回路装置とを作り分けることを、図４に示すように１つのマスクを用いて実施することができ、開発費用と開発時間を大幅に減らすことができる。
【００３１】
図４は、１つのマスクで低消費デバイスと高速デバイスとを製造するこの発明による製造方法を説明する図である。図４おいて、任意デバイス用のマスクを作成し、製造プロセスを開発する。開発する製造プロセスは、写真製版プロセス、エッチングプロセス、成膜プロセス、イオン注入プロセスおよび拡散プロセスなどからなるが、エッチングプロセスでのエッチング条件（上記の例で言えばＯ2流量）を、低消費向きのエッチング条件＃１と、高速動作向きのエッチング条件＃２とに違えて設定するだけで、低消費デバイス（周辺回路のゲート長が大の低消費ＳＲＡＭ）と、高速デバイス（周辺回路のゲート長が小の高速ＳＲＡＭ）とを作ることができる。
【００３２】
斯くして、この発明による半導体集積回路装置は、面積当たりに占めるゲート数の割合が大きい第１回路部と面積当たりに占めるゲート数の割合が小さい第２回路部とを備える場合において、第２回路部を構成するＭＯＳトランジスタのゲート長は、エッチング条件の変更によって消費電力を少なくするように、または、高速動作に適するように形成されているのである。
【００３３】
なお、以上説明した実施の形態では、ゲートパターンの疎密の差を、２Ａ＜Ｂ領域と２Ａ≧Ｂ領域との２種類を設定したが、それに限らず、さらに３Ａ＜Ｂ領域など、３種類以上の領域を設定しても良い。このようにすれば、低消費電力や高速動作に優れたトランジスタだけでなく、中間的な特性を持った複数種類のトランジスタを作り分けることができる。
【産業上の利用可能性】
【００３４】
以上のように、この発明にかかる半導体集積回路装置の製造方法は、面積当たりに占めるゲート数の割合が大きい密パターンの領域と面積当たりに占めるゲート数の割合が小さい疎パターンの領域とが混在する場合において、疎パターンの領域を低消費電力に優れるようにした半導体集積回路装置と高速動作に優れるようにした半導体集積回路装置とに作り分けることを少ない開発費用と開発時間で実現するのに有用である。
【図面の簡単な説明】
【００３５】
【図１】この発明の一実施の形態にかかる半導体集積回路装置の製造方法を説明する工程図である。
【図２】酸素流量の多少によるパターンの疎密とＣＤシフト量との関係を説明する図である。
【図３】酸素流量の差による密パターンと疎パターンにおけるＣＤシフト量の変化を説明する図である。
【図４】１つのマスクで低消費デバイスと高速デバイスとを製造するこの発明による製造方法を説明する図である。
【図５】ゲート長とドレイン電流との関係特性図である。
【図６】ゲート長としきい値電圧との関係特性図である。
【図７】ゲート長を増減変更したときのゲート電圧とドレイン電流との関係特性図である。
【図８】半導体記憶装置のレイアウト図である。
【図９】低消費デバイスと高速デバイスとを製造する従来の製造方法を説明する図である。
【符号の説明】
【００３６】
１  半導体基板
２  ゲート酸化膜
３  ポリシリコン
４  シリサイド
５  絶縁膜
６  レジストパターン
７  サイドウォール
１０  疎パターン
１１  密パターン
【図１】
2006041112.tif 000003
【図２】
2006041112.tif 000004
【図３】
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【図４】
2006041112.tif 000006
【図５】
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【図６】
2006041112.tif 000008
【図７】
2006041112.tif 000009
【図８】
2006041112.tif 000010
【図９】
2006041112.tif 000011