(57)【要約】【課題】  メモリ回路を有する半導体チップと、それを制御する回路を有する半導体チップとを有する半導体装置において、メモリ回路を有する半導体チップの可検査性（テスタビリティ）を損なうことなく、外形サイズを顧客要求の小外形サイズにする。【解決手段】  配線基板１の上面上にＭＰＵが形成された半導体チップ２ＡとＳＤＲＡＭが形成された半導体チップ２Ｂとを２段に積み重ねて実装し、これらの半導体２Ａ，２Ｂをモールド樹脂３で封止したＳｉＰにおいて、配線基板１の下面外周に半導体チップ２Ａに電気的に接続された複数の電極５ｃをＳｉＰの外部端子として配置し、配線基板１の下面の上記複数の電極５ｃの最も内側の配置列よりもさらに内側に、半導体チップ２Ａと半導体チップ２Ｂとを電気的に接続する複数の配線１２と電気的に接続された複数の電極５ｄをＳＤＲＡＭの試験端子として設けた。【選択図】  図９
2006093189.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１主面およびその反対側の第２主面を有する配線基板と、
（ｂ）前記配線基板の第１主面側に実装されたメモリ回路を有する第１半導体チップと、
（ｃ）前記配線基板の第１主面側に実装され、前記メモリ回路を制御する回路を有する第２半導体チップと、
（ｄ）前記配線基板の第１主面側に第１、第２半導体チップを封止するように設けられた封止体とを備え、
前記配線基板の第１主面には、前記第１半導体チップの複数の端子が電気的に接続された複数の第１端子と、前記第２半導体チップの複数の端子が電気的に接続された複数の第２端子とが配置されており、
前記配線基板の第２主面には、前記配線基板の内部の配線を通じて第２半導体チップに電気的に接続された複数の第１外部端子と、前記第１半導体チップおよび前記第２半導体チップを電気的に接続する前記配線基板内の複数の配線に電気的に接続された複数の第２外部端子とが配置されており、
前記複数の第１外部端子は、前記配線基板の第２主面の外周に沿って複数列を成すように配置されており、
前記複数の第２外部端子は、前記複数の第１外部端子の配置列の最も内側の配置列よりもさらに１配置列以上隔てた内側の領域に配置されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記複数の第２外部端子は、前記配線基板の第２主面の最表層に形成された絶縁層によって覆われていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記絶縁層はソルダレジストであることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記複数の第２外部端子は、前記配線基板の第２主面の最表層に形成された絶縁層から露出されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記メモリ回路は、シンクロナスＤＲＡＭであることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、前記シンクロナスＤＲＡＭは、ＤＤＲ−シンクロナスＤＲＡＭであることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、前記複数の第１外部端子には半田バンプが接続されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記複数の第１外部端子には半田バンプが接続され、前記複数の第２外部端子には半田バンプが接続されていないことを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記第２半導体チップと前記第１半導体チップとが積層されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第２半導体チップは、前記第２半導体チップの複数の端子が複数の半田バンプを介して前記配線基板の第１主面の前記複数の第２端子と電気的に接続された状態で前記配線基板の第１主面上に実装されており、
前記第１半導体チップは、前記第２半導体チップ上に積層されており、前記第１半導体チップの複数の端子は複数のボンディングワイヤを介して前記配線基板の第１主面の前記複数の第１端子と電気的に接続されていることを特徴とする半導体装置。
【請求項１１】
（ａ）第１主面およびその反対側の第２主面を有する配線基板と、
（ｂ）前記配線基板の第１主面側に実装されたメモリ回路を有する第１半導体チップと、
（ｃ）前記配線基板の第１主面側に実装され、前記メモリ回路を制御する回路を有する第２半導体チップと、
（ｄ）前記配線基板の第１主面側に第１、第２半導体チップを封止するように設けられた封止体とを備え、
前記配線基板の第１主面には、前記第１半導体チップの複数の端子が電気的に接続された複数の第１端子と、前記第２半導体チップの複数の端子が電気的に接続された複数の第２端子とが配置されており、
前記配線基板の第２主面には、前記配線基板の内部の配線を通じて第２半導体チップに電気的に接続された複数の第１外部端子と、前記第１半導体チップおよび前記第２半導体チップを電気的に接続する前記配線基板内の複数の配線に電気的に接続された複数の第２外部端子とが配置されており、
前記複数の第１外部端子は、前記配線基板の第２主面の外周から内側に向かって複数列を成すように配置されており、
前記複数の第２外部端子は、前記複数の第１外部端子の配置列の最も内側の配置列よりもさらに１配置列以上隔てた内側の領域に配置されており、
前記第１半導体チップおよび前記第２半導体チップを電気的に接続する前記配線基板内の複数の配線は、前記第１半導体チップのメモリ回路と、前記メモリ回路を制御する前記第２半導体チップ内の回路とを電気的に接続するデータ線であることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、前記複数の第２外部端子は、前記配線基板の第２主面の最表層に形成された絶縁層によって覆われていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、前記絶縁層はソルダレジストであることを特徴とする半導体装置。
【請求項１４】
請求項１１記載の半導体装置において、前記複数の第２外部端子は、前記配線基板の第２主面の最表層に形成された絶縁層から露出されていることを特徴とする半導体装置。
【請求項１５】
請求項１１記載の半導体装置において、前記メモリ回路は、シンクロナスＤＲＡＭであることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、前記シンクロナスＤＲＡＭは、ＤＤＲ−シンクロナスＤＲＡＭであることを特徴とする半導体装置。
【請求項１７】
請求項１１記載の半導体装置において、前記複数の第１外部端子には半田バンプが接続されていることを特徴とする半導体装置。
【請求項１８】
請求項１１記載の半導体装置において、前記複数の第１外部端子には半田バンプが接続され、前記複数の第２外部端子には半田バンプが接続されていないことを特徴とする半導体装置。
【請求項１９】
請求項１１記載の半導体装置において、前記第２半導体チップと前記第１半導体チップとが積層されていることを特徴とする半導体装置。
【請求項２０】
請求項１９記載の半導体装置において、前記複数の第２外部端子は、前記第１、第２半導体チップの平面領域よりも内側に配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置技術に関し、特に、メモリ回路を有する半導体チップと、上記メモリ回路を制御する回路を有する半導体チップとを用いて所望の回路システムをパッケージ内に構成したシステムインパッケージ（system in package：以下、ＳｉＰという）構成の半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
発明者が検討したＳｉＰは、マイクロコンピュータを有する半導体チップと、シンクロナスＤＲＡＭ（Synchronous Dynamic Random Access Memory：以下、ＳＤＲＡＭと略す）を有する半導体チップとを同一パッケージ内に有している。マイクロコンピュータとＳＤＲＡＭとはパッケージ内で互いに電気的に接続されている。マイクロコンピュータのアドレス端子およびデータ端子等のような出力端子と、ＳＤＲＡＭのアドレス端子およびデータ端子等のような出力端子とは、それぞれ外部端子としてＳｉＰを構成する配線基板の裏面からパッケージの外部に引き出されている。ＳＤＲＡＭの外部端子は、ＳＤＲＡＭの評価（デバック）、信頼度試験および不良解析等を行う試験用の外部端子として使用される重要な端子とされている。
【０００３】
この種のＳｉＰについては、例えば国際公開第ＷＯ０２／１０３７９３号に記載があり、パッケージ基板の主面上に実装された、ＤＲＡＭを有する半導体チップと、フラッシュメモリを有する半導体チップと、マイクロプロセッサを有する半導体チップとを同一パッケージ内に封止した構成を有するＳｉＰにおいて、上記パッケージ基板の裏面中央にテストモード切り換え用のテストピンを配置する技術が開示されている（特許文献１参照）。
【０００４】
また、例えば特開平１０−１２８０９号公報には、パッケージ基板の裏面中央に検査用導電パッドを配置したマルチチップモジュールが開示されている（特許文献２参照）。
【０００５】
また、例えば特開２００４−２２６６４号公報には、パッケージ基板の裏面に格子状に配列した外部配線端子の間に、半田バンプを形成しない検査用の端子を配列した構成が開示されている（特許文献３参照）。
【特許文献１】国際公開第ＷＯ０２／１０３７９３号
【特許文献２】特開平１０−１２８０９号公報
【特許文献３】特開２００４−２２６６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、上記ＳｉＰでは、以下のような課題があることを本発明者は見出した。
【０００７】
すなわち、現在、ＳｉＰでは外形サイズの縮小が益々要求されているが、多機能化の要求に伴い外部端子の数が増加する状況でもあり、外部端子の配置領域を確保することがネックになってＳｉＰの外形サイズを顧客が要求する小外形サイズにすることができないという問題がある。そこで、顧客が要求する小外形サイズのＳｉＰを実現するために、ＳＤＲＡＭの上記試験用の外部端子を削除せざるを得ないような状況になってきているが、試験用の外部端子をただ単純に無くしてしまうと、ＳＤＲＡＭの詳細な評価、信頼度試験および不良解析等が不可能になってしまうという問題がある。
【０００８】
本願の一つの発明の一つの目的は、メモリ回路を有する半導体チップと、それを制御する回路を有する半導体チップとを有する半導体装置において、メモリ回路を有する半導体チップの可検査性（テスタビリティ）を損なうことなく、外形サイズを顧客要求の小外形サイズにすることのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本発明は、第１主面およびその反対側の第２主面を有する配線基板と、前記配線基板の第１主面側に実装されたメモリ回路を有する第１半導体チップと、前記配線基板の第１主面側に実装され、前記メモリ回路を制御する回路を有する第２半導体チップと、前記第１、第２半導体チップを封止する封止体とを有し、前記メモリ回路とそれを制御する回路とで所望のシステムを構成する半導体装置において、前記配線基板の第２主面の外周には前記第２半導体チップと電気的に接続された複数の第１外部端子が複数列を成すように配置され、前記複数の第１外部端子の配置列の最も内側の配置列よりもさらに１配置列以上隔てた内側の領域には前記第１半導体チップおよび前記第２半導体チップを電気的に接続する前記配線基板内の複数の配線に電気的に接続された複数の第２外部端子が配置されているものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
すなわち、第１主面およびその反対側の第２主面を有する配線基板と、前記配線基板の第１主面側に実装されたメモリ回路を有する第１半導体チップと、前記配線基板の第１主面側に実装され、前記メモリ回路を制御する回路を有する第２半導体チップと、前記第１、第２半導体チップを封止する封止体とを有し、前記メモリ回路とそれを制御する回路とで所望のシステムを構成する半導体装置において、前記配線基板の第２主面の外周には前記第２半導体チップと電気的に接続された複数の第１外部端子が複数列を成すように配置され、前記複数の第１外部端子の配置列の最も内側の配置列よりもさらに１配置列以上隔てた内側の領域には前記第１半導体チップおよび前記第２半導体チップを電気的に接続する前記配線基板内の複数の配線に電気的に接続された複数の第２外部端子が配置されていることにより、メモリ回路を有する第１半導体チップの可検査性（テスタビリティ）を損なうことなく、半導体装置の外形サイズを顧客要求の小外形サイズにすることができる。
【発明を実施するための最良の形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１５】
（実施の形態１）
図１は本実施の形態の半導体装置の内部構成を示す配線基板の上面（第１主面）側の平面図、図２は図１の半導体装置の配線基板の下面（第２主面）の平面図、図３は図１および図２のＹ１−Ｙ１線の断面図、図４は図１の半導体装置の第２半導体チップの主面の平面図、図５は図１の半導体装置の第１半導体チップの主面の平面図、図６は図５の第１半導体チップの端子の番号と名前の説明図、図７は図１の半導体装置の配線基板の最下の配線層面（第２主面）の平面図、図８は図１の半導体装置の配線基板の最上の配線層（第１主面）の一部の平面図である。
【００１６】
本実施の形態１の半導体装置は、配線基板１の上面（第１主面）上に２個の半導体チップ２Ａ，２Ｂを２段に積み重ねて実装し、これらの半導体２Ａ，２Ｂをモールド樹脂（封止体）３で封止したスタック構造のシステムインパッケージ（ＳｉＰ）である。
【００１７】
２段に積み重ねた上記半導体チップ２Ａ，２Ｂのうち、下段の半導体チップ（第２半導体チップ）２Ａには、例えば動作周波数が１６６ＭＨｚまたは１３３ＭＨｚの高速マイクロプロセッサ（Micro Processing Unit（ＭＰＵ）：超小型演算処理装置）が形成されている。半導体チップ２Ａには、ＭＰＵの他に、Ａ／Ｄ変換回路やＰＬＬ回路を有している場合もある。この半導体チップ２Ａは、長方形の平面形状を有し、その主面（下面：素子形成面）を配線基板１の上面に向けた状態で、半導体チップ２Ａの主面に形成された複数個の半田バンプ４を介して配線基板１の電極（第２端子）５ａに電気的に接続されている。半田バンプ４は、半導体チップ２Ａの主面に形成されたマイクロプロセッサの電極を引き出すための突起状の電極（端子）である。この半田バンプ４は、例えば金（Ａｕ）からなり、特に限定されるものではないが、図４に示すように、半導体チップ２Ａの主面（下面）の外周に沿って、例えば３３６個配置されている。このような半導体チップ２Ａの主面（下面）と配線基板１の上面（第１主面）との隙間には、アンダーフィル樹脂７が充填されている。このように、ＭＰＵが形成された半導体チップ２Ａは、フリップチップ方式によって配線基板１上に実装されている。
【００１８】
上記半導体チップ２Ａの上に積層された上段の半導体チップ（第１半導体チップ）２Ｂには、例えば２５６メガビット(Mbit)のＳＤＲＡＭが形成されている。この半導体チップ２Ｂは、上記半導体チップ２Ａよりも小さな長方形の平面形状を有し、その主面（上面）には、その２つの長辺に沿って複数個のボンディングパッド（端子：以下、パッドという）９が配置されている。パッド９は、例えばアルミニウムまたはアルミニウム合金を主配線材料としてなり、特に限定されるものではないが、図５に示すように、例えば８１個配置されている。この図５の数字の１−３８，３９−８１は各パッド９の番号（および個数）を示している。図６は、この各番号のパッド９の名前の一例を示している。ＶＳＳは内部回路用の低電位側の電源電位（基準電位、接地電位、ＧＮＤとも言われ、例えば０Ｖ）、ＶＤＤは、内部回路用の高電位側の電源電位（例えば３．３Ｖ程度）、ＶＳＳＱはデータ入出力回路用の低電位側の電源電位（基準電位、接地電位、ＧＮＤと言われ、例えば０Ｖ）、ＶＤＤＱは、データ入出力回路用の高電位側の電源電位を示している。ＤＱ０〜ＤＱ１５はデータ信号、Ａ０〜Ａ１１はアドレス信号を示している。また、ＢＡ０，ＢＡ１はバンクセレクトアドレス（Bank Select Adress）信号、ＣＳＢはチップセレクト信号、ＲＡＳはロウアドレスストローブ信号、ＣＡＳはカラムアドレスストローブ信号、ＷＥＢはライトイネーブル信号、ＵＤＷＭ，ＬＤＱＭはインプット／アウトプットマスク（Input/output mask）信号を示している。また、ＣＬＫはクロックインプット信号、ＣＫＥはクロックイネーブル信号を示している。ＮＣはノンコネクションを示している。
【００１９】
このような半導体チップ２Ｂの複数個のパッド９のそれぞれは、例えば金（Ａｕ）等からなるボンディングワイヤ（以下、ワイヤという）１１を介して配線基板１の複数の電極（第１端子）５ｂに電気的に接続されている。すなわち、半導体チップ２Ｂは、ワイヤボンディング方式によって配線基板１に電気的に接続されている。この複数の電極５ｂは、配線基板１内の複数の配線１２を通じて上記下段の半導体チップ２Ａのマイクロプロセッサの外部インターフェイスと電気的に接続されている。この半導体チップ２Ｂは、下層の半導体チップ２Ａの上面中央に配置され、接着剤１３などによって半導体チップ２Ａの上面に固定されている。なお、半導体チップ２Ａ，２Ｂは、その各々の中心が一致するような状態で積み重ねられている。
【００２０】
上記２個の半導体チップ２Ａ，２Ｂが実装された配線基板１は、これらの半導体チップ２Ａ，２Ｂを、例えば携帯電話等のような各種携帯機器のマザーボードに実装する際の中継基板（インターポーザー）を構成している。配線基板１の寸法は、例えば縦×横＝１０．９ｍｍ×１０．９ｍｍである。この配線基板１は、ガラス繊維を含んだエポキシ樹脂（ガラス・エポキシ樹脂）のような汎用樹脂を主体として構成された多層配線基板であり、その上面（第１主面）および内部には、電極５ａ，５ｂのいずれかに接続された合計４〜６層程度の配線１２が形成されている。また、この配線基板１は、例えばビルドアップ配線基板とされている。ビルドアップ配線基板は、従来のプリント基板をベース層１ａとして、ベース層１ａの上下面に高密度配線層（ビルドアップ層）１ｂを有する構成とされている。ベース層１ａは、その上下面の配線１２を印刷法などで形成した、いわゆるプリント基板を複数積層することで構成されている。ベース層１ａの配線層間はベースビア等によって適宜電気的に接続されている。ベースビアは、ドリル加工等により形成されたスルーホール内壁面に導体膜を被着するかまたはスルーホール内に導体膜を埋め込むことで形成されている。上記ビルドアップ層１ｂは、ベース層１ａの上下面に、例えばポリイミド樹脂等からなる絶縁層と配線１２とを交互に積層することで形成されている。ビルドアップ層の配線層間もビアで適宜電気的に接続されている。このビアは、フォトリソグラフィ処理により形成されている。ビルドアップ層１ｂでは、電極配線のピッチおよびビアの直径を、ベース層１ａの電極配線のピッチおよびベースビアの直径よりも小さくできる。このような配線基板１の上下面の最表層には、ソルダレジスト（絶縁層）１５が被覆されている。ソルダレジスト１５は、ストップオフとも呼ばれ、耐熱性および耐洗浄性を有し、半田に濡れない性質を有するコーティング剤である。ソルダレジスト１５には、湿気や汚染による基板表面の劣化防止の役目もある。ソルダレジスト１５の材料としては、例えばメラミン樹脂、エポキシ樹脂、アクリル樹脂、ポリスチロール樹脂、ポリイミド樹脂の他、ポリウレタン、シリコーン等がある。配線基板１の上面の最表層のソルダレジスト１５の一部には、上記複数の電極５ａ，５ｂが露出される開口部１６が形成されている。また、配線基板１の下面の最表層のソルダレジスト１５の一部には、後述の複数の電極５ｃが露出される開口部１６が形成されている。
【００２１】
このような配線基板１の下面の最下の配線層面（第２主面）には、図７に示すように、複数の電極５ｃ，５ｄと、幅広の導体パターン１７ａ，１７ｂとが配置されている。
【００２２】
複数の電極（第１外部端子）５ｃは、配線基板１の下面の外周から中央に向かって、例えば５列を成すように並んで配置されている。電極５ｃの数は、例えば３２０個である。このうち、配線基板１の四隅の４つの電極５ｃはノンコネクションである。それ以外の電極５ｃは、ＳｉＰ内に形成された回路システムの動作に寄与する信号や電源電圧（接地電位を含む）を授受する電極であり、配線基板１の配線１２を通じて、配線基板１の上面の電極５ａと電気的に接続され、さらに半田バンプ４を通じて半導体チップ２Ａのマイクロプロセッサと電気的に接続されている。この電極５ｃには、半田バンプ２０が接続されている。すなわち、本実施の形態１のＳｉＰは、例えば３２０ピンのＢＧＡ(Ball Grid Array)構造を有している。この半田バンプ２０は、例えば鉛（Ｐｂ）−錫（Ｓｎ）半田の他、錫−銀（Ａｇ）−銅（Ｃｕ）等のような錫−銀系の鉛フリー半田または錫−銅−ニッケル等のような錫−銅系の鉛フリー半田等からなり、ＳｉＰの外部端子を構成している。ＳｉＰは、これらの半田バンプ２０を介して各種携帯機器のマザーボードに実装される。半田バンプ２０の隣接ピッチは、例えば０．５ｍｍである。この複数の半田バンプ２０（電極５ｃ）中には、半導体チップ２ＢのＳＤＲＡＭの評価（デバック）、信頼度試験および不良解析等を行う試験用の外部端子は配置されていない。これにより、ＳｉＰの外部端子の総数を減らすことができるので、配線基板１の平面サイズを顧客が要求する小外形サイズに縮小することができる。また、複数の半田バンプ２０（電極５ｃ）中に回路システム動作に寄与しない試験用の外部端子が存在すると、ＳｉＰをマザーボードに実装する際に試験用の外部端子が障害になりＳｉＰの実装性を低下させることやマザーボードの配線設計が複雑になることも考えられる。これに対して、本実施の形態１では、複数の半田バンプ２０（電極５ｃ）中に試験用の外部端子が配置されていないので、ＳｉＰの実装性を向上させることができる。また、マザーボードの配線設計時に、ＳｉＰ側の試験用の外部端子のことを考慮する必要が無くなるので、マザーボードの配線設計を容易にすることができる。
【００２３】
しかし、ＳｉＰの外部端子から、ただ単純にＳＤＲＡＭの試験用の外部端子を無くしてしまうと、ＳＤＲＡＭの評価、信頼度試験および不良解析等が不可能となり、ＳｉＰのテスタビリティが低下してしまう。これは、ＳＤＲＡＭの機能テストやメモリのリードライトテスト等は、半導体チップ２Ａのマイクロプロセッサを通じて試験することはできる（すなわち、ＳｉＰの電極５ｃを通じて半導体チップ２ＢのＳＤＲＡＭを試験することができる）が、ＳＤＲＡＭの周波数特性、タイミングマージンに関する試験、ＳＤＲＡＭのどこのメモリセルや周辺回路等に不良があるか等の不良特定試験等のような詳細な試験や評価は、半導体チップ２Ａのマイクロプロセッサを通じて行うことができない（すなわち、ＳｉＰの電極５ｃを通じて半導体チップ２ＢのＳＤＲＡＭを試験することができない）からである。
【００２４】
そこで、本実施の形態１では、配線基板１の下面の最下の配線層面において、上記複数の電極５ｃの配置列の最も内側の配置列よりも１配置列以上隔てた中央領域に、上記半導体チップ２Ｂ内のＳＤＲＡＭの評価、信頼度試験および不良解析に使用可能な複数の電極（第２外部端子）５ｄを配置した。これにより、ＳＤＲＡＭの評価、信頼度試験および不良解析等を行うことができる。したがって、ＳｉＰの可検査性（テスタビリティ）を損なうことなく、ＳｉＰの外形サイズを顧客要求の小外形サイズにすることができる。
【００２５】
この電極５ｄは、半導体チップ２Ｂの外形よりも内側の領域において、例えば２列を成すように並んで配置されており、その総数は、上記電極５ｃよりも大幅に数が少なく、例えば３８個である。互いに隣接する電極５ｄのピッチおよび直径は、上記電極５ｃと同様に、例えば０．５ｍｍである。電極５ｄの直径は、電極５ｃの直径よりも若干小さくなっている。この配線基板１の下面の中央に複数の電極５ｄを配置できるのは、配線基板１の下面中央は、回路システム上、外部ＬＳＩ（Large Scale Integrated circuit）２１との信号の入出力に寄与する複数の電極５ｃの配置されてない空き領域になっているからである。これは、配線基板１の下面中央に、総数の多い電極５ｃを配置すると配線の引き出しが難しくなり、配線基板１の外形寸法を大きくせざるを得ないようになる等の問題が生じるからである。これに対して、電極５ｄは、回路システム上、外部ＬＳＩ２１との直接の信号の入出力を行わない端子であり、また、電極５ｃに対して総数が相対的に少ないので、配線基板１の下面中央でも配線引き出しの問題を生じることなく充分に配置することが可能である。
【００２６】
この複数の電極５ｄは、上記半導体チップ２Ａのマイクロプロセッサと半導体チップ２ＢのＳＤＲＡＭとを電気的に接続する上記配線基板１の内部の複数の配線１２と電気的に接続されている。すなわち、複数の電極５ｄは、上記配線基板１の上面の電極５ｂおよびワイヤ１１を通じて、半導体チップ２Ｂの電源電位ＶＳＳ，ＶＤＤ，ＶＳＳＱ，ＶＤＤＱおよびノンコネクションＮＣを除く、データ信号ＤＱ０〜ＤＱ１５、アドレス信号Ａ０〜Ａ１１、バンクセレクトアドレス信号ＢＡ０，ＢＡ１、チップセレクト信号ＣＳＢ、ロウアドレスストローブ信号ＲＡＳは、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥＢ、インプット／アウトプットマスク信号ＵＤＷＭ，ＬＤＱＭ、クロックインプット信号ＣＬＫは、クロックイネーブル信号ＣＫＥ等の各種信号用のパッド９と電気的に接続されている。電極５ｄには半田バンプは接続されておらず、平坦な構成とされている。すなわち、電極５ｄについてはＬＧＡ（Land Grid Array）構成とされている。また、電極５ｄは上記ソルダレジスト１５によって被覆されている。電極５ｄが露出されていると、電極５ｄ，５ｄ間や電極５ｄと半田バンプ２０との間で短絡不良が発生するポテンシャルが高くなる。また、電極５ｄの存在がＳｉＰをマザーボードに実装する上で障害となりＳｉＰの実装性を低下させるおそれがある。さらには、耐湿性の低下等も考えられる。これに対して、本実施の形態１では、電極５ｄをソルダレジスト１５によって被覆したことにより、上記短絡不良の発生を防止できる。また、ＳｉＰの実装性を向上させることができる。さらに、ＳｉＰの耐湿性も向上させることができる。
【００２７】
ただし、半導体チップ２ＢのＳＤＲＡＭの評価・試験等の時には、ソルダレジスト１５の一部を選択的に除去して複数の電極５ｄを露出させ、電極５ｃ，５ｄにプローブを当てて評価・試験等を行う。しかし、複数の電極５ｃの最も内側（配線基板１の外周を外側とした時に配線基板１の中央に向かう方向）の配置列と、複数の電極５ｄの最も外側（配線基板１の中央から外周に向かう方向）の配置列との間に１ピッチ（例えば０．５ｍｍ）しかとらないと、電極５ｃ，５ｄの隣接間の距離が近すぎるために、ソルダレジスト１５の一部を選択的に除去する際に、半田バンプ２０を覆うマスキング層の位置合わせ余裕が小さくなり過ぎてマスキング層を位置合わせ良くパターニングできず、電極５ｃに接続されている半田バンプ２０に損傷を与えたり半田バンプ２０が剥離したりする問題が生じる虞がある。そこで、本実施の形態１では、複数の電極５ｃの最も内側の配置列と、複数の電極５ｄの最も外側の配置列との間に、導体パターン１７ａを配置し、１配置列以上の間隔をあけている。ここでは、複数の電極５ｃの最も内側の配置列から２配置列分をあけたところに複数の電極５ｄの最も外側の配置列がある場合が例示されている。また、電極５ｃ，５ｄ間には、複数の電極５ｄの一群を取り囲むように平面枠状に形成された導体パターン１７ａが配置されており、複数の電極５ｃの一群の領域と、複数の電極５ｄの一群の領域とが明確に分けられている場合が例示されている。以上のような構成により、ソルダレジスト１５の一部を選択的に除去する際に、半田バンプ２０を覆うマスキング層の合わせ余裕を広くとれるので、マスキング層を位置合わせ良く配置することができる。このため、ソルダレジスト１５の一部を選択的に除去する際に、電極５ｃに接続されている半田バンプ２０に損傷を与えたり半田バンプ２０が剥離したりする問題が生じるのを防止することができる。
【００２８】
また、電極５ｃには半田バンプ２０が接続される一方で、電極５ｄには半田バンプ２０が接続されていないので、電極５ｃと電極５ｄとでは電極の高さが違う。このため、複数の電極５ｃの隣接間に電極５ｄを配置するような配置の仕方であると、試験に際して複数の半田バンプ２０と、複数の電極５ｄとの両方に試験用のプローブを当てるのが難しい。これに対して本実施の形態１では、上記のように複数の電極５ｃと、複数の電極５ｄとを領域を分けて配置したことにより、試験用のプローブを当て易くすることができる。したがって、ＳｉＰ内のＳＤＲＡＭの可検査性（テスタビリティ）を向上させることができる。
【００２９】
また、ＳＤＲＡＭでは、複数の信号間の同期を取りながら高速動作が行われるので、所望の複数の配線間の長さが等しいことが好ましい。特に、半導体チップ２Ａのマイクロプロセッサと、半導体チップ２ＢのＳＤＲＡＭとを電気的に接続する配線のうち、データ線は、転送レート（単位時間当たりに転送される最大データ量（あるいは最大周波数））が大きく、極めて短い時間（ナノ秒）の中で複数のデータ線間で信号の同期が取られている必要があるため、ＳＤＲＡＭの安定動作の観点から配線基板１中のデータ信号用の複数の配線には特に等長性を確保する必要がある。すなわち、半導体チップ２Ａのマイクロプロセッサと半導体チップ２ＢのＳＤＲＡＭとを電気的に接続する配線基板１中のデータ信号用の複数の配線１２と複数の電極５ｄとを電気的に接続する配線基板１中の複数の配線１２の互いの長さが等しくなるようにすることが好ましい。ここで、この複数の電極５ｄが配線基板１の下面の種々の平面箇所に分散されて配置されていると、複数の電極５ｄの各々から、半導体チップ２Ａと半導体チップ２Ｂとを電気的に接続する配線基板１中の複数の配線１２の各々までの配線長を等しくすることが難しくなる。そこで、本実施の形態１では、配線基板１の下面中央近傍に複数の電極５ｄをまとめて配置した。さらに、配線基板１の下面において複数の電極５ｃの最も内側の配置列からさらに１配置列以上の間隔をあけた中央領域に複数の電極５ｄを配置し、複数の電極５ｄがより小さな領域内にさらに集中して配置されるようにした。これにより、複数の電極５ｄと接続される配線基板１内の複数の配線１２の互いの長さが等しくなるように設計することができる。また、複数の電極５ｃを配置する領域と複数の電極５ｄを配置する領域との間に大きな間隔を設けたことによって、配線長の差を解消するための冗長配線を形成する領域を確保するのも容易にすることができる。すなわち、複数の電極５ｄと接続される各々の配線１２の等長性を向上させることができる。具体的には、半導体チップ２Ａのマイクロプロセッサと半導体チップ２ＢのＳＤＲＡＭとを電気的に接続する配線基板１中のデータ信号用の複数の配線１２と、配線基板１の下面の複数の電極５ｄとを電気的に接続する複数の配線１２の互いの長さが等しくなるようにすることができる。このため、ＳＤＲＡＭの動作試験時における動作安定性を向上させることができるので、ＳＤＲＡＭの動作試験の信頼性を向上させることができる。ここで言う配線の長さが等しい（等長）とは、配線の物理的な長さが全く等しい場合を含むのはもちろんであるが、配線同士の物理的な長さは異なっていたとしても配線に流れる信号のタイミングマージンから許容される範囲内に入る長さの配線同士であれば等しい、すなわち、配線に最低限必要な等長性は保たれていると言う。図８では、半導体チップ２ＢのＳＤＲＡＭが電気的に接続される配線１２の様子を主に示している。図８の上辺の右から左に向かって、図６のパッド番号の１−３８の各種信号や配線用の配線が配置されている。また、図８の下辺の右から左に向かって、図６のパッド番号の３９−８１の各種信号や電源用の配線が配置されている。なお、上記電極５ａ，５ｂ，５ｃ，５ｄ、配線１２および導体パターン１７ａ，１７ｂは、例えば銅（Ｃｕ）からなり、電極５ａ，５ｂ，５ｃ，５ｄの表面には、例えば錫（Ｓｎ）などのメッキが施されている。
【００３０】
次に、上記のような構成のＳｉＰの回路構成の模式的図を図９に示す。半導体チップ２Ａのマイクロプロセッサの外部インターフェイスは、複数の電極５ｃを通じて、ＳｉＰのとは異なるパッケージに封止された外部ＬＳＩ（Large Scale Integrated circuit）２１と電気的に接続される。上記のように、この複数の電極５ｃを通じて半導体チップ２ＢのＳＤＲＡＭの機能テスト、リードライトテストおよび接続状態の検査等が可能となっている。また、半導体チップ２Ａのマイクロプロセッサのメモリインターフェイスは、配線基板１の複数の配線１２を通じて半導体チップ２ＢのＳＤＲＡＭと電気的に接続されている。本実施の形態１では、このマイクロプロセッサとＳＤＲＡＭとを電気的に接続する複数の配線１２が、複数の電極５ｄと電気的に接続されている。そして、上記のように、この複数の電極５ｄを通じて半導体チップ２ＢのＳＤＲＡＭのタイミングマージンテストや不良箇所特定検査等が可能となっている。
【００３１】
また、上記の説明では半導体チップ２ＢにＳＤＲＡＭが形成されている場合について説明したが、半導体チップ２Ｂにダブル・データ・レート（Double Data Rate:ＤＤＲ）−ＳＤＲＡＭを形成しても良い。ＳＤＲＡＭがクロックの立ち上がりのみを利用するのに対して、ＤＤＲ−ＳＤＲＡＭは、クロックの立ち上がりと立ち下がりとの両方を利用し、同じクロックで２倍のデータ転送を実現するものである。このＤＤＲ−ＳＤＲＡＭインターフェース仕様においては、そのインターフェースの高速性を実現するために、メモリチップから出力されるデータストローブ信号（ＤＱＳ）に対応するデータ信号（ＤＱ）のタイミングマージンも厳しく制限される。すなわち、図１０に示すように、シンクロナスメモリの中でも、クロックの立ち上がりと立ち下がりに同期してデータを出力することで、高いレートでデータ転送を実現するＤＤＲ−ＳＤＲＡＭインターフェース仕様においては、データストローブ信号用の配線に対するデータ信号用の配線の等長性も求められる。また、データ信号用の配線は、やはり高いデータ転送レートを確保するために、非常に多くの本数が並列して接続されることで、広いバス幅を確保されているものである。このように、ＤＤＲ−ＳＤＲＡＭインターフェース仕様を実現するためには、膨大な本数の配線に対して、厳しいタイミングマージンの確保、すなわち、配線の等長性の確保が課せられる。したがって、この場合は、半導体チップ２Ａのマイクロプロセッサと半導体チップ２ＢのＤＤＲ−ＳＤＲＡＭとを電気的に接続する配線基板１中の複数の配線１２と、複数の電極５ｄとを電気的に接続する配線基板１中の複数の配線１２のうち、複数のデータ信号用の配線１２の等長性を確保する他、そのデータ信号用の配線１２とデータストローブ信号用の配線１２との長さも等しくなるようにされている。これにより、ＤＤＲ−ＳＤＲＡＭの評価、試験および不良解析等の信頼性を向上させることができる。
【００３２】
次に、本実施の形態１の半導体装置の製造方法の一例を図１１に沿って図１２〜図１８により説明する。
【００３３】
まず、図１２に示すように、配線基板１の基板母体１Ａを用意する（図１１の工程１００）。図１２は、配線基板１を構成する基板母体１Ａの単位領域（１つのＳｉＰ分の領域）の断面図を示している。基板母体１Ａの上下面にはソルダレジスト１５がコーティングされており、その一部には複数の電極５ａ，５ｂ，５ｃの表面が露出するような開口部１６が形成されている。複数の電極５ｄはソルダレジスト１５に覆われている。
【００３４】
続いて、図１３に示すように、基板母体１Ａの複数の単位領域の各々に半導体チップ２Ａを実装した後（図１１の工程１０１）、各半導体チップ２Ａと基板母体１Ａとの対向面間にアンダーフィル樹脂７を充填する（図１１の工程１０２）。図１３は、この工程後の基板母体１Ａの単位領域の断面図を示している。半導体チップ２Ａの実装工程では、半導体チップ２Ａの主面のパッドに半田バンプ４を接続した後（図１１の工程２００）、半導体チップ２Ａの主面（素子形成面、半田バンプ形成面）を基板母体１Ａの上面に向け、半導体チップ２Ａの半田バンプ４を基板母体１Ａの電極５ａに接続する。
【００３５】
次いで、図１４に示すように、基板母体１Ａの各単位領域の複数の半導体チップ２Ａの各々の裏面上に半導体チップ２Ｂを接着剤１３を介して実装した後（図１１の工程１０３）、各半導体チップ２Ｂのパッド９と、基板母体１Ａの電極５ｂとをワイヤ１１により接続する（図１１の工程１０４）。図１４は、この工程後の基板母体１Ａの単位領域の断面図を示している。半導体チップ２Ｂは、その主面（素子形成面、パッド形成面）を上に向けた状態で実装する。
【００３６】
続いて、基板母体１Ａ上の複数の半導体チップ２Ａ，２Ｂを、例えばトランスファーモールド法を用いてエポキシ系樹脂等からなるモールド樹脂３により一括して封止した後（図１１の工程１０５）、基板母体１Ａの下面の各単位領域の電極５ｃに半田バンプ２０を一括して接続する（図１１の工程１０６）。その後、基板母体１Ａを各単位領域毎に切断して半導体装置を製造する（図１１の工程１０７）。その後、各半導体装置毎に電気特性試験や外観検査等のような試験を行った後（図１１の工程１０８）、半導体装置を出荷する（図１１の工程１０９）。
【００３７】
出荷後に不良が発生した場合は、不良品を回収し、不良原因を解析する。ここでは、まず、図１５に示すように、配線基板１の下面に半田バンプ２０を覆うようなマスキング層２５を形成した後、これを除去マスクとして、例えば酸素（Ｏ２）ガスプラズマを用いたアッシング処理により、図１６に示すように、ソルダレジスト１５の一部を選択的に除去する（図１１の工程３００）。図１５および図１６はソルダレジスト１５の除去処理工程での半導体装置の断面図を示している。本実施の形態１では、上記したように、複数の電極５ｃの最も内側の配置列と、複数の電極５ｄの最も外側の配置列との間に、導体パターン１７ａを配置し、１配置列以上の間隔をあけていることにより、半田バンプ２０を覆うマスキング層の合わせ余裕を広くとることができ、マスキング層を位置合わせ良く配置することができるので、ソルダレジスト１５の一部を選択的に除去する際に、電極５ｃに接続されている半田バンプ２０に損傷を与えたり半田バンプ２０が剥離したりする問題が生じるのを防止することができる。また、幅広の導体パターン１７ａ，１７ｂが形成されていることにより、下層の絶縁層や配線１２をアッシングダメージから保護することができる。これにより、ＳＤＲＡＭの試験の信頼性を確保できる。
【００３８】
続いて、マスキング層２５を除去した後、半導体装置を試験装置に配置する。続いて、図１７に示すように、試験装置のプローブ２６を、半導体装置の半田バンプ２０および電極５ｄに位置合わせする。図１７は半導体装置の試験装置に装着時の断面図を示している。電極５ｄに当てるプローブ２６は、先端が凸状であるのに対して、半田バンプ２０に当てるプローブ２６は、先端が凹状とされている。また、図１７の接触前の段階では、中央の電極５ｄに当てるプローブ２６の先端位置は、外周の半田バンプ２０に当てるプローブ２６の先端位置よりも下方（配線基板１の下面により近づく方向）に突き出している。このプローブ２６の先端位置の違いは、電極５ｄと半田バンプ２０との高さが違うのでそれに合わせたものである。続いて、図１８に示すように、プローブ２６を下降してその先端を複数の半田バンプ２０および電極５ｄに接触させる。この状態で、ＳＤＲＡＭのタイミングマージン試験や不良箇所の特定試験等、各種の試験を行い、不良を解析する（図１１の工程３０１）。図１８は半導体装置の試験時の断面図を示している。この時、本実施の形態１では、上記のように複数の電極５ｃと、複数の電極５ｄとを領域を分けて配置したことにより、試験用のプローブを当て易くすることができるので、ＳｉＰ内のＳＤＲＡＭの可検査性（テスタビリティ）を向上させることができる。また、複数の電極５ｄと接続される配線基板１中の各々の配線１２の等長性を向上させることができるので、ＳＤＲＡＭの動作試験時における動作安定性を向上させることができるので、ＳＤＲＡＭの動作試験および不良解析の信頼性を向上させることができる。
【００３９】
（実施の形態２）
図１９は本実施の形態２の半導体装置の下面の平面図、図２０は図１９のＹ２−Ｙ２線の断面図、図２１は図２０の領域Ｒの拡大断面図、図２２は図２１の変形例の断面図である。
【００４０】
本実施の形態２においては、半導体装置の配線基板１の下面の前記電極５ｄの表面がソルダレジスト１５から露出されている。電極５ｄが露出される開口部１６は、電極５ｃが露出される開口部１６を形成する際に同時に形成されている。
【００４１】
電極５ｄの露出のさせ方は、図２１に示すように、ソルダレジスト１５の開口端部が電極５ｄの外周に被さらず離れている構成（ＮＳＭＤ：Non Solder Mask Defined）でも良いし、図２２に示すように、ソルダレジスト１５の開口端部が電極５ｄの外周に被さっている構成（ＳＭＤ：Solder Mask Defined）でも良い。また、このように、電極５ｄが露出されている構成の場合、電極５ｄに半田バンプ２０を接続する構成としても良い。
【００４２】
本実施の形態２の場合、製品出荷後に不良が発生しその解析を行うような場合に、ソルダレジスト１５を除去する必要がないので、工程の簡略化が可能である。また、製品の開発時には半導体装置の製造後にＳＤＲＡＭの試験を行うので、本実施の形態２の構成のように電極５ｄが露出されている構成を用いる方が好ましい。
【００４３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４４】
例えばＳＤＲＡＭが形成された半導体チップ２Ｂの上にマイクロプロセッサが形成された半導体チップ２Ａを積層してＳｉＰを構成することもできる。
【００４５】
また、配線基板上には、半導体チップ２Ａ，２Ｂの他にコンデンサや抵抗素子など、半導体チップ以外の受動素子（小型電子部品）を実装することもできる。例えば、ＳＤＲＡＭが形成された半導体チップの外周に沿ってチップコンデンサを搭載することにより、ＳＤＲＡＭの駆動時に生じるノイズを低減して高速動作を実現することができる。
【００４６】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話に適用した場合について説明したが、それに限定されるものではなく、例えばＰＤＡ（Personal Digital Assistants）等のような移動体情報処理装置やパーソナルコンピュータ等のような情報処理装置にも適用できる。
【産業上の利用可能性】
【００４７】
本発明は、半導体装置の製造業に適用できる。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施の形態である半導体装置の内部構成を示す配線基板の上面（第１主面）側の平面図である。
【図２】図１の半導体装置の配線基板の下面（第２主面）の平面図である。
【図３】図１および図２のＹ１−Ｙ１線の断面図である。
【図４】図１の半導体装置の第２半導体チップの主面の平面図である。
【図５】図１の半導体装置の第１半導体チップの主面の平面図である。
【図６】図５の第１半導体チップの端子の番号と名前の説明図である。
【図７】図１の半導体装置の配線基板の最下の配線層面（第２主面）の平面図である。
【図８】図１の半導体装置の配線基板の最上の配線層（第１主面）の一部の平面図である。
【図９】図１の半導体装置の回路構成を模式的に示す説明図である。
【図１０】ＤＤＲ−ＳＤＲＡＭのクロックインターフェース仕様の一例の説明図である。
【図１１】図１の半導体装置の製造工程の一例を説明するフロー図である。
【図１２】図１の半導体装置を構成する配線基板を形成する基板母体の単位領域の断面図である。
【図１３】図１の半導体装置の製造工程中の配線基板形成用の基板母体の単位領域の断面図である。
【図１４】図１４に続く半導体装置の製造工程中の配線基板形成用の基板母体の単位領域の断面図である。
【図１５】図１の半導体装置を構成する配線基板の表層の絶縁層の除去処理工程中の半導体装置の断面図である。
【図１６】図１７に続く絶縁層の除去処理工程中の半導体装置の断面図である。
【図１７】半導体装置の試験装置に装着時の断面図である。
【図１８】半導体装置の試験時の断面図である。
【図１９】本発明の他の実施の形態である半導体装置の下面の平面図である。
【図２０】図１９のＹ２−Ｙ２線の断面図である。
【図２１】図２０の領域Ｒの拡大断面図である。
【図２２】図２１の変形例の断面図である。
【符号の説明】
【００４９】
１  配線基板
２Ａ  半導体チップ（第２半導体チップ）
２Ｂ  半導体チップ（第１半導体チップ）
３  モールド樹脂（封止体）
４  半田バンプ（端子）
５ａ  電極（第２端子）
５ｂ  電極（第１端子）
５ｃ  電極（第１外部端子）
５ｄ  電極（第２外部端子）
７  アンダーフィル樹脂
９  ボンディングパッド（端子）
１１  ボンディングワイヤ
１２  配線
１３  接着剤
１５  ソルダレジスト（絶縁層）
１６  開口部
１７ａ，１７ｂ  導体パターン
２０  半田バンプ
２１  外部ＬＳＩ
２５  マスキング層
２６  プローブ
【図１】
2006093189.tif 000003
【図２】
2006093189.tif 000004
【図３】
2006093189.tif 000005
【図４】
2006093189.tif 000006
【図５】
2006093189.tif 000007
【図６】
2006093189.tif 000008
【図７】
2006093189.tif 000009
【図８】
2006093189.tif 000010
【図９】
2006093189.tif 000011
【図１０】
2006093189.tif 000012
【図１１】
2006093189.tif 000013
【図１２】
2006093189.tif 000014
【図１３】
2006093189.tif 000015
【図１４】
2006093189.tif 000016
【図１５】
2006093189.tif 000017
【図１６】
2006093189.tif 000018
【図１７】
2006093189.tif 000019
【図１８】
2006093189.tif 000020
【図１９】
2006093189.tif 000021
【図２０】
2006093189.tif 000022
【図２１】
2006093189.tif 000023
【図２２】
2006093189.tif 000024