(57)【要約】【課題】  メモリセルを縮小しても読み出し電流駆動力に優れた不揮発性半導体記憶装置を提供する。【解決手段】  スプリットゲート構造の不揮発性半導体記憶装置において、メモリゲートが凸型基板上に形成され、その側面をチャネルとして用いるようにする。【選択図】  図４３Ａ
2006041354.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された、第１の絶縁ゲート型電界効果トランジスタと、
前記半導体基板上に形成され且つ前記第１の絶縁ゲート型電界効果トランジスタの有する第１のゲート電極と絶縁膜を介して形成された第２のゲート電極を有する第２の絶縁ゲート型電界効果トランジスタと、を有し、
前記第１及び第２の絶縁ゲート型電界効果トランジスタの各ゲート電極と交差する方向に、
第１の拡散層電極と、
前記第１の絶縁ゲート型電界効果トランジスタの有する第１のゲート電極と当該第１のゲート電極に対応する第１のチャネル領域と、
前記第２の絶縁ゲート型電界効果トランジスタの有する第２のゲート電極と当該第２のゲート電極に対応する第２のチャネル領域と、
前記第１の拡散層電極と、前記第１のチャネル領域と第２のチャネル領域を挟んで対向する第２の拡散層電極と、を有し、
前記第２の絶縁ゲート型電界効果トランジスタのゲート絶縁膜は、電荷保持機能を有し、
前記第２のゲート電極による電圧特性の変化の寄与によって、前記第１の拡散層電極と前記第２の拡散層電極との間を流れる電流を制御し、且つ
前記第１の拡散層電極と前記第２の拡散層電極を結ぶチャネル方向に交差する方向に凸型半導体領域を有し、
前記第１の絶縁ゲート型電界効果トランジスタの有する第１のチャネル領域が、前記凸型半導体領域の側壁に形成されることを特徴とする半導体装置。
【請求項２】
前記第２の絶縁ゲート型電界効果トランジスタの有する第２のチャネル領域が、前記凸型半導体領域の側壁に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成された、第１の絶縁ゲート型電界効果トランジスタと、
前記半導体基板上に形成され且つ前記第１の絶縁ゲート型電界効果トランジスタの有する第１のゲート電極と絶縁膜を介して形成された第２のゲート電極を有する第２の絶縁ゲート型電界効果トランジスタと、を有し、
前記第１及び第２の絶縁ゲート型電界効果トランジスタの各ゲート電極と交差する方向に、
第１の拡散層電極と、
前記第１の絶縁ゲート型電界効果トランジスタの有する第１のゲート電極と当該第１のゲート電極に対応する第１のチャネル領域と、
前記第２の絶縁ゲート型電界効果トランジスタの有する第２のゲート電極と当該第２のゲート電極に対応する第２のチャネル領域と、
前記第１の拡散層電極と、前記第１のチャネル領域と第２のチャネル領域を挟んで対向する第２の拡散層電極と、を有し、
前記第２の絶縁ゲート型電界効果トランジスタのゲート絶縁膜は、電荷保持機能を有し、
前記第２のゲート電極による電圧特性の変化の寄与によって、前記第１の拡散層電極と前記第２の拡散層電極との間を流れる電流を制御し、且つ
前記第１の拡散層電極と前記第２の拡散層電極を結ぶチャネル方向に交差する方向に凸型半導体領域を有し、
前記第２の絶縁ゲート型電界効果トランジスタの有する第２のチャネル領域が、前記凸型半導体領域の側壁に形成されることを特徴とする半導体装置。
【請求項４】
前記第１の絶縁ゲート型電界効果トランジスタの有する第１のチャネル領域が、前記半導体基板の前記凸型半導体領域を除く基板面或いはこの半導体基板の上面と平行な面に形成されたことを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板に、請求項１より請求項４の少なくともいずれかに記載の不揮発性半導体記憶装置の複数個と、絶縁ゲート型電界効果トランジスタとを有し、少なくとも一つの絶縁ゲート型電界効果トランジスタのチャネルが、前記半導体基板の前記凸型半導体領域を除く基板面或いはこの半導体基板の上面と平行な面に形成されていることを特徴とする半導体装置。
【請求項６】
半導体基板と、
前記半導体基板に形成された第１素子分離酸化膜と、
前記半導体基板に形成された第２素子分離酸化膜と、
前記半導体基板上に、第１絶縁膜を介して形成された第１ゲート電極と、
前記半導体基板上に、第２絶縁膜を介して形成された、前記第１ゲート電極に隣接する第２ゲート電極とを有し、
前記第２絶縁膜は、電荷蓄積膜を有し、
前記第１ゲート電極は、前記第１素子分離酸化膜上に形成され、
前記第２ゲート電極は、前記第２素子分離絶縁膜上に形成され、
前記第２素子分離絶縁膜の表面は、前記第１素子分離酸化膜の表面よりも後退していることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
更に、前記半導体基板に形成された第３素子分離酸化膜と、
前記半導体基板上に、第３絶縁膜を介して形成された第３ゲート電極とを有し、
前記第３ゲート電極は、前記第３素子分離酸化膜上に形成され、
前記第２素子分離酸化膜の表面は、前記第３素子分離酸化膜の表面よりも後退していることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１ゲート電極および前記第２ゲート電極は、メモリアレー領域内に形成され、前記第３ゲート電極は、周辺回路領域内に形成されていることを特徴とする半導体装置。
【請求項９】
所望に準備された半導体基板に、不揮発性半導体記憶装置を形成する領域に対応して、少なくとも一つの絶縁ゲート型電界効果型トランジスタの形成する領域を覆うマスクを介する、或いは当該絶縁ゲート型電界効果型トランジスタのゲート電極を介して前記半導体基板に半導体凸型領域を形成する工程、前記半導体凸型領域の少なくとも側壁に絶縁物層を介してゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、特に不揮発性メモリ構造を有する半導体装置に関するものである。
【背景技術】
【０００２】
ＬＳＩに組み込まれた集積半導体メモリの一つに不揮発性メモリがある。これは、ＬＳＩの電源を切っても記憶情報が残る素子であり、ＬＳＩを様々な応用に用いるためには、極めて重要な素子になっている。
【０００３】
半導体素子の不揮発性メモリについては、Ｓ．Ｓｚｅ著のフィジックス  オブ  セミコンダクタ  デバイス第２版、ウィリー出版（Ｐｈｙｓｉｃｓ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ，２ｎｄ  ｅｄｉｔｉｏｎ，Ａ  Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎｃｅ  ｐｕｂｌｉｃａｔｉｏｎ）の第４９６頁から５０６頁（非特許文献１）に、いわゆる浮遊ゲート型メモリや絶縁膜を用いたメモリの記載がみられる。ここでも記載があるように、絶縁膜を積層し、その界面や絶縁膜中のトラップ等に電荷を蓄えるものは、浮遊ゲート型に比べて新たな導電層を形成する必要がなく、ＣＭＯＳＬＳＩプロセスと整合性よくメモリを形成できることが知られている。
【０００４】
しかし、これまでの絶縁膜中に電荷を蓄えるものでは、電荷の注入と放出を行わせながら、且つ、十分に電荷保持特性を持たせることが求められるため、実現が困難なものになっている。これに対して、電荷を放出させる代わりに、異なる符号を持った電荷を注入することで記憶情報の書き換えを行うことが提案されている。この動作については、１９９７年のシンポジウムオンＶＬＳＩテクノロジー第６３頁に記述がみられる（非特許文献２）。この構造では、メモリ動作させる多結晶シリコンゲートとセルの選択を行うゲートが分かれて形成されている。また、同様の記載が米国特許第５、９６９、３８３号（特許文献１）にもみることができる。
【０００５】
このメモリセル構造では、基本的にはＮＭＯＳをベースとした、選択ゲートの脇にメモリゲートを有する２つのトランジスタが、いわゆる「縦積み」の配置で置かれている。これを等価回路として示したのが図１である。メモリゲートのゲート絶縁膜はシリコン酸化膜でシリコン窒化膜を挟む構造で形成しており、いわゆるＭＯＮＯＳ構造（Metal-Oxide-Nitride-Oxide-Semiconductor(Silicon)）になっている。選択ゲートのゲート絶縁膜はシリコン酸化膜である。後で形成工程をもとに説明するが、周辺や、その他のロジック部にあるCMOSのゲート絶縁膜と共通化することができる。拡散層電極は、それぞれ、選択ゲートとメモリゲートをマスクに形成している。このメモリセルの基本的な動作として、（１）書きこみ、（２）消去、（３）保持、（４）読み出し、の４つの状態が考えられる。但し、この４つの状態の呼び名は、代表的なものとして用いており、書き込みと消去については、逆の呼び方をすることもできる。又、動作オペレーションも代表的なものを用いて説明するが、様々な異なるオペレーション法が考えられている。ここでは、説明のためNMOSタイプで形成したメモリセルについて述べるが、PMOSタイプでも原理的には同様に形成することができる。
【０００６】
（１）書きこみ時、メモリゲート側拡散層に正電位を与え、選択ゲート側拡散層には基板と同じ接地電位を与える。メモリゲートに対して高いゲートオーバードライブ電圧を加えることで、メモリゲート下のチャネルをオン状態にする。ここで選択ゲートの電位を閾値より例えば０．１ないし０．２Ｖ高い値をとることで、オン状態にする。このとき、２つのゲートの境付近に最も強い電界を生じるため、多くのホットエレクトロンが発生し、メモリゲート側に注入される。この現象はソースサイドインジェクション(Source side injection:ＳＳＩ)として知られているものであり、これについては、１９８６年アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミィーティング、テクニカルダイジェスト第５８６頁から５８９頁(IEEE International Electron Device Meeting，Technical Digest, pp 586-589, 1986)にＡ．Ｔ．Ｗｕ等による記述がみられる（非特許文献３）。ここでの記述は、浮遊ゲート型のメモリセルを用いているが、絶縁膜型においても注入機構は同様である。この方式でのホットエレクトロン注入の特長として、電界が選択ゲートとメモリゲート境界付近に集中するため、メモリゲートの選択ゲート側端部に集中的に注入が行なわれることである。また、浮遊ゲート型では、電荷保持層が電極により構成されているが、絶縁膜型では、絶縁膜中に蓄積されることになるため、極めて狭い領域にエレクトロンが保持されることになる。
（２）消去時、メモリゲートに負電位を与え、メモリゲート側拡散層に正電位を与えることにより、拡散層端部のメモリゲートと拡散層がオーバーラップした領域で、強反転が生じるようにすることで、バンド間トンネル現象を起こし、ホールを生成することができる。このバンド間トンネル現象については、例えば１９８７年アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミィーティング、テクニカルダイジェスト第７１８頁から７２１頁(IEEE International Electron Device Meeting，Technical Digest, pp 718-721, 1987)にＴ．Ｙ．Ｃｈａｎ等による記述が見られる（非特許文献４）。このメモリセルにおいては、発生したホールがチャネル方向へ加速され、メモリゲートのバイアスにより引かれＯＮＯ膜中に注入されることにより消去動作が行なわれる。すなわち、エレクトロンの電荷により上昇していたメモリゲートの閾値を、注入されたホールの電荷により引き下げることができる。
（３）保持時、電荷は絶縁膜ＯＮＯ膜中に注入されたキャリアの電荷として保持される。絶縁膜中でのキャリア移動は極めて少なく遅いため電極に電圧がかけられていなくても、良好に保持することができる。
（４）読み出し時、選択ゲート側拡散層に正電位を与え、選択ゲートに正電位を与えることで、選択ゲート下のチャネルをオン状態にする。ここで、書きこみ、消去状態により与えられるメモリゲートの閾値差を判別できる適当なメモリゲート電位、（すなわち、書きこみ状態の閾値と消去状態の閾値の中間電位）を与えることで、保持していた電荷情報を電流として読み出すことができる。
【０００７】
【特許文献１】ＵＳ００５９６９３８３
【非特許文献１】Ｓ．Ｓｚｅ著  Ｐｈｙｓｉｃｓ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ，２ｎｄ  ｅｄｉｔｉｏｎ，Ａ  Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎｃｅ  ｐｕｂｌｉｃａｔｉｏｎ  第４９６頁から５０６頁
【非特許文献２】１９９７年シンポジウムオンＶＬＳＩテクノロジー第６３頁
【非特許文献３】１９８６年アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミィーティング、テクニカルダイジェスト第５８６頁から５８９頁
【非特許文献４】１９８７年アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミィーティング、テクニカルダイジェスト第７１８頁から７２１頁
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記従来技術の、スプリットゲートを持った正孔注入を用いたメモリセルの特徴は、正孔注入状態では、正孔の電荷のため、初期より低い閾値を実現することができる。このため、消去状態で大きな読み出し電流を得ることができる点にある。メモリセルの基本的な回路構成を図１に示す。このメモリセルは選択トランジスタ１とメモリトランジスタ２が直列に接続されている例である。このように、基本構成がMOSFETを基本としたメモリセルである為、デバイスのスケーリングに従い、その特性が変化することになる。ゲート長を短くすること、或いは、ゲート絶縁膜厚を薄くすることで、電流駆動力を向上させることができる。一方、チャネル幅が小さくなると、電流値は小さくなる。選択ゲートは、通常のMOSFETとして、これらのパラメータをスケーリングすることができる。しかし、メモリゲートでは、書き込み消去特性や電荷保持特性を維持するため、ゲート絶縁膜厚やゲート長等を、スケーリングすることができない。その為、メモリセルをスケーリングすると、トランジスタのチャネル幅が縮小する効果が強く現れる。この為、電流駆動力が低下する問題がある。
【０００９】
そこで、本発明の目的は、上記問題点を解決し、スケーリングしても高い電流駆動力を持った不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１０】
本願発明の骨子は、凸型形状の活性領域を形成し、当該凸部を跨るように選択ゲート或いはメモリゲートを配置するものである。
【００１１】
本願発明の主な形態を列挙すれば、次の通りである。尚、半導体基板の代表例はシリコン基板であるので、以下、シリコン基板をもって説明する。
【００１２】
本願発明は、シリコン基板と、前記シリコン基板上に形成された、第１の絶縁ゲート型電界効果トランジスタと、前記シリコン基板上に形成され且つ前記第１の絶縁ゲート型電界効果トランジスタの有する第１のゲート電極と絶縁膜を介して形成された第２のゲート電極を有する第２の絶縁ゲート型電界効果トランジスタと、を有する。そして、前記第２の絶縁ゲート型電界効果トランジスタのゲート絶縁膜は、電荷保持機能を有し、前記第２のゲート電極による電圧特性の変化の寄与によって、前記第１の拡散層電極と前記第２の拡散層電極との間を流れる電流を制御する不揮発性半導体記憶装置であって、更に、次の特徴を有する。
【００１３】
前記第１及び第２の絶縁ゲート型電界効果トランジスタの各ゲート電極と交差する方向に、第１の拡散層電極と、前記第１の絶縁ゲート型電界効果トランジスタの有する第１のゲート電極と当該第１のゲート電極に対応する第１のチャネル領域と、前記第２の絶縁ゲート型電界効果トランジスタの有する第２のゲート電極と当該第２のゲート電極に対応する第２のチャネル領域と、前記第１の拡散層電極と、前記第１のチャネル領域と第２のチャネル領域を挟んで対向する第２の拡散層電極と、を有する。
【００１４】
そして、前記第１の拡散層電極と前記第２の拡散層電極を結ぶチャネル方向に交差する方向に凸型半導体領域を有し、前記絶縁ゲート型電界効果トランジスタのいずれか、或いはその両者のチャネル領域が前記凸型半導体領域の側壁に形成されるものである。
【００１５】
即ち、第１の形態は、少なくとも前記第１の絶縁ゲート型電界効果トランジスタの有する第１のチャネル領域が、前記凸型半導体領域の側壁に形成される形態である。第２の形態は、少なくとも前記第２の絶縁ゲート型電界効果トランジスタの有する第２のチャネル領域が、前記凸型半導体領域の側壁に形成される形態である。第３の形態は、前記第１及び第２の絶縁ゲート型電界効果トランジスタの両者が、前記凸型半導体領域の側壁に形成される形態である。
【００１６】
又、前記本願発明の形態に対して、前記第１の絶縁ゲート型電界効果トランジスタの有する第１のチャネル領域が、前記半導体基板の前記凸型半導体領域を除く基板面或いはこの半導体基板の上面と平行な面に形成された形態は、実用上有用である。即ち、当該不揮発性半導体記憶装置を半導体集積回路半導体装置に適用する場合、半導体集積回路半導体装置を構成する通例の絶縁ゲート型電界効果トランジスタは、半導体基板の上面或いはこれと平行な面上に形成されている。従って、前記凸型半導体領域の側壁にチャネルを形成する不揮発性半導体記憶装置以外の絶縁ゲート型電界効果トランジスタは、これら通例のものと同様の工程を適用して製造することが可能であるからである。
【発明の効果】
【００１７】
本願発明は、スケーリングされた平面レイアウトであっても、レイアウトされたチャネル幅に比べ、実効的なチャネル幅を大きくすることができる。従って、本願発明の不揮発性半導体記憶装置は、スケーリングしても高い電流駆動力を得ることができる。
【発明を実施するための最良の形態】
【００１８】
＜実施の形態１＞
以下、本発明の実施例を参照して詳細に説明する。まず、本発明の主要部となるメモリセルを中心に形成法および本発明の構造を説明する。
【００１９】
本発明のメモリセルにより、メモリアレイを構成したときの等価回路を図２に示した。ここでは、ワード線(SGL)を共通にするセルなど、８ビットを示している。これを繰り返すことで、アレイが構成される。図の例では、メモリセル（ＢＩＴ１、ＢＩＴ２等）が８個配置され、ビット線（ＢＬ０、ＢＬ１）とこれに交差するワード線（ＳＧＬ０、ＳＧＬ１、ＳＧＬ２、ＳＧＬ３）、及びメモリゲートがつながる線（以下、メモリゲート線の略称する：ＭＧＬ０、ＭＧＬ１、ＭＧＬ２、ＭＧＬ３）が配置されている。ＳＬ０、ＳＬ１はソース線である。
【００２０】
図３、図４は、等価回路図と、このメモリアレイを実現するための、半導体基板上での、平面配置（レイアウト）を示したものである。平面レイアウト図では、セル配置を説明する為、活性領域１１５０と選択ゲート１５００、及びメモリゲート１５５０とコンタクト配置１６５０のみを示した。但し、後の形成工程で説明するように、メモリゲートは自己整合プロセスにより形成できるため、形成工程で図示したようなマスクは存在せず、配置を説明するためのものである。一点鎖線で囲む領域が、等価回路図のWORD1に対応した２ビットである。図３の等価回路図を対照すれば、ビット線ＢＬ１を中心に左右に一対の選択ゲート１５００及びメモリゲート１５５０が配置されている。
【００２１】
図５、図６は同様に、メモリゲートと選択ゲートの配置を入れ替えた場合の構成例の等価回路図、及びその平面レイアウトを示したものである。図７、図８は、全てのメモリセルの拡散層にｋンタクトを設けた例である。活性領域をストライプ状に形成することができる。
【００２２】
図９、図１０は、メモリセルを縦積みに配置した例を示し、各々等価回路図及び平面レイアウト図である。図１０には、図９におけるＢＩＴ１の部分の選択ゲート１５００及びメモリゲート１５５０の配置を示している。そして、この例の場合、セルは各ビット毎に繰り返すことになる。
【００２３】
以上、メモリセルの各種の形態を例示したが、いずれのレイアウトにおいても、選択ゲートとメモリゲートの基本単位では、同じ構成となる。そこで図１１に示したような基本構造で、形成プロセスについて説明する。
図１１のレイアウトにより形成したメモリセルの断面構造を図１２に示した。図１１に見られるように、平面的には、活性領域１１５０の上部に選択ゲート１５００とメモリゲート１５５０が並置される構成となっている。こうした構成を具現化した例が図１２である。半導体基板１００上にゲート絶縁膜が９００および９５０を介して、選択ゲート５００、メモリゲート５５０が形成される。これらの選択ゲート５００、メモリゲート５５０の各々の一方の側壁に側面スペーサ９４０が形成される。選択ゲート５００とメモリゲート５５０とは、やはりゲート絶縁膜９５０の延在部によって絶縁されている。符号９５０の部分は電荷保持部であり、例えばシリコン酸化膜とシリコン窒化膜とシリコン酸化膜を積層したものである。図中、積層膜での詳細な積層構造は省略している。メモリゲート側に拡散層２００および２１０が形成される。ここでは、説明のため、この拡散層をソースと呼ぶことにする。選択ゲート側に拡散層３００および３１０が形成される。ここでは、この拡散層をドレインと呼ぶことにする。本例では、拡散層２１０及び拡散層３１０は、側面スペーサ９４０と自己整合的に形成されている。
【００２４】
図１３Ａから図２０Ｃまでは、本発明の第1の実施例である半導体装置をその製造工程順に示した模式的な断面図である。これらの図において、図１１のチャネル方向での断面（Ａ−Ａ断面）を各図Ａ（例えば、図１３Ａ、図１４Ａなど）、選択ゲートを含む断面（Ｂ−Ｂ断面）を各図Ｂ（例えば、図１３Ｂ、図１４Ｂなど）、メモリゲートを含む断面（Ｃ−Ｃ断面）を各図Ｃ（例えば、図１３Ｃ、図１４Ｃなど）に示す。ここでは、いわゆる０．１３ミクロン世代相当のプロセスを用いて説明する。
【００２５】
半導体基板１００の活性領域表面に１０ｎｍの酸化膜９３０を形成した後、シリコン窒化膜９３１を１００ｎｍＣＶＤ法により堆積する。この後、リソグラフィ技術を用いて、前記シリコン窒化膜９３１、及び酸化膜９３０の積層膜、及び半導体基板１００を３００ｎｍエッチングし、活性領域（図１１、１１５０に相当する）を所望形状にパターニングを行う（図１３Ａ、図１３Ｂ、図１３Ｃ）。
【００２６】
前記の工程で形成した溝の表面を酸化した後、シリコン酸化膜９３２を堆積させた。尚、半導体基板表面の酸化膜は、複雑になるので、図では表示を省略した。こうして準備した半導体基板表面を、化学機械的研磨（ＣＭＰ：Chemical mechanical polishing）を行い、いわゆる浅溝アイソレーション(ＳＴＩ: Shallow Trench Isolation)を完成させる（図１４Ａ、図１４Ｂ、図１４Ｃ）。
【００２７】
窒化膜９３１をマスクとして、酸化膜９３２を５０ｎｍエッチングすることで、凸型の形状を得ることができる。このエッチングとして、ウエット系エッチングを用いることで、基板へのダメージを与えないようにすることが出来る（図１５Ａ、図１５Ｂ、図１５Ｃ）。
【００２８】
これまで、マスクとして用いて来た窒化膜９３１及び酸化膜９３０を除去することで、活性領域のシリコン表面を露出させる（図１６Ａ、図１６Ｂ、図１６Ｃ）。
【００２９】
半導体基板表面を熱酸化により、２．５ｎｍのゲート絶縁膜９００を形成した後、多結晶シリコン５００をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により２００ｎｍ堆積、更にシリコン酸化膜９３５を５０ｎｍ堆積する。選択ゲートパターン（図１１、１５００）によりパターニングしたのち、該酸化膜９３５および多結晶シリコン５００をエッチングし、選択ゲート電極を形成する。このとき（ｃ）に示したように、メモリゲート領域では、凸型側面に５００等が残らないように加工を行う（図１７Ａ、図１７Ｂ、図１７Ｃ）。
【００３０】
メモリゲート領域のゲート絶縁膜９００を除去した後、露出した基板表面を４ｎｍ酸化する。この上部に、CVD法によりシリコン窒化膜を８ｎｍ、更にシリコン酸化膜７ｎｍを堆積することで、ONO膜９５０を形成する。このONO膜９５０の形成においては、ISSG（In-Situ Steam Generation）酸化を用いることが出来る。即ち、基板表面をISSG酸化することで、酸化膜を５ｎｍ成長させ、シリコン窒化膜を１４ｎｍ堆積する。この後、該シリコン窒化膜をISSG酸化することで、上部酸化膜６ｎｍを形成することができる。
【００３１】
ONO膜９５０を形成した後、高濃度にリンをin-situでドーピングした多結晶シリコンを７０ｎｍ堆積する。そして、この多結晶シリコン膜に対して、異方性エッチングを行うことで、選択ゲート５００側面にスペーサ形状のメモリゲート５５０を形成する。この時、コンタクト形成部には、ホトレジストパターンによりマスクをおくことができる（図１８Ａ、図１８Ｂ、図１８Ｃ）。又、ここでは図示していないが、不要部分の凸型側面から多結晶シリコン５５０を除くように、追加エッチングを行うことができる。
【００３２】
不要部分となる多結晶シリコン５５０をエッチング除去する。不要部分となる多結晶シリコン層は、具体的には、選択ゲート５００のメモリゲートとなる領域と反対側面の多結晶シリコン層である。このときONO膜９５０を下地保護層として用いることができる。選択ゲート５００およびメモリゲート５５０をマスクに砒素をイオン打ち込みすることで、ソース２００およびドレイン３００を形成する（図１９Ａ、図１９Ｂ、図１９Ｃ）。
【００３３】
露出したONO膜９５０をエッチング除去し、次いで、それぞれ選択ゲート５００およびメモリゲート５５０をマスクに砒素をイオン打ち込みすることで、ソース２００及びドレイン３００を形成することにより、イオン打ち込み時の加速エネルギーを低くし、浅い接合を作ることができる。又、この時、イオン打ち込みに対する表面保護層として、基板上で３nmの熱酸化膜を形成してもよい。また、この熱酸化工程でISSG酸化法を用いることで、ONO積層膜の窒化膜側面にも酸化膜を形成し、窒化膜外周に窒化膜-酸化膜の良好な界面を持つ構造を得ることができる。
【００３４】
更に、シリコン酸化膜を１００ｎｍ堆積し、このシリコン酸化膜を異方性エッチングすることで、選択ゲート５００及びメモリゲート５５０側面にスペーサ９４０を形成する。更に、これをマスクに、拡散層２１０及び拡散層３１０を砒素のイオン打ち込み法により形成する（図２０Ａ、図２０Ｂ、図２０Ｃ）。これらの不純物ドーピングにあわせて選択ゲート５００にも不純物をドーピングすることが出来る。これらのプロセスは通常のLDD（Lightly doped drain）プロセスを適用したものである。以下通常のCMOSプロセスの配線工程をとることで、メモリセルが形成される。
【００３５】
＜実施の形態２＞
前述の形成プロセスを、より安定したプロセスとした例を図２１Ａから図２５Ｃに示した。これらの図においても、上述の実施例と同様に、図１１に示したそれぞれの断面を用いている。即ち、各図Ａ、Ｂ、Ｃは上述の例と同様の断面を示す。
【００３６】
前述の実施の形態１において、図１６Ａ、１６Ｂ、１６Ｃの段階まで形成した後、ゲート絶縁膜９００を形成する。更に、多結晶シリコン５００を３００ｎｍ堆積し、CMP法により、この多結晶シリコンを研磨することで、多結晶シリコン５００表面を平坦化する。活性領域の凸部頂上において、２００ｎｍの厚さになるようにする。その後、５０ｎｍのシリコン酸化膜９３５を堆積する。選択ゲートパターン（図１１、符号１５００）を用いて、酸化膜９３５、多結晶シリコン５００をエッチングし、選択ゲートを形成する（図２１Ａ、図２１Ｂ、図２１Ｃ）。
【００３７】
メモリゲート５５０となる多結晶シリコンを堆積したのち、スペーサ加工を行うことで、メモリゲートを形成する（図２２Ａ、図２２Ｂ、図２２Ｃ）。
【００３８】
不要部分となるメモリゲート層５５０を除去し、メモリゲート５５０及び選択ゲート９００と自己整合的に拡散層２００及び拡散層３００をイオン打ち込みにより形成する（図２３Ａ、図２３Ｂ、図２３Ｃ）。
【００３９】
酸化膜スペーサ９４０形成を行い、更に拡散層２１０及び拡散層３１０を形成する（図２４Ａ、図２４Ｂ、図２４Ｃ）。
【００４０】
既知のいわゆるサリサイド（SALICIDE）プロセスを用いて、拡散層２１０、３１０、及び選択ゲート５００とメモリゲート５５０の上部を選択的にシリサイド化する（図２５Ａ、図２５Ｂ、図２５Ｃ）。形成されたシリサイド層が６００、６２０、６３０、６５０である。
このプロセスでは、選択ゲート上面が平坦化されているため、加工が容易になる。
【００４１】
＜実施の形態３＞
拡散層２００、２１０、３００、３１０を形成するイオン打ち込み時に、基板面に対して斜方から打ち込むことで、有効な拡散層を形成することが出来る。即ち、活性領域が凸型をしているため、斜めからイオン注入することで、側面に不純物を導入することができる。図２６は斜めからのイオン注入の状態の例を示す断面図である。この例では、半導体基板１００に酸化膜９３２が設けられている。図２６に示すように２方向（Ａ、Ｂ）から打ち込むことにより、凸部領域の両側面に沿った領域を有する拡散層２００が形成されている。
【００４２】
＜実施の形態４及び５＞
図２７Ａ及び図２７Ｂは、サリサイド工程で、良好な接合特性を得る構造を説明したものである。図２７Ａは、平面レイアウトである。図２７Ａでは、図１１と同様に符号１１５０は活性領域、１５００は選択ゲート、１５５０はメモリゲートである。図２７Ｂは、図２７ＡのＡ−Ａ断面を矢印で示した方向から見たセル構造を示したものである。半導体基板１００の凸型側面にスペーサ９４０を形成することで、凸型上部のみにシリサイド層６２０が形成されるようにしたものである。シリサイド６２０は、拡散層２１０内に形成することができる。尚、図において、符号９３２は酸化膜、６５０はシリサイド層である。
【００４３】
本例では、活性領域１１５０が、断面構造が凸型形状をとっている為、この段差部にメモリゲート５５０がスペーサ状に残ることが考えられる。図２８から図３６は、この段差について説明する為の図である。
【００４４】
図２８はメモリセルアレイの等価回路図、図２９はその主要部の平面配置を示した図である。図２８のＷＯＲＤ１として示したメモリアレー領域の平面配置が、図２９に示される。メモリアレー領域ＷＯＲＤ１内のメモリセルＢＩＴ１及びＢＩＴ２が、図２９の平面図のＷＯＲＤ１内に示される。ＢＩＴ１及びＢＩＴ２の各々のメモリセルにおける選択ゲート１５００、メモリゲート１５５０が、図の左右に線対称に配置されている。領域１１５０が活性領域、符号１６５０がコンタクトを示すことはこれまでの例と同様である。本例では、対向するメモリゲートが同相で駆動される例である。
【００４５】
前述した製造工程から分かるように、メモリゲート１５５０の加工時には、活性領域１１５０の断面構造が凸型になっている。その為、符号１５５５で示した領域に活性領域１１５０段差に沿って、加工残りが発生する。選択ゲート１５００を挟んで、メモリゲート１５５０の反対側では、メモリゲートの除去が行われているため、こうした加工残りは発生しない。図２９からわかるように、この加工残り１５５５は、メモリゲート１５５０に付随する形になる為、メモリゲート間での短絡を起こすことはない。
【００４６】
そのため、図３０に示すように、メモリゲート５５０をスペーサ加工する際、オーバーエッチングすることなく加工することで、図２９に示した加工残りの領域１５５５を形成することが出来る。従って、メモリゲートの抵抗を低減することができる。尚、図３０Ａ、図３０Ｂ、及び図３０Ｃは、これまでと同様に、図１１の各断面に対応させている。
【００４７】
図３１、図３２はその他のアレイ構成例を示したものである。図３１は等価回路図、図３２はその主要部の平面配置を示した図である。この例では、メモリゲートＭＧＬは共通化した例である。その他に部分はこれまでの例と同様であるので、詳細説明は省略する。本例は、スプリットゲート構造のセルのため、セルの選択は選択ゲートにより行うことができるため取り得る構成である。図３２には、図３１におけるＷＯＲＤ１部の２つのメモリセルＢＩＴ１、ＢＩＴ２の部分が示される。各部の符号はこれまでと同様である。図３２の例では、メモリゲート１５５０間をつなぐように加工残り１５５５が発生する。しかし、メモリゲートが共通化されているため、メモリゲート間での短絡による不良を発生させることなく、抵抗低減することができる。
【００４８】
対向セルのメモリゲートのみ共通化したのが図３３、図３４の例である。図３３は等価回路図、図３４はその主要部の平面配置を示した図である。この例では、対向するメモリゲートは共通化（ＭＧＬ０、ＭＧＬ１）した例である。共通化したメモリゲートＭＧＬ０、ＭＧＬ１に対応する領域が、図３４の左右に示される。更に、共通化したメモリゲートＭＧＬ０に対応する領域は、図３３に見られる、ＭＧＬ０が接続する二つのメモリゲートが左右対称に符号１５５０として図示される。共通化したメモリゲートＭＧＬ０に対応するワード線ＳＧＬ０、ＳＧＬ１が、前記符号１５５０の部分に平行に設けられている。又、共通化したメモリゲートＭＧＬ１に対応する領域は、図３３に見られる、ＭＧＬ１が接続する二つのメモリゲートが左右対称に符号１５５０として図示される。共通化したメモリゲートＭＧＬ１に対応するワード線ＳＧＬ２、ＳＧＬ３に関してＭＧＬ０の場合と同様に図示される。その他に部分はこれまでの例と同様であるので、詳細説明は省略する。
【００４９】
このセルでは、対向するメモリゲートが共通化されているため、図３４中に符号１５５５で示した加工残りは問題を起こすことはない。符号１５５１は選択ゲートのメモリゲートとは反対側に形成されたスペーサ５５０を除去するマスク配置例を示したものである。
【００５０】
本実施例においては、メモリゲート部の素子分離酸化膜をエッチングにより、基板表面から後退させているので、メモリゲート電極が形成される活性領域が凸形状となっている。そのため、メモリゲート電極を形成したときに、メモリゲート電極材が凸形状の側面にも形成される。これによって、メモリゲート電極を有するトランジスタの実効的なチャネル幅が、活性領域を凸形状としないときと比べて増大する。一方、周辺デバイスが形成されるの活性領域を凸形状とすると、側面にもチャネルが形成され、凸形状の側面と凸形状の上面とでチャネルが形成される閾値が異なる。そのため、ゲート電極に従来のオフ状態となる電圧を印加したときに、凸形状の側面にチャネルが形成されてしまう。これにより、オフ状態であっても、側面チャネルに起因するリーク電流が流れてしまい好ましくない。
【００５１】
そのため、本実施例では、メモリゲート部の素子分離酸化膜のみをエッチングすることによって、周辺デバイスの活性領域には凸形状を形成せずにメモリゲート電極が形成される活性領域を凸形状とした。
【００５２】
本実施例では、メモリゲート部の素子分離絶縁膜がエッチングするプロセスを有しているので、メモリゲート部の素子分離絶縁膜の表面は、選択ゲート電極を有するトランジスタおよび周辺デバイスが形成される素子分離絶縁膜の表面よりも低くなっている。
【００５３】
＜実施の形態６＞
縦積みしたメモリセルをしめしたのが図３５、図３６の例である。図３３は等価回路図、図３４はその主要部の平面配置を示した図である。
【００５４】
縦積みした場合、必ず片側のスペーサゲート５５０を除去するため、スペーサ加工時にオーバーエッチングしなくても、加工残りによる短絡等の問題をおこすことはない。
【００５５】
次にメモリゲートのみ凸型形状をとった例を説明する。図３７Ａから図４３Ｅは、その他の実施例を製造工程順に示した素子の断面図である。この例の場合、選択ゲートと同時に周辺回路やロジック部には、通常の平坦型デバイスを形成できる。周辺回路で用いるデバイスは、回路設計上、デバイスパラメータが変わらないことが求められる。これにより、他で設計したものをそのまま用いることができるためである。そのため、周辺回路でのデバイスは、これまでと同じものができることが求められる場合がある。そのため、通常構造のデバイスができることが求められ、本発明実施例が有効である。
【００５６】
尚、図３７Ａから図４３Ｅにおいては、これまでと同様に、図１１のチャネル方向での断面（Ａ−Ａ断面）を各Ａ図、選択ゲートを含む断面（Ｂ−Ｂ断面）を各Ｂ図、メモリゲートを含む断面（Ｃ−Ｃ断面）を各Ｃ図に示す。更に、各Ｄ図は、周辺デバイスのチャネル方向断面、各Ｅ図は、周辺デバイスのゲートを含む断面を示したものである。ここで、周辺デバイスは等価回路に示されてはいないが、通例の集積回路構成が用いて十分であり、各図の断面図は前記主要部の断面を取り出して示したものである。以下の例においても、周辺デバイスに言及したものは同様の断面を示している。
【００５７】
前述の浅溝アイソレーションプロセスにより、半導体基板に素子分離構造を形成する（図３７Ａ、図３７Ｂ、図３７Ｃ、図３７Ｄ、図３７Ｅ）。即ち、半導体基板１００の活性領域表面に酸化膜９３０を形成した後、シリコン窒化膜９３１を堆積する。この後、リソグラフィ技術を用いて、前記シリコン窒化膜９３１、及び酸化膜９３０の積層膜、及び半導体基板１００の所望部分をエッチングし、活性領域を形成する。前記の工程で形成した溝の表面を酸化した後、シリコン酸化膜９３２を堆積させた。尚、半導体基板表面の酸化膜は、複雑になるので、図では表示を省略した。こうして準備した半導体基板表面を、化学機械的研磨を行い、いわゆる浅溝アイソレーションを完成させる。
【００５８】
露出した基板表面を熱酸化することで、２．５ｎｍのゲート絶縁膜９００を形成する（図３８Ａ、図３８Ｂ、図３８Ｃ、図３８Ｄ、図３８Ｅ）。
【００５９】
多結晶シリコン５００を堆積し、パターニングすることで、選択ゲートを形成する（図３９Ａ、図３９Ｂ、図３９Ｃ、図３９Ｄ、図３９Ｅ）。このとき、周辺回路部におけるデバイスのゲート電極を同時に形成することができる。
【００６０】
選択ゲートおよび周辺デバイス部をレジスト８００でマスクする（図４０Ａ、図４０Ｂ、図４０Ｃ、図４０Ｄ、図４０Ｅ）。
【００６１】
メモリゲート部の素子分離酸化膜９３２を５０ｎｍエッチングする（図４１Ａ、図４１Ｂ、図４１Ｃ、図４１Ｄ、図４１Ｅ）。
【００６２】
メモリゲートのゲート絶縁膜９５０を形成したのち、スペーサの形成プロセスによりメモリゲート５５０を形成する。次いで、イオン打ち込み法により、拡散層２００、２１０、３００、３１０を形成する（図４２Ａ、図４２Ｂ、図４２Ｃ、図４２Ｄ、図４２Ｅ）。これらのプロセスは前述の実施例と同様に行うことができる。
【００６３】
通例のサリサイドプロセスを適用し、シリサイド化部分を形成した構造を示している（図４３Ａ、図４３Ｂ、図４３Ｃ、図４３Ｄ、図４３Ｅ）。
【００６４】
尚、図４３Ｆに、図４３Ｅの符号Ｚの部分の部分拡大図を示す。図４３Ｅまでの図では、半導体基板面は直線で描かれているが、実際の工程では、図４３Ｆのように、シリコン酸化膜の形成は、シリコンの凸部の端部に若干のくぼみが形成されることになる。特にことわりはないが、本例以外でも、この状況は同様である。
【００６５】
＜実施の形態７＞
図４４Ａ−Ｅは、前記発明実施例において、凸型形状を形成する際、メモリ部でもマスクすることで、歩留まりを向上させる例を示したものである。即ち、図４０Ａ−Ｅにおけるマスク８００をメモリ部の選択ゲート側にも配置（符号８０１の部分がこのマスクに相当する）することで、選択ゲート拡散層３００、３１０が凸形状にならないようにすることが出来る。これにより、メモリアレイ内であっても、周辺回路領域と拡散層も同じ構造を得ることができる。
【００６６】
＜実施の形態８＞
図４５Ａ−Ｅから図４８Ａ−Ｅは、その他の実施例を示す図で、選択ゲートおよび周辺回路デバイスを平坦に形成し、メモリゲートを凸型上に形成する工程を示したものである。図４５Ａ−Ｅから図４８Ａ−Ｅにおいては、これまでと同様に各Ａ−Ｃは、図１１のチャネル方向での各断面、更に、各Ｄ図、各Ｅ図は、周辺デバイスのチャネル方向断面及び周辺デバイスのゲートを含む断面を示したものである。以下、基本的な工程は、これまでの例と同様であるので、基本工程は簡潔に説明し、本例固有の事項を詳述する。
【００６７】
これまでの例と同様に、半導体基板１００に素子分離領域を形成する（図４５Ａ、図４５Ｂ、図４５Ｃ、図４５Ｄ、図４５Ｅ）。
【００６８】
周辺回路領域及び選択ゲート領域にマスク８０２を置き、メモリゲート部に凸型形状を形成する（図４６Ａ、図４６Ｂ、図４６Ｃ、図４６Ｄ、図４６Ｅ）。
【００６９】
選択ゲート５００及び周辺回路デバイスを加工する（図４７Ａ、図４７Ｂ、図４７Ｃ、図４７Ｄ、図４７Ｅ）。
【００７０】
メモリゲート絶縁膜９５０及びメモリゲート５５０を形成し、以下、前述の実施例と同様の加工プロセスを行うことで、メモリセルおよび周辺回路デバイスを得ることができる（図４８Ａ、図４８Ｂ、図４８Ｃ、図４８Ｄ、図４８Ｅ）。このプロセスにより、周辺回路領域及び選択ゲートには通常のＭＯＳＦＥＴが形成でき、メモリゲートは凸型活性領域を持つものにすることが出来る。又、図４６Ａ−Ｅの工程で、レジストで周辺部のみを覆うようにすることで、選択ゲートおよびメモリゲートを、凸型活性領域上に形成することができる。
【００７１】
＜実施の形態９＞
本発明の記憶装置においては、図１に見られるように、選択トランジスタとメモリゲートは、２つのトランジスタが縦積みされた構造とみることが出来る。ここでセルの読み出し電流を考えると、等価的には選択ゲートに対応する抵抗Ｒｃｇと、メモリゲートに対応する抵抗Ｒｍｇが直列に接続されたものとみることができる。これを等価回路として示したのが図４９である。その為、上記メモリゲートのみを凸型とした場合、Ｒｍｇを小さくすることが出来る。
【００７２】
そこで、前記従来読み出し法とは逆に、Ｖ１＜Ｖ２とすることで、大きな読み出し電流を得ることができる。選択ゲートでは表面に形成されていた反転層から、凸型形状により、基板内部にキャリアを引き込むことができるためである。
【００７３】
前記凸形状による効果はＳＯＩ(Silicon On Insulator)上に形成されたメモリセルでも得ることができる。図５０は平面レイアウト、図５１は、その断面構造を示したものである。
【００７４】
平面レイアウトでの特徴は、レイアウトされるチャネル幅をバルクに比べ小さく出来ることである。断面構造では、支持基板１３０上に埋め込み酸化膜１２０がおかれていることである。図５２Ａ−Ｃから図５６Ａ−Ｃは製造工程順にその素子の断面図を示すものである。これらの図において、各Ａ図は、図５０に示したように、チャネル方向断面（Ａ−Ａ断面）、各Ｂ図は選択ゲートを含む断面（Ｂ−Ｂ断面）、各Ｃ図はメモリゲートを含む断面(Ｃ−Ｃ断面)を示したものである。
【００７５】
支持基板１３０上の、いわゆる「埋め込み酸化膜」１２０上にある８０ｎｍの厚さのシリコン単結晶（ＳＯＩ）１００を、活性領域パターン(図５０、符号１１５０)によりエッチングする（図５２Ａ、図５２Ｂ、図５２Ｃ）。
【００７６】
ＳＯＩ１００表面を酸化し、２．５ｎｍのゲート絶縁膜９００を形成する。多結晶シリコン５００を３００ｎｍ堆積したのち、ＣＭＰ法で研磨し、多結晶シリコン表面を平坦化する。更に、ＣＶＤ法によりシリコン酸化膜９３５を５０ｎｍ堆積した後、選択ゲートパターン（図５０、符号１５００）を用いて、酸化膜９３５と多結晶シリコン５００の積層膜をエッチングする（図５３Ａ、図５３Ｂ、図５３Ｃ）。
【００７７】
メモリゲート領域のシリコン表面を露出させ、熱酸化することで４ｎｍの酸化膜を形成し、１０ｎｍの厚さのシリコン窒化膜及び７ｎｍのシリコン酸化膜を積層することで、メモリゲート絶縁膜９５０を形成する（図５４Ａ、図５４Ｂ、図５４Ｃ）。
【００７８】
多結晶シリコンを５０ｎｍ堆積したのち、スペーサ加工プロセスを用いることで選択ゲート側面にスペーサゲート５５０を形成し（図５５Ａ）、不要部分の多結晶シリコンを除去する（図５５Ａ、図５５Ｂ、図５５Ｃ）。
【００７９】
前述した実施例と同様にして、拡散層２００、２１０、３００、３１０を形成することで、凸型形状をしたメモリセル構造を得ることができる（図５６Ａ、図５６Ｂ、図５６Ｃ）。
【００８０】
＜実施の形態１０＞
図５７Ａ−Ｃから図６１Ａ−Ｃに、前記ＳＯＩを用いて凸型形状セルを形成する際、容易に加工できるプロセスを示した。これらの各図でも図５０の各断面を用いている。
【００８１】
ＳＯＩ基板表面のシリコン（ＳＯＩ）を熱酸化し３０ｎｍの厚さの酸化膜層９３６を形成する。その後、活性領域パターン(図５０、符号１１５０)を用いて酸化膜９３６及びＳＯＩ層を加工する（図５７Ａ、図５７Ｂ、図５７Ｃ）。
(図５８) SOI１００側面を酸化し２．５ｎｍのゲート絶縁膜９００を形成する。多結晶シリコン５００を３００ｎｍ堆積したのち、CMP法で研磨し、多結晶シリコン表面を平坦化する。さらに、CVD法によりシリコン酸化膜９３５を５０ｎｍ堆積した後、選択ゲートパターン（図５０、１５００）を用いて、酸化膜９３５と多結晶シリコン５００の積層膜（図５８Ａ）をエッチングする（図５８Ａ、図５８Ｂ、図５８Ｃ）。この際、層９３６によりＳＯＩ１００はエッチングされることがない。
【００８２】
メモリゲート領域のシリコン表面を露出させ、熱酸化することで４ｎｍの酸化膜を形成し、１０ｎｍの厚さのシリコン窒化膜及び７ｎｍのシリコン酸化膜を積層することで、メモリゲート絶縁膜９５０（図５９Ａ）を形成する（図５９Ａ、図５９Ｂ、図５９Ｃ）。
【００８３】
多結晶シリコンを５０ｎｍ堆積した後、スペーサ加工プロセスを用いることで選択ゲート５００の側面にスペーサゲート５５０を形成し、不要部分の多結晶シリコンを除去する（図６０Ａ、図６０Ｂ、図６０Ｃ）。
【００８４】
前述した実施例と同様にして、拡散層２００、２１０、３００、３１０を形成することで、凸型形状をしたメモリセル構造を得ることができる（図６１Ａ、図６１Ｂ、図６１Ｃ）。
【００８５】
メモリゲートでは、ゲート絶縁膜９５０が選択ゲートのゲート絶縁膜９００に比べ厚いため、駆動力に劣るものになっている。しかし、この構造では、メモリゲートはＳＯＩの上部及び両側面をチャネルとすることができるため、選択ゲートとの電流駆動力比を小さくすることができる。
【００８６】
＜実施の形態１１＞
これまで、メモリゲートを選択ゲートの片側にのみ形成するメモリセル構造について説明してきたが、本例は、選択ゲートの両側にメモリゲートをもつ構造でも有効である。
【００８７】
図６２に、その平面レイアウトを示した。選択ゲート１５００の両側にメモリゲート１５５０が配置されている。但し、メモリゲートを自己整合プロセスで形成する場合には、マスクパターンとしてはメモリゲートは存在しない。図６３Ａ−Ｃは、図６２の素子断面構造を示したものである。図６３Ａは、図６２のチャネル方向(Ａ−Ａ断面)での断面図、図６３Ｂは、選択ゲートを含む図６２のＢ−Ｂ断面、図６３Ｃはメモリゲートを含む図６２のＣ−Ｃ及びＤ−Ｄ断面である。Ｃ−Ｃ断面とＤ−Ｄ断面では、同じ構造が形成されている。図２１Ａ−Ｃから図２５Ａ−Ｃにおいて示した製法で、図２３Ａ−Ｃで説明した不要部分のメモリゲート５５０除去工程を変え、選択ゲートの両側にメモリゲートが形成されるようにすればよい。本実施例では、選択ゲートおよび両メモリゲートが凸型形状上に形成されている。
【００８８】
図６４は、図６２および図６３で説明したメモリセル構造で、選択ゲートは平坦構造で形成し、メモリゲートが凸型形状で形成されているものである。図３７Ａ−Ｃから図４３Ａ−Ｃにおいて説明した製造工程を用いることで形成することができる。
【００８９】
＜実施の形態１２＞
図６５、図６６Ａ−Ｃは、ＳＯＩを用いて選択ゲートの両側にメモリゲートを形成する場合を示したものである。
【００９０】
図６５に、その平面レイアウトを示した。選択ゲート１５００の両側にメモリゲート１５５０が配置されている。ただし、メモリゲートを自己整合プロセスで形成する場合には、マスクパターンとしてはメモリゲートは存在しない。図６６Ａ−Ｃは図６５の素子断面構造を示したものである。図６６Ａは、図６２のチャネル方向(Ａ−Ａ断面)での断面図、図６６Ｂは、選択ゲートを含む図６５のＢ−Ｂ断面、図６６Ｃはメモリゲートを含む図６５のＣ−Ｃ及びＤ−Ｄ断面である。Ｃ−Ｃ断面とＤ−Ｄ断面では、同じ構造が形成されている。図２１Ａ−Ｃから図２５Ａ−Ｃにおいて示した製法で、図２３Ａ−Ｃで説明した不要部分のメモリゲート５５０除去工程を変え、選択ゲートの両側にメモリゲートが形成されるようにすればよい。本実施例では、選択ゲート及び両メモリゲートがＳＯＩで作られた凸型形状上に形成することができる。
【００９１】
本願発明の主な諸形態を列挙する。
【００９２】
第１の例は、シリコン基板上に形成された、第１の絶縁ゲート型電界効果トランジスタと、該トランジスタゲートと並行に、かつ接して形成された第2の絶縁ゲート型電界効果トランジスタを持ち、これらゲートと直行する方向に第１の拡散層電極と、第１のゲートと該ゲートにより制御された第１のチャネルと、第２のゲートと該ゲートに制御された第２のチャネルと、第２の拡散層電極が置かれ、第２の絶縁ゲート型電界効果トランジスタのゲート絶縁膜が電荷保持機能をもち、第１の拡散層と第２の拡散層間を流れる電流を、第２のゲートによる電圧特性を変化させる不揮発性半導体記憶装置において、第１のトランジスタのチャネルが、第１の拡散層電極と第２の拡散層電極をむすぶチャネル方向に直行する方向に凸型に形成され、該凸部の側面をチャネルとして用いていることを特徴とする半導体記憶装置。
【００９３】
第２の例は、シリコン基板上に形成された、第１の絶縁ゲート型電界効果トランジスタと、該トランジスタゲートと並行に、かつ接して形成された第2の絶縁ゲート型電界効果トランジスタを持ち、これらゲートと直行する方向に第１の拡散層電極と、第１のゲートと該ゲートにより制御された第１のチャネルと、第２のゲートと該ゲートに制御された第２のチャネルと、第２の拡散層電極が置かれ、第２の絶縁ゲート型電界効果トランジスタのゲート絶縁膜が電荷保持機能をもち、第１の拡散層と第２の拡散層間を流れる電流を、第２のゲートによる電圧特性を変化させる不揮発性半導体記憶装置において、第２のトランジスタのチャネルが、第１の拡散層電極と第２の拡散層電極をむすぶチャネル方向に直行する方向に凸型に形成され、該凸部の側面をチャネルとして用いていることを特徴とする半導体記憶装置。
【００９４】
第３の例は、シリコン基板上に形成された、第１の絶縁ゲート型電界効果トランジスタと、該トランジスタゲートと並行に、かつ接して形成された第２の絶縁ゲート型電界効果トランジスタを持ち、これらゲートと直行する方向に第１の拡散層電極と、第１のゲートと該ゲートにより制御された第１のチャネルと、第２のゲートと該ゲートに制御された第２のチャネルと、第２の拡散層電極が置かれ、第２の絶縁ゲート型電界効果トランジスタのゲート絶縁膜が電荷保持機能をもち、第１の拡散層と第２の拡散層間を流れる電流を、第２のゲートによる電圧特性を変化させる不揮発性半導体記憶装置において、第１と第２のトランジスタのチャネルが、第１の拡散層電極と第２の拡散層電極をむすぶチャネル方向に直行する方向に凸型に形成され、前記凸部の側面をチャネルとして用いていることを特徴とする半導体記憶装置。
【００９５】
第４の例は、シリコン基板上に形成された、第１の絶縁ゲート型電界効果トランジスタと、該トランジスタゲートと並行に、かつ接して形成された第2の絶縁ゲート型電界効果トランジスタを持ち、これらゲートと直行する方向に第１の拡散層電極と、第１のゲートと該ゲートにより制御された第１のチャネルと、第２のゲートと該ゲートに制御された第２のチャネルと、第２の拡散層電極が置かれ、第２の絶縁ゲート型電界効果トランジスタのゲート絶縁膜が電荷保持機能をもち、第１の拡散層と第２の拡散層間を流れる電流を、第２のゲートによる電圧特性を変化させる不揮発性半導体記憶装置において、第１のトランジスタのチャネルは平坦な基板面をチャネルとし、第２のトランジスタのチャネルが、第１の拡散層電極と第２の拡散層電極をむすぶチャネル方向に直行する方向に凸型に形成され、前記凸部の側面をチャネルとして用いていることを特徴とする半導体記憶装置。
【００９６】
第５の例は、一つの基板の上に、複数の前記第１の例なる半導体記憶装置と、絶縁膜を介してチャネルを制御する電界効果型トランジスタを持ち、少なくとも１つの電界効果型トランジスタのチャネルが平坦であることを特徴とする、集積半導体装置。
【００９７】
第６の例は、一つの基板の上に、複数の前記第２の例なる半導体記憶装置と、絶縁膜を介してチャネルを制御する電界効果型トランジスタを持ち、少なくとも１つの電界効果型トランジスタのチャネルが平坦であることを特徴とする、集積半導体装置。
【００９８】
第７の例は、一つの基板の上に、複数の前記第３の例なる半導体記憶装置と、絶縁膜を介してチャネルを制御する電界効果型トランジスタを持ち、少なくとも１つの電界効果型トランジスタのチャネルが平坦であることを特徴とする、集積半導体装置。
【００９９】
第８の例は、一つの基板の上に、複数の前記第４の例なる半導体記憶装置と、絶縁膜を介してチャネルを制御する電界効果型トランジスタを持ち、少なくとも１つの電界効果型トランジスタのチャネルが平坦であることを特徴とする、集積半導体装置。
【０１００】
第９の例は、前記第３の例なる半導体記憶装置と、絶縁膜を介してチャネルを制御する電界効果型トランジスタを持つ集積半導体装置の形成工程において、素子分離領域を形成する工程と、少なくとも１つの該電界効果トランジスタを覆う工程と、該マスクにより該半導体記憶装置のチャネル部を凸型形状に加工する工程を持つことを特徴とする半導体記憶装置の形成法。
【０１０１】
第１０の例は、前記第４の例なる半導体記憶装置の形成工程において、第１のゲート電極を形成した後、該第１のゲート電極をマスクにエッチングをする工程を持ち、第２のトランジスタのチャネルを凸型形状とする工程を持つことを特徴とする半導体記憶装置の形成法。
【０１０２】
以上詳細に説明した通り、本発明方式は、現行の半導体プロセスのみを用いて、より性能の高い半導体装置を得ることができるため、高い利用可能性を持つ。
【図面の簡単な説明】
【０１０３】
【図１】図１は、メモリセルを説明するためのメモリセル等価回路図である。
【図２】図２は、メモリセルアレイを説明するための等価回路図である。
【図３】図３は、メモリセルアレイを説明するための等価回路図である。
【図４】図４は、メモリセルレイアウトを説明するための平面配置図である。
【図５】図５は、メモリセルアレイを説明するための等価回路図である。
【図６】図６は、メモリセルレイアウトを説明するための平面配置図である。
【図７】図７は、メモリセルアレイを説明するための等価回路図である。
【図８】図８は、メモリセルレイアウトを説明するための平面配置図である。
【図９】図９は、メモリセルアレイを説明するための等価回路図である。
【図１０】図１０は、メモリセルレイアウトを説明するための平面配置図である。
【図１１】図１１は、メモリセル構造を説明するための平面配置図である。
【図１２】図１２は、本発明の素子構造を説明する断面構造図である。
【図１３Ａ】図１３Ａは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１３Ｂ】図１３Ｂは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１３Ｃ】図１３Ｃは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１４Ａ】図１４Ａは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１４Ｂ】図１４Ｂは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１４Ｃ】図１４Ｃは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１５Ａ】図１５Ａは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１５Ｂ】図１５Ｂは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１５Ｃ】図１５Ｃは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１６Ａ】図１６Ａは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１６Ｂ】図１６Ｂは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１６Ｃ】図１６Ｃは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１７Ａ】図１７Ａは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１７Ｂ】図１７Ｂは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１７Ｃ】図１７Ｃは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１８Ａ】図１８Ａは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１８Ｂ】図１８Ｂは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１８Ｃ】図１８Ｃは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１９Ａ】図１９Ａは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１９Ｂ】図１９Ｂは、本発明の第１の素子製造工程を説明する断面構造図である。
【図１９Ｃ】図１９Ｃは、本発明の第１の素子製造工程を説明する断面構造図である。
【図２０Ａ】図２０Ａは、本発明の第１の素子製造工程を説明する断面構造図である。
【図２０Ｂ】図２０Ｂは、本発明の第１の素子製造工程を説明する断面構造図である。
【図２０Ｃ】図２０Ｃは、本発明の第１の素子製造工程を説明する断面構造図である。
【図２１Ａ】図２１Ａは、本発明の第２の素子製造工程を説明する断面構造図である。
【図２１Ｂ】図２１Ｂは、本発明の第２の素子製造工程を説明する断面構造図である。
【図２１Ｃ】図２１Ｃは、本発明の第２の素子製造工程を説明する断面構造図である。
【図２２Ａ】図２２Ａは、本発明の第２の素子製造工程を説明する断面構造図である。
【図２２Ｂ】図２２Ｂは、本発明の第２の素子製造工程を説明する断面構造図である。
【図２２Ｃ】図２２Ｃは、本発明の第２の素子製造工程を説明する断面構造図である。
【図２３Ａ】図２３Ａは、本発明の第２の素子製造工程を説明する断面構造図である。
【図２３Ｂ】図２３Ｂは、本発明の第２の素子製造工程を説明する断面構造図である。
【図２３Ｃ】図２３Ｃは、本発明の第２の素子製造工程を説明する断面構造図である。
【図２４Ａ】図２４Ａは、本発明の第２の素子製造工程を説明する断面構造図である。
【図２４Ｂ】図２４Ｂは、本発明の第２の素子製造工程を説明する断面構造図である。
【図２４Ｃ】図２４Ｃは、本発明の第２の素子製造工程を説明する断面構造図である。
【図２５Ａ】図２５Ａは、本発明の第２の素子製造工程を説明する断面構造図である。
【図２５Ｂ】図２５Ｂは、本発明の第２の素子製造工程を説明する断面構造図である。
【図２５Ｃ】図２５Ｃは、本発明の第２の素子製造工程を説明する断面構造図である。
【図２６】図２６は本発明の第３の素子製造工程を説明する断面構造図である。
【図２７Ａ】図２７Ａは、本発明の第４の素子製造工程を説明する断面構造図である。
【図２７Ｂ】図２７Ｂは、本発明の第４の素子製造工程を説明する断面構造図である。
【図２８】図２８は、メモリセルアレイを説明するための等価回路図である。
【図２９】図２９は、メモリセルレイアウトを説明するための平面配置図である。
【図３０Ａ】図３０Ａ本発明の第５の素子製造工程を説明する断面構造図である。
【図３０Ｂ】図３０Ｂ本発明の第５の素子製造工程を説明する断面構造図である。
【図３０Ｃ】図３０Ｃ本発明の第５の素子製造工程を説明する断面構造図である。
【図３１】図３１は、メモリセルアレイを説明するための等価回路図である。
【図３２】図３２は、メモリセルレイアウトを説明するための平面配置図である。
【図３３】図３３は、メモリセルアレイを説明するための等価回路図である。
【図３４】図３４は、メモリセルレイアウトを説明するための平面配置図である。
【図３５】図３５は、メモリセルアレイを説明するための等価回路図である。
【図３６】図３６は、メモリセルレイアウトを説明するための平面配置図である。
【図３７Ａ】図３７Ａは、本発明の第６の素子製造工程を説明する断面構造図である。
【図３７Ｂ】図３７Ｂは、本発明の第６の素子製造工程を説明する断面構造図である。
【図３７Ｃ】図３７Ｃは、本発明の第６の素子製造工程を説明する断面構造図である。
【図３７Ｄ】図３７Ｄは、本発明の第６の素子製造工程を説明する断面構造図である。
【図３７Ｅ】図３７Ｅは、本発明の第６の素子製造工程を説明する断面構造図である。
【図３８Ａ】図３８Ａは、本発明の第６の素子製造工程を説明する断面構造図である。
【図３８Ｂ】図３８Ｂは、本発明の第６の素子製造工程を説明する断面構造図である。
【図３８Ｃ】図３８Ｃは、本発明の第６の素子製造工程を説明する断面構造図である。
【図３８Ｄ】図３８Ｄは、本発明の第６の素子製造工程を説明する断面構造図である。
【図３８Ｅ】図３８Ｅは、本発明の第６の素子製造工程を説明する断面構造図である。
【図３９Ａ】図３９Ａは、本発明の第６の素子製造工程を説明する断面構造図である。
【図３９Ｂ】図３９Ｂは、本発明の第６の素子製造工程を説明する断面構造図である。
【図３９Ｃ】図３９Ｃは、本発明の第６の素子製造工程を説明する断面構造図である。
【図３９Ｄ】図３９Ｄは、本発明の第６の素子製造工程を説明する断面構造図である。
【図３９Ｅ】図３９Ｅは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４０Ａ】図４０Ａは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４０Ｂ】図４０Ｂは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４０Ｃ】図４０Ｃは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４０Ｄ】図４０Ｄは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４０Ｅ】図４０Ｅは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４１Ａ】図４１Ａは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４１Ｂ】図４１Ｂは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４１Ｃ】図４１Ｃは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４１Ｄ】図４１Ｄは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４１Ｅ】図４１Ｅは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４２Ａ】図４２Ａは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４２Ｂ】図４２Ｂは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４２Ｃ】図４２Ｃは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４２Ｄ】図４２Ｄは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４２Ｅ】図４２Ｅは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４３Ａ】図４３Ａは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４３Ｂ】図４３Ｂは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４３Ｃ】図４３Ｃは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４３Ｄ】図４３Ｄは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４３Ｅ】図４３Ｅは、本発明の第６の素子製造工程を説明する断面構造図である。
【図４３Ｆ】図４３Ｆは、図４３Ｅの部分Ｚの部分拡大図である。
【図４４Ａ】図４４Ａは、本発明の第７の素子製造工程を説明する断面構造図である。
【図４４Ｂ】図４４Ｂは、本発明の第７の素子製造工程を説明する断面構造図である。
【図４４Ｃ】図４４Ｃは、本発明の第７の素子製造工程を説明する断面構造図である。
【図４４Ｄ】図４４Ｄは、本発明の第７の素子製造工程を説明する断面構造図である。
【図４４Ｅ】図４４Ｅは、本発明の第７の素子製造工程を説明する断面構造図である。
【図４５Ａ】図４５Ａは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４５Ｂ】図４５Ｂは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４５Ｃ】図４５Ｃは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４５Ｄ】図４５Ｄは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４５Ｅ】図４５Ｅは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４６Ａ】図４６Ａは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４６Ｂ】図４６Ｂは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４６Ｃ】図４６Ｃは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４６Ｄ】図４６Ｄは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４６Ｅ】図４６Ｅは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４７Ａ】図４７Ａは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４７Ｂ】図４７Ｂは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４７Ｃ】図４７Ｃは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４７Ｄ】図４７Ｄは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４７Ｅ】図４７Ｅは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４８Ａ】図４８Ａは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４８Ｂ】図４８Ｂは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４８Ｃ】図４８Ｃは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４８Ｄ】図４８Ｄは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４８Ｅ】図４８Ｅは、本発明の第８の素子製造工程を説明する断面構造図である。
【図４９】図４９は、メモリセルの等価的抵抗を説明するためのメモリセル等価回路図である。
【図５０】図５０は、メモリセルレイアウトを説明するための平面配置図である。
【図５１】図５１は、本発明のその他の素子構造を説明する断面構造図である。
【図５２Ａ】図５２Ａは、本発明の第９の素子製造工程を説明する断面構造図である。
【図５２Ｂ】図５２Ｂは、本発明の第９の素子製造工程を説明する断面構造図である。
【図５２Ｃ】図５２Ｃは、本発明の第９の素子製造工程を説明する断面構造図である。
【図５３Ａ】図５３Ａは、本発明の第９の素子製造工程を説明する断面構造図である。
【図５３Ｂ】図５３Ｂは、本発明の第９の素子製造工程を説明する断面構造図である。
【図５３Ｃ】図５３Ｃは、本発明の第９の素子製造工程を説明する断面構造図である。
【図５４Ａ】図５４Ａは、本発明の第９の素子製造工程を説明する断面構造図である。
【図５４Ｂ】図５４Ｂは、本発明の第９の素子製造工程を説明する断面構造図である。
【図５４Ｃ】図５４Ｃは、本発明の第９の素子製造工程を説明する断面構造図である。
【図５５Ａ】図５５Ａは、本発明の第９の素子製造工程を説明する断面構造図である。
【図５５Ｂ】図５５Ｂは、本発明の第９の素子製造工程を説明する断面構造図である。
【図５５Ｃ】図５５Ｃは、本発明の第９の素子製造工程を説明する断面構造図である。
【図５６Ａ】図５６Ａは、本発明の第９の素子製造工程を説明する断面構造図である。
【図５６Ｂ】図５６Ｂは、本発明の第９の素子製造工程を説明する断面構造図である。
【図５６Ｃ】図５６Ｃは、本発明の第９の素子製造工程を説明する断面構造図である。
【図５７Ａ】図５７Ａは、本発明の第１０の素子製造工程を説明する断面構造図である。
【図５７Ｂ】図５７Ｂは、本発明の第１０の素子製造工程を説明する断面構造図である。
【図５７Ｃ】図５７Ｃは、本発明の第１０の素子製造工程を説明する断面構造図である。
【図５８Ａ】図５８Ａは、本発明の第１０の素子製造工程を説明する断面構造図である。
【図５８Ｂ】図５８Ｂは、本発明の第１０の素子製造工程を説明する断面構造図である。
【図５８Ｃ】図５８Ｃは、本発明の第１０の素子製造工程を説明する断面構造図である。
【図５９Ａ】図５９Ａは、本発明の第１０の素子製造工程を説明する断面構造図である。
【図５９Ｂ】図５９Ｂは、本発明の第１０の素子製造工程を説明する断面構造図である。
【図５９Ｃ】図５９Ｃは、本発明の第１０の素子製造工程を説明する断面構造図である。
【図６０Ａ】図６０Ａは、本発明の第１０の素子製造工程を説明する断面構造図である。
【図６０Ｂ】図６０Ｂは、本発明の第１０の素子製造工程を説明する断面構造図である。
【図６０Ｃ】図６０Ｃは、本発明の第１０の素子製造工程を説明する断面構造図である。
【図６１Ａ】図６１Ａは、本発明の第１０の素子製造工程を説明する断面構造図である。
【図６１Ｂ】図６１Ｂは、本発明の第１０の素子製造工程を説明する断面構造図である。
【図６１Ｃ】図６１Ｃは、本発明の第１０の素子製造工程を説明する断面構造図である。
【図６２】図６２は、メモリセルレイアウトを説明するための平面配置図である。
【図６３Ａ】図６３Ａは、本発明のその他の素子構造を説明する断面構造図である。
【図６３Ｂ】図６３Ｂは、本発明のその他の素子構造を説明する断面構造図である。
【図６３Ｃ】図６３Ｃは、本発明のその他の素子構造を説明する断面構造図である。
【図６４Ａ】図６４Ａは、本発明のその他の素子構造を説明する断面構造図である。
【図６４Ｂ】図６４Ｂは、本発明のその他の素子構造を説明する断面構造図である。
【図６４Ｃ】図６４Ｃは、本発明のその他の素子構造を説明する断面構造図である。
【図６５】図６５は、メモリセルレイアウトを説明するための平面配置図である。
【図６６Ａ】図６６Ａは、本発明のその他の素子構造を説明する断面構造図である。
【図６６Ｂ】図６６Ｂは、本発明のその他の素子構造を説明する断面構造図である。
【図６６Ｃ】図６６Ｃは、本発明のその他の素子構造を説明する断面構造図である。
【符号の説明】
【０１０４】
１００、１３０：基板、１２０：酸化膜、２００、２１０、３００、３１０：拡散層電極、５００、５５０：ゲート電極、６００，６２０、６３０、６５０，６５５：シリサイド層、９００、９５０：ゲート絶縁膜、９３０、９３１、９３２、９３５、９３６、９４０：絶縁膜層、８００、８０１、８０２：レジスト、１５００：選択ゲートパターン、１１５０：活性領域パターン、１５５０：メモリゲート配置、１５５１：スペーサエッチングマスクパターン、１５５５：加工残り、１６５０：コンタクトパターン。
【図１】
2006041354.tif 000003
【図２】
2006041354.tif 000004
【図３】
2006041354.tif 000005
【図４】
2006041354.tif 000006
【図５】
2006041354.tif 000007
【図６】
2006041354.tif 000008
【図７】
2006041354.tif 000009
【図８】
2006041354.tif 000010
【図９】
2006041354.tif 000011
【図１０】
2006041354.tif 000012
【図１１】
2006041354.tif 000013
【図１２】
2006041354.tif 000014
【図１３Ａ】
2006041354.tif 000015
【図１３Ｂ】
2006041354.tif 000016
【図１３Ｃ】
2006041354.tif 000017
【図１４Ａ】
2006041354.tif 000018
【図１４Ｂ】
2006041354.tif 000019
【図１４Ｃ】
2006041354.tif 000020
【図１５Ａ】
2006041354.tif 000021
【図１５Ｂ】
2006041354.tif 000022
【図１５Ｃ】
2006041354.tif 000023
【図１６Ａ】
2006041354.tif 000024
【図１６Ｂ】
2006041354.tif 000025
【図１６Ｃ】
2006041354.tif 000026
【図１７Ａ】
2006041354.tif 000027
【図１７Ｂ】
2006041354.tif 000028
【図１７Ｃ】
2006041354.tif 000029
【図１８Ａ】
2006041354.tif 000030
【図１８Ｂ】
2006041354.tif 000031
【図１８Ｃ】
2006041354.tif 000032
【図１９Ａ】
2006041354.tif 000033
【図１９Ｂ】
2006041354.tif 000034
【図１９Ｃ】
2006041354.tif 000035
【図２０Ａ】
2006041354.tif 000036
【図２０Ｂ】
2006041354.tif 000037
【図２０Ｃ】
2006041354.tif 000038
【図２１Ａ】
2006041354.tif 000039
【図２１Ｂ】
2006041354.tif 000040
【図２１Ｃ】
2006041354.tif 000041
【図２２Ａ】
2006041354.tif 000042
【図２２Ｂ】
2006041354.tif 000043
【図２２Ｃ】
2006041354.tif 000044
【図２３Ａ】
2006041354.tif 000045
【図２３Ｂ】
2006041354.tif 000046
【図２３Ｃ】
2006041354.tif 000047
【図２４Ａ】
2006041354.tif 000048
【図２４Ｂ】
2006041354.tif 000049
【図２４Ｃ】
2006041354.tif 000050
【図２５Ａ】
2006041354.tif 000051
【図２５Ｂ】
2006041354.tif 000052
【図２５Ｃ】
2006041354.tif 000053
【図２６】
2006041354.tif 000054
【図２７Ａ】
2006041354.tif 000055
【図２７Ｂ】
2006041354.tif 000056
【図２８】
2006041354.tif 000057
【図２９】
2006041354.tif 000058
【図３０Ａ】
2006041354.tif 000059
【図３０Ｂ】
2006041354.tif 000060
【図３０Ｃ】
2006041354.tif 000061
【図３１】
2006041354.tif 000062
【図３２】
2006041354.tif 000063
【図３３】
2006041354.tif 000064
【図３４】
2006041354.tif 000065
【図３５】
2006041354.tif 000066
【図３６】
2006041354.tif 000067
【図３７Ａ】
2006041354.tif 000068
【図３７Ｂ】
2006041354.tif 000069
【図３７Ｃ】
2006041354.tif 000070
【図３７Ｄ】
2006041354.tif 000071
【図３７Ｅ】
2006041354.tif 000072
【図３８Ａ】
2006041354.tif 000073
【図３８Ｂ】
2006041354.tif 000074
【図３８Ｃ】
2006041354.tif 000075
【図３８Ｄ】
2006041354.tif 000076
【図３８Ｅ】
2006041354.tif 000077
【図３９Ａ】
2006041354.tif 000078
【図３９Ｂ】
2006041354.tif 000079
【図３９Ｃ】
2006041354.tif 000080
【図３９Ｄ】
2006041354.tif 000081
【図３９Ｅ】
2006041354.tif 000082
【図４０Ａ】
2006041354.tif 000083
【図４０Ｂ】
2006041354.tif 000084
【図４０Ｃ】
2006041354.tif 000085
【図４０Ｄ】
2006041354.tif 000086
【図４０Ｅ】
2006041354.tif 000087
【図４１Ａ】
2006041354.tif 000088
【図４１Ｂ】
2006041354.tif 000089
【図４１Ｃ】
2006041354.tif 000090
【図４１Ｄ】
2006041354.tif 000091
【図４１Ｅ】
2006041354.tif 000092
【図４２Ａ】
2006041354.tif 000093
【図４２Ｂ】
2006041354.tif 000094
【図４２Ｃ】
2006041354.tif 000095
【図４２Ｄ】
2006041354.tif 000096
【図４２Ｅ】
2006041354.tif 000097
【図４３Ａ】
2006041354.tif 000098
【図４３Ｂ】
2006041354.tif 000099
【図４３Ｃ】
2006041354.tif 000100
【図４３Ｄ】
2006041354.tif 000101
【図４３Ｅ】
2006041354.tif 000102
【図４３Ｆ】
2006041354.tif 000103
【図４４Ａ】
2006041354.tif 000104
【図４４Ｂ】
2006041354.tif 000105
【図４４Ｃ】
2006041354.tif 000106
【図４４Ｄ】
2006041354.tif 000107
【図４４Ｅ】
2006041354.tif 000108
【図４５Ａ】
2006041354.tif 000109
【図４５Ｂ】
2006041354.tif 000110
【図４５Ｃ】
2006041354.tif 000111
【図４５Ｄ】
2006041354.tif 000112
【図４５Ｅ】
2006041354.tif 000113
【図４６Ａ】
2006041354.tif 000114
【図４６Ｂ】
2006041354.tif 000115
【図４６Ｃ】
2006041354.tif 000116
【図４６Ｄ】
2006041354.tif 000117
【図４６Ｅ】
2006041354.tif 000118
【図４７Ａ】
2006041354.tif 000119
【図４７Ｂ】
2006041354.tif 000120
【図４７Ｃ】
2006041354.tif 000121
【図４７Ｄ】
2006041354.tif 000122
【図４７Ｅ】
2006041354.tif 000123
【図４８Ａ】
2006041354.tif 000124
【図４８Ｂ】
2006041354.tif 000125
【図４８Ｃ】
2006041354.tif 000126
【図４８Ｄ】
2006041354.tif 000127
【図４８Ｅ】
2006041354.tif 000128
【図４９】
2006041354.tif 000129
【図５０】
2006041354.tif 000130
【図５１】
2006041354.tif 000131
【図５２Ａ】
2006041354.tif 000132
【図５２Ｂ】
2006041354.tif 000133
【図５２Ｃ】
2006041354.tif 000134
【図５３Ａ】
2006041354.tif 000135
【図５３Ｂ】
2006041354.tif 000136
【図５３Ｃ】
2006041354.tif 000137
【図５４Ａ】
2006041354.tif 000138
【図５４Ｂ】
2006041354.tif 000139
【図５４Ｃ】
2006041354.tif 000140
【図５５Ａ】
2006041354.tif 000141
【図５５Ｂ】
2006041354.tif 000142
【図５５Ｃ】
2006041354.tif 000143
【図５６Ａ】
2006041354.tif 000144
【図５６Ｂ】
2006041354.tif 000145
【図５６Ｃ】
2006041354.tif 000146
【図５７Ａ】
2006041354.tif 000147
【図５７Ｂ】
2006041354.tif 000148
【図５７Ｃ】
2006041354.tif 000149
【図５８Ａ】
2006041354.tif 000150
【図５８Ｂ】
2006041354.tif 000151
【図５８Ｃ】
2006041354.tif 000152
【図５９Ａ】
2006041354.tif 000153
【図５９Ｂ】
2006041354.tif 000154
【図５９Ｃ】
2006041354.tif 000155
【図６０Ａ】
2006041354.tif 000156
【図６０Ｂ】
2006041354.tif 000157
【図６０Ｃ】
2006041354.tif 000158
【図６１Ａ】
2006041354.tif 000159
【図６１Ｂ】
2006041354.tif 000160
【図６１Ｃ】
2006041354.tif 000161
【図６２】
2006041354.tif 000162
【図６３Ａ】
2006041354.tif 000163
【図６３Ｂ】
2006041354.tif 000164
【図６３Ｃ】
2006041354.tif 000165
【図６４Ａ】
2006041354.tif 000166
【図６４Ｂ】
2006041354.tif 000167
【図６４Ｃ】
2006041354.tif 000168
【図６５】
2006041354.tif 000169
【図６６Ａ】
2006041354.tif 000170
【図６６Ｂ】
2006041354.tif 000171
【図６６Ｃ】
2006041354.tif 000172