(57)【要約】【課題】  炭化珪素を用いた静電誘導トランジスタにおいて、シート抵抗が小さいゲート領域を形成し、ゲート遅延を短縮し、高速スイッチング動作を実現する。【解決手段】  トレンチ溝１１０〜１１４に沿ってゲート領域１２を形成したＳＩＴの溝底のゲート引出し層１３からＣＶＤ法により形成されるタングステンプラグ膜を利用して、溝上部までタングステンプラグ膜（ゲート立上げ金属膜）３１で持ち上げ、トレンチ溝短冊の長辺を、ゲート遅延が問題にならない程度に短くし、溝上部でタングステンプラグ膜同士を接続した。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基体の第１導電型ｎ（又はｐ）の基板と、この基板の一面に形成されたドレイン電極と、前記基板の他面側に形成された第１導電型のエピタキシャル層と、半導体基体の前記他面に沿って形成された第１導電型のソース領域と、このソース領域にオーミック接触するソース用オーミック接触金属膜と、半導体基体の前記他面から形成された複数の溝と、これらの溝に沿って形成された第２導電型ｐ（又はｎ）のゲート領域を備えた縦型の電界効果トランジスタを備えた半導体装置において、前記溝の底部で、前記ゲート領域の引出し層とオーミック接触するとともに、半導体基体の前記他面へ立上がるゲート立上げ金属膜と、半導体基体の前記他面から前記ゲート立上げ金属膜に接続されたゲート引出し金属膜を備えたことを特徴とする半導体装置。
【請求項２】
請求項１において、前記ゲート立上げ金属膜と前記溝の壁面間に埋め込まれた絶縁膜を備えたことを特徴とする半導体装置。
【請求項３】
請求項１において、前記ゲート立上げ金属膜と前記溝の壁面間に埋め込まれたシリコン酸化膜を含む絶縁膜を備えたことを特徴とする半導体装置。
【請求項４】
請求項１において、前記立上げ金属膜は、前記溝の底部において、前記ゲート領域の引出し層との間でシリサイド層を形成したことを特徴とする半導体装置。
【請求項５】
請求項１において、前記ソース用オーミック接触金属膜に接続されたソース引出し金属膜を備え、このソース引出し金属膜と前記ゲート引出し金属膜を同一平面上に配置したことを特徴とする半導体装置。
【請求項６】
請求項１において、前記ソース用オーミック接触金属膜に接続されたソース引出し金属膜を備え、このソース引出し金属膜と前記ゲート引出し金属膜を同一平面上に配置するとともに、前記ソース引出し金属膜に接続したソース電極パッドを、前記ゲート引出し金属膜よりも外側の平面上に配置したことを特徴とする半導体装置。
【請求項７】
請求項１において、複数のソース引出し金属膜を同一平面上に配置するとともに、これら複数のソース引出し金属膜の間には、前記ゲート引出し金属膜を配置したことを特徴とする半導体装置。
【請求項８】
バンドギャップが２．０ｅＶ以上の半導体基体の第１導電型ｎ（又はｐ）の低不純物濃度の基板と、この基板の一面に形成されたドレイン電極と、前記基板の他面側に形成され、第１導電型の基板より低抵抗のエピタキシャル層と、半導体基体の前記他面に沿って形成された第１導電型のソース領域と、半導体基体の前記他面から形成された複数の溝と、これらの溝に沿って形成された第２導電型ｐ（又はｎ）のゲート領域と、前記ソース領域の他面側にオーミック接触するソース用オーミック接触金属膜と、このソース用オーミック接触金属膜に接触したソース引出し金属膜を備えた縦型の電界効果トランジスタを備えた炭化珪素半導体装置において、前記溝の底部で、前記ゲート領域の引出し層とオーミック接触するとともに、半導体基体の前記他面へ立上がるゲート立上げ金属膜と、半導体基体の前記他面から前記ゲート立上げ金属膜に接続されたゲート引出し金属膜を備えたことを特徴とする炭化珪素半導体装置。
【請求項９】
請求項８において、前記ゲート立上げ金属膜と前記溝の壁面間に埋め込まれた絶縁膜を備えたことを特徴とする炭化珪素半導体装置。
【請求項１０】
請求項８において、前記ゲート立上げ金属膜と前記溝の壁面間に埋め込まれたシリコン酸化膜を含む絶縁膜を備えたことを特徴とする炭化珪素半導体装置。
【請求項１１】
請求項８において、前記立上げ金属膜は、前記溝の底部において、前記ゲート領域の引出し層との間でシリサイド層を形成したことを特徴とする炭化珪素半導体装置。
【請求項１２】
請求項８において、前記ソース用オーミック接触金属膜に接続されたソース引出し金属膜を備え、このソース引出し金属膜と前記ゲート引出し金属膜を同一平面上に配置したことを特徴とする半導体装置。
【請求項１３】
請求項８において、前記ソース用オーミック接触金属膜に接続されたソース引出し金属膜を備え、このソース引出し金属膜と前記ゲート引出し金属膜を同一平面上に配置するとともに、前記ソース引出し金属膜に接続したソース電極パッドを、前記ゲート引出し金属膜よりも外側の平面上に配置したことを特徴とする半導体装置。
【請求項１４】
請求項８において、複数のソース引出し金属膜を同一平面上に配置するとともに、これら複数のソース引出し金属膜の間には、前記ゲート引出し金属膜を配置したことを特徴とする炭化珪素半導体装置。
【請求項１５】
バンドギャップが２．０ｅＶ以上の半導体基体の第１導電型ｎ（又はｐ）の低不純物濃度の基板と、この基板の一面に形成されたドレイン電極と、前記基板の他面側に形成され、第１導電型の基板より低抵抗のエピタキシャル層と、半導体基体の前記他面に沿って形成された第１導電型のソース領域と、半導体基体の前記他面から形成された複数の溝と、これらの溝に沿って形成された第２導電型ｐ（又はｎ）のゲート領域と、前記ソース領域の他面側にオーミック接触するソース用オーミック接触金属膜と、このソース用オーミック接触金属膜に接触したソース引出し金属膜を備えた縦型の電界効果トランジスタを備えた炭化珪素半導体装置において、前記溝の底部で、前記ゲート領域の引出し層とオーミック接触するとともに、半導体基体の前記他面へ立上がるゲート立上げ金属膜と、半導体基体の前記他面から前記ゲート立上げ金属膜に接触したゲート用オーミック接触金属膜と、このゲート用オーミック接触金属膜接続されたゲート引出し金属膜を備えたことを特徴とする炭化珪素半導体装置。
【請求項１６】
請求項１５において、前記ゲート立上げ金属膜と前記溝の壁面間に埋め込まれたシリコン酸化膜を含む絶縁膜を備えたことを特徴とする炭化珪素半導体装置。
【請求項１７】
請求項１５において、前記立上げ金属膜は、前記溝の底部において、前記ゲート領域の引出し層との間でシリサイド層を形成したことを特徴とする炭化珪素半導体装置。
【請求項１８】
請求項１５において、前記ソース用オーミック接触金属膜とゲート用オーミック接触金属膜を同一平面上に配置したことを特徴とする炭化珪素半導体装置。
【請求項１９】
請求項１５において、前記ソース用オーミック接触金属膜とゲート用オーミック接触金属膜を同一平面上に配置し、ソース電極パッドを、前記ゲート用オーミック接触金属膜よりも外側の平面上に配置したことを特徴とする炭化珪素半導体装置。
【請求項２０】
請求項１５において、複数の前記ソース用オーミック接触金属膜を同一平面上に配置するとともに、これら複数のソース用オーミック接触金属膜の間に前記ゲート用オーミック接触金属膜を配置したことを特徴とする炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に縦型電界効果トランジスタを備えた炭化珪素半導体装置の構造に関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、絶縁破壊電界がシリコン（Ｓｉ）に比べ約１０倍大きいため、縦型電界効果トランジスタに用いた場合、耐圧を維持するドリフト層（エピタキシャル層）を薄く、かつ高濃度にすることができ、損失を低減できる。ＳｉＣを用いたパワー半導体素子の１つに接合ＦＥＴ（ＪＦＥＴ）あるいは静電誘導トランジスタ（ＳＩＴ）がある。
【０００３】
特許文献１及び非特許文献１，２には、炭化珪素ＳｉＣの特長を利用した半導体装置が開示されている。これらの文献では、炭化珪素半導体の一面側からドレイン領域であるｎ＋基板、ｎ−エピ層を形成し、他面に沿ってｎ＋ソース領域を形成している。ここで、他面側から深いトレンチ溝を設け、この溝に沿ってｐ＋ゲート領域を形成し、このｐ＋ゲート領域は、前記ｎ＋ソース領域と接する位置まで伸びて形成している。隣接するトレンチ溝間で、前記他面に沿って存在する前記ｎ＋ソース領域の表面側には、これに接触するソースコンタクト層を介してソース電極を形成している。このソース電極は、ｎ＋ソース領域の表面だけでなく、溝内絶縁物の表面をも跨いで、半導体基体の他面全長方向に亘って形成されている。一方、トレンチ溝の底部には、前記ｐ＋ゲート領域に接合するゲートコンタクト層を設けている。これらのＪＦＥＴやＳＩＴは、隣接する一対のトレンチ溝間のｐ＋ゲート領域間のチャネルに拡がる空乏層により電流をオンオフするトランジスタである。このチャネル幅を微細にすることで、ゲート電圧がゼロの場合でも、オフ状態を保持する、いわゆる「ノーマリオフ」型のトランジスタを実現している。
【０００４】
非特許文献１には、ドリフト層となるｎ型エピ層の濃度を３Ｅ１５／ｃｍ−３とし、チャネル幅２．０μｍ、溝深さ２．０μｍで、ゲート電圧Ｖｇ＝０Ｖで、耐圧６５０Ｖ、順方向電流密度２５０Ａ／ｃｍ２を実現できることが開示されている。
【０００５】
【特許文献１】特表平９−５０８４９２号公報（図６〜図１１）
【非特許文献１】Materials Science Forum Vols.433-436(2003)pp.777-780
【非特許文献２】IEEE ELECTRON DEVICE LETTERS VOL.24,NO.7,JULY 2003,p.463-465
【発明の開示】
【発明が解決しようとする課題】
【０００６】
炭化珪素において、ｐ型ゲート領域の形成は、アルミニウムやボロンなどのイオン注入や、同様のドーパントを使ったエピタキシャル層を堆積することによって行われる。しかし、そのゲート層抵抗（シート抵抗値とも言う）は、数キロオームから数十キロオームと非常に高く、高速スイッチング動作の障害となる。
【０００７】
本発明の目的は、高速スイッチング動作が可能な炭化珪素を用いた静電誘導トランジスタを提供することである。
【課題を解決するための手段】
【０００８】
本発明は、その一面において、トレンチ溝を形成した縦型の電界効果トランジスタを備えた半導体装置において、溝の底部で、ゲート引出し層とオーミック接触するとともに、半導体基体の表面へ立上がるゲート立上げ金属膜を設け、半導体基体の前記表面から前記ゲート立上げ金属膜に接続されたゲート引出し金属膜を備えることを特徴とする。
【０００９】
本発明の望ましい実施態様においては、電界効果トランジスタとして、特許文献１、非特許文献１，２に挙げたような、トレンチ溝をもつノーマリオフ型のＪＦＥＴを備える。
【００１０】
溝部に沿って形成されたｐ型ゲート層において、溝下部にｐ型ゲート層とオーミック接触を形成する金属膜を設け、この金属膜を例えばＣＶＤタングステンプラグを利用することで溝上部にまで達するように立上げる。ただし、溝上部にはソース領域もあることから、ＣＶＤタングステンプラグが、溝の側壁に接触しないように絶縁膜を形成することが望ましい。
【００１１】
また、望ましい実施形態においては、溝上部において、ＣＶＤタングステンプラグ同士を接続するゲート引出し金属膜を設ける。
【００１２】
ソース領域の引出し層とオーミック接触するソース用オーミック接触金属膜と、溝下部に形成したゲート用オーミック接触金属膜は平行に配置されているため、トレンチの短冊の長辺下部同士のゲート用オーミック接触金属膜を溝上部において接続することはできない。しかし、ボンディングをするためのソース電極パッドは、ＳｉＣデバイスの主用途である大電流を流すためには、ワイヤを太くせざるを得ず、ボンディング用パッドも５００μｍ角以上になる。このため、トレンチ短冊の長辺をソース電極パッドに合わせて５００μｍ以上とすると、トレンチ短冊の両短辺でのみゲートバイアスを印加することになり、ゲート遅延が問題になることが懸念される。
【００１３】
そこで、本発明の望ましい実施形態においては、トレンチ短冊の長辺を短くし、ゲート配線を碁盤目上に這わせている。また、これに伴ないソース用オーミック接触金属膜の幅は小さくなるため、ソース電極用パッドを改めて形成している。
【発明の効果】
【００１４】
本発明の望ましい実施態様によれば、トレンチ溝に立上げたゲート立上げ金属膜により、ゲート層に直接バイアスを印加でき、高速スイッチングが可能な縦型の電界効果トランジスタを備えた半導体装置を提供することができる。
【００１５】
また、望ましい実施形態によれば、トレンチ短冊の長辺を短くしたことにより、ゲート遅延の影響をなくし、高速スイッチング可能な炭化珪素半導体装置を得ることができる。
【００１６】
本発明のその他の目的と特徴は、以下に述べる実施例の中で明らかにする。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明を実施例により詳細に説明する。
【００１８】
図１は、本発明の一実施例によるＳＩＴの断面構造図である。図において、バンドギャップが２．０ｅＶ以上の半導体基体は、まず、ドレイン領域である第１導電型ｎ＋（又はｐ＋）の低不純物濃度の基板１０を持ち、この基板１０の一面にドレイン電極２２を形成している。また、前記基板１０の他面側には、第１導電型の基板１０よりも高不純物濃度を持ち低抵抗のエピタキシャル層（ドリフト層）１１を備え、半導体基体の他面には、ｎ＋ソース領域１４を形成している。このソース領域１４の表面（半導体基体の他面）上には、オーミック接触を形成するために、ニッケル製のソース用オーミック接触金属膜３４を形成している。このソース用オーミック接触金属膜３４に、アルミ製のソース引出し金属膜３３を接触させ、さらにアルミ金属膜でソース電極パッド３２を形成している。この実施例では、４００Ａ／ｃｍ２程度の大電流を流すＳＩＴを想定し、アルミ製のソース電極パッド３２を厚くしている。また、ドレイン電極２２には、ニッケルを用いている。
【００１９】
この半導体基体の他面から、多数のトレンチ溝１１０〜１１４が形成されており、これらの溝に沿い、かつ、前述したソース領域１４に接触する位置まで続くｐ＋ゲート領域１２を形成している。このゲート領域１２には、後述するゲート用オーミック接触金属膜３１とのオーミック接触（コンタクト）を形成するため、濃度を高く設定したｐ＋＋引出し層１３が、溝の底部に存在する。一方、ｐ＋ゲート領域１２同士を溝上部で接続するため、ｐ＋＋引出し層１５が存在する。
【００２０】
さて、トレンチ溝１１０〜１１４内には、溝の底部にゲート用金属膜とこれに連なり、半導体の前記他面まで立上がる立上げ金属膜３１を埋め込んでいる。本実施例では、ｐ＋＋ゲート引出し層１３と接触しているところはニッケル膜を、垂直に溝を立上がる部分は、ＣＶＤ法により形成されたタングステン膜で形成している。この金属膜３１のうち、ゲート領域１２のｐ＋＋引出し層１３と接触しているゲート用ニッケル膜は、高温処理を施しシリサイデーション層を形成し、ｐ＋＋引出し層１３とゲート用ニッケル膜間をオーミック接触としている。このニッケル膜とタングステン膜を接続した金属膜３１により、溝の上部まで立上げ、ゲート層に直接バイアスを印加することを可能とした。さらに、上部に設けたｐ＋＋ゲート引出し層１５の上側で例えばアルミニウム等で形成されたゲート引出し金属膜３６でのタングステン膜同士の接続を可能とした。
【００２１】
これにより、ゲート層に直接バイアスを印加でき、ゲート抵抗による遅延を最小限にでき、高速のスイッチング動作を可能とする炭化珪素半導体装置を得ることができる。
【００２２】
ゲート立上げ金属膜３１と、４１及び４２は、トレンチ溝の側壁との接触を避けるために、溝に沿って、例えばシリコン酸化膜等の絶縁膜４１，４２を埋込んでいる。また、溝上部では、例えばシリコン酸化膜等の層間絶縁膜４３により、ゲートとソース間を絶縁している。さらに、層間絶縁膜４４は、メタル膜の上に堆積する必要があるので、プラズマＣＶＤ法により形成したシリコン酸化膜やシリコン窒化膜とすることが望ましい。
【００２３】
図２は、本発明の第１の実施例を製造するためのマスクレイアウトパターンのうち、ソースとゲート電極の取出し関係を示したものである。以下の説明で、ソース電極やゲート電極とは、半導体基体からソース電極やゲート電極を取出すためのオーミック接触金属膜及び／又はそこから電極に向ってソースやゲートを引出す金属膜の部分を指すものとする。
【００２４】
さて、１０１はゲート電極のマスクパターンであり、斜線部分に電極が残るようにホト工程及び電極の加工工程を施す。１０２はソース電極１であり、斜線部分に電極が残るようにホト工程及び電極の加工工程を施す。１０３はソース電極２であり、点線部分の内側に電極が残るようにホト工程及び電極の加工工程を施す。ゲート電極のマスクパターン１０１とソース電極１のマスクパターン１０２は、同一マスクで形成して問題ない。また、ソース電極２のマスクパターン１０３は、パターン１０２の後にホト工程を施す。図中、Ａ−Ａ'面で切ったときの断面が図１の断面構造図に相当し、Ｂ−Ｂ'面で切ったときの断面が図３に相当する。
【００２５】
ソース電極１０３は、通常ボンディングパッドとなる。本実施例の炭化珪素半導体装置では、大電流を流すことを想定しており、ボンディングするためのワイヤは太く、ボンディングパッドの大きさも５００μｍ角以上は必要となる。しかし、５００μｍ角以上の外側にのみゲート配線を形成すると、ゲートバイアスは、トレンチ短冊の短辺から印加されるため、短冊長辺の真ん中までは２５０μｍ以上の距離があることとなり、ゲート遅延が心配される。このため、本実施例では、ゲート短冊の長辺が最大でも１００μｍより短く、望ましくは１０〜２５μｍ程度とし、ゲート配線を碁盤目上に這わせた。その結果、ゲート遅延を最大限に小さくすることができ、高速スイッチング動作が可能な炭化珪素半導体装置を得る。
【００２６】
図４は、図２のソース電極１０２の下に存在するマスクパターンを示したものである。図４中１０１と図２の１０１は、同じものであり、ゲート電極である。２０１は、トレンチ溝のパターンであり、斜線部分が溝部となる。２０２は、ソース領域を形成するためのものであり、実線の内部にイオン注入の際の不純物イオンが入るようなパターンである。２０３は、ゲート電極である。
【００２７】
ゲート電極２０３は、トレンチ溝の長辺を長くしない程度に挿入する。これにより、ゲート遅延を小さくし、高速スイッチングを可能としている。
【００２８】
以上の実施形態を要約すると次の通りである。まず、バンドギャップが２．０ｅＶ以上の半導体基体の第１導電型ｎ（又はｐ）の低不純物濃度の基板１０と、この基板の一面に形成されたドレイン電極２２と、前記基板１０の他面側に形成され、第１導電型の基板より低抵抗のエピタキシャル層１１を備える。また、半導体基体の前記他面に沿って形成された第１導電型のソース領域１４と、半導体基体の前記他面から形成された複数の溝１１０〜１１４と、これらの溝に沿って形成された第２導電型ｐ（又はｎ）のゲート領域１２を形成する。そして、前記ソース領域１４の他面側にオーミック接触するソース用オーミック接触金属膜３４と、このソース用オーミック接触金属膜３４に接触したソース引出し金属膜３３を備えた縦型の電界効果トランジスタを備えた炭化珪素半導体装置を対象としている。
【００２９】
ここで、前記溝１１０〜１１４の底部で、前記ゲート引出し層１３とオーミック接触し、半導体基体の前記他面へ立上がるゲート立上げ金属膜３１と、半導体基体の前記他面から前記ゲート立上げ金属膜３１に接続されたゲート引出し金属膜３６を備えている。
【００３０】
この立上げ金属膜３１は、前記溝の底部において、前記ゲート引出し層１３との間でシリサイド層を形成しており、このゲート立上げ金属膜３１と前記溝１１０〜１１４の壁面間にはポリシリコンを含む絶縁膜４１，４２を埋め込んでいる。
【００３１】
また、ソース用オーミック接触金属膜３４に接続されたソース引出し金属膜３３を備えている。このソース引出し金属膜３３と前記ゲート引出し金属膜３６を同一平面上に配置するとともに、前記ソース引出し金属膜３３に接続したソース電極パッド３２を、前記ゲート引出し金属膜３６よりも外側の平面上に配置している。
【００３２】
さらに、複数の前記ソース引出し金属膜３３を同一平面上に配置するとともに、これら複数のソース引出し金属膜３３の間には、必ず前記ゲート引出し金属膜３６を配置している。
【００３３】
この実施例によれば、ゲート遅延を最大限に小さくすることができ、高速スイッチング動作が可能な炭化珪素半導体装置を得ることができる。
【００３４】
図５〜図７は、それぞれ本発明の実施例による炭化珪素半導体装置を製造するための第１〜第３のマスクパターンの実施例を示し、ソースパッドとゲート電極及びゲート電極パッドの関係図である。３０１は、ゲート電極及びそれに続くゲートパッド、３０２はソース電極パッドである。ソースパッドの下には、図２で示したパターンが配置される。
【００３５】
図８Ａ〜図８Ｋは、本発明の第１の実施例による半導体装置の製造工程Ａ〜Ｋを示す断面構造図である。
【００３６】
まず、図８Ａに示すように、ｎ型のエピ層１１を有するＳｉＣ基板１０に、例えば、ホトレジストなどでマスク５１を形成し、窒素やリンのイオン注入により選択的にｎ＋層１４を形成する。
【００３７】
次に、図８Ｂに示すように、ホトレジストやＣＶＤシリコン酸化膜などをパターニングしてマスク５２を形成し、図８Ｃに示すように、マスク５２により、ＳｉＣエピ層１１中にトレンチ溝を形成する。
【００３８】
ここで、図８Ｄに示すように、マスク５２をしたまま、アルミニウムのイオン注入により、ｐ＋ゲート領域１２及びｐ＋＋ゲート引出し層１３を形成する。ｐ＋ゲート領域１２の形成には、斜めイオン注入法が適している。
【００３９】
次に、図８Ｅに示すように、トレンチ溝をＣＶＤシリコン酸化膜５３等で埋めこんだ後、ホトレジスト５４等でマスキングし、アルミニウムのイオン注入などにより、ｐ＋＋高濃度のゲート引出し層１５を形成する。
【００４０】
ここで、図８Ｆに示すように、ＣＶＤ酸化膜やホトレジストを全て除去したのち、１５００度から２０００度程度の高温でアニールすることにより、イオン注入で生じた欠陥を除去するとともに、注入したドーパントを活性化する。
【００４１】
次に、図８Ｇに示すように、例えば、ＣＶＤシリコン酸化膜４０等で溝を埋込む。
【００４２】
さらに、図８Ｈに示すように、埋込んだＣＶＤシリコン酸化膜にドライエッチング法などにより穴を開け、ＣＶＤシリコン酸化膜４０は、図に示す溝の左右の壁面に沿う絶縁膜４１，４２に分かれる。そして、溝の底面には、例えばニッケル等の金属膜３１を蒸着する。また、裏面にニッケル等を蒸着後、１０００度程度のアニールを施し、ｐ＋＋層とニッケルとの間にシリサイデーション層をつくり、オーミックコンタクトを形成する。
【００４３】
ここで、図８Ｉに示すように、穴の中に例えばＣＶＤタングステンを用い、タングステンプラグ膜５５を堆積する。
【００４４】
次に、図８Ｊに示すように、プラズマ法によるＣＶＤシリコン酸化膜４３等を堆積後、コンタクト穴を開け、例えばニッケル膜３４を蒸着後、パターニングする。
【００４５】
ここで、図８Ｋに示すように、アルミニウム膜３３を蒸着後、パターニングし、さらにプラズマ法によるＣＶＤシリコン酸化膜４４を堆積後、パッド部分を穴あけし、アルミニウム等を蒸着、パターニングすることで、図１に示した炭化珪素半導体装置が得られる。
【００４６】
図９Ｊ〜図９Ｌは、本発明の第２の実施例による半導体装置の製造工程Ｊ〜Ｌを示す断面構造図である。
【００４７】
この実施例においては、製造工程Ａ〜Ｉは、図８Ａ〜図８Ｉと同一である。
【００４８】
次に、図９Ｊに示すように、プラズマ法によるＣＶＤシリコン酸化膜４３等を堆積後、コンタクト穴を開け、ソース用オーミック接触金属膜、例えばニッケル膜３４を蒸着する。このとき、同時に、ｐ型ゲート領域の高濃度ｐ型引出し層１５の上にも、ゲート用オーミック接触金属膜３５としてニッケル膜を蒸着後、パターニングする。
【００４９】
ここで、図９Ｋに示すように、アルミニウム膜３３及び３６を蒸着後、パターニングし、さらにプラズマ法によるＣＶＤシリコン酸化膜４４を堆積する。
【００５０】
最後に、パッド３２部分を穴あけし、アルミニウム等を蒸着、パターニングすることで、図９Ｌに示すような炭化珪素半導体装置が得られる。
【００５１】
この以上の実施形態を要約すると次の通りである。まず、バンドギャップが２．０ｅＶ以上の半導体基体の第１導電型ｎ（又はｐ）の低不純物濃度の基板１０と、この基板の一面に形成されたドレイン電極２２と、前記基板１０の他面側に形成され、第１導電型の基板より低抵抗のエピタキシャル層１１を備える。また、半導体基体の前記他面に沿って形成された第１導電型のソース領域１４と、半導体基体の前記他面から形成された複数の溝１１０〜１１４と、これらの溝に沿って形成された第２導電型ｐ（又はｎ）のゲート領域１２を形成する。そして、前記ソース領域１４の他面側にオーミック接触するソース用オーミック接触金属膜３４と、このソース用オーミック接触金属膜３４に接触したソース引出し金属膜３３を備えた縦型の電界効果トランジスタを備えた炭化珪素半導体装置を対象としている。
【００５２】
そして、前記溝１１０〜１１４の底部で、前記ゲート引出し層１３とオーミック接触し、半導体基体の前記他面へ立上がるゲート立上げ金属膜３１を設けている点までは前記第１の実施例と同じである。
【００５３】
ここで、半導体基体の前記他面から前記ゲート立上げ金属膜３１に接触したゲート用オーミック接触金属膜３５を備えている点で前記実施例と異っており、このゲート用オーミック接触金属膜３５に接続されたゲート引出し金属膜３６を備えている。このように、ニッケル膜とタングステン膜を接続して、溝の上部まで立上げ、さらなる抵抗低減を図るとともに、上部に設けたｐ＋＋ゲート引出し層１５でのタングステン膜同士の接続を可能としている。このｐ＋＋ゲート引出し層１５上でのタングステン膜同士の接続は、トレンチ短冊の長辺の長さが１０μｍから１００μｍ程度毎を想定しているため、ゲート抵抗での遅延を最小限にでき、高速のスイッチング動作を可能とする炭化珪素半導体装置を得ることができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施例による炭化珪素半導体装置の断面構造図。
【図２】本発明の第１の実施例による炭化珪素半導体装置を製造するためのマスクパターンであり、ソース電極パッドの下にくるソース電極とゲート電極の関係を示したレイアウト図。
【図３】本発明の第１の実施例による炭化珪素半導体装置の図２Ｂ−Ｂ'断面図。
【図４】本発明の第１の実施例による炭化珪素半導体装置を製造するためのマスクパターンであり、図２に示したソース電極の下にくるパターンであり、トレンチ溝形成マスク、ソース領域形成マスク、及びゲート電極の関係を示したレイアウト図。
【図５】本発明による炭化珪素半導体装置を製造するためのマスクパターンの第１の実施例であり、ソースパッドとゲート電極及びゲート電極パッドの関係図。
【図６】本発明による炭化珪素半導体装置を製造するためのマスクパターンの第２の実施例であり、ソースパッドとゲート電極及びゲート電極パッドの関係図。
【図７】本発明による炭化珪素半導体装置を製造するためのマスクパターンの第３の実施例であり、ソースパッドとゲート電極及びゲート電極パッドの関係図。
【図８Ａ】本発明の第１の実施例による半導体装置の製造工程Ａを示す断面構造図。
【図８Ｂ】本発明の第１の実施例による半導体装置の製造工程Ｂを示す断面構造図。
【図８Ｃ】本発明の第１の実施例による半導体装置の製造工程Ｃを示す断面構造図。
【図８Ｄ】本発明の第１の実施例による半導体装置の製造工程Ｄを示す断面構造図。
【図８Ｅ】本発明の第１の実施例による半導体装置の製造工程Ｅを示す断面構造図。
【図８Ｆ】本発明の第１の実施例による半導体装置の製造工程Ｆを示す断面構造図。
【図８Ｇ】本発明の第１の実施例による半導体装置の製造工程Ｇを示す断面構造図。
【図８Ｈ】本発明の第１の実施例による半導体装置の製造工程Ｈを示す断面構造図。
【図８Ｉ】本発明の第１の実施例による半導体装置の製造工程Ｉを示す断面構造図。
【図８Ｊ】本発明の第１の実施例による半導体装置の製造工程Ｊを示す断面構造図。
【図８Ｋ】本発明の第１の実施例による半導体装置の製造工程Ｋを示す断面構造図。
【図９Ｊ】本発明の第２の実施例による半導体装置の製造工程Ｊを示す断面構造図。
【図９Ｋ】本発明の第２の実施例による半導体装置の製造工程Ｋを示す断面構造図。
【図９Ｌ】本発明の第２の実施例による半導体装置の製造工程Ｌを示す断面構造図。
【符号の説明】
【００５５】
１０…ｎ＋半導体基板、１１…ｎ−エピタキシャル層（エピ層）、１２…ｐ型ゲート領域、１３，１５…ゲート引出し層、１４…ｎ型ソース領域、２２…ドレイン電極、３１…ゲート用オーミック接触金属膜（ゲート立上げ金属膜）、３２…ソース電極パッド、３３…ソース引出し金属膜、３４…ソース用オーミック接触金属膜、３５…ゲート用オーミック接触金属膜、３６…ゲート引出し金属膜、４０，４１，４２…絶縁膜（シリコン酸化膜）、４３，４４…層間絶縁膜、５１，５２，５４…マスク材、５３…埋め込み絶縁膜、５５…タングステンプラグ膜（ゲート立上げ金属膜）、１０１…ゲート電極のマスクパターン、１０２…ソース電極１のマスクパターン、１０３…ソース電極２のマスクパターン、１１０〜１１４…トレンチ溝、２０１…トレンチ溝形成のマスクパターン、２０２…ソース領域形成のマスクパターン、２０３…ゲート電極のマスクパターン、３０１…ゲート電極のマスクパターン、３０２…ソース電極パッドのマスクパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図８Ｉ】
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【図８Ｊ】
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【図８Ｋ】
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【図９Ｊ】
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【図９Ｋ】
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【図９Ｌ】
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