(57)【要約】【課題】ＢＧＡ基板上の電極端子を減少し、配線の引き回しが容易になり、信号のやり取りをする場合、波形のひずみが小さく、加えて放熱性にも優れた半導体装置及び半導体装置の実装方法を提供すること。【解決手段】一方の面にグリッド状に外部導電接続部１１１を備え、もう一方の面に半導体チップを収納する収納部１１２が凹状に設けられたエリアアレイパッケージ１１と、前記収納部１１２に配設される第１の半導体チッ１２プと、前記第１の半導体チップ１２より平面的に大きな面積を有し、同一の面に前記第１の半導体チップ１２の表面に設けられた電極部に接続する第１の導電接続部１３１及び前記エリアアレイパッケージの収納部１１２の外周辺に設けられた電極部に接続する第２の導電接続部１３２を備えた第２の半導体チップ１３と、を備えたものである。【選択図】  図１
2006108150.tif 000002
【特許請求の範囲】
【請求項１】
一方の面にグリッド状に外部導電接続部を備え、もう一方の面に半導体チップを収納する収納部が凹状に設けられたエリアアレイパッケージと、
前記収納部に配設される第１の半導体チップと、
前記第１の半導体チップより平面的に大きな面積を有し、同一の面に前記第１の半導体チップの表面に設けられた電極部に接続する第１の導電接続部及び前記エリアアレイパッケージの収納部の外周辺に設けられた電極部に接続する第２の導電接続部を備えた第２の半導体チップと、
を具備したことを特徴とする半導体装置。
【請求項２】
前記収納部に収納される前記第１の半導体チップの厚さが該収納部の深さと同じにされ、前記第２の半導体チップの第１，第２の導電接続部は同じ高さに形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の半導体チップの表面に設けられた電極部は、前記第２の半導体チップの第１の導電接続部を介して且つ第２の半導体チップに設けた配線及び第２の導電接続部を経由して前記エリアアレイパッケージの表面に設けた電極部に接続し、前記外部導電接続部から前記第１の半導体チップの信号を引出し可能としたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１の半導体チップはメモリであり、前記第２の半導体チップはＣＰＵを含むコントローラであることを特徴とする請求項１乃至３記載の半導体装置。
【請求項５】
一方の面にグリッド状に形成した外部導電接続部を備えたエリアアレイパッケージにおけるもう一方の面に半導体チップを収納する収納部を凹状に形成し、
前記収納部に第１の半導体チップを配設し、
前記第１の半導体チップより平面的に大きな面積を有し、同一面に第１，第２の導電接続部を備えた第２の半導体チップを、その第１の導電接続部にて前記第１の半導体チップの表面に設けられた電極部に接続し、前記第２の導電接続部にて前記エリアアレイパッケージの前記収納部の外周辺に設けられた電極部に接続したことを特徴とする半導体装置の実装方法。
【請求項６】
前記収納部に第１の半導体チップを配設する際に、前記収納部内に前記第１の半導体チップの大きさに合わせて設けた位置決め用のツメを用いて、前記第１の半導体チップを実装することを特徴とする請求項５記載の半導体装置の実装方法。
【請求項７】
前記収納部に第１の半導体チップを配設する際に、前記収納部内に前記第１の半導体チップを配置後、該収納部と前記第１の半導体チップ間の隙間に封止用の充填材を入れ、実装後の位置がずれないようにしたことを特徴とする請求項５記載の半導体装置の実装方法。
【請求項８】
一方の面にグリッド状に形成した外部導電接続部を備えたエリアアレイパッケージにおけるもう一方の面に半導体チップを収納する収納部を凹状に形成し、
第１の半導体チップと、該記第１の半導体チップより平面的に大きな面積を有した第２の半導体チップを用意し、
前記第１の半導体チップの表面に設けられた電極部に、前記第２の半導体チップの同一の面に設けた第１，第２の導電接続部のうちの一部分である第１の導電接続部を圧着接続し、
この圧着接続によって前記第１，第２の半導体チップを一体化したものを、前記第１の半導体チップを前記エリアアレイパッケージの前記収納部に配設し且つ前記第１，第２の導電接続部のうちの第２の導電接続部を前記エリアアレイパッケージの収納部の外周辺に設けられた電極部に接続するようにしたことを特徴とする半導体装置の実装方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つのフリップチップＩＣを１つＢＧＡパッケージで構成する半導体装置及び半導体装置の実装方法に関する。
【背景技術】
【０００２】
電子機器の高性能化、小型化に伴い、高密度に実装された半導体パッケージが要求されている。
【０００３】
近年、実装面積の低減のために、複数の半導体チップ（以下、ＩＣという）を高さ方向に積層して実装することにより、実装密度を高めたスタックドＣＳＰ（Chip Size Package）と呼ばれる構造が提案されている。スタックドＣＳＰでは、図８に示すようにＩＣ１の上に別のＩＣ２を上乗せにし、各ＩＣ１，２における電極端子からワイヤ（金線）３でＢＧＡ（Ball Grid Array）タイプの基板４に電気的接続していた。ＢＧＡ基板４は、その主面にボール状の電極端子５が複数グリッド状に配置された基板である。
【０００４】
例えば、特許文献１には、高密度実装を可能とするために、回路基板と、その回路基板上に上下に重積してフリップチップ搭載された２層以上のＩＣと、各層のＩＣの縁部に配置した入出力電極を前記回路基板上の配線電極上に接続する導電性接続部材（バンプ）とを備え、上層のＩＣの導電性接続部材を、上層のＩＣの下方で近接する下層のＩＣの外縁より外側に配列させる、ＩＣの実装構造体が記載されている。
【０００５】
また、特許文献２には、一方のＩＣの上表面に相互接続体（ラナー）を形成する一方、もう一方のＩＣの下表面にも相互接続体を形成し、ＩＣ同士を直接相互接続して、チップオンチップ形態の組立体を構成することが記載されている。
【０００６】
さらに、特許文献３には、スタックトタイプのＣＳＰにおける積層チップにおいて、主表面に回路配線の作り込まれた一方のＩＣには、他方のＩＣとの接続領域が設けられる一方、これら２つのＩＣに関係した信号の授受を担う外部接続部が設けられ、積み重ねられる他方のＩＣはその主表面上のパッドにバンプを有し、前記接続領域にフリップチップ実装されることが記載されている。
【特許文献１】特開２００２−３７３９６６号公報
【特許文献２】特開平１１−１９５７４６号公報
【特許文献３】特開２００３−１３３５０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のスタックドＣＳＰでは、信号を引き出すとき、各ＩＣの信号線、電源に対応してＩＣが必要としている電極数分、ＢＧＡ基板にも電極端子を用意する必要がある。その結果、ＢＧＡ基板内に電極のためのエリアが多く必要になる。（ＢＧＡ基板には各ＩＣに必要な電極端子の総和の電極端子が必要である。）
さらに、面積的に大きいＩＣから小さいＩＣへの信号をやり取りさせる場合（またその逆の場合）、ＩＣから一度ＢＧＡ基板に接続し、ＢＧＡ基板で信号線を引き回し、再度ＢＧＡ基板からＩＣへ接続する必要がある。そのためＢＧＡ基板上には電極端子用のエリア他に、ＩＣ−ＩＣ間の信号線引き回しのためのエリアが必要になる。また、ワイヤで接続した場合、ワイヤの距離等の影響により高速信号の波形が歪む可能性がある。
【０００８】
一方、特許文献１の構成では、回路基板上に２層以上のＩＣを重積するのに、バンプの高さを変える必要があり、実装が面倒である。
【０００９】
特許文献２は、チップオンチップ形態の組立体を構成するもので、この組立体をＢＧＡ基板上に配設するなどの組立構成については述べられていない。
【００１０】
特許文献３は、２つのＩＣはフリップチップにて互いに接続され、ＢＧＡ基板に接続する場合には外部接続部を用いてワイヤで接続するために、信号波形が歪む可能性がある。  そこで、本発明は、上記の課題に鑑みてなされたものであり、ＢＧＡ基板上の電極端子を減少し、配線の引き回しが容易になり、信号のやり取りをする場合、波形のひずみが小さく、加えて放熱性にも優れた半導体装置及び半導体装置の実装方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
本発明による半導体装置は、一方の面にグリッド状に外部導電接続部を備え、もう一方の面に半導体チップを収納する収納部が凹状に設けられたエリアアレイパッケージと、前記収納部に配設される第１の半導体チップと、前記第１の半導体チップより平面的に大きな面積を有し、同一の面に前記第１の半導体チップの表面に設けられた電極部に接続する第１の導電接続部及び前記エリアアレイパッケージの収納部の外周辺に設けられた電極部に接続する第２の導電接続部を備えた第２の半導体チップと、を具備したものである。
【００１２】
この構成によれば、エリアアレイパッケージ上の電極端子を減少し、配線の引き回しが容易になり、信号のやり取りをする場合、波形のひずみが小さくなる。
【００１３】
本発明の上記半導体装置において、前記収納部に収納される前記第１の半導体チップの厚さが該収納部の深さと同じにされ、前記第２の半導体チップの第１，第２の導電接続部は同じ高さに形成されることが好ましい。
【００１４】
この構成によれば、第１の半導体チップがエリアアレイパッケージ内に面一となるように収納できると共に、その上に面積的に大きい第２の半導体チップを載置し導電接続する際の固定が容易となる。
【００１５】
本発明の上記半導体装置において、前記第１の半導体チップの表面に設けられた電極部は、前記第２の半導体チップの第１の導電接続部を介して且つ第２の半導体チップに設けた配線及び第２の導電接続部を経由して前記エリアアレイパッケージの表面に設けた電極部に接続し、前記外部導電接続部から前記第１の半導体チップの信号を引出し可能としたことを特徴とする。
【００１６】
この構成によれば、スタックドＣＳＰを構成する２つのフリップチップＩＣのうちの半導体チップの信号をエリアアレイパッケージの外部に引き出すのに有用である。
【００１７】
本発明の上記半導体装置において、前記第１の半導体チップはメモリであり、前記第２の半導体チップはＣＰＵを含むコントローラであることを特徴とする。
【００１８】
この構成によれば、メモリはコントローラにのみ接続すれば良いので、エリアアレイパッケージの凹状の収納部に載置することが好ましい。
【００１９】
本発明による半導体装置の実装方法は、一方の面にグリッド状に形成した外部導電接続部を備えたエリアアレイパッケージにおけるもう一方の面に半導体チップを収納する収納部を凹状に形成し、前記収納部に第１の半導体チップを配設し、前記第１の半導体チップより平面的に大きな面積を有し、同一面に第１，第２の導電接続部を備えた第２の半導体チップを、その第１の導電接続部にて前記第１の半導体チップの表面に設けられた電極部に接続し、前記第２の導電接続部にて前記エリアアレイパッケージの前記収納部の外周辺に設けられた電極部に接続したことを特徴とする。
【００２０】
この方法によれば、エリアアレイパッケージ上の電極端子を減少させ、配線の引き回しが容易になり、信号のやり取りをする場合、波形のひずみを小さくすることが可能となる。
【００２１】
本発明の上記半導体装置の実装方法において、前記収納部に第１の半導体チップを配設する際に、前記収納部内に前記第１の半導体チップの大きさに合わせて設けた位置決め用のツメを用いて、前記第１の半導体チップを実装することを特徴とする。
【００２２】
この方法によれば、第１の半導体チップの位置決め湖底を用意に行うことが可能となる。
【００２３】
本発明の上記半導体装置の実装方法において、前記収納部に第１の半導体チップを配設する際に、前記収納部内に前記第１の半導体チップを配置後、該収納部と前記第１の半導体チップ間の隙間に封止用の充填材を入れ、実装後の位置がずれないようにしたことを特徴とする。
【００２４】
この方法によれば、第１の半導体チップの位置固定を行える一方、充填材に熱伝導性の良い樹脂等の物質を使うことで放熱性をよくすることができる。  
本発明による半導体装置の実装方法は、一方の面にグリッド状に形成した外部導電接続部を備えたエリアアレイパッケージにおけるもう一方の面に半導体チップを収納する収納部を凹状に形成し、第１の半導体チップと、該記第１の半導体チップより平面的に大きな面積を有した第２の半導体チップを用意し、前記第１の半導体チップの表面に設けられた電極部に、前記第２の半導体チップの同一の面に設けた第１，第２の導電接続部のうちの一部分である第１の導電接続部を圧着接続し、この圧着接続によって前記第１，第２の半導体チップを一体化したものを、前記第１の半導体チップを前記エリアアレイパッケージの前記収納部に配設し且つ前記第１，第２の導電接続部のうちの第２の導電接続部を前記エリアアレイパッケージの収納部の外周辺に設けられた電極部に接続するようにしたことを特徴とする。
【００２５】
この方法によれば、第１，第２の半導体チップにつき、予めチップ同士を接続・固定しておくことにより、一体化した１つのチップ部品を、エリアアレイパッケージの所定の位置に接続・固定すれば良いことになる。工程管理が分かり易くなる。
【発明の効果】
【００２６】
本発明によれば、ＢＧＡ基板のようなエリアアレイパッケージ上の電極端子は減らすことができ、配線の引き回しが容易になり、信号のやり取りをする場合、信号波形のひずみを小さくすることができる。さらに、封止樹脂を用いている場合は、熱伝導性の良い樹脂を用いることにより、放熱性も良好とすることができる。
【発明を実施するための最良の形態】
【００２７】
発明の実施の形態について図面を参照して説明する。
【実施例１】
【００２８】
図１は本発明の実施例１の半導体装置の構造の断面図を示している。
【００２９】
図１において、半導体装置１０は、エリアアレイパッケージとしてのＢＧＡ基板１１と、ＢＧＡ基板１１に設けた収納部１１２に配設される第１のＩＣ１２と、第１のＩＣ１２及びＢＧＡ基板１１の表面に配設される第２のＩＣ１３と、を具備している。エリアアレイパッケージは、ＢＧＡ（Ball Grid Array）基板及びＰＧＡ（Pin Grid Array）基板を総称した名称である。
【００３０】
ＢＧＡ基板１１は、裏面（図示下面）にグリッド状に外部導電接続部（外部端子）としてのボールグリッドアレイ１１１を備え、表面（図示上面）に半導体チップ（以下、ＩＣ）を収納する収納部１１２が凹状に設けられている。ＢＧＡ基板１１は、例えばガラスエポキシ基板で構成され、内部には例えば２層配線が設けられている。ボールグリッドアレイ１１１は、複数のボール状端子で構成される。
【００３１】
第１のＩＣ１２は、ＢＧＡ基板１１に設けた前記収納部１１２の載置面に接着剤等にて接着して配設される。収納部１１２の凹部の深さはＢＧＡ基板１１の収納部１１２内に配設される第１のＩＣ１２の厚さと同等とされている。
【００３２】
第２のＩＣ１３は、第１のＩＣ１２より平面的に大きな面積を有し、その図示下面に相当する裏面には、第１のＩＣ１２の表面に設けられた電極部としての電極パッド（図示せず）に接続する第１の導電接続部であるバンプ１３１と、前記ＢＧＡ基板１１の収納部１１２の外周辺に設けられた電極部としての電極パッド（図示せず）に接続する第２の導電接続部であるバンプ１３２とを同一面に備えている。第２のＩＣ１３のバンプ１３１，１３２は同じ高さに形成されている。なお、ＢＧＡ基板１１の収納部１１２の外周辺に設けられた電極パッド（図示せず）は、スルーホールを含む内部配線を経て前記ボールグリッドアレイ１１１に接続している。
【００３３】
第１のＩＣ１２は例えばメモリチップであり、第２のＩＣ１３は例えばマイクロプロセッサ又はＣＰＵのコントローラチップである。符号１４は樹脂による封止部材である。
【００３４】
なお、第１のＩＣ１２は、第２のＩＣ１３のバンプ１３１を介し第２のＩＣ１３の内部の配線を経由し、さらに第２のＩＣ１３のバンプ１３２を介してＢＧＡ基板１１表面の電極パッド（図示せず）に電気的に接続しすることで、前記ボールグリッドアレイ１１１から第１のＩＣ１２の信号を引出し可能にしてもよい。
【００３５】
図２は本発明の実施例１の半導体装置の実装方法を説明する断面図である。本実施例では、ＢＧＡ基板１１の収納部１１２の載置面に、予め第１のＩＣ１２の外形状に合わせてＩＣの位置決め用のツメ１１３を形成してある。第１のＩＣ１２の外形が四角形の場合は、位置決め用のツメ１１３としてＩＣ１２の四隅に接触するよう立設しても良いし、ＩＣ１２の四辺に接触するよう立設しても良いし、或いは、ＩＣ１２の外形周辺を取り囲む枠のように立設しても良い。
【００３６】
ＢＧＡ基板１１の収納部１１２の周辺の表面には図示しない複数の電極パッドが形成されている。第１のＩＣ１２の図示上面にはＩＣ１２内部からスルーホールなどで導出された配線に導電接続する図示しない複数の電極パッドが形成されている。
【００３７】
予めＢＧＡ基板１１の収納部１１２の載置面にＩＣ位置決め用のツメ１１３を形成しておき、図２(a)に示すようにツメ１１３で囲われた空間部分に第１のＩＣ１２を配置し収納部１１２の載置面に接着剤にて接着する。
【００３８】
その後、図２(b)に示すように図示下面に第１，第２の導電接続部である第１，第２のバンプ１３１，１３２を備えた第２のＩＣ１３を、第１の導電接続部であるバンプ１３１を第１のＩＣ１２の表面に設けられた前記電極パッドに対応させ、また第２の導電接続部であるバンプ１３２をＢＧＡ基板１１の収納部１１２の周辺の表面に設けられた前記電極パッドに対応させて配置し、第２のＩＣ１３を第１のＩＣ１２及びＢＧＡ基板１１に対して圧着接続することにより、フリップチップ実装する。そして、樹脂等の封止部材１４にて保護封止を行うことで、半導体装置１０として完成する。
【００３９】
このように図２の実施例１の実装方法は、面積的に小さいＩＣ１２に合わせてＢＧＡ基板１１の収納部１１２の載置面にＩＣの位置決め用のツメ１１３を立て、その中に小さいＩＣ１２を実装することにより、小さいＩＣ１２の位置決めを行った後に、面積的に大きいＩＣ１３と、小さいＩＣ１２及びＢＧＡ基板１１との導電接続を行うようにしている。
【実施例２】
【００４０】
図３は本発明の実施例２の半導体装置の実装方法を示す断面図である。
【００４１】
図示上面に複数の電極パッドを備えた第１のＩＣ１２と、この第１のＩＣ１２より平面的に大きな面積を有し図示下面に第１，第２の導電接続部である第１，第２のバンプ１３１，１３２を備えた第２のＩＣ１３とを用意し、図３(a)に示すように第２のＩＣ１３における第１の導電接続部であるバンプ１３１を第１のＩＣ１２の表面に設けられた電極パッドに対応させて配置し、第２のＩＣ１３を第１のＩＣ１２に対して圧着接続することにより、ＩＣ１２，１３同士を一体化する。
【００４２】
その後、ＩＣ１２，１３同士を圧着接続によって一体化したものを、図３(b)に示すように第１のＩＣ１２をＢＧＡ基板１１の前記収納部１１２の内部に入るように配設し、且つ第１，第２のバンプ１３１，１３２のうち第２バンプ１３２をＢＧＡ基板１１の収納部１１２の外周辺に設けられた図示しない電極パッドに圧着接続する。そして、樹脂等の封止部材１４にて保護封止を行うことで、半導体装置１０として完成する。
【００４３】
このように図３の実施例２の実装方法は、面積的に小さいＩＣ１２と大きいＩＣ１３間を電極パッドとバンプによる導電接続を先に行い、ＩＣ１２とＩＣ１３間の位置を動かないように接続・固定した後、この一体化したＩＣ１２，ＩＣ１３におけるＩＣ１２の一面（図示下面）とＢＧＡ基板１１の収納部１１２の載置面とを接着すると同時に、ＩＣ１３の外周辺のバンプとＢＧＡ基板１１の収納部１１２の外周辺の電極パッド（図示せず）とを導電接続している。
【実施例３】
【００４４】
図４は本発明の実施例３の半導体装置の実装方法を示す断面図である。
【００４５】
ＢＧＡ基板１１の収納部１１２の周辺の表面には図示しない複数の電極パッドが形成されている。この複数の電極パッドはＢＧＡ基板１１内部の配線を介してボールグリッドアレイ１１１に導電接続している。第１のＩＣ１２の図示上面にはＩＣ１２内部からスルーホールなどで導出された配線に導電接続する図示しない複数の電極パッドが形成されている。
【００４６】
図４(a)に示すように、ＢＧＡ基板１１の収納部１１２内の載置面に第１のＩＣ１２を配置し接着剤にて接着する。
【００４７】
その後、図４(b)に示すように、収納部１１２と第１のＩＣ１２間の隙間に封止用の充填材１１４を入れ、実装後の位置がずれないように固定する。充填材１１４としては、樹脂が用いられる。この樹脂に熱伝導性の良い物質を使うことで放熱性を良くすることもできる。
【００４８】
さらにその後、図４(c)に示すように、一面（図示下面）に第１，第２の導電接続部であるバンプ１３１，１３２を備えた第２のＩＣ１３を、第１のＩＣ１２及びＢＧＡ基板１１に対して圧着接続する。
【００４９】
すなわち、第２のＩＣ１３における第１の導電接続部であるバンプ１３１を第１のＩＣ１２の表面に設けられた電極パッドに対応させ、また第２の導電接続部であるバンプ１３２をＢＧＡ基板１１の収納部１１２の周辺の表面に設けられた電極パッドに対応させて配置し、第２のＩＣ１３を第１のＩＣ１２及びＢＧＡ基板１１に対して圧着接続することにより、フリップチップ実装する。そして、樹脂等の封止部材１４にて保護封止を行うことで、半導体装置１０として完成する。
【００５０】
このように図４の実施例３の実装方法は、小さいＩＣ１２を実装後位置がずれないようにＢＧＡ基板１１の収納部１１２の周辺部と小さいＩＣ１２の外周部との間の隙間に封止用の充填材１１４を入れてＩＣ１２を位置決め固定することにより、ＩＣ１２とＢＧＡ基板１１を一体化し、その後、大きいＩＣ１３と、一体化した小さいＩＣ１２及びＢＧＡ基板１１とを導電接続するようにしている。
【００５１】
次に、実施例１〜３の半導体装置におけるＩＣ１２，ＩＣ１３及びＢＧＡ基板１１の平面的な配置構成の例について説明する。
【００５２】
図５は図１の半導体装置の平面図である。図１のＡ−Ａ線断面図に相当するものである。
【００５３】
図５において、ＢＧＡ基板１１の表面に凹状に形成した収納部１１２の載置面には、第１のＩＣ１２が接着剤にて接着固定され、ＢＧＡ基板１１の収納部１１２の周辺の表面には複数の電極パッドが配置される領域１１５（２点鎖線にて示す）が形成されている。第１のＩＣ１２には、その表面に図示しない複数の電極パッドが形成されている。
【００５４】
第１のＩＣ１２を収納部１１２に収納固定したＢＧＡ基板１１の表面には、電極パッド領域１１５の外形状より大きい面積の第２のＩＣ１３（一点鎖線にて示す）がその下面に形成されたバンプ１３１，１３２（図１参照）にて第１のＩＣ１２の表面の電極パッド（図示せず）及びＢＧＡ基板１１の表面の電極パッド領域１１５の複数パッドに圧着接続されている。
【００５５】
図６は本発明の図５の半導体装置の変形例の平面図を示している。
【００５６】
図６において、ＢＧＡ基板１１の表面に凹状に形成した収納部１１２の載置面には、２つのＩＣ１２-1，ＩＣ１２-2が並んで接着剤にて接着固定され、ＢＧＡ基板１１の収納部１１２の周辺の表面には複数の電極パッドが配置される領域１１５（２点鎖線にて示す）が形成されている。２つのＩＣ１２-1，ＩＣ１２-2には、それぞれの表面に図示しない複数の電極パッドが形成されている。
【００５７】
２つのＩＣ１２-1，ＩＣ１２-2を収納部１１２に収納したＢＧＡ基板１１の表面には、電極パッド領域１１５の外形状より大きい面積の第２のＩＣ１３（一点鎖線にて示す）がその下面に形成されたバンプ１３１，１３２にて２つのＩＣ１２-1，ＩＣ１２-2の表面の電極パッド（図示せず）及びＢＧＡ基板１１の表面の電極パッド領域１１５の複数パッドに圧着接続されている。
【００５８】
図７は本発明の図５の半導体装置の他の変形例の平面図を示している。
【００５９】
図７において、ＢＧＡ基板１１の表面には、２つの凹状に形成した収納部１１２が設けられており、各収納部１１２の載置面にはそれぞれＩＣ１２-1，ＩＣ１２-2が接着剤にて接着固定されている。ＢＧＡ基板１１の表面に設けた２つの収納部１１２，１１２の間に存在する領域には、複数の電極パッドが配置される領域１１５（２点鎖線にて示す）が形成されている。２つのＩＣ１２-1，ＩＣ１２-2には、それぞれの表面に図示しない複数の電極パッドが形成されている。
【００６０】
２つのＩＣ１２-1，ＩＣ１２-2を２つの収納部１１２にそれぞれ収納したＢＧＡ基板１１の表面には、少なくとも２つのＩＣ１２-1，ＩＣ１２-2を覆う大きさの面積を有する第２のＩＣ１３（一点鎖線にて示す）がその下面に形成されたバンプ１３１，１３２にて２つのＩＣ１２-1，ＩＣ１２-2の表面の電極パッド（図示せず）及びＢＧＡ基板１１の表面の電極パッド領域１１５の複数パッドに圧着接続されている。
【００６１】
以上述べた本発明実施例１乃至３によれば、ＩＣ，ＩＣ間で直接導電接続するため、ＢＧＡ基板上の電極パッドの数は減少できる。特に小さいＩＣがパッケージ外部に信号を引き出さない場合、ＢＧＡ基板上での小さいＩＣ用の電極パッド、配線エリアが不要になる。これらのことはＢＧＡ基板において配線に使うことできるエリアが広がることになり、配線の引き回しが容易になる。
【００６２】
また、ＩＣ，ＩＣ間の接続では例えばメモリチップとコントローラチップ間で信号のやり取りをする場合、チップ間の接続はワイヤ接続ではないため信号波形のひずみが小さくなる。
【００６３】
さらに、ＩＣとＢＧＡ基板間の接続もフリップチップ接続であり、同様に信号波形はひずみが小さくなる。
【産業上の利用可能性】
【００６４】
本発明は、２つのフリップチップＩＣを１つエリアアレイパッケージで構成する半導体装置及び半導体装置の実装方法であるが、ＩＣの薄型化及び小型化が進むに伴い、３つ以上のフリップチップＩＣを積層させて１つエリアアレイパッケージで構成することも可能となる。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施例１の半導体装置の構造の断面図。
【図２】本発明の実施例１の半導体装置の実装方法を示す断面図。
【図３】本発明の実施例２の半導体装置の実装方法を示す断面図。
【図４】本発明の実施例３の半導体装置の実装方法を示す断面図。
【図５】図１の半導体装置の平面図。
【図６】本発明の図５の半導体装置の変形例の平面図。
【図７】本発明の図５の半導体装置の他の変形例の平面図。
【図８】従来例のスタックドＣＳＰを示す断面図。
【符号の説明】
【００６６】
１１…ＢＧＡ基板（エリアアレイパッケージ）、１２…第１の半導体チップ（第１のＩＣ）、１３…第２の半導体チップ（第２のＩＣ）、１１１…ボールグリッドアレイ（外部導電接続部）、１１２…収納部、１３１…第１の導電接続部（第１のバンプ），１３２…第２の導電接続部（第２のバンプ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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