(57)【要約】【課題】データ入力に長い時間を要してもマルチビット書き込み方式を採用できる半導体記憶装置のデータ書き込み回路を提供する。【解決手段】マルチビットの複数のメモリセルにそれぞれ書き込まれる複数のデータであって入力マルチビットアドレスＭＢＡの変更に従って順次入力されるデータＤＱを、順次ラッチするマルチビットデコーダ＆データラッチ回路４と、上記ラッチされた複数のデータを、入力アドレスＡＤＤの内のカラムアドレスに従って上記複数のメモリセルのソースにそれぞれ印加するカラムデコーダ５と、上記複数のデータが全てラッチされて上記複数のメモリセルのソースに印加されたら、データ書き込みのための高いセルドレイン電圧ＣＤＶ（約５．０［Ｖ］）を上記複数のメモリセルのドレインに同時に印加して、上記複数のメモリセルに上記複数のデータをそれぞれ書き込むセルドレイン電圧ジェネレータ７Ａとを備える。【選択図】        図１
2006065968.tif 000002
【特許請求の範囲】
【請求項１】
１回の書込み動作で複数のメモリセルにデータを書き込むマルチビット書き込みが可能な半導体記憶装置のデータ書き込み回路において、
上記複数のメモリセルにそれぞれ書き込まれる複数のデータであって入力マルチビットアドレスの変更に従って順次入力されるデータを、順次ラッチするデータラッチ手段と、
上記データラッチ手段にラッチされた上記複数のデータを、入力カラムアドレスに従って上記複数のメモリセルのソースにそれぞれ印加するカラムデコード手段と、
上記複数のデータが全てラッチされるまでは、データ書き込みがされない低いセルドレイン電圧を上記複数のメモリセルのドレインに印加しておき、上記複数のデータが全てラッチされて上記複数のメモリセルのソースに印加されたら、データ書き込みのための高いセルドレイン電圧を上記複数のメモリセルのドレインに同時に印加して、上記複数のメモリセルに上記複数のデータをそれぞれ書き込むセルドレイン電圧生成手段と
を備えた
ことを特徴とするデータ書き込み回路。
【請求項２】
上記セルドレイン電圧生成手段は、２つの入力制御信号の論理をもとに、上記高いセルドレイン電圧を印加するタイミングを設定することを特徴とする請求項１記載のデータ書き込み回路。
【請求項３】
１回の書込み動作で複数のメモリセルにデータを書き込むマルチビット書き込みが可能な半導体記憶装置のデータ書き込み回路において、
上記複数のメモリセルにそれぞれ書き込まれる複数のデータであって入力マルチビットアドレスの変更に従って順次入力されるデータを、順次ラッチするデータラッチ手段と、
上記データラッチ手段にラッチされた上記複数のデータを、入力カラムアドレスに従って上記複数のメモリセルのソースにそれぞれ印加するカラムデコード手段と、
上記マルチビットアドレスの変更によって上記複数のデータの内の最後のデータの入力期間になるまでは、データ書き込みがされない低いセルドレイン電圧を上記複数のメモリセルのドレインに印加しておき、上記最後のデータの入力期間になったら、データ書き込みのための高いセルドレイン電圧を上記複数のメモリセルのドレインに同時に印加して、上記複数のメモリセルに上記複数のデータをそれぞれ書き込むセルドレイン電圧生成手段と
を備えた
ことを特徴とするデータ書き込み回路。
【請求項４】
上記セルドレイン電圧生成手段は、１つの入力制御信号と上記入力マルチビットアドレスの論理をもとに、上記高いセルドレイン電圧を印加するタイミングを設定することを特徴とする請求項３記載のデータ書き込み回路。
【請求項５】
１回の書込み動作で複数のメモリセルにデータを書き込むマルチビット書き込みが可能な半導体記憶装置のデータ書き込み方法において、
データ書き込みがされない低いセルドレイン電圧を上記複数のメモリセルのドレインに印加しておくステップと、
データラッチ手段の複数のラッチ出力を、入力カラムアドレスに従って上記複数のメモリセルのソースにそれぞれ接続するステップと、
上記複数のメモリセルにそれぞれ書き込まれる複数のデータであって入力マルチビットアドレスの変更に従って順次入力されるデータを、上記データラッチ手段によって順次ラッチするステップと、
上記複数のデータが全てラッチされて上記複数のメモリセルのソースに印加されたら、データ書き込みのための高いセルドレイン電圧を上記複数のメモリセルのドレインに同時に印加して、上記複数のメモリセルに上記複数のデータをそれぞれ書き込むステップと
を含む
ことを特徴とするデータ書き込み方法。
【請求項６】
１回の書込み動作で複数のメモリセルにデータを書き込むマルチビット書き込みが可能な半導体記憶装置のデータ書き込み方法において、
データ書き込みがされない低いセルドレイン電圧を上記複数のメモリセルのドレインに印加しておくステップと、
データラッチ手段の複数のラッチ出力を、入力カラムアドレスに従って上記複数のメモリセルのソースにそれぞれ接続するステップと、
上記複数のメモリセルにそれぞれ書き込まれる複数のデータであって入力マルチビットアドレスの変更に従って順次入力されるデータを、上記データラッチ手段によって順次ラッチするステップと、
上記マルチビットアドレスの変更によって上記複数のデータの内の最後のデータの入力期間になったら、データ書き込みのための高いセルドレイン電圧を上記複数のメモリセルのドレインに同時に印加して、上記複数のメモリセルに上記複数のデータをそれぞれ書き込むステップと
を含む
ことを特徴とするデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＰＲＯＭ等の半導体記憶装置のデータ書き込み回路およびデータ書き込み方法に関するものである。
【背景技術】
【０００２】
ＥＥＰＲＯＭにおいては、１回の書き込み動作（書き込み動作保持）で１つのメモリセル（シングルビット）にデータ書き込みをするシングルビット書き込み方式が従来より採用されているが、近年のメモリの大容量化に伴ってデータ書き込み時間の増大が懸念されており、これを回避するべく１回の書き込み動作（書き込み動作保持）で複数のメモリセル（マルチビット）にデータ書き込みをするマルチビット書き込み方式も採用されている。
【０００３】
図７は従来のＥＰＲＯＭの構成図である。図７の従来のＥＥＰＲＯＭは、複数のメモリセルがマトリクス配列されたメモリセルアレイと、このメモリセルアレイ内のメモリセルにデータを書き込む従来のデータ書き込み回路と、メモリセルに書き込まれるデータＤＱが入力される入力パッド１と、マルチビットアドレスＭＢＡの３ビットの構成ビットＭＡ０，ＭＡ１，ＭＡ２がそれぞれ入力される３つの入力パッド２と、カラムアドレスおよびロウアドレスで構成されたアドレスＡＤＤが入力される入力パッド３と、書き込み電圧ＶＰＰが入力される入力パッド１５と、制御信号ＣＥＢが入力される入力パッド１６と、制御信号ＯＥＢが入力される入力パッド１７とを備えている。
【０００４】
図７において、上記従来のデータ書き込み回路は、マルチビットアドレスＭＢＡをデコードして入力データＤＱをラッチする８つのマルチビットデコーダ＆データラッチ回路４（４−Ａ０，４−Ａ１，…４−Ａ７）と、カラムアドレスをデコードする８つのカラムデコーダ５（５−Ａ０，５−Ａ１，…５−Ａ７）と、ロウアドレスをデコードするロウデコーダ６と、セルドレイン電圧ジェネレータ７とを備え、８つのマルチビットＡ０，Ａ１，…，Ａ７のメモリセルにマルチビット書き込みが可能である。マルチビットデコーダ＆データラッチ回路４−Ａｋ（ｋは０から７までの任意の整数）およびカラムデコーダ５−Ａｋは、マルチビットＡｋを受け持つ。
【０００５】
図８は図７の従来のデータ書き込み回路においてのセルドレインジェネレータ７内の論理回路例を示す図である。この従来のセルドレイン電圧ジェネレータ７は、入力される書き込み電圧ＶＰＰが低圧レベル（例えばＧＮＤレベル（０［Ｖ］））のときにはＬレベルとなり、書き込み電圧ＶＰＰが高圧レベル（例えば８［Ｖ］）になるとＨレベルとなる書き込み電圧検出信号ＶＰＰＨを出力する高電圧検出回路３０を備え、書き込み電圧検出信号前記ＶＰＰＨと制御信号ＣＥＢ，ＯＥＢの論理に応じて、０．６［Ｖ］あるいは５．０［Ｖ］のセルドレイン電圧ＣＤＶを出力する回路になっている。
【０００６】
図９は図７のＥＥＰＲＯＭにおいての従来のマルチビット書き込みのタイミングチャートである。まず、時刻ｔ１以前は、ロウデコーダ６は、Ｍ本のワード線ＷＬ１〜ＷＬＭおよび２本のセレクト線ＳＬｏｄｄ，ＳＬｅｖｅｎを、全てＧＮＤレベル（０［Ｖ］）にしている。また、マルチビットデコーダ＆データラッチ回路４−Ａ０〜４−Ａ７は、いずれも初期データとしてＨレベルをラッチしており、これらのマルチビットデコーダ＆データラッチ回路４−Ａ０〜４−Ａ７のラッチ入力は、いずれも入力パッド１から切り離されている。
【０００７】
次に、時刻ｔ１になると、入力パッド２より、マルチビットＡ０を選択するマルチビットアドレスＭＢＡが入力されるとともに、図９の例では、入力パッド３より、ワード線ＷＬｍ，オッドセレクト線ＳＬｏｄｄ，ビット線ＢＬｎ−Ａ０〜ＢＬｎ−Ａ７のデコードアドレスａ０を選択するアドレスＡＤＤが入力される。
【０００８】
また、時刻ｔ１においては、書き込み電圧検出信号ＶＰＰＨ（書き込み電圧ＶＰＰ）および制御信号ＣＥＢ，ＯＥＢは、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル（約８．０［Ｖ］））／Ｈレベル／Ｈレベルであり、セルドレイン電圧ジェネレータ７（図８参照）において、ＮＡＮＤゲート３３の出力はＨレベル、ＮＡＮＤゲート３４の出力はＬレベルであり、ＰＭＯＳトランジスタ３１はＯＦＦ、ＰＭＯＳトランジスタ３２はＯＮしており、セルドレイン電圧ジェネレータ７から約０．６［Ｖ］のセルドレイン電圧ＣＤＶが出力されている。
【０００９】
ロウデコーダ６は、デコードアドレスａ０を選択するアドレスＡＤＤの内のロウアドレスが入力されると、Ｍ本のワード線ＷＬ１〜ＷＬＭからワード線ＷＬｍを選択するとともに、２本のセレクト線ＳＬｏｄｄ，ＳＬｅｖｅｎからオッドセレクト線ＳＬｏｄｄを選択し、これらワード線ＷＬｍおよびオッドセレクト線ＳＬｏｄｄに、書き込み電圧ＶＰＰによる約８．０［Ｖ］の電圧を印加する。これにより、全てのオッドセレクタ（オッドセレクタ８−ｏｄｄ１，８−ｏｄｄ２を含む）がＯＮし、これらのオッドセレクタに接続されている全てのドレイン線（ドレイン線ＤＬｏｄｄ１，ＤＬｏｄｄ２を含む）にセルドレイン電圧ＣＤＶ（このときは約０．６［Ｖ］）が供給される。
【００１０】
また、マルチビットＡｋを受け持つカラムデコーダ５−Ａｋは、デコードアドレスａ０を選択するアドレスＡＤＤの内のカラムアドレスが入力されると、ビット線ＢＬｎ−Ａｋを選択し、このビット線ＢＬｎ−Ａｋに、マルチビットＡｋを受け持つマルチビットデコーダ＆データラッチ回路４−Ａｋの出力を接続する。
【００１１】
また、マルチビットＡ０を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ０は、マルチビットＡ０を選択するマルチビットアドレスＭＢＡが入力されると、そのラッチ入力を入力パッド１に接続する。
【００１２】
次に、時刻ｔ２になると、入力パッド１６よりセルドレイン電圧ジェネレータ７に入力される制御信号ＣＥＢがＨレベルからＬレベルになり、書き込み禁止期間から書き込み動作期間に入る。
【００１３】
上記のように、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｈレベル／Ｈレベルの論理から、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｌレベル／Ｈレベルの論理に変更され、書き込み禁止期間から書き込み動作期間に入ると、セルドレイン電圧ジェネレータ７（図８参照）において、ＮＡＮＤゲート３３の出力はＨレベルからＬレベルになり、ＮＡＮＤゲート３４の出力はＬレベルからＨレベルになって、ＰＭＯＳトランジスタ３１はターンＯＮし、ＰＭＯＳトランジスタ３２はターンＯＦして、セルドレイン電圧ジェネレータ７から出力されるセルドレイン電圧ＣＤＶは、約０．６［Ｖ］から約５．０［Ｖ］に上昇する。
【００１４】
この高い電圧レベル（約５．０［Ｖ］）のセルドレイン電圧ＣＤＶは、全てのオッドセレクタ（オッドセレクタ８−ｏｄｄ１，８−ｏｄｄ２を含む）および全てのドレイン線（ドレイン線ＤＬｏｄｄ１，ＤＬｏｄｄ２を含む）を介して、メモリセルユニットの全メモリセルの内、半分のメモリセルのドレインに供給される。
【００１５】
コントロールゲートにワード線ＷＬｍから約８．０［Ｖ］の電圧が印加され、ソースがビット線ＢＬｎ−Ａｋおよびカラムデコーダ５−Ａｋを介してマルチビットデコーダ＆データラッチ回路４−Ａｋのラッチ出力に接続されているメモリセルでは、そのドレインに印加されるセルドレイン電圧ＣＤＶが約５．０［Ｖ］に上昇すると、マルチビットデコーダ＆データラッチ回路４−ＡｋのラッチデータがＬレベルであってビット線ＢＬｎ−Ａｋからソースに印加される電圧がＧＮＤレベル（０［Ｖ］）であれば、フローティングゲートに電子が注入され、マルチビットデコーダ＆データラッチ回路４−ＡｋのラッチデータがＨレベルであってビット線ＢＬｎ−Ａｋからソースに印加される電圧が電源電圧ＶＣＣの近傍（約３．５［Ｖ］）であれば、フローティングゲートに電子は注入されない。
【００１６】
つまり、セルドレイン電圧ＣＤＶが約５．０［Ｖ］に上昇すると、ワード線ＷＬｍおよびビット線ＢＬｎ−Ａｋによって選択されたマルチビットＡｋのメモリセルに、マルチビットデコーダ＆データラッチ回路４−Ａｋによってラッチされる入力データＤＱ−Ａｋを書き込むことができる。
【００１７】
そして、このようなデータ書き込み期間に、マルチビットＡ０〜Ａ７を選択するマルチビットアドレスＭＢＡを入力パッド２より順次入力するとともに、８つのマルチビットＡ０〜Ａ７にそれぞれ書き込む８つのデータＤＱ−Ａ０〜ＤＱ−Ａ７を入力パッド１より順次入力し、これらの入力データＤＱ−Ａ０〜ＤＱ−Ａ７を、マルチビットＡ０〜Ａ７をそれぞれ受け持つマルチビットデコーダ＆データラッチ回路４−Ａ０〜４−Ａ７でそれぞれラッチして、マルチビットＡ０〜Ａ７のメモリセルにそれぞれ書き込む。
【００１８】
まず、入力パッド１より、マルチビットＡ０のメモリセル９に書き込むＨレベルまたはＬレベルのデータＤＱ−Ａ０が入力されると、このときに選択されているマルチビットＡ０を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ０は、初期データ（Ｈレベル）に代えて、入力データＤＱ−Ａ０をラッチする。このマルチビットデコーダ＆データラッチ回路４−Ａ０でラッチされた入力データＤＱ−Ａ０は、カラムデコーダ５−Ａ０を介してビット線ＢＬｎ−Ａ０に出力され、マルチビットＡ０のメモリセル９に書き込まれる。
【００１９】
データＤＱ−Ａ０がＬレベルであれば、メモリセル９のソースはＧＮＤレベル（０［Ｖ］）となり、メモリセル９のフローティングゲートに電子が注入され、データＤＱ−Ａ０がＨレベルであれば、メモリセル９のソースは電源電圧ＶＣＣの近傍（約３．５［Ｖ］）となり、メモリセル９のフローティングゲートに電子は注入されない。
【００２０】
次に、時刻ｔ３で、入力パッド２より入力されるマルチビットアドレスＭＢＡが、マルチビットＡ０を選択する値から、マルチビットＡ１を選択する値に変更されると、マルチビットＡ０を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ０は、そのラッチ入力を入力パッド１から切り離し、マルチビットＡ１を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ１が、そのラッチ入力を入力パッド１に接続する。
【００２１】
その後、入力パッド１より、マルチビットＡ１のメモリセル１０に書き込むデータＤＱ−Ａ１が入力されると、このときに選択されているマルチビットＡ１を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ１は、初期データ（Ｈレベル）に代えて、入力データＤＱ−Ａ１をラッチする。このマルチビットデコーダ＆データラッチ回路４−Ａ１でラッチされた入力データＤＱ−Ａ１は、カラムデコーダ５−Ａ１を介してビット線ＢＬｎ−Ａ１に出力され、マルチビットＡ１のメモリセル１０に書き込まれる。
【００２２】
以下、同様にして、時刻ｔ４，ｔ５，ｔ６，ｔ７，ｔ８，ｔ９で、入力パッド２より入力されるマルチビットアドレスＭＢＡが、マルチビットＡ２を選択する値，マルチビットＡ３を選択する値，マルチビットＡ４を選択する値，マルチビットＡ５を選択する値，マルチビットＡ６を選択する値，マルチビットＡ７を選択する値に順次変更され、入力パッド１より、マルチビットＡ２のメモリセルに書き込むデータＤＱ−Ａ２，マルチビットＡ３のメモリセルに書き込むデータＤＱ−Ａ３，マルチビットＡ４のメモリセルに書き込むデータＤＱ−Ａ４，マルチビットＡ５のメモリセルに書き込むデータＤＱ−Ａ５，マルチビットＡ６のメモリセルに書き込むデータＤＱ−Ａ６，マルチビットＡ７のメモリセルに書き込むデータＤＱ−Ａ７が順次入力される。
【００２３】
そして、これらの入力データＤＱ−Ａ２，ＤＱ−Ａ３，ＤＱ−Ａ４，ＤＱ−Ａ５，ＤＱ−Ａ６，ＤＱ−Ａ７は、マルチビットＡ２を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ２，マルチビットＡ３を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ３，マルチビットＡ４を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ４，マルチビットＡ５を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ５，マルチビットＡ６を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ６，マルチビットＡ７を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ７によって順次ラッチされ、マルチビットＡ２，Ａ３，…，Ａ７のメモリセルに順次書き込まれる。
【００２４】
ここで、ＥＰＲＯＭのデータ書き込みは、メモリセル内のフローティングゲートに電子を注入するという動作をするため、電子の注入が完了するまでの長い時間（図９では約１０［μｓ］）、書き込み動作を保持しておく必要があり、最後に選択されるマルチビットＡ７のメモリセルのデータ書き込みから約１０［μｓ］の間、書き込み動作を保持することで、マルチビットＡ０〜Ａ７の８つのメモリセルのデータ書き込みが完了する。なお、上記データ書き込み期間中において、データＤＱＡ０〜ＤＱ−Ａ７の入力にかかる時間は、図９では約３５０［ｎｓ］であり、書き込み動作を保持する上記約１０［μｓ］と比較して非常に短い。
【００２５】
以上のように、マルチビット書き込み方式では、１回の長時間書き込み動作保持で複数のメモリセルにデータが書き込まれる。
【００２６】
これに対して、シングルビット書き込み方式では、１回の長時間書き込み動作保持で、１つのメモリセルにデータが書き込まれる（例えば、特許文献１参照）。
【００２７】
図１０は図７のＥＥＰＲＯＭにおいての従来のシングルビット書き込みのタイミングチャートであり、図９と同様のものには同じ符号を付してある。ただし、上記マルチビット書き込みでは、データの書き込み単位がマルチビットＡ０〜Ａ７の８つのメモリセルであって、アドレスＡＤＤが上記書き込み単位のアドレスであったが、シングルビット書き込みにおいては、データの書き込み単位は１つのメモリセルであって、アドレスＡＤＤおよびマルチビットアドレスＭＢＡが上記書き込み単位のアドレスとなる。従って、図１０においては、マルチビット書き込み時のデコードアドレスａ０とマルチビットＡ０，Ａ１，Ａ２，Ａ３，…とによって、シングルビット書き込みのデコードアドレスａ０＋Ａ０，ａ０＋Ａ１，ａ０＋Ａ２，ａ０＋Ａ３，…を構成する。なお、図１０では、それぞれの書き込み単位のアドレスＡＤＤが全て同じ（デコードアドレスが全てａ０）になっているが、シングルビット書き込みでは、書き込み単位（１つのメモリセル）ごとにアドレスＡＤＤを変更することも可能である。
【００２８】
まず、時刻ｔ２１以前は、ロウデコーダ６は、Ｍ本のワード線ＷＬ１〜ＷＬＭおよび２本のセレクト線ＳＬｏｄｄ，ＳＬｅｖｅｎを、全てＧＮＤレベル（０［Ｖ］）にしている。また、マルチビットデコーダ＆データラッチ回路４−Ａ０〜４−Ａ７は、いずれも初期データとしてＨレベルをラッチしており、これらのマルチビットデコーダ＆データラッチ回路４−Ａ０〜４−Ａ７のラッチ入力は、いずれも入力パッド１から切り離されている。
【００２９】
次に、時刻ｔ２１になると、入力パッド２，３より、デコードアドレスａ０＋Ａ０を選択するアドレスＡＤＤおよびマルチビットアドレスＭＢＡが入力される。
【００３０】
ロウデコーダ６は、デコードアドレスａ０を選択するアドレスＡＤＤの内のロウアドレスが入力されると、ワード線ＷＬｍを選択するとともに、オッドセレクト線ＳＬｏｄｄを選択し、これらワード線ＷＬｍおよびオッドセレクト線ＳＬｏｄｄに、書き込み電圧ＶＰＰによる約８．０［Ｖ］の電圧を印加する。これにより、全てのオッドセレクタがＯＮし、これらのオッドセレクタに接続されている全てのドレイン線にセルドレイン電圧ＣＤＶ（このときは約０．６［Ｖ］）が供給される。
【００３１】
また、カラムデコーダ５−Ａｋは、デコードアドレスａ０を選択するアドレスＡＤＤの内のカラムアドレスが入力されると、ビット線ＢＬｎ−Ａｋを選択し、このビット線ＢＬｎ−Ａｋに、マルチビットデコーダ＆データラッチ回路４−Ａｋの出力を接続する。
【００３２】
また、マルチビットデコーダ＆データラッチ回路４−Ａ０は、マルチビットＡ０を選択するマルチビットアドレスＭＢＡが入力されると、そのラッチ入力を入力パッド１に接続する。
【００３３】
次に、時刻ｔ２２になると、入力パッド１６よりセルドレイン電圧ジェネレータ７に入力される制御信号ＣＥＢがＨレベルからＬレベルになり、書き込み禁止期間から書き込み動作期間に入る。
【００３４】
上記のように、書き込み禁止期間から書き込み動作期間に入ると、セルドレイン電圧ジェネレータ７（図８参照）から出力されるセルドレイン電圧ＣＤＶは、約０．６［Ｖ］から約５．０［Ｖ］に上昇する。
【００３５】
セルドレイン電圧ＣＤＶが約５．０［Ｖ］に上昇すると、ワード線ＷＬｍおよびビット線ＢＬｎ−Ａ０によって選択されたデコードアドレスａ０＋Ａ０のメモリセル９に、マルチビットデコーダ＆データラッチ回路４−Ａ０によってラッチされる入力データＤＱ−Ａ０を書き込むことができる。
【００３６】
そして、このような書き込み動作期間に、データＤＱ−Ａ０を入力パッド１より入力し、この入力データＤＱ−Ａ０を、マルチビットデコーダ＆データラッチ回路４−Ａ０でラッチして、デコードアドレスａ０＋Ａ０のメモリセル９に書き込む。データＤＱの入力の開始から約１０［μｓ］の間、書き込み動作を保持することで、データ書き込みが完了する。
【００３７】
次に、約１０［μｓ］の間、書き込み動作を保持した後の時刻ｔ２１になると、入力パッド１６よりセルドレイン電圧ジェネレータ７に入力される制御信号ＣＥＢがＬレベルからＨレベルになり、書き込み動作期間を終了して、再び書き込み禁止期間に入る。
【００３８】
このように、書き込み動作期間から書き込み禁止期間に入ると、セルドレイン電圧ジェネレータ７（図８参照）から出力されるセルドレイン電圧ＣＤＶは、約５．０［Ｖ］から約０．６［Ｖ］に降下する。
【００３９】
次に、時刻ｔ２４で、入力パッド２，３より入力されるアドレスＡＤＤおよびマルチビットアドレスＭＢＡが、デコードアドレスａ０＋Ａ０を選択する値から、デコードアドレスａ０＋Ａ１を選択する値に変更されると、ｔ２４〜ｔ２７において、上記ｔ２１〜ｔ２４と同様にして、入力データＤＱ−Ａ１を、マルチビットデコーダ＆データラッチ回路４−Ａ１でラッチして、デコードアドレスａ０＋Ａ１のメモリセル１０に書き込む。
【００４０】
以下、同様にして、ｔ２７〜ｔ３０，…において、入力データＤＱ−Ａ２，ＤＱ−Ａ３，…を、マルチビットデコーダ＆データラッチ回路４−Ａ２，４−Ａ３，…でそれぞれラッチして、デコードアドレスａ０＋Ａ２，ａ０＋Ａ３，…のメモリセルにそれぞれ書き込む。
【００４１】
このようにシングルビット書き込み方式では、データを書き込む全てのメモリセルの数と同じ回数の長時間（図１０では約１０［μｓ］）の書き込み動作保持が必要であるのに対し、マルチビット書き込み方式では、上記のシングルビット書き込み方式の約１／８（１／（マルチビット数））の回数、つまりなる回数の長時間（図９では約１０［μｓ］）書き込み動作保持で済む。よって、１回のマルチビット書き込みにおいてのデータ入力サイクル時間を数１０［ｎｓ］で実行できれば（図９では約３５０／８［ｎｓ］）、マルチビット書き込み方式の場合、全メモリセルの書き込みに要する時間は、シングルビット書き込み方式の約１／８（１／（マルチビット数））で済むというメリットがある。
【００４２】
高速データ入力サイクル（数１０［ｎｓ］以下）をコントロールできるメモリテスタ等は、上記マルチビット書き込み方式のメリットを活かすことができるが、一般のＲＯＭユーザーがデータ書き込み時に使用するＲＯＭライタでは、コントロールできるデータ入力サイクルは４〜５［μｓ］が限度であるため、上記マルチビット書き込み方式のメリットを活かすことができない。
【００４３】
ＲＯＭライタでマルチビット書き込み方式を実行しようとすると、マルチビット数分のデータを入力する時間だけで数１０［μｓ］を要し、書き込み動作の保持時間（図９，図１０では約１０［μｓ］）をはるかにオーバーしてしまうことになり、非選択メモリセルへの誤データ書き込み現象（非選択メモリセルのフローティングゲートへの電子注入現象）を誘発する。
【００４４】
図１１は、図７のメモリセル９にＬレベルのラッチデータを書き込む場合の、電子が注入されていない選択ワード列の非選択のメモリセル１１，１２，１３への上記誤データ書き込み現象を説明する断面図である。ソース２４（ビット線ＢＬｎ）にＧＮＤレベル（０［Ｖ］）が供給されているメモリセル９のフローティングゲート１９には、約８．０［Ｖ］の電圧が供給されているコントロールゲート１８（ワード線ＷＬｍ）と、約５．０［Ｖ］のセルドレイン電圧ＣＤＶが供給されているドレイン２３とに誘発されて、電子が注入されて溜まり続けている。
【００４５】
一方、メモリセル１３のドレイン２５にも約５．０［Ｖ］のセルドレイン電圧ＣＤＶが供給されているため、数１０［μｓ］の間、図１１の書き込み動作が保持されると、ソース２４とドレイン２５に挟まれていてフローティングゲートに電子が注入されていない非選択のメモリセル１１〜１３において、約８．０［Ｖ］の電圧が供給されているコントロールゲート１８と、約５．０［Ｖ］のセルドレイン電圧ＣＤＶが供給されているドレイン２５に供給されているセルドレイン電圧ＣＤＶに誘発されて、メモリセル１１〜１３のフローティングゲート２０，２１，２２に電子が注入されてしまうケースがある。
【００４６】
以上のことより、マルチビット書き込み時に数１０［μｓ］の間、書き込み動作を保持してしまうことになるＲＯＭライタでは、マルチビット書き込み方式でなく、シングルビット書き込み方式を採用している。
【００４７】
【特許文献１】特開２０００−３３１４８６号公報（図１，図３）
【発明の開示】
【発明が解決しようとする課題】
【００４８】
しかしながら、近年のプロセスの微細化やメモリ容量の大容量化の影響を受け、非選択セルでのデータリテンション現象が無視できなくなってきており、シングルビット書き込み方式においては新たな問題となってきている。
【００４９】
図１２は、図７のメモリセル９にＬレベルのラッチデータを書き込む場合の、電子の注入が完了している非選択ワード列の非選択のメモリセル１４などでのデータリテンション現象を説明する断面図である。書き込み動作中には、オッドセレクタおよびイーブンセレクタにより、全メモリセルの半分のメモリセルのドレインにセルドレイン電圧ＣＤＶ（約５．０［Ｖ］）が供給されるが、フローティングゲート２７にすでに電子が注入されていてコントロールゲート２６にＧＮＤレベル（０［Ｖ］）が供給されている非選択のメモリセルにおいては、ソース２８が開放になっていても、ドレイン２９に約５．０［Ｖ］のセルドレイン電圧ＣＤＶが長い間供給されていると、フローティングゲート２７中に保持されている電子は、酸化膜を飛び越えてドレイン２９に達し、セルドレイン電圧ＣＤＶの供給線に流出してしまうケースが増える。その結果、フローティングゲート２７中の電子が減り、このメモリセルが読み出し難くなるという問題を引き起こす。
【００５０】
この問題は、書き込み動作時間が長いシングルビット書き込みにおいて、より影響が強く、プロセス微細化でフローティングゲートとドレイン間の酸化膜の薄膜化が進めば進むほど、またメモリ大容量化で非選択メモリセルへの書き込み動作時の高いセルドレイン電圧の印加時間が増えれば増えるほど、影響が無視できなくなる。その結果、コントロールできるデータ入力サイクルの限界が４〜５［μｓ］あって、マルチビット書き込みができないＲＯＭライタでは、データ書き込みをする術がないという深刻な問題になってきている。
【００５１】
本発明は、このような従来の問題を解決するためになされたものであり、データ入力に長い時間を要してもマルチビット書き込み方式を採用できるようにすることを目的とするものである。
【課題を解決するための手段】
【００５２】
本発明のデータ書き込み回路およびデータかき込み方法は、データ入力期間中はデータ書き込みができない低いセルドレイン電圧を印加しておき、データ入力期間を終了してから、データ書き込みをするための高いセルドレイン電圧を印加することを特徴とする。
【発明の効果】
【００５３】
本発明によれば、データ入力に長い時間を要しても、データ書き込みをするための高いセルドレイン電圧を印加する時間を短くすることができるので、マルチビット書き込み方式を採用できるという効果がある。
【発明を実施するための最良の形態】
【００５４】
実施の形態１
図１は本発明の実施の形態１のＥＥＰＲＯＭの構成図であり、図７と同様のものには同じ符号を付してある。図１の実施の形態１のＥＥＰＲＯＭは、メモリセルアレイと、このメモリセルアレイ内のメモリセルにデータを書き込む実施の形態１のデータ書き込み回路と、入力パッド１，２，３，１５，１６，１７とを備えている。なお、図１においては、上記メモリセルアレイ内のメモリセルからデータを読み出すデータ読み出し回路や電源電圧ＶＣＣの入力回路等は省略してある。
【００５５】
図１において、上記メモリセルアレイには、Ｍ本のワード線ＷＬ（ＷＬ１，ＷＬ２，…，ＷＬＭ）と、８×Ｎ本のビット線ＢＬ（ＢＬ１−Ａ０，ＢＬ２−Ａ０，…，ＢＬＮ−Ａ０，ＢＬ１−Ａ１，…，ＢＬＮ−Ａ１，ＢＬ１−Ａ２，…，ＢＬＮ−Ａ６，ＢＬ１−Ａ７，…，ＢＬＮ−Ａ７）と、マトリクス配列されたＭ×Ｎ×８×２個の不揮発性のメモリセル（メモリセル９，１０，１１，１２，１３，１４を含む）と、オッドセレクト線ＳＬｏｄｄと、イーブンセレクト線ＳＬｅｖｅｎと、セルドレイン電圧ＣＤＶの供給線と、それぞれＮＭＯＳで構成された複数のオッドセレクタ（オッドセレクタ８−ｏｄｄ１，８−ｏｄｄ２を含む）と、それぞれＮＭＯＳで構成された複数のイーブンセレクタ（イーブンセレクタ８−ｅｖｅｎ１，８−ｅｖｅｎ２を含む）と、複数のドレイン線（ドレイン線ＤＬｏｄｄ１，ＤＬｏｄｄ２，ＤＬｅｖｅｎ１，ＤＬｅｖｅｎ２を含む）とが設けられている。
【００５６】
また、図１において、実施の形態１のデータ書き込み回路は、８つのマルチビットデコーダ＆データラッチ回路４（４−Ａ０，４−Ａ１，…４−Ａ７）と、８つのカラムデコーダ５（５−Ａ０，５−Ａ１，…５−Ａ７）と、ロウデコーダ６と、セルドレイン電圧ジェネレータ７Ａとを備え、８つのマルチビットＡ０，Ａ１，…，Ａ７のメモリセルにマルチビット書き込みが可能である。
【００５７】
この実施の形態１のデータ書き込み回路は、図７の従来のデータ書き込み回路において、セルドレイン電圧ジェネレータ７をセルドレイン電圧ジェネレータ７Ａに変更した構成である。
【００５８】
［メモリセルアレイ］
上記メモりセルアレイの１６×Ｍ×Ｎ個のメモリセルの内、２×Ｍ×Ｎ個のメモリセルがマルチビットＡ０を受け持つ（マルチビットＡ０が選択されたときのデータが書き込まれる）。同様に、２×Ｍ×Ｎ個ずつのメモリセルが、それぞれマルチビットＡ１，Ａ２，…，Ａ７を受け持つ。
【００５９】
マルチビットＡ０を受け持つ２×Ｍ×Ｎ個のメモリセルのソースは、カラムデコーダ５−Ａ０からのビット線ＢＬ１−Ａ０〜ＢＬＮ−Ａ０のそれぞれに、２×Ｍ個ずつ接続されている。同様に、マルチビットＡ１〜Ａ７をそれぞれ受け持つ２×Ｍ×Ｎ個ずつのメモリセルのソースは、カラムデコーダ５−Ａ１，５−Ａ２，…，５−Ａ７からのビット線ＢＬ１−Ａ１〜ＢＬＮ−Ａ１，ＢＬ１−Ａ２〜ＢＬＮ−Ａ２，…，ＢＬ１−Ａ７〜ＢＬＮ−Ａ７のそれぞれに、２×Ｍ個ずつ接続されている。また、マルチビットＡ０〜Ａ７をそれぞれ受け持つ２×Ｍ×Ｎ個ずつのメモリセルのドレインは、複数のドレイン線のそれぞれに接続されている。
【００６０】
マルチビットＡ０を受け持つメモリセル９のソースは、カラムデコーダ５−Ａ０からのビット線ＢＬｎ−Ａ０（ｎは１からＮまでの任意の整数）に接続されており、メモリセル９のドレインは、ドレイン線ＤＬｏｄｄ１に接続されている。また、マルチビットＡ１を受け持つメモリセル１０のソースは、カラムデコーダ５−Ａ１からのビット線ＢＬｎ−Ａ１に接続されており、メモリセル１０のドレインは、ドレイン線ＤＬｏｄｄ２に接続されている。
【００６１】
また、上記１６×Ｍ×Ｎ個のメモリセルのコントロールゲートは、ロウデコーダ６からのＭ本のワード線ＷＬ１〜ＷＬＭのそれぞれに、１６×Ｎ個ずつ接続されている。１本のワード線には、マルチビットＡ０〜Ａ７のそれぞれを受け持つメモリセルが１６個ずつ接続されている。
【００６２】
マルチビットＡ０を受け持つメモリセル９，１１，１２，１３およびマルチビットＡ１を受け持つメモリセル１０のコントロールゲートは、ワード線ＷＬｍ（ｍは１からＭまでの任意の整数）に接続されており、マルチビットＡ０を受け持つメモリセル１４のコントロールゲートは、ワード線ＷＬｍと異なる他のワード線に接続されている。
【００６３】
複数のオッドセレクタおよび複数のイーブンセレクタのそれぞれは、複数のドレイン線のそれぞれと、セルドレイン電圧ジェネレータ７Ａからのセルドレイン電圧ＣＤＶの供給線の間に設けられている。また、ロウデコーダ６からのオッドセレクト線ＳＬｏｄｄは、全てのオッドセレクタのゲートに接続されており、ロウデコーダ６からのイーブンセレクト線ＳＬｅｖｅｎは、全てのイーブンセレクタのゲートに接続されている。
【００６４】
オッドセレクタ８−ｏｄｄ１はドレイン線ＤＬｏｄｄ１と上記セルドレイン電圧ＣＤＶの供給線の間に、オッドセレクタ８−ｏｄｄ２はドレイン線ＤＬｏｄｄ２と上記セルドレイン電圧ＣＤＶの供給線の間にそれぞれ設けられており、オッドセレクタ８−ｏｄｄ１および８−ｏｄｄ２のゲートは、ともにオッドセレクト線ＳＬｏｄｄに接続されている。また、イーブンセレクタ８−ｅｖｅｎ１はドレイン線ＤＬｅｖｅｎ１と上記セルドレイン電圧ＣＤＶの供給線の間に、イーブンセレクタ８−ｅｖｅｎ２はドレイン線ＤＬｅｖｅｎ２と上記セルドレイン電圧ＣＤＶの供給線の間にそれぞれ設けられており、イーブンセレクタ８−ｅｖｅｎ１および８−ｅｖｅｎ２のゲートは、ともにイーブンセレクト線ＳＬｅｖｅｎに接続されている。
【００６５】
［入力パッド１］
入力パッド１には、メモリセルに書き込まれるデータＤＱが入力される。この入力パッド１は、マルチビットデコーダ＆データラッチ回路４−Ａ０〜４−Ａ７の入力に接続されている。マルチビットＡ０，Ａ１，…，Ａ７のメモリセルに書き込まれるデータＤＱを、それぞれＤＱ−Ａ０，ＤＱ−Ａ１，…，ＤＱ−Ａ７とする。
【００６６】
［入力パッド２］
３つの入力パッド２には、８つのマルチビットＡ０〜Ａ７を選択するためのマルチビットアドレスＭＢＡの３ビットＭＡ０，ＭＡ１，ＭＡ２がそれぞれ入力される。マルチビットアドレスＭＢＡ（ＭＡ０，ＭＡ１，ＭＡ２）は、マルチビットデコーダ＆データラッチ回路４−Ａ０〜４−Ａ７に入力される。
【００６７】
［入力パッド３］
入力パッド３には、カラムアドレスおよびロウアドレス（オッド／イーブンセレクトビットを含む）によって構成されるアドレスＡＤＤが入力される。なお、入力パッド３は、アドレスＡＤＤの構成ビット数と同じ個数設けられている。アドレスＡＤＤの内、カラムアドレスは、カラムデコーダ５−Ａ０〜５−Ａ７に入力され、ロウアドレスは、ロウデコーダ６に入力される。
【００６８】
［入力パッド１５］
入力パッド１５には、書き込み電圧ＶＰＰ（低圧レベルがＧＮＤレベル（０［Ｖ］）、高圧レベルが約８．０［Ｖ］）が入力される。この書き込み電圧ＶＰＰは、ロウデコーダ６およびセルドレイン電圧ジェネレータ７Ａに入力される。
【００６９】
［入力パッド１６，１７］
入力パッド１６には、制御信号ＣＥＢが入力され、入力パッド１７には、制御信号ＯＥＢが入力される。これらの制御信号ＣＥＢ，ＯＥＢは、上記書き込み電圧ＶＰＰとともに、セルドレイン電圧ジェネレータ７Ａに入力される。
【００７０】
［制御信号ＣＥＢ，ＯＥＢ］
従来のＥＥＰＲＯＭ（図７参照）において、制御信号ＣＥＢは、データ書き込みの制御信号であり、制御信号ＯＥＢは、データ読み出しの制御信号であってデータ書き込み時にはＨレベルに固定されて機能しない信号（使用されない信号）である。ＥＥＰＲＯＭにおいて、セルドレイン電圧ジェネレータは、データ書き込み時のみならず、データ読み出し時にも使用されるため、データ書き込みの制御信号ＣＥＢのみならず、データ読み出しの制御信号ＯＥＢも入力される構成になっている。
【００７１】
この実施の形態１のセルドレイン電圧ジェネレータ７Ａでは、上記制御信号ＣＥＢを第１の書き込み制御信号として使用するとともに、従来ではデータ書き込み時には使用されていない上記制御信号ＯＥＢを第２の書き込み制御信号として使用する。なお、制御信号ＯＥＢとは別に、第２の書き込み制御信号をセルドレイン電圧ジェネレータ７Ａに入力する構成とすることも可能である。
【００７２】
［マルチビットデコーダ＆データラッチ回路４］
マルチビットデコーダ＆データラッチ回路４は、マルチビット数と同じ個数設けられており、マルチビットデコーダ＆データラッチ回路４−Ａｋ（ｋは０から７までの任意の整数）は、マルチビットＡｋを受け持つ。マルチビットデコーダ＆データラッチ回路４−Ａｋは、初期データとしてＨレベルをラッチしており、入力されたマルチビットアドレスＭＢＡ（ＭＡ０，ＭＡ１，ＭＡ２）をデコードして、マルチビットＡｋを選択するマルチビットアドレスＭＢＡが入力されると、そのラッチ入力を入力パッド１に接続して、マルチビットＡｋのメモリセルに書き込むデータＤＱ−Ａｋをラッチし、マルチビットＡｋを選択するマルチビットアドレスＭＢＡが入力されなくなると、上記ラッチ入力を入力パッド１から切り離す。ラッチデータ（初期データとしてのＨレベル、あるいはＨレベルまたはＬレベルの入力データＤＱ−Ａｋ）は、カラムデコーダ５−Ａｋに出力される。ラッチデータがＨレベルであれば、電源電圧ＶＣＣの近傍の電圧（約３．５［Ｖ］）がカラムデコーダ５−Ａｋに出力され、ラッチデータがＬレベルであれば、ＧＮＤレベル（０［Ｖ］）がカラムデコーダ５−Ａｋに出力される。
【００７３】
なお、このマルチビットデコーダ＆データラッチ回路４−Ａｋのデータラッチ回路は、Ｌレベルを一度ラッチしたら、初期化されるまでは、入力がＨレベルになっても上記Ｌレベルのラッチを保持する構成になっているが、データＤＱ−Ａｋの入力タイミングに同期して、データＤＱ−Ａｋの入力期間内のみ、ラッチ入力を入力パッド１に接続する構成とすることも可能である。
【００７４】
［カラムデコーダ５］
カラムデコーダ５は、マルチビット数と同じ個数設けられており、カラムデコーダ５−Ａｋは、マルチビットＡｋを受け持つ。カラムデコーダ５−Ａｋは、入力されたカラムアドレスをデコードして、Ｎ本のビット線ＢＬ１−Ａｋ〜ＢＬＮ−Ａｋのいずれかを選択し、その選択したビット線をマルチビットデコーダ＆データラッチ回路４−Ａｋのラッチ出力に接続する。
【００７５】
［ロウデコーダ６］
ロウデコーダ６は、入力されたロウアドレスをデコードして、Ｍ本のワード線ＷＬ１〜ＷＬＭのいずれか、およびオッドセレクト線ＳＬｏｄｄとイーブンセレクト線ＳＬｅｖｅｎの内のいずれかを選択し、その選択したワード線およびセレクト線に書き込み電圧ＶＰＰによる電圧（約８．０［Ｖ］）を印加する。
【００７６】
［セルドレイン電圧ジェネレータ７Ａ］
セルドレイン電圧ジェネレータ７Ａは、書き込み電圧ＶＰＰおよび制御信号ＣＥＢ，ＯＥＢに応じて、データ書き込みがされない低い電圧（約０．６［Ｖ］）またはデータ書き込みをするための高い電圧（約５．０［Ｖ］）のセルドレイン電圧ＣＤＶを生成し、このセルドレイン電圧ＣＤＶを全てのオッドセレクタ（オッドセレクタ８−ｏｄｄ１，８−ｏｄｄ２を含む）およびイーブンセレクタ（イーブンセレクタ８−ｅｖｅｎ１，８−ｅｖｅｎ２を含む）に供給する。
【００７７】
図２は実施の形態１のセルドレイン電圧ジェネレータ７Ａ内の論理回路例を示す図であり、図８と同様のものには同じ符号を付してある。図２において、セルドレイン電圧ジェネレータ７Ａは、高電圧検出回路３０と、ＰＭＯＳトランジスタ３１，３２と、３入力のＮＡＮＤゲート３３と、３入力のＡＮＤゲート３５，３６と、２入力のＮＯＲゲート３７とを有する。なお、図２においては、約０．６［Ｖ］の電圧および約５．０［Ｖ］の電圧を生成する回路は省略してある。
【００７８】
このように、実施の形態１のセルドレイン電圧ジェネレータ７Ａは、図８の従来のセルドレイン電圧ジェネレータ７において、ＮＡＮＤゲート３４をＡＮＤゲート３５，３６およびＮＯＲゲート３７に変更した構成である。
【００７９】
高電圧検出回路３０は、入力される書き込み電圧ＶＰＰが低圧レベル（ＧＮＤレベル（０［Ｖ］））のときにはＬレベルとなり、書き込み電圧ＶＰＰが高圧レベル（約８．０［Ｖ］）になるとＨレベルとなる書き込み電圧検出信号ＶＰＰＨを出力する。
【００８０】
ＮＡＮＤゲート３３は、書き込み電圧検出信号ＶＰＰＨ、制御信号ＣＥＢの反転信号、および制御信号ＯＥＢを入力信号として、これら入力信号の否定論理積信号を出力する。また、ＡＮＤゲート３５は、書き込み電圧検出信号ＶＰＰＨ、制御信号ＣＥＢ、および制御信号ＯＥＢを入力信号として、これら入力信号の論理積信号を出力し、ＡＮＤゲート３６は、書き込み電圧検出信号ＶＰＰＨ、制御信号ＣＥＢの反転信号、および制御信号ＯＥＢの反転信号を入力信号として、これら入力信号の論理積信号を出力する。そして、ＮＯＲゲート３７は、ＡＮＤゲート３５，３６の出力信号を入力信号として、これら入力信号の否定論理和信号を出力する。
【００８１】
ＰＭＯＳトランジスタ３１は、ソースが約５．０［Ｖ］の電圧生成回路に接続され、ゲートがＮＡＮＤゲート３３の出力に接続され、ドレインがセルドレイン電圧ジェネレータ７Ａのセルドレイン電圧ＣＤＶの出力に接続され、ＮＡＮＤゲート３３の出力信号に応じて、約５．０［Ｖ］のセルドレイン電圧ＣＤＶを出力する。また、ＰＭＯＳトランジスタ３２は、ソースが約０．６［Ｖ］の電圧生成回路に接続され、ゲートがＮＯＲゲート３７の出力に接続され、ドレインがＰＭＯＳトランジスタ３１のドレインと同じセルドレイン電圧ジェネレータ７Ａのセルドレイン電圧ＣＤＶの出力に接続され、ＮＯＲゲート３７の出力信号に応じて、約０．６［Ｖ］のセルドレイン電圧ＣＤＶを出力する。
【００８２】
この実施の形態１のセルドレイン電圧ジェネレータ７Ａは、図８の従来のセルドレイン電圧ジェネレータ７と同様に、入力される書き込み電圧ＶＰＰが低圧レベル（ＧＮＤレベル（０［Ｖ］））のときにはＬレベルとなり、書き込み電圧ＶＰＰが高圧レベル（約８［Ｖ］）になるとＨレベルとなる書き込み電圧検出信号ＶＰＰＨを出力する高電圧検出回路３０を備え、この書き込み電圧検出信号前記ＶＰＰＨと制御信号ＣＥＢ，ＯＥＢの論理に応じて、約０．６［Ｖ］あるいは約５．０［Ｖ］のセルドレイン電圧ＣＤＶを出力する回路になっている。
【００８３】
図３は本発明の実施の形態１のＥＥＰＲＯＭにおいてのマルチビット書き込みのタイミングチャートであり、図９と同様のものには同じ符号を付してある。上記従来のマルチビット書き込みでは、図９に示すように、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｈレベル／Ｈレベルの論理から、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｌレベル／Ｈレベルの論理に変えて、書き込み禁止期間から書き込み動作（データ入力を含む）期間に入っていたが、この実施の形態１のマルチビット書き込みでは、図３に示すように、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｈレベル／Ｈレベルの論理から、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｌレベル／Ｌレベルの論理に変えて、書き込み禁止期間からデータ入力期間に入り、データ入力を完了した後に、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｌレベル／Ｌレベルの論理から、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｌレベル／Ｈレベルに変えて、書き込み動作期間に入る。
【００８４】
図３において、時刻ｔ０以前は、書き込み電圧検出信号ＶＰＰＨ（書き込み電圧ＶＰＰ）および制御信号ＣＥＢ，ＯＥＢは、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｌレベル（低圧レベル）／Ｈレベル／Ｈレベルであり、セルドレイン電圧ジェネレータ７Ａ（図２参照）において、ＮＡＮＤゲート３３，ＮＯＲゲート３７の出力はともにＨレベルになっており、ＰＭＯＳトランジスタ３１，３２はともにＯＦＦしている。また、ロウデコーダ６は、Ｍ本のワード線ＷＬ１〜ＷＬＭおよび２本のセレクト線ＳＬｏｄｄ，ＳＬｅｖｅｎを、全てＧＮＤレベル（０［Ｖ］）にしている。また、マルチビットデコーダ＆データラッチ回路４−Ａ０〜４−Ａ７は、いずれも初期データとしてＨレベルをラッチしており、これらのマルチビットデコーダ＆データラッチ回路４−Ａ０〜４−Ａ７のラッチ入力は、いずれも入力パッド１から切り離されている。
【００８５】
次に、時刻ｔ０になり、入力パッド１５よりロウデコーダ６およびセルドレイン電圧ジェネレータ７Ａに供給される書き込み電圧ＶＰＰが、低圧レベル（ＧＮＤレベル）から高圧レベル（約８．０［Ｖ］）になると、書き込み電圧検出信号ＶＰＰＨがＬレベルからＨレベルになる。これにより、セルドレイン電圧ジェネレータ７Ａにおいて、ＡＮＤゲート３５の出力がＨレベルになり、ＮＯＲゲート３７の出力がＬレベルになって、ＰＭＯＳトランジスタ３２がＯＮし、セルドレイン電圧ジェネレータ７Ａから約０．６［Ｖ］のセルドレイン電圧ＣＤＶが出力される。
【００８６】
次に、時刻ｔ１になると、入力パッド２より、マルチビットアドレスＭＢＡとして、マルチビットＡ０を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｌレベル／Ｌレベル／Ｌレベルが入力されるとともに、図３の例では、入力パッド３より、ワード線ＷＬｍ，オッドセレクト線ＳＬｏｄｄ，ビット線ＢＬｎ−Ａ０〜ＢＬｎ−Ａ７のデコードアドレスａ０を選択するアドレスＡＤＤが入力される。
【００８７】
ロウデコーダ６は、デコードアドレスａ０を選択するアドレスＡＤＤの内のロウアドレスが入力されると、Ｍ本のワード線ＷＬ１〜ＷＬＭからワード線ＷＬｍを選択するとともに、２本のセレクト線ＳＬｏｄｄ，ＳＬｅｖｅｎからオッドセレクト線ＳＬｏｄｄを選択し、これらワード線ＷＬｍおよびオッドセレクト線ＳＬｏｄｄに、書き込み電圧ＶＰＰによる約８．０［Ｖ］の電圧を印加する。これにより、全てのオッドセレクタ（オッドセレクタ８−ｏｄｄ１，８−ｏｄｄ２を含む）がＯＮし、これらのオッドセレクタに接続されている全てのドレイン線（ドレイン線ＤＬｏｄｄ１，ＤＬｏｄｄ２を含む）にセルドレイン電圧ＣＤＶ（このときは約０．６［Ｖ］）が供給される。
【００８８】
また、マルチビットＡｋを受け持つカラムデコーダ５−Ａｋは、デコードアドレスａ０を選択するアドレスＡＤＤの内のカラムアドレスが入力されると、ビット線ＢＬｎ−Ａｋを選択し、このビット線ＢＬｎ−Ａｋに、マルチビットＡｋを受け持つマルチビットデコーダ＆データラッチ回路４−Ａｋの出力を接続する。
【００８９】
また、マルチビットＡ０を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ０は、マルチビットＡ０を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｌレベル／Ｌレベル／ＬレベルのマルチビットアドレスＭＢＡが入力されると、そのラッチ入力を入力パッド１に接続する。
【００９０】
次に、時刻ｔ２になると、入力パッド１６，１７よりそれぞれセルドレイン電圧ジェネレータ７Ａに入力される制御信号ＣＥＢ，ＯＥＢがともに、ＨレベルからＬレベルになり、書き込み禁止期間からデータ入力期間に入る。
【００９１】
上記のように、書き込み禁止期間からデータ入力期間に入ると、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｈレベル／Ｈレベルの論理から、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｌレベル／Ｌレベルの論理になるが、セルドレイン電圧ジェネレータ７Ａ（図２参照）においては、ＮＡＮＤゲート３３の出力はＨレベルのままである。また、ＡＮＤゲート３５の出力はＨレベルからＬレベルになり、ＡＮＤゲート３６の出力はＬレベルからＨレベルになるが、ＮＯＲゲート３７の出力はＬレベルのままである。従って、ＰＭＯＳトランジスタ３１はＯＦＦしたままであり、ＰＭＯＳトランジスタ３２はＯＮしたままであって、書き込み禁止期間からデータ入力期間に入っても、セルドレイン電圧ジェネレータ７Ａからは、書き込み禁止期間と同じ低い電圧レベル（約０．６［Ｖ］）のセルドレイン電圧ＣＤＶが出力され続ける。
【００９２】
このように、実施の形態１では、書き込み禁止期間からデータ入力期間に入っても、セルドレイン電圧ジェネレータ７Ａから出力されるセルドレイン電圧ＣＤＶは、書き込み禁止期間と同じ低い電圧レベル（約０．６［Ｖ］）のままなので、選択されたビット線ＢＬｎ−Ａ０〜ＢＬｎ−Ａ７が、データ入力期間中にＧＮＤレベルになっても、メモリセルのフローティングゲートに電子が注入されることはない。
【００９３】
このようなデータ入力期間に、従来のマルチビット書き込みと同様にして、８つのマルチビットＡ０〜Ａ７にそれぞれ書き込む８つのデータＤＱ−Ａ０〜ＤＱ−Ａ７を、入力パッド１より順次入力して、マルチビットＡ０〜Ａ７をそれぞれ受け持つマルチビットデコーダ＆データラッチ回路４−Ａ０〜４−Ａ７でそれぞれラッチする。
【００９４】
まず、入力パッド１より、マルチビットＡ０のメモリセルに書き込むＨレベルまたはＬレベルのデータＤＱ−Ａ０が入力されると、このときに選択されているマルチビットＡ０を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ０は、初期データ（Ｈレベル）に代えて、入力データＤＱ−Ａ０をラッチする。
【００９５】
次に、時刻ｔ３で、入力パッド２より入力されるマルチビットアドレスＭＢＡが、マルチビットＡ０を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｌレベル／Ｌレベル／Ｌレベルから、マルチビットＡ１を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｈレベル／Ｌレベル／Ｌレベルに変更されると、マルチビットＡ０を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ０は、そのラッチ入力を入力パッド１から切り離し、マルチビットＡ１を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ１が、そのラッチ入力を入力パッド１に接続する。
【００９６】
その後、入力パッド１より、マルチビットＡ１のメモリセルに書き込むデータＤＱ−Ａ１が入力されると、このときに選択されているマルチビットＡ１を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ１は、初期データ（Ｈレベル）に代えて、入力データＤＱ−Ａ１をラッチする。
【００９７】
次に同様にして、時刻ｔ４で、入力パッド２より入力されるマルチビットアドレスＭＢＡが、マルチビットＡ１を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｈレベル／Ｌレベル／Ｌレベルから、マルチビットＡ２を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｌレベル／Ｈレベル／Ｌレベルに変更されると、マルチビットＡ１を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ１は、そのラッチ入力を入力パッド１から切り離し、マルチビットＡ２を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ２が、そのラッチ入力を入力パッド１に接続する。
【００９８】
その後、入力パッド１より、マルチビットＡ２のメモリセルに書き込むデータＤＱ−Ａ２が入力されると、このときに選択されているマルチビットＡ２を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ２は、初期データ（Ｈレベル）に代えて、入力データＤＱ−Ａ２をラッチする。
【００９９】
以下、同様にして、時刻ｔ５，ｔ６，ｔ７，ｔ８，ｔ９で、入力パッド２より入力されるマルチビットアドレスＭＢＡが、マルチビットＡ３を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｈレベル／Ｈレベル／Ｌレベル，マルチビットＡ４を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｌレベル／Ｌレベル／Ｈレベル，マルチビットＡ５を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｈレベル／Ｌレベル／Ｈレベル，マルチビットＡ６を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｌレベル／Ｈレベル／Ｈレベル，マルチビットＡ７を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｈレベル／Ｈレベル／Ｈレベルに順次変更され、入力パッド１より、マルチビットＡ３のメモリセルに書き込むデータＤＱ−Ａ３，マルチビットＡ４のメモリセルに書き込むデータＤＱ−Ａ４，マルチビットＡ５のメモリセルに書き込むデータＤＱ−Ａ５，マルチビットＡ６のメモリセルに書き込むデータＤＱ−Ａ６，マルチビットＡ７のメモリセルに書き込むデータＤＱ−Ａ７が順次入力され、これらの入力データＤＱ−Ａ３，ＤＱ−Ａ４，ＤＱ−Ａ５，ＤＱ−Ａ６，ＤＱ−Ａ７が、マルチビットＡ３を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ３，マルチビットＡ４を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ４，マルチビットＡ５を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ５，マルチビットＡ６を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ６，マルチビットＡ７を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ７によって順次ラッチされる。
【０１００】
マルチビットデコーダ＆データラッチ回路４−Ａ０〜４−Ａ７にそれぞれラッチされた入力データＤＱ−Ａ０〜ＤＱ−Ａ７は、カラムデコーダ５−Ａ０〜５−Ａ７およびビット線ＢＬｎ−Ａ０〜ＢＬｎ−Ａ７を介して、マルチビットＡ０〜Ａ７のメモリセルのソースにそれれぞれ印加される。しかし、データ入力期間では、セルドレイン電圧ジェネレータ７Ａからオッドセレクタを介してマルチビットＡ０〜Ａ７のメモリセルのドレインに印加されるセルドレイン電圧ＣＤＶが低い電圧レベル（約０．６［Ｖ］）のままなので、入力データＤＱがＬレベルであってもメモリセルのフローティングゲートに電子が注入されることはなく、入力データＤＱ−Ａ０〜ＤＱ−Ａ７は、マルチビットＡ０〜Ａ７のメモリセルには書き込まれない。
【０１０１】
次に、時刻ｔ１１になると、入力パッド１７よりセルドレイン電圧ジェネレータ７Ａに入力される制御信号ＯＥＢがＬレベルからＨレベルになり、データ入力期間を終了して書き込み動作期間に入る。
【０１０２】
上記のように、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｌレベル／Ｌレベルの論理から、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｌレベル／Ｈレベルの論理になり、データ入力期間から書き込み動作期間に入ると、セルドレイン電圧ジェネレータ７Ａ（図２参照）において、ＡＮＤゲート３６の出力がＨレベルからＬレベルになって、ＮＯＲゲート３７の出力がＬレベルからＨレベルになり、ＡＮＤゲート３３の出力は、ＮＯＲゲート３７の出力とは逆にＨレベルからＬレベルになる。これにより、ＰＭＯＳトランジスタ３２がターンＯＦＦするとともに、ＰＭＯＳトランジスタ３１がターンＯＮし、セルドレイン電圧ジェネレータ７Ａから出力されるセルドレイン電圧ＣＤＶは、約０．６［Ｖ］から約５．０［Ｖ］に上昇する。
【０１０３】
コントロールゲートにワード線ＷＬｍから約８．０［Ｖ］の電圧が印加され、ソースがビット線ＢＬｎ−Ａｋおよびカラムデコーダ５−Ａｋを介してマルチビットデコーダ＆データラッチ回路４−Ａｋのラッチ出力に接続されているメモリセルでは、そのドレインに印加されるセルドレイン電圧ＣＤＶが約５．０［Ｖ］に上昇すると、マルチビットデコーダ＆データラッチ回路４−ＡｋのラッチデータがＬレベルであってビット線ＢＬｎ−Ａｋからソースに印加される電圧がＧＮＤレベル（０［Ｖ］）であれば、フローティングゲートに電子が注入され、マルチビットデコーダ＆データラッチ回路４−ＡｋのラッチデータがＨレベルであってビット線ＢＬｎ−Ａｋからソースに印加される電圧が電源電圧ＶＣＣの近傍（約３．５［Ｖ］）であれば、フローティングゲートに電子は注入されない。
【０１０４】
つまり、セルドレイン電圧ＣＤＶが約５．０［Ｖ］に上昇すると、ワード線ＷＬｍおよびビット線ＢＬｎ−Ａｋによって選択されたマルチビットＡｋのメモリセルに、マルチビットデコーダ＆データラッチ回路４−Ａｋによってラッチされている入力データＤＱ−Ａｋを書き込むことができる。
【０１０５】
従って、セルドレイン電圧ＣＤＶが約０．６［Ｖ］のままであるデータ入力期間から、セルドレイン電圧ＣＤＶが約５．０［Ｖ］に上昇する書き込み動作期間に入ると、マルチビットデコーダ＆データラッチ回路４−Ａ０〜４−Ａ７にそれぞれラッチされた入力データＤＱ−Ａ０〜ＤＱ−Ａ７は、マルチビットＡ０〜Ａ７のメモリセルにそれぞれ書き込まれ、この書き込み動作期間の開始から約１０［μｓ］の間、書き込み動作を保持することで、データ書き込みが完了する。
【０１０６】
次に、データ書き込みのための約５．０［Ｖ］のセルドレイン電圧ＣＤＶをマルチビットＡ０〜Ａ７のメモリセルのドレインに同時に印加し、約１０［μｓ］の間、書き込み動作を保持した後の時刻ｔ１２になると、入力パッド１６よりセルドレイン電圧ジェネレータ７Ａに入力される制御信号ＣＥＢがＬレベルからＨレベルになり、書き込み動作期間を終了する。
【０１０７】
上記のように、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｌレベル／Ｈレベルの論理から、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｈレベル／Ｈレベルの論理に変更され、書き込み動作期間を終了すると、セルドレイン電圧ジェネレータ７Ａ（図２参照）において、ＮＡＮＤゲート３３の出力がＬレベルからＨレベルになり、ＡＮＤゲート３５の出力がＬレベルからＨレベルになって、ＮＯＲゲート３７の出力は、ＮＡＮＤゲート３３とは逆にＨレベルからＬレベルになり、これにより、ＰＭＯＳトランジスタ３１がターンＯＦＦするとともに、ＰＭＯＳトランジスタ３２がターンＯＮし、セルドレイン電圧ジェネレータ７Ａから出力されるセルドレイン電圧ＣＤＶは、約５．０［Ｖ］から約０．６［Ｖ］に降下する。
【０１０８】
実施の形態１のＥＥＰＲＯＭにおいてのデータ読み出し動作について以下に説明する。メモリセルでは、フローティングゲートに電子が注入されると、電子が注入されていないときよりも、しきい値電圧が上昇する。このため、フローティングゲートに電子が注入されていないときのしきい値電圧と電子が注入されたときのしきい値電圧の間の電圧を、コントロールゲートに印加すると、フローティングゲートに電子が注入されていないメモリセルはＯＮするが、フローティングゲートに電子が注入されているメモリセルはＯＮしない。従って、上記両しきい値電圧の間の電圧をコントロールゲートに印加したとき、メモリセルがＯＮしているか、ＯＦＦしているかを、センスアンプでセンスすることによって、メモリセルに書き込まれているデータを読み出すことができる。
【０１０９】
ここでは、上記両しきい値電圧の間の電圧を、電源電圧ＶＣＣの近傍の電圧（約３．５［Ｖ］）とし、ロウデコーダ６は、選択したワード線（例えばワード線ＷＬｍ）に、上記電源電圧ＶＣＣの近傍の電圧を印加し、その他のワード線にはＧＮＤレベル（０［Ｖ］）を印加する。また、カラムデコーダ５−Ａｋは、選択したビット線（例えばビット線ＢＬｎ−Ａｋ）を、センスアンプの入力に接続する。また、セルドレイン電圧ジェネレータ７Ａは、制御信号ＣＥＢ，ＯＥＢが、ＣＥＢ／ＯＥＢ＝Ｈレベル／Ｈレベルの論理から、ＣＥＢ／ＯＥＢ＝Ｈレベル／Ｌレベルの論理に変更され、データ読み出し期間に入ると、ＧＮＤレベル（０［Ｖ］）のセルドレイン電圧ＣＤＶを出力する。
【０１１０】
以上により、データを読み出すメモリセル（例えばメモリセル９）は、フローティングゲートに電子が注入されていないときのしきい値電圧と電子が注入されたときのしきい値電圧の間の電圧がコントロールゲートに印加され、ドレインにはＧＮＤレベルが印加され、ソースがセンスアンプの入力に接続され、フローティングゲートに電子が注入されていなければ、ＯＮしてソース−ドレイン間に電流を流し（ソースもＧＮＤレベルとなり）、フローティングゲートに電子が注入されていれば、ＯＦＦしたままであって、ソース−ドレイン間に電流を流さない（ソースはフローティングとなる）。
【０１１１】
以上のように実施の形態１によれば、データ入力期間を設け、マルチビット数分の８つのデータの入力およびラッチを終了してから、メモリセルのドレインにデータ書き込みのための高いセルドレイン電圧を印加することにより、マルチビット数分の８つのデータの入力に数１０［μｓ］という長い時間を要するＲＯＭライタによる書き込みにおいても、データ入力中はメモリセルのドレインに書き込み時の高いセルドレイン電圧が印加されないため、書き込み時の高いセルドレイン電圧が長い時間印加されることはなく、書き込み時の高いセルドレイン電圧の長時間印加ストレスによって選択ワード列の非選択メモリセルに生じる図１１の誤データ書き込み現象を回避して、マルチビット書き込みが可能となる。そして、マルチビット書き込み方式を採用することで、非選択ワード列の非選択メモリセルでの書き込み時の高いセルドレイン電圧の印加時間は、シングルビット書き込み方式に比較して１／８（１／（マルチビット数））に減るため、非選択ワード列の非選択メモリセルに生じる図１２のデータリテンション現象を抑えることができる。
【０１１２】
実施の形態２
図４は本発明の実施の形態２のＥＥＰＲＯＭの構成図であり、図１または図７と同様のものには同じ符号を付してある。図４の実施の形態２のＥＥＰＲＯＭは、上記実施の形態１と同じ構成のメモリセルアレイと、このメモリセルアレイ内のメモリセルにデータを書き込む実施の形態２のデータ書き込み回路と、入力パッド１，２，３，１５，１６，１７とを備えている。なお、図４においても、図１と同様に、上記メモリセルアレイ内のメモリセルからデータを読み出すデータ読み出し回路や電源電圧ＶＣＣの入力回路等は省略してある。
【０１１３】
図４において、実施の形態２のデータ書き込み回路は、８つのマルチビットデコーダ＆データラッチ回路４（４−Ａ０，４−Ａ１，…４−Ａ７）と、８つのカラムデコーダ５（５−Ａ０，５−Ａ１，…５−Ａ７）と、ロウデコーダ６と、セルドレイン電圧ジェネレータ７Ｂとを備えている。
【０１１４】
この実施の形態２のデータ書き込み回路は、図１の実施の形態１のデータ書き込み回路または図７の従来のデータ書き込み回路において、セルドレイン電圧ジェネレータ７Ａまたは７をセルドレイン電圧ジェネレータ７Ｂに変更し、このセルドレイン電圧ジェネレータ７ＢにもマルチビットアドレスＭＢＡのビットＭＡ０，ＭＡ１，ＭＡ２を入力する構成である。
【０１１５】
［セルドレイン電圧ジェネレータ７Ｂ］
セルドレイン電圧ジェネレータ７Ｂは、書き込み電圧ＶＰＰおよび制御信号ＣＥＢ，ＯＥＢならびにマルチビットアドレスＭＡ０，ＭＡ１，ＭＡ２に応じて、データ書き込みがされない低い電圧（約０．６［Ｖ］）またはデータ書き込みをするための高い電圧（約５．０［Ｖ］）のセルドレイン電圧ＣＤＶを生成し、このセルドレイン電圧ＣＤＶを全てのオッドセレクタ（オッドセレクタ８−ｏｄｄ１，８−ｏｄｄ２を含む）およびイーブンセレクタ（イーブンセレクタ８−ｅｖｅｎ１，８−ｅｖｅｎ２を含む）に供給する。
【０１１６】
図５は実施の形態２のセルドレイン電圧ジェネレータ７Ｂ内の論理回路例を示す図であり、図２または図８と同様のものには同じ符号を付してある。図５において、セルドレイン電圧ジェネレータ７Ｂは、高電圧検出回路３０と、ＰＭＯＳトランジスタ３１，３２と、３入力のＡＮＤゲート３５と、２入力のＮＯＲゲート３７と、３入力のＡＮＤゲート３８と、４入力のＮＡＮＤゲート３９と、４入力のＡＮＤゲート４０とを有する。なお、図５においても、図２と同様に、約０．６［Ｖ］の電圧および約５．０［Ｖ］の電圧を生成する回路は省略してある。
【０１１７】
このように、実施の形態２のセルドレイン電圧ジェネレータ７Ｂは、図８の従来のセルドレイン電圧ジェネレータ７において、ＡＮＤゲート３８を設け、ＮＡＮＤゲート３３をＮＡＮＤゲート３９に変更し、ＮＡＮＤゲート３４をＡＮＤゲート３５，４０およびＮＯＲゲート３７に変更した構成である。また、実施の形態２のセルドレイン電圧ジェネレータ７Ｂは、図２の実施の形態１のセルドレイン電圧ジェネレータ７Ａにおいて、ＡＮＤゲート３８を設け、３入力のＮＡＮＤゲート３３，３６をそれぞれ４入力のＮＡＮＤゲート３９，４０に変更した構成である。
【０１１８】
ＡＮＤゲート３８は、マルチビットアドレスＭＡ０，ＭＡ１，ＭＡ２を入力信号として、これら入力信号の論理積信号を出力する。マルチビットアドレスＭＡ０，ＭＡ１，ＭＡ２と、それに従って選択されるマルチビットＡ０〜Ａ８とは、図５に示すような相関があり、マルチビットアドレスＭＡ０，ＭＡ１，ＭＡ２が全てＬレベルとなるマルチビットＡ０が最初に選択され、マルチビットアドレスＭＡ０，ＭＡ１，ＭＡ２が全てＨレベルとなるマルチビットＡ７が最後に選択される。従って、ＡＮＤゲート３８の出力信号は、マルチビットＡ０〜Ａ６が選択されている間はＬレベルであり、最後のマルチビットＡ７が選択されるときにＬレベルからＨレベルになる。
【０１１９】
ＮＡＮＤゲート３９は、書き込み電圧検出信号ＶＰＰＨ、制御信号ＣＥＢの反転信号、制御信号ＯＥＢ、およびＡＮＤゲート３８の出力信号を入力信号として、これら入力信号の否定論理積信号を、ＰＭＯＳトランジスタ３１のゲートに出力する。また、ＡＮＤゲート４０は、書き込み電圧検出信号ＶＰＰＨ、制御信号ＣＥＢの反転信号、制御信号ＯＥＢ、およびＡＮＤゲート３８の出力信号の反転信号を入力信号として、これら入力信号の論理積信号を出力する。そして、ＮＯＲゲート３７は、ＡＮＤゲート３５，４０の出力信号を入力信号として、これら入力信号の否定論理和信号をＰＭＯＳトランジスタ３２のゲートに出力する。
【０１２０】
この実施の形態２のセルドレイン電圧ジェネレータ７Ｂは、図２の実施の形態１のセルドレイン電圧ジェネレータ７Ａまたは図８の従来のセルドレイン電圧ジェネレータ７と比較して、書き込み電圧検出信号ＶＰＰＨと制御信号ＣＥＢ，ＯＥＢに、マルチビットアドレスＭＡ０，ＭＡ１，ＭＡ２を加えた論理に応じて、約０．６［Ｖ］あるいは約５．０［Ｖ］のセルドレイン電圧ＣＤＶを出力する回路になっている。
【０１２１】
図６は本発明の実施の形態２のＥＥＰＲＯＭにおいてのマルチビット書き込みのタイミングチャートであり、図３または図９と同様のものには同じ符号を付してある。上記実施の形態１のマルチビット書き込みでは、図３に示すように、最後に選択されるマルチビットＡ７に書き込むデータＤＱ−Ａ７の入力およびラッチを完了した後に、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｌレベル／Ｌレベルの論理から、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｌレベル／Ｈレベルに変えて、書き込み動作期間に入っていたが、この実施の形態２のマルチビット書き込みでは、図６に示すように、最後に選択されるマルチビットＡ７のマルチビットアドレスＭＢＡが入力され、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｌレベル／ＨレベルおよびＭＡ０／ＭＡ１／ＭＡ２＝Ｌレベル／Ｈレベル／Ｈレベルの論理から、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｌレベル／ＨレベルおよびＭＡ０／ＭＡ１／ＭＡ２＝Ｈレベル／Ｈレベル／Ｈレベルの論理になると、マルチビットＡ７に書き込むデータＤＱ−Ａ７の入力期間中に、書き込み動作期間に入る。
【０１２２】
図６において、時刻ｔ０以前は、書き込み電圧検出信号ＶＰＰＨ（書き込み電圧ＶＰＰ）および制御信号ＣＥＢ，ＯＥＢは、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｌレベル（低圧レベル）／Ｈレベル／Ｈレベルであり、セルドレイン電圧ジェネレータ７Ｂ（図５参照）において、ＮＡＮＤゲート３９，ＮＯＲゲート３７の出力はともにＨレベルになっており、ＰＭＯＳトランジスタ３１，３２はともにＯＦＦしている。また、ロウデコーダ６は、Ｍ本のワード線ＷＬ１〜ＷＬＭおよび２本のセレクト線ＳＬｏｄｄ，ＳＬｅｖｅｎを、全てＧＮＤレベル（０［Ｖ］）にしている。また、マルチビットデコーダ＆データラッチ回路４−Ａ０〜４−Ａ７は、いずれも初期データとしてＨレベルをラッチしており、これらのマルチビットデコーダ＆データラッチ回路４−Ａ０〜４−Ａ７のラッチ入力は、いずれも入力パッド１から切り離されている。
【０１２３】
次に、時刻ｔ０になり、入力パッド１５よりロウデコーダ６およびセルドレイン電圧ジェネレータ７Ｂに供給される書き込み電圧ＶＰＰが、低圧レベル（ＧＮＤレベル）から高圧レベル（約８．０［Ｖ］）になると、書き込み電圧検出信号ＶＰＰＨがＬレベルからＨレベルになる。これにより、セルドレイン電圧ジェネレータ７Ｂにおいて、ＡＮＤゲート３５の出力がＨレベルになり、ＮＯＲゲート３７の出力がＬレベルになって、ＰＭＯＳトランジスタ３２がＯＮし、セルドレイン電圧ジェネレータ７Ｂから約０．６［Ｖ］のセルドレイン電圧ＣＤＶが出力される。
【０１２４】
次に、時刻ｔ１になると、入力パッド２より、マルチビットアドレスＭＢＡとして、マルチビットＡ０を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｌレベル／Ｌレベル／Ｌレベルが入力されるとともに、図６の例では、入力パッド３より、ワード線ＷＬｍ，オッドセレクト線ＳＬｏｄｄ，ビット線ＢＬｎ−Ａ０〜ＢＬｎ−Ａ７のデコードアドレスａ０を選択するアドレスＡＤＤが入力される。
【０１２５】
ロウデコーダ６は、デコードアドレスａ０を選択するアドレスＡＤＤの内のロウアドレスが入力されると、Ｍ本のワード線ＷＬ１〜ＷＬＭからワード線ＷＬｍを選択するとともに、２本のセレクト線ＳＬｏｄｄ，ＳＬｅｖｅｎからオッドセレクト線ＳＬｏｄｄを選択し、これらワード線ＷＬｍおよびオッドセレクト線ＳＬｏｄｄに、書き込み電圧ＶＰＰによる約８．０［Ｖ］の電圧を印加する。これにより、全てのオッドセレクタ（オッドセレクタ８−ｏｄｄ１，８−ｏｄｄ２を含む）がＯＮし、これらのオッドセレクタに接続されている全てのドレイン線（ドレイン線ＤＬｏｄｄ１，ＤＬｏｄｄ２を含む）にセルドレイン電圧ＣＤＶ（このときは約０．６［Ｖ］）が供給される。
【０１２６】
また、マルチビットＡｋを受け持つカラムデコーダ５−Ａｋは、デコードアドレスａ０を選択するアドレスＡＤＤの内のカラムアドレスが入力されると、ビット線ＢＬｎ−Ａｋを選択し、このビット線ＢＬｎ−Ａｋに、マルチビットＡｋを受け持つマルチビットデコーダ＆データラッチ回路４−Ａｋの出力を接続する。
【０１２７】
また、マルチビットＡ０を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ０は、マルチビットＡ０を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｌレベル／Ｌレベル／ＬレベルのマルチビットアドレスＭＢＡが入力されると、そのラッチ入力を入力パッド１に接続する。
【０１２８】
また、セルドレイン電圧ジェネレータ７Ｂ（図５参照）において、最初のマルチビットＡ０を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｌレベル／Ｌレベル／Ｌレベルが入力されたときのＡＮＤゲート３８の出力はＬレベルである。従って、ＰＭＯＳトランジスタ３１はＯＦＦしたままであり、ＰＭＯＳトランジスタ３２はＯＮしたままであって、最初のマルチビットＡ０を選択するマルチビットアドレスＭＢＡが入力されても、セルドレイン電圧ジェネレータ７Ｂからは、時刻ｔ１以前と同じ約０．６［Ｖ］のセルドレイン電圧ＣＤＶが出力され続ける。
【０１２９】
次に、時刻ｔ２になると、入力パッド１６よりセルドレイン電圧ジェネレータ７Ｂに入力される制御信号ＣＥＢがＨレベルからＬレベルになり、書き込み禁止期間からデータ入力期間に入る。
【０１３０】
上記のように、書き込み禁止期間からデータ入力期間に入ると、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｈレベル／Ｈレベルの論理から、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｌレベル／Ｈレベルの論理になるが、セルドレイン電圧ジェネレータ７Ｂ（図５参照）においては、ＡＮＤゲート３８の出力がＬレベルであるため、ＮＡＮＤゲート３９の出力はＨレベルのままである。また、ＡＮＤゲート３５の出力はＨレベルからＬレベルになり、ＡＮＤゲート４０の出力はＬレベルからＨレベルになるが、ＮＯＲゲート３７の出力はＬレベルのままである。従って、ＰＭＯＳトランジスタ３１はＯＦＦしたままであり、ＰＭＯＳトランジスタ３２はＯＮしたままであって、書き込み禁止期間からデータ入力期間に入っても、セルドレイン電圧ジェネレータ７Ｂからは、書き込み禁止期間と同じ低い電圧レベル（約０．６［Ｖ］）のセルドレイン電圧ＣＤＶが出力され続ける。
【０１３１】
このように、実施の形態２でも、上記実施の形態１と同様に、書き込み禁止期間からデータ入力期間に入っても、セルドレイン電圧ジェネレータ７Ｂから出力されるセルドレイン電圧ＣＤＶは、書き込み禁止期間と同じ低い電圧レベル（０．６［Ｖ］）のままである。
【０１３２】
上記実施の形態１では、データ入力期間の終了（＝最後のマルチビットアドレスＡ７に書き込むデータＤＱ−Ａ７の入力およびラッチの完了後のデータ書き込み期間の開始）まで、セルドレイン電圧ＣＤＶが書き込み禁止期間と同じ低い電圧レベル（０．６［Ｖ］）のままであったが、この実施の形態２では、データ入力期間中においてのマルチビットＡ６を選択するマルチビットアドレスＭＢＡの入力終了（＝マルチビットアドレスＡ６に書き込むデータＤＱ−Ａ６の入力およびラッチの完了後のデータ書き込み期間の開始）までは、セルドレイン電圧ＣＤＶが書き込み禁止期間と同じ低い電圧レベル（０．６［Ｖ］）のままであり、データ入力期間中においての最後のマルチビットＡ７を選択するマルチビットアドレスＭＢＡの入力開始とともに、データ入力期間の終了前に書き込み動作期間が開始される。
【０１３３】
従って、この実施の形態２では、選択されたビット線ＢＬｎ−Ａ０〜ＢＬｎ−Ａ７が、データ入力期間中においての最後のマルチビットＡ７を選択するマルチビットアドレスＭＢＡの入力開始以前にＧＮＤレベルになっても、メモリセルのフローティングゲートに電子が注入されることはない。
【０１３４】
このようにデータ書き込み期間と一部がオーバーラップするデータ入力期間に、上記実施の形態１のマルチビット書き込みと同様にして、８つのマルチビットＡ０〜Ａ７にそれぞれ書き込む８つのデータＤＱ−Ａ０〜ＤＱ−Ａ７を、入力パッド１より順次入力して、マルチビットＡ０〜Ａ７をそれぞれ受け持つマルチビットデコーダ＆データラッチ回路４−Ａ０〜４−Ａ７でそれぞれラッチする。
【０１３５】
まず、入力パッド１より、マルチビットＡ０のメモリセルに書き込むＨレベルまたはＬレベルのデータＤＱ−Ａ０が入力されると、このときに選択されているマルチビットＡ０を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ０は、初期データ（Ｈレベル）に代えて、入力データＤＱ−Ａ０をラッチする。
【０１３６】
次に、時刻ｔ３で、入力パッド２より入力されるマルチビットアドレスＭＢＡが、マルチビットＡ０を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｌレベル／Ｌレベル／Ｌレベルから、マルチビットＡ１を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｈレベル／Ｌレベル／Ｌレベルに変更されると、マルチビットＡ０を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ０は、そのラッチ入力を入力パッド１から切り離し、マルチビットＡ１を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ１が、そのラッチ入力を入力パッド１に接続する。
【０１３７】
その後、入力パッド１より、マルチビットＡ１のメモリセルに書き込むデータＤＱ−Ａ１が入力されると、このときに選択されているマルチビットＡ１を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ１は、初期データ（Ｈレベル）に代えて、入力データＤＱ−Ａ１をラッチする。
【０１３８】
セルドレイン電圧ジェネレータ７Ｂ（図５参照）においては、マルチビットアドレスＭＢＡが、マルチビットＡ０を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｌレベル／Ｌレベル／Ｌレベルから、マルチビットＡ１を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｈレベル／Ｌレベル／Ｌレベルに変更されても、ＡＮＤゲート３８の出力はＬレベルのままである。従って、ＰＭＯＳトランジスタ３１はＯＦＦしたままであり、ＰＭＯＳトランジスタ３２はＯＮしたままであって、マルチビットＡ１を選択するマルチビットアドレスＭＢＡが入力されても、セルドレイン電圧ジェネレータ７Ｂからは、書き込み禁止期間と同じ低い電圧レベル（約０．６［Ｖ］）のセルドレイン電圧ＣＤＶが出力され続ける。
【０１３９】
以下、同様にして、時刻ｔ４，ｔ５，ｔ６，ｔ７，ｔ８で、入力パッド２より入力されるマルチビットアドレスＭＢＡが、マルチビットＡ２を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｈレベル／Ｌレベル／Ｌレベル，マルチビットＡ３を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｈレベル／Ｈレベル／Ｌレベル，マルチビットＡ４を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｌレベル／Ｌレベル／Ｈレベル，マルチビットＡ５を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｈレベル／Ｌレベル／Ｈレベル，マルチビットＡ６を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｌレベル／Ｈレベル／Ｈレベルに順次変更され、入力パッド１より、マルチビットＡ２のメモリセルに書き込むデータＤＱ−Ａ２，マルチビットＡ３のメモリセルに書き込むデータＤＱ−Ａ３，マルチビットＡ４のメモリセルに書き込むデータＤＱ−Ａ４，マルチビットＡ５のメモリセルに書き込むデータＤＱ−Ａ５，マルチビットＡ６のメモリセルに書き込むデータＤＱ−Ａ６が順次入力され、これらの入力データＤＱ−Ａ２，ＤＱ−Ａ３，ＤＱ−Ａ４，ＤＱ−Ａ５，ＤＱ−Ａ６が、マルチビットＡ２を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ２，マルチビットＡ３を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ３，マルチビットＡ４を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ４，マルチビットＡ５を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ５，マルチビットＡ６を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ６によって順次ラッチされる。
【０１４０】
セルドレイン電圧ジェネレータ７Ｂ（図５参照）においては、マルチビットアドレスＭＢＡが、マルチビットＡ０を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｌレベル／Ｌレベル／Ｌレベルから、マルチビットＡ６を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｌレベル／Ｈレベル／Ｈレベルまで、順次変更されても、ＡＮＤゲート３８の出力はＬレベルのままである。従って、ＰＭＯＳトランジスタ３１はＯＦＦしたままであり、ＰＭＯＳトランジスタ３２はＯＮしたままであって、マルチビットＡ０〜Ａ６を選択するマルチビットアドレスＭＢＡが入力されても、セルドレイン電圧ジェネレータ７Ｂからは、書き込み禁止期間と同じ低い電圧レベル（約０．６［Ｖ］）のセルドレイン電圧ＣＤＶが出力され続ける。
【０１４１】
次に、時刻ｔ９で、入力パッド２より入力されるマルチビットアドレスＭＢＡが、マルチビットＡ６を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｌレベル／Ｈレベル／Ｈレベルから、最後のマルチビットＡ７を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｈレベル／Ｈレベル／Ｈレベルに変更されると、データ入力期間の終了前に書き込み動作期間に入る。
【０１４２】
上記のように、マルチビットアドレスＭＢＡが、マルチビットＡ６を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｌレベル／Ｌレベル／Ｌレベルから、最後のマルチビットＡ７を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｈレベル／Ｈレベル／Ｈレベルに変更され、マルチビットＡ７についてのデータ入力期間が開始されると、マルチビットＡ６を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ６は、そのラッチ入力を入力パッド１から切り離し、マルチビットＡ７を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ７が、そのラッチ入力を入力パッド１に接続する。
【０１４３】
その後、入力パッド１より、マルチビットＡ７のメモリセルに書き込むデータＤＱ−Ａ７が入力されると、このときに選択されているマルチビットＡ７を受け持つマルチビットデコーダ＆データラッチ回路４−Ａ７は、初期データ（Ｈレベル）に代えて、入力データＤＱ−Ａ２をラッチする。
【０１４４】
また、上記のように、マルチビットアドレスＭＢＡが、マルチビットＡ６を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｌレベル／Ｌレベル／Ｌレベルから、最後のマルチビットＡ７を選択するＭＡ０／ＭＡ１／ＭＡ２＝Ｈレベル／Ｈレベル／Ｈレベルに変更され、マルチビットＡ７についてのデータ入力期間中に書き込み動作期間に入ると、セルドレイン電圧ジェネレータ７Ｂ（図５参照）において、ＡＮＤゲート３８の出力はＬレベルからＨレベルになるので、ＡＮＤゲート４０の出力がＨレベルからＬレベルになって、ＮＯＲゲート３７の出力がＬレベルからＨレベルになり、ＮＡＮＤゲート３９の出力は、ＮＯＲゲート３７の出力とは逆にＨレベルからＬレベルになる。これにより、ＰＭＯＳトランジスタ３２がターンＯＦＦするとともに、ＰＭＯＳトランジスタ３１がターンＯＮし、セルドレイン電圧ジェネレータ７Ｂから出力されるセルドレイン電圧ＣＤＶは、約０．６［Ｖ］から約５．０［Ｖ］に上昇する。
【０１４５】
セルドレイン電圧ＣＤＶが約５．０［Ｖ］に上昇する書き込み動作期間に入ると、マルチビットデコーダ＆データラッチ回路４−Ａ０〜４−Ａ６にそれぞれラッチされた入力データＤＱ−Ａ０〜ＤＱ−Ａ６は、マルチビットＡ０〜Ａ６のメモリセルにそれぞれ書き込みを開始され、上記書き込み動作期間の開始後に入力されてマルチビットデコーダ＆データラッチ回路４−Ａ７にラッチされたデータＤＱ−Ａ７も、ラッチされるとともに書き込みを開始され、データＤＱ−Ａ７の入力の開始から約１０［μｓ］の間、書き込み動作を保持することで、データ書き込みが完了する。
【０１４６】
次に、データ書き込みのための約５．０［Ｖ］のセルドレイン電圧ＣＤＶをマルチビットＡ０〜Ａ７のメモリセルのドレインに同時に印加し、約１０［μｓ］の間、書き込み動作を保持した後の時刻ｔ１３になると、入力パッド１６よりセルドレイン電圧ジェネレータ７Ｂに入力される制御信号ＣＥＢがＬレベルからＨレベルになり、書き込み動作期間を終了する。
【０１４７】
上記のように、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｌレベル／Ｈレベルの論理から、ＶＰＰＨ（ＶＰＰ）／ＣＥＢ／ＯＥＢ＝Ｈレベル（高圧レベル）／Ｈレベル／Ｈレベルの論理に変更され、書き込み動作期間を終了すると、セルドレイン電圧ジェネレータ７Ｂ（図５参照）において、ＡＮＤゲート３９の出力がＬレベルからＨレベルになり、ＡＮＤゲート３５の出力がＬレベルからＨレベルになって、ＮＯＲゲート３７の出力は、ＡＮＤゲート３９とは逆にＨレベルからＬレベルになり、これにより、ＰＭＯＳトランジスタ３１がターンＯＦＦするとともに、ＰＭＯＳトランジスタ３２がターンＯＮし、セルドレイン電圧ジェネレータ７Ｂから出力されるセルドレイン電圧ＣＤＶは、約５．０［Ｖ］から約０．６［Ｖ］に降下する。
【０１４８】
なお、この実施の形態２のＥＥＰＲＯＭにおいてのデータ読み出し動作は、上記実施の形態１のＥＥＰＲＯＭと同様である。
【０１４９】
以上のように実施の形態２によれば、セルドレイン電圧ジェネレータ７Ｂ内にマルチビットアドレスＭＡ，ＭＡ１，ＭＡ２の論理を追加し、最後に選択されるマルチビットＡ７に書き込むデータＤＱ−Ｄ７が入力されるときに（マルチビットアドレスＭＢＡの変更によって最後のデータＤＱ−Ｄ７の入力期間になったら）、メモリセルのドレインにデータ書き込みのための高いセルドレイン電圧を印加することにより、マルチビット数分の８つのデータの入力に数１０［μｓ］という長い時間を要するＲＯＭライタによる書き込みにおいても、最後のマルチビットＡ７を除くデータ入力中はメモリセルのドレインに書き込み時の高いセルドレイン電圧が印加されないため、書き込み時の高いセルドレイン電圧が長い時間印加されることはなく、書き込み時の高いセルドレイン電圧の長時間印加ストレスによって生じる図１１の誤データ書き込み現象を抑えて、マルチビット書き込みが可能となる。そして、マルチビット書き込み方式を採用することで、非選択ワード列の非選択メモリセルでの書き込み時の高いセルドレイン電圧の印加時間は、シングルビット書き込み方式に比較して１／８（１／（マルチビット数））に減るため、非選択ワード列の非選択メモリセルに生じる図１２のデータリテンション現象を抑えることができる。
【０１５０】
さらに、この実施の形態２では、マルチビット書き込みの仕様は、従来と同じ仕様で対応できる。また、この実施の形態２のマルチビット書き込みに要する時間は、上記実施の形態１のマルチビット書き込みに要する時間よりも、最後のマルチビットＡ７のデータ入力時間の分だけ短くて済む。
【０１５１】
なお、上記実施の形態では、ＥＰＲＯＭにおける書き込み回路と書き込みフローについて説明したが、本発明は、長時間にわたる不必要な高電圧によるストレスを回避させる必要がある半導体装置に適用できる。
【図面の簡単な説明】
【０１５２】
【図１】本発明の実施の形態１のＥＥＰＲＯＭの構成図である。
【図２】図１のデータ書き込み回路においてのセルドレイン電圧ジェネレータ内の論理回路例を示す図である。
【図３】本発明の実施の形態１のマルチビット書き込みのタイミングチャートである。
【図４】本発明の実施の形態２のＥＥＰＲＯＭの構成図である。
【図５】図４のデータ書き込み回路においてのセルドレイン電圧ジェネレータ内の論理回路例を示す図である。
【図６】本発明の実施の形態１のマルチビット書き込みのタイミングチャートである。
【図７】従来のＥＥＰＲＯＭの構成図である。
【図８】図７のデータ書き込み回路においてのセルドレイン電圧ジェネレータ内の論理回路例を示す図である。
【図９】従来のマルチビット書き込みのタイミングチャートである。
【図１０】従来のシングルビット書き込みのタイミングチャートである。
【図１１】誤データ書き込み現象を説明する断面図である。
【図１２】データリテンション現象を説明する断面図である。
【符号の説明】
【０１５３】
１，２，３  入力パッド
４（４−Ａ０，４−Ａ１，…４−Ａ７）  マルチビットデコーダ＆データラッチ回路
５（５−Ａ０，５−Ａ１，…５−Ａ７）  カラムデコーダ
６  ロウデコーダ
７Ａ，７Ｂ  セルドレイン電圧ジェネレータ
８−ｏｄｄ１，８−ｏｄｄ２  オッドセレクタ
８−ｅｖｅｎ１，８−ｅｖｅｎ２  イーブンセレクタ
９，１０，１１，１２，１３，１４  メモリセル
１５，１６，１７  入力パッド
３０  高電圧検出回路
３１，３２  ＰＭＯＳトランジスタ
３３  ＮＡＮＤゲート
３５，３６  ＡＮＤゲート
３７  ＮＯＲゲート
３８  ＡＮＤゲート
３９  ＮＡＮＤゲート
４０  ＡＮＤゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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