(57)【要約】【課題】低コストで、かつ、半導体装置の厚さを薄くできる、半導体の実装基板にチップを実装する半導体装置の実装方法を提供する。【解決手段】先ず、実装基板２２０の半導体チップが実装される表面２３０に金属配線２４０が形成された当該実装基板を用意する。さらに、半導体チップ１１０の実装基板と対向する面１１１に形成された凹部８５内に導電端子９０が備えられる当該半導体チップを用意する。次に、金属配線と導電端子とを導電性接着剤２４０を介して接着する。【選択図】図４
2006093420.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップを半導体の実装基板上に実装するにあたり、
前記実装基板の前記半導体チップが実装される表面に金属配線が形成された当該実装基板を用意する過程と、
前記半導体チップの前記実装基板と対向する面に形成された凹部内に導電端子が備えられる当該半導体チップを用意する過程と、
前記金属配線と前記導電端子とを導電性接着剤を介して接着する過程と
を含むことを特徴とする半導体装置の実装方法。
【請求項２】
半導体チップを半導体の実装基板上に実装するにあたり、
前記実装基板の前記半導体チップが実装される表面に金属配線が形成された当該実装基板を用意する過程と、
前記半導体チップの前記実装基板と対向する面に形成された凹部内に導電端子が備えられる当該半導体チップを用意する過程と、
前記実装基板の前記半導体チップが実装される表面上に、前記半導体チップと同じ厚さの樹脂膜を設ける過程と、
前記実装基板の前記半導体チップが実装される実装領域に対応する前記樹脂膜の領域部分を除去して開口部を設ける過程と、
前記開口部により露出した金属配線と、前記導電端子とを導電性接着剤を介して接着する過程と
を備えることを特徴とする半導体装置の実装方法。
【請求項３】
前記導電性接着剤として、銀のナノ粒子を配合したナノペーストを用いて接着する
ことを特徴とする請求項１又は２に記載の半導体装置の実装方法。
【請求項４】
前記実装基板として、前記配線が該実装基板の表面に埋め込んで形成される平滑基板を用意する
ことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の実装方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の実装方法に関するものである。
【背景技術】
【０００２】
携帯電話等の電子機器の小型化に伴い、電子部品の小型化と高機能化が進み、限られた面積に多くの部品を実装する必要性が高まっている。現在は、表面実装技術を用いて部品を実装しているが、平面にしか部品を配置することができないため、小型化には限界が生じている。この解決策として、基板内に部品を埋め込むことなどが検討されている。
【０００３】
このような部品の実装方法として、薄いチップ上に形成された部品（以下、単にチップと称することもある。）をビルドアップ層に埋め込むビルドアップ法（例えば、非特許文献１参照。）や、基板上にチップを半田接合で固定する半田バンプ法（例えば、非特許文献２参照。）がある。
【非特許文献１】春原昌宏、村山啓、東光敏著「部品内臓基板の開発」マイクロファブリケーション研究会  第４回研究成果報告会資料  ８５−８８ページ
【非特許文献２】郡利明、倉澤千春、田中秀一、伊東春樹著「鉛フリー対応ＷａｆｅｒＬｅｖｅｌＣＳＰの二次実装信頼性考察」マイクロファブリケーション研究会  第４回研究成果報告会資料  １０１−１０４ページ
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、非特許文献１のビルドアップ法では、チップをビルドアップ層に埋め込んだ後に、チップとの電気的接続を取るための工程を行うために、コストが高くなる。
【０００５】
また、非特許文献２の半田バンプ法では、半田の接着強度の点から半田バンプの径が５０μｍ程度必要になり、実装後の半導体装置が全体的に厚くなってしまう。
【０００６】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、低コストで、かつ、半導体装置の厚さを薄くできる、半導体の実装基板にチップを実装する半導体装置の実装方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した目的を達成するために、この発明の半導体チップを半導体基板上に実装する半導体装置の実装方法は、以下の過程を含んでいる。先ず、実装基板の半導体チップが実装される表面に金属配線が形成された当該実装基板を用意する。さらに、半導体チップの実装基板と対向する面に形成された凹部内に導電端子が備えられる当該半導体チップを用意する。次に、金属配線と導電端子とを導電性接着剤を介して接着する。
【発明の効果】
【０００８】
この発明の半導体装置の実装方法によれば、半導体チップの導電端子が凹部内に設けられていて、半導体基板と半導体チップとを導電性接着剤を介して接着する。導電性接着剤を用いて接着する場合、半田で接続するときに必要な５０μｍ程度のバンプが不要となる。従って、ビルドアップ法に比べて低コストで、しかも、半田バンプ法に比べて薄く実装することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図を参照して、この発明の実施の形態について説明するが、構成および配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成の組成（材質）および数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。
【００１０】
（コンデンサチップの製造方法）
図１〜３を参照して、半導体チップの一例として高誘電体キャパシタを形成したコンデンサチップの製造方法について説明する。図１〜３は、コンデンサチップの製造方法を説明するための工程図である。
【００１１】
先ず、シリコン基板１０に対して９５０℃のウェット酸化を行うことにより、１００ｎｍ厚のプロテクト酸化膜２０を形成する（図１（Ａ））。
【００１２】
次に、プロテクト酸化膜２０の表面２０ａ上に、密着層３２を、例えば、反応性スパッタリングにより、酸化タンタル（ＴａＯx）で５０ｎｍの厚さに形成する。この密着層３２は、プロテクト酸化膜２０と後述する高誘電体キャパシタの下部電極とを密着させるために形成される層である。下部電極に白金を用いた場合、白金は反応性が低いので密着層３２がないと、後の工程で剥離する可能性がある。密着層３２上に第１導電体層３４を、例えば、スパッタリングにより白金（Ｐｔ）で１５０ｎｍの厚さに形成する。さらに、第１導電体層３４上に、高誘電体層３６を、スピンコートによる塗布及び熱処理により、１００ｎｍの厚さに形成する。
【００１３】
ここでは、高誘電体層３６の形成にＢａxＳｒ1-xＴｉＯ3（ｘ＝０．６）形成用ゾル−ゲル塗布液（以下、単に塗布液と称することもある。）を用いる。任意好適な公知のスピンコータを用いて、第１導電体層３４上に、１分当たり５００回転の回転速度で１秒間、塗布液を回転塗布し、その後、１分当たり２０００回転の回転速度で３０秒間、塗布液を回転塗布する。次いで、６００℃の温度で３０分間仮焼成を行う。上述の塗布液の塗布から仮焼成までの工程を３回繰り返した後、高誘電体層３６の結晶性を高めるために７５０℃の酸素雰囲気中で６０分間熱処理を行う。なお、ＢａxＳｒ1-xＴｉＯ3（ｘ＝０．６）形成用ゾル−ゲル塗布液の合成方法については公知であり、ここでは説明を省略する。
【００１４】
続いて、この高誘電体層３６上に、第２導電体層３８を、第１導電体層３４と同様に、例えば、スパッタリングにより白金（Ｐｔ）で２００ｎｍの厚さに形成する（図１（Ｂ））。
【００１５】
次に、任意好適な公知のフォトリソグラフィ及びドライエッチングにより、第２導電体層３８を加工して、上部電極４８を形成する。上部電極４８の形成後、ドライエッチング用マスクとして形成され、ドライエッチング後に残存するフォトレジストをアッシングにより除去する（図１（Ｃ））。
【００１６】
さらに、任意好適な公知のフォトリソグラフィ及びドライエッチングにより、高誘電体層３６及び第１導電体層３４を順次に加工して、高誘電体薄膜４６及び下部電極４４をそれぞれ形成する。この加工は、同一のエッチング処理で行う。従って、下部電極４４は、高誘電体薄膜４６をマスクとして自己整合的に形成される。このようにして、上部電極４８、高誘電体薄膜４６及び下部電極４４で構成される高誘電体キャパシタ４９を得る。その後、ドライエッチング用マスクとして形成され、ドライエッチング後に残存するフォトレジストをアッシングにより除去する（図１（Ｄ））。
【００１７】
次に、任意好適な公知のフォトリソグラフィ及びドライエッチングにより、高誘電体開口部５０を形成する。この高誘電体開口部５０は、上部電極４８から外れた領域に形成される。ドライエッチング用マスクとして形成され、ドライエッチング後に残存するフォトレジストをアッシングにより除去した後、高誘電体キャパシタのエッチングによるダメージを回復するために、７５０℃の酸素雰囲気中で３０分間のアニールを行う（図２（Ａ））。尚、図２（Ａ）中、シリコン基板１０の上側に、プロテクト酸化膜２０と、密着層３２と、高誘電体キャパシタ４９とを有している構造体を第１構造体１００として示す。
【００１８】
図２（Ａ）に示すように、高誘電体キャパシタ４９は、上部電極４８の面積が、下部電極４４及び高誘電体薄膜４６の面積よりも小さくなるように形成されている。高誘電体薄膜４６の露出している面の付近は、エッチングによりダメージを受けている。従って、上部電極４８を下部電極４４及び高誘電体薄膜４６よりも小さくすることにより、ダメージを受けている部分をキャパシタとして使用しないこととして、キャパシタの信頼性を高める。
【００１９】
次に、高誘電体キャパシタ４９を埋め込むように、第１構造体１００上に、第１層間絶縁膜６０を形成する。この第１層間絶縁膜６０は、例えば、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を用いたプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜で３００ｎｍの厚さに形成される（図２（Ｂ））。
【００２０】
次に、高誘電体キャパシタ４９の上部電極４８及び下部電極４４とコンデンサチップの外部回路とを電気的に接続するために、フォトリソグラフィ及びドライエッチングにより、第１層間絶縁膜６０にコンタクト用のコンタクト用開口部５２をそれぞれ設ける。その後、ドライエッチング用マスクとして形成され、ドライエッチング後に残存するフォトレジストをアッシングにより取り除く（図２（Ｃ））。
【００２１】
次に、この高誘電体薄膜４６に対して７００℃の酸素雰囲気中で３０分間の回復アニールを行って、第１層間絶縁膜６０及びコンタクト用開口部５２の形成時に与えられたダメージから、高誘電体薄膜４６の結晶性を回復させる。
【００２２】
次に、ＴｉＮ膜（図示を省略する。）をスパッタリング法でそれぞれ７５ｎｍの厚さを有する２つの層で形成する。続いて、スパッタリング法でアルミニウム膜（図示を省略する。）を５００ｎｍの厚さで形成する。その後、フォトリソグラフィ及びドライエッチングによりアルミニウム膜及びＴｉＮ膜を加工して、アルミニウム（Ａｌ）電極７０及びＴｉＮバリア膜６５を形成する。Ａｌ電極７０を形成するアルミニウムと、上部電極４８及び下部電極４４を形成する白金とは、熱処理で反応するので、その反応を防ぐためにＴｉＮバリア膜６５を設けている（図３（Ａ））。
【００２３】
次に、第１層間絶縁膜６０上に、バリア膜７５を、例えば、反応性スパッタリングにより、酸化タンタル（ＴａＯx）で５０ｎｍの厚さに形成する。このバリア膜７５は、水素等の還元性ガスが高誘電体キャパシタ４９にダメージを与えるのを防ぐために設けられる膜である。その後、バリア膜７５の上にパッシベーション膜８０を形成する。パッシベーション膜８０として任意好適な公知のＣＶＤ法によりシリコン窒化膜を８５０ｎｍ堆積する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などで、平坦化しても良い（図３（Ｂ））。
【００２４】
次に、フォトリソグラフィ及びドライエッチングにより、端子用開口部８５を設けて、Ａｌ電極７０を露出させる。その後、端子用開口部８５の底部及び側壁部にＴａＮバリア膜８７を反応性スパッタリングにより形成する。続いて、銅膜（図示を省略する。）をスパッタ法で形成し、フォトリソグラフィ及びドライエッチングにより、端子用開口部８５の底部以外の銅を除去し、残存する部分を導電端子９０とする。その後、ドライエッチング用マスクとして形成され、エッチング後に残存するフォトレジストをアッシングにより取り除く（図３（Ｃ））。
【００２５】
次に、シリコン基板１０に対して任意好適な公知の機械研磨を行うことにより、全体の厚さを１００μｍ以下、望ましくは５０μｍ以下に薄化して、コンデンサチップ１１０とする。
【００２６】
（第１実施形態）
図４を参照して、第１実施形態の、半導体チップを半導体の実装基板上に実装する、半導体装置の実装方法について説明する。図４（Ａ）及び図４（Ｂ）は、第１実施形態の半導体装置の実装方法を説明するための図である。図４（Ａ）は、実装前の状態を示す図であり、図４（Ｂ）は、実装後の状態を示す図である。ここでは、半導体チップとして図１〜３を参照して製造方法を説明したコンデンサチップを用いる例について説明する。なお、以下の説明では、必要な場合を除き、コンデンサチップの詳細な構造の説明及び図示を省略する。
【００２７】
先ず、実装基板２２０のコンデンサチップが実装される表面（以下、単に実装面と称することもある。）２２１に金属配線２３０が形成された実装基板２２０を用意する。さらに、コンデンサチップ１１０の実装基板と対向する面１１１に形成された凹部である端子用開口部８５内に導電端子９０が備えられるコンデンサチップ１１０を用意する。次に、実装基板２２０に形成された金属配線２３０とコンデンサチップ１１０に形成された導電端子９０とを導電性接着剤を介して接着する。この導電性接着剤による接着により、実装基板２２０とコンデンサチップ１１０とが接合される。
【００２８】
以下、導電性接着剤による接着について説明する。実装基板２２０の実装面２２１に形成された金属配線２３０上に導電性接着剤２４０を塗布する。導電性接着剤としては任意好適な公知のものを用いることができ、ここでは、エポキシ樹脂に、導電性粒子として、銀をコーティングした銅粒子（平均粒径７μｍ）を配合させたものを用いる。このタイプの導電性接着剤は、無溶剤タイプで硬化収縮が小さいという特徴を有している。この導電性接着剤のガラス転移温度は約１３６℃である。
【００２９】
実装基板２２０の実装面２２１に形成された金属配線２３０の、コンデンサチップ１１０の実装基板２２０と対抗する面１１１に形成された凹部である端子用開口部８５内に備えられる導電端子９０に対応する領域部分上に、導電性接着剤２４０の必要量を塗布する。
【００３０】
その後、７０℃で３０分程度加熱し、導電性接着剤を仮硬化させる。仮硬化により、エポキシ樹脂の粘度が上がり、コンデンサチップチップ１１０と実装基板２２０の間のスリップが防止される。
【００３１】
その後、コンデンサチップ１１０を実装基板２２０の実装面２２１上に設置し、適度な加圧下で１５０℃で３０分間加熱し硬化する。
【００３２】
第１実施形態では、接続に導電性接着剤を用いており、導電性接着剤が、コンデンサチップの凹部、すなわち、端子用開口部８５内に入ってコンデンサチップ１１０と実装基板２２０とを接続する。接続に半田を用いる場合は、接着強度を確保するため径が５０μｍ程度の半田バンプが必要である。これに対し、導電性接着剤を用いる場合は、導電性接着剤が端子用開口部内に収まる程度の量で良く、従って、導電性接着剤の厚さを考慮する必要がなく、半導体チップの厚さの分の追加で半導体チップが実装できる。
【００３３】
（第１実施例）
図５を参照して、第１実施形態の第１実施例について説明する。図５は、第１実施形態の第１実施例で用いるコンデンサチップを説明するための概略図である。図５（Ａ）は、コンデンサチップ１１２の、実装基板と対向する面１１３から見た平面図である。図５（Ｂ）は、図５（Ａ）のＢ−Ｂ線に沿った面で切った概略断面図である。図５（Ｃ）は、コンデンサチップ１１２を側面から見た概略図である。
【００３４】
第１実施例は、凹部である端子用開口部８６が、スリット８６ａを備えている点が第１実施形態と異なる。このスリット８６ａを備えることで、導電性接着剤は、コンデンサチップ１１２の端子用開口部８６に入り込みやすくなり、接続の信頼性が高まる。また、余分な導電性接着剤が、スリット８６ａを経て、隣接する導電端子９１とは反対側に排出される。従って、隣接する導電端子９１間で導電性接着剤による短絡が生じることを、防ぐことができる。
【００３５】
なお、スリット８６ａは、図３（Ｃ）を参照して説明した、端子用開口部８５を形成するのと同じ工程で行うことができる。この場合、フォトリソグラフィによって、スリット８６ａに対応する部分が露出するドライエッチング用マスクをフォトレジストで形成すれば良い。
【００３６】
（第２実施例）
図６を参照して、第２実施例について説明する。第１実施形態では、半導体基板の配線上に導電性接着剤を塗布したが、第２実施例では、コンデンサチップ１１０の端子用開口部８５内に導電性接着剤２４１を注入した後、接着を行う。
【００３７】
上述の第１実施形態及び各実施例では、導電性接着剤として、エポキシ樹脂に、導電性粒子である、銀をコーティングした銅粒子（平均粒径７μｍ）を配合させたものを用いた例について説明した。これに対し、導電性接着剤として、導電性粒子である、銀のナノ粒子を用いたナノペーストを用いても良い。この場合、ピエゾ方式のインクジェット技術を用いて接着箇所に導電性接着剤を塗布する。
【００３８】
導電性接着剤としてナノペーストを用いると、銀をコーティングした銅粒子が導電性粒子として配合された導電性接着剤よりも、抵抗値を低くすることができる。特に、半導体チップとしてコンデンサチップを用いる場合は、接続抵抗が低くなることで、キャパシタの高周波特性が向上する。
【００３９】
（第２実施形態）
図７及び図８を参照して第２実施形態の半導体装置の実装方法について説明する。
【００４０】
第２実施形態は、実装基板上にスペーサを形成する点が第１実施形態と異なる。
【００４１】
図７及び図８は、第２実施形態の半導体装置の実装方法を説明するための図である。図７は、スペーサを形成するまでの工程を示す図であり、図８（Ａ）は、実装前の状態を示す図であり、さらに、図８（Ｂ）は、実装後の状態を示す図である。
【００４２】
先ず、図４を参照して説明したのと同様の実装基板を用意する。実装基板２２０の実装面２２１には、金属配線２３０が形成されている（図７（Ａ））。
【００４３】
実装基板２２０の実装面２２１上に、例えば、感光性樹脂であるポリイミド樹脂をスピン塗布して、樹脂膜２５０を形成する（図７（Ｂ））。
【００４４】
次に、樹脂膜２５０の材料としてポリイミド樹脂を用いる場合、樹脂膜２５０を、露光、現像して、実装領域２２５に実装用開口部２５２を形成することで、スペーサ２５４とする（図７（Ｃ））。ポリイミド樹脂の塗布、露光、現像など、スペーサ２５４を形成する工程については、任意好適な公知のものを用いることができ、ここでは詳細な説明を省略する。ここで、スペーサ２５４の厚さは、実装基板２２０上に、実装するコンデンサチップ１１０と同じ厚さにする。
【００４５】
実装基板２２０上にスペーサ２５４を形成した後、導電性接着剤２４０を用いてコンデンサチップ１１０を接合する（図８（Ａ）及び（Ｂ））。半導体チップを接合する過程については、第１実施形態と同様なので詳細な説明を省略する。
【００４６】
第２実施形態では、実装基板上にスペーサを形成した後に、コンデンサチップを実装するので、半導体チップの接合場所の位置の精度を良くすることができる。また、スペーサの厚さを実装する半導体チップの厚さと同程度に形成することにより、半導体チップの実装による段差が生じないので、その後の工程での、積層化の際に平坦化などの工程が不要になる。
【００４７】
（第３実施形態）
図９を参照して第３実施形態の実装方法について説明する。図９（Ａ）及び図９（Ｂ）は、第３実施形態の半導体装置の実装方法を説明するための図である。図９（Ａ）は、実装前の状態を示す図であり、図９（Ｂ）は、実装後の状態を示す図である。第３実施形態では、実装基板の表面に配線を埋め込んで形成している平滑基板を用いている。実装基板である平滑基板を用意する工程については、従来公知であり、例えば、実装基板の表面２２１にエッチングにより溝を形成し、当該溝を埋め込むように金属配線２３１を設ければよい。
【００４８】
実装基板として平滑基板を用いて、平滑基板２２２の上にコンデンサチップ１１０を実装すると、コンデンサチップ１１０が平滑基板２２２に密着する。
【００４９】
一般に金属配線は、基板表面から金属厚分だけ高くなっていて、コンデンサチップ１１０を実装した場合に、コンデンサチップ１１０及び実装基板間に空隙ができる場合がある。空隙があると、コンデンサチップ１１０に機械的な負荷がかかった場合に、コンデンサチップ１１０が破損するおそれがある。このコンデンサチップ１１０の破損を防ぐために、コンデンサチップ１１０と実装基板の間に樹脂等を充填し硬化させるアンダーフィルなどの処置が必要な場合もある。
【００５０】
これに対し、第３実施形態では、実装基板として平滑基板を用いているので、コンデンサチップ１１０及び実装基板間に空隙が生じない。従って、コンデンサチップ１１０に機械的な負荷がかかった場合の破損を防ぐことができる。
【００５１】
（抵抗体チップの製造方法）
図１０〜１２を参照して、半導体チップの一例として抵抗体を形成した抵抗体チップの製造方法について説明する。図１０及び図１１は、抵抗体チップの製造方法を説明するための工程図であり、図１２は、抵抗体チップの製造方法を説明するための概略的平面図である。
【００５２】
先ず、シリコン基板１０に対して、９５０℃のウェット酸化を行うことにより、１００ｎｍ厚のプロテクト酸化膜２０を形成する（図１０（Ａ））。
【００５３】
次に、プロテクト酸化膜２０の表面２０ａ上に、ポリシリコン層１３０を形成する。このポリシリコン層１３０は、原料ガスとしてモノシラン（ＳｉＨ4）ガスを用いたＣＶＤ法により、１５０〜２００ｎｍの厚さに形成される（図１０（Ｂ））。さらに、このポリシリコン層１３０に、リン（Ｐ）又はホウ素（Ｂ）などをイオン注入することで、電気伝導性を与える。
【００５４】
なお、原料ガスとしてＳｉＨ4ガスとホスフィン（ＰＨ3）ガスの混合ガスを用いたＣＶＤ法により、ポリシリコン層１３０として不純物としてリンがドープされたポリシリコンを成膜しても良い。この場合、上述のイオン注入の過程は不要となる。
【００５５】
次に、このポリシリコン層１３０を、任意好適な公知のフォトリソグラフィ及びドライエッチングにより加工して、抵抗体１３２を形成する（図１０（Ｃ））。
【００５６】
図１２は、図１０（Ｃ）を参照して説明した、プロテクト酸化膜２０の表面２０ａ上に抵抗体１３２が形成された状態を示す平面図である。図１２は、長方形状に４つの抵抗体１３２を備える構成を示している。１つの抵抗体チップに形成する抵抗体の個数は、この例に限定されるものではなく、１又は２以上の設定に応じた任意の個数とすることができる。また、抵抗体１３２の形状は、長方形状に限られず、設定に応じた任意好適な形状とすることができる。
【００５７】
次に、抵抗体１３２を埋め込むように、抵抗体１３２及びプロテクト酸化膜２０上に、第１層間絶縁膜６１を形成する。この第１層間絶縁膜６１は、例えば、ＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜で３００ｎｍの厚さに形成される（図１０（Ｄ））。
【００５８】
次に、抵抗体１３２と抵抗体チップの外部回路とを電気的に接続するために、フォトリソグラフィ及びドライエッチングにより、第１層間絶縁膜６１にコンタクト用開口部５３を設ける。その後、ドライエッチング用マスクとして形成され、ドライエッチング後に残存するフォトレジストをアッシングにより取り除く（図１０（Ｅ））。
【００５９】
次に、スパッタリング法でアルミニウム膜（図示を省略する。）を５００ｎｍの厚さで形成する。その後、フォトリソグラフィ及びドライエッチングによりアルミニウム膜を加工して、アルミニウム（Ａｌ）電極７１を形成する（図１１（Ａ））。
【００６０】
次に、第１層間絶縁膜６１及びＡｌ電極７１上に、パッシベーション膜８１を形成する。パッシベーション膜８１として任意好適な公知のＣＶＤ法によりシリコン窒化膜を８５０ｎｍ堆積する。その後、ＣＭＰ法などで、平坦化しても良い。その後、フォトリソグラフィ及びドライエッチングにより、端子用開口部８５ａを設けて、Ａｌ電極７１を露出させる（図１２（Ｂ））。
【００６１】
次に、端子用開口部８５ａの底部及び側壁部にＴａＮバリア膜８７ａを反応性スパッタリングにより形成する。続いて、銅膜（図示を省略する。）をスパッタ法で形成し、フォトリソグラフィ及びドライエッチングにより、端子用開口部８５ａの底部以外の銅を除去し、残存する部分を導電端子９０ａとする。その後、ドライエッチング用マスクとして形成され、エッチング後に残存するフォトレジストをアッシングにより取り除く（図１２（Ｃ））。
【００６２】
次に、シリコン基板１０に対して任意好適な公知の機械研磨を行うことにより、全体の厚さを１００μｍ以下、望ましくは５０μｍ以下に薄化して、抵抗体チップとする。
【００６３】
上述の各実施形態及び各実施例では、半導体チップとして、コンデンサチップを用いた例について説明したが、図１０、１１及び１２を参照して製造方法を説明した抵抗体チップを半導体チップとして形成した場合にも適用可能である。従って、上述の各実施形態で得られるのと同様の効果が、抵抗体チップを半導体チップとして用いた場合にも得られる。
【００６４】
（インダクタチップの製造方法）
図１３及び図１４を参照して、半導体チップの一例としてインダクタを形成したインダクタチップの製造方法について説明する。図１３は、インダクタチップの製造方法を説明するための工程図であり、図１４は、インダクタチップの製造方法を説明するための概略的平面図である。
【００６５】
先ず、シリコン基板１０に対して、９５０℃のウェット酸化を行うことにより、１００ｎｍ厚のプロテクト酸化膜２０を形成する（図１３（Ａ））。
【００６６】
次に、プロテクト酸化膜２０の表面２０ａ上に、アルミニウム層１４０を形成する。このアルミニウム層１４０は、例えばスパッタリング法により、５００ｎｍの厚さに形成される（図１３（Ｂ））。
【００６７】
次に、アルミニウム層１４０を、任意好適な公知のフォトリソグラフィ及びドライエッチングにより加工して、インダクタ１４２を形成する（図１３（Ｃ））。
【００６８】
図１４は、図１３（Ｃ）を参照して説明した、プロテクト酸化膜２０の表面２０ａ上にインダクタ１４２が形成された状態を示す平面図である。図１４は、渦巻き螺旋状のスパイラル電極により構成される２つのインダクタ１４２を備える構成を示している。１つのインダクタチップに形成するインダクタの個数は、この例に限定されるものではなく、１又は２以上の設定に応じた任意の個数とすることができる。
【００６９】
インダクタ１４２を形成した後の工程は、図１０（Ｄ）及び（Ｅ）、並びに図１１（Ａ）〜（Ｃ）の各図を参照して説明した、抵抗体チップを製造する方法と同様なので、ここでは詳細な説明を省略する。
【００７０】
インダクタ１４２を埋め込むように、インダクタ１４２及びプロテクト酸化膜２０上に、第１層間絶縁膜６１を形成した後、インダクタ１４２と外部回路とを電気的に接続するために、第１層間絶縁膜６１にコンタクト用開口部を設ける。次に、スパッタリング法でアルミニウム膜を５００ｎｍの厚さで形成した後、アルミニウム膜を加工して、アルミニウム（Ａｌ）電極７１を形成する。次に、第１層間絶縁膜６１及びＡｌ電極７１上に、パッシベーション膜８１として、例えば、ＣＶＤ法によりシリコン窒化膜を８５０ｎｍ堆積する。その後、ＣＭＰ法で平坦化しても良い。その後、端子用開口部８５ｂを設けて、Ａｌ電極７１を露出させる。次に、端子用開口部８５ａの底部及び側壁部にＴａＮバリア膜８７ｂを反応性スパッタリングにより形成する。続いて、銅膜をスパッタ法で形成し、フォトリソグラフィ及びドライエッチングにより、端子用開口部８５ｂの底部以外の銅を除去し、残存する部分を導電端子９０ｂとする。その後、ドライエッチング用マスクとして形成され、エッチング後に残存するフォトレジストをアッシングにより取り除く（図１２（Ｃ））。
【００７１】
次に、シリコン基板１０に対して任意好適な公知の機械研磨を行うことにより、全体の厚さを１００μｍ以下、望ましくは５０μｍ以下に薄化して、インダクタチップとする。
【００７２】
上述の各実施形態及び各実施例では、半導体チップとして、コンデンサチップを用いた例について説明したが、図１３及び１４を参照して製造方法を説明したインダクタチップを半導体チップとして形成した場合にも適用可能である。従って、上述の各実施形態で得られるのと同様の効果が、インダクタチップを半導体チップとして用いた場合にも得られる。
【図面の簡単な説明】
【００７３】
【図１】コンデンサチップの製造方法を説明するための工程図（その１）である。
【図２】コンデンサチップの製造方法を説明するための工程図（その２）である。
【図３】コンデンサチップの製造方法を説明するための工程図（その３）である。
【図４】第１実施形態の半導体装置の実装方法である。
【図５】第１実施形態の第１実施例である。
【図６】第１実施形態の第２実施例である。
【図７】第２実施形態の半導体装置の実装方法（その１）である。
【図８】第２実施形態の半導体装置の実装方法（その２）である。
【図９】第３実施形態の半導体装置の実装方法である。
【図１０】抵抗体チップの製造方法を説明するための工程図（その１）である。
【図１１】抵抗体チップの製造方法を説明するための工程図（その２）である。
【図１２】抵抗体チップの製造方法を説明するための概略的平面図である。
【図１３】インダクタチップの製造方法を説明するための工程図である。
【図１４】インダクタチップの製造方法を説明するための概略的平面図である。
【符号の説明】
【００７４】
１０    シリコン基板
２０    プロテクト酸化膜
３２    密着層
３４    第１導電体層
３６    高誘電体薄層
３８    第２導電体層
４４    下部電極
４６    高誘電体薄膜
４８    上部電極
４９    高誘電体キャパシタ
５０    高誘電体開口部
５２、５３    コンタクト用開口部
６０、６１    第１層間絶縁膜
６５    ＴｉＮバリア膜
７０、７１    Ａｌ電極
７５    バリア膜
８０、８１    パッシベーション膜
８５、８５ａ、８５ｂ、８６    端子用開口部
８６ａ    スリット
８７、８７ａ    ＴａＮバリア膜
９０、９０ａ、９０ｂ、９１    導電端子
１００    第１構造体
１１０、１１２    コンデンサチップ
１１１    コンデンサチップの実装基板と対向する面
１３０    ポリシリコン層
１３２    抵抗体
１４０    アルミニウム層
１４２    インダクタ
２２０、２２２    実装基板
２２１    実装面
２３０、２３１    金属配線
２４０、２４１    導電性接着剤
２５０    感光性樹脂
２５２    実装用開口部
２５４    スペーサ
【図１】
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【図３】
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【図５】
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【図６】
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【図７】
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【図１０】
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【図１２】
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【図１４】
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【図２】
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【図４】
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【図８】
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【図９】
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【図１１】
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【図１３】
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