(57)【要約】      （修正有）【課題】小さな接点を有する相変化記憶素子の製造方法の提供。【解決手段】半導体基板上に下部導電体パターン５５を形成する段階と、前記下部導電体パターンの上部面を横切って下部導電体パターンの一部領域を露出させる第１絶縁膜パターンを形成する段階と、第１絶縁膜パターンの側壁に下部導電体パターンと電気的に接続される導電性スペーサパターンを形成する段階と、第１層間絶縁膜を形成する段階と、第１層間絶縁膜及び前記導電性スペーサパターンを平坦化して下部電極６０を形成する段階と、下部電極上部面を横切って下部電極の一部領域を露出させる第２絶縁膜パターンを形成する段階と、第２絶縁膜パターンの側壁に下部電極と電気的に接続される相変化物質スペーサを形成する段階と、第２層間絶縁膜を形成する段階と、第２層間絶縁膜及び相変化物質スペーサを平坦化して相変化物質パターン７０を形成する段階と、を含む。【選択図】図２５
2006074028.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に下部導電体パターンを形成する段階と、
前記下部導電体パターンを有する半導体基板上に前記下部導電体パターンの上部面を横切って前記下部導電体パターンの一部領域を露出させる第１絶縁膜パターンを形成する段階と、
前記第１絶縁膜パターンの側壁に前記下部導電体パターンと電気的に接続される導電性スペーサパターンを形成する段階と、
前記導電性スペーサパターンを有する半導体基板上に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜及び前記導電性スペーサパターンを平坦化して下部電極を形成する段階と、
前記下部電極を有する半導体基板上に前記下部電極上部面を横切って前記下部電極の一部領域を露出させる第２絶縁膜パターンを形成する段階と、
前記第２絶縁膜パターンの側壁に前記下部電極と電気的に接続される相変化物質スペーサを形成する段階と、
前記相変化物質スペーサを有する半導体基板上に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜及び前記相変化物質スペーサを平坦化して相変化物質パターンを形成する段階と、
を含むことを特徴とする相変化記憶素子の製造方法。
【請求項２】
前記第１絶縁膜パターンは、シリコン窒化膜またはシリコン酸窒化膜で形成することを特徴とする、請求項１に記載の相変化記憶素子の製造方法。
【請求項３】
導電性スペーサパターンを形成する前記段階は、
前記第１絶縁膜パターンを有する半導体基板上に導電膜を形成する段階と、
前記導電膜を異方性エッチングして前記第１絶縁膜パターンの側壁に前記下部導電体パターンと電気的に接続される導電性スペーサを形成する段階と、
前記導電性スペーサをパターニングする段階と、
を含むことを特徴とする、請求項１に記載の相変化記憶素子の製造方法。
【請求項４】
前記下部電極は、窒化チタン（ＴｉＮ）膜または窒化アルミニウムチタン（ＴｉＡｌＮ）膜で形成することを特徴とする、請求項１に記載の相変化記憶素子の製造方法。
【請求項５】
前記下部電極、前記第１絶縁膜パターン及び前記第１層間絶縁膜の上部面は、実質的に同一平面上に形成されることを特徴とする、請求項１に記載の相変化記憶素子の製造方法。
【請求項６】
前記第２絶縁膜パターンを形成する前に、
前記下部電極をエッチングして前記下部電極の上部面が前記第１層間絶縁膜及び前記第１絶縁膜パターンの上部面よりも下にリセスされるように形成することをさらに含むことを特徴とする、請求項１に記載の相変化記憶素子の製造方法。
【請求項７】
前記下部電極は、写真工程限界よりも小さい幅を有するように形成することを特徴とする、請求項１に記載の相変化記憶素子の製造方法。
【請求項８】
前記第２絶縁膜パターンは、シリコン窒化膜またはシリコン酸窒化膜で形成することを特徴とする、請求項１に記載の相変化記憶素子の製造方法。
【請求項９】
相変化物質スペーサを形成する前記段階は、
前記第２絶縁膜パターンを有する半導体基板上に相変化物質膜を形成する段階と、
前記相変化物質膜を異方性エッチングする段階と、
を含むを特徴とする、請求項１に記載の相変化記憶素子の製造方法。
【請求項１０】
前記相変化物質パターンは、カルコゲナイド膜で形成することを特徴とする、請求項１に記載の相変化記憶素子の製造方法。
【請求項１１】
前記相変化物質パターンは、窒素及びシリコンのうち、少なくとも一つでドーピングされたＧＳＴ（ＧｅＳｂＴｅ）合金膜で形成することを特徴とする、請求項１に記載の相変化記憶素子の製造方法。
【請求項１２】
前記相変化物質パターンは、写真工程限界よりも小さい幅を有するように形成することを特徴とする、請求項１に記載の相変化記憶素子の製造方法。
【請求項１３】
前記相変化物質パターンを形成した後、
前記第２層間絶縁膜及び前記第２絶縁膜パターン上に前記相変化物質パターンと電気的に接続される上部配線を形成することをさらに含むを特徴とする、請求項１に記載の相変化記憶素子の製造方法。
【請求項１４】
前記上部配線は、順に積層された障壁金属パターン及び上部金属パターンで形成することを特徴とする、請求項１３に記載の相変化記憶素子の製造方法。
【請求項１５】
前記障壁金属パターンは、チタン（Ｔｉ）膜または窒化チタン（ＴｉＮ）膜の中から選択された少なくとも一つの膜で形成することを特徴とする、請求項１４に記載の相変化記憶素子の製造方法。
【請求項１６】
前記下部電極及び前記相変化物質パターンは、０°ないし９０°の平面橋脚範囲で互いに交差するように形成することを特徴とする、請求項１に記載の相変化記憶素子の製造方法。
【請求項１７】
半導体基板上に下部導電体パターンを形成する段階と、
前記下部導電体パターンを有する半導体基板上に前記下部導電体パターンの上部面を横切って前記下部導電体パターンの一部領域を露出させる第１絶縁膜パターンを形成する段階と、
前記第１絶縁膜パターンの側壁に前記下部導電体パターンと電気的に接続される導電性スペーサパターンを形成する段階と、
前記導電性スペーサパターンを有する半導体基板上に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜及び前記導電性スペーサパターンを平坦化して下部電極を形成する段階と、
前記下部電極をエッチングして前記下部電極の上部面が前記第１層間絶縁膜及び前記第１絶縁膜パターンの上部面よりも下にリセスされるように形成する段階と、
前記下部電極を有する半導体基板上に前記下部電極の上部面を横切って前記下部電極の一部領域を露出させる第２絶縁膜パターンを形成する段階と、
前記第２絶縁膜パターンの側壁に前記下部電極と電気的に接続される相変化物質スペーサを形成する段階と、
前記相変化物質スペーサを有する半導体基板上に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜及び前記相変化物質スペーサを平坦化して相変化物質パターンを形成する段階と、
前記相変化物質パターンを有する半導体基板上に前記相変化物質パターンと電気的に接続される上部配線を形成する段階と、
を含むことを特徴とする相変化記憶素子の製造方法。
【請求項１８】
前記下部電極は、写真工程限界よりも小さい幅を有するように形成することを特徴とする、請求項１７に記載の相変化記憶素子の製造方法。
【請求項１９】
前記相変化物質パターンは、写真工程限界よりも小さい幅を有するように形成することを特徴とする、請求項１７に記載の相変化記憶素子の製造方法。
【請求項２０】
前記下部電極及び前記相変化物質パターンは、０°ないし９０°の平面橋脚範囲で互いに交差するように形成することを特徴とする、請求項１７に記載の相変化記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶素子の製造方法に関するもので、特に小さな接点を有する相変化記憶素子の製造方法（Ｍｅｔｈｏｄ  ｏｆ  ｆｏｒｍｉｎｇ  ａ  ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ  ｈａｖｉｎｇ  ａ  ｓｍａｌｌ  ａｒｅａ  ｏｆ  ｃｏｎｔａｃｔ）に関する。
【背景技術】
【０００２】
半導体記憶素子は、電源供給が切れた場合にデータが保存できるかどうかによって、揮発性記憶素子または不揮発性記憶素子で分けられる。前記不揮発性記憶素子は電源が切れても素子の内に保存されたデータが消滅しない長所を有する。これによって、前記不揮発性記憶素子は移動通信端末機（ｍｏｂｉｌｅ  ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｓｙｓｔｅｍ）及びメモリカードなどに幅広く用いられている。
【０００３】
前記不揮発性記憶素子としては、フラッシュ記憶素子がよく使われている。前記フラッシュ記憶素子は積層ゲート構造（ｓｔａｃｋｅｄ  ｇａｔｅ  ｓｔｒｕｃｔｕｒｅ）を有するメモリセルを主に用いている。前記積層ゲート構造はチャンネル領域上に順に積層されたトンネル絶縁膜、浮遊ゲート、ゲート層間絶縁膜（ｉｎｔｅｒ−ｇａｔｅ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）及び制御ゲート電極を含む。前記フラッシュメモリセルにデータをプログラムして消去する原理は、前記トンネル絶縁膜によって電荷をトンネリングさせる方法がよく使われる。前記フラッシュ記憶素子の信頼性及びプログラム効率を向上させるためには前記トンネル絶縁膜の膜質（ｆｉｌｍ  ｑｕａｌｉｔｙ）が改善されなければならないし、セルのカップリング率が増加されなければならない。しかしながら、前記トンネル絶縁膜の膜質改善及び前記セルのカップリング率の増加のような課題は前記フラッシュ記憶素子の集積度の向上に障害要因として作用する。
【０００４】
したがって、不揮発性記憶特性を有し、集積度の向上に効率的な構造を有する新たな記憶素子を開発するために様々な努力があり、これによって開発された代表的なものとして相変化記憶素子がある。前記相変化記憶素子の単位セルはアクセス（ａｃｃｅｓｓ）素子及び前記アクセス素子に直列接続された（ｓｅｒｉａｌｌｙ  ｃｏｎｎｅｃｔｅｄ）データ記憶要素（ｄａｔａ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔ）を含む。前記データ記憶要素は前記アクセス素子に電気的に接続される下部電極及び前記下部電極に接触する相変化物質膜を備える。前記相変化物質膜は、供給される電流の大きさによって、非晶質状態（ａｍｏｒｐｈｏｕｓ  ｓｔａｔｅ）と結晶質状態（ｃｒｙｓｔａｌｌｉｎｅ  ｓｔａｔｅ）との間で、または前記結晶質状態での多数の比抵抗状態との間で電気的に転換（ｓｗｉｔｃｈ）される物質膜である。
【０００５】
図１は従来の相変化記憶素子を概略的に示す部分断面図であり、図２は従来の相変化記憶素子として相変化物質膜の活性接触面を示す平面図である。
【０００６】
図１及び図２を参照すると、通常の相変化記憶素子は半導体基板１上の所定領域に配置された下部層間絶縁膜１２、前記下部層間絶縁膜１２内に配置された下部配線１０、前記下部配線１０上を覆う上部層間絶縁膜１３、前記上部層間絶縁膜１３上に配置された上部配線１８、前記上部層間絶縁膜１３内に配置された相変化物質パターン１６、前記相変化物質パターン１６と前記下部配線１０との間を電気的に接続する下部電極１４及び前記相変化物質パターン１６と前記上部配線１８との間を電気的に接続する上部電極１７を含む。
【０００７】
前記下部電極１４を通ってプログラム電流が流れる場合に、前記相変化物質パターン１６と前記下部電極１４との間の界面２０（以下、「活性接触面」という）でジュール熱（ｊｏｕｌｅ  ｈｅａｔ）が発生する。このようなジュール熱は、前記相変化物質パターン１６の一部２２（以下、「活性容積部」と言う）を非晶質状態（ａｍｏｒｐｈｏｕｓ  ｓｔａｔｅ）または結晶質状態（ｃｒｙｓｔａｌｌｉｎｅ  ｓｔａｔｅ）に変換させる。前記非晶質状態を有する前記活性容積部２２の比抵抗は前記結晶質状態を有する前記活性容積部２２の比抵抗よりも高い。したがって、読出しモードで前記活性容積部２２を通って流れる電流を感知することによって、前記相変化記憶素子の単位セルに記憶された情報が論理「１」であるのか、論理「０」であるのかを判別（ｄｉｓｃｒｉｍｉｎａｔｅ）できる。
【０００８】
ここで、前記活性接触面２０が大きいほど前記プログラム電流は比例して大きくならなければならない。この場合、前記アクセス（ａｃｃｅｓｓ）素子は前記プログラム電流を供給するに十分な電流駆動能力を有するように構成しなければならない。しかしながら、前記電流駆動能力を向上させるためには前記アクセス素子の占める面積が増加する。変えて言えば、前記活性接触面２０が小さいほど前記相変化記憶素子の集積度の改善に有利である。さらに、前記活性容積部２２の体積を最適化する必要がある。
【０００９】
前記活性接触面２０を減らす方法が従来技術文献に「カルコゲナイドメモリ素子のコンタクト形成方法（Ｍｅｔｈｏｄ  ｆｏｒ  ｍａｎｕｆａｃｔｕｒｉｎｇ  ｃｏｎｔａｃｔｓ  ｆｏｒ  ａ  ｃｈａｌｃｏｇｎｉｄｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）」という名称でクイーン（Ｑｕｉｎｎ）によって開示されている（例えば、特許文献１参照）。
【００１０】
図３は、特許文献１に開示されたカルコゲナイドメモリ素子のコンタクト形成方法を説明するための中間工程の平面図であり、図４は図３の切断線Ｘ−Ｘの工程断面図である。
【００１１】
図３及び図４を参照すると、カルコゲナイドメモリ素子のコンタクト形成方法は半導体基板上の所定領域に第１酸化膜を形成し、前記第１酸化膜内にビアホールを形成することを含む。前記ビアホールの側壁を覆う金属導電膜（ｍｅｔａｌ  ｃｏｎｄｕｃｔｏｒ）３５を蒸着した後、前記ビアホールの内部を埋める第２酸化膜３４を形成する。前記金属導電膜３５上の一部領域を覆う第３酸化膜を形成する。前記第３酸化膜の側壁にシリコン窒化物スペーサ３９を形成し、前記第３酸化膜を除去する。前記シリコン窒化物スペーサ３９をマスクとして用いて前記金属導電膜３５をエッチングして下部電極を形成する。その結果として写真工程の限界よりも小さな大きさを有する前記下部電極を形成することができる。
【００１２】
しかし、図１及び図２に示したのように、前記相変化物質パターン１６が前記下部電極１４よりも大きく形成される場合、前記活性容積部２２は半球型で形成される。すなわち、前記下部電極１４の大きさを縮小して前記活性接触面２０を最小化するとしても前記相変化物質パターン１６の大きさ及び配置形態によって前記活性容積部２２の縮小効果は反感されることもある。
【００１３】
結論として、前記下部電極１４の大きさの縮小と共に、前記相変化物質パターン１６の大きさ及び配置形態を最適化させる技術が必要である。
【特許文献１】米国特許第６、５１４、７８８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明が解決しようとする技術的課題は、前述の説明した問題点を解決するためのこととして、活性容積部の体積を最適化できる相変化記憶素子の製造方法を提供することである。
【課題を解決するための手段】
【００１５】
前記技術的課題を解決するために本発明は、小さな接点を有する相変化記憶素子の製造方法を提供する。この方法は、半導体基板上に下部導電体パターンを形成する段階と、前記下部導電体パターンを有する半導体基板上に前記下部導電体パターンの上部面を横切って前記下部導電体パターンの一部領域を露出させる第１絶縁膜パターンを形成する段階と、前記第１絶縁膜パターンの側壁に前記下部導電体パターンと電気的に接続される導電性スペーサパターンを形成する段階と、前記導電性スペーサパターンを有する半導体基板上に第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜及び前記導電性スペーサパターンを平坦化して下部電極を形成する段階と、前記下部電極を有する半導体基板上に前記下部電極上部面を横切って前記下部電極の一部領域を露出させる第２絶縁膜パターンを形成する段階と、前記第２絶縁膜パターンの側壁に前記下部電極と電気的に接続される相変化物質スペーサを形成する段階と、前記相変化物質スペーサを有する半導体基板上に第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜及び前記相変化物質スペーサを平坦化して相変化物質パターンを形成する段階と、を含む。
【００１６】
前記第１絶縁膜パターンは、シリコン窒化膜またはシリコン酸窒化膜で形成できる。
【００１７】
前記導電性スペーサパターンは、前記第１絶縁膜パターンを有する半導体基板上に導電膜を形成し、前記導電膜を異方性エッチングして前記第１絶縁膜パターンの側壁に前記下部導電体パターンと電気的に接続される導電性スペーサを形成した後、前記導電性スペーサをパターニングして形成することができる。
【００１８】
前記下部電極、前記第１絶縁膜パターン及び前記第１層間絶縁膜の上部面は実質的に同一の平面上に露出させることができる。また、前記下部電極をエッチングして前記下部電極の上部面が前記第１層間絶縁膜及び前記第１絶縁膜パターンの上部面よりも下にリセスされるように形成することもできる。前記下部電極は窒化チタン（（ＴｉＮ））膜、または窒化アルミニウムチタン（（ＴｉＡｌＮ））膜で形成できる。前記下部電極の幅は、前記導電膜の蒸着厚さと、前記導電膜に対する異方性エッチングと、によって決まるので、写真工程の限界よりも小さな幅を有するように形成することができる。
【００１９】
前記第２絶縁膜パターンは、シリコン窒化膜またはシリコン酸窒化膜で形成できる。
【００２０】
前記相変化物質スペーサは、前記第２絶縁膜パターンを有する半導体基板上に相変化物質膜を形成し、前記相変化物質膜を異方性エッチングして形成することができる。前記相変化物質パターンの幅は、前記相変化物質膜の蒸着厚さと前記相変化物質膜に対する異方性エッチングとによって決まるので、写真工程の限界以下で形成できる。前記相変化物質パターンは、カルコゲナイド膜（ｃｈａｌｃｏｇｅｎｉｄｅ  ｌａｙｅｒ）で形成できる。例えば、前記相変化物質パターンは、窒素及びシリコンのうち、少なくとも一つからドーピングされたＧＳＴ（ＧｅＳｂＴｅ）合金膜で形成できる。
【００２１】
前記下部電極及び前記相変化物質パターンは、０°ないし９０°の平面橋脚範囲で互いに交差するように形成できる。
【００２２】
前記相変化物質パターン上に前記相変化物質パターンと電気的に接続される上部配線を形成することができる。前記上部配線は順に積層された障壁金属パターン及び上部金属パターンで形成できる。前記上部金属パターンはアルミニウムのような導電膜で形成できる。前記障壁金属パターンはチタン（Ｔｉ）膜または窒化チタン（ＴｉＮ）膜の中から選択された少なくとも一つの膜で形成できる。
【００２３】
前述の技術的課題を解決するための他の方法は、半導体基板上に下部層間絶縁膜を形成し、前記下部層間絶縁膜内に下部導電体パターンを形成することを含む。前記下部導電体パターンを有する半導体基板上に前記下部導電体パターンの上部面を横切って前記下部導電体パターンの上部面の一部を露出させる第１絶縁膜パターンを形成する。前記第１絶縁膜パターンの側壁に前記下部導電体パターンと電気的に接続される導電性スペーサパターンを形成する。前記導電性スペーサパターンを有する半導体基板上に第１層間絶縁膜を形成する。前記第１層間絶縁膜及び前記導電性スペーサパターンを平坦化して下部電極を形成する。前記下部電極をエッチングして前記下部電極の上部面が前記第１層間絶縁膜及び前記第１絶縁膜パターンの上部面よりも下にリセスされるように形成する。前記下部電極を有する半導体基板上に前記下部電極の上部面を横切って前記下部電極の上部面の一部を露出させる第２絶縁膜パターンを形成する。前記第２絶縁膜パターンの側壁に前記下部電極と電気的に接続される相変化物質スペーサを形成する。前記相変化物質スペーサを有する半導体基板上に第２層間絶縁膜を形成する。前記第２層間絶縁膜及び前記相変化物質スペーサを平坦化して相変化物質パターンを形成する。前記相変化物質パターン上に前記相変化物質パターンと電気的に接続される上部配線を形成する。
【発明の効果】
【００２４】
本発明によれば、下部電極及び相変化物質パターンを写真工程の限界よりも小さな幅で形成することができる。これによって、前記下部電極と前記相変化物質パターンとの間の活性接触面を最小化できる。また、前記下部電極を通ってプログラム電流が流れる場合、前記相変化物質パターン内に半円板の模様の活性容積部が形成される。前記半円板の模様の活性容積部は、従来技術の半球型と比べて小さな体積を有する。結果的に、相変化記憶素子のプログラム動作に必要な電流を減らすことができると共に集積度を向上させることができる。
【発明を実施するための最良の形態】
【００２５】
以下、添付した図面を参照して本発明の好ましい実施例を詳しく説明する。しかしながら、本発明はここで説明される実施例に限定されないで他の形態に具体化することもできる。むしろ、ここで紹介される実施例は開示された内容が全体を通じて一貫しておりかつ明瞭になるように、そして当業者に本発明の思想が十分に伝達するように提供するものである。図面において、層及び領域などの厚さは明確性を期するために誇張されたものである。また、層が、他の層、または基板「上」にあると記載されている場合は、それは他の層、または基板上に直接形成されるか、またはそれらの間に第３の層が介在されることもある。明細書全体において、同一の参照番号は同一の構成要素を示す。
【００２６】
図５ないし図２４は、本発明の実施例に係る相変化記憶素子の製造方法を説明するための工程手順ごとの平面図及び断面図である。詳しくは、図５、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１及び図２３は、相変化記憶素子の製造方法において工程手順によって半導体基板の一部を示す平面図であり、図６、図８、図１０、図１２及び図１４は、図５、図７、図９、図１１及び図１３の切断線Ｉ−Ｉ′の断面図であり、図１６、図１８、図２０、図２２及び図２４は、図１５、図１７、図１９、図２１及び図２３の切断線ＩＩ−ＩＩ′の断面図である。
【００２７】
また、図２５は本発明の実施例に係る相変化記憶素子の相変化物質パターン及び下部電極配置方法を示す斜視図であり、図２６は相変化物質パターン及び下部電極配置方法を示す平面図で、図２７は本発明の実施例に係る相変化記憶素子の活性容積部（図２６のＶ）を示す斜視図である。
【００２８】
図５及び図６を参照すると、半導体基板５１上に下部層間絶縁膜５３を形成する。通常、前記半導体基板５１上にはアクセス（ａｃｃｅｓｓ）トランジスタのような下部回路が形成されるが、説明を簡略させるために略する事とする。前記下部層間絶縁膜５３内に下部導電体パターン５５を形成し、前記下部導電体パターン５５の上部面を露出させる。
【００２９】
前記下部層間絶縁膜５３は化学気相蒸着（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）方法によるシリコン酸化膜、またはシリコン酸窒化膜で形成することができる。前記下部導電体パターン５５はタングステン膜のような導電膜で形成することができる。前記下部導電体パターン５５は隣接回路に接続される配線であるか、または下部回路に接続されるパッドである場合もあるが、以下では前記パッドの場合について説明する。
【００３０】
図７及び図８を参照すると、前記下部導電体パターン５５を有する半導体基板５１の全面上に第１絶縁膜を形成する。前記第１絶縁膜は化学気相蒸着方法によるシリコン窒化膜、またはシリコン酸窒化膜で形成することができる。続いて、前記第１絶縁膜をパターニングして前記下部導電体パターン５５を横切る第１絶縁膜パターン５７を形成する。その結果、前記第１絶縁膜パターン５７によって前記下部導電体パターン５５の上部面の一部が覆われ、前記下部導電体パターン５５の上部面の残り部分は露出される。
【００３１】
図９及び図１０を参照すると、前記第１絶縁膜パターン５７を有する半導体基板５１の全面上にコンフォーマル導電膜を形成する。前記導電膜は５０Åないし２００Å厚さの窒化チタン（ＴｉＮ）膜、または窒化アルミニウムチタン（ＴｉＡｌＮ）膜で形成できる。続いて、前記導電膜を異方性エッチングして前記第１絶縁膜パターン５７の側壁に導電性スペーサ５９を形成する。前記導電性スペーサ５９は前記下部導電体パターン５５に電気的に接続される。
【００３２】
図１１及び図１２を参照すると、前記導電性スペーサ５９をパターニングして導電性スペーサパターン５９′を形成する。前記導電性スペーサ５９をパターニングするための工程は、前記導電性スペーサ５９を覆うフォトレジストパターン（図示せず）を形成することと、前記フォトレジストパターンをエッチングマスクとして用いて前記導電性スペーサ５９を等方性エッチングすることと、前記フォトレジストパターンを除去することと、を含む。この際、前記導電性スペーサパターン５９′は前記下部導電体パターン５５の上部面に局所的に形成されて前記下部導電体パターン５５に電気的に接続される。
【００３３】
前記導電性スペーサパターン５９′を有する半導体基板５１の全面上にコンフォーマル第１層間絶縁膜６２を形成する。前記第１層間絶縁膜６２は化学気相蒸着方法によるシリコン酸化膜で形成できる。
【００３４】
図１３及び図１４を参照すると、前記第１層間絶縁膜６２及び前記導電性スペーサパターン５９′を平坦化して下部電極６０を形成する。前記平坦化には前記第１絶縁膜パターン５７を停止膜として用いる化学機械的研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）工程を用いることがある。その結果、前記下部電極６０、前記第１層間絶縁膜６２及び前記第１絶縁膜パターン５７の上部面は実質的に同一平面上に露出することができる。ここで、前記下部電極６０の幅Ｗ１は、図１０で説明したように前記導電膜の蒸着厚さと前記導電膜に対する異方性エッチングとによって決まるので、写真工程の限界以下で形成できる。
【００３５】
一方、本発明の他の実施例において、前記下部電極６０を形成した後に前記下部電極６０をエッチングしてリセスする工程をさらに加えることができる。前記エッチング工程を加えた場合、前記下部電極６０の上部面は前記第１層間絶縁膜６２及び前記第１絶縁膜パターン５７の上部面よりも５０Åないし２００Åの下にリセスすることができる。
【００３６】
図１５及び図１６を参照すると、前記下部電極６０を有する半導体基板５１の全面上に第２絶縁膜を形成する。前記第２絶縁膜は化学気相蒸着方法によるシリコン窒化膜、またはシリコン酸窒化膜で形成できる。続いて、前記第２絶縁膜をパターニングして前記下部電極６０を横切る第２絶縁膜パターン６４を形成する。その結果、前記第２絶縁膜パターン６４によって前記下部電極６０の上部面の一部が覆われて前記下部電極６０の上部面の残り部が露出される。
【００３７】
図１７及び図１８を参照すると、前記第２絶縁膜パターン６４を有する半導体基板５１の全面上に相変化物質膜を形成する。前記相変化物質膜を異方性エッチングして前記第２絶縁膜パターン６４の側壁に相変化物質スペーサ６６を形成する。前記相変化物質スペーサ６６は前記下部電極６０を横切る方向に形成することができ、前記下部電極６０に電気的に接続される。
【００３８】
前記相変化物質膜はカルコゲナイド膜（ｃｈａｌｃｏｇｅｎｉｄｅ  ｌａｙｅｒ）で形成できる、例えば、前記相変化物質膜はゲルマニウム（Ｇｅ）、スティビウム（Ｓｂ）及びテルリウム（Ｔｅ）の合金膜（以下、「ＧＳＴ合金膜」という）で形成できる。さらに、前記相変化物質膜は窒素及びシリコンのうち、少なくとも一つからドーピングされたＧＳＴ合金膜（ａｌｌｏｙ  ｌａｙｅｒ）で形成できる。この場合に、前記ドープトＧＳＴ合金膜（ｄｏｐｅｄ  ＧＳＴ  ａｌｌｏｙ  ｌａｙｅｒ）は前記アンドープト（ｕｎｄｏｐｅｄ）ＧＳＴ合金膜よりもさらに高い比抵抗（ｒｅｓｉｓｔｉｖｉｔｙ）を有する。これによって、前記ドープトＧＳＴ合金膜は同一電流レベルで前記アンドープトＧＳＴ合金膜よりも高いジュール熱（ｊｏｕｌｅ  ｈｅａｔ）を発生する。結果的に、前記相変化物質膜を前記ドープトＧＳＴ合金膜で形成すれば、前記相変化物質膜の相変移効率（ｐｈａｓｅ  ｔｒａｎｓｉｔｉｏｎ  ｅｆｆｉｃｉｅｎｃｙ）を改善することができる。
【００３９】
図１９及び図２０を参照すると、前記相変化物質スペーサ６６を有する半導体基板５１の全面上にコンフォーマル第２層間絶縁膜６８を形成する。前記第２層間絶縁膜６８は化学気相蒸着方法によるシリコン酸化膜で形成できる。
【００４０】
図２１及び図２２を参照すると、前記第２層間絶縁膜６８及び前記相変化物質スペーサ６６を平坦化して前記下部電極６０の上部面を横切って前記下部電極６０に電気的に接続される相変化物質パターン７０を形成する。前記平坦化には前記第２絶縁膜パターン６４を停止膜として用いる化学機械的研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）工程を用いることができる。その結果、前記相変化物質パターン７０、前記第２層間絶縁膜６８及び前記第２絶縁膜パターン６４の上部面は実質的に同一平面上に露出することができる。ここで、前記相変化物質パターン７０の幅Ｗ２は、図１８で説明したように前記相変化物質膜の蒸着厚さと前記相変化物質膜に対する異方性エッチングとによって決まるので、写真工程の限界以下で形成できる。
【００４１】
図２３及び図２４を参照すると、前記相変化物質パターン７０上に前記相変化物質パターン７０と電気的に接続される上部配線７５を形成する。詳しくは、前記相変化物質パターン７０、前記第２層間絶縁膜６８及び前記第２絶縁膜パターン６４の上部面を覆う上部金属膜を形成する。前記相変化物質パターン７０と前記上部金属膜との間に障壁金属膜をさらに形成することができる。前記上部金属膜はアルミニウムのような導電膜で形成することができる。前記障壁金属膜はチタン（Ｔｉ）膜、または窒化チタン（ＴｉＮ）膜の中から選択された少なくとも一つの膜で形成できる。前記上部金属膜及び前記障壁金属膜を順にパターニングして上部金属パターン７３及び障壁金属パターン７２を形成する。順に積層された前記障壁金属パターン７２及び前記上部金属パターン７３は前記上部配線７５の役目をする。
【００４２】
図２５、図２６及び図２７を参照すると、前記下部導電体パターン５５の上部面に前記下部電極６０が形成される。前記下部電極６０の上部面を横切る前記相変化物質パターン７０が形成される。また、前記相変化物質パターン７０上に順に積層された前記障壁金属パターン７２及び前記上部金属パターン７３を含む前記上部配線７５が形成される。
【００４３】
前記下部電極６０と前記相変化物質パターン７０は０°ないし９０°の平面橋脚範囲で互いに交差するように形成することができる。例えば、前記下部電極６０と前記相変化物質パターン７０は互いに直交するように形成することができる。そして、前記下部電極６０及び前記相変化物質パターン７０は写真工程限界よりも小さな幅で形成することができる。したがって、前記下部電極６０と前記相変化物質パターン７０との間の活性接触面が最小化することができる。
【００４４】
さらに、前記下部電極６０を通ってプログラム電流が流れる場合、前記相変化物質パターン７０内に半円板の模様の活性容積部（Ｖ）が形成される。前記半円板の模様の活性容積部（Ｖ）は従来技術の半球型と比べて小さな体積を有する。前記活性容積部（Ｖ）が小さい体積を有するということは相対的に小さいプログラム電流だけでも前記活性容積部（Ｖ）を非晶質状態（ａｍｏｒｐｈｏｕｓ  ｓｔａｔｅ）、または結晶質状態（ｃｒｙｓｔａｌｌｉｎｅ  ｓｔａｔｅ）で変換することができるということを意味する。前記相対的に小さなプログラム電流はアクセス（ａｃｃｅｓｓ）素子が占める面積縮小に有利である。すなわち、小さい大きさの前記アクセス素子だけでも十分な電流駆動能力を確保することができる。
【００４５】
また、前記相変化物質パターン７０は前記上部配線７５に電気的に接続される。すなわち、従来技術で一般的に用いられる上部電極が省略される。前記上部電極が省略されることによって、前記上部電極を形成するためのコンタクトホールが要らなく、前記コンタクトホールと前記相変化物質パターン７０との間の整列余裕度（ｏｖｅｒｌａｐ  ｍａｒｇｉｎ）確保のための空間も要らなくなる。したがって、工程を単純化する効果があると共に、前記相変化記憶素子の集積度を向上させることができる。
【図面の簡単な説明】
【００４６】
【図１】従来の相変化記憶素子を概略的に示す断面図である。
【図２】従来の相変化記憶素子において相変化物質膜の活性接触面を示す平面図である。
【図３】従来技術に係る相変化記憶素子のコンタクト形成方法を説明するための中間工程平面図である。
【図４】図３の切断線Ｘ−Ｘの工程断面図である。
【図５】本発明の実施例に係る相変化記憶素子の製造方法として工程手順にしたがって半導体基板の一部を示す平面図である。
【図６】図５の切断線Ｉ−Ｉ′の断面図である。
【図７】本発明の実施例に係る相変化記憶素子の製造方法として工程手順にしたがって半導体基板の一部を示す平面図である。
【図８】図７の切断線Ｉ−Ｉ′の断面図である。
【図９】本発明の実施例に係る相変化記憶素子の製造方法として工程手順にしたがって半導体基板の一部を示す平面図である。
【図１０】図９の切断線Ｉ−Ｉ′の断面図である。
【図１１】本発明の実施例に係る相変化記憶素子の製造方法として工程手順にしたがって半導体基板の一部を示す平面図である。
【図１２】図１１の切断線Ｉ−Ｉ′の断面図である。
【図１３】本発明の実施例に係る相変化記憶素子の製造方法として工程手順にしたがって半導体基板の一部を示す平面図である。
【図１４】図１３の切断線Ｉ−Ｉ′の断面図である。
【図１５】本発明の実施例に係る相変化記憶素子の製造方法として工程手順にしたがって半導体基板の一部を示す平面図である。
【図１６】図１５の切断線ＩＩ−ＩＩ′の断面図である。
【図１７】本発明の実施例に係る相変化記憶素子の製造方法として工程手順にしたがって半導体基板の一部を示す平面図である。
【図１８】図１７の切断線ＩＩ−ＩＩ′の断面図である。
【図１９】本発明の実施例に係る相変化記憶素子の製造方法として工程手順にしたがって半導体基板の一部を示す平面図である。
【図２０】図１９の切断線ＩＩ−ＩＩ′の断面図である。
【図２１】本発明の実施例に係る相変化記憶素子の製造方法として工程手順にしたがって半導体基板の一部を示す平面図である。
【図２２】図２１の切断線ＩＩ−ＩＩ′の断面図である。
【図２３】本発明の実施例に係る相変化記憶素子の製造方法として工程手順にしたがって半導体基板の一部を示す平面図である。
【図２４】図２３の切断線ＩＩ−ＩＩ′の断面図である。
【図２５】本発明の実施例に係る相変化記憶素子の相変化物質パターン及び下部電極配置方法を示す斜視図である。
【図２６】相変化物質パターン及び下部電極配置方法を示す平面図である。
【図２７】本発明の実施例に係る相変化記憶素子の活性容積部（図２６のＶ）を示す斜視図である。
【符号の説明】
【００４７】
１、５１：半導体基板
１０：下部配線
１２、５３：下部層間絶縁膜
１３：上部層間絶縁膜
１４、６０：下部電極
１６、７０：相変化物質パターン
１７：上部電極
１８、７５：上部配線
２０：活性接触面
２２：活性容積部
３５：金属導電膜
３９：シリコン窒化物スペーサ
５５：下部導電体パターン
５７：第１絶縁膜パターン
５９：導電性スペーサ
５９′：導電性スペーサパターン
６２：第１層間絶縁膜
６４：第２絶縁膜パターン
６６：相変化物質スペーサ
６８：第２層間絶縁膜
７２：障壁金属パターン
７３：上部金属パターン
Ｖ：活性容積部
Ｗ１：電極６０の幅
Ｗ２：パターン７０の幅
【図１】
2006074028.tif 000003
【図２】
2006074028.tif 000004
【図３】
2006074028.tif 000005
【図４】
2006074028.tif 000006
【図５】
2006074028.tif 000007
【図６】
2006074028.tif 000008
【図７】
2006074028.tif 000009
【図８】
2006074028.tif 000010
【図９】
2006074028.tif 000011
【図１０】
2006074028.tif 000012
【図１１】
2006074028.tif 000013
【図１２】
2006074028.tif 000014
【図１３】
2006074028.tif 000015
【図１４】
2006074028.tif 000016
【図１５】
2006074028.tif 000017
【図１６】
2006074028.tif 000018
【図１７】
2006074028.tif 000019
【図１８】
2006074028.tif 000020
【図１９】
2006074028.tif 000021
【図２０】
2006074028.tif 000022
【図２１】
2006074028.tif 000023
【図２２】
2006074028.tif 000024
【図２３】
2006074028.tif 000025
【図２４】
2006074028.tif 000026
【図２５】
2006074028.tif 000027
【図２６】
2006074028.tif 000028
【図２７】
2006074028.tif 000029