(57)【要約】【課題】ＳＯＩ基板表面内に複数の異なる結晶方位を有し、その各部において基板へのリーク電流の増大や消費電力の増大を抑制可能な半導体装置及びその製造方法を実現する。【解決手段】同じ結晶方位＜１１０＞同士が所定の角度（例えば４５°）だけずれた状態となるよう、２枚の半導体ウェハを貼り合わせてＳＯＩ基板を形成する。そのＳＯＩ基板の表面の一部を埋め込み絶縁層までエッチングして、その部分にエピタキシャル成長を行う。そして、ＳＩＭＯＸ技術により、エピタキシャル成長層形成部にも埋め込み酸化膜を設け、各部をＳＯＩ構造とする。【選択図】図１１
2006040911.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも第１及び第２領域に区分された表面を有する支持基板と、
前記支持基板の前記表面のうち前記第１領域上に設けられた第１埋め込み絶縁層と、
前記支持基板の前記表面のうち前記第２領域上に設けられた第２埋め込み絶縁層と、
前記第１埋め込み絶縁層上に設けられた第１ＳＯＩ（Semiconductor On Insulator）層と、
前記第２埋め込み絶縁層上に設けられた第２ＳＯＩ層と
を備え、
前記第１ＳＯＩ層内の所定方向における結晶方位と、前記第２ＳＯＩ層内の前記所定方向と同方向における結晶方位とが、互いに異なる
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１および第２埋め込み絶縁層の厚さは互いに異なる
半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第１および第２ＳＯＩ層の厚さは互いに異なる
半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記第１または第２ＳＯＩ層内に形成された、前記第１または第２埋め込み絶縁層に達する完全素子分離膜と、
前記第１または第２ＳＯＩ層内に形成された、前記第１または第２埋め込み絶縁層に達しない部分素子分離膜と
をさらに備える半導体装置。
【請求項５】
（ａ）第１半導体ウェハの表面に絶縁層を形成する工程と、
（ｂ）前記第１半導体ウェハの前記表面と第２半導体ウェハの表面とにおいて、同じ結晶方位同士が所定の角度だけずれた状態となるよう、前記第２半導体ウェハに前記第１半導体ウェハの前記絶縁層を貼り合わせる工程と、
（ｃ）貼り合わせ後の前記第１半導体ウェハを薄膜化することにより、前記第２半導体ウェハを支持基板とし、前記絶縁層を第１埋め込み絶縁層とし、前記第１半導体ウェハの残りの部分を第１ＳＯＩ（Semiconductor On Insulator）層とするＳＯＩ基板を形成する工程と、
（ｄ）フォトリソグラフィ技術及びエッチング技術により、前記第１ＳＯＩ層および前記第１埋め込み絶縁層の一部を除去し、前記支持基板を露出させる工程と、
（ｅ）エピタキシャル成長技術により、前記支持基板の露出部に半導体層を形成する工程と、
（ｆ）ＳＩＭＯＸ（Separation by IMplanted OXygen）技術により前記半導体層内に第２埋め込み絶縁層を形成して、前記半導体層のうち前記第２埋め込み絶縁層よりも表面側の部分を第２ＳＯＩ層とする工程と
を備える半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記工程（ｆ）において、前記ＳＯＩ基板の表面にイオン注入阻止膜を選択的に形成した後に、前記ＳＩＭＯＸ技術を用いて前記第２埋め込み絶縁層を形成する
半導体装置の製造方法。
【請求項７】
（ａ）第１半導体ウェハの表面と第２半導体ウェハの表面とにおいて、同じ結晶方位同士が所定の角度だけずれた状態となるよう、前記第１半導体ウェハを前記第２半導体ウェハに貼り合わせる工程と、
（ｂ）貼り合わせ後の前記第１半導体ウェハを薄膜化することにより、前記第２半導体ウェハを支持基板とし、前記第１半導体ウェハの残りの部分を第１半導体層とするバルク基板を形成する工程と、
（ｃ）フォトリソグラフィ技術及びエッチング技術により、前記第１半導体層の一部を除去し、前記支持基板を露出させる工程と、
（ｄ）エピタキシャル成長技術により、前記支持基板の露出部に第２半導体層を形成する工程と、
（ｅ）ＳＩＭＯＸ（Separation by IMplanted OXygen）技術により前記第１および第２半導体層内にそれぞれ、第１および第２埋め込み絶縁層を形成して、前記第１半導体層のうち前記第１埋め込み絶縁層よりも表面側の部分を第１ＳＯＩ（Semiconductor On Insulator）層とし、前記第２半導体層のうち前記第２埋め込み絶縁層よりも表面側の部分を第２ＳＯＩ層とする工程と
を備える半導体装置の製造方法。
【請求項８】
（ａ）第１半導体ウェハの表面と第２半導体ウェハの表面とにおいて、同じ結晶方位同士が所定の角度だけずれた状態となるよう、前記第１半導体ウェハを前記第２半導体ウェハに貼り合わせる工程と、
（ｂ）貼り合わせ後の前記第１半導体ウェハを薄膜化することにより、前記第２半導体ウェハを第１支持基板とし、前記第１半導体ウェハの残りの部分を第１半導体層とするバルク基板を形成する工程と、
（ｃ）フォトリソグラフィ技術及びエッチング技術により、前記第１半導体層の一部を除去し、前記第１支持基板を露出させる工程と、
（ｄ）エピタキシャル成長技術により、前記第１支持基板の露出部に第２半導体層を形成する工程と、
（ｅ）前記バルク基板表面の第１および第２半導体層を、表面に絶縁層が形成された第３半導体ウェハの表面に貼り合わせる工程と、
（ｆ）貼り合わせ後の前記バルク基板を薄膜化することにより、前記第３半導体ウェハを第２支持基板とし、前記第１および第２半導体層を第１および第２ＳＯＩ（Semiconductor On Insulator）層とし、前記絶縁層を埋め込み絶縁層とするＳＯＩ基板を形成する工程と
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、埋め込み絶縁層を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）の高機能化・高集積化が進むとともに、ＬＳＩの構成素子たるＭＯＳ（Metal Oxide Semiconductor）トランジスタの微細化は進んでいる。さらに、ＭＯＳトランジスタの電流駆動力をより高めるために、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとの間で、半導体基板のトランジスタ形成面の結晶方位を変更する技術が存在する（下記特許文献１および２を参照）。
【０００３】
ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとの間で結晶方位を変更する理由は、（１１０）面にｐチャネルＭＯＳトランジスタを形成すれば、トランジスタのチャネル方向が正孔移動度の高い＜１１０＞方向となって電流駆動力が増加し、（１００）面にｎチャネルＭＯＳトランジスタを形成すれば、トランジスタのチャネル方向が電子移動度の高い＜１００＞方向となって電流駆動力が増加するからである。
【０００４】
下記非特許文献１には、ＳＯＩ（Silicon On Insulator）基板表面の一部に、ＳＯＩ層の結晶方位とは異なる結晶方位のエピタキシャル成長層を設けて、例えばＳＯＩ層にｐチャネルＭＯＳトランジスタを、エピタキシャル成長層にｎチャネルＭＯＳトランジスタを、それぞれ形成することにより、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのいずれについても電流駆動力を高める技術が開示されている。
【０００５】
すなわち、この技術によれば、ＳＯＩ基板表面内に結晶面（１１０）と結晶面（１００）とを混在させて、結晶面（１１０）にｐチャネルＭＯＳトランジスタを、結晶面（１００）にｎチャネルＭＯＳトランジスタを、それぞれ形成することができる。これにより、ｐチャネルＭＯＳトランジスタのチャネル方向が＜１１０＞方向となり、ｎチャネルＭＯＳトランジスタのチャネル方向が＜１００＞方向となる。
【０００６】
なお、この出願の発明に関連する他の先行技術文献情報としては、上記のもののほかに次の特許文献３も存在する。
【０００７】
【特許文献１】特開平５−９０１１７号公報
【特許文献２】特開平４−３７２１６６号公報
【特許文献３】特開２０００−２４３９７３号公報
【非特許文献１】M.Yang et al.,「High Performance CMOS Fabricated on Hybrid Substrate With Different Crystal Orientations」IEDM 2003,pp.453-456
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記非特許文献１に開示の技術の場合、エピタキシャル成長層形成部においては埋め込み酸化膜が存在せず、通常のバルク基板と同様の構造であった。そのため、エピタキシャル成長層形成部においては、基板へのリーク電流の増大や消費電力の増大を抑制することができなかった。
【０００９】
この発明は上記の事情に鑑みてなされたもので、ＳＯＩ基板表面内に複数の異なる結晶方位を混在させつつ、その各部において基板へのリーク電流の増大や消費電力の増大を抑制可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、請求項１に記載の発明は、少なくとも第１及び第２領域に区分された表面を有する支持基板と、前記支持基板の前記表面のうち前記第１領域上に設けられた第１埋め込み絶縁層と、前記支持基板の前記表面のうち前記第２領域上に設けられた第２埋め込み絶縁層と、前記第１埋め込み絶縁層上に設けられた第１ＳＯＩ（Semiconductor On Insulator）層と、前記第２埋め込み絶縁層上に設けられた第２ＳＯＩ層とを備え、前記第１ＳＯＩ層内の所定方向における結晶方位と、前記第２ＳＯＩ層内の前記所定方向と同方向における結晶方位とが、互いに異なる半導体装置である。
【００１１】
請求項５に記載の発明は、（ａ）第１半導体ウェハの表面に絶縁層を形成する工程と、（ｂ）前記第１半導体ウェハの前記表面と第２半導体ウェハの表面とにおいて、同じ結晶方位同士が所定の角度だけずれた状態となるよう、前記第２半導体ウェハに前記第１半導体ウェハの前記絶縁層を貼り合わせる工程と、（ｃ）貼り合わせ後の前記第１半導体ウェハを薄膜化することにより、前記第２半導体ウェハを支持基板とし、前記絶縁層を第１埋め込み絶縁層とし、前記第１半導体ウェハの残りの部分を第１ＳＯＩ（Semiconductor On Insulator）層とするＳＯＩ基板を形成する工程と、（ｄ）フォトリソグラフィ技術及びエッチング技術により、前記第１ＳＯＩ層および前記第１埋め込み絶縁層の一部を除去し、前記支持基板を露出させる工程と、（ｅ）エピタキシャル成長技術により、前記支持基板の露出部に半導体層を形成する工程と、（ｆ）ＳＩＭＯＸ（Separation by IMplanted OXygen）技術により前記半導体層内に第２埋め込み絶縁層を形成して、前記半導体層のうち前記第２埋め込み絶縁層よりも表面側の部分を第２ＳＯＩ層とする工程とを備える半導体装置の製造方法である。
【００１２】
請求項７に記載の発明は、（ａ）第１半導体ウェハの表面と第２半導体ウェハの表面とにおいて、同じ結晶方位同士が所定の角度だけずれた状態となるよう、前記第１半導体ウェハを前記第２半導体ウェハに貼り合わせる工程と、（ｂ）貼り合わせ後の前記第１半導体ウェハを薄膜化することにより、前記第２半導体ウェハを支持基板とし、前記第１半導体ウェハの残りの部分を第１半導体層とするバルク基板を形成する工程と、（ｃ）フォトリソグラフィ技術及びエッチング技術により、前記第１半導体層の一部を除去し、前記支持基板を露出させる工程と、（ｄ）エピタキシャル成長技術により、前記支持基板の露出部に第２半導体層を形成する工程と、（ｅ）ＳＩＭＯＸ（Separation by IMplanted OXygen）技術により前記第１および第２半導体層内にそれぞれ、第１および第２埋め込み絶縁層を形成して、前記第１半導体層のうち前記第１埋め込み絶縁層よりも表面側の部分を第１ＳＯＩ（Semiconductor On Insulator）層とし、前記第２半導体層のうち前記第２埋め込み絶縁層よりも表面側の部分を第２ＳＯＩ層とする工程とを備える半導体装置の製造方法である。
【００１３】
請求項８に記載の発明は、（ａ）第１半導体ウェハの表面と第２半導体ウェハの表面とにおいて、同じ結晶方位同士が所定の角度だけずれた状態となるよう、前記第１半導体ウェハを前記第２半導体ウェハに貼り合わせる工程と、（ｂ）貼り合わせ後の前記第１半導体ウェハを薄膜化することにより、前記第２半導体ウェハを第１支持基板とし、前記第１半導体ウェハの残りの部分を第１半導体層とするバルク基板を形成する工程と、（ｃ）フォトリソグラフィ技術及びエッチング技術により、前記第１半導体層の一部を除去し、前記第１支持基板を露出させる工程と、（ｄ）エピタキシャル成長技術により、前記第１支持基板の露出部に第２半導体層を形成する工程と、（ｅ）前記バルク基板表面の第１および第２半導体層を、表面に絶縁層が形成された第３半導体ウェハの表面に貼り合わせる工程と、（ｆ）貼り合わせ後の前記バルク基板を薄膜化することにより、前記第３半導体ウェハを第２支持基板とし、前記第１および第２半導体層を第１および第２ＳＯＩ（Semiconductor On Insulator）層とし、前記絶縁層を埋め込み絶縁層とするＳＯＩ基板を形成する工程とを備える半導体装置の製造方法である。
【発明の効果】
【００１４】
請求項１に記載の発明によれば、支持基板の表面の第１及び第２領域上にそれぞれ設けられた第１及び第２埋め込み絶縁層と、第１及び第２埋め込み絶縁層上にそれぞれ設けられた第１及び第２ＳＯＩ層とを備え、第１ＳＯＩ層内の所定方向における結晶方位と、第２ＳＯＩ層内の所定方向と同方向における結晶方位とが、互いに異なる。よって、ＳＯＩ基板の表面内に複数の異なる結晶方位を混在させつつ、その各部において、基板へのリーク電流の増大や消費電力の増大を埋め込み絶縁層により抑制可能である。
【００１５】
請求項５に記載の発明によれば、第１半導体ウェハの表面と第２半導体ウェハの表面とにおいて、同じ結晶方位同士が所定の角度だけずれた状態となるよう、第２半導体ウェハに第１半導体ウェハの絶縁層を貼り合わせる工程と、半導体層形成工程と、ＳＩＭＯＸ技術により半導体層内に第２埋め込み絶縁層を形成して、半導体層のうち第２埋め込み絶縁層よりも表面側の部分を第２ＳＯＩ層とする工程とを備える。よって、エピタキシャル成長により形成する第２ＳＯＩ層部分の表面の結晶面は、第２半導体ウェハの表面の結晶面と同一であり、第１半導体ウェハたる第１ＳＯＩ層の表面の結晶面とは異なる。すなわち、第１ＳＯＩ層内の所定方向における結晶方位と、第２ＳＯＩ層内の所定方向と同方向における結晶方位とを、互いに異ならせることができ、請求項１に記載の半導体装置を製造可能である。
【００１６】
請求項７に記載の発明によれば、第１半導体ウェハの表面と第２半導体ウェハの表面とにおいて、同じ結晶方位同士が所定の角度だけずれた状態となるよう、第１半導体ウェハを第２半導体ウェハに貼り合わせる工程と、第２半導体層形成工程と、ＳＩＭＯＸ技術により第１および第２半導体層内にそれぞれ、第１および第２埋め込み絶縁層を形成して、第１半導体層のうち第１埋め込み絶縁層よりも表面側の部分を第１ＳＯＩ層とし、第２半導体層のうち第２埋め込み絶縁層よりも表面側の部分を第２ＳＯＩ層とする工程とを備える。よって、エピタキシャル成長により形成する第２ＳＯＩ層部分の表面の結晶面は、第２半導体ウェハの表面の結晶面と同一であり、第１半導体ウェハたる第１ＳＯＩ層の表面の結晶面とは異なる。すなわち、第１ＳＯＩ層内の所定方向における結晶方位と、第２ＳＯＩ層内の所定方向と同方向における結晶方位とを、互いに異ならせることができ、請求項１に記載の半導体装置を製造可能である。
【００１７】
請求項８に記載の発明によれば、第１半導体ウェハの表面と第２半導体ウェハの表面とにおいて、同じ結晶方位同士が所定の角度だけずれた状態となるよう、第１半導体ウェハを第２半導体ウェハに貼り合わせる工程と、第２半導体層形成工程と、バルク基板表面の第１および第２半導体層を、表面に絶縁層が形成された第３半導体ウェハの表面に貼り合わせ、第１および第２半導体層を第１および第２ＳＯＩ層とし、絶縁層を埋め込み絶縁層とするＳＯＩ基板を形成する工程とを備える。よって、エピタキシャル成長により形成する第２ＳＯＩ層部分の表面の結晶面は、第２半導体ウェハの表面の結晶面と同一であり、第１半導体ウェハたる第１ＳＯＩ層の表面の結晶面とは異なる。すなわち、第１ＳＯＩ層内の所定方向における結晶方位と、第２ＳＯＩ層内の所定方向と同方向における結晶方位とを、互いに異ならせることができ、請求項１に記載の半導体装置を製造可能である。
【発明を実施するための最良の形態】
【００１８】
＜実施の形態１＞
本実施の形態は、ＳＩＭＯＸ（Separation by IMplanted OXygen）技術により、エピタキシャル成長層形成部にも埋め込み酸化膜を設けた半導体装置及びその製造方法である。
【００１９】
図１〜図１３は、本実施の形態に係る半導体装置の製造方法の各工程を示す断面図である。そして、図１４は、本実施の形態に係る半導体装置を示す断面図である。本実施の形態に係る半導体装置の製造においては、いわゆるSMART CUT法をＳＯＩ基板形成法の例として採用する。
【００２０】
図１に示すように、まず、シリコンウェハ等の半導体ウェハ３２０を用意し、その表面にシリコン酸化膜等の絶縁層２を例えばＣＶＤ（Chemical Vapor Deposition）法等により形成する。なお、半導体ウェハ３２０表面の結晶面は（１１０）面となっており、半導体ウェハ３２０はいわゆる（１１０）ウェハである。図１中の上向き矢印および矢印に隣接する（１１０）の表示は、半導体ウェハ３２０が（１１０）ウェハであることを示している（以降の図面における矢印の表示および丸括弧内の数値も同旨である）。
【００２１】
そして、表面から水素イオン注入ＩＰ１を行って所定の深さＤＰ１の位置に結晶欠陥層ＤＦを形成する。なお、絶縁層２と結晶欠陥層ＤＦとの間の半導体層３は、後述の工程を経てＳＯＩ（Semiconductor On Insulator）層となる。
【００２２】
次に、図２に示すように、シリコンウェハ等の半導体ウェハ１の表面に、半導体ウェハ３２０の絶縁層２を貼り合わせる。なお、半導体ウェハ１表面の結晶面は（１００）面となっており、半導体ウェハ１はいわゆる（１００）ウェハである。すなわち、半導体ウェハ３２０の表面の結晶面（１１０）と異なる結晶面（１００）の表面を有する半導体ウェハ１に、半導体ウェハ３２０の絶縁層２を貼り合わせる。
【００２３】
図２では貼り合わせ面を符号ＢＤで表している。また、図２中の二重丸および二重丸に隣接する＜１１０＞、＜１００＞の表示は、紙面と垂直方向への矢印およびその方向における結晶方位を示している（以降の図面における二重丸の表示および山括弧内の数値も同旨である）。
【００２４】
なおこのとき、半導体ウェハ１の貼り合わせ表面と半導体ウェハ３２０の貼り合わせ表面とにおいて、同じ結晶方位＜１１０＞同士が所定の角度（例えば４５°）だけずれた状態となるよう、半導体ウェハ１と半導体ウェハ３２０とを貼り合わせておく。このようにすれば、図２に示すように、ＳＯＩ層となる半導体層３における、あるウェハ断面に垂直な方向の結晶方位を＜１１０＞とし、支持基板となる半導体ウェハ１の同じ方向の結晶方位を＜１００＞として、両部分における結晶方位を互いに異ならせることができる。
【００２５】
次に、熱処理を行って結晶欠陥層ＤＦを脆弱化させ、図３に示すように結晶欠陥層ＤＦにおいて半導体ウェハ３２０を分割する。このとき、半導体ウェハ３２０のうち接着強度の弱い周縁部も除去される。なお、図３においては分割面を記号ＤＴで示している。
【００２６】
そして、図４の状態で熱処理を追加して絶縁層２と半導体ウェハ１との貼り合わせ強度を上昇させ、半導体層３の表面を軽研磨して残存する結晶欠陥層の除去を行う。そうすればＳＯＩ基板が得られる。すなわち、貼り合わせ後の半導体ウェハ３２０を薄膜化することにより、半導体ウェハ１を支持基板とし、絶縁層２を埋め込み絶縁層とし、半導体ウェハ３２０の残りの部分たる半導体層３をＳＯＩ層とするＳＯＩ基板を形成することができる。よって、以降は、半導体ウェハ１、絶縁層２、半導体層３の各部を、支持基板１、埋め込み絶縁層２、ＳＯＩ層３と称する。なお、埋め込み絶縁層２とＳＯＩ層３との合計の膜厚は、例えば１００〜２０００ｎｍとすればよい。
【００２７】
ここでは、ＳＯＩ基板形成法の例としてSMART CUT法を採用したが、このほかにも例えば、貼り合わせた半導体ウェハをＣＭＰ（Chemical Mechanical Polishing）法により薄膜化してＳＯＩ基板を形成してもよい。
【００２８】
次に、図５に示すように、ＳＯＩ基板上に絶縁膜４を形成する。絶縁膜４には、熱酸化膜やＴＥＯＳ酸化膜等を用いればよい。なお、絶縁膜４の膜厚の例は、５〜４０ｎｍ程度である。その後、絶縁膜４上にエピタキシャル成長部形成用のマスク層２１を形成する。マスク層２１の膜厚の例は、５０〜３００ｎｍ程度である。このマスク層２１には、例えばシリコン窒化膜を用いればよい。シリコン窒化膜は、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法やプラズマＣＶＤ法等で形成できる。
【００２９】
そして、マスク層２１に対しフォトリソグラフィー技術およびエッチング技術を用いてエピタキシャル成長部用のパターン２２ａのパターニングを行う。具体的には、フォトレジストをマスク層２１上に形成して、フォトレジストをパターニングする。その後、フォトレジストをマスクとして、ＲＩＥ（Reactive Ion Etching）装置やＥＣＲ（Electron Cyclotron Resonance）装置を用いてマスク層２１にエッチングを行う。そして、アッシング装置および硫酸と過酸化水素水との混合液を用いてフォトレジストを除去する。
【００３０】
なお、図５においては、ｎチャネルＭＯＳトランジスタを形成する領域をＴＲ１、ｐチャネルＭＯＳトランジスタを形成する領域をＴＲ２，ＴＲ３としてそれぞれ表示している。
【００３１】
次に、ＲＩＥ装置やＥＣＲ装置を用いて、絶縁膜４、ＳＯＩ層３および埋め込み絶縁層２にエッチングを行って、エピタキシャル成長部用のトレンチ２２ｂを形成する（図６）。すなわち、フォトリソグラフィ技術及びエッチング技術により、ＳＯＩ層３および埋め込み絶縁層２の一部を除去し、支持基板１を露出させる。
【００３２】
次に、シリコン窒化膜等の側壁用材料をトレンチ２２ｂを充分に埋め込むように形成する（図示せず）。そして、側壁用材料にエッチバックを施し、図７に示すようにトレンチ２２ｂの側面に側壁２３を形成する。
【００３３】
続いて、エピタキシャル成長技術により、トレンチ２２ｂ内の支持基板１の露出部にシリコン層等の半導体層３１を形成する。このエピタキシャル成長により形成する半導体層３１の表面側部分は、後述の工程を経てＳＯＩ層となる。
【００３４】
半導体層３１の表面の結晶面は、半導体ウェハ１の表面の結晶面と同一の結晶面（１００）であり、半導体ウェハ３２０であったＳＯＩ層３の表面の結晶面（１１０）とは異なる。すなわち、ＳＯＩ層３内のあるウェハ断面に垂直な方向の結晶方位を＜１１０＞とし、半導体層３１の同じ方向の結晶方位を＜１００＞として、両部分における結晶方位を互いに異ならせることができる。
【００３５】
その後、絶縁膜４をエッチバック等により除去し、マスク層２４を形成して、マスク層２４に完全分離絶縁膜形成用のパターン２５ａを形成する（図８）。このマスク層２４には、例えばフォトレジストを用いればよい。
【００３６】
次に、ＲＩＥ装置やＥＣＲ装置を用いて、半導体層３１および側壁２３にエッチングを行って、完全分離絶縁膜形成用のトレンチ２５ｂを形成する。そして、シリコン酸化膜等の分離膜材料をトレンチ２５ｂを充分に埋め込むように形成し、分離膜材料にエッチバックを施して、図９に示すようにトレンチ２５ｂ内に完全分離絶縁膜５ａを形成する。
【００３７】
続いて、ＳＩＭＯＸ技術により、ＳＯＩ基板への酸素イオンのイオン注入ＩＰ２を行う（図１０）。注入に際しては、例えば１．０×１０17［ｃｍ-2］程度の注入量に設定すればよい。そして、高温アニール処理により、半導体層３１内に埋め込み絶縁層４１を形成する（図１１）。
【００３８】
なお、半導体層３１のうち埋め込み絶縁層４１よりも表面側の部分がＳＯＩ層となる。このＳＯＩ層にＭＯＳトランジスタ等の素子が形成される。以降は埋め込み絶縁層４１よりも表面側の部分をＳＯＩ層３１と称する。
【００３９】
図１１においては、イオン注入量の調節により、埋め込み絶縁層２の厚さＴｏ１と埋め込み絶縁層４１の厚さＴｏ２とを互いに異ならせている。また、注入イオンのピーク濃度位置を調節することにより、埋め込み絶縁層４１の下限の形成位置を、埋め込み絶縁層２の下限位置に略そろえているため、ＳＯＩ層３の厚さＴｓ１とＳＯＩ層３１の厚さＴｓ２とも互いに異なる。
【００４０】
図１０の場合は、イオン注入ＩＰ２をＳＯＩ基板の全面に対して行ったが、図１２に示すように、ＳＯＩ基板の表面にイオン注入阻止膜（例えばシリコン窒化膜）５１を領域ＴＲ２，ＴＲ３上に選択的に形成した後に、イオン注入ＩＰ２を行って、埋め込み絶縁層４２を形成してもよい。図１２においては、イオン注入ＩＰ２を領域ＴＲ１にのみ行い、埋め込み絶縁層４２の下限の形成位置を、埋め込み絶縁層２の上限位置に略そろえているため、ＳＯＩ層３１の厚さＴｓ３をＳＯＩ層３の厚さＴｓ１よりも小さくすることができる。
【００４１】
また、図１３に示すように、イオン注入阻止膜５２を領域ＴＲ２上に選択的に形成した後に、イオン注入ＩＰ２を行って、埋め込み絶縁層４２を形成してもよい。図１３においては、イオン注入ＩＰ２を領域ＴＲ１，ＴＲ３にのみ行い、埋め込み絶縁層４２の下限の形成位置を、埋め込み絶縁層２の上限位置に略そろえているため、ＳＯＩ層３１の厚さＴｓ３をＳＯＩ層３の厚さＴｓ１よりも小さくすることができる。また、領域ＴＲ３においては、埋め込み絶縁層２の厚さＴｏ１に埋め込み絶縁層４２の厚さＴｏ３を加えた厚さＴｏ４の埋め込み絶縁層４３が形成できる。これにより、領域ＴＲ３におけるＳＯＩ層３の厚さＴｓ４は、領域ＴＲ２におけるＳＯＩ層３の厚さＴｓ１よりも薄くなり、領域ＴＲ１におけるＳＯＩ層３１の厚さＴｓ３と同程度となる。
【００４２】
この後、図１４に示すように、シリコン酸化膜等のゲート絶縁膜４ａ，４ｃ，４ｄ、多結晶シリコン等のゲート電極７ａ，７ｃ，７ｄ、シリコン窒化膜等のサイドウォール８、ボディ層３ａ，３１ａ，３ｂ、エクステンション領域を含むソース／ドレイン領域６ａ〜６ｆ、シリサイド層９ａ，９ｃ，９ｄ，１０ａ〜１０ｆ、シリコン酸化膜等の層間絶縁膜８０、コンタクトプラグ１２ａ〜１２ｆ、配線１３ａ〜１３ｆを形成する。
【００４３】
上述の製造方法によれば、半導体ウェハ１の表面と半導体ウェハ３２０の表面とにおいて、同じ結晶方位＜１１０＞同士が所定の角度だけずれた状態となるよう、半導体ウェハ１に半導体ウェハ３２０の絶縁層２を貼り合わせ、ＳＩＭＯＸ技術により半導体層３１内に埋め込み絶縁層４１または４２を形成して、半導体層３１のうち埋め込み絶縁層４１または４２よりも表面側の部分をＳＯＩ層３１とする。
【００４４】
よって、エピタキシャル成長により形成するＳＯＩ層３１部分の表面の結晶面は、半導体ウェハ１の表面の結晶面と同一であり、半導体ウェハ３２０であったＳＯＩ層３の表面の結晶面とは異なる。すなわち、図１４において、ＳＯＩ層たるボディ層３ａ，３ｂ内の結晶方位＜１１０＞と、ＳＯＩ層たるボディ層３１ａ内の結晶方位＜１００＞とが互いに異なっている。そのため、領域ＴＲ１においては、チャネル方向が結晶方位＜１００＞を向いたｎチャネルＭＯＳトランジスタを、領域ＴＲ２，ＴＲ３においては、チャネル方向が結晶方位＜１１０＞を向いたｐチャネルＭＯＳトランジスタを、それぞれ形成することができる。
【００４５】
また、ＳＯＩ基板の表面にイオン注入阻止膜５１および５２を選択的に形成した後に、ＳＩＭＯＸ技術を用いて埋め込み絶縁層４２および４３を形成することも可能である。よって、埋め込み絶縁層２，４２，４３の膜厚を各部で異ならしめることができる。
【００４６】
本実施の形態に係る半導体装置によれば、支持基板１の表面の領域ＴＲ１〜ＴＲ３上にそれぞれ設けられた埋め込み絶縁層２，４２，４３と、各埋め込み絶縁層上にそれぞれ設けられたＳＯＩ層たるボディ層３ｂ，３１ａ，３ａとを備え、ＳＯＩ層たるボディ層３１ａ内のあるウェハ断面に垂直な方向における結晶方位＜１００＞と、ＳＯＩ層たるボディ層３ａ，３ｂ内の同方向における結晶方位＜１１０＞とが、互いに異なる。
【００４７】
よって、ＳＯＩ基板の表面内に複数の異なる結晶方位を混在させつつ、その各部において、基板へのリーク電流の増大や消費電力の増大を、埋め込み絶縁層２，４２，４３により抑制可能である。
【００４８】
また、埋め込み絶縁層２，４２，４３の厚さを互いに異ならせることができる。よって、薄い埋め込み絶縁層４２の部分では、その上部のＳＯＩ層たるボディ層３１ａ上に形成したトランジスタにおいて発生した熱を支持基板１へと拡散放出させることができる。このような薄い埋め込み絶縁層上のトランジスタは、アナログ回路に適している。一方、厚い埋め込み絶縁層２，４３の部分では、その上部のＳＯＩ層たるボディ層３ａ，３ｂとその下部の支持基板１との間の静電容量を小さな値にすることができ、高速で低消費電力の素子をＳＯＩ層たるボディ層３ａ，３ｂ上に形成可能である。このような厚い埋め込み絶縁層上のトランジスタは、ロジック回路に適している。
【００４９】
なお、図１５は、ＳＯＩ基板に形成されたｎチャネルＭＯＳトランジスタの、ドレイン−ソース間電流ＩDおよびドレイン−ソース間電圧ＶDの一般的な特性を示す図である。グラフＧＨ１はｎチャネルＭＯＳトランジスタ下の埋め込み絶縁層が厚い場合のグラフを、グラフＧＨ２はｎチャネルＭＯＳトランジスタ下の埋め込み絶縁層が薄い場合のグラフを、それぞれ示したものである。
【００５０】
グラフＧＨ１よりもグラフＧＨ２において、高ＶD領域における電流ＩDの値が大きい。これはすなわち、埋め込み絶縁層が薄い方が、高ＶD領域における電流ＩDの低下を抑制でき、信号伝達能力に優れることを示している。
【００５１】
また、図１６に示すように、図１４における埋め込み絶縁層４２，４３の厚さを増大させて、埋め込み絶縁層４２ａ，４３ａとしてもよい。この場合、ＳＯＩ層たるボディ層３ｃ，３１ｂは薄くなるため、領域ＴＲ１およびＴＲ３に形成されるトランジスタを完全空乏型（Full Depletion）とすることができる。一方、領域ＴＲ２に形成されるトランジスタは、ＳＯＩ層たるボディ層３ｂが厚いままのため、部分空乏型（Partial Depletion）である。
【００５２】
すなわち、本発明によれば、ＳＯＩ層たるボディ層３ｃ，３ｂ，３１ｂの厚さを互いに異ならせることができるので、ＳＯＩ層の薄いところでは、完全空乏型のトランジスタを形成することができる。それに加えて、ＳＯＩ層の薄いところでは、トランジスタの短チャネル効果を抑制してロールオフ耐性（しきい値電圧のゲート長に対する独立性）を高めることも可能である。また、ＳＯＩ層の厚いところでは、部分空乏型のトランジスタを形成することができる。
【００５３】
さらにまた、完全素子分離膜の形成領域と部分素子分離膜の形成領域とを混在させてもよい。図１７および図１８はこれを説明する図である。
【００５４】
図１７に示すように、図１２の場合と同様にイオン注入阻止膜５３を介してＳＩＭＯＸ技術によりイオン注入ＩＰ２を行う。これにより半導体層３１にも埋め込み絶縁層４２を形成した後、図１８に示すように、図１４の場合と同様にして、ゲート絶縁膜４ａ〜４ｄ、ゲート電極７ａ〜７ｄ、サイドウォール８、ボディ層３ａ，３１ａ、ソース／ドレイン領域６ａ〜６ｈ、シリサイド層９ａ〜９ｄ，１０ａ〜１０ｈ、シリコン酸化膜等の部分素子分離膜５ｂおよびシリコン酸化膜等の完全素子分離膜５ｃを形成する。
【００５５】
ここで、部分素子分離膜５ｂは領域ＴＲａ，ＴＲｂの境界部のＳＯＩ層内に形成され、埋め込み絶縁層２に達しない。一方、完全素子分離膜５ｃは領域ＴＲｃ，ＴＲｄの境界部のＳＯＩ層内に形成され、埋め込み絶縁層４２に達する。
【００５６】
このように、完全素子分離膜５ｃと部分素子分離膜５ｂとを混在させれば、ＳＯＩ層表面に形成する複数の素子同士（領域ＴＲｃ，ＴＲｄの各トランジスタ）とその下部のＳＯＩ層とを、完全素子分離膜５ｃにより完全に絶縁可能であり、一方、部分素子分離膜５ｂにより、ＳＯＩ層表面に形成する複数の素子同士（領域ＴＲａ，ＴＲｂの各トランジスタ）を絶縁しつつも、その下部のＳＯＩ層深奥部では導通させることができる。
【００５７】
また、完全分離絶縁膜５ａに区分された領域内において、埋め込み絶縁層が異なる厚さを有していてもよい。図１９ないし図２１はこれを説明する図である。なお、図２１は、図２０の切断線XXI-XXIにおける断面図である。
【００５８】
図１９に示すように、図１２の場合と同様にイオン注入阻止膜５３ａを介してＳＩＭＯＸ技術によりイオン注入ＩＰ２を行う。ただし、イオン注入阻止膜５３ａはＳＯＩ層３の全てではなく一部を覆うに過ぎない。
【００５９】
これにより、図２１に示すように、半導体層３１内の埋め込み絶縁層４２を形成するだけでなく、埋め込み絶縁層２の一部を厚膜化して埋め込み絶縁層２ｂとすることができる。その後、図１４の場合と同様にして、ゲート絶縁膜４ａ〜４ｄ、ゲート電極７ａ〜７ｄ、サイドウォール８、ボディ層３ａ，３ｄ，３１ａ、ソース／ドレイン領域６ａ〜６ｈ、シリサイド層９ａ〜９ｄ，１０ａ〜１０ｈ（１０ａ，１０ｂは図２０および図２１にて図示せず）、シリコン酸化膜等の部分素子分離膜５ｂおよびシリコン酸化膜等の完全素子分離膜５ｃを形成する。
【００６０】
なお、図１４のような埋め込み絶縁層の各膜厚部（２，４２，４３）の混在、図１６のような完全空乏型のトランジスタ（領域ＴＲ１，ＴＲ３）と部分空乏型トランジスタ（領域ＴＲ２）との混在、図１８のような完全素子分離膜５ｃと部分素子分離膜５ｂとの混在、図２１のような完全素子分離膜５ａで区分される一領域内での埋め込み絶縁層の薄膜部２ａと厚膜部２ｂとの混在、のいずれをも、任意にさらに組み合わせてもよい。また、埋め込み絶縁層を有しないバルク部分を組み合わせてもよい。
【００６１】
なお、上記では、領域ＴＲ１においてチャネル方向が結晶方位＜１００＞を向いたｎチャネルＭＯＳトランジスタを、領域ＴＲ２，ＴＲ３においてチャネル方向が結晶方位＜１１０＞を向いたｐチャネルＭＯＳトランジスタを、それぞれ形成する例を示したが、このほかの結晶方位を採用してもよい。
【００６２】
図２２に、電子および正孔の移動度μＦＥと結晶方位（結晶面（０１１）からの角度）との関係を示す。作成したいトランジスタの特性に合わせて、所望のチャネル結晶方位を採用すればよい。
【００６３】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る半導体装置の製造方法の変形例であって、２枚のバルクウェハを貼り合わせて、バルク基板表面内に複数の異なる結晶方位を混在させた後に、埋め込み絶縁層を形成してＳＯＩ基板を得るものである。
【００６４】
図２３〜図３４は、本実施の形態に係る半導体装置の製造方法の各工程を示す断面図である。そして、図３５は、本実施の形態に係る半導体装置を示す断面図である。本実施の形態に係る半導体装置の製造においても、いわゆるSMART CUT法を貼り合わせ基板形成法の例として採用する。
【００６５】
図２３に示すように、まず、（１１０）シリコンウェハ等の半導体ウェハ３２０を用意し、表面から水素イオン注入ＩＰ１を行って所定の深さＤＰ１（例えば１００〜２０００ｎｍ）の位置に結晶欠陥層ＤＦを形成する。なお、表面から結晶欠陥層ＤＦまでの間の半導体層３２は、後述の工程を経てＳＯＩ層となる。
【００６６】
次に、図２４に示すように、（１００）シリコンウェハ等の半導体ウェハ１１の表面に、半導体ウェハ３２０の表面を貼り合わせる。なおこのとき、半導体ウェハ１１の貼り合わせ表面と半導体ウェハ３２０の貼り合わせ表面とにおいて、同じ結晶方位＜１１０＞同士が所定の角度（例えば４５°）だけずれた状態となるよう、半導体ウェハ１１と半導体ウェハ３２０とを貼り合わせておく。このようにすれば、図２４に示すように、ＳＯＩ層となる半導体層３２における、あるウェハ断面に垂直な方向の結晶方位を＜１１０＞とし、支持基板となる半導体ウェハ１１の同じ方向の結晶方位を＜１００＞として、両部分における結晶方位を互いに異ならせることができる。
【００６７】
なお、実施の形態１の場合と異なり、半導体ウェハ１１には絶縁層を形成しないので、半導体ウェハ１１，３２０ともにバルクウェハである。
【００６８】
次に、熱処理を行って結晶欠陥層ＤＦを脆弱化させ、図２５に示すように結晶欠陥層ＤＦにおいて半導体ウェハ３２０を分割する。このとき、半導体ウェハ３２０のうち接着強度の弱い周縁部も除去される。なお、図２５においては分割面を記号ＤＴで示している。
【００６９】
そして、図２６の状態で熱処理を追加して半導体ウェハ３２０と半導体ウェハ１１との貼り合わせ強度を上昇させ、半導体層３２の表面を軽研磨して残存する結晶欠陥層の除去を行う。そうすれば、半導体ウェハ１１を支持基板とし、半導体層３２が支持基板と異なる結晶方位となったバルク基板が得られる。なお、以降は、半導体ウェハ１１を支持基板１１と称する。
【００７０】
ここでは、半導体層３２が支持基板１１と異なる結晶方位となったバルク基板形成法の例としてSMART CUT法を採用したが、このほかにも例えば、貼り合わせた半導体ウェハをＣＭＰ法により薄膜化してもよい。
【００７１】
次に、図２７に示すように、バルク基板上に絶縁膜４を形成する。絶縁膜４には、熱酸化膜やＴＥＯＳ酸化膜等を用いればよい。なお、絶縁膜４の膜厚の例は、５〜４０ｎｍ程度である。その後、絶縁膜４上にエピタキシャル成長部形成用のマスク層２１を形成する。マスク層２１の膜厚の例は、５０〜３００ｎｍ程度である。このマスク層２１には、例えばシリコン窒化膜を用いればよい。シリコン窒化膜は、ＬＰＣＶＤ法やプラズマＣＶＤ法等で形成できる。
【００７２】
そして、マスク層２１に対しフォトリソグラフィー技術およびエッチング技術を用いてエピタキシャル成長部用のパターン２２ａのパターニングを行う。具体的には、フォトレジストをマスク層２１上に形成して、フォトレジストをパターニングする。その後、フォトレジストをマスクとして、ＲＩＥ装置やＥＣＲ装置を用いてマスク層２１にエッチングを行う。そして、アッシング装置および硫酸と過酸化水素水との混合液を用いてフォトレジストを除去する。
【００７３】
なお、図２７においては、ｎチャネルＭＯＳトランジスタを形成する領域をＴＲ１、ｐチャネルＭＯＳトランジスタを形成する領域をＴＲ２，ＴＲ３としてそれぞれ表示している。
【００７４】
次に、ＲＩＥ装置やＥＣＲ装置を用いて、絶縁膜４および半導体層３２にエッチングを行って、エピタキシャル成長部用のトレンチ２２ｃを形成する（図２８）。すなわち、フォトリソグラフィ技術及びエッチング技術により、半導体層３２の一部を除去し、支持基板１１を露出させる。
【００７５】
続いて、エピタキシャル成長技術により、トレンチ２２ｃ内の支持基板１の露出部にシリコン層等の半導体層３１を形成する。そして、絶縁膜４をエッチバック等により除去する（図２９）。このエピタキシャル成長により形成する半導体層３２の表面側部分は、後述の工程を経てＳＯＩ層となる。
【００７６】
半導体層３１の表面の結晶面は、半導体ウェハ１１の表面の結晶面と同一の結晶面（１００）であり、半導体ウェハ３２０であった半導体層３２の表面の結晶面（１１０）とは異なる。すなわち、半導体層３２内のあるウェハ断面に垂直な方向の結晶方位を＜１１０＞とし、半導体層３１の同じ方向の結晶方位を＜１００＞として、両部分における結晶方位を互いに異ならせることができる。
【００７７】
その後、シリコン酸化膜等の絶縁膜４を新たに形成し、マスク層２４を形成して、マスク層２４に完全分離絶縁膜形成用のパターン２５ａを形成する（図３０）。このマスク層２４には、例えばフォトレジストを用いればよい。
【００７８】
次に、ＲＩＥ装置やＥＣＲ装置を用いて、半導体層３１にエッチングを行って、完全分離絶縁膜形成用のトレンチ２５ｂを形成する（図３１）。そして、熱酸化法等によりシリコン酸化膜たる内壁絶縁膜５０ａを形成した後、シリコン酸化膜等の分離膜材料５０をトレンチ２５ｂを充分に埋め込むように形成する（図３２）。
【００７９】
その後、分離膜材料５０にエッチバックを施して、図３３に示すようにトレンチ２５ｂ内に完全分離絶縁膜５ａを形成する。
【００８０】
続いて、ＳＩＭＯＸ技術により、ＳＯＩ基板への酸素イオンのイオン注入ＩＰ２を行う（図３４）。注入に際しては、例えば１．０×１０17［ｃｍ-2］程度の注入量に設定すればよい。そして、高温アニール処理により、半導体層３１，３２内に埋め込み絶縁層２を形成する（図３５）。
【００８１】
これにより、半導体層３１，３２のうち埋め込み絶縁層２よりも表面側の部分をＳＯＩ層とする。そして、図１４の場合と同様、このＳＯＩ層にＭＯＳトランジスタ等の素子を形成する。その他の点については、実施の形態１に係る半導体装置の製造方法と同様のため、説明を省略する。
【００８２】
本実施の形態によれば、半導体ウェハ３２０の表面と半導体ウェハ１１の表面とにおいて、同じ結晶方位同士が所定の角度だけずれた状態となるよう、半導体ウェハ３２０を半導体ウェハ１１に貼り合わせる。また、ＳＩＭＯＸ技術により半導体層３１，３２内にそれぞれ、埋め込み絶縁層２を形成して、半導体層３１，３２のうち埋め込み絶縁層２よりも表面側の部分をそれぞれＳＯＩ層とする。
【００８３】
よって、エピタキシャル成長により形成するＳＯＩ層３１部分の表面の結晶面は、半導体ウェハ１１の表面の結晶面と同一であり、半導体ウェハ３２０たるＳＯＩ層３２の表面の結晶面とは異なる。すなわち、ＳＯＩ層３１内の所定方向における結晶方位と、ＳＯＩ層３２内の同方向における結晶方位とを、互いに異ならせることができ、基板表面内に複数の異なる結晶方位を混在させつつ、各部に埋め込み絶縁層を有するＳＯＩ基板を製造可能である。
【００８４】
＜実施の形態３＞
本実施の形態は、実施の形態２に係る半導体装置の製造方法の変形例であって、図３３のバルク基板を、表面に絶縁層が形成された他の半導体ウェハに貼り合わせることでＳＯＩ基板を形成するようにしたものである。
【００８５】
実施の形態２と同様、図２３〜図３３の工程を行って、基板表面内に複数の異なる結晶方位を混在させたバルク基板を得る。
【００８６】
次に、このバルク基板の表面から水素イオン注入ＩＰ１を行って所定の深さＤＰ１の位置に結晶欠陥層ＤＦを形成する（図３６）。そして、図３７に示すように、表面にシリコン酸化膜等の絶縁層２が形成されたシリコンウェハ等の半導体ウェハ１１ａの表面に、図３６のバルク基板を貼り合わせる。なお、図３７では貼り合わせ面を符号ＢＤで表している。
【００８７】
次に、熱処理を行って結晶欠陥層ＤＦを脆弱化させ、図３８に示すように結晶欠陥層ＤＦにおいてバルク基板を分割する。このとき、バルク基板のうち接着強度の弱い周縁部も除去される。なお、図３８においては分割面を記号ＤＴで示している。
【００８８】
そして、図３９の状態で熱処理を追加して絶縁層２とバルク基板表面の半導体層３１，３２および完全分離絶縁膜５ａとの貼り合わせ強度を上昇させ、半導体層３１，３２の表面を軽研磨して残存する結晶欠陥層の除去を行う。そうすればＳＯＩ基板が得られる。すなわち、貼り合わせ後のバルク基板を薄膜化することにより、半導体ウェハ１１ａを支持基板とし、絶縁層２を埋め込み絶縁層とし、半導体層３１，３２をそれぞれＳＯＩ層とするＳＯＩ基板を形成することができる。
【００８９】
ここでは、ＳＯＩ基板形成法の例としてSMART CUT法を採用したが、このほかにも例えば、貼り合わせたバルク基板をＣＭＰ法により薄膜化してＳＯＩ基板を形成してもよい。
【００９０】
これにより、半導体層３１，３２をＳＯＩ層とする。そして、図１４の場合と同様、このＳＯＩ層にＭＯＳトランジスタ等の素子を形成する。その他の点については、実施の形態１に係る半導体装置の製造方法と同様のため、説明を省略する。
【００９１】
本実施の形態によれば、半導体ウェハ３２０の表面と半導体ウェハ１１の表面とにおいて、同じ結晶方位同士が所定の角度だけずれた状態となるよう、半導体ウェハ３２０を半導体ウェハ１１に貼り合わせる。また、貼り合わせにより得られたバルク基板表面の半導体層３１，３２を、表面に絶縁層２が形成された半導体ウェハ１１ａの表面に貼り合わせ、半導体層３１，３２をそれぞれＳＯＩ層とし、絶縁層２を埋め込み絶縁層とするＳＯＩ基板を形成する。
【００９２】
よって、実施の形態２の場合と同様、エピタキシャル成長により形成するＳＯＩ層３１部分の表面の結晶面は、半導体ウェハ１１の表面の結晶面と同一であり、半導体ウェハ３２０たるＳＯＩ層３２の表面の結晶面とは異なる。すなわち、ＳＯＩ層３１内の所定方向における結晶方位と、ＳＯＩ層３２内の同方向における結晶方位とを、互いに異ならせることができ、基板表面内に複数の異なる結晶方位を混在させつつ、各部に埋め込み絶縁層を有するＳＯＩ基板を製造可能である。
【図面の簡単な説明】
【００９３】
【図１】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図９】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図１４】実施の形態１に係る半導体装置を示す断面図である。
【図１５】ＭＯＳトランジスタのドレイン−ソース間電流およびドレイン−ソース間電圧の特性を示す図である。
【図１６】実施の形態１に係る他の半導体装置を示す断面図である。
【図１７】実施の形態１に係る他の半導体装置の製造方法の一工程を示す断面図である。
【図１８】実施の形態１に係る他の半導体装置を示す断面図である。
【図１９】実施の形態１に係る他の半導体装置の製造方法の一工程を示す断面図である。
【図２０】実施の形態１に係る他の半導体装置を示す上面図である。
【図２１】実施の形態１に係る他の半導体装置を示す断面図である。
【図２２】電子および正孔の移動度と結晶方位との関係を示す図である。
【図２３】実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図２４】実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図２５】実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図２６】実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図２７】実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図２８】実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図２９】実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図３０】実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図３１】実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図３２】実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図３３】実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図３４】実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図３５】実施の形態２に係る半導体装置を示す断面図である。
【図３６】実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【図３７】実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【図３８】実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【図３９】実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【符号の説明】
【００９４】
１，１１，１１ａ，３２０  半導体ウェハ、２，４１〜４３  埋め込み絶縁層、３，３１  ＳＯＩ層、５ａ  完全分離絶縁膜。
【図１】
2006040911.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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