(57)【要約】【課題】低コストのSi基板を用い、搭載したMOSFETのソース／ドレインの接合容量およびソース／ドレインからのリーク電流を低減させ、キャリア移動度の向上、高駆動力化を安価に実現する。【解決手段】Si基板10上に形成されたMOSFETにおいて、チャネル部分を除いたソース／ドレイン領域の底面部およびチャネル領域の下方領域の側面部に埋め込み絶縁膜17を形成し、チャネル領域はSi基板に連なっている状態とする。【選択図】    図１
2006165480.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層部に選択的に形成された素子分離領域と、
前記素子分離領域により分離された素子領域の表層部に選択的に形成された不純物領域からなるMOSFETのソース／ドレイン領域と、
前記ソース／ドレイン領域の底面部に形成された埋め込み絶縁膜とを具備し、
前記MOSFETのチャネル領域は前記半導体基板に連なっていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の表層部に選択的に形成された素子分離領域と、
前記素子分離領域により分離された素子領域の表層部に選択的に形成された不純物領域からなるMOSFETのソース／ドレイン領域と、
前記ソース／ドレイン領域の底面部および前記ソース／ドレイン領域の側面部であって前記MOSFETのチャネル領域の下方領域に形成された埋め込み絶縁膜とを具備し、
前記チャネル領域は前記半導体基板に連なっていることを特徴とする半導体装置。
【請求項３】
前記半導体基板はシリコンであり、nMOSFETが形成されたnMOS素子領域とpMOSFETが形成されたpMOS素子領域とが前記素子分離領域により分離されており、前記埋め込み絶縁膜は、前記nMOS素子領域においては前記nMOSFETのチャネル領域に引っ張り応力を作用させる膜質を有することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記埋め込み絶縁膜は、窒化シリコン膜であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記pMOSFETのソース／ドレイン領域の底面部もしくは前記ソース／ドレイン領域の側面部に形成された埋め込み絶縁膜は、前記nMOSFETのチャネル領域に作用させる引っ張り応力よりも引っ張り応力が小さい膜質を有する、または、前記pMOSFETのチャネル領域に圧縮応力を作用させる膜質を有することを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にMOS トランジスタの構造に関するもので、例えば低消費電力素子、高性能素子を要求される半導体装置に使用されるものである。
【背景技術】
【０００２】
低消費電力素子、高性能素子が要求される分野にシリコン(Si)系の半導体装置を用いる場合、シリコン・オン・インシュレータ(SOI）構造を用いている。このSOI 構造を用いた絶縁ゲート型電界効果トランジスタ（以下、MOSFETと記す）の一例としては、Si基板中に埋め込まれた酸化膜上のSi層上にMOSFETが形成される。このようなSOI 構造のMOSFETは、ソース／ドレインと基板との接合容量の低減、ソース／ドレインからのリーク電流の低減を実現できる。
【０００３】
しかし、上記したSOI 構造を有するMOSFETの問題点として、埋め込み酸化膜の熱伝導率が低いことに起因する自己発熱効果や、埋め込み酸化膜の存在によりSi基板が絶縁されていることに起因する基板浮遊効果が挙げられる。一方、近年、MOSFETの高駆動力を実現するために、MOSFETのキャリア移動度の向上が必要とされている。
【０００４】
なお、MOSFETが形成される半導体装置において、素子分離領域のトレンチ内に埋設されたシリコン酸化物と内壁のシリコン酸化膜との間にシリコン窒化膜を介在させて引張応力を導入したり、埋設されたシリコン酸化物による圧縮応力をシリコン窒化膜の有する引張応力で相殺する点が特許文献１及び２に開示されている。
【特許文献１】特開２００３−１７９１５７号公報
【特許文献２】特開２００３−２７３２０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、自己発熱効果および基板浮遊効果を回避し、ソース／ドレイン領域の接合容量を低減し、ソース／ドレイン領域からのリーク電流を低減し得るMOSFETを搭載した半導体装置を提供することを目的とする。
【０００６】
また、本発明の目的は、低コストのSi基板を用いる構成でありながらキャリア移動度の向上、高駆動力化を安価に実現し得るMOSFETを搭載した半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の第１の態様は、半導体基板と、前記半導体基板の表層部に選択的に形成された素子分離領域と、前記素子分離領域により分離された素子領域の表層部に選択的に形成された不純物領域からなるMOSFETのソース／ドレイン領域と、前記ソース／ドレイン領域の底面部に形成された埋め込み絶縁膜とを具備し、前記MOSFETのチャネル領域は前記半導体基板に連なっていることを特徴とする。
【０００８】
また、本発明の半導体装置の第２の態様は、半導体基板と、前記半導体基板の表層部に選択的に形成された素子分離領域と、前記素子分離領域により分離された素子領域の表層部に選択的に形成された不純物領域からなるMOSFETのソース／ドレイン領域と、前記ソース／ドレイン領域の底面部および前記ソース／ドレイン領域の側面部であって前記MOSFETのチャネル領域の下方領域に形成された埋め込み絶縁膜とを具備し、前記チャネル領域は前記半導体基板に連なっていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、自己発熱効果および基板浮遊効果を回避し、ソース／ドレイン領域の接合容量を低減し、ソース／ドレイン領域からのリーク電流を低減し得るMOSFETを搭載した半導体装置を提供することができる。また、低コストのSi基板を用いる構成でありながらキャリア移動度の向上、高駆動力化を安価に実現し得るMOSFETを搭載した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１１】
＜第１の実施形態＞
図１は、本発明の半導体装置の第１の実施形態におけるCMOSFETの断面構造を概略的に示す。この半導体装置は、半導体基板10の表層部に選択的に、シャロー・トレンチ構造の素子分離(Shallow Trench Isolation ;STI)領域11が形成されており、nMOSFETが形成されるnMOS素子領域とpMOSFETが形成されるpMOS素子領域とはSTI領域11により分離されている。nMOS素子領域およびpMOS素子領域においては、Si基板10の表層部に選択的に形成されたソース／ドレイン領域（S/D領域）27の底面部および前記S/D領域27の側面部であってチャネル領域の下方領域に埋め込まれた絶縁膜（埋め込み絶縁膜）17を有し、チャネル領域はSi基板10に連なっている（チャネル部とSi基板10が絶縁されていない）。
【００１２】
なお、図１において、13aはMOSFETのゲート（ポリシリコンゲート）、21はS/D領域27のエクステンション領域、26はゲート側壁に設けられた側壁絶縁膜である。
【００１３】
上記した第１の実施態様の構造によれば、Si基板10に形成されたMOSFETのS/D領域27の底面部およびS/D領域27の側面部であってチャネル領域の下方領域に所定の埋め込み絶縁膜17を形成しているので、MOSFETのチャネル領域はSi基板10に連なっている。このように、チャネル領域はSi基板10から絶縁されていないので、自己発熱効果や基板浮遊効果を回避することができる。また、S/D領域27の底面部は埋め込み絶縁膜17に接しているので、S/D領域27の接合容量やリーク電流を低減することができる。しかも、バルク基板として低コストのSi基板10を用いているので、安価に実現することができる。
【００１４】
さらに、埋め込み絶縁膜17によりMOSFETのチャネル領域に所定の応力を作用させることにより、キャリア移動度を制御することができる。ここで、半導体基板がシリコン(Si)基板である場合には、nMOS素子領域の埋め込み絶縁膜17として例えば熱CVD(Chemical Vapor Deposition)法によって形成された窒化シリコン膜（Si3N4膜）を用いることにより、nMOSFETのチャネル領域に引っ張り応力を作用させることができる。これに対して、pMOS素子領域の埋め込み絶縁膜17は、pMOSFETのチャネル領域に対する引っ張り応力を弱めるように処理が施されたもの、あるいはpMOSFETのチャネル領域に圧縮応力を作用させる膜質を有するものが望ましい。
【００１５】
次に、第１の実施形態の製造方法について、２例を説明する。なお、CMOSFETの製造プロセスは以下の実施形態に限定されるものではなく、また、ゲート先作りプロセス、ゲート後作りプロセスのどちらを用いてもよい。
【００１６】
＜第１の実施形態の製造方法１＞
図２乃至図１０は、図１のCMOSFETを製造する際、MOSFETのゲート13aを形成した後にS/D領域の底面部に埋め込み絶縁膜17を形成するゲート先作りプロセスのフローにしたがう断面構造を概略的に示す。なお、図２乃至図３は、nMOS素子領域およびpMOS素子領域を示しており、図４乃至図１０は、図示の簡単化のため、一方の素子領域（nMOS素子領域あるいはpMOS素子領域）を取り出して拡大して示している。
【００１７】
まず、図２に示すように、Si基板10の表層部に、通常の工程により、選択的に浅い溝（トレンチ）を形成し、その内部に絶縁膜、例えばシリコン酸化物を充填したSTI領域11を形成する。次に、Si基板10上に酸化膜を例えば1ｎｍ成長させた後、プラズマ窒化を行うことによって実効酸化膜厚(effective oxide thickness)が例えば1.3ｎｍ程度の酸化膜12を形成し、その上にゲート形成用のポリシリコン(poly-Si)膜13を形成する。このゲート形成用のポリシリコン膜13の膜厚は、製造技術の回路線幅の世代にも依存するが、例えば150ｎｍ程度である。なお、上記したようなゲート加工前の状態に対して、nMOS素子領域のポリシリコン膜13には、リン(P)イオンのプリドーピング(pre-doping)を加速電圧5keV、ドーズ量5 ×1015にて行い、pMOS素子領域のポリシリコン膜13にはプリドーピングを行わないようにしてもよい。
【００１８】
次に、図３に示すように、例えば反射防止コーティング(Anti reflective Coating ;ARC)膜16、アモルファス・シリコン(a-Si)膜15、Si3N4膜14のパターンをマスクとしてポリシリコン膜13を反応性イオンエッチング(RIE)法により加工することによってゲート13aを形成する。この際、まず、ポリシリコン膜13上にハードマスク(hard-mask)としてSi3N4膜14を蒸着し、前処理として塩酸オゾン混合溶液(hydro Chloric acid-Ozone-Mixture)を用いたCOM処理を行った後、急熱酸化(Rapid Thermal Oxidation ;RTO)処理を行う。その後、a-Si膜15を蒸着し、その上にARC膜16を蒸着する。そして、RIEにより、ARC膜16、a-Si膜15のエッチングを行う。この後、等方性エッチングによりa-Si膜15のスリミングを行う。ここで、本構造は、MOSFETのゲート長として40ｎｍを想定しており、上記スリミングによりマスクの値で0.11μｍに対応するゲート長は40ｎｍほどになる。この後、Si3N4膜14のRIEを行い、ポリシリコン膜13をRIEにより加工することによってゲート13aを形成する。その後、MOSFETの活性化領域(Active Area ;AA)となる部分以外にレジストパターン（図示せず）を形成した後、酸化膜12、Si基板10のS/D領域に対応する部分をRIEによりエッチングする。この時、Si基板10のエッチング量は、MOSFETのS/D領域の接合深さや、後述する埋め込みSi3N4膜17の膜厚などにより決められるものであり、例えば150ｎｍ程度である。
【００１９】
次に、図４に示すように、埋め込み絶縁膜としてSi3N4膜（埋め込みSi3N4膜）17を50ｎｍ程度蒸着させる。この時、埋め込みSi3N4膜17は、Si基板10がエッチングされた部分の内面だけでなく、STI領域11の側面にも付着する。次に、図５に示すように、ゲート（ポリシリコン膜）13aとチャネル領域からSiをエピタキシャル成長させる。この場合、チャネル領域部の単結晶Siから成長するSi層10bとゲート（ポリシリコン膜）13aの多結晶Siから成長するSi層13bとは面方位が異なり、前記したSi基板10がエッチングされた部分はチャネル領域部から成長するSi層10bで埋められる。
【００２０】
この後、図６に示すように、ゲート13a上のARC膜16およびa-Si膜15をエッチングし、Si3N4膜14は残す。そして、化学的機械研磨(CMP)によりSi層13bをSi3N4膜14の高さまで削る。この後、Si3N4膜14をマスクとするRIEにより、図７に示すように、Si層13bを除去するとともにSi層10bを元のSi基板10の高さになるまで除去し、さらに、Si3N4膜14をホット燐酸で除去する。ここで、ゲート13a表面の後酸化(Post oxide)処理として、RTOにより2ｎｍの酸化膜（図示せず）を形成する。
【００２１】
この後、従来と同様の工程により、例えばライトリー・ドープト・ドレイン(LDD)構造を有するMOSFETを完成させる。まず、図７に示すように、ゲート側面にオフセット・スペーサー(offset spacer)20を形成するためにTEOS膜を例えば9.5ｎｍ程度堆積した後、RIEによりTEOS膜を除去することにより、ゲート13aの側面にTEOS膜からなるオフセット・スペーサー20を残す。これにより、活性化領域はベア・シリコン(bare-Si)になっている状態になる。次に、S/D領域の形成工程に入る。まず、pMOS素子領域をレジスト（図示せず）でマスクし、nMOS素子領域には、砒素(As)イオンあるいはリン(P)イオンの注入を例えば0.5〜2keV、8e14〜2e15にて行うことにより、図８に示すように、低不純物濃度の浅いエクステンション(extension)領域21を形成する。この後、急速加熱（Rapid Thermal Anneal ;RTA）処理を行い、注入イオンを活性化させる。
【００２２】
次に、nMOS素子領域をレジスト（図示せず）でマスクし、pMOS素子領域には、BF2イオンあるいはボロン(B)イオンの注入を例えば1〜2keV、1e15〜2e15にて行うことにより、低不純物濃度の浅いエクステンション(extension)領域21を形成する。この後、RTA処理を行い、注入イオンを活性化させる。
【００２３】
なお、上記S/D領域を形成する際、エクステンション領域21の厚さを所定の厚さ以上確保するために、前記したS/D領域へのイオン注入の前段階でエピタキシャル成長を行ってS/D領域の基板表面を持ち上げた構造（エレベータ構造、raised S/D領域）を実現するようにしてもよい。
【００２４】
次に、図１０に示すように、高不純物濃度の深いS/D(deep S/D)領域27を形成するために用いる例えば三層構造の側壁絶縁膜26を形成する。まず、図９に示すように、TEOS膜23を堆積した後、Si3N4膜24を堆積し、その上に、BSG膜25を堆積する。次に、RIEにより前記BSG膜25、Si3N4膜24、TEOS膜23を除去することにより、図１０に示すように、ゲート13aの側面に側壁絶縁膜26が形成される。そして、pMOS素子領域をレジスト（図示せず）でマスクし、nMOS素子領域のS/D領域に、PイオンあるいはAsイオンの注入を例えば5〜20keV、2e15〜5e15にて行う。次に、nMOS素子領域をレジスト（図示せず）でマスクし、pMOS素子領域のS/D領域に、Bイオンの注入を例えば1〜5keV、3e15〜8e15にて行うことにより、deep S/D領域27を形成する。その後、例えば1000℃〜1100℃でスパイク(spike)RTA処理を行い、注入イオンを活性化させる。
【００２５】
＜第１の実施形態の製造方法２＞
図１１乃至図１７は、第１の実施形態に係るCMOSFETを製造する際、MOSFETのS/D領域の底面部に埋め込み絶縁膜を形成した後にゲートを形成するゲート後作りプロセスのフローの一部にしたがって断面構造を概略的に示す。なお、図１１および図１４は、nMOS素子領域およびpMOS素子領域を示しており、図１２、図１３、図１５乃至図１７は、図示の簡単化のため、一方の素子領域（nMOS素子領域あるいはpMOS素子領域）を取り出して拡大して示している。
【００２６】
第１の実施形態の製造方法２は、前述した第１の実施形態の製造方法１と比べて、図２乃至図６に示した工程が異なり、図７乃至図１０に示した工程は同じであるので同一部分には同一符号を付して説明する。
【００２７】
まず、図１１に示すようにSi基板10の上面に自然酸化膜31が付いている状態において、Si基板10の表層部に、通常の工程により、選択的に浅い溝（トレンチ）を形成し、その内部に絶縁膜（例えばシリコン酸化物）を充填したSTI領域11を形成する。
【００２８】
次に、図１２に示すように、Si3N4膜32を堆積した後、ゲート下のチャネル領域（例えば150ｎｍの長さ）に対応するようにレジストマスク（図示せず）を形成し、RIEによりSi3N4膜32を選択的にエッチングする。
【００２９】
次に、図１３に示すように、RIEによりSi基板10のS/D領域に対応する部分をエッチングする。この時、Si基板10のエッチング量は、MOSFETのS/D領域の接合深さや、後述する埋め込みSi3N4膜17の膜厚などにより決められるものであり、例えば150ｎｍ程度である。この後、埋め込み絶縁膜としてSi3N4膜（埋め込みSi3N4膜）を例えば高温での熱CVD法により50ｎｍ程度蒸着させる。この時、埋め込みSi3N4膜は、Si基板10がエッチングされた部分の内面だけでなく、STI領域11の側面にも付着する。
【００３０】
次に、nMOS素子領域をレジスト（図示せず）でマスクし、図１４に示すように、pMOS素子領域のS/D領域に、ゲルマニウム(Ge)イオンの注入を例えば1〜5keV、3e14〜8e14にて行い、その後、RTA処理を行い、注入イオンを活性化させることにより、引っ張り応力を緩和させることができる。
【００３１】
次に、図１５に示すように、エピタキシャル成長によりチャネル部分よりSi層10bを形成させた後、CMPによりSi層10bをSi3N4膜32の高さになるように研磨する。
【００３２】
次に、図１６に示すように、RIEによりSi層10bを元のSi基板10の高さになるまでエッチングし、ホット燐酸によりSi3N4膜32をエッチング除去する。そして、Si基板10上に酸化膜を例えば1ｎｍ成長させた後、プラズマ窒化を行うことによって実効酸化膜厚が例えば1.3ｎｍ程度の酸化膜12を形成する。この後、上面全面に膜厚が例えば150ｎｍ程度のポリシリコン膜13を蒸着する。
【００３３】
このようなゲート加工前の状態に対して、nMOS素子領域のポリシリコン膜13にはPイオンのプリドーピングを例えば5keV、3e15〜5e15にて行い、pMOS素子領域のポリシリコン膜13にはプリドーピングを行わない。
【００３４】
この後、図３を参照して前述した工程と同様に、ポリシリコン膜13上にハードマスクとしてSi3N4膜（図示せず）を例えば50ｎｍ程度蒸着し、前処理としてCOM処理を行い、RTO処理を行う。その後、a-Si膜（図示せず）を蒸着し、その上にARC膜（図示せず）を蒸着する。そして、RIE 法により、前記ARC膜、a-Si膜のエッチングを行う。この後、等方性エッチングにより前記a-Si膜のスリミングを行う。ここで、本構造は、MOSFETのゲート長として40ｎｍを想定しており、上記スリミングによりマスクの値で0.11μｍに対応するゲート長は40ｎｍほどになる。次に、RIEにより、前記Si3N4膜（図示せず）、ポリシリコン膜13を加工することによって、図１７に示すように、ゲート13aを形成する。その後、ゲート13a上の前記ARC膜、a-Si膜およびa-Si膜15をエッチングし、さらに、前記Si3N4膜（図示せず）をホット燐酸で除去する。ここで、ゲート13a表面の後酸化処理として、RTOにより2ｎｍの酸化膜（図示せず）を形成する。
【００３５】
この後は、前述した第１の実施形態の製造方法１における図７に示した工程以降と同様にLDD構造を有するMOSFETの構造を完成させる。即ち、まず、オフセット・スペーサー形成用のTEOS膜を例えば1ｎｍ〜15ｎｍ程度堆積した後、RIEによりTEOS膜を除去することにより、図７に示すように、ゲート13aの側面にTEOS膜からなるオフセット・スペーサー20を残す。これにより、活性化領域はベア・シリコン(bare-Si)になっている状態になる。
【００３６】
次に、S/D領域の形成工程に入る。まず、pMOS素子領域をレジスト（図示せず）でマスクし、nMOS素子領域には、砒素(As)イオンあるいはリン(P)イオンの注入を例えば0.5〜2keV、8e14〜2e15にて行うことにより、図８に示すように、低不純物濃度の浅いエクステンション(extension)領域21を形成する。この後、例えば800℃〜1000℃、3〜10秒で急速加熱（RTA）処理を行い、注入イオンを活性化させる。
【００３７】
次に、nMOS素子領域をレジスト（図示せず）でマスクし、pMOS素子領域には、BF2イオンあるいはボロン(B)イオンの注入を例えば1〜2keV、1e15〜2e15にて行うことにより、低不純物濃度の浅いエクステンション(extension)領域21を形成する。この後、RTA処理を行い、注入イオンを活性化させる。
【００３８】
なお、上記S/D領域を形成する際、エクステンション領域21の厚さを所定の厚さ以上確保するために、前記したS/D領域へのイオン注入の前段階でエピタキシャル成長を行ってS/D領域の基板表面を持ち上げた構造を実現してもよい。
【００３９】
次に、高不純物濃度の深いS/D領域27を形成するために用いる例えば三層構造の側壁絶縁膜26を形成する。まず、図９に示すように、TEOS膜23を例えば10ｎｍ程度堆積した後、Si3N4膜24を例えば20ｎｍ程度堆積し、その上に、BSG膜25を例えば34ｎｍ程度堆積する。次に、RIEにより前記BSG膜25、Si3N4膜24、TEOS膜23を除去することにより、図１０に示すように、ゲート13aの側面に例えば64ｎｍ程度の側壁絶縁膜26が形成される。そして、pMOS素子領域をレジスト（図示せず）でマスクし、nMOS素子領域のS/D領域に、PイオンあるいはAsイオンの注入を例えば5〜20keV 、2e15〜5e15にて行う。次に、nMOS素子領域をレジスト（図示せず）でマスクし、pMOS素子領域のS/D領域に、Bイオンの注入を例えば1〜5keV、3e15〜8e15にて行うことにより、deep S/D領域27を形成する。その後、例えば1000℃〜1100℃でスパイク(spike)RTA処理を行い、注入イオンを活性化させる。
【００４０】
上記したような製造方法１あるいは製造方法２により製造されたCMOSFETの構造は、S/D領域の底面部およびS/D領域の側面部であってチャネル領域の下方領域が埋め込みSi3N4膜17に接しているので、S/D領域の接合容量やリーク電流を低減することができる。特にLDD構造のMOSFETの場合には、S/D領域の側面部であってチャネル領域の下方領域に存在するSi3N4膜17によって、深いS/D領域からチャネル領域の下方領域へのリーク電流を抑制できる。また、チャネル領域はSi基板10に連なっている。つまりSi基板10は絶縁されていないので、自己発熱効果や基板浮遊効果を回避することができる。しかも、一般に高価なSOI基板を用いずに、バルク(bulk)基板として低コストのSi基板10を用いて安価に実現することができる。
【００４１】
さらに、Si基板10上のnMOS素子領域においては、S/D領域の底面部およびS/D領域の側面部であってチャネル領域の下方領域に形成された埋め込みSi3N4膜17によりnMOSFETのチャネル領域に引っ張り応力を作用させるストレスをかけるので、キャリア移動度を制御することができる。この場合、埋め込みSi3N4膜17の膜厚を調整することにより、前記した応力を調整することができる。つまり膜厚を調整する厚くするほど応力を強めることができる。また、埋め込み膜17の上端面はSi基板表面から後退する距離を調整することにより、nMOS素子領域のチャネル領域およびpMOS素子領域のチャネル領域に作用する応力を調整することができる。
【００４２】
＜第２の実施形態＞
前記した第１の実施形態では、熱CVDにより形成されたシリコン窒化膜を想定して説明した。即ち、熱CVDにより形成された埋め込み用のシリコン窒化膜は、前記したように引っ張り応力を有する。この引っ張り応力がチャネル領域に作用することによってキャリア移動度が低下してしまうpMOSFETには、所定のイオン種を注入して引っ張り応力を緩和させていた。
【００４３】
一方で、プラズマCVDにより形成された埋め込み用のシリコン窒化膜は、圧縮応力を有することが知られている。したがって、プラズマCVDにより埋め込み用のシリコン窒化膜を形成した場合、pMOSFET領域をマスクして、nMOSFETに所定のイオン種を注入して圧縮応力を緩和させてnMOSFETのキャリア移動度の低下を抑制することができる。
【００４４】
したがって、第２の実施形態では、例えば、nMOSFETのS/D領域の底面部もしくは側面部には熱CVDによりシリコン窒化膜を形成し、pMOSFETのS/D領域の底面部もしくは側面部にはプラズマCVDによりシリコン窒化膜を形成することにより、nMOSFETのチャネル領域には引っ張り応力、pMOSFETのチャネル領域には圧縮応力を作用させることができる。
【００４５】
また、前記したようにpMOSFETのチャネル領域に引っ張り応力を作用させると、キャリア移動度を低下させ、デバイスにとってオン電流の低下など悪影響を及ぼす場合がある。そこで、pMOS素子領域においては、S/D領域の底面部およびS/D領域の側面部であってチャネル領域の下方領域に形成される埋め込み絶縁膜17として、（１）pMOSFETのチャネル領域に圧縮応力を作用させるストレスをかけることが可能な膜質を有するもの、あるいは、（２）Siに比べて線膨張係数が低く、pMOSFETのチャネル領域に作用させる引っ張り応力が弱めたものを用いることが望ましい。その一例として、図１４を参照して前述したように、pMOSFET領域の埋め込み絶縁膜17にGeイオンを注入する技術が挙げられる。
【００４６】
なお、キャリア移動度の向上を図る手段の一例として知られている歪みSi技術を用いた構造は、格子定数の大きなSi基板上にSiGe層およびSi層を順に形成し、Si層に引っ張り歪を加えることによりSiバンド構造を変調させ、キャリア移動度の向上を実現するものである。しかし、この歪みSi技術を用いた構造も、前述したSOI構造と同様に、熱伝導率が低いSiGe層による自己発熱効果、厚い傾斜型のSiGeバッファ層を厚膜成長させることによる高コスト化を招き、高いGe濃度で貫通転位が増加するなど結晶品質上の問題を有する。
【００４７】
＜第１の実施形態の変形例＞
図１８は、本発明の半導体装置の第１の実施形態の変形例におけるCMOSFETの構造を概略的に示す断面図である。
【００４８】
この変形例では、前述した第１の実施形態において、埋め込みSi3N4膜17をMOSFETのチャネル領域の下方領域の側面部には埋め込まないように、つまり、図１８に示すように、埋め込みSi3N4膜17をMOSFETのS/D領域の底面部にのみ形成するように変更したものである。なお、図１８において、図１中と同一部分には同一符号を付している。この場合でも、S/D領域の接合容量の低減、リーク電流の低減の効果が得られる。
【００４９】
上記した第１の実施態様の変形例の構造においても、半導体基板に形成されたMOSFETのS/D領域の底面部に所定の埋め込み絶縁膜が形成され、MOSFETのチャネル領域は半導体基板に連なっている。このように、半導体基板から絶縁されていないので、自己発熱効果や基板浮遊効果を回避することができる。また、S/D領域の底面部は埋め込み絶縁膜に接しているので、S/D領域の接合容量やリーク電流を低減することができる。しかも、バルク基板として低コストのSi基板を用いて安価に実現することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の半導体装置の第１の実施形態におけるCMOSFET の構造を概略的に示す断面図。
【図２】図１のCMOSFET の製造方法１における工程の一部を示す断面図。
【図３】図２の工程に続く工程を示す断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図４の工程に続く工程を示す断面図。
【図６】図５の工程に続く工程を示す断面図。
【図７】図６の工程に続く工程を示す断面図。
【図８】図７の工程に続く工程を示す断面図。
【図９】図８の工程に続く工程を示す断面図。
【図１０】図９の工程に続く工程を示す断面図。
【図１１】図１のCMOSFET の製造方法２における工程の一部を示す断面図。
【図１２】図１１の工程に続く工程を示す断面図。
【図１３】図１２の工程に続く工程を示す断面図。
【図１４】図１３の工程に続く工程を示す断面図。
【図１５】図１４の工程に続く工程を示す断面図。
【図１６】図１５の工程に続く工程を示す断面図。
【図１７】図１６の工程に続く工程を示す断面図。
【図１８】本発明の半導体装置の第１の実施形態の変形例におけるCMOSFET の構造を概略的に示す断面図。
【符号の説明】
【００５１】
10…Si基板、11…STI領域、12…酸化膜、13…ポリシリコン膜、13a …ゲート、14…Si3N4膜、15…アモルファス・シリコン膜、16…ARC膜、17…Si3N4膜、20…オフセット・スペーサー、21…エクステンション領域、23…TEOS膜、24…Si3N4膜、25…BSG膜、26…側壁絶縁膜、27…ソース／ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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