(57)【要約】【課題】  ０Ｖを中心に正負の極性でレベルが変化する入力信号が電源電圧まで制限されることなく入力することができ、無入力時に出力をほぼ０Ｖとする。【解決手段】  アナログ入力信号をなすプラス側入力信号とマイナス側入力信号との差分を積分する差動積分器と、差動積分器の出力に基づいて前記アナログ入力信号の正の期間における信号レベルに応じたパルス幅のパルス列信号を第１の出力端子から出力し、かつ前記アナログ信号の負の期間における信号レベルに応じたパルス幅のパルス列信号を第２の出力端子から出力するＰＷＭ変調器とを有する単一電源で動作するＤ級増幅器であって、過大入力電圧を制限する保護回路を有し、前記差動積分器は０Ｖを中心とした正負の極性を有するアナログ入力信号の電圧レベルが０Ｖ付近で動作可能な演算増幅器を含んで構成される。【選択図】    図１
2006262104.tif 000002
【特許請求の範囲】
【請求項１】
正負の極性で変化するアナログ入力信号をなすプラス側入力信号とマイナス側入力信号との差分を積分する差動積分器と、
前記差動積分器の出力に基づいて前記アナログ入力信号の正の期間における信号レベルに応じたパルス幅のパルス列信号を第１の出力端子から出力し、かつ前記アナログ信号の負の期間における信号レベルに応じたパルス幅のパルス列信号を第２の出力端子から出力するＰＷＭ変調器とを有する単一電源で動作するＤ級増幅器であって、
正負方向の過大入力電圧を制限する保護回路を有し、
前記差動積分器は、０Ｖを中心とした正負の極性を有するアナログ入力信号の電圧レベルが０Ｖ付近で動作可能な演算増幅器を含んで構成されていることを特徴とするＤ級増幅器。
【請求項２】
前記演算増幅器は、ＭＯＳトランジスタで構成され、入力段の差動増幅器を構成する２つのＭＯＳトランジスタをＰＭＯＳトランジスタで構成し、かつそのドレイン電位を該ＰＭＯＳトランジスタが動作可能な０Ｖ付近の電位に固定したことを特徴とする請求項１に記載のＤ級増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ級増幅器に関する。
【背景技術】
【０００２】
Ｄ級増幅器は、入力信号をパルス幅変調などして電力増幅するものであり、例えばオーディオ信号の電力増幅に用いられている。従来のＤ級増幅器としては、アナログ入力信号を積分する積分器と、積分器の出力と所定の三角波とを比較する比較器（コンパレータ）と、比較器の出力を増幅してパルス信号を出力するバッファ（パルス増幅器）とを備えるものがある。また、その従来のＤ級増幅器のバッファ出力は、積分器の入力側にフィードバックされる。そして、かかるバッファ出力は、コイル及びコンデンサなどからなるローパスフィルタを通ってスピーカなどの負荷を駆動するアナログ信号となる。
【特許文献１】特公昭５６−２７００１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
また、単一電源で動作するＤ級増幅器が提案されている。このＤ級増幅器の構成を図６に示す。同図において、Ｄ級増幅器７０は、異常電圧が入力された際に内部回路を保護する保護回路を形成するダイオードＤ１、Ｄ２、抵抗Ｒ１、Ｒ３と、差動積分器を構成する積分用コンデンサＣ１、Ｃ２、抵抗Ｒ２、Ｒ４及び差動オペアンプ５００と、ＰＷＭ変調器５０１とを有している。
【０００４】
Ｄ級増幅器７０のプラス側入力端＋ＩＮは、コンデンサＣ１０、端子１１０を介してアナログ信号を出力する信号源１００に接続されている。
また、Ｄ級増幅器７０のマイナス側入力端−ＩＮは、コンデンサＣ１１、端子１１１を介して信号源１００から出力されるアナログ信号を反転したアナログ信号を出力する信号源１０１に接続されている。抵抗Ｒ１０、Ｒ１１は入力抵抗である。
【０００５】
ＰＷＭ変調器５０１のマイナス側出力端−ＯＵＴは、インダクタンスＬ１、コンデンサＣ３からなるローパスフィルタを介してスピーカ等の負荷２００の一端に接続され、ＰＷＭ変調器５０１のプラス側出力端＋ＯＵＴは、インダクタンスＬ２、コンデンサＣ４からなるローパスフィルタを介して負荷２００の他端に接続されている。また、ＶＤＤは電源電圧、ＶＳＳは接地電位である。
【０００６】
上記構成からなるＤ級増幅器を駆動する方法としては、（１）単一電源であるので、入力信号をＶＤＤ／２を中心（基準）にした信号とし、出力信号はデューティ５０％で入力信号レベルに応じたパルス幅のパルス信号（ＰＷＭ信号）を出力する、（２）図６において、コンデンサＣ１０、Ｃ１１を付けないで、入力は０Ｖを中心に±０．３Ｖまでのレベルの信号とし、出力はデューティ５０％で入力信号レベルに応じたパルス幅のパルス信号（ＰＷＭ信号）を出力する、（３）入力信号をＶＤＤ／２を中心（基準）にした信号とし、出力信号は０Ｖからマイナス側出力端−ＯＵＴ、プラス側出力端＋ＯＵＴから片方ずつＰＷＭ信号を出力する、等がある。
【０００７】
上述した（１）と（３）の駆動方法では、図６で示したように入力側に直流分をカットするコンデンサ（Ｃ１０、Ｃ１１）が必要となるという問題が有る。
また、（２）の駆動方法では、入力信号レベルが制限されてしまうという問題が有る。
また、（１）と（２）の駆動方法では、入力信号がなくても負荷がＶＤＤ／２にバイアスされてしまうという問題が有る。
【０００８】
本発明は、このような事情に鑑みてなされたものであり、単一電源で動作し、かつ入力コンデンサを設けることなく、０Ｖを中心に正負の極性でレベルが変化する入力信号が電源電圧まで制限されることなく入力することができ、無入力時に出力をほぼ０ＶとすることができるＤ級増幅器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために請求項１に記載の発明は、正負の極性で変化するアナログ入力信号をなすプラス側入力信号とマイナス側入力信号との差分を積分する差動積分器と、前記差動積分器の出力に基づいて前記アナログ入力信号の正の期間における信号レベルに応じたパルス幅のパルス列信号を第１の出力端子から出力し、かつ前記アナログ信号の負の期間における信号レベルに応じたパルス幅のパルス列信号を第２の出力端子から出力するＰＷＭ変調器とを有する単一電源で動作するＤ級増幅器であって、正負方向の過大入力電圧を制限する保護回路を有し、前記差動積分器は、０Ｖを中心とした正負の極性を有するアナログ入力信号の電圧レベルが０Ｖ付近で動作可能な演算増幅器を含んで構成されていることを特徴とする。
【００１０】
また、請求項２に記載の発明は、請求項１に記載のＤ級増幅器において、前記演算増幅器は、ＭＯＳトランジスタで構成され、入力段の差動増幅器を構成する２つのＭＯＳトランジスタをＰＭＯＳトランジスタで構成し、かつそのドレイン電位を該ＰＭＯＳトランジスタが動作可能な０Ｖ付近の電位に固定したことを特徴とする。
【発明の効果】
【００１１】
以上説明したように、本発明によれば、正負の極性で変化するアナログ入力信号をなすプラス側入力信号とマイナス側入力信号との差分を積分する差動積分器と、前記差動積分器の出力に基づいて前記アナログ入力信号の正の期間における信号レベルに応じたパルス幅のパルス列信号を第１の出力端子から出力し、かつ前記アナログ信号の負の期間における信号レベルに応じたパルス幅のパルス列信号を第２の出力端子から出力するＰＷＭ変調器とを有する単一電源で動作するＤ級増幅器において、正負方向の過大入力電圧を制限する保護回路を設け、前記差動積分器を、０Ｖを中心とした正負の極性を有するアナログ入力信号の電圧レベルが０Ｖ付近で動作可能な演算増幅器を含んで構成するようにしたので、単一電源で動作し、かつ入力コンデンサを設けることなく、０Ｖを中心に正負の極性でレベルが変化する入力信号を電源電圧まで制限されることなく入力することができ、無入力時に出力をほぼ０ＶとすることができるＤ級増幅器を実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態を、図面を参照して詳細に説明する。本発明の実施形態に係るＤ級増幅器の構成を図１に示す。本発明の実施形態に係るＤ級増幅器が、図６に示したＤ級増幅器と構成上、異なるのは、正負方向の過大入力電圧を制限する保護回路を設け、差動積分器に、０Ｖを中心とした正負の極性を有するアナログ入力信号の電圧レベルが０Ｖ付近で動作可能な演算増幅器を用いて構成するようにした点であり、他の構成は同様である。
【００１３】
図１において、本発明の実施形態に係るＤ級増幅器１は、アノード同士が接続されたダイオードＤ３、Ｄ４の直列回路がプラス側入力端子＋ＩＮと接地電位ＶＳＳ間に接続され、かつアノード同士が接続されたダイオードＤ５、Ｄ６の直列回路がマイナス側入力端子−ＩＮと接地電位ＶＳＳ間に接続されてなる保護回路を有している。この保護回路は、正負方向の過大入力電圧をプラス側入力端子＋ＩＮでは、正電圧においてはダイオードＤ３のブレークダウン電圧と負電圧についてはダイオードＤ４のブレークダウン電圧、マイナス側入力端子−ＩＮでは、正電圧においては、ダイオードＤ５のブレークダウン電圧と負電圧についてはダイオードＤ６のブレークダウン電圧の範囲で制限する保護回路として機能する。それぞれの入力端子は正負の入力が可能である。
【００１４】
また、Ｄ級増幅器１は、異常電圧が入力された際に内部回路を保護する保護回路を形成するダイオードＤ１、Ｄ２、抵抗Ｒ１、Ｒ３と、差動積分器を構成する積分用コンデンサＣ１、Ｃ２、抵抗Ｒ２、Ｒ４及び差動オペアンプ１０と、ＰＷＭ変調器１１とを有している。この差動オペアンプ１０は、０Ｖを中心とした正負の極性を有するアナログ入力信号の電圧レベルが０Ｖ付近で動作可能な演算増幅器である。この差動オペアンプ１０の入力は、ダイオードＤ１、Ｄ２により、負電圧は各ダイオードの飽和電圧に制限されている。
この差動オペアンプ１０の具体的構成については後述する。
Ｄ級増幅器１のプラス側入力端＋ＩＮは、アナログ信号を出力する信号源１００に接続されており、Ｄ級増幅器１のマイナス側入力端−ＩＮは、信号源１００から出力されるアナログ信号を反転したアナログ信号を出力する信号源１０１に接続されている。
【００１５】
ＰＷＭ変調器１１のマイナス側出力端−ＯＵＴは、インダクタンスＬ１、コンデンサＣ３からなるローパスフィルタを介してスピーカ等の負荷４の一端に接続され、ＰＷＭ変調器１１のプラス側出力端＋ＯＵＴは、インダクタンスＬ２、コンデンサＣ４からなるローパスフィルタを介して負荷４の他端に接続されている。また、ＶＤＤは電源電圧、ＶＳＳは接地電位である。
【００１６】
次に、図１に示したＤ級増幅器１をＭＯＳトランジスタで構成した場合における保護回路の構成例を図２に示す。同図において、ダイオード接続されたＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２のドレインは共通接続されており、このダイオード接続されたＰＭＯＳトランジスタＭ１のソースは入力端子２０（プラス側入力端＋ＩＮに相当する。）に接続され、ＮＭＯＳトランジスタＭ２のソースは接地されている。図１における正負方向の過大入力電圧を制限する保護回路を構成するダイオードＤ３、Ｄ４の直列回路は、ダイオード接続されたＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２のドレインを共通接続した直列回路に相当する。
【００１７】
また、一端が入力端子２０と接続され抵抗Ｒ１の他端にドレインが接続され、ダイオード接続されたＮＭＯＳトランジスタＭ３のソースが接地されている。このＮＭＯＳトランジスタＭ３は図１のダイオードＤ１に相当する。ＭＰ１はＤ級増幅器の内部回路４０内のＰＭＯＳトランジスタである。
図２では、図１におけるプラス側入力端＋ＩＮに接続された保護回路３０についてのみ示しているが、マイナス側入力端−ＩＮに接続された保護回路についても同様である。
上記ダイオード接続されたＰＭＯＳトランジスタＭ１により正方向の過大電圧がクランプされ、またＮＭＯＳトランジスタＭ２により負方向の過大電圧がクランプされることにより、過大入力電圧がトランジスタの耐圧（ブレークダウン電圧）で制限される。
【００１８】
上記構成からなる本発明の実施形態に係るＤ級増幅器１の動作を図４、５を参照して説明する。上記構成において、Ｄ級増幅器５０のプラス側入力端＋ＩＮには、信号源１００よりアナログ信号（本実施形態ではオーディオ信号）（図４（ａ））が入力され、マイナス側入力端−ＩＮには信号源１０１より出力される、信号源１００より出力されるアナログ信号を反転した信号（図４（ｂ））が入力される。
【００１９】
ダイオードＤ３、Ｄ４からなる保護回路により過大入力電圧は制限されるが、通常の信号レベルでは、プラス側入力端＋ＩＮ、マイナス側入力端−ＩＮから入力されたアナログ信号は、抵抗Ｒ１、Ｒ３を介して差動積分器に入力される。
差動積分器では、差動オペアンプ１０において、プラス側入力端＋ＩＮより非反転入力端子に入力されたアナログ信号と、マイナス側入力端−ＩＮから反転入力端子に入力されたアナログ信号の差分が増幅され、非反転出力端子より図４（ａ）に示したアナログ入力信号と同相のアナログ信号が出力され、反転出力端子より図４（ｂ）に示したアナログ入力信号が出力される。差動オペアンプ１０の各入力端子は仮想接地点となり、ほぼ０Ｖであるので、ダイオードＤ３、Ｄ４により電圧制限されていても動作可能である。これらの出力信号は、ＰＷＭ変調器１１に入力される。
【００２０】
ＰＷＭ変調器１１では、二つの１８０度、位相の異なる各入力信号の正の区間において、プラス側出力端＋ＯＵＴ、マイナス側出力端−ＯＵＴに交互に信号レベルに応じたパルス幅のパルス信号が出力される（図４（ｃ）、（ｄ））。マイナス側出力端−ＯＵＴから出力されるパルス信号は、インダクタンスＬ１、コンデンサＣ３からなるローパスフィルタによりアナログ信号に変換され、負荷４の一端に印加される。
【００２１】
またプラス側出力端＋ＯＵＴから出力されるパルス信号は、インダクタンスＬ２、コンデンサＣ４からなるローパスフィルタによりアナログ信号に変換され、負荷４の他端に印加される。この結果、負荷４の両端には、Ｄ級増幅器１の入力信号である信号源１００からＤ級増幅器１のプラス側入力端＋ＩＮに入力される正弦波信号を増幅した出力信号が印加される。
【００２２】
一方、プラス側入力端＋ＩＮ、マイナス側入力端−ＩＮに信号が入力されていない状態（図５（ａ），（ｂ））では、ＰＷＭ変調器１１内のコンパレータで三角波と差動積分器出力との比較タイミングで、プラス側出力端＋ＯＵＴと、マイナス側入力端−ＩＮとから交互にパルス幅の狭いパルスが交互に出力される（図５（ｃ）、（ｄ））。このパルス出力は、インダクタンスＬ１、コンデンサＣ３からなるローパスフィルタ、インダクタンスＬ２、コンデンサＣ４からなるローパスフィルタにより除去され、負荷４には信号がほとんど、出力されない。
【００２３】
図１の回路図では、ＰＷＭ変調器１１の具体的構成を示していないが、ＰＷＭ変調器１１の具体的構成を含む図１のＤ級増幅器の構成を図７に示す。
図７において、本Ｄ級増幅器は、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４と、コンデンサＣ１，Ｃ２，Ｃ１００と、オペアンプ（演算増幅器）１０と、コンパレータ１１２，１１３と、インバータ１２１，１２２と、ＡＮＤ回路１３１，１３２と、電流源１４０で構成されている。ここで、コンデンサＣ１００及び電流源１４０は、三角波発生回路を構成しており、三角波をコンパレータ１１２，１１３のマイナス側入力端に出力している。コンパレータ１１２，１１３と、インバータ１２１，１２２と、ＡＮＤ回路１３１，１３２と、電流源１４０及びコンデンサＣ１００は、図１におけるＰＷＭ変調器１１を構成している。
【００２４】
抵抗Ｒ１，Ｒ３の一端は、それぞれアナログ入力信号の差動入力端となっている。そして、抵抗Ｒ１の一端がプラス側入力端（＋ＩＮ）となり、抵抗Ｒ３の一端がマイナス側入力端（−ＩＮ）となっている。オペアンプ１０とコンデンサＣ１，Ｃ２とは、差動積分器を構成している。抵抗Ｒ１，Ｒ３で差動入力されたアナログ入力信号は、その差動積分器によって積分され、コンパレータ１１２，１１３に出力される。
【００２５】
オペアンプ１０のマイナス側出力は、コンパレータ１１２（第１コンパレータ）のプラス側入力端に接続されている。オペアンプ１１のプラス側出力は、コンパレータ１１３（第２コンパレータ）のプラス側入力端に接続されている。コンパレータ１１２，１１３のマイナス側入力端は、ともにコンデンサ（容量）Ｃ１００の一端に接続されている。そのコンデンサＣ１００の一端には、電流源１４０の一端が接続されている。コンデンサＣ１００の他端はアースに接続されており、電流源１４０の他端もアースに接続されている。これらにより、コンパレータ１１２は、オペアンプ１１のマイナス側出力と三角波発生回路の出力とを比較して、その比較結果を出力する。
コンパレータ１１３は、オペアンプ１０のプラス側出力と三角波発生回路の出力とを比較して、その比較結果を出力する。
【００２６】
コンパレータ１１２の出力は、インバータ１２１の入力端及びＡＮＤ回路１３２（第２バッファ）の一方の入力端に接続されている。コンパレータ１１３の出力は、インバータ１２２の入力端及びＡＮＤ回路１３１（第１バッファ）の一方の入力端に接続されている。インバータ１２１の出力は、ＡＮＤ回路１３１の他方の入力端に接続されている。インバータ１２２の出力は、ＡＮＤ回路１３２の他方の入力端に接続されている。これらにより、ＡＮＤ回路１３１は、コンパレータ１１２の出力を反転した信号とコンパレータ１１３の出力との論理積演算を行い、その演算結果を出力する。
ＡＮＤ回路１３２は、コンパレータ１１３の出力を反転した信号とコンパレータ１１２の出力との論理積演算を行い、その演算結果を出力する。
【００２７】
ＡＮＤ回路１３１の出力は、本Ｄ級増幅器のプラス側出力＋ＯＵＴとなる。このプラス側出力＋ＯＵＴは、抵抗Ｒ４によりオペアンプのマイナス側入力にフィードバックされる。
ＡＮＤ回路１３２の出力は、本Ｄ級増幅器のマイナス側出力−ＯＵＴとなる。このマイナス側出力−ＯＵＴは、抵抗Ｒ２によりオペアンプのプラス側入力にフィードバックされる。
【００２８】
上述したように、本発明の実施形態に係るＤ級増幅器によれば、単一電源で動作し、かつ入力コンデンサを設けることなく、０Ｖを中心に正負の極性でレベルが変化する入力信号を電源電圧のレベルまで制限されることなく入力することができ、無入力時に出力をほぼ０Ｖとすることができる。
【００２９】
次に、図１における差動積分器を構成する差動オペアンプ１０の構成を図３に示す。同図において、ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、入力段の差動増幅回路を構成しており、ＰＭＯＳトランジスタＭＰ１のゲートは非反転入力端子ＩＮＰに、ＰＭＯＳトランジスタＭＰ２のゲートは反転入力端子ＩＮＮに接続されている。
ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ７は、入力段の差動増幅回路を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２の動作点を設定する回路として機能する。
【００３０】
また、ＰＭＯＳトランジスタＭＰ３、ＭＰ４は定電流源を構成し、ＰＭＯＳトランジスタＭＰ１、ＭＰ２に定電流を供給する。
ＮＭＯＳトランジスタＭＮ３、ＮＭ４、ＮＭ９は、入力段の差動増幅回路を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２のドレイン電位を決定する機能を有している。
ＮＭＯＳトランジスタＭＮ５、ＭＮ６は、出力段の増幅回路を構成しており、ＮＭＯＳトランジスタＭＮ５、ＭＮ６のドレインは、それぞれ非反転出力端子ＯＰ、反転出力端子ＯＮに接続されている。
【００３１】
また、ＰＭＯＳトランジスタＭＰ３、ＭＰ４と同様に、ＰＭＯＳトランジスタＭＰ５、ＭＰ７、ＰＭＯＳトランジスタＭＰ６、ＭＰ８、ＰＭＯＳトランジスタＭＰ９、ＭＰ１１、ＰＭＯＳトランジスタＭＰ１０、ＭＰ１２、ＰＭＯＳトランジスタＭＰ１５、ＭＰ１６、ＰＭＯＳトランジスタＭＰ１９、ＭＰ２０はそれぞれ、定電流源を構成している。
５０は、各電流源の出力電流を設定する電流設定回路であり、電流設定回路５０は、ＮＭＯＳトランジスタＭＮ１０、ＭＮ１１、ＭＮ１２、ＭＮ１７、ＭＮ１８から構成されている。ここで、ＮＭＯＳトランジスタＭＮ１２のドレインには基準電流Ｉrefが供給されるようになっている。
【００３２】
また、６０は、非反転出力端子ＯＰ、反転出力端子ＯＮから出力される差動出力のバランスをとるための増幅回路であり、ＰＭＯＳトランジスタＭＰ１３，１４，１５，１６、ＮＭＯＳトランジスタＭＮ８から構成されている。ＰＭＯＳトランジスタＭＰ１４のゲートには基準電圧Ｖrefが入力されるようになっている。
【００３３】
また、ＰＭＯＳトランジスタＭＰ１３のゲートと、非反転出力端子ＯＰ、反転出力端子ＯＮとの間に波形整形用のコンデンサＣ３、抵抗Ｒ３からなる並列回路、コンデンサＣ４、抵抗Ｒ４からなる並列回路が、それぞれ、接続されている。
ＮＭＯＳトランジスタＭＮ３のドレインと非反転出力端子ＯＰとの間にはコンデンサＣ１、抵抗Ｒ１の直列回路が、また、ＮＭＯＳトランジスタＭＮ４のドレインと反転出力端子ＯＮとの間にはコンデンサＣ１、抵抗Ｒ１の直列回路がそれぞれ、接続されている。これらの直列回路は、位相補償用のＣＲ回路である。
【００３４】
上記構成において、電流設定回路５０のＮＭＯＳトランジスタＭＮ１２のドレインに基準電流１refが流れ込むことにより、ＮＭＯＳトランジスタＭＮ１２とカレントミラー回路を構成するＮＭＯＳトランジスタＭＮ１０、１１にはこれらのトランジスタ比に応じた比率の電流が流れる。この結果、ＰＭＯＳトランジスタＭＰ１７、１８を介して各電流源の電流値が設定される。この結果、各ＭＯＳトランジスタのバイアス点が固定される。
【００３５】
ＮＭＯＳトランジスタＭＮ９によりＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲート電位が固定されると、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のドレイン電位が同レベルの電位に設定され、入力段の差動増幅回路を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２のドレイン電位も、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のドレイン電位と同レベルに設定される。ＮＭＯＳトランジスタＭＮ３、ＭＮ４のドレイン電位は、例えば、約０．２〜０．３Ｖに設定される。このドレイン電位は、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲートに入力されるアナログ電圧が０Ｖ付近、具体的には０Ｖ〜−０．１Ｖの範囲の入力電圧で動作可能なバイアス電位である。
【００３６】
したがって、非反転入力端子ＩＮＰ、反転入力端子ＩＮＮに０Ｖが入力されている状態でも、非反転出力端子ＯＰ、反転出力端子ＯＮからは、基準電圧Ｖref付近の電圧が出力される。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施形態に係るＤ級増幅器の構成を示す回路図。
【図２】図１に示した本発明の実施形態に係るＤ級増幅器における保護回路をＭＯＳトランジスタで構成した場合の構成例を示す回路図。
【図３】図１に示した本発明の実施形態に係るＤ級増幅器における差動積分器を構成する差動オペアンプの具体的構成を示す回路図。
【図４】図１に示した本発明の実施形態に係るＤ級増幅器に信号入力時の動作を示す波形図。
【図５】図１に示した本発明の実施形態に係るＤ級増幅器に信号無入力時の動作を示す波形図。
【図６】従来のＤ級増幅器の構成を示す回路図。
【図７】図１に示した本発明の実施形態に係るＤ級増幅器をＰＷＭ変調器の具体的構成を含めて示した回路図。
【符号の説明】
【００３８】
１、５０…Ｄ級増幅器、４、２００…負荷、１０、５００…差動オペアンプ、１１、５０１…ＰＷＭ変調器、３０…保護回路、４０…内部回路、１００、１０１…信号源
【図１】
2006262104.tif 000003
【図２】
2006262104.tif 000004
【図３】
2006262104.tif 000005
【図４】
2006262104.tif 000006
【図５】
2006262104.tif 000007
【図６】
2006262104.tif 000008
【図７】
2006262104.tif 000009