(57)【要約】      （修正有）【課題】出力抵抗、熱抵抗、サイズ及びゲート変化値を低減した垂直導電電子パワーデバイスを提供する。【解決手段】半導体基板１０上のエピタキシャル層４０内にゲート領域２０、ソース領域２５、ドレイン領域３０、及び第１メタライゼーション・レベルによるゲート部２１、ソース部２６、ドレイン部３１、及び第２メタライゼーション・レベルによるゲート端子／パッド、ソース端子／パッド６５、ドレイン端子／パッドを具える。このデバイスは、基板１０に対して垂直に延びドレイン領域３０の第１領域及び第２領域の両方の下に配置されたシンカーＳの格子によって形成されるシンカー構造４５を具えて、このシンカー構造は、ソース領域２５から基板１０を通ってドレイン領域３０に向かう電流用の導電チャンネルとして作用する。【選択図】図１０
2006108663.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１０）上に集積された垂直導電電子パワーデバイスであって、前記半導体基板上に配置されたエピタキシャル層（４０）内に実現したゲート領域（２０）、ソース領域（２５）、ドレイン領域（３０）、及び第１メタライゼーション・レベルによって実現したゲート・メタライゼーション（２１）、ソース・メタライゼーション（２６）、ドレイン・メタライゼーション（３１）、及び第２メタライゼーション・レベルによって実現したゲート端子またはパッド（６０）、ソース端子またはパッド（６５）、ドレイン端子またはパッド（７０）を具えた垂直導電電子パワーデバイスにおいて、
前記デバイスが、互いに平行に延びる一組のモジュール領域（１００）として構成され、各前記モジュール領域が、狭いゲート領域（２０）によって周囲を包囲された細長い矩形のソース領域（２５）を有し、前記ドレイン領域（３０）の第１領域（３０ａ）によって互いに分離され、前記第１領域（３０ａ）は互いに平行に延び、その両端が前記ドレイン領域（３０）の閉じた第２領域（３０ｂ）に接続され、前記第２領域（３０ｂ）は前記デバイスの外周端を形成し、前記デバイスがさらに、前記基板に対して垂直に延び、前記ドレイン領域（３０）の前記第１領域（３０ａ）及び前記第２領域（３０ｂ）の両方の下に配置されたシンカー（Ｓ）の格子によって形成されるシンカー構造（４５）を具え、前記シンカー構造（４５）は、前記ソース領域（２５）から来て前記基板（１０）を通って前記ドレイン領域（３０）に向かう電流用の導電チャンネルとして作用することを特徴とする垂直導電電子パワーデバイス。
【請求項２】
前記モジュール領域（１００）において、前記ドレイン領域（３０）と前記ソース領域（２５）とが前記ゲート領域（２０）によって分離されていることを特徴とする請求項１に記載のデバイス。
【請求項３】
各前記モジュール領域（１００）の周囲の境界が、前記モジュール領域の長辺上では前記ドレイン領域（３０）の２つの平行な第１領域（３０ａ）によって定められ、前記モジュール領域の短辺上では、前記デバイスの外端をなす前記ドレイン領域の第２領域（３０ｂ）の２つの部分によって定められることを特徴とする請求項１または２に記載のデバイス。
【請求項４】
各前記モジュール領域（１００）において、各前記ゲート領域（２０）の境界が、閉じたゲート輪郭（２３）によって定められることを特徴とする請求項１に記載のデバイス。
【請求項５】
前記シンカー構造（４５）が、前記エピタキシャル層（４０）の厚さより大きい深さまで延びて、少なくとも部分的に前記基板（１０）内に貫入することを特徴とする請求項１または３に記載のデバイス。
【請求項６】
各前記シンカー（S）が、有効な深さ全体にわたって、その側壁付近に濃縮材料層を有することを特徴とする請求項１に記載のデバイス。
【請求項７】
各前記モジュール（１００）において、前記第１メタライゼーション・レベルによってそれぞれ前記ゲート領域（２０）、ソース領域（２５）、及びドレイン領域（３０）上に実現したゲート・メタライゼーション（２１）、ソース・メタライゼーション（２６）、及びドレイン・メタライゼーション（３１）が、閉じた輪郭を有することを特徴とする請求項１〜６のいずれかに記載のデバイス。
【請求項８】
前記デバイスが、前記ゲート・メタライゼーション（２１）、前記ソース・メタライゼーション（２６）、及び前記ドレイン・メタライゼーション（３１）上に絶縁材料層（５０）を有し、前記絶縁材料層（５０）を通る複数のソース接触子バイア（２７）、ゲート接触子バイア（２２）、及びドレイン接触子バイア（３２）が実現され、前記ソースバイア（２７）が前記モジュール（１００）のほぼ中心部分を占め、前記ゲートバイア（２２）が前記ソースバイア（２７）の外部かつ横側に位置する部分を占め、前記ドレインバイア（３２）が部分的に前記閉じた輪郭（２３）を占めることを特徴とする請求項１〜７のいずれかに記載のデバイス。
【請求項９】
前記第２メタライゼーション・レベルによって実現した前記ソース端子（６５）、前記ゲート端子（６０）、及び前記ドレイン端子（７０ａ、７０ｂ）が同一面上に配置されていることを特徴とする請求項１〜８のいずれかに記載のデバイス。
【請求項１０】
半導体基板（１０）上にエピタキシャル層（４０）を成長させるステップと；
前記エピタキシャル層（４０）内に、ソース領域（２５）、ゲート領域（２０）、及びドレイン領域（３０）を実現するステップと
を具えた垂直導電電子パワーデバイスの実現方法において、
前記ソース領域（２５）を、周囲を狭い前記ゲート領域（２０）によって包囲された細長い矩形形状に実現して、前記ドレイン領域（３０）の第１領域（３０ａ）によって互いに分離されたモジュール領域（１００）を形成して、前記第１領域（３０ａ）が互いに平行に延び、その両端が前記ドレイン領域（３０）の閉じた第２領域（３０ｂ）に接続され、前記第２領域（３０ｂ）は前記デバイスの外周端を形成し、前記ドレイン領域（３０）の下にシンカー構造（４５）を事前に形成することを特徴とする垂直導電電子パワーデバイスの実現方法。
【請求項１１】
さらに、
絶縁材料の薄い層を前記エピタキシャル層（４０）上に堆積させて、これに続く前記絶縁体のシックニング熱処理を可能にするステップと；
フォトリソグラフィーによって、前記ドレイン領域（３０）の下に、シンカー（Ｓ）の密な格子によるシンカー構造（４５）を実現し、各前記シンカー（Ｓ）が前記エピタキシャル層（４０）の厚さより大きい深さを有して、少なくとも部分的に前記基板（１０）内に貫入するステップと
を具えていることを特徴とする請求項１０に記載のデバイス実現方法。
【請求項１２】
さらに、
前記シンカー構造（４５）の側壁上に濃縮埋込みを実行するステップと；
最終的に、アニール加熱プロセスを実行するステップと；
前記側壁上に第１スチール障壁を、例えばTi／TiN合金によって堆積させて、シリサイド化を実行するステップと；
前記シンカー構造のシンカー（S）の深さ全体にわたって、導電金属材料（４９）、例えばタングステン・プラグ（Ｗ−プラグ）を充填するステップと
を具えていることを特徴とする請求項１１に記載のデバイス実現方法。
【請求項１３】
さらに、
前記導電材料（４９）のエッチバックを実行するステップと；
好適にはＡlＳiＣuを用いたスパッタリングによって第１メタライゼーションを実現するステップと；
前記第１メタライゼーション及び前記スチール障壁層に対するフォトリソグラフィーによって、各前記モジュール（１００）内に、それぞれ前記ゲート領域（２０）、前記ソース領域（２５）、及び前記ドレイン領域（３０）に重なるゲート・メタライゼーション（２１）、ソース・メタライゼーション（２５）、及びドレイン・メタライゼーション（３１）を実現して、これらのメタライゼーションが閉じた輪郭構造を規定するステップと
を具えていることを特徴とする請求項１２に記載のデバイス実現方法。
【請求項１４】
さらに、
合金の熱処理を実行するステップと；
絶縁材料層（５０）を、前記ゲート・メタライゼーション（２１）、前記ソース・メタライゼーション（２６）、及び前記ドレイン・メタライゼーション（３１）を完全に覆う厚さに堆積させるステップと；
フォトリソグラフィーによって、前記第１メタライゼーションを開口させて、複数のソースバイア（２７）、ゲートバイア（２２）、及びドレインバイア（３２）を実現して、各前記モジュール（１００）上で前記ソース・メタライゼーション（２６）、前記ゲート・メタライゼーション（２１）、及び前記ドレイン・メタライゼーション（３１）に対応して実現された前記ソースバイア（２７）、前記ゲートバイア（２２）、及び前記ドレインバイア（３２）が前記モジュール（１００）を横断する領域を占め、前記ソースバイア（２７）が前記モジュール（１００）のほぼ中心領域を占め、前記ゲートバイア（２２）が前記ソースバイア（２７）の横側に位置する領域を占め、前記ドレインバイア（３２）が前記閉じた輪郭の両端を占めるステップと
を具えていることを特徴とする請求項１３に記載のデバイス実現方法。
【請求項１５】
さらに、
好適なぬれ性の材料を用いたスパッタリングによって、溶接化合物による第２メタライゼーションを実現するステップと；
前記第２メタライゼーションのフォトリソグラフィーを実行して、前記ソースバイア（２７）、前記ゲートバイア（２２）、及び前記ドレインバイア（３２）上に、これらに対応するそれぞれソース電極（６５）、ゲート電極（６０）、及びドレイン電極（７０ａ、７０ｂ）を規定して、これらの電極は各前記モジュール（１００）を横断するように配置されるステップと
を具えていることを特徴とする請求項１１に記載のデバイス実現方法。
【請求項１６】
さらに、平行な前記シンカー（S）間に複数の接続ダクト（９５）を実現するステップを具え、前記複数の接続ダクト（９５）は、フォトリソグラフィー中に好適なマスクによって実現することを特徴とする請求項１０に記載のデバイス実現方法。
【請求項１７】
さらに、前記ドレイン領域（３０）に対応する単一のトレンチ（９６）を実現して、前記トレンチ（９６）に高い導電率の材料（４９）を充填するステップを具えていることを特徴とする請求項１１に記載のデバイス実現方法。
【請求項１８】
前記濃縮打込みを、３０KeVにおいて１Ｅ１５Ｐ／cm2の状態で行い、この打込みは、＋７°から−７°まで変化するチルト角で実行することを特徴とする請求項１２に記載のデバイス実現方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の分野）
本発明は、垂直導電電子パワーデバイス及びその実現方法に関するものである。
本発明は特に、半導体基板上に集積した垂直導電電子パワーデバイスに関するものであり、このデバイスはゲート領域、ソース領域、及びドレイン領域を具え、この半導体基板上のエピタキシャル層内に実現され、第１メタライゼーション（金属配線）によって実現したゲート線、ソース線、及びドレイン線、並びに第２メタライゼーションによって規定したゲート端子、ソース端子、及びドレイン端子を具え、このドレイン線は前記エピタキシャル層内に実現したシンカー構造に接続されている。
本発明は、これに限られないが特に、ＭＯＳ垂直導電パワーデバイスに関するものであり、以下の説明はこの応用分野に関して行うが、これは例示の便宜上に過ぎない。
【０００２】
（従来技術）
近年よく知られているように、パワーデバイスの開発は、次の２つの異なる圧力下で大いに加速されてきた：
−  パワーデバイスを実現する単一のチップまたはダイに集積可能な機能の増加；
−  パーソナルコンピュータ、移動電話、等のような携帯装置用途の電子デバイスの小型化の止めを知らぬ進行。
【０００３】
実際に、小型化は大量生産の原動力であり続け、現在は、約50%の電子システムが「小型」を名乗ることができ、この比率は翌年には確実かつ大幅に増加する
【０００４】
小型化の要求は明らかに、これらの電子デバイスのサイズ（大きさ）及び重量を直撃する。
【０００５】
特に、チップまたはダイのサイズとフットプリント（実装パッド）との最高比率は、’90年代初期の約0.3から20世紀の終わりには約0.8に移行している。
【０００６】
他方では、マイクロプロセッサ技術の絶え間ない進展も、パワーデバイスの動作機能の増加をもたらし、従ってその速度及び応用分野を増加させる。
【０００７】
明らかに、高い動作周波数の電子パワーデバイスの電力を維持するかさらに増加させるためには、デバイスに供給する電流を増加させる必要があり、従って、これらのデバイスを実装したプリント回路ボード上に分布する電力の密度を増加させる必要がある。結果として、要求される周波数における電子パワーデバイスの効率を改善するために、静的及び動的な電力損失を共に大幅に減少させた電子パワーデバイスを提供する必要がある。
【０００８】
この関係で、電子システム全体に損失を加え得るプリント回路ボードの寄生成分も低減あるいは除去することが非常に重要である。
【０００９】
垂直導電パワーデバイスの特定の場合には、デバイスの出力抵抗並びに寄生容量及び熱抵抗を低減することによって、より良好な性能を得ることができる。
【００１０】
実際に、周知のように、垂直導電電子パワーデバイスの効率を評価するためのＱ−ファクタ（Ｑ値）（ＦＦＯＭ）は、出力抵抗（Ｒon）とデバイスのフットプリントとの積である。さらに、高周波用途には、デバイスをオン状態またはオフ状態にするために導電端子に供給される電荷値（ゲート電荷）によって表わされる動特性が重要である。
【００１１】
上記３つの要素（Ｒon、フットプリント、ゲート電荷）の積の値が最小であれば、デバイスの効率がより大きくなる。
【００１２】
垂直導電電子パワーデバイスは通常、表面実装法によってプリント回路ボード上に実装され、従って、これらのデバイスのすべての導電端子が同一平面上にあることが好ましいことも知られている。
【００１３】
この見地から、上述した３つのＱ−ファクタ、特に出力抵抗を何ら劣化させることなしに、すべての導電端子を同一表面上に引き出すのに適した垂直導電デバイスを実現する方法が開発されてきている。
【００１４】
【非特許文献１】”MOSFET BGA design”, Fairchild Semiconductor
【００１５】
様々に開発されている第１の解決法は、下面に配置されたデバイスの導電端子（ドレイン）を上面内の同一レベルに引き出すのに適した好都合な形状の金属コンテナまたはフレームによって実現したパワーデバイスに代表される。その具体例を図１に示し、これについては文献”MOSFET BGA design”, Fairchild Semiconductor, 2002年8月に記載されている。この文献には、半導体（ダイ）上に集積されたデバイスを、従来のいわゆるダイ取付技術によってフレーム内部に溶接する組立（アセンブリ）ステップから成るパワーデバイスを実現する方法が記載されている。
【００１６】
適用されている解決法はいくつかの態様では有利であるが、デバイスの上面に配置された導電端子（ソース、ゲート）と、デバイスの反対側の面上に配置され、この上面上に引き出された導電端子（ドレイン）とのレベル合わせが、フレームの機械的許容誤差、半導体チップの厚さ、並びにダイ取付技術に用いる溶接化合物の厚さがなければ保証されるという欠点を有する。従って、この解決法は、垂直導電パワーデバイスの大きな効率を実現するには信頼性が不十分である。
【００１７】
一般にＷＬＣＳＰ（Wafer Level Chip Scale Package）という略語で表される第２の解決法は、単一のダイを分割する前に、複数のダイを集積したシリコンチップ上に直接パッケージを実現することによって、金属フレームの完全になくす。重なったダイを有する垂直導電デバイスの実現では、導電端子を同じデバイス面上に引き出す。この解決法は、ダイの外周に沿ってシリコンチップの厚さ全体にわたる深いシンカーの実現をもたらし、このシンカーに金属（例えば金）のような導電材料を充填する。
【００１８】
また、この第２の既知の解決法は、いくつかの態様では有利であるが、下面のダイに配置された端子から来る電流を、デバイスの上面の外周に沿って集めることしかできないという欠点を有する。このことは、基板上の電流経路による抵抗寄与分が小さくないことを暗に意味する。さらに、こうして提供される実現方法は非常に複雑であり、従ってあまり用いられない。
【００１９】
いわゆるフリップチップＢＧＡ（Ball Grid Array）技術によって垂直導電パワーデバイスを実現することも知られており、これは錫ベースの溶接合金製の「バンプ」をチップの導電パッド上に配置して、バンプをボード上に直接接続することを可能にする（図２参照）。この技術は、水和性の金属をパッド上に配置することを必要とする。
【００２０】
【特許文献１】米国特許出願番号US 2001/0045635
【００２１】
フリップチップＢＧＡ技術は、Kinzerによる米国特許特許出願番号US 2001/0045635に用いられ、ここではデバイスのドレインに、強度にドーピングされ、導電層（金属またはポリシリコン）を充填した深いシンカーの表面をかぶせて、基板とデバイス表面上のメタライゼーションとの間の導電経路を作成している（図３参照）。シンカーはデバイスの周囲に沿って配置され、ダイの中心から周囲に向かう電流は、強度にドーピングしたシリコン製の導電基板のみを頼る。
【００２２】
しかし、この第３の解決法は、主に大きなサイズの時には、シンカーがデバイスの周囲及び基板に沿って配置され、相当の抵抗寄与分を与えるという欠点を有し、この抵抗寄与分は、低電圧（20〜50V）の電子パワーデバイスに応用する場合に許容不可能な値になる。さらに、この既知の解決法では、プリント回路ボードとの接触面積が低減され、バンプに限定される。
【００２３】
本発明の元になる技術的課題は、出力抵抗を低減し、熱抵抗を低くし、サイズを低減し、そしてゲート変化値を低減した垂直導電電子パワーデバイスを提供することにあり、このデバイスはすべての導電端子を同一表面上に有し、そして従来技術を参照して上述した欠点を克服できる構造的及び機能的特徴を有する。
【００２４】
（発明の概要）
本発明の元になる解決法の思想は、独立した構造及び閉じた輪郭を有する複数のモジュールによって、すべての導電端子をデバイスの同じ表面上に実現することにある。
【００２５】
この解決法の思想にもとづき、上記技術的課題は請求項１に記載の垂直導電電子パワーデバイスによって解決される。
【００２６】
上記技術的課題は、前述し、請求項１０に記載の垂直導電パワーデバイスの実現方法によっても解決される。
【００２７】
本発明による垂直導電パワーデバイス及びその実現方法の特徴及び利点は、以下の図面を参照した実施例の説明より明らかになり、これらは非限定的な例である。
【００２８】
（実施例の詳細な説明）
図面、特に図８の例に示すように、本発明により実現した垂直導電電子パワーデバイス、特にＭＯＳトランジスタの全体を図式的にＤで示す。
【００２９】
以下では、垂直導電ＭＯＳパワーデバイスの実現方法を参照して本発明を説明するが、本発明は、あらゆる垂直導電パワーデバイス、例えばＢＪＴ（Bipolar Junction Transistor：バイポーラ接合トランジスタ）、ダイオード、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート・バイポーラトランジスタ）、あるいはパワーＭＯＳの実現に適用することができ、プレーナ構造を有するもの及びトレンチゲートを有するものに共に適用可能である。
【００３０】
以下に説明する構造及び処理ステップは、集積回路を生産するための完結したプロセスを形成しない。実際に、本発明は、現在この分野で用いられている集積回路実現技術と共に実現することができ、以下では、本発明を理解するのに必要な実現ステップのみを説明する。
【００３１】
デバイスの一部分の断面を示す図は、一定寸法比で描いたものではなく、本発明の主な特徴を示すために描いたものである。
【００３２】
図８に示すデバイスＤは、一組のモジュール領域１００として構成され、これらのモジュール領域は互いに近接し、かつ互いに平行に延びる。
【００３３】
より詳細には、デバイスＤは細長い矩形のソース領域２５を具え、それらの各々が狭いゲート領域２０によって包囲され、閉じたゲート輪郭２３によって境界を定められ、この様子を図９により明確に示す。
【００３４】
ソース領域２５、従ってゲート領域２０は互いに平行に延び、そしてドレイン領域３０の長手方向に延びる第１領域３０ａによって互いに分離されている。
【００３５】
さらに、図８に特に強調するように、デバイスＤはその外周全体にドレイン領域３０の閉じた第２領域３０ｂを有し、この第２領域が実質的にデバイスＤの外端を構成する。
【００３６】
特に図１０及び１１には、デバイスＤをそれぞれＡ−Ａ’、Ｂ−Ｂ’で切断した部分断面図を示し、デバイスＤは半導体材料基板１０上に実現し、ソース領域２５、ゲート領域２０、及びドレイン領域３０は基板１０上に配置したエピタキシャル層４０内に実現する。
【００３７】
デバイスＤは、エピタキシャル層４０内に、ドレイン層３０に対応して、第１領域３０ａ及び閉じた第２領域３０ｂの両方の下に、シンカーＳの非常に密な格子を実現することによって作製したシンカー構造４５を具えている。
【００３８】
シンカー構造４５の、隣接する２つの第１領域３０ａの下、及び周囲の第２領域のこれに対応する部分は、デバイスＤを規定する各モジュール領域１００の周囲に配置することが有利である。
【００３９】
実質的に、デバイスＤは互いに平行に延びる一組のモジュール領域１００として構成され、各モジュール領域１００は狭いゲート領域２０によって包囲された細長いソース領域２５を有し、閉じた輪郭２３によって境界を定められ、ドレイン領域３０の領域３０ａによって互いに分離され、領域３０ａは互いに平行に延び、その両端がドレイン領域３０の閉じた第２領域３０ｂに接続され、第２領域３０ｂはデバイスの外周端を形成し、並びに、シンカー構造４５は基板１０に対して垂直に延び、互いに平行な第１領域３０ａ及び閉じた第２領域３０ｂの両方の下に配置されたシンカーＳの格子によって形成され、ソース領域２５から来て基板１０を通ってドレイン領域３０に向かう電流用の導電チャンネルとして作用する。
【００４０】
図１０及び１１に強調するように、各シンカーＳがエピタキシャル層４０の厚さより深く、少なくとも部分的に基板１０に貫入することが有利である。従って各シンカーＳは、各モジュール領域１００のソース領域２５から来てドレイン領域３０に向かう基板１０内の電流用の導電チャンネルを実現可能にする。
【００４１】
図６及び７に強調するように、各シンカーＳは、その壁面付近に濃縮材料の層４７を有し、シンカーＳの接触抵抗の改善を可能にし、さらに、図７及び１２に強調するように、例えばタングステン・プラグ（栓）のような金属４９をシンカーＳの深さ全体にわたって堆積させる。
【００４２】
図１０及び１１に示すように、スパッタリングによって実現したそれぞれのゲート・メタライゼーションまたは金属ストリップ２１を各ゲート領域２０上に設けて、この領域の電気接続を可能にする。
【００４３】
同様に、さらなるメタライゼーションまたは金属ストリップ２６及び３１をそれぞれ各ソース領域２５及び各ドレイン領域３０上に設けて、ドレイン領域３０については第１領域３０ａ上及び第２領域３０ｂ上に共に設ける。
【００４４】
デバイスＤの上面全体上に配置した絶縁層５０は、メタライゼーション・ストリップ２１、２６及び３１を完全に覆うような厚さを有する。
【００４５】
絶縁層５０は、複数のゲートバイア接触子２２、ソースバイア接触子２７、及びドレインバイア接触子３２を有することが好都合であり、ソースバイア接触子２７及びドレインバイア接触子３２は図８のみに見られ、それぞれ、第１メタライゼーションまたは第１金属レベル２１、２６及び３１上、従ってゲート領域２０、ソース領域２５及びドレイン領域３０上にフォトリソグラフィーによって実現した開口を通して得られ、電気的導通を可能にする。
【００４６】
特に、細長い矩形の各モジュール領域１００内では、ソースバイア２７はほぼ中心部分を占め、ゲートバイア２２はソースバイア２７の外部かつ横側に位置する部分を占め、そしてドレインバイア３２は各モジュール領域１００の両端を横断する部分を占める。
【００４７】
デバイスＤは絶縁層５０上に、ソース端子またはソース電極またはソースパッド６５，ゲート端子／電極／パッド６０、及び一対のドレイン端子／電極／パッド７０ａ、７０ｂを有し、これらはほぼ矩形の構造であり、互いに平行に、デバイスＤを横断するように配置され、従って各モジュール領域１００を横断するように配置されていることが有利である。
【００４８】
特に、好適な実施例によれば、ドレインパッド７０ａ及び７０ｂの各パッドは、デバイスＤの外周Ｐの縦方向の端付近に配置され、ソースパッド６５及びゲートパッド６０は一対のドレインパッド７０ａ及び７０ｂの内側に、互いに平行に配置される。
【００４９】
ソースパッド６５、ゲートパッド６０、及び一対のドレインパッド７０ａ及び７０ｂは、デバイスＤの絶縁層５０の全体上に実現した第２メタライゼーションに対するフォトリソグラフィーによって得ることが好都合である。この第２メタライゼーションは、いくつかのぬれ性の材料を用いたスパッタリングによって、電子工学（エレクトロニクス）に用いられる従来の溶接化合物から得られる。
【００５０】
明らかに、ソースパッド６５、ゲートパッド６０、及び一対のドレインパッド７０ａ及び７０ｂは、ソースバイア２７、ゲートバイア２２、及びドレインバイア３２上の第２メタライゼーションレベル上に実現され、電気接続を可能にする。
【００５１】
特に、ドレインバイア３２上に配置された一対のドレインパッド７０ａ及び７０ｂは、モジュール領域１００毎に、ソース領域２５から来てドレイン領域３０に向かう基板１０内の電流を表面にもって来ることを可能にする。従ってこの電流は、デバイスＤの外周Ｐ上の第２領域３０ｂの下のシンカー構造４５のみならず、デバイスＤの全長にわたるモジュール領域１００と他のモジュール領域１００との間に挟まれた各第１領域３０ａ内のシンカー構造４５によっても捕捉される。
【００５２】
従ってシンカー構造４５の存在は、デバイスＤの機能及び効率を大幅に改善し、各モジュール領域１００内のシンカー構造４５自体によって減少された経路による、電流に対する抵抗寄与分を最小化する。
【００５３】
さらに、外周Ｐに対応するシンカー構造４５及びドレインバイア３２の存在は、阻止ステップ中のデバイスＤの優れた動作を保証する。
【００５４】
こうして得られたデバイスＤを完成するために、半導体基板１０を縮小して、デバイスＤが金属底部を有する（一般的なことであり図示しない）ようにできることが好都合である。
【００５５】
図８にはソースバイア２７及びドレインバイア３２を示し、ゲートバイア２２は示していないが、これは図の解像度上の問題であり、それ以外に何の意味もない。さらに、デバイスＤは表面の絶縁層５０が透明であるものとして示しているが、これはその下にある層の詳細を示すためである。
【００５６】
本発明は、垂直導電パワーデバイスの実現方法にも関するものであり、これについて、以下に図４〜１１を参照しながら説明する。
【００５７】
実現されるパワーデバイスは図８に示すものであり、以下では、図８と同じ参照番号は対応する部分を示すために用いる。
【００５８】
本発明による実現方法は次のステップを提供する：
−  半導体基板１０上にエピタキシャル層４０を成長させるステップ；
−  このエピタキシャル層内にゲート領域２０、ソース領域２５、及びドレイン領域３０のそれぞれを実現するステップ。
【００５９】
本発明によれば、ドレイン領域３０、ゲート領域２０、及びソース領域２５の実現ステップは図８に示すレイアウト（配置）に従い、図８によれば、デバイスＤは互いに近接し、かつ互いに平行に延びる一組のモジュール領域１００として構成される。より詳細には、デバイスＤは矩形のソース領域２５を複数具え、その各々が狭いゲート領域２０によって包囲され、ゲート輪郭２３によって境界を定められ、そして各々が、ドレイン領域３０の長手方向に延びる第１領域３０ａによって互いに分離されている。さらに、デバイスＤはその外周全体に沿って閉じたドレイン領域３０の第２領域３０ｂを有する。
【００６０】
この方法はさらに、次のステップを提供する：
−  絶縁材料の薄い層、例えば厚さ0.5μmの酸化物をエピタキシャル層４０上に堆積させて（図には示さず）、最終的に、絶縁シックニング（厚膜化）熱処理を実行するステップ；
−  ボディ（本体）領域、ゲート領域、及びソース領域に対応する接触子を開口させるステップ；
−  ドレイン領域３０に対応させて、そして第１領域３０ａ及び第２領域３０ｂにも対応させて、フォトリソグラフィーによってシンカー構造４５を実現して、シンカー構造４５は、互いに平行で構造的に独立な非常に密なシンカーＳの格子であるステップ。
【００６１】
上記フォトリソグラフィーのステップは、シンカー構造４５の各シンカーＳをエピタキシャル層４０の厚さより深くして、少なくとも部分的に基板１０に貫入するように実現する。好適な実施例では、各シンカーＳが3〜10μmより深く、その幅は0.6〜1μmの範囲である。
【００６２】
本発明による実現方法は次のステップも提供する：
−  図４〜７に示すように、シンカー構造４５上への濃縮打込みを実行するステップ；このステップは接触抵抗の改善を可能にする。この濃縮打込みは、次の状態：30KeVにおいて1E15P／cm2で行うことが好ましく、そして＋７°から−７°まで変化するチルト（傾斜）角で実行して、各シンカーＳの両側壁に深さ全体にわたって打ち込むことを可能にし、打込み効率を改善する。
−  最終的に、アニール加熱プロセスを実行するステップ；
−  例えばＴi／ＴiＮ合金によって、第１のスチール障壁（図では強調していない）を堆積させて、最終的に、シリサイド化を実行するステップ；実現されるデバイスは80℃に30秒間さらされる。
−  先に開口させたすべての接触子、及びシンカー構造４５のすべてのシンカーＳの深さ全体にわたって、導電材料４９、特に、例えば厚さ0.3〜0.7μmのタングステン・プラグ（Ｗ−プラグ）のような金属を充填するステップ；
−  導電材料４９のエッチバックを実行するステップ；
−  好適には例えば0.1μmのＴiによって、第２のスチール障壁層（図示せず）を堆積させるステップ；
−  好適には0.5μm〜3mの厚さを有するＡlＳiＣuを用いたスパッタリングによって第１メタライゼーションを実現するステップ；
−  第１メタライゼーション及び前記スチール障壁に対するフォトリソグラフィーによって、各モジュール領域１００内に、それぞれゲート領域２０、ソース領域２５、及びドレイン領域３０に重なる好都合なゲート・メタライゼーション２１、ソース・メタライゼーション２６、及びドレイン・メタライゼーション３１を実現して、好都合な閉じた輪郭構造を規定するステップ；
−  合金の熱処理を実行するステップ；
−  例えば1μmの酸化物を用いることによって、絶縁層５０を、ゲート２０、ソース２５、及びドレイン３０のメタライゼーションを完全に覆う厚さに堆積させるステップ；
−  絶縁層５０に対するフォトリソグラフィーのステップによって、それぞれソース領域用、ゲート領域用、及びドレイン領域用の複数の接触子バイア２７、２２及び３２を実現して、ゲート２０、ソース２５、及びドレイン３０のメタライゼーションに接続バイアを開口させるステップ。
【００６３】
ソースバイア２７、ゲートバイア２２、及びドレインバイア３２は、各モジュール領域１００を横断する領域を占める。特に、ソースバイア２７は各モジュール領域１００のほぼ中心領域を占め、ゲートバイア２２はソースバイア２７の横側に位置する領域を占め、そしてドレインバイア３２は各モジュール領域１００の両端を横断する領域を占める。
【００６４】
従って本発明の実現方法には、次のステップが続く：
−  従来の溶接化合物、好適にはＴi／Ｎi／ＡuまたはＴi／Ｎi／Ａgによる好都合なぬれ性の材料を用いたスパッタリングによる第２メタライゼーションを実行するステップ；
−  第２メタライゼーションのフォトリソグラフィーを実行して、ソースバイア２７、ゲートバイア２２、及びドレインバイア３２上に、これらに対応するそれぞれソース電極またはパッド６５、ゲート電極／パッド６０、及び一対のドレイン電極７０ａ及び７０ｂを規定して、これらの電極は各モジュール領域１００を横断するように配置されるステップ；
−  最終的に半導体基板１０の縮小を実現して、最終的に金属底部を挿入することによって、従来方法でデバイスＤを完成させるステップ。
【００６５】
本発明による実現方法は、デバイスの同じ表面上にもって来た３つの導電端子を有する垂直導電パワーデバイスＤの実現を可能にし、この構成は、デバイスのレイアウトと処理シーケンスとの協働によって得られたものである。
【００６６】
本発明による垂直導電パワーデバイスの代案実施例を考えることもできる。図１３に示すように、第１の代案実施例は、シンカー構造４５の第２具体例の可能な解に重きをおいたものである。
【００６７】
この解決法では、シンカー構造４５がシンカーＳ間に、平面上に平行に配置された複数の接続ダクト９５を有し、ソース領域から来てドレイン領域に向かう電流の分布を可能にする。これら複数のダクト９５は、フォトリソグラフィーのステップ中に好適なマスクによって実現することができる。
【００６８】
垂直導電パワーデバイスＤのさらなる実施例は、図１４に示すように、ドレイン領域３０に対応して、シンカー構造４５の単一のシンカーＳの代わりとして実現した単一のトレンチ９６を提供する。
【００６９】
トレンチ９６は利用可能な領域全体を占め、そして図１４に示すように高い導電率の材料４９が充填され、電流がソースからドレインに流れることを可能にする。
【００７０】
本発明により実現した垂直導電パワーデバイスの主な利点は、特定のデバイス・レイアウト構成によって、ソース電極、ゲート電極、及びドレイン電極を同一面上にもって来ることにある。
【００７１】
本発明により実現したデバイスのさらなる利点は、特定のレイアウト構成で、複数並置された構造的に独立なモジュールが得られることであり、各モジュールが、閉じた輪郭に対応して実現されたソース・メタライゼーション、ゲート・メタライゼーション、及びドレイン・メタライゼーションを有する。
【００７２】
ドレイン領域に対応して実現され、各モジュール領域の周囲及びデバイスの外端上に配置されたシンカー構造の存在も有利であり、従って、阻止ステップにおけるデバイスの優れた動作を保証する。
【００７３】
本発明により実現したデバイスのさらなる利点は、有効面積を過度に不利に用いることなしにシンカーの非常に密な格子を実現することによって作製したシンカー構造が、基板上の電流経路による抵抗の寄与分を最小化し、従って、デバイスの出力抵抗を低減する、ということにある。
【００７４】
こうして実現したデバイスのさらなる利点は、各シンカーの縮小されたサイズが、高い導電率の金属層をシンカーに充填することを促進し簡略化する、ということにある。
【００７５】
接触端子のサイズも、本発明により実現したデバイスにとって有利であり、実際に、これらの接触端子のボードとの接触面積は、以前のデバイスのサイズよりずっと大きく、このことは、抵抗寄与分に対する大きな利点をもたらす。
【００７６】
出願人が行った実験より、こうして得られたデバイスは、シンカー構造の存在が半導体構造全体を有効利用する可能性を制限するが、ドレイン端子の抵抗寄与分については得るものがあり、図１５の表に見られるようにデバイスの動的なふるまいにおける利点をもたらすことを確認することができた。
【００７７】
出願人が行った実験より、本発明により実現したデバイスは、図１６の比較図に見られるように、出力抵抗、ゲート電荷、及びフットプリントの積が非常に低減されることを常に確認することができる。
【００７８】
最後に、ただし最小の利点ではないが、本発明により実現したデバイスは、簡単、効率的、かつコストを低減したプロセス（処理）シーケンスを有する。
【図面の簡単な説明】
【００７９】
【図１】従来技術による電子パワーデバイスの具体例を示す図である。
【図２】従来技術による電子パワーデバイスの具体例を示す図である。
【図３】従来技術による電子パワーデバイスの具体例を示す図である。
【図４】本発明による実現方法の異なるステップにおけるパワーデバイスの垂直断面の部分拡大図である。
【図５】本発明による実現方法の異なるステップにおけるパワーデバイスの垂直断面の部分拡大図である。
【図６】本発明による実現方法の異なるステップにおけるパワーデバイスの垂直断面の部分拡大図である。
【図７】本発明による実現方法の異なるステップにおけるパワーデバイスの垂直断面の部分拡大図である。
【図８】本発明により実現したパワーデバイスを上方から見た図である。
【図９】図８のデバイスの細部を拡大して示す図である。
【図１０】図８のデバイスを線分Ａ−Ａ’で切断した断面を示す図である。
【図１１】図８のデバイスを線分Ｂ−Ｂ’で切断した断面を示す図である。
【図１２】本発明によるシンカーダクトを上方から見た図及び断面図である。
【図１３】本発明によるシンカーダクトを上方から見た図及び断面図である。
【図１４】本発明によるシンカーダクトを上方から見た図及び断面図である。
【図１５】従来技術及び本発明によって実現したデバイスのＱ特性の代表例を示す表である。
【図１６】従来技術及び本発明によって実現したデバイスのＱ特性の代表例を示すグラフである。
【符号の説明】
【００８０】
１０  半導体材料基板
２０  ゲート領域
２１  金属ストリップ
２２  ゲートバイア接触子
２３  ゲート輪郭
２５  ソース領域
２６  金属ストリップ
２７  ソースバイア接触子
３０  ドレイン領域
３０ａ  第１領域
３０ｂ  第２領域
３１  金属ストリップ
３２  ドレインバイア接触子
４０  エピタキシャル層
４５  シンカー構造
４７  濃縮材料層
４９  金属
５０  絶縁層
６０  ゲートパッド
６５  ソースパッド
７０ａ  ドレインパッド
７０ｂ  ドレインパッド
９５  接続ダクト
９６  トレンチ
１００  モジュール領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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