(57)【要約】【課題】  半導体装置の製造歩留まり向上を図る。【解決手段】  不揮発性記憶素子を有する半導体装置の製造方法であって、  半導体基板の主面上に半導体膜からなる第１のゲート電極を形成する工程と、  前記第１のゲート電極の側壁面及び前記半導体基板の主面に沿って電荷蓄積用絶縁膜を形成する工程と、前記半導体基板及び前記第１のゲート電極との間に前記電荷蓄積用絶縁膜を介在して、前記第１のゲート電極の隣に半導体膜からなる第２のゲート電極を形成する工程と、前記第１及び第２のゲート電極を覆うようにして金属膜を形成する工程と、前記第１及び第２のゲート電極の半導体膜と前記金属膜とを反応させる熱処理を施して、前記第１及び第２のゲート電極の表面に金属・半導体反応層を形成する工程と、前記未反応の金属膜を除去すると共に、前記金属・半導体反応層をエッチングする工程とを有する。【選択図】        図１
2006041101.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性記憶素子を有する半導体装置の製造方法であって、
半導体基板の主面上に半導体膜からなる第１のゲート電極を形成する工程と、
前記第１のゲート電極の側壁面及び前記半導体基板の主面に沿って電荷蓄積用絶縁膜を形成する工程と、
前記半導体基板及び前記第１のゲート電極との間に前記電荷蓄積用絶縁膜を介在して、前記第１のゲート電極の隣に半導体膜からなる第２のゲート電極を形成する工程と、
前記第１及び第２のゲート電極を覆うようにして金属膜を形成する工程と、
前記第１及び第２のゲート電極の半導体膜と前記金属膜とを反応させるを施して、前記第１及び第２のゲート電極の表面に金属・半導体反応層を形成する工程と、
前記未反応の金属膜を除去すると共に、前記金属・半導体反応層をエッチングする工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記金属・半導体反応層のエッチングは、前記第１のゲート電極と前記第２のゲート電極との間における前記電荷蓄積用絶縁膜の先端よりも前記金属・半導体反応層の表面が低くなるように行うことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記第１のゲート電極は、コントロール・ゲート電極であり、
前記第２のゲート電極は、メモリ・ゲート電極であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記第１及び第２のゲート電極の半導体膜は、シリコン膜であり、
前記金属膜は、コバルト膜であることを特徴とする半導体装置の製造方法。
【請求項５】
前記電荷蓄積用絶縁膜は、窒化膜を含む膜であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記第２のゲート電極は、前記第１のゲート電極よりも低い高さで形成されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
更に、前記第１のゲート電極の側壁及び第２のゲート電極の側面にサイドウォールスペーサを形成する工程と、
前記半導体基板の主面に、前記サイドウォールスペーサに整合した半導体領域を形成する工程とを有し、
前記金属膜は、前記半導体領域上にも形成され、
前記金属・半導体反応層は、前記半導体領域と前記金属膜との反応によって前記半導体領域にも形成されることを特徴とする半導体装置の製造方法。
【請求項８】
不揮発性記憶素子を有する半導体装置において、
前記不揮発性記憶素子は、半導体基板の主面上に絶縁膜を介在して設けられたコントロール・ゲート電極と、
前記コントロール・ゲート電極の側壁面及び前記半導体基板の主面に沿って形成された電荷蓄積用絶縁膜と、
前記半導体基板及び前記コントロール・ゲート電極との間に前記電荷蓄積用絶縁膜を介在して、前記コントロール・ゲート電極の隣に設けられたメモリ・ゲート電極とを有し、
前記コントロール・ゲート電極及び前記メモリ・ゲート電極は、半導体膜及び前記半導体膜の表面に設けられた金属・半導体反応層を有し、
前記コントロール・ゲート電極及び前記メモリ・ゲート電極の前記金属・半導体反応層は、前記コントロール・ゲート電極と前記メモリ・ゲート電極との間における前記電荷蓄積用絶縁膜の先端よりも低くなっていることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記半導体膜は、シリコン膜であり、
前記金属膜は、コバルト膜であることを特徴とする半導体装置。
【請求項１０】
不揮発性記憶素子を有する半導体装置の製造方法であって、
半導体基板の主面上に半導体膜からなる第１のゲート電極を形成する工程と、
前記第１のゲート電極の側壁面及び前記半導体基板の主面に沿って電荷蓄積用絶縁膜を形成する工程と、
前記半導体基板及び前記第１のゲート電極との間に前記電荷蓄積用絶縁膜を介在して、前記第１のゲート電極の隣に半導体膜からなる第２のゲート電極を形成する工程と、
前記第１及び第２のゲート電極を覆うようにして金属膜を形成する工程と、
前記第１及び第２のゲート電極の半導体膜と前記金属膜とを反応させる熱処理を施して、前記第１及び第２のゲート電極の表面に金属・半導体反応層を形成する工程と、
前記未反応の金属膜を除去する工程とを有し、
前記熱処理は、前記第１及び第２のゲート電極上が前記金属・半導体反応層及び前記金属膜の２層状態、前記第１のゲート電極と前記第２のゲート電極との間における前記電荷蓄積用絶縁膜上が前記金属膜の単層状態となるように行うことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記第１のゲート電極は、コントロール・ゲート電極であり、
前記第２のゲート電極は、メモリ・ゲート電極であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
前記第１及び第２のゲート電極の半導体膜は、シリコン膜であり、
前記金属膜は、コバルト膜であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０に記載の半導体装置の製造方法において、
前記電荷蓄積用絶縁膜は、窒化膜を含む膜であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１０に記載の半導体装置の製造方法において、
前記第２のゲート電極は、前記第１のゲート電極よりも低い高さで形成されることを特徴とする半導体装置の製造方法。
【請求項１５】
不揮発性記憶素子を有する半導体装置の製造方法であって、
半導体基板の主面上に半導体膜からなる第１のゲート電極を形成する工程と、
前記第１のゲート電極の側壁面及び前記半導体基板の主面に沿って電荷蓄積用絶縁膜を形成する工程と、
前記半導体基板及び前記第１のゲート電極との間に前記電荷蓄積用絶縁膜を介在して、前記第１のゲート電極の隣に半導体膜からなる第２のゲート電極を形成する工程と、
前記第１及び第２のゲート電極を覆うようにして金属膜を形成する工程と、
前記第１及び第２のゲート電極の半導体膜と前記金属膜とを反応させる熱処理を施して、前記第１及び第２のゲート電極の表面に金属・半導体反応層を形成する工程と、
前記未反応の金属膜を除去する工程とを有し、
前記金属膜の形成は、前記半導体基板の温度が２００℃以下の条件で行うことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記第１及び第２のゲート電極の半導体膜は、シリコン膜であり、
前記金属膜は、コバルト膜であることを特徴とする半導体装置の製造方法。
【請求項１７】
不揮発性記憶素子を有する半導体装置の製造方法であって、
（ａ）半導体基板の主面上に第１のゲート電極を形成する工程と、
（ｂ）前記第１のゲート電極の側壁面及び前記半導体基板の主面に沿って電荷蓄積用絶縁膜を形成する工程と、
（ｃ）前記半導体基板及び前記第１のゲート電極との間に前記電荷蓄積用絶縁膜を介在して、前記第１のゲート電極の隣に第２のゲート電極を形成する工程と、
（ｄ）前記第１及び第２のゲート電極を覆うようにして金属膜を形成する工程と、
（ｅ）前記第１及び第２のゲート電極と前記金属膜とを反応させる第１の熱処理を施す工程であって、前記第１及び第２のゲート電極の表面に金属・半導体反応層を形成する工程と、
（ｆ）前記未反応の金属膜を除去する工程と、
（ｇ）前記金属・半導体反応層を相変化させる第２の熱処理を施す工程と、
（ｈ）前記（ｇ）工程後に、前記金属・半導体反応層の一部をエッチングする工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造技術に関し、特に、不揮発性記憶素子を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置として、例えば、フラッシュメモリと呼称される不揮発性半導体記憶装置が知られている。このフラッシュメモリのメモリセルにおいては、１つの不揮発性素子で構成した１トランジスタ方式や、１つの不揮発性記憶素子と１つの選択用ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）とを並列に接続した２トランジスタ方式が知られている。また、不揮発性記憶素子においては、半導体基板と制御ゲート電極（コントロール・ゲート電極）との間の浮遊ゲート電極（フローティング・ゲート電極）に情報を記憶させる浮遊ゲート型や、半導体基板とゲート電極との間のゲート絶縁膜（情報蓄積用絶縁膜）にＯＮ（窒化膜／酸化膜：Ｎitride／Ｏxide）膜を使用し、このゲート絶縁膜に情報を記憶させるＭＮＯＳ（Ｍetal Ｎitride Ｏxide Ｓemiconductor）型や、半導体基板とゲート電極との間のゲート絶縁膜（情報蓄積用絶縁膜）にＯＮＯ（酸化膜／窒化膜／酸化膜：Ｏxide／Ｎitride／Ｏxide）膜を使用し、このゲート絶縁膜に情報を記憶させるＭＯＮＯＳ（ＭetalＯxide Ｎitride Ｏxide Ｓemiconductor）型が知られている。
【０００３】
なお、本発明に関連する公知文献としては、例えば特開２００２−２３１８２９号公報がある。この公報には、選択ゲート電極の側面に、ＯＮＯ膜からなるゲート分離絶縁膜を介して、側壁状の制御ゲート電極を設けた不揮発性記憶素子が開示されている。また、同公報には、選択ゲート電極よりも制御ゲート電極の高さを低くし、選択ゲート電極及び制御ゲート電極の表面をシリサイド化する時のショートを抑制する技術が開示されている。
【０００４】
【特許文献１】特開２００２−２３１８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、不揮発性記憶素子においては、上記したもの以外に、ゲート絶縁膜にＯＮＯ膜を用いたＭＯＮＯＳ型ＦＥＴと、ゲート絶縁膜に通常の酸化シリコン膜を用いた制御用ＭＩＳＦＥＴ（パストランジスタ）とを等価回路的に直列接続し、ＭＯＮＯＳ型ＦＥＴのゲート絶縁膜のみにホットエレクトロンを注入させる不揮発性記憶素子が提案されている。この不揮発性記憶素子においても、微細化、高速化に対応して、サリサイド（Ｓalicide：Ｓelf-Ａligned Ｓilicideの略）技術と呼称される低抵抗化技術の採用が必要となる。そこで、本発明者は、サリサイド技術を用いた不揮発性記憶素子の製造について検討した結果、以下の問題点を見出した。
【０００６】
図１９乃至図２１は、従来の不揮発性記憶素子の製造工程を示す模式的断面図である。図１９乃至図２１において、１はシリコン基板、５は例えば酸化シリコン膜からなるゲート絶縁膜、９は例えばＯＮＯ膜からなる電荷蓄積用絶縁膜、１１及び１３はｎ型半導体領域、１２はサイドウォールスペーサ、１４はコバルト（Ｃｏ）膜、１５はコバルトシリサイド（ＣｏＳｉ）層、ＣＧはコントロール・ゲート電極、ＭＧはメモリ・ゲート電極である。
【０００７】
サリサイド技術を用いた不揮発性記憶素子は、主に、シリコン基板１の主面上に例えば酸化シリコン膜からなるゲート絶縁膜５を介在して、例えばポリシリコン膜からなるコントロール・ゲート電極ＣＧを形成し、その後、コントロール・ゲート電極ＣＧの側壁面及びシリコン基板１の主面に沿ってＯＮＯ膜からなる電荷蓄積用絶縁膜（ゲート絶縁膜）９を形成し、その後、シリコン基板１及びコントロール・ゲート電極ＣＧとの間に電荷蓄積用絶縁膜９を介在して、コントロール・ゲート電極ＣＧの隣に例えばポリシリコン膜からなるメモリ・ゲート電極ＭＧを形成し、その後、シリコン基板１の主面に不純物をイオン注入して、メモリ・ゲート電極ＭＧに整合したｎ型半導体領域１１及びコントロール・ゲート電極ＣＧに整合したｎ型半導体領域（図示せず）を形成し、その後、メモリ・ゲート電極ＭＧの側壁にサイドウォールスペーサ１２、及びコントロール・ゲート電極ＣＧの側壁にサイドウォールスペーサ（図示せず）を形成し、その後、シリコン基板１の主面に不純物をイオン注入して、メモリ・ゲート電極ＭＧ側のサイドウォールスペーサ１２に整合したｎ型半導体領域１３、及びコントロール・ゲート電極ＣＧ側のサイドウォールスペーサに整合したｎ型半導体領域（図示せず）を形成し、その後、図１９に示すように、コントロール・ゲート電極ＣＧ及びメモリ・ゲート電極ＭＧを覆うようにしてコバルト膜１４を形成し、その後、コントロール・ゲート電極ＣＧ、メモリ・ゲート電極ＭＧ、及びｎ型半導体領域１３の各々のＳｉと、コバルト膜１４のＣｏとを反応させる第１の熱処理を施して、図２０に示すように、ｎ型半導体領域１３、コントロール・ゲート電極ＣＧ、メモリ・ゲート電極ＭＧの各々の表面にコバルトシリサイド（ＣｏＳｉおよびＣｏＳｉ２）層１５ａを形成し、その後、図２１に示すように、未反応のコバルト膜１４を選択的に除去し、その後、コバルトシリサイド層１５ａを活性化（相変化および低抵抗化）させる第２の熱処理を施すことによって、より結合の安定したコバルトシリサイド（ＣｏＳｉ２）層１５が得られる。
【０００８】
本発明者は、シリサイド形成工程において、図２０に示すように、コントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧとの間における電荷蓄積用絶縁膜９の先端９ｓ上にもコバルトシリサイド層１５が生成され、このコバルトシリサイド層１５の生成により、コントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧとの間で電気的にショートする不良が発生することを見出した。
【０００９】
このような不揮発性記憶素子においては、コントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧとを２０〜２５［ｎｍ］程度の膜厚の極薄い電荷蓄積用絶縁膜９によって分離しているため、コントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧとの間で電気的にショートする不良が発生し易い。このショート不良は、半導体装置の製造歩留まり低下の要因となるため、対策が必要である。
【００１０】
図２２は、コントロール・ゲート電極ＣＧ−メモリ・ゲート電極ＭＧ間のショートチェック結果を示す図であり、ＣＧ−ＭＧ間印加電圧が低い場合においてもリーク電流が発生している。
【００１１】
本発明の目的は、半導体装置の製造歩留まり向上を図ることが可能な技術を提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１４】
上記目的は、未反応のコバルト膜（金属膜）を除去すると共に、コバルトシリサイド層（金属・半導体反応層）をエッチングすることによって達成される。この場合、コバルトシリサイド層のエッチングは、コントロール・ゲート電極とメモリ・ゲート電極との間における電荷蓄積用絶縁膜の先端よりもコバルトシリサイド層の表面が低くなるように行うことが望ましい。
【００１５】
また、上記目的は、コバルトシリサイド層を形成するための熱処理を、コントロール・ゲート電極及びメモリ・ゲート電極上がコバルトシリサイド層及びコバルト膜の２層状態、コントロール・ゲート電極とメモリ・ゲート電極との間における電荷蓄積用絶縁膜の先端上がコバルト膜の単層状態となるように低温で行うことによって達成される。この場合、コバルト膜の成膜において、シリコン基板の温度が２００℃以下の条件で行うことが望ましい。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００１７】
本発明によれば、不揮発性記憶素子を有する半導体装置の製造歩留まり向上を図ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１９】
（実施形態１）
本実施形態１では、金属・半導体反応層をエッチングしてゲート電極間のショートを抑制する例について説明する。
【００２０】
図１乃至図１３は、本発明の実施形態１である半導体装置に係わる図であり、
図１は、半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図、
図２乃至図１２は、半導体装置の製造工程を示す模式的断面図、
図１３は、ＡＰＭ洗浄時間を延長した場合のＣＧ−ＭＧ間ショートチェック結果を示す図である。
【００２１】
なお、図１０は図９の一部を拡大した模式的断面図であり、図１２は図１１の一部を拡大した模式的断面図である。
【００２２】
本実施形態１の半導体装置は、複数のメモリセルが行列状に配置されたメモリセルアレイを有し、１つのメモリセルは、図１に示す１つの不揮発性記憶素子Ｑｍで構成されている。
【００２３】
図１に示すように、本実施形態１の半導体装置は、半導体基板として、例えばｐ型の単結晶シリコンからなるシリコン基板１を主体に構成されている。
【００２４】
シリコン基板１の主面（回路形成面，素子形成面）には、トランジスタ素子の形成領域として使用される活性領域を区画するための素子分離領域２が選択的に形成されている。素子分離領域２は、これに限定されないが、例えば周知のＳＴＩ（Ｓhallow Ｔrench Ｉsolation）技術によって形成されている。ＳＴＩ技術による素子分離領域２は、シリコン基板１の主面に浅溝（例えば３００［ｎｍ］程度の深さの溝）を形成し、その後、シリコン基板１の主面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で形成し、その後、前記絶縁膜が浅溝の内部に選択的に残るようにＣＭＰ（化学的機械研磨：Ｃｈemical Ｍechanical Ｐolishing）法で平坦化することによって形成される。
【００２５】
活性領域には、ｐ型ウエル領域３、およびメモリセルを構成する不揮発性記憶素子Ｑｍが形成されている。不揮発性記憶素子Ｑｍは、図１に示すように、チャネル形成領域、ゲート絶縁膜５、コントロール・ゲート電極ＣＧ、電荷蓄積部として機能する電荷蓄積用絶縁膜９、メモリ・ゲート電極ＭＧ、ソース領域及びドレイン領域等を有する構成になっており、等価回路的に制御用ＭＩＳＦＥＴ（パストランジスタ）とＭＯＮＯＳ型ＦＥＴとを直列接続した構成になっている。
【００２６】
コントロール・ゲート電極ＣＧは、例えば酸化シリコン膜からなるゲート絶縁膜５を介在してシリコン基板１の主面の活性領域上に設けられている。電荷蓄積用絶縁膜９は、コントロール・ゲート電極ＣＧのチャネル長方向において互いに反対側に位置する２つの側壁面のうちの一方側壁面側に、この一方の側壁面及びシリコン基板１の主面に沿って設けられている。コントロール・ゲート電極ＣＧは、シリコン基板１及びコントロール・ゲート電極ＣＧとの間に電荷蓄積用絶縁膜９を介在して、コントロール・ゲート電極ＣＧの隣、具体的にはコントロール・ゲート電極ＣＧの一方の側壁面側に設けられている。このコントロール・ゲート電極ＣＧ及びメモリ・ゲート電極ＭＧは、これらのゲート長方向に沿って配置されている。
【００２７】
コントロール・ゲート電極ＣＧの他方の側壁面側（メモリ・ゲート電極ＭＧｔが設けられた側壁面と反対側の側壁面側）には、このコントロール・ゲート電極ＣＧに整合して形成されたサイドウォールスペーサ１２が設けられ、メモリ・ゲート電極ＭＧの外側には、このメモリ・ゲート電極ＭＧに整合して形成されたサイドウォールスペーサ１２が設けられている。これらのサイドウォールスペーサ１２は、例えば酸化シリコン膜からなる絶縁膜で形成されている。
【００２８】
ソース領域及びドレイン領域は、一対のｎ型半導体領域（エクステンション領域）１１及び一対のｎ型半導体領域（コンタクト領域）１３を有する構成になっている。一対のｎ型半導体領域１１のうち、一方のｎ型半導体領域１１は、メモリ・ゲート電極ＭＧに整合してシリコン基板１の主面に設けられ、他方のｎ型半導体領域１１は、コントロール・ゲート電極ＣＧに整合してシリコン基板１の主面に設けられている。一対のｎ型半導体領域１３のうち、一方のｎ型半導体領域１３は、メモリ・ゲート電極ＭＧ側のサイドウォールスペーサ１２に整合してシリコン基板１の主面に設けられ、他方のｎ型半導体領域１３は、コントロール・ゲート電極ＣＧ側のサイドウォールスペーサ１２に整合してシリコン基板１の主面に設けられている。
【００２９】
チャネル形成領域は、コントロール・ゲート電極ＣＧ及びメモリ・ゲート電極ＭＧの直下、換言すればソース領域とドレイン領域との間におけるシリコン基板１の表層部に設けられている。チャネル形成領域には、ｐ型半導体領域４及び８が設けられている。ｐ型半導体領域４はコントロール・ゲート電極ＣＧに対向して設けられ、他方（ＣＧ側）のｎ型半導体領域１１とｐｎ接合されている。ｐ型半導体領域８は、コントロール・ゲート電極ＣＧに対向して設けられ、ｐ型半導体領域４に接触し、かつ一方（ＭＧ側）のｎ型半導体領域１１とｐｎ接合されている。また、ｐ型半導体領域８はメモリ・ゲート電極下のしきい値および電界を調整するために形成されたものであるので、用途によってはｎ型の導電性を示すｎ型半導体領域で形成していても構わない。
【００３０】
コントロール・ゲート電極ＣＧの表面、メモリ・ゲート電極ＭＧの表面、及びｎ型半導体領域１３の表面には、低抵抗化を図るため、金属・半導体反応層として例えばコバルトシリサイド層（ＣｏＳｉ２）１５が形成されている。これらのコバルトシリサイド層１５は、サリサイド技術により形成されている。
【００３１】
コントロール・ゲート電極ＣＧ及びメモリ・ゲート電極ＭＧは、半導体膜と、この半導体膜の表面に生成された金属・半導体反応層とを有する多層構造になっている。半導体膜としては例えばポリシリコン膜が用いられ、金属・半導体反応層としては例えばコバルトシリサイド層１５が用いられている。
【００３２】
電荷蓄積用絶縁膜９は、図５に示すように、例えば、シリコン基板１側から順次配置された酸化シリコン膜９ａ、窒化シリコン膜９ｂ、酸化シリコン膜９ｃを含むＯＮＯ膜で形成されている。
【００３３】
本実施形態１において、図１に示すように、シリコン基板１の主面の活性領域には、ドレイン領域を兼用した２つの不揮発性記憶素子Ｑｍが形成されている。
【００３４】
シリコン基板１の主面上には、不揮発性記憶素子Ｑｍを覆うようにして、例えば酸化シリコン膜からなる層間絶縁膜１６が設けられている。不揮発性記憶素子Ｑｍのドレイン領域であるｎ型半導体領域１３上には、層間絶縁膜１６の表面からコバルトシリサイド層１５に到達する接続孔１７が設けられ、この接続孔１７の内部には導電性プラグ１８が埋め込まれている。ドレイン領域であるｎ型半導体領域１３は、コバルトシリサイド層１５及び導電性プラグ１８を介して、層間絶縁膜１６上を延在する配線１９と電気的に接続されている。
【００３５】
不揮発性記憶素子Ｑｍは、等価回路的にＭＯＮＯＳ型ＦＥＴと制御用ＭＩＳＦＥＴ（パストランジスタ）とを直列接続した構成になっており、メモリ・ゲート電極ＭＧ下の電荷蓄積用絶縁膜９における窒化シリコン膜９ｂ中のトラップにホットエレクトロンが注入されると、ＭＯＮＯＳ型ＦＥＴの閾値電圧（メモリ・ゲート電極ＭＧ下における閾値電圧：Ｖｔｈ）が変化し、制御用ＭＩＳＦＥＴとＭＯＮＯＳ型ＦＥＴが直列接続された系全体の閾値電圧（コントロール・ゲート電極ＣＧにおける閾値電圧とメモリ・ゲート電極ＭＧにおける閾値電圧の系全体の閾値電圧）が変化する。即ち、不揮発性記憶素子Ｑｍは、電荷蓄積用絶縁膜９に電荷が蓄積されることで、ソース・ドレイン間に流れるドレイン電流の閾値電圧を制御してメモリ動作する構造になっている。
【００３６】
なお、ホットエレクトロンを注入する電荷蓄積用絶縁膜９の窒化シリコン膜９ｂは、特に窒化シリコン（ＳｉＮ）膜に限るものではなく、例えば、酸窒化シリコン（ＳｉＯＮ）膜のような膜中に窒素を含有する絶縁膜で形成することもできる。このような酸窒化シリコン膜で形成した場合、窒化シリコン膜に比べて電荷蓄積用絶縁膜９の耐圧を高めることができる。このため、後述するようなホットエレクトロン又はホットホールの注入回数に応じたメモリ・ゲート電極ＭＧ下の基板表面（基板と電荷蓄積用絶縁膜との界面近傍）におけるキャリア移動度の劣化に対する耐性を高めることができる。
【００３７】
不揮発性記憶素子Ｑｍの書き込み動作は、コントロールゲート電極ＣＧ側のｎ型半導体領域１３をドレイン領域、メモリゲート電極ＭＧ側のｎ型半導体領域１３をソース領域とした場合、例えば、ドレイン領域のｎ型半導体領域１３に０．８［Ｖ］、ソース領域のｎ型半導体領域１３に６［Ｖ］、メモリゲート電極ＭＧに１２［Ｖ］、コントロールゲート電極ＣＧに１．５［Ｖ］、ｐ型ウエル領域３に０［Ｖ］の電圧を印加し、メモリゲート電極ＭＧ下のチャネル形成領域側（基板１側）から電荷蓄積用絶縁膜９の窒化シリコン膜９ｂ中にホットエレクトロンを注入することによって行われる。ホットエレクトロンの注入は、電荷蓄積用絶縁膜９の下層の酸化シリコン膜９ａを通過させることによって行われる。
【００３８】
不揮発性記憶素子Ｑｍの消去動作は、例えば、電荷蓄積用絶縁膜９の窒化シリコン膜９ｂに注入された電子をメモリゲート電極ＭＧに放出させることによって行う第１の消去方式と、メモリゲート電極ＭＧ下のチャネル形成領域側（基板１側）から電荷蓄積用絶縁膜９の窒化シリコン膜９ｂ中にホットホールを注入して行う第２の消去方式と、電荷蓄積用絶縁膜９の窒化シリコン膜９ｂに注入された電子を半導体領域４に放出させることによって行なう第３の消去方式とがある。
【００３９】
第１の方式では、例えば、ソース領域及びドレイン領域に０［Ｖ］、メモリゲート電極ＭＧに１５［Ｖ］、コントロールゲート電極ＣＧ及びｎ型ウエル領域３に０［Ｖ］の電圧を印加し、電荷蓄積用絶縁膜９の上層の酸化シリコン膜９ｃをトンネリングさせて、電荷蓄積用絶縁膜９の窒化シリコン膜９ｂからメモリゲート電極ＭＧに電子を放出させることによって行われる。
【００４０】
第２の方式では、例えば、ドレイン領域に０［Ｖ］、ソース領域に７［Ｖ］、メモリゲート電極ＭＧに−６［Ｖ］、コントロールゲート電極ＣＧ及びｐ型ウエル領域３に０［Ｖ］の電位を夫々印加し、電荷蓄積用絶縁膜９の下層の酸化シリコン膜９ａを通過させて、メモリゲート電極ＭＧ下のチャネル形成領域側（基板１側）から電荷蓄積用絶縁膜９の窒化シリコン膜９ｂ中にホットホールを注入させることによって行われる。
【００４１】
第３の方式では、例えば、電荷蓄積用絶縁膜９の窒化シリコン膜９ｂに注入された電子を、半導体領域４に放出することで行われる。この方式では、例えば、ソース領域及びドレイン領域に０［Ｖ］、メモリゲート電極ＭＧに−１５［Ｖ］、コントロールゲート電極ＣＧ及びｐ型ウエル領域３に０［Ｖ］の電圧を印加し、電荷蓄積用絶縁膜９の下層の酸化シリコン膜９ａをトンネリングさせて、電荷蓄積用絶縁膜９の窒化シリコン膜９ｂから半導体領域４に電子を放出させることによって行われる。
【００４２】
不揮発性記憶素子Ｑｍの読み出し動作は、例えば、ソース領域に０［Ｖ］、ドレイン領域に１．５［Ｖ］、メモリゲート電極ＭＧ及びコントロールゲート電極ＣＧに１．５［Ｖ］、ｐ型ウエル領域３に０［Ｖ］の電位を夫々印加して行われる。
【００４３】
次に、本実施形態１の半導体装置の製造について、図２乃至図１２を用いて説明する。
【００４４】
まず、比抵抗１０［Ωｃｍ］を有する単結晶シリコンからなるｐ型半導体基板（シリコン基板）１を準備し、その後、シリコン基板１の主面に、活性領域（素子形成領域）を区画するための素子分離領域２を形成する（図２参照）。素子分離領域２は、例えば周知のＳＴＩ技術を用いて形成する。具体的には、素子分離領域２は、シリコン基板１の主面に浅溝（例えば３００［ｎｍ］程度の深さの溝）を形成し、その後、シリコン基板１の主面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、絶縁膜が浅溝の内部に選択的に残るようにＣＭＰ法で平坦化することによって形成される。
【００４５】
次に、シリコン基板１の主面側からその主面の活性領域に不純物（例えばボロン（Ｂ））を選択的にイオン注入して、ｐ型ウエル領域３を形成し（図２参照）、その後、シリコン基板１の主面側からその主面の活性領域に不純物（例えば二フッ化ボロン（ＢＦ２））を選択的にイオン注入して、ｐ型半導体領域４を形成する（図２参照）。
【００４６】
次に、窒素で希釈した酸素雰囲気中でシリコン基板１に熱処理を施して、図２に示すように、シリコン基板１の主面の活性領域上に、例えば３［ｎｍ］程度の膜厚の酸化シリコン膜からなるゲート絶縁膜５を形成する。
【００４７】
次に、ゲート絶縁膜５を覆うようにしてシリコン基板１の主面上の全面に、半導体膜として例えば２５０［ｎｍ］程度の膜厚のポリシリコン膜６をＣＶＤ法で形成し（図３参照）、その後、ポリシリコン膜６に抵抗値を低減する不純物（例えばヒ素（Ａｓ））をイオン注入し、その後、ポリシリコン膜６に注入された不純物を活性化させる熱処理を施し、その後、図３に示すように、ポリシリコン膜６上の全面に、例えば５０［ｎｍ］程度の膜厚の酸化シリコン膜からなる絶縁膜７をＣＶＤ法で形成する。この絶縁膜７は、ポリシリコン膜６を加工してコントロール・ゲート電極ＣＧを形成するためのマスク層、および、後述の工程により受けるコントロール・ゲート電極ＣＧのダメージを保護するための保護膜を担う機能を有したキャップ膜として形成される。
【００４８】
次に、絶縁膜７をパターニングした後、この絶縁膜７をマスクとしてポリシリコン膜６をパターンニングして、図４に示すように、シリコン基板１の主面の活性領域上に、上面が絶縁膜７で覆われたコントロール・ゲート電極ＣＧを形成する。シリコン基板１とコントロール・ゲート電極ＣＧとの間には、ゲート絶縁膜５が介在される。
【００４９】
次に、シリコン基板１の主面側からその主面の活性領域、具体的にはコントロール・ゲート電極ＣＧが形成されていない活性領域の部分に不純物（例えばＢＦ２）を選択的にイオン注入して、コントロール・ゲート電極ＣＧの一方の側壁面側にこのコントロール・ゲート電極ＣＧに整合したｐ型半導体領域８を形成する（図５参照）。
【００５０】
次に、コントロール・ゲート電極ＣＧ上を含むシリコン基板１の主面上の全面にＯＮＯからなる電荷蓄積用絶縁膜９を形成する（図５参照）。ＯＮＯ膜の形成は、まず、窒素で希釈した酸素雰囲気中でシリコン基板１に熱処理を施して、例えば５［ｎｍ］程度の膜厚の酸化シリコン膜９ａを形成し、その後、酸化シリコン膜９ａ上を含むシリコン基板１の主面上の全面に、例えば１０［ｎｍ］程度の膜厚の窒化シリコン膜９ｂをＣＶＤ法で形成し、その後、窒化シリコン膜９ｂ上に、例えば５［ｎｍ］程度の膜厚の酸化シリコン膜９ｃをＣＶＤ法で形成し、その後、緻密化のための熱処理を施すことによって行う。この時、窒化シリコン膜９ｂに代えて、酸化膜の一部に窒素を含有するような絶縁膜、たとえば酸窒化シリコン膜で形成することもできる。酸窒化シリコン膜で形成する場合には、例えば、モノシラン（ＳｉＨ４）等のようなシラン系ガスと、亜酸化窒素（Ｎ２Ｏ）と、ヘリウム（Ｈｅ）等のような希釈ガスとの混合ガスを用いたＣＶＤ法によって形成することができる。
【００５１】
この工程において、電荷蓄積用絶縁膜９は、コントロール・ゲート電極ＣＧの側壁面及びシリコン基板１の主面に沿って連続的に形成される。
【００５２】
次に、図５に示すように、コントロール・ゲート電極ＣＧを覆うようにして電荷蓄積用絶縁膜９上の全面に、半導体膜として例えば６５［ｎｍ］程度の膜厚のポリシリコン膜１０をＣＶＤ法で形成し（図３参照）、その後、ポリシリコン膜１０に抵抗値を低減する不純物をイオン注入し、その後、ポリシリコン膜１０に注入された不純物を活性化させる熱処理を施す。ここで、ポリシリコン膜１０は、予め不純物が付加されたポリシリコン膜をＣＶＤ法によって形成することも出来る。その際には、不純物をイオン注入する工程を省略することができる。
【００５３】
次に、ポリシリコン膜１０にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施して、図６に示すように、コントロール・ゲート電極ＣＧの側壁面側に、サイドウォール形状のメモリ・ゲート電極ＭＧを形成する。メモリ・ゲート電極ＭＧは、シリコン基板１及びコントロール・ゲート電極ＣＧとの間に電荷蓄積用絶縁膜９を介在して、コントロール・ゲート電極ＣＧの隣に形成される。
【００５４】
次に、コントロール・ゲート電極ＣＧのゲート長方向において互いに反対側に位置する２つの側面のうちの他方の側壁面側（ドレイン領域形成領域側）のコントロール・ゲート電極ＣＧを選択的に除去し、その後、図７に示すように、シリコン基板１の主面及びコントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧとの間に位置する電荷蓄積用絶縁膜９を除いて他の部分に位置する電荷蓄積用絶縁膜９、及びコントロール・ゲート電極ＣＧ上の絶縁膜７を選択的に除去する。
【００５５】
次に、シリコン基板１の主面側からその主面の活性領域、具体的にはコントロール・ゲート電極ＣＧ及びメモリ・ゲート電極ＭＧが形成されていない活性領域の部分に不純物（例えば砒素（Ａｓ））を選択的にイオン注入して、コントロール・ゲート電極ＣＧの他方の側壁面側にこのコントロール・ゲート電極ＣＧに整合したｎ型半導体領域（エクステンション領域）１１、及びメモリ・ゲート電極ＭＧ側にこのメモリ・ゲート電極ＭＧに整合したｎ型半導体領域（エクステンション領域）１１を形成する（図８参照）。
【００５６】
次に、コントロール・ゲート電極ＣＧの他方の側壁面（メモリ・ゲート電極ＭＧと反対側の側壁面）、及びメモリ・ゲート電極ＭＧの外側に、夫々サイドウォールスペーサ１２を形成する（図８参照）。サイドウォールスペーサ１２は、シリコン基板１の主面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、前記絶縁膜にＲＩＥ等の異方性エッチングを施すことによって形成される。コントロール・ゲート電極ＣＧ側のサイドウォールスペーサ１２は、コントロール・ゲート電極ＣＧに整合して形成される。メモリ・ゲート電極ＭＧ側のサイドウォールスペーサ１２は、メモリ・ゲート電極ＭＧに整合して形成される。
【００５７】
次に、シリコン基板１の主面側からその主面の活性領域、具体的にはコントロール・ゲート電極ＣＧ及びメモリ・ゲート電極ＭＧが形成されていない活性領域の部分に不純物（例えばＡｓ）を選択的にイオン注入して、コントロール・ゲート電極ＣＧ側のサイドウォールスペーサ１２に整合したｎ型半導体領域（コンタクト領域）１３、及びメモリ・ゲート電極ＭＧ側のサイドウォールスペーサ１２に整合したｎ型半導体領域（コンタクト領域）１３を形成する（図８参照）。
【００５８】
次に、自然酸化膜等を除去した後、図８に示すように、コントロール・ゲート電極ＣＧ上及びメモリ・ゲート電極ＭＧ上、並びにｎ型半導体領域１３上を含むシリコン基板１の主面上の全面に、金属・半導体反応層を形成するための金属膜として例えばコバルト（Ｃｏ）膜１４をスパッタ法で成膜する。コバルト膜１４は、例えば８．５［ｎｍ］程度の膜厚で成膜する。
【００５９】
次に、コントロール・ゲート電極ＣＧ及びメモリ・ゲート電極ＭＧのポリシリコン膜（６，１０）のＳｉ、並びにｎ型半導体領域１３のＳｉと、コバルト膜１４のＣｏとを反応させる第１の熱処理を施して、図９及び図１０に示すように、コントロール・ゲート電極ＣＧ、メモリ・ゲート電極ＭＧ、及びｎ型半導体領域１３の各々の表面にコバルトシリサイド層１５ａを形成する。なお、この状態のコバルトシリサイド層１５ａは、ＣｏＳｉとＣｏＳｉ２が混在した層である。コントロール・ゲート電極ＣＧのコバルトシリサイド層１５ａは、コントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧとの間における電荷蓄積用絶縁膜９、並びにコントロール・ゲート電極ＣＧの側壁面に設けられたサイドウォールスペーサ１２に整合して形成される。メモリ・ゲート電極ＭＧのコバルトシリサイド層１５ａは、コントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧとの間における電荷蓄積用絶縁膜９、並びにメモリ・ゲート電極ＭＧの外側に設けられたサイドウォールスペーサ１２に整合して形成される。ｎ型半導体領域１３のうち、コントロール・ゲート電極ＣＧ側におけるｎ型半導体領域１３のコバルトシリサイド層１５ａは、コントロール・ゲート電極ＣＧ側のサイドウォールスペーサ１２に整合して形成され、メモリ・ゲート電極ＭＧ側におけるｎ型半導体領域１３のコバルトシリサイド層１５ａは、メモリ・ゲート電極ＭＧ側のサイドウォールスペーサ１２に整合して形成される。
【００６０】
この工程において、シリサイド化の熱処理は、シリコン上のコバルト膜１４の全てがシリサイド化されるような条件（温度及び時間）、例えば基板温度が４７０〜５４０℃程度、加熱時間が約６３秒の条件で行う。この条件でコバルトシリサイド層１５ａを形成する場合、シリサイド化反応の拡散種がＣｏ及びＳｉとなり、コバルト膜１４のＣｏがシリコン層（コントロール・ゲート電極ＣＧ，メモリ・ゲート電極ＭＧ，ｎ型半導体領域１３）側に拡散し、シリコン層側のＳｉがコバルト膜１４側に拡散するため、コバルト膜１４側及びシリコン層側にコバルトシリサイド層１５ａが形成される。
【００６１】
一方、コントロール・ゲート電極ＣＧ及びメモリ・ゲート電極ＭＧのＳｉは、コントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧとの間における電荷蓄積用絶縁膜９の先端９ｓ上のコバルト膜１４にも拡散するため、アニール時間が長くなると、図１０に示すように、電荷蓄積用絶縁膜９の先端９ｓ上にもコバルトシリサイド層１５ａが形成される。荷蓄積用絶縁膜９は極薄い膜厚で形成されているため、電荷蓄積用絶縁膜９の先端９ｓ上にコバルトシリサイド層１５ａが形成されることにより、コントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧとの間でショート不良が発生し易くなる。
【００６２】
次に、図１１及び図１２に示すように、未反応のコバルト膜１４を除去すると共に、コバルトシリサイド層１５ａをエッチングして膜厚を薄くする。未反応のコバルト膜１４の除去及びコバルトシリサイド層１５ａのエッチングは、第１および第２の洗浄が連続で行なわれ、例えばＨＰＭ洗浄及びＡＰＭ洗浄を含むウエットエッチング法で行う。
【００６３】
第２の洗浄であるＨＰＭ洗浄では、例えば、
ＨＣＬ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：５：５００の洗浄液を使用する。
【００６４】
第１の洗浄であるＡＰＭ洗浄では、例えば、
ＮＨ4ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：５：５０の洗浄液を使用する。
【００６５】
AＰＭ洗浄では、主に、図示していないがコバルト膜１４上に酸化防止膜として設けられた例えばチタンナイトライド（ＴｉＮ）膜の除去及び若干のコバルト膜１４及びコバルトシリサイド層１５をエッチングする。HＰＭ洗浄では、主に、未反応コバルト膜１４を除去する。
【００６６】
ＨＰＭ洗浄では、主に、図示していないがコバルト膜１４上に酸化防止膜として設けられた例えばチタンナイトライド（ＴｉＮ）膜の除去及びコバルト膜１４を除去する。ＡＰＭ洗浄では、主に、コバルトシリサイド層１５ａをエッチングして膜厚を薄くする。コバルトシリサイド層１５ａは、ＨＰＭ洗浄においても若干エッチングされる。
【００６７】
この工程において、コントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧとの間における電荷蓄積用絶縁膜９の先端９ｓ上のコバルトシリサイド層１５ａが除去されるまでＡＰＭ洗浄時間を長くしてコバルトシリサイド層１５ａをエッチングすることにより、電荷蓄積用絶縁膜９の先端９ｓ上に成長したコバルトシリサイド層１５ａに起因するコントロール・ゲート電極ＣＧ／メモリ・ゲート電極ＭＧ間のショート不良を抑制することができる。すなわち、本実施の形態においては、第１の洗浄（ＡＰＭ洗浄）にかける時間を第２の洗浄（ＨＰＭ洗浄）にかける時間よりも多くの時間をかけることで、未反応のコバルト（Ｃｏ）膜１４を除去するとともに、電荷蓄積用絶縁膜９の先端９ｓ上のコバルトシリサイド層１５ａを強制的に除去されるので、コントロール・ゲート電極ＣＧ／メモリ・ゲート電極ＭＧ間のショート不良を抑制することができる。本実施形態１では、液温が約６０℃、洗浄時間が約３５分程度の条件でＡＰＭ洗浄を行った。
【００６８】
なお、コバルトシリサイド層１５ａのエッチングは、コントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧとの間における電荷蓄積用絶縁膜９の先端９ｓよりもコバルトシリサイド層１５ａの表面が低くなるように行うことが望ましい。
【００６９】
次に、コバルトシリサイド層１５ａを活性化（相変化および低抵抗化）させる第２の熱処理を施す。第２の熱処理は、基板温度が約７１０℃程度、アニール時間が約９３秒程度の条件下で行う。
【００７０】
ここで、コバルトシリサイド層１５は、２回の熱処理によって形成される。１回目の熱処理（第１の熱処理）はシリサイド化するための熱処理であり、２回目の熱処理（第２の熱処理）は活性化（相変化および低抵抗化）させるための熱処理である。シリサイド化熱処理によって形成されたシリサイド層１５ａは「ＣｏＳｉ」の状態であり、活性化熱処理によって「ＣｏＳｉ２」の状態になる。この工程により、サリサイド構造の不揮発性記憶素子Ｑｍがほぼ完成する。
【００７１】
次に、不揮発性記憶素子Ｑｍ上を含むシリコン基板１の主面上の全面に、例えば酸化シリコン膜からなる層間絶縁膜１６をＣＶＤ法で成膜し、その後、層間絶縁膜１６の表面をＣＭＰ法で平坦化し、その後、層間絶縁膜１６をエッチングして、不揮発性記憶素子Ｑｍのドレイン領域上に接続孔１７を形成し、その後、接続孔１７の内部に金属等の導電物を埋め込んで導電性プラグ１８を形成し、その後、層間絶縁膜１６上に配線１９を形成することにより、図１に示す構造となる。
【００７２】
図１３は、ＡＰＭ洗浄時間を延長した場合のＣＧ−ＭＧ間ショートチェック結果を示す図である。図１３に示すように、ＡＰＭ洗浄時間の延長でＣＧ−ＭＧ間のショート発生を抑制できることが確認できた。
【００７３】
このように、本実施形態１によれば、シリサイド形成工程における、コントロール・ゲート電極ＣＧ／メモリ・ゲート電極ＭＧ間のショートを抑制することができる。
【００７４】
また、ＣＧ／ＭＧ間のショートを抑制することができるため、コントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧ間に適正な電圧印加が可能となり、不揮発性記憶素子Ｑｍを有する半導体装置の製造歩留まり向上を図ることができる。
【００７５】
なお、ＡＰＭ洗浄を標準時間（例えば１５分）で行い、その後、Ａｒスパッタエッチングでコバルトシリサイド層１５ａをエッチングして膜厚を薄くしてもよい。
【００７６】
図１４は、ＡＰＭ洗浄を標準時間で行い、Ａｒスパッタエッチングを実施した場合のＣＧ−ＭＧ間ショートチェック結果を示す図である。図１４に示すように、Ａｒスパッタエッチングでコバルトシリサイド層１５ａをエッチングする場合においても、ＣＧ−ＭＧ間のショート発生を抑制できることが確認できた。
【００７７】
ここで、コバルトシリサイド層１５ａをエッチングする場合、最終的なコバルトシリサイド層１５の膜厚が薄くなるため、ゲート抵抗の上昇が懸念されるが、コバルト膜１４の膜厚を厚くすることで、コバルト膜１４からシリコン層（コントロール・ゲート電極ＣＧ，メモリ・ゲート電極ＭＧ，半導体領域）に拡散するＣｏを増やすことにより、所定のゲート抵抗を確保するために必要な膜厚でコバルトシリサイド層１５を形成することができる。
【００７８】
（実施形態２）
本実施形態２では、金属・半導体反応層を形成するための熱処理を低温化してゲート電極間のショートを抑制する例について説明する。
【００７９】
図１５及び図１６は、本発明の実施形態２である半導体装置の製造工程を示す模式的断面図である。本実施形態２では、主にシリサイド層の形成について説明する。
【００８０】
まず、前述の実施形態１と同様の工程を施してサイドウォールスペーサ１２まで形成し、その後、自然酸化膜等を除去した後、図１５に示すように、コントロール・ゲート電極ＣＧ上及びメモリ・ゲート電極ＭＧ上、並びにｎ型半導体領域１３上を含むシリコン基板１の主面上の全面に、金属・半導体反応層を形成するための金属膜として例えばコバルト（Ｃｏ）膜１４をスパッタ法で成膜する。コバルト膜１４は、例えば８．５［ｎｍ］程度の膜厚で成膜する。
【００８１】
次に、コントロール・ゲート電極ＣＧ及びメモリ・ゲート電極ＭＧのポリシリコン膜（６，１０）のＳｉ、並びにｎ型半導体領域１３のＳｉと、コバルト膜１４のＣｏとを反応させる熱処理を施して、図１６に示すように、コントロール・ゲート電極ＣＧ、メモリ・ゲート電極ＭＧ、及びｎ型半導体領域１３の各々の表面にコバルトシリサイド層１５ａを形成する。
【００８２】
コントロール・ゲート電極ＣＧのコバルトシリサイド層１５ａは、コントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧとの間における電荷蓄積用絶縁膜９、並びにコントロール・ゲート電極ＣＧの側壁面に設けられたサイドウォールスペーサ１２に整合して形成される。メモリ・ゲート電極ＭＧのコバルトシリサイド層１５ａは、コントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧとの間における電荷蓄積用絶縁膜９、並びにメモリ・ゲート電極ＭＧの外側に設けられたサイドウォールスペーサ１２に整合して形成される。ｎ型半導体領域１３のうち、コントロール・ゲート電極ＣＧ側におけるｎ型半導体領域１３のコバルトシリサイド層１５ａは、コントロール・ゲート電極ＣＧ側のサイドウォールスペーサ１２に整合して形成され、メモリ・ゲート電極ＭＧ側におけるｎ型半導体領域１３のコバルトシリサイド層１５ａは、メモリ・ゲート電極ＭＧ側のサイドウォールスペーサ１２に整合して形成される。
【００８３】
この工程において、シリサイド化熱処理は、コントロール・ゲート電極ＣＧ及びメモリ・ゲート電極ＭＧの表面がコバルトシリサイド層１５ａ及びコバルト膜１４の２層状態、コントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧとの間における電荷蓄積用絶縁膜９の先端９ｓ上がコバルト膜１４の単層状態となるように基板温度を低温化して行う。本実施形態２では、基板温度が約４２０℃程度、アニール時間が約４５秒程度の条件でシリサイド化熱処理を行った。
【００８４】
シリサイド化熱処理を４５０℃以下とした場合、シリコン層（コントロール・ゲート電極ＣＧ，メモリ・ゲート電極ＭＧ，半導体領域１３）からコバルト膜１４へのＳｉの横方向拡散が小さくなるため、コントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧとの間における電荷蓄積用絶縁膜９の先端９ｓ上でのシリサイド化反応は抑制される。特に、４００℃以下では、前述の実施の形態１の場合と比較して、コバルト膜１４がコバルトシリサイド膜１５ａとなる反応速度が遅くなることから、未反応のコバルト膜１４の比率が多くなる。従って、拡散種が主にＣｏになるため、シリコン層上のみでのシリサイド化反応が可能となる。
【００８５】
次に、未反応のコバルト膜１４を除去する。未反応のコバルト膜１４の除去は、前述の実施形態１と同様に、ＨＰＭ洗浄及びＡＰＭ洗浄を含むウエットエッチング法で行う。但し、ＡＰＭ洗浄は、前述の実施形態１と異なり、洗浄時間が約１５分程度の条件下で行う。
【００８６】
この後、前述の実施形態１と同様の条件でコバルトシリサイド層１５を活性化（相変化および低抵抗化）させる熱処理を施すことにより、不揮発性記憶素子がほぼ完成する。
【００８７】
図１７は、シリサイド化熱処理を低温で行った場合のＣＧ−ＭＧ間ショートチェック結果を示す図である。図１７に示すように、シリサイド化熱処理の低温化でＣＧ−ＭＧ間のショート発生を抑制できることが確認できた。
【００８８】
このように、本実施形態２においても、シリサイド形成工程における、コントロール・ゲート電極ＣＧ／メモリ・ゲート電極ＭＧ間のショートを抑制することができる。
【００８９】
また、ＣＧ／ＭＧ間のショートを抑制することができるため、コントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧ間に適正な電圧印加が可能となり、不揮発性記憶素子Ｑｍを有する半導体装置の製造歩留まり向上を図ることができる。
【００９０】
更に、前述の実施の形態１において、本実施の形態の温度条件を適用することで、更に半導体装置の製造歩留まり向上を図ることができる。
【００９１】
なお、コバルト膜をスパッタ法で成膜する時、成膜温度によって多少のシリサイド化反応が起こる。本発明者の検討によれば、基板温度が２００℃以下の条件でコバルト膜１４を成膜することにより、成膜時のシリサイド化反応をほぼ抑えることができた。すなわち、本実施の形態、および、前述の実施の形態１において、コバルト膜１４の成膜条件を２００℃以下とすることで、更に半導体装置の製造歩留まり向上を図ることができる。
【００９２】
（実施形態３）
本実施形態３では、メモリ・ゲート電極をコントロール・ゲート電極よりも低い高さで形成してゲート電極間のショートを抑制する例について説明する。
【００９３】
ポリシリコン膜にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施して、図１８に示すように、コントロール・ゲート電極ＣＧの側壁面側に、このコントロール・ゲート電極ＣＧの側壁面における電荷蓄積用絶縁膜９の高さよりも低く、コントロール・ゲート電極ＣＧの高さよりも高さが低いサイドウォール形状のメモリ・ゲート電極ＭＧを形成する。この高さが低いメモリ・ゲート電極ＭＧは、オーバーエッチングを施すことによって形成することができる。
【００９４】
このように、コントロール・ゲート電極ＣＧの側壁面における電荷蓄積用絶縁膜９の高さ、及びコントロール・ゲート電極ＣＧの高さよりもメモリ・ゲート電極ＭＧの高さを低くすることにより、コントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧとの間の電荷蓄積用絶縁膜９の先端９ｓ上におけるコバルトシリサイド層の成長を抑制することができるため、本実施形態３においても、シリサイド形成工程における、コントロール・ゲート電極ＣＧ／メモリ・ゲート電極ＭＧ間のショートを抑制することができる。
【００９５】
また、ＣＧ／ＭＧ間のショートを抑制することができるため、コントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧ間に適正な電圧印加が可能となり、不揮発性記憶素子Ｑｍを有する半導体装置の製造歩留まり向上を図ることができる。
【００９６】
（実施形態４）
実施の形態４では、図１２に示すように、2回目の熱処理（活性化するための熱処理）により相変化させてコバルトシリサイド層１５を形成した後、このコバルトシリサイド層１５に対してエッチング工程を追加することで、ＣＧ／ＭＧ間のショートに対するマージンを向上する事が可能となる。
【００９７】
上記のエッチング工程については、実施形態１と同様のＨＰＭ洗浄及びＡＰＭ洗浄を含むウエットエッチング法で行う。但し、洗浄時間は、前述の実施形態１と異なり、APM洗浄時間が約５分程度、HPM洗浄時間が約１０分程度の条件下で行う。このような工程を追加することで、コントロール・ゲート電極ＣＧとメモリ・ゲート電極ＭＧとの間における電荷蓄積用絶縁膜９の先端９ｓ上に微少なコバルトシリサイド層１５が残っていた場合や異物の付着が除去され、ＣＧ／ＭＧ間のショートに対するマージンを向上する事が可能となる。
【００９８】
なお、本実施形態４の工程を、前述の実施形態１〜３と組み合わせて適用することで、更なる効果が得ることができるのは勿論である。
【００９９】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０１００】
例えば、実施形態１〜３及び実施形態１の変形例を各々組み合わせて実施することも可能であり、各々の効果を得ることができる。
【０１０１】
また、前述の実施形態では、コントロール・ゲート電極ＣＧ及びメモリ・ゲート電極ＭＧの半導体膜としてポリシリコン膜を用いた例について説明したが、本発明は、半導体膜として、単結晶シリコン膜、若しくは非晶質シリコン膜を用いた場合、或いは他の半導体膜を用いた場合においても適用できる。但し、導電性、成膜の難易度、信頼性、シリコン基板との線膨張係数差などを考慮すると、ポリシリコン膜を用いることが望ましい。
【０１０２】
また、前述の実施形態では、金属・半導体反応層として、コバルトシリサイド層を形成する例について説明したが、本発明は、タングステンシリサイド（ＷＳｉ）層、チタンシリサイド（ＴｉＳｉ）層、ニッケルシリサイド（ＮｉＳｉ）層などの他の金属・半導体反応層を形成する場合においても適用できる。特に、コバルトシリサイドは細幅配線における抵抗上昇が小さいため、ディープサブミクロンデバイスにおいて広く使用されている。
【図面の簡単な説明】
【０１０３】
【図１】本発明の実施形態１である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。
【図２】本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。
【図３】図２に続く半導体装置の製造工程を示す模式的断面図である。
【図４】図３に続く半導体装置の製造工程を示す模式的断面図である。
【図５】図４に続く半導体装置の製造工程を示す模式的断面図である。
【図６】図５に続く半導体装置の製造工程を示す模式的断面図である。
【図７】図６に続く半導体装置の製造工程を示す模式的断面図である。
【図８】図７に続く半導体装置の製造工程を示す模式的断面図である。
【図９】図８に続く半導体装置の製造工程を示す模式的断面図である。
【図１０】図９の一部を拡大した模式的断面図である。
【図１１】図９に続く半導体装置の製造工程を示す模式的断面図である。
【図１２】図１１の一部を拡大した模式的断面図である。
【図１３】実施形態１における不揮発性記憶素子のＣＧ−ＭＧ間のショートチェック結果を示す図である。
【図１４】実施形態１の変形例における不揮発性記憶素子のＣＧ−ＭＧ間のショートチェック結果を示す図である。
【図１５】本発明の実施形態２である半導体装置の製造工程を示す模式的断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す模式的断面図である。
【図１７】実施形態２のＣＧ−ＭＧ間のショートチェック結果を示す図である。
【図１８】本発明の実施形態３である半導体装置の製造工程を示す模式的断面図である。
【図１９】従来の不揮発性記憶素子の製造工程を示す模式的断面図である。
【図２０】図１９に続く不揮発性記憶素子の製造工程を示す模式的断面図である。
【図２１】図２０に続く不揮発性記憶素子の製造工程を示す模式的断面図である。
【図２２】従来における不揮発性記憶素子のＣＧ−ＭＧ間のショート結果を示す図である。
【符号の説明】
【０１０４】
１…シリコン基板、２…素子分離領域、３…ｐ型ウエル領域、４…ｐ型半導体領域、５…ゲート絶縁膜、６…ポリシリコン膜、７…絶縁膜、８…ｐ型半導体領域、９…電荷蓄積用絶縁膜、１０…ポリシリコン膜、１１…ｎ型半導体領域、１２…サイドウォールスペーサ、１３…ｎ型半導体領域、１４…コバルト膜、１５ａ…コバルトシリサイド層（ＣｏＳｉおよびＣｏＳｉ２）、１５…コバルトシリサイド層（ＣｏＳｉ２）、１６…層間絶縁膜、１７…接続孔、１８…導電性プラグ、１９…配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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