(57)【要約】【課題】  高耐圧および低オン抵抗のバランスに優れ、小型化が可能な半導体装置を提供する。【解決手段】  ｎ＋型半導体基板１２と、ｎ＋型半導体基板１２の表面に形成されるｎ型ドリフト領域１４と、ｎ型ドリフト領域１４の表面に形成されるｐ型ベース領域１８と、ｎ型ドリフト領域１４内において、ｐ型ベース領域１８に接するとともに、ｐ型ベース領域１８に対して垂直な方向に所定の深さに設けられる複数のｐ型コラム領域１６と、各ｐ型コラム領域１６の深さ方向に沿った中心から等間隔離間して、ｐ型ベース領域１８を貫通してｎ型ドリフト領域１４の一部に埋設されて設けられる複数のゲート電極２０と、ｐ型ベース領域１８の表面に各ゲート電極２０を挟んで設けられるｎ型ソース領域２２と、ｎ＋型半導体基板１２の裏面に接続するドレイン電極３０と、ｎ型ソース領域２２に接続するソース電極２８と含む。【選択図】  図１
2006093430.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型半導体基板と、
前記第一導電型半導体基板の表面に形成される第一導電型ドリフト領域と、
前記第一導電型ドリフト領域の表面に形成される第二導電型ベース領域と、
前記第一導電型ドリフト領域内において、前記第二導電型ベース領域に接するとともに、当該第二導電型ベース領域に対して垂直な方向に所定の深さに設けられる複数の第二導電型コラム領域と、
前記各第二導電型コラム領域の深さ方向に沿った中心から等間隔離間して、前記第二導電型ベース領域を貫通して前記第一導電型ドリフト領域の一部に埋設されて設けられる複数のゲート電極と、
前記第二導電型ベース領域の表面に前記各ゲート電極を挟んで設けられる第一導電型ソース領域と、
前記第一導電型半導体基板の裏面に接続するドレイン電極と、
前記第一導電型ソース領域に接続するソース電極と
含み、
前記各第二導電型コラム領域の平面位置は各隣接するコラムの深さ方向に沿った中心が等間隔離間しており、
前記ゲート電極は前記第二導電型コラム領域の周囲をトレンチ状に形成され、
オフ時に前記ドレイン電極および前記ソース電極間に逆バイアス電圧を印加したときに前記ゲート電極により形成されるチャネル面が等価な面方位である構造を有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記チャネル面は、Ｓｉ（１００）面と等価の面方位であることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
平面視したときの単位セルが長方形状であり、長辺と短辺との比が略２：√２であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に高耐圧のＭＯＳＦＥＴ構造を有する半導体装置に関する。
【背景技術】
【０００２】
一般に半導体装置は、片面に電極部を持つ横型と、両面に電極部を持つ縦型とに大別できる。特に縦型の半導体装置は、オン時にドリフト電流が流れる方向と、オフ時に逆バイアス電圧による空乏層が延びる方向とがともに基板の厚み方向（縦方向）である。この相対向する二つの主面に設けられた電極間に電流が流される縦型半導体装置において、高耐圧化を図るには、両電極間の高抵抗層の比抵抗を大きく、厚みを持たせなければならなかった。このため、高耐圧の半導体装置ほど、オン抵抗が大きくなることとなり、耐圧とオン抵抗とはトレードオフの関係にある。低消費電力の素子を実現するためには、高耐圧を維持しつつ、低オン抵抗を実現する必要がある。
【０００３】
特許文献１には、半導体基板上、ゲート電極下方にドリフト層およびベース領域下方にコラム層である仕切り領域を設けて、これら二つの層をドレイン層に接するように構成して電界緩和層として作用させて、高耐圧を実現するパワーＭＯＳＦＥＴが開示されている。
【０００４】
特許文献２には、ドレイン領域とベース領域との間にｐｎ接合部からなる電界緩和層として作用するドリフト領域およびコラム領域を設けてなるスーパージャンクション構造を備えて高耐圧を実現し、さらにソース領域、ベース領域およびドリフト領域を縦方向に配置してこれらの層に沿ってゲート電極を設けて、オン時にベース領域のゲート電極に面する部分を反転させてチャネル面を形成するように構成して、低オン抵抗の実現を図るパワーＭＯＳＦＥＴが開示されている。
【特許文献１】特開２００１−２９８１９０号公報（第２２頁、図１（ｂ））
【特許文献２】特開２０００−２６０９８４号公報（第９頁、図４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献１に記載の技術では、ゲート電極が半導体装置の主面の方向に平らであるプレーナー構造であるため、ドレイン電極からゲート電極に電圧を印加したとき、すなわちオン時にはゲート電極下方の隣接するベース領域に挟まれたドリフト領域部分に空乏層が生じてしまい、その結果ゲート電極へ印加される電流経路が著しく狭くなるため、いわゆるジャンクションＦＥＴ抵抗が発生して、その結果オン抵抗が大きくなってしまう。これはゲート電極のサイズを小さく、すなわちベース領域間距離を小さくするほどにジャンクション抵抗は無視できないことになり、オン抵抗を実現するためには単位セルあたりの半導体装置のサイズを小さくすることが困難であった。
【０００６】
また、特許文献２に記載の技術では、一方向に伸びるトレンチ状のゲート電極を有する縦型のＭＯＳＦＥＴを構成することからゲート電極が配置される方向である横方向のサイズダウンを行っても、特許文献１に記載の半導体装置に比べると低オン抵抗を実現することは可能である。しかし、奥行き方向のサイズダウンは、オン時にゲート電極とベース領域の接合面付近で生じるチャネル面の長さを短くすることになり、結果としてオン抵抗を小さくすることが困難になってしまうため、さらなる改善が求められていた。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、第一導電型半導体基板と、
前記第一導電型半導体基板の表面に形成される第一導電型ドリフト領域と、
前記第一導電型ドリフト領域の表面に形成される第二導電型ベース領域と、
前記第一導電型ドリフト領域内において、前記第二導電型ベース領域に接するとともに、当該第二導電型ベース領域に対して垂直な方向に所定の深さに設けられる複数の第二導電型コラム領域と、
前記各第二導電型コラム領域の深さ方向に沿った中心から等間隔離間して、前記第二導電型ベース領域を貫通して前記第一導電型ドリフト領域の一部に埋設されて設けられる複数のゲート電極と、
前記第二導電型ベース領域の表面に前記各ゲート電極を挟んで設けられる第一導電型ソース領域と、
前記第一導電型半導体基板の裏面に接続するドレイン電極と、
前記第一導電型ソース領域に接続するソース電極と
含み、
前記各第二導電型コラム領域の平面位置は各隣接するコラムの深さ方向に沿った中心が等間隔離間しており、
前記ゲート電極は前記第二導電型コラム領域の周囲をトレンチ状に形成され、
オフ時に前記ドレイン電極および前記ソース電極間に逆バイアス電圧を印加したときに前記ゲート電極により形成されるチャネル面が等価な面方位である構造を有することを特徴としている。
【０００８】
本発明によれば、ゲート電極−ソース電極間にバイアス電圧が印加されていないときに、ドレイン電極−ソース電極間に逆バイアス電圧が印加された場合に、第一導電型ドリフト領域および第二導電型ベース領域の間、第一導電型ドリフト領域および第二導電型コラム領域の間、第二導電型コラム領域および第一導電型半導体基板の間の三つの接合より空乏層が拡がり、ドレイン電極−ソース電極間には電流は流れない、すなわちオフ状態となる。
【０００９】
また、ゲート電極−ソース電極間にバイアス電圧が印加されているときは、ゲート電極と対向する第二導電型ベース領域の表面が反転状態となり、チャネルを形成し、ドレイン電極−ソース電極間の電圧に応じた電流が流れる、すなわちオン状態となる。
【００１０】
また、各第二導電型コラム領域の間隔が等距離であるため、チャージバランスの不均一が生じることがないため、スーパージャンクション構造による高耐圧が実現される。一方で、トレンチ状のゲート電極で形成されるチャネル面を同じ面方位とすることで、チャネル幅を固定したときに、オン抵抗を最小とする面方位を選択することができるようになるため、半導体装置の小型化を行ったときであっても、低オン抵抗が実現される。このように、高耐圧および低オン抵抗のバランスを最適化することができるようになる。したがって、オン抵抗を最小にしつつ、降伏電圧を最大とすることができるようになる。
【発明の効果】
【００１１】
本発明によれば、高耐圧および低オン抵抗のバランスに優れ、小型化が可能な半導体装置を提供することができるようになる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係る半導体装置の実施形態について、図面を参照しながら詳細に説明する。
なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１３】
図１は、本実施形態に係る半導体装置の断面図であり、図２は図１の半導体装置の平面図である。なお、図１は図２におけるＡ−Ａ’断面図である。
【００１４】
この半導体装置１０において、第一導電型半導体基板であるｎ＋型半導体基板１２は、高濃度のｎ型半導体であり、一方の面に第一導電型ドリフト領域であるｎ型ドリフト領域１４と、他方の面に金属電極で構成されるドレイン電極３０とが設けられている。
【００１５】
ｎ型ドリフト領域１４は、ｎ＋型半導体基板１２の表面で、例えばリンをドープしながらシリコンをエピタキシャル成長させて形成されるエピタキシャル層から構成される。また、ｎ型ドリフト領域１４の表面には、第二導電型ベース領域であるｐ型ベース領域１８が形成される。
【００１６】
また、ｎ型ドリフト領域１４内に第二導電型コラム領域であるｐ型コラム領域１６が複数設けられている。このｐ型コラム領域１６は、ｐ型ベース領域１８に接するとともに、このｐ型ベース領域１８に対して垂直な方向に所定の深さに設けられている。また、図２に示したように、平面方向から見たときに隣接するｐ型コラム領域１６は互いに深さ方向に沿った中心が等間隔離間するようになっている。例えば、互いに隣接する３つのｐ型コラム領域１６の中心を結んで形成される三角形が正三角形となる。また、図１では、ｐ型コラム領域１６がｎ＋型半導体基板１２まで到達せず、ｎ型ドリフト領域１４の中で収まるように形成されているが、ｎ型ドリフト領域１４を貫通してｎ＋型半導体基板１２に到達するように形成されていてもよい。
【００１７】
ゲート電極２０は、各ｐ型コラム領域１６の深さ方向の中心から等間隔離間した位置に、ｐ型コラム領域１６を取り囲むようにトレンチパターン１１３（図２参照）が形成されたところに設けられている。また、ゲート電極２０は、ｐ型ベース領域１８を貫通して、一部をｎ型ドリフト領域１４に埋設されるように形成され、ゲート酸化膜２４を介してｎ型ドリフト領域１４、ｐ型ベース領域１８および後述するｎ型ソース領域２２と対向する。
【００１８】
また、ｐ型ベース領域１８の表面側において、各ゲート電極２０を挟んで第一導電型ソース領域であるｎ型ソース領域２２が設けられている。さらに、ｎ型ソース領域２２およびｐ型ベース領域１８には、ソース電極２８が接続されている。このソース電極２８は、ゲート電極２０とは、絶縁膜２６を介して対向しており、電気的には接続していない。
【００１９】
半導体装置１０によれば、ゲート電極２０−ソース電極２８間にバイアス電圧を印加しない状態で、ドレイン電極３０−ソース電極２８間に逆バイアス電極が印加されたときに、ｎ型ドリフト領域１４およびｐ型ベース領域１８の間、ｎ型ドリフト領域１４およびｐ型コラム領域１６の間、およびｐ型コラム領域１６およびｎ＋型半導体基板１２の間の各接合面により空乏層が拡がり、その結果ドレイン電極３０−ソース電極２８間には電流が流れなくなり、オフ状態となる。
【００２０】
このとき、ｎ型ドリフト領域１４およびｐ型コラム領域１６の全体が電界緩和層として作用して、これらの接合面から空乏層が広がることから、ｎ型ドリフト領域１４およびｐ型コラム領域１６の全体が空乏化される。
【００２１】
ここで、隣接する各ｐ型コラム領域１６の深さ方向に沿った中心間の間隔が一定であるため、電界緩和層としてのチャージバランスにおいて不均一が生じることがなく、図３に示したように、電界緩和層におけるｎ型ドリフト領域１４およびｐ型コラム領域１６の接合面における電界の状態は、この接合面がｐ型ベース領域１８からｎ＋型半導体基板１２まで到達していても、到達していなくても関係なく、ｐ型ベース領域１８からｎ＋型半導体基板１２にかけての全域で均一になることが、本発明者によって見出されている。これにより、ｐ型コラム領域１６とｎ型ドリフト領域１４とが交互に形成されるようなスーパージャンクション構造による高耐圧が実現される。
【００２２】
また、図２に示した平面視したときの単位セル１１７（ｐ型コラム領域１６を取り囲むゲート電極よりなるトレンチパターン１１３の中線で囲まれた領域）が長方形状であり、長辺と短辺との比が略２：√２としたときに、トレンチパターン１１３の幅を最小にして、隣接するｐ型コラム領域１６の深さ方向に沿った中心間の間隔が一定になることが、本発明者により見出されている。したがって、各単位セルの間隔を最小とすることで、高耐圧を実現しつつ、半導体装置の小型化が可能になる。
【００２３】
また、ゲート電極２０−ソース電極２８間にバイアス電圧が印加されているときは、ゲート電極２０と対向するｐ型ベース領域１８の表面が反転状態となり、チャネルを形成し、ドレイン電極３０−ソース電極２８間の電圧に応じた電流が流れ、オン状態となる。
【００２４】
このとき、図２に示したように、トレンチパターン１１３に合わせてゲート電極２０を形成することから、ゲート電極２０とｐ型ベース領域１８とが対向する面がチャネル面１１５として表すことができる。このチャネル面１１５はｐ型コラム領域１６を取り囲むようにそれぞれ等価な面方位を有しており、チャネルが形成される幅（チャネル幅）を固定したときに、オン抵抗を最小とする面方位を選択することができる。
【００２５】
一般に、半導体装置の小型化を行ったときにはこのチャネル幅が小さくなることからオン抵抗が高くなることが知られているが、このチャネル面がＳｉ（１００）面と等価の面方位であるときに、電荷（キャリア）移動度が最大となることが、本発明者により見出されており、たとえ半導体装置の小型化を行ったときであっても、低オン抵抗が実現される。
【００２６】
図１および図２に示したような半導体装置は、例えば以下のように作成される。
まず、不純物が高濃度のシリコン基板であるｎ型半導体基板を形成し、得られたｎ＋型半導体基板１２の表面に、例えばリンをドープしながらシリコンをエピタキシャル成長させて、ｎ型ドリフト領域１４が形成される。このとき、ｎ型ドリフト領域１４の方がｎ＋型半導体基板１２よりも不純物濃度を低くなるように調整する。
【００２７】
続いて、ｎ型ドリフト領域１４の表面にｐ型ベース領域１８を形成した後に、ゲートトレンチを形成してトレンチの壁面にゲート酸化膜２４を設けて、その内側にゲート電極２０を形成する。さらに、所定の位置に高エネルギーイオン注入を行って、ｐ型コラム領域１６を形成する。ここで、ｐ型コラム領域１６は、ｐ型ベース領域１８よりも先に形成してもよい。
【００２８】
ｐ型ベース領域１８の表面に、ｎ型ソース領域２２を形成して、ゲート電極を完全に覆うように絶縁膜２６を形成して、この絶縁膜２６、ｎ型ソース領域２２およびｐ型ベース領域１８を覆うようにアルミニウムなどを用いてソース電極２８を形成する。一方で、ｎ＋型半導体基板１２の裏面には所定の金属を用いてドレイン電極３０が形成される。
【００２９】
以上のように、本実施形態の半導体装置によれば、半導体装置の小型化を可能にするとともに高耐圧および低オン抵抗のバランスを最適化することができるようになる。すなわち、オン抵抗を最小にしつつ、降伏電圧を最大とすることができる小型半導体装置を提供することができるようになる。
【００３０】
なお、本実施形態では、高濃度のｎ型の半導体基板を用いてｎ型半導体層からなるドリフト領域に対してｐ型半導体層からなるコラム領域を形成した半導体装置について説明したが、ｎ型およびｐ型の半導体層を入れ替えた半導体装置にしても本発明と同様の効果がえられることはいうまでもない。
【図面の簡単な説明】
【００３１】
【図１】本実施形態に係る半導体装置の断面図である。
【図２】前記実施形態に係る半導体装置の平面図である。
【図３】前記実施形態に係る半導体装置の電界緩和層における電界の状態を示す図である。
【符号の説明】
【００３２】
１０  半導体装置
１２  ｎ＋型半導体基板
１４  ｎ型ドリフト領域
１６  ｐ型コラム領域
１８  ｐ型ベース領域
２０  ゲート電極
２２  ｎ型ソース領域
２８  ソース電極
３０  ドレイン電極
１１５  チャネル面
【図１】
2006093430.tif 000003
【図２】
2006093430.tif 000004
【図３】
2006093430.tif 000005