(57)【要約】【課題】コンタクトホール側壁のバリアメタル層の抵抗を下げることにより、コンタクト抵抗を低抵抗化することができる半導体装置の製造方法を提供する。【解決手段】半導体基板１上に層間絶縁膜３を形成し、層間絶縁膜３にコンタクトホール３ａを形成した後に、コンタクトホール３ａの底部および側壁に、チタン（Ｔｉ）層４ａおよび窒化チタン（ＴｉＮ）層４ｂからなるバリアメタル層４を形成する。その後、コンタクトホールの側壁におけるバリアメタル層４にイオン注入することにより、バリアメタル層４中に含まれる炭素等の不純物を除去する。イオン注入後、コンタクトホール３ａ内に埋め込み導電層６を形成することにより、バリアメタル層４および埋め込み導電層６からなるコンタクトが形成される。【選択図】図４
2006165330.tif 000002
【特許請求の範囲】
【請求項１】
基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホールの底部および側壁にバリアメタル層を形成する工程と、
前記コンタクトホールの側壁における前記バリアメタル層にイオン注入する工程と、
前記コンタクトホール内に埋め込み導電層を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記イオン注入する工程において、前記コンタクトホールの側壁における前記バリアメタル層にのみイオン注入される角度でイオン注入する
請求項１記載の半導体装置の製造方法。
【請求項３】
前記イオン注入する工程において、前記基板中で不活性な粒子をイオン注入する
請求項１記載の半導体装置の製造方法。
【請求項４】
前記イオン注入する工程において、イオンビームの発散を抑制し得る質量をもつ粒子をイオン注入する
請求項１記載の半導体装置の製造方法。
【請求項５】
前記イオン注入する工程において、複数の方向から複数回、イオン注入する
請求項１記載の半導体装置の製造方法。
【請求項６】
前記バリア層を形成した後、前記埋め込み導電層を形成する工程の前に、前記コンタクトホールの底部における前記バリアメタル層をプラズマガスに晒す工程をさらに有する
請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、バリア層を備えたコンタクトを形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路（ＶＬＳＩ）は、その集積度を上げることにより素子性能を向上させてきた。集積度が上がるにつれ、配線は微細化されている。また、例えば下層導電層と上層配線とを接続するために層間絶縁膜に形成されるコンタクトホールも微細化しており、コンタクト径の微細化に伴い、コンタクトホールのアスペクト比は大きくなっている。
【０００３】
下層導電層としては、半導体基板に形成されたトランジスタのゲート電極や、ソースあるいはドレイン領域となる半導体層が挙げられる。従来、層間絶縁膜に形成されたコンタクトホールには、バリアメタル層を形成した後に、タングステンなどの低抵抗な導電層を埋め込むことにより、コンタクトを形成している。
【０００４】
上記のように、コンタクトホール径は微細化してきているため、コンタクトの面積が小さくなり、コンタクト抵抗を下げることが困難となってきている。例えば、６５ｎｍφのコンタクトでは、１コンタクト当たり８０Ω以下の抵抗が求められているが、現状ではこの要求を満足させることは困難となっている。
【０００５】
従来、コンタクトの形成方法では、まず、層間絶縁膜に設けられたコンタクトホール内に、例えばチタン（Ｔｉ）層と、窒化チタン（ＴｉＮ）層の積層膜からなるバリアメタル層を形成する。その後、コンタクトホール内をＣＶＤ法により比抵抗の小さいタングステン層（いわゆるブランケットタングステン）で埋め込む。最後に、層間絶縁膜上の不要な導電層をエッチバックあるいはＣＭＰ（Chemical Mechanical Polishing）法により除去することにより、コンタクトを形成している（例えば、特許文献１，２参照）。
【０００６】
上記のバリアメタル層を構成する窒化チタン層の形成方法として、物理的気相蒸着（Physical Vapor Deposition:ＰＶＤ）法と、化学的気相蒸着（Chemical Vapor Deposition：ＣＶＤ）法の２つの方法があるが、素子の高集積化により段差被覆性の優れるＣＶＤ法が採用される傾向にある。例えば、ＣＶＤ法の１種であるＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）により窒化チタン層が形成される。ＭＯＣＶＤ法とは、有機金属化合物の熱分解反応を利用して半導体膜を成膜する手法である。
【特許文献１】特開２０００−３１２７０号公報
【特許文献２】特開２００４−１１１４７９号公報
【特許文献３】特開平８−３３７８７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、バリアメタル層として用いる窒化チタン層の比抵抗が高いという問題があった。これは、窒化チタン層は、ＭＯＣＶＤ法などのＣＶＤ法により形成されることから、膜中に炭素（Ｃ）等の不純物を多く含み、比抵抗が純粋な窒化チタン層と比べて高くなってしまうためである。
【０００８】
上記したようにコンタクト径が微細化しているため、コンタクト抵抗を高める窒化チタン層への不純物の混入の影響が無視できなくなってきている。コンタクト抵抗への窒化チタン層の影響を下げるため、窒化チタン層の膜厚を薄くすることが考えられる。しかし、膜厚を薄くした場合には、バリア性を確保できないという問題がある。
【０００９】
また、アニール処理等により窒化チタン層中の不純物を除去する方法も考えられる。しかし、近年のＬＳＩにおいてはソースあるいはドレインとなる半導体層の抵抗を下げる目的で、当該半導体層の表面にシリサイド（例えばＮｉＳｉ）を形成するサリサイド構造が用いられている。このシリサイドの耐熱性の観点から、５００℃以上の熱処理を施すことができない。
【００１０】
また、プラズマ処理で窒化チタン層中の不純物を除去する方法が提案されている（特許文献３参照）。この場合には、コンタクト底面はプラズマに晒されることで膜中の不純物がなくなり比抵抗は下がるものの、側壁に関してはプラズマの影響を受けないので膜質は改善されず、側壁のバリアメタル層の比抵抗は高いままである。この結果、コンタクトのうち実質的に電流が流れる抵抗の低い部分はタングステン層の部分だけになってしまうため、バリアメタル層（特に窒化チタン層）の膜厚分だけ実質的なコンタクト径が小さくなり、結果として、コンタクト抵抗を下げることができない。
【００１１】
本発明は上記の事情に鑑みてなされたものであり、その目的は、コンタクトホール側壁のバリアメタル層の抵抗を下げることにより、コンタクト抵抗を低抵抗化することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホールの底部および側壁にバリアメタル層を形成する工程と、前記コンタクトホールの側壁における前記バリアメタル層にイオン注入する工程と、前記コンタクトホール内に埋め込み導電層を形成する工程とを有する。
【００１３】
上記の本発明の半導体装置の製造方法では、層間絶縁膜に形成されたコンタクトホールの底部および側壁にバリアメタル層を形成する。このバリアメタル層には炭素等の不純物が含まれてしまう場合がある。
バリアメタル層を形成した後に、前記コンタクトホールの側壁におけるバリアメタル層にイオン注入する。イオン種により、バリアメタル層中の炭素等と他の原子との結合が切断されて、炭素等の不純物が除去される。
その後、コンタクトホール内に埋め込み導電層を形成することにより、バリアメタル層および埋め込み導電層からなるコンタクトが形成される。
【発明の効果】
【００１４】
本発明によれば、コンタクトホール側壁のバリアメタル層の抵抗を下げることができ、コンタクト抵抗を低抵抗化することができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。図１〜図５は、本実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【００１６】
シリコンからなる半導体基板１に、トランジスタなどの回路素子を形成した後に、半導体基板１上に当該回路素子に接続するコンタクトを形成する。本例では、図１（ａ）に示すように、回路素子の一部である下層導電層２のみを図示している。下層導電層２は、例えばトランジスタのソースあるいはドレインとなる半導体領域である。この場合には、例えば、当該下層導電層２の表面には、シリサイド層（例えばＮｉＳｉ層）が形成される。
【００１７】
上記の回路素子が形成された半導体基板１上に、層間絶縁膜３を形成する。層間絶縁膜３は、例えばＣＶＤ法により酸化シリコン膜を堆積することにより形成する。なお、層間絶縁膜は、酸化シリコン以外の絶縁膜であってよく、また、低誘電率膜であってもよい。
【００１８】
次に、図１（ｂ）に示すように、層間絶縁膜３に、下層導電層２を露出させるコンタクトホール３ａを形成する。当該工程では、例えば、リソグラフィ技術により層間絶縁膜３上にレジストパターンを形成する。そして、当該レジストパターンをマスクとして層間絶縁膜３をエッチングした後、レジストパターンを除去する。これにより、コンタクトホール３ａが形成される。コンタクトホール３ａは、後工程で形成する配線と、回路素子（本例では下層導電層２）とを接続するためのものである。
【００１９】
次に、図２（ａ）に示すように、コンタクトホール３ａの内壁および層間絶縁膜３上に、チタン（Ｔｉ）層４ａを形成する。例えば、スパッタリング法により２０ｎｍ程度の膜厚のチタン層４ａを形成する。内壁とは、コンタクトホール３ａの側壁および底部を意味する。これにより、下層導電層２と接触するチタン層４ａが形成される。
【００２０】
次に、図２（ｂ）に示すように、チタン層４ａ上に窒化チタン（ＴｉＮ）層４ｂを形成する。例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により５ｎｍ程度の膜厚の窒化チタン層４ｂを形成する。これにより、コンタクトホール３ａの内壁を被覆するチタン層４ａおよび窒化チタン層４ｂからなるバリアメタル層４が形成される。
【００２１】
続いて、必要により、窒素雰囲気中で４００℃の熱処理を行う。これは、窒化チタン層４ｂのバリア性を強化するためである。
【００２２】
次に、図３（ａ）に示すように、プラズマ処理を行う。例えば、窒素ガスと水素ガスの混合ガスを利用したプラズマ処理を行う。このプラズマ処理は方向性をもつため、主としてコンタクトホール３ａの底部における窒化チタン層４ｂに例えば活性化された水素あるいは窒素のイオン種が進入し、このイオン種により窒化チタン層４ｂ中の炭素と窒素の結合が切断されて、炭素が膜中から除去される。
【００２３】
次に、図３（ｂ）に示すように、イオン注入法により、コンタクトホール３ａの側壁における窒化チタン層４ｂにイオンを照射する。これにより、プラズマ処理と同様の効果が得られ、コンタクトホール３ａの側壁における窒化チタン層４ｂ中の炭素などの不純物を除去することができる。
【００２４】
上記の工程では、コンタクトホール３ａの側壁における窒化チタン層４ｂにのみイオン注入を施す必要がある。これは、コンタクトホール３ａの底面にイオン注入を施した場合には、イオンはバリアメタル層４を突き抜けて下層導電層２まで到達する可能性があるからである。その場合、半導体基板１であるシリコン中で欠陥となる可能性もある。コンタクトホール３ａの側壁における窒化チタン層４ｂにイオン注入する場合には、仮にイオンがバリアメタル層４を突き抜けたとしても、イオンが層間絶縁膜３中に留まるため、電気的に影響することはない。
【００２５】
例えばコンタクトホール３ａの径を６５ｎｍ、層間絶縁膜３の膜厚を４５０ｎｍとすると、半導体基板１の主面の法線に対して８．３°傾けてイオン注入することにより、コンタクトホール３ａの側壁にのみイオンが注入される。
【００２６】
上記の斜めイオン注入は、偏向器により照射するイオンの角度を変えても、半導体基板を傾けてもよい。ここで、コンタクトホール３ａの側壁における窒化チタン層４ｂの全体にイオン注入するため、例えば、多方向（例えば４方向）から斜めイオン注入を複数回行う（ステップ注入）ことが好ましい。
【００２７】
注入するイオン種であるが、例えばシリコンからなる半導体基板１中への拡散による影響を避けるためには、シリコン中で不活性なイオンを使用することが好ましい。このようなイオン種としては、窒素のほか、Ｎｅ，Ａｒ，Ｋｒ，Ｘｅなどの希ガス類元素が挙げられる。
【００２８】
上記の不活性なイオンの中でもＸｅなどの比較的質量の重いイオンを使用することがさらに好ましい。質量の重いイオンを使う利点は以下の通りである。
【００２９】
まず、質量の重いイオンを使用すると、同じ深さのイオン注入プロファイルを得ようとした場合、軽いイオンに比べて高いエネルギーでイオン注入することができる。例えば、本実施形態において、注入イオン分布のピークをチタン層４ａと窒化チタン層４ｂの界面に設定し、８．３°の注入角度でイオン注入する場合には、Ｎイオンでは１ｋｅＶで注入する必要があるが、Ｘｅイオンの場合には１０ｋｅＶと比較的高いエネルギーで注入することができる。
【００３０】
ここで高いエネルギーで注入することは、以下の利点がある。低エネルギーでイオン注入した場合は、イオンは空間電荷効果によりイオンビーム中で互いのイオンが反発してビームが発散するために、ビーム中での角度分散が大きくなってしまうので、正確な注入角度でイオン注入することが困難となる。
【００３１】
これに対し、エネルギーが高い場合はビームの発散が少ないので、比較的正確な注入角度でイオン注入が可能である。さらに高エネルギーでイオン注入する場合にはビーム電流が多くなるという利点があるので、スループットの面でも有利である。
【００３２】
例えば、Ｘｅ＋を１０ｋｅＶの注入エネルギー、５×１０１５ｃｍ−２のドーズ量で、８方向から複数回イオン注入する。これにより、コンタクトホール３ａの側壁におけるバリアメタル層４、特に窒化チタン層４ｂ中の炭素などの不純物を除去し、膜質を改善することができる。この結果、側壁の窒化チタン層４ｂの比抵抗を下げることができる。
【００３３】
次に、図４（ａ）に示すように、窒化チタン層４ｂ上に例えばタングステンからなるシード層５を形成する。シード層５として、例えば、ＡＬＤ（Atomic Layer Deposition）法により７ｎｍ程度の膜厚のタングステン層を形成する。シード層５は、後にＣＶＤ法により成膜するタングステンの段差被覆性を向上させるために形成する。ただし、シード層５は形成しなくてもよい。
【００３４】
次に、図４（ｂ）に示すように、コンタクトホール３ａ内に埋め込み導電層６を形成する。例えば、埋め込み導電層６として、ＣＶＤ法により４５０ｎｍ程度の膜厚のタングステン層を堆積させる。ＣＶＤ法では、コンタクトホール３ａ内の他、層間絶縁膜３上にも埋め込み導電層６が堆積する。
【００３５】
次に、図５（ａ）に示すように、層間絶縁膜３上の不要な導電層を除去する。例えば、エッチバックあるいはＣＭＰ（Chemical Mechanical Polishing）法により、層間絶縁膜３上のバリアメタル層４、シード層５、埋め込み導電層６を除去する。これにより、層間絶縁膜３のコンタクトホール３ａ内にバリアメタル層４、シード層５および埋め込み導電層６からなるコンタクト７が形成される。
【００３６】
次に、層間絶縁膜３上に、コンタクト７に接続する配線８を形成する。配線８の材料には限定はなく、例えば、アルミニウム配線や、銅配線を形成する。
【００３７】
以上のようにして、下層導電層２と配線８とを接続するコンタクト７が形成される。以降の工程としては、多層配線を形成するため、引き続き図１〜図５の工程が行われる。
【００３８】
上記の本実施形態に係る半導体装置の製造方法によれば、コンタクトホール３ａの側壁におけるバリアメタル層４、特に窒化チタン層４ｂにイオン注入を施すことにより、窒化チタン層４ｂ中の炭素などの不純物を除去することができ、窒化チタン層４ｂの比抵抗を下げることができる。この結果、コンタクトホール３ａの側壁におけるバリアメタル層４にイオン注入をしなかった場合に比べて、コンタクト７の抵抗を下げることができる。
【００３９】
上記のイオン注入工程において、コンタクトホール３ａの側壁におけるバリアメタル層４にのみイオンが注入される注入角度に設定することにより、イオンが半導体基板１に進入することはない。このため、半導体基板１に形成された回路素子の電気的特性に影響を与えてしまうこともない。
【００４０】
また、斜めイオン注入を多方向から複数回イオン注入することにより、コンタクトホール３ａの側壁における窒化チタン層４ｂの全体にイオンを注入できる。この結果、コンタクトホール３ａの側壁における窒化チタン層４ｂの全体の比抵抗を下げることができる。
【００４１】
また、比較的に質量の重いイオンを注入することにより、空間電荷効果によるビームの発散を抑制することができ、正確な注入角度でイオン注入することができる。
【００４２】
さらに、コンタクトホール３ａの底部におけるバリアメタル層４、特に窒化チタン層４ｂにプラズマ処理を施すことにより、この部分の窒化チタン層４ｂの比抵抗をさらに下げることができ、コンタクト７のさらなる低抵抗化に寄与することができる。なお、このプラズマ処理は、上記のイオン注入の後に行っても良い。
【００４３】
本発明は、上記の実施形態の説明に限定されない。例えば、本実施形態では、下層導電層２がトランジスタのソースあるいはドレインとなる半導体領域の例について説明したが、例えばトランジスタのゲート電極であってもよい。また、配線と配線を接続するコンタクトの場合には、下層導電層２は下層の配線であってもよい。
【００４４】
本実施形態では、バリアメタル層４としてチタン層４ａと窒化チタン層４ｂの積層膜を採用し、埋め込み導電層６としてタングステンを採用する例について説明したが、他の材料を用いてもよい。化学気相蒸着を用いてバリアメタル層４を形成する場合には、同様にして膜中に炭素などの不純物が存在するため、本発明による効果が得られるからである。また、バリアメタルの形成方法として、化学気相蒸着以外にも同様にして膜中に不純物が混入されてしまうような成膜方法を採用する場合にも、本発明の効果が得られる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００４５】
【図１】本実施形態に係る半導体装置の製造における工程断面図である。
【図２】本実施形態に係る半導体装置の製造における工程断面図である。
【図３】本実施形態に係る半導体装置の製造における工程断面図である。
【図４】本実施形態に係る半導体装置の製造における工程断面図である。
【図５】本実施形態に係る半導体装置の製造における工程断面図である。
【符号の説明】
【００４６】
１…半導体基板、２…下層導電層、３…層間絶縁膜、３ａ…コンタクトホール、４ａ…チタン層、４ｂ…窒化チタン層、４…バリアメタル層、５…シード層、６…埋め込み導電層、７…コンタクト、８…配線
【図１】
2006165330.tif 000003
【図２】
2006165330.tif 000004
【図３】
2006165330.tif 000005
【図４】
2006165330.tif 000006
【図５】
2006165330.tif 000007