(57)【要約】【課題】  シリサイド膜を薄くしても細線効果を抑えることが可能なシリサイド膜の形成方法を提供する。【解決手段】  ＳＯＩ基板全面に対してアルゴンイオンを注入した後，基板を約３００℃に調整し，ロングスロー・スパッタリング法を用いてチタン膜２１（膜厚１５ｎｍ）を形成する。基板を大気に曝すことなく連続的にチタン窒化膜２３（膜厚３０ｎｍ）を形成する。窒素雰囲気中で１回目の熱処理（７５０℃）を行い，ゲート領域，ソース領域，およびドレイン領域にそれぞれ自己整合的にシリサイド膜３１，３２，３３（膜厚３０ｎｍ）を形成する。チタン窒化膜と未反応のチタン膜を除去した後，２回目の熱処理（８５０℃）を行う。高抵抗の結晶構造Ｃ４９を有するシリサイド膜３１，３２，３３は，低抵抗の結晶構造Ｃ５４を有するシリサイド膜に相転移する。【選択図】  図８
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【特許請求の範囲】
【請求項１】
厚さ５０ｎｍ以下のシリコン領域の表面にシリサイド膜を形成するシリサイド膜の形成方法であって，
前記シリサイド膜は，
前記シリコン領域にイオンを注入して前記シリコン領域の表面をアモルファス化し，前記シリコン領域を第１の温度に調節した後に，前記シリコン領域に対して金属膜（膜厚ｔ１）および前記金属膜を雰囲気から保護するための保護膜（膜厚ｔ２，ｔ２＞ｔ１）を連続的に形成し，更に前記金属膜，前記保護膜，および前記シリコン領域に対して前記第１の温度より高い第２の温度で熱処理を施し，前記金属膜に含まれる金属と前記シリコン領域に含まれるシリコンを反応させることによって形成されることを特徴とする，シリサイド膜の形成方法。
【請求項２】
前記シリコン領域に注入されるイオンは，アルゴンイオンであることを特徴とする，請求項１に記載のシリサイド膜の形成方法。
【請求項３】
前記金属膜を形成するときに調節される前記第１の温度は，２００℃から４００℃までのいずれかであることを特徴とする，請求項１または２に記載のシリサイド膜の形成方法。
【請求項４】
前記金属膜は，ロングスロー・スパッタリング法またはコリメート・スパッタリング法によって形成されることを特徴とする，請求項１〜３のいずれかに記載のシリサイド膜の形成方法。
【請求項５】
前記金属は，チタン，コバルト，またはニッケルであることを特徴とする，請求項１〜４のいずれかに記載のシリサイド膜の形成方法。
【請求項６】
前記シリコン領域の厚みは，前記金属膜よりも厚いことを特徴とする，請求項１〜５のいずれかに記載のシリサイド膜の形成方法。
【請求項７】
前記保護膜は，窒化チタンまたはタングステンを主成分とすることを特徴とする，請求項１〜６のいずれかに記載のシリサイド膜の形成方法。
【請求項８】
前記金属膜の膜厚ｔ１は，１５ｎｍ以下であることを特徴とする，請求項１〜７のいずれかに記載のシリサイド膜の形成方法。
【請求項９】
前記保護膜の膜厚ｔ２は，３０ｎｍ以上であることを特徴とする，請求項１〜８のいずれかに記載のシリサイド膜の形成方法。
【請求項１０】
前記シリコン領域にはソース領域およびドレイン領域が含まれ，
前記シリコン領域上にはゲート電極が形成されることを特徴とする，請求項１〜９のいずれかに記載のシリサイド膜の形成方法。
【請求項１１】
前記シリコン領域は，ＳＯＩ構造の基板における絶縁膜上に形成されたシリコン単結晶層であることを特徴とする，請求項１〜１０のいずれかに記載のシリサイド膜の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，シリサイド膜の形成方法に関するものである。
【背景技術】
【０００２】
近年，半導体装置は，各種微細加工技術の進歩によって飛躍的な高集積化を遂げている。ところが，設計ルールがサブミクロン以下の領域に入った今日では，寄生抵抗の増大等が障害となり，回路パターンを微細化しても一概に半導体装置の性能が向上するとは限らなくなっている。そこで，微細化に伴って生じる問題を解決するための新しい技術の研究開発が継続的に進められている。中でも，ゲート電極や不純物拡散層の抵抗を低く抑えることが可能なサリサイド(SALICIDE:Self-Aligned Silicide)プロセス技術には多くの関心が集まっている。サリサイドプロセス技術およびこれに関連した技術については，以下の特許文献および非特許文献に開示されている。
【０００３】
一方，シリコン基板の上に絶縁膜（シリコン酸化膜）が存在し，さらにその上に薄いシリコン単結晶層が存在していることを特徴とする「ＳＯＩ(Silicon-On-Insulator)構造」の実用化が進んでいる。このシリコン単結晶層にトランジスタを形成することによって，ソース・ドレイン領域の寄生容量が低減されるため，トランジスタの低損失・高速動作が実現する。また，ＳＯＩ構造によれば，素子一つひとつを電気的に分離することが可能となるため，狭い間隔で素子を配置しても電流リーク等の問題が生じなくなる。
【０００４】
このように，サリサイドプロセスとＳＯＩ構造は，今後一層の微細化が進む半導体装置において極めて有効な技術であり，これらの組み合わせについての研究も活発化している。
【０００５】
完全空乏型ＳＯＩトランジスタの場合，アクティブ領域となるシリコン単結晶層は極めて薄く，５０ｎｍ以下が一般的となっている。シリコン単結晶層の表面に堆積させる金属膜（チタン膜等）の厚さが２５ｎｍのとき，この金属膜に含まれる金属とシリコン単結晶層に含まれるシリコンとの化学反応によってアクティブ領域（ソース領域およびドレイン領域）に形成されるシリサイド膜の膜厚は５０ｎｍ程度となる。つまり，完全空乏型ＳＯＩトランジスタでは，金属膜の厚さを正確に調整して，シリサイド膜を薄く形成するようにしなければ，シリサイド膜がシリコン単結晶層の下に位置する絶縁膜に接触することになる。この場合，シリサイド膜とシリコン単結晶層との接触面積が小さくなり，これらの間の接触抵抗が大きくなってしまう。加えて，シリコン単結晶層に対して金属膜が厚すぎると，シリサイド膜を形成するための化学反応において，シリコン単結晶層側からのシリコンの供給が不足し，ドレイン領域およびソース領域にボイドが生じてしまう。
【０００６】
以上のように，完全空乏型ＳＯＩデバイスのような薄いアクティブ領域を有する半導体装置またはソース・ドレイン領域を浅くしなくてはならない微細な半導体装置の製造にシリサイドプロセスを適用する場合，金属膜を薄く堆積させて，薄いシリサイド膜を形成する必要があった。
【０００７】
【特許文献１】特開平１０−３３５２６１号公報
【特許文献２】特開２０００−８２８１１号公報
【非特許文献１】"Sub-Quarter Micron Titanium Salicide Technology With In-SituSilicidation Using High-Temperature Sputtering" NEC Corporation, 1995Symposium on VLSI Technology Digest of Technical Papers, p.57-58
【非特許文献２】"The Orientation of Blanket W-CVD on the underlayer Ti/TiNstudied by XRD" Toshiba Corporation Semiconductor Company,ADMETA2000:Asian Session, PS-210, p71-72.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら，従来のサリサイドプロセスにおいて，シリサイド膜のパターン幅が狭くなるとそのシート抵抗が上昇する，いわゆる細線効果の存在が確認されており，しかも，シリサイド膜が薄くなるとその細線効果が顕著となっていた。シリサイド膜が薄くなると顕在化するシート抵抗のパターン幅依存性は，薄いアクティブ領域を有する半導体装置へのサリサイドプロセスの適用を阻害するものであった。
【０００９】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，シリサイド膜を薄くしても細線効果を抑えることが可能なシリサイド膜の形成方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために，本発明の第１の観点によれば，シリサイド膜を有する半導体装置の製造方法が提供される。そして，この製造方法は，シリコン領域に対して，イオンを注入し，シリコン領域の表面部をアモルファス化するイオン注入工程と，シリコン領域を含む基板の温度を調節する基板温度調節工程と，温度が調節され，かつ，アモルファス化されたシリコン領域の上面に金属を堆積させ金属膜（膜厚ｔ１）を形成する金属膜形成工程と，金属膜形成工程に連続して，金属膜の上面に金属膜を雰囲気から保護するための保護膜（膜厚ｔ２，ｔ２＞ｔ１）を形成する保護膜形成工程と，金属膜，保護膜，およびシリコン領域に対して熱処理を施し，金属膜に含まれる金属とシリコン領域に含まれるシリコンを反応させ，シリコン領域上にシリサイド膜を形成する熱処理工程とを含むことを特徴としている。かかる製造方法によれば，シリサイド膜が薄い場合であっても，そのシリサイド膜において細線効果が顕在化しなくなる。
【００１１】
また，本発明の第２の観点によれば，シリコン領域の表面にシリサイド膜を備える半導体装置が提供される。そして，このシリサイド膜は，次のようにして形成されたことを特徴としている。すなわち，まず，シリコン領域にイオンを注入してシリコン領域の表面をアモルファス化し，シリコン領域を所定温度に調節する。その後，シリコン領域に対して金属膜（膜厚ｔ１）および金属膜を雰囲気から保護するための保護膜（膜厚ｔ２，ｔ２＞ｔ１）を連続的に形成し，更に金属膜，保護膜，およびシリコン領域に対して熱処理を施す。これによって，金属膜に含まれる金属とシリコン領域に含まれるシリコンが反応して，シリサイド膜が形成される。このシリサイド膜は，シート抵抗値が小さく，かつ，パターン幅依存性が小さいという特性を有する。したがって，このシリサイド膜を備えた半導体装置において，小型，低損失，および高速動作等の優れた性能が得られる。
【００１２】
イオン注入工程において，シリコン領域にはアルゴンイオンが注入される。アルゴンイオンは，シリコン領域に注入されても，そこでＰ型不純物またはＮ型不純物のいずれにもなり難い。したがって，シリコン領域の電気的な特性に大きな影響を与えることなく，イオン注入の目的であるシリコン領域表面部のアモルファス化が実現する。
【００１３】
基板温度調節工程において，基板を２００℃から４００℃までのいずれかの温度に調節した上で，金属膜形成工程において，ロングスロー・スパッタリング法またはコリメート・スパッタリング法を用いて金属膜を形成する。これによって，良好な膜質を有する金属膜が得られる。
【００１４】
金属膜を形成するための金属として，チタン，コバルト，またはニッケルのいずれかを用いることによって，シート抵抗値が小さく，かつ，パターン幅依存性の小さいシリサイド膜が形成される。
【００１５】
窒化チタンまたはタングステンを主成分とした保護膜を形成することによって，金属膜を酸素等の外部雰囲気から保護することが可能となる。
【００１６】
金属膜の膜厚ｔ１を１５ｎｍ以下に調整することによって，極めて薄い膜厚（３０ｎｍ以下）のシリサイド膜を形成することが可能となる。また，金属膜を外部雰囲気から保護するため，保護膜の膜厚ｔ２は３０ｎｍ以上に調整される。
【００１７】
ソース領域およびドレイン領域を，シリコン領域に含めることによって，ソース領域およびドレイン領域それぞれにシート抵抗値が小さく，かつ，パターン幅依存性の小さいシリサイド膜が形成されることになる。
【００１８】
基板がＳＯＩ構造を有し，シリコン領域が絶縁膜上に形成されたシリコン単結晶層である場合でも，各領域にシート抵抗値が小さく，かつ，パターン幅依存性の小さいシリサイド膜が形成される。
【００１９】
金属膜を形成するための成膜装置内に半導体装置がロードされてから金属膜形成工程が実施されるまでの間，シリコン領域の表面を含む露出面を削るエッチング工程を行わないことが好ましい。このエッチング工程を実施すると，エッチングによって削りとられた物質が成膜装置内の雰囲気を汚染し，金属膜の形成に悪影響を及ぼすおそれがあるためである。
【発明の効果】
【００２０】
以上説明したように，本発明によれば，膜厚が薄くても細線効果が抑えられたシリサイド膜を形成することが可能となる。また，本発明によれば，半導体装置の高集積化，動作損失の低減，および動作速度の向上等の性能向上が実現する。
【発明を実施するための最良の形態】
【００２１】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書および図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２２】
まず，シリサイド膜を有するトランジスタの基本構成，および，そのトランジスタをバルクウェハに形成する場合の基本的な製造方法について，図１〜図５を用いて説明する。
【００２３】
［工程０−１］シリコン基板１上に素子分離膜７，ゲート酸化膜９，ゲート電極１１，およびサイドウォール１３を形成する（図１）。例えば，素子分離膜７はシリコン酸化膜（膜厚４００ｎｍ）を，ゲート酸化膜９はシリコン酸化膜（膜厚１０ｎｍ）を，そしてゲート電極１１はポリシリコン膜（膜厚２００ｎｍ）をそれぞれパターニングすることによって形成される。次に，図示は省略するが，Ｐ型あるいはＮ型のイオンを注入することによって，ゲート電極の低抵抗化とソース・ドレイン領域の形成を行う。続いて，シリコン基板１全面に対してヒ素イオンを注入する（イオン・インプランテーション）。イオン注入の条件は，例えば，エネルギー３０ｋｅＶ，ドーズ量３×１０１４ｃｍ−２とする。これによって，シリコン基板１について，その露出面から所定深さまでの領域がアモルファス化される。
【００２４】
［工程０−２］金属膜を形成する。ここでは，金属としてチタンを堆積させてチタン膜１２１（膜厚３０ｎｍ）を形成する（図２）。
【００２５】
［工程０−３］窒素雰囲気中で１回目の熱処理（７５０℃）を行う。これによって，チタン膜１２１中のチタンと，ゲート電極１１中およびシリコン基板１中のシリコンが反応し，ゲート領域，ソース領域，およびドレイン領域にそれぞれ自己整合的にシリサイド膜１３１，１３２，１３３（膜厚６０ｎｍ）が形成される（図３）。これらシリサイド膜１３１，１３２，１３３は，高抵抗の結晶構造Ｃ４９を有する。
【００２６】
［工程０−４］アンモニア水と過酸化水素水の混合液によって未反応のチタン膜１２１を除去する（図４）。
【００２７】
［工程０−５］２回目の熱処理（８５０℃）を行う。これによって，高抵抗の結晶構造Ｃ４９を有するシリサイド膜１３１，１３２，１３３はそれぞれ，低抵抗の結晶構造Ｃ５４を有するシリサイド膜１４１，１４２，１４３に相転移する（図５）。
【００２８】
［工程０−６］以降，絶縁膜，コンタクトホール，金属配線等を形成することによってＭＯＳトランジスタが完成する。
【００２９】
以上のように工程０−１〜０−６によれば，ゲート領域，ソース領域，およびドレイン領域に低抵抗のシリサイド膜１４１，１４２，１４３が形成される。これらシリサイド膜１４１，１４２，１４３は，シート抵抗に関してパターン幅依存性が小さく，トランジスタの小型化，高速化に寄与するものである。ただし，膜厚が６０ｎｍであるため，シリサイド膜１４１，１４２，１４３をそのままの膜厚で完全空乏型ＳＯＩトランジスタに適用することはできない。上述のように，完全空乏型ＳＯＩトランジスタの場合，アクティブ領域の厚さが５０ｎｍ以下となるため，ソース領域およびドレイン領域に形成されるシリサイド膜１４２，１４３の膜厚は，アクティブ領域よりも薄い５０ｎｍ以下でなければならない。
【００３０】
工程０−２においてチタン膜１２１を薄く形成すれば，その厚みに応じてシリサイド膜１４２，１４３も薄くなるが，単純にチタン膜１２１を薄く形成するだけでは，シリサイド膜１４２，１４３において細線効果が顕在化してしまう。本発明によれば，薄い膜厚でありながらシート抵抗のパターン幅依存性が小さいシリサイド膜を形成することが可能となる。また，膜厚が薄くかつ細線効果が抑えられたシリサイド膜を有する半導体装置が提供される。
【００３１】
本発明の実施の形態にかかる半導体装置としての完全空乏型ＳＯＩトランジスタおよびその製造方法について，図６〜図１４を用いて説明する。
【００３２】
［工程１−１］シリコン基板１，シリコン酸化膜３，およびシリコン単結晶層５から成るいわゆるＳＯＩ基板を用意する。そして，シリコン単結晶層５上に素子分離膜７，ゲート酸化膜９，ゲート電極１１，およびサイドウォール１３を形成する（図６）。例えば，素子分離膜７はシリコン酸化膜（膜厚１００ｎｍ）を，ゲート酸化膜９はシリコン酸化膜（膜厚１０ｎｍ）を，そしてゲート電極１１はポリシリコン膜（膜厚２００ｎｍ）をそれぞれパターニングすることによって形成される。次に，図示は省略するが，Ｐ型あるいはＮ型のイオンを注入することによって，ゲート電極の低抵抗化とソース・ドレイン領域の形成を行う。続いて，ＳＯＩ基板全面に対してヒ素イオンを注入する（イオン・インプランテーション）。イオン注入の条件は，例えば，エネルギー３０ｋｅＶ，ドーズ量３×１０１４ｃｍ−２とする。これによって，シリコン単結晶層５について，その露出面から所定深さまでの領域がアモルファス化される。
【００３３】
［工程１−２］チタンを堆積させてチタン膜２１（膜厚１５ｎｍ）を形成する（図７）。
【００３４】
従来，チタン膜２１を形成する直前に，シリコン単結晶層５およびゲート電極１１の表層部をドライエッチング（スパッタエッチング）法によって除去する工程が実施されていた。このドライエッチング工程は，シリコン単結晶層５やゲート電極１１の表面の汚れ除去を目的として行われていたものである。しかし，実際には不純物が存在してもその量は極微量である上，逆にこの工程を行うことによって，素子分離領域７等から酸素が飛び出し雰囲気が汚染され，チタン膜２１の膜質が劣化するおそれもある。したがって，ここではドライエッチング工程を敢えて実施しない。
【００３５】
チタン膜２１の膜厚は，アクティブ領域の厚さすなわちシリコン単結晶層５の厚さに応じて設定される。一般的に，完全空乏型ＳＯＩトランジスタにおけるアクティブ領域の厚さは５０ｎｍ以下であり，アクティブ領域に形成されるシリサイド膜の厚さはそれ以下でなければならない。シリサイド膜の膜厚は，チタン膜２１の膜厚の約２．５倍となることから，ここでは製造誤差等を勘案して，チタン膜２１の膜厚を１５ｎｍに調整する。
【００３６】
チタン膜２１の成膜には，コリメート(Collimate)・スパッタリング法またはロングスロー(Long Throw)・スパッタリング法を用いる。これらのスパッタリング法によれば，金属ターゲットからスパッタされた金属において高い直進性が得られる。
【００３７】
図１１に示すように，コリメート・スパッタリング法は，金属ターゲットとウェハの間にコリメート板が配置されることを特徴としている。このコリメート板によって，スパッタされた金属粒子のうちウェハ表面への入射角が小さな金属粒子のみがウェハ表面に到達することになる。
【００３８】
一方の，ロングスロー・スパッタリング法は，一般的なスパッタリング法に比べて，金属ターゲットとウェハとの間隔が広い点に特徴がある。例えば，一般的なスパッタリング法では，金属ターゲットとウェハとの距離が６０ｍｍに調整されているのに対して，ロングスロー・スパッタリング法の場合，３４０ｍｍに調整される。さらに，スパッタされた金属粒子の直進性をより高めるため，一般的なスパッタリングの場合に比べてチャンバ内の真空度が高く調整される。このロングスロー・スパッタリング法によれば，スパッタされた金属粒子のうち，大きな斜め方向成分を有する金属粒子（ウェハに対する入射角がθよりも大きい金属粒子）は，ウェハに付着しなくなる。また，高い真空度によって，スパッタされた金属粒子の平均自由行路が長くなり，金属粒子の散乱が抑制される。
【００３９】
そして，コリメート・スパッタリング法またはロングスロー・スパッタリング法によるチタン膜２１の成膜中，ＳＯＩ基板は約３００℃に調整されている。
【００４０】
ここで，室温，２００℃，３００℃，４００℃に調整された基板に対してロングスロー・スパッタリング法を用いて形成されたチタン膜のＸ線回折結果を図１２に示す。この測定結果から明らかなように，３００℃までは基板温度の上昇とともにチタン（２００）面の配向が強くなり，４００℃では（２００）面の配向が弱まっている。つまり，基板温度２００℃から４００℃までの条件下で形成されたチタン膜は，その温度範囲以下または以上の条件下で形成されたチタン膜とは異なる結晶構造を有すると言える。
【００４１】
チタン膜２１を形成した後，ＳＯＩ基板を大気に曝すことなく連続的にチタン窒化膜２３（膜厚３０ｎｍ）を形成する。チタン膜２１は酸化し易い性質を有しているが，チタン膜２１が形成された後その上面を完全に覆うチタン窒化膜（保護膜）２３が連続的に形成されるため，酸化による膜質劣化が防止される。このように，チタン窒化膜２３は，酸素雰囲気からチタン膜２１を遮蔽する役割を果たすものであり，その膜厚も重要な意味を持つ。
【００４２】
上述のように，薄いシリサイド膜を得るためにはチタン膜２１を薄く形成する必要がある。ところが，チタン膜２１が膜厚１５ｎｍと極端に薄い場合，チタン窒化膜２３をそれよりも厚く形成しなければ酸素がチタン窒化膜２３を通過しチタン膜２１に達するおそれがある。本発明は，シリサイド膜が極めて薄い場合であっても，シリサイド膜において所定の特性が得られるように案出されたものである。保護膜（チタン窒化膜）が備えるべき酸化防止機能を考慮すれば，保護膜は金属膜（チタン膜）よりも厚く，しかも３０ｎｍ以上の膜厚となるように形成されることが好ましい。
【００４３】
［工程１−３］窒素雰囲気中で１回目の熱処理（７５０℃）を行う。これによって，チタン膜２１中のチタンと，ゲート電極１１中およびシリコン単結晶層５中のシリコンが反応し，ゲート領域，ソース領域，およびドレイン領域にそれぞれ自己整合的にシリサイド膜３１，３２，３３（膜厚３０ｎｍ）が形成される（図８）。これらシリサイド膜３１，３２，３３は，高抵抗の結晶構造Ｃ４９を有する。
【００４４】
［工程１−４］アンモニア水と過酸化水素水の混合液によってチタン窒化膜２３と未反応のチタン膜２１を除去する（図９）。
【００４５】
［工程１−５］２回目の熱処理（８５０℃）を行う。これによって，高抵抗の結晶構造Ｃ４９を有するシリサイド膜３１，３２，３３はそれぞれ，低抵抗の結晶構造Ｃ５４を有するシリサイド膜４１，４２，４３に相転移する（図１０）。ソース領域およびドレイン領域に形成されたシリサイド膜４２，４３の膜厚は，３０ｎｍであるため，シリコン単結晶層５の厚さが５０ｎｍであっても，シリサイド膜４２，４３の底部がシリコン酸化膜３の上面に接することはない。
【００４６】
［工程１−６］以降，絶縁膜，コンタクトホール，金属配線等を形成することによってＭＯＳトランジスタが完成する。
【００４７】
以上の工程１−１〜１−６によれば，ゲート領域，ソース領域，およびドレイン領域に低抵抗のシリサイド膜４１，４２，４３が形成される。これらシリサイド膜４１，４２，４３は，膜厚が３０ｎｍと薄いにも関わらず，図１３に示すようにシート抵抗１０Ω／sq.を示している（●）。しかも，シリサイド膜４１，４２，４３のシート抵抗は，パターン幅が変化してもほぼ一定である（パターン幅依存性が極めて小さい）。したがって，本発明の実施の形態にかかる半導体装置の製造方法によれば，完全空乏型ＳＯＩデバイスに対してもサリサイドプロセスを適用することが可能となる。なお，参考として，従来技術によって形成されたシリサイド膜（膜厚３０ｎｍ）の特性曲線を図１３に示す（△）。従来技術によれば，シート抵抗が１００Ω／sq．を大きく上回っており，シリサイド膜が実用レベルにないことが分かる。
【００４８】
ところで，工程１−１においてＳＯＩ基板全面に注入するイオンとして，ヒ素イオンに代えてアルゴンイオンを採用することも可能である。アルゴンイオンを選択した場合，イオン注入の条件は，例えば，エネルギー１５ｋｅＶ，ドーズ量５×１０１４ｃｍ−２とする。これによって，シリコン単結晶層５について，その露出面から所定深さまでの領域がアモルファス化される。
【００４９】
ヒ素イオンに代えてアルゴンイオンを用いた場合の利点は次の通りである。ヒ素イオンは，シリコン単結晶層５に注入されるとＮ型不純物となる。Ｎチャネル型トランジスタを形成する場合には特に問題とはならないが，Ｐチャネル型トランジスタを形成する場合，不純物拡散層（ソース領域，ドレイン領域）にＮ型不純物が存在していては，不純物拡散層の抵抗値が大きくなってしまい，トランジスタの特性上好ましくない。この点，アルゴンイオンは，シリコン単結晶層５に注入されてもＰ型不純物またはＮ型不純物のいずれにもなり難い。したがって，シリコン単結晶層５に注入するイオンとしてアルゴンを選択すれば，Ｐチャネル型トランジスタおよびＮチャネル型トランジスタのいずれを製造する場合であっても，不純物拡散層の抵抗値が増大することはない。この結果，トランジスタの低損失・高速動作が実現する。
【００５０】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００５１】
例えば，チタンによって金属膜（チタン膜２１）を形成する場合に即して本発明の実施の形態を説明したが，この他，コバルトやニッケルを用いて金属膜を形成してもよい。また，金属膜の酸化を防止する保護膜として，チタン窒化膜２３の他，タングステン膜を用いてもよい。
【図面の簡単な説明】
【００５２】
【図１】シリサイド膜を有するトランジスタの基本的な製造方法を示す断面図（１）である。
【図２】シリサイド膜を有するトランジスタの基本的な製造方法を示す断面図（２）である。
【図３】シリサイド膜を有するトランジスタの基本的な製造方法を示す断面図（３）である。
【図４】シリサイド膜を有するトランジスタの基本的な製造方法を示す断面図（４）である。
【図５】シリサイド膜を有するトランジスタの基本的な製造方法を示す断面図（５）である。
【図６】本発明の実施の形態にかかるシリサイド膜を有するトランジスタの製造方法を示す断面図（１）である。
【図７】本発明の実施の形態にかかるシリサイド膜を有するトランジスタの製造方法を示す断面図（２）である。
【図８】本発明の実施の形態にかかるシリサイド膜を有するトランジスタの製造方法を示す断面図（３）である。
【図９】本発明の実施の形態にかかるシリサイド膜を有するトランジスタの製造方法を示す断面図（４）である。
【図１０】本発明の実施の形態にかかるシリサイド膜を有するトランジスタの製造方法を示す断面図（５）である。
【図１１】各種スパッタリング方法の相違点を説明するための模式図である。
【図１２】チタン膜のＸ線回折結果を示す特性曲線図である。
【図１３】シリサイド膜のシート抵抗のパターン幅依存性を示す特性曲線図である。
【図１４】本発明の他の実施の形態にかかるシリサイド膜を有するトランジスタの製造方法を示す断面図である。
【符号の説明】
【００５３】
１：シリコン基板
３：シリコン酸化膜
５：シリコン単結晶層
７：素子分離膜
９：ゲート酸化膜
１１：ゲート電極
１３：サイドウォール
２１：チタン膜
２３：チタン窒化膜
３１，３２，３３：シリサイド膜
４１，４２，４３：シリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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