(57)【要約】【課題】絶縁膜の平坦性を向上させるとともに、生産性を向上させ、製造コストを抑えることが可能な半導体装置の製造方法および半導体装置を提供する。【解決手段】基板１１上に設けられたサイドウォール１５を備えたゲート電極１２による段差を有する基板１１上に下地絶縁膜１８を形成する第１工程と、段差下部よりも段差上部を覆う下地絶縁膜１８上に成膜される膜の成長が抑制されるように、段差上部を覆う下地絶縁膜１８に選択的に表面処理を行う第２工程と、表面処理が施された下地絶縁膜１８上に、絶縁膜１９を形成する第３工程とを有することを特徴とする半導体装置の製造方法およびこれによって得られる半導体装置である。【選択図】図１
2006041063.tif 000002
【特許請求の範囲】
【請求項１】
段差を有する基板上に下地絶縁膜を形成する第１工程と、
前記段差の下部よりも前記段差の上部を覆う前記下地絶縁膜上に成膜される膜の成長が抑制されるように、前記段差の上部を覆う前記下地絶縁膜に選択的に表面処理を行う第２工程と、
前記表面処理が施された前記下地絶縁膜上に、絶縁膜を形成する第３工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第３工程の後に、
前記絶縁膜の表面を研磨することで、当該絶縁膜の表面を平坦化する工程を行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記基板には、表面側にゲート電極が設けられており、当該ゲート電極により前記段差が設けられている
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第２工程では、前記下地絶縁膜上に前記段差の上部上が開口されたレジストパターンを形成し、前記段差の上部を覆う前記下地絶縁膜の表面側に不純物を導入することで、前記表面処理を行った後、前記レジストパターンを除去する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第２工程では、前記下地絶縁膜上に前記段差の上部上が開口されたレジストパターンを形成し、前記段差の上部を覆う前記下地絶縁膜の表面を薬液により処理することで、前記表面処理を行った後、前記レジストパターンを除去する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記第３工程では、化学的気相成長法により、前記絶縁膜を形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
段差を有する基板と、
前記基板上に設けられた下地絶縁膜と、
前記下地絶縁膜上に設けられた平坦性を有する絶縁膜とを備えた半導体装置であって、
前記段差の上部を覆う前記下地絶縁膜には、選択的に表面処理が施されている
ことを特徴とする半導体装置。
【請求項８】
前記基板には、表面側にゲート電極が設けられており、当該ゲート電極により前記段差が設けられている
ことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記段差の上部を覆う前記下地絶縁膜の表面側には、不純物が導入されている
ことを特徴とする請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関するものであって、特に、ゲート電極が設けられた基板上に下地絶縁膜を介して設けられる絶縁膜の研磨工程を有する半導体装置の製造方法およびこの製造方法によって得られる半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭのような微細化された素子を有する半導体装置の製造工程においては、ゲート電極に対して自己整合的にソース／ドレインコンタクトを設ける、いわゆるセルフアラインコンタクト（Self-align Contact（ＳＡＣ））プロセスが行われている。
【０００３】
ここで、従来より行われているＳＡＣプロセスについて、図４を用いて簡単に説明する。まず、図４（ａ）に示すように、シリコン（Ｓｉ）からなる基板１１上にゲート絶縁膜（図示省略）を介して約１５０ｎｍの高さのゲート電極１２を形成し、このゲート電極１２を覆う状態で基板１１上に酸化シリコン膜を形成した後、エッチバックを行いゲート電極１２の表面を露出することで、ゲート電極１２の側壁にオフセット膜１３を形成する。続いて、オフセット膜１３が設けられたゲート電極１２の両側の基板１１における表面側に不純物を導入し、Lightly Doped Drain(ＬＤＤ)領域１４を形成する。
【０００４】
次に、オフセット膜１３が設けられたゲート電極１２を覆う状態で、基板１１上に窒化シリコン膜１５ａを形成し、その後、窒化シリコン膜１５ａ上に酸化シリコン膜１５ｂを形成して、窒化シリコン膜１５ａの表面が露出するまで、酸化シリコン膜１５ｂのエッチバックを行った後、露出された窒化シリコン膜１５ａを除去する。続いて、基板１１の全域を覆うように、窒化シリコン膜１５ｃを形成し、ゲート電極１２の表面が露出するまで窒化シリコン膜１５ｃのエッチバックを行う。これにより、ゲート電極１２の側壁にオフセット膜１３を介して、窒化シリコン膜１５ａ、酸化シリコン膜１５ｂおよび窒化シリコン膜１５ｃからなるサイドウォール１５を形成する。続いて、サイドウォール１５が設けられたゲート電極１２の両側の基板１１における表面側に不純物を導入し、ソース・ドレイン領域１６を形成する。その後、このサイドウォール１５が設けられたゲート電極１２を覆う状態で、基板１１上に高融点金属膜（図示省略）を形成し、熱処理を行うことで、ゲート電極１２の表面およびソース・ドレイン領域１６の表面をシリサイド化し、シリサイド層１７を形成する。
【０００５】
次に、図４（ｂ）に示すように、サイドウォール１５が設けられたゲート電極１２を覆う状態で、基板１１上に窒化シリコン膜からなる下地絶縁膜１８を約３０ｎｍの膜厚で形成する。続いて、この下地絶縁膜１８上にNon Doped Silicate glass(ＮＳＧ)からなる絶縁膜１９を形成する。この際、絶縁膜１９は、基板１１上に下地絶縁膜１８を介して設けられる絶縁膜１９の膜厚が約３９０ｎｍとなるように設けられることとする。そして、絶縁膜１９は、サイドウォール１５を備えた約１５０ｎｍの高さのゲート電極１２による段差をそのまま反映した状態で、約１５０ｎｍの段差ｈ’を有して形成される。
【０００６】
次いで、図４（ｃ）に示すように、化学的機械的研磨（Chemical Mechanical Polishing(ＣＭＰ)）法により、絶縁膜１９の表面を研磨して、段差部分を除去することで、絶縁膜１９の表面を平坦化する。続いて、上述した下地絶縁膜１８をエッチングストッパー膜として、絶縁膜１９に下地絶縁膜１８に達するコンタクトホール２０を形成した後、このコンタクトホール２０の底面に露出された下地絶縁膜１８を除去することで、コンタクトホール２０を基板１１のソース・ドレイン領域１６に達する状態とする。
【０００７】
なお、上述したようなＳＡＣプロセスだけでなく、ＮＳＧからなる絶縁膜にコンタクトホールを形成する場合には、エッチングストッパー膜として窒化シリコンからなる下地絶縁膜を形成することが一般的に行われている（例えば、特許文献１参照）。
【０００８】
【特許文献１】特開平１０−１４４７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上述したようなＳＡＣプロセスにおいては、図４（ｂ）に示すように、サイドウォール１５を備えたゲート電極１２が設けられた基板１１上に、膜厚Ｈとなるように絶縁膜１９を形成すると、絶縁膜１９は、ゲート電極１２による段差をそのまま反映させた状態で、段差ｈ’を有して形成される。このため、ＣＭＰ法によりこの段差部分を除去して絶縁膜１９を平坦化する際の研磨量が多くなる。一般的に、ＣＭＰ法による研磨量が多くなるほど、研磨後の膜の高さばらつきは大きくなるため、絶縁膜１９の平坦性が悪くなる傾向にある。これにより、その後のコンタクトホール２０を形成する際の露光時やエッチング時のプロセスマージンが小さくなり、コンタクトホール２０が精度よく形成されないという問題がある。また、ＣＭＰ研磨工程に長時間要するため、製造時間が長くなるだけでなく、研磨液（スラリー）の消費量が多く、研磨布（研磨パッド）の交換サイクルが短い等、製造コストが高くなる傾向がある。
【００１０】
したがって、絶縁膜の平坦性を向上させるとともに、製造に要する時間や製造コストを抑えることが可能な半導体装置の製造方法およびこれを用いた半導体装置が要望されている。
【課題を解決するための手段】
【００１１】
上述したような課題を解決するために、本発明における半導体装置の製造方法は、段差を有する基板上に下地絶縁膜を形成する第１工程と、段差の下部よりも段差の上部を覆う下地絶縁膜上に成膜される膜の成長が抑制されるように、段差の上部を覆う下地絶縁膜に選択的に表面処理を行う第２工程と、表面処理が施された下地絶縁膜上に、絶縁膜を形成する第３工程を有することを特徴としている。
【００１２】
このような半導体装置の製造方法によれば、第２工程において、段差の下部よりも段差の上部を覆う下地絶縁膜上に成膜される膜の成長が抑制されるように、段差の上部を覆う下地絶縁膜に選択的に表面処理を行うことから、第３工程で、段差の上部を覆う下地絶縁膜上に形成される絶縁膜の成長が抑制され、段差の下部と比較して絶縁膜が薄く形成される。これにより、従来のように基板の段差がそのまま反映された段差を有する絶縁膜が形成される場合と比較して、絶縁膜の段差が低くなり、絶縁膜が平坦性を有して形成される。このため、例えばこの絶縁膜の表面を研磨することで、絶縁膜の表面をさらに平坦化する場合には、研磨量を少なくすることが可能となる。
【００１３】
また、上記第２工程において、例えば下地絶縁膜上に段差の上部上が開口されたレジストパターンを形成し、段差の上部を覆う下地絶縁膜の表面側に不純物を導入することで、表面処理を行う場合には、段差の上部を覆う下地絶縁膜の表面状態が不純物の導入により粗くなる。これにより、下地絶縁膜の表面に設けられる自然酸化膜が破壊されるため、下地絶縁膜上に自然酸化膜を介して設けられる絶縁膜の吸着サイトが減少した状態となり、第３工程において段差の上部を覆う下地絶縁膜上に形成される絶縁膜の成長が抑制され、段差の下部と比較して絶縁膜が薄く形成される。
【００１４】
さらに、上記第２工程において、例えば下地絶縁膜上に段差の上部上が開口されたレジストパターンを形成し、段差の上部を覆う下地絶縁膜の表面を薬液により処理することで、表面処理を行う場合には、段差の上部を覆う下地絶縁膜の表面に設けられる自然酸化膜が上記薬液処理により除去される。このため、下地絶縁膜上に自然酸化膜を介して設けられる絶縁膜の吸着サイトが減少した状態となる。これにより、第３工程において段差の上部を覆う下地絶縁膜上に形成される絶縁膜の成長が抑制され、段差の下部と比較して絶縁膜が薄く形成される。
【００１５】
また、本発明の半導体装置は、段差を有する基板と、基板上に設けられた下地絶縁膜と、下地絶縁膜上に設けられた平坦性を有する絶縁膜とを備えた半導体装置であって、段差の上部を覆う下地絶縁膜には、選択的に表面処理が施されていることを特徴としている。
【００１６】
このような半導体装置は、上述したような製造方法により得ることが可能である。
【発明の効果】
【００１７】
以上、説明したように、本発明における半導体装置の製造方法およびこれによって得られる半導体装置によれば、段差を有する基板上に下地絶縁膜を介して形成される絶縁膜の段差が低くなり、平坦性を有して形成されることから、例えば絶縁膜の表面を研磨することでさらに平坦化する場合には、研磨量を少なくすることができる。このため、研磨量が多くなることによる研磨後の絶縁膜の高さばらつきを抑制することができ、絶縁膜の平坦性を向上させることができる。したがって、絶縁膜にコンタクトホールを形成する際の露光時やエッチング時のプロセスマージンをとることができ、コンタクトホールを精度よく形成することが可能となる。
【００１８】
また、研磨量が少なくなることで研磨工程に要する時間も短くなるため、製造時間が短くなり、生産性が向上するとともに、研磨液の消費量を抑え、研磨布の交換サイクルを長くすることができるため、製造コストを低減することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の半導体装置の製造方法に係わる実施の形態の一例を、ゲート電極に対して自己整合的にソース／ドレインコンタクトを設けるＳＡＣプロセスを例にとり、図１の製造工程断面図を用いて説明する。本実施形態においては、半導体装置の構成を製造工程順に説明することとし、背景技術で説明したものと同様の構成には、同一の番号を付して説明する。
【００２０】
まず、図１（ａ）に示すように、例えばＳｉからなる基板１１上に、ゲート絶縁膜（図示省略）介して約１５０ｎｍの高さのゲート電極１２を形成する。次に、このゲート電極１２を覆う状態で基板１１上に酸化シリコン膜（図示省略）を形成した後、エッチバックを行うことでゲート電極１２の表面を露出し、ゲート電極１２の側壁にオフセット膜１３を形成する。続いて、オフセット膜１３が設けられたゲート電極１２の両側の基板１１における表面側に不純物を導入し、ＬＤＤ領域１４を形成する。
【００２１】
次に、オフセット膜１３が設けられたゲート電極１２を覆う状態で、基板１１上に窒化シリコン膜１５ａを形成し、その後、窒化シリコン膜１５ａ上に酸化シリコン膜１５ｂを形成して、窒化シリコン膜１５ａの表面が露出するまで、酸化シリコン膜１５ｂのエッチバックを行った後、露出された窒化シリコン膜１５ａを除去してゲート電極１２の表面を露出する。続いて、基板１１の全域を覆うように、窒化シリコン膜１５ｃを形成し、ゲート電極１２の表面が露出するまで窒化シリコン膜１３ｃのエッチバックを行う。これにより、ゲート電極１２の側壁にオフセット膜１３を介して、窒化シリコン膜１５ａ、酸化シリコン膜１５ｂおよび窒化シリコン膜１５ｃからなるサイドウォール１５を形成する。
【００２２】
続いて、サイドウォール１５が設けられたゲート電極１２の両側の基板１１における表面側に不純物を導入し、ソース・ドレイン領域１６を形成する。その後、このサイドウォール１５が設けられたゲート電極１２を覆う状態で、基板１１上に例えばニッケル（Ｎｉ）からなる高融点金属膜（図示省略）を形成し、熱処理を行うことで、ゲート電極１２の表面およびソース・ドレイン領域１６の表面をシリサイド化し、シリサイド層１７を形成する。その後、未反応の高融点金属膜を除去する。この状態の基板１１が請求項の基板に相当し、基板１１上に設けられたサイドウォール１５を備えたゲート電極１２により、約１５０ｎｍの段差を有した状態となる。
【００２３】
次に、図１（ｂ）に示すように、成膜ガスにヘキサクロロジシラン（ＨＣＤ，Ｓｉ2Ｃｌ6）とアンモニア（ＮＨ3）を用い、例えば減圧化学的気相成長法（Low-Pressure Chemical Vapor Deposition(ＬＰ−ＣＶＤ)）法により、サイドウォール１５が設けられたゲート電極１２、すなわち、段差を覆う状態で、基板１１上に、例えば窒化シリコン（ＳｉＮ）膜からなる下地絶縁膜１８を形成する。この下地絶縁膜１８の膜厚は、約３０ｎｍであることとする。
【００２４】
この下地絶縁膜１８は、後述する工程で、下地絶縁膜１８上に設けられる絶縁膜にコンタクトホールを形成する際のエッチングストッパーとして機能するとともに、サイドウォール１５が設けられたゲート電極１２を覆う状態で基板１１上に設けられることで、基板１１の表面側を歪ませる機能を有する。これにより、ゲート電極１２の直下の基板１１の表面側に設けられるチャネル領域の幅が広がるため、特にＮＭＯＳトランジスタで電子が動き易くなり、駆動電流が上昇する。
【００２５】
なお、ここでは、成膜ガスにＨＣＤとアンモニア（ＮＨ3）とを用いることとしたが、成膜ガスに、ジクロロシラン（ＤＣＳ，Ｓｉ2Ｃｌ2）とアンモニア（ＮＨ3）とを用いて、ＳｉＮ膜を形成してもよい。ただし、ＨＣＤを用いた方が、ＤＣＳと比較して低温での成膜が可能であるため、図１（ａ）で示したシリサイド層１７の高抵抗化を防ぐことができるため、好ましい。
【００２６】
また、成膜方法としては、ここでは、ＬＰ−ＣＶＤ法により下地絶縁膜１８を形成することとしたが、プラズマＣＶＤ法等の他のＣＶＤ法であってもよく、原子層蒸着（Atomic Layer Deposition(ＡＬＤ)）法により成膜してもよい。さらに、ここでは、ＳｉＮからなる下地絶縁膜１８を形成することとするが、後述する工程で、下地絶縁膜１８上に設けられる絶縁膜にコンタクトホールを形成する際のエッチングストッパーとして機能する膜であればよく、炭化シリコン（ＳｉＣ）であってもよく、酸窒化シリコン（ＳｉＯＮ）であってもよい。
【００２７】
続いて、下地絶縁膜１８上にレジストを塗布し、基板１１の段差の上部（段差上部）上、すなわち、サイドウォール１５が設けられたゲート電極１２上を覆う下地絶縁膜１８上が開口されたレジストパターン２１を形成する。このレジストパターン２１は、例えばゲート電極１２の３倍程度の高さで設けられ、段差上部だけでなく、段差側部となるサイドウォール１５を介して設けられる下地絶縁膜１８上も開口された状態で設けられることとする。次いで、レジストパターン２１から露出された下地絶縁膜１８の表面側に、選択的に、ゲルマニウム（Ｇｅ）からなる不純物を導入することで表面処理を行う。
【００２８】
この場合には、約３０ｎｍの膜厚のＳｉＮからなる下地絶縁膜１８に対し、１５ｋｅＶ〜２０ｋｅＶのエネルギーで、打ち込み濃度を２×Ｅ１４個／ｃｍ2〜３×Ｅ１４個／ｃｍ2として行うこととする。このエネルギーと打ち込み濃度は下地絶縁膜１８の膜厚及び膜種により適宜設定することとする。これにより、下地絶縁膜１８の表面が粗くなり、下地絶縁膜１８の表面に設けられる自然酸化膜が破壊されるため、下地絶縁膜１８上に自然酸化膜を介して設けられる絶縁膜１９の吸着サイトが減少した状態となる。よって、後工程で、上記段差上部を覆う下地絶縁膜１８上に成膜する絶縁膜の成長が、段差の下部（段差下部）を覆う下地絶縁膜１８上に成膜する絶縁膜の成長よりも抑制される。その後、レジストパターン２１を除去する。
【００２９】
なお、ここでは不純物としてＧｅを導入することで、下地絶縁膜１８の表面を粗くする表面処理を行うこととしたが、不純物としては、下地絶縁膜１８の表面を粗くすることが可能であれば特に限定されるものではない。ただし、Ｇｅのような４族元素であれば、後工程で熱処理を行ったとしても拡散されることが少ないため、好ましい。このような不純物としては、Ｇｅの他に、炭素（Ｃ）、シリコン（Ｓｉ）、錫（Ｓｎ）、鉛（Ｐｂ）がある。また、下地絶縁膜１８の表面を粗く、すなわち、表面の自然酸化膜を破壊し、自然酸化膜の付着状態を不均一にすることが可能であれば、下地絶縁膜１８の表面側に不純物を導入しなくても、プラズマ処理を行うだけでもよい。
【００３０】
次に、図１（ｃ）に示すように、例えば成膜ガスにオゾン（Ｏ3）とテトラエトキシシラン（ＴＥＯＳ）を用い、準常圧化学的気相成長（Sub Atomospheric Chemical Vapor Deposition(ＳＡ−ＣＶＤ)）法により、表面処理が施された下地絶縁膜１８上にＮＳＧからなる絶縁膜１９を形成する。この際、段差下部となる基板１１上に下地絶縁膜１８を介して形成される絶縁膜１９の膜厚Ｈが約３９０ｎｍとなるように形成し、膜厚Ｈは、基板１１上の下地絶縁膜１８で覆われた状態のゲート電極１２を十分に覆う厚さであることとする。なお、この成膜プロセスにおける絶縁膜１９の膜厚のばらつきは、５〜６ｎｍ程度存在する。
【００３１】
そして、段差上部を覆う下地絶縁膜１８に上述した表面処理を行うことで、段差上部を覆う下地絶縁膜１８上に形成される絶縁膜１９の成長が抑制されるため、段差上部上、すなわちゲート電極１２上に下地絶縁膜１８を介して形成される絶縁膜１９は、段差下部上、すなわち基板１１上に下地絶縁膜１８を介して形成される絶縁膜１９よりも薄く形成される。これにより、従来の方法と比較して、絶縁膜１９を同じ膜厚Ｈで形成したとしても、段差ｈが低くなり、絶縁膜１９が平坦性を有して形成される。なお、ここでは、ＳＡ−ＣＶＤ法により絶縁膜１９を形成することとしたが、ＬＰ−ＣＶＤ法等の他のＣＶＤ法であっても構わない。
【００３２】
次いで、図２に示すように、例えばＣＭＰ法により、絶縁膜１９の表面を研磨して、段差部分を除去することで、絶縁膜１９の表面をさらに平坦化する。続いて、上述した下地絶縁膜１８をエッチングストッパー膜として、絶縁膜１９に下地絶縁膜１８に達するコンタクトホール２０を形成した後、このコンタクトホール２０の底面に露出された下地絶縁膜１８を除去することで、コンタクトホール２０を基板１１のソース・ドレイン領域１６に達する状態とする。
【００３３】
このような半導体装置の製造方法およびこれによって得られる半導体装置によれば、図１（ｂ）を用いて説明したように、サイドウォール１５を備えたゲート電極１２による段差を有する基板１１上に下地絶縁膜１８を形成し、段差下部よりも段差上部を覆う下地絶縁膜１８上に成膜される膜の成長が抑制されるように、段差上部を覆う下地絶縁膜１８の表面側に、選択的に、Ｇｅを導入する表面処理を行う。これにより、図１（ｃ）に示すように、段差上部を覆う下地絶縁膜１８上に形成される絶縁膜１９の成長が抑制され、従来の方法と比較して、絶縁膜１９の段差ｈが低くなり、平坦性を有して形成される。このため、ＣＭＰ法により絶縁膜１９の表面をさらに平坦化する際の研磨量を少なくすることができる。
【００３４】
したがって、研磨量が多くなることによる研磨後の絶縁膜１９の高さばらつきを抑制することができ、絶縁膜１９の平坦性を向上させることができる。したがって、絶縁膜１９にコンタクトホール２０を形成する際の露光時やエッチング時のプロセスマージンをとることができ、コンタクトホール２０を精度よく形成することが可能となる。
【００３５】
また、研磨量が少なくなることで研磨工程に要する時間も短くなるため、製造時間が短くなり、生産性を向上することができるとともに、研磨液の消費量を抑え、研磨布の交換サイクルを長くすることができるため、製造コストを低減することができる。
【００３６】
なお、本実施形態では、段差上部を覆う下地絶縁膜１８の表面側に不純物を導入する表面処理を行うこととしたが、本発明はこれに限定されず、表面処理として、段差上部を覆う下地絶縁膜１８の表面に、例えば希沸酸（Diluted HF（ＤＨＦ））を用いて薬液処理を行ってもよい。この場合には、図１（ｂ）に示すように、下地絶縁膜１８上に、下地絶縁膜１８の段差上部上が開口されたレジストパターン２１を形成した後、レジストパターン２１から露出された、下地絶縁膜１８の表面を薬液で処理する。これにより、下地絶縁膜１８の表面に設けられる自然酸化膜が上記薬液処理により除去されるため、下地絶縁膜１８上に自然酸化膜を介して設けられる絶縁膜１９の吸着サイトが減少した状態となる。したがって、段差上部を覆う下地絶縁膜１８上に形成される絶縁膜１９の成長が抑制され、段差下部と比較して、段差上部上の絶縁膜１９が薄く形成される。
【００３７】
このような半導体装置の製造方法によっても、段差下部と比較して段差上部を覆う下地絶縁膜１８上に形成される絶縁膜１９の成長が抑制されることから、従来の方法と比較して、段差ｈの低い絶縁膜１９が形成されるため、上述した実施形態と同様の効果を奏することができる。
【００３８】
なお、本実施形態の半導体装置の製造方法では、下地絶縁膜１８上に絶縁膜１９を形成した後、ＣＭＰ法による研磨により絶縁膜１９のさらなる平坦化を行うこととしたが、ＣＭＰ法以外の研磨方法で平坦化してもよく、また、エッチバック法等により絶縁膜１９の平坦化を行ってもよい。さらに、下地絶縁膜１８上に形成された絶縁膜１９が、平坦化工程を行わなくてもコンタクトホール２０が精度よく形成可能な程度に、十分な平坦性を有している場合には、下地絶縁膜１８上に絶縁膜１９を形成した後、平坦化工程を行なわずに、コンタクトホール２０を形成してもよい。
【実施例】
【００３９】
さらに、本発明の具体的な実施例について説明する。図３に示すように、複数のチップ領域を有するウェハＷ１を、隣接して交互に配置されるチップ領域Ａ、Ｂに分離し、チップ領域Ａ、Ｂについて、上記実施形態と同様の製造方法により、図１（ｂ）に示す下地絶縁膜１８まで形成した後、下地絶縁膜１８上にレジストを塗布した。次に、実施例として、チップ領域Ａには、上記実施形態と同様に、基板１１上のサイドウォール１５が設けられたゲート電極１２（段差上部）上を覆う下地絶縁膜１８上が開口されたレジストパターン２１を形成し、レジストパターン２１から露出された下地絶縁膜１８の表面側に、選択的にＧｅを導入する表面処理を行った。
【００４０】
また、この実施例に対する比較例として、チップ領域Ｂについては、背景技術で説明した従来の製造方法により、半導体装置を製造することとし、上記表面処理の間、レジストを塗布したままの状態とした。その後、チップ領域Ａ、Ｂについて、レジストパターン２１（レジスト）を除去した後、ＳＡ−ＣＶＤ法により下地絶縁膜１８上に絶縁膜１９を形成した。この際、絶縁膜１９は、基板１１上に下地絶縁膜１８を介して形成される絶縁膜１９の膜厚が３９０ｎｍの膜厚となるように形成した。
【００４１】
そして、中央の一列のチップ領域Ａ、Ｂに、端から番号を付し、実施例として製造したチップ領域Ａは、Ｎｏ．１、３、５、７とし、比較例として製造したチップ領域Ｂを、Ｎｏ．２、４、６として、ゲート電極１２上に下地絶縁膜１８を介して成膜された絶縁膜１９の膜厚をそれぞれ測定した。また、上述したウェハＷ１と同様の処理を、ウェハＷ２、Ｗ３についてもそれぞれ行い、ゲート電極１２上に下地絶縁膜１８を介して成膜された絶縁膜１９の膜厚を測定した。この結果を表１に示す。
【００４２】
【表１】
2006041063.tif 000003
【００４３】
表１に示すように、ウェハＷ１〜Ｗ３全てにおいて、実施例におけるゲート電極１２上の絶縁膜１９の膜厚は、段差上部を覆う下地絶縁膜１８の表面側にＧｅを導入することにより、比較例におけるゲート電極１２上の絶縁膜１９の膜厚と比較して、４０ｎｍ程度薄く設けられ、絶縁膜１９の段差ｈが約４０ｎｍ低くなることが確認された。
【図面の簡単な説明】
【００４４】
【図１】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法に係る実施例を説明するための構成図である。
【図４】従来の半導体装置の製造方法を説明するための製造工程断面図である。
【符号の説明】
【００４５】
１１…基板、１２…ゲート電極、１８…下地絶縁膜、１９…絶縁膜、２１…レジストパターン、ｈ…段差
【図１】
2006041063.tif 000004
【図２】
2006041063.tif 000005
【図３】
2006041063.tif 000006
【図４】
2006041063.tif 000007