(57)【要約】【課題】上層導電膜の断線や高抵抗化を招くことなく、上層導電膜によってＭＩＭ型キャパシタを下層導電体と接続する。【解決手段】半導体基板１上の多層配線部分上に、下部電極５、キャパシタ誘電体膜６および上部電極７を備えるＭＩＭ型キャパシタＣＡＰが形成され、その上に層間絶縁膜８と上層導電膜９Ａ，９Ｂとが積層されている。ＭＩＭ型キャパシタＣＡＰの下部電極５あるいは上部電極、または、その双方が、実効的なキャパシタ部から外側に延びて埋め込み銅配線（第１および第２の下層導電体）３Ａまたは３Ｂの上方に至るエクステンション部５Ｂ，７Ｂを備えている。このエクステンション部５Ｂ，７Ｂは、その先端部分が埋め込み銅配線３Ａ，３Ｂのいずれかに対して、層間絶縁膜８に形成されている開口部８Ａまたは８Ｂ内で上層導電膜９Ａまたは９Ｂによって接続されている。【選択図】図１
2006108490.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の積層部分内で、下部電極、キャパシタ誘電体膜および上部電極を備えるＭＩＭ型キャパシタ上に層間絶縁膜と上層導電膜が積層され、
前記ＭＩＭ型キャパシタの一方の電極は、前記キャパシタ誘電体膜を介して他の電極と容量結合する部分から外側に延びて前記ＭＩＭキャパシタ部より下層に形成されている下層導電体の上方に至るエクステンション部を備え、
前記エクステンション部の先端部分と前記下層導電体とが、前記層間絶縁膜に形成されている開口部内で前記上層導電膜によって接続されている
ＭＩＭ型キャパシタを有する半導体デバイス。
【請求項２】
前記上部電極が前記エクステンション部を備え、
当該エクステンション部と前記下層導電体とが、前記層間絶縁膜に形成されている開口部内で前記上層導電膜によって接続されている
請求項１に記載のＭＩＭ型キャパシタを有する半導体デバイス。
【請求項３】
前記下部電極が前記エクステンション部を備え、
当該エクステンション部と前記下層導電体とが、前記層間絶縁膜に形成されている開口部内で前記上層導電膜によって接続されている
請求項１に記載のＭＩＭ型キャパシタを有する半導体デバイス。
【請求項４】
前記上部電極および前記下部電極のそれぞれが前記エクステンション部を備え、
上部電極のエクステンション部と第１の下層導電体とが、前記層間絶縁膜に形成されている第１の開口部内で第１の上層導電膜によって接続され、
下部電極のエクステンション部と第２の下層電極とが、前記層間絶縁膜に形成されている第２の開口部内で第２の上層導電膜によって接続されている
請求項１に記載のＭＩＭ型キャパシタを有する半導体デバイス。
【請求項５】
前記第１および第２の開口部が、前記下部電極のエクステンション部と前記上部電極との境界付近を覆う層間絶縁膜部分の両側に形成されている
請求項４に記載のＭＩＭ型キャパシタを有する半導体デバイス。
【請求項６】
前記下層導電体が、前記ＭＩＭ型キャパシタの下層の絶縁層内に埋め込んで形成され銅を含む導電材料の配線である
請求項１に記載のＭＩＭ型キャパシタを有する半導体デバイス。
【請求項７】
前記上層導電膜が、アルミニウムを含む導電材料の配線である
請求項１に記載のＭＩＭ型キャパシタを有する半導体デバイス。
【請求項８】
半導体基板上に積層され第１および第２の下層導電体を含む積層部分上に、下部電極、キャパシタ誘電体膜および上部電極を備えるＭＩＭ型キャパシタを形成し、前記上部電極と前記第１の下層導電体とを接続し、前記下部電極と前記第２の下層導電体とを接続する半導体デバイスの製造方法であって、
前記第２の下層導電体と平面パターン上で部分的に重なる位置に前記下部電極を形成するステップと、
前記下部電極上にキャパシタ誘電体膜を形成するステップと、
一部が前記キャパシタ誘電体膜を介して前記下部電極と容量結合し、他の一部が前記第１の下層導電体と平面パターン上で重なる位置に前記上部電極を形成するステップと、
形成したＭＩＭキャパシタ上に層間絶縁膜を堆積し、当該ＭＩＭキャパシタの前記上部電極と前記第１の下層導電体とが重なる部分の境界付近を含む第１の開口部と、前記下部電極と前記第２の下層導電体とが重なる部分の境界付近を含む第２の開口部とを前記層間絶縁膜に形成するステップと、
前記層間絶縁膜上に導電膜を形成しパターンニングすることによって、前記第１の開口部内で前記上部電極と前記第１の下層導電体とを接続する第１の上層導電膜と、前記第２の開口部内で前記下部電極と前記第２の下層導電体とを接続する第２の上層導電膜とを同時に形成するステップと、
を含むＭＩＭ型キャパシタを有する半導体デバイスの製造方法。
【請求項９】
前記第１および第２の下層導電体として、銅を含む導電材料の２つの配線を、前記積層部分の絶縁層内に埋め込んで形成する
請求項８に記載のＭＩＭ型キャパシタを有する半導体デバイスの製造方法。
【請求項１０】
前記上層導電膜を、アルミニウムを含む導電材料から形成する
請求項８に記載のＭＩＭ型キャパシタを有する半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上の積層部分内で、下部電極、キャパシタ誘電体膜および上部電極を備えるＭＩＭ型キャパシタを有する半導体デバイスと、その製造方法とに関する。
【背景技術】
【０００２】
ＭＩＭ型キャパシタは、大容量のキャパシタを比較的簡単なプロセスで作製できることから広く用いられている。
従来の半導体積層部分内では、ＭＩＭ型キャパシタの上部電極と下部電極のそれぞれの上にプラグを形成し、一旦上層の配線に接続してから、ＭＩＭ型キャパシタより下層の配線やトランジスタなどの素子に接続することが今まで一般的であった。
【０００３】
ＭＩＭ型キャパシタに接続する、より下層の配線としては、たとえば埋め込み銅配線を挙げることができる。以下、ＭＩＭ型キャパシタと埋め込み銅配線との接続について述べる。
【０００４】
ＬＳＩの主流であるＣＭＯＳ半導体プロセスでは、その最小寸法、たとえばコンタクトノードの径でいうと１８０ｎｍまではアルミニウム配線が用いられ、アルミニウム配線を形成後に層間絶縁膜を堆積し、その表面を化学的機械研磨(以下、ＣＭＰ)などにより平滑化する配線形成方法が採用されていた。
ところが、コンタクトノード径が１３０ｎｍ以下になり、配線による信号遅延の抑制のために、近年のＬＳＩ配線構造では埋め込み銅配線プロセスを採用することが主流となっている。
【０００５】
埋め込み銅配線プロセスは、層間絶縁膜に溝を掘り、銅をメッキにより形成した後、この銅をＣＭＰ等によりエッチングすることにより、層間絶縁膜に掘った溝に銅を埋め込む方法である。
埋め込み銅配線プロセスの場合、各層間絶縁膜内に形成する配線やプラグは、層間絶縁膜に形成した溝やスルーホールに導電材料を埋め込む方法により、その全てが形成される。したがって、キャパシタ誘電体膜を挟んだ導電層をエッチングによりパターンニングする必要があるＭＩＭ型のキャパシタを形成するプロセスは、埋め込み銅配線構造と、導電層形成時のパターンニングの基本的手法が異なり、この観点でプロセスの整合性が悪い。
【０００６】
ＭＩＭ型キャパシタを形成する必要がある場合、埋め込み銅配線による多層配線部分を形成してから、その上に、ＭＩＭ型キャパシタを形成すると埋め込み銅配線プロセスとの整合性がよい。通常の埋め込み銅配線プロセスを用いるＬＳＩでは、最上層の埋め込み銅配線の上に層間絶縁膜を形成し、その上にワイヤーボンド用のパッドをアルミニウム合金配線により形成する。この構造の場合、パッド用のアルミニウム合金配線により、最上層の埋め込み銅配線とＭＩＭ型キャパシタとを接続することが一般的である。
【０００７】
図６（Ａ）〜図９（Ｂ）は、本発明の関連技術として、埋め込み銅配線の多層配線部分の上にＭＩＭ型キャパシタを形成する際の各工程における半導体デバイスの断面図である。
【０００８】
図６（Ａ）に示すように、シリコン基板１０１上に多層配線部分が形成され、その最上層の層間絶縁膜１０２内に埋め込み銅配線１０３Ａ，１０３Ｂが形成されている。層間絶縁膜１０２や埋め込み銅配線１０３Ａ，１０３Ｂの表面は、銅拡散防止膜１０４で覆われている。なお、図６（Ａ）には、最上層の埋め込み銅配線１０３Ａ，１０３Ｂより下層の配線やトランジスタ等は図示していない。
【０００９】
この上にＭＩＭ型キャパシタを形成する場合、図６（Ｂ）に示すように、たとえばスパッタ法によりＭＩＭ型キャパシタの下部電極となる窒化チタニウム膜１０５Ａを２００ｎｍ程度形成する。窒化チタニウム膜１０５Ａの上に、たとえばプラズマ励起ＣＶＤ(以下、ＰＥＣＶＤ)によりＭＩＭ型キャパシタの誘電体となる窒化シリコン膜１０６Ａを５０ｎｍ程度形成する。また、窒化シリコン膜１０６Ａの上に、たとえばスパッタ法によりＭＩＭ型キャパシタの上部電極となる窒化チタニウム膜１０７Ａを１００ｎｍ程度形成する。
【００１０】
たとえばフォトレジストをパターンニングし、これをマスクとして窒化チタニウム膜１０７Ａをドライエッチングする。フォトレジストを除去すると、図７（Ａ）に示すように、ＭＩＭ型キャパシタの上部電極１０７が形成される。
【００１１】
たとえばフォトレジストをパターンニングし、これをマスクとして窒化シリコン膜１０６Ａと窒化チタニウム膜１０７Ａを順にドライエッチングする。フォトレジストを除去すると、図７（Ｂ）に示すように、ＭＩＭ型キャパシタのキャパシタ誘電体膜１０６と下部電極１０５が形成され、ＭＩＭ型キャパシタＣＡＰの基本構造が完成する。
【００１２】
図８（Ａ）に示すように、たとえばＰＥＣＶＤにより、形成したＭＩＭ型キャパシタを埋め込む層間絶縁膜１０８として、酸化シリコン膜を７００ｎｍ程度形成する。
【００１３】
たとえばフォトレジストをパターンニングし、これをマスクとして層間絶縁膜（酸化シリコン膜）１０８と２つの窒化シリコン膜（キャパシタ誘電体膜１０６および銅拡散防止膜１０４）とをドライエッチングする。フォトレジストを除去すると、図８（Ｂ）に示すように４つのコンタクトホール１０８Ａ，１０８Ｂ，１０８Ｃおよび１０８Ｄが形成される。コンタクトホール１０８Ａと１０８Ｂが層間絶縁膜１０８および銅拡散防止膜１０４に形成されることによって埋め込み銅配線１０３Ａと１０３Ｂが露出している。コンタクトホール１０８Ｃが層間絶縁膜１０８に形成されることによって上部電極１０７が露出し、また、コンタクトホール１０８Ｄが層間絶縁膜１０８とキャパシタ誘電体膜１０６に形成されることによって下部電極１０５が露出している。
【００１４】
図９（Ａ）に示すように、これら４つのコンタクトホールを完全に埋め込むパッド用アルミニウム合金１０９Ｃを、たとえばスパッタ法により１０００ｎｍ程度形成する。
【００１５】
たとえばフォトレジストをパターンニングし、これをマスクとしてパッド用アルミニウム合金１０９Ｃをドライエッチングする。これにより、図９（Ｂ）に示すように、ＭＩＭ型キャパシタの上部電極１０７と埋め込み銅配線（下層導電体）１０３Ａとをコンタクトホール１０８Ａおよび１０８Ｃを介して接続するアルミニウム合金層１０９Ａと、ＭＩＭ型キャパシタの下部電極１０５と埋め込み銅配線（下層導電体）１０３Ｂとをコンタクトホール１０８Ｂおよび１０８Ｄを介して接続するアルミニウム合金層１０９Ｂとが、同時に形成される。
この後、パッシベーション膜を形成し、それにパッドの開口部を形成するが、ここでは図示していない。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述の関連技術のように、多層配線部分の上にＭＩＭ型キャパシタを形成し、かつＭＩＭ型キャパシタを下層の導電層に接続する場合、その接続を、層間絶縁膜に形成されることによって下層の導電層を露出させるコンタクトホールと、ＭＩＭ型キャパシタの電極上を露出させるコンタクトホールとを介して上層導電膜によって達成する。
しかしながら、この接続方法では、コンタクトホールのエッジで急峻な段差が発生しやすく、上層導電膜が、この段差部分で断線あるいは高抵抗になりやすいという課題がある。
【００１７】
このことを上記関連技術で具体的に説明すると、図９（Ｂ）に破線で囲んで示すＡ部およびＢ部のように、とくにＭＩＭ型キャパシタのコンタクトホール１０８Ｃおよび１０８Ｄのエッジで急峻な段差が生じる。この段差の鋭角なエッジ形状によって、アルミニウム合金層１０９Ａあるいは１０９Ｂの被覆率が低下し、この部分で、アルミニウム合金層が高抵抗となりやすい。そして、最悪の場合、アルミニウム合金層１０９Ａあるいは１０９Ｂが断線する可能性がある。
【００１８】
これを防止するためには、コンタクトホール１０８Ａ〜１０８Ｄを形成する前に層間絶縁膜１０８をＣＭＰ等で平滑化するとよい。
しかし、この方法は、工程が増加しコスト増となることと、平滑化によって層間絶縁膜１０８の厚さがコンタクトホール間で異なる。このため、コンタクトホールを形成するときのオーバーエッチングが、とくにＭＩＭ型キャパシタの上部電極１０７に対して過剰となり、プラズマダメージによるＭＩＭ型キャパシタの信頼性低下を招く。
【００１９】
本発明が解決しようとする課題は、上層導電膜の断線や高抵抗化を招くことなく、この上層導電膜によって、ＭＩＭ型キャパシタと下層導電体とが接続されている半導体デバイスと、その製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
本発明に係る半導体デバイスは、半導体基板上の積層部分内で、下部電極、キャパシタ誘電体膜および上部電極を備えるＭＩＭ型キャパシタ上に層間絶縁膜と上層導電膜が積層され、前記ＭＩＭ型キャパシタの一方の電極は、前記キャパシタ誘電体膜を介して他の電極と容量結合する部分から外側に延びて前記ＭＩＭキャパシタ部より下層に形成されている下層導電体の上方に至るエクステンション部を備え、前記エクステンション部の先端部分と前記下層導電体とが、前記層間絶縁膜に形成されている開口部内で前記上層導電膜によって接続されている。
好適に、前記下層導電体が、前記ＭＩＭ型キャパシタの下層の絶縁層内に埋め込んで形成され銅を含む導電材料の配線である。
好適に、前記上層導電膜が、アルミニウムを含む導電材料の配線である。
【００２１】
この半導体デバイスでは、ＭＩＭ型キャパシタの一方の電極と下層導電体との接続部分、すなわち実質的なキャパシタ部から外側に延びるエクステンション部の先端付近が層間絶縁膜に形成されている一つの開口部内に位置している。そして、この開口部内で上層導電膜によって、上記一方の電極と下層導電体とが接続されている。
前述した関連技術では上層導電膜が、一方の電極を起点とすると、そこから一旦、層間絶縁膜を乗り越えて下層導電体に達しているが、本発明では上層導電膜が層間絶縁膜を乗り越える構成となっていない。
なお本発明では、前記一方の電極は上部電極、下部電極のいずれであってもよい。また、上部電極と下部電極が、それぞれ別の下層導電体に接続されている構成でもよい。
【００２２】
本発明に係る半導体デバイスの製造方法は、半導体基板上に積層され第１および第２の下層導電体を含む積層部分上に、下部電極、キャパシタ誘電体膜および上部電極を備えるＭＩＭ型キャパシタを形成し、前記上部電極と前記第１の下層導電体とを接続し、前記下部電極と前記第２の下層導電体とを接続する半導体デバイスの製造方法であって、前記第２の下層導電体と平面パターン上で部分的に重なる位置に前記下部電極を形成するステップと、前記下部電極上にキャパシタ誘電体膜を形成するステップと、一部が前記キャパシタ誘電体膜を介して前記下部電極と容量結合し、他の一部が前記第１の下層導電体と平面パターン上で重なる位置に前記上部電極を形成するステップと、形成したＭＩＭキャパシタ上に層間絶縁膜を堆積し、当該ＭＩＭキャパシタの前記上部電極と前記第１の下層導電体とが重なる部分の境界付近を含む第１の開口部と、前記下部電極と前記第２の下層導電体とが重なる部分の境界付近を含む第２の開口部とを前記層間絶縁膜に形成するステップと、前記層間絶縁膜上に導電膜を形成しパターンニングすることによって、前記第１の開口部内で前記上部電極と前記第１の下層導電体とを接続する第１の上層導電膜と、前記第２の開口部内で前記下部電極と前記第２の下層導電体とを接続する第２の上層導電膜とを同時に形成するステップと、を含む。
好適に、前記第１および第２の下層導電体として、銅を含む導電材料の２つの配線を、前記積層部分の絶縁層内に埋め込んで形成する。
好適に、前記上層導電膜を、アルミニウムを含む導電材料から形成する。
【００２３】
この製造方法では、ＭＩＭ型キャパシタの形成時に、その下部電極と上部電極を平面パターン上でずらして、少なくとも、その一方の電極に上記半導体デバイスでいう「エクステンション部」を形成する必要がある。このときのパターンニングの回数、すなわちフォトマスクの枚数が、下部電極を形成するステップで一枚、上部電極を形成するステップで一枚と合計二枚であり、これは関連技術の製造方法と変わらない。また、層間絶縁膜を開口する開口部の数が関連技術と異なるが、これらは一括して形成されることから、フォトマスク枚数や工程数としては増減がない。
【発明の効果】
【００２４】
本発明に係る半導体デバイスによれば、ＭＩＭ型キャパシタの一方の電極を下層導電体に接続するための上層導電膜が、層間絶縁膜の一つの開口部内で当該接続を達成している。そのことは、当該上層導電膜が、その接続経路で層間絶縁膜の開口部エッジによる急峻な段差を経由していないことを意味する。このため、上層導電膜の被覆率が当該接続経路内で、関連技術に比べ均一であり、極端に高抵抗化する箇所や断線のおそれがある箇所がない。その結果として、ＭＩＭ型キャパシタ接続構造の電気的信頼性が改善されている。
【００２５】
本発明に係る半導体デバイスの製造方法によれば、上記電気的信頼性が高いＭＩＭ型キャパシタの接続構造を、コスト増を伴うことなく達成できる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を、下層導電体が埋め込み銅配線の場合を例として述べる。
【００２７】
図１に、ＭＩＭ型キャパシタを有する半導体デバイスの断面図を示す。
この半導体デバイスは、シリコンウェハなどの半導体基板１に形成された多層配線部分（積層部分）を備える。図１においては、この多層配線部分の最上層の層間絶縁膜２と、それに形成されている下層導電体３Ａ，３Ｂとしての２つの埋め込み銅配線とを示している。
層間絶縁膜２および下層導電体３Ａ，３Ｂの上に、たとえば酸化シリコンからなる銅拡散防止膜４が形成され、その上にＭＩＭ型キャパシタＣＡＰが形成されている。
【００２８】
ＭＩＭ型キャパシタＣＡＰは、銅拡散防止膜４側から順に積層されている下部電極５、キャパシタ誘電体膜６および上部電極７を備える。
キャパシタ誘電体膜６は、たとえば窒化シリコンまたは他の誘電体からなる。
下部電極５および上部電極７は、図１の横方向の一方と他方にずれており、これによって、両電極がキャパシタ誘電体膜６を挟んで対面する実効的なキャパシタ部と、キャパシタ部から一方と他方にそれぞれ延びて他の電極と対面していない各電極の部分（以下、エクステンション部という）とを備える。上部電極のエクステンション部７Ｂは、キャパシタ部から一方に延び、第１の下層導電体３Ａの上方に達している。下部電極のエクステンション部５Ｂは、キャパシタ部から他方に延び、第２の下層導電体３Ｂの上方に達している。
【００２９】
ＭＩＭ型キャパシタＣＡＰ上に、たとえば酸化シリコンからなる層間絶縁膜８が堆積され、それに２つの開口部が形成されている。上部電極のエクステンション部７Ｂ側で第１の開口部８Ａが形成され、下部電極のエクステンション部５Ｂ側で第２の開口部８Ｂが形成されている。これら開口部の形成は酸化シリコン系のエッチングガスで行うことから、酸化シリコン系の絶縁膜、すなわち第１および第２の下層導電体３Ａ，３Ｂ上の銅拡散防止膜４およびキャパシタ誘電体膜６、第２の開口部８Ｂ内で下部電極５上に存在していたキャパシタ誘電体膜６が除去されている。ただし、第２の開口部８Ｂ内で、下部電極のエクステンション部５Ｂ直下の銅拡散防止膜４は、エクステンション部５Ｂに保護されてエッチングされていない。同様に、第１の開口部８Ａ内で、上部電極のエクステンション部７Ｂ直下のキャパシタ誘電体膜６および銅拡散防止膜４は、エクステンション部７Ｂに保護されてエッチングされていない。
【００３０】
第１の開口部８Ａを充填する第１の上層導電膜９Ａと、第２の開口部８Ｂを充填する第２の上層導電膜９Ｂとが形成されている。第１および第２の上層導電膜９Ａ，９Ｂは、たとえばアルミニウム合金（銅入りアルミニウム等）からなる配線として形成でき、その先端部にワイヤボンディング用のパッドを有するようにパターンニングすることができる。
【００３１】
なお、第１および第２の上層導電膜９Ａと９Ｂは、下部電極のエクステンション部５Ｂと上部電極７との境界付近を保護する層間絶縁膜８の部分で分離されている。この層間絶縁膜８の部分は必ず必要であり、本例では、その両側に第１および第２の開口部８Ａと８Ｂが形成されている。
ただし、第１および第２の開口部８Ａと８Ｂを一つの開口部とすることもできる。つまり、図１は、１つの開口部内に上記第１および第２の上層導電膜９Ａと９Ｂを分離するための層間絶縁膜８の部分が島状に残されている場合の断面を示すものとみなすことも可能である。
【００３２】
また、第１および第２の下層導電体３Ａ，３Ｂは、埋め込み銅配線に限らず、他の材料の埋め込み配線、配線以外の導電層（たとえばプラグや中間接続層など）であってもよい。したがって、ＭＩＭ型キャパシタＣＡＰが形成される積層部分は、多層配線部分である必要は必ずしもない。また、各導電膜や絶縁膜の材質および膜厚も任意である。
【００３３】
この半導体デバイスによれば、ＭＩＭ型キャパシタＣＡＰの上部電極７と第１の下層導電体３Ａとの接続部分、すなわち上部電極７において、実質的なキャパシタ部から外側に延びるエクステンション部７Ｂの先端付近が層間絶縁膜８に形成されている一つの開口部（第１の開口部８Ａ）内に位置している。そして、第１の開口部８Ａ内で第１の上層導電膜９Ａによって、上部電極７と第１の下層導電体３Ａとが接続されている。また、ＭＩＭ型キャパシタＣＡＰの下部電極５と第２の下層導電体３Ｂとの接続部分、すなわち下部電極５において、実質的なキャパシタ部から外側に延びるエクステンション部５Ｂの先端付近が層間絶縁膜８に形成されている一つの開口部（第２の開口部８Ｂ）内に位置している。そして、第２の開口部８Ｂ内で第２の上層導電膜９Ｂによって、下部電極５と第２の下層導電体３Ｂとが接続されている。
このような接続部とすることによって、第１および第２の上層導電膜９Ａ，９Ｂが、その接続経路で層間絶縁膜８の開口部エッジによる急峻な段差を経由していない。このため、第１および第２の上層導電膜９Ａ，９Ｂの被覆率が当該接続経路内で、関連技術に比べ均一であり、極端に高抵抗化する箇所や断線のおそれがある箇所がなくなる。その結果として、ＭＩＭ型キャパシタ接続構造の電気的信頼性が改善されている。
【００３４】
なお、図１では２つの接続箇所ではともに、下層導電体とＭＩＭ型キャパシタＣＡＰとを接続している。ただし、半導体デバイスに形成される集積回路構成に応じて、ＭＩＭ型キャパシタを単にパッド等に接続させる場合も在りうる。
そのような場合を考慮して、本発明では、その一方の接続箇所のみＭＩＭ型キャパシタＣＡＰの電極を下層導電体に接続させ、他の接続箇所では、単にＭＩＭ型キャパシタＣＡＰを上層導電膜と接続させるようにしても構わない。
【００３５】
つぎに、図１に示す構成を例として、本発明に係る半導体デバイスの製造方法について、その実施の形態を述べる。
【００３６】
図２（Ａ）〜図５に、この半導体デバイスの製造において各工程の断面図を示す。なお、これらの図において、多層配線部分の最上層の部分のみ示し、それより下層の配線やトランジスタ等は図示していない。
図２（Ａ）に示すように、半導体基板１の表面の層間絶縁膜２内に下層導電体３Ａ，３Ｂを形成し、その表面を銅拡散防止膜４で覆う。この下層導電体３Ａ，３Ｂの形成に、通常の埋め込み銅配線プロセスを用いることができる。
層間絶縁膜２を堆積し、フォトリソグラフィとドライエッチングにより層間絶縁膜２の上部に溝を掘り、銅をメッキにより形成する。この銅をＣＭＰ等によりエッチングして分離すると、各溝に埋め込み銅配線が形成される。その銅が容易に拡散しないように、埋め込み溝配線の上面を含む層間絶縁膜２の上に、たとえばＣＶＤ法により銅拡散防止膜４を形成する。
【００３７】
つぎに銅拡散防止膜４上に、たとえばスパッタ法によりＭＩＭ型キャパシタＣＡＰの下部電極５となる窒化チタニウム（ＴｉＮ）膜５Ａを２００ｎｍ程度形成する。
【００３８】
たとえばフォトレジストをパターンニングし、これをマスクとして窒化チタニウム膜５Ａをドライエッチングすることにより、図２（Ｂ）に示すＭＩＭ型キャパシタＣＡＰの下部電極５を形成する（下部電極の形成ステップ）。下部電極５は、第１の下層導電体３Ａとは平面パターン上でオーバーラップしていないが、第２の下層導電体３Ｂとは一部オーバーラップしている。
【００３９】
図３（Ａ）に示すように、たとえばＰＥＣＶＤにより、ＭＩＭ型キャパシタＣＡＰのキャパシタ誘電体６となる窒化シリコン膜を５０ｎｍ程度形成し、たとえばスパッタ法によりＭＩＭ型キャパシタＣＡＰの上部電極７となる窒化チタニウム（ＴｉＮ）膜７Ａを１００ｎｍ程度形成する（キャパシタ誘電体膜の形成ステップ）。
【００４０】
たとえばフォトレジストをパターンニングし、これをマスクとして窒化チタニウム膜７Ａをドライエッチングすることにより、ＭＩＭ型キャパシタＣＡＰの上部電極７を形成する（上部電極の形成ステップ）。このとき、ＭＩＭ型キャパシタＣＡＰの下部電極５よりも、ＭＩＭ型キャパシタＣＡＰの上部電極７の一部を、第１の下層導電体３Ａの上方にまで張り出すようにする。
フォトレジストを除去すると、図３（Ｂ）に示すＭＩＭ型キャパシタＣＡＰの基本構造が完成する。上部電極７に、当該上部電極７がキャパシタ誘電体膜６を介して下部電極５と対向するキャパシタ部から第１の下層導電体３Ａの上方にまで張り出した部分（エクステンション部７Ｂ）を備える。同様に、下部電極５に、上記キャパシタ部から第２の下層導電体３Ｂの上方にまで張り出した部分（エクステンション部５Ｂ）を備える。
【００４１】
図４（Ａ）に示すように、たとえばＰＥＣＶＤにより下層導電体３Ａ，３Ｂとパッド用アルミニウム合金層（上層導電膜；不図示）との層間絶縁膜８として酸化シリコン膜を７００ｎｍ程度形成する。
【００４２】
たとえばフォトレジストをパターンニングし、これをマスクとして層間絶縁膜８ならびに窒化シリコン膜６Ａおよび銅拡散防止膜４をドライエッチングした後、フォトレジストを除去する。これにより、図４（Ｂ）に示すように、ＭＩＭ型キャパシタＣＡＰの上部電極７と第１の下層導電体３Ａとをパッド用アルミニウム合金層（第１の上層導電膜９Ａ；後述）によって接続するための第１の開口部８Ａ、および、下部電極５と第２の下層導電体３Ｂとをパッド用アルミニウム合金層（第２の上層導電膜９Ｂ；後述）によって接続するための第２の開口部８Ｂが、層間絶縁膜８にそれぞれ形成される（開口部の形成ステップ）。
このとき、第１の開口部８Ａ内に、ＭＩＭ型キャパシタＣＡＰの上部電極７と第１の下層導電体３Ａがともに位置し、第２の開口部８Ｂ内に、下部電極５と第２の下層導電体３Ｂがともに位置する。
【００４３】
図５に示すように、たとえばスパッタ法によりパッド用アルミニウム合金９Ｃを１０００ｎｍ程度形成する。
【００４４】
たとえばフォトレジストをパターンニングし、これをマスクとしてパッド用アルミニウム合金９Ｃをドライエッチングした後、フォトレジストを除去する。これにより、図１に示すように、ＭＩＭ型キャパシタＣＡＰの上部電極７と第１の下層導電体３Ａとを接続する第１の上層導電膜９Ａと、ＭＩＭ型キャパシタＣＡＰの下部電極５と第２の下層導電体３Ｂとを接続する第２の上層導電膜９Ｂとが、互いに分離している２つのアルミニウム合金層から形成される（上層導電膜の形成ステップ）。
その後、パッシベーション膜を形成し、これにパッドの開口部を形成するが、その詳細は、ここでは省略する。
【００４５】
上述した半導体デバイスの製造方法によれば、ＭＩＭ型キャパシタの形成時に、その下部電極５と上部電極７を平面パターン上でずらして、少なくとも、その一方の電極に「エクステンション部」を形成する。このときのパターンニングの回数、すなわちフォトマスクの枚数が、下部電極５を形成する図２（Ｂ）のステップで一枚、上部電極７を形成する図３（Ｂ）のステップで一枚と合計二枚であり、これは関連技術の製造方法と変わらない。また、層間絶縁膜８を開口する開口部８Ａ，８Ｂの数が関連技術と異なるが、これらは一括して形成されることから、フォトマスク枚数や工程数としては増減がない。したがって、本発明の適用によって製造プロセスの工程数、フォトマスク枚数の増減に変化がない。
また、ＭＩＭ型キャパシタの電極と、下層導電体と上層導電膜との３者を直接接続することから、接続部の面積としても変わらないか、むしろ縮小が可能である。
以上より、本実施の形態における製造方法の適用によって、前述した電気的信頼性の向上に効果がある図１に示す構造を容易に、かつ低コストで製造できる利点が得られる。
【産業上の利用可能性】
【００４６】
本発明は、たとえば埋め込み銅配線を有する積層部分、その他の積層部分を有し、その積層部分内の下層導電体とＭＩＭ型キャパシタの電極とを接続する必要がある半導体デバイスの全てに適用できる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態に係るＭＩＭ型キャパシタを有する半導体デバイスの断面図である。
【図２】（Ａ）および（Ｂ）は、図１に示す半導体デバイスの製造において、多層配線部分上にＭＩＭ型キャパシタを形成する際に下部電極形成までの工程を示す断面図である。
【図３】（Ａ）および（Ｂ）は、図２（Ｂ）に続く工程から上部電極形成までの工程を示す断面図である。
【図４】（Ａ）および（Ｂ）は、図３（Ｂ）に続く工程から層間絶縁膜の開口までの工程を示す断面図である。
【図５】図４（Ｂ）に続くアルミニウム合金の形成の工程後を示す断面図である。
【図６】（Ａ）および（Ｂ）は、本発明の関連技術としての製造方法によって、多層配線部分上にＭＩＭ型キャパシタを形成する際に上部電極となる膜の形成までの工程を示す断面図である。
【図７】（Ａ）および（Ｂ）は、図６（Ｂ）に続く工程から下部電極のパターンニングまでの工程を示す断面図である。
【図８】（Ａ）および（Ｂ）は、図７（Ｂ）に続く工程から層間絶縁膜の開口までの工程を示す断面図である。
【図９】（Ａ）および（Ｂ）は、図８（Ｂ）に続く工程からアルミニウム合金層のパターンニングまでの工程を示す断面図である。
【符号の説明】
【００４８】
１…半導体基板、２…多層配線部分の最上層の層間絶縁膜、３Ａ…第１の下層導電体、３Ｂ…第２の下層導電体、４…銅拡散防止膜、５…下部電極、５Ｂ…下部電極のエクステンション部、６…キャパシタ誘電体膜、７…上部電極、７Ｂ…上部電極のエクステンション部、８…層間絶縁膜、９Ａ…第１の上層導電膜、９Ｂ…第２の上層導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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