(57)【要約】【課題】  書き込み電流を流す配線が磁気抵抗効果素子の面上を多数回通過するように該配線を容易に配設でき、且つ、該配線による記憶領域の拡大を抑えることができる磁気メモリを提供する。【解決手段】  各記憶領域３は、磁性材料層８の内部に配置されたＴＭＲ素子４と、書き込み電流によって第１磁性層４１に外部磁界を提供する領域内配線３１とを有する。領域内配線３１は、領域内配線３１がＴＭＲ素子４の第１磁性層４１の一方の面上を複数回通過するように、第１磁性層４１に沿って磁性材料層８の内部に配設された配線部分３１ａ〜３１ｃと、配線層７の内部に配設され、配線部分３１ａ〜３１ｃを互いに直列に連結する配線部分３１ｄ及び３１ｅとを含む。配線部分３１ａ〜３１ｃは、第１磁性層４１の一方の面上において互いに書き込み電流が同じ向きになるように磁性材料層８の厚さ方向に並んで配設されている。【選択図】  図３
2006165185.tif 000002
【特許請求の範囲】
【請求項１】
ｍ行ｎ列（ｍ、ｎは２以上の整数）からなる２次元状に配列された複数の記憶領域を基板上に有する磁気メモリであって、
前記基板上に設けられ、前記複数の記憶領域の各列及び各行それぞれに対応して設けられた領域間配線を含む配線層と、
前記配線層上に設けられた磁性材料層とを備え、
前記複数の記憶領域のそれぞれは、
外部磁界によって磁化方向が変化する感磁層を含み、前記磁性材料層の内部に配置された磁気抵抗効果素子と、
前記領域間配線から分岐され、書き込み電流によって前記感磁層に前記外部磁界を提供する領域内配線とを有し、
前記領域内配線は、
該領域内配線が前記感磁層の一方の面上を複数回通過するように、前記感磁層に沿って前記磁性材料層の内部に配設された複数の第１の配線部分と、
前記配線層の内部に配設され、前記複数の第１の配線部分を互いに直列に連結する一又は複数の第２の配線部分とを含み、
前記複数の第１の配線部分が、前記感磁層の前記一方の面上において互いに前記書き込み電流が同じ向きになるように前記磁気抵抗効果素子の厚さ方向に並んで配設されていることを特徴とする、磁気メモリ。
【請求項２】
前記複数の記憶領域のそれぞれは、前記領域内配線の前記複数の第１の配線部分を囲むように設けられた磁気ヨークを更に有することを特徴とする、請求項１に記載の磁気メモリ。
【請求項３】
少なくとも一つの前記第２の配線部分は、前記磁性材料層及び前記配線層の厚さ方向から見て前記磁気ヨークと重なる位置に配設されていることを特徴とする、請求項２に記載の磁気メモリ。
【請求項４】
前記磁気ヨークは、前記複数の第１の配線部分を連続して囲むように設けられており、
前記磁気抵抗効果素子の前記感磁層は、前記磁気ヨークの一部によって構成されていることを特徴とする、請求項２又は３に記載の磁気メモリ。
【請求項５】
前記磁気ヨークは、所定の長さの空隙を介して対向する少なくとも一対の開放端部を含んでおり、
前記磁気抵抗効果素子は、該磁気抵抗効果素子の一対の側面が前記磁気ヨークの前記一対の開放端部とそれぞれ対向または接するように配置されていることを特徴とする、請求項２又は３に記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗効果素子にデータを記憶する磁気メモリに関するものである。
【背景技術】
【０００２】
近年、コンピュータや通信機器等の情報処理装置に用いられる記憶デバイスとして、ＭＲＡＭ（Magnetic Random Access Memory）が注目されている。ＭＲＡＭは、磁気によってデータを記憶するので、揮発性メモリであるＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static ＲＡＭ）のように電源断によって情報が失われるといった不都合がない。また、従来のフラッシュＥＥＰＲＯＭやハードディスク装置のような不揮発性記憶手段と比較して、アクセス速度、信頼性、消費電力等において非常に優れている。従って、ＭＲＡＭは、ＤＲＡＭやＳＲＡＭなどの揮発性メモリの機能、及びフラッシュＥＥＰＲＯＭやハードディスク装置などの不揮発性記憶手段の機能をすべて代替できる可能性を有している。現在、いつ、どこにいても情報処理を行うことができる、いわゆるユビキタスコンピューティングを目指した情報機器の開発が急速に進められているが、ＭＲＡＭは、このような情報機器におけるキーデバイスとしての役割が期待されている。
【０００３】
このようなＭＲＡＭの一例として、例えば特許文献１に記載された磁気メモリがある。この磁気メモリは、各記憶領域（メモリセル）毎に、トンネル磁気抵抗効果（ＴＭＲ：Tunneling Magneto-Resistive）素子と、ＴＭＲ素子に書き込み電流を流す配線（セルビット線）と、セルビット線に接続されたトランジスタとを備える。ここで、ＴＭＲ素子とは、外部磁界によって磁化方向が変化する第１磁性層（感磁層）と、磁化方向が固定された第２磁性層と、第１磁性層と第２磁性層との間に挟まれた非磁性絶縁層とを備え、第１磁性層の磁化方向が第２磁性層の磁化方向に対して平行または反平行に制御されることにより二値データを記憶する素子である。特許文献１に記載された磁気メモリでは、セルビット線をＴＭＲ素子の例えば上面、側面、及び下面に沿って配設することにより、小さな書き込み電流で大きな外部磁界を第１磁性層に与えようとしている。
【０００４】
【特許文献１】特開２００４−１５３１８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１には、ＴＭＲ素子の上面、側面、及び下面の上をセルビット配線が一回だけ通過する構成しか開示されていない。しかしながら、小さな書き込み電流で効率良く外部磁界をＴＭＲ素子へ与えるためには、書き込み電流を流す配線がＴＭＲ素子の面上をなるべく多数回通過できるように該配線を配設可能であることが好ましい。その一方で、情報処理装置における処理量の増大や情報処理装置の小型化に伴い、メモリ等の記憶手段にはより一層の高集積化が求められているので、各記憶領域は小さいことが好ましい。
【０００６】
本発明は、上記した問題点を鑑みてなされたものであり、書き込み電流を流す配線が磁気抵抗効果素子の面上を多数回通過するように該配線を容易に配設でき、且つ、該配線による記憶領域の拡大を抑えることができる磁気メモリを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記した課題を解決するために、本発明による磁気メモリは、ｍ行ｎ列（ｍ、ｎは２以上の整数）からなる２次元状に配列された複数の記憶領域を基板上に有する磁気メモリであって、基板上に設けられ、複数の記憶領域の各列及び各行それぞれに対応して設けられた領域間配線を含む配線層と、配線層上に設けられた磁性材料層とを備え、複数の記憶領域のそれぞれは、外部磁界によって磁化方向が変化する感磁層を含み、磁性材料層の内部に配置された磁気抵抗効果素子と、領域間配線から分岐され、書き込み電流によって感磁層に外部磁界を提供する領域内配線とを有し、領域内配線は、該領域内配線が感磁層の一方の面上を複数回通過するように、感磁層に沿って磁性材料層の内部に配設された複数の第１の配線部分と、配線層の内部に配設され、複数の第１の配線部分を互いに直列に連結する一又は複数の第２の配線部分とを含み、複数の第１の配線部分は、感磁層の一方の面上において互いに書き込み電流が同じ向きになるように磁気抵抗効果素子の厚さ方向に並んで配設されていることを特徴とする。
【０００８】
上記した磁気メモリでは、領域内配線の複数の第１の配線部分が、互いに書き込み電流が同じ向きになるように感磁層の一方の面上に配設されるので、領域内配線を、磁気抵抗効果素子の面上を多数回通過するように容易に配設できる。そして、領域内配線を流れる書き込み電流が感磁層上を同じ向きに複数回通過するので、感磁層に複数倍の外部磁界を提供できる。従って、所定の外部磁界を感磁層に提供する必要がある場合、より小さな書き込み電流で必要な外部磁界を発生させることができる。
【０００９】
また、上記した磁気メモリでは、複数の第１の配線部分を互いに直列に連結する第２の配線部分が、配線層の内部に配設されている。磁性材料層における磁気抵抗効果素子の周囲には磁気ヨーク等の他の部材が設けられることが多いので、複数の第１の配線部分を互いに直列に連結する配線部分を例えば磁性材料層に配設すると、磁気ヨークといった他の部材の周囲に更に当該配線部分を配設することとなり、記憶領域が拡大する要因となる。これに対し、上記した磁気メモリによれば、配線層の内部に第２の配線部分が配設されることにより、磁気ヨーク等の存在に拘わらずより小さなスペースに領域内配線を配設することができるので、領域内配線が磁気抵抗効果素子の面上を複数回通過するように領域内配線を配設しても、これによる記憶領域の拡大を抑えることができる。
【００１０】
また、磁気ヨークといった他の部材の更に周囲に領域内配線を配設した場合、この領域内配線と、隣接する記憶領域の磁気抵抗効果素子との距離が近くなり、隣接する記憶領域へデータを誤って書き込むおそれが生じる。これに対し、上記した磁気メモリによれば、第２の配線部分が配線層の内部に配設されることにより、領域内配線と、隣接する記憶領域の磁気抵抗効果素子との間隔を充分に確保することができるので、隣接する記憶領域への誤書き込みを防止できる。
【００１１】
また、特許文献１のようにＴＭＲ素子の両面及び側面に配線を形成すると、製造工程が複雑になってしまい、製造コストの上昇や歩留まりの悪化を招くおそれがある。これに対し、上記した磁気メモリによれば、領域内配線の複数の第１の配線部分が感磁層の両面ではなく一方の面に沿って配設されるので、製造工程をより簡易にできる。
【００１２】
また、磁気メモリは、複数の記憶領域のそれぞれが、領域内配線の複数の第１の配線部分を囲むように設けられた磁気ヨークを更に有することを特徴としてもよい。これにより、感磁層から逸れた方向へ放出される磁界を低減できるので、書き込み電流による外部磁界を磁気抵抗効果素子の感磁層へ更に効率よく与えることができる。従って、更に小さな書き込み電流で必要な外部磁界を発生させることができる。
【００１３】
また、磁気メモリは、少なくとも一つの第２の配線部分が、磁性材料層及び配線層の厚さ方向から見て磁気ヨークと重なる位置に配設されていることを特徴としてもよい。これにより、領域内配線を磁気ヨークの周囲に配設する場合と比較して、より小さなスペースに領域内配線を配設することができるので、記憶領域の拡大を好適に抑えることができる。
【００１４】
また、磁気メモリは、磁気ヨークが、複数の第１の配線部分を連続して囲むように設けられており、磁気抵抗効果素子の感磁層が、磁気ヨークの一部によって構成されていることを特徴としてもよい。或いは、磁気メモリは、磁気ヨークが、所定の長さの空隙を介して対向する少なくとも一対の開放端部を含んでおり、磁気抵抗効果素子が、該磁気抵抗効果素子の一対の側面が磁気ヨークの一対の開放端部とそれぞれ対向または接するように配置されていることを特徴としてもよい。磁気ヨークがこれらのうちいずれかの構成を有することにより、書き込み電流による外部磁界を感磁層へ更に効率よく提供できるので、更に小さな書き込み電流で必要な外部磁界を発生させることができる。
【発明の効果】
【００１５】
本発明による磁気メモリによれば、書き込み電流を流す配線が磁気抵抗効果素子の面上を多数回通過するように該配線を容易に配設でき、且つ、該配線による記憶領域の拡大を抑えることができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照しながら本発明による磁気メモリの実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１７】
まず、本発明による磁気メモリの一実施形態の構成について説明する。図１は、本実施形態による磁気メモリ１の全体構成を示す概念図である。磁気メモリ１は、記憶部２、ビット選択回路１１、ワード選択回路１２、ビット配線１３及び１４、並びにワード配線１５及び１９を備える。記憶部２は、複数の記憶領域３からなる。複数の記憶領域３は、ｍ行ｎ列（ｍ、ｎは２以上の整数）からなる二次元状に配列されている。複数の記憶領域３のそれぞれは、ＴＭＲ素子４、領域内配線３１、読み書き兼用トランジスタ３２、及び配線３５を有する。これらのうち、ＴＭＲ素子４は、記憶部２の磁性材料層８（後述）に形成されている。
【００１８】
ＴＭＲ素子４は、外部磁界によって磁化方向が変化する感磁層を含む磁気抵抗効果素子である。具体的には、ＴＭＲ素子４は、感磁層である第１磁性層と、磁化方向が固定された第２磁性層と、第１磁性層及び第２磁性層に挟まれた非磁性絶縁層とを含んで構成される。ＴＭＲ素子４は、領域内配線３１を流れる書き込み電流により発生する外部磁界を受けて第１磁性層の磁化方向が変化するように、領域内配線３１に沿って配置される。そして、書き込み電流によって第１磁性層の磁化方向が変化すると、第１磁性層の磁化方向と第２磁性層の磁化方向との関係に応じて第１磁性層と第２磁性層との間の抵抗値が変化する。こうして、ＴＭＲ素子４に二値データが書き込まれる。
【００１９】
また、ＴＭＲ素子４の第１磁性層側或いは第２磁性層側の一端は、領域内配線３１の一配線部分３１ａと電気的に接続されている。そして、領域内配線３１から供給される読み出し電流がＴＭＲ素子４を流れると、第１磁性層と第２磁性層との間の抵抗値に応じてＴＭＲ素子４の両端間の電圧値或いは電流値が変化する。この両端間電圧値または電流値が測定されることにより、ＴＭＲ素子４に書き込まれた二値データが読み出される。なお、ＴＭＲ素子４の第１磁性層側（第２磁性層側）とは、非磁性絶縁層に対して第１磁性層の側か或いは第２磁性層の側かを意味し、第１磁性層（第２磁性層）上に別の層が介在する場合を含む意味である。
【００２０】
領域内配線３１は、ビット配線１３及び１４から分岐された配線であり、該領域内配線３１を流れる書き込み電流によってＴＭＲ素子４の第１磁性層に外部磁界を提供する。また、領域内配線３１は、ＴＭＲ素子４に読み出し電流を供給する。領域内配線３１は、ＴＭＲ素子４上を複数回通過するように配設されており、書き込み電流の向きが互いに同じになるようにＴＭＲ素子４の一方の面に沿って配設された配線部分３１ａ〜３１ｃを有する。配線部分３１ａ〜３１ｃは、本実施形態における第１の配線部分である。また、領域内配線３１は、配線部分３１ａ及び３１ｂを互いに直列に連結する配線部分３１ｄと、配線部分３１ｂ及び３１ｃを互いに直列に連結する配線部分３１ｅとを更に有する。配線部分３１ｄ及び３１ｅは、本実施形態における第２の配線部分である。領域内配線３１の各配線部分３１ａ〜３１ｅは、領域内配線３１の延在方向において配線部分３１ａ、３１ｄ、３１ｂ、３１ｅ、及び３１ｃの順に並んでいる。これらの配線部分３１ａ〜３１ｅのうち、配線部分３１ａ〜３１ｃは磁性材料層８の内部に配設されており、他の配線部分３１ｄ及び３１ｅは後述する配線層の内部に配設されている。領域内配線３１の一端（配線部分３１ａ側の端部）は、読み書き兼用トランジスタ３２を介してビット配線１３に電気的に接続されている。領域内配線３１の他端（配線部分３１ｃ側の端部）は、ビット配線１４に電気的に接続されている。
【００２１】
読み書き兼用トランジスタ３２は、領域内配線３１における書き込み電流及び読み出し電流の導通を制御するためのスイッチ手段である。読み書き兼用トランジスタ３２は、ドレイン及びソースの一方が領域内配線３１の一端に電気的に接続されており、他方がビット配線１３に電気的に接続されている。読み書き兼用トランジスタ３２のゲートは、ワード配線１５に電気的に接続されている。
【００２２】
配線３５は、ＴＭＲ素子４に読み出し電流を供給するために、ＴＭＲ素子４とワード配線１９とを接続する配線である。具体的には、配線３５の一端はＴＭＲ素子４の他端に電気的に接続されており、配線３５の他端はワード配線１９に電気的に接続されている。
【００２３】
ビット配線１３及び１４は、複数の記憶領域３の各列に対応して配設された領域間配線である。すなわち、ビット配線１３は、対応する列の記憶領域３それぞれが有する領域内配線３１の一端（配線部分３１ａ側の端部）に、読み書き兼用トランジスタ３２を介して電気的に接続されている。ビット配線１３は、領域内配線３１へ正の書き込み電流を供給するとともに、領域内配線３１を介してＴＭＲ素子４へ読み出し電流を供給する。また、ビット配線１４は、対応する列の記憶領域３それぞれが有する領域内配線３１の他端（配線部分３１ｃ側の端部）に電気的に接続されている。ビット配線１４は、領域内配線３１に負の書き込み電流を供給する。
【００２４】
また、ワード配線１５及び１９は、複数の記憶領域３の各行に対応して配設された領域間配線である。ワード配線１５は、記憶領域３の各行に対応して配設されており、対応する行の記憶領域３それぞれが有する読み書き兼用トランジスタ３２の制御端子であるゲートに電気的に接続されている。また、ワード配線１９は、記憶領域３の各行に対応して配設されており、対応する行の記憶領域３それぞれが有するＴＭＲ素子４の他端に、配線３５を介して電気的に接続されている。
【００２５】
ビット選択回路１１は、各記憶領域３の領域内配線３１に正または負の書き込み電流を提供する機能を有する。具体的には、ビット選択回路１１は、ビット配線１３及び１４と電気的に接続されており、磁気メモリ１の内部または外部からデータ書込時に指示されたアドレスに応じて該アドレスに該当する列を選択するアドレスデコーダ回路と、選択した列に対応するビット配線１３とビット配線１４との間に正または負の書き込み電流を供給するカレントドライブ回路とを含んで構成されている。
【００２６】
また、ビット選択回路１１及びワード選択回路１２は、各記憶領域３のＴＭＲ素子４に領域内配線３１を介して読み出し電流を提供する機能を有する。具体的には、ビット選択回路１１は、磁気メモリ１の内部または外部からデータ読出時に指示されたアドレスに応じて、該アドレスに該当する列を選択するアドレスデコーダ回路を含んで構成されている。また、ワード選択回路１２は、ワード配線１９と電気的に接続されるとともに、指示されたアドレスに応じて該アドレスに該当する行を選択するアドレスデコーダ回路を含んで構成されている。そして、ビット選択回路１１及びワード選択回路１２のうち少なくとも一方には、選択した列に対応するビット配線１３と、選択した行に対応するワード配線１９との間に、読み出し電流を供給するカレントドライブ回路が含まれている。
【００２７】
また、ワード選択回路１２は、ワード配線１５と電気的に接続されている。ワード選択回路１２は、データ書込時或いはデータ読出時において、選択した行に対応するワード配線１５に対し、読み書き兼用トランジスタ３２を導通状態にするための制御電圧を印加する。
【００２８】
以上の構成を備える磁気メモリ１は、次のように動作する。すなわち、磁気メモリ１の内部または外部からデータ書込みを行うアドレス（ｉ行ｊ列／１≦ｉ≦ｍ、１≦ｊ≦ｎ）が指定されると、ビット選択回路１１及びワード選択回路１２がそれぞれ該当するｊ列及びｉ行を選択する。ワード選択回路１２に選択されたｉ行に含まれる記憶領域３の読み書き兼用トランジスタ３２においては、ワード配線１５を介して制御電圧がゲートに印加され、書き込み電流が導通可能な状態となる。また、ビット選択回路１１に選択されたｊ列に含まれる記憶領域３においては、ビット配線１３とビット配線１４との間に、データに応じた正または負の電圧が印加される。そして、ビット選択回路１１に選択されたｊ列及びワード選択回路１２に選択されたｉ行の双方に含まれる記憶領域３においては、読み書き兼用トランジスタ３２を介して領域内配線３１の配線部分３１ａ〜３１ｃに書き込み電流が流れ、この書き込み電流による磁界によってＴＭＲ素子４の第１磁性層の磁化方向が反転する。こうして、指示されたアドレス（ｉ行ｊ列）の記憶領域３に二値データが書き込まれる。
【００２９】
また、磁気メモリ１の内部または外部からデータ読み出しを行うアドレス（ｋ行ｌ列／１≦ｋ≦ｍ、１≦ｌ≦ｎ）が指定されると、ビット選択回路１１及びワード選択回路１２がそれぞれ該当するｌ列及びｋ行を選択する。ワード選択回路１２に選択されたｋ行に含まれる記憶領域３の読み書き兼用トランジスタ３２においては、ワード配線１５を介して制御電圧がゲートに印加され、読み出し電流が導通可能な状態となる。また、ビット選択回路１１に選択されたｌ列に対応するビット配線１３と、ワード選択回路１２に選択されたｋ行に対応するワード配線１９との間には、ビット選択回路１１またはワード選択回路１２から読み出し電流が供給される。そして、ビット選択回路１１に選択されたｌ列及びワード選択回路１２に選択されたｋ行の双方に含まれる記憶領域３においては、読み出し電流がＴＭＲ素子４を流れる。そして、例えばＴＭＲ素子４における電圧降下量が判別されることにより、指示されたアドレス（ｋ行ｌ列）の記憶領域３に記憶された二値データが読み出される。
【００３０】
ここで、本実施形態における記憶部２の具体的な構成について詳細に説明する。図２は、記憶部２を列方向に沿って切断したときの断面構成を示す拡大断面図である。図３は、記憶部２を図２におけるＩ−Ｉ線で切断したときの拡大断面図である。図４は、記憶部２を図２におけるII−II線で切断したときの拡大断面図である。図５は、記憶部２を図２におけるIII−III線で切断したときの拡大断面図である。
【００３１】
図２〜図５を参照すると、記憶部２は、半導体層６、配線層７、及び磁性材料層８を備える。半導体層６は、本実施形態の基板である半導体基板２１を含み記憶部２全体の機械的強度を維持するとともに、トランジスタ等の半導体デバイスが形成される層である。磁性材料層８は、ＴＭＲ素子４や、ＴＭＲ素子４に磁界を効率的に与えるための磁気ヨーク５といった磁性材料による構成物が形成される層である。配線層７は、半導体基板２１上であって半導体層６と磁性材料層８との間に設けられる。配線層７は、磁性材料層８に形成されたＴＭＲ素子４などの磁性体デバイスと、半導体層６に形成されたトランジスタなどの半導体デバイスと、ビット配線１３及び１４並びにワード配線１５及び１９といった領域間配線とを、互いに電気的に接続するための配線が形成される層である。
【００３２】
まず、半導体層６について説明する。半導体層６は、半導体基板２１と、絶縁領域２２と、読み書き兼用トランジスタ３２とを有する。半導体基板２１は、例えばＳｉ基板からなり、ｐ型またはｎ型の不純物がドープされている。絶縁領域２２は、半導体基板２１上において読み書き兼用トランジスタ３２以外の領域に形成されており、各記憶領域３の読み書き兼用トランジスタ３２を互いに電気的に分離している。絶縁領域２２は、例えばＳｉＯ２といった絶縁性材料からなる。
【００３３】
図２を参照すると、読み書き兼用トランジスタ３２は、半導体基板２１とは反対導電型のドレイン領域３２ａ及びソース領域３２ｃ、制御端子であるゲート電極３２ｂ、並びに半導体基板２１の一部によって構成されている。ドレイン領域３２ａ及びソース領域３２ｃは、例えばＳｉ基板の表面近傍に、半導体基板２１とは反対導電型の不純物がドープされて形成されている。ドレイン領域３２ａとソース領域３２ｃとの間には半導体基板２１が介在しており、その半導体基板２１上にゲート電極３２ｂが配置されている。このような構成により、読み書き兼用トランジスタ３２では、ゲート電極３２ｂに電圧が印加されると、ドレイン領域３２ａ及びソース領域３２ｃが互いに導通する。
【００３４】
次に、磁性材料層８について説明する。磁性材料層８は、ＴＭＲ素子４と、磁気ヨーク５と、絶縁領域２４と、領域内配線３１と、配線３５とを有する。なお、磁性材料層８においては、以下に説明する構成（ＴＭＲ素子４、磁気ヨーク５、領域内配線３１、及び配線３５）及び他の配線以外の領域は、絶縁領域２４によって占められている。
【００３５】
図６は、ＴＭＲ素子４の拡大断面図である。なお、図６は、記憶領域３の行方向に沿った断面を示している。図６を参照すると、ＴＭＲ素子４は、第１磁性層４１、非磁性絶縁層４２、第２磁性層４３、及び反強磁性層４４が配線３５上に順に積層されてなる。第１磁性層４１は本実施形態における感磁層であり、領域内配線３１の配線部分３１ａ〜３１ｃからの外部磁界によって磁化方向が変化し、二値データを記録することができる。本実施形態では、第１磁性層４１は後述する磁気ヨーク５の一部（ビームヨーク５ｂ）によって構成されている。第１磁性層４１の材料としては、例えばＣｏ、ＣｏＦｅ、ＮｉＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔなどの強磁性材料を用いることができる。
【００３６】
また、第２磁性層４３では、反強磁性層４４によって磁化方向が固定されている。すなわち、反強磁性層４４と第２磁性層４３との接合面における交換結合によって、第２磁性層４３の磁化方向が安定化されている。第２磁性層４３の磁化容易軸方向は、第１磁性層４１の磁化容易軸方向に沿うように設定される。第２磁性層４３の材料としては、例えばＣｏ、ＣｏＦｅ、ＮｉＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔなどの強磁性材料を用いることができる。また、反強磁性層４４の材料としては、ＩｒＭｎ、ＰｔＭｎ、ＦｅＭｎ、ＰｔＰｄＭｎ、ＮｉＭｎ、またはこれらのうち任意の組み合わせの材料を用いることができる。
【００３７】
非磁性絶縁層４２は、非磁性且つ絶縁性の材料からなる層である。第１磁性層４１と第２磁性層４３との間に非磁性絶縁層４２が介在することにより、第１磁性層４１と第２磁性層４３との間には、トンネル磁気抵抗効果（ＴＭＲ）が生じる。すなわち、第１磁性層４１と第２磁性層４３との間には、第１磁性層４１の磁化方向と第２磁性層４３の磁化方向との相対関係（平行または反平行）に応じた電気抵抗が生じる。非磁性絶縁層４２の材料としては、例えばＡｌ、Ｚｎ、Ｍｇといった金属の酸化物または窒化物が好適である。
【００３８】
なお、第２磁性層４３の磁化方向を安定化させる層として、反強磁性層４４に代えて、非磁性金属層またはシンセティックＡＦ（反強磁性）層を介して第３磁性層を設けても良い。この第３磁性層が第２磁性層４３と反強磁性結合を形成することにより、第２磁性層４３の磁化方向をさらに安定化させることができる。また、第２磁性層４３から第１磁性層４１への静磁界の影響を防止できるので、第１磁性層４１の磁化反転を容易にすることができる。このような第３磁性層の材料としては特に制限はないが、例えばＣｏ、ＣｏＦｅ、ＮｉＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔなどの強磁性材料を単独で、或いは複合させて用いることが好ましい。また、第２磁性層４３と第３磁性層との間に設けられる非磁性金属層の材料としては、Ｒｕ、Ｒｈ、Ｉｒ、Ｃｕ、Ａｇなどが好適である。なお、非磁性金属層の厚さは、第２磁性層４３と第３磁性層との間に強い反強磁性結合を得るために２ｎｍ以下であることが好ましい。
【００３９】
再び図２〜図５を参照する。領域内配線３１は導電性の金属からなり、磁性材料層８の内部に配設された複数の配線部分３１ａ〜３１ｃを有する。図２及び図３を参照すると、配線部分３１ａ〜３１ｃは、ＴＭＲ素子４の第１磁性層４１（図６参照）に沿って、第１磁性層４１の一方の面上に配設されている。また、配線部分３１ａ〜３１ｃは、ＴＭＲ素子４の厚さ方向に順に並んで配置（積層）されている。配線部分３１ａ〜３１ｃの間には間隙があいており、この間隔は絶縁領域２４により満たされている。そして、領域内配線３１に書き込み電流が流れることにより、配線部分３１ａ〜３１ｃからＴＭＲ素子４の第１磁性層４１へ外部磁界が提供される。なお、ＴＭＲ素子４の第１磁性層４１の磁化容易軸方向は、配線部分３１ａ〜３１ｃを流れる書き込み電流の方向と交差する方向に沿うように設定される。また、絶縁領域２４の材料としては、半導体層６の絶縁領域２２と同様に、ＳｉＯ２といった絶縁性材料を用いることができる。
【００４０】
また、図４を参照すると、配線部分３１ａ〜３１ｃそれぞれの一端は、垂直配線１６ａ、１６ｋ、及び１６ｎそれぞれを介して電極１７ａ〜１７ｃそれぞれに電気的に接続されている。また、図５を参照すると、配線部分３１ａ〜３１ｃそれぞれの他端は、垂直配線１６ｑ、１６ｓ、及び１６ｕそれぞれを介して電極１７ｄ〜１７ｆそれぞれに電気的に接続されている。
【００４１】
図２を参照すると、配線３５は導電性の金属からなり、記憶領域３の列方向に延びている。配線３５の一端は、ＴＭＲ素子４の第１磁性層４１（図６参照）に電気的に接続されている。配線３５の他端は、配線層７内部の配線を介してワード配線１９に電気的に接続されている。また、ＴＭＲ素子４の反強磁性層４４（図６参照）は、領域内配線３１の配線部分３１ａと電気的に接続されている。この構成により、読み出し電流を領域内配線３１からＴＭＲ素子４へ（或いは配線３５からＴＭＲ素子４へ）流すことができる。
【００４２】
磁気ヨーク５は、配線部分３１ａ〜３１ｃの周囲を覆い、書き込み電流によって発生する磁界を効率よくＴＭＲ素子４へ提供するための強磁性部材である。ここで、図７は、磁気ヨーク５の拡大断面図である。なお、図７は、記憶領域３の行方向に沿った断面である。磁気ヨーク５は、第１のビームヨーク５ｂ、一対のピラーヨーク５ｃ、及び第２のビームヨーク５ｄを含んで構成されている。このうち、第１のビームヨーク５ｂは、ＴＭＲ素子４の第１磁性層４１を兼ねるように配線３５と非磁性絶縁層４２との間に配置されている。そして、第１のビームヨーク５ｂの一端は一対のピラーヨーク５ｃの一方と繋がっており、第１のビームヨーク５ｂの他端は一対のピラーヨーク５ｃの他方と繋がっている。また、第２のビームヨーク５ｄは、配線部分３１ｃにおけるＴＭＲ素子４とは反対側の面に沿って設けられている。一対のピラーヨーク５ｃは、領域内配線３１の側面に沿って設けられており、第１のビームヨーク５ｂの両端と第２のビームヨーク５ｄの両端とを繋いでいる。以上の構成によって、第１のビームヨーク５ｂ、一対のピラーヨーク５ｃ、及び第２のビームヨーク５ｄは、配線部分３１ａ〜３１ｃの外周を完全に（連続して）囲んでいる。また、ＴＭＲ素子４の第１磁性層４１は、磁気ヨーク５の一部（第１のビームヨーク５ｂ）によって構成されることとなる。
【００４３】
磁気ヨーク５を構成する材料としては、例えばＮｉ、Ｆｅ、Ｃｏのうち少なくとも一つの元素を含む金属が好適である。また、磁気ヨーク５は、その磁化容易軸方向がＴＭＲ素子４の第１磁性層４１の磁化容易軸方向に沿うように形成されることが好ましい。
【００４４】
再び図２〜図５を参照しつつ、配線層７について説明する。配線層７は、絶縁領域２３と、ビット配線１３及び１４と、ワード配線１５及び１９と、領域内配線３１の配線部分３１ｄ及び３１ｅと、複数の垂直配線及び水平配線とを有する。なお、配線層７においては、各配線以外の領域は、すべて絶縁領域２３によって占められている。絶縁領域２３の材料としては、半導体層６の絶縁領域２２と同様に、ＳｉＯ２といった絶縁性材料を用いることができる。また、垂直配線の材料としては例えばＷ、Ａｌ、Ｃｕを、配線部分３１ｄ及び３１ｅ並びに水平配線の材料としては例えばＡｌ、Ｃｕ、Ａｕを、それぞれ用いることができる。
【００４５】
図２を参照すると、領域内配線３１の配線部分３１ａの一端が接続された電極１７ａは、垂直配線１６ｂ〜１６ｄ及び水平配線１８ａ〜１８ｃを介して垂直配線１６ｅに電気的に接続されており、垂直配線１６ｅは読み書き兼用トランジスタ３２のドレイン領域３２ａとオーミック接合されている。水平配線１８ｄは垂直配線１６ｆに電気的に接続されており、垂直配線１６ｆは読み書き兼用トランジスタ３２のソース領域３２ｃとオーミック接合されている。磁性材料層８の配線３５は、配線層７の垂直配線１６ｇ〜１６ｉ及び水平配線１８ｅ、１８ｆを介してワード配線１９に電気的に接続されている。ゲート電極３２ｂは、記憶領域３の行方向に延びるワード配線１５の一部によって構成されている。これにより、ワード配線１５は、読み書き兼用トランジスタ３２の制御端子（ゲート電極３２ｂ）に電気的に接続されている。
【００４６】
また、図３を参照すると、読み書き兼用トランジスタ３２のソース領域３２ｃと電気的に接続された水平配線１８ｄは、垂直配線１６ｊを介してビット配線１３に電気的に接続されている。
【００４７】
また、図４を参照すると、配線部分３１ｂの一端に電気的に接続された電極１７ｂは、配線層７内部の垂直配線１６ｍを介して領域内配線３１の配線部分３１ｄに電気的に接続されている。同様に、配線部分３１ｃの一端に電気的に接続された電極１７ｃは、配線層７内部の垂直配線１６ｐを介して領域内配線３１の配線部分３１ｅに電気的に接続されている。また、図５を参照すると、配線部分３１ａの他端に電気的に接続された電極１７ｄは、配線層７内部の垂直配線１６ｒを介して配線部分３１ｄに電気的に接続されている。配線部分３１ｂの他端に電気的に接続された電極１７ｅは、配線層７内部の垂直配線１６ｔを介して配線部分３１ｅに電気的に接続されている。配線部分３１ｃの他端に電気的に接続された電極１７ｆは、配線層７内部の垂直配線１６ｖ、１６ｗ、及び水平配線１８ｇを介してビット配線１４に電気的に接続されている。
【００４８】
また、再び図３を参照すると、配線部分３１ｄ及び３１ｅは、水平方向（本実施形態では行方向）に並んで配置されている。そして、配線部分３１ｄは、配線層７及び磁性材料層８の厚さ方向から見て磁気ヨーク５と重なる位置に配設されている。
【００４９】
ここで、本実施形態の領域内配線３１の構成について、更に詳細に説明する。図８は、本実施形態の領域内配線３１の構成を示す分解斜視図である。図８を参照すると、領域内配線３１の配線部分３１ａは、ＴＭＲ素子４上に配設され列方向に延びるパターン３１０ａと、パターン３１０ａの一端を起点として行方向に延びるパターン３１１ａとを含んで構成されている。また、配線部分３１ｂは、ＴＭＲ素子４上（配線部分３１ａのパターン３１０ａ上）に配設され、列方向に延びるパターン３１０ｂと、配線部分３１ａのパターン３１１ａ上に配設され、パターン３１０ｂの一端を起点として行方向に延びるパターン３１１ｂと、パターン３１０ｂの他端を起点として行方向に延びるパターン３１２ｂとを含んで構成されている。また、配線部分３１ｃは、ＴＭＲ素子４上（配線部分３１ｂのパターン３１０ｂ上）に配設され、列方向に延びるパターン３１０ｃと、配線部分３１ｂのパターン３１１ｂ上に配設され、パターン３１０ｃの一端を起点として行方向に延びるパターン３１１ｃと、配線部分３１ｂのパターン３１２ｂ上に配設され、パターン３１０ｃの他端を起点として行方向に延びるパターン３１２ｃとを含んで構成されている。このように、領域内配線３１の各配線部分３１ａ〜３１ｃのそれぞれは、磁性材料層８の厚さ方向と交差する水平面内において略コの字形を呈しており、磁性材料層８の厚さ方向に積層されるように配設されている。
【００５０】
また、領域内配線３１の配線部分３１ｄ及び３１ｅは、配線層７の内部において行方向に並んで配設されており、それぞれ列方向に延びている。配線部分３１ｄの一端は、垂直配線１６ｒ、電極１７ｄ、及び垂直配線１６ｑを介して配線部分３１ａのパターン３１１ａ側の端部に電気的に接続されている。配線部分３１ｄの他端は、垂直配線１６ｍ、電極１７ｂ、及び垂直配線１６ｋを介して配線部分３１ｂのパターン３１２ｂ側の端部に電気的に接続されている。
【００５１】
また、配線部分３１ｅの一端は、垂直配線１６ｔ、電極１７ｅ、及び垂直配線１６ｓを介して配線部分３１ｂのパターン３１１ｂ側の端部に電気的に接続されている。配線部分３１ｅの他端は、垂直配線１６ｐ、電極１７ｃ、及び垂直配線１６ｎを介して配線部分３１ｃのパターン３１２ｃ側の端部に電気的に接続されている。なお、配線部分３１ａのパターン３１０ａ側の端部は、垂直配線１６ａ、電極１７ａ、及び垂直配線１６ｂを介して水平配線１８ａに電気的に接続されている。水平配線１８ａは、図４に示したように読み書き兼用トランジスタ３２のドレイン領域３２ａに電気的に接続されている。また、配線部分３１ｃのパターン３１１ｃ側の端部は、垂直配線１６ｕ、電極１７ｆ、及び垂直配線１６ｖを介して水平配線１８ｇに電気的に接続されている。水平配線１８ｇは、図５に示したようにビット配線１４に電気的に接続されている。
【００５２】
このように、本実施形態の領域内配線３１では、配線部分３１ａ〜３１ｃを配線部分３１ｄ及び３１ｅが直列に且つ螺旋状に連結することによって、配線部分３１ａ〜３１ｃを流れる書き込み電流の向きが同じになるように配線部分３１ａ〜３１ｃが配設されることとなる。
【００５３】
続いて、図９及び図１０を参照して、本実施形態の記憶領域３におけるＴＭＲ素子４周辺の動作について説明する。図９（ａ）に示すように、領域内配線３１に負の書き込み電流Ｉｗ１が流れると、配線部分３１ａ〜３１ｃの周囲には配線部分３１ａ〜３１ｃの周方向に磁界Φ１が発生する。磁界Φ１は、配線部分３１ａ〜３１ｃの周囲に設けられた磁気ヨーク５の内部を周回する閉じた経路を形成する。
【００５４】
配線部分３１ａ〜３１ｃの周囲に磁界Φ１が生じると、磁気ヨーク５の磁界閉じ込め作用によってＴＭＲ素子４の第１磁性層４１（第１のビームヨーク５ｂ）に磁界Φ１（外部磁界）が効率よく提供される。この磁界Φ１によって、第１磁性層４１の磁化方向Ａは磁界Φ１と同じ周方向を向く。ここで、第２磁性層４３の磁化方向Ｂが、反強磁性層４４との交換結合によって予め磁界Φ１と同じ周方向を向いている場合には、第１磁性層４１の磁化方向Ａと第２磁性層４３の磁化方向Ｂとが互いに同じ向き、すなわち平行状態となる。こうして、ＴＭＲ素子４に二値データの一方（例えば０）が書き込まれる。
【００５５】
ＴＭＲ素子４に書き込まれた二値データを読み出す際には、図９（ｂ）に示すように、配線部分３１ａと配線３５との間に読み出し電流Ｉｒを流し、その電流値の変化または配線部分３１ａと配線３５との間の電位差の変化を検出する。これにより、ＴＭＲ素子４が二値データのうちいずれを記録しているか（すなわち、第１磁性層４１の磁化方向Ａが第２磁性層４３の磁化方向Ｂと平行か反平行か）が判別できる。例えば、第１磁性層４１の磁化方向Ａが第２磁性層４３の磁化方向Ｂと平行である場合、非磁性絶縁層４２におけるトンネル磁気抵抗効果（ＴＭＲ）によって、第１磁性層４１と第２磁性層４３との間の抵抗値が比較的小さくなる。従って、例えば読み出し電流Ｉｒを一定とした場合には配線部分３１ａと配線３５との間の電位差が比較的小さくなることから、ＴＭＲ素子４に二値データとして０が書き込まれていることがわかる。
【００５６】
また、図１０（ａ）に示すように、領域内配線３１に正の書き込み電流Ｉｗ２が流れると、配線部分３１ａ〜３１ｃの周囲には磁界Φ１とは逆回りの磁界Φ２が発生する。磁界Φ２は、磁気ヨーク５の内部を周回する閉じた経路を形成する。
【００５７】
配線部分３１ａ〜３１ｃの周囲に磁界Φ２が生じると、磁気ヨーク５の磁界閉じ込め作用によってＴＭＲ素子４の第１磁性層４１（第１のビームヨーク５ｂ）に磁界Φ２（外部磁界）が効率よく提供される。この磁界Φ２によって、第１磁性層４１の磁化方向Ａは磁界Φ２と同じ周方向を向く。ここで、第２磁性層４３の磁化方向Ｂが磁界Φ２とは逆の周方向を向いている場合には、第１磁性層４１の磁化方向Ａと第２磁性層４３の磁化方向Ｂとが互いに逆向き、すなわち反平行状態となる。こうして、ＴＭＲ素子４に二値データの他方（例えば１）が書き込まれる。
【００５８】
第１磁性層４１の磁化方向Ａが第２磁性層４３の磁化方向Ｂと反平行である場合、非磁性絶縁層４２におけるトンネル磁気抵抗効果（ＴＭＲ）によって、第１磁性層４１と第２磁性層４３との間の抵抗値が比較的大きくなる。従って、例えば図１０（ｂ）に示すように配線部分３１ａと配線３５との間に一定の読み出し電流Ｉｒを流すと、配線部分３１ａと配線３５との間の電位差が比較的大きくなる。このことから、ＴＭＲ素子４に二値データとして１が書き込まれていることがわかる。
【００５９】
以上に説明した、本実施形態による磁気メモリ１が有する効果について説明する。本実施形態による磁気メモリ１では、領域内配線３１の複数の配線部分３１ａ〜３１ｃが、書き込み電流Ｉｗ１（Ｉｗ２）が互いに同じ向きになるように第１磁性層４１の一方の面上に配設されるので、領域内配線３１を、ＴＭＲ素子４の面上を多数回通過するように容易に配設できる。例えば、本実施形態ではＴＭＲ素子４の面上を領域内配線３１が３回通過している。そして、領域内配線３１を流れる書き込み電流Ｉｗ１（Ｉｗ２）が第１磁性層４１上を同じ向きに複数回通過するので、第１磁性層４１に複数倍の外部磁界Φ１（Φ２）を提供できる。従って、所定の外部磁界Φ１（Φ２）を第１磁性層４１に提供する必要がある場合、より小さな書き込み電流Ｉｗ１（Ｉｗ２）で必要な外部磁界Φ１（Φ２）を発生させることができる。
【００６０】
また、本実施形態による磁気メモリ１では、配線部分３１ａ〜３１ｃを互いに直列に連結する配線部分３１ｄ及び３１ｅが、配線層７の内部に配設されている。磁性材料層８におけるＴＭＲ素子４の周囲には、本実施形態のように磁気ヨーク５等の他の部材が設けられることが多い。従って、配線部分３１ａ〜３１ｃを互いに直列に連結するための配線を例えば磁性材料層８に配設すると、磁気ヨーク５といった他の部材の周囲に更に当該配線を配設することとなり、記憶領域３が（特に水平方向に）拡大する要因となる。これに対し、本実施形態の磁気メモリ１によれば、配線層７の内部に配線部分３１ｄ及び３１ｅが配設されることにより、配線部分３１ｄ及び３１ｅのうち少なくとも一方を磁気ヨーク５の下方に配置することが可能となる。従って、磁気ヨーク５等の存在に拘わらずより小さなスペースに領域内配線３１を配設することができるので、領域内配線３１がＴＭＲ素子４の面上を複数回通過するように領域内配線３１を配設しても、これによる記憶領域３の拡大を抑えることができる。
【００６１】
また、磁性材料層８において、磁気ヨーク５といった他の部材の更に周囲に領域内配線を配設した場合、この領域内配線と、隣接する記憶領域３のＴＭＲ素子４との距離が近くなり、隣接する記憶領域３へデータを誤って書き込むおそれが生じる。これに対し、本実施形態の磁気メモリ１によれば、配線部分３１ｄ及び３１ｅが配線層７の内部に配設されることにより、領域内配線３１と、隣接する記憶領域３のＴＭＲ素子４との間隔を充分に確保することができるので、隣接する記憶領域３への誤書き込みを防止できる。
【００６２】
また、ＴＭＲ素子４の両面及び側面に配線を形成すると、製造工程が複雑になってしまい製造コストの上昇や歩留まりの悪化を招くおそれがあるが、本実施形態の磁気メモリ１によれば、領域内配線３１の配線部分３１ａ〜３１ｃが第１磁性層４１の両面ではなく一方の面に沿って配設されるので、製造工程をより簡易にできる。
【００６３】
また、複数の記憶領域３のそれぞれは、本実施形態のように、配線部分３１ａ〜３１ｃを囲むように設けられた磁気ヨーク５を更に有することが好ましい。これにより、第１磁性層４１から逸れた方向へ放出される磁界を低減できるので、書き込み電流Ｉｗ１（Ｉｗ２）による外部磁界Φ１（Φ２）をＴＭＲ素子４の第１磁性層４１へ更に効率よく与えることができる。従って、更に小さな書き込み電流Ｉｗ１（Ｉｗ２）で必要な外部磁界Φ１（Φ２）を発生させることができる。
【００６４】
また、領域内配線３１の配線部分３１ｄは、本実施形態のように、磁性材料層８及び配線層７の厚さ方向から見て磁気ヨーク５と重なる位置に配設されていることが好ましい。これにより、領域内配線を磁気ヨーク５の周囲に配設する場合と比較して、より小さなスペースに領域内配線３１を配設することができるので、記憶領域３の拡大を好適に抑えることができる。なお、配線部分３１ｅも磁気ヨーク５と重なる位置に配設されれば、更に小さなスペースに領域内配線３１を配設することができるのでより好ましい。
【００６５】
また、磁気ヨーク５は、本実施形態のように、配線部分３１ａ〜３１ｃを連続して囲むように設けられ、ＴＭＲ素子４の第１磁性層４１が磁気ヨーク５の一部によって構成されていることが好ましい。これにより、書き込み電流Ｉｗ１（Ｉｗ２）による外部磁界Φ１（Φ２）を第１磁性層４１へ更に効率よく提供できるので、更に小さな書き込み電流Ｉｗ１（Ｉｗ２）で必要な外部磁界Φ１（Φ２）を発生させることができる。
【００６６】
続いて、本実施形態による磁気メモリ１の製造方法の一例について説明する。まず、図１１〜図３２を参照して、半導体層６の形成工程及び配線層７の形成工程について説明する。
【００６７】
まず、図１１に示すように、半導体基板２１としてｐ型シリコン基板を用意する。そして、半導体基板２１上に熱酸化法によりＳｉＯ２膜６１を成膜し、ＳｉＯ２膜６１上に、例えばＳｉＨ及びＮＨ３を原料ガスとする熱ＣＶＤによりＳｉ３Ｎ４膜６２を成膜する。次に、読み書き兼用トランジスタ３２の活性領域（ＬＯＣＯＳ）を形成するために、開口７０ａを有するレジストマスク７０をフォトリソグラフィにより形成し、反応性イオンエッチング（ＲＩＥ）によりＳｉＯ２膜６１及びＳｉ３Ｎ４膜６２にそれぞれ開口６１ａ及び６２ａを形成（パターニング）する（図１２参照）。
【００６８】
続いて、レジストマスク７０を除去した後、図１３に示すように、Ｓｉ３Ｎ４膜６２をマスクとして熱酸化法によりＳｉＯ２膜６１の露出部分を酸化させ、ＳｉＯ２のフィールド酸化膜（すなわち絶縁領域２２）を形成する。その後、湿式エッチングによりＳｉＯ２膜６１及びＳｉ３Ｎ４膜６２を除去する。
【００６９】
続いて、図１４に示すように、半導体基板２１上及び絶縁領域２２上に、ＳｉＯ２からなるゲート絶縁膜２３ａを熱酸化法によって薄く成膜する。そして、図１５に示すように、ゲート絶縁膜２３ａ上に多結晶シリコン膜６３を成膜する。このとき、多結晶シリコン膜６３を、原料ガスとして例えばＳｉＨ及びＮ２を用いた熱ＣＶＤによって成膜する。その後、図１６に示すように、ゲート電極パターンを有するレジストマスクを多結晶シリコン膜６３上に形成し、ＲＩＥによって多結晶シリコン膜６３をエッチングすることにより、ゲート電極３２ｂを形成する。なお、ゲート電極３２ｂをワード配線１５（図２参照）の一部として形成する場合には、ワード配線パターンを有するレジストマスクを多結晶シリコン膜６３上に形成し、ＲＩＥによって多結晶シリコン膜６３をエッチングすることにより、ワード配線１５を形成するとよい。そして、ゲート絶縁膜２３ａのうち、ゲート電極３２ｂと半導体基板２１との間に存在する部分以外の部分を、ゲート電極３２ｂをマスクとしてＲＩＥにより除去する。なお、こうして成形されたゲート絶縁膜２３ｂは、絶縁領域２３（図２〜図５参照）の一部となる。続いて、ゲート電極３２ｂをマスクとしてイオン８０（例えばＡｓ）を半導体基板２１に注入することにより、ゲート電極３２ｂに対して自己整合的に、ｎ＋型のドレイン領域３２ａ、並びにソース領域３２ｃを形成する。こうして、半導体層６が完成する。
【００７０】
続いて、図１７に示すように、原料ガスとして例えばＳｉＨ及びＯ２を用いたＣＶＤにより、ＳｉＯ２からなる層間絶縁膜２３ｃを半導体基板２１上の全面にわたって形成する。なお、この層間絶縁膜２３ｃもまた、絶縁領域２３の一部となる。そして、ドレイン領域３２ａ、ゲート電極３２ｂ、及びソース領域３２ｃのそれぞれに対応する電極引出し用配線を形成するために、図１８に示すように、層間絶縁膜２３ｃにホール２３ｄ〜２３ｆを形成する。このとき、ホール２３ｄ〜２３ｆの位置及び形状に応じた開口を有するレジストパターンを層間絶縁膜２３ｃ上に形成し、ＲＩＥにより層間絶縁膜２３ｃをエッチングすることによりホール２３ｄ〜２３ｆを形成するとよい。
【００７１】
続いて、図１９に示すように、層間絶縁膜２３ｃ上及びホール２３ｄ〜２３ｆの内部にＡｌ膜６４をスパッタにより成膜する。そして、Ａｌ膜６４を所定パターンのレジストマスクを用いてエッチング（ＲＩＥ）することにより、図２０に示すように、ドレイン領域３２ａに電気的に接続された配線１６ｘ、ゲート電極３２ｂに電気的に接続された配線１６ｙ、及びソース領域３２ｃに電気的に接続された配線１６ｚを形成する。なお、本製造方法においては、配線１６ｘ〜１６ｚは垂直配線及び水平配線の双方を兼ねている。勿論、図２〜図５に示したように、垂直配線部分と水平配線部分とを別材料（別工程）にて形成してもよい。また、配線１６ｘ〜１６ｚは、必要に応じて省略してもよい。特に、ゲート電極３２ｂに電気的に接続される配線１６ｙは、ゲート電極３２ｂをワード配線１５（図１参照）として兼用する場合には、不要となる。逆に、ゲート電極３２ｂをワード配線１５として利用しない場合には、図２０に示すように配線１６ｙをワード配線１５としてもよい。
【００７２】
続いて、原料ガスとして例えばＳｉＨ及びＯ２を用いたＣＶＤにより、図２１に示すように、ＳｉＯ２からなる層間絶縁膜２３ｇを半導体基板２１上の全面にわたって形成する。なお、この層間絶縁膜２３ｇもまた、絶縁領域２３の一部となる。そして、図２２に示すように、垂直配線を設ける部位に開口を有するレジストパターンを層間絶縁膜２３ｇ上に形成後、層間絶縁膜２３ｇをエッチング（ＲＩＥ）することによって、層間絶縁膜２３ｇにホール２３ｈ及び２３ｉを形成する。続いて、図２３に示すように、層間絶縁膜２３ｇ上、並びにホール２３ｈ及び２３ｉの内部に、Ｗ膜６５をＣＶＤにより成膜する。そして、図２４に示すように、化学機械研磨（ＣＭＰ）により、ホール２３ｈ及び２３ｉ以外に成膜されたＷ膜６５を除去するとともに、層間絶縁膜２３ｇの表面を平滑化する。こうして、垂直配線１６ｅ、１６ｆが形成される。なお、他の垂直配線についても、垂直配線１６ｅ及び１６ｆと同様にして形成することができる。
【００７３】
続いて、図２５に示すように、平滑化された層間絶縁膜２３ｇ上及び垂直配線１６ｅ、１６ｆ上に、Ａｌ膜６６をスパッタにより成膜する。そして、所定パターンのレジストマスクをＡｌ膜６６上に形成後、Ａｌ膜６６をエッチング（ＲＩＥ）することにより、図２６に示すような水平配線１８ｃ及び１８ｄを形成する。なお、他の水平配線についても、水平配線１８ｃ及び１８ｄと同様にして形成することができる。また、このとき、複数の記憶領域３にわたって配置されるワード配線１５及び１９も、水平配線１８ｃ及び１８ｄと同様にして形成することができる。
【００７４】
続いて、図２７に示すように、層間絶縁膜２３ｇと同様の材料及び工程により、層間絶縁膜２３ｇ上並びに水平配線１８ｃ及び１８ｄ上に、絶縁領域２３の一部となる層間絶縁膜２３ｉを形成する。そして、層間絶縁膜２３ｉにホール２３ｋ及び２３ｍを形成し、層間絶縁膜２３ｉ上、並びにホール２３ｋ及び２３ｍの内部に、Ｗ膜６７を成膜する。そして、図２８に示すように、ホール２３ｋ及び２３ｍ以外に成膜されたＷ膜６７を除去するとともに、層間絶縁膜２３ｉの表面を平滑化する。こうして、垂直配線１６ｄ及び１６ｊが形成される。
【００７５】
続いて、図２９に示すように、垂直配線１６ｄ上に水平配線１８ｂを形成するとともに、複数の記憶領域３にわたって配置されるビット配線１３を垂直配線１６ｊ上に形成する。このとき、水平配線１８ｂ及びビット配線１３を、前述した水平配線１８ｃ及び１８ｄと同様の材料及び工程により形成する。また、このとき、複数の記憶領域３にわたって配置されるビット配線１４も、水平配線１８ｃ及び１８ｄと同様にして形成することができる。そして、層間絶縁膜２３ｇと同様の材料及び工程により、層間絶縁膜２３ｉ上、水平配線１８ｂ上、及びビット配線１３上に、絶縁領域２３の一部となる層間絶縁膜２３ｊを形成する。そして、水平配線１８ｂ上にホールを形成し、層間絶縁膜２３ｊ上及びホール内部にＷ膜６８を成膜する。そして、図３０に示すように、ホール以外に成膜されたＷ膜６８を除去するとともに、層間絶縁膜２３ｊの表面を平滑化する。こうして、垂直配線１６ｃが形成される。
【００７６】
続いて、図３１に示すように、垂直配線１６ｃ上に水平配線１８ａを形成するとともに、領域内配線３１の一部となる配線部分３１ｄ及び３１ｅを層間絶縁膜２３ｊ上に形成する。このとき、水平配線１８ａ並びに配線部分３１ｄ及び３１ｅを、前述した水平配線１８ｃ及び１８ｄと同様の材料及び工程により形成する。そして、層間絶縁膜２３ｇと同様の材料及び工程により、層間絶縁膜２３ｊ上、水平配線１８ａ上、並びに配線部分３１ｄ及び３１ｅ上に、絶縁領域２３の一部となる層間絶縁膜２３ｋを形成する。そして、水平配線１８ａ上、配線部分３１ｄ上、及び配線部分３１ｅ上にそれぞれホールを形成し、層間絶縁膜２３ｋ上及びホール内部にＷ膜６９を成膜する。そして、図３２に示すように、ホール以外に成膜されたＷ膜６９を除去するとともに、層間絶縁膜２３ｋの表面を平滑化する。こうして、垂直配線１６ｂ、１６ｍ、及び１６ｐが形成される。このように、必要な水平配線及び垂直配線などを形成して、配線層７が完成する。
【００７７】
次に、磁性材料層８の製造方法について図３３〜図４４を参照しながら説明する。
【００７８】
図３３（ａ）は、磁性材料層８の製造工程の一部を示す平面図であり、図３３（ｂ）は、図３３（ａ）に示すIV−IV線に沿った側面断面図である。まず、図３３（ａ）及び図３３（ｂ）に示すように、配線層７上（絶縁領域２３上）に配線３５を形成する。このとき、配線３５の一端が配線層７の垂直配線１６ｇと接するように配線３５を形成する。
【００７９】
続いて、ＴＭＲ素子４を形成する。図３４（ａ）は、磁性材料層８の製造工程の一部を示す平面図であり、図３４（ｂ）は、図３４（ａ）に示すＶ−Ｖ線に沿った側面断面図である。図３４（ａ）及び図３４（ｂ）に示すように、まず、高真空（ＵＨＶ）ＤＣスパッタ装置により、Ｔａ層下地層、ＮｉＦｅ層、及びＣｏＦｅ層からなる層７１を成膜する。この層７１は、第１のビームヨーク（第１磁性層）となる層である。次に、層７１上にＡｌ層を成膜し、酸素プラズマによりＡｌ層の酸化を行い、非磁性絶縁層となるトンネル絶縁層７２を形成する。そして、トンネル絶縁層７２上に、第２磁性層となるＣｏＦｅ層７３、反強磁性層となるＩｒＭｎ層７４、及びＴａ保護層（不図示）を順次成膜する。
【００８０】
図３５（ａ）は、磁性材料層８の製造工程の一部を示す平面図であり、図３５（ｂ）は、図３５（ａ）に示すVI−VI線に沿った側面断面図である。続いて、第１のビームヨークの平面形状を有するレジストマスクをＴａ保護層上に形成した後、層７１、トンネル絶縁層７２、ＣｏＦｅ層７３、及びＩｒＭｎ層７４をイオンミリングにより成形し、第１のビームヨーク５ｂ（第１磁性層４１）を形成する。そして、ＴＭＲ素子の平面形状を有するレジストマスクを第１のビームヨーク５ｂの略中心部分の上に形成した後、トンネル絶縁層７２、ＣｏＦｅ層７３、及びＩｒＭｎ層７４をイオンミリングにより成形し、非磁性絶縁層４２、第２磁性層４３、及び反強磁性層４４を含むＴＭＲ素子４を形成する。ＴＭＲ素子４を形成した後、ＣＶＤ装置を用いて、例えばＳｉ（ＯＣ２Ｈ５）４により、ＴＭＲ素子４上を除く全域にＳｉＯ２絶縁層２４ａを形成する。この後、レジストマスクを除去する。
【００８１】
続いて、配線部分３１ａ〜３１ｃを形成する。図３６（ａ）は、磁性材料層８の製造工程の一部を示す平面図であり、図３６（ｂ）は、図３６（ａ）に示すVII−VII線に沿った側面断面図である。まず、配線部分３１ａの平面形状に応じた開口を有するレジストマスクをＳｉＯ２絶縁層２４ａ上に形成する。このとき、レジストマスクの開口が、垂直配線１６ｂ上、ＴＭＲ素子４上、及び垂直配線１６ｒ上にわたって連続するように、レジストマスクを形成する。そして、スパッタによりＴｉ層、Ｃｕ層を順次成膜した後、レジストマスクを除去する。こうして、配線部分３１ａがＴＭＲ素子４上に形成される。また、この配線部分３１ａは、その一端が垂直配線１６ｂに、他端が垂直配線１６ｒに、それぞれ接続される。なお、垂直配線１６ｂ及び１６ｒと配線部分３１ａとの間に電極及び別の垂直配線（例えば、図２及び図５に示した電極１７ａ及び１７ｄ、並びに垂直配線１６ａ及び１６ｑなど）を配設する場合には、これらの電極及び垂直配線を垂直配線１６ｂ及び１６ｒ上に形成したのち、配線部分３１ａを形成するとよい。
【００８２】
続いて、図３７に示すように、配線部分３１ａを覆うＳｉＯ２絶縁層２４ｂを形成する。すなわち、配線部分３１ａの上面及び側面、並びに既に形成したＳｉＯ２絶縁層２４ａ上を覆うようにＳｉＯ２絶縁層２４ｂを形成する。このとき、ＣＶＤ装置を用いて、例えばＳｉ（ＯＣ２Ｈ５）４によりＳｉＯ２絶縁層２４ｂを形成するとよい。
【００８３】
続いて、図３８〜図４１に示すように、配線部分３１ａと同様の材料及び工程によって配線部分３１ｂ及び３１ｃを形成する。図３８（ａ）及び図４０（ａ）のそれぞれは、磁性材料層８の製造工程の一部を示す平面図であり、図３８（ｂ）及び図４０（ｂ）は、それぞれ図３８（ａ）に示すVIII−VIII線及び図４０（ａ）に示すIX−IX線に沿った側面断面図である。すなわち、図３８（ａ）及び図３８（ｂ）に示すように、垂直配線１６ｍ上、ＴＭＲ素子４上、及び垂直配線１６ｔ上にわたって連続するように、且つ厚さ方向から見て配線部分３１ａと重なるように、配線部分３１ｂをＳｉＯ２絶縁層２４ｂ上に形成する。そして、図３９に示すように、配線部分３１ｂの上面及び側面、並びに既に形成したＳｉＯ２絶縁層２４ｂを覆うようにＳｉＯ２絶縁層２４ｃを形成する。そして、図４０（ａ）及び図４０（ｂ）に示すように、垂直配線１６ｐ上、ＴＭＲ素子４上、及び垂直配線１６ｖ上にわたって連続するように、且つ厚さ方向から見て配線部分３１ａ及び３１ｂと重なるように、配線部分３１ｃをＳｉＯ２絶縁層２４ｃ上に形成する。そして、図４１に示すように、配線部分３１ｃの上面及び側面、並びに既に形成したＳｉＯ２絶縁層２４ｃを覆うようにＳｉＯ２絶縁層２４ｄを形成する。
【００８４】
続いて、図４２に示すように、ＳｉＯ２絶縁層２４ａ〜２４ｄのうち不要な部分を除去し、第１のビームヨーク５ｂの両端を露出させる。まず、配線部分３１ｃ上に形成されたＳｉＯ２絶縁層２４ｄの上に、図示しないレジストマスクを形成する。そして、ＳｉＯ２絶縁層２４ａ〜２４ｄのうちレジストマスクで覆われていない部分（すなわち、配線部分３１ａ〜３１ｃの周囲を除く部分）を、反応性イオンエッチング装置により例えばＣ４Ｆ８ガスを用いて除去する。
【００８５】
続いて、磁気ヨーク５のうち残りのピラーヨーク５ｃ及び第２のビームヨーク５ｄを形成する。図４３（ａ）は、磁性材料層８の製造工程の一部を示す平面図であり、図４３（ｂ）は、図４３（ａ）に示すＸ−Ｘ線に沿った側面断面図である。まず、磁気ヨーク５の平面形状に応じた開口を有する図示しないレジストマスクを形成する。このとき、レジストマスクの開口を、ＳｉＯ２絶縁層２４ａ〜２４ｄ及び第１のビームヨーク５ｂが露出するように形成する。そして、スパッタによりＮｉＦｅ層を形成する。このとき、ＮｉＦｅ層がＳｉＯ２絶縁層２４ｄを完全に覆うようにＮｉＦｅ層を形成する。そして、レジストマスクを除去する。こうして、第１のビームヨーク５ｂ、一対のピラーヨーク５ｃ、及び第２のビームヨーク５ｄを有し、配線部分３１ａ〜３１ｃを囲む磁気ヨーク５が形成される。
【００８６】
最後に、レジストマスクを除去し、図４４に示すように、ＳｉＯ２絶縁層２４ａと同じ材料からなるＳｉＯ２絶縁層２４ｅを、磁気ヨーク５上を含む配線層７上の全面にわたってＣＶＤ法により形成する。こうして、ＳｉＯ２絶縁層２４ａ〜２４ｅからなる絶縁領域２４が形成され、磁性材料層８が完成する。
【００８７】
（変形例）
ここで、本実施形態による磁気メモリ１の変形例について説明する。図４５及び図４６は、それぞれ本変形例に係る磁気ヨーク５１及び５２の形状を示す断面図である。上記実施形態の磁気ヨーク５に代えて本変形例に係る磁気ヨーク５１または５２を設けることによって、上記実施形態の磁気メモリ１と同等の効果を得ることができる。
【００８８】
まず、図４５を参照すると、磁気ヨーク５１は、所定の長さの空隙を介して対向する少なくとも一対の開放端部を有する略環状体からなり、配線部分３１ａ〜３１ｃの外周を囲むように配設されている。具体的には、本変形例の磁気ヨーク５１は、一対の対向ヨーク５１ｂと、一対のピラーヨーク５１ｃと、ビームヨーク５１ｄとによって構成されている。このうち、一対の対向ヨーク５１ｂは、一対の開放端部として一対の端面５１ａを有する。この一対の端面５１ａは、ＴＭＲ素子４ａの第１磁性層４５の磁化容易軸方向に沿って、所定の長さの空隙を介して互いに対向している。
【００８９】
本変形例のＴＭＲ素子４ａは、上記実施形態のＴＭＲ素子４とは異なり、第１磁性層４５が磁気ヨーク５１の一部を兼ねてはおらず、他の層（非磁性絶縁層４６、第２磁性層４７、及び反強磁性層４８）と同様の平面形状に形成されている。そして、ＴＭＲ素子４ａは、第１磁性層４５が領域内配線３１の配線部分３１ａと電気的に接続され、反強磁性層４８が配線３５と電気的に接続されるように、上記実施形態のＴＭＲ素子４とは上下逆に形成されている。
【００９０】
また、ＴＭＲ素子４ａ及び磁気ヨーク５１は、ＴＭＲ素子４ａの一対の側面４ｂがそれぞれ磁気ヨーク５１の一対の端面５１ａに対向するように、且つ第１磁性層４５の磁化容易軸方向が一対の端面５１ａの並ぶ方向に沿うように、それぞれ配置される。また、磁気ヨーク５１のビームヨーク５１ｄは、配線部分３１ｃにおけるＴＭＲ素子４ａとは反対側の面に沿って設けられている。一対のピラーヨーク５１ｃは、配線部分３１ａ〜３１ｃの側面に沿って設けられており、一対の対向ヨーク５１ｂそれぞれにおける端面５１ａとは異なる側の一端と、ビームヨーク５１ｄの両端とを繋いでいる。
【００９１】
このように、磁気ヨーク５１は、ＴＭＲ素子４ａの一対の側面４ｂのそれぞれに対向する一対の端面５１ａを有するような形状でもよい。これにより、書き込み電流により生じる磁気ヨーク５１内部の磁界が、配線部分３１ａ〜３１ｃの外周方向に閉じた経路を構成できる。そして、一対の端面５１ａの間に配置されたＴＭＲ素子４ａの第１磁性層４５へ効率よく外部磁界を提供することができる。
【００９２】
なお、本変形例において、磁気ヨーク５１における周方向と直交する断面の面積は、一対の端面５１ａにおいて最も小さいことが好ましい。これにより、磁気ヨーク５１内部の磁界を、ＴＭＲ素子４ａの第１磁性層４５へ更に効率よく与えることができる。
【００９３】
次に、図４６を参照すると、本変形例による磁気ヨーク５２は、一対の対向ヨーク５２ｂ、一対のピラーヨーク５２ｃ、及びビームヨーク５２ｄを含んで構成されている。このうち、一対のピラーヨーク５２ｃ及びビームヨーク５２ｄの構成及び形状は、既述した磁気ヨーク５１の一対のピラーヨーク５１ｃ及びビームヨーク５１ｄの構成及び形状（図１７参照）と同様である。一対の対向ヨーク５２ｂは、その端面５２ａがＴＭＲ素子４ａの側面４ｂのうち第１磁性層４５の側面と接している。磁気ヨーク５２はこのような形状であってもよく、書き込み電流によって磁気ヨーク５２内部に生成される磁界を第１磁性層４５へ更に効率よく提供することができる。なお、この変形例において、磁気ヨーク５２が導電性を有する場合には、第１磁性層４５と第２磁性層４７との間に流れる読み出し電流を非磁性絶縁層４６を介して好適に流すために、磁気ヨーク５２の一対の端面５２ａは非磁性絶縁層４６には接していないことが好ましく、第２磁性層４７には接していてはならない。
【００９４】
本発明による磁気メモリは、上記した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では磁気抵抗効果素子としてＴＭＲ素子を用いているが、巨大磁気抵抗（ＧＭＲ：Giant magneto-Resistive）効果を利用したＧＭＲ素子を用いてもよい。ＧＭＲ効果とは、非磁性層を挟んだ２つの強磁性層の磁化方向のなす角度により、積層方向と直交する方向における強磁性層の抵抗値が変化する現象である。すなわち、ＧＭＲ素子においては、２つの強磁性層の磁化方向が互いに平行である場合に強磁性層の抵抗値が最小となり、２つの強磁性層の磁化方向が互いに反平行である場合に強磁性層の抵抗値が最大となる。なお、ＴＭＲ素子やＧＭＲ素子には、２つの強磁性層の保磁力の差を利用して書き込み／読み出しを行う疑似スピンバルブ型と、一方の強磁性層の磁化方向を反強磁性層との交換結合により固定するスピンバルブ型とがある。また、ＧＭＲ素子におけるデータ読み出しは、積層方向と直交する方向における強磁性層の抵抗値の変化を検出することにより行われる。また、ＧＭＲ素子におけるデータ書き込みは、書き込み電流により生じる磁界によって一方の強磁性層の磁化方向を反転させることにより行われる。
【００９５】
また、上記実施形態は、磁気抵抗効果素子の感磁層上に領域内配線の第１の配線部分が３本積層されることにより、感磁層上を書き込み電流が３回通過するように構成されている。感磁層上に積層される第１の配線部分の本数はこれに限られるものではなく、２本以上であれば本発明の効果を好適に得ることができる。また、感磁層上に積層される第１の配線部分が２本の場合、配線層に配設されて第１の配線部分同士を連結する第２の配線部分は１本となる。
【００９６】
また、上記実施形態では、書き込み電流及び読み出し電流を制御するためのスイッチ手段としてトランジスタ（読み書き兼用トランジスタ）を用いているが、このスイッチ手段としては、必要に応じて電流を遮断／導通させる機能を有する様々な手段を適用することができる。また、スイッチ手段は、書き込み電流を制御するためのトランジスタ、及び読み出し電流を制御するためのトランジスタといった２つのトランジスタによって構成されてもよい。
【図面の簡単な説明】
【００９７】
【図１】一実施形態による磁気メモリの全体構成を示す概念図である。
【図２】記憶部を列方向に沿って切断したときの断面構成を示す拡大断面図である。
【図３】記憶部を図２におけるＩ−Ｉ線で切断したときの拡大断面図である。
【図４】記憶部を図２におけるII−II線で切断したときの拡大断面図である。
【図５】記憶部を図２におけるIII−III線で切断したときの拡大断面図である。
【図６】ＴＭＲ素子の拡大断面図である。
【図７】磁気ヨークの拡大断面図である。
【図８】領域内配線の構成を示す分解斜視図である。
【図９】記憶領域におけるＴＭＲ素子周辺の動作を示す図である。
【図１０】記憶領域におけるＴＭＲ素子周辺の動作を示す図である。
【図１１】半導体層の製造過程を示す図である。
【図１２】半導体層の製造過程を示す図である。
【図１３】半導体層の製造過程を示す図である。
【図１４】半導体層の製造過程を示す図である。
【図１５】半導体層の製造過程を示す図である。
【図１６】半導体層の製造過程を示す図である。
【図１７】配線層の製造過程を示す図である。
【図１８】配線層の製造過程を示す図である。
【図１９】配線層の製造過程を示す図である。
【図２０】配線層の製造過程を示す図である。
【図２１】配線層の製造過程を示す図である。
【図２２】配線層の製造過程を示す図である。
【図２３】配線層の製造過程を示す図である。
【図２４】配線層の製造過程を示す図である。
【図２５】配線層の製造過程を示す図である。
【図２６】配線層の製造過程を示す図である。
【図２７】配線層の製造過程を示す図である。
【図２８】配線層の製造過程を示す図である。
【図２９】配線層の製造過程を示す図である。
【図３０】配線層の製造過程を示す図である。
【図３１】配線層の製造過程を示す図である。
【図３２】配線層の製造過程を示す図である。
【図３３】磁性材料層の製造過程を示す図である。
【図３４】磁性材料層の製造過程を示す図である。
【図３５】磁性材料層の製造過程を示す図である。
【図３６】磁性材料層の製造過程を示す図である。
【図３７】磁性材料層の製造過程を示す図である。
【図３８】磁性材料層の製造過程を示す図である。
【図３９】磁性材料層の製造過程を示す図である。
【図４０】磁性材料層の製造過程を示す図である。
【図４１】磁性材料層の製造過程を示す図である。
【図４２】磁性材料層の製造過程を示す図である。
【図４３】磁性材料層の製造過程を示す図である。
【図４４】磁性材料層の製造過程を示す図である。
【図４５】変形例による磁気ヨークの形状を示す図である。
【図４６】変形例による磁気ヨークの形状を示す図である。
【符号の説明】
【００９８】
１…磁気メモリ、２…記憶部、３…記憶領域、４…ＴＭＲ素子、５…磁気ヨーク、５ｂ…第１のビームヨーク、５ｃ…ピラーヨーク、５ｄ…第２のビームヨーク、６…半導体層、７…配線層、８…磁性材料層、１１…ビット選択回路、１２…ワード選択回路、１３，１４…ビット配線、１５，１９…ワード配線、１６ａ〜１６ｗ…垂直配線、１７ａ〜１７ｆ…電極、１８ａ〜１８ｇ…水平配線、２１…半導体基板、２２，２３，２４…絶縁領域、３１…領域内配線、３１ａ〜３１ｅ…配線部分、３２…読み書き兼用トランジスタ、３２ａ…ドレイン領域、３２ｂ…ゲート電極、３２ｃ…ソース領域、３５…配線、４１…第１磁性層、４２…非磁性絶縁層、４３…第２磁性層、４４…反強磁性層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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