(57)【要約】      （修正有）【課題】  新規相変化メモリ構造を提供する。【解決手段】  マルチレベル相変化メモリ、及びその動作方法と製造方法である。相変化メモリは、２個の相変化層と電極を含み、メモリセルを形成するために並列構造で構成される。電圧駆動モードは、マルチレベルメモリ状態が異なる電圧レベルを印加することによって達成され得るようにメモリを制御及び駆動するために使用される。他の実施の形態は、２個の相変化層と電極を含み、メモリセルを形成するように直列構造に構成される。電流駆動モードは、マルチレベルメモリ状態が異なる電流レベルを印加することによって達成され得るようにメモリを制御及び駆動するために使用される。提供されたマルチレベル相変化メモリは、単一相変化層を有するメモリよりも多くのビット及びより高い容量を有する。更に、直列構造は、セル面積及びデバイスの大きさを減少する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
相変化メモリであって、
少なくとも結晶状態とアモルファス状態を含む、電流―時間関係の第１の特性曲線を有する第１の相変化層と、
少なくとも結晶状態とアモルファス状態を含む、電流―時間関係の第２の特性曲線を有する第２の相変化層と、
第１と第２の特性曲線は、互いに交差して第１の状態、第２の状態、第３の状態、及び第４の状態を形成し、第１の状態において、第１の相変化層と第２の相変化層が、結晶状態にあり、第２の状態において、第１の相変化層がアモルファス状態にあり第２の相変化層が結晶状態にあり、第３の状態において、第１の相変化層が結晶状態にあり第２の相変化層がアモルファス状態にあり、第４の状態において、第１の相変化層と第２の相変化層がアモルファス状態にある、相変化メモリ。
【請求項２】
第１の相変化層と第２の相変化層の材料が同じである、請求項１に記載のメモリ。
【請求項３】
第１の相変化層と第２の相変化層の材料が異なる、請求項１に記載のメモリ。
【請求項４】
相変化メモリであって、
結晶状態とアモルファス状態を有する第１の相変化層と、
結晶状態とアモルファス状態を有する第２の相変化層と、
電気信号を供給して第１の相変化層と第２の相変化層の状態を変化するために、第１の相変化層と第２の相変化層の内の一つ表面に形成された第１のトップ電極と第２のトップ電極と、
第１の相変化層と第２の相変化層の内の他の一つの表面に形成された少なくとも一つのボトム電極と、を備える相変化メモリ。
【請求項５】
第１の相変化層と第２の相変化層の材料が同じである、請求項４に記載のメモリ。
【請求項６】
第１の相変化層と第２の相変化層の材料が異なる、請求項４に記載のメモリ。
【請求項７】
第１のトップ電極と第２のトップ電極の材料が同じである、請求項４に記載のメモリ。
【請求項８】
第１のトップ電極と第２のトップ電極の材料が異なる、請求項４に記載のメモリ。
【請求項９】
第１のトップ電極と第１の相変化層の接点面積は、第２のトップ電極と第２の相変化層の接点面積と同じである、請求項４に記載のメモリ。
【請求項１０】
第１のトップ電極と第１の相変化層の接点面積は、第２のトップ電極と第２の相変化層の接点面積とは異なる、請求項４に記載のメモリ。
【請求項１１】
ボトム電極は、第１の相変化層と第２の相変化層に接続された１個の電極よりなる、請求項４に記載のメモリ。
【請求項１２】
夫々、第１の相変化層と第２の相変化層に接続された２個の電極よりなる、請求項４に記載のメモリ。
【請求項１３】
二つのボトム電極の材料は、同じである、請求項１２に記載のメモリ。
【請求項１４】
二つのボトム電極の材料は、異なる、請求項１２に記載のメモリ。
【請求項１５】
第１のトップ電極と第１の相変化層との間に形成された機能層を更に備える、請求項４に記載のメモリ。
【請求項１６】
機能層は、加熱効率を向上するための加熱層、第１の相変化層の結晶化速度を加速するための核生成加速層、及び第１の相変化層と第１のトップ電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、請求項１５に記載のメモリ。
【請求項１７】
第２のトップ電極と第１の相変化層との間に形成された機能層を更に備える、請求項４に記載のメモリ。
【請求項１８】
機能層は、加熱効率を向上するための加熱層、第２の相変化層の結晶化速度を加速するための核生成加速層、及び第１の相変化層と第２のトップ電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、請求項１７に記載のメモリ。
【請求項１９】
相変化メモリを製造するための製造方法であって、
中に金属接点が形成された基板を提供するステップと、
基板上にボトム電極を形成するステップと、
ボトム電極上に相変化層を形成するステップと、
相変化層の一部にイオンをインプラントして第１の相変化層と第２の相変化層とを形成するステップと、
対応する第１の相変化層と第２の相変化層に第１のトップ電極と第２のトップ電極を形成するステップと、を備える製造方法。
【請求項２０】
ボトム電極と相変化層をエッチングするステップを更に備える、請求項１９に記載の製造方法。
【請求項２１】
イオンインプラント用の元素は、IIIＡ族、IVＡ族、VＡ族、VIＡ族、及び希土類遷移金属よりなる群から選択された一つである、請求項１９に記載の製造方法。
【請求項２２】
第１の相変化層と第２の相変化層をエッチングして第１の相変化層と第２の相変化層を分離するステップを更に備える請求項１９に記載の製造方法。
【請求項２３】
機能層が、第１のトップ電極を形成する前に形成され、その機能層は、加熱効率を向上するための加熱層、第１の相変化層の結晶化速度を加速するための核生成加速層、及び第１の相変化層と第１のトップ電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、請求項１９に記載の製造方法。
【請求項２４】
機能層が、第２のトップ電極を形成する前に形成され、その機能層は、加熱効率を向上するための加熱層、第２の相変化層の結晶化速度を加速するための核生成加速層、及び第２の相変化層と第２のトップ電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、請求項１９に記載の製造方法。
【請求項２５】
相変化メモリを製造するための製造方法であって、
中に金属接点が形成された基板を提供するステップと、
基板上にボトム電極を形成するステップと、
ボトム電極上に第１の相変化層と第２の相変化層を形成するステップと、
第１のトップ電極と第２のトップ電極を対応する第１の相変化層と第２の相変化層に形成するステップと、を備える製造方法。
【請求項２６】
機能層が、第１のトップ電極を形成する前に形成され、その機能層は、加熱効率を向上するための加熱層、第１の相変化層の結晶化速度を加速するための核生成加速層、及び第１の相変化層と第１のトップ電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、請求項２５に記載の製造方法。
【請求項２７】
機能層が、第２のトップ電極を形成する前に形成され、その機能層は、加熱効率を向上するための加熱層、第２の相変化層の結晶化速度を加速するための核生成加速層、及び第２の相変化層と第２のトップ電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、請求項２５に記載の製造方法。
【請求項２８】
請求項４に記載の相変化メモリの状態変換方法であって、
第１のパルスを印加して第１の相変化層と第２の相変化層を結晶化するステップと、
第２のパルスを印加して第１の相変化層と第２の相変化層の結晶状態を変化させるステップと、を備える状態変換方法。
【請求項２９】
請求項４に記載の相変化メモリの状態変換方法であって、
パルスを印加して第１の相変化層と第２の相変化層の結晶状態を変化するステップを備える状態変換方法。
【請求項３０】
相変化メモリであって、
第１の相変化層と、
第２の相変化層と、
第１の相変化層と第２の相変化層との間に形成された中間層と、
第１の相変化層の他の側に形成された第１の電極と、
第２の相変化層の他の側に形成された第２の電極と、を備える相変化メモリ。
【請求項３１】
第１の相変化層と第２の相変化層の材料が同じである、請求項３０に記載のメモリ。
【請求項３２】
第１の相変化層と第２の相変化層の材料が異なる、請求項３０に記載のメモリ。
【請求項３３】
第１の電極と第２の電極の材料が同じである、請求項３０に記載のメモリ。
【請求項３４】
第１の電極と第２の電極の材料が異なる、請求項３０に記載のメモリ。
【請求項３５】
第１の電極と第１の相変化層の接点面積が、第２の電極と第２の相変化層の接点面積と同じである、請求項３０に記載のメモリ。
【請求項３６】
第１の電極と第１の相変化層の接点面積が、第２の電極と第２の相変化層の接点面積と異なっている、請求項３０に記載のメモリ。
【請求項３７】
第１の電極と第１の相変化層との間に形成された第１の機能層を更に備える、請求項３０に記載のメモリ。
【請求項３８】
第１の機能層は、加熱効率を向上するための加熱層、第１の相変化層の結晶化速度を加速するための核生成促進層、及び第１の相変化層と第１の電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、請求項３７に記載のメモリ。
【請求項３９】
第２の電極と第２の相変化層との間に形成された第２の機能層を更に備える、請求項３０に記載のメモリ。
【請求項４０】
第２の機能層は、加熱効率を向上するための加熱層、第２の相変化層の結晶化速度を加速するための核生成加速層、及び第２の相変化層と第２の電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、請求項３９に記載のメモリ。
【請求項４１】
相変化メモリを製造するための製造方法であって、
中に金属接点が形成された基板を提供するステップと、
基板上に第１の電極を形成するステップと、
第１の相変化層を形成し、中間層と第２の相変化層を第１の電極に逐次形成するステップと、
第２の相変化層上に第２の電極を形成するステップと、を備える製造方法。
【請求項４２】
第１の電極上に第１の機能層を形成するステップを更に備える請求項４１に記載の製造方法。
【請求項４３】
第２の相変化層上に第２の機能層を形成するステップを更に備える請求項４１に記載の製造方法。
【請求項４４】
第１の機能層は、第１の電極が形成される前に形成され、第１の機能層は、加熱効率を向上するための加熱層、第１の相変化層の結晶化速度を加速するための核生成加速層、及び第１の相変化層と第１の電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、請求項４１に記載の製造方法。
【請求項４５】
第２の機能層は、第２の電極が形成される前に形成され、第２の機能層は、加熱効率を向上するための加熱層、第２の相変化層の結晶化速度を加速するための核生成加速層、及び第２の相変化層と第２の電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、請求項４１に記載の製造方法。
【請求項４６】
第１の電極を形成する前に酸化物層を形成するステップを更に備える請求項４１に記載の製造方法。
【請求項４７】
第２の電極を形成する前に酸化物層を形成するステップを更に備える請求項４１に記載の製造方法。
【請求項４８】
少なくとも第１の相変化層と第２の相変化層を備える相変化メモリの状態変換方法であって、これらの層の各々は、４つのメモリ状態が形成されるように少なくとも結晶状態とアモルファス状態を有し、前記方法が、
電圧信号である第１のパルスを印加して第１の相変化層と第２の相変化層を結晶化するステップと、
電圧信号である第２のパルスを印加して第１の相変化層と第２の相変化層の結晶状態を変化させるステップと、を備える状態変換方法。
【請求項４９】
少なくとも第１の相変化層と第２の相変化層を備える相変化メモリの状態変換方法であって、これらの層の各々は、４つのメモリ状態が形成されるように少なくとも結晶状態とアモルファス状態を有し、前記方法が、
電圧信号であるパルスを印加して第１の相変化層と第２の相変化層の結晶状態を変化させるステップを備える状態変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリデバイスに関し、より詳細には、マルチレベルメモリ状態を有する半導体メモリデバイスに関する。
【背景技術】
【０００２】
メモリは、広く一般的な電気デバイスに使用されている。多くは、ＤＲＡＭ、ＳＲＡＭ、又はフラッシュメモリである。電気デバイスのアップリケーション及びアーキテクチャは、そのメモリの使用法と必要な容量を決定する。ＦｅＲＡＭ、ＭＲＡＭ、及び相変化（phase change）メモリのようなメモリ技術の開発は、進行中である。
【０００３】
相変化半導体メモリは、材料の相変化によって引き起こされる抵抗の変化を介してデータを記憶する。相変化材料に関して、１９６０年代に、米国の会社ＥＣＤ社のＳ．Ｒ．Ｏｖｓｈｉｎｓｋｙ氏は、カルコゲニドは、その結晶化（状態）とアモルファス化（状態）において、光学特性及び電気伝導性が明確に異なっていることを発見した。カルコゲニドは、高速可逆変換が可能であり、スイッチング／メモリ用途を有する。
【０００４】
相変化メモリは、カルコゲニドが、元素の周期律表のVIＡ族に属し、金属と非金属の間の半導体材料であるために、半導体メモリと呼ばれる。例えば、アモルファス化／結晶化速度の増加や結晶特性の向上のためのような実用における特定の目的のために、幾つかの元素を添加することが必要である。
【０００５】
相変化メモリは、大きくて速い記憶動作と長い記憶時間の要求を満たす。これらのメモリは、小さな大きさ、より多い記憶データ、及び高速動作速度の利点を有し、１３０℃下で１０年以上データを記憶出来る。従って、相変化メモリは、大きな可能性を有し、高い書込み／読出し速度、高い一体性、長期間にわたる耐久性、低電力消費、及び放射線耐性を有する不揮発性メモリである。主な技術トレンドは、より高い記録密度とメモリセルの小型化を介する低電力消費に焦点を当てている。
【０００６】
しかしながら、面積を減少することによるメモリ密度の増加に加え、マルチレベル／マルチ状態メモリが考えられている。このように、単一のメモリセルは、コンポーネントサイズを変更しない状態で２つ以上のメモリ状態を有する。
【０００７】
関連技術では、Ｔｙｌｅｒ  Ｌｏｗｒｅｙ氏（Ｏｖｏｎｙｘ社）は、公開された社内の技術書類でマルチ状態構造を提供している。単一の相変化層を有するメモリセルは、リセット電流を制御することによって異なる抵抗値を有するマルチレベルを得るために使用される。しかしながら、電流オフセットに起因して書込みエラーが発生するという小電流分離の問題が解決されなければならない。更に、加熱の影響で連続動作後にマルチ状態を制御することが困難である。
【０００８】
米国特許第５５３４７１１号は、マルチレベル動作の安定性を改良するためのマルチレベル記憶デバイスを開示している。
【０００９】
米国特許第６５０７０６１号は、バリア層によって分離された二つの相変化層を有する相変化メモリを開示しており、このメモリは、プログラムされた大きさを減少でき且つ適切な熱シンクを提供出来る。これらの相変化層の一方は、データを記憶するために使用されないが、温度を維持するために使用される。
【００１０】
また、米国特許第６６３５９１号は、プログラマブル金属化セルメモリ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｍｅｔａｌｌｉｚａｔｉｏｎ  Ｃｅｌｌ  Ｍｅｍｏｒｙ：ＰＭＣｍ）のカテゴリに属する４レベルメモリセルを開示している。このセルは、固体電解質層と二つの電極から構成される。固体電解質層の導電性は、電極によって電界を供給することによって変化される。
【００１１】
相変化メモリ、ＭＲＡＭ、及びＦＲＡＭは、メインメモリ技術トレンドであり、不揮発性、高速（ＤＲＡＭ及びＳＲＡＭの動作速度に近い）、大容量、高一体性、高環境耐性、長期間の記憶時間等の利点を有する。更に、動作電圧が、徐々に減少している。これらのメモリは、近い将来フラッシュメモリに置き換わるかもしれない。従って、新規相変化メモリ構造の差し迫った必要性がある。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従って、本発明は、関連技術の問題点を実質的に解決する、マルチレベル相変化メモリ、その製造方法、及びその動作方法に関する。
【００１３】
本発明の目的は、唯一つのメモリセルを介するマルチレベル相変化メモリ、その製造方法、及びその動作方法と提供することである。
【００１４】
本発明の他の目的は、マルチレベル相変化メモリ、その製造方法、及びその動作方法を提供することであり、メモリセルは、高密度を有するメモリセルを得るために直列に形成された二つの独立した相変化ユニットによって構成される。これらの相変化ユニットの材料は、同じであっても異なっていてもよい。
【００１５】
本発明の他の目的は、マルチレベル相変化メモリ、その製造方法、及びその動作方法と提供することであり、メモリセルは、高密度を有するメモリセルを得るために並列に形成された二つの独立した相変化ユニットによって構成される。これらの相変化ユニットの材料は、同じであっても異なっていてもよい。
【００１６】
本発明の更なる特徴と利点は、以下の記述で述べられ、部分的にはその記述から明らかであり、本発明の実施によって学習される場合もある。本発明の目的と他の利点は、記述された明細書、その請求項及び添付の図面において説明されている構造によって実現且つ達成される。
【課題を解決するための手段】
【００１７】
これら及び他の利点を達成するため本発明の目的に従って、相変化メモリは、第１の相変化層と第２の相変化層を含む。第１の相変化層は、電流―時間関係の第１の特性曲線を有し、結晶状態とアモルファス状態を含み、第２の相変化層は、電流−時間関係の第２の特性曲線を有し、結晶状態とアモルファス状態を含む。第１と第２の特性曲線は、互いに交叉して第１の状態、第２の状態、第３の状態、及び第４の状態を形成する。第１の状態では、第１の相変化層と第２の相変化層が、結晶状態である一方、第２の状態では、第１の相変化層がアモルファス状態にあり、第２の相変化層が結晶状態にある。第３の状態では、第１の相変化層が結晶状態にあり、第２の相変化層がアモルファス状態にある一方、第４の状態では、第１の相変化層と第２の相変化層がアモルファス状態にある。
【００１８】
これら及び他の利点を達成するため本発明の目的に従って、ここで具体化され広く記載されているように、相変化メモリは、結晶状態とアモルファス状態を有する第１の相変化層と、結晶状態とアモルファス状態を有する第２の相変化層と、電気信号を供給して第１の相変化層と第２の相変化層の状態を変化するために第１の相変化層と第２の相変化層の一方の表面に夫々形成された第１のトップ電極と第２のトップ電極と、第１の相変化層と第２の相変化層の他方の表面に形成された少なくとも一つのボトム電極とを含む。
【００１９】
これら及び他の利点を達成するため本発明の目的に従って、相変化メモリは、第１の相変化層、第２の相変化層、第１の相変化層と第２の相変化層との間に形成された中間層と、第１の相変化層の他の側に形成された第１の電極と、第２の相変化層の他の側に形成された第２の電極とを含む。
【００２０】
これら及び他の利点を達成するため本発明の目的に従って、相変化メモリの状態変換方法は、第１のパルスを印加して第１の相変化層と第２の相変化層を結晶化するステップと、第２のパルスを印加して第１の相変化層と第２の相変化層の結晶状態を変化するステップとを含む。第１のパルスと第２のパルスは、電圧信号である。第３のパルスと第４のパルスは、電圧信号である。
【００２１】
これら及び他の利点を達成するため本発明の目的に従って、相変化メモリの状態変換方法は、パルスを印加して第１の相変化層と第２の相変化層の結晶状態を変化するステップを備える。このパルスは、電圧信号である。
【００２２】
本発明の目的に従って、相変化メモリは、唯一つのセルにおいてマルチレベルメモリ状態の利点を有する。
【００２３】
本発明の目的に従って、相変化メモリは、マルチレベルメモリ状態に対して読出し分離を定義する利点を有する。
【００２４】
本発明の目的に従って、相変化メモリは、一つ又は二つの動作ステップを介してメモリ状態を転送する利点を有する。
【００２５】
本発明の目的に従って、相変化メモリは、一ビットの領域を減少する利点を有する。このように、メモリ密度が増加される。
【００２６】
本発明の目的に従って、相変化メモリは、直接書込み及び消去動作の利点を有する。
【００２７】
本発明の目的に従って、相変化メモリは、書込み及び消去動作の時間を短縮する利点を有する。
【００２８】
本発明の目的に従って、相変化メモリは、デバイスを製造するための複雑さを減少する利点を有する。メモリ処理のための追加マスクは必要としない。
【００２９】
本発明の目的に従って、相変化メモリは、直列構成を使用し、単一の相変化層に対して同じ処理を採用出来る。
【００３０】
本発明の目的に従って、相変化メモリは、同じ領域下における唯一つのセルに２ビットを有する。メモリは、デバイスの密度を増加する利点を有する。
【００３１】
すなわち、本願の第一発明は、相変化メモリであって、少なくとも結晶状態とアモルファス状態を含む、電流―時間関係の第１の特性曲線を有する第１の相変化層と、少なくとも結晶状態とアモルファス状態を含む、電流―時間関係の第２の特性曲線を有する第２の相変化層と、第１と第２の特性曲線は、互いに交差して第１の状態、第２の状態、第３の状態、及び第４の状態を形成し、第１の状態において、第１の相変化層と第２の相変化層が、結晶状態にあり、第２の状態において、第１の相変化層がアモルファス状態にあり第２の相変化層が結晶状態にあり、第３の状態において、第１の相変化層が結晶状態にあり第２の相変化層がアモルファス状態にあり、第４の状態において、第１の相変化層と第２の相変化層がアモルファス状態にある、相変化メモリである。
また、本願の第２発明は、第１の相変化層と第２の相変化層の材料が同じである、第１発明に記載のメモリである。
また、本願の第３発明は、第１の相変化層と第２の相変化層の材料が異なる、第１発明に記載のメモリである。
また、本願の第４発明は、相変化メモリであって、結晶状態とアモルファス状態を有する第１の相変化層と、結晶状態とアモルファス状態を有する第２の相変化層と、電気信号を供給して第１の相変化層と第２の相変化層の状態を変化するために、第１の相変化層と第２の相変化層の内の一つ表面に形成された第１のトップ電極と第２のトップ電極と、第１の相変化層と第２の相変化層の内の他の一つの表面に形成された少なくとも一つのボトム電極と、を備える相変化メモリである。
また、本願の第５発明は、第１の相変化層と第２の相変化層の材料が同じである、第４発明に記載のメモリである。
また、本願の第６発明は、第１の相変化層と第２の相変化層の材料が異なる、第４発明に記載のメモリである。
また、本願の第７発明は、第１のトップ電極と第２のトップ電極の材料が同じである、第４発明に記載のメモリである。
また、本願の第８発明は、第１のトップ電極と第２のトップ電極の材料が異なる、第４発明に記載のメモリである。
また、本願の第９発明は、第１のトップ電極と第１の相変化層の接点面積は、第２のトップ電極と第２の相変化層の接点面積と同じである、第４発明に記載のメモリである。
また、本願の第１０発明は、第１のトップ電極と第１の相変化層の接点面積は、第２のトップ電極と第２の相変化層の接点面積とは異なる、第４発明に記載のメモリである。
また、本願の第１１発明は、ボトム電極は、第１の相変化層と第２の相変化層に接続された１個の電極よりなる、第４発明に記載のメモリである。
また、本願の第１２発明は、夫々、第１の相変化層と第２の相変化層に接続された２個の電極よりなる、第４発明に記載のメモリである。
また、本願の第１３発明は、二つのボトム電極の材料は、同じである、第１２発明に記載のメモリである。
また、本願の第１４発明は、二つのボトム電極の材料は、異なる、第１２発明に記載のメモリである。
また、本願の第１５発明は、第１のトップ電極と第１の相変化層との間に形成された機能層を更に備える、第４発明に記載のメモリである。
また、本願の第１６発明は、機能層は、加熱効率を向上するための加熱層、第１の相変化層の結晶化速度を加速するための核生成加速層、及び第１の相変化層と第１のトップ電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、第１５発明に記載のメモリである。
また、本願の第１７発明は、第２のトップ電極と第１の相変化層との間に形成された機能層を更に備える、第４発明に記載のメモリである。
また、本願の第１８発明は、機能層は、加熱効率を向上するための加熱層、第２の相変化層の結晶化速度を加速するための核生成加速層、及び第１の相変化層と第２のトップ電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、第１７発明に記載のメモリである。
また、本願の第１９発明は、相変化メモリを製造するための製造方法であって、中に金属接点が形成された基板を提供するステップと、基板上にボトム電極を形成するステップと、ボトム電極上に相変化層を形成するステップと、相変化層の一部にイオンをインプラントして第１の相変化層と第２の相変化層とを形成するステップと、対応する第１の相変化層と第２の相変化層に第１のトップ電極と第２のトップ電極を形成するステップと、を備える製造方法である。
また、本願の第２０発明は、ボトム電極と相変化層をエッチングするステップを更に備える、第１９発明に記載の製造方法である。
また、本願の第２１発明は、イオンインプラント用の元素は、IIIＡ族、IVＡ族、VＡ族、VIＡ族、及び希土類遷移金属よりなる群から選択された一つである、第１９発明に記載の製造方法である。
また、本願の第２２発明は、第１の相変化層と第２の相変化層をエッチングして第１の相変化層と第２の相変化層を分離するステップを更に備える第１９発明に記載の製造方法である。
また、本願の第２３発明は、機能層が、第１のトップ電極を形成する前に形成され、その機能層は、加熱効率を向上するための加熱層、第１の相変化層の結晶化速度を加速するための核生成加速層、及び第１の相変化層と第１のトップ電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、第１９発明に記載の製造方法である。
また、本願の第２４発明は、機能層が、第２のトップ電極を形成する前に形成され、その機能層は、加熱効率を向上するための加熱層、第２の相変化層の結晶化速度を加速するための核生成加速層、及び第２の相変化層と第２のトップ電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、第１９発明に記載の製造方法である。
また、本願の第２５発明は、相変化メモリを製造するための製造方法であって、中に金属接点が形成された基板を提供するステップと、基板上にボトム電極を形成するステップと、ボトム電極上に第１の相変化層と第２の相変化層を形成するステップと、第１のトップ電極と第２のトップ電極を対応する第１の相変化層と第２の相変化層に形成するステップと、を備える製造方法である。
また、本願の第２６発明は、機能層が、第１のトップ電極を形成する前に形成され、その機能層は、加熱効率を向上するための加熱層、第１の相変化層の結晶化速度を加速するための核生成加速層、及び第１の相変化層と第１のトップ電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、第２５発明に記載の製造方法である。
また、本願の第２７発明は、機能層が、第２のトップ電極を形成する前に形成され、その機能層は、加熱効率を向上するための加熱層、第２の相変化層の結晶化速度を加速するための核生成加速層、及び第２の相変化層と第２のトップ電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、第２５発明に記載の製造方法である。
また、本願の第２８発明は、第４発明に記載の相変化メモリの状態変換方法であって、第１のパルスを印加して第１の相変化層と第２の相変化層を結晶化するステップと、第２のパルスを印加して第１の相変化層と第２の相変化層の結晶状態を変化させるステップと、を備える状態変換方法である。
また、本願の第２９発明は、第４発明に記載の相変化メモリの状態変換方法であって、パルスを印加して第１の相変化層と第２の相変化層の結晶状態を変化するステップを備える状態変換方法である。
また、本願の第３０発明は、相変化メモリであって、第１の相変化層と、第２の相変化層と、第１の相変化層と第２の相変化層との間に形成された中間層と、第１の相変化層の他の側に形成された第１の電極と、第２の相変化層の他の側に形成された第２の電極と、を備える相変化メモリである。
また、本願の第３１発明は、第１の相変化層と第２の相変化層の材料が同じである、第３０発明に記載のメモリである。
また、本願の第３２発明は、第１の相変化層と第２の相変化層の材料が異なる、第３０発明に記載のメモリである。
また、本願の第３３発明は、第１の電極と第２の電極の材料が同じである、第３０発明に記載のメモリである。
また、本願の第３４発明は、第１の電極と第２の電極の材料が異なる、第３０発明に記載のメモリである。
また、本願の第３５発明は、第１の電極と第１の相変化層の接点面積が、第２の電極と第２の相変化層の接点面積と同じである、第３０発明に記載のメモリである。
また、本願の第３６発明は、第１の電極と第１の相変化層の接点面積が、第２の電極と第２の相変化層の接点面積と異なっている、第３０発明に記載のメモリである。
また、本願の第３７発明は、第１の電極と第１の相変化層との間に形成された第１の機能層を更に備える、第３０発明に記載のメモリである。
また、本願の第３８発明は、第１の機能層は、加熱効率を向上するための加熱層、第１の相変化層の結晶化速度を加速するための核生成促進層、及び第１の相変化層と第１の電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、第３７発明に記載のメモリである。
また、本願の第３９発明は、第２の電極と第２の相変化層との間に形成された第２の機能層を更に備える、第３０発明に記載のメモリである。
また、本願の第４０発明は、第２の機能層は、加熱効率を向上するための加熱層、第２の相変化層の結晶化速度を加速するための核生成加速層、及び第２の相変化層と第２の電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、第３９発明に記載のメモリである。
また、本願の第４１発明は、相変化メモリを製造するための製造方法であって、中に金属接点が形成された基板を提供するステップと、基板上に第１の電極を形成するステップと、第１の相変化層を形成し、中間層と第２の相変化層を第１の電極に逐次形成するステップと、第２の相変化層上に第２の電極を形成するステップと、を備える製造方法である。
また、本願の第４２発明は、第１の電極上に第１の機能層を形成するステップを更に備える第４１発明に記載の製造方法である。
また、本願の第４３発明は、第２の相変化層上に第２の機能層を形成するステップを更に備える第４１発明に記載の製造方法である。
また、本願の第４４発明は、第１の機能層は、第１の電極が形成される前に形成され、第１の機能層は、加熱効率を向上するための加熱層、第１の相変化層の結晶化速度を加速するための核生成加速層、及び第１の相変化層と第１の電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、第４１発明に記載の製造方法である。
また、本願の第４５発明は、第２の機能層は、第２の電極が形成される前に形成され、第２の機能層は、加熱効率を向上するための加熱層、第２の相変化層の結晶化速度を加速するための核生成加速層、及び第２の相変化層と第２の電極との間での拡散を防止するための拡散停止層の内の一つ又はそれらの任意の組合せである、第４１発明に記載の製造方法である。
また、本願の第４６発明は、第１の電極を形成する前に酸化物層を形成するステップを更に備える第４１発明に記載の製造方法である。
また、本願の第４７発明は、第２の電極を形成する前に酸化物層を形成するステップを更に備える第４１発明に記載の製造方法である。
また、本願の第４８発明は、少なくとも第１の相変化層と第２の相変化層を備える相変化メモリの状態変換方法であって、これらの層の各々は、４つのメモリ状態が形成されるように少なくとも結晶状態とアモルファス状態を有し、前記方法が、電圧信号である第１のパルスを印加して第１の相変化層と第２の相変化層を結晶化するステップと、電圧信号である第２のパルスを印加して第１の相変化層と第２の相変化層の結晶状態を変化させるステップと、を備える状態変換方法である。
また、本願の第４９発明は、少なくとも第１の相変化層と第２の相変化層を備える相変化メモリの状態変換方法であって、これらの層の各々は、４つのメモリ状態が形成されるように少なくとも結晶状態とアモルファス状態を有し、前記方法が、電圧信号であるパルスを印加して第１の相変化層と第２の相変化層の結晶状態を変化させるステップを備える状態変換方法である。
【００３２】
本発明の用途の更なる範囲は、以下に与えられる詳細な記述から明らかとなる。しかしながら、本発明の精神と範囲内における種々の変化や変更は、当業者にとってこの詳細な記述から明瞭であるので、本発明の実施の形態を示す、詳細な記述と特定の例は、例としてのみ与えられ、請求される発明の更なる説明を提供することを意図している。
本発明の更なる理解を提供し、本明細書に組み込まれ且つその一部を構成する添付の図面は、本発明の実施の形態を例示し、明細書と共に本発明の原理を説明する。
【発明を実施するための最良の形態】
【００３３】
［関連技術の記載］
本願は、共に２００４年１０月８日に出願された台湾特許出願第９３１３０６００号及び第９３１３０５９８号の利益を享受し、以下で十分に述べられる全ての目的のためにここに組み込まれる。
【００３４】
本発明の実施の形態に対する参照が詳細に行われ、実施の形態の例は、添付の図面に描かれている。“ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ（一実施の形態）”や“ａｎ  ｅｍｂｏｄｉｍｅｎｔ（実施の形態）”についての本明細書中での言及は、その実施の形態に関連して記載される特定の特徴、構造、又は特性が、本発明の少なくとも一実施の形態に含まれることを意味する。この明細書中の種々の箇所でのフレーズ“ｉｎ  ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ（一実施の形態において）”が表れるのは、必ずしも全て同じ実施の形態について言及しているわけではない。
【００３５】
本発明の相変化メモリの構造を示す図１を参照する。この実施の形態において、相変化メモリは、第１の相変化層１０、第２の相変化層２０、ボトム電極３０、第１のトップ電極４１、及び第２のトップ電極４２を含む。第１の相変化層１０と第２の相変化層２０は、半導体プロセスによってボトム電極３０上に形成される。第１のトップ電極４１は、半導体プロセスによって第１の相変化層１０上に形成される。第２のトップ電極４２は、半導体プロセスによって第２の相変化層２０上に形成される。
【００３６】
他の実施の形態では、保護層５０は、第１の相変化層１０、第２の相変化層２０、ボトム電極３０、第１のトップ電極４１、及び第２のトップ電極４２を被覆し保護するために半導体プロセスによって誘電材料で形成される。他の実施の形態では、ボトム電極３０は、基板６０上に形成され、この基板には、動作に必要なトランジスタ（図示せず）へ接続するために形成される。この基板６０は、ＣＯＭＳやバイポーラトランジスタのための先のプロセスで形成される。他の実施の形態では、金属ライン７０は、保護層５０上に形成され、第１の相変化層１０と第２の相変化層２０が加熱されて電気信号を介して状態を変化するように電圧又は電流信号を供給するために第１のトップ電極４１と第２のトップ電極４２と接触し、それによって、本発明に従って相変化メモリの動作を制御する。
【００３７】
本発明の原理に従って、二つの相変化層が、単一のメモリセルを形成するために、使用されて並列に接続される。各相変化層は、結晶状態とアモルファス状態を有し、これらの状態は、加熱によって変化する。第１の相変化層１０は、結晶状態とアモルファス状態を有し、一方、第２の相変化層２０は、結晶状態とアモルファス状態を有する。このように、二つの相変化層が並列に接続されると、４つの状態が形成される。これらの４つの状態は、以降、第１の状態、第２の状態、第３の状態、及び第４の状態と呼ばれる。４つの状態に対する条件は、以下に記述される。
【００３８】
第１の相変化層１０と第２の相変化層２０は、相変化のために互いに異なる材料であり、異なる特性を有し、抵抗差を有することが好ましい。第１の相変化層１０と第２の相変化層２０の結晶化とアモルファス化速度は、異なっていることが好ましい。例えば、これらの層の一方は、低抵抗、高結晶化温度、及び速い結晶化速度の特性を有する材料を使用でき、他方の層は、高抵抗、低結晶化温度、及びよりゆっくりとした結晶化速度の特性を有する材料を使用出来る。一実施の形態では、第１の相変化層１０と第２の相変化層２０の材料は、異なっている。他の実施の形態では、これら二つの層は、同じ相変化材料を使用出来る。４つのメモリ状態の技術的効果は、最適化構造設計を介して二つの単一相変化セルを並列に形成することによって、達成され得る。
【００３９】
例えば、第１の相変化層１０は、ドープされた共晶ＳｂＴｅ、ＡｇＩｎＳｂＴｅ又はＧｅＩｎＳｂＴｅを使用出来る。第２の相変化層２０は、Ｇｅ2Ｓｂ2Ｔｅ5のようなＧｅＳｂＴｅ化合物を使用出来る。前述の材料は、例示のためだけに過ぎず、本発明の組成を制限する意図はない。異なる抵抗変化及び結晶化／アモルファス化速度を有する二つの相変化層は、相変化層の組成を変更し、相変化層の厚みを調節し、トップ電極タイプと接点面積を変更し、或いは相変更層とトップ電極間に機能層を形成することによって、得られる。
【００４０】
ボトム電極３０は、通電するために第１の相変化層１０と第２の相変化層２０を接続するのみならずヒートシンクを助ける。安定した化学特性（相変化層と反応しない）と高熱伝導性を有する材料、例えば、ＴｉＮが使用出来る。
【００４１】
第１のトップ電極４１と第２のトップ電極４２の材料は、ボトム電極３０の材料と同じでもよい。一実施の形態において、製造プロセスを単純化するために、第１のトップ電極４１と第２のトップ電極４２の材料は、ボトム電極３０の材料と同じでもよい。他の実施の形態において、第１のトップ電極４１と第２のトップ電極４２のサイズは、同じでもよい。更に他の実施の形態では、第１のトップ電極４１と第２のトップ電極４２のサイズは、異なっていてもよい。電極のサイズは、加熱効率を制御するように調整される。
【００４２】
本発明の原理に従って、一実施の形態において、機能層８０は、随意的に、第１のトップ電極４１と第１の相変化層１０との間、或いは第２のトップ電極４２と第２の相変化層２０との間に形成される。図２に示されているように、機能層８０は、一つの層又は両層として配置されても良い。一実施の形態では、機能層８０は、加熱効率を向上するための加熱層であってもよい。他の実施の形態では、機能層８０は、第１の相変化層の結晶化速度を加速するための核生成加速層であってもよい。更に他の実施の形態では、機能層８０は、第１の相変化層と第１のトップ電極との間の拡散を防止するための拡散停止層であってもよい。機能層８０の材料は、耐熱金属、伝導性金属炭化物、合金炭化物、金属窒化物、合金窒化物、金属炭窒化物、又は合金炭窒化物を使用出来る。機能層８０は、材料の特性に従って、上記機能の一つ、二つ、或いは全てを備えても良い。
【００４３】
一実施の形態において、提供された相変化メモリは、例えば、ＭＯＳＦＥＴやＢＪＴのようなトランジスタを介して書き込まれる又は読み出されるセルを選択する。トランジスタは、金属接点６１を介してボトム電極３０に接続している。第１の相変化層１０と第２の相変化層２０の相変化のための十分な熱は、ヒータに、或いは第１のトップ電極６１と第２のトップ電極６２に電圧を印加することによって、発生される。次に、信号がトップ電極とボトム電極を介して受信端及びセンス増幅器に送られる。本発明の原理に従って、マルチレベル相変化メモリの動作は、印加電圧と印加時間によって制御される。
【００４４】
本発明に従う相変化メモリの製造プロセスを示す図３Ａ乃至３Ｉを参照する。この実施の形態において、相変化層は、同じ材料を使用する。相変化層の一方の組成は、イオンインプラントによって変換される。
【００４５】
中に金属接点１０１が形成された基板１００は、ＣＭＯＳ又はバイポーラのための前製造プロセスに提供される。ボトム電極１０２が、基板１００上に形成される。次に、図３Ａ乃至３Ｂに示されるように、相変化層１０３が蒸着され且つボトム電極１０２と相変化層１０３がエッチングされる。例えば、相変化層１０３は、Ｔｅの１６ａｔ．％から３７ａｔ．％組成を有する共晶ＳｂＴｅを使用出来る。
【００４６】
次に、相変化層１０３の一部は、化学組成を変化するためにインプラントする。インプラントされた元素は、ＩＩＩＡ族、ＩＶＡ族、ＶＡ族、ＶＩＡ族、及び希土類遷移金属を含む。インプラント後、図３Ｅに示されるように、第１の相変化層１０３Ａと第２の相変化層１０３Ｂが形成され、両者は、互いに接続される。
【００４７】
図３Ｆに示されるように、相変化層１０３（互いに接続される第１の相変化層１０３Ａと第２の相変化層１０３Ｂ）は、第１の相変化層１０３Ａと第２の相変化層１０３Ｂを分離するためにエッチングする。
【００４８】
次に、誘電体層１０４が、保護のために蒸着される。図３Ｇ乃至図３Ｈに示されているように、第１のトップ電極１０５と第２のトップ電極１０６は、マスキングプロセスとエッチングプロセスを介して蒸着される。誘電体層１０４の表面は、研磨され、次に、図３Ｉに示されているように、金属ライン１０７が蒸着される。一実施の形態において、第１のトップ電極１０５と第２のトップ電極１０６のサイズは同じである。他の実施の形態において、第１のトップ電極１０５と第２のトップ電極１０６のサイズは異なっている。
【００４９】
他の実施の形態において、機能層（図２において機能層８０と呼ばれた）は、第１のトップ電極１０５と第１の相変化層１０３Ａ間に形成されることが出来る。この機能層は、加熱効率を向上するための加熱層、第１の相変化層の結晶化速度を加速するための核生成加速層、第１の相変化層と第１のトップ電極間の拡散を防止するための拡散停止層、或いはこれらの層の任意の組合せであってもよい。随意的に、この機能層は、第２のトップ電極１０６と第２の相変化層１０３Ｂ間に形成される。一層又は二層の機能層が採用されてもよいことに留意すべきである。
【００５０】
本発明に従う相変化メモリの製造プロセスを示す図４Ａ乃至４Ｇを参照する。この実施の形態において、夫々の相変化層は、互いに異なる材料を使用している。
【００５１】
中に金属接点２０１が形成された基板２００は、ＣＭＯＳ又はバイポーラのための前製造プロセスに提供される。ボトム電極２０２は、基板２００上に形成される。図４Ａ乃至図４Ｄに示されるように、第１の相変化層２０３と第２の相変化層２０４が、蒸着される。これらの相変化層の材料は、共晶ＳｂＴｅ又はＧｅＳｂＴｅ化合物を使用出来る。一実施の形態では、第１の相変化層２０３と第２の相変化層２０４の厚みは同じであってもよい。他の実施の形態では、第１の相変化層２０３と第２の相変化層２０４の厚みは、異なっていてもよい。
【００５２】
次に、誘電体層２０５が保護のために蒸着される。図４Ｅ乃至図４Ｆに示されているように、第１のトップ電極２０６と第２のトップ電極２０７は、マスキングプロセス及びエッチングプロセスを介して蒸着される。誘電体層２０５の表面が研磨され、次に、図４Ｇに示されるように、金属ライン２０８が蒸着される。一実施の形態では、第１のトップ電極２０６と第２のトップ電極２０７のサイズは、同じである。他の実施の形態では、第１のトップ電極２０６と第２のトップ電極２０７のサイズは、異なっている。
【００５３】
他の実施の形態では、機能層（図２において機能層８０と呼ばれる）は、第１のトップ電極２０６と第１の相変化層２０３間に形成されることが出来る。この機能層は、加熱層、第１の相変化層の結晶化速度を加速するための核生成加速層、第１の相変化層と第１のトップ電極間の拡散を防止するための拡散停止層、或いはこれらの層の任意の組合せであってもよい。随意的に、この機能層は、第２のトップ電極２０７と第２の相変化層２０４間に形成される。一つ又は二つの機能層が採用されてもよいことに留意すべきである。
【００５４】
本発明に従う相変化メモリの動作が以下のように示される。図５Ａないし図５Ｄを参照する。
【００５５】
本発明に従う相変化層は、動作中、電圧駆動モードを使用する。第１の相変化層１１と第２の相変化層１２は、異なる電圧を第１のトップ電極４１と第２のトップ電極４２上に印加することによって加熱される。次に、材料特性のために、第１の相変化層１１と第２の相変化層１２は、０、１、又は２アモルファスボリュームを発生する。本発明において、２アモルファスボリュームは、第４の状態と呼ばれ、１アモルファスボリュームは、第２及び第３の状態と呼ばれ、０アモルファスボリュームは、第１の状態と呼ばれる。全状態の概略図が図５Ａ乃至図５Ｄに示される。アモルファスボリュームを有する相変化層は、最も高い抵抗を有する。従って、第４の状態の並列抵抗が、最も高く、第３の状態の抵抗が２番目、第２の状態の抵抗が３番目に高く、第１の状態の抵抗は、最も低い。４つの抵抗レベルは、４つのメモリ状態に対応しており、４つのメモリ状態を達成する。
【００５６】
本発明の原理に従って、第１の相変化層１１と第２の相変化層１２の材料の物理パラメータは、表Iに示される。この表では、第１の材料は、第１の相変化層１１に用いられ、第２の材料は第２の相変化層１２に、或いは、その逆で用いられる。
【００５７】
【表１】
2006108645.tif 000003
【００５８】
以下でリストアップされる材料は、例示的、説明的なものであり、本発明の相変化メモリの材料を制限する意図は無い。従って、当業者は、適切な材料選択を介して４つのメモリ状態を有する相変化メモリを得ることが出来る。
【００５９】
第１の材料と第２の材料のアモルファスボリュームは、同じであることが想定される。厚みと結晶化面積の比率は、１：９である。加熱電極のサイズは、同じである。各状態に対する全抵抗は、以下のように推定される。
＜第１の状態＞
第１の相変化層と第２の相変化層が結晶化する。
１／Ｒ１＝１／［（５×１０-3）×１０］+１／［（１×１０-2）×１０］〜３０，Ｒ１＝０．０３
＜第２の状態＞
第１の相変化層が結晶化し、第２の相変化層がアモルファスになる。
１／Ｒ２＝１／［（５×１０-3）×１０］+１／［１００×１+（１×１０-2）×９］〜２０，Ｒ２＝０．０５
＜第３の状態＞
第１の相変化層がアモルファスになり、第２の相変化層が結晶化する。
１／Ｒ３＝１／［５０×１+（５×１０-3）×９］+１／［（１×１０-2）×１０］〜１０，Ｒ３＝０．１
＜第４の状態＞
第１の相変化層と第２の相変化層がアモルファスになる。
１／Ｒ４＝１／［５０×１+（５×１０-3）×９］+１／［１００×１+（１×１０-2）×９］〜０．０３，Ｒ４＝３３．３
【００６０】
上記推定から、全抵抗は、アモルファス化された領域の抵抗によって決定される。電圧Ｖが印加された時の全電流は、夫々、Ｉ４＝０．０３Ｖ、Ｉ３＝１０Ｖ、Ｉ２＝２０Ｖ、及びＩ１＝３０Ｖである。従って、メモリ状態は、メモリの電流を読み出すことによって決定される。
【００６１】
上でリストアップされた想定条件の特性曲線の図６Ａ乃至図６Ｄを参照する。図面中の領域I、II、III及びIVは、適切な材料を選択すること又は構造体のサイズを調節することによって得られる。
【００６２】
単一の相変化セルの電圧パルステストは、第１の材料と第２の材料に対して行われる。アモルファス化と結晶化の条件は、電圧（Ｖ）と時間（ｔ）を変調（変化）することによって得られる。結晶化されたセルは、アモルファス化テストに使用されるが、書き込まれたセルは結晶化テストに使用される。これらのテスト結果は、アモルファス化領域、結晶化領域、及びアブレーション領域を有するＶ−ｔ図に示される。各相変化材料のアモルファス化領域と結晶化領域は、メモリセルの構造パラメータを調整することによって全体的にオーバーラップしないように調整される。従って、異なる相変化材料に従って複数の対応する関係がある。例えば、結晶化温度が高くなると、結晶化領域のボトムエッジが高くなり、融点が高くなると、アモルファス化領域のボトムエッジが高くなり、結晶化速度が速くなると、結晶化領域とアモルファス化領域のフロントエッジが速くなる。
【００６３】
二つのメモリが並列に接続され且つ電圧パルス（Ｖ、ｔ）がオーバーラップアモルファス化領域（エリアIV）に入ると、各相変化層は、アモルファスボリュームを有する。電圧パルス（Ｖ、ｔ）が、第１の材料のアモルファス化領域に入り、第２の材料のアモルファス化領域とオーバーラップしない場合（エリアIII）、第１の相変化層は、アモルファスボリュームを有するが、第２の相変化層は働かない。電圧パルス（Ｖ、ｔ）が、第２の材料のアモルファス化領域に入り、第１の材料のアモルファス化領域とオーバーラップしない場合（エリアII）、第２の相変化層のみがアモルファスボリュームを発生するが、第１の相変化層は、溶融して、滑らかにクールダウンし、次に、結晶化する。電圧パルス（Ｖ、ｔ）が、オーバーラップした結晶化領域（エリアＩ）に入ると、二つの相変化層は、それらがある状態に拘わらす、結晶化する。
【００６４】
異なる第１の材料と第２の材料が、構造パラメータを適切に調節することによってテストのために選択され、得られた結果は、図６Ａ乃至図６Ｄに示される。これらの図に示される結果から、二つの相変化層によって形成される４つのメモリ状態が得られる。
【００６５】
本発明の原理に従って、異なるメモリ状態への移行時の相変化メモリの動作に対して二つの方法が、採用され得る。
【００６６】
これらの二つの方法は、以降、ゼロモード及びダイレクトオーバーライトモードと呼ばれる。メモリ状態（第２、第３、及び第４の状態）は、ゼロモードの動作のために、ゼロ、即ち、第１の状態（第１の相変化層と第２の相変化層が結晶化する）に戻され、他のメモリ状態へ変換される。この動作は、以下のように行われる。
【００６７】
２ステージ動作がゼロモード動作で使用される。状態変換のために、第１のパルスは、第１の相変化層及び第２の相変化層が結晶化して第１の状態に戻るように第１の相変化層及び第２の相変化層に印加される。次に、第２のパルスは、メモリ状態に従って、第１の相変化層及び第２の相変化層の結晶を変化するために印加される。
【００６８】
詳細な動作は、図７を参照して以下に記述される。
【００６９】
図７のＹ軸は、読出し電流を指し、最も高いところから順番に、第１の状態、第２の状態、第３の状態、及び第４の状態を表す。矢印の方向は、異なるメモリ状態に対する制御信号を表す。本発明の原理に従って、各メモリ状態に対するエネルギーは、異なっている。従って、各状態の抵抗に従って、４つの制御信号が必要とされる。これらの信号は、第１の状態、第２の状態、第３の状態、及び第４の状態に対応して、夫々、第１の制御信号、第２の制御信号、第３の制御信号、及び第４の制御信号と呼ばれる。
【００７０】
相変化層の状態変換に対応する制御信号は、表ＩＩにリストアップされている。
【００７１】
【表２】
2006108645.tif 000004
【００７２】
第１の制御信号を印加すると、第１の相変化層と第２の相変化層は、結晶状態（第１の状態）になる。第２の制御信号を印加すると、これらの層は、第２の状態になる。第３の制御信号を印加すると、これらの層は、第３の状態になる。第４の制御信号を印加すると、これらの層は、第４の状態になる。
【００７３】
図７に示されるように、第３の状態から第２の状態に変換されると、第１の制御信号は、セルが第１の状態になるように最初に印加され、次に、第２の制御信号は、セルが第２の状態になるように印加される。他の実施の形態では、第４の状態から第２の状態へ変換する時に、第１の制御信号は、セルが第１の状態になるように最初に印加され、次に、第４の制御信号は、セルが第４の状態になるように印加される。従って、ゼロモード動作において、メモリ状態を変化するために二つの信号が必要である。第１のパルスは、状態をゼロに戻すために印加され、第２のパルスは、セルが希望の状態になるように印加される。
【００７４】
本発明の原理に従って、ゼロモード用の制御信号は、少ない。動作がより容易であり、アモルファス化ボリュームの不完全な結晶化に関する問題が無い。
【００７５】
他の実施の形態において、この方法は、ダイレクトオーバーライトモードである。前述のゼロ動作は、状態変換中のダイレクトオーバーライドモードには必要ない。同様に、表IIIにリストアップされる４つの制御信号が必要である。
【００７６】
【表３】
2006108645.tif 000005
【００７７】
第１の制御信号を印加すると、第１の相変化層と第２の相変化層が結晶状態（第１の状態）になる。第２の制御信号を印加すると、これらの層は、第２の状態になる。第３の制御信号を印加すると、これらの層は、第３の状態になる。第４の制御信号を印加すると、これらの層は、第４の状態になる。
【００７８】
図８に示されるように、第３の状態から第２の状態へ変換する時、第２の制御信号のみが印加される。他の実施の形態において、第２の状態から第４の状態へ変換する時、第４の制御信号のみが印加される。従って、ダイレクトオーバーライトモードにおいて、状態変換のために一個のパルスのみが必要である。このダイレクトオーバーライトモードは、変換時間の短縮という利点を有し、元のメモリ状態は、変換前に最初に検出される必要は無い。
【００７９】
本発明の態様及びｃｄ原理に従って、マルチレベルメモリセルは、並列に接続された２個の独立した単一層変化セルによって構成され、書き込みと読出しの異なる抵抗レベルに対して同じ駆動電圧を使用する。
【００８０】
これらの２個の独立した相変化セルは、ゼロモード又はダイレクトオーバーライトモードにおける状態変換動作用の２電圧−パルス（Ｖ−ｔ）図を得るために構成される。
【００８１】
一実施の形態において、二つの独立した相変化セルは、一つ又は二つの異なる相変化材料を採用する。他の実施の形態において、加熱電極や電極の接点領域の材料は、電流密度を調節して加熱効率を制御するために変化される。一実施の形態では、加熱層は、加熱効率を向上するために電極と各相変化層との間に形成される。他の実施の形態では、相変化層とボトム電極（金属熱伝導層）の厚みは、熱放射効率を制御するために調整される。例えば、結晶状態において低抵抗を有する材料が使用される場合、加熱効率を向上するために、加熱層が形成或いは電極の接点面積が減少される。一実施の形態では、材料が、より速い臨界冷却速度を必要とする場合、相変化層の厚みを減少或いはボトム電極の厚みを増加することによって達成される。
【００８２】
本発明の相変化層の直列構造を示す図９を参照する。この実施の形態では、相変化層は、第１の相変化層１１０、第２の相変化層１２０、中間層１３０、第１の電極１４１、及び第２の電極１４２を含む。第１の相変化層１１０と第２の相変化層１２０は、半導体プロセスによって中間層１３０の二つの表面上に形成される。第１の電極１４１は、半導体プロセスによって第１の相変化層１１０の他の側に形成される。第２の電極１４２は、半導体プロセスによって第２の相変化層１２０の他の側に形成される。
【００８３】
他の実施の形態において、保護層１５０は、第１の相変化層１１０、第２の相変化層１２０、中間層１３０、第１の電極１４１、及び第２の電極１４２を被覆し保護するために、半導体プロセスによって誘電材料で形成される。第１の電極１４１と第２の電極１４２は、第１の相変化層１１０と第２の相変化層１２０が加熱されて電気信号を介して状態を変化するように電圧又は電流信号を供給し、それによって、本発明に従って相変化メモリの動作を制御する。
【００８４】
相変化メモリの主構造が図９の実施の形態のものと同じである図１０を参照する。随意的に、第１の機能層１６１と第２の機能層１６２は、第１の電極１４１と第１の相変化層１１０間、及び第２の電極１４２と第２の相変化層１２０間に形成される。第１の機能層１６１と第２の機能層１６２の材料は、ポリ−Ｓｉ又はＳｉＣである。一実施の形態では、第１の機能層１６１と第２の機能層１６２は、加熱効率を向上するための加熱層であっても良い。一実施の形態では、第１の機能層１６１と第２の機能層１６２は、第１の相変化層の結晶化速度を加速するための核生成加速層であってもよい。他の実施の形態では、第１の機能層１６１と第２の機能層１６２は、第１の相変化層と第１の電極間の拡散を防止するための拡散停止層であってもよい。第１の機能層１６１と第２の機能層１６２は、材料の特性に従って、上記リストアップされた機能の一つ、二つ、或いは全てを備えてよい。
【００８５】
第１の機能層１６１の面積は、電極の面積と同じでも、異なっていても良く、且つ相変化層の面積と同じでも異なっていても良い。同様に、第２の機能層１６２の面積は、電極の面積と同じでも、異なっていても良く、且つ相変化層の面積と同じでも異なっていても良い。第１の機能層１６１と第２の機能層１６２は、同じでも異なっていてもよい。図示された実施の形態は、単なる例示的且つ説明的であり、第１の機能層１６１と第２の機能層１６２の面積と厚みを制限する意図はない。一実施の形態において、随意的に、第１の機能層１６１又は第２の機能層１６２が配置される。
【００８６】
本発明の原理に従って、単一のメモリセルを形成するために、二つの相変化層が使用且つ直列に接続される。各相変化層は、結晶状態とアモルファス状態を有し、加熱によって変化され得る。
【００８７】
第１の相変化層１１０は、結晶状態とアモルファス状態を有し、第２の相変化層１２０も結晶状態とアモルファス状態を有する。このように、二つの相変化層が直列に接続されると、４つの状態が形成される。これらの４つの状態は、以降、第１の状態、第２の状態、第３の状態、及び第４の状態と呼ばれる。これら４つの状態に対する条件は、以下のように記述される。
【００８８】
第１の相変化層１１０は、結晶状態とアモルファス状態を含む、電流―時間関係の第１の特性曲線を有し、第２の相変化層１２０は、結晶状態とアモルファス状態を含む、電流―時間関係の第２の特性曲線を有する。第１の相変化層１１０と第２の相変化層１２０は、直列に構成される。第１と第２の特性曲線は互いに交叉して、第１の状態、第２の状態、第３の状態、及び第４の状態を形成する。第１の状態において、第１の相変化層１１０と第２の相変化層が、結晶状態である一方、第２の状態において、第１の相変化層１１０が、アモルファス状態にあり、第２の相変化層１２０は、結晶状態にある。第３の状態において、第１の相変化層１１０が、結晶状態にあり、第２の相変化層１２０が、アモルファス状態である一方、第４の状態において、第１の相変化層１１０と第２の相変化層１２０が、アモルファス状態にある。
【００８９】
第１の相変化層１１０と第２の相変化層１２０は、相変化のための互いに異なる材料であり、異なる特性を有し、抵抗差を有することが好ましい。これら二つの材料の特性は、逆である。また、第１の相変化層１１０と第２の相変化層１２０の結晶化とアモルファス化速度は、異なっていることが好ましい。例えば、これらの層の一方は、低抵抗、高結晶化温度、及び速い結晶化速度の特性を有する材料を使用でき、他方の層は、高抵抗、低結晶化温度、及びよりゆっくりとした結晶化速度の特性を有する材料を使用出来る。一実施の形態では、第１の相変化層１１０と第２の相変化層１２０の材料は、異なっている。他の実施の形態では、これら二つの層は、同じ相変化材料を使用出来る。４つのメモリ状態の技術的効果は、最適化構造設計を介して二つの単一相変化セルを直列に形成することによって、達成され得る。
【００９０】
例えば、第１の相変化層１１０は、ドープされた共晶ＳｂＴｅ、ＡｇＩｎＳｂＴｅ又はＧｅＩｎＳｂＴｅを使用出来る。第２の相変化層１２０は、Ｇｅ２Ｓｂ２Ｔｅ５のようなＧｅＳｂＴｅ化合物を使用出来る。前述の材料は、例示のために過ぎず、本発明の組成を制限する意図はない。異なる抵抗変化及び結晶化／アモルファス化速度を有する二つの相変化層は、相変化層の組成を変更し、相変化層の厚みを調節し、トップ電極タイプと接点面積を区別し、又は相変更層とトップ電極の間に機能層を形成することによって、得られる。
【００９１】
中間層１３０は、良好な電気及び熱伝導性を有する安定した構造を持つ材料を採用出来る。例えば、材料は、金属窒化物、金属炭化物、又は金属ケイ化物である。
【００９２】
第１の電極１４１と第２の電極１４２の材料は、同じでも異なっていてもよい。一実施の形態において、製造プロセスを単純化するために、第１の電極１４１と第第２の電極１４２の材料は同じであってもよい。加熱効率は、電極のサイズを調節することによって制御される。一実施の形態において、第１の電極１４１と第２の電極１４２のサイズは、同じであっても良い。他の実施の形態において、第１の電極１４１と第２の電極１４２のサイズは、異なっても良い。電極のサイズは、加熱効率を制御するために調整される。
【００９３】
一実施の形態において、提供された相変化メモリは、例えば、ＭＯＳＦＥＴやＢＪＴのようなトランジスタを介して書き込み又は読み出されるセルを選択する。第１の相変化層１１０と第２の相変化層１２０の相変化のための十分な熱は、ヒータに、或いは第１の電極１４１と第２の電極１４２に電圧を印加することによって、発生される。次に、信号が電極を介して受信端及びセンス増幅器に送られる。本発明の原理に従って、マルチレベル相変化メモリの動作は、印加電圧と印加時間によって制御される。
【００９４】
本発明に従う相変化メモリの製造プロセスを示す図１２Ａ乃至１２Ｉを参照する。
【００９５】
金属接点１１０１が形成された基板１１００は、先のＣＭＯＳ又はバイポーラ製造プロセスで提供される。次に、図１２Ａに示されるように、酸化物層１１０２が、基板１１００に蒸着される。
【００９６】
スルーホールが、マスキングとエッチングプロセスによって形成される。第１の電極１１１０は、図１２Ｂに示されるように、スルーホール内に形成される。次に、図１２Ｃに示されるように、第１の相変化層１１２０、中間層１１３０、及び第２の相変化層１１４０は、逐次形成される。
【００９７】
次に、図１２Ｄに示されるように、酸化物層１１５０が形成される。他のスルーホールが、マスキングプロセス及びエッチングプロセスによって形成される。図１２Ｅに示されるように、第２の電極１１６０が、スルーホール内に形成される。
【００９８】
上記実施の形態に記述されているように、第１の機能層が、第１の電極１１１０と第１の相変化層１１２０との間に更に形成されると共に、第２の機能層が、第２の電極１１５０と第２の相変化層１１４０との間に更に形成される。
【００９９】
本発明に従う相変化メモリの動作が、以下のように示される。図１３Ａ及び図１３Ｄを参照する。
【０１００】
本発明に従う相変化メモリは、動作中、電流駆動モードを使用する。第１の相変化層１１１と第２の相変化層１１２は、第１の電極１４１と第２の電極１４２上に異なる電流を印加することによって加熱される。次に、第１の相変化層１１１と第２の相変化層１１２は、その材料特性によって、０、１、又は２アモルファスボリュームを発生する。本発明において、２アモルファスボリュームは、第２の状態、１アモルファスボリュームは、第３の状態及び第４の状態、０アモルファスボリュームは、第１の状態と呼ばれる。全状態の概略図が、図１３Ａ乃至図１３Ｄに示される。アモルファスボリュームを有する相変化層は、最も高い抵抗を有する。従って、第２の状態の直列抵抗が最も高く、第３の状態が二番目、第４の状態が三番目に高く、第１の状態の抵抗が、最も低い。４つの抵抗レベルは、４つのメモリ状態に対応し、それによって、４つのメモリ状態を達成する。
【０１０１】
本発明の原理に従って、第１の相変化層１１１と第２の相変化層１１２の材料の物理パラメータは、表ＩＶに示されるように推定され、ここでは、第１の材料が第１の相変化層１１１に適用される一方、第２の材料が第２の相変化層１１２に、或いはその逆で適用される。
【０１０２】
【表４】
2006108645.tif 000006
【０１０３】
以下でリストアップされる材料は、例示的且つ、説明的なものであり、本発明の相変化メモリの材料を制限する意図は無い。従って、当業者は、適切な材料の選択を介して４つのメモリ状態を有する相変化メモリを得ることが出来る。
【０１０４】
第１の材料と第２の材料のアモルファスボリュームは、同じであることが想定される。厚みと結晶化面積の比率は、１：９である。加熱電極のサイズは、同じである。各状態に対する全抵抗は、以下のように推定される。
＜第１の状態＞
第１の相変化層と第２の相変化層が結晶化する。
Ｒ１＝（５×１０-3）×１０+［（１×１０-2）×１０］〜０．１５
＜第２の状態＞
第１の相変化層が結晶化し、第２の相変化層がアモルファスになる。
Ｒ２＝［５０×１+（５×１０-3）×９］+［（１×１０-2）×１０］〜５０
＜第３の状態＞
第１の相変化層がアモルファスになり、第２の相変化層が結晶化する。
Ｒ３＝［（５×１０-3）×１０］+［１００×１+（１×１０-2）×９］〜１００
＜第４の状態＞
第１の相変化層と第２の相変化層がアモルファスになる。
Ｒ４＝［５０×１+（５×１０-3）×９］+［１００×１+（１×１０-2）×９］〜１５０
【０１０５】
上記推定から、全抵抗は、アモルファス化された領域の抵抗によって決定される。従って、メモリ状態は、メモリの電圧を読み出すことによって決定される。
【０１０６】
上でリストアップされた条件の特性曲線の図１３Ａ乃至図１３Ｄを参照する。図面中の領域Ｉ、ＩＩ、ＩＩＩ及びＩＶは、適切な材料を選択又は構造体のサイズを調節することによって得られる。
【０１０７】
単一の相変化セルの電流パルステストは、第１の材料と第２の材料に対して行われる。アモルファス化と結晶化の条件は、電流（Ｉ）と時間（ｔ）を変調（変化）することによって得られる。結晶化されたセルは、アモルファス化テストに使用されるが、書き込まれたセルは結晶化テストに使用される。これらのテスト結果は、アモルファス化領域、結晶化領域、及びアブレーション領域を有するＩ−ｔ図に示される。アモルファス化領域と結晶化領域は、メモリセルの構造パラメータを調整することによって全体的にオーバーラップしないように調整される。従って、異なる相変化材料に従って複数の対応する関係がある。例えば、より高い結晶化温度は、結晶化領域のより高いボトムエッジに対応し、より高い融点は、アモルファス化領域のより高いボトムエッジに対応し、より速い結晶化速度は、結晶化領域とアモルファス化領域のフロントエッジに対応する。
二つのメモリが直列に接続され且つ電流パルス（Ｉ、ｔ）がオーバーラップアモルファス化領域（エリアIV）に入ると、各相変化層は、アモルファスボリュームを有する。電流パルス（Ｉ、ｔ）が、第１の材料のアモルファス化領域に入り、第２の材料のアモルファス化領域とオーバーラップしない場合（エリアIII）、第１の相変化層は、アモルファスボリュームを有するが、第２の相変化層は働かない。電流パルス（Ｉ、ｔ）が、第２の材料のアモルファス化領域に入り、第１の材料のアモルファス化領域とオーバーラップしない場合（エリアII）、第２の相変化層のみがアモルファスボリュームを発生するが、第１の相変化層は、溶融して、滑らかにクールダウンし、次に、結晶化する。電流パルス（Ｉ、ｔ）が、オーバーラップした結晶化領域（エリアＩ）に入ると、二つの相変化層は、それらがある状態に拘わらす、結晶化する。
【０１０８】
異なる第１の材料と第２の材料が、構造パラメータを適切に調節することによってテストのために選択される。得られた結果は、図１３Ａ乃至図１３Ｄに示される。これらの図に示される結果から、二つの相変化層によって形成される４つのメモリ状態が得られる。
【０１０９】
本発明の原理に従って、異なるメモリ状態への移行時の相変化メモリの動作に対して二つの方法が、採用され得る。
【０１１０】
これらの二つの方法は、以降、ゼロモード及びダイレクトオーバーライトモードと呼ばれる。メモリ状態（第２、第３、及び第４の状態）は、ゼロモードの動作のために、ゼロ、即ち、第１の状態（第１の相変化層と第２の相変化層が結晶化する）に戻され、他のメモリ状態へ変換される。この動作は、以下のように行われる。
【０１１１】
２ステージ動作がゼロモード動作で使用される。状態変換のために、第１のパルスは、第１の相変化層及び第２の相変化層が結晶化して第１の状態に戻るように第１の相変化層及び第２の相変化層に印加される。次に、第２のパルスは、メモリ状態に従って、第１の相変化層及び第２の相変化層の結晶を変化するために印加される。
【０１１２】
詳細な動作は、図１４を参照して以下に記述される。
【０１１３】
図１４のＹ軸は、読出し電圧を指し、最も高いところから順番に、第１の状態、第２の状態、第３の状態、及び第４の状態を表す。矢印の方向は、異なるメモリ状態に対する制御信号を表す。本発明の原理に従って、各メモリ状態に対するエネルギーは、異なっている。従って、各状態の抵抗に従って、４つの制御信号が必要とされる。これらの信号は、第１の状態、第２の状態、第３の状態、及び第４の状態に対応して、夫々、第１の制御信号、第２の制御信号、第３の制御信号、及び第４の制御信号と呼ばれる。
【０１１４】
【表５】
2006108645.tif 000007
【０１１５】
第１の制御信号を印加すると、第１の相変化層と第２の相変化層は、結晶状態（第１の状態）になる。第２の制御信号を印加すると、これらの層は、第２の状態になる。第３の制御信号を印加すると、これらの層は、第３の状態になる。第４の制御信号を印加すると、これらの層は、第４の状態になる。
【０１１６】
図１４に示されるように、第３の状態から第２の状態に変換されると、第１の制御信号は、セルが第１の状態になるように最初に印加され、次に、第２の制御信号は、セルが第２の状態になるように印加される。他の実施の形態では、第４の状態から第２の状態へ変換する時に、第１の制御信号は、セルが第１の状態になるように最初に印加され、次に、第４の制御信号は、セルが第４の状態になるように印加される。従って、ゼロモード動作において、メモリ状態を変化するために二つの信号が必要である。第１のパルスは、状態をゼロに戻すために印加され、第２のパルスは、セルが希望の状態になるために印加される。以降、パルスや制御信号は、電圧信号であることが好ましい。
【０１１７】
本発明の原理に従って、ゼロモード用の制御信号は、少ない。動作がより容易であり、アモルファス化ボリュームの不完全な結晶化の問題が無い。
【０１１８】
他の実施の形態において、この方法は、ダイレクトオーバーライトモードである。前述のゼロ動作は、状態変換中のダイレクトオーバーライドモードには必要ない。同様に、表VIにリストアップされる４つの制御信号が必要である。
【０１１９】
【表６】
2006108645.tif 000008
【０１２０】
第１の制御信号を印加すると、第１の相変化層と第２の相変化層が結晶状態（第１の状態）になる。第２の制御信号を印加すると、これらの層は、第２の状態になる。第３の制御信号を印加すると、これらの層は、第３の状態になる。第４の制御信号を印加すると、これらの層は、第４の状態になる。
【０１２１】
図１５に示されているように、第３の状態から第２の状態へ変換する場合、第２の制御信号のみが印加される。他の実施の形態において、第２の状態から第４の状態へ変換する場合、第４の制御信号のみが印加される。従って、ダイレクトオーバーライトモードにおいて、状態変換のために一個のパルスのみが必要である。以降、パルスや制御信号は、電圧信号であることが好ましい。
【０１２２】
このダイレクトオーバーライトモードは、変換時間の短縮という利点を有し、元のメモリ状態は、変換前に最初に検出される必要は無い。
【０１２３】
本発明の態様及び原理に従って、マルチレベルメモリセルは、直列に接続された２個の独立した単一相変化セルによって構成され、書き込みと読出しの異なる抵抗レベルに対して同じ駆動電流（読み出し電圧）を使用する。
【０１２４】
二つの独立した相変化セルは、ゼロモード又はダイレクトオーバーライトモードにおいて状態変換動作のための二つの電流−パルス（Ｉ−ｔ）図を得るように構成される。
【０１２５】
このように、本発明が記述されたが、本発明は、多くの方法で変更され得ることは明確である。このような変更は、本発明の精神と範囲から逸脱していると見なされるべきではなく、当業者に自明であるこのような変更の全ては、以下の特許請求の範囲内に含まれることが意図される。
【図面の簡単な説明】
【０１２６】
【図１】本発明に従う第１の実施の形態の相変化メモリの並列構造図である。
【図２】本発明に従う第２の実施の形態の相変化メモリの他の並列構造図である。
【図３Ａ】本発明に従う相変化メモリの製造プロセスを示す。
【図３Ｂ】本発明に従う相変化メモリの製造プロセスを示す。
【図３Ｃ】本発明に従う相変化メモリの製造プロセスを示す。
【図３Ｄ】本発明に従う相変化メモリの製造プロセスを示す。
【図３Ｅ】本発明に従う相変化メモリの製造プロセスを示す。
【図３Ｆ】本発明に従う相変化メモリの製造プロセスを示す。
【図３Ｇ】本発明に従う相変化メモリの製造プロセスを示す。
【図３Ｈ】本発明に従う相変化メモリの製造プロセスを示す。
【図３Ｉ】本発明に従う相変化メモリの製造プロセスを示す。
【図４Ａ】本発明に従う相変化メモリの他の製造プロセスを示す。
【図４Ｂ】本発明に従う相変化メモリの他の製造プロセスを示す。
【図４Ｃ】本発明に従う相変化メモリの他の製造プロセスを示す。
【図４Ｄ】本発明に従う相変化メモリの他の製造プロセスを示す。
【図４Ｅ】本発明に従う相変化メモリの他の製造プロセスを示す。
【図４Ｆ】本発明に従う相変化メモリの他の製造プロセスを示す。
【図４Ｇ】本発明に従う相変化メモリの他の製造プロセスを示す。
【図５Ａ】本発明に従う相変化メモリの４つのメモリ状態の説明図である。
【図５Ｂ】本発明に従う相変化メモリの４つのメモリ状態の説明図である。
【図５Ｃ】本発明に従う相変化メモリの４つのメモリ状態の説明図である。
【図５Ｄ】本発明に従う相変化メモリの４つのメモリ状態の説明図である。
【図６Ａ】本発明に従う相変化メモリの４つのメモリ状態の特性図である。
【図６Ｂ】本発明に従う相変化メモリの４つのメモリ状態の特性図である。
【図６Ｃ】本発明に従う相変化メモリの４つのメモリ状態の特性図である。
【図６Ｄ】本発明に従う相変化メモリの４つのメモリ状態の特性図である。
【図７】本発明に従う相変化メモリのメモリ状態変換のための動作を示す。
【図８】本発明に従う相変化メモリのメモリ状態変換のための動作を示す。
【図９】本発明に従う相変化メモリの直列構造図である。
【図１０】本発明に従う相変化メモリの他の直列構造図である。
【図１１Ａ】本発明に従う相変化メモリの製造プロセスを示す。
【図１１Ｂ】本発明に従う相変化メモリの製造プロセスを示す。
【図１１Ｃ】本発明に従う相変化メモリの製造プロセスを示す。
【図１１Ｄ】本発明に従う相変化メモリの製造プロセスを示す。
【図１１Ｅ】本発明に従う相変化メモリの製造プロセスを示す。
【図１２Ａ】本発明に従う相変化メモリの４つのメモリ状態の説明図である。
【図１２Ｂ】本発明に従う相変化メモリの４つのメモリ状態の説明図である。
【図１２Ｃ】本発明に従う相変化メモリの４つのメモリ状態の説明図である。
【図１２Ｄ】本発明に従う相変化メモリの４つのメモリ状態の説明図である。
【図１３Ａ】本発明に従う相変化メモリの４つのメモリ状態の実験図である。
【図１３Ｂ】本発明に従う相変化メモリの４つのメモリ状態の実験図である。
【図１３Ｃ】本発明に従う相変化メモリの４つのメモリ状態の実験図である。
【図１３Ｄ】本発明に従う相変化メモリの４つのメモリ状態の実験図である。
【図１４】本発明に従う相変化メモリのメモリ状態変換のための動作方法を示す。
【図１５】本発明に従う相変化メモリのメモリ状態変換のための動作方法を示す。
【図１】
2006108645.tif 000009
【図２】
2006108645.tif 000010
【図３Ａ】
2006108645.tif 000011
【図３Ｂ】
2006108645.tif 000012
【図３Ｃ】
2006108645.tif 000013
【図３Ｄ】
2006108645.tif 000014
【図３Ｅ】
2006108645.tif 000015
【図３Ｆ】
2006108645.tif 000016
【図３Ｇ】
2006108645.tif 000017
【図３Ｈ】
2006108645.tif 000018
【図３Ｉ】
2006108645.tif 000019
【図４Ａ】
2006108645.tif 000020
【図４Ｂ】
2006108645.tif 000021
【図４Ｃ】
2006108645.tif 000022
【図４Ｄ】
2006108645.tif 000023
【図４Ｅ】
2006108645.tif 000024
【図４Ｆ】
2006108645.tif 000025
【図４Ｇ】
2006108645.tif 000026
【図５Ａ】
2006108645.tif 000027
【図５Ｂ】
2006108645.tif 000028
【図５Ｃ】
2006108645.tif 000029
【図５Ｄ】
2006108645.tif 000030
【図６Ａ】
2006108645.tif 000031
【図６Ｂ】
2006108645.tif 000032
【図６Ｃ】
2006108645.tif 000033
【図６Ｄ】
2006108645.tif 000034
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１４】
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【図１５】
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