(57)【要約】【課題】  同期保持範囲が狭く、同期点が範囲外になると同期外れを引き起こす。この状態では制御が効かなくなり、偶発的な復帰するのを待つほかなく復帰に時間を要した。同期精度を向上させるためには回路規模の増大を招いた。【解決手段】  入力信号が周期ｆcのパルス信号の際、ＬＣ共振回路１１に入力されると周期成分ｆcが抽出されて出力される。パルス発生器２から同期点に位相を合わせた５０％デューティのパルスを出力するよう設定し、乗算器１４で共振回路出力１２と乗算する。乗算器１４の出力は、同期ループが遅れているときはプラス、進んでいるときはマイナスになる。この信号を加算器１５で加算し、ループフィルタ９へ積分してＶＣＯ１０へフィードバックし、発信周波数を制御することで同期ループがロックする。その結果乗算器１４の出力はゼロ（プラス/マイナス）となりフィードバックループが安定し、同期状態が保持される。【選択図】  図１
2006165924.tif 000002
【特許請求の範囲】
【請求項１】
互いに所定の周期を有する受信信号と参照信号間の位相同期を維持する同期検出用の遅延ロックループにおいて、
同期点を中心に位相が互いに所定値分ずれた進み信号及び遅れ信号を加算して前記参照信号を合成する合成手段と、
前記受信信号と前記参照信号を乗算し相関をとる第一の乗算手段とにより構成される第一の遅延ロックループに加え、
前記受信信号のパルス列に含まれる周期成分を抽出する共振手段を有し該周期成分に対応した正弦波信号を出力する共振信号出力手段と、
前記第一の遅延ロックループの出力と前記共振信号出力手段の出力した前記正弦波信号とを乗算し相関をとる第二の乗算手段と
前記第一及び第二の乗算手段の演算結果に基づき前記参照信号の位相を制御する位相制御手段とにより構成される第二の遅延ロックループを備え、前記第一及び第二の遅延ロックループを用いて同期状態復帰制御を行うことを特徴とする同期検出用の遅延ロックループ。
【請求項２】
前記共振手段に、所定の振幅以下の信号をカットするスライス回路をさらに加え、不要なパルス列を取り除いた正弦波信号を出力するようにしたことを特徴とする請求項１記載の同期検出用の遅延ロックループ。
【請求項３】
所定周期を有するインパルス信号列を用いて通信を行う超広帯域（Ultra-Wide-Band）通信方式において適用されることを特徴とする請求項１若しくは請求項２記載の同期検出用の遅延ロックループ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は同期検出用の遅延ロックループに係り、特に従来のものに比較して初期同期に要する位相検出時間が短く、同期保持範囲が広く、かつ、位相同期の精度が良いものを実現する構成に関し、ＵＷＢ通信システムの受信機に内蔵されて用いられる遅延ロックループに関する。
【背景技術】
【０００２】
近年、高速無線伝送方式の１つとして、所定の周期を有するインパルス信号列を用いて通信を行なうＵＷＢ（Ultra-Wide-Band）通信方式が開発されている。
【０００３】
このＵＷＢ通信方式は広い周波数帯域を使うため高速伝送ができ、また細かいパルス幅のパルス列からなる信号を用いて伝送を行なうために、従来の連続キャリアを送る方式として低消費電力化できるなどのメリットがある。
【０００４】
反面、この方式の技術的な難しさとしては、非常に細かいパルス幅のパルス列から所定の周期と位相を抽出しパルス同期をとる必要があり、同期回路に工夫を必要とする点である。その一例として、信学技報2003．5記載の「UWBにおける相対位置検出特性（清水雄一郎，眞田幸俊共著）」において、UWB受信機に適用される遅延ロックループについて報告されている。この中で受信のパルス列信号と受信機内の局部発信クロックの位相を合わせるために遅延ロックループが使われている。
【０００５】
図３を参照して説明すると、従来の遅延ロックループは、ＶＣＯ（電圧制御発振器）１０、パルス発生器２、ループフィルタ９、乗算器８、加算器５から構成される。パルス発生器２は同期点からδ遅れたパルス信号と、δ進んだマイナスのパルスを出力する。これら２つのパルスを加算して入力のパルス列と乗算すると、乗算出力は同期ループが遅れているときにはプラス、同期ループが進んでいるときはマイナスとなる。この信号をループフィルタ９で積分しＶＣＯ１０へフィードバックし、発信周波数を制御することで同期ループがロックする。同期ループがロックすると乗算出力はゼロ（プラス/マイナス）となり、フィードバックループは安定して同期状態が保持される。
【０００６】
この従来の遅延ロックループでは、同期点がずれ範囲外になると、同期制御が効かなくなり同期はずれを起こす問題がある。この同期はずれの状態では全制御がきかなくなるため、偶発的に復帰するのを待つしかなく復帰に時間がかかる問題もある。
【０００７】
遅延ロックループに改良を加えて動作範囲を広くさせたものに関しては、スペクトル拡散通信システムの受信機の同期回路にその事例が見られる。例えば特開平１０−７９６８７号公報「遅延ロックループ」記載の技術においては、ある程度大きな位相ずれが発生しても、同期追跡を継続して行なえる遅延ロックループを提供する解決手段が示されている。
また別に、拡散符号発生器からは、同期捕捉時点の自局拡散符号の位相を進めたもの及び遅らしたものを多数、多重化した符号を送出し、相関をとるようにして改善する技術も確認されている。これは特開２０００−３６７７５公報「相関器および遅延ロックループ回路」記載の技術で、ここでは初期同期に要する符号位相検出時間を短縮するためスペクトル拡散信号に対する相関器において、合成符号生成部は位相をずらした複数の参照散符号に重み付けを行って合成して合成拡散符号を出力し、演算回路で受信拡散符号と位相をずらした複数の参照拡散符号の相関を演算するようにしている。
【０００８】
【特許文献１】特開平１０−７９６８７公報
【特許文献２】特開２０００−３６７７５公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上述のような従来の遅延ロックループ、まず特開平１０−７９６８７号の場合は、動作範囲が従来のものに比較し数倍に広くなっているものの、まだＳ字カーブの範囲が狭いため、ノイズ等により大きな位相ずれが発生した場合には、やはり遅延ロックループの同期動作外れを起こしてしまうといった問題を抱えていた。また特開２０００−３６７７５のような従来の遅延ロックループは、多数の相関器を備え、回路規模の大きなものとなっているなどの問題があった。
【００１０】
本願発明は、上述のような事情に鑑みてなされたものであり、初期同期に要する位相検出時間が短く、同期保持範囲が広く、かつ位相同期の精度が良い同期検出用の遅延ロックループを回路規模を抑えて実現することを目的とする。
【課題を解決するための手段】
【００１１】
上述の課題を解決するため本発明の同期検出用の遅延ロックループは、所定周期を有するインパルス信号列を用いて通信を行う超広帯域（Ultra-Wide-Band）通信方式における互いに所定の周期を有する受信信号と参照信号間の位相同期を維持する遅延ロックループを備えた同期検出用の遅延ロックループにおいて、同期点を中心に位相が互いに所定値分ずれた進み信号及び遅れ信号を加算して前記参照信号を合成する合成手段と、前記受信信号と前記参照信号を乗算し相関をとる第一の乗算手段とにより構成される第一の遅延ロックループに加え、前記受信信号のパルス列に含まれる周期成分を抽出する共振手段を有し該周期成分に対応した正弦波信号を出力する共振信号出力手段と、前記第一の遅延ロックループの出力と前記共振信号出力手段の出力した前記正弦波信号とを乗算し相関をとる第二の乗算手段と、前記第一及び第二の乗算手段の演算結果に基づき前記参照信号の位相を制御する位相制御手段とにより構成される第二の遅延ロックループを備え、前記第一及び第二の遅延ロックループを用いて同期状態復帰制御を行うことを特徴としている。
【００１２】
本発明の第二の構成は、第一の構成の前記共振手段に、所定の振幅以下の信号をカットするスライス回路をさらに加え、不要なパルス列を取り除いた正弦波信号を出力するようにしたことを特徴としている。
【００１３】
本発明の第三の構成は、第一若しくは第二の構成を、所定周期を有するインパルス信号列を用いて通信を行う超広帯域（Ultra-Wide-Band）通信方式において適用したことを特徴としている。
【発明の効果】
【００１４】
本発明の遅延ロックループによれば、入力パルス信号に含まれる周期成分を抽出し、抽出された周期信号と遅延ロックル−プの相関を演算して
遅延ロックル−プの位相を制御するようにしたので、初期同期に要する位相検出時間が短くなり、同期保持範囲を広げることができるという効果を奏する。
また入力パルス信号と遅延ロックループとの相関を演算した結果によっても遅延ロックル−プの位相を制御するので、位相同期の精度が向上するという効果も奏する。
さらに付加する回路も少ないため回路規模を抑えて実現することが可能となるという効果をも奏する。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１６】
図１は、本発明の実施形態による同期検出用の遅延ロックループの構成を示すブロック図である。本図において本発明の同期回路は加算器５、乗算器８、ループフィルタ９、ＶＣＯ１０より構成される従来型の遅延ロックループ１の部分と、本発明で新たに付加される部分として、共振回路１１、共振回路出力１２、遅延ロックループ出力１３、乗算器１４、加算器１５、スライス回路１６より構成されている。
【００１７】
加算器５は進み信号３と遅れ信号４とを入力し、これらを合成したＳ字信号６を出力する。進み信号３と遅れ信号４とは参照信号２より位相をずらして発生させる。
【００１８】
乗算器８は、受信信号７とＳ字信号６を入力して制御信号を出力する。制御信号はループフィルタ９を通過した後にＶＣＯ１０の発信周波数を制御して、遅延ロックループ１の位相を受信信号７に合わせる。
【００１９】
また受信信号７はスライス回路１６を通過した後にＬＣ共振回路１１に入力され、入力パルス信号に含まれる周期成分が抽出され共振回路出力１２となる。この共振回路出力１２と遅延ロックループ出力１３は、乗算器１４にて乗算された後に加算器１５を通ることで遅延ロックループ１を制御する構成を採っている。
【００２０】
続いて、図２を用いて遅延ロックループの動作について説明する。
【００２１】
遅延ロックループ１にてパルス発生器２は同期点からδ遅れた遅れ信号４と、δ進んだマイナスのパルス進み信号３を出力する。図４（ａ），（ｂ），及び（ｃ）は夫々これら２つのパルスを加算し、入力のパルス列と乗算する動作を３状態で説明したものである。図４（ａ）の様に同期ループが遅れている場合には乗算出力は「プラス」、また図４（ｂ）の様に同期ループが進んでいる場合には乗算出力は「マイナス」となる。この信号をループフィルタで積分しＶＣＯへフィードバックして発信周波数を制御することで同期ループがロックする。図４（ｃ）の様に同期ループがロックすると、乗算出力はゼロ（プラス/マイナス）となりフィードバックループは安定し同期状態が保持される。
【００２２】
次に本発明で新たに付加される部分の、ＬＣ共振回路１１、共振回路出力１２、遅延ロックループ出力１３、乗算器１４、加算器１５の動作について、図２を参照しながら説明する。
【００２３】
入力信号が所定の周期ｆcを有するパルス信号列のとき、ｆcに共振するＬＣ共振回路１１に入力されると周期成分ｆcが抽出され出力される。パルス発生器２から同期点に位相を合わせた５０％デューティのパルスを出力するよう設定し、乗算器１４でＬＣ共振回路出力１２と乗算する。この動作を３状態で説明したものが図２（ａ），（ｂ），及び（ｃ）である。これら２つの信号を乗算すると、図２（ａ）のごとく乗算器１４の出力は、同期ループが遅れているときには「プラス」に、図２（ｂ）のごとく同期ループが進んでいるときには「マイナス」となる。
【００２４】
この信号を加算器１５で加算し、ループフィルタ９へ積分してＶＣＯ１０へフィードバックして発信周波数を制御することで同期ループがロックする。図２（ｃ）のように同期ループがロックすると乗算器１４の出力はゼロ（プラス/マイナス）となってフィードバックループが安定し、同期状態が保持される
乗算器１４の出力による遅延ロックループ１への制御は、緩やかで広範囲に対して有効である。一方、乗算器８の出力による遅延ロックループ１への制御は制御範囲が狭くなる  
【００２５】
がその分高精度を保証できる。
【００２６】
本発明によれば、乗算器８の出力による遅延ロックループ１の制御が同期はずれを起こしても、乗算器８の出力による制御により同期状態に復帰することができ、またその際の復帰時間も短縮化される。
【００２７】
図１におけるスライス回路１６は、所定の振幅以下の電圧をカットする機能を有する回路である。実際の伝送路では電波の反射によりエコーが発生するため、入力信号には本来のパルス列信号以外にもパルス列が入力されるが、それらの信号は振幅が小さいことからスライス回路１６で取り除くことができる。これにより本来入力すべきパルス列信号に同期が可能となる。
【図面の簡単な説明】
【００２８】
【図１】本発明の遅延ロックループの一実施形態の構成を示すブロック図である。
【図２】本発明の一実施形態における遅延ロックループの動作を示す波形図であり、（ａ）は同期ループが遅れている状態、（ｂ）は同期ループが進んでいる状態、（ｃ）は同期ループがロックし同期状態が保持された状態を示す図である。
【図３】従来の遅延ロックループの構成を示すブロック図である
【図４】従来技術における遅延ロックループの動作を示す波形図であり、（ａ）は同期ループが遅れている状態、（ｂ）は同期ループが進んでいる状態、（ｃ）は同期ループがロックした状態を示す図である。
【符号の説明】
【００２９】
１  遅延ロックループ
２  参照信号
３  進み信号
４  遅れ信号
５  加算器
６  合成信号
７  受信信号
８  乗算器
９  ループフィルタ
１０  ＶＣＯ
１１  ＬＣ共振回路
１２  ＬＣ共振回路の出力信号
１３  遅延ロックループ出力信号
１４  乗算器
１５  加算器
１６  スライス回路
【図１】
2006165924.tif 000003
【図２】
2006165924.tif 000004
【図３】
2006165924.tif 000005
【図４】
2006165924.tif 000006