(57)【要約】【課題】  ＩＰＯ等の最適化処理を施した後の人手による修正を不要にする。【解決手段】  回路素子の接続関係を記述したネットリストに対して最適化処理を施し自動的に論理設計の変更を行うネットリスト接続ルールに対応したレイアウトにおいて、前記ネットリスト４０中で設計変更不可とする箇所（ネットＣ，ネットＤ）を指定しておき、該指定に係る箇所以外の前記ネットリスト４０に対して前記最適化処理を施す。これにより、レイアウト後のネットリスト５０では、設計変更不可箇所の変更が禁止される。【選択図】  図３
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【特許請求の範囲】
【請求項１】
回路素子の接続関係を記述したネットリストに対して最適化処理を施し自動的に論理設計の変更を行うネットリスト接続ルールに対応したレイアウト方法において、前記ネットリスト中で設計変更不可とする箇所を指定しておき、該指定に係る箇所以外の前記ネットリストに対して前記最適化処理を施すことを特徴とするネットリスト接続ルールに対応したレイアウト方法。
【請求項２】
前記最適化処理前に、前記ネットリストに対して予め用意した接続ルールを適用し検証することで設計変更不可と判断したネット名を記憶装置に記憶しておき、該ネット名を前記設計変更不可の箇所とすることを特徴とする請求項１に記載のネットリスト接続ルールに対応したレイアウト方法。
【請求項３】
前記最適化処理は、ＩＰＯ（In Place Optimization）処理であることを特徴とする請求項１または請求項２に記載のネットリスト接続ルールに対応したレイアウト方法。
【請求項４】
回路素子の接続関係を記述したネットリストに対して最適化処理を施し自動的に論理設計の変更を行うネットリスト接続ルールに対応したレイアウトシステムおいて、前記ネットリスト中で設計変更不可とする箇所を指定しておく第１手段と、該指定に係る箇所以外の前記ネットリストに対して前記最適化処理を施す第２手段とを備えることを特徴とするネットリスト接続ルールに対応したレイアウトシステム。
【請求項５】
前記第１手段は、前記最適化処理前に前記ネットリストに対して予め用意した接続ルールを適用し検証することで設計変更不可と判断したネット名を記憶装置に記憶しておき該ネット名を前記設計変更不可の箇所とすることを特徴とする請求項４に記載のネットリスト接続ルールに対応したレイアウトシステム。
【請求項６】
前記第２手段が行う前記最適化処理は、ＩＰＯ（In Place Optimization）処理であることを特徴とする請求項４または請求項５に記載のネットリスト接続ルールに対応したレイアウトシステム。
【請求項７】
回路素子の接続関係を記述したネットリストに対して最適化処理を施し自動的に論理設計の変更を行うコンピュータのレイアウト用プログラムにおいて、前記ネットリスト中で設計変更不可とする箇所を指定しておく第１ステップと、該指定に係る箇所以外の前記ネットリストに対して前記最適化処理を施す第２ステップとを前記コンピュータに実行させることを特徴とするネットリスト接続ルールに対応したレイアウト用プログラム。
【請求項８】
前記第１ステップは、前記コンピュータが、前記最適化処理前に前記ネットリストに対して予め用意された接続ルールを適用し検証することで設計変更不可と判断されるネット名を記憶装置に記憶しておき該ネット名を前記設計変更不可の箇所とすることを特徴とする請求項７に記載のネットリスト接続ルールに対応したレイアウト用プログラム。
【請求項９】
前記第２ステップが行う前記最適化処理は、ＩＰＯ（In Place Optimization）処理であることを特徴とする請求項７または請求項８に記載のネットリスト接続ルールに対応したレイアウト用プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理設計時のネットリスト接続トポロジルールを自動的に遵守して、ＩＰＯ（In Place Optimization）、物理合成を実施するネットリスト接続ルールに対応したレイアウト方法及びそのシステム並びにレイアウト用プログラムに関する。
【背景技術】
【０００２】
セルベース設計を対象とした従来のレイアウトシステムのＩＰＯ，物理合成では、ファンアウト容量、波形鈍り、遅延制約の観点からネットリストを自動的に最適化するが、その際、セルのトランジスタ構成上、ノイズなどの電気的制約からくる他のセルとの接続トポロジルールを自動的に守ることができない。
【０００３】
例えば、ハイエンド領域のＬＳＩ設計においては、ゲート遅延や集積性の観点から、入力ピンがトランスファーゲート（ＴＧ）に直接接続される構成のセルを用いることがあるが、当該入力ピンは非常にセンシティブであり、通常、トランジスタ構成（ゲート電極受）の多入力セルの入力ピンと同一ネットに接続すると、ノイズの生じやすい回路になってしまうという問題が生じる。
【０００４】
斯かる問題のある接続がネットリストに存在しないかを検証する従来のシステムとして、下記特許文献１記載のものが提案されている。しかし、この従来の検証システムを用いて、ルールを満足するようにフロントエンド側でネットリストを論理設計しても、レイアウトシステムのＩＰＯ，物理合成処理時に接続ルール違反となるケースが生じることがあり、レイアウト後に再度、接続トポロジを検証して違反箇所のネットリスト、レイアウト結果を人手で修正する必要があった。
【０００５】
【特許文献１】特許第３５２５８４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図９は、従来システムの課題説明図である。レイアウト前のネットリスト１００において、例えば、ネット（ＮＥＴ）Ａやネット（ＮＥＴ）Ｂのファンアウト先には、トランスファーゲート（ＴＧ）に接続される構成のセルの入力ピンが接続されている。ＴＧと表記しているピンが当該入力ピンとなっており、ＸＯＲ（排他的論理和セル）の場合、ＴＧピンは同一ネットに最大２ファンアウトまでという接続ルールがある。
【０００７】
そこで、レイアウト前のネットリスト１００では、バッファ１０１の出力に２つのＸＯＲ１０２，１０３のＴＧピンを接続するとともにバッファ１０４を接続し、このバッファ１０４の出力にＸＯＲ１０５のＴＧピンを接続する構成としている。
【０００８】
ところが、このような接続ルールは、一般的なセル・タイミングライブラリやセル・レイアウトライブラリに表現することができないため、レイアウト・ＩＰＯを実施すると、レイアウト後のネットリスト１１０に示す様に、バッファ１０４が削除されてネット（ＮＥＴ）Ａ’となり、３つのＸＯＲ１０２，１０３，１０５のＴＧ入力ピンがバッファ１０１の出力に接続される形となり、接続ルール違反になるケースが生じる。このため、レイアウト後に再度、接続トポロジを検証して違反箇所のネットリスト、レイアウト結果を人手で修正しなければならなかった。
【０００９】
本発明の目的は、ＩＰＯ，物理合成等の最適化処理を施したとき自動的に接続ルールを遵守してレイアウト後の人手による修正を不要とするネットリスト接続ルールに対応したレイアウト方法及びそのシステム並びにレイアウト用プログラムを提供することにある。
【課題を解決するための手段】
【００１０】
本発明のレイアウト方法は、回路素子の接続関係を記述したネットリストに対して最適化処理を施し自動的に論理設計の変更を行うネットリスト接続ルールに対応したレイアウト方法において、前記ネットリスト中で設計変更不可とする箇所を指定しておき、該指定に係る箇所以外の前記ネットリストに対して前記最適化処理を施すことを特徴とする。
【００１１】
この構成により、論理設計時のネットリスト接続ルールを自動的に遵守して最適化処理を施すことができ、レイアウト後の人手による修正が不要となる。
【００１２】
本発明のレイアウト方法は、前記最適化処理前に、前記ネットリストに対して予め用意した接続ルールを適用し検証することで設計変更不可と判断したネット名を記憶装置に記憶しておき、該ネット名を前記設計変更不可の箇所とすることを特徴とする。
【００１３】
この構成により、論理設計時のネットリスト接続ルールを自動的に遵守して最適化処理を施すことができ、最適化処理後の人手による修正が不要となる。
【００１４】
本発明のレイアウト方法の前記最適化処理は、ＩＰＯ（In Place Optimization）処理であることを特徴とする。
【００１５】
この構成により、タイミングの問題等の修正を行うことが可能となる。ＩＰＯ処理は、一般的な既存システムのＩＰＯ処理を適用できる。
【００１６】
本発明のレイアウトシステムは、回路素子の接続関係を記述したネットリストに対して最適化処理を施し自動的に論理設計の変更を行うネットリスト接続ルールに対応したレイアウトシステムおいて、前記ネットリスト中で設計変更不可とする箇所を指定しておく第１手段と、該指定に係る箇所以外の前記ネットリストに対して前記最適化処理を施す第２手段とを備えることを特徴とする。
【００１７】
この構成により、論理設計時のネットリスト接続ルールを自動的に遵守して最適化処理を施すことができ、レイアウト後の人手による修正が不要となる。
【００１８】
本発明のレイアウトシステムの前記第１手段は、前記最適化処理前に前記ネットリストに対して予め用意した接続ルールを適用し検証することで設計変更不可と判断したネット名を記憶装置に記憶しておき該ネット名を前記設計変更不可の箇所とすることを特徴とする。
【００１９】
この構成により、論理設計時のネットリスト接続ルールを自動的に遵守して最適化処理を施すことができ、最適化処理後の人手による修正が不要となる。
【００２０】
本発明のレイアウトシステムの前記第２手段が行う前記最適化処理は、ＩＰＯ（In Place Optimization）処理であることを特徴とする。
【００２１】
この構成により、タイミングの問題等の修正を行うことが可能となる。
【００２２】
本発明のレイアウト用プログラムは、回路素子の接続関係を記述したネットリストに対して最適化処理を施し自動的に論理設計の変更を行うコンピュータのレイアウト用プログラムにおいて、前記ネットリスト中で設計変更不可とする箇所を指定しておく第１ステップと、該指定に係る箇所以外の前記ネットリストに対して前記最適化処理を施す第２ステップとをコンピュータに実行させることを特徴とする。
【００２３】
この構成により、論理設計時のネットリスト接続ルールを自動的に遵守して最適化処理を施すことができ、最適化処理後の人手による修正が不要となる。
【００２４】
本発明のレイアウト用プログラムの前記第１ステップは、前記コンピュータが、前記最適化処理前に前記ネットリストに対して予め用意された接続ルールを適用し検証することで設計変更不可と判断したネット名を記憶装置に記憶しておき該ネット名を前記設計変更不可の箇所とすることを特徴とする。
【００２５】
この構成により、論理設計時のネットリスト接続ルールを自動的に遵守して最適化処理を施すことができ、最適化処理後の人手による修正が不要となる。
【００２６】
本発明のレイアウト用プログラムの前記第２ステップが行う前記最適化処理は、ＩＰＯ（In Place Optimization）処理であることを特徴とする。
【００２７】
この構成により、タイミングの問題等の修正を行うことが可能となる。
【発明の効果】
【００２８】
本発明によれば、レイアウト時に通常のセル・タイミングライブラリでは表現できないようなネットリスト接続トポロジルールを自動的に遵守し、ＩＰＯ等の最適化処理を実施することが可能となる。このため、レイアウト後に、再度、接続トポロジをチェックして違反修正を行う必要がなくなる。その理由は、予め準備した専用接続ルールにより、レイアウト前にネットリストを網羅的に接続トポロジ検証して論理変更を禁止する箇所（ネット名）を求めておき、実際のＩＰＯ処理時等にタイミング制約として当該ネット名を考慮できるためである。
【００２９】
また、本発明の別の効果は、上記の効果を得る本発明システムの最適化手段であるＩＰＯ処理部分が、一般的な既存のＩＰＯ処理で対応できるため、即ち、一般的なタイミング制約情報をインタフェースする構成のため、プログラム等の変更に要するコストの低減を図ることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の一実施形態について、図面を参照して説明する。
【００３１】
図１は、本発明の一実施形態に係るレイアウトシステムの構成図である。このレイアウトシステムは、プログラム制御により動作するコンピュータ（中央処理装置，プロセッサ，データ処理装置等ともいう。）１と、情報を永続的に記憶する記憶装置（例えば、ハードディスク）２とから構成される。
【００３２】
コンピュータ１は、ネットリスト読み込み手段１１と、接続ルール読み込み手段１２と、接続チェック手段１３と、レイアウト・ＩＰＯ手段１４とを含む。
【００３３】
記憶装置２には、コンピュータ１の各手段１１，１２，１３，１４が実行するときに必要となるデータや、チェック結果、レイアウト結果が格納される。図示する例では、ネットリスト２１と、セルライブラリ２２と、接続ルール２３と、チェック結果２４と、変更抑止ネット指定データ２５と、タイミング制約２６と、フロアプランデータ２７と、セル・レイアウトライブラリ２８と、セル・タイミングライブラリ２９と、レイアウトデータ３０とが格納される。
【００３４】
ネットリスト２１は、ＬＳＩのゲートレベル・ネットリストである。セルライブラリ２２は、各ピンの方向属性，ファンイン値，ファンアウト値などを記憶している。なお、セルライブラリ２２の代わりに、同類の情報であるセル・タイミングライブラリ２９を用いても良い。
【００３５】
接続ルール２３については、図２を用いて説明する。図２は、トランスファーゲート接続ルールの説明図である。２入力ＸＯＲ２０１ではそのＩ２入力ピンがトランスファーゲートに直接接続されており、２ｔｏｌマルチプレクサ（ＭＵＸ）２０２では、そのＩ１，Ｉ２入力ピンがそれぞれトランスファーゲートに直接接続されている。
【００３６】
図１に示す接続ルール２３としては、図２に示すルール例２０３に示す情報が記憶される。このルール例２０３の０３行〜０６行は、１ネットにトランスファーゲート接続入力ピンが１ピンのみファンアウトしている場合に、ソース側のファンアウト値を超えない範囲で接続してもよいプリミティブブロックである。０８行〜１１行は、トランスファーゲート接続入力ピンを有するプリミティブブロック情報で、ＳＤＰＩＮに列挙されているピンがトランスファーゲート接続入力ピンであり、ＳＤＭＡＸは同一ファンアウトしてもよい最大トランスファーゲート接続入力ピン数を示している。
【００３７】
「ＰＥＥＲ２ＰＥＥＲ＝ＴＲＵＥ」は、回路構成上バスファイトとなる時間が長くなる可能性があるようなケースで、大きなノイズ発生を抑制するための制限の厳しいルールであり、ソース側と１対１接続しなければならないということを示す。井桁（“♯”）行はコメント行である。
【００３８】
タイミング制約２６は、回路の動作周波数、タイミング例外パス、マルチサイクルパスなどタイミング仕様を既定するものである。フロアプランデータ２７は、ダイサイズ、ＲＯＷ定義、ハードマクロの強制配置などの物理レイアウトの下地情報である。セル・レイアウトライブラリ２８は、セルのサイズ、端子、禁止図形などの物理ライブラリ情報である。
【００３９】
コンピュータ１を構成する各手段１１，１２，１３，１４は、夫々、概略つぎのように動作する。ネットリスト読み込み手段１１は、ネットリスト２１を読み込み、内部ネットワーク構造を構築する。接続ルール読み込み手段１２は、接続ルール２３を読み込み、内部テーブル（ルールテーブル）にセル名、トランスファーゲート直接接続入力ピンリスト、接続制約属性をセットする。
【００４０】
接続チェック手段１３は、内部ネットワークのインスタンスを順次辿り、ルールテーブルのセル名とマッチしたら、トランスファーゲート直接接続入力ピンに接続するネットワーク接続形態が接続制約属性に従っているかをチェックし、チェック結果２４として出力すると同時に、ルールを適用して検証したネット名を変更抑止ネット指定２５に出力する。
【００４１】
レイアウト・ＩＰＯ手段１４は、一般的な既存の配置、ＩＰＯ、配線を行うレイアウト手段であり、タイミング制約（最適化制約）で変更抑止ネット指定をサポートしているものとする。このレイアウト・ＩＰＯ手段１４は、ネットリスト２１、セル・タイミングライブラリ２９、タイミング制約２６、変更抑止ネット指定２５を読み込み、接続ルール上変更が禁止されたネットを認識して、配置、ＩＰＯ、配線を実施してレイアウトデータ３０を出力する。
【００４２】
この様に、本実施形態では、予め準備したＴＧピンに関する専用接続ルールにより、レイアウト前にネットリストを網羅的に接続トポロジ検証する。その際、ルール適用して検証対象となったネット、すなわちＩＰＯによる最適化で論理変更が行われると接続ルール違反が作り込まれる可能性のあるネットを、ＩＰＯによる最適化を禁止する変更抑止ネット指定２５として記憶しておくことにより、接続ルールを遵守したＩＰＯ結果を得る事ができる。
【００４３】
レイアウト・ＩＰＯシステムでは、一般的に、タイミング制約の中で変更抑止ネット指定に対応しており、その機能を用いる。例えば、図３に示す様に、レイアウト前ネットリスト４０において、バッファ４１の出力がマルチプレクサ４２の第１ＴＧピンに接続されたネット（ＮＥＴ）Ｃや、バッファ４３の出力がマルチプレクサ４２の第２ＴＧピンに接続されたネット（ＮＥＴ）Ｄが、事前検証により、変更抑止ネット指定として記憶される。
【００４４】
各バッファ４１，４３のファンアウト先は、２入力のマルチプレクサ４２であり、ＴＧピンはドライバピン（バッファの出力ピン）と１対１に接続するというルールがある。本実施形態では、このルールを遵守するために変更抑止ネット指定が行われているため、レイアウトＩＰＯ実施を行っても、ネットリスト５０に示す通り、ネット（ＮＥＴ）Ｃ，ネット（ＮＥＴ）Ｄは変更されず、変更抑止ネット指定されていないネット（ＮＥＴ）Ｅ周りのみゲートサイジングやリピータバッファ挿入などのタイミング最適化が施される。
【００４５】
次に、図１に示す構成のレイアウトシステムの全体処理手順を、図４，図５のフローチャートを用いて説明する。
【００４６】
記憶装置２から与えられるネットリスト２１は、ネットリスト読み込み手段１１に供給される。今、図６に例示するレイアウト前ネットリスト６０１が与えられたとする。
【００４７】
ネットリスト読み込み手段１１は、セルライブラリ２２を適宜参照し、ピンの方向属性を認識しながら、各ネットのドライバインスタンスとレシーバインスタンスのピン接続のネットワーク構造を作成する。具体的には、図６に示すネット（ＮＥＴ）Ａは、レシーバインスタンスとして２つの２ＸＯＲ６１，６２と、１つのＢＵＦ（バッファ）６３が接続されており、ネット（ＮＥＴ）Ｂは、１つの２ＸＯＲ６４に接続されており、ネット（ＮＥＴ）Ｃ，ネット（ＮＥＴ）Ｄは共に、２ＭＵＸ６５に接続されており、ネット（ＮＥＴ）Ｅは、１つの２ＡＮＤ６６に接続されている構造が作成される。
【００４８】
次に、記憶装置２から与えられる接続ルール２３は、接続ルール読み込み手段１２に供給される。接続ルール読み込み手段１２は、図２に具体例２０３として説明した接続ルールを順次読み込み、Ｐｅｒｍｉｔブロック（０３行〜０６行）の場合は、同一接続許可リストにセル名を記憶し、Ｔｒａｎｓｆｅｒブロック（０８行〜１１行）の場合は、セル名、トランスファーゲート接続（ＳＤＰＩＮ）のピン名のＳＤＰＩＮリスト、接続トポロジルールをルールテーブルに記憶する。
【００４９】
次に、接続チェック手段１３に制御が移ると（図４のステップＡ１）、ネットワークのレシーバインスタンスそれぞれについて、以降のステップＡ２〜Ａ８を繰り返す。先ず、インスタンスのセルがルールに存在するかを調べる（ステップＡ２）。存在しない場合は直ちにステップＡ１に戻る。存在する場合は、インスタンスの全ての入力ピンに対して以降のステップＡ４〜Ａ６を繰り返す（ステップＡ３）。
【００５０】
例えば、図６に示すネット（ＮＥＴ）Ｅのレシーバインスタンスは２ＡＮＤ６６であるので、ルールテーブル（セル：２ＸＯＲ，２ＭＵＸ）のどのセルにも該当しないのでステップＡ１に戻り、ネット（ＮＥＴ）Ｂのレシーバインスタンスは２ＸＯＲ６４であるので、ステップＡ３ヘと進む。
【００５１】
ステップＡ３では入力ピンの全てについての処理が終了したか否かを判定し、終了していない場合には、ステップＡ４に進む。ステップＡ４では、注目している入力ピンが、ルールテーブルのＳＤＰＩＮリストに存在するかを判定する。ＳＤＰＩＮでない場合は直ちにステップＡ３に戻り、ＳＤＰＩＮである場合は、その入力ピンに接続するネットワーク構造を取得する（ステップＡ５）。
【００５２】
その際、同時に取得したネットワーク構造のネット名を変更抑止ネット指定として、レイアウト・ＩＰＯ手段１４がサポートしているタイミング制約の認識できるキーワードを付けて出力しておく。そして、ルールテーブルの制約情報に従い、ＳＤＭＡＸ違反、１対１接続違反、不許可ブロックファンアウト違反をチェックする。
【００５３】
図６のレイアウト前ネットリスト６０１の例では、ネット（ＮＥＴ）Ｅ以外のネット（ＮＥＴ）Ａ，Ｂ，Ｃ，Ｄのレシーバインスタンスが全てチェックされ、接続ルール違反なしが確認され、変更抑止ネット指定２５は、図７に示す通りに出力される。
【００５４】
最後に、レイアウト・ＩＰＯ手段１４に制御を移し、図５の処理手順を実行する。このレイアウト・ＩＰＯ手段１４は、先ず、セル・タイミングライブラリ２９とネットリスト２１を読み込み（ステップＢ１）、次ぎに、タイミング制約２６を読み込む（ステップＢ２）と共に、この時、図４のステップＡ５で出力していた変更抑止ネット指定２５も同時に読み込み、その後のＩＰＯで変更を禁止するネットを認識しておく。
【００５５】
そして、次のステップＢ３では、フロアプランデータ２７やセル・レイアウト情報２８を読み込み、ネットリスト，タイミング制約と関連づける。そして、次の配置，ＩＰＯ，配線処理ステップＢ４では、レイアウト，ＩＰＯを実施し、レイアウトデータ３０を出力する。
【００５６】
レイアウトデータのネットリスト具体例は、図６のレイアウト後ネットリスト６０２となる。ネット（ＮＥＴ）Ａ，Ｂ，Ｃ，Ｄの接続トポロジは、変更抑止ネット指定２５により変更を受けず、ネット（ＮＥＴ）Ｅ周りのみ、ドライバセル６７が２ＡＮＤＨにゲートリサイズされ、リピータバッファ６８も挿入されてネット（ＮＥＴ）Ｅ’を経由し２ＡＮＤ６６に接続される結果となっている。
【００５７】
なお、上述した実施形態で述べたタイミング制約としての変更抑止ネット指定２５について、レイアウト・ＩＰＯ手段毎の微妙な表現の違い（キーワードの違い）に対しては、図４のステップＡ５の変更抑止ネット指示出力部分を調整する事で対応できる。キーワードの違いによる変更抑止ネット指定の例を図８に示す。
【産業上の利用可能性】
【００５８】
本発明に係るレイアウトシステム等は、レイアウト後に再度、接続トポロジを検証して違反箇所のネットリスト、レイアウト結果を人手で修正する必要がないため、作業効率が向上するという効果を奏し、ＬＳＩ等の論理設計に有用である。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態に係るレイアウトシステムの構成図である。
【図２】接続ルールの一例の説明図である。
【図３】本発明の一実施形態に係るレイアウトシステムにおけるレイアウト前後のネットリストを示す図である。
【図４】図１に示す接続チェック手段における処理手順を示すフローチャートである。
【図５】図１に示すレイアウトＩＰＯ手段における処理手順を示すフローチャートである。
【図６】本発明の一実施形態に係るレイアウトシステムにおけるレイアウト前後の別のネットリストを示す図である。
【図７】本発明の一実施形態に係る変更抑止ネット指定の一例を示す図である。
【図８】本発明の別実施形態に係る変更抑止ネット指定の一例を示す図である。
【図９】従来のレイアウトシステムにおけるレイアウト前後のネットリストを示す図である。
【符号の説明】
【００６０】
１  コンピュータ
２  記憶装置
１１  ネットリスト読み込み手段
１２  接続ルール読み込み手段
１３  接続チェック手段
１４  レイアウトＩＰＯ手段
２１  ネットリスト
２２  セルライブラリ
２３  接続ルール
２５  変更抑止ネット指定
２６  タイミング制約
２７  フロアプラン
２８  セル・レイアウトライブラリ
２９  セル・タイミングライブラリ
３０  レイアウトデータ
４０，６０１  レイアウト前ネットリスト
５０，６０２  レイアウト後ネットリスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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