(57)【要約】【課題】ＣＲ発振回路において、クロックの周波数のばらつきを抑制する。【解決手段】インバータ１１，１２，１３の各々は、電源電圧の変動よってオン抵抗（各々のインバータを構成するトランジスタのオン抵抗）が変動する特性を有する。一方、容量素子１４は、電源電圧の変動によって自己の容量値が変動する特性を有する。電源電圧の変動に伴ってインバータ１１，１２，１３のオン抵抗が増加するときに、容量素子１４の容量値は、減少する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１ノードに入力端子が接続され、かつ、第２ノードに出力端子が接続される第１の論理素子と、
前記第２ノードに入力端子が接続され、かつ、第３ノードに出力端子が接続される第２の論理素子と、
前記第１ノードと前記第２ノードとの間に前記第１の論理素子と並列に接続される容量素子と、
前記第１ノードと前記第３ノードとの間に前記第１および第２の論理素子と並列に接続される抵抗素子とを備え、
前記容量素子は、
半導体基板に形成されるウェルと、
前記ウェルに形成され、かつ、前記第１ノードおよび第２ノードのうちいずれか一方と電気的に接続される拡散層と、
前記ウェルと前記拡散層との上に形成され、かつ、前記第１ノードおよび第２ノードのうち他方と電気的に接続されるゲート電極と、
前記ウェルと前記ゲート電極との間に形成されるゲート酸化膜とを含み、
前記第１および第２の論理素子の各々は、
電源電圧の変動に応じて自己のオン抵抗が変動する電圧特性を有し、
前記容量素子は、
前記電源電圧の変動に応じて自己の容量値が変動する電圧特性を有し、
前記電源電圧の変動に伴って前記第１および第２の論理素子のオン抵抗が増加するときに前記容量素子の容量値が減少する
ことを特徴とするＣＲ発振回路。
【請求項２】
請求項１において、
前記ゲート電極に少なくとも１つの開口が形成されることによって、前記電源電圧の変動量に応じた前記容量素子の容量値の変動量が増加または減少する
ことを特徴とするＣＲ発振回路。
【請求項３】
請求項１において、
前記ゲート電極は複数の電極によって構成され、
前記複数の電極の本数が調整されることによって、前記電源電圧の変動量に応じた前記容量素子の容量値の変動量が増加または減少する
ことを特徴とするＣＲ発振回路。
【請求項４】
請求項１において、
前記容量素子は、
前記半導体基板に形成される電位固定拡散層と、
前記電位固定拡散層と所定の固定電位との間に接続される抵抗素子とをさらに含む
ことを特徴とするＣＲ発振回路。
【請求項５】
第１ノードに入力端子が接続され、かつ、第２ノードに出力端子が接続される第１の論理素子と、
前記第２ノードに入力端子が接続され、かつ、第３ノードに出力端子が接続される第２の論理素子と、
前記第１ノードと前記第２ノードとの間に前記第１の論理素子と並列に接続される容量素子と、
前記第１ノードと前記第３ノードとの間に前記第１および第２の論理素子と並列に接続される抵抗素子とを備え、
前記抵抗素子は、
半導体基板に形成され、かつ、前記第１ノードおよび第３ノードの各々に電気的に接続される拡散抵抗を含み、
前記第１および第２の論理素子の各々は、
電源電圧の変動に応じて自己のオン抵抗が変動する電圧特性を有し、
前記抵抗素子は、
前記電源電圧の変動に応じて自己の抵抗値が変動する電圧特性を有し、
前記電源電圧の変動に伴って前記第１および第２の論理素子のオン抵抗が増加するときに前記抵抗素子の抵抗値が減少する
ことを特徴とするＣＲ発振回路。
【請求項６】
請求項５において、
前記抵抗素子は、
前記電源電圧の変動に応じて自己の抵抗値が変動する電圧特性を有する抵抗体をさらに含み、
前記電源電圧の変動に伴って前記拡散抵抗の抵抗値が増加するときに前記抵抗体の抵抗値が減少する
ことを特徴とするＣＲ発振回路。
【請求項７】
請求項５において、
前記容量素子は、
半導体基板に形成されたウェルと、
前記ウェルに形成され、かつ、前記第１ノードおよび第２ノードのうちいずれか一方と電気的に接続される拡散層と、
前記ウェルと前記拡散層との上に形成され、かつ、前記第１ノードおよび第２ノードのうち他方と電気的に接続されるゲート電極と、
前記ウェルと前記ゲート電極との間に形成されたゲート酸化膜とを含み、
前記容量素子は、
前記電源電圧の変動に応じて自己の容量値が変動する電圧特性を有し、
前記電源電圧の変動に伴って前記第１および第２の論理素子のオン抵抗が増加するときに前記容量素子の容量値が減少する
ことを特徴とするＣＲ発振回路。
【請求項８】
第１ノードに入力端子が接続され、かつ、第２ノードに出力端子が接続される第１の論理素子と、
前記第２ノードに入力端子が接続され、かつ、第３ノードに出力端子が接続される第２の論理素子と、
前記第１ノードと前記第２ノードとの間に前記第１の論理素子と並列に接続される容量素子と、
前記第１ノードと前記第３ノードとの間に前記第１および第２の論理素子と並列に接続される抵抗素子とを備え、
前記抵抗素子は、
半導体基板に形成され、かつ、前記第１ノードおよび第３ノードの各々に電気的に接続される拡散抵抗を含み、
前記第１および第２の論理素子の各々は、
温度変動に応じて自己のオン抵抗が変動する温度特性を有し、
前記抵抗素子は、
前記温度変動に応じて自己の抵抗値が変動する温度特性を有し、
前記温度変動に伴って前記第１および第２の論理素子のオン抵抗が増加するときに前記抵抗素子の抵抗値が減少する
ことを特徴とするＣＲ発振回路。
【請求項９】
請求項８において、
前記抵抗素子は、
前記温度変動に応じて自己の抵抗値が変動する温度特性を有する抵抗体をさらに含み、
前記温度に伴って前記拡散抵抗の抵抗値が増加するときに前記抵抗体の抵抗値が減少する
ことを特徴とするＣＲ発振回路。
【請求項１０】
請求項８において、
前記容量素子は、
半導体基板に形成されたウェルと、
前記ウェルに形成され、かつ、前記第１ノードおよび第２ノードのうちいずれか一方と電気的に接続される拡散層と、
前記ウェルと前記拡散層との上に形成され、かつ、前記第１ノードおよび第２ノードのうち他方と電気的に接続されるゲート電極と、
前記ウェルと前記ゲート電極との間に形成されたゲート酸化膜とを含み、
前記第１および第２の論理素子の各々は、
電源電圧の変動に応じて自己のオン抵抗が変動する電圧特性を有し、
前記容量素子は、
前記電源電圧の変動に応じて自己の容量値が変動する電圧特性を有し、
前記電源電圧の変動に伴って前記第１および第２の論理素子のオン抵抗が増加するときに前記容量素子の容量値が減少する
ことを特徴とするＣＲ発振回路。
【請求項１１】
請求項５または請求項８において、
前記拡散抵抗は、前記半導体基板に形成されたＰ型またはＮ型の拡散である
ことを特徴とするＣＲ発振回路。
【請求項１２】
請求項５または請求項８において、
前記拡散抵抗は、前記半導体基板に形成されたＰ型またはＮ型のウェルである
ことを特徴とするＣＲ発振回路。
【請求項１３】
請求項１，請求項５，および請求項８のうちいずれか１つにおいて、
電源ノードと前記第１のノードと前記第１の論理素子の入力との間に存在する第４ノードとの間に接続され、かつ、ソースとゲートとが接続されたＰ型ＭＯＳトランジスタと、
前記第４のノードと接地ノードとの間に接続され、かつ、ソースとゲートとが接続されたＮ型ＭＯＳトランジスタとをさらに備える
ことを特徴とするＣＲ発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗値と容量値とに応じた周波数を有するクロックを生成するＣＲ発振回路に関する。
【背景技術】
【０００２】
図１２は、従来のＣＲ発振回路の構成を示す。ＣＲ発振回路は、インバータ９１，９２，９３と、容量素子９４と、抵抗素子９５とを備える。この回路は、容量素子９４の容量値と抵抗素子９５の抵抗値との積に応じた周波数を有するクロックＣＬＫを出力する（例えば、特開平５−２０６７３１号公報，特開平７−１３１３０１号公報を参照。）。
【０００３】
このＣＲ発振回路により生成されたクロックＣＬＫは、例えば、液晶パネルなどの表示パネル上の表示素子を駆動するための表示制御クロックとして使用される。一般的に、表示制御クロックの周波数がばらつくと、表示素子を駆動するタイミングがばらつき、表示パネルの表示がちらついて見えることが知られている。
【０００４】
したがって、クロックＣＬＫの周波数を可能な限り一定に保持するために、容量素子９４は、電源電圧の変動による容量値の変動（電圧特性）が小さい材料を用いて形成されることが望ましい。例えば、容量素子９４としてポリシリコン−ポリシリコン間容量やメタル−メタル間容量が使用されている。また、抵抗素子９５は、電源電圧の変動による抵抗値の変動（電圧特性）が小さく、かつ、温度の変動による抵抗値の変動（温度特性）が小さい材料を用いて形成されることが望ましい。例えば、抵抗素子９５としてポリシリコン抵抗が使用されている。
【特許文献１】特開平５−２０６７３１号公報
【特許文献２】特開平７−１３１３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ポリシリコン抵抗もわずかながら温度特性を有しているので、ＣＲ発振回路１００を搭載する半導体集積回路装置の動作温度や周囲温度が変動するのに応じて、クロックＣＬＫの周波数が変動してしまう。
【０００６】
また、ポリシリコン−ポリシリコン間容量やメタル−メタル間容量を使用する場合、その容量を半導体集積回路に形成するための追加の工程（２層目の容量を形成するための専用ポリシリコン形成工程やメタル間容量を形成するための専用メタル形成工程）が必要となるので、半導体集積回路のコストが高くなる。
【０００７】
さらに、インバータ９１，９２，９３を構成するトランジスタも電圧特性を有しているために、電源電圧の変動によりクロックＣＬＫの周波数が変動してしまい、表示がちらつく。
【０００８】
そこで、本発明は、電圧変動や温度変動によるクロックの周波数のばらつきを抑制することを目的とする。
【課題を解決するための手段】
【０００９】
この発明の１つの局面に従うと、ＣＲ発振回路は、第１の論理素子と、第２の論理素子と、容量素子と、抵抗素子とを備える。第１の論理素子は、第１ノードに入力端子が接続され、かつ、第２ノードに出力端子が接続される。第２の論理素子は、上記第２ノードに入力端子が接続され、かつ、第３ノードに出力端子が接続される。容量素子は、上記第１ノードと上記第２ノードとの間に上記第１の論理素子と並列に接続される。抵抗素子は、上記第１ノードと上記第３ノードとの間に上記第１および第２の論理素子と並列に接続される。上記容量素子は、ウェルと、拡散層と、ゲート電極と、ゲート酸化膜とを含む。ウェルは、半導体基板に形成される。拡散層は、上記ウェルに形成され、かつ、上記第１ノードおよび第２ノードのうちいずれか一方と電気的に接続される。ゲート電極は、上記ウェルと上記拡散層との上に形成され、かつ、上記第１ノードおよび第２ノードのうち他方と電気的に接続される。ゲート酸化膜は、上記ウェルと上記ゲート電極との間に形成される。上記第１および第２の論理素子の各々は、電源電圧の変動に応じて自己のオン抵抗が変動する電圧特性を有する。上記容量素子は、上記電源電圧の変動に応じて自己の容量値が変動する電圧特性を有する。上記電源電圧の変動に伴って上記第１および第２の論理素子のオン抵抗が増加するときに上記容量素子の容量値が減少する。
【００１０】
上記ＣＲ発振回路では、容量素子が有する電圧特性によって第１および第２の論理素子が有する電圧特性が抑制される。これにより、クロックの周波数のばらつきを抑制することができる。
【００１１】
この発明のもう１つの局面に従うと、ＣＲ発振回路は、第１の論理素子と、第２の論理素子と、容量素子と、抵抗素子とを備える。第１の論理素子は、第１ノードに入力端子が接続され、かつ、第２ノードに出力端子が接続される。第２の論理素子は、上記第２ノードに入力端子が接続され、かつ、第３ノードに出力端子が接続される。容量素子は、上記第１ノードと上記第２ノードとの間に上記第１の論理素子と並列に接続される。抵抗素子は、上記第１ノードと上記第３ノードとの間に上記第１および第２の論理素子と並列に接続される。上記抵抗素子は、拡散抵抗を含む。拡散抵抗は、半導体基板に形成され、かつ上記第１ノードおよび第３ノードの各々に電気的に接続される。上記第１および第２の論理素子の各々は、電源電圧の変動に応じて自己のオン抵抗が変動する電圧特性を有する。上記抵抗素子は、上記電源電圧の変動に応じて自己の抵抗値が変動する電圧特性を有する。上記電源電圧の変動に伴って上記第１および第２の論理素子のオン抵抗が増加するときに上記抵抗素子の抵抗値が減少する。
【００１２】
上記ＣＲ発振回路では、抵抗素子が有する電圧特性によって第１および第２の論理素子が有する電圧特性が抑制される。これにより、クロックの周波数のばらつきを抑制することができる。
【００１３】
この発明のさらにもう１つの局面に従うと、ＣＲ発振回路は、第１の論理素子と、第２の論理素子と、容量素子と、抵抗素子とを備える。第１の論理素子は、第１ノードに入力端子が接続され、かつ、第２ノードに出力端子が接続される。第２の論理素子は、上記第２ノードに入力端子が接続され、かつ、第３ノードに出力端子が接続される。容量素子は、上記第１ノードと上記第２ノードとの間に上記第１の論理素子と並列に接続される。抵抗素子は、上記第１ノードと上記第３ノードとの間に上記第１および第２の論理素子と並列に接続される。上記抵抗素子は、拡散抵抗を含む。拡散抵抗は、半導体基板に形成され、かつ上記第１ノードおよび第３ノードの各々に電気的に接続される。上記第１および第２の論理素子の各々は、温度変動に応じて自己のオン抵抗が変動する温度特性を有する。上記抵抗素子は、上記温度変動に応じて自己の抵抗値が変動する温度特性を有する。上記温度変動に伴って上記第１および第２の論理素子のオン抵抗が増加するときに上記抵抗素子の抵抗値が減少する。
【００１４】
上記ＣＲ発振回路では、抵抗素子が有する温度特性によって第１および第２の論理素子が有する温度特性が抑制される。これにより、クロックの周波数のばらつきを抑制することができる。
【発明の効果】
【００１５】
以上のように、容量素子が有する電圧特性によって第１および第２の論理素子が有する電圧特性が抑制される。これにより、クロックの周波数のばらつきを抑制することができる。
【００１６】
また、抵抗素子が有する電圧特性によって第１および第２の論理素子が有する電圧特性が抑制される。これにより、クロックの周波数のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【００１７】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００１８】
（第１の実施形態）
＜構成＞
図１は、この発明の第１の実施形態によるＣＲ発振回路の回路図を示す。この回路は、インバータ１１，１２，１３と、容量素子１４と、抵抗素子１５とを備える。インバータ１１，１２，１３は、ノードＮ１とノードＮ３との間に直列に接続される。容量素子１４は、ノードＮ１とインバータ１２とインバータ１３との接続ノードＮ２との間にインバータ１１，１２と並列に接続される。抵抗素子１５は、ノードＮ１とノードＮ３との間にインバータ１１，１２，１３と並列に接続される。また、抵抗素子１５は、例えば、ポリシリコン抵抗である。
【００１９】
このように構成されたＣＲ発振回路では、出力されるクロックＣＬＫの周波数は、１／（２．２×Ｃ×Ｒ）で算出可能であることが一般的に知られている。ここで、算出式において、「Ｃ」は容量素子１４の容量値であり、「Ｒ」は抵抗素子１５の抵抗値である。ただし、配線と基板間に形成される各種の寄生容量を算出式中の「Ｃ」に加味する必要があり、また、インバータ１１，１２，１３を構成するトランジスタのオン抵抗などを算出式中の「Ｒ」に加味する必要がある。
【００２０】
一般的に、インバータ１１，１２，１３に供給される電源電圧の増加に伴って、インバータ１１，１２，１３を構成するトランジスタのオン抵抗は増加または減少する。つまり、インバータ１１，１２，１３は、電源電圧の変動によってオン抵抗の抵抗値が変動する特性（電圧特性）を有する。ここで、インバータ１１，１２，１３において、電源電圧の上昇に伴ってオン抵抗の抵抗値が減少する特性を「負の電圧特性」とし、電源電圧の上昇に伴ってオン抵抗の抵抗値が増加する特性を「正の電圧特性」とする。
【００２１】
例えば、インバータ１１，１２，１３が負の電圧特性を有する場合、電源電圧の上昇に伴ってクロックの周波数は増加する。
【００２２】
＜容量素子＞
図１に示した容量素子１４の上面図を図２Ａに示し、断面図を図２Ｂに示す。容量素子１４では、半導体基板１０１にウェル１０２が形成され、ウェル１０２に拡散層１０３が形成され、ウェル１０２および拡散層１０３の上にゲート酸化膜１０４が形成され、ゲート酸化膜１０４の上にゲート電極１０５が形成されている。拡散層１０３は、ノードＮ１に電気的に接続される。ゲート電極１０５は、例えば、ポリシリコンであり、ノードＮ２に電気的に接続される。また、半導体基板１０１に拡散層１０６が形成されており、この拡散層１０６は、抵抗１０７を介してグランド電位に接続される。なお、図２Ａには、拡散層１０３およびゲート電極１０５のみが示されている。また、図２Ａ，図２Ｂにおいて、半導体基板１０１および拡散層１０６は「Ｐ型」であり、ウェル１０２，拡散層１０３，およびゲート電極１０５は「Ｎ型」であるものとする。
【００２３】
次に、容量素子１４に発生する容量成分について図２Ｃを参照しつつ説明する。ウェル１０２とゲート電極１０５との間にはゲート容量Ｃｇが発生する。
【００２４】
ゲート容量Ｃｇは「正の電圧特性」または「負の電圧特性」を示す。容量素子１４において、「正の電圧特性」とは電源電圧の上昇に伴って容量素子１４の容量値が増加する特性のことをいい、「負の電圧特性」とは電源電圧の上昇に伴って容量素子１４の容量値が減少する特性のことをいう。
【００２５】
なお、ゲート容量Ｃｇが示す電圧特性の極性は、容量素子１４の構成および半導体の製造工程における各種の条件（パラメータ）を調整することによって、「正の電圧特性」および「負の電圧特性」のうちいずれか一方の特性を一意に持つように設定される。例えば、ある特定の製造条件において、拡散層１０３を「Ｎ型」にしウェル１０２を「Ｎ型」にするとゲート容量Ｃｇは「正の電圧特性」を示し、拡散層１０３を「Ｐ型」にしウェル１０２を「Ｐ型」にするとゲート容量Ｃｇは「負の電圧特性」を示すことが確認されている。
【００２６】
一方、拡散層１０３とゲート電極１０５との間には端部容量Ｃｆが発生する。端部容量Ｃｆは、オーバーラップ容量とフリンジ容量とからなる。また、端部容量Ｃｆは、電圧特性をほとんど示さない。
【００２７】
また、ゲート容量Ｃｇと端部容量Ｃｆとの比率を調整することによって、容量素子１４が有する電圧特性における変動量（電源電圧の変動量に応じた容量素子１４の容量値の変動量）を任意に設定することができる。例えば、ゲート容量Ｃｇの割合を端部容量Ｃｆの割合よりも多くすると、容量素子１４が有する電圧特性における変動量が増加する。また、ゲート容量Ｃｇと端部容量Ｃｆとの比率は、ゲート電極１０５と拡散層１０３との配置関係によって定められる。
【００２８】
ここで、図３Ａのように、インバータ１１，１２，１３が「負の電圧特性」を有している場合、容量素子１４は、図３Ｂのように、「正の電圧特性」を有するように形成される。さらに、インバータ１１，１２，１３が有する電圧特性における変動量（電源電圧の変動量に応じたオン抵抗の変動量）に応じてゲート容量Ｃｇと端部容量Ｃｆとの比率を調整すれば、インバータ１１，１２，１３が有する負の電圧特性を打ち消すことができる。
【００２９】
このように、インバータ１１，１２，１３の電圧特性を抑制することができるので、クロックの周波数の変動を抑制することができる。これにより、例えば、このＣＲ発振回路を表示装置上の表示素子を駆動する目的に使用する場合、各々に複数の表示素子が接続された複数の駆動ラインの駆動タイミングを均一のタイミングで駆動することが可能となるので、表示装置上の画面のちらつきを防止することができる。
【００３０】
なお、容量素子１４を構成する半導体基板，ウェル，拡散層，およびゲート電極の各々は「Ｎ型」でも「Ｐ型」でも良い。
【００３１】
＜容量素子の特性調整＞
ここで、容量素子１４においてゲート容量Ｃｇと端部容量Ｃｆとの比率を調整する手段として、次の２例を開示する。
【００３２】
＜＜矩形型の開口＞＞
まず、ゲート電極に矩形状の開口を形成することによって容量比率を調整する例について、図４Ａ〜図４Ｃを参照しつつ説明する。
【００３３】
図４Ａ，図４Ｂのように、図２Ａ，図２Ｂに示したゲート電極１０５に矩形型の開口が形成されるとゲート電極１０５の面積が減少するので、ゲート電極１０５とウェル１０２との間に生じるゲート容量Ｃｇは減少する。これによって、ゲート容量Ｃｇが示す電圧特性における変動量が減少するので、容量素子１４が有する電圧特性の変動量も減少する。さらに、ウェル１０２に新たな拡散層１０３αが形成されると、ゲート電極１０５と拡散層１０３αとの間にも新たな端部容量Ｃｆが発生する。したがって、容量素子１４において発生する端部容量Ｃｆは増加する。このようにして、ゲート容量Ｃｇと端部容量Ｃｆとの比率が変更される。
【００３４】
ここで、インバータ１１，１２，１３が有する電圧特性の変動量に応じて、ゲート電極１０５に形成する開口の個数を調整すれば、容量素子１４が有する電圧特性によってインバータ１１，１２，１３の電圧特性を打ち消すことができる。
【００３５】
なお、ゲート電極１０５に形成される開口の形状は、矩形型である必要はない。
【００３６】
＜＜短冊状＞＞
次に、ゲート電極を短冊状にすることによって容量比率を調整する例について、図５Ａ，図５Ｂを参照しつつ説明する。
【００３７】
この例による容量素子１４の上面図を図５Ａに示し、断面図を図５Ｂに示す。ここでは、図２Ａ，図２Ｂに示されたゲート電極１０５および拡散層１０３に代えて、ゲート電極１０５−１〜１０５−４と拡散層１０３−１〜１０３−５が形成されている。その他の構成は、図２Ａ，図２Ｂと同様である。なお、図５Ｂでは、拡散層１０３−１から拡散層１０３−３までの断面を示している。
【００３８】
ゲート電極１０５−１〜１０５−４の各々とウェル１０２との間にはゲート容量Ｃｇが発生する。また、ゲート電極１０５−１と拡散層１０３−１，１０３−２の各々との間にには端部容量Ｃｆが発生する。ゲート電極１０５−２〜１０５−５の各々においても、ゲート電極１０５−１と同様に、そのゲート電極とそのゲート電極に対応する拡散層との間に端部容量Ｃｆが発生する。つまり、各々のゲート電極においてゲート容量Ｃｇおよび端部容量Ｃｆが発生している。したがって、ゲート電極への電圧の供給を切断したり、ゲート電極の電位を固定してゲート容量Ｃｇを無効化したりすることによって、ゲート容量Ｃｇと端部容量Ｃｆとの比率が変更される。
【００３９】
ここで、インバータ１１，１２，１３が有する電圧特性の変動量に応じて、電圧を供給するゲート電極の個数を調整すれば、容量素子１４が有する電圧特性によってインバータ１１，１２，１３の電圧特性を打ち消すことができる。
【００４０】
なお、図５Ａ，図５Ｂでは、ゲート電極は４つ形成され拡散層は５つ形成されているが、形成される個数はこれに限らない。
【００４１】
＜拡散層１０６および抵抗１０７の作用＞
次に、図２Ｂに示した拡散層１０６および抵抗１０７による作用について説明する。図２Ｂのように拡散層１０６および抵抗１０７を形成することによって、半導体基板１０１に供給される電位のインピーダンスを高くすることができる。これにより、半導体基板１０１とウェル１０２と間の寄生容量による影響を抑制することができるので、クロックの周波数のばらつきをさらに抑制することができる。
【００４２】
また、図２Ｂでは、半導体基板１０１が「Ｐ型」でありウェル１０２が「Ｎ型」であるので「Ｐ型」である拡散層１０６に電気的に接続された抵抗１０７はグランド電位に接続されているが、半導体基板１０１が「Ｎ型」でありウェル１０２が「Ｐ型」である場合、「Ｎ型」である拡散層１０６に電気的に接続された抵抗１０７が電源電位に接続されていれば、同様の効果を得ることができる。
【００４３】
（第２の実施形態）
＜構成＞
図６は、この発明の第２の実施形態によるＣＲ発振回路の構成を示す。このＣＲ発振回路は、図１に示した容量素子１４および抵抗素子１５に代えて、容量素子２４および抵抗素子２５を備える。また、ＣＲ発振回路は、Ｐ型ＭＯＳトランジスタ２６−Ｐと、Ｎ型ＭＯＳトランジスタ２６−Ｎとをさらに備える。その他の構成は図１と同様である。容量素子２４は、例えば、ポリシリコン−ポリシリコン間容量やメタル−メタル間容量のような層間膜容量でも良いし、図２，図４，図５に示した容量素子（ゲート酸化膜容量）であっても良い。Ｐ型ＭＯＳトランジスタ２６−Ｐは、ノードＮ４と電源ノードとの間に接続され、ソースとゲートとが接続されている。Ｎ型ＭＯＳトランジスタ２６−Ｎは、ノードＮ４と接地ノードとの間に接続され、ソースとゲートとが接続される。
【００４４】
＜抵抗素子＞
図６に示した抵抗素子２５について図７を用いて説明する。抵抗素子２５は、半導体基板１０１に形成された拡散抵抗２０１である。
【００４５】
拡散抵抗２０１は、「正の電圧特性」または「負の電圧特性」を有する。ここで、抵抗素子２５において、「正の電圧特性」とは電源電圧の上昇に伴って抵抗素子２５の抵抗値が増加する特性のことをいい、「負の電圧特性」とは電源電圧の上昇に伴って抵抗素子２５の抵抗値が減少する特性のことをいう。拡散抵抗２０１が有する電圧特性の極性は、拡散プロセスを調整することによって任意に設定することができる。例えば、拡散抵抗２０１が「Ｐ型」である場合には拡散抵抗２０１は「正の電圧特性」を有し、拡散抵抗２０１が「Ｎ型」である場合には拡散抵抗２０１は「負の電圧特性」を有する。また、拡散抵抗２０１が有する電圧特性の変動量も、拡散プロセスを調整することによって任意に設定することができる。
【００４６】
拡散抵抗２０１は、「正の温度特性」または「負の温度特性」を有する。ここで、抵抗素子２５において、「正の温度特性」とは温度上昇に伴って抵抗素子２５の抵抗値が増加する特性のことをいい、「負の温度特性」とは温度上昇に伴って抵抗素子２５の抵抗値が減少する特性のことをいう。拡散抵抗２０１の温度特性の極性およびその温度特性の程度は、電圧特性の場合と同様に、拡散プロセスを調整することによって任意に設定することができる。
【００４７】
図８Ａのように、インバータ１１，１２，１３が「負の電圧特性」を有している場合、抵抗素子２５は、図８Ｂのように、「正の電圧特性」を有するように形成される。さらに、インバータ１１，１２，１３が有する電圧特性の変動量に応じて抵抗素子２５の電圧特性の変動量を調整すれば、抵抗素子２５が有する電圧特性によってインバータ１１，１２，１３の電圧特性を打ち消すことができる。これにより、クロックの周波数の変動を抑制することができる。
【００４８】
図９Ａのように、インバータ１１，１２，１３が「負の温度特性」を有している場合、抵抗素子２５は、図９Ｂのように、「正の温度特性」を有するように形成される。さらに、インバータ１１，１２，１３が有する温度特性の変動量に応じて抵抗素子２５の電圧特性の程度を調整すれば、抵抗素子２５が有する電圧特性によってインバータ１１，１２，１３の電圧特性を打ち消すことができる。これにより、クロックの周波数の変動を抑制することができる。
【００４９】
＜抵抗素子の特性調整＞
ここで、抵抗素子２５の電圧特性（または温度特性）の変動量を調整する手段について説明する。抵抗素子の電圧特性（または温度特性）は、抵抗素子２５を複数の抵抗体によって構成し、その抵抗体の組み合わせによって、調整することができる。いくつかの代表例を図１０Ａ〜図１０Ｃに示す。
【００５０】
図１０Ａでは、抵抗素子２５は、図７に示した拡散抵抗２０１と、抵抗２０２とを含む。拡散抵抗２０１および抵抗２０２は、ノードＮ１とノードＮ３との間に直列に接続される。また、図１０Ｂでは、拡散抵抗２０１および抵抗２０２は、ノードＮ１とノードＮ３との間に並列に接続される。抵抗２０２は、拡散抵抗２０１が有する電圧特性（または温度特性）に対して逆の電圧特性（または温度特性）を有する。例えば、拡散抵抗２０１が「Ｎ型」である場合、抵抗２０２は、「Ｐ型」の拡散抵抗である。また、抵抗２０２はポリシリコン抵抗であっても良い。
【００５１】
このように、抵抗２０２によって拡散抵抗２０１の特性を弱めることができるので、抵抗素子２５の特性を任意に調整することができる。
【００５２】
さらに、図１０Ｃでは、抵抗素子２５は、抵抗２０３−１，２０３−２，２０３−３を含む。抵抗２０３−１および抵抗２０３−２はノードＮ３と抵抗２０３−３との間に並列に接続される。抵抗２０３−３は、ノードＮ１と抵抗２０３−１，２０３−２との間に接続される。抵抗２０３−１〜２０３−３のうち少なくとも１つは拡散抵抗２０１であり、残りは抵抗２０２（拡散抵抗２０１が有する特性に対して逆の特性を有する抵抗）である。
【００５３】
このように、種々の抵抗を組み合わせることによって、抵抗素子２５の電圧特性（または温度特性）の変動量を任意に調整することができる。
【００５４】
＜トランジスタ２６−Ｐ，２６−Ｎによる作用＞
次に、図６に示したＰ型ＭＯＳトランジスタ２６−ＰとＮ型ＭＯＳトランジスタ２６−Ｎによる作用について図１１Ａ，図１１Ｂに示した波形図を用いて説明する。
【００５５】
図１１Ａは、Ｐ型ＭＯＳトランジスタ２６−ＰとＮ型ＭＯＳトランジスタ２６−Ｎがない場合の波形図である。この場合、ノードＮ４における電圧の振幅は電源電圧の約２倍（≒２×ＶＤＤ）となる。このように、ＣＲ発振回路の発振動作の特性上、ノードＮ４が過電圧になる可能性がある。
【００５６】
一方、図１１Ｂは、Ｐ型ＭＯＳトランジスタ２６−ＰおよびＮ型ＭＯＳトランジスタ２６−Ｎの各々がノードＮ４に接続された場合の波形図である。この場合、Ｐ型ＭＯＳトランジスタ２６−ＰのスレッショルドレベルおよびＮ型ＭＯＳトランジスタ２６−Ｎのスレッショルドレベルを「Ｖｔ」とすると、ノードＮ４における電圧の振幅は、図１１Ａの場合と比較して小さく（≒ＶＤＤ＋２×Ｖｔ）なる。
【００５７】
このように、ゲートとソースが接続されたＰ型ＭＯＳトランジスタ２６−ＰとＮ型ＭＯＳトランジスタ２６−ＮをノードＮ４に接続することによって、ノードＮ４の過電圧を低減することができる。これにより、インバータの入力における耐圧破壊を防止することができる。
【００５８】
なお、Ｐ型ＭＯＳトランジスタ２６−ＰおよびＮ型ＭＯＳトランジスタ２６−Ｎが図１に示したＣＲ発振回路に接続されている場合も、同様の効果を得ることができる。
【産業上の利用可能性】
【００５９】
本発明によるＣＲ発振回路は、電圧変動または温度変動によるクロックの変動を抑制することが可能であり、安定したクロックの供給が必要となる高精細な画像の表示装置などに有用である。
【図面の簡単な説明】
【００６０】
【図１】この発明の第１の実施形態によるＣＲ発振回路の構成を示す回路図である。
【図２】（Ａ）図１に示した容量素子の上面図である。（Ｂ）図２Ａに示した容量素子の断面図である。（Ｃ）容量素子の特性を説明するための図である。
【図３】（Ａ）図１に示したインバータの電圧特性を示すグラフである。（Ｂ）図１に示した容量素子の電圧特性を示すグラフである。
【図４】（Ａ）ゲート電極に開口が形成された容量素子の上面図である。（Ｂ）図４Ａに示した容量素子の断面図である。（Ｃ）容量素子の特性を説明するための図である。
【図５】（Ａ）ゲート電極が短冊状である容量素子の上面図である。（Ｂ）図５Ａに示した容量素子の断面図である。（Ｃ）容量素子の特性を説明するための図である。
【図６】この発明の第２の実施形態によるＣＲ発振回路の構成を示す回路図である。
【図７】図６に示した抵抗素子について説明するための図である。
【図８】（Ａ）図６に示したインバータの電圧特性を示すグラフである。（Ｂ）図６に示した抵抗素子の電圧特性を示すグラフである。
【図９】（Ａ）図６に示したインバータの温度特性を示すグラフである。（Ｂ）図６に示した抵抗素子の温度特性を示すグラフである。
【図１０】図６に示した抵抗素子の構成例について説明するための図である。
【図１１】（Ａ）ノードＮ４における電圧変動を示すグラフである。（Ｂ）ノードＮ４における電圧変動を示すグラフである。
【図１２】従来のＣＲ発振回路の構成を示す回路図である。
【符号の説明】
【００６１】
１１，１２，１３    インバータ
１４，２４    容量素子
１５，２５    抵抗素子
１０１    半導体基板
１０２    ウェル
１０３，１０３α，１０３−１〜１０３−５    拡散層
１０４，１０４−１，１０４−２    ゲート酸化膜
１０５，１０５−１〜１０５−４    ゲート電極
１０６    拡散層
１０７    抵抗
２０１    拡散抵抗
２０２，２０１−１〜２０１−３    抵抗
【図１】
2006165512.tif 000003
【図２】
2006165512.tif 000004
【図３】
2006165512.tif 000005
【図４】
2006165512.tif 000006
【図５】
2006165512.tif 000007
【図６】
2006165512.tif 000008
【図７】
2006165512.tif 000009
【図８】
2006165512.tif 000010
【図９】
2006165512.tif 000011
【図１０】
2006165512.tif 000012
【図１１】
2006165512.tif 000013
【図１２】
2006165512.tif 000014