(57)【要約】【課題】  同じ電源電圧で動作し相互に接続されているメインモジュールおよびサブモジュールにおいて、サブモジュールの電源がオフの場合、メインモジュールの電源からサブモジュールのプルアップ抵抗を通じて電流が流れてしまう。【解決手段】  プルアップ抵抗素子Ｒ２と信号線ＳＩＧ１が接続された端子との間に、モジュールの電源をオフしたときに信号線ＳＩＧ１が接続された端子から抵抗素子Ｒ２を介して電源に電流が流れ込まないようにするダイオードＤ２を設ける。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１のインターフェースブロックを有し第１の電源電圧で動作する半導体集積回路であって、前記第１のインターフェースブロックは、前記半導体集積回路の外部に設けられ前記第１の電源電圧で動作する第２のインターフェースブロックが接続された信号線に接続される端子と、前記第１の電源電圧に一端が接続された抵抗素子と、前記半導体集積回路の電源がオフした場合に前記端子から前記抵抗素子を介して前記電源に電流が流れ込まないように前記抵抗素子の他端と前記端子の間に接続されたダイオードとを備えることを特徴とする半導体集積回路。
【請求項２】
前記抵抗素子は拡散シート抵抗を利用して形成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記ダイオードは、他の素子と独立した第１導電型ウェル内に第２導電型拡散層を用いて形成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記半導体集積回路は、マスタスライス方式の半導体集積回路であることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
同じ電源電圧で動作する第１および第２のモジュールを備えた装置であって、前記第１および第２のモジュールは信号線を介して接続されており、前記第１および第２のモジュールのそれぞれは、前記電源電圧に一端が接続される抵抗素子と、前記第１および第２のモジュールの一方の電源がオフしたときに前記信号線が接続される端子から前記抵抗素子を介して前記オフした電源に電流が流れ込まないように前記抵抗素子の他端と前記端子との間に接続されるダイオードとを備えたインターフェースブロックを有することを特徴とする装置。
【請求項６】
同じ電源電圧で動作する複数のモジュールからなる半導体集積回路であって、前記複数のモジュールの少なくとも一方は、前記電源電圧に一端が接続された抵抗素子と、前記複数のモジュールの少なくとも一方の電源がオフしたときに前記複数のモジュール間を相互に接続する信号線が接続された端子から前記抵抗素子を介して前記電源に電流が流れ込まないように前記抵抗素子の他端と前記端子との間に接続されたダイオードとを備えたインターフェースブロックを有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関するものであり、特にマスタスライス方式を採用する半導体集積回路に関する。
【背景技術】
【０００２】
マスタスライス方式により製造された半導体集積回路によって、モジュールが構成される。このようなモジュールを複数搭載し、それぞれ同じ電源電圧で動作し相互に接続されて機能することにより一つの装置を構成する。相互に接続された複数のモジュールは、主に消費電力を低減させることを目的として装置内に含まれる一部のモジュールの電源をオフすることがある。例えば、プリンターやコピー機は、本体のモジュールとスキャナー部のモジュールによって構成されており、スキャナー部を使用しない場合にはスキャナー部の電源をオフすることによって消費電力を低減させている。
【０００３】
相互に接続されたモジュールにおいて、一方の電源をオフしたとき、例えば、電源を接地電位としたとき、モジュール間を接続する信号線をハイレベルに固定しておく場合がある。この信号線をハイレベルに固定する手段としてはプルアップ抵抗が用いられる。
【０００４】
図５に、相互に接続されるメインモジュール１１およびサブモジュール１２を含む装置１０を示す。メインモジュール１１およびサブモジュール１２はそれぞれインターフェースブロックとして双方向バッファ１３および１４が設けられている。メインモジュール１１の双方向バッファ１３には、サブモジュール１２の電源をオフしたときに信号線ＳＩＧ１がハイレベルとなるように、プルアップ抵抗Ｒ１が設けられている。図６は、プルアップ抵抗Ｒ１がメインモジュール１１とは独立して設けられたものである。また、図７は、図５および図６のようにモジュール毎に異なるインターフェイスブロックを設けることなく、メインモジュール１１およびサブモジュール１２にそれぞれプルアップ抵抗Ｒ１およびＲ２を備えたインターフェイスブロックを採用した装置である。
【０００５】
しかしながら、図５，６および７において、例えばサブモジュール２の電源をオフさせると、メインモジュール１の電源から抵抗Ｒ１およびＲ２を経由してモジュール２の電源へ電流が流れてしまい、信号線ＳＩＧ１の電位が中間電位となってしまうことがある。
【０００６】
特許文献１〜５には、このような電流の回り込みを防ぐ技術が記載されている。さらに、特許文献６は、パッドを介して電源電圧の異なる外部回路が接続される入力回路が記載されている。
【０００７】
【特許文献１】特開昭６２−２５６１１８号公報
【特許文献２】特開平６−１４９４２９号公報
【特許文献３】特開２０００−９９２１９号公報
【特許文献４】特開２００２−１６９６３５号公報
【特許文献５】特開２００３−１３３９４４号公報
【特許文献６】特開２００３−３７４９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献４に記載された技術では、電源と抵抗素子との間に電源に電流が流れ込むのを防ぐようにダイオードが設けられている。しかしながら、一般にプルアップ抵抗を形成する抵抗素子は、図８に示すように、拡散層３１のシート抵抗を利用して形成されることが多く、そのため、電源と抵抗素子との間にダイオードを設けた構成では、完全に電源への電流のリークを防ぐことはできない。
【０００９】
なぜなら、図８において、端子Ｎ１が信号線ＳＩＧ１に接続され端子Ｎ２がダイオードに接続されているとすると、Ｎウェル３３をＶＤＤに固定するための拡散領域３２は接地電位となり、端子Ｎ１は電源をオフしていない他方のモジュールのプルアップ抵抗によってハイレベルになっている信号線ＳＩＧ１に接続されているため、図８の点線で示した矢印の経路でリーク電流が発生してしまうからである。その結果、信号線ＳＩＧ１が中間電位となってしまうという問題点がある。
【課題を解決するための手段】
【００１０】
本発明の半導体集積回路は、第１のインターフェースブロックを有し第１の電源電圧で動作する半導体集積回路であって、第１のインターフェースブロックは、半導体集積回路の外部に設けられ第１の電源電圧で動作する第２のインターフェースブロックが接続された信号線に接続される端子と、第１の電源電圧に一端が接続された抵抗素子と、半導体集積回路の電源がオフした場合に端子から前記電源に電流が流れ込まないように抵抗素子の他端と端子の間に接続されたダイオードとを備えている。
【００１１】
本発明によれば、ダイオードは、一方のモジュールの電源をオフしたときに電源をオフしていない他方のモジュールの電源から抵抗素子を経由してもう一方の電源に対して電流が流れ込むのを阻止する。信号線は電源をオフしていない他方のモジュールのプルアップ抵抗によりハイレベルとなり、信号線の電圧が安定する。
【発明の効果】
【００１２】
相互に接続された複数のモジュールのうち、一方のモジュールの電源をオフしたとしても、電流がリークすることなくモジュール同士を接続する信号線の電圧を安定させることができる。
【発明を実施するための最良の形態】
【００１３】
図１は本発明の実施の形態における装置の図を示した回路図である。本装置は、マスタスライス方式で製造されている半導体集積回路からなるメインモジュール１と、メインモジュール１と信号線ＳＩＧ１を介して接続されたサブモジュール２を有する。メインモジュール１とサブモジュール２は、それぞれ電源電圧ＶＤＤで動作し、信号線ＳＩＧ１はそれぞれのモジュールのインターフェイスブロック３，４に接続されている。メインモジュール１のインターフェースブロック３は双方向バッファであり、プルアップ抵抗Ｒ１およびダイオードＤ１を有する。サブモジュール２のインターフェイスブロック４もメインモジュール１と同様の構成で、プルアップ抵抗Ｒ２およびダイオードＤ２を有する双方向バッファである。
【００１４】
このような構成において、サブモジュール２の電源をオフした場合について説明する。なお、ここで電源をオフするとは、電源電圧ＶＤＤの供給を断って接地電位にするということとする。サブモジュール２の電源をオフした場合、信号線ＳＩＧ１の電位は、ダイオードＤ１を設けたことによってプルアップ抵抗Ｒ１だけの場合に比べてダイオード１段のＶｆ分だけ低下した電位となる。しかし、信号線ＳＩＧ１の論理がハイレベルであると認識させることに問題はない。サブモジュール２のインターフェースブロック４は信号線ＳＩＧ１が接続された端子と電源との間にダイオードＤ２が挿入されているため、モジュール１の電源ＶＤＤからサブモジュール２の電源へ電流が流れ込むことはない。したがって、信号線ＳＩＧ１はハイレベルで安定する。
【００１５】
プルアップ抵抗を形成する抵抗素子Ｒ１およびＲ２は、図８に示すように、Ｐ型拡散層３１のシート抵抗を利用して形成されている。本実施例において、抵抗素子の端子Ｎ１はダイオードに接続されており、端子Ｎ２は電源ＶＤＤに接続されている。Ｐ＋＋型拡散層３１はその周囲を囲むようにＮ＋＋拡散領域３２が設けられており、このＮ＋＋拡散領域３２に電源電圧ＶＤＤを供給することによってＮウェル３３に電位を与えている。このように構成されている抵抗素子において、抵抗素子の端子Ｎ２に接続される電源が接地電位となり併せてＮウェル３１の電位も接地電位となっても、端子Ｎ１に接続されるダイオードが逆バイアスとなるため、図８の点線で示されるようなリーク電流が生じることはない。
【００１６】
図２は、図１におけるダイオードＤ１およびＤ２のデバイス構造を示した図である。ダイオードＤ１およびＤ２は、他の素子と独立したＮウェル２２と、Ｎウェル内に形成されたＰ＋＋型拡散層２４とで構成されている。
【００１７】
さらに、図３は、ダイオードＤ１およびＤ２を、ＰＭＯＳトランジスタを利用して形成した場合のデバイス構造を示した図である。ＰＭＯＳトランジスタは、ゲート電極２７とＰ＋＋拡散層２４，２６、Ｎウェル２２およびＮ＋＋型拡散領域２５からなる。ダイオードはＮ＋＋型拡散領域２５、Ｐ＋＋型拡散層２６を端子ａ１、ｂ１（ａ２、ｂ２）とする。ＰＭＯＳトランジスタは、アルミ配線を切り替えればトランジスタや拡散抵抗としても利用することができ、ダイオードとして特別に素子を用意する必要がなくなる。このような構成にすることは、マスタスライス方式の半導体集積回路においては有用である。
【００１８】
本実施例では、図１のように、メインモジュール１およびサブモジュール２のインターフェースブロックをプルアップ抵抗付きの双方向バッファとしたが、図４のように、メインモジュール１がプルアップ抵抗Ｒ１およびダイオードＤ１を備えた入力バッファ５、サブモジュール２がプルアップ抵抗Ｒ２およびダイオードＤ２付き出力バッファ６の構成であってもよい。さらに、図４のメインモジュールとサブモジュールが逆になった構成や、一方のモジュールが双方向バッファである構成にも適用できることは言うまでもない。
【００１９】
また、上記実施例では、電源をオフするために電源電圧ＶＤＤの供給を断ち接地電位を供給することとしたが、接地電位ではなく、トランジスタの閾値電圧近辺で安定した電圧が供給されていてもよい。また、ＲＡＭやフリップフロップの状態を維持できる程度に電源を低下させてスタンバイ電流の低減を図るといった場合にも有効である。
【００２０】
さらに、実施例では、同一装置内に形成された複数のモジュールに関して述べたが、これらモジュールがそれぞれ同一の半導体集積回路内に設けられている場合にも本発明が適用できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態における半導体集積回路の図を示した回路図である。
【図２】本発明におけるダイオードのデバイス構造を示した図である。
【図３】本発明におけるダイオードの他のデバイス構造を示した図である。
【図４】本発明の実施の形態における他のモジュール構成を示した図である。
【図５】従来のモジュールの構成を示した図である。
【図６】従来のモジュールの他の構成を示した図である。
【図７】従来のモジュールのさらに他の構成を示した図である。
【図８】拡散層のシート抵抗を利用した抵抗素子を示した図である。
【符号の説明】
【００２２】
１，１１  メインモジュール
２，１２  サブモジュール
３，４，１３，１４，１５，１６  双方向バッファ
５  入力バッファ
６  出力バッファ
２１  素子分離領域
２２，３３  Ｎウェル
２３，３４  Ｐ型基板
２４，２６，３１  Ｐ型拡散領域
２５，３２  Ｎ型拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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