(57)【要約】      （修正有）【課題】  高速の引き下げを提供するワード線ドライバ回路を提供し、かつ、短絡条件に対して保護を提供すること。【解決手段】  本発明の集積メモリ回路は、ワード線の複数のロウと、該ワード線の複数のロウの１つに結合され、かつ、該ワード線上の電圧をハイまたはローにする信号ＤＯＵＴを受信するように結合されたワード線ドライバとを備え、該ワード線ドライバは、該ワード線に結合され、かつ、ＤＯＵＴによって選択的に起動化される第１のトランジスタと、該第１のトランジスタに結合され、かつ、該ワード線上の該ワード線電圧をロー電圧にし、該少なくとも１つのワード線上の電流が所定の電流レベルを超過することを防ぐ一方で、該ワード線電圧はローであるように動作可能である電流制限保護回路とを備える。【選択図】  図２
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【特許請求の範囲】
【請求項１】
集積メモリ回路であって、
ワード線の複数のロウと、
該ワード線の複数のロウの１つに結合され、かつ、該ワード線上の電圧をハイまたはローにする信号ＤＯＵＴを受信するように結合されたワード線ドライバとを備え、該ワード線ドライバは、
該ワード線に結合され、かつ、ＤＯＵＴによって選択的に起動化される第１のトランジスタと、
該第１のトランジスタに結合され、かつ、該ワード線上の該ワード線電圧をロー電圧にし、該少なくとも１つのワード線上の電流が所定の電流レベルを超過することを防ぐ一方で、該ワード線電圧はローであるように動作可能である電流制限保護回路と
を備える、集積メモリ回路。
【請求項２】
前記電流制限保護回路は、
該第１のトランジスタおよびロー電圧に結合された第２のトランジスタであって、該第２のトランジスタは、オンした場合に前記ワード線を駆動して該ロー電圧に低下させるために、低インピーダンス電流経路を提供する、第２のトランジスタと、
該第１および該第２のトランジスタと該低電圧源との間で形成されたノードに結合された高インピーダンス回路であって、該ワード線を駆動してローに低下された場合に該ワード線上の漏れ電流を制限する高インピーダンス電流経路を提供する、高インピーダンス回路と
を備える、請求項１に記載の集積回路。
【請求項３】
前記低インピーダンス電流経路は、ＤＯＵＴが、該ワード線ドライバに該ワード線をロー電圧に引き下げさせる状態に遷移した後の所定の期間の間、低インピーダンス電流経路が利用される、請求項２に記載の集積回路。
【請求項４】
前記高インピーダンス経路は、前記所定の期間が終了した場合に利用される、請求項３に記載の集積回路。
【請求項５】
集積メモリ回路であって、
ワード線の複数のロウを備えるメモリセグメントと、
該メモリセグメントにおける各ワード線に結合され、かつ、該ワード線ドライバに、前記ワード線電圧を駆動作せてハイまたはローにする信号ＤＯＵＴを受信するように結合されたワード線ドライバとを備え、該ワード線ドライバは、
各々の該ワード線に結合され、かつ、ＤＯＵＴによって選択的に起動化されるワード線トランジスタと、
各々の該ワード線トランジスタに結合され、かつ、各々の該ワード線上の該ワード線電圧を駆動してロー電圧にし、各々の該ワード線が所定の電流レベルを超過することを防ぐ一方で、各々の該ワード線上の電圧はローであるように動作可能である電流制御保護回路と
を備える、集積メモリ回路。
【請求項６】
前記電流制御保護回路は、前記電流制御保護回路を選択的に起動化するグローバル信号を受信するように結合される、請求項５に記載の集積回路。
【請求項７】
前記電流制限保護回路は、前記集積メモリ回路内に配置されるが、前記メモリセグメントとは分離している、請求項５に記載の集積回路。
【請求項８】
ワード線電圧を駆動してハイおよびローにするように動作するワード線駆動回路であって、該回路は、
第１の電圧源およびワード線に結合され、かつ、前記第１のトランジスタを選択的に起動化する信号ＤＯＵＴを受信するように結合される第１のトランジスタと、
第２の電圧源および該第１のトランジスタに結合され、かつ、インバータおよび遅延段を介してＤＯＵＴを受信するように結合される第２のトランジスタであって、該第２のトランジスタは、ＤＯＵＴの遅延補完であるＤＯＵＴ＿ＢＡＲによって選択的に起動化される、第２のトランジスタと、
該第１のトランジスタと第２のトランジスタとの間の接続および該第２の電圧源に結合される高インピーダンス回路とを備え、
該ワード線駆動回路は、ＤＯＵＴおよびＤＯＵＴ＿ＢＡＲの状態に応答して、該ワード線上の電圧を駆動してハイ電圧またはロー電圧にするように動作する、ワード線駆動回路。
【請求項９】
前記ワード線駆動回路は、第１の電流経路を選択して、前記ＤＯＵＴの状態がローである場合に該ワード線電圧を駆動してハイにする、請求項８に記載の回路。
【請求項１０】
前記ワード線駆動回路は、第２の電流経路を選択して、ＤＯＵＴおよびＤＯＵＴ＿ＢＡＲの状態がハイである場合に前記ワード線の電圧を駆動してローにする、請求項８に記載の回路。
【請求項１１】
ＤＯＵＴおよびＤＯＵＴ＿ＢＡＲは、所定の期間の間、同じ状態を有し、該所定の期間は、前記遅延段によってセットされる、請求項１０に記載の回路。
【請求項１２】
前記ワード線駆動回路は、第３の電流経路を選択して、前記ＤＯＵＴの状態がハイであり、前記ＤＯＵＴ＿ＢＡＲの状態がローである場合に、該ワード線上に存在する潜在的漏れ電流を制限する、請求項８に記載の回路。
【請求項１３】
前記インピーダンス回路は、レジスタを備える、請求項８に記載の回路。
【請求項１４】
前記インピーダンス回路は、前記レジスタに結合されたキャパシタをさらに備える、請求項８に記載の回路。
【請求項１５】
前記インピーダンス回路は、カットオフモードで動作するトランジスタを備える、請求項８に記載の回路。
【請求項１６】
前記第１の電圧源は、ハイ電圧源である、請求項８に記載の回路。
【請求項１７】
前記第２の電圧源は、グランド電圧である、請求項８に記載の回路。
【請求項１８】
前記第２の電圧源は、負の電圧である、請求項８に記載の回路。
【請求項１９】
プレチャージ信号を受信するように結合され、前記第１の電圧源および該第１のトランジスタに結合され、かつ、ＤＯＵＴが該第１のトランジスタを起動化することを支援するように動作する第３のトランジスタをさらに備える、請求項８に記載の回路。
【請求項２０】
メモリアクセスを制御するシステムであって、
メモリセルのロウおよびカラム２次元アレイで配置された複数のメモリセルと、メモリセルの各ロウに接続されたワード線とを有するメモリ回路と、
高電圧源と、
低電圧源と、
該高電圧および低電圧源、および、該ワード線の最初の１つに結合されたワード線駆動回路であって、該ワード線駆動回路は、第１の信号に応答して、該第１のワード線を該高電圧源に選択的に結合し、第２の信号に応答して、該第１のワード線を該低電圧源に結合し、かつ、該第１のワード線を該低電圧源に結合するが、第３の信号に応答して、代替的カップリング構成により結合する、ワード線駆動回路と
を備える、システム。
【請求項２１】
前記ワード線駆動回路は、
前記高電圧源および前記第１のワード線に結合された第１のトランジスタと、
前記低電圧源および前記第１のトランジスタに結合された第２のトランジスタと、
該第１のトランジスタと第２のトランジスタとの間の接続、および、該低電圧源に結合された高インピーダンス回路とを備える、請求項２０に記載のシステム。
【請求項２２】
前記第１の信号は、前記第１のトランジスタを停止化し、これにより、前記ワード線駆動回路が前記第１のワード線を駆動してハイにすることを可能にする、請求項２１に記載のシステム。  
【請求項２３】
前記第２の信号は、前記第１および第２のトランジスタを起動化し、これにより、前記ワード線駆動回路が前記ワード線を駆動してローにすることを可能にする、請求項２１に記載のシステム。
【請求項２４】
前記第２の信号は、前記遅延段によってセットされる所定の期間の間のみアサートされる、請求項２１に記載のシステム。
【請求項２５】
前記第３の信号は、前記第１のトランジスタを起動化し、かつ、前記第２のトランジスタを停止化し、これにより、前記高インピーダンス回路が前記第１のワード線に流れる電流を制限する、請求項２１に記載のシステム。
【請求項２６】
前記ワード線駆動回路は、少なくとも第２のワード線に結合され、かつ、前記第１、第２、よび第３の信号に応答して、該少なくとも第２のワード船上の電圧を駆動するように動作する、請求項２０に記載のシステム。
【請求項２７】
少なくとも１つのワード線を駆動する方法であって、
前記少なくとも１つのワード線が起動化されるべきかどうかを示す信号ＤＯＵＴを受信するステップと、
ＤＯＵＴの遅延補間ＤＯＵＴ＿ＢＡＲを生成して、これにより、ＤＯＵＴ＿ＢＡＲの状態がＤＯＵＴの反対の状態に変化する前の所定の期間の間、ＤＯＵＴ＿ＢＡＲがＤＯＵＴと同じ状態を有する、ステップと、
少なくとも３つの電流経路の１つを選択して、該少なくとも１つのワード線上の電圧を起動電圧または停止電圧にするステップであって、該選択するステップは、ＤＯＵＴおよびＤＯＵＴ＿ＢＡＲに基づく、ステップと
を包含する方法。
【請求項２８】
第１の電流経路を選択するステップは、前記少なくとも１つのワード線上の電圧を前記起動電圧にするステップを包含する、請求項２７に記載の方法。
【請求項２９】
前記第１の電流経路は、ＤＯＵＴがローの場合に選択される、請求項２８に記載の方法。
【請求項３０】
第２の電流経路を選択するステップは、前記少なくとも１つのワード線上の電圧を前記停止電圧に引張るステップを包含する、請求項２７に記載の方法。
【請求項３１】
前記第２の経路は、ＤＯＵＴおよびＤＯＵＴ＿ＢＡＲの両方がハイである場合に選択される、請求項３０に記載の方法。
【請求項３２】
第３の電流経路を選択するステップは、前記少なくとも１つのワード線が停止化された場合に該少なくとも１つのワード線上の漏れ電流を最小化する電流制御経路を選択するステップを包含する、請求項２７に記載の方法。
【請求項３３】
前記第３の電流経路は、ＤＯＵＴがハイ状態であり、ＤＯＵＴ＿ＢＡＲがロー状態である場合に選択される、請求項３２に記載の方法。
【請求項３４】
前記少なくとも１つのワード線が起動化された場合に、少なくとも１つのメモリセルにアクセスするステップをさらに包含する、請求項２７に記載の方法。
【請求項３５】
前記生成するステップは、
前記所定の期間の間にＤＯＵＴを遅延させるステップと、
該遅延されたＤＯＵＴを反転させて、ＤＯＵＴ＿ＢＡＲを提供するステップと
を包含する、請求項２７に記載の方法。
【請求項３６】
前記ロー電圧は、グランド電圧である、請求項２７に記載の方法。
【請求項３７】
前記ロー電圧は、負の電圧である、請求項２７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関連し、特に、メモリのような集積回路において用いるワード線ドライバ回路に関する。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびスタティックランダムアクセスメモリ（ＳＲＡＭ）のようなメモリは、通常、データのビット表わす電荷を保持することができる多くのメモリセルを含む。通常、これらのメモリセルは、交差するロウおよびカラムの２次元アレイで構成される。データは、メモリセルに選択的にアクセスすることによって、メモリセルに書き込まれ、かつ、これから取り出される。
【０００３】
メモリセルは、ワード線およびビット線に起動電圧を印加することによってアクセスされ得る。通常、ワード線は、メモリセルを起動し、ビット線は、起動されたメモリセルへデータを提供するか、または、これからデータを取り出す。従来、ワード線は、メモリセルの各ロウに隣接して走り、ビット線は、メモリセルの各カラムに隣接して走る。この構成が固定されないこと、および、メモリは、ワード線がメモリセルのカラムに隣接して走り、ビット線がメモリセルのロウに隣接して走るように構築され得ることが理解される。
【０００４】
メモリアクセスが望まれる時、ワード線ドライバによってワード線に起動電圧が印加されることにより、所望の機能（例えば、読み出し、または、書き込み）が実行される。特に、起動電圧がワード線に印加される時、これは、ビット線をイネーブルして起動されたメモリセルにデータを書き込むか、または、これからデータを取り出すメモリセルの回路を起動する。メモリアセセスが必要とされない時、ワード線ドライバは、停止（ｄｅａｃｔｉｖａｔｉｏｎ）電圧を印加して、メモリセルアクセス機能を停止し得る。
【０００５】
これらの起動および停止化電圧は、ワード線ドライバによって印加され得る。例えば、メモリセルにデータを書き込むか、または、メモリセルからデータを読み出すために、ワード線は、ある正の電圧レベルまで駆動される必要がある。起動していない（ｉｎａｃｔｉｖｉｔｙ）の期間（すなわち、メモリアクセスが実行されていない）、ワード線上の電圧は、グランド電圧または負の電圧のような低電圧まで駆動され得る。
【０００６】
メモリセルがアクセスされない場合、ワード線を負の電圧レベルまたはグランド電圧レベルまで駆動することが所望され、メモリセルがその電荷を失わないことが保証される。しかしながら、ワード線をこのような電圧に駆動することは、バウンス（ｂｏｕｎｃｉｎｇ）のような問題を生成する。バウンスは、ワード線の電圧が起動電圧から引き下げられる時に、グランドまたは負の電圧を提供する電圧源にて発生する、所望されない電圧のスパイク（ｓｐｉｋｅ）またはリプル（ｒｉｐｐｌｅ）である。バウンスの有害な効果は、既に公知であり、ワード線がより高速に引き下げられれば引き下げられるほど、より確実になる。
【０００７】
過剰漏れ電流は、従来のワード線ドライバを取り扱うことが困難であることを証明した別の問題である。このような過剰漏れ電流は、ワード線の隣接するロウが短絡する時、または、ワード線が重なりあっているビット線と短絡する時に生じ得る。これらの短絡は、メモリ回路に損傷を与え得る過剰漏れ電流を生じさせるか、電力消費を増加させるか、または、メモリ動作に障害を生じさせ得る。
【０００８】
さらに、従来のメモリ構成では、短絡の存在は、メモリのセグメント全体（共通の電圧源に接続され得る）を永久的に動作不能にし得る。これらのセグメントは、通常、メモリアレイ内のメモリの「大きな」ブロックを構成する（ハードディスククラスタがハードドライブ内のハードドライブスペースの「大」部分である態様と同様）。メモリ内で実装されるワード線ドライバ回路に依存して、１つのワード線の障害は伝播し得、セグメント全体を動作不能にする。
【０００９】
短絡条件によって引き起こされ得るこのような障害は、ワード線障害テストが実行される時に生じ得る。ワード線障害テストは、ワード線が障害を有する（例えば、短絡している）かどうかをテストする。従来のワード線ドライバ回路は、ワード線障害テストが障害のあるワードにおいて実行される場合にセグメントが永久的に動作不能になることを妨げることができない。このように、テスト電圧がワード線に印加されてそのワード線が障害を有するかどうかをテストする時、障害のあるワード線により、メモリセルが動作不能なワード線に関連付けられるだけでなく、そのセグメントの全てのメモリセルが動作不能にされる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従って、本発明の目的は、高速の引き下げを提供するワード線ドライバ回路を提供しつつ、短絡条件に対して保護を提供することである。
【課題を解決するための手段】
【００１１】
（発明の要旨）
本発明の以上および他の目的は、ワード線の高速引き下げを促進しつつ、同時に、ワード線がオフにされる時に漏れ電流を制限するデュアルトランジスタ構成を利用するワード線ドライバ回路によって提供される。
【００１２】
起動電圧と停止電圧との間で少なくとも１つのワード線の電圧を選択的に駆動するように動作可能であるワード線ドライバ回路が提供される。ワード線ドライバ回路は、第１のトランジスタ、第２のトランジスタ、高インピーダンス回路、インバータ、および、遅延段を備える。第１のトランジスタは、ドライバ制御回路（または、他の同様のタイプの回路）によって提供される信号によって制御され、第２のトランジスタは、その信号の（遅延段およびインバータによって提供される）時間遅延補体によって制御される。信号の反転により、第１のトランジスタはオンにされる一方で、第２のトランジスタはオフにされるか、または、逆もあり得る。しかしながら、時間遅延は、所定の期間、信号の状態に依存して、両方のトランジスタがオンまたはオフのどちらかにされることを保証する。
【００１３】
動作中、ワード線ドライバ回路は、３つの電流経路の１つを選択して、ワード線電圧をハイおよびローに駆動し、漏れ電流を制限する。電流経路の選択は、信号および信号の時間遅延補体の状態に依存する。例えば、ワード線ドライバ回路は、信号がローであり、かつ、その補体がハイである場合に第１の経路を選択し、その信号およびその補体が共にハイである場合に第２の経路を選択し、かつ、信号がハイであり、かつ、その補体がローである場合に第３の経路を選択し得る。
【００１４】
信号の状態およびその補体がハイである場合、これにより、第１および第２のトランジスタの両方が同時にオンにされる。これにより、ワード線電圧の高速の引き下げを生じさせる低インピーダンス経路を介してワード線が低電圧源に接続される。この接続は瞬間的であるが、ワード線上の電圧を停止電圧まで引き下げるためには十分に長い。この瞬間的な接続は遅延段によって設定される所定の期間である。
【００１５】
本発明によるワード線ドライバ回路の中あるトランジスタ構成の利点は、ワード線が停止電圧まで引き下げられる一方で、両方のトランジスタがオンになることを保証するようにサイズ調整され得ることである。さらに、第２のトランジスタをサイズ調整する際の柔軟性は、低電圧源において実質的なバウンスを経ることなく、ワード線電圧を高速に引き下げるというような他の利点を促進する。さらに他の利点は、長い立ち上がりのロー遷移および静的遷移の間に、リフレッシュ速度が増加することである。
【００１６】
所定の期間の満了後、第２のトランジスタはオフになり、その一方で、第１のトランジスタはオンのままである。一旦オフになると、第２のトランジスタは、「開」スイッチのように作用し、それにより、電流が第２のトランジスタを介して流れることを妨げる。電流の代替経路は、高インピーダンス回路によって提供され、これは、第１のトランジスタを低電圧源に接続する。この高インピーダンス回路は、ワード線が停止化され、さらに、メモリセルをロウ対ロウの短絡およびロウ対カラムの短絡から保護する際に効果的である。
【００１７】
信号の状態がローであるとき、ワード線ドライバは、ワード線を起動電圧まで駆動する。ロー信号は、第１のトランジスタをオフにさせ、低電圧源がワード線を引き下げることを妨げる「開」スイッチを生成する。一旦、第１のトランジスタがオフになると、ワード線は、高電圧源によってハイに引かれる。デュアルトランジスタ構成によって実現される別の利点は、ワード線がハイである時に、第１のトランジスタがオフであるために、漏れ電流が最小化されることである。
【００１８】
本発明による保護回路は、１つ以上のワード線をロウ対ロウの短絡およびロウ対カラムの短絡から保護するために利用され得る。例えば、１つの実施形態では、保護回路は、１つのワード線ドライバに接続され得る。別の実施形態では、保護回路は、複数のワード線ドライバに接続され得る。複数のワード線ドライバの実施形態では、保護回路は、ＧＬＯＢＡＬ信号によって駆動される。
【００１９】
本発明のさらなる特徴、その本質および様々な利点は、以下の詳細な説明の添付の図面からより明らかになる。
【００２０】
本発明の集積メモリ回路は、ワード線の複数のロウと、該ワード線の複数のロウの１つに結合され、かつ、該ワード線上の電圧をハイまたはローにする信号ＤＯＵＴを受信するように結合されたワード線ドライバとを備え、該ワード線ドライバは、該ワード線に結合され、かつ、ＤＯＵＴによって選択的に起動化される第１のトランジスタと、該第１のトランジスタに結合され、かつ、該ワード線上の該ワード線電圧をロー電圧にし、該少なくとも１つのワード線上の電流が所定の電流レベルを超過することを防ぐ一方で、該ワード線電圧はローであるように動作可能である電流制限保護回路とを備え、それにより上記目的が達成される。
【００２１】
前記電流制限保護回路は、該第１のトランジスタおよびロー電圧に結合された第２のトランジスタであって、該第２のトランジスタは、オンした場合に前記ワード線を駆動して該ロー電圧に低下させるために、低インピーダンス電流経路を提供する、第２のトランジスタと、該第１および該第２のトランジスタと該低電圧源との間で形成されたノードに結合された高インピーダンス回路であって、該ワード線を駆動してローに低下された場合に該ワード線上の漏れ電流を制限する高インピーダンス電流経路を提供する、高インピーダンス回路とを備えてもよい。
【００２２】
前記低インピーダンス電流経路は、ＤＯＵＴが、該ワード線ドライバに該ワード線をロー電圧に引き下げさせる状態に遷移した後の所定の期間の間、低インピーダンス電流経路が利用されてもよい。
【００２３】
前記高インピーダンス経路は、前記所定の期間が終了した場合に利用されてもよい。
【００２４】
本発明の集積メモリ回路では、ワード線の複数のロウを備えるメモリセグメントと、該メモリセグメントにおける各ワード線に結合され、かつ、該ワード線ドライバに、前記ワード線電圧を駆動作せてハイまたはローにする信号ＤＯＵＴを受信するように結合されたワード線ドライバとを備え、該ワード線ドライバは、各々の該ワード線に結合され、かつ、ＤＯＵＴによって選択的に起動化されるワード線トランジスタと、各々の該ワード線トランジスタに結合され、かつ、各々の該ワード線上の該ワード線電圧を駆動してロー電圧にし、各々の該ワード線が所定の電流レベルを超過することを防ぐ一方で、各々の該ワード線上の電圧はローであるように動作可能である電流制御保護回路とを備え、それにより上記目的が達成される。
【００２５】
前記電流制御保護回路は、前記電流制御保護回路を選択的に起動化するグローバル信号を受信するように結合されてもよい。
【００２６】
前記電流制限保護回路は、前記集積メモリ回路内に配置されるが、前記メモリセグメントとは分離していてもよい。
【００２７】
本発明のワード線駆動回路は、ワード線電圧を駆動してハイおよびローにするように動作するワード線駆動回路であって、第１の電圧源およびワード線に結合され、かつ、前記第１のトランジスタを選択的に起動化する信号ＤＯＵＴを受信するように結合される第１のトランジスタと、第２の電圧源および該第１のトランジスタに結合され、かつ、インバータおよび遅延段を介してＤＯＵＴを受信するように結合される第２のトランジスタであって、該第２のトランジスタは、ＤＯＵＴの遅延補完であるＤＯＵＴ＿ＢＡＲによって選択的に起動化される、第２のトランジスタと、該第１のトランジスタと第２のトランジスタとの間の接続および該第２の電圧源に結合される高インピーダンス回路とを備え、該ワード線駆動回路は、ＤＯＵＴおよびＤＯＵＴ＿ＢＡＲの状態に応答して、該ワード線上の電圧を駆動してハイ電圧またはロー電圧にするように動作し、それにより上記目的が達成される。
【００２８】
前記ワード線駆動回路は、第１の電流経路を選択して、前記ＤＯＵＴの状態がローである場合に該ワード線電圧を駆動してハイにしてもよい。
【００２９】
前記ワード線駆動回路は、第２の電流経路を選択して、ＤＯＵＴおよびＤＯＵＴ＿ＢＡＲの状態がハイである場合に前記ワード線の電圧を駆動してローにしてもよい。
【００３０】
ＤＯＵＴおよびＤＯＵＴ＿ＢＡＲは、所定の期間の間、同じ状態を有し、該所定の期間は、前記遅延段によってセットされてもよい。
【００３１】
前記ワード線駆動回路は、第３の電流経路を選択して、前記ＤＯＵＴの状態がハイであり、前記ＤＯＵＴ＿ＢＡＲの状態がローである場合に、該ワード線上に存在する潜在的漏れ電流を制限してもよい。
【００３２】
前記インピーダンス回路は、レジスタを備えてもよい。
【００３３】
前記インピーダンス回路は、前記レジスタに結合されたキャパシタをさらに備えてもよい。
【００３４】
前記インピーダンス回路は、カットオフモードで動作するトランジスタを備えてもよい。
【００３５】
前記第１の電圧源は、ハイ電圧源であってもよい。
【００３６】
前記第２の電圧源は、グランド電圧であってもよい。
【００３７】
前記第２の電圧源は、負の電圧であってもよい。
【００３８】
プレチャージ信号を受信するように結合され、前記第１の電圧源および該第１のトランジスタに結合され、かつ、ＤＯＵＴが該第１のトランジスタを起動化することを支援するように動作する第３のトランジスタをさらに備えてもよい。
【００３９】
本発明のメモリアクセスを制御するシステムは、メモリセルのロウおよびカラム２次元アレイで配置された複数のメモリセルと、メモリセルの各ロウに接続されたワード線とを有するメモリ回路と、高電圧源と、低電圧源と、該高電圧および低電圧源、および、該ワード線の最初の１つに結合されたワード線駆動回路であって、該ワード線駆動回路は、第１の信号に応答して、該第１のワード線を該高電圧源に選択的に結合し、第２の信号に応答して、該第１のワード線を該低電圧源に結合し、かつ、該第１のワード線を該低電圧源に結合するが、第３の信号に応答して、代替的カップリング構成により結合する、ワード線駆動回路とを備え、それにより上記目的が達成される。
【００４０】
前記ワード線駆動回路は、前記高電圧源および前記第１のワード線に結合された第１のトランジスタと、前記低電圧源および前記第１のトランジスタに結合された第２のトランジスタと、該第１のトランジスタと第２のトランジスタとの間の接続、および、該低電圧源に結合された高インピーダンス回路とを備えてもよい。
【００４１】
前記第１の信号は、前記第１のトランジスタを停止化し、これにより、前記ワード線駆動回路が前記第１のワード線を駆動してハイにすることを可能にしてもよい。
【００４２】
前記第２の信号は、前記第１および第２のトランジスタを起動化し、これにより、前記ワード線駆動回路が前記ワード線を駆動してローにすることを可能にしてもよい。
【００４３】
前記第２の信号は、前記遅延段によってセットされる所定の期間の間のみアサートされてもよい。
【００４４】
前記第３の信号は、前記第１のトランジスタを起動化し、かつ、前記第２のトランジスタを停止化し、これにより、前記高インピーダンス回路が前記第１のワード線に流れる電流を制限してもよい。
【００４５】
前記ワード線駆動回路は、少なくとも第２のワード線に結合され、かつ、前記第１、第２、よび第３の信号に応答して、該少なくとも第２のワード船上の電圧を駆動するように動作してもよい。
【００４６】
本発明の少なくとも１つのワード線を駆動する方法は、前記少なくとも１つのワード線が起動化されるべきかどうかを示す信号ＤＯＵＴを受信するステップと、ＤＯＵＴの遅延補間ＤＯＵＴ＿ＢＡＲを生成して、これにより、ＤＯＵＴ＿ＢＡＲの状態がＤＯＵＴの反対の状態に変化する前の所定の期間の間、ＤＯＵＴ＿ＢＡＲがＤＯＵＴと同じ状態を有する、ステップと、少なくとも３つの電流経路の１つを選択して、該少なくとも１つのワード線上の電圧を起動電圧または停止電圧にするステップであって、該選択するステップは、ＤＯＵＴおよびＤＯＵＴ＿ＢＡＲに基づく、ステップとを包含し、それにより上記目的が達成される。
【００４７】
第１の電流経路を選択するステップは、前記少なくとも１つのワード線上の電圧を前記起動電圧にするステップを包含してもよい。
【００４８】
前記第１の電流経路は、ＤＯＵＴがローの場合に選択されてもよい。
【００４９】
第２の電流経路を選択するステップは、前記少なくとも１つのワード線上の電圧を前記停止電圧に引張るステップを包含してもよい。
【００５０】
前記第２の経路は、ＤＯＵＴおよびＤＯＵＴ＿ＢＡＲの両方がハイである場合に選択されてもよい。
【００５１】
第３の電流経路を選択するステップは、前記少なくとも１つのワード線が停止化された場合に該少なくとも１つのワード線上の漏れ電流を最小化する電流制御経路を選択するステップを包含してもよい。
【００５２】
前記第３の電流経路は、ＤＯＵＴがハイ状態であり、ＤＯＵＴ＿ＢＡＲがロー状態である場合に選択されてもよい。
【００５３】
前記少なくとも１つのワード線が起動化された場合に、少なくとも１つのメモリセルにアクセスするステップをさらに包含してもよい。
【００５４】
前記生成するステップは、前記所定の期間の間にＤＯＵＴを遅延させるステップと、該遅延されたＤＯＵＴを反転させて、ＤＯＵＴ＿ＢＡＲを提供するステップとを包含してもよい。
【００５５】
前記ロー電圧は、グランド電圧であってもよい。
【００５６】
前記ロー電圧は、負の電圧であってもよい。
【発明の効果】
【００５７】
本発明により、高速の引き下げを提供するワード線ドライバ回路を提供し、かつ、短絡条件に対して保護を提供することができる。
【発明を実施するための最良の形態】
【００５８】
（本発明の詳細な説明）
図１は、本発明によるワード線ドライバ回路１４５を有するメモリデバイス１００を示す。図１は、デバイス１００が、並んだ２つのメモリセル１１２を有するメモリ回路１１０の一部分を備えることを示す。メモリ回路１１０は、通常、ロウおよびカラムで構成される複数のメモリセルを備えるが、ここでは、２つのこのようなメモリセルのみが簡単のために示されることが理解される。メモリ回路１１０は、メモリセル１１２のロウおよびカラムに隣接して配置されるワード線１４０およびビット線１５０を備える。メモリ回路は、通常、複数のワード線およびビット線を備えるが、ここでは、２つのワード線および１つのビット線のみが簡単のために示されることが理解される。各メモリセル１１２は、ワード線１４０に接続されたゲート、ビット線１５０に接続されたドレインおよびキャパシタ１１６に接続されたソースを有するパスゲートトランジスタ１１４を備える。メモリセル１１２のレイアウトは、ＤＲＡＭメモリセルの通常のレイアウトである。各ワード線１４０は、ワード線ドライバ１４５によって駆動され、各ビット線１５０は、ビット線ドライバ１５５によって駆動される。
【００５９】
ロウデコーダ１６０およびカラムデコーダ１７０は、アドレス線１６１のアドレス信号をデコードして、メモリセル１１２にアクセスする。データは、メモリセル１１２にデータ入力パス１８２を介して提供され得、メモリセル１１２からデータ出力パス１８４を介して取り出され得る。データ入力１８２およびデータ出力１８４に、または、これらへ送られるデータは、データ線１８０上で運ばれ得る。
【００６０】
ワード線ドライバ１４５は、ドライバ制御回路１６５によって制御され得る。制御回路１６５は、ワード線１４０にどのワード線ドライバ１４５が起動電圧を印加するのか、および、どのワード線ドライバ１４５が停止電圧を印加するのかを示す信号を、ロウデコーダ１６０から受け取る。制御回路１６５によってワード線ドライバ１４５に提供される信号は、本明細書中ではデコード信号、ＤＯＵＴと呼ばれる。
【００６１】
ＤＯＵＴがハイ（例えば、論理状態ハイ）である時、これは、ワード線ドライバ１４５に、起動電圧をワード線または起動電圧が駆動するワード線に印加するように命令する。起動電圧（例えば、ＶｃｃまたはＶｃｃｐ）は、ハイ電圧源１９０によって提供され得、ハイ電圧源１９０は、ワード線ドライバ回路１４５に接続される。起動電圧は、ワード線１４０に印加され、特定のメモリセル１１２上のメモリアクセス機能（例えば、読み出しまたは書き込み機能）を実行する。起動電圧は、パスゲートトランジスタ１１４を起動して、メモリセル１１２とデータパス１８２および１８４との間のデータ転送を可能にする。
【００６２】
メモリアクセス機能が実行されない（例えば、スタンバイモードの）時、ワード線ドライバ１４５は、ワード線１４０に停止電圧を印加し得る。停止電圧（例えば、グランド電圧または負の電圧）は、低電圧源１９２によって提供され得、これは、ワード線ドライバ１４５にされる。停止電圧の印加は、パスゲートトランジスタ１１４をオフにし、それにより、任意のメモリアクセス機能がメモリセル１１２において実行されることを妨げる。
【００６３】
図２は、例えば、本発明の原理に従う図１のワード線ドライバ１４５として利用され得るワード線ドライバの概略図である。ワード線ドライバ２００は、ＰＭＯＳトランジスタ２０２を備え、ＰＭＯＳトランジスタ２０２は、そのゲートが制御回路（図示されない）に接続され、そのソースはＶｃｃｐに接続され、そのドレインがＮＭＯＳトランジスタ２０８のゲートおよびＰＭＯＳトランジスタ２０６のゲートに接続される。ＰＭＯＳトランジスタ２０４および２０６のソースは、Ｖｃｃｐに接続される。ＰＭＯＳトランジスタ２０４のゲートは、ＰＭＯＳトランジスタ２０６のドレインに接続される、ＰＭＯＳトランジスタ２０６のドレインは、ワード線２４０およびＮＭＯＳトランジスタ２０８のドレインに接続される。
【００６４】
ＮＭＯＳトランジスタ２０８のソースは、ＮＭＯＳトランジスタ２１２のドレインに接続される。ＮＭＯＳトランジスタ２０８のゲートは、ＤＯＵＴを受け取るように接続され、信号は、ワード線がハイまたはローに駆動されるかどうかを示す制御回路（図示されない）によって提供される。ＰＭＯＳトランジスタ２０２および２０４のドレインに接続されるノード、ＮＭＯＳトランジスタ２０８のゲートおよび遅延段２２２の入力は、本明細書中でノードＡと呼ばれる。ＤＯＵＴは、遅延段２２０の入力に接続され、遅延段２２０は、インバータ２２２の入力に接続される出力を有する。インバータ２２２（ノードＢ）の出力は、ＮＭＯＳトランジスタ２１２のゲートに接続される。インバータ２２２の出力は、本明細書においてＤＯＵＴ＿ＢＡＲと呼ばれるＤＯＵＴの時間遅延補体を提供する。ＮＭＯＳトランジスタ２１２のソースは、低電圧源２９２に接続される。抵抗器２１４のカソードは、ＮＭＯＳ２１２のドレインに接続され、そのアノードは、ＮＭＯＳ２１２のソースおよび低電圧源２９２に接続される。
【００６５】
ＮＭＯＳトランジスタ２１２、高インピーダンス回路２１４、遅延段２２０、およびインバータ２２２は、電流制限保護回路２１０の一部であり、図２において、破線の四角によって示される。回路２１０は、ワード線間の短絡（例えば、ロウ対ロウ短絡およびロウ対ロウカラム短絡）の場合に漏れ電流を制限し、ロー電圧バスのバウンスを低減し、かつ、ハイ電圧からロー電圧までワード線の電圧を駆動する応答時間を低減するように機能する。
【００６６】
ＤＯＵＴおよびＤＯＵＴ＿ＢＡＲに加えて、他の信号が、ワード線を駆動する際にワード線ドライバ回路２００を補助するために用いられ得る。例えば、図２に示されるワード線ドライバの実施形態では、プレチャージ（ＰＣ）信号は、ＰＭＯＳトランジスタ２０２のゲートに印加される。ＰＣ信号は、ドライバ制御回路（図示されない）によって提供され得、かつ、ノードＡの電圧をハイに引く際に、ワード線ドライバ２００を補助するために印加される。
【００６７】
ワード線ドライバ２００の動作は、ここで、図３のタイミング図を参照して記載される。図３は、ＤＯＵＴ（ノードＡ）の電圧波形ＤＯＵＴ＿ＢＡＲ（ノードＢ）、およびダウトがローからハイに遷移する状態としてワード線電圧を示す。さらに、図３は、ワード線ドライバ２００の３つの動作モードを示す。
【００６８】
ＤＯＵＴがローであり、ＤＯＵＴ＿ＢＡＲがローである場合、ワード線はハイである。ＤＯＵＴおよびＤＯＵＴ＿ＢＡＲの状態がこのようである場合、ワード線ドライバ２００は、第１の動作モードにより動作し、かつ、ワード線２４０をハイにするために第１の電流経路を選択する。ＬＯＷ  ＤＯＵＴは、ＰＭＯＳ２０６を起動化し、ＮＯＭＯＳ２０８を停止化する。ＤＯＵＴがローであル場合に、ＰＣ信号がハイであることに留意されたい。ハイＰＣ信号は、ＰＭＯＳトランジスタ２０２がオフにされることを保証する。ＰＭＯＳ２０６がオンである場合、ワード線２４０は、ＶＣＣＰに引き上げられる。ＤＯＵＴ＿ＢＡＲがローであり、ＮＭＯＳトランジスタ２１２をオンさせる。ＮＭＯＳ２１２がオンであっても、低電圧源２９２はワード線２４０に結合されない。なぜなら、ＮＭＯＳ２０８がオフだからである。トランジスタ２０４は、オフにされる。なぜなら、ワード線２４０上の電圧はハイだからである。従って、第１の電流経路は、起動電圧をＰＭＯＳトランジスタ２０６を介して（ＶＣＣＰから）ワード線２４０に供給するステップを含む。
【００６９】
ＤＯＵＴがローからハイにスイッチングされた場合、これは、第２の電流経路がワード線電圧を急速にロー電圧に引き下げられるように選択される第２の動作モードの開始を示す。図３において、モード２は、２つの垂直の破線によって描かれる。モード２の開始時にて、ＤＯＵＴは、ローからハイへの遷移を開始する。ＤＯＵＴをハイに引張ることを支援をするために、ＰＣ信号は、ローになり、ワード線の引き下げを「ジャンプスタート（ｊｕｍｐ  ｓｔａｒｔ）」させる。より具体的には、ＰＣ信号がローになった場合、ＰＭＯＳトランジスタ２０２は、オンになり、これにより、ノードＡをＶＣＣＰに引き上げる。ノドＡが引き上げられると、ＰＭＯＳトランジスタ２０６がオフにされて、ＶＣＣＰがワード線２４０に電圧を供給することを防ぐ。
【００７０】
さらに、ノードＡがハイになると、ＮＭＯＳトランジスタ２０８がオンにされる。一旦オンになると、低電圧源２９２にワード線２４０を接続する経路が提供される。なぜなら、ＮＯＭＯＳトランジスタ２０８および２１２の両方は、オンだからである。ＮＭＯＳ２１２が所定の期間（遅延段２２０によってセットされる）の間、オンであるが、ノードＡの電圧はハイである。この遅延は図３に示され、ここで、ノードＢの電圧が、ローになる前の所定の期間の間、ハイの状態で保持される。この所定の期間の間に、ワード線２４０上の電圧が駆動されて、急速にロー電圧（例えば、停止電圧）にされる。従って、第２の電流経路は、ワード２４０をトランジスタ２０８および２１２を介して低電圧源２９２に結合する。
【００７１】
ワード線２４０上の電圧は、ＮＭＯＳトランジスタ２０８および２１２の両方がオンである場合に急速に引き下げられる。なぜなら、比較的低抵抗の経路が提供されるからである。さらに、遅延段２２０によってセットされた時間遅延がワード線２４０上の電圧がロー電圧に引き下げられることを可能にするために十分であるが、高インピーダンす回路２１４を通ってワード船電圧を引き下げることに過剰に依存する必要はない。ワード線上の任意の残りの電圧は、トランジスタ２１２がオフになった場合に高インピーダンス回路２１４（例えば、抵抗器）を介して引き下げられ得る。
【００７２】
所定の期間が経過した後に、ＤＯＵＴ＿ＢＡＲがローになる一方で、ＤＯＵＴはハイの状態で保持される。これは、ワード線ドライバ２００が第３の電流経路を選択する第３の動作モードを表す。第３の電流経路は、ワード線２４０を高インピーダンス回路２１４およびＮＭＯＳトランジスタ２０８を介して低電圧源２９２に結合する。ＤＯＵＴがハイであり、ＤＯＵＴ＿ＢＡＲがローである場合、ＮＭＯＳトランジスタ２１２はオフであり、ＮＭＯＳトランジスタ２０８はオンである。従って、ワード線２４０上に存在する任意の電流が高インピーダンス回路２１４を通って低電圧源２９２に渡される。従って、ワード線２４０上の電流の流れは、インピーダンス回路２１４を通過し得る電流の量に制限される。必要に応じて、インピーダンス回路２１４のインピーダンスは、いくつかのマイクロアンプへの電流を制限するために十分（例えば、１Ｍオーム）であり得る。さらに、インピーダンス回路２１４は、ノードＣ（トランジスタ２０８と２１４との間に形成された）の電圧が浮動（ｆｌｏａｔｉｎｇ）することを防ぐ。
【００７３】
本発明の有利な点は、電流保護回路２１０とトランジスタ２０８および２１２のデュアルトランジスタ構成との組み合わせによって理解される。デュアルトランジスタ構成は、ワード線２４０の急速な放電を促すためにＮＭＯＳトランジスタ２１２の有利なサイジングを提供する。すなわち、ＮＭＯＳトランジスタ２１２のサイズは、より大きい電流の流れを収容するように大きくされ得るが、同時に、漏れ電流を最小化する。当該技術にて公知のように、より大きいトランジスタは、より多くの電流を伝導し得、これにより、動作モード１の間に、ワード線電圧がより高速で引き下げられる。
【００７４】
トランジスタ２１２のサイジングの柔軟性は、遅延段２２０によってセットされる時間遅延に拡張される。遅延段２２０によってセットされる時間遅延は、トランジスタ２１２のサイズに依存し得る。その結果、ワード線を放電する能力と、トランジスタ２１２のサイズとの間にトレードオフが存在する。ワード線放電を促すために、時間遅延を拡張することが望ましい。しかしながら、時間遅延が拡張されると、より大きいトランジスタが必要になり得る。デュアルトランジスタ構成がより大きいトランジスタの使用を促すので、これは、本発明によるワード線駆動回路の動作を強化する相乗効果を生成する。
【００７５】
電流制限保護回路２１０とデュアルトランジスタ構成との組み合わせは、ワード線上の短絡状態によって引き起こされる漏れ電流を含む漏れ電流を制限する一方で、ワード線電圧を急速に引き下げる能力を維持する。電流保護回路２１０におけるインバータは、トランジスタ２０８がオンであり、両方のトランジスタがオンまたはオフである期間がない場合にトランジスタ２１２をオフにさせる。一方のトランジスタがオンである場合に、他方のトランジスタをオフにさせることは、電流の流れを制限する際に効果的である。なぜなら、電流は、低抵抗経路で低電圧源２９２に提供されるのではないからである。
【００７６】
例えば、ワード線２４０がハイである場合、トランジスタ２０８はオフであり、トランジスタ２１２がオンである。トランジスタ２０８は「開」回路のように動作するので、電流が通過することができないために漏れ電流は制限される。ワード線２４０がローである場合、トランジスタ２０８はオンであり、トランジスタ２１２はオフである。漏れ電流は、高インピーダンス回路２１４を通って流れ得る電流の量に制限される。なぜなら、トランジスタ２１２は、「開」回路のように動作するからである。従って、例えば、２つのワード線または１つのワード線とビット線との間に短絡がある場合、インピーダンス回路２１４は、電流の流れを制限し、これにより、漏れ電流を効果的に低減し、かつ、メモリ回路または他の回路の潜在的損傷を防止する。
【００７７】
図２に示される回路構成は、本発明の有利な点から利益を得るために用いられ得る唯一の構成ではない。特に、トランジスタ２０２、２０４および２０６に関して、異なったトランジスタ構成は、ＤＯＵＴおよびＰＣ信号等の信号をルーティングするために実現され得る。実際、ＰＣ信号の使用は、異なった構成を用いて省略され得る。さらに、ＶＣＣＰは、異なった回路構成を用いてワード線にルーティングされ得る。
【００７８】
図４および図５は、本発明の原理によるワード線ドライバの代替的実施形態を示す。これらの代替的実施形態は、異なったタイプの高インピーダンス回路構成を示す。図４のワード線ドライバ４００は、ＮＭＯＳトランジスタ４０８のソースとＮＭＯＳトランジスタ４１２のドレインとの間に形成されたノードに結合されたドレインと、グランドに結合されたゲートと、低電圧源４９２に結合されたソースとを有するＮＭＯＳトランジスタ４１４を示す。ＮＭＯＳトランジスタ４１４は、トランジスタ４１４を電流制御デバイスとして動作させるカットオフモードで動作するように構成される。
【００７９】
図５のワード線ドライバ５００は、キャパシタ５１６が抵抗器５１４のカソードに結合されることを除いて、図２のワード線ドライバを示す。キャパシタ５１６は、ワード線が引き下げられる場合に低電圧源５９２上の電圧バウンス（ｖｏｌｔａｇｅ  ｂｏｕｎｃｅ）を安定化または否定することを支援し得る。当該技術にて公知のように、低電圧源５９２によって提供される電圧のバウンスは、ワード線がオン状態からオフ状態にスイッチングする場合に生じ得る。このバウンスは、メモリセルに電圧を損失させ得る正の電圧であり、潜在的に、メモリセルがデータを損失する原因となり得る。キャパシタ５１６の存在は、ワード線が駆動されてローにされている場合に、トランジスタ５１２を通じて瞬間電流を低電圧源５９２に供給する。
【００８０】
図６は、複数のワード線を保護するために用いられている本発明による回路を示す。この実施形態は、破線の方形で囲まれている電流制限保護回路６２０とメモリセグメント６３０とを備える。メモリセグメント６３０は、メモリの「大」部分を表し、各メモリセグメント６３０は、所定の数のメモリセルを有する。図６は、１〜Ｎ個の範囲の複数のワード線を有するメモリセグメント６３０を有する。従って、１つのワード線ドライバが１〜Ｎ個のワード線の各々を駆動することができる。
【００８１】
この実施形態における回路は、メモリセグメント６３０および電流制限保護回路６２０に配置される。各ワード線と関連付けられるのは、ＰＭＯＳトランジスタ６０８のドレイン、およびこれと関連したワード線に結合されたドレイン、ＤＯＵＴを受信するように結合されたゲート、およびＮＭＯＳトランジスタ６１２のドレインに結合されたソースを有するＮＭＯＳトランジスタ６０８である。
【００８２】
保護回路６２０は、ＮＭＯＳトランジスタ６１２および高インピーダンス回路６１４と、グローバル信号を受取る遅延段６２０と、ＮＭＯＳトランジスタ６１２を駆動するインバータ６２２とを備える。
【００８３】
電流制限保護回路６２０は、メモリセグメント６３０におけるワード線から分離されて配置される。例えば、電流制限保護回路６２０は、空いたセルに配置され得る。メモリセグメント６３０から分離された保護回路６２０のある利点は、この保護回路が、ワード線を構成するために必要なダイサイズを縮小することである。すなわち、必要とされるダイ空間がより少ない。なぜなら、各ワード線における電流制限保護回路６２０を収容する必要がないからである。
【００８４】
１つ以上のワード線と共に電流制限保護回路６２０を用いる別の利点は、これがただ１つのワード線しか電流保護回路６２０に接続されない場合よりも大きいＮＭＯＳトランジスタ６１２の使用を促すことである。これは、複数のワード線が相互接続された結果のキャパシタンスにより可能である。当該技術にて公知のように、より大きいトランジスタは、通常、より多くの電流を伝導し、より小さいトランジスタよりも電圧を多く遮断する。
【００８５】
電流制御保護回路６２０は、グローバル信号によって制御され得る。グローバル信号は、駆動制御回路（図示せず）によって、または別の適切なソースから生成された信号であり得る。ワードドライバが動作する間、グローバル信号ｈａ，ＤＯＵＴの遷移と共に遷移する。従って、ＤＯＵＴがハイになった場合、グローバル信号はハイになる。
【００８６】
回路６００の動作が図２との関連ですでに述べられたものと類似である。グローバル信号は、インバータ６２２によって反転された遅延段６２２によって所定の期間の間遅延され、かつ、ＮＭＯＳトランジスタ６１２のゲートに印加される。両方のトランジスタ６０８および６１２がオンであるこの遅延の間、ワード線の各々が駆動作れてロー電圧になる。
【００８７】
時間遅延が終了した場合、トランジスタ６１２はオフにされる。一旦オフになると、電流制限回路６２０は、高インピーダンス回路６１４（ここでは抵抗器として示される）を用いて電流の流れを制限することによってワード線上に生じ得る短絡から保護する。インピーダンス回路６１４が、図４および図５に示されるような異なった回路を具現化してもよいことが理解される。
【００８８】
本発明のワード線ドライバは、欠陥のあるワード線と関連したメモリセルの破壊を生じさせることなく、欠陥のあるワード線の試験を可能にする。欠陥のあるワード線が維持されることがデュアルトランジスタ構成および高インピーダンス回路の副産物である。
【００８９】
本明細書中に記載される上述のドレインおよびソースの配向およびトランジスタのドレインおよびソースの配向は、制限することを意図せず、このようなトランジスタが構成され得る１つの方法の例示にすぎない。従って、「ソース」および「ドレイン」という用語は、最も広義に解釈されるべきである。
【００９０】
図７は、本発明を組み込むシステムを示す。システム７００は、メモリ回路７０１（例えば、ＤＲＡＭ）と、プロセッサ７７０と、メモリコントローラ７７２と、入力デバイス７７４と、出力デバイス７７６と、選択的格納デバイス７７８とを備える。本発明によるワード線駆動回路７０２は、例えば、メモリ回路７０１ないのワード線を駆動および引き降ろすために用いられ得る。例えば、メモリコントローラ７７２は、ワード線駆動回路７０２をメモリ回路７０１内の特定のメモリセルにアクセスさせる信号（例えば、アドレス信号）を提供し得る。制御信号は、バス７７１を介して、プロセッサ７７０とメモリコントローラ７７２との間に伝送され得る。データは、バス７８１上のデータ入力／出力回路７８０を介してプロセッサ７７０とメモリ回路７０１との間に伝送され得る。同様に、データおよび制御信号は、バス７７３を介してメモリコントローラ７７２とメモリ回路７０１との間で伝送される。入力デバイス７７４は、例えば、キーボード、マウス、タッチパッドディスプレイスクリーン、または、ユーザが情報をシステム７００に入力することを可能にする任意の他の適切なデバイスを備え得る。出力デバイス７７６は、例えば、ビデオ表示ユニット、プリンタ、または、ユーザに出力データを提供することができる任意の他のデバイスを備え得る。入力デバイス７７４および出力デバイス７７６は、代替的に、単一の入力／出力デバイスであり得ることに留意されたい。格納デバイス７７８は、例えば、１つ以上のディスクまたはテープドライブを備え得る。
【００９１】
従って、急速な引き下げを提供する一方でワード線上の短絡状態における漏れ電流を制限するワード線駆動回路が提供される。当業者は、本発明が、例示の目的で提供され、限定を意図しない記載された実施形態以外によって実用化され得、本発明は、添付の請求の範囲によってのみ制限されることを理解する。
【００９２】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
（要約）
１つ以上のワード線を選択的に充電および放電するワード線駆動回路が提供される。駆動回路は、デュアルトランジスタトポロジを用い、ここで、第１のトランジスタは、信号ＳＯＵＴによって駆動作れ、第２のトランジスタは、ＤＯＵＴの時間遅延補完ＤＯＵＴ＿ＢＡＲによって駆動作れる。時間遅延は、ＤＯＵＴの状態が変化した直後にＤＯＵＴ＿ＢＡＲの状態が変化することを防止する。その結果、第１および第２のトランジスタの両方が、所定の時間の間に同時にオンにされる。この時間中に、ワード線上の電圧が急速にロー電圧にされる。第２のトランジスタがオフになった場合、高インピーダンスの回路が漏れ電流の流れを制限する。これにより、ワード線がオフであり、かつ、２つ以上のワード線間か、または、ワード線とビット線との間に短絡状態が存在する場合に漏れ電流が最小化される。
【図面の簡単な説明】
【００９３】
【図１】図１は、本発明によるメモリ回路の概略図である。
【図２】図２は、本発明によるワード線ドライバの概略図である。
【図３】図３は、本発明によるワード線ドライバ回路の様々なノードにおいて存在するいくつかの電圧波形を示すグラフである。
【図４】図４は、本発明による別のワード線ドライバ回路の概略図である。
【図５】図５は、本発明によるさらに別のワード線ドライバ回路の概略図である。
【図６】図６は、本発明による複数のワード線を駆動するワード線ドライバ回路の概略図である。
【図７】図７は、本発明を組み込む例示的システムのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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