(57)【要約】【課題】高耐圧化と低オン抵抗化を図ることができる半導体装置を提供する。【解決手段】半導体基板１上に形成されたｐウエル領域であるＰ−ｗｅｌｌ３５と、このＰ−ｗｅｌｌ３５の表面層に形成されるｐオフセット領域であるＰ−ｏｆｆ５と、Ｐ−ｏｆｆ５の表面からＰ−ｗｅｌｌ３５に達するように形成したトレンチ１９と、このトレンチ１９の側壁にゲート酸化膜２０を介して形成したゲート電極２１と、トレンチ底に形成した拡張ドレイン領域である拡張ドレイン領域であるＮ−ｂｏｄｙ６と、このＮ−ｂｏｄｙ６と接するようにトレンチ１９内部上方に向かって形成されたドレイン領域となるｎエピタキシャル層３０と、Ｐｗｅｌｌ３５の表面層に形成したソース領域となる上部のｎ+ 領域８とで構成する。この構成では、タングステン層２３を形成する箇所にドレイン領域となるｎエピタキシャル層３０を形成するために、トレンチ１９を広げることなく、ゲート電極２１とドレイン領域となるｎエピタキシャル層３０の間隔を広げることができるために、高耐圧化と、低オン抵抗化を図ることができる。【選択図】        図１
2006041308.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、前記半導体基板の表面から内部に向けて形成されたトレンチと、前記半導体基板表面に形成された第２導電型のソース領域と、前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、前記トレンチ内に形成された第２導電型の半導体層からなるドレイン領域とを有することを特徴とする半導体装置。    
【請求項２】
前記半導体層に接して、前記トレンチの底から側壁に渡って前記半導体基板に形成された第２導電型の半導体領域を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型の第１のエピタキシャル層と、該第１のエピタキシャル層の表面から内部に向けて形成されたトレンチと、前記第１のエピタキシャル層表面に形成された第２導電型のソース領域と、前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、前記トレンチ内に形成された第２導電型の半導体層からなるドレイン領域と、前記トレンチの底から側壁に渡って前記第１のエピタキシャル層に形成され、前記半導体基板と接する第２導電型の半導体領域とを有することを特徴とする半導体装置。
【請求項４】
前記半導体層が第２のエピタキシャル層もしくはポリシリコン層であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記半導体層が、前記トレンチ内に形成されたドレイン電極と電気的に接触することを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記ドレイン領域と前記ソース領域の間の耐圧が、前記半導体領域と前記半導体基板との間に形成された前記トレンチ直下のｐｎ接合のアバランシェ降伏によって決定されることを特徴とする請求項２または３に記載の半導体装置。
【請求項７】
前記第１のエピタキシャル層と前記半導体基板の間に、第２導電型の埋め込み層が形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項８】
前記ドレイン領域と前記ソース領域の間の耐圧が、前記埋め込み層と前記半導体基板との間に形成されたｐｎ接合のアバランシェ降伏によって決定されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記トレンチの平面形状が、ループ状であることを特徴とする請求項１または３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチ横型パワーＭＩＳＦＥＴなどの半導体装置に関する。
【背景技術】
【０００２】
近年、横型パワーＭＩＳＦＥＴは、低抵抗化を狙いとして様々な構造のものが開発されてきている。
図１９は、従来のトレンチ横型パワーＭＩＳＦＥＴの要部断面図である。このトレンチ横型ＭＩＳＦＥＴは特許文献１に開示されている。以下の説明ではトレンチ横型パワーＭＩＳＦＥＴをＮ−ＭＩＳＦＥＴ（Ｎはｎチャネル型のこと）と称す。
Ｎ−ＭＩＳＦＥＴ１１５は、半導体基板１０１上形成されたｐウエル領域であるＰ−ｗｅｌｌ１３５と、このＰ−ｗｅｌｌ１３５の表面層に形成したｐオフセット領域であるＰ−ｏｆｆ１０５と、Ｐ−ｏｆｆ１０５の表面からＰ−ｗｅｌｌ１３５に達するように形成したトレンチ１１９と、このトレンチ１１９の側壁にゲート酸化膜１２０を介して形成したゲート電極１２１と、トレンチ底に形成した拡張ドレイン領域であるＮ−ｂｏｄｙ１０６およびドレイン領域となる下部のｎ+ 領域１０８と、Ｐ−ｗｅｌｌ１３５の表面層に形成したソース領域となる上部のｎ+ 領域１０８と、で構成される。
【０００３】
尚、図中の１１３は選択酸化膜、１２２はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で形成する酸化膜、１２３はタングステン膜（プラグ）、１２４はアルミ−シリコン−銅の合金からなる金属電極である。
このＮ−ＭＩＳＦＥＴ１１５は、チャネル領域（上部のｎ+ 層とＮ−ｂｏｄｙ１０６に挟まれたＰ−ｏｆｆ１０５とＰ−ｗｅｌｌ１３５）とドリフト領域となるＮ−ｂｏｄｙ１０６が垂直方向に形成され、セル数を増やせるために、図２０で示す従来のプレーナ横型パワーＭＩＳＦＥＴ１１４よりもオン抵抗を低減できる特長がある。
尚、図２０の中で、１０４はＮ−ｗｅｌｌ、１０９はｐ+ 領域、１１１は裏面電極である。
図１９のＮ−ＭＩＳＦＥＴ１１５では、ゲート酸化膜１２０の膜厚が２０ｎｍ程度の場合、ドレイン−ソース間に電圧を印加していくと、図中の○印で示したゲート電極近傍の拡張ドレイン領域（Ｎ−ｂｏｄｙ１０６）内に電界が最も高くなる箇所が発生し、その箇所でアバランシェ電流が流れ始める。また、ドレイン−ソース間にサージ電圧が印加されたときに、ゲート近傍が高電界になり、低いサージ電圧（ＥＳＤ電圧など）で破壊する。例えば、Ｎ−ＭＩＳＦＥＴの面積が２００μｍ2 程度の場合には、５ｋＶ程度と低いサージ耐量（ＥＳＤ耐量）となる。
【０００４】
また、このＮ−ＭＩＳＦＥＴ１１５の電気的特性は、トレンチ深さ２μｍ、トレンチ幅３μｍ程度の構造では、耐圧が２０Ｖ程度、ＲｏｎＡが２０ｍΩｍｍ2 程度である。このように図１９の従来のトレンチ横型ＭＩＳＦＥＴでは高耐圧化は困難である。
さらに高耐圧化を必要とする場合は、ドレイン領域となる下部のｎ+ 領域１０８をゲート電極１２１から離して電界を緩和する方法がある。
図２１は下部のｎ+ 領域１０８の寸法を小さくする方法であり、図２２はトレンチ幅を広げる方法である。
また、電界を緩和するために、特許文献２に開示されている図２３は、トレンチ底に選択酸化膜１４０を形成する方法である。
【特許文献１】特開平８−１８１３１３号公報
【特許文献２】特開２００３−２４９６５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、図２１の方法では下部のｎ+ 領域１０８の寸法は、もともと低オン抵抗を狙いとして小さく設計されており、そのため高耐圧化には限界がある。
図２２の方法ではトレンチ幅を広げて高耐圧化を図ることは容易であるが、低オン抵抗化が困難になる。
図２３の方法ではトレンチ底に選択酸化膜１４０を形成するが、トレンチ底で選択酸化のマスクになる例えば窒化膜のパターンを形成することがプロセス上困難という問題がある。
この発明の目的は、前記の課題を解決して、高耐圧化と低オン抵抗化を図ることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
前記の目的を達成するために、第１導電型の半導体基板と、前記半導体基板の表面から内部に向けて形成されたトレンチと、前記半導体基板表面に形成された第２導電型のソース領域と、前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、前記トレンチ内に形成された第２導電型の半導体層からなるドレイン領域とを有する構成とする。
また、前記半導体層に接して、前記トレンチの底から側壁に渡って前記半導体基板に形成された第２導電型の半導体領域を有するとよい。
また、第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型の第１のエピタキシャル層と、該第１のエピタキシャル層の表面から内部に向けて形成されたトレンチと、前記第１のエピタキシャル層表面に形成された第２導電型のソース領域と、前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、前記トレンチ内に形成された第２導電型の半導体層からなるドレイン領域と、前記トレンチの底から側壁に渡って前記第１のエピタキシャル層に形成され、前記半導体基板と接する第２導電型の半導体領域とを有する構成とする。
【０００７】
また、前記半導体層が第２のエピタキシャル層もしくはポリシリコン層であるとよい。  また、前記半導体層が、前記トレンチ内に形成されたドレイン電極と電気的に接触するとよい。
また、前記ドレイン領域と前記ソース領域の間の耐圧が、前記半導体領域と前記半導体基板との間に形成された前記トレンチ直下のｐｎ接合のアバランシェ降伏によって決定されるとよい。
また、前記第１のエピタキシャル層と前記半導体基板の間に、第２導電型の埋め込み層が形成されているとよい。
また、前記ドレイン領域と前記ソース領域の間の耐圧が、前記埋め込み層と前記半導体基板との間に形成されたｐｎ接合のアバランシェ降伏によって決定されるとよい。
【０００８】
また、前記トレンチの平面形状が、ループ状であるとよい。
【発明の効果】
【０００９】
この発明によれば、トレンチ横型パワーＭＩＳＦＥＴの高濃度のドレイン領域をトレンチ内のエピタキシャル層に形成することによって、トレンチ幅を広げることなく、従来よりもゲート電極と高濃度のドレイン領域との距離を大きくできるため、ドレイン−ソース間に電圧をかけたときのゲート電極下の電界を緩和することができて、高耐圧化することができる。
また、トレンチ幅を広げないので、低オン抵抗を維持できる。つまり、高耐圧化と低オン抵抗化を実現できる。
さらに、ＭＩＳＦＥＴの拡張ドレイン領域であるトレンチ底の拡散領域（Ｎ−ｂｏｄｙ６）が半導体基板と接して形成されるｐｎ接合でアバランシェ降伏するように設計する（ｐｎ接合の耐圧が、ＭＩＳＦＥＴの耐圧を決定するように各領域の濃度を調整する）ことによって、アバランシェ電流を半導体基板に向けて流すことができるため、サージ破壊耐量を向上させることができる。
【００１０】
また、トレンチの平面形状を切れ目なくループ状に繋がった形状にすることによって、電界が集中しやすいトレンチ端部がなくなり、高耐圧化、高サージ耐量化を実現することができる。
【発明を実施するための最良の形態】
【００１１】
実施するための最良の形態は、トレンチ横型パワーＭＩＳＦＥＴのゲート電極とドレイン領域の間隔を広くして、ゲート電極近傍のＮ−ｂｏｄｙ内に発生する高電界を緩和することである。本来プラグが形成される箇所にドレイン領域を形成することで、トレンチの幅を広げることをせずに、ゲート電極とドレイン領域の間隔を広げた点である。こうすることで、高耐圧化と低オン抵抗化を実現する。以下に本発明の実施例を図を用いて説明する。
【実施例１】
【００１２】
図１は、この発明の第１実施例の半導体装置の要部断面図である。本実施例は前記の特許文献１において開示される、トレンチ横型パワーＭＩＳＦＥＴの構造を高耐圧化のために改良したものである。
Ｎ−ＭＩＳＦＥＴ１５は、半導体基板１上に形成されたｐウエル領域であるＰ−ｗｅｌｌ３５と、このＰ−ｗｅｌｌ３５の表面層に形成されるｐオフセット領域であるＰ−ｏｆｆ５と、Ｐ−ｏｆｆ５の表面からＰ−ｗｅｌｌ３５に達するように形成したトレンチ１９と、このトレンチ１９の側壁にゲート酸化膜２０を介して形成したゲート電極２１と、トレンチ底に形成した拡張ドレイン領域である拡張ドレイン領域であるＮ−ｂｏｄｙ６と、このＮ−ｂｏｄｙ６と接するようにトレンチ１９内部上方に向かって形成されたドレイン領域となるｎエピタキシャル層３０と、Ｐ−ｗｅｌｌ３５の表面層に形成したソース領域となる上部のｎ+ 領域８と、で構成される。
【００１３】
尚、図中の１３は選択酸化膜、２２はＣＶＤで形成する酸化膜、２３はタングステン層（プラグ）、２４はアルミ−シリコン−銅の合金からなる金属電極である。
本実施例において、図１９との違いは、ドレイン領域となる下部のｎ+ 領域１０８の代わりに、トレンチ１９の底からトレンチ内部上方に向かって厚さ０．３μｍ程度のｎエピタキシャル層３０をドレイン領域として形成した点である。ｎエピタキシャル層３０は、金属配線との境界近くでは不純物濃度を高めてオーミック接触が取れるようにする。図示したタングステン層２３は電極の埋め込み層であるプラグであり、エピタキシャル層３０との界面には図示していないＴｉ／ＴｉＮのバリアメタル層が存在する。前記したゲート電極は、高濃度のｎ型不純物をドープしたポリシリコンで形成される。
この構造では、従来例の図１９で示したように、ゲート電極とドレイン領域の間隔が狭いために、ゲート電極近傍のＮ−ｂｏｄｙ１０６内に発生する高電界を、ゲート電極とドレイン領域の間隔を広くすることで、緩和させることができて、高電圧化を図ることが容易になる。また、本来、タングステン層２３を形成する箇所にドレイン領域となるｎエピタキシャル層３０を形成するために、トレンチ１９を広げることなく、ゲート電極とドレイン領域の間隔を広げることができるために、トレンチを広げる場合に比べて低オン抵抗化を図ることができる。
【００１４】
例えば、トレンチ深さ１．５μｍ、トレンチ幅３μｍの構造で、耐圧３０Ｖ程度、ＲｏｎＡが２０ｍΩｍｍ2 程度のＮ−ＭＩＳＦＥＴを実現することができる。また、図２３のようにトレンチ底に選択酸化膜を形成する従来の方法に比べ、エピタキシャル成長技術を利用することで比較的容易に形成できる。
図２は、図１の半導体装置のトレンチ形状の要部平面図である。トレンチが、切れ目なく連続的に形成されていることが特徴で、電界集中が起き易いトレンチ終端部がないため、電流集中が起きにくい。
図３から図１４は、図１の半導体装置の製造方法を示す図であり、工程順に示した要部製造工程断面図である。
半導体基板１としては、例えばｐ型不純物（例えばボロン）濃度が２×１０15ｃｍ-3程度の基板を用いる（図３）。
【００１５】
ドーズ量５×１０12ｃｍ-2程度のボロンのイオン注入をＮ−ＭＩＳＦＥＴ１５形成部に行い、１１５０℃４時間程度のドライブによりＰ−ｗｅｌｌ３５を形成し、続いて、ドーズ量１×１０13ｃｍ-2程度のボロンのイオン注入をＮ−ＭＩＳＦＥＴ１５形成部に行い、１１５０℃１時間程度のドライブを行なってＰ−ｏｆｆ５を形成する（図４）。
つぎに、深さ１．５μｍ程度のトレンチ１９を形成する（図５）。
つぎに、トレンチ１９底部にドーズ量２×１０13ｃｍ-2程度のリン（Ｐ）のイオン注入を行い、１１５０℃１時間程度のドライブを行なって、Ｎ−ｂｏｄｙ６を形成する（図６）。ここで、Ｐ−ｏｆｆ５とＮ−ｂｏｄｙ６を形成するドライブは同時に行っても構わない。
つぎに、ウエハ表面に選択酸化膜１３を成長させる（図７）。
【００１６】
つぎに、ゲート酸化膜２０を形成し、その上に高濃度のｎ型不純物をドープしたポリシリコン２１を０．３μｍ成長する（図８）。
つぎに、ポリシリコンを異方性エッチングによりトレンチの側壁だけに残し、これをＮ−ＭＩＳＦＥＴ１５のゲート電極２１とする（図９）。
つぎに、Ｐ−ｏｆｆ５の表面層にｎ型不純物（例えば砒素）をドーズ量３×１０15ｃｍ-2の条件でイオン注入し、９００℃３０分程度のアニール処理を行い、ソース領域となる上部のｎ+ 領域８を形成する（図１０）。
つぎに、層間絶縁膜としてＢＰＳＧなどのＣＶＤ成長による酸化膜２２を形成した後、ウエハ表面をＣＭＰで平坦化する（図１１）。
つぎに、酸化膜２２をエッチングしてまずトレンチ底のコンタクト部を開口する（図１２）。
【００１７】
つぎに、ｎエピタキシャル層３０を開口したコンタクト部に成長させてドレイン領域を形成する。このとき、ドレイン領域がドレイン電極となるタングステン層２３とオーミック接触するようにｎエピタキシャル層３０の表面層の濃度を高濃度とする（図１３）。
つぎに、ウエハ表面の上部のｎ+ 領域８上の酸化膜２２をエッチングで開口したのち、ｎエピタキシャル層３０上と上部のｎ+ 領域８上に図示しないＴｉ／ＴｉＮをスパッタで成膜したのち、タングステン層２３を埋め込み、その上にアルミ−シリコン−銅の合金でソース電極、ドレイン電極となる金属電極２４を形成してＮ−ＭＩＳＦＥＴ１５が完成する。このようにすることで、製造方法が比較的容易で高耐圧、低オン抵抗の半導体装置を製造することができる。
尚、前記のエピタキシャル層３０の代わりにポリシリコン層を形成しても構わない。また、このポリシリコン層をアニール処理して単結晶層としてもよい。
【実施例２】
【００１８】
図１５は、この発明の第２実施例の半導体装置の要部断面図である。実施例２は、実施例１の構造をＰ−ＭＩＳＦＥＴ１６（ｐチャネル型のトレンチ横型パワーＭＩＳＦＥＴ）に適用したものである。
実施例１のＰ−ｗｅｌｌ３５、Ｎ−ｂｏｄｙ６、Ｐ−ｏｆｆ５、ソースｎ+ 領域８、ｎエピタキシャル層３０をそれぞれ、Ｎ−ｗｅｌｌ４、Ｐ−ｂｏｄｙ１１、Ｎ−ｏｆｆ１０、ｐ+ 領域９、ｐエピタキシャル層３２に置き換えるとＰ−ＭＩＳＦＥＴ１６になる。
【実施例３】
【００１９】
図１６は、この発明の第３実施例の半導体装置の要部断面図である。実施例１の半導体装置とは基板構造が異なる。すなわち実施例３では、半導体基板１上に、ｐエピタキシャル層３を積んだ構造とし、半導体基板１の濃度を例えば１×１０19ｃｍ-3と高濃度にし、ｐエピタキシャル層３の濃度を例えば１×１０16ｃｍ-3とする。
また、図１６に示すようにウエハ裏面電極の電位をＮ−ＭＩＳＦＥＴ１７のソース電極（上部のｎ+ 領域８上の金属電極２４）およびｐエピタキシャル層３と共通の最低電位（ＧＮＤ）にする。トレンチ底のＮ−ｂｏｄｙ６は半導体基板１と接するようにし、Ｎ−ＭＩＳＦＥＴ１７の耐圧が、上記半導体基板１とＮ−ｂｏｄｙ６との間に形成されるｐｎ接合で決定されるようにする。つまり、アバランシェ降伏を半導体基板１とＮ−ｂｏｄｙ６のｐｎ接合で起こるようにする。
【００２０】
これによって、Ｎ−ＭＩＳＦＥＴ１７のドレイン−ソース間にサージ電圧がかかる場合に縦方向のダイオード３８に電流を流すことでＮ−ＭＩＳＦＥＴ１７の破壊耐量を向上させることができる。
例として、従来構造で５ｋＶ程度であったサージ耐量を倍程度に向上させることが可能である。
【実施例４】
【００２１】
図１７は、この発明の第４実施例の半導体装置の要部断面図である。実施例３とは、ｎ埋め込み層３７が半導体基板１とｐエピタキシャル層３の間に設けられている点が異なる。縦方向のダイオード３９は実施例３のダイオードよりもｐｎ接合面積が大きいため、Ｎ−ＭＩＳＦＥＴ１８のドレイン−ソース間のサージ電圧に対する破壊耐量をＮ−ＭＩＳＦＥＴ１７よりも高くすることができる。
【実施例５】
【００２２】
図１８は、この発明の第５実施例の半導体装置の要部断面図である。この実施例は、Ｎ−ＭＩＳＦＥＴ４０がＳＯＩ基板に形成された場合に、部分ＳＯＩ基板を用いて縦型ダイオード４１を形成したものである。これは、埋め込まれた酸化膜４２が部分的に開口され（部分ＳＯＩ基板）、その開口部にＮ−ｂｏｄｙ６の下部を形成し、半導体基板１と接続することで縦型ダイオード４１を形成することができる。この場合も第１実施例と同様の効果が得られる。
【図面の簡単な説明】
【００２３】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】図１の半導体装置のトレンチ形状の要部平面図
【図３】図１の半導体装置の要部製造工程断面図
【図４】図３に続く、図１の半導体装置の要部製造工程断面図
【図５】図４に続く、図１の半導体装置の要部製造工程断面図
【図６】図５に続く、図１の半導体装置の要部製造工程断面図
【図７】図６に続く、図１の半導体装置の要部製造工程断面図
【図８】図７に続く、図１の半導体装置の要部製造工程断面図
【図９】図８に続く、図１の半導体装置の要部製造工程断面図
【図１０】図９に続く、図１の半導体装置の要部製造工程断面図
【図１１】図１０に続く、図１の半導体装置の要部製造工程断面図
【図１２】図１１に続く、図１の半導体装置の要部製造工程断面図
【図１３】図１２に続く、図１の半導体装置の要部製造工程断面図
【図１４】図１３に続く、図１の半導体装置の要部製造工程断面図
【図１５】この発明の第２実施例の半導体装置の要部断面図
【図１６】この発明の第３実施例の半導体装置の要部断面図
【図１７】この発明の第４実施例の半導体装置の要部断面図
【図１８】この発明の第５実施例の半導体装置の要部断面図
【図１９】従来のトレンチ横型パワーＭＩＳＦＥＴの要部断面図
【図２０】従来のプレーナ横型パワーＭＩＳＦＥＴの要部断面図
【図２１】従来の別のトレンチ横型パワーＭＩＳＦＥＴの要部断面図
【図２２】従来の別のトレンチ横型パワーＭＩＳＦＥＴの要部断面図
【図２３】従来の別のトレンチ横型パワーＭＩＳＦＥＴの要部断面図
【符号の説明】
【００２４】
１    半導体基板（ｐ型）
３    ｐエピタキシャル層
４    Ｎ−ｗｅｌｌ（ｎウエル領域）
５    Ｐ−ｏｆｆ（ｐオフセット領域）
６    Ｎ−ｂｏｄｙ（拡張ドレイン領域）
８    ｎ+ 領域（ｎソース領域）
１０    Ｎ−ｏｆｆ（ｎオフセット領域）
１３    選択酸化膜
１５、１７、１８、４０  Ｎ−ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ）
１６    Ｐ−ＭＩＳＦＥＴ（ｐチャネル型ＭＩＳＦＥＴ）
１９    トレンチ
２０    ゲート酸化膜
２１    ポリシリコン
２２    酸化膜
２３    タングステン層（プラグ）
２４    金属電極
２５    裏面電極
３０    ｎエピタキシャル層（ｎドレイン領域）
３２    ｐエピタキシャル層
３５    Ｐ−ｗｅｌｌ（ｐウエル領域）
３７    ｎ埋め込み層
３８、３９、４１  縦型ダイオード
４２    埋め込み酸化膜
【図１】
2006041308.tif 000003
【図２】
2006041308.tif 000004
【図３】
2006041308.tif 000005
【図４】
2006041308.tif 000006
【図５】
2006041308.tif 000007
【図６】
2006041308.tif 000008
【図７】
2006041308.tif 000009
【図８】
2006041308.tif 000010
【図９】
2006041308.tif 000011
【図１０】
2006041308.tif 000012
【図１１】
2006041308.tif 000013
【図１２】
2006041308.tif 000014
【図１３】
2006041308.tif 000015
【図１４】
2006041308.tif 000016
【図１５】
2006041308.tif 000017
【図１６】
2006041308.tif 000018
【図１７】
2006041308.tif 000019
【図１８】
2006041308.tif 000020
【図１９】
2006041308.tif 000021
【図２０】
2006041308.tif 000022
【図２１】
2006041308.tif 000023
【図２２】
2006041308.tif 000024
【図２３】
2006041308.tif 000025