(57)【要約】【課題】  ＢＧＡ方式の半導体パッケージにおいて、信号のタイミング制約を緩和することで、高速作動が可能な半導体パッケージを提供する。【解決手段】  半導体パッケージ１０は、列状に配設された複数のパッド１３を備える半導体チップ１１と、パッド１３にそれぞれ信号配線１６を介して接続されアレイ状に配設された複数の信号ボール２０ａを含む信号ボールアレイを有するパッケージ基板１２とを備える。信号ボールアレイの中心３４が半導体チップ１１の中心３１から、パッド１３の配列方向に沿って所定のずれ量（Ｌ）だけずれて配設されている。信号配線１６に含まれる特定の信号配線グループの内で、半導体チップ１１の中心３１と信号ボールアレイの中心３４とがずれていないと仮想した際に最長となる最長信号配線の長さが、信号ボールアレイの中心３４が半導体チップ１１の中心３１からずれていることによって、ずれていないと仮想した場合よりも短くなっている。【選択図】  図３
2006093244.tif 000002
【特許請求の範囲】
【請求項１】
列状に配設された複数のパッドを備える半導体チップと、
前記パッドにそれぞれ信号配線を介して接続されアレイ状に配設された複数の信号ボールを含む信号ボールアレイを有するパッケージ基板とを備える半導体パッケージにおいて、
前記信号ボールアレイの中心が前記半導体チップの中心から、前記パッドの配列方向に沿って又は該配列方向と直交方向に所定のずれ量（Ｌ）だけずれて配設されており、
前記信号配線に含まれる特定の信号配線グループの内で、前記半導体チップの中心と信号ボールアレイの中心とがずれていないと仮想した際に最長となる最長信号配線の長さが、前記信号ボールアレイの中心が前記半導体チップの中心からずれていることによって、ずれていないと仮想した場合よりも短くなっていることを特徴とする半導体パッケージ。
【請求項２】
前記ずれ量Ｌは、信号ボールの配列ピッチの整数倍、又は、該配列ピッチの１／２の整数倍である、請求項１に記載の半導体パッケージ。
【請求項３】
前記ずれ量Ｌが、前記信号ボールの配列ピッチの０．５、１、又は、１．５倍である、請求項２に記載の半導体パッケージ。
【請求項４】
前記ずれ量Ｌは、前記最長信号配線が最も短くなるように選定される、請求項２又は３に記載の半導体パッケージ。
【請求項５】
前記パッケージ基板は、前記信号ボールに加えてサポートボールを有しており、該サポートボールは、前記信号ボールアレイの端部に配設された信号ボールから、前記信号ボールアレイの中心が前記半導体チップの中心からずれた方向とは逆方向に距離２Ｌだけ離れた位置に配設されている、請求項１〜４の何れか一に記載の半導体パッケージ。
【請求項６】
前記半導体チップの端面と、前記パッケージ基板の端面との間の距離が0.1ｍｍ以上である、請求項１〜５の何れか一に記載の半導体パッケージ。
【請求項７】
前記半導体パッケージがＤＲＡＭであり、前記信号配線グループが、データ信号線グループ、クロック信号線グループ、アドレス信号線グループ、制御信号線グループの何れかである、請求項１〜６の何れか一に記載の半導体パッケージ。
【請求項８】
列状に配設された複数のパッドを備える半導体チップと、前記パッドにそれぞれ信号配線を介して接続されアレイ状に配設された複数の信号ボールを含む信号ボールアレイを有するパッケージ基板とを備える半導体パッケージを設計する方法において、
前記半導体チップと前記パッケージ基板とを配置するにあたり、
前記信号ボールアレイの中心と前記半導体チップの中心とを一致させた状態で、前記信号配線に含まれる特定の信号配線グループの内で最長となる最長信号配線を抽出し、
前記最長信号配線の長さが短くなるように、前記信号ボールアレイの中心を前記半導体チップの中心から所定のずれ量（Ｌ）だけずらすことを特徴とする半導体パッケージの設計方法。
【請求項９】
前記ずれ量Ｌを、信号ボールの配列ピッチの整数倍、又は、該配列ピッチの１／２の整数倍とする、請求項８に記載の半導体パッケージの設計方法。
【請求項１０】
前記ずれ量Ｌを、前記信号ボールの配列ピッチの０．５、１、又は、１．５倍とする、請求項９に記載の半導体パッケージの設計方法。
【請求項１１】
前記ずれ量Ｌを、前記最長信号配線が最も短くなるように選定する、請求項９又は１０に記載の半導体パッケージの設計方法。
【請求項１２】
前記パッケージ基板に、前記信号ボールに加えてサポートボールを配設し、該サポートボールを、前記信号ボールアレイの端部に配設された信号ボールから、前記信号ボールアレイの中心が前記半導体チップの中心からずれた方向とは逆方向に距離２Ｌだけ離れた位置に配置する、請求項８〜１１の何れか一に記載の半導体パッケージの設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ及びその設計方法に関し、更に詳細には、ＢＧＡ方式の半導体パッケージの電気的特性を向上させる技術に関する。
【背景技術】
【０００２】
半導体チップを収容した半導体パッケージの実装基板への取り付け方法の一つに、接続ピンを金属のボールで構成し、これをアレイ状に配設したＢＧＡ方式がある。ＢＧＡ方式は、多ピン化が容易で、且つ実装基板に取り付ける半導体パッケージをチップサイズと同程度に小型化できるなどの特長を有する。このため、高密度実装が特に要請される、携帯電話などの携帯型電子機器に多用されている。
【０００３】
ＢＧＡ方式の半導体パッケージにおけるボールアレイは、信号配線を介して半導体チップのパッドに接続される信号ボールのみで構成される場合と、このような信号ボールに加えてサポートボールを有する場合とがある。サポートボールは、半導体パッケージの抗折強度を確保するために、信号ボールが配設されていない半導体パッケージの周辺領域等に配設される。
【０００４】
図１１（ａ）、（ｂ）に、ボールアレイが信号ボールのみで構成されたＢＧＡ方式の半導体パッケージについて、半導体パッケージの表面及び実装基板への接続面（裏面）をそれぞれ示す。また、図１２に、ボールアレイが信号ボール及びサポートボールで構成されたＢＧＡ方式の半導体パッケージについて、半導体パッケージの裏面を示す。半導体パッケージ５１，５２では、一般に、その強度上の観点などから、半導体チップ１１の中心３１と、パッケージ基板１２の中心３２と、ボールアレイの配列の中心３３とが一致させてある。図１１、１２に示した半導体パッケージは、特に小型化されたＢＧＡ方式の半導体パッケージであって、μＢＧＡ方式の半導体パッケージとも言われる。
【０００５】
サポートボール２０ｂの配設位置は、ＪＥＤＥＣ（Joint Electron Device Engineering Council）のＤＤＲ２規格に規定されている。同規格では、例えば標準のボール間隔（ピッチ）が0.8ｍｍで、同規格の半導体チップが有するデータ信号のビット長が４ビット（x4）及び８ビット（x8）の場合には、隣接する信号ボール２０ａから3.2ｍｍ、即ち４ピッチの位置に、１６ビット（x16）の場合には、隣接する信号ボール２０ａから2.4ｍｍ、即ち３ピッチの位置にそれぞれ配置するものとされている。
【特許文献１】特開２００３−７９７１号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者は、ＢＧＡ方式の半導体パッケージの電気的特性を向上させる研究の過程において、アドレス信号線や、データ信号線などの特定の信号配線のグループの信号遅延時間が半導体装置のタイミング設計に与える制約に着目し、特に設計上でタイミング制約が厳しい信号配線グループにおける最長の信号配線の長さを短くすることによって、タイミング制約が緩和されることに着目した。
【０００７】
本発明は、上記に鑑み、ＢＧＡ方式の半導体パッケージにおいて、信号のタイミング制約を緩和することで、高速作動が可能な半導体パッケージを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明に係る半導体パッケージは、列状に配設された複数のパッドを備える半導体チップと、
前記パッドにそれぞれ信号配線を介して接続されアレイ状に配設された複数の信号ボールを含む信号ボールアレイを有するパッケージ基板とを備える半導体パッケージにおいて、
前記信号ボールアレイの中心が前記半導体チップの中心から、前記パッドの配列方向に沿って又は該配列方向と直交方向に所定のずれ量（Ｌ）だけずれて配設されており、
前記信号配線に含まれる特定の信号配線グループの内で、前記半導体チップの中心と信号ボールアレイの中心とがずれていないと仮想した際に最長となる最長信号配線の長さが、前記信号ボールアレイの中心が前記半導体チップの中心からずれていることによって、ずれていないと仮想した場合よりも短くなっていることを特徴としている。
【０００９】
また、本発明に係る半導体パッケージの設計方法は、列状に配設された複数のパッドを備える半導体チップと、前記パッドにそれぞれ信号配線を介して接続されアレイ状に配設された複数の信号ボールを含む信号ボールアレイを有するパッケージ基板とを備える半導体パッケージを設計する方法において、
前記半導体チップと前記パッケージ基板とを配置するにあたり、
前記信号ボールアレイの中心と前記半導体チップの中心とを一致させた状態で、前記信号配線に含まれる特定の信号配線グループの内で最長となる最長信号配線を抽出し、
前記最長信号配線の長さが短くなるように、前記信号ボールアレイの中心を前記半導体チップの中心から所定のずれ量（Ｌ）だけずらすことを特徴としている。
【発明の効果】
【００１０】
本発明の半導体パッケージによれば、信号ボールアレイの中心が半導体チップの中心からずれていない場合に比して、特定の信号配線グループに属する最長信号配線の長さを短くし、信号遅延の最大値を抑えることが出来る。これによって、タイミング制約の緩和を図ることができ、高速作動の半導体パッケージを得ることが出来る。
【００１１】
本発明の半導体パッケージの好適な実施態様では、前記ずれ量Ｌは、信号ボールの配列ピッチの整数倍、又は、配列ピッチの１／２の整数倍である。サポートボールを配設する場合に、サポートボールの配列を信号ボールの配列に合わせることが出来る。この場合、前記ずれ量Ｌが、信号ボールの配列ピッチの０．５、１、又は、１．５倍である場合に、特に、配線グループにおける最長信号配線の長さを短くすることが出来る。また、好ましくは、前記ずれ量Ｌは、前記最長信号配線が最も短くなるように選定されるものとすることによって、配線グループに属する信号遅延の最大値を更に抑えることが出来る。
【００１２】
本発明の半導体パッケージの好適な実施態様では、前記パッケージ基板は、前記信号ボールに加えてサポートボールを有しており、該サポートボールは、前記ボールアレイから、前記ボールアレイの中心が前記半導体チップの中心からずれた方向とは逆方向に離れた位置に配設され、且つ、前記ボールアレイの端部に配設された信号ボールから距離２Ｌだけ離れて配設されている。信号ボールが配設されていない半導体パッケージの領域において、半導体パッケージの抗折強度を高めることが出来る。これによって、半導体パッケージの実装信頼性を高めることが出来る。
【００１３】
本発明の半導体パッケージの好適な実施態様では、前記半導体チップの端面と、前記パッケージ基板の端面との間の距離が0.1ｍｍ以上である。半導体チップとパッケージ基板の寸法について適当なマージンを確保することによって、半導体パッケージの実装信頼性を高めることが出来る。
【００１４】
本発明の半導体パッケージでは、前記半導体パッケージがＤＲＡＭであり、前記信号配線グループが、データ信号線グループ、クロック信号線グループ、アドレス信号線グループ、制御信号線グループの何れかであるものとすることが出来る。例えば、ＤＲＡＭにおいて、特にデータ信号の遅延時間が設計上で問題となっている場合には、データ信号線グループに着目し、データ信号線に属する最長信号配線の長さが最も短くなるように、半導体チップの中心をずらす。このようにすることで、タイミング制約の緩和が可能となり、高速な半導体装置の設計が容易になる。
【００１５】
本発明の半導体パッケージの設計方法によれば、上記効果を奏する本発明の半導体パッケージを設計することが出来る。本発明で、信号ボールとは、電気信号の伝送に利用される信号配線に接続される金属等のボールであって、強度上の観点から配置され信号配線に接続されないサポートボールに対比する概念である。従って、信号ボールには、電源線やグランド線に接続されるボールも含まれる。また、信号配線には電源線やグランド線も含まれる。
【発明を実施するための最良の形態】
【００１６】
本発明者は、本発明に先立って下記の考察を行った。本発明者は、先ず、ＢＧＡ方式の半導体パッケージにおいて、信号ボールアレイの中心を半導体チップの中心からパッドの配列方向に又はこれと直交方向に適当にずらすことによって、信号配線の長さを最適化できることに想到した。ここで、ＪＥＤＥＣのＤＤＲ２規格に従い、信号ボールアレイの中心をずらすと共にサポートボールを配設し、信号ボール及びサポートボールを含むボールアレイの中心が半導体チップ及びパッケージ基板の中心と一致するように設定することが考えられる。
【００１７】
しかし、本発明者が、多くのＢＧＡ方式の半導体パッケージについて、信号ボールアレイの中心のずれ量Ｌと信号配線の長さとの関係を調べるシミュレーションを行ったところ、信号配線の最適化を行った場合の信号ボールアレイの中心のずれ量Ｌは、ＪＥＤＥＣのＤＤＲ２規格によるずれ量Ｌに一致しなかった。信号配線の最適化は、例えば、特定の信号配線グループのうちで最長となる最長信号配線の長さをこのずれ量Ｌによって最も短かくすることによって得られる。この最長信号配線の長さが最も短くなる場合の信号ボールのずれ量Ｌは、例えば信号ボール数が６０個で信号のビット長が４ビット（x4）及び８ビット（x8）の場合には、０ピッチよりも大きく２ピッチよりも小さく、信号ボール数が８４個で信号のビット長が１６ビット（x16）の場合には、０ピッチよりも大きく１．５ピッチよりも小さいものであった。
【００１８】
上記シミュレーションの結果に基づいて、本発明者は、ＢＧＡ方式の半導体パッケージを以下のように決定することとした。即ち、半導体チップの中心に対して信号ボールアレイの中心をパッドの配列方向又はその直交方向に様々な位置にずらし、その際の配線パターンを求めるシミュレーションを行う。そして、データ信号線グループ、クロック信号線グループ、アドレス信号線グループ、制御信号線グループなどの配線グループのうち、設計上で最も信号遅延を減らしたいと考える特定の配線グループに属する最長信号配線の長さが最も短くなるような、信号ボールとパッドとの位置関係を決定する。
【００１９】
信号ボールアレイの中心を半導体チップの中心からパッドの配列方向又はその直交方向に適当にずらすことによって、最長信号配線の長さが最も短くなるように信号ボールアレイの中心のずれ量Ｌを決定すると、多くの場合に、最長信号配線の長さと２番目に長い信号配線の長さとが殆ど等しくなる。従って、最長信号配線の長さと２番目に長い信号配線の長さとの差が所定範囲内に収まるずれ量として決定することが出来る。例えば、その差が、最長信号配線の長さの３％以内、好ましくは1.5％以内になる場合として決定することが出来る。
【００２０】
上記特定の配線グループに属する最長信号配線の長さを信号ボールアレイの中心のずれ量Ｌによって最も短くすることで、その信号種別の信号遅延の最大値を小さくすることが出来る。これによって、設計上で必要なタイミング制約を緩和することができ、高速作動が可能な半導体パッケージを得ることが出来る。
【００２１】
また、サポートボールの配設位置について、信号ボールをずらした方向とは反対の側のパッケージ基板の端部近傍であって、且つ信号ボールから上記信号ボールアレイの中心のずれ量Ｌの２倍の位置とすることとした。これによって、信号ボール及びサポートボールを含むボールアレイの中心と半導体チップの中心とを一致させることができ、半導体パッケージの実装基板に対する良好な実装信頼性を得ることが出来る。
【００２２】
以下、図面を参照し、本発明に係る実施形態に基づいて本発明を更に詳細に説明する。図１に、本発明の第１実施形態に係る半導体パッケージを、一部破断した斜視図で示す。図２は、図１のII−II線に沿う断面で示す断面図である。半導体パッケージ１０は、μＢＧＡ方式の半導体パッケージであって、アレイ状に配設された複数の金属ボール２０から成るボールアレイを備えるパッケージ基板１２と、パッケージ基板１２上に配設された半導体チップ１１と、半導体チップ１１を全体的に覆うモールド樹脂１９とを備える。半導体チップ１１は、例えば容量が512Ｍバイトで信号のビット長が８ビット（x8）のＤＲＡＭであって、列状に配設されたパッド１３を備える。半導体チップ１１は、パッド１３が配設された裏面がパッケージ基板１２の上面に接し、且つパッド１３の配列方向がボールアレイの長手方向に一致するように配設されている。
【００２３】
パッケージ基板１２は、パッド１３を開口１４ａ内で露出させるエラストマ層１４とＴＡＢテープ１７とを有し、ＴＡＢテープ１７上にアレイ状に配設されたランド部１５とを備える。ランド部１５は、信号ボール２０ａが配設される信号ランド部１５ａと、サポートボール２０ｂが配設されるサポートランド部（１５ｂ）とから成る。ＴＡＢテープ１７上には、また、配線パターンとして構成される信号配線１６が形成されている。ランド部１５及び信号配線１６はＣｕから成り、開口１４ａ内では配線パターンからそのまま延在してインナーリード１６ａとして構成される。
【００２４】
信号配線１６が形成されたＴＡＢテープ１７上には、ＴＡＢテープ１７を支持するエラストマ層１４が形成されている。ＴＡＢテープ１７から露出する信号ランド部１５ａ及びサポートランド部１５ｂ上には、信号ボール２０ａ及びサポートボール２０ｂがそれぞれ配設されている。開口１４ａ内には封止樹脂１８が埋め込まれている。
【００２５】
図３は、図１の半導体パッケージを裏面側から見た模式的平面図である。符号３５でパッケージ基板１２の各辺における中心線を示した。半導体パッケージ１０では、半導体チップ１１の中心３１は、パッケージ基板１２の中心３２に一致している。信号ボールアレイの中心３４は、パッド１３の配列方向に平行な方向Ａに、半導体チップ１１及びパッケージ基板１２の中心３１，３２よりも信号ボール２０ａの配列の１ピッチだけずれている。同図中に、信号ボールアレイの全体を囲む最小の長方形を符号３４ａに示した。信号ボールアレイの中心３４は、この長方形３４ａの中心として定義される。
【００２６】
図の例では、信号配線１６のうちのデータ信号線（ＤＱ線）及びアドレス信号線を配線グループとすると、配線グループに属する最長のＤＱ６線の長さが3.47ｍｍで、配線グループに属する２番目に長いＤＱ７線の長さが3.46ｍｍであり、双方の長さが実質的に等しい。この場合、信号ボールアレイの中心３４を信号ボール２０ａの配列の１ピッチ以外のピッチでずらした場合と比較して、配線グループに含まれる最長信号配線の長さが最も短い。同図中で、データ信号線及びアドレス信号線を点線で示している。
【００２７】
サポートボール２０ｂは、隣接する信号ボール２０ａから信号ボール２０ａの配列の２ピッチ分だけ、方向Ａとは反対の方向に離れた位置に配設されている。信号ボール２０ａ及びサポートボール２０ｂを含むボールアレイの中心３３は、半導体チップ１１及びパッケージ基板１２の中心３１，３２に一致している。同図中に、ボールアレイを囲む最小の長方形を符号３３ａに示した。ボールアレイの中心３３は、この長方形３３ａの中心として定義される。本実施形態の半導体パッケージ１０では、信号ボール２０ａの配列の１ピッチは0.8ｍｍに設定されている。
【００２８】
本実施形態の半導体パッケージ１０では、信号ボールアレイの中心３４を半導体チップ１１の中心３１に対して１ピッチ以外のピッチでずらした場合と比較して、配線グループに属する最長信号配線の長さを最も短くし、信号遅延の最大値を抑えることが出来る。これによって、タイミング制約の緩和を図ることができ、高速作動の半導体パッケージを得ることができる。また、隣接する信号ボール２０ａから信号ボール２０ａの配列の２ピッチ分だけ、方向Ａとは反対の方向に離れた位置にサポートボール２０ｂが配設されることによって、半導体パッケージ１０の抗折強度を確保して、実装基板に対する良好な実装信頼性を得ることが出来る。
【００２９】
本発明の第２実施形態に係る半導体パッケージの設計方法について説明する。図４（ａ）〜（ｃ）、及び、図５（ｄ）、（ｅ）に、第１実施形態の半導体パッケージ１０を設計する手順をそれぞれ示す。先ず、半導体チップ１１の中心３１とパッケージ基板１２の中心３２とを一致させた半導体パッケージを想定する。次いで、半導体チップ１１をパッド１３の配列方向にずらして配線パターンを求めるシミュレーションを行い、データ信号線及びアドレス信号線から成る配線グループに属する最長信号配線の長さが最も短くなる位置を求める。この場合、サポートボール２０ｂの配列を、信号ボール２０ａの配列に合わせるために、半導体チップ１１のずれ量Ｌを、信号ボール２０ａの配列のピッチの１／２を単位とし、その整数倍として求める。シミュレーションの際には、配線グループに属する最長信号配線の長さと、配線グループに属する２番目に長い信号配線の長さとが実質的に等しくなる場合の位置として求めることが出来る。
【００３０】
次いで、図４（ａ）に示すように、半導体チップ１１をシミュレーションで得られた位置にずらす。同図中、符号３６は、中心位置をずらす前の半導体チップ１１の位置を示している。
【００３１】
引き続き、半導体チップ１１の各辺でパッケージ基板１２の各辺に対する収まり具合を調べる。半導体チップ１１の各辺がパッケージ基板１２の各辺の内側に収まっており、且つパッケージ基板１２の辺が半導体チップ１１の辺から突出するマージンＭ1が実装信頼性の観点から十分な場合にはそのままとする。また、マージンＭ1が不十分な場合には、図４（ｂ）に示すように、マージンＭ1が適当な値になるようにパッケージ基板１２を拡張する。半導体チップ１１がパッケージ基板１２の外側に突出（オーバーハング）する場合には、図４（ｃ）に示すように、パッケージ基板１２のオーバーハングした側の端部２１を、マージンＭ1が適当な値になるように拡張する。図４（ｂ）、（ｃ）中の符号３７は拡張前の端部を、図４（ｂ）中のＭ1’は拡張前のマージンをそれぞれ示している。
【００３２】
パッケージ基板１２の他方の端部２２において、半導体チップ１１のパッケージ基板１２に対するマージンＭ2が過剰な場合には、図５（ｄ）に示すように、マージンＭ2が適当な値になるように縮小する。マージンＭ1，Ｍ2は、0.5ｍｍ以上に設定することが好ましい。同図中の符号３８は縮小前の端部２１を示している。
【００３３】
引き続き、半導体チップ１１をずらした方向Ｂと同じ方向の端部の信号ボール２０ａの外側にサポートボール２０ｂを配設する。サポートボール２０ｂは、隣接する信号ボール２０ａから半導体チップ１１のずれ量Ｌの２倍の距離２Ｌの位置に配設する。上記によって、図５（ｅ）（又は図３）に示す第１実施形態の半導体パッケージ１０を設計することが出来る。なお、本実施形態では、半導体チップ１１をパッド１３の配列方向にずらすシミュレーションの際に、半導体チップ１１のずれ量Ｌを、信号ボール２０ａの配列のピッチの１／２を単位として求めることとしたが、任意の値で求めることも出来る。この場合、配線グループに属する最長信号配線の長さが更に短くなるように最適化することが出来る。
【００３４】
本発明の第３実施形態に係る半導体パッケージの設計方法について説明する。図６（ａ）〜（ｃ）に、第１実施形態に係る半導体パッケージを設計する手順をそれぞれ示す。先ず、半導体チップ１１の中心３１とパッケージ基板１２の中心３２とを一致させた半導体パッケージを想定する。次いで、信号ボールアレイの中心３４をパッド１３の配列方向にずらして配線パターンを求めるシミュレーションを行い、特定の配線グループに属する最長信号配線の長さが最も短くなる位置を求める。次いで、図６（ａ）に示すように、信号ボールアレイの中心をシミュレーションで得られた位置にずらす。同図中、符号３９に位置をずらす前の信号ボールを示した。また、図６（ｂ）に、ずらした後の信号ボールアレイの中心３４と、パッケージ中心線３５の相対的なずれの大きさを示す。
【００３５】
引き続き、図６（ｃ）に示すように、信号ボールアレイの中心３４をずらした方向Ａとは反対の側の信号ボール２０ａの外側にサポートボール２０ｂを配設する。サポートボール２０ｂは、隣接する信号ボール２０ａから信号ボールアレイの中心３４のずれ量Ｌの２倍の距離２Ｌの位置に配設する。本実施形態では、シミュレーションで得られたずれ量Ｌが信号ボール２０ａの配列の０．５ピッチであるものとし、サポートボール２０ｂとそれに隣接する信号ボール２０ａとの間隔を信号ボール２０ａの配列の１ピッチとした。
【００３６】
第２実施形態及び第３実施形態では、パッケージ基板１２の辺がボールアレイから突出するマージンＭ3についても、実装信頼性を確保するために必要量を確保することが望ましい。マージンＭ3は、例えば1.3ｍｍ以上に設定することが好ましい。なお、パッド１３の配列方向で半導体チップ１１の寸法がボールアレイの配列の寸法を大きく上回る場合には、パッド１３の配列方向におけるパッケージ基板１２の両端にサポートボール２０ｂを配置することも出来る。この場合、例えば、第２実施形態及び第３実施形態におけるサポートボール２０ｂの配設位置に代えて、半導体パッケージ１０の実装信頼性を確保できる位置に適宜に配設することが出来る。
【００３７】
本発明の効果を確認するために、μＢＧＡ方式の半導体パッケージにおいて、サポートボール２０ｂを配設せず、且つ半導体チップ１１の中心３１と信号ボールアレイの中心３４とを一致させた半導体パッケージ、及び、ＪＥＤＥＣのＤＤＲ２規格に従って信号ボールアレイの中心３４をずらした半導体パッケージを設計し、それぞれ比較例１及び比較例２の半導体パッケージとした。
【００３８】
比較例１、２の半導体パッケージの構成を図７、８にそれぞれ模式的に示す。比較例２の半導体パッケージにおいて、信号ボールアレイの中心３４は、パッド１３の配列方向に平行な一方の方向Ａに、半導体チップ１１及びパッケージ基板１２の中心３１，３２よりも信号ボール２０ａの配列の２ピッチ分だけずれている。また、サポートボール２０ｂは、隣接する信号ボール２０ａから信号ボール２０ａの配列の４ピッチ分だけ、方向Ａとは反対の方向に離れた位置に配設されている。
【００３９】
比較例１の半導体パッケージにおいて、配線グループのうちＤＱ５線が最長であり、長さが3.97ｍｍである。ＤＱ７線が２番目に長く、長さが3.76ｍｍである。比較例２の半導体パッケージにおいて、配線グループのうちＤＱ６線の長さが4.08ｍｍである。ＤＱ７線の長さが4.27ｍｍである。
【００４０】
比較例１、第１実施形態、及び比較例２の半導体パッケージのＤＱ線及びＡ１０線について、インダクタンス（Ｌ）、容量（Ｃ）、及び抵抗（Ｒ）を求めるシミュレーションを行った。ＤＱ線における配線長、及び、シミュレーションによって得られた、インダクタンス、容量、抵抗について図９（ａ）〜（ｄ）にそれぞれ示す。図中において、グラフ（i）〜(iii)は、それぞれ比較例１、第１実施形態、及び比較例２の半導体パッケージのデータを示している。これらの図より、第１実施形態の半導体パッケージでは、ＤＱ線における配線長、インダクタンス、容量、及び抵抗が、比較例１の半導体パッケージと比較して何れも１３％程度、比較例２の半導体パッケージと比較して何れも１５％程度、それぞれ短縮又は低減されていることが判る。
【００４１】
Ａ１０線における配線長、及び、シミュレーションによって得られた、インダクタンス、容量、抵抗について図１０（ａ）〜（ｄ）にそれぞれ示す。図中において、グラフ（i）〜(iii)は、それぞれ比較例１、第１実施形態、及び比較例２の半導体パッケージのデータを示している。これらの図より、第１実施形態の半導体パッケージでは、Ａ１０線における配線長、インダクタンス、容量、及び抵抗が、比較例１の半導体パッケージと比較して何れも１２％程度、比較例２の半導体パッケージと比較して何れも１４％程度、それぞれ短縮又は低減されていることが判る。
【００４２】
第１〜第３実施形態では、半導体チップ１１の中央に１列のパッド１３が配列されたセンターパッド配置の場合について説明したが、半導体チップの両端に２列のパッドが配列されたエッジパッド配置の場合にも同様に本発明を適用することが出来る。また、半導体チップの長辺方向に平行にパッドが配置された長辺配置の場合について説明したが、半導体チップの短辺方向に平行にパッドが配置された短辺配置の場合にも同様に本発明を適用することが出来る。
【００４３】
第１〜第３実施形態では、信号ボールアレイの中心３４をパッド１３の配列方向にずらす場合について説明したが、その直交方向にずらしても構わない。好ましくは、パッドが半導体チップ上で一つの方向にのみ配列されている場合に、信号ボールアレイをパッド１３の配列方向にずらすことによって、最長信号配線の長さを容易に最適化することが出来る。
【００４４】
第１〜第３実施形態では、半導体チップ１１のパッド形成面をパッケージ基板１２に対向して配設した例について示したが、半導体チップ１１の背面をパッケージ基板１２に対向して配設した場合にも同様に適用できる。パッド１３と信号ランド部１５ａとの間の接続については、配線パターン以外にも、ボンディングワイヤ、又は、ボンディングワイヤと配線パターンとの組合せ等のその他の信号配線を用いて接続する場合にも、本発明を同様に適用できる。
【００４５】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体パッケージ及びその設計方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体パッケージ及びその設計方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１実施形態に係る半導体パッケージの構成を一部破断して示す斜視図である。
【図２】図１のII−II線に沿う断面を示す断面図である。
【図３】図１の半導体パッケージを裏面側から見た模式的平面図である。
【図４】図４（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体パッケージを設計する手順をそれぞれ示す平面図である。
【図５】図５（ｄ）、（ｅ）は、本発明の第２実施形態に係る半導体パッケージを設計する、図４に後続する手順をそれぞれ示す平面図である。
【図６】図６（ａ）〜（ｃ）は、本発明の第３実施形態に係る半導体パッケージを設計する手順をそれぞれ示す平面図である。
【図７】図７は、比較例１の半導体パッケージを裏面側から見た模式的平面図である。
【図８】図８は、比較例２の半導体パッケージを裏面側から見た模式的平面図である。
【図９】図９（ａ）〜（ｄ）は、比較例１、第１実施形態、及び比較例２の半導体パッケージにおけるＤＱ線について、配線長、インダクタンス、容量、及び抵抗をそれぞれ示すグラフである。
【図１０】図１０（ａ）〜（ｄ）は、比較例１、第１実施形態、及び比較例２の半導体パッケージにおけるＡ１０線について、配線長、インダクタンス、容量、及び抵抗をそれぞれ示すグラフである。
【図１１】図１１（ａ）、（ｂ）は、ボールアレイを信号ボールのみで構成した従来のμＢＧＡ方式の半導体パッケージについて、半導体パッケージの表面及び裏面をそれぞれ示す平面図である。
【図１２】ボールアレイを信号ボール及びサポートボールで構成した従来のμＢＧＡ方式の半導体パッケージについて、半導体パッケージの裏面を示す平面図である。
【符号の説明】
【００４７】
１０：半導体パッケージ
１１：半導体チップ
１２：パッケージ基板
１３：パッド
１４：エラストマ層
１４ａ：開口
１５：ランド部
１５ａ：信号ランド部
１５ｂ：サポートランド部
１６：信号配線
１６ａ：インナーリード
１７：ＴＡＢテープ
１８：封止樹脂
１９：モールド樹脂
２０：金属ボール
２０ａ：信号ボール
２０ｂ：サポートボール
２１，２２：（パッケージ基板の）端部
３１：半導体チップの中心
３１ａ：半導体チップの長方形における対角線
３２：パッケージ基板の中心
３３：ボールアレイの中心
３３ａ：金属ボールの全体を囲む最小の長方形
３３ｂ：金属ボールの全体を囲む最小の長方形における対角線
３４：信号ボールアレイの中心
３４ａ：信号ボールの全体を囲む最小の長方形
３４ｂ：信号ボールの全体を囲む最小の長方形における対角線
３５：パッケージ基板の外形の各辺における中心線
３５’：パッケージ基板の端面を変更する前のパッケージ基板の外形の各辺における中心線
３６：中心位置をずらす前の半導体チップの位置
３７：パッケージ基板を拡張する前のパッケージ基板の端面の位置
３８：パッケージ基板を縮小する前のパッケージ基板の端面の位置
３９：位置をずらす前の信号ボール
５１，５２：従来の半導体パッケージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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