(57)【要約】【課題】複数の一導電型の領域中に存在するトランジスタおよび逆導電型の領域中に存在するトランジスタのゲート電極の閾値を、それぞれ制御することができる、高品質な半導体装置を提供する。【解決手段】半導体装置は、Ｐ型Ｓｉ基板１０９と、Ｐ型Ｓｉ基板１０９の底面側を介して互いに接続する、複数のＰ型ウェル１０３ａ、１０３ｂと、Ｐ型ウェル１０３ａ、１０３ｂの側部を囲むように設けられている、Ｎ型ウェル１０１と、を備える。また、半導体装置は、Ｐ型ウェル１０３ａ、１０３ｂ上に設けられている、ＮＭＯＳトランジスタ１０７ａ、１０７ｂと、Ｎ型ウェル１０１上に設けられている、ＰＭＯＳトランジスタ１０５ａ、１０５ｂ、１０５ｃと、を備える。さらに、半導体装置は、Ｎ型ウェル１０１の直下に設けられており、Ｎ型ウェル１０１と接続する、Ｎ型ウェル１３３を備える。【選択図】      図１
2006093260.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板と、
前記半導体基板の素子形成面側に設けられており、前記半導体基板の底面側を介して互いに電気的に接続する、複数の一導電型の第一の領域と、
前記半導体基板の素子形成面側に、前記複数の第一の領域の各々の側部をそれぞれ囲むように連続して設けられている、逆導電型の第二の領域と、
前記第一の領域上に設けられている、第一のトランジスタと、
前記第二の領域上に設けられている、第二のトランジスタと、
を備え、
前記半導体基板中における前記第二の領域の底部は、前記半導体基板中における前記第一の領域の底部よりも、前記素子形成面を基準として深い位置に設けられていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第二の領域は、前記素子形成面に垂直な直線方向について、逆導電型の不純物濃度の分布が複数のピークを有することを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第二の領域は、
前記半導体基板中における前記第一の領域と前記素子形成面を基準として略同一の深さに設けられており、前記複数の第一の領域の各々の側部をそれぞれ囲むように連続して設けられている、逆導電型の上部領域と、
前記半導体基板中における前記第一の領域よりも、前記素子形成面を基準として深い位置に、前記上部領域と接して設けられている、逆導電型の下部領域と、
を含むことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記下部領域は、前記上部領域のうち複数の前記第一の領域に挟まれている部分の底面側に設けられていることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記下部領域の一部は、前記第一の領域の直下に張り出していることを特徴とする半導体装置。
【請求項６】
請求項３乃至５いずれかに記載の半導体装置において、
前記下部領域は、前記上部領域のうち前記第二のトランジスタが設けられている部分の底面側に設けられていることを特徴とする半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、
前記一導電型は、Ｐ型であり、
前記逆導電型は、Ｎ型である
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
プロセッサなどの半導体装置の省電力化のためには、プロセッサなどにかかる処理負荷に応じて多段階に電圧を変更することが有効である。すなわち、半導体装置内のトランジスタが設けられている領域に電圧（バックバイアス）を印加して、トランジスタが設けられている領域に印加する電圧を制御することにより、トランジスタのゲート電極の閾値を変えることが有効である。
【０００３】
また、プロセッサなどの半導体装置内には、それぞれ機能が異なる複数の領域が設けられている場合があり、これらの領域ごとにトランジスタのゲート電極の閾値を制御する要請がある。この場合にも、半導体装置内の特定の領域毎に電圧（バックバイアス）を印加して、トランジスタが設けられている領域に印加する電圧を制御することにより、トランジスタのゲート電極の閾値を変えることが有効である。
【０００４】
従来のバックバイアス印加が可能な半導体装置として、例えば特許文献１に記載されたものがある。この文献には、一導電型半導体基板に逆導電型ウェル領域を設け、この逆導電型ウェル領域内に一導電型の電界効果トランジスタを、基板に逆導電型の電界効果トランジスタを形成する。また、逆導電型の電界効果トランジスタの形成されている基板表面領域の周囲を閉じるように逆導電型ウェル領域を設けた構成が記載されている。すなわち、Ｐ型基板中に海状のＮ型ウェルを形成し、この海状のＮ型ウェル中に島状のＰ型領域が形成されている。
【０００５】
特許文献１によれば、この構成により、ウェル−ウェル間の配線が省略可能となり、Ｃ−ＭＯＳ  ＩＣの小型化、高密度化を図ることができる旨記載されている。
【０００６】
また、従来の半導体装置として、特許文献２に記載されたものもある。図７は、この半導体装置の構造を示す断面図である。半導体基板３には、Ｎ型不純物が深く拡散された２つのディープＮウェル５ａおよび５ｂが形成される。ディープＮウェル５ａには、さらにＰウェル６ａおよびＮウェル７ａが形成され、ＣＭＯＳによるデジタル回路（図示せず）が形成される。Ｎウェル７ａは、高濃度不純物層Ｎ+を介してデジタル電源ＶＤＤが接続されている。ディープＮウェル５ｂには、さらにＰウェル６ｂおよびＮウェル７ｂが形成され、ＣＭＯＳによるアナログ回路（図示せず）が形成される。Ｎウェル７ｂは、高濃度不純物層Ｎ+を介してアナログ電源ＶＤＤが接続されている。
【０００７】
デジタル回路領域またはアナログ回路領域に挟まれる半導体基板３の表面に形成されたＰウェル４内に２つのＮ型高濃度不純物領域Ｎ+、１つのＰ型高濃度不純物領域Ｐ+が形成される。２つの不純物領域Ｎ+の内の一方は、デジタル電源ＶＤＤに接続され、他方はアナログ電源ＶＤＤに接続される。不純物領域Ｐ+は基板専用接地端子ＧＮＤを介して接地電源（不図示）に接続され、Ｐウェル４は接地領域となる。
【０００８】
特許文献２によれば、この構成によれば、デジタル回路およびアナログ回路が形成される領域はそれぞれディープＮウェルを有するトリプルウェル構造となっており、この構造によって両回路は電気的に分離されており、デジタル回路およびアナログ回路相互間の電気的な干渉が抑制される旨記載されている。
【特許文献１】特開平２−２８３０６２号公報
【特許文献２】特開平７−５８２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
【００１０】
第一に、特許文献１に記載の半導体装置では、Ｎ型ウェルのうちＰ型ウェルに挟まれた領域においては、Ｎ型の領域の幅が狭くなるため、抵抗が上昇しやすい。このため、Ｎ型ウェルのうちＰ型ウェルに挟まれた領域にＰＭＯＳを形成した場合に、ＰＭＯＳの動作特性が低下しやすい。
【００１１】
第二に、特許文献２に記載の半導体装置では、海状のＰ型基板中に複数の島状のＮ型ウェルが設けられているため、複数のＮ型ウェルのウェル電位をまとめて調整することが困難である。このため、Ｎ型ウェル中のＰＭＯＳのゲート電極の閾値をまとめて調整することが困難となる。仮に、複数のＮ型ウェルの電位をまとめて調整できるようにするには、別途複数のＮ型ウェル間にメタル配線を引き回すことになるため、配線レイアウトが複雑になり、チップ面積が増大することになる。
【００１２】
本発明は上記事情に鑑みてなされたものであり、一導電型の領域中に存在するトランジスタおよび逆導電型の領域中に存在するトランジスタのゲート電極の閾値を、それぞれまとめて制御することができる、高品質な半導体装置を安定的に提供する。
【課題を解決するための手段】
【００１３】
本発明によれば、
一導電型の半導体基板と、
前記半導体基板の素子形成面側に設けられており、前記半導体基板の底面側を介して互いに電気的に接続する、複数の一導電型の第一の領域と、
前記半導体基板の素子形成面側に、前記複数の第一の領域の各々の側部をそれぞれ囲むように連続して設けられている、逆導電型の第二の領域と、
前記第一の領域上に設けられている、第一のトランジスタと、
前記第二の領域上に設けられている、第二のトランジスタと、
を備え、
前記半導体基板中における前記第二の領域の底部は、前記半導体基板中における前記第一の領域の底部よりも、前記素子形成面を基準として深い位置に設けられていることを特徴とする半導体装置が提供される。
【００１４】
この構成によれば、半導体基板の素子形成面側において、海状に設けられた逆導電型の第二の領域に囲まれた状態で島状に設けられた複数の一導電型の第一の領域の底部が、半導体基板の底面側を介して互いに接続する。このため、第一の領域の電位は、半導体基板の底面側を介して同電位に調節される。また、第二の領域は海状に設けられているため、第二の領域全体として同電位に調節される。その結果、複数の一導電型の領域中に存在するトランジスタおよび逆導電型の領域中に存在するトランジスタのゲート電極の閾値を、それぞれ制御することができる。
【００１５】
また、この構成によれば、逆導電型の第二の領域の底部が、第一の領域の底部よりも深い位置に設けられているため、逆導電型の領域の幅が狭い場合にも、逆導電型の領域の抵抗を低減できる。また、半導体基板の素子形成面側において、海状に設けられた逆導電型の第二の領域に囲まれた状態で島状に複数の一導電型の第一の領域を設ける場合にも、第一の領域は同導電型の基板に接続されているため低抵抗となり、高品質な半導体装置が安定的に得られる。
【００１６】
よって、この構成によれば、複数の一導電型の領域中に存在するトランジスタおよび逆導電型の領域中に存在するトランジスタのゲート電極の閾値を、それぞれ制御することができる、高品質な半導体装置が安定的に得られる。
【発明の効果】
【００１７】
本発明によれば、複数の一導電型の領域および逆導電型の領域が特定の配置からなるため、複数の一導電型の領域中に存在するトランジスタおよび逆導電型の領域中に存在するトランジスタのゲート電極の閾値を、それぞれ制御することができる、高品質な半導体装置が安定的に得られる。
【発明を実施するための最良の形態】
【００１８】
本発明において、上記第二の領域は、素子形成面に垂直な直線方向について、逆導電型の不純物濃度の分布が複数のピークを有するように構成することができる。
【００１９】
この構成によれば、２段階の逆導電型の不純物のイオン注入などの通常の製造プロセスにより、上記半導体装置を安定的に製造可能である。
【００２０】
本発明において、上記第二の領域は、半導体基板中における第一の領域と素子形成面を基準として略同一の深さに設けられており、複数の第一の領域の各々の側部をそれぞれ囲むように連続して設けられている、逆導電型の上部領域と、半導体基板中における第一の領域よりも、素子形成面を基準として深い位置に、上部領域と接して設けられている、逆導電型の下部領域と、を含む構成とすることができる。
【００２１】
この構成によれば、上記第二の領域全体の深さは、半導体基板中における第一の領域よりも深い位置に設けられており、上部領域と接して設けられている下部領域より、大きくなる。このため、上記第二の領域全体の抵抗が低減される。
【００２２】
本発明において、上記下部領域は、上部領域のうち複数の第一の領域に挟まれている部分の底面側に設けられていてもよい。
【００２３】
この構成によれば、上部領域のうち複数の第一の領域に挟まれている部分は、底面側に設けられている下部領域と電気的に接続するため、抵抗を低減することができる。
【００２４】
本発明において、上記下部領域の一部は、第一の領域の直下に張り出している構成とすることができる。
【００２５】
この構成によれば、下部領域の幅が上部領域の幅よりも大きいため、第二の領域全体の抵抗が効率よく低減される。
【００２６】
また、本発明において、上記下部領域は、上部領域のうち第二のトランジスタが設けられている部分の底面側に設けられていてもよい。
【００２７】
この構成によれば、上部領域のうち第二のトランジスタが設けられている部分は、底面側に設けられている下部領域と電気的に接続するため、抵抗を低減することができる。このため、第二のトランジスタの動作特性を向上できる。
【００２８】
本発明において、上記一導電型は、Ｐ型であり、上記逆導電型は、Ｎ型であってもよい。
【００２９】
この構成によれば、一般に半導体装置の基板として用いられるＰ型半導体基板を用いて、Ｎ型不純物をイオン注入するなどの通常の製造プロセスにより、上記半導体装置を安定的に製造可能である。
【００３０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００３１】
<実施形態１>
図１は、本実施形態に係る半導体装置の構成を説明するための水平断面図および縦断面図である。
【００３２】
本実施形態に係る半導体装置は、Ｐ型Ｓｉ基板１０９（一導電型の半導体基板）を備える。また、この半導体装置は、Ｐ型Ｓｉ基板１０９の素子形成面側に設けられており、Ｐ型Ｓｉ基板１０９の底面側を介して互いに接続する、複数のＰ型ウェル１０３ａ、１０３ｂ（一導電型の第一の領域）を備える。また、この半導体装置は、Ｐ型Ｓｉ基板１０９の素子形成面側に、Ｐ型ウェル１０３ａ、１０３ｂの各々の側部を囲むように連続して設けられている、Ｎ型ウェル１０１（逆導電型の第二の領域の上部領域）を備える。すなわち、素子形成面に水平な一断面において、Ｐ型ウェル１０３ａ、１０３ｂの断面は、Ｎ型ウェル１０１の断面中に配置されている。別の表現をすれば、Ｐ型ウェル１０３ａ、１０３ｂの周囲のＮ型ウェル１０１は、互いに連続して設けられている。
【００３３】
また、この半導体装置は、Ｐ型ウェル１０３ａ、１０３ｂ上に設けられている、ＮＭＯＳトランジスタ１０７ａ、１０７ｂ（第一のトランジスタ）を備える。また、この半導体装置は、Ｎ型ウェル１０１上に設けられている、ＰＭＯＳトランジスタ１０５ａ、１０５ｂ、１０５ｃ（第二のトランジスタ）と、を備える。
【００３４】
また、本実施形態に係る半導体装置は、Ｎ型ウェル１０１の直下に設けられており、Ｎ型ウェル１０１と電気的に接続する、Ｎ型ウェル１３３（逆導電型の第二の領域の下部領域）を備える。すなわち、Ｎ型ウェル１０１およびＮ型ウェル１３３からなるＮ型ウェル全体の深さは、Ｐ型ウェル１０３ａ、１０３ｂの深さよりも大きい。
【００３５】
図１（ａ）は、本実施形態の半導体装置を素子形成面に平行な平面で切断した水平断面図である。
【００３６】
本実施形態では、複数のＰ型ウェル１０３ａ、１０３ｂが島状に、Ｎ型ウェル１０１が海状に形成されており、複数のＰ型ウェル１０３ａ、１０３ｂの底部は、Ｐ型Ｓｉ基板１０９の底部のＰ型の領域を介して互いに接続している。すなわち、複数のＰ型ウェル１０３ａ、１０３ｂは、外周側面をＮ型ウェル１０１に囲まれている。一方、Ｎ型ウェル１０１は、単一の海状に形成されている。
【００３７】
Ｐ型ウェル１０３ａ上には、ＮＭＯＳトランジスタ１０７ａが形成されている。また、Ｐ型ウェル１０３ｂ上には、ＮＭＯＳトランジスタ１０７ｂが形成されている。また、Ｎ型ウェル１０１上には、ＰＭＯＳトランジスタ１０５ａ、１０５ｂ、１０５ｃが形成されている。また、Ｎ型ウェル１０１には、Ｎ型ウェルコンタクト１３１も形成されている。
【００３８】
図１（ｂ）は、本実施形態の半導体装置をＡ−Ａ’線に沿って切断した縦断面図である。
【００３９】
Ｐ型Ｓｉ基板１０９上には、Ｐ型ウェル１０３ａがその周囲をＮ型ウェル１０１で囲まれた形状で形成されている。すなわち、Ｐ型ウェル１０３ａ、１０３ｂが島状に、Ｎ型ウェル１０１が海状になっている。Ｐ型ウェル１０３ａ、１０３ｂおよびＮ型ウェル１０１はロジック領域用のウェルとして機能する。Ｐ型ウェル１０３ａ、１０３ｂおよびＮ型ウェル１０１には、それぞれコアトランジスタであるＮＭＯＳトランジスタ１０７ａ、１０７ｂおよびＰＭＯＳトランジスタ１０５ａ、１０５ｂ、１０５ｃが形成される。すなわち、各々のウェル内にはウェルと逆導電型のＭＯＳトランジスタ（ＭＯＳＦＥＴ）が形成されている。
【００４０】
ＮＭＯＳトランジスタ１０７ａは、ゲート絶縁膜１１５ａ、ゲート電極１１３ａを備える。ＰＭＯＳトランジスタ１０５ａは、ゲート絶縁膜１２５ａ、ゲート電極１２３ａを備える。
【００４１】
このゲート絶縁膜１１５ａ、１２５ａは、熱酸化で形成されている。このため、ゲート絶縁膜１１５ａ、１２５ａは、基板表面に形成されている。一方、ポリシリコンからなるゲート電極１１３ａ、１２３ａは、素子分離領域１１１（ＳＴＩ）の上に一部重なって設けられている。
【００４２】
ＮＭＯＳトランジスタ１０７ａ、ＰＭＯＳトランジスタ１０５ａ、Ｎ型ウェルコンタクト１３１の間には、それぞれ素子分離領域１１１が設けられている。素子形成面を基準としたＰ型ウェル１０３ａ、１０３ｂおよびＮ型ウェル１０１の深さは同程度である。Ｎ型ウェル１０１の直下にはＮ型ウェル１３３が形成されている。すなわち、Ｎ型ウェル１３３は、Ｐ型ウェル１０３ａ、１０３ｂの底部よりも深い位置に形成されている。
【００４３】
ここで、素子形成面を基準として、Ｐ型ウェル１０３ａ、１０３ｂと、Ｎ型ウェル１０１と、は略同一の深さに設けられている。一般的な半導体装置においては、Ｐ型ウェルとＮ型ウェルとは略同一の深さに設ける構成が一般的であるため、Ｐ型ウェル１０３ａ、１０３ｂと、Ｎ型ウェル１０１と、が略同一の深さであれば、Ｐ型ウェル１０３ａ、１０３ｂと、Ｎ型ウェル１０１と、をＰ型Ｓｉ基板１０９の素子形成面側に周知のプロセスにより安定的に製造することができる。
【００４４】
また、Ｎ型ウェル１０１とＮ型ウェル１３３とは、図では、上下２段のウェルとして示しているが、あわせてひとつのＮ型ウェルを構成しているとみてもよい。このとき、このひとつのＮ型ウェル（Ｎ型ウェル１０１およびＮ型ウェル１３３）内には、素子形成面に垂直な方向について、Ｎ型不純物濃度の分布が複数のピークを示す。また、このひとつのＮ型ウェル（Ｎ型ウェル１０１およびＮ型ウェル１３３）の底部は、Ｐ型ウェル１０３ａ、１０３ｂの底部よりも深い位置に形成されていることになる。
【００４５】
図１（ｃ）は、本実施形態の半導体装置をＢ−Ｂ’線に沿って切断した縦断面図である。
【００４６】
ＰＭＯＳトランジスタ１０５ｃは、２つのＮＭＯＳトランジスタ１０７ａ、１０７ｂがそれぞれ形成されている２つのＰ型ウェル１０３ａ、１０３ｂ間に挟まれた、狭いＮ型ウェル１０１に形成されている。このとき、Ｎ型ウェル１０１に形成されているすべてのＰＭＯＳトランジスタ１０５ａ、１０５ｂ、１０５ｃのゲート電極１２３ａ、１２３ｃ（一部不図示）の閾値（Ｎ型ウェル１０１の電位により調節される）は、Ｐ型Ｓｉ基板１０９の素子形成面に形成された１点のＮ型ウェルコンタクト１３１を介してＮ型ウェル１０１に対して印加される電圧により制御される。
【００４７】
以下、本実施形態に係る半導体装置の動作について説明する。
【００４８】
本実施形態では、半導体装置の外部に電源（不図示）を設け、電源電圧を１．０Ｖとする。なお、この電源には、電圧可変器（不図示）が接続されている。この電源を電圧可変器を介してＰ型Ｓｉ基板１０９の周縁部に設けられているＰ型ウェルコンタクト（不図示）に接続し、Ｐ型ウェルコンタクトに０〜−２．０Ｖの間の所望の値の電圧（Ｖｐｗ）を印加する。このとき、Ｐ型Ｓｉ基板１０９がＰ型であるため、コア領域に複数の島状の領域として設けられているＰ型ウェル１０３ａ、１０３ｂの電位はすべてＶｐｗに調整される。これにより、複数の島状のＰ型ウェル１０３ａ、１０３ｂに設けられているＮＭＯＳトランジスタのゲート電極１１３ａ、１１３ｂ（一部不図示）の閾値を任意の値に設定できる。
【００４９】
一方、この電源を別の電圧可変器（不図示）を介してＮ型ウェルコンタクト１３１に接続し、Ｎ型ウェルコンタクト１３１に１．０Ｖ〜３．０Ｖの間の所望の値の電圧（Ｖｎｗ）を印加する。コア領域のＮ型ウェル１０１は、単一の海状の配置によりすべてつながっているため、コア領域のすべてのＮ型ウェル１０１の電位はすべてＶｎｗ［Ｗ］に調整される。これにより、Ｎ型ウェル１０１に設けられているＰＭＯＳトランジスタ１０５ａ、１０５ｂ、１０５ｃのゲート電極１２３ａ、１２３ｃ（一部不図示）の閾値を任意の値に設定できる。
【００５０】
本実施形態に係る半導体装置の製造工程について、以下説明する。
【００５１】
図２は、本実施形態に係る半導体装置の製造工程について説明するための工程断面図である。
まず、図２（ａ）に示すように、Ｐ型Ｓｉ基板１０９の素子形成面に周知の方法により所定の素子分離領域１１１を形成する。素子分離領域１１１は、Ｐ型Ｓｉ基板１０９の素子形成面の所定領域にマスク（不図示）を用いて浅い溝を形成し、この溝内に絶縁材料を埋設し、あるいは溝の内面に絶縁膜を形成した後各種材料を充填して浅溝素子分離（ＳＴＩ）として形成する。
【００５２】
次いで、図２（ｂ）に示すように、Ｐ型Ｓｉ基板１０９の素子形成面にフォトレジストを塗布してパターニングして得られるフォトレジストマスク１３５を用いて、リンを１ＭｅＶ、２×１０13ｃｍ-2の条件でイオン注入し、素子形成面から所定の深さの領域に海状のＮ型ウェル１３３を形成する。このＮ型ウェル１３３は、後述するコア領域のＰＭＯＳトランジスタ１０５ｃなどを形成する予定の領域の下部に形成する。
【００５３】
図３は、本実施形態に係る半導体装置の製造工程について説明するための工程断面図である。
続いて、図３（ａ）に示すように、フォトレジストマスク１３５を用いて、リンを４５０ｋｅＶ、２×１０13ｃｍ-2の条件でイオン注入し、Ｎ型ウェル１３３の上部に海状のＮ型ウェル１０１を形成する。このＮ型ウェル１０１は、後述するコア領域のＰＭＯＳトランジスタ１０５ｃなどを形成する予定の領域の下部に形成するだけでなく、海状に広がるように形成する。
【００５４】
そして、図３（ｂ）に示すように、フォトレジストマスク１３５を除去し、Ｐ型Ｓｉ基板１０９の素子形成面にフォトレジストをあらためて塗布してパターニングして得られるフォトレジストマスク１４５を用いて、ボロンを１８０ｋｅＶ、３×１０13ｃｍ-2でイオン注入し、Ｐ型ウェル１０３ａ、１０３ｂを形成する。このＰ型ウェル１０３ａ、１０３ｂは、後述するコア領域のＮＭＯＳトランジスタ１０７ａ、１０７ｂなどを形成する予定の領域の下部に形成する。
【００５５】
図４は、本実施形態に係る半導体装置の製造工程について説明するための工程断面図である。
次いで、図４（ａ）に示すように、フォトレジストマスク１４５を除去し、周知の方法により、後述するＮＭＯＳトランジスタ１０７ａ、１０７ｂおよびＰＭＯＳトランジスタ１０５ｃなどを形成する領域の素子形成面上に、シリコン酸化膜からなるゲート絶縁膜１１５ａ、１１５ｂ、１２５ｃを形成する。そして、ゲート絶縁膜１１５ａ、１１５ｂ、１２５ｃ上にポリシリコン膜からなるゲート電極１１３ａ、１１３ｂ、１２３ｃを形成（サイドウォールは不図示）する。具体的には、Ｐ型Ｓｉ基板１０９の素子形成面上に、シリコン酸化膜とポリシリコン膜との積層膜を形成し、フォトレジストマスク（不図示）を用いて、選択エッチングしてパターニングすることにより、ゲート絶縁膜１１５ａ、１１５ｂ、１２５ｃおよびゲート電極１１３ａ、１１３ｂ、１２３ｃを形成する。
【００５６】
続いて、図４（ｂ）に示すように、ＰＭＯＳトランジスタ１０５ｃの形成領域（Ｎ型ウェル１０１の形成領域）をフォトレジストマスク（不図示）で覆った状態で、Ｐ型ウェル１０３ａ、１０３ｂ中に砒素（Ａｓ）を３０ｋｅＶ、５×１０15ｃｍ-2の条件でイオン注入し、ＮＭＯＳトランジスタ１０７ａ、１０７ｂのソース電極およびドレイン電極として機能するｎ+拡散領域１１７ａ、１１９ａ、１１７ｂ、１１９ｂを形成する。
【００５７】
図５は、本実施形態に係る半導体装置の製造工程について説明するための工程断面図である。
そして、図５（ａ）に示すように、ＮＭＯＳトランジスタ１０７ａ、１０７ｂの形成領域（Ｐ型ウェル１０３ａ、１０３ｂの形成領域）をフォトレジストマスク（不図示）で覆った状態で、Ｎ型ウェル１０１中にボロン（Ｂ）を２ｋｅＶ、５×１０15ｃｍ-2の条件でイオン注入し、ＰＭＯＳトランジスタ１０５ｃのソース電極およびドレイン電極として機能するｐ+拡散領域１２７ｃ、１２９ｃを形成する。
【００５８】
図５（ａ）に示す半導体装置の部分ｂの拡大断面図を、図５（ｂ）に示す。図３（ａ）で説明したＮ型不純物の２段階のイオン注入では、Ｐ型Ｓｉ基板１０９の素子形成面にフォトレジストを塗布してパターニングして得られるフォトレジストマスク１３５を用いて、リンを１ＭｅＶ、２×１０13ｃｍ-2の条件でイオン注入し、素子形成面から所定の深さの領域に海状のＮ型ウェル１３３（下部領域）を形成する。次いで、フォトレジストマスク１３５を用いて、リンを４５０ｋｅＶ、２×１０13ｃｍ-2の条件でイオン注入し、Ｎ型ウェル１３３の上部に海状のＮ型ウェル１０１（上部領域）を形成する。
【００５９】
この際、素子形成面を基準として相対的に深い位置に形成されるＮ型ウェル１３３では、イオン注入されたリンが水平方向に広がりやすい。これに対して、素子形成面を基準として相対的に浅い位置に形成されるＮ型ウェル１０１では、イオン注入されたリンが水平方向に広がりにくい。イオン注入の横方向の広がりを考えると、イオン注入のエネルギーが高い方が横に広がりやすいためである。このため、Ｎ型ウェル１３３の水平方向の大きさは、Ｎ型ウェル１０１の水平方向の大きさよりも大きくなりやすい。すなわち、Ｎ型ウェル１３３の幅は、Ｎ型ウェル１０１のうちＰ型ウェル１０３ａ、１０３ｂに挟まれている部分の幅よりも、Ｐ型ウェル１０３ａ、１０３ｂを結び、素子形成面に垂直な平面を基準とする断面視において大きくなりやすい。別の表現をすれば、Ｎ型ウェル１３３の一部は、Ｐ型ウェル１０３ａ、１０３ｂの底面の一部と接する位置にまで張出しやすい。
【００６０】
以下、本実施形態に係る半導体装置の作用効果について説明する。
【００６１】
本実施形態によれば、Ｐ型ウェル１０３ａ、１０３ｂに形成されている複数のＮＭＯＳトランジスタ１０７ａ、１０７ｂのゲート電極の閾値を一括して制御することができる。また、Ｎ型ウェル１０１に形成されているＰＭＯＳトランジスタ１０５ｃのゲート電極の閾値を一括して制御することができる。
【００６２】
また、本実施形態によれば、半導体装置の小型化を実現できる。すなわち、単一のＰ型Ｓｉ基板１０９上に設けられている、複数の島状のＰ型ウェル１０３ａ、１０３ｂの電位を、Ｐ型Ｓｉ基板１０９の底面側の領域を介して互いに接続するため、Ｐ型ウェル１０３ａ、１０３ｂ間を接続する配線を省略できる。このため、Ｐ型Ｓｉ基板１０９外部の配線の引き回しを減らすことができ、半導体装置の小型化を実現できる。
【００６３】
また、本実施形態によれば、半導体装置のＮ型ウェルの抵抗を低減できる。すなわち、Ｎ型ウェル１０１のうち２つのＰ型ウェル１０３ａ、１０３ｂ間に挟まれた部分に形成されたＰＭＯＳトランジスタ１０５ｃと、Ｎ型ウェルコンタクト１３１との間は、Ｎ型ウェル１０１の幅が狭い部分を含む領域で接続されているため、Ｎ型ウェル１３３が設けられていない場合には、抵抗がやや高くなる。しかし、本実施形態では、Ｎ型ウェル１３３がＰ型ウェル１０３ａ、１０３ｂより深い位置に設けられているので、ＰＭＯＳトランジスタ１０５ｃと、Ｎ型ウェルコンタクト１３１との間の抵抗は低減される。
【００６４】
<実施形態２>
図６は、実施形態２に係る半導体装置の構成を説明するための水平断面図および縦断面図である。
【００６５】
本実施形態に係る半導体装置の構成は、実施形態１に係る半導体装置の構成と、基本的には同様である。なお、本実施形態では、実施形態１と同様の構成と異なり、海状の浅いＮ型ウェル２０１のうちＰ型ウェル２０３ａに挟まれたＰＭＯＳトランジスタ２０５ｃが形成されている領域の直下にのみ、深い方のＮ型ウェル２３３が設けられている。
【００６６】
図６（ａ）は、本実施形態の半導体装置を素子形成面に平行な平面で切断した水平断面図である。
【００６７】
本実施形態では、複数のＰ型ウェル２０３ａ、２０３ｂが島状に、Ｎ型ウェル２０１が海状に形成されており、複数のＰ型ウェル２０３ａ、２０３ｂの底部は、Ｐ型Ｓｉ基板２０９の底部のＰ型の領域を介して互いに接続している。すなわち、複数のＰ型ウェル２０３ａ、２０３ｂは、外周側面をＮ型ウェル２０１に囲まれている。一方、Ｎ型ウェル２０１は、単一の海状に形成されている。
【００６８】
Ｐ型ウェル２０３ａ上には、ＮＭＯＳトランジスタ２０７ａが形成されている。また、Ｐ型ウェル２０３ｂ上には、ＮＭＯＳトランジスタ２０７ｂが形成されている。また、Ｎ型ウェル２０１上には、ＰＭＯＳトランジスタ２０５ａ、２０５ｂ、２０５ｃが形成されている。また、Ｎ型ウェル２０１には、Ｎ型ウェルコンタクト２３１も形成されている。
【００６９】
図６（ｂ）は、本実施形態の半導体装置をＡ−Ａ’線に沿って切断した縦断面図である。
【００７０】
Ｐ型Ｓｉ基板２０９上には、Ｐ型ウェル２０３ａがその周囲をＮ型ウェル２０１で囲まれた形状で形成されている。すなわち、Ｐ型ウェル２０３ａ、２０３ｂが島状に、Ｎ型ウェル２０１が海状になっている。Ｐ型ウェル２０３ａ、２０３ｂおよびＮ型ウェル２０１はロジック領域用のウェルとして機能する。Ｐ型ウェル２０３ａ、２０３ｂおよびＮ型ウェル２０１には、それぞれコアトランジスタであるＮＭＯＳトランジスタ２０７ａ、２０７ｂおよびＰＭＯＳトランジスタ２０５ａ、２０５ｂ、２０５ｃが形成される。すなわち、各々のウェル内にはウェルと逆導電型のＭＯＳトランジスタ（ＭＯＳＦＥＴ）が形成されている。
【００７１】
ＮＭＯＳトランジスタ２０７ａは、ゲート絶縁膜２１５ａ、ゲート電極２１３ａ、Ｎ+拡散領域２１７ａ（ソース電極）、Ｎ+拡散領域２１９ａ（ドレイン電極）を備える。ＰＭＯＳトランジスタ２０５ａは、ゲート絶縁膜２２５ａ、ゲート電極２２３ａ、Ｐ+拡散領域２２７ｃ（ソース電極）、Ｐ+拡散領域２２９ｃ（ドレイン電極）を備える。
【００７２】
このゲート絶縁膜２１５ａ、２２５ａは、熱酸化で形成されている。このため、ゲート絶縁膜２１５ａ、２２５ａは、基板表面に形成されている。一方、ポリシリコンからなるゲート電極２１３ａ、２２３ａは、素子分離領域２１１（ＳＴＩ）の上に一部重なって設けられている。
【００７３】
ＮＭＯＳトランジスタ２０７ａ、ＰＭＯＳトランジスタ２０５ａ、Ｎ型ウェルコンタクト２３１の間には、それぞれ素子分離領域２１１が設けられている。素子形成面を基準としたＰ型ウェル２０３ａ、２０３ｂおよびＮ型ウェル２０１の深さは同程度である。
【００７４】
図６（ｃ）は、本実施形態の半導体装置をＢ−Ｂ’線に沿って切断した縦断面図である。
【００７５】
ＰＭＯＳトランジスタ２０５ｃは、２つのＮＭＯＳトランジスタ２０７ａ、２０７ｂがそれぞれ形成されている２つのＰ型ウェル２０３ａ、２０３ｂ間に挟まれた、狭いＮ型ウェル２０１に形成されている。このとき、Ｎ型ウェル２０１に形成されているすべてのＰＭＯＳトランジスタ２０５ａ、２０５ｂ、２０５ｃのゲート電極２１３ａ、２１３ｃ（一部不図示）の閾値（Ｎ型ウェル２０１の電位により調節される）は、Ｐ型Ｓｉ基板２０９の素子形成面に形成された１点のＮ型ウェルコンタクト２３１を介してＮ型ウェル２０１に対して印加される電圧により制御される。
【００７６】
ここで、本実施形態では、海状のＮ型ウェル２０１全体のうち、Ｐ型ウェル２０３ａ、２０３ｂに挟まれており、ＰＭＯＳトランジスタ２０５ｃが形成されている部分の直下に、Ｎ型ウェル２３３が形成されている。すなわち、Ｎ型ウェル２３３は、Ｐ型ウェル２０３ａ、２０３ｂの底部よりも深い位置に形成されている。また、海状のＮ型ウェル２０１全体のうち、Ｐ型ウェル２０３ａ、２０３ｂに挟まれていない部分の直下には、Ｎ型ウェル２３３が形成されていない。
【００７７】
本実施形態に係る半導体装置の作用効果について、以下説明する。
【００７８】
本実施形態に係る半導体装置の作用効果は、実施形態１に係る半導体装置の作用効果にくわえ、さらに以下の作用効果も奏する。
【００７９】
すなわち、本実施形態の半導体装置では、特に抵抗の増大が生じやすい箇所において、重点的にＮ型ウェル全体の深さを大きくする構成を有するため、効率よくＮ型ウェルの抵抗を低減できる。すなわち、Ｎ型ウェル２０１のうち、海状の浅いＮ型ウェル２０１のうちＰ型ウェル２０３ａ、２０３ｂに挟まれたＰＭＯＳトランジスタ２０５ｃが形成されている領域の直下にのみ、深い方のＮ型ウェル２３３を設けるため、この箇所のＮ型ウェル全体（Ｎ型ウェル２０１およびＮ型ウェル２３３）の抵抗を効率よく低減できる。
【００８０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【図面の簡単な説明】
【００８１】
【図１】実施形態１に係る半導体装置の構成を説明するための水平断面図および縦断面図である。
【図２】実施形態１に係る半導体装置の製造工程について説明するための工程断面図である。
【図３】実施形態１に係る半導体装置の製造工程について説明するための工程断面図である。
【図４】実施形態１に係る半導体装置の製造工程について説明するための工程断面図である。
【図５】実施形態１に係る半導体装置の製造工程について説明するための工程断面図である。
【図６】実施形態２に係る半導体装置の構成を説明するための水平断面図および縦断面図である。
【図７】従来公知の半導体装置の構成を説明するための縦断面図である。
【符号の説明】
【００８２】
３  半導体基板
４  Ｐウェル
５  ディープＮウェル
６  Ｐウェル
７  Ｎウェル
１０１  Ｎ型ウェル
１０３  Ｐ型ウェル
１０５  ＰＭＯＳトランジスタ
１０７  ＮＭＯＳトランジスタ
１０９  Ｐ型Ｓｉ基板
１１１  素子分離領域
１１３  ゲート電極
１１５  ゲート絶縁膜
１１７  Ｎ+拡散領域
１１９  Ｎ+拡散領域
１２３  ゲート電極
１２５  ゲート絶縁膜
１２７  Ｐ+拡散領域
１２９  Ｐ+拡散領域
１３１  Ｎ型ウェルコンタクト
１３３  Ｎ型ウェル
１３５  フォトレジストマスク
１４５  フォトレジストマスク
２０１  Ｎ型ウェル
２０３  Ｐ型ウェル
２０５  ＰＭＯＳトランジスタ
２０７  ＮＭＯＳトランジスタ
２０９  Ｐ型Ｓｉ基板
２１１  素子分離領域
２１３  ゲート電極
２１５  ゲート絶縁膜
２１７  Ｎ+拡散領域
２１９  Ｎ+拡散領域
２２３  ゲート電極
２２５  ゲート絶縁膜
２２７  Ｐ+拡散領域
２２９  Ｐ+拡散領域
２３１  Ｎ型ウェルコンタクト
２３３  Ｎ型ウェル
ＶＤＤ  電源
ＧＮＤ  接地端子
Ｐ+  不純物領域
Ｎ+  不純物領域
【図１】
2006093260.tif 000003
【図２】
2006093260.tif 000004
【図３】
2006093260.tif 000005
【図４】
2006093260.tif 000006
【図５】
2006093260.tif 000007
【図６】
2006093260.tif 000008
【図７】
2006093260.tif 000009