(57)【要約】【課題】  バイポーラトランジスタを必要とするプロセスに容易に適合することができる半導体装置の製造方法を用いながら、電極となる半導体膜自体に発生する寄生抵抗の影響を低減し、かつ半導体基板とコンタクト部を形成しない、つまり寄生容量を抑えた半導体装置を提供することを目的とする。【解決手段】  下部引き出し電極としての半導体膜を開口し、開口窓の底部と側壁に容量膜を形成し、容量膜とシリサイド層１２６からなるコンタクト部を近接させる構造とすることで、下部引き出し電極になる半導体膜自体の寄生抵抗の影響を低減することができ、かつ、半導体基板とコンタクト部を形成しないので、半導体基板に対する寄生容量を抑えた容量素子を得ることができる。【選択図】  図１５
2006165405.tif 000002
【特許請求の範囲】
【請求項１】
容量素子とバイポーラトランジスタが並存する半導体装置であって、
前記容量素子が、
半導体基板の素子形成領域の周囲に形成された分離絶縁体層と、
前記半導体基板上に形成された半導体層と、
前記半導体層の中央上に開口窓を残して前記半導体層と前記絶縁体層の上に跨って形成された容量素子の引き出し電極と、
前記開口窓の周囲に沿って前記容量素子の引き出し電極上に形成された絶縁膜と、
前記開口窓の底部と側壁に形成された容量膜と、
前記容量膜を介して前記開口窓の側壁に形成されたサイドウォールと、
前記サイドウォール，前記容量膜および前記絶縁膜上に形成された半導体膜と、
前記容量素子の引き出し電極の表面に形成されたシリサイド層と
を有し、前記シリサイド層と前記容量膜が近接されることを特徴とする半導体装置。
【請求項２】
前記開口窓の幅は前記サイドウォールの膜厚の２倍よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
容量素子とバイポーラトランジスタが並存する半導体装置であって、
前記容量素子が、
半導体基板の素子形成領域の周囲に形成された分離絶縁体層と、
前記半導体基板上に形成された半導体層と、
前記半導体層の中央上に開口窓を残して前記半導体層と前記絶縁体層の上に跨って形成された容量素子の引き出し電極と、
前記開口窓の周囲に沿って前記容量素子の引き出し電極上に形成された絶縁膜と、
前記開口窓の底部と側壁に形成された容量膜と、
前記容量膜を介して前記開口窓の側壁に形成されたサイドウォールと、
前記サイドウォールおよび前記絶縁膜上に形成された半導体膜と、
前記容量素子の引き出し電極の表面に形成されたシリサイド層と
を有し、前記シリサイド層と前記容量膜が近接されることを特徴とする半導体装置。
【請求項４】
前記開口窓の幅は前記サイドウォールの膜厚の２倍よりも小さいことを特徴とする請求項３に記載の半導体装置。
【請求項５】
容量素子とバイポーラトランジスタとを有する半導体装置の製造方法であって、
コレクタ領域及び容量素子領域となる半導体基板の周囲に分離絶縁体層を形成する工程と、
前記半導体基板上にベース領域及び下部電極になる半導体層を形成する工程と、
前記半導体層上に第１の容量膜を形成する工程と、
前記第１の容量膜，前記半導体層および前記分離絶縁体層の上に跨って外部ベースと容量素子の引き出し電極を形成する工程と、
前記容量素子の引き出し電極上に絶縁膜を形成する工程と、
前記半導体層の中央上の前記絶縁膜と前記容量素子の引き出し電極をエッチングしてエミッタ領域と容量領域になる開口窓を形成する工程と、
前記開口窓内に第２の容量膜を形成する工程と、
前記第２の容量膜を介して前記開口窓の側壁にサイドウォールを形成する工程と、
前記エミッタ領域の前記第１の容量膜と前記第２の容量膜をエッチングする工程と、
前記エミッタ領域の前記半導体層と前記容量領域の前記第１の容量膜の上を覆い、前記絶縁膜上に半導体膜を形成する工程と、
前記半導体層にエミッタ層を形成する工程と、
前記容量素子の引き出し電極と前記半導体膜の表面にシリサイド層を形成する工程と
を有し、前記第１の容量膜と前記第２の容量膜のエッチング工程において、レジストマスクを用いて選択的にエッチングすることを特徴とする半導体装置の製造方法。
【請求項６】
前記容量領域の開口窓は前記エミッタ領域の開口窓に比べて幅が大きいことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
容量素子とバイポーラトランジスタとを有する半導体装置の製造方法であって、
コレクタ領域及び容量素子領域となる半導体基板の周囲に分離絶縁体層を形成する工程と、
前記半導体基板上にベース領域及び下部電極になる半導体層を形成する工程と、
前記半導体層上に第１の容量膜を形成する工程と、
前記第１の容量膜，前記半導体層および前記分離絶縁体層の上に跨って外部ベースと容量素子の引き出し電極を形成する工程と、
前記容量素子の引き出し電極上に絶縁膜を形成する工程と、
前記半導体層の中央上の前記絶縁膜と前記容量素子の引き出し電極をエッチングしてエミッタ領域と容量領域になる開口窓を形成する工程と、
前記開口窓内に第２の容量膜を形成する工程と、
前記第２の容量膜を介して前記開口窓の側壁にサイドウォールを形成する工程と、
前記エミッタ領域の前記第１の容量膜と前記第２の容量膜をエッチングする工程と、
前記エミッタ領域の前記半導体層と前記容量領域の前記第１の容量膜と前記第２の容量膜の上を覆い、前記絶縁膜上に半導体膜を形成する工程と、
前記半導体層にエミッタ層を形成する工程と、
前記容量素子の引き出し電極と前記半導体膜の表面にシリサイド層を形成する工程と
を有し、前記第１の容量膜と第２の容量膜のエッチング工程において、前記容量領域の開口窓内は前記サイドウォールで埋め込まれていることを特徴とする半導体装置の製造方法。
【請求項８】
前記容量領域の開口窓は前記エミッタ領域の開口窓に比べて幅が小さいことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記容量素子の引き出し電極，前記サイドウォールと前記半導体膜は多結晶シリコン膜であることを特徴とする請求項５または請求項６または請求項７または請求項８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記半導体層はシリコンとゲルマニウムの合金または炭素を含むシリコンとゲルマニウムの合金の混半導体層であることを特徴とする請求項５または請求項６または請求項７または請求項８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は容量素子とバイポーラトランジスタとを有する半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体の微細化が進み、ＬＳＩに搭載される容量素子には低寄生抵抗化、低寄生容量化が求められている。
このような要求を満足する手段として、図３０の従来の容量素子の構造概略図に示すような、多結晶シリコン膜上に誘電膜を形成し、誘電膜上にさらに多結晶シリコン膜を配置する構造の容量素子を形成する提案が数多く見られる（例えば、特許文献１参照）。
【０００３】
また、移動体通信機器の高性能化や小型化が進展する中、高周波分野のＬＳＩでは高速動作可能なバイポーラトランジスタと集積可能な容量素子が必要とされている。
【特許文献１】特開平５−２９９５７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の容量素子において、下部電極は、第１の多結晶シリコン膜４で形成されており、上部電極は第２の多結晶シリコン膜６を平坦に形成している。このため、第１の多結晶シリコン膜４と第２の多結晶シリコン膜６自体の抵抗が寄生抵抗として発生する。また、第２の電極膜９は半導体基板１に低抵抗化するためのシリサイド層を形成することなく直接Ｐ型拡散層にコンタクトを取る構造であるからコンタクト抵抗が加わり、さらに半導体基板１の寄生抵抗や寄生容量が加わるといった問題点があった。
【０００５】
本発明は上記の問題点を解決するもので、バイポーラトランジスタを必要とするプロセスに容易に適合することができる半導体装置の製造方法を用いながら、電極となる半導体膜自体に発生する寄生抵抗の影響を低減し、かつ半導体基板とコンタクト部を形成しない、つまり寄生容量を抑えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために、本発明の請求項１記載の半導体装置は、容量素子とバイポーラトランジスタが並存する半導体装置であって、前記容量素子が、半導体基板の素子形成領域の周囲に形成された分離絶縁体層と、前記半導体基板上に形成された半導体層と、前記半導体層の中央上に開口窓を残して前記半導体層と前記絶縁体層の上に跨って形成された容量素子の引き出し電極と、前記開口窓の周囲に沿って前記容量素子の引き出し電極上に形成された絶縁膜と、前記開口窓の底部と側壁に形成された容量膜と、前記容量膜を介して前記開口窓の側壁に形成されたサイドウォールと、前記サイドウォール，前記容量膜および前記絶縁膜上に形成された半導体膜と、前記容量素子の引き出し電極の表面に形成されたシリサイド層とを有し、前記シリサイド層と前記容量膜が近接されることを特徴とする。
【０００７】
請求項２記載の半導体装置は、請求項１に記載の半導体装置において、前記開口窓の幅は前記サイドウォールの膜厚の２倍よりも大きいことを特徴とする。
請求項３記載の半導体装置は、容量素子とバイポーラトランジスタが並存する半導体装置であって、前記容量素子が、半導体基板の素子形成領域の周囲に形成された分離絶縁体層と、前記半導体基板上に形成された半導体層と、前記半導体層の中央上に開口窓を残して前記半導体層と前記絶縁体層の上に跨って形成された容量素子の引き出し電極と、前記開口窓の周囲に沿って前記容量素子の引き出し電極上に形成された絶縁膜と、前記開口窓の底部と側壁に形成された容量膜と、前記容量膜を介して前記開口窓の側壁に形成されたサイドウォールと、前記サイドウォールおよび前記絶縁膜上に形成された半導体膜と、前記容量素子の引き出し電極の表面に形成されたシリサイド層とを有し、前記シリサイド層と前記容量膜が近接されることを特徴とする。
【０００８】
請求項４記載の半導体装置は、請求項３に記載の半導体装置において、前記開口窓の幅は前記サイドウォールの膜厚の２倍よりも小さいことを特徴とする。
請求項５記載の半導体装置の製造方法は、容量素子とバイポーラトランジスタとを有する半導体装置の製造方法であって、コレクタ領域及び容量素子領域となる半導体基板の周囲に分離絶縁体層を形成する工程と、前記半導体基板上にベース領域及び下部電極になる半導体層を形成する工程と、前記半導体層上に第１の容量膜を形成する工程と、前記第１の容量膜，前記半導体層および前記分離絶縁体層の上に跨って外部ベースと容量素子の引き出し電極を形成する工程と、前記容量素子の引き出し電極上に絶縁膜を形成する工程と、前記半導体層の中央上の前記絶縁膜と前記容量素子の引き出し電極をエッチングしてエミッタ領域と容量領域になる開口窓を形成する工程と、前記開口窓内に第２の容量膜を形成する工程と、前記第２の容量膜を介して前記開口窓の側壁にサイドウォールを形成する工程と、前記エミッタ領域の前記第１の容量膜と前記第２の容量膜をエッチングする工程と、前記エミッタ領域の前記半導体層と前記容量領域の前記第１の容量膜の上を覆い、前記絶縁膜上に半導体膜を形成する工程と、前記半導体層にエミッタ層を形成する工程と、前記容量素子の引き出し電極と前記半導体膜の表面にシリサイド層を形成する工程とを有し、前記第１の容量膜と前記第２の容量膜のエッチング工程において、レジストマスクを用いて選択的にエッチングすることを特徴とする。
【０００９】
請求項６記載の半導体装置の製造方法は、請求項５に記載の半導体装置の製造方法において、前記容量領域の開口窓は前記エミッタ領域の開口窓に比べて幅が大きいことを特徴とする。
【００１０】
請求項７記載の半導体装置の製造方法は、容量素子とバイポーラトランジスタとを有する半導体装置の製造方法であって、コレクタ領域及び容量素子領域となる半導体基板の周囲に分離絶縁体層を形成する工程と、前記半導体基板上にベース領域及び下部電極になる半導体層を形成する工程と、前記半導体層上に第１の容量膜を形成する工程と、前記第１の容量膜，前記半導体層および前記分離絶縁体層の上に跨って外部ベースと容量素子の引き出し電極を形成する工程と、前記容量素子の引き出し電極上に絶縁膜を形成する工程と、前記半導体層の中央上の前記絶縁膜と前記容量素子の引き出し電極をエッチングしてエミッタ領域と容量領域になる開口窓を形成する工程と、前記開口窓内に第２の容量膜を形成する工程と、前記第２の容量膜を介して前記開口窓の側壁にサイドウォールを形成する工程と、前記エミッタ領域の前記第１の容量膜と前記第２の容量膜をエッチングする工程と、前記エミッタ領域の前記半導体層と前記容量領域の前記第１の容量膜と前記第２の容量膜の上を覆い、前記絶縁膜上に半導体膜を形成する工程と、前記半導体層にエミッタ層を形成する工程と、前記容量素子の引き出し電極と前記半導体膜の表面にシリサイド層を形成する工程とを有し、前記第１の容量膜と第２の容量膜のエッチング工程において、前記容量領域の開口窓内は前記サイドウォールで埋め込まれていることを特徴とする。
【００１１】
請求項８記載の半導体装置の製造方法は、請求項７に記載の半導体装置の製造方法において、前記容量領域の開口窓は前記エミッタ領域の開口窓に比べて幅が小さいことを特徴とする。
【００１２】
請求項９記載の半導体装置の製造方法は、請求項５または請求項６または請求項７または請求項８のいずれかに記載の半導体装置の製造方法において、前記容量素子の引き出し電極，前記サイドウォールと前記半導体膜は多結晶シリコン膜であることを特徴とする。
【００１３】
請求項１０記載の半導体装置の製造方法は、請求項５または請求項６または請求項７または請求項８のいずれかに記載の半導体装置の製造方法において、前記半導体層はシリコンとゲルマニウムの合金または炭素を含むシリコンとゲルマニウムの合金の混半導体層であることを特徴とする。
【００１４】
以上により、バイポーラトランジスタを必要とするプロセスに容易に適合することができる半導体装置の製造方法を用いながら、電極となる半導体膜自体に発生する寄生抵抗の影響を低減し、かつ半導体基板とコンタクト部を形成しない、つまり寄生容量を抑えた半導体装置を提供することができる。
【発明の効果】
【００１５】
本発明の半導体装置によれば、下部引き出し電極としての半導体膜を開口し、開口窓の底部と側壁に容量膜を形成し、容量膜とシリサイド層からなるコンタクト部を近接させる構造とすることで、下部引き出し電極になる半導体膜自体の寄生抵抗の影響を低減することができ、かつ、半導体基板とコンタクト部を形成しないので、半導体基板に対する寄生容量を抑えた容量素子を得ることができる。
【００１６】
また、本発明の半導体装置の製造方法によれば、容量形成領域を保護するマスク工程を追加することにより、任意の開口幅の容量素子を形成することが可能となり、バイポーラトランジスタを必要とするプロセスに容易に適合することができる半導体装置の製造方法を用いながら、電極となる半導体膜自体に発生する寄生抵抗の影響を低減し、かつ半導体基板とコンタクト部を形成しない、つまり寄生容量を抑えた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
（実施の形態１）
以下、本発明の実施の形態１について、図面を参照しながら説明する。図１〜図１５は、実施の形態１における半導体装置の製造工程を示す工程断面図である。なお、レジスト膜の除去工程については説明を省略している箇所もある。
【００１８】
まず、図１の実施の形態１における半導体装置の深いトレンチ形成工程を示す工程断面図に示すように、比抵抗が例えば１０〜１５Ω・ｃｍの（１００）面を主面とするシリコン単結晶からなるＰ型半導体基板１００にレジスト膜（図示せず）を形成し、これを用いてＰ型半導体基板１００にＮ型埋め込み層１０１を（Ａｓ＋）を加速エネルギー３０ｋｅＶでドーズ量１Ｅ１５個／ｃｍ２〜３Ｅ１５個／ｃｍ２注入し形成する。熱処理を行った後、全面にＮ型エピタキシャル層１０２を抵抗率１．０Ωｃｍで０．５μｍ程度の厚さで形成する。次に、Ｎ型埋め込み層１０１の側方にこれより深いトレンチ１０３を、３μｍ程度の深さで形成し、熱酸化を行って深いトレンチ１０３の表面を酸化する。さらに、例えば多結晶シリコンを堆積後、エッチバックを行って深いトレンチ１０３を多結晶シリコンで充填する。
【００１９】
次に、図２の実施の形態１における半導体装置の浅いトレンチ形成工程を示す工程断面図に示すように、レジスト膜１０４を形成し、このレジスト膜１０４を用いて浅いトレンチ１０５を、約０．４μｍの深さで形成する。次に、図３の実施の形態１における半導体装置のコレクタ引き出し部製造工程を示す工程断面図に示すように、全面に第１のシリコン酸化膜１０６を堆積後、化学的機械研磨法（ＣＭＰ）などにより平坦化を行い、すべての浅いトレンチ１０５を第１のシリコン酸化膜１０６で充填する。その後、コレクタ金属電極のコンタクト部分にレジスト膜（図示せず）をマスクとしてＮ型不純物を、例えばリンイオン（Ｐ＋）を加速エネルギー６０ｋｅＶ、ドーズ量１Ｅ１５個／ｃｍ２〜３Ｅ１５個／ｃｍ２注入してＮ型のコレクタ引き出し部１０７を形成する。
【００２０】
次に、図４の実施の形態１における半導体装置のベース領域形成工程を示す工程断面図に示すように、全面に第２のシリコン酸化膜１０８を４０〜５０ｎｍの厚さで形成後、第１の多結晶シリコン膜１０９を９０〜１００ｎｍの厚さで堆積する。その後、レジスト膜１１０を形成し、これを用いてシリコン酸化膜１０８と第１の多結晶シリコン膜１０９のエッチングを行い、容量素子とバイポーラトランジスタのベース形成領域を定義する。
【００２１】
次に、図５の実施の形態１における半導体装置のＰ型シリコン膜形成工程を示す工程断面図に示すように、レジスト膜１１０を除去した後、選択エピタキシャル成長により半導体層としてＰ型のエピタキシャル層１１１を８０〜１００ｎｍの厚さ・ホウ素濃度１Ｅ２１ａｔｏｍｓ／ｃｍ３〜１Ｅ２２ａｔｏｍｓ／ｃｍ３の濃度で形成する。この時、第１の多結晶シリコン膜１０９上にもＰ型のシリコン膜１１２が形成される。このように、Ｐ型のエピタキシャル層１１１を選択エピタキシャル成長する場合、Ｐ型のエピタキシャル層１１１の成長膜厚が厚くなると、選択性が破れシリコン酸化膜上にもＰ型のシリコン膜１１２が多結晶成長してパーティクルの原因となる可能性がある。そこで、第１の多結晶シリコン膜１０９をＰ型のシリコン膜１１２のシード層として形成しておくことが望ましい。
【００２２】
次に、図６の実施の形態１における半導体装置の第３のシリコン酸化膜形成工程を示す工程断面図に示すように、全面に第３のシリコン酸化膜１１３を約１５ｎｍの厚さで形成する。次に、さらにその上にレジスト膜１１４を形成し、これを用いてエッチングを行いＰ型のエピタキシャル層１１１の中央部のみに第３のシリコン酸化膜１１３を残す。
【００２３】
次に、図７の実施の形態１における半導体装置の第４のシリコン酸化膜形成工程を示す工程断面図に示すように、全面にＰ型の多結晶シリコン膜１１５を約２００ｎｍの厚さで堆積する。この後、Ｐ型の多結晶シリコン膜１１５上に絶縁膜となる第４のシリコン酸化膜１１６を約１００ｎｍの厚さで形成する。次に、図８の実施の形態１における半導体装置の開口窓形成工程を示す工程断面図に示すように、レジスト膜１１７を形成し、これを用いてＰ型の多結晶シリコン膜１１５及び第４のシリコン酸化膜１１６のエッチングを行い、開口窓１１８を形成する。これによって、第３のシリコン酸化膜１１３の中央部が露出し、Ｐ型のエピタキシャル層１１１および第１のシリコン酸化膜１０６上に跨ってＰ型の多結晶シリコン膜１１５が残る構成となる。
【００２４】
次に、図９の実施の形態１における半導体装置のサイドウォール形成工程を示す工程断面図に示すように、レジスト膜１１７を除去した後、第５のシリコン酸化膜１１９を約１５ｎｍの厚さで全面に堆積する。これにより、第４のシリコン酸化膜１１６上及び開口部１１８の側壁と開口部１１８の底部に第５のシリコン酸化膜１１９が形成される（なお、図面では開口部１１８の側壁に形成された第５のシリコン酸化膜１１９だけを図示している）。その後、例えばＮ型の多結晶シリコン膜を開口窓１１８に約１００ｎｍの厚さで形成し、エッチバックを行ってサイドウォール１２０を形成する。ここで、開口窓１１８の幅は予めサイドウォールを形成するＮ型の多結晶シリコン膜の膜厚の２倍よりも大きく形成している。また、容量形成領域の開口窓１１８は大きな容量値を得るために、バイポーラトランジスタ形成領域の開口窓１１８よりも大きく形成することが望ましい。その後、図１０の実施の形態１における半導体装置の電極領域形成工程を示す工程断面図に示すようにレジスト膜１２１を形成し、ウェットエッチを行ってバイポーラトランジスタ形成領域のサイドウォール１２０に囲まれた部分の第５のシリコン酸化膜１１９及び第３のシリコン酸化膜１１３をエッチングする。これにより、Ｐ型のエピタキシャル層１１１の中央部が露出する。
【００２５】
次に、図１１の実施の形態１における半導体装置のＮ型電極加工工程を示す工程断面図に示すように、半導体膜であるＮ型の多結晶シリコン膜１２２を、リン濃度３Ｅ２０ａｔｏｍｓ／ｃｍ３〜７Ｅ２０ａｔｏｍｓ／ｃｍ３の濃度で形成し、急速熱処理法で例えば９００℃・１０秒間により熱処理を行う。これにより、バイポーラトランジスタ形成領域では、Ｎ型の多結晶シリコン膜１２２中のＮ型不純物がＰ型のエピタキシャル層１１１に拡散し、エミッタ層１２３が形成される。次に、レジスト膜１２４形成し、レジスト膜１２４をマスクとして、Ｎ型の電極領域外に形成されているＮ型の多結晶シリコン膜１２２と第５のシリコン酸化膜１１９と第４のシリコン酸化膜１１６を選択的にエッチングして、Ｎ型の電極を加工する。その後、レジスト膜１２４を除去する。
【００２６】
次に、図１２の実施の形態１における半導体装置のコレクタ領域形成工程を示す工程断面図に示すようにレジスト膜１２５を形成し、Ｐ型の多結晶シリコン膜１１５とＰ型のシリコン膜１１２と第１の多結晶シリコン膜１０９との３層を同時にドライエッチングにより加工する。次に、ウェットエッチにより、第２のシリコン酸化膜１０８を除去する。
【００２７】
次に、図１３の実施の形態１における半導体装置のスパッタ工程を示す工程断面図に示すように、例えばチタンをスパッタし、熱処理によりシリサイド層１２６を形成する。次に、図１４の実施の形態１における半導体装置のコンタクト窓形成工程を示す工程断面図に示すように、層間絶縁膜として第６のシリコン酸化膜１２７を形成し、化学的機械研磨法（ＣＭＰ）などを用いて、第６のシリコン酸化膜１２７の表面を平坦化する。さらに、レジスト膜（図示せず）をマスクとして、第６のシリコン酸化膜１２７の一部をエッチングし、コンタクト窓を形成する。最後に、図１５の実施の形態１における半導体装置の配線形成工程を示す工程断面図に示すように、例えば金属配線として、スパッタリング法などによりチタンナイトライド密着層１２８を形成し、次にＡｌ膜を堆積し、その後、レジスト膜（図示せず）をマスクとしてＡｌ膜をエッチングして、Ａｌ配線１２９を形成すれば本発明の半導体装置が完成する。
【００２８】
図１５おける”ｃａｐａｃｉｔａｎｃｅ”に示したような容量素子は、例えば開口窓１１８（図８参照）の底部面積１０００μｍ角の場合、シリコン酸化膜の比誘電率を３．９とすれば約１１５０ｐＦの容量が形成可能となる。誘電膜にはシリコン酸化膜を用いたが、これは例えばシリコン窒化膜といったシリコン酸化膜より比誘電率の高い誘電膜を使用しても良い。
【００２９】
以上のように、本実施の形態によれば、図１５に示したように、従来例とは異なり容量形成用マスクの工程追加とサリサイド化技術を採用し、加えて引き出し電極であるＰ型の多結晶シリコン膜１１５下に近接して、素子分離としての第１のシリコン酸化膜１０６を形成している。これらによって、容量引き出し電極であるＰ型の多結晶シリコン膜１１５上の大部分は低抵抗化されたシリサイド層１２６であり、かつ容量膜（第３のシリコン酸化膜１１３と第５のシリコン酸化膜１１９）に近接して位置している。このため引き出し電極の寄生抵抗を低減することが可能である。と同時に、容量引き出し電極であるＰ型の多結晶シリコン膜１１５は、素子分離としての第１のシリコン酸化膜１０６上に形成されていることからシリコン基板間の寄生容量を低減することができる。
【００３０】
また、実施の形態１で示したように、容量形成領域を保護するマスク工程を追加することにより、任意の開口幅の容量素子を形成することが可能となり、バイポーラトランジスタの形成フローに１マスクを追加するだけで容易に、バイポーラトランジスタを必要とするプロセスに容易に適合することができる半導体装置の製造方法を用いながら、電極となる半導体膜自体に発生する寄生抵抗の影響を低減し、かつ半導体基板とコンタクト部を形成しない、つまり寄生容量を抑えた半導体装置を提供することができる。
（実施の形態２）
以下、本発明の実施の形態２について、図面を参照しながら説明する。図１６〜図２９は、実施の形態２における半導体装置の製造工程を示す工程断面図である。なお、レジスト膜の除去工程については説明を省略している。
【００３１】
まず、図１６の実施の形態２における半導体装置の深いトレンチ形成工程を示す工程断面図に示すように、比抵抗が例えば１０〜１５Ω・ｃｍの（１００）面を主面とするシリコン単結晶からなるＰ型半導体基板２００にレジスト膜（図示せず）を形成し、これを用いてＰ型半導体基板２００にＮ型埋め込み層２０１を（Ａｓ＋）を加速エネルギー３０ｋｅＶでドーズ量１Ｅ１５個／ｃｍ２〜３Ｅ１５個／ｃｍ２注入し形成する。熱処理を行った後、全面にＮ型エピタキシャル層２０２を抵抗率１．０Ωｃｍで０．５μｍ程度の厚さで形成する。次に、Ｎ型埋め込み層２０１の側方にこれより深いトレンチ２０３を約３μｍの深さで形成し、その後、熱酸化を行って深いトレンチ２０３の表面を酸化する。さらに、例えば多結晶シリコンを堆積後、エッチバックを行って深いトレンチ２０３を多結晶シリコンで充填する。
【００３２】
次に、図１７の実施の形態２における半導体装置の浅いトレンチ形成工程を示す工程断面図に示すように、レジスト膜２０４を形成し、これを用いて浅いトレンチ２０５を、約０．４μｍの深さで形成する。次に、図１８の実施の形態２における半導体装置のコレクタ引き出し部製造工程を示す工程断面図に示すように、全面に第１のシリコン酸化膜２０６を堆積後、化学的機械研磨法（ＣＭＰ）などにより平坦化を行い、すべての浅いトレンチ２０５を第１のシリコン酸化膜２０６で充填する。その後、コレクタ金属電極のコンタクト部分にレジスト膜（図示せず）をマスクとしてＮ型不純物を例えばリンイオン（Ｐ＋）を加速エネルギー６０ｋｅＶドーズ量１Ｅ１５個／ｃｍ２〜３Ｅ１５個／ｃｍ２注入してＮ型のコレクタ引き出し部２０７を形成する。
【００３３】
次に、図１９の実施の形態２における半導体装置のベース領域形成工程を示す工程断面図に示すように、全面に第２のシリコン酸化膜２０８を４０〜５０ｎｍの厚さで形成後、第１の多結晶シリコン膜２０９を９０〜１００ｎｍの厚さで堆積する。その後、レジスト膜２１０を形成し、これを用いてシリコン酸化膜２０８と第１の多結晶シリコン膜２０９のエッチングを行い、容量素子とバイポーラトランジスタのベース形成領域を定義する。
【００３４】
次に、図２０の実施の形態２における半導体装置のＰ型シリコン膜形成工程を示す工程断面図に示すように、選択エピタキシャル成長により半導体層としてＰ型のエピタキシャル層２１１を８０〜１００ｎｍの厚さ・ホウ素濃度１Ｅ２１ａｔｏｍｓ／ｃｍ３〜１Ｅ２２ａｔｏｍｓ／ｃｍ３の濃度で形成する。この時、第１の多結晶シリコン膜２０９上にもＰ型のシリコン膜２１２が形成される。このように、Ｐ型のエピタキシャル層２１１を選択エピタキシャル成長する場合、Ｐ型のエピタキシャル層２１１の成長膜厚が厚くなると、選択性が破れシリコン酸化膜上にもＰ型のシリコン膜２１２が多結晶成長してパーティクルの原因となる可能性がある。そこで、第１の多結晶シリコン膜２０９をＰ型のシリコン膜２１２のシード層として形成しておくことが望ましい。
【００３５】
次に、図２１の実施の形態２における半導体装置の第３のシリコン酸化膜形成工程を示す工程断面図に示すように、第３のシリコン酸化膜２１３を約１５ｎｍの厚さで形成する。次に、レジスト膜２１４を形成し、これを用いエッチングを行い、Ｐ型のエピタキシャル層２１１の中央部のみに第３のシリコン酸化膜２１３を残す。
【００３６】
次に、図２２の実施の形態２における半導体装置の第４のシリコン酸化膜形成工程を示す工程断面図に示すように、全面にＰ型の多結晶シリコン膜２１５を約２００ｎｍの厚さで堆積する。この後、Ｐ型の多結晶シリコン膜２１５上に絶縁膜となる第４のシリコン酸化膜２１６を約１００ｎｍの厚さで形成する。次に、図２３の実施の形態２における半導体装置の開口窓形成工程を示す工程断面図に示すように、レジスト膜２１７を形成し、これを用いてＰ型の多結晶シリコン膜２１５及び第４のシリコン酸化膜２１６エッチングを行い、開口窓２１８を形成する。これによって、第３のシリコン酸化膜２１３の中央部が露出し、Ｐ型のエピタキシャル層２１１および第１のシリコン酸化膜２０６上に跨ってＰ型の多結晶シリコン膜２１５が残る構成となる。
【００３７】
次に、図２４の実施の形態２における半導体装置のサイドウォール形成工程を示す工程断面図に示すように、第５のシリコン酸化膜２１９を約１５ｎｍの厚さで全面に堆積する。これにより、第４のシリコン酸化膜２１６上及び開口部２１８の側壁と開口部２１８の底部に第５のシリコン酸化膜２１９が形成される（なお、図面では開口部２１８の側壁に形成された第５のシリコン酸化膜２１９だけを図示している）。例えばＮ型の多結晶シリコン膜を約１００ｎｍの厚さで形成してエッチバックを行い、サイドウォール２２０を形成する。この時、素子形成領域の開口窓２１８の幅はサイドウォールを形成するＮ型の多結晶シリコン膜の膜厚の２倍よりも小さく形成する。これにより、容量素子形成領域では両サイドのサイドウォール２２０が接して形成される。よって、素子形成領域の開口窓２１８は、バイポーラトランジスタ形成領域の開口窓２１８に比べてその幅が小さく形成されている。その後、ウェットエッチを行ってバイポーラトランジスタ形成領域のサイドウォール２２０に囲まれた部分の第５のシリコン酸化膜２１９及び第３のシリコン酸化膜２１３をエッチングする。これにより、バイポーラトランジスタ形成領域のＰ型のエピタキシャル層２１１の中央部が露出する。
【００３８】
次に、図２５の実施の形態２における半導体装置の電極領域形成工程を示す工程断面図に示すように、半導体膜であるＮ型の多結晶シリコン膜２２１をリン濃度３Ｅ２０ａｔｏｍｓ／ｃｍ３〜７Ｅ２０ａｔｏｍｓ／ｃｍ３の濃度で形成し、急速熱処理法で例えば９００℃・１０秒間により熱処理を行う。これにより、バイポーラトランジスタ形成領域においてＮ型の多結晶シリコン膜２２１中のＮ型不純物がＰ型のエピタキシャル層２１１に拡散し、エミッタ層２２２が形成される。次に、レジスト膜２２３形成し、レジスト膜２２３をマスクとして、Ｎ型の電極領域外に形成されているＮ型の多結晶シリコン膜２２１と第５のシリコン酸化膜２１９と第４のシリコン酸化膜２１６を選択的にエッチングして、Ｎ型の電極を加工する。
【００３９】
次に、図２６の実施の形態２における半導体装置のシリコン膜除去工程を示す工程断面図に示すように、レジスト膜２２４を形成し、Ｐ型の多結晶シリコン膜２１５とＰ型のシリコン膜２１２と第１の多結晶シリコン膜２０９との３層を同時にドライエッチングにより加工する。次に、ウェットエッチにより、第２のシリコン酸化膜２０８を除去する。
【００４０】
次に、図２７の実施の形態２における半導体装置のスパッタ工程を示す工程断面図に示すように、例えばチタンをスパッタし、熱処理によりシリサイド層２２５を形成する。次に、図２８の実施の形態２における半導体装置のコンタクト窓工程を示す工程断面図に示すように、層間絶縁膜として第６のシリコン酸化膜２２６を形成し、化学的機械研磨法（ＣＭＰ）などを用いて、第６のシリコン酸化膜２２６の表面を平坦化する。さらに、レジスト膜（図示せず）をマスクとして、第６のシリコン酸化膜２２６の一部をエッチングし、コンタクト窓を形成する。最後に、図２９の実施の形態２における半導体装置の配線形成工程を示す工程断面図に示すように、例えば金属配線として、スパッタリング法などによりチタンナイトライド密着層２２７を形成し、次にＡｌ膜を堆積し、その後、レジスト膜（図示せず）をマスクとしてＡｌ膜をエッチングして、Ａｌ配線２２８を形成すれば本発明の半導体装置が完成する。図２９に示したような容量素子は、例えば開口窓２１８の底部面積１０００μｍ×０．２μｍの場合、シリコン酸化膜の比誘電率を３．９とすれば約１ｐＦの容量が形成可能となる。この容量素子を並べて配置することで所望の容量値を得ることができる。
【００４１】
以上のように、本実施の形態によれば、図２９に示したように、従来例とは異なり自己整合型の形成方法とサリサイド化技術を採用し、加えて引き出し電極であるＰ型の多結晶シリコン膜２１５下に近接して、素子分離としての第１のシリコン酸化膜２０６を形成している。これらによって、容量引き出し電極であるＰ型の多結晶シリコン膜２１５上の大部分は低抵抗化されたシリサイド層２２５であり、かつ容量膜（第３のシリコン酸化膜２１３と第５のシリコン酸化膜２１９）に近接して位置している。このため引き出し電極の寄生抵抗を低減することが可能である。と同時に、容量引き出し電極であるＰ型の多結晶シリコン膜２１５は、素子分離としての第１のシリコン酸化膜２０６上に形成されていることからシリコン基板間の寄生容量を低減することができる。
【００４２】
また、上記実施の形態２で示したように、実施の形態１に比べて容量形成領域の開口幅が狭いため、容量形成領域を保護するマスク工程を追加することなく、バイポーラトランジスタを必要とするプロセスに容易に適合することができる半導体装置の製造方法を用いながら、電極となる半導体膜自体に発生する寄生抵抗の影響を低減し、かつ半導体基板とコンタクト部を形成しない、つまり寄生容量を抑えた半導体装置を提供することができる。
【００４３】
上記の実施の形態１および実施の形態２においては、バイポーラトランジスタのうち、特にＮＰＮトランジスタを例にとって説明したが、これはＰＮＰトランジスタであっても良い。
【００４４】
また、誘電膜にはシリコン酸化膜を用いたが、これは例えばシリコン窒化膜といった誘電性のものであれば良い。
また、上記のＮ型埋め込み層を形成後にＮ型エピタキシャル層を形成したが、これらは高エネルギー注入により形成しても良い。この場合、比較的コストの高いエピタキシャル成長工程の削減が可能となる。
【００４５】
また、深いトレンチはシリコン酸化膜及び多結晶シリコンを充填したが、これはシリコン酸化膜のみでも良い。
また、Ｐ型のエピタキシャル層はＳｉであってもＳｉＧｅ（シリコンゲルマニウム）、ＳｉＧｅＣ（シリコンゲルマニウムカーボン）、ＳｉＣ（シリコンカーバイド）などの混晶半導体でも良い。
【００４６】
また、容量素子領域のＰ型のエピタキシャル層は注入により上部電極と同じくＮ型化しても良い。
また、層間絶縁膜を平坦化する際にＣＭＰを用いたが、これはレジストエッチバック法を用いて、平坦化しても良く、また層間絶縁膜を流動性のものとし、熱処理によりリフローさせて平坦化しても良い。また、必ずしも平坦化を行う必要はない。
【００４７】
また、配線にＡＬを使用したが、これはＷ、Ｔｉ、Ｃｕといった金属あるいは金属合金でも良い。
さらに、プロセスを限定して説明したが、例えば酸化膜を形成する際の熱酸化とＣＶＤ、エッチングする際のドライエッチとウェットエッチといった具合に互換性のあるプロセスであれば良い。
【産業上の利用可能性】
【００４８】
本発明は、電極となる半導体膜自体に発生する寄生抵抗の影響を低減し、かつ半導体基板とコンタクト部を形成しないことにより寄生容量を抑えることができ、容量素子とバイポーラトランジスタとを有する半導体装置および半導体装置の製造方法等に有用である。
【図面の簡単な説明】
【００４９】
【図１】実施の形態１における半導体装置の深いトレンチ形成工程を示す工程断面図
【図２】実施の形態１における半導体装置の浅いトレンチ形成工程を示す工程断面図
【図３】実施の形態１における半導体装置のコレクタ引き出し部製造工程を示す工程断面図
【図４】実施の形態１における半導体装置のベース領域形成工程を示す工程断面図
【図５】実施の形態１における半導体装置のＰ型シリコン膜形成工程を示す工程断面図
【図６】実施の形態１における半導体装置の第３のシリコン酸化膜形成工程を示す工程断面図
【図７】実施の形態１における半導体装置の第４のシリコン酸化膜形成工程を示す工程断面図
【図８】実施の形態１における半導体装置の開口窓形成工程を示す工程断面図
【図９】実施の形態１における半導体装置のサイドウォール形成工程を示す工程断面図
【図１０】実施の形態１における半導体装置の電極領域形成工程を示す工程断面図
【図１１】実施の形態１における半導体装置のＮ型電極加工工程を示す工程断面図
【図１２】実施の形態１における半導体装置のコレクタ領域形成工程を示す工程断面図
【図１３】実施の形態１における半導体装置のスパッタ工程を示す工程断面図
【図１４】実施の形態１における半導体装置のコンタクト窓形成工程を示す工程断面図
【図１５】実施の形態１における半導体装置の配線形成工程を示す工程断面図
【図１６】実施の形態２における半導体装置の深いトレンチ形成工程を示す工程断面図
【図１７】実施の形態２における半導体装置の浅いトレンチ形成工程を示す工程断面図
【図１８】実施の形態２における半導体装置のコレクタ引き出し部製造工程を示す工程断面図
【図１９】実施の形態２における半導体装置のベース領域形成工程を示す工程断面図
【図２０】実施の形態２における半導体装置のＰ型シリコン膜形成工程を示す工程断面図
【図２１】実施の形態２における半導体装置の第３のシリコン酸化膜形成工程を示す工程断面図
【図２２】実施の形態２における半導体装置の第４のシリコン酸化膜形成工程を示す工程断面図
【図２３】実施の形態２における半導体装置の開口窓形成工程を示す工程断面図
【図２４】実施の形態２における半導体装置のサイドウォール形成工程を示す工程断面図
【図２５】実施の形態２における半導体装置の電極領域形成工程を示す工程断面図
【図２６】実施の形態２における半導体装置のシリコン膜除去工程を示す工程断面図
【図２７】実施の形態２における半導体装置のスパッタ工程を示す工程断面図
【図２８】実施の形態２における半導体装置のコンタクト窓工程を示す工程断面図
【図２９】実施の形態２における半導体装置の配線形成工程を示す工程断面図
【図３０】従来の容量素子の構造概略図
【符号の説明】
【００５０】
１      半導体基板
２      素子分離
３      第１の絶縁膜
４      第１のポリシリコン膜
５      第２の絶縁膜
６      第２のポリシリコン膜
７      保護膜
８      第１の電極膜
９      第２の電極膜
１００  Ｐ型半導体基板
１０１  Ｎ型埋め込み層
１０２  Ｎ型エピタキシャル層
１０３  深いトレンチ
１０４  レジスト膜
１０５  浅いトレンチ
１０６  第１のシリコン酸化膜
１０７  Ｎ型のコレクタ引き出し部
１０８  第２のシリコン酸化膜
１０９  第１の多結晶シリコン膜
１１０  レジスト膜
１１１  Ｐ型のエピタキシャル層
１１２  Ｐ型のシリコン膜
１１３  第３のシリコン酸化膜
１１４  レジスト膜
１１５  Ｐ型の多結晶シリコン膜
１１６  第４のシリコン酸化膜
１１７  レジスト膜
１１８  開口窓
１１９  第５のシリコン酸化膜
１２０  サイドウォール
１２１  レジスト膜
１２２  Ｎ型の多結晶シリコン膜
１２３  エミッタ層
１２４  レジスト膜
１２５  レジスト膜
１２６  シリサイド層
１２７  第６のシリコン酸化膜
１２８  チタンナイトライド密着層
１２９  ＡＬ配線
２００  Ｐ型半導体基板
２０１  Ｎ型埋め込み層
２０２  Ｎ型エピタキシャル層
２０３  深いトレンチ
２０４  レジスト膜
２０５  浅いトレンチ
２０６  第１のシリコン酸化膜
２０７  Ｎ型のコレクタ引き出し部
２０８  第２のシリコン酸化膜
２０９  第１の多結晶シリコン膜
２１０  レジスト膜
２１１  Ｐ型のエピタキシャル層
２１２  Ｐ型のシリコン膜
２１３  第３のシリコン酸化膜
２１４  レジスト膜
２１５  Ｐ型の多結晶シリコン膜
２１６  第４のシリコン酸化膜
２１７  レジスト膜
２１８  開口窓
２１９  第５のシリコン酸化膜
２２０  サイドウォール
２２１  Ｎ型の多結晶シリコン膜
２２２  エミッタ層
２２３  レジスト膜
２２４  レジスト膜
２２５  シリサイド層
２２６  第６のシリコン酸化膜
２２７  チタンナイトライド密着層
２２８  ＡＬ配線
【図１】
2006165405.tif 000003
【図２】
2006165405.tif 000004
【図３】
2006165405.tif 000005
【図４】
2006165405.tif 000006
【図５】
2006165405.tif 000007
【図６】
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【図７】
2006165405.tif 000009
【図８】
2006165405.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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