(57)【要約】【課題】１段目の駆動ＭＯＳトランジスタとしてエンハンスメントＭＯＳトランジスタを用いた構成を採ると、エンハンスメントＭＯＳトランジスタが表面チャネルを利用したトランジスタであり、トランジスタサイズも小さいことから、１段目の駆動ＭＯＳトランジスタが１／ｆノイズの支配的な回路構成となってしまう。【解決手段】ＣＣＤ固体撮像装置の出力回路１７において、当該出力回路１７を２段ソースフォロア回路構成とし、１段目の駆動ＭＯＳトランジスタ２１としてデプレッションＭＯＳトランジスタを用い、２段目の駆動ＭＯＳトランジスタ２２としてエンハンスメントＭＯＳトランジスタを用いるようにする。【選択図】図２
2006165290.tif 000002
【特許請求の範囲】
【請求項１】
感光部で光電変換された信号電荷を転送する電荷転送部と、
前記電荷転送部で転送された信号電荷を電気信号に変換する電荷検出部と、
前記電荷検出部で変換された電気信号を出力する出力回路を具備し、
前記出力回路は、少なくとも２段構成のソースフォロア回路からなり、１段目のソースフォロア回路の駆動トランジスタにデプレッションＭＯＳトランジスタを用いた
ことを特徴とする固体撮像装置。
【請求項２】
前記電荷検出部は、前記電荷転送部から信号電荷が注入されるフローティングディフュージョン部と、リセットドレイン電圧が印加されたリセットドレイン部と、前記フローティングディフュージョン部の電荷を選択的に前記リセットドレイン部に排出するリセットゲート部とを有し、
前記リセットドレイン電圧の電圧値が前記出力回路の電源電圧の電圧値よりも低く設定されている
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記出力回路は、２段目以降のソースフォロア回路の駆動トランジスタにエンハンスメントＭＯＳトランジスタを用いた
ことを特徴とする請求項１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特にＣＣＤ(Charge Coupled Device)固体撮像装置に代表される電荷転送型固体撮像装置に関する。
【背景技術】
【０００２】
電荷転送型固体撮像装置、例えばＣＣＤ固体撮像装置は、光電変換素子を含む複数の画素が例えば行列状に２次元配置されてなり、これら各画素で光電変換された信号電荷を垂直転送部に読み出しかつ当該垂直転送部にて垂直転送し、さらに水平転送部にて水平転送した後、電荷検出部で電気信号、例えば電圧信号に変換し、かつソースフォロア回路からなる出力回路を介してＣＣＤ出力として導出する構成となっている。
【０００３】
従来、ＣＣＤ固体撮像装置の出力回路としては、図３に示すように、ソース電極とドレイン電極が接続された駆動ＭＯＳトランジスタ１０１および負荷ＭＯＳトランジスタ１１１からなる１段目のソースフォロア回路と、ソース電極とドレイン電極が接続された駆動ＭＯＳトランジスタ１０２および負荷ＭＯＳトランジスタ１１２からなる２段目のソースフォロア回路と、ソース電極とドレイン電極が接続された駆動ＭＯＳトランジスタ１０３および負荷ＭＯＳトランジスタ１１３からなる３段目のソースフォロア回路とを有する３段ソースフォロア回路構成のものが知られている（例えば、特許文献１参照）。
【０００４】
図３において、駆動ＭＯＳトランジスタ１０１，１０２，１０３の各ドレイン電極は、電源端子１３１に共通に接続されている。電源端子１３１には、電源電圧ＶＤＤが印加されている。負荷ＭＯＳトランジスタ１１１，１１２，１１３の各ソース電極は、抵抗１２１，１２２，１２３を介して接地されている。
【０００５】
この３段構成のソースフォロア回路において、１段目の駆動ＭＯＳトランジスタ１０１のゲート電極は、フローティングディフュージョン（ＦＤ）の端子（以下、ＦＤ端子と記す）１３２に接続されている。このＦＤ端子１３２には、水平転送部によって水平転送されてくる信号電荷がフローティングディフュージョンに注入されることで、その電荷量に応じた電圧が発生する。
【０００６】
２段目の駆動ＭＯＳトランジスタ１０２のゲート電極は、１段目の駆動ＭＯＳトランジスタ１０１のソース電極に接続されている。３段目の駆動ＭＯＳトランジスタ１０３のゲート電極は、２段目の駆動ＭＯＳトランジスタ１０２のソース電極に接続されている。３段目の駆動ＭＯＳトランジスタ１０３のソース電極には、出力端子１３３が接続されている。負荷ＭＯＳトランジスタ１１１，１１２，１１３の各ゲート電極は、バイアス端子１３４に接続されている。バイアス端子１３４には、一定のバイアスゲート電圧ＶＧが印加されている。
【０００７】
ＦＤ端子１３２とリセットドレイン端子１３５との間には、リセットＭＯＳトランジスタ１４１が接続されている。リセットドレイン端子１３５には、リセットドレイン電圧ＶＲＤが印加されている。リセットドレイン電圧ＶＲＤは、電源電圧ＶＤＤとほぼ等しい電圧値に設定されている（ＶＲＤ≒ＶＤＤ）。リセットＭＯＳトランジスタ１４１のゲート電極は、リセットゲート端子１３６に接続されている。リセットゲート端子１３６には、リセットゲートパルスφＲＧが適宜印加される。
【０００８】
上記構成の出力回路において、リセットドレイン電圧ＶＲＤが電源電圧ＶＤＤとほぼ等しい電圧値に設定されていることから、１段目の駆動ＭＯＳトランジスタ１０１を飽和領域で動作させるために、当該駆動ＭＯＳトランジスタ１０１としてエンハンスメントＭＯＳトランジスタが用いられている。その理由は次の通りである。
【０００９】
トランジスタを駆動するに当たり、ソースフォロア回路では、トランジスタを飽和領域で使用する必要がある。また、飽和領域で使用するには、一般的に、Ｖｇｓ＞Ｖｄｓ−Ｖｔｈの条件を満足する必要がある。ここで、Ｖｇｓはゲート−ソース間電位差、Ｖｄｓはソース−ドレイン間電位差、Ｖｔｈはトランジスタの閾値電圧であり、エンハンスメントでは正（＋）、デプレッションでは負（−）の値をとる。
【００１０】
１段目の駆動ＭＯＳトランジスタ１０１においては、そのゲート電圧ＶｇがＶｇ≒ＶＲＤであるため、ＶＲＤ≒ＶＤＤで使用する場合Ｖｇ≒Ｖｄ（ドレイン電圧）となる。したがって、Ｖｇｓ＞Ｖｄｓ−Ｖｔｈの条件を満足するためには、１段目の駆動ＭＯＳトランジスタ１０１は、Ｖｔｈ＞０、即ちエンハンスメントＭＯＳトランジスタでなければならない。
【００１１】
一方、２段目、３段目の駆動ＭＯＳトランジスタ１０２，１０３としては、ノイズ、動作点を考慮し、表面チャネル型であるエンハンスメントＭＯＳトランジスタに対し、埋込チャネル型であり、基板表面からのノイズの影響を受けにくい構造のデプレッションＭＯＳトランジスタが用いられている。
【００１２】
また、駆動ＭＯＳトランジスタ１０２，１０３がエンハンスメントＭＯＳトランジスタであると、ソース電圧を下げるため、駆動ＭＯＳトランジスタ１０２，１０３に入ってくるゲート電圧が徐々に下がることになる。これはトランジスタの信頼性に関わってくる問題で、ドレイン−ゲート間電圧Ｖｄｇが高くなると、信頼性上問題となる可能性があるため、駆動ＭＯＳトランジスタ１０２，１０３としてデプレッションＭＯＳトランジスタが用いられている。
【００１３】
【特許文献１】特開２００３−２８３９２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記従来技術のように、１段目の駆動ＭＯＳトランジスタ１０１としてエンハンスメントＭＯＳトランジスタを用いた構成を採ると、エンハンスメントＭＯＳトランジスタが表面チャネルを利用したトランジスタであり、トランジスタサイズも小さいことから、１段目の駆動ＭＯＳトランジスタ１０１が、ノイズのパワースペクトルが周波数ｆに比例するいわゆる１／ｆノイズの支配的な回路構成となっている。
【００１５】
ここで、プロセス依存の係数（ゲート絶縁膜界面の電子捕獲・放出に関係する係数）をＫ、ゲート絶縁膜容量をＣｏｘ、トランジスタのチャネル長をＬ、チャネル幅をＷとすると、１／ｆノイズのパワースペクトル（ノイズ電圧Ｖｎの２乗平均）は、次式で与えられる。
【００１６】
Ｖｎ2 ＝Ｋ／（Ｃｏｘ×Ｌ×Ｗ）・１／ｆ
∝１／（Ｌ×Ｗ）
【００１７】
また、上記従来技術では、ソースフォロア回路が３段構成であるために、消費電力の観点でも不利な構造となり、加えてチップ面積（サイズ）の縮小が求められる中、出力回路の面積を縮小することが厳しい。
【課題を解決するための手段】
【００１８】
上記の課題を解決するために、本発明では、感光部で光電変換された信号電荷を転送する電荷転送部と、前記電荷転送部で転送された信号電荷を電気信号に変換する電荷検出部と、前記電荷検出部で変換された電気信号を出力する出力回路を具備する固体撮像装置において、前記出力回路を少なくとも２段構成のソースフォロア回路構成とし、１段目のソースフォロア回路の駆動トランジスタにデプレッションＭＯＳトランジスタを用いた構成を採っている。
【００１９】
上記構成の固体撮像装置において、１段目のソースフォロア回路の駆動トランジスタとしてデプレッションＭＯＳトランジスタを用いることで、当該駆動トランジスタが埋め込みチャネル構造となるため、酸化膜-シリコン界面から少し離れた部分においてキャリアが移動する。その結果、１／ｆノイズを低減できる。
【発明の効果】
【００２０】
本発明によれば、出力回路を少なくとも２段構成のソースフォロア回路構成とし、１段目のソースフォロア回路の駆動トランジスタにデプレッションＭＯＳトランジスタを用いたことで、当該駆動トランジスタが埋め込みチャネル構造となり、酸化膜-シリコン界面から少し離れた部分においてキャリアが移動するため、１／ｆノイズを低減できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２２】
図１は、本発明の一実施形態に係る電荷転送型固体撮像装置、例えばＣＣＤ固体撮像装置を示す概略構成図である。
【００２３】
本実施形態に係るＣＣＤ固体撮像装置１０は、半導体基板（チップ）１１上に例えば行列状に２次元配置された感光部（画素）１２で光電変換された信号電荷を、読み出しゲート部１３を介して垂直ＣＣＤ（垂直転送部）１４に読み出し、かつ当該垂直ＣＣＤ１４で垂直方向に転送し、さらに水平ＣＣＤ（水平転送部）１５で水平方向に転送し、水平ＣＣＤ１５の後段に設けられた電荷検出部１６で電気信号、例えば電圧信号に変換し、出力回路１７を介して出力する構成となっている。
【００２４】
図１において、感光部（画素）１２はフォトダイオード等の光電変換素子を有し、受光した光を露光期間に亘って光電変換し、光電変換によって発生する信号電荷を蓄積する。垂直ＣＣＤ１４は、感光部１２の垂直画素列ごとに配され、感光部１２の各々から読み出しゲート部１３を介して読み出される信号電荷を、垂直方向（図の下方向）に転送する。垂直ＣＣＤ１４の各々からは、水平ＣＣＤ１５に対して信号電荷が１行（１ライン）単位で転送される。
【００２５】
水平ＣＣＤ１５は、垂直ＣＣＤ１４の各々から転送される１ライン分の信号電荷を水平方向（図の左方向）に転送する。電荷検出部１６は、水平ＣＣＤ１５の転送先側の端部に配されて当該水平ＣＣＤ１５によって転送され、注入される信号電荷を電圧信号に変換する。電荷検出部１６としては、例えば、フローティングディフュージョン部（ＦＤ部）１６１、リセットドレイン部（ＲＤ部）１６２およびリセットゲート部（ＲＧ部）１６３を有するフローティングディフュージョン構成のものが用いられる。
【００２６】
このフローティングディフュージョン構成の電荷検出部１６において、ＲＤ部１６２にはそのポテンシャルが、水平ＣＣＤ１５の最終転送段のポテンシャルに対応したポテンシャルになるように、具体的には当該最終転送段の深いときのポテンシャルよりもさらに深いポテンシャルになるように、所定の電圧値のリセットドレイン電圧ＶＲＤが印加されている。また、ＲＧ部１６３のゲート電極には、リセットゲートパルスφＲＧが所定のタイミングで与えられる。これにより、ＦＤ部１６１の電位がリセットゲートパルスφＲＧの周期でリセットドレイン電圧ＶＲＤにリセットされる。
【００２７】
電荷検出部１６で電圧変換されて得られる電圧信号は、出力回路１７を介してＣＣＤ撮像信号Ｖｏｕｔとして半導体基板１１外に出力される。出力回路１７は、感光部１２、垂直ＣＣＤ１４、水平ＣＣＤ１５および電荷検出部１５と同じ半導体基板１１に搭載される周辺回路の一つであり、ソースフォロア回路構成となっている。
【００２８】
図２は、出力回路１７の構成の一例を示す回路図である。図２に示すように、本例に係る出力回路１７は、ソース電極とドレイン電極が接続された駆動ＭＯＳトランジスタ２１１および負荷ＭＯＳトランジスタ３１からなる１段目のソースフォロア回路と、ソース電極とドレイン電極が接続された駆動ＭＯＳトランジスタ２２および負荷ＭＯＳトランジスタ３２からなる２段目のソースフォロア回路とを有する２段ソースフォロア回路構成となっている。
【００２９】
図２において、駆動ＭＯＳトランジスタ２１，２２の各ドレイン電極は、電源端子５１に共通に接続されている。電源端子５１には電源電圧ＶＤＤが印加されている。負荷ＭＯＳトランジスタ３１，３２の各ソース電極は、抵抗４１，４２を介して接地されている。
【００３０】
この２段構成のソースフォロア回路において、１段目の駆動ＭＯＳトランジスタ２１のゲート電極は、ＦＤ端子（ＦＤ部１６１の端子）５２に接続されている。このＦＤ端子５２には、図１において、水平ＣＣＤ１５によって水平転送されてくる信号電荷がＦＤ部１６１に注入されることで、その電荷量に応じた電圧が発生する。
【００３１】
２段目の駆動ＭＯＳトランジスタ２２のゲート電極は、１段目の駆動ＭＯＳトランジスタ２１のソース電極に接続されている。２段目の駆動ＭＯＳトランジスタ２２のソース電極には出力端子５３が接続されている。負荷ＭＯＳトランジスタ３１，３２の各ゲート電極は、バイアス端子５４に接続されている。バイアス端子５４には、一定のバイアスゲート電圧ＶＧが印加されている。
【００３２】
図１の電荷検出部１６については、等価的に、リセットＭＯＳトランジスタ６１として示すことができる。すなわち、リセットトランジスタ６１のドレイン領域がリセットドレイン部１６２に、ソース領域がＦＤ部１６１に、ゲート電極がリセットゲート部１６３にそれぞれ相当する。リセットドレイン部１６２にはリセットドレイン端子５５を介してリセットドレイン電圧ＶＲＤが印加され、リセットゲート部１６３にはリセットゲート端子５６を介してリセットゲートパルスφＲＧが適宜印加される。
【００３３】
この２段ソースフォロア回路構成の出力回路１７において、本発明では、１段目の駆動ＭＯＳトランジスタ２１としてデプレッションＭＯＳトランジスタを、２段目の駆動ＭＯＳトランジスタ２２としてエンハンスメントＭＯＳトランジスタをそれぞれ用いたことを特徴としている。
【００３４】
１段目の駆動ＭＯＳトランジスタ２１としてデプレッションＭＯＳトランジスタを用いるために、ＣＣＤ固体撮像装置１０のポテンシャルの最適化により、リセットドレイン電圧ＶＲＤの電圧値を電源電圧ＶＤＤの電圧値よりも低く、好ましくは１Ｖ程度低く設定している。
【００３５】
ここで、ＣＣＤ固体撮像装置１０のポテンシャルの最適化とは、リセットドレイン電圧ＶＲＤの電圧値を電源電圧ＶＤＤの電圧値よりも低く、例えば１Ｖ程度低く設定しても、感光部１２→垂直ＣＣＤ１４→水平ＣＣＤ１５→ＦＤ部１６１→リセットドレイン部１６２という電荷の転送ルートにおいて、リセットドレイン電圧ＶＲＤの電圧値で決まるリセットドレイン部１６２のポテンシャルに対して、上記転送ルートにおいて効率良く転送動作を行えるようなポテンシャル関係に設定することを言う。
【００３６】
また、リセットドレイン電圧ＶＲＤの電圧値を、電源電圧ＶＤＤの電圧値よりも例えば１Ｖ程度低く設定する根拠は次の通りである。すなわち、先述したように、ソースフォロア回路では、トランジスタを飽和領域で使用する必要があり、また飽和領域で使用するには、一般的に、Ｖｇｓ＞Ｖｄｓ−Ｖｔｈの条件を満足する必要があることから、トランジスタの特性バラツキや動作マージンを考慮した上で導き出された数値である。
【００３７】
リセットドレイン電圧ＶＲＤの電位が下げられることにより、１段目の駆動ＭＯＳトランジスタ２１としてエンハンスメントＭＯＳトランジスタを利用したときに比べ、駆動ＭＯＳトランジスタ２１のソース電圧Ｖｓ１が下げられる。
【００３８】
その結果、駆動ＭＯＳトランジスタ２１のゲート電圧をＶｇ１としたとき、
Ｖｇｓ［Ｖｇ１−Ｖｓ１］−Ｖｔｈ＜Ｖｄｓ［ＶＤＤ−Ｖｓ１］
で与えられる式におけるＶｄｓの項が大きくなるため、１段目の駆動ＭＯＳトランジスタ２１にデプレッションＭＯＳトランジスタを利用しても、当該駆動ＭＯＳトランジスタ２１を飽和領域で動作させることが可能となる。
【００３９】
このように、１段目の駆動ＭＯＳトランジスタ２１にデプレッションＭＯＳトランジスタを利用することにより、当該駆動ＭＯＳトランジスタ２１が埋め込みチャネル構造となり、酸化膜-シリコン界面から少し離れた部分においてキャリアが移動するため、１／ｆノイズを低減できる。
【００４０】
上記２段ソースフォロア回路構成の出力回路１７では、２段目の駆動ＭＯＳトランジスタ２２にエンハンスメントＭＯＳトランジスタを使ったこともポイントの一つである。
【００４１】
２段目以降の駆動ＭＯＳトランジスタとしてデプレッションＭＯＳトランジスタを利用した従来技術では、ショートチャネル効果から、チャネル長Ｌを短くすることが難しかったが、エンハンスメントＭＯＳトランジスタを使うことで、ショートチャネルに対して有利に働くことができるため、従来よりもチャネル長Ｌを短くできる。
【００４２】
ここで、ＭＯＳトランジスタのドレイン−ソース電流をＩｄｓ、ゲート容量をＣｇとすると、Ｉｄｓ∝Ｗ／Ｌ、Ｃｇ∝Ｗ×Ｌである。したがって、チャネル長Ｌを短くできるということは、従来と同様のドレイン−ソース電流Ｉｄｓを流そうとする場合、従来よりもチャネル幅Ｗを小さくすることが可能となる。その結果、ゲート容量Ｃｇを減らすことができるため、１段目の駆動ＭＯＳトランジスタ２１が駆動しなくてはならない負荷容量を低減することが可能となる。
【００４３】
このことは、従来と同様の負荷容量をもった２段目の駆動ＭＯＳトランジスタ２２の駆動能力が高まることを意味し、回路の最適化を図ることで、具体的には駆動周波数帯域や負荷容量等について最適な回路設計を行うことで、１段目の駆動ＭＯＳトランジスタ２１で、従来の３段目の駆動ＭＯＳトランジスタに当たる駆動能力を持つ２段目の駆動ＭＯＳトランジスタ２２を駆動することが可能となるため、従来３段目のソースフォロア回路を駆動するために設けられていた２段目のソースフォロア回路が必要なくなる。
【００４４】
その結果、２段目のソースフォロア回路で消費していた電力分を削減することが可能となるため、低消費電力にて動作が可能となり、またソースフォロア回路から３段から２段になった分だけ回路ブロックサイズを小さくすることが可能になるため、ＣＣＤ固体撮像装置１０のチップ面積を従来よりも縮小することが可能となる。
【００４５】
なお、上記実施形態では、ソースフォロア回路が２段構成の場合を例に挙げて説明したが、２段構成に限られるものではなく、３段構成の場合であっても、１段目の駆動ＭＯＳトランジスタ２１としてデプレッションＭＯＳトランジスタを用いることで、低消費電力化、チップサイズの縮小化の効果は得られないものの、１／ｆノイズの低減効果を得ることができる。
【００４６】
また、上記実施形態では、感光部（画素）１２が行列状に２次元配置されてなるエリアセンサに適用した場合を例に挙げて説明したが、この適用例に限られるものではなく、感光部（画素）１２が直線状に１次元配置されてなるＣＣＤラインセンサにも、さらにはＣＣＤ固体撮像装置に限らず、電荷転送型固体撮像装置全般に適用可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態に係るＣＣＤ固体撮像装置を示す概略構成図である。
【図２】出力回路の構成の一例を示す回路図である。
【図３】出力回路の従来例を示す回路図である。
【符号の説明】
【００４８】
１０…ＣＣＤ固体撮像装置、１１…半導体基板（チップ）、１２…感光部（画素）、１３…読み出しゲート部、１４…垂直ＣＣＤ（垂直転送部）、１５…水平ＣＣＤ（水平転送部）、１６…電荷検出部、１７…出力回路、２１，２２…駆動ＭＯＳトランジスタ、３１，３２…負荷ＭＯＳトランジスタ
【図１】
2006165290.tif 000003
【図２】
2006165290.tif 000004
【図３】
2006165290.tif 000005