(57)【要約】【課題】降伏電圧が時間変動を起こすのを防止可能なツェナーダイオードを提供する。【解決手段】ツェナーダイオード１０では、Ｐ型不純物領域３２とＮ−型不純物領域１１とがＰＮ接合を形成し、Ｐ型不純物領域３２がアノードを形成し、Ｎ＋型不純物領域３４がカソードを形成し、配線層３９がアノード電極を形成し、配線層４０がカソード電極を形成する。そして、各配線層３９，４０間に降伏電圧以上の逆電圧を印加した場合に、各領域３２，１１のＰＮ接合で発生する電界が、Ｎ＋型不純物領域３４の周縁部近傍におけるＰ型不純物領域３２とシリコン酸化膜３５との界面部分αに集中するのを、Ｎ−型不純物領域１１が緩和するため、界面部分αに発生するトラップ準位が低減され、そのトラップ準位により引き起こされる降伏電圧の時間変動を抑制できる。【選択図】  図１
2006108272.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１不純物領域と、
その第１不純物領域の表面上に形成された第２導電型の第２不純物領域および第３不純物領域とを備え、
前記第１不純物領域または前記第２不純物領域がアノードまたはカソードを形成するツェナーダイオードであって、
前記第２導電型は前記第１導電型の反対導電型であり、
前記第３不純物領域は、
前記第２不純物領域より拡散深さが深く、前記第２不純物領域より不純物濃度が低く、前記第２不純物領域の表面側を除く全面とオーバーラップし、前記第１不純物領域とＰＮ接合を形成することを特徴とするツェナーダイオード。
【請求項２】
請求項１に記載のツェナーダイオードにおいて、
前記第１不純物領域が表面上に形成された第２導電型の半導体層を備えたことを特徴とするツェナーダイオード。
【請求項３】
請求項１または請求項２に記載のツェナーダイオードにおいて、
前記各不純物領域の表面上に形成された絶縁膜と、
その絶縁膜に形成されて前記第１不純物領域に接続される第１コンタクトホールと、
前記絶縁膜に形成されて前記第２不純物領域に接続される第２コンタクトホールと、
前記第１コンタクトホールに充填されて前記第１不純物領域に接続される第１配線層と、
前記第２コンタクトホールに充填されて前記第２不純物領域に接続される第２配線層と
を備えたことを特徴とするツェナーダイオード。
【請求項４】
請求項３に記載のツェナーダイオードにおいて、
前記第１不純物領域の表面上に形成されて前記第１配線層に接続され、前記第１不純物領域より不純物濃度が高い第１導電型の第４不純物領域を備えたことを特徴とするツェナーダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はツェナーダイオードに関するものである。
【背景技術】
【０００２】
ツェナーダイオードは電子回路の基準電圧生成などの用途に広く使用されている。ツェナーダイオードは、ツェナー降伏を利用し、降伏電圧（ブレークダウン電圧）以上の逆電圧を印加したときに逆電流が急激に増加するようにしたものである。
また、ツェナーダイオードのＰＮ接合間に対して逆方向に過大な電力を印加すると破壊される性質を利用し、抵抗値調整や回路特性調整等のトリミングを行うツェナーザッピング技術が知られている。
【０００３】
そのツェナーザッピング技術で使用されるツェナーザッピング用ダイオードとして、一導電型の半導体基板の表面部に、反対導電型の第１領域と一導電型の第２領域とを相互に接合を形成するように選択的に形成し、前記第２領域と重畳し前記第２領域より拡散層が深くかつ前記第１領域と接合を形成するように一導電型の第３領域を形成し、前記第１領域および第２領域に各々アノード電極およびカソード電極を形成し、第２領域、第３領域、半導体基板の順に拡散濃度が低くなるように設定したものが提案されている（特許文献１参照）。
【０００４】
特許文献１の技術によれば、第３領域を形成したので、カソード電極からアノード電極までの抵抗値が小さくなり、その結果、ツェナーザッピング開始電圧を低くできる。
【特許文献１】特許第３２６７４７８号公報（第２〜３頁  図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図４（Ａ）は、従来のプレーナ型ツェナーダイオード３０の概略構造を示す縦断面図である。図４（Ｂ）は、ツェナーダイオード３０の概略構造を示す平面図であり、図４（Ａ）におけるＸ−Ｘ線断面図である。
従来のツェナーダイオード３０は、Ｎ型単結晶シリコン基板３１、Ｐ型不純物領域（Ｐ型拡散層）３２、Ｐ＋型不純物領域（Ｐ＋型拡散層）３３、Ｎ＋型不純物領域（Ｎ＋型拡散層）３４、シリコン酸化膜３５、保護膜３６、コンタクトホール３７，３８、配線層３９，４０などから構成されている。
【０００６】
Ｎ型単結晶シリコン基板３１の表面上には、拡散深さ（Ｘｊ）が深く不純物濃度が低いＰ型不純物領域３２が形成されている。
Ｐ型不純物領域３２の表面上には、拡散深さが浅く不純物濃度が高いＰ＋型不純物領域３３およびＮ＋型不純物領域３４が所定間隔だけ離れた位置に形成されている。
【０００７】
Ｎ型単結晶シリコン基板３１、各領域３２〜３４の表面上にはシリコン酸化膜３５が形成され、シリコン酸化膜３５の表面上には保護膜３６が形成され、その保護膜３６の表面（デバイス表面）は平坦化されている。
各膜３５，３６には、各領域３３，３４に接続される各コンタクトホール３７，３８が形成されている。
保護膜３６の表面上には、各コンタクトホール３７，３８に充填されて各領域３３，３４に接続される各配線層３９，４０が形成されている。
【０００８】
そして、ツェナーダイオード３０では、Ｐ型不純物領域３２とＮ＋型不純物領域３４とがＰＮ接合を形成し、Ｐ型不純物領域３２がアノードを形成し、Ｎ＋型不純物領域３４がカソードを形成し、配線層３９がアノード電極を形成し、配線層４０がカソード電極を形成する。
ここで、Ｐ型不純物領域３２よりも不純物濃度が高いＰ＋型不純物領域３３は、配線層３９とＰ型不純物領域３２とのコンタクトを良好にするために設けられている。
【０００９】
このように構成された従来のツェナーダイオード３０では、Ｎ＋型不純物領域３４の拡散深さが浅いため、各配線層３９，４０間に降伏電圧（ブレークダウン電圧）以上の逆電圧を印加した場合に、Ｎ＋型不純物領域３４の周縁部近傍におけるＰ型不純物領域３２とシリコン酸化膜３５との界面部分αにトラップ準位が発生し、そのトラップ準位により降伏電圧が時間変動を起こす。
【００１０】
図５は、従来のツェナーダイオード３０に１５０℃の高温雰囲気中で１ｍＡの逆方向電流を流した場合における降伏電圧の時間変動を測定したグラフである。
ツェナーダイオード３０への通電時間が長くなるほど降伏電圧が上昇することが分かる。尚、図５では、通電時間が約５６０時間を越えたあたりから降伏電圧は下降しているが、通電時間が８００時間以上になると降伏電圧は約７．８Ｖ程度の一定値になるものと予想される。
【００１１】
このように降伏電圧が時間変動する従来のツェナーダイオード３０を電子回路の基準電圧生成に使用した場合には、電子回路の電源投入直後と長時間動作後とで基準電圧が異なることになり、電子回路の誤動作や性能低下を引き起こすおそれがある。
【００１２】
本発明は上記問題を解決するためになされたものであって、その目的は、降伏電圧が時間変動を起こすのを防止可能なツェナーダイオードを提供することにある。
【課題を解決するための手段】
【００１３】
請求項１に記載の発明は、第１導電型の第１不純物領域と、その第１不純物領域の表面上に形成された第２導電型の第２不純物領域および第３不純物領域とを備え、前記第１不純物領域または前記第２不純物領域がアノードまたはカソードを形成するツェナーダイオードであって、前記第２導電型は前記第１導電型の反対導電型であり、前記第３不純物領域は、前記第２不純物領域より拡散深さが深く、前記第２不純物領域より不純物濃度が低く、前記第２不純物領域の表面側を除く全面とオーバーラップし、前記第１不純物領域とＰＮ接合を形成することを技術的特徴とする。
【００１４】
請求項２に記載の発明は、請求項１に記載のツェナーダイオードにおいて、前記第１不純物領域が表面上に形成された第２導電型の半導体層を備えたことを技術的特徴とする。
【００１５】
請求項３に記載の発明は、請求項１または請求項２に記載のツェナーダイオードにおいて、前記各不純物領域の表面上に形成された絶縁膜と、その絶縁膜に形成されて前記第１不純物領域に接続される第１コンタクトホールと、前記絶縁膜に形成されて前記第２不純物領域に接続される第２コンタクトホールと、前記第１コンタクトホールに充填されて前記第１不純物領域に接続される第１配線層と、前記第２コンタクトホールに充填されて前記第２不純物領域に接続される第２配線層とを備えたことを技術的特徴とする。
【００１６】
請求項４に記載の発明は、請求項３に記載のツェナーダイオードにおいて、前記第１不純物領域の表面上に形成されて前記第１配線層に接続され、前記第１不純物領域より不純物濃度が高い第１導電型の第４不純物領域を備えたことを技術的特徴とする。
【発明の効果】
【００１７】
（請求項１）
請求項１の発明では、第１不純物領域と第２不純物領域との間に降伏電圧（ブレークダウン電圧）以上の逆電圧を印加した場合に、第１不純物領域と第３不純物領域とのＰＮ接合で発生する電界が、第２不純物領域の周縁部近傍における第１不純物領域の表面部分に集中するのを、第３不純物領域が緩和する。
そのため、請求項１の発明によれば、第３不純物領域を設けることで、前記表面部分に発生するトラップ準位を低減し、そのトラップ準位により引き起こされる降伏電圧の時間変動を抑制できる。
【００１８】
このように降伏電圧が時間変動を起こさない請求項１の発明のツェナーダイオードを電子回路の基準電圧生成に使用した場合には、電子回路の電源投入直後と長時間動作後とで基準電圧が同一になるため、基準電圧の変動による電子回路の誤動作や性能低下を回避できる。
尚、第２不純物領域および第３不純物領域の拡散深さと不純物濃度とを適宜調整することにより、ツェナーダイオードの降伏電圧は任意の値に設定できる。
【００１９】
（請求項１）
請求項２の発明によれば、第２導電型の半導体層の表面上に第１〜第３不純物領域が形成されたツェナーダイオードが得られる。
尚、半導体層としては、単結晶シリコン基板、その他の半導体基板（例えば、ガリウム・ヒ素基板、インジウム・ガリウム・ヒ素基板など）、ＳＯＩ基板の上に作成した多結晶シリコン層または非晶質シリコン層などを用いればよい。
【００２０】
（請求項３）
請求項３の発明によれば、絶縁膜、第１コンタクトホール、第２コンタクトホール、第１配線層、第２配線層を備えたプレーナ型のツェナーダイオードが得られる。
【００２１】
（請求項４）
請求項４の発明によれば、第１不純物領域より不純物濃度が高い第１導電型の第４不純物領域を設けることで、第１配線層と第１不純物領域とのコンタクトを良好にすることができる。
【００２２】
（用語の説明）
尚、上述した［課題を解決するための手段］に記載した構成要素と、後述する［発明を実施するための最良の形態］に記載した構成部材との対応関係は以下のようになっている。
【００２３】
「第１不純物領域」は、第１実施形態ではＰ型不純物領域３２に該当し、第２実施形態ではＮ型不純物領域２２に該当する。
「第２不純物領域」は、第１実施形態ではＮ＋型不純物領域３４に該当し、第２実施形態ではＰ＋型不純物領域３３に該当する。
「第３不純物領域」は、第１実施形態ではＮ−型不純物領域１１に該当し、第２実施形態ではＰ−不純物領域２３に該当する。
【００２４】
「半導体層」は、第１実施形態ではＮ型単結晶シリコン基板３１に該当し、第２実施形態ではＰ型単結晶シリコン基板２１に該当する。
「絶縁膜」は、シリコン酸化膜３５および保護膜３６に該当する。
「第１コンタクトホール」は、第１実施形態ではコンタクトホール３７に該当し、第２実施形態ではコンタクトホール３８に該当する。
「第２コンタクトホール」は、第１実施形態ではコンタクトホール３８に該当し、第２実施形態ではコンタクトホール３７に該当する。
【００２５】
「第１配線層」は、第１実施形態では配線層３９に該当し、第２実施形態では配線層４０に該当する。
「第２配線層」は、第１実施形態では配線層４０に該当し、第２実施形態では配線層３９に該当する。
「第４不純物領域」は、第１実施形態ではＰ＋型不純物領域３３に該当し、第２実施形態ではＮ＋型不純物領域３４に該当する。
【発明を実施するための最良の形態】
【００２６】
以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、従来技術と同一の構成部材については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。
【００２７】
（第１実施形態）
図１（Ａ）は、第１実施形態のプレーナ型ツェナーダイオード１０の概略構造を示す縦断面図である。図１（Ｂ）は、ツェナーダイオード１０の概略構造を示す平面図であり、図１（Ａ）におけるＸ−Ｘ線断面図である。
【００２８】
第１実施形態のツェナーダイオード１０は、Ｎ型単結晶シリコン基板３１、Ｐ型不純物領域（Ｐ型拡散層）３２、Ｐ＋型不純物領域（Ｐ＋型拡散層）３３、Ｎ＋型不純物領域（Ｎ＋型拡散層）３４、シリコン酸化膜３５、保護膜３６、コンタクトホール３７，３８、配線層３９，４０、Ｎ−型不純物領域（Ｎ−型拡散層）１１などから構成されている。
【００２９】
第１実施形態のツェナーダイオード１０において、図４に示した従来のツェナーダイオード３０と異なるのは、Ｎ−型不純物領域１１が設けられている点のみである。
すなわち、Ｐ型不純物領域３２の表面上には、Ｎ＋型不純物領域３４より拡散深さ（Ｘｊ）が深く、Ｎ＋型不純物領域３４より不純物濃度が低く、Ｎ＋型不純物領域３４の表面側を除く全面（側面側および底面側）とオーバーラップ（重畳）し、Ｐ型不純物領域３２とＰＮ接合を形成するＮ−型不純物領域１１が形成されている。
【００３０】
そして、ツェナーダイオード１０では、Ｐ型不純物領域３２とＮ−型不純物領域１１とがＰＮ接合を形成し、Ｐ型不純物領域３２がアノードを形成し、Ｎ＋型不純物領域３４がカソードを形成し、配線層３９がアノード電極を形成し、配線層４０がカソード電極を形成する。
【００３１】
［第１実施形態の作用・効果］
第１実施形態のツェナーダイオード１０によれば、以下の作用・効果を得ることができる。
【００３２】
［１−１］
ツェナーダイオード１０では、各配線層３９，４０間に降伏電圧（ブレークダウン電圧）以上の逆電圧を印加した場合に、Ｐ型不純物領域３２とＮ−型不純物領域１１とのＰＮ接合で発生する電界が、Ｎ＋型不純物領域３４の周縁部近傍におけるＰ型不純物領域３２とシリコン酸化膜３５との界面部分αに集中するのを、Ｎ−型不純物領域１１が緩和する。
そのため、ツェナーダイオード１０によれば、Ｎ−型不純物領域１１を設けることで、界面部分αに発生するトラップ準位を低減し、そのトラップ準位により引き起こされる降伏電圧の時間変動を抑制できる。
【００３３】
［１−２］
図２は、ツェナーダイオード１０に１５０℃の高温雰囲気中で１ｍＡの逆方向電流を流した場合における降伏電圧の時間変動を測定したグラフである。
ツェナーダイオード１０への通電時間に関係なく降伏電圧が一定値をとることが分かる。
【００３４】
ところで、図２に示す第１実施形態のツェナーダイオード１０の降伏電圧は約６．４３Ｖであり、図５に示す従来のツェナーダイオード３０の降伏電圧に比べて低い値をとる。これは、従来のツェナーダイオード１０にＮ−型不純物領域１１を追加したためである。
尚、Ｎ＋型不純物領域３４およびＮ−型不純物領域１１の拡散深さと不純物濃度とを適宜調整することにより、ツェナーダイオード１０の降伏電圧は任意の値に設定できる。
【００３５】
［１−３］
降伏電圧が時間変動を起こさない第１実施形態のツェナーダイオード１０を電子回路の基準電圧生成に使用した場合には、電子回路の電源投入直後と長時間動作後とで基準電圧が同一になるため、基準電圧の変動による電子回路の誤動作や性能低下を回避できる。
【００３６】
［１−４］
Ｎ−型不純物領域１１は、以下のいずれの方法を用いて形成してもよく、（２）〜（４）の方法を用いればＮ−型不純物領域１１を形成するための専用の工程が不要となり製造コストの増大を抑えることができる。
【００３７】
（１）Ｎ＋型不純物領域３４を形成する工程の前に、Ｎ−型不純物領域１１を形成するための専用のイオン注入工程を設け、Ｐ型不純物領域３２にＮ型不純物（例えば、リン、ヒ素など）をイオン注入する。
【００３８】
（２）ツェナーダイオード１０がＥＥＰＲＯＭ（Electronically Erasable and Programmable ROM）に搭載されている場合には、そのＥＥＰＲＯＭの埋込Ｎ型（ＢＮ：Buried N）領域の形成時にＮ−型不純物領域１１を同時に形成する。
【００３９】
（３）ツェナーダイオード１０が搭載されているモノリシックＩＣに、ＰＮＰトランジスタが搭載されている場合には、そのＰＮＰトランジスタのベース領域の形成時にＮ−型不純物領域１１を同時に形成する。
【００４０】
（４）ツェナーダイオード１０が搭載されているモノリシックＩＣに、Ｎ＋型不純物領域３４より拡散深さが深く、且つ、Ｎ＋型不純物領域３４より不純物濃度が低いＮ−型不純物領域を形成する工程がある場合には、その工程にてＮ−型不純物領域１１を同時に形成する。
【００４１】
［１−５］
Ｐ型不純物領域３２は、以下のいずれの方法を用いて形成してもよい。
【００４２】
（１）各領域１１，３３，３４を形成する工程の前に、Ｐ型不純物領域３２を形成するための専用のイオン注入工程を設け、Ｎ型単結晶シリコン基板３１にＰ型不純物（例えば、ホウ素など）をイオン注入する。
【００４３】
（２）ツェナーダイオード１０が搭載されているモノリシックＩＣに、ＣＭＯＳトランジスタが搭載されている場合には、そのＣＭＯＳトランジスタのＰ型ウェルの形成時にＰ型不純物領域３２を同時に形成する。
【００４４】
（３）ツェナーダイオード１０が搭載されているモノリシックＩＣに、ＮＰＮトランジスタが搭載されている場合には、そのＮＰＮトランジスタのベース領域の形成時にＰ型不純物領域３２を同時に形成する。
【００４５】
（４）ツェナーダイオード１０が搭載されているモノリシックＩＣに、Ｐ型不純物領域３２と同じ不純物濃度および拡散深さのＰ型不純物領域を形成する工程がある場合には、その工程にてＰ型不純物領域３２を同時に形成する。
【００４６】
［１−６］
Ｐ＋型不純物領域３３およびＮ＋型不純物領域３４は、以下のいずれの方法を用いて形成してもよい。
【００４７】
（１）各領域３３，３４を形成するための専用のイオン注入工程を設け、Ｐ型不純物領域３２に不純物をイオン注入する。
【００４８】
（２）ツェナーダイオード１０が搭載されているモノリシックＩＣに、ＣＭＯＳトランジスタが搭載されている場合には、そのＣＭＯＳトランジスタのソース・ドレイン領域の形成時に各領域３３，３４を同時に形成する。
【００４９】
（３）ツェナーダイオード１０が搭載されているモノリシックＩＣに、各領域３３，３４と同じ不純物濃度および拡散深さの不純物領域を形成する工程がある場合には、その工程にて各領域３３，３４を同時に形成する。
【００５０】
［１−７］
シリコン酸化膜３５は熱酸化法を用いて形成すればよい。
また、保護膜３６には、ＣＶＤ（Chemical Vapor Deposition）法によって形成された各種絶縁膜（酸化シリコン、窒化シリコン、各種シリケートガラスなど）や、各種塗布絶縁膜（ＳＯＧ（Spin On Glass）、ＴＥＯＳ（Tetra EthOxy Silage）、ポリイミドなど）など、どのような絶縁膜を用いてもよい。
配線層３９，４０には、各種金属、シリサイド、多結晶シリコンなど、どのような導電材料を用いてもよい。
【００５１】
［１−８］
特許文献１には、一導電型の半導体基板（第１実施形態のＮ型単結晶シリコン基板３１に該当）の表面部に、反対導電型の第１領域（同じくＰ型不純物領域３２に該当）と一導電型の第２領域（同じくＮ＋型不純物領域３４に該当）とを相互に接合を形成するように選択的に形成し、前記第２領域と重畳し前記第２領域より拡散層が深くかつ前記第１領域と接合を形成するように一導電型の第３領域（同じくＮ−型不純物領域１１に該当）を形成し、第２領域、第３領域、半導体基板の順に拡散濃度（不純物濃度）が低くなるように設定することが記載されている。
【００５２】
つまり、特許文献１の技術では、第１領域（Ｐ型不純物領域３２に該当）と第２領域（Ｎ＋型不純物領域３４に該当）とが直接接合を形成するように形成することが不可欠であるのに対して、第１実施形態のツェナーダイオード１０では、Ｐ型不純物領域３２とＮ＋型不純物領域３４とが直接接合を形成する必要はない。
また、特許文献１の技術では、半導体基板が構成要素として不可欠であるのに対して、第１実施形態のツェナーダイオード１０では、Ｎ型単結晶シリコン基板３１をＰ型単結晶シリコン基板に置き換え、当該基板をＰ型不純物領域３２と共用にしてもよい。
【００５３】
そして、特許文献１の技術は、第３領域を形成することでカソード電極からアノード電極までの抵抗値を小さくしてツェナーザッピング開始電圧を低くすることを目的とし、第１実施形態とは目的を異にするものである。
さらに、特許文献１には、第１実施形態のツェナーダイオード１０と同様の構成および作用・効果に関する内容は一切開示されておらず示唆すらもされていない。
従って、特許文献１に基づいて第１実施形態のツェナーダイオード１０を想到することは、例え当業者といえども困難であり、第１実施形態の前記［１−１］〜［１−３］の作用・効果を予測し得るものではない。
【００５４】
（第２実施形態）
図３（Ａ）は、第２実施形態のプレーナ型ツェナーダイオード２０の概略構造を示す縦断面図である。図３（Ｂ）は、ツェナーダイオード２０の概略構造を示す平面図であり、図３（Ａ）におけるＸ−Ｘ線断面図である。
【００５５】
第２実施形態のツェナーダイオード２０は、Ｐ＋型不純物領域（Ｐ＋型拡散層）３３、Ｎ＋型不純物領域（Ｎ＋型拡散層）３４、シリコン酸化膜３５、保護膜３６、コンタクトホール３７，３８、配線層３９，４０、Ｐ型単結晶シリコン基板２１、Ｎ型不純物領域（Ｎ型拡散層）２２、Ｐ−型不純物領域（Ｐ−型拡散層）２３などから構成されている。
【００５６】
Ｐ型単結晶シリコン基板２１の表面上には、拡散深さ（Ｘｊ）が深く不純物濃度が低いＮ型不純物領域２２が形成されている。
Ｎ型不純物領域２２の表面上には、拡散深さが浅く不純物濃度が高いＰ＋型不純物領域３３およびＮ＋型不純物領域３４が所定間隔だけ離れた位置に形成されている。
Ｎ型不純物領域２２の表面上には、Ｐ＋型不純物領域３３より拡散深さが深く、Ｐ＋型不純物領域３３より不純物濃度が低く、Ｐ＋型不純物領域３３の表面側を除く全面（側面側および底面側）とオーバーラップ（重畳）し、Ｎ型不純物領域２２とＰＮ接合を形成するＰ−型不純物領域２３が形成されている。
【００５７】
Ｐ型単結晶シリコン基板２１、各領域３３，３４，２２，２３の表面上にはシリコン酸化膜３５が形成され、シリコン酸化膜３５の表面上には保護膜３６が形成され、その保護膜３６の表面（デバイス表面）は平坦化されている。
各膜３５，３６には、各領域３３，３４に接続される各コンタクトホール３７，３８が形成されている。
保護膜３６の表面上には、各コンタクトホール３７，３８に充填されて各領域３３，３４に接続される各配線層３９，４０が形成されている。
【００５８】
そして、ツェナーダイオード２０では、Ｐ−型不純物領域２３とＮ型不純物領域２２とがＰＮ接合を形成し、Ｎ型不純物領域２２がカソードを形成し、Ｐ＋型不純物領域３３がアノードを形成し、配線層３９がアノード電極を形成し、配線層４０がカソード電極を形成する。
ここで、Ｎ型不純物領域２２よりも不純物濃度が高いＮ＋型不純物領域３４は、配線層４０とＮ型不純物領域２２とのコンタクトを良好にするために設けられている。
【００５９】
［第２実施形態の作用・効果］
第２実施形態のツェナーダイオード２０によれば、第１実施形態の前記［１−３］［１−６］〜［１−８］と同様の作用・効果に加えて、以下の作用・効果を得ることができる。
【００６０】
［２−１］
ツェナーダイオード２０では、各配線層３９，４０間に降伏電圧（ブレークダウン電圧）以上の逆電圧を印加した場合に、Ｐ−型不純物領域２３とＮ型不純物領域２２とのＰＮ接合で発生する電界が、Ｐ＋型不純物領域３３の周縁部近傍におけるＮ型不純物領域２２とシリコン酸化膜３５との界面部分βに集中するのを、Ｐ−型不純物領域２３が緩和する。
そのため、ツェナーダイオード２０によれば、Ｐ−型不純物領域２３を設けることで、界面部分βに発生するトラップ準位を低減し、そのトラップ準位により引き起こされる降伏電圧の時間変動を抑制できる。
【００６１】
すなわち、第２実施形態のツェナーダイオード２０において、第１実施形態のツェナーダイオード１０と異なるのは、各不純物領域をそれぞれ反対導電型にした点である。
従って、第２実施形態においても、ツェナーダイオード２０への通電時間に関係なく降伏電圧を一定値にすることが可能である。
尚、Ｐ＋型不純物領域３３およびＰ−型不純物領域２３の拡散深さと不純物濃度とを適宜調整することにより、ツェナーダイオード２０の降伏電圧は任意の値に設定できる。
【００６２】
［２−２］
Ｐ−型不純物領域２３は、以下のいずれの方法を用いて形成してもよく、（２）（３）の方法を用いればＰ−型不純物領域２３を形成するための専用の工程が不要となり製造コストの増大を抑えることができる。
【００６３】
（１）Ｐ＋型不純物領域３３を形成する工程の前に、Ｐ−型不純物領域２３を形成するための専用のイオン注入工程を設け、Ｎ型不純物領域２２にＰ型不純物（例えば、ホウ素など）をイオン注入する。
【００６４】
（２）ツェナーダイオード２０が搭載されているモノリシックＩＣに、ＮＰＮトランジスタが搭載されている場合には、そのＮＰＮトランジスタのベース領域の形成時にＰ−型不純物領域２３を同時に形成する。
【００６５】
（３）ツェナーダイオード２０が搭載されているモノリシックＩＣに、Ｐ＋型不純物領域３３より拡散深さが深く、且つ、Ｐ＋型不純物領域３３より不純物濃度が低いＰ−型不純物領域を形成する工程がある場合には、その工程にてＰ−型不純物領域２３を同時に形成する。
【００６６】
［２−３］
Ｎ型不純物領域２２は、以下のいずれの方法を用いて形成してもよい。
【００６７】
（１）各領域２３，３３，３４を形成する工程の前に、Ｎ型不純物領域２２を形成するための専用のイオン注入工程を設け、Ｐ型単結晶シリコン基板２１にＮ型不純物（例えば、リン、ヒ素など）をイオン注入する。
【００６８】
（２）ツェナーダイオード２０が搭載されているモノリシックＩＣに、ＣＭＯＳトランジスタが搭載されている場合には、そのＣＭＯＳトランジスタのＮ型ウェルの形成時にＮ型不純物領域２２を同時に形成する。
【００６９】
（３）ツェナーダイオード２０が搭載されているモノリシックＩＣに、ＰＮＰトランジスタが搭載されている場合には、そのＰＮＰトランジスタのベース領域の形成時にＮ型不純物領域２２を同時に形成する。
【００７０】
（４）ツェナーダイオード２０が搭載されているモノリシックＩＣに、Ｎ型不純物領域２２と同じ不純物濃度および拡散深さのＮ型不純物領域を形成する工程がある場合には、その工程にてＮ型不純物領域２２を同時に形成する。
【００７１】
［別の実施形態］
ところで、本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
【００７２】
［１］第１実施形態において、Ｎ型単結晶シリコン基板３１をＰ型単結晶シリコン基板に置き換え、当該基板をＰ型不純物領域３２と共用にしてもよい。
また、第２実施形態において、Ｐ型単結晶シリコン基板２１をＮ型単結晶シリコン基板に置き換え、当該基板をＮ型不純物領域２２と共用にしてもよい。
【００７３】
［２］単結晶シリコン基板２１，３１を、その他の半導体基板（例えば、ガリウム・ヒ素基板、インジウム・ガリウム・ヒ素基板など）や、ＳＯＩ（Semiconductor On Insulator）基板の上に作成した多結晶シリコン層または非晶質シリコン層などに置き換えてもよい。
【図面の簡単な説明】
【００７４】
【図１】図１（Ａ）は、本発明を具体化した第１実施形態のプレーナ型ツェナーダイオード１０の概略構造を示す縦断面図。図１（Ｂ）は、ツェナーダイオード１０の概略構造を示す平面図であり、図１（Ａ）におけるＸ−Ｘ線断面図。
【図２】ツェナーダイオード１０に１５０℃の高温雰囲気中で１ｍＡの逆方向電流を流した場合における降伏電圧の時間変動を測定したグラフ。
【図３】図３（Ａ）は、本発明を具体化した第２実施形態のプレーナ型ツェナーダイオード２０の概略構造を示す縦断面図。図３（Ｂ）は、ツェナーダイオード２０の概略構造を示す平面図であり、図３（Ａ）におけるＸ−Ｘ線断面図。
【図４】図４（Ａ）は、従来のツェナーダイオード３０の概略構造を示す縦断面図。図４（Ｂ）は、ツェナーダイオード３０の概略構造を示す平面図であり、図４（Ａ）におけるＸ−Ｘ線断面図。
【図５】従来のツェナーダイオード３０に１５０℃の高温雰囲気中で１ｍＡの逆方向電流を流した場合における降伏電圧の時間変動を測定したグラフ。
【符号の説明】
【００７５】
１０，２０…ツェナーダイオード
２１…Ｐ型単結晶シリコン基板
２２…Ｎ型不純物領域
２３…Ｐ−型不純物領域
３１…Ｎ型単結晶シリコン基板
３２…Ｐ型不純物領域
３３…Ｐ＋型不純物領域
３４…Ｎ＋型不純物領域
３５…シリコン酸化膜
３６…保護膜
３７，３８…コンタクトホール
３９，４０…配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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