(57)【要約】【課題】正極性と負極性のＥＳＤに対するトリガー電圧を任意に設定できるようにする。【解決手段】コレクタ電極が共通に接続され、エミッタ電極が半導体集積回路の端子１ｑ，１ｒに接続されるＮＰＮトランジスタ１，３と、ベース電極がＮＰＮトランジスタ１，３のコレクタ電極接続端に接続され、双方向のエミッタ電極がＮＰＮトランジスタ１，３の対応するベース電極に接続されるとともに、抵抗素子Ｒ１，Ｒ２を介してＮＰＮトランジスタ１，３の対応するエミッタ電極に接続されるＰＮＰトランジスタ２とを備える形で半導体集積回路の製造プロセスで出現する横型ＳＣＲを用いた双方向型静電気放電保護素子であって、ＮＰＮトランジスタ１，３には、それぞれ並列にＮＭＯＳトランジスタ４，５が一体化して形成され、かつ当該ＮＭＯＳトランジスタ４，５のゲート電極はＮＰＮトランジスタ１，３の対応するエミッタ電極に接続されている。【選択図】        図１
2006074012.tif 000002
【特許請求の範囲】
【請求項１】
コレクタ電極が共通に接続され、エミッタ電極が半導体集積回路の第１および第２の端子に接続される第１および第２のバイポーラトランジスタと、ベース電極が前記第１および第２のバイポーラトランジスタのコレクタ電極接続端に接続され、双方向のエミッタ電極が前記第１および第２のバイポーラトランジスタの対応するベース電極に接続されるとともに、抵抗素子を介して前記第１および第２のバイポーラトランジスタの対応するエミッタ電極に接続される第３のバイポーラトランジスタとを備える形で半導体集積回路の製造プロセスにて出現する双方向性横型ＳＣＲを用いた双方向型静電気放電保護素子であって、
前記第１および第２のバイポーラトランジスタには、それぞれ並列に第１および第２のＮＭＯＳトランジスタが一体化して形成され、かつ当該第１および第２のＮＭＯＳトランジスタのゲート電極は前記第１および第２のバイポーラトランジスタの対応するエミッタ電極に接続されている、
ことを特徴とする双方向型静電気放電保護素子。
【請求項２】
前記第３のバイポーラトランジスタは、電流増幅率が１以下である、ことを特徴とする請求項１に記載の双方向型静電気放電保護素子。
【請求項３】
前記第１および第２のＮＭＯＳトランジスタのゲート電極は、素子分離絶縁膜上に配線したゲート配線からなる抵抗体を介して前記第１および第２のバイポーラトランジスタの対応するエミッタ電極に接続されている、ことを特徴とする請求項１または２に記載の双方向型静電気放電保護素子。
【請求項４】
前記第１および第２のＮＭＯＳトランジスタに形成領域の外周囲には、トレンチ分離絶縁膜が形成されている、ことを特徴とする請求項１または２に記載の双方向型静電気放電保護素子。
【請求項５】
前記第１および第２のＮＭＯＳトランジスタに形成領域と半導体基板との間には、ＳＯＩ絶縁膜が形成されている、ことを特徴とする請求項１または２に記載の双方向型静電気放電保護素子。
【請求項６】
前記第１および第２のＮＭＯＳトランジスタに形成領域の外周囲には、トレンチ分離絶縁膜が形成され、かつ、前記第１および第２のＮＭＯＳトランジスタに形成領域と半導体基板との間には、ＳＯＩ絶縁膜が形成されている、ことを特徴とする請求項１または２に記載の双方向型静電気放電保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳ構造の半導体集積回路において静電気放電保護用に用いる双方向型静電気放電保護素子に関するものである。
【背景技術】
【０００２】
特にＭＯＳ構造の半導体集積回路（ＩＣ）は、静電気に対して敏感であり、破壊し易いことが知られている。そこで、ＭＯＳ構造のＩＣでは、帯電が原因となって発生する静電気放電（ＥＳＤ：Electro Static Discharge）による高電圧（以降、単に「ＥＳＤ」と略称する）から内部回路を保護するために、従来からＩＣの入出力端子と接地端子との間にＥＳＤ保護回路ないしはＥＳＤ保護素子を設けるようにしている。そして、ＥＳＤ保護素子として、ＣＭＯＳプロセスで出現する横型ＳＣＲ（シリコン制御整流器）は、オン抵抗が小さく最も効率の良いＥＳＤ保護素子であるので、それを使用した保護方法が種々提案されている（例えば特許文献１〜４）。
【０００３】
ところで、ＳＣＲのトリガー電圧はＰ型とＮ型のジャンクション耐圧に依存するので、ＣＭＯＳプロセスで出現する横型ＳＣＲにおけるトリガー電圧は、高くなりがちである。そこで、例えば非特許文献１では、ＣＭＯＳプロセスで出現する横型ＳＣＲをＥＳＤ保護素子として構成する場合、高くなりがちなトリガー電圧をマスクや注入工程の追加無しに下げるために、例えば図１１，図１２に示すように、ＮＭＯＳトランジスタを組み合わせた構造が提案されている。なお、図１１と図１２は、従来例１として示す正極のＥＳＤ用に用いる横型ＳＣＲの等価回路と断面構造図である。
【０００４】
また、非特許文献１では、例えば図１３，図１４に示すように正極性と負極性のＥＳＤに対する保護が行える双方向性横型ＳＣＲも提案されている。なお、図１３と図１４は、従来例２として示す正極性ＥＳＤと負局性ＥＳＤの双方に対応できる双方向性横型ＳＣＲの等価回路と断面構造図である。ここでは、この発明の理解を容易にするため、図１１〜図１４を参照して横型ＳＣＲについて説明する。
【０００５】
図１２において、Ｐ型基板（Ｐ−）６ｘにはＮ型拡散層（Ｎ＋）６ｗが形成され、Ｎ型拡散層６ｗの周囲には素子間分離層としてのＰ型拡散層（Ｐ＋）６ｖが設けられている。Ｎ型拡散層６ｗの上部にはエピタキシャル成長によるＮ型拡散層（Ｎ−）６ｅが形成され、その表面側一部領域にＰウェルであるＰ型拡散層（Ｐ−）６ｇが形成されている。
【０００６】
Ｎ型拡散層（Ｎ−）６ｅとＰ型拡散層（Ｐ−）６ｇとの接合部上方には、ドレイン領域を構成するＮ型拡散層（Ｎ＋）６ｄが双方に跨って形成され、Ｎ型拡散層（Ｎ＋）６ｄからＮ型拡散層（Ｎ−）６ｅ側の素子間分離層６ｖに至る上方には、素子分離絶縁膜６ｙを間に挟んで、バックゲートコンタクトを構成するＰ型拡散層（Ｐ＋）６ａ、ソース領域を構成するＮ型拡散層（Ｎ＋）６ｂが形成されている。そして、Ｐ型拡散層（Ｐ＋）６ａとＮ型拡散層（Ｎ＋）６ｂとは端子６ｑに接続されている。
【０００７】
また、Ｐ型拡散層（Ｐ−）６ｇの上方には、Ｎ型拡散層（Ｎ＋）６ｄ側に絶縁膜６ｎを介してゲート電極６ｐが設けられ、また、素子分離絶縁膜６ｙを間に挟んで、ソース領域を構成するＮ型拡散層（Ｎ＋）６ｈ、バックゲートコンタクトを構成するＰ型拡散層（Ｐ＋）６ｊが形成されている。そして、ゲート電極６ｐとＮ型拡散層（Ｎ＋）６ｈとＰ型拡散層（Ｐ＋）６ｊとは端子６ｒに接続されている。
【０００８】
ここで、図１２に示す構成において、横型ＳＣＲとして、端子６ｑ側に、Ｐ型拡散層（Ｐ＋）６ａをエミッタ電極とし、Ｎ型拡散層（Ｎ−）６ｅをベース電極とし、Ｐ型拡散層（Ｐ−）６ｇをコレクタ電極とする図１１に示すＰＮＰトランジスタ１１が形成される。また、端子６ｒ側に、Ｎ型拡散層（Ｎ＋）６ｄをコレクタ電極とし、Ｐ型拡散層（Ｐ−）６ｇをベース電極とし、Ｎ型拡散層（Ｎ＋）６ｈをエミッタ電極とする図１１に示すＮＰＮトランジスタ１０が形成される。このとき、ＰＮＰトランジスタ１１のベース電極とＮＰＮトランジスタ１０のコレクタ電極は抵抗素子Ｒ１１を介して端子６ｑに接続され、ＮＰＮトランジスタ１０のベース電極とＰＮＰトランジスタ１１のコレクタ電極は抵抗素子Ｒ１２を介して端子６ｒに接続される構成となる。
【０００９】
さらに、Ｐ型基板（Ｐ−）６ｘとＮ型拡散層（Ｎ−）６ｅとの間やＰ型拡散層（Ｐ−）６ｇとＮ型拡散層（Ｎ＋）６ｄとの間などに図１１に示す寄生ダイオード１３が形成される。なお、ＳＯＩ（Silicon On Insulator）型ＭＯＳ構造では、このような寄生ダイオードは出現しない。
【００１０】
図１１に示すＮＭＯＳトランジスタ１２は、ドレイン領域であるＮ型拡散層（Ｎ＋）６ｄ、絶縁膜６ｎ、ゲート電極（導電性配線）６ｐ、ソース領域であるＮ型拡散層（Ｎ＋）６ｈ、バックゲートコンタクトであるＰ型拡散層（Ｐ＋）６ｊ、ＰウェルであるＰ型拡散層（Ｐ−）６ｇによって構成されるので、ＮＰＮトランジスタ１０と並列に一体化して設けられている。
【００１１】
次に、動作について説明する。端子６ｒを基準にして端子６ｑに正極性ＥＳＤが印加されると、正極性ＥＳＤによる電圧は、Ｐ型拡散層（Ｐ＋）６ａからＮ型拡散層（Ｎ−）６ｅを経てＮ型拡散層（Ｎ＋）６ｄに到達する。この正極性ＥＳＤによる電圧がＮ型拡散層（Ｎ＋）６ｄとＰ型拡散層（Ｐ−）６ｇとの間のジャンクション耐圧と、Ｎ型拡散層（Ｎ＋）６ｄとＮ型拡散層（Ｎ＋）６ｈとの間のドレイン・ソース間耐圧とのうち低い方の耐圧を超えると、正極性ＥＳＤによる電流が端子６ｑ→Ｐ型拡散層（Ｐ＋）６ａ→Ｎ型拡散層（Ｎ−）６ｅ→Ｎ型拡散層（Ｎ＋）６ｄ→Ｐ型拡散層（Ｐ−）６ｇ→Ｐ型拡散層（Ｐ＋）６ｊまたはＮ型拡散層（Ｎ＋）６ｈ→端子６ｒと流れる。
【００１２】
この電流が増加しトリガー電圧を超えると、ＮＰＮトランジスタ１０がオン動作する。この電流がさらに増加すると、ＮＰＮトランジスタ１１がオン動作し、電流はより一層増加するので、端子６ｑの電位が下がり、ＳＣＲ動作状態に入る。この正極性ＥＳＤによって流れる電流は端子６ｑと端子６ｒ間にトリガー電圧よりも低い電圧の下で流れるので、内部回路は保護される。
【００１３】
また、図１４において、Ｐ型基板（Ｐ−）７ｘにはＮ型拡散層（Ｎ＋）７ｗが形成され、Ｎ型拡散層７ｗの周囲には素子間分離層としてのＰ型拡散層（Ｐ＋）７ｖが設けられている。Ｎ型拡散層７ｗの上部にはＮ型拡散層（Ｎ−）７ｅが形成され、その表面側領域に、ＰウェルであるＰ型拡散層（Ｐ−）７ｃ、ＮウェルであるＮ型拡散層（Ｎ−）７ｆ、ＰウェルであるＰ型拡散層（Ｐ−）７ｇが形成されている。
【００１４】
Ｐ型拡散層（Ｐ−）７ｃの上方には、素子分離絶縁膜７ｙを間に挟んで、バックゲートコンタクトを構成するＰ型拡散層（Ｐ＋）７ａ、ソース領域を構成するＮ型拡散層（Ｎ＋）７ｂが形成されている。また、Ｐ型拡散層（Ｐ−）７ｇの上方には、素子分離絶縁膜７ｙを間に挟んで、バックゲートコンタクトを構成するＰ型拡散層（Ｐ＋）７ｊ、ソース領域を構成するＮ型拡散層（Ｎ＋）７ｈが形成されている。また、Ｎ型拡散層（Ｎ−）７ｆの上方には、両側との接合部を跨いでドレイン領域を構成するＮ型拡散層（Ｎ＋）７ｄが形成されている。そして、Ｐ型拡散層（Ｐ＋）７ａとＮ型拡散層（Ｎ＋）７ｂとは端子７ｑに接続されている。また、Ｎ型拡散層（Ｎ＋）７ｈとＰ型拡散層（Ｐ＋）７ｊとは端子７ｒに接続されている。
【００１５】
ここで、図１４に示す構成において、横型ＳＣＲとして、端子７ｑ側に、Ｎ型拡散層（Ｎ＋）７ｂをエミッタ電極とし、Ｎ型拡散層（Ｎ＋）７ｄをコレクタ電極とし、Ｐ型拡散層（Ｐ−）７ｃをベース電極とする図１３に示すＮＰＮトランジスタ２１が形成される。また、端子７ｒ側に、Ｎ型拡散層（Ｎ＋）７ｄをコレクタ電極とし、Ｎ型拡散層（Ｎ＋）７ｈをエミッタ電極とし、Ｐ型拡散層（Ｐ−）７ｇをベース電極とする図１３に示すＮＰＮトランジスタ２３が形成される。
【００１６】
そして、両者の間に、Ｎ型拡散層（Ｎ＋）７ｄとＮ型拡散層（Ｎ−）７ｅとＮ型拡散層（Ｎ−）７ｆのいずれかをベース電極とし、Ｐ型拡散層（Ｐ−）７ｃを一方のエミッタ電極とし、Ｐ型拡散層（Ｐ−）７ｇを他方のエミッタ電極とする図１３に示すＰＮＰトランジスタ２２が形成される。このとき、ＰＮＰトランジスタ２２のエミッタ電極とＮＰＮトランジスタ２１，２３の各エミッタ電極とは、抵抗素子Ｒ２１，Ｒ２２を介して接続される。
【００１７】
さらに、Ｐ型基板（Ｐ−）７ｘとＮ型拡散層（Ｎ−）７ｅとの間やＰ型拡散層（Ｐ−）７ｇとＮ型拡散層（Ｎ−）７ｆとの間などに図１３に示す寄生ダイオード２４が形成される。なお、ＳＯＩ型ＭＯＳ構造では、このような寄生ダイオードは出現しない。
【００１８】
次に、動作について説明する。端子７ｒを基準にして端子７ｑに正極性ＥＳＤが印加されると、正極性ＥＳＤによる電圧は、Ｐ型拡散層（Ｐ＋）７ａからＰ型拡散層（Ｐ−）７ｃ、Ｎ型拡散層（Ｎ＋）７ｄを経てＰ型拡散層（Ｐ−）７ｇに到達する。正極性ＥＳＤによって発生する電圧がＮ型拡散層（Ｎ＋）７ｄとＰ型拡散層（Ｐ−）７ｇとの間のジャンクション耐圧を超えると、この正極性ＥＳＤによる電流が端子７ｑ→Ｐ型拡散層（Ｐ＋）７ａ→Ｐ型拡散層（Ｐ−）７ｃ→Ｎ型拡散層（Ｎ＋）７ｄ→Ｐ型拡散層（Ｐ−）７ｇ→Ｐ型拡散層（Ｐ＋）７ｊ→端子７ｒと流れる。
【００１９】
この電流が増加しトリガー電圧を超えると、Ｎ型拡散層（Ｎ＋）７ｄとＰ型拡散層（Ｐ−）７ｇとＮ型拡散層（Ｎ＋）７ｈとからなるＮＰＮトランジスタ２３が動作する。この電流がさらに増加すると、Ｐ型拡散層（Ｐ−）７ｇとＮ型拡散層（Ｎ−）７ｆとＰ型拡散層（Ｐ−）７ｃとからなるＰＮＰトランジスタ２２が、Ｎ型拡散層（Ｎ＋）７ｄとＮ型拡散層（Ｎ−）７ｆへＰ型拡散層（Ｐ−）７ｃから電流が流れ込み動作し、電流はより一層増加するので、端子７ｑの電位は下がり、ＳＣＲ動作状態に入る。正極性ＥＳＤによって流れる電流は端子７ｑと端子７ｒ間にトリガー電圧よりも低い電圧の下で流れるので、内部回路は保護される。
【００２０】
また、端子７ｑに負極性ＥＳＤが印加された場合、負極性ＥＳＤによる電圧はＰ型拡散層（Ｐ＋）７ａ、Ｐ型拡散層（Ｐ−）７ｃを経てＮ型拡散層（Ｎ＋）７ｄに到達する。負極性ＥＳＤによる電圧がＮ型拡散層（Ｎ＋）７ｄとＰ型拡散層（Ｐ−）７ｃ間のジャンクション耐圧を超えると、負極性ＥＳＤによる電流が、端子７ｒ→Ｐ型拡散層（Ｐ＋）７ｊ→Ｐ型拡散層（Ｐ−）７ｇ→Ｐ型拡散層（Ｐ−）７ｃ→Ｐ型拡散層（Ｐ＋）７ａ→端子７ｑと流れる。
【００２１】
この電流が増加しトリガー電圧を超えると、Ｎ型拡散層（Ｎ＋）７ｄとＰ型拡散層（Ｐ−）７ｃとＮ型拡散層（Ｎ＋）７ｂとからなるＮＰＮトランジスタ２１が動作し、端子７ｑの電位が上がる（絶対値的には下がる）。この電流がさらに増加すると、Ｐ型拡散層（Ｐ−）７ｇとＮ型拡散層（Ｎ−）７ｆとＮ型拡散層（Ｎ−）７ｅとＰ型拡散層（Ｐ−）７ｃとからなるＰＮＰトランジスタ２２も動作し、寄生ダイオード２４もオン動作するので電流は一層増加する。これによって、端子７ｑの電位は上がり（絶対値的には下がり）ＳＣＲ動作状態に入る。
【００２２】
【特許文献１】特開平７−２３５６０４号公報
【特許文献２】特開平８−３７２８４号公報
【特許文献３】特開２００３−２０３９８５号公報
【特許文献４】特開平７−１８３３９４号公報
【非特許文献１】"On-Chip Esd Protection for Integrated Circuit：An IC Design Prospective"(Kluuwer International Series in Engineering and Computer Science Secs663)
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、従来の双方向型ＥＳＤ保護素子では、図１３と図１４にて説明したように、トリガー電圧をＰ型とＮ型のジャンクション耐圧によって決めるので、マスクや注入工程の追加無しにトリガー電圧を最適化するのが困難である。
【００２４】
また、図１１と図１２にて説明した正極性ＥＳＤに対してのみＮＭＯＳトランジスタによるトリガー電圧制御構造を持つものでは、負極性ＥＳＤに対するトリガー電圧は、Ｐ型とＮ型のジャンクション耐圧によって決めるので、この場合でも負極性ＥＳＤに対してトリガー電圧をマスクや注入工程の追加無しに最適化するのが困難である。
【００２５】
この発明は、上記に鑑みてなされたものであり、正極性ＥＳＤと負極性ＥＳＤの双方について保護動作を行う場合に、正負のトリガー電圧を任意に設定できる構造を備えるとともに、素子構造の小型化とＥＳＤ耐量の増加が図れる双方向型静電気放電保護素子（双方向性横型ＳＣＲ）を得ることを目的とする。
【課題を解決するための手段】
【００２６】
上述した目的を達成するために、この発明は、コレクタ電極が共通に接続され、エミッタ電極が半導体集積回路の第１および第２の端子に接続される第１および第２のバイポーラトランジスタと、ベース電極が前記第１および第２のバイポーラトランジスタのコレクタ電極接続端に接続され、双方向のエミッタ電極が前記第１および第２のバイポーラトランジスタの対応するベース電極に接続されるとともに、抵抗素子を介して前記第１および第２のバイポーラトランジスタの対応するエミッタ電極に接続される第３のバイポーラトランジスタとを備える形で半導体集積回路の製造プロセスで出現する双方向性横型ＳＣＲを用いた双方向型静電気放電保護素子であって、前記第１および第２のバイポーラトランジスタには、それぞれ並列に第１および第２のＮＭＯＳトランジスタが一体化して形成され、かつ当該第１および第２のＮＭＯＳトランジスタのゲート電極は前記第１および第２のバイポーラトランジスタの対応するエミッタ電極に接続されていることを特徴とする。
【００２７】
この発明によれば、端子に印加された静電気放電による高電圧が第１および第２のＮＭＯＳトランジスタのドレイン・ソース間耐圧を超えるとき、当該横型ＳＣＲが動作を開始するように、当該第１および第２のＮＭＯＳトランジスタの構造を定めることができるので、マスクや注入工程の追加無しに正極性と負極性のトリガー電圧を任意に最適化することができる。
【発明の効果】
【００２８】
この発明によれば、半導体集積回路の製造プロセスで出現する双方向性横型ＳＣＲを用いた双方向型静電気放電保護素子に対する正極性と負極性のトリガー電圧を任意に最適化することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２９】
以下に図面を参照して、この発明にかかる双方向型静電気放電保護素子（双方向性横型ＳＣＲ）の好適な実施の形態を詳細に説明する。
【００３０】
実施の形態１．
図１と図２は、この発明の実施の形態１による双方向型静電気放電保護素子（双方向性横型ＳＣＲ）の構成を示す図である。なお、図１は等価回路図であり、図２は図１に示す双方向の横型ＳＣＲを出現させるＣＭＯＳ構造の断面構造図である。
【００３１】
図２において、Ｐ型基板（Ｐ−）１ｘにはＮ型拡散層（Ｎ＋）１ｗが形成され、Ｎ型拡散層１ｗの周囲には素子間分離層としてのＰ型拡散層（Ｐ＋）１ｖが設けられている。Ｎ型拡散層（Ｎ＋）１ｗの上部にはＮ型拡散層（Ｎ−）１ｅがエピタキシャル成長によって形成され、その表面側領域に、ＰウェルであるＰ型拡散層（Ｐ−）１ｃ、ＮウェルであるＮ型拡散層（Ｎ−）１ｆ、ＰウェルであるＰ型拡散層（Ｐ−）１ｇが形成されている。
【００３２】
Ｐ型拡散層（Ｐ−）１ｃの上方には、素子分離絶縁膜１ｙを間に挟んで、バックゲートコンタクトを構成するＰ型拡散層（Ｐ＋）１ａ、ソース領域を構成するＮ型拡散層（Ｎ＋）１ｂが形成されている。また、Ｐ型拡散層（Ｐ−）１ｇの上方には、素子分離絶縁膜１ｙを間に挟んで、バックゲートコンタクトを構成するＰ型拡散層（Ｐ＋）１ｊ、ソース領域を構成するＮ型拡散層（Ｎ＋）１ｈが形成されている。また、Ｎ型拡散層（Ｎ−）１ｆの上方には、両側との接合部を跨いでドレイン領域を構成するＮ型拡散層（Ｎ＋）１ｄが形成されている。
【００３３】
このＮ型拡散層（Ｎ＋）１ｄとＮ型拡散層（Ｎ＋）１ｂとの間に介在するＰ型拡散層（Ｐ−）１ｃの上方には、絶縁膜１ｋを介してゲート電極（導電性配線）１ｍが設けられ、また、このＮ型拡散層（Ｎ＋）１ｄとＮ型拡散層（Ｎ＋）１ｈとの間に介在するＰ型拡散層（Ｐ−）１ｇの上方には、絶縁膜１ｎを介してゲート電極（導電性配線）１ｐが設けられている。そして、Ｐ型拡散層（Ｐ＋）１ａとＮ型拡散層（Ｎ＋）１ｂとゲート電極（導電性配線）１ｍとは端子１ｑに接続されている。また、Ｎ型拡散層（Ｎ＋）１ｈとＰ型拡散層（Ｐ＋）１ｊとゲート電極（導電性配線）１ｐとは端子１ｒに接続されている。
【００３４】
ここで、図２に示す構成において、横型ＳＣＲとして、端子１ｑ側に、Ｎ型拡散層（Ｎ＋）１ｂをエミッタ電極とし、Ｎ型拡散層（Ｎ＋）１ｄをコレクタ電極とし、Ｐ型拡散層（Ｐ−）１ｃをベース電極とする図１に示すＮＰＮトランジスタ１が形成される。また、端子１ｒ側に、Ｎ型拡散層（Ｎ＋）１ｄをコレクタ電極とし、Ｎ型拡散層（Ｎ＋）１ｈをエミッタ電極とし、Ｐ型拡散層（Ｐ−）１ｇをベース電極とする図１に示すＮＰＮトランジスタ３が形成される。
【００３５】
そして、両者の間に、Ｎ型拡散層（Ｎ＋）１ｄとＮ型拡散層（Ｎ−）１ｅとＮ型拡散層（Ｎ−）１ｆのいずれかをベース電極とし、Ｐ型拡散層（Ｐ−）１ｃを一方のエミッタ電極とし、Ｐ型拡散層（Ｐ−）１ｇを他方のエミッタ電極とする図１に示すＰＮＰトランジスタ２が形成される。このとき、ＰＮＰトランジスタ２のエミッタ電極とＮＰＮトランジスタ１，３の各エミッタ電極とは、抵抗素子Ｒ１，Ｒ２を介して接続される。
【００３６】
さらに、Ｐ型基板（Ｐ−）１ｘとＮ型拡散層（Ｎ−）１ｅとの間やＰ型拡散層（Ｐ−）１ｇとＮ型拡散層（Ｎ−）１ｆとの間などに図１に示す寄生ダイオード６が形成される。なお、ＳＯＩ（Silicon On Insulator）型ＭＯＳ構造では、このような寄生ダイオードは出現しない。
【００３７】
図１に示す抵抗素子Ｒ１を含むＮＭＯＳトランジスタ４は、ドレイン領域であるＮ型拡散層（Ｎ＋）１ｄ、絶縁膜１ｋ、ゲート電極（導電性配線）１ｍ、ソース領域であるＮ型拡散層（Ｎ＋）１ｂ、バックゲートコンタクトであるＰ型拡散層（Ｐ＋）１ａ、ＰウェルであるＰ型拡散層（Ｐ−）１ｃによって構成されるので、ＮＰＮトランジスタ１と並列に一体化している。
【００３８】
また、図１に示す抵抗素子Ｒ２を含むＮＭＯＳトランジスタ５は、ドレイン領域であるＮ型拡散層（Ｎ＋）１ｄ、絶縁膜１ｎ、ゲート電極（導電性配線）１ｐ、ソース領域であるＮ型拡散層（Ｎ＋）１ｈ、Ｐ型拡散層（Ｐ＋）１ｊ、ＰウェルであるＰ型拡散層（Ｐ−）１ｇによって構成されるので、ＮＰＮトランジスタ３と並列に一体化している。
【００３９】
このように、実施の形態１による双方向性横型ＳＣＲは、端子１ｑ側にＮＰＮトランジスタ１と並列にＮＭＯＳトランジスタ４を配置し、端子１ｒ側にＮＰＮトランジスタ３と並列にＮＭＯＳトランジスタ５を配置した素子構造になっている。この構成によれば、正極性と負極性のＥＳＤに対する各トリガー電圧をＮＭＯＳトランジスタ４，５の構造（ゲート長、バックゲートコンタクトとソース領域間距離、ゲート配線）を変更操作することでそれぞれ個別に調整設定できるようになる。
【００４０】
次に、動作について説明する。端子１ｒを基準にして端子１ｑに正極性ＥＳＤが印加されると、正極性ＥＳＤによる電圧は、Ｐ型拡散層（Ｐ＋）１ａ、Ｐ型拡散層（Ｐ−）１ｃを経てＮ型拡散層（Ｎ＋）１ｄに到達する。このとき、正極性ＥＳＤによる電圧が、Ｎ型拡散層（Ｎ＋）１ｄとＰ型拡散層（Ｐ−）１ｇ間のジャンクション耐圧とＮＭＯＳトランジスタ５のドレイン・ソース間耐圧とのうち低い方の耐圧を超えると、正極性ＥＳＤによる電流が、端子１ｑ→Ｐ型拡散層（Ｐ＋）１ａ→Ｐ型拡散層（Ｐ−）１ｃ→Ｎ型拡散層（Ｎ＋）１ｄ→Ｐ型拡散層（Ｐ−）１ｇ→Ｐ型拡散層（Ｐ＋）１ｊまたはＮ型拡散層（Ｎ＋）１ｈ→端子１ｒと流れる。
【００４１】
この電流が増加しトリガー電圧を超えると、Ｎ型拡散層（Ｎ＋）１ｄとＰ型拡散層（Ｐ−）１ｇとＮ型拡散層（Ｎ＋）１ｈとからなるＮＰＮトランジスタ３がオン動作し、この電流がＮＰＮトランジスタ３を通してより多く流れ、Ｎ型拡散層（Ｎ＋）１ｄの電位が低下する。この電流がさらに増加すると、ＰＮＰトランジスタ２がオン動作し、電流をより一層増加させるので端子１ｑの電位は下がり、ＳＣＲ動作状態に入る。これによって、正極性ＥＳＤによって流れる電流は端子１ｑと端子１ｒ間にトリガー電圧よりも低い電圧の下で流れるので、内部回路は保護される。
【００４２】
ここで、正極性ＥＳＤに対しては、ＮＭＯＳトランジスタ５のドレイン・ソース間耐圧をＮ型拡散層（Ｎ＋）１ｄとＰ型拡散層（Ｐ−）間１ｇのジャンクション耐圧よりも低く設定しておけば、当該ＮＭＯＳトランジスタ５によってトリガー電圧を低くすることができる。これは、例えば、ＮＭＯＳトランジスタ５のゲート長を小さくする、または、バックゲートコンタクトを構成するＰ型拡散層（Ｐ＋）１ａとソース領域を構成するＮ型拡散層（Ｎ＋）１ｂ間の距離を大きくするなどによって実現できる。
【００４３】
また、端子１ｒを基準にして端子１ｑに負極性ＥＳＤが印加された場合、負極性ＥＳＤによる電圧は、Ｐ型拡散層（Ｐ＋）１ａ、Ｐ型拡散層（Ｐ−）１ｃを経てＮ型拡散層（Ｎ＋）１ｄに到達する。このとき、負極性ＥＳＤによる電圧が、Ｎ型拡散層（Ｎ＋）１ｄとＰ型拡散層（Ｐ−）１ｃ間のジャンクション耐圧とＮＭＯＳトランジスタ４のドレイン・ソース間耐圧とのうち高い方（つまり絶対値の小さい方）の耐圧を超えると、負極性ＥＳＤによる電流が、端子１ｒ→Ｐ型拡散層（Ｐ＋）１ｊ→Ｐ型拡散層（Ｐ−）１ｇ→Ｎ型拡散層（Ｎ＋）１ｄ→Ｐ型拡散層（Ｐ−）１ｃ→Ｐ型拡散層（Ｐ＋）１ａまたはＮ型拡散層（Ｎ＋）１ｂ→端子７ｑと流れる。
【００４４】
この電流が増加しトリガー電圧を超えると、Ｎ型拡散層（Ｎ＋）１ｄとＰ型拡散層（Ｐ−）１ｃとＮ型拡散層（Ｎ＋）１ｂとからなるＮＰＮトランジスタ１が動作し、この電流がＮＰＮトランジスタ１を通してより多く流れ、端子１ｑの電位が上がる（絶対値的には下がる）。この電流がさらに増加すると、ＰＮＰトランジスタ２もオン動作し、寄生ダイオード６がオン動作し、電流は一層増加するので、端子７ｑの電位は上がり（絶対値的には下がり）ＳＣＲ動作状態に入る。
【００４５】
ここで、上記のようにＮＭＯＳトランジスタ４のドレイン・ソース間耐圧がトリガー電圧を規定するように設定することができるので、負極性ＥＳＤに対しては、寄生ダイオード６が存在する場合でもそれに影響されることなく、トリガー電圧を最適値に設定することができる。
【００４６】
このように、実施の形態１によれば、正極性ＥＳＤと負極性ＥＳＤに対して作用する２つのＮＰＮトランジスタのそれぞれに、ＮＭＯＳトランジスタを並列に設けたので、正極性と負極性の双方のＥＳＤに対するトリガー電圧を任意に最適化することができる。
【００４７】
実施の形態２．
図３は、この発明の実施の形態２による双方向型静電気放電保護素子である双方向性横型ＳＣＲを出現させるＣＭＯＳ構造の断面構造図である。なお、図３では、図２（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、実施の形態２に関わる部分を中心に説明する。
【００４８】
実施の形態２による双方向の横型ＳＣＲは、図１に示す等価回路で表現できるが、ＰＮＰトランジスタ２を出現させる構造が図２とは異なっている。すなわち、図３に示すように、実施の形態２による双方向の横型ＳＣＲを出現させるＣＭＯＳ構造は、図２に示したＣＭＯＳ構造において、Ｎ型拡散層（Ｎ−）１ｆの無い構造になっている。
【００４９】
したがって、ＮＰＮトランジスタ１，３およびＮＭＯＳトランジスタ４，５は、実施の形態１と同様の関係で形成されるが、ＰＮＰトランジスタ２が、この実施の形態２では、Ｎ型拡散層（Ｎ＋）１ｄまたはＮ型拡散層（Ｎ−）１ｅをベース電極とし、Ｐ型拡散層（Ｐ−）１ｃを一方のエミッタ電極とし、Ｐ型拡散層（Ｐ−）１ｇを他方のエミッタ電極として形成される。
【００５０】
この図３に示す構成においても、正極性ＥＳＤと負極性ＥＳＤに対して実施の形態１と同様の動作が行われるので、同様の作用・効果が得られる。
【００５１】
実施の形態３．
図４は、この発明の実施の形態３による双方向型静電気放電保護素子である双方向性横型ＳＣＲを示す等価回路図である。実施の形態３による双方向の横型ＳＣＲでは、ＣＭＯＳ構造は図２と同様であるが、図２において、Ｐ型拡散層（Ｐ−）１ｇとＰ型拡散層（Ｐ−）１ｃ間の距離を大きく取り、Ｎ型拡散層（Ｎ−）１ｆの不純物濃度を上げてＰＮＰトランジスタ２の電流増幅率を１以下にし、ＳＣＲ動作に入らない構成になっている。そのため、図４では、図１に示したＰＮＰトランジスタ２が等価回路上に現れない構成になっている。なお、図４では、図１に示した端子１ｑ，１ｒは端子３ｑ，３ｒとなっている。
【００５２】
次に、動作について説明する。実施の形態１にて説明したように、正極性ＥＳＤに対してはＮＰＮトランジスタ３がオン動作を行い、負極性ＥＳＤに対してはＮＰＮトランジスタ１がオン動作を行う。その後は、ＰＮＰトランジスタ２の電流増幅率が１以下であるので、ＳＣＲ動作に入らず、負極性ＥＳＤに対しては寄生ダイオード６を通して電流が流れる。したがって、端子３ｑと端子３ｒ間の電圧は、電流が増加してもＳＣＲ動作時の電圧よりも高い電圧であるが、トリガー電圧よりも低い電圧となる。
【００５３】
このように、実施の形態３によれば、ＰＮＰトランジスタの能力を低下させるＭＯＳ構造にしても、支障なくＥＳＤに対する保護動作が行える。
【００５４】
実施の形態４．
図５〜図７は、この発明の実施の形態４による双方向型静電気放電保護素子である双方向性横型ＳＣＲの構成を示す図である。なお、図５は等価回路図、図５に示す双方向性横型ＳＣＲを出現させるＣＭＯＳ構造の図６は上面レイアウト図、図７は図５に示す双方向性横型ＳＣＲを出現させるＣＭＯＳ構造の断面構造図である。
【００５５】
図５に示すように、この実施の形態４では、図１に示した等価回路において、端子１ｑ，１ｒは端子４ｑ，４ｒとなっているが、ＮＭＯＳトランジスタ４，５のゲート電極と端子４ｑ，４ｒとは、直接接続するのではなく、抵抗素子６，７を介在させる構成になっている。これは、図２に示したＣＭＯＳ構造の上面側に、図６、図７に示すような構造を追加することで実現される。
【００５６】
図６、図７において、ゲート電極を構成する導電性配線５ｍ，５ｐを、絶縁膜５ａａを介して素子分離絶縁膜１ｙ上に配線して抵抗体（抵抗素子６，７）とし、それを導電性配線５ｚを通して端子４ｑ，４ｐを構成する導電性配線に接続するようにしている。
【００５７】
次に、動作について説明する。トリガー電圧を決めるＮＭＯＳトランジスタ４，５のゲート電極を抵抗素子６，７を介して端子４ｑ，４ｒに接続すると、正極性または負極性のＥＳＤが印加された場合、対応するゲート電極には、抵抗素子６，７と寄生容量素子（ＮＭＯＳトランジスタ４，５のドレイン・ソース間の容量素子）との時定数で定まるパルス電圧が印加される。これによって、ゲート電位が上昇し、ＮＭＯＳトランジスタ４，５の対応するものがオン動作を行う。
【００５８】
すなわち、実施の形態４によれば、ＮＭＯＳトランジスタ４，５のゲート電極を抵抗素子６，７を介して端子４ｑ，４ｒに接続することによって、トリガー電圧をより一層最適な値に設定することができる。
【００５９】
実施の形態５．
図８は、この発明の実施の形態５による双方向型静電気放電保護素子である双方向性横型ＳＣＲを出現させるＣＭＯＳ構造の断面構造図である。なお、図８では、図２（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態５に関わる部分を中心に説明する。
【００６０】
図８に示すように、この実施の形態５による双方向型静電気放電保護素子（双方向性横型ＳＣＲ）では、図２（実施の形態１）に示した構成において、素子間分離層としてのＰ型拡散層（Ｐ＋）１ｖおよびその上部に形成される素子分離絶縁膜１ｙに代えて、トレンチ分離絶縁膜２ａが設けられている。
【００６１】
この構成によれば、ＰＮジャンクションによる素子分離から酸化膜（ＳｉＯ2）による素子分離となるので、実施の形態１よりも分離幅を小さくすることでき、素子構造全体を小さくすることができる。
【００６２】
実施の形態６．
図９は、この発明の実施の形態６による双方向型静電気放電保護素子である双方向性横型ＳＣＲを出現させるＣＭＯＳ構造の断面構造図である。なお、図９では、図２（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態６に関わる部分を中心に説明する。
【００６３】
図９に示すように、この実施の形態６による双方向型静電気放電保護素子（双方向性横型ＳＣＲ）では、図２（実施の形態１）に示した構成において、Ｎ型拡散層（Ｎ＋）１ｗに代えて、ＳＯＩ絶縁膜２ｂが設けられている。
【００６４】
この構成によれば、図２に示した構成におけるＰ型基板（Ｐ−）１ｘとＮ型拡散層（Ｎ＋）１ｗとの間のＰＮジャンクションが無くなるので、端子１ｑに負のＥＳＤが印加されたときに、Ｎ型拡散層（Ｎ−）１ｅ〜Ｎ型拡散層（Ｎ＋）１ｗ〜Ｐ型基板（Ｐ−）１ｘへのダイオード順方向特性が無くなり、基板から周辺素子への影響を無くすことができ、周辺素子との分離幅を小さくすることができる。
【００６５】
また、Ｐ型基板（Ｐ−）１ｘとＮ型拡散層（Ｎ＋）１ｗとからなるダイオード素子が無くなるので、端子１ｑに負のＥＳＤが印加されたときに、Ｐ型拡散層（Ｐ−）１ｇとＮ型拡散層（Ｎ−）１ｆとＰ型拡散層（Ｐ−）１ｃとで構成されるＰＮＰトランジスタは、ベース電流がＰ型基板（Ｐ−）１ｘから注入される分が無くなるので、ＰＮＰトランジスタとして確実に動作するようになり、負のＥＳＤ耐量を高めることができる。
【００６６】
実施の形態７．
図１０は、この発明の実施の形態７による双方向型静電気放電保護素子である双方向性横型ＳＣＲを出現させるＣＭＯＳ構造の断面構造図である。なお、図１０では、図２（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態７に関わる部分を中心に説明する。
【００６７】
図１０に示すように、この実施の形態７による双方向型静電気放電保護素子（双方向性横型ＳＣＲ）では、図２（実施の形態１）に示した構成において、素子間分離層としてのＰ型拡散層（Ｐ＋）１ｖおよびその上部に形成される素子分離絶縁膜１ｙに代えて、図８（実施の形態５）に示したトレンチ分離絶縁膜２ａが設けられ、また、Ｎ型拡散層（Ｎ＋）１ｗに代えて、図９（実施の形態６）に示したＳＯＩ絶縁膜２ｂが設けられている。
【００６８】
この構成によれば、周辺素子との分離と基板との分離とを同時に実現するいわゆるボックス型分離構造となるので、最も素子間の分離幅を小さくすることができ、また同時に負のＥＳＤ耐量を高めることができる。
【００６９】
なお、実施の形態５〜７では、実施の形態１への適用例を示したが、実施の形態２〜４にも同様に適用できることは言うまでもない。
【産業上の利用可能性】
【００７０】
以上のように、この発明にかかる双方向型静電気放電保護素子である双方向性横型ＳＣＲは、正極性と負極性の双方のトリガー電圧を最適化するのに有用であり、特に素子構造の小型化とＥＳＤ耐量の増加を図るのに好適である。
【図面の簡単な説明】
【００７１】
【図１】この発明の実施の形態１による双方向型静電気放電保護素子である双方向性横型ＳＣＲを示す等価回路図である。
【図２】図１に示す双方向性横型ＳＣＲを出現させるＣＭＯＳ構造の断面構造図である。
【図３】この発明の実施の形態２による双方向型静電気放電保護素子である双方向性横型ＳＣＲを出現させるＣＭＯＳ構造の断面構造図である。
【図４】この発明の実施の形態３による双方向型静電気放電保護素子である双方向性横型ＳＣＲを示す等価回路図である。
【図５】この発明の実施の形態４による双方向型静電気放電保護素子である双方向性横型ＳＣＲを示す等価回路図である。
【図６】図５に示す双方向性横型ＳＣＲを出現させるＣＭＯＳ構造の上面レイアウト図である。
【図７】図５に示す双方向性横型ＳＣＲを出現させるＣＭＯＳ構造の断面構造図である。
【図８】この発明の実施の形態５による双方向型静電気放電保護素子である双方向性横型ＳＣＲを出現させるＣＭＯＳ構造の断面構造図である。
【図９】この発明の実施の形態６による双方向型静電気放電保護素子である双方向性横型ＳＣＲを出現させるＣＭＯＳ構造の断面構造図である。
【図１０】この発明の実施の形態７による双方向型静電気放電保護素子である双方向性横型ＳＣＲを出現させるＣＭＯＳ構造の断面構造図である。
【図１１】正極性ＥＳＤ用に用いる横型ＳＣＲの等価回路図である（従来例１）。
【図１２】図１１に示す横型ＳＣＲを出現させるＣＭＯＳ構造の断面構造図である。
【図１３】正極性ＥＳＤと負極性ＥＳＤの双方に対応できる双方向性ＳＣＲの等価回路図である（従来例２）。
【図１４】図１３に示す双方向性横型ＳＣＲを出現させるＣＭＯＳ構造の断面構造図である。
【符号の説明】
【００７２】
１ｑ，１ｒ，３ｑ，３ｒ，４ｑ，４ｒ  端子
１，３  ＮＰＮトランジスタ
２  ＰＮＰトランジスタ
４，５  ＮＭＯＳトランジスタ
７，８  抵抗素子
１ａ  Ｐ型拡散層（Ｐ＋：バックゲートコンタクト）
１ｂ  Ｎ型拡散層（Ｎ＋：ソース）
１ｃ  Ｐ型拡散層（Ｐ−：Ｐウェル）
１ｄ  Ｎ型拡散層（Ｎ＋：ドレイン）
１ｅ  Ｎ型拡散層（Ｎ−：エピタキシャル成長膜）
１ｆ  Ｎ型拡散層（Ｎ−：Ｎウェル）
１ｇ  Ｐ型拡散層（Ｐ−：Ｐウェル）
１ｈ  Ｎ型拡散層（Ｎ＋：ソース）
１ｊ  Ｐ型拡散層（Ｐ＋：バックゲートコンタクト）
１ｋ  絶縁膜
１ｍ  ゲート電極（導電性配線）
１ｎ  絶縁膜
１ｐ  ゲート電極（導電性配線）
１ｗ  Ｎ型拡散層（Ｎ＋）
１ｘ  Ｐ型基板（Ｐ−）
１ｙ  素子分離絶縁膜
１ｖ  Ｐ型拡散層（Ｐ＋：素子間分離層）
２ａ  トレンチ分離絶縁膜
２ｂ  ＳＯＩ絶縁膜
【図１】
2006074012.tif 000003
【図２】
2006074012.tif 000004
【図３】
2006074012.tif 000005
【図４】
2006074012.tif 000006
【図５】
2006074012.tif 000007
【図６】
2006074012.tif 000008
【図７】
2006074012.tif 000009
【図８】
2006074012.tif 000010
【図９】
2006074012.tif 000011
【図１０】
2006074012.tif 000012
【図１１】
2006074012.tif 000013
【図１２】
2006074012.tif 000014
【図１３】
2006074012.tif 000015
【図１４】
2006074012.tif 000016