(57)【要約】【課題】撮像デバイスの読出アドレスを制御する装置において、回路規模を小さく保ちつつ、アドレス設定に起因するランダムノイズの低減を図る。【解決手段】複数の加算ステップを実現するための下位アドレス値の設定をリングシフトレジスタで、上位アドレス値の設定をグレイコードカウンタで行なう。リングシフトレジスタを用いることで、最下位ビットから最上位ビットにキャリー（桁上げ）が生じることがなく、バイナリカウンタよりもトグルビット数の最大値を確実に少なくできる。グレイコードカウンタは、複数の加算ステップを実現する機能を持つ必要がなく、複数の加算ステップを実現するための複雑な回路構成は不要になる。アドレス指定のための回路規模を大きくすることなく、トグルビット数を大きく変化させずにある程度の範囲に維持することで、アドレス設定のランダムノイズの低減を実現しつつ、柔軟なアドレッシングを実現することができる。【選択図】図４
2006074436.tif 000002
【特許請求の範囲】
【請求項１】
複数の単位構成要素が１次元状または２次元状に並んで配列されてなる半導体装置において、前記複数の単位構成要素のうちの読出対象の位置を示すアドレス値を指定する読出アドレス制御方法であって、
前記アドレス値を上位アドレスと下位アドレスとに分割して取り扱い、前記上位アドレスと下位アドレスの各値の設定を、それぞれ異なる作用をするアドレス設定機能要素で実行する
ことを特徴とする読出アドレス制御方法。
【請求項２】
複数の加算ステップを実現する機能を、下位アドレスの設定機能要素において実行する
ことを特徴とする請求項１に記載の読出アドレス制御方法。
【請求項３】
物理量の変化を検知した単位信号を出力する単位信号生成部を単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置から前記単位信号を読み出す物理情報取得装置であって、
前記複数の単位構成要素のうちの読出対象の位置を示すアドレス値の下位アドレスを設定する下位アドレス設定部と、
前記読出対象の位置を示すアドレス値の上位アドレスを、前記下位アドレス設定部と異なる作用により設定する上位アドレス設定部と
を備えたことを特徴とする物理情報取得装置。
【請求項４】
前記下位アドレス設定部は、複数の加算ステップを実現する機能を担当する
ことを特徴とする請求項３に記載の物理情報取得装置。
【請求項５】
前記下位アドレス設定部は、シフトレジスタを有して構成されている
ことを特徴とする請求項３に記載の物理情報取得装置。
【請求項６】
前記上位アドレス設定部は、前記上位アドレスをグレイコードで表現するものである
ことを特徴とする請求項５に記載の物理情報取得装置。
【請求項７】
前記上位アドレス設定部は、前記上位アドレスをバイナリコードで表現するものである
ことを特徴とする請求項５に記載の物理情報取得装置。
【請求項８】
前記下位アドレス設定部は、ジョンソンカウンタを有して構成されている
ことを特徴とする請求項３に記載の物理情報取得装置。
【請求項９】
前記上位アドレス設定部は、前記上位アドレスをグレイコードで表現するものである
ことを特徴とする請求項８に記載の物理情報取得装置。
【請求項１０】
前記上位アドレス設定部は、前記上位アドレスをバイナリコードで表現するものである
ことを特徴とする請求項８に記載の物理情報取得装置。
【請求項１１】
物理量の変化を検知した単位信号を出力する単位信号生成部を単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置であって、
前記複数の単位構成要素のうちの読出対象の位置を示すアドレス値の下位アドレスを設定する下位アドレス設定部と、
前記読出対象の位置を示すアドレス値の上位アドレスを、前記下位アドレス設定部と異なる作用により設定する上位アドレス設定部と
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、読出アドレス制御方法および物理情報取得装置並びに理量分布検知の半導体装置に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を電気信号として読出可能な、たとえば固体撮像装置などの、物理量分布検知の半導体装置を用いる場合に好適な、読出対象のアドレス値を制御する技術に関する。たとえば、撮像デバイスの読出制御を行なうタイミングジェネレータや、タイミングジェネレータと撮像デバイスとを備えた撮像装置への適用に好適なアドレス制御の技術に関する。
【背景技術】
【０００２】
光や放射線などの外部から入力される電磁波あるいは圧力（接触など）などの物理量変化に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。
【０００３】
たとえば、映像機器の分野では、物理量の一例である光（電磁波の一例）の変化を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の撮像素子（撮像デバイス）を用いた固体撮像装置が使われている。
【０００４】
また、コンピュータ機器の分野では、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置などが使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。
【０００５】
また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。
【０００６】
このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。
【０００７】
たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。
【０００８】
この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される（たとえば、特許文献１〜４を参照）。
【０００９】
【特許文献１】特開平１１−２３９２９９号公報
【特許文献２】特開２００１−０６９４０８号公報
【特許文献３】特開２００１−２９８７４８号公報
【特許文献４】特開２００３−０３１７８５号公報
【００１０】
ここで、ＭＯＳ（ＣＭＯＳを含む）型においては、アドレス制御の一例として、１行分を同時にアクセスして行単位で画素信号を画素部から読み出す方式が多く用いられている。また、読出手法としては、１行分を同時にアクセスして行単位で画素信号を画素部から読み出す方式に適合するように、垂直列ごとにＡＤ変換部やその他の信号処理を行なう信号処理部を配置したいわゆる列並列方式を採っているものもある。特に、ＣＤＳ処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出す方式のものをカラム型と称している。
【００１１】
一方、ＣＣＤやＣＭＯＳイメージセンサに代表される固体撮像素子の小型化、低価格化により、これらを利用した各種映像機器、たとえば静止画を撮影するデジタルスチルカメラやカメラ付き携帯電話あるいは動画を撮影するビデオカメラなどが急激に普及しつつある。なかでもＣＭＯＳイメージセンサは、ＣＣＤに比べて低消費電力、低コストで製造可能であることから、将来ＣＣＤを置き換えるものとして注目を集めている。
【００１２】
たとえば、ＣＭＯＳイメージセンサでは、画素ごとに光電変換によって電子が蓄積された後、各画素列（垂直列）を指定するアドレス制御信号がＳＣＵ（Sensor Control Unit ；駆動制御部）から出され、それを受けて画素信号が順次読み出される。
【００１３】
具体的には、画素部の近傍には垂直走査回路内にアドレス設定回路が配置され、アドレス設定回路からアドレス制御信号が供給され、画素を順次選択するようになっており、垂直走査回路は、この選択結果を受けた水平アドレス位置や画素トランジスタをオンオフ制御する各種制御信号（纏め駆動制御信号）を、駆動バッファを介して各画素に供給することで、各画素を駆動制御する。結果的に、画素自身が現在選択されているアドレスであるかどうかをデコード可能になる。
【００１４】
このように、Ｘ−Ｙアドレス型固体撮像素子では、アドレス指定によって任意の位置の画素から信号を取り出すことができると言った、各画素への任意アクセス性を挙げることができ、画素で得られた信号電荷をシフトレジスタで画素を選択して順番に読み出すＣＣＤ(Charge Coupled Device )型イメージセンサと異なり、画素の信号を読み出す順番を比較的自由に設定可能であるという特徴を有する。
【００１５】
一方、全画素を読み出す場合においてアドレス設定回路をカウンタ回路（以下アドレスカウンタともいう）で構成する場合、垂直，水平の各アドレスカウンタは“１”ずつ加算して全画素を走査するが、使用目的によっては必ずしも全画素を出力しない場合もある。
【００１６】
たとえば、デジタルスチルカメラに代表される静止画の撮像技術では、画質向上のために、撮像デバイスとして多画素のＣＭＯＳ型固体撮像素子を用い、全画素の画素情報を独立に読み出すことによって静止画を得る“全画素読出モード”がよく知られているが、全画素を読み出していては画素数が多すぎてモニタ動画のための十分なフレームレートを実現できなくなっている。
【００１７】
そこで、“全画素読出モード”の他に、たとえば行や列を数個ずつ飛ばしながら読み出す“間引き読出モード”、たとえば行や列を数個ずつ（隣接した画素に限らない）選択して読み出し加算して出力する“加算読出モード”などの動作ができるようにしている。これらのモードでは、間引いて、あるいは加算して出力画素数を減らして、フレームレートを上げるようにしている。
【００１８】
すなわち、間引き読出モードは、たとえば、被写体を確認している段階（モニタリングモード）で、液晶モニタの画素数に応じた荒い画像（低解像度の画像）で出力したり、動画については画素情報を間引きすることによって情報量を減少させて伝送したりする際に利用される。また、加算読出モードは、出力画素数を減らしてフレームレートを上げる目的以外にも、複数行（たとえば２行）から信号を出力して、それらを加算することで、ダイナミックレンジを拡大する目的でも使用される。
【００１９】
ＣＣＤ型イメージセンサでも、間引き読出モードや加算読出モードを取り得るが、画素で得られた信号電荷をシフトレジスタで画素を選択して順番にしか読出しを行なえないという構造上の制約から、その実体は、イメージセンサから画素情報を全画素分読み出した後、外部の信号処理回路で画素情報の間引き処理や加算処理を行なうようにしていた。これに対して、Ｘ−Ｙアドレス型イメージセンサでは、画素情報の間引き処理や加算処理を実質上、撮像デバイス側で行なうことが可能で、外部の信号処理回路を割愛できる利点がある。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、実際に読出し順に自由度を大きく持たせるには、それぞれのモードに応じたアドレス指定を行なう制御機構が必要となる。
【００２１】
たとえば、垂直、水平をそれぞれ１／２に間引く場合には、アドレスカウンタの加算ステップを“２”にする。つまり、アドレスカウンタの加算ステップをモードに応じて複数用意する必要が生じている。
【００２２】
ここで、アドレス値の代表的な表現方法としては、バイナリコード（Binary Code ；２進数）表現やグレイコード（Gray Code ）表現などがある。
【００２３】
アドレス値をバイナリコードで表現する場合、任意の値と加算できる回路が簡単に実現できるので、加算ステップの変更が容易である。
【００２４】
しかしながら、データ値が反転する際には、たとえば電源ラインを介して、あるいは空間的な飛込みなどにより、様々なノイズが発生することが知られている。したがって、アドレスカウンタがノイズ源となる危険性や、データ値が反転するビットの数（以下トグルビット（Toggle Bit）数ともいう）の変化、すなわちトグルビット数の不均一性により、ランダムノイズ発生の状態が変化する可能性がある。ノイズ発生の状態がある程度一定していれば相応の対処も可能と考えられるが、トグルビット数が変化したのでは、その対処も困難になる。
【００２５】
たとえば、“０”から“１”に値が変わる場合は１ビットだけがトグル状態となり最もトグルビット数が小さく、一方、最下位ビットから最上位ビットにキャリー（桁上げ）が生じる場合には、全ビットがトグル状態となるので、最もトグルビット数が大きくなる。
【００２６】
このトグルビット数の違い（不均一性）に依存して、アドレスカウンタの電源ノイズなどが変化するため、画像に対して悪影響を与える危険性が存在する。
【００２７】
図２３および図２４は、バイナリコードやグレイコードを用いた場合の画素アクセス数とアドレス値とトグルビット数との関係の一例を示す図である。ここで、図２３は加算ステップが“３”の場合、図２４は加算ステップが“５”の場合において、それぞれ、バイナリコードで表現したアドレス値の遷移の様子を表したものである。
【００２８】
図２３および図２４の何れからも、バイナリコードの場合にはトグルビット数の変化幅が２〜４というように、トグルビット数が大きく変化している様子が分かる。
【００２９】
トグルビット数の変化とそれによるノイズの問題を回避する一手法として、たとえばグレイコードを用いる方法が考えられる。グレイコードは、加算ステップが“１”の場合には、常に“１ビット”がトグルするだけであり、トグルビット数の変化がなく、ノイズ発生が最も少ないと考えられる。
【００３０】
しかしながら、グレイコードを用いた場合でも、図２３および図２４に示すように、加算ステップを“１”以外の任意の加算ステップとする場合には、トグルビット数の変化幅が１〜３というように、やはりトグルビット数を一定とすることはできない。
【００３１】
また、グレイコードでは、バイナリのように単純な加算回路で複数の加算ステップを実現することが困難であり、回路構造が大きくなってしまう。このため、結果的に、これが電源ノイズ源となってしまう。
【００３２】
このように、バイナリコード表現やグレイコード表現のカウンタを用いたアドレス設定の手法では、トグルに起因したノイズの問題に対する対処を容易にするべく、トグルビット数をある程度一定に保ちながら、間引読出しなどの各種モードに対応する柔軟なアドレッシングを実現することは困難である。
【００３３】
上述のような問題は、撮像デバイスを用いたシステムだけでなく、半導体メモリなど、読出アドレスの指定にある程度の自由度がある半導体装置を備えた半導体システムでは、同様に起こり得ることである。
【００３４】
本発明は、上記事情に鑑みてなされたものであり、様々な読出モードに対応するに際して、アドレス指定のための回路規模を大きくすることなく、トグルビット数をある程度の範囲に維持でき、また柔軟なアドレッシングを実現することのできる仕組みを提供することを目的とする。
【課題を解決するための手段】
【００３５】
本発明に係る読出アドレス制御方法は、複数の単位構成要素が１次元状または２次元状に並んで配列されてなる半導体装置において、複数の単位構成要素のうちの読出対象の位置を示すアドレス値を指定する読出アドレス制御方法であって、アドレス値を上位アドレスと下位アドレスとに分割して取り扱い、上位アドレスと下位アドレスの各値の設定を、それぞれ異なる作用をするアドレス設定機能要素で実行することとした。
【００３６】
本発明に係る物理情報取得装置や半導体装置は、上記本発明に係る読出アドレス制御方法を実施するのに好適な装置であって、複数の単位構成要素のうちの読出対象の位置を示すアドレス値の下位アドレスを設定する下位アドレス設定部と、読出対象の位置を示すアドレス値の上位アドレスを下位アドレス設定部と異なる作用により設定する上位アドレス設定部とを備えるものとした。
【００３７】
また従属項に記載された発明は、本発明に係る読出アドレス制御方法や物理情報取得装置の、のさらなる有利な具体例を規定する。
【００３８】
たとえば、複数の加算ステップを実現する機能は、下位アドレスの設定機能要素である下位アドレス設定部において実行するのがよい。こうすることで、上位アドレスの設定機能要素は、複数の加算ステップを実現する機能を持つ必要がなく、加算ステップを常に“１”としておけばよいので、複数の加算ステップを実現するための複雑な回路構成は不要になる。
【００３９】
また、下位アドレス設定部は、シフトレジスタを有して構成されているもの、あるいはジョンソンカウンタを有して構成されているものを使用するのがよい。こうすることで、上位アドレス設定部の構成に拘らず、少なくとも、バイナリコード表現のカウンタよりも、全体としてのトグルビット数を確実に少なくすることができる。
【００４０】
また、上位アドレス設定部としては、下位アドレス設定部の構成に拘らず、上位アドレスをグレイコードもしくはバイナリコードで表現するものを使用することができる。
【発明の効果】
【００４１】
本発明によれば、アドレス値を上位アドレスと下位アドレスとに分割して取り扱い、上位アドレスと下位アドレスの各値の設定を、それぞれ異なる作用をするアドレス設定機能要素で実行するようにした。下位アドレスの設定機能要素にて複数の加算ステップを実現する機能を担当でき、上位アドレスの設定機能要素は、その複数の加算ステップを実現する機能を持つ必要がなく、複数の加算ステップを実現するための複雑な回路構成は不要になる。
【００４２】
したがって、全体としては、アドレス指定のための回路規模を大きくすることなく、トグルビット数を大きく変化させず、ある程度の範囲に維持することで、アドレス設定のランダムノイズの低減を実現しつつ、柔軟なアドレッシングを実現することができる。
【発明を実施するための最良の形態】
【００４３】
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳあるいはＰＭＯＳよりなるものであるとして説明する。
【００４４】
ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
【００４５】
＜固体撮像装置の構成＞
図１は、本発明の一実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。この固体撮像装置１は、カラー画像を撮像し得る電子スチルカメラとして適用されるようになっている。また、静止画撮像モード時には、全画素を順番に読み出すモードが設定されるようになっている。また、通常の静止画モードとは異なる特殊撮影モードとして、行や列を数個ずつ飛ばしながら読み出す間引き読出モード、行や列を数個ずつ選択して読み出し加算して出力する加算読出モードなど、画素の信号を読み出す順番を通常の静止画モードとは異なる順番にする特殊読出モードが設定可能に構成されている。
【００４６】
固体撮像装置１は、入射光量に応じた信号を出力する受光素子を含む画素が行および列に配列された（すなわち２次元マトリクス状の）撮像部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部が垂直列ごとに設けられたカラム型のものである。すなわち、図１に示すように、固体撮像装置１は、複数の単位画素３（単位構成要素の一例）が行および列に配列された撮像部（画素部）１０と、撮像部１０の外側に設けられた駆動制御部７と、ＣＤＳ処理部（カラム回路）２６とを備えている。駆動制御部７としては、たとえば、水平走査回路１２と垂直走査回路１４を備える。
【００４７】
図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の画素が配置される。また、駆動制御部７の他の構成要素として、水平走査回路１２、垂直走査回路１４、およびＣＤＳ処理部２６に所定タイミングのパルス信号を供給するタイミングジェネレータ（読出アドレス制御装置の一例）２０が設けられている。これらの駆動制御部７の各要素は、撮像部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。
【００４８】
なお、タイミングジェネレータ２０は、撮像部１０や水平走査回路１２など、他の機能要素とは独立して、別の半導体集積回路として提供されてもよい。この場合、撮像部１０や水平走査回路１２などから成る撮像デバイスとタイミングジェネレータ２０とにより、半導体システムの一例である撮像装置が構築される。この撮像装置は、周辺の信号処理回路や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。
【００４９】
単位画素３は、垂直列選択のための垂直制御線１５を介して垂直走査回路１４と、垂直信号線１９を介してＣＤＳ処理部２６と、それぞれ接続されている。水平走査回路１２や垂直走査回路１４は、たとえばシフトレジスタによって構成され、タイミングジェネレータ２０から与えられる駆動パルスに応答してシフト動作（走査）を開始するようになっている。このため、垂直制御線１５には、単位画素３を駆動するための種々のパルス信号が含まれる。
【００５０】
カラム回路としてのＣＤＳ処理部２６は列ごとに設けられており、１行分の画素の信号を受けて、その信号を処理する。たとえば、タイミングジェネレータ２０から与えられるサンプルパルスＳＨＰとサンプルパルスＳＨＤといった２つのサンプルパルスに基づいて、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベル）と信号レベルとの差分をとる処理を行なうことで、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除く。
【００５１】
なお、ＣＤＳ処理部２６の後段には、必要に応じてＡＧＣ(Auto Gain Control) 回路やＡＤＣ(Analog Digital Converter)回路などをＣＤＳ処理部２６と同一の半導体領域に設けることも可能である。
【００５２】
水平走査回路１２は、水平方向の読出列（水平方向のアドレス）を規定する（ＣＤＳ処理部２６内の個々のカラム回路を選択する）水平アドレス設定部１２ａと、水平アドレス設定部１２ａにて規定された読出アドレスに従って、ＣＤＳ処理部２６の各信号を水平信号線１８に導く水平駆動回路１２ｂとを有する。
【００５３】
垂直走査回路１４は、垂直方向の読出行（垂直方向のアドレス）や水平方向の読出列（水平方向のアドレス）を規定する（撮像部１０の行を選択する）垂直アドレス設定部１４ａと、垂直アドレス設定部１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する制御線にパルスを供給して駆動する垂直駆動回路１４ｂとを有する。なお、垂直アドレス設定部１４ａは、信号を読み出す行の他、電子シャッタ用の行なども選択する。
【００５４】
タイミングジェネレータ２０は、水平アドレス信号を水平アドレス設定部１２ａへ、また垂直アドレス信号を垂直アドレス設定部１４ａへ出力し、各アドレス設定部１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。
【００５５】
ＣＤＳ処理部２６により処理された電圧信号は、水平信号線１８に伝達され、その後、水平走査回路１２からの水平選択信号により駆動される図示しない水平選択スイッチを介して出力バッファ２８に入力され、この後、撮像信号Ｓ０として図示しない外部回路に供給される。
【００５６】
つまり、カラム型の固体撮像装置１においては、単位画素３からの出力信号（電圧信号）が、垂直信号線１９→ＣＤＳ処理部２６→水平信号線１８→出力バッファ２８の順で出力される。その駆動は、１行分の画素出力信号は垂直信号線１９を介してパラレルにＣＤＳ処理部２６に送り、ＣＤＳ処理後の信号は水平信号線１８を介してシリアルに出力するようにする。垂直制御線１５は、各行の選択を制御するものである。
【００５７】
なお、垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素３に対して行方向および列方向の何れに配するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。
【００５８】
＜アドレス設定；第１例＞
図２〜図５は、図１に示した固体撮像装置１の撮像部１０に対するアドレス指定の第１実施形態を説明する図である。ここで、図２は加算ステップが“３”の場合の構成例を示した図３は加算ステップが“５”の場合の構成例である。また、図４は、加算ステップが“３”の場合における画素アクセス数とアドレス値とトグルビット数との関係を示す図である。図５は、加算ステップが“５”の場合における画素アクセス数とアドレス値とトグルビット数との関係を示す図である。また、図６は、比較例としての、単純に単一のカウンタを用いた場合を示したものである。
【００５９】
なお、以下に説明する各実施形態では、画素列（カラム列）の選択を制御するアドレス指定について説明するが、これに限らず、行の選択を制御するアドレス設定についても、同様に適用可能である。
【００６０】
図２および図３に示すように、固体撮像装置１は、読出対象のアドレスを指定するアドレス指定部２１を備えている。アドレス指定部２１は、カウンタ回路を内蔵したアドレスカウンタとして構成されている。ただし、後述するように、カウンタ回路の構成は、従来のような単純なバイナリカウンタやグレイコードカウンタではなく、複数種類のアドレス設定機能要素を上位ビットと下位ビットで使い分けるように組み合わせて使用する点に特徴を有する。
【００６１】
また、複数の加算ステップを実現する機能は、下位アドレス値の設定機能要素において実行するようにし、上位アドレス値の設定機能要素は、その機能を持つ必要がなく、加算ステップを常に“１”として使用する点に特徴を有する。
【００６２】
なお、このアドレス指定部２１は、相対アドレスを指定するものであり、一例として、タイミングジェネレータ２０に組み込まれる。この相対アドレスと、撮像部１０における絶対アドレスとの対応付けは、アドレス指定部から指定されたアドレス情報を元に、水平アドレス設定部１２ａや垂直アドレス設定部１４ａにて行なう。水平アドレス設定部１２ａや垂直アドレス設定部１４ａにおいても、絶対アドレスを設定するために、アドレス指定部２１の構成と同様の構成が採られてよい。
【００６３】
たとえば、タイミングジェネレータ２０内のアドレス指定部２１は、垂直アドレス信号を出力し、垂直アドレス設定部１４ａがそれを受けて対応する画素列を選択することで、撮像部１０の列方向の読出し順を制御する。ここで、間引き、加算、その他の読出モードに対応して、アドレス指定部２１の作成する列アドレス信号の生成順はそれぞれ異なる。
【００６４】
アドレスカウンタとして構成された第１実施形態のアドレス指定部２１（あるいは水平走査回路１２や垂直アドレス設定部１４ａ；以下同様）は、下位ビットについてのアドレス設定機能要素であるリングシフトレジスタ（Ring Shift Register ）１１０と上位ビットについてのアドレス設定機能要素であるグレイコードカウンタ１２０とを備えている。
【００６５】
リングシフトレジスタ１１０は、その詳細構成は図示を割愛するが、基本的には、シフトパルスが与えられるたびに内容が１桁（１ビット）ずつ移動（シフト）するものである。本実施形態では、このシフト量を、加算ステップに応じて調整するようにする。なお、“リング”という接頭詞を付けているのは、シフトレジスタの最終段の出力の正転信号を初段の入力に接続して閉じたループを構成するからである。
【００６６】
リングシフトレジスタ１１０を用いることで、バイナリコードで存在していた最下位ビットから最上位ビットにキャリー（桁上げ）が生じることがなく、バイナリカウンタよりもトグルビット数の最大値を確実に少なくすることができる。たとえば、アドレスデータ“１”を数ビットシフトしたときには、トグルビット数は、必ず“２”である。
【００６７】
リングシフトレジスタ１１０およびグレイコードカウンタ１２０のそれぞれから、水平方向に２本のアドレス設定線（それそれ１１２，１２２）が平行に伸びており、それぞれのアドレス設定線１１２，１２２上をアドレス信号が伝播する。
【００６８】
ここで、アドレス指定部２１は、アドレス遷移を指示する加算ステップが“１”である通常モードに加えて、加算ステップがその他の任意の組合せの付加的なパターンの動作も実現することができるようになっている。
【００６９】
たとえば、加算ステップが“３”および“５”という付加的な２パターンの動作も実現するためには、“３”と“５”の最小公倍数である“１５”列（子）を１グループとしてアドレス値の下位ビットを割り当て、この下位ビットのアドレス設定をリングシフトレジスタ１１０が担当するようにする。また、それぞれのグループ（親）を指定するアドレスとして上位ビットを割り当て、この上位ビットのアドレス設定をグレイコードカウンタ１２０が担当するようにする。つまり、下位ビットと上位ビットとに分けて親子関係を構成するように、リングシフトレジスタ１１０とグレイコードカウンタ１２０とが協働してアドレス設定を行なう。
【００７０】
たとえば、図２および図３に示すように、子（下位ビット）のアドレスを指定するアドレス値は、リングシフトレジスタ１１０において発生し、そこから伸びるアドレス設定線１１２上を伝播して、カラム列を指定する。
【００７１】
同様に、親（上位ビット）のアドレスを指定するアドレス値はグレイコードカウンタ１２０において発生し、そこから伸びるアドレス設定線１２２上を伝播して、グループを指定する。
【００７２】
このような構成により、たとえば加算ステップが“３”の場合、図４に示すように、リングシフトレジスタ１１０におけるトグルビット数は常に“２”であり、グレイコードカウンタ１２０においては次グループに移る際に１トグルするため、全体のトグルビット数は常に“２”もしくは“３”の何れかとなる。
【００７３】
また、加算ステップが“５”の場合には、図５に示すように、リングシフトレジスタ１１０におけるトグルビット数は常に“２”であり、グレイコードカウンタ１２０においては次グループに移る際に１トグルするため、全体のトグルビット数は常に“２”もしくは“３”となる。
【００７４】
何れも、バイナリコードやグレイコードを利用した従来構成よりも、トグルビット数の変化を安定化（均一に）することができることが分かる。たとえば、単純にカウンタを用いた場合を示したのが図６である。カウンタ９１０から水平方向にアドレス設定線９１２が伸びており、カウンタ９１０で発生されたアドレス信号はこのアドレス設定線９１２上を伝播し、各画素列（カラム列）９２０を指定する。このように、アドレス設定回路をカウンタ９１０のみで構成した場合、従来技術でも説明したように、トグルビット数がアドレス値に依存して大きく変化し、ランダムノイズ源となる危険性がある。
【００７５】
これに対して、第１実施形態のように、アドレス指定部２１を、リングシフトレジスタ１１０とグレイコードカウンタ１２０といった複数種類のアドレス設定機能要素を上位ビットと下位ビットで使い分けるように組み合わせて使用することで、トグルビット数がアドレス値に依存して大きく変化することを回避でき、これによって、アドレス設定時のトグルに起因したランダムノイズ源の問題を低減することができる。
【００７６】
また、複数の加算ステップを実現する機能を持ち下位アドレス値の設定に寄与するリングシフトレジスタ１１０は、公知のカウンタ回路の一例であり、比較的簡易な構成のものである。一方、上位アドレス値の設定にはグレイコードカウンタ１２０を利用しているが、複数の加算ステップを実現する機能を持つ必要がなく、加算ステップを常に“１”としておけばよいので、複数の加算ステップを実現するための複雑な回路構成は不要になる。
【００７７】
したがって、全体としては、アドレス指定のための回路規模を大きくすることなく（すなわち回路規模を小さく保ち）、トグルビット数を大きく変化させることなくある程度の範囲に維持することで、アドレス設定のランダムノイズの低減を実現しつつ、柔軟なアドレッシングを実現することができる。
【００７８】
＜アドレス設定；第２例＞
図７〜図１０は、図１に示した固体撮像装置１の撮像部１０に対するアドレス指定の第２実施形態を説明する図である。ここで、図７は加算ステップが“４”の場合の構成例を示した図８は加算ステップが“５”の場合の構成例である。また、図９は、加算ステップが“４”の場合における画素アクセス数とアドレス値とトグルビット数との関係を示す図である。図１０は、加算ステップが“５”の場合における画素アクセス数とアドレス値とトグルビット数との関係を示す図である。
【００７９】
第２実施形態は、基本的な回路構成を第１実施形態と同様としつつ、加算ステップが“４”および“５”という付加的な２パターンの動作も実現する事例を示している。この場合、“４”と“５”の最小公倍数である“２０”列（子）を１グループとしてアドレス値の下位ビットを割り当て、この下位ビットのアドレス設定をリングシフトレジスタ１１０が担当するようにし、また、それぞれのグループ（親）を指定するアドレスとして上位ビットを割り当て、この上位ビットのアドレス設定をグレイコードカウンタ１２０が担当するようにし、下位ビットと上位ビットとに分けて親子関係を構成するように、リングシフトレジスタ１１０とグレイコードカウンタ１２０とが協働してアドレス設定を行なう。
【００８０】
このような構成により、第１実施形態と同様に、何れも、バイナリコードやグレイコードを利用した従来構成よりも、トグルビット数の変化を安定化（均一に）することができることが分かる。
【００８１】
たとえば加算ステップが“４”の場合、図９に示すように、リングシフトレジスタ１１０におけるトグルビット数は常に“２”であり、グレイコードカウンタ１２０においては次グループに移る際に１トグルするため、全体のトグルビット数は常に“２”もしくは“３”となる。
【００８２】
また、加算ステップが“５”の場合にも、図１０に示すように、リングシフトレジスタ１１０におけるトグルビット数は常に“２”であり、グレイコードカウンタ１２０においては次グループに移る際に１トグルするため、全体のトグルビット数は常に“２”もしくは“３”となる。
【００８３】
したがって、全体としては、第１実施形態と同様に、アドレス指定のための回路規模を大きくすることなく、トグルビット数を大きく変化させずにある程度の範囲に維持することで、アドレス設定のランダムノイズの低減を実現しつつ、柔軟なアドレッシングを実現することができる。
【００８４】
また、グレイコード表現の従来構成に対しては、加算ステップ数が偶数の場合は同等のトグルビット変化幅となるものの、奇数の場合はトグルビット変化幅を小さくできる利点がある。
【００８５】
＜アドレス設定；第３例＞
図１１〜図１４は、図１に示した固体撮像装置１の撮像部１０に対するアドレス指定の第３実施形態を説明する図である。ここで、図１１は加算ステップが“３”の場合の構成例を示した図１２は加算ステップが“５”の場合の構成例である。また、図１３は、加算ステップが“３”の場合における画素アクセス数とアドレス値とトグルビット数との関係を示す図である。図１４は、加算ステップが“５”の場合における画素アクセス数とアドレス値とトグルビット数との関係を示す図である。
【００８６】
第３実施形態は、複数種類のアドレス設定機能要素を上位ビットと下位ビットで使い分けるように組み合わせて使用する点で第１あるいは第２実施形態と共通するが、第１あるいは第２実施形態におけるグレイコードカウンタ１２０をバイナリカウンタ１３０に置き換えて、下位ビットのアドレス設定をリングシフトレジスタ１１０が担当するようにしつつ、それぞれのグループ（親）を指定する上位ビットのアドレス設定をバイナリカウンタ１３０が担当するように変更している点に特徴を有する。
【００８７】
リングシフトレジスタ１１０およびバイナリカウンタ１３０のそれぞれから、水平方向に２本のアドレス設定線（それそれ１１２，１３２）が平行に伸びており、それぞれのアドレス設定線１１２，１３２上をアドレス信号が伝播する。
【００８８】
この第３実施形態の場合において、加算ステップが“３”および“５”という付加的な２パターンの動作も実現するためには、第１および第２実施形態と同様に、“３”と“５”の最小公倍数である“１５”列（子）を１グループとしてアドレス値の下位ビットを割り当て、この下位ビットのアドレス設定をリングシフトレジスタ１１０が担当し、また、それぞれのグループ（親）を指定するアドレスとして上位ビットを割り当て、この上位ビットのアドレス設定をバイナリカウンタ１３０が担当し、下位ビットと上位ビットとに分けて親子関係を構成するように、リングシフトレジスタ１１０とバイナリカウンタ１３０とが協働してアドレス設定を行なうようにする。
【００８９】
たとえば加算ステップが“３”の場合の構成例を示した図１３に示すように、リングシフトレジスタ１１０におけるトグルビット数は常に“２”であることは、第１あるいは第２実施形態と同様である。一方、バイナリカウンタ１３０においては、次グループに移る際に、１トグル以上（αとする）となるが、全体のトグルビット数は常に“２＋α；αはバイナリカウンタ１３０の分”となる。
【００９０】
同様に、加算ステップが“５”の場合の構成例を示した図１４に示すように、リングシフトレジスタ１１０におけるトグルビット数は常に“２”であることは、第１あるいは第２実施形態と同様である。一方、バイナリカウンタ１３０においては、次グループに移る際に、１トグル以上となるが、全体のトグルビット数は常に“２＋α；αはバイナリカウンタ１３０の分”となる。
【００９１】
つまり、何れも、第１あるいは第２実施形態ほどではないが、リングシフトレジスタ１１０とバイナリカウンタ１３０といった複数種類のアドレス設定機能要素を上位ビットと下位ビットで使い分けるように組み合わせて、下位ビットのアドレス設定をリングシフトレジスタ１１０が担当するようにする。
【００９２】
この第３実施形態の構成においては、図では明らかではないが、単一のグレイコードカウンタで構成する従来構成に対しては、必ずしもトグルビット数の変化を安定化（均一に）することができるとは言えないが、少なくとも、単一のバイナリカウンタで構成する従来構成よりも、トグルビット数がアドレス値に依存して大きく変化することを回避でき、これによって、アドレス設定時のトグルに起因したランダムノイズ源の問題を低減することができる。
【００９３】
なお、第３実施形態のように、バイナリカウンタ１３０を利用すると、桁上がりが生じるときにトグルビット数が大きくなり、特に最上位ビットから最下位ビットに飛ぶ場合にトグルビット数が最大になるが、第１あるいは第２実施形態のように、グレイコードカウンタ１２０を利用すれば、トグルビット数が安定することが分かる。この点では、第３実施形態よりも第１あるいは第２実施形態の方が好ましいことが分かる。
【００９４】
＜アドレス設定；第４例＞
図１５〜図１８は、図１に示した固体撮像装置１の撮像部１０に対するアドレス指定の第４実施形態を説明する図である。ここで、図１５は加算ステップが“３”の場合の構成例を示した図１６は加算ステップが“５”の場合の構成例である。また、図１７は、加算ステップが“３”の場合における画素アクセス数とアドレス値とトグルビット数との関係を示す図である。図１８は、加算ステップが“５”の場合における画素アクセス数とアドレス値とトグルビット数との関係を示す図である。
【００９５】
第４実施形態は、複数種類のアドレス設定機能要素を上位ビットと下位ビットで使い分けるように組み合わせて使用する点で第１〜第３実施形態と共通するが、第１あるいは第２実施形態におけるリングシフトレジスタ１１０をジョンソンカウンタ（Johnson Counter ）１４０に置き換えて、下位ビットのアドレス設定をジョンソンカウンタ１４０が担当するようにしつつ、それぞれのグループ（親）を指定する上位ビットのアドレス設定をグレイコードカウンタ１２０が担当するように変更している点に特徴を有する。
【００９６】
ジョンソンカウンタ１４０およびグレイコードカウンタ１２０のそれぞれから、水平方向に２本のアドレス設定線（それそれ１４２，１２２）が平行に伸びており、それぞれのアドレス設定線１４２，１２２上をアドレス信号が伝播する。
【００９７】
ジョンソンカウンタ１４０は、その詳細構成は図示を割愛するが、基本的には、シフトレジスタの最終段の出力の反転信号を初段の入力に接続して閉じたループを構成し、クロック信号に同期して、一定のパターンのパルス出力がつぎつぎと隣の出力に移動していくようなカウンタである。この点では、リングシフトレジスタ１１０と似通っている。ただし、リングシフトレジスタ１１０と違って、デューティ比５０％の相互にオーバーラップした出力が得られるという特徴を持つ。
【００９８】
なお、最終段の出力の反転信号を初段の入力に接続して閉じたループを構成していることの効果は、たとえば図１７のアドレス値“４０”における下位の２ビットや図１８のアドレス値“４１”における下位の３ビットに現われている。
【００９９】
リングシフトレジスタ１１０と同様に、クロック信号に同期して、一定のパターンのパルス出力がつぎつぎと隣の出力に移動していく性質を持つので、本実施形態でも、このシフト量を、加算ステップに応じて調整するようにする。ジョンソンカウンタ１４０を用いることで、バイナリカウンタよりもトグルビット数を少なくすることができる。
【０１００】
この第４実施形態の場合において、加算ステップが“３”および“５”という付加的な２パターンの動作も実現するためには、第１〜第３実施形態と同様に、“３”と“５”の最小公倍数である“１５”列（子）を１グループとしてアドレス値の下位ビットを割り当て、この下位ビットのアドレス設定をジョンソンカウンタ１４０が担当し、また、それぞれのグループ（親）を指定するアドレスとして上位ビットを割り当て、この上位ビットのアドレス設定をグレイコードカウンタ１２０が担当し、下位ビットと上位ビットとに分けて親子関係を構成するように、ジョンソンカウンタ１４０とグレイコードカウンタ１２０とが協働してアドレス設定を行なうようにする。
【０１０１】
たとえば加算ステップが“３”の場合の構成例を示した図１７に示すように、ジョンソンカウンタ１４０におけるトグルビット数は常に“３”もしくは“４”である。一方、グレイコードカウンタ１２０においては次グループに移る際に１トグルするため、全体のトグルビット数は常に“３”〜“５”の範囲内となる。
【０１０２】
また、加算ステップが“５”の場合の構成例を示した図１８に示すように、ジョンソンカウンタ１４０におけるトグルビット数は常に“５”もしくは“６”である。一方、グレイコードカウンタ１２０においては次グループに移る際に１トグルするため、全体のトグルビット数は常に“５”〜“７”の範囲内となる。
【０１０３】
つまり、何れも、第１あるいは第２実施形態ほどではないが、ジョンソンカウンタ１４０とグレイコードカウンタ１２０といった複数種類のアドレス設定機能要素を上位ビットと下位ビットで使い分けるように組み合わせて、下位ビットのアドレス設定をジョンソンカウンタ１４０が担当するようにすることで、少なくとも、バイナリコード表現の従来構成よりも、トグルビット数の変化を安定化（均一に）することができることが分かる。第１あるいは第２実施形態と同様に、トグルビット数がアドレス値に依存して大きく変化することを回避でき、これによって、アドレス設定時のトグルに起因したランダムノイズ源の問題を低減することができる。
【０１０４】
たとえば、リングシフトレジスタ１１０はトグルビット数が“２”であるのに対し、ジョンソンカウンタ１４０は“３”（加算ステップ数が３の場合。加算ステップ数によって絶対値は変化する）であり、トグルビット数の絶対値に差がある。システムとして、トグルビット数の大きさをケアしなければならない場合と、そうでない場合で使い分けることが可能である。
【０１０５】
また、グレイコード表現の従来構成に対しては、加算ステップ数が偶数の場合は同等のトグルビット変化幅となるものの、奇数の場合はトグルビット変化幅を小さくできる利点がある。
【０１０６】
＜アドレス設定；第５例＞
図１９〜図２２は、図１に示した固体撮像装置１の撮像部１０に対するアドレス指定の第５実施形態を説明する図である。ここで、図１９は加算ステップが“３”の場合の構成例を示した図２０は加算ステップが“５”の場合の構成例である。また、図２１は、加算ステップが“３”の場合における画素アクセス数とアドレス値とトグルビット数との関係を示す図である。図２２は、加算ステップが“５”の場合における画素アクセス数とアドレス値とトグルビット数との関係を示す図である。
【０１０７】
第５実施形態は、第３実施形態と第４実施形態とを組み合わせた構成である。すなわち、複数種類のアドレス設定機能要素を上位ビットと下位ビットで使い分けるように組み合わせて使用する点で第１〜第４実施形態と共通するが、第１あるいは第２実施形態におけるリングシフトレジスタ１１０をジョンソンカウンタ（Johnson Counter ）１４０に置き換えて、下位ビットのアドレス設定をジョンソンカウンタ１４０が担当するようにしつつ、それぞれのグループ（親）を指定する上位ビットのアドレス設定をバイナリカウンタ１３０が担当するように変更している点に特徴を有する。
【０１０８】
この第５実施形態の場合において、加算ステップが“３”および“５”という付加的な２パターンの動作も実現するためには、第１〜第４実施形態と同様に、“３”と“５”の最小公倍数である“１５”列（子）を１グループとしてアドレス値の下位ビットを割り当て、この下位ビットのアドレス設定をジョンソンカウンタ１４０が担当し、また、それぞれのグループ（親）を指定するアドレスとして上位ビットを割り当て、この上位ビットのアドレス設定をバイナリカウンタ１３０が担当し、下位ビットと上位ビットとに分けて親子関係を構成するように、ジョンソンカウンタ１４０とバイナリカウンタ１３０とが協働してアドレス設定を行なうようにする。
【０１０９】
たとえば加算ステップが“３”の場合の構成例を示した図１７に示すように、ジョンソンカウンタ１４０におけるトグルビット数は常に“３”もしくは“４”である。一方、バイナリカウンタ１３０においては、次グループに移る際に、１トグル以上となるが、全体のトグルビット数は常に“３＋αもしくは４＋α；αはバイナリカウンタ１３０の分”となる。
【０１１０】
また、加算ステップが“５”の場合の構成例を示した図１８に示すように、ジョンソンカウンタ１４０におけるトグルビット数は常に“５”もしくは“６”である。一方、バイナリカウンタ１３０においては、次グループに移る際に、１トグル以上となるが、全体のトグルビット数は常に“５＋αもしくは６＋α；αはバイナリカウンタ１３０の分”となる。
【０１１１】
つまり、何れも、第１あるいは第２実施形態ほどではないが、ジョンソンカウンタ１４０とバイナリカウンタ１３０といった複数種類のアドレス設定機能要素を上位ビットと下位ビットで使い分けるように組み合わせて、下位ビットのアドレス設定をジョンソンカウンタ１４０が担当するようにする。
【０１１２】
この第５実施形態の構成においては、図では明らかではないが、単一のグレイコードカウンタで構成する従来構成に対しては、必ずしもトグルビット数の変化を安定化（均一に）することができるとは言えないが、少なくとも、単一のバイナリカウンタで構成する従来構成よりも、トグルビット数がアドレス値に依存して大きく変化することを回避でき、これによって、アドレス設定時のトグルに起因したランダムノイズ源の問題を低減することができる。
【０１１３】
なお、第３実施形態と同様に、バイナリカウンタ１３０を利用すると、桁上がりが生じるときにトグルビット数が大きくなり、特に最上位ビットから最下位ビットに飛ぶ場合にトグルビット数が最大になるが、第４実施形態のように、グレイコードカウンタ１２０を利用すれば、トグルビット数が安定することが分かる。この点では、第５実施形態よりも第４実施形態の方が好ましいことが分かる。
【０１１４】
以上各実施形態で説明したように、複数種類のアドレス設定機能要素を上位ビットと下位ビットで使い分けるように組み合わせて使用するとともに、特に下位側のアドレス設定機能要素を、リングシフトレジスタやジョンソンカウンタといった、単純なバイナリカウンタよりもトグルビット数の最大値が確実に少なくなる回路構成を用いることで、全体としてのトグルビット数を、単純なバイナリカウンタよりも確実に少なくかつ均一にでき、アドレス設定のランダムノイズの低減を実現することができる。
【０１１５】
今後、ＣＭＯＳイメージセンサの高画素化や多機能化がさらに進んでいくことが予想されるが、様々な読出モードに対応するべく、各画素に対して複雑なアクセスを要するアルゴリズムを実現する場合においても、上記実施形態の適用により、回路規模を小さく保ち、かつアドレス制御部のトグルビット数を大きく変化させることなく、アドレス設定に起因するランダムノイズの低減を確実に期待することができる。
【０１１６】
以上、本発明を、実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０１１７】
また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必要であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０１１８】
たとえば、上記各実施形態では、複数の単位画素が２次元状に並んで配列されてなるＸ−Ｙアドレス型の撮像デバイスにおける読出アドレス制御への事例で説明したが、本発明の技術思想は、Ｘ−Ｙアドレス型の撮像デバイスへの適用に限定されるものではない。たとえば、複数の単位画素（単位素子）が１次元状に並んで配列されてなるラインセンサ（１ラインの撮像デバイス）にも同様に適用可能である。もちろん、行数が数行しかないライン状（長尺状）の撮像デバイスにも同様に適用可能である。
【０１１９】
また、上記実施形態では、行および列状に配列された画素からの信号出力が電圧信号であって、ＣＤＳ処理機能部が列ごとに設けられたカラム型の固体撮像装置を一例として説明したが、固体撮像装置は、カラム型のものに限らない。たとえば、画素からの信号出力が電流信号である固体撮像装置であってもよい。要するに、Ｘ−Ｙアドレス型のように、受光素子で得られた信号をアドレス指定によって読み出すことが可能なものであれば、上記実施形態で説明した技術を適用可能で、同様の効果を享受することができる。
【０１２０】
また、撮像デバイスに限らず、一般的な半導体メモリにおける読出アドレス制御にも適用可能である。すなわち、上記実施形態にて具体的に示した本発明の技術思想は、複数の単位素子が１次元状または２次元状に並んで配列されてなる基本セルおよび複数の単位素子のうちの読出対象のものを選択するアドレス制御部を具備してなる、あらゆる種類の半導体装置における、読出対象の位置を示すアドレス値を設定する読出アドレス制御に適用可能であり、それらにおいても、上記実施形態で示したと同様の効果を享受することができる。たとえば、ＣＣＤ撮像デバイスにて読み取った撮像信号を一旦ページメモリ（フレームメモリやフィールドメモリ）に保存し、その後読み出す際の制御に適用可能である。
【図面の簡単な説明】
【０１２１】
【図１】本発明の一実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。
【図２】アドレス指定の第１実施形態を説明する図であって、加算ステップが“３”の場合の構成例である。
【図３】アドレス指定の第１実施形態を説明する図であって、加算ステップが“５”の場合の構成例である。
【図４】アドレス指定の第１実施形態を説明する図であって、加算ステップが“３”の場合における画素アクセス数とアドレス値とトグルビット数との関係を示す図である。
【図５】アドレス指定の第１実施形態を説明する図であって、加算ステップが“５”の場合における画素アクセス数とアドレス値とトグルビット数との関係を示す図である。
【図６】第１実施形態との比較例としての、単純にカウンタを用いた場合を示したものである。
【図７】アドレス指定の第２実施形態を説明する図であって、加算ステップが“４”の場合の構成例である。
【図８】アドレス指定の第２実施形態を説明する図であって、加算ステップが“５”の場合の構成例である。
【図９】アドレス指定の第２実施形態を説明する図であって、加算ステップが“４”の場合における画素アクセス数とアドレス値とトグルビット数との関係を示す図である。
【図１０】アドレス指定の第２実施形態を説明する図であって、加算ステップが“５”の場合における画素アクセス数とアドレス値とトグルビット数の関係を示す図である。
【図１１】アドレス指定の第３実施形態を説明する図であって、加算ステップが“３”の場合の構成例である。
【図１２】アドレス指定の第３実施形態を説明する図であって、加算ステップが“５”の場合の構成例である。
【図１３】アドレス指定の第３実施形態を説明する図であって、加算ステップが“３”の場合における画素アクセス数とアドレス値とトグルビット数との関係を示す図である。
【図１４】アドレス指定の第３実施形態を説明する図であって、加算ステップが“５”の場合における画素アクセス数とアドレス値とトグルビット数の関係を示す図である。
【図１５】アドレス指定の第４実施形態を説明する図であって、加算ステップが“３”の場合の構成例である。
【図１６】アドレス指定の第４実施形態を説明する図であって、加算ステップが“５”の場合の構成例である。
【図１７】アドレス指定の第４実施形態を説明する図であって、加算ステップが“３”の場合における画素アクセス数とアドレス値とトグルビット数との関係を示す図である。
【図１８】アドレス指定の第４実施形態を説明する図であって、加算ステップが“５”の場合における画素アクセス数とアドレス値とトグルビット数の関係を示す図である。
【図１９】アドレス指定の第５実施形態を説明する図であって、加算ステップが“３”の場合の構成例である。
【図２０】アドレス指定の第５実施形態を説明する図であって、加算ステップが“５”の場合の構成例である。
【図２１】アドレス指定の第５実施形態を説明する図であって、加算ステップが“３”の場合における画素アクセス数とアドレス値とトグルビット数の関係を示す図である。
【図２２】アドレス指定の第５実施形態を説明する図であって、加算ステップが“５”の場合における画素アクセス数とアドレス値とトグルビット数の関係を示す図である。
【図２３】バイナリコードやグレイコードを用いた場合の加算ステップが“３”の場合における、画素アクセス数とアドレス値とトグルビット数との関係の一例を示す図である。
【図２４】バイナリコードやグレイコードを用いた場合の加算ステップが“５”の場合における、画素アクセス数とアドレス値とトグルビット数との関係の一例を示す図である。
【符号の説明】
【０１２２】
１…固体撮像装置、３…単位画素、７…駆動制御部、１０…撮像部、１２…水平走査回路、１２ａ…水平アドレス設定部、１２ｂ…水平駆動回路、１４…垂直走査回路、１４ａ…垂直アドレス設定部、１４ｂ…垂直駆動回路、１８…水平信号線、１９…垂直信号線、２０…タイミングジェネレータ、２１…アドレス指定部、２６…ＣＤＳ処理部、２８…出力バッファ、１１０…リングシフトレジスタ、１２０…グレイコードカウンタ、１３０…バイナリカウンタ、１４０…ジョンソンカウンタ
【図１】
2006074436.tif 000003
【図２】
2006074436.tif 000004
【図３】
2006074436.tif 000005
【図４】
2006074436.tif 000006
【図５】
2006074436.tif 000007
【図６】
2006074436.tif 000008
【図７】
2006074436.tif 000009
【図８】
2006074436.tif 000010
【図９】
2006074436.tif 000011
【図１０】
2006074436.tif 000012
【図１１】
2006074436.tif 000013
【図１２】
2006074436.tif 000014
【図１３】
2006074436.tif 000015
【図１４】
2006074436.tif 000016
【図１５】
2006074436.tif 000017
【図１６】
2006074436.tif 000018
【図１７】
2006074436.tif 000019
【図１８】
2006074436.tif 000020
【図１９】
2006074436.tif 000021
【図２０】
2006074436.tif 000022
【図２１】
2006074436.tif 000023
【図２２】
2006074436.tif 000024
【図２３】
2006074436.tif 000025
【図２４】
2006074436.tif 000026