(57)【要約】【課題】  互いに異なるしきい値電圧をもつトランジスタを別途のマスクパターンなしで製造する。【解決手段】  本発明は、基板上のソース−ドレイン領域にオーミック金属層を形成する段階と、この段階の結果物の全体上部に絶縁膜及び多層の感光膜を形成した後オーミック層以外の一側領域に最下層の感光膜が露出されるようにお互い異なる形態の感光膜パターンを形成すると同時にオーミック金属層以外の他側領域に絶縁膜が露出されるようにお互い異なる形態の感光膜パターンを形成する段階と、感光膜パターンをエッチングマスクとして用いて、露出された絶縁膜及び最下層の感光膜パターンを同時にエッチングして基板及び絶縁膜を露出させる段階と、露出された基板にリセス工程を行った後、露出された絶縁膜をエッチングして基板を露出させる段階と、基板上にお互い異なるエッチング深さを有するゲートリセス領域を形成した後所定のゲート金属を蒸着し感光膜パターンを除去する段階とを含む。【選択図】  図１ｉ
2006165507.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基板上のソース−ドレイン領域にオーミック金属層を形成する段階と、
（ｂ）この段階の結果物の全体上部に絶縁膜及び多層の感光膜を形成した後、前記オーミック金属層以外の一側領域に、最下層の感光膜が露出されるようにお互い異なる形態の感光膜パターンを形成すると同時に、前記オーミック金属層以外の他側領域に、前記絶縁膜が露出されるようにお互い異なる形態の感光膜パターンを形成する段階と、
（ｃ）前記感光膜パターンをエッチングマスクとして用いて、露出された前記絶縁膜及び前記最下層の感光膜パターンを同時にエッチングして前記基板及び前記絶縁膜を露出させる段階と、
（ｄ）露出された前記基板にリセス工程を行った後、露出された前記絶縁膜をエッチングして前記基板を露出させる段階と、
（ｅ）前記基板上に、お互い異なるエッチング深さを有するゲートリセス領域を形成した後、所定のゲート金属を蒸着し、前記感光膜パターンを除去する段階とを含む、電界効果トランジスタの製造方法。
【請求項２】
前記段階（ａ）で、前記基板と前記オーミック金属層との間に所定の厚さの活性層及びキャップ層を順次形成する段階をさらに含むことを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
【請求項３】
前記段階（ａ）で、前記オーミック金属層は、前記ソース−ドレイン領域を感光膜パターンで定義した後、所定のオーミック金属を蒸着し、急速熱処理（ＲＴＡ）によって形成することを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
【請求項４】
前記段階（ｂ）で、前記絶縁膜の厚さは、前記感光膜のエッチング率とゲートのブリッジの高さによって決定されることを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
【請求項５】
前記段階（ｂ）で、前記多層の感光膜は、コポリマー／ポリメタクリル酸メチル／コポリマー／ポリメタクリル酸メチルまたはコポリマー／ＺＥＰ／ＰＭＧＩ／ＺＥＰからなることを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
【請求項６】
前記段階（ｂ）は、
（ｂ−１）前記多層の感光膜を適正のドーズで露光及び現像し、お互い異なるゲート領域にＴ型ゲートのヘッド領域を定義する段階と、
（ｂ−２）前記お互い異なるゲート領域に相異なるドーズで露光及び現像し、前記絶縁膜及び最下層の感光膜が露出されるようにゲートのブリッジ領域を定義する段階とからなることを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
【請求項７】
前記段階（ｂ−２）で、前記Ｔ型ゲートのブリッジ領域を定義するとき、一つのゲート領域の感光膜パターンは相対的に高いドーズで露光して最下層の感光膜現像の際にパターンが定義されるようにして感光膜パターンで前記絶縁膜が露出されるようにし、他のゲート領域の感光膜パターンは相対的に低いドーズで露光して現像の際に最下層の感光膜パターンが定義されないようにすることを特徴とする請求項６に記載の電界効果トランジスタの製造方法。
【請求項８】
前記段階（ｂ）で、前記感光膜パターンは、お互い異なるドーズで露光され、最下層感光膜の形成如何に応じてお互い異なる感光膜パターンを形成することを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
【請求項９】
前記段階（ｃ）で、前記絶縁膜は、一部をドライエッチング工程を用いてエッチングした後、残りをＢＯＥ溶液で等方性のウェットエッチング工程を用いてエッチングすることを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
【請求項１０】
前記ドライエッチング工程は、反応性イオンエッチング（ＲＩＥ）、磁力で増加した反応性イオンエッチング（ＭＥＲＩＥ）または誘導結合プラズマ（ＩＣＰ）のいずれか一つの装備によって行われることを特徴とする請求項９に記載の電界効果トランジスタの製造方法。
【請求項１１】
前記ドライエッチング工程は、ＣＦ４ガス、ＣＦ４とＣＨＦ３の混合ガス、及びＣＦ４とＯ２の混合ガスを用いて行われることを特徴とする請求項１０に記載の電界効果トランジスタの製造方法。
【請求項１２】
前記段階（ｅ）で、前記お互い異なるエッチング深さを有するゲートリセス領域はリセス工程によって形成され、前記感光膜パターンはリフトオフ工程によって除去されることを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタの製造方法に係り、より詳しくは、多層の感光膜を用いたリソグラフィ工程、感光膜及び絶縁膜のドライエッチング選択比を用いて、相異なるしきい値電圧を有するそれぞれ異なるトランジスタを一つの基板上に同時に製造することにより、相異なるしきい値電圧を有するトランジスタを別途のマスクパターンなしで製造することができて工程段階及び製造コストを減少させることが可能な電界効果トランジスタの製造方法に関するものである。
【背景技術】
【０００２】
一般に、化合物半導体を用いた高電子移動度トランジスタ(High Electron Mobility Transistor、ＨＥＭＴ)や金属半導体電界効果トランジスタ(Metal Semi-conductor Field Effect Transistor、ＭＥＳＦＥＴ)などの半導体素子の製作では、オーミック金属として所定の厚さにＡｕＧｅ膜、Ｎｉ膜及びＡｕ膜などが順次蒸着された金属層が用いられている。
【０００３】
このような化合物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）や金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）などの素子において、ゲートリセス工程(Gate Recess Process)は、最も重要な工程段階であって、一般に電流を測定しながら行われるもので、湿式、乾式、及び乾式と湿式の組み合わせなどで単一または多段階で行われる。
【０００４】
このようなゲートリセス工程は、電子サイクロトロン共鳴(Electron cyclotron Resonance、ＥＣＲ)及び誘導結合プラズマ(Inductive Coupled Plasma、ＩＣＰ)などのドライエッチング装備でＢＣｌ３やＳＦ６などのガスを用いて行われるもので、Ｈ３ＰＯ４、Ｈ２Ｏ２及びＨ２Ｏなどを適正の割合で混合したリン酸系溶液など様々なウェットエッチング溶液でも行われる。
【０００５】
また、化合物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）や金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）などの半導体素子の製作では、たとえばＴｉ膜、Ｐｔ膜及びＡｕ膜などの金属層を所定の厚さに順次蒸着してゲート電極を製作する。
【０００６】
前述した従来の電界効果トランジスタの製造方法は、お互い異なるしきい値電圧を有するトランジスタを一つの基板上に同時に製造するために相異なるマスクパターンを必要とし、これによりゲートリセスエッチング工程などの後続工程がそれぞれ別々に行われる。
【０００７】
例えば、ＧａＡｓ、ＩｎＰ及びＧａＮ基板などの化合物半導体を用いて製作される高電子移動度トランジスタ（ＨＥＭＴ）素子の場合、エンハンスメント型電界効果トランジスタ(Enhancement mode Field Effect Transistor、Ｅ−ＦＥＴ)とデプレッション型電界効果トランジスタ(Depletion mode Field Effect Transistor、Ｄ−ＦＥＴ)の一基板上の同時製作のために、エンハンスメント型電界効果トランジスタ（Ｅ−ＦＥＴ）とデプレッション型電界効果トランジスタ（Ｄ−ＦＥＴ）の別途のマスクを用いたリソグラフィ工程または別途の電子ビームリソグラフィ工程が要求され、これにより別途のゲートリセス工程を行い、相異なるエッチング深を有するゲートリセス領域を形成させることができる。
【０００８】
したがって、前述した従来の技術では、エンハンスメント型電界効果トランジスタ（Ｅ−ＦＥＴ）及びデプレッション型電界効果トランジスタ（Ｄ−ＦＥＴ）を一つの基板上に同時に製造する場合、追加的な工程段階により製造工程コストが高くなり、これにより生産性が低下するという問題点があった。
【０００９】
また、前述した従来の技術に関する文献として、互いに異なるモードまたはしきい値電圧を持つようにするために、各トランジスタのゲート電極に接する半導体層部分を各々異なる幅で露出した感光膜パターンを形成し、前記感光膜をエッチングマスクとして利用して前記半導体層をエッチングした後、前記半導体層内に各々異なる深さのゲートリセスが形成されるようにしたモードまたはしきい値電圧が各々異なる電界効果トランジスタを同時に製造する方法が開示されている(特許文献１)。
【００１０】
また、ゲートの長さと垂直方向の高さを調節することができ、ゲート漏洩電流を減らすことができる微細線幅のＴ字形ゲート電極を制御性よくした半導体素子の微細Ｔ字形ゲート電極の製造方法が開示されている(特許文献２)
【００１１】
また、均一なしきい値電圧を持つようにするために、増加モードと空乏モードと空乏モードの２回のゲートパターンのためのマスクまたはリソグラフィー工程を適用して第１ないし第３障壁層およびオミック層に対する選択的湿式エッチングを利用して増加/ 空乏モード高電子移動度トランジスタ(HEMT)およびその製造方法が開示されている(特許文献３)。
【００１２】
そして、GaAsチャンネル層上に電子供給層と第２チャンネル層を積層し、その上に第１キャップ層を順次積層してE−HEMTゲート生成部分の第１キャップ層を除去し、その上にコンタクト層を積層し、フォトレジストをマスクとしてD−HEMTとE−HEMTのコンタクト層を除去して開口を形成し、これをマスクとしてD−HEMTのゲート部第１キャップ層とE−HEMTのゲート部第２キャップ層を除去し、E−HEMTゲート電極とD−HEMTゲート電極を同時に形成する方法が開示されている(特許文献４)。
【００１３】
【特許文献１】韓国特許公開第２０００−００１８５５２号明細書
【特許文献２】韓国特許公開第１９９９−００８４７６９号明細書
【特許文献３】米国特許公開第６，６７０，６５２Ｂ２号明細書
【特許文献４】日本特許公開平０７−１４２６８５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、前述した問題点を解決するために創案されたもので、その目的は、多層の感光膜を用いたリソグラフィ工程、感光膜及び絶縁膜のドライエッチング選択比を用いて、相異なるしきい値電圧を有するそれぞれ異なるトランジスタを一つの基板上に同時に製造することにより、モードまたはしきい値電圧がお互い異なるトランジスタを同一の基板上に製造するに際して、別途のリソグラフィ工程とそれによる追加的な工程段階を減少させることにより、従来の技術に係る製造方法に比べて製造工程コストを減少させ、素子の安定性及び生産性を向上させることが可能な電界効果トランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の一側面は、（ａ）基板上のソース−ドレイン領域にオーミック金属層を形成する段階と、（ｂ）この段階の結果物の全体上部に絶縁膜及び多層の感光膜を形成した後、前記オーミック層以外の一側領域に、最下層の感光膜が露出されるようにお互い異なる形態の感光膜パターンを形成すると同時に、前記オーミック金属層以外の他側領域に、前記絶縁膜が露出されるようにお互い異なる形態の感光膜パターンを形成する段階と、（ｃ）前記感光膜パターンをエッチングマスクとして用いて、露出された前記絶縁膜及び最下層の感光膜パターンを同時にエッチングして前記基板及び前記絶縁膜を露出させる段階と、（ｄ）露出された前記基板にリセス工程を行った後、露出された前記絶縁膜をエッチングして前記基板を露出させる段階と、（ｅ）前記基板上に、お互い異なるエッチング深さを有するゲートリセス領域を形成した後、所定のゲート金属を蒸着し、前記感光膜パターンを除去する段階とを含む、電界効果トランジスタの製造方法を提供する。
【００１６】
ここで、前記段階（ａ）で、前記基板と前記オーミック金属層との間に所定の厚さの活性層及びキャップ層を順次形成する段階をさらに含むことが好ましい。
【００１７】
好ましくは、前記段階（ａ）で、前記オーミック金属層は、前記ソース−ドレイン領域を感光膜パターンで定義した後、所定のオーミック金属を蒸着し、急速熱処理（ＲＴＡ）によって形成する。
【００１８】
好ましくは、前記段階（ｂ）で、前記絶縁膜の厚さは前記感光膜のエッチング率とゲートのブリッジの高さによって決定される。  
【発明の効果】
【００１９】
本発明の電界効果トランジスタの製造方法によれば、多層の感光膜を用いたリソグラフィ工程、感光膜及び絶縁膜のドライエッチング選択比を用いて、相異なるしきい値電圧を有するそれぞれ異なるトランジスタを一つの基板上に同時に製造することにより、モードまたはしきい値電圧がお互い異なるトランジスタを同一の基板上に製造するに際して別途のマスクパターンなしで製作することができるので、工程コストを低めるうえ、素子の安定性及び生産性も向上させることができるという利点がある。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照して本発明の実施例を詳細に説明する。これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明をより完全に説明するために提供されるものである。
【００２１】
図１ａ〜図１ｉは本発明の一実施例に係る電界効果トランジスタの製造方法を説明するための断面図である。
【００２２】
図１ａを参照すると、基板１００上に所定の厚さの活性層１１０とキャップ層１２０を順次形成する。ここで、前記基板１００は、半導体基板として使用されるものであれば特に限定されずに適用可能であり、シリコン及びゲルマニウムなどの半導体基板、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ及びＩｎＧａＡｓなどの化合物半導体基板、ガラス、サファイア、石英及び樹脂などの絶縁性基板のいずれか一つを使用することが好ましい。
【００２３】
図１ｂを参照すると、前記基板１００の上側に形成された前記キャップ層１２０上のソース−ドレイン領域、すなわちソース−ドレインオーミック金属層１３０が形成されるべき領域を感光膜パターン（図示せず）で定義した後、所定のオーミック金属(ohmic metal)を蒸着し、たとえば急速熱処理（Rapid Thermal Annealing、ＲＴＡ）工程などを経てソース−ドレインオーミック金属層１３０を形成する。
【００２４】
例えば、化合物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）や金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）などの半導体素子の製作では、オーミック金属として、ＡｕＧｅ膜、Ｎｉ膜及びＡｕ膜が所定の厚さに蒸着された金属層を用いることができ、急速熱処理（ＲＴＡ）工程を経てソース−ドレインオーミック金属層１３０を形成する。
【００２５】
一方、本発明の一実施例に適用されたソース−ドレインオーミック金属層１３０を前記キャップ層１２０の上部に形成したが、これに局限せず、前記ソース−ドレインオーミック金属層１３０を前記基板１００上に直ちに形成することもできる。また、前記活性層１１０及び前記キャップ層１２０は必要に応じて形成しないこともある。
【００２６】
図１ｃを参照すると、前記結果物の全体上部面に一定の厚さの絶縁膜１４０を蒸着する。この際、前記絶縁膜１４０は、たとえばシリコン窒化物またはシリコン酸化物などの物質で実現でき、たとえば化合物半導体基板の表面保護機能を行う。
【００２７】
また、前記絶縁膜１４０の厚さは、使用される感光膜のエッチング率とＴ型ゲートのブリッジの高さなどを考慮して決定することが好ましい。
【００２８】
図１ｄを参照すると、前記絶縁膜１４０上に多層の感光膜(Photoresist)を順次コートした後、最下層感光膜の現像如何によってお互い異なる形態の第１〜第４感光膜パターン１５０〜１８０を形成する。
【００２９】
例えば、電子ビームリソグラフィ(E-beam lithography)を用いて、モードまたはしきい値電圧の異なる高電子移動度トランジスタ（ＨＥＭＴ）素子を製作する場合、前記多層の感光膜は、コポリマー(Co-polymer)／ポリメタクリル酸メチル(Poly Methyl Methacrylate、ＰＭＭＡ)／コポリマー(Co-polymer)／ポリメタクリル酸メチル(ＰＭＭＡ)またはコポリマー／ＺＥＰ／ＰＭＧＩ(poly-dimethylgutarimide)／ＺＥＰなどいろいろ多層のレジストを組み合わせて利用することができる。
【００３０】
この際、最下層の第１感光膜パターン１５０は、前記基板１００上に蒸着された絶縁膜１４０のエッチング時にエッチングされて前記基板１００が露出されるように、前記絶縁膜１４０のエッチング工程で適正のエッチング率を有する必要性がある。この場合、お互い異なるモードまたはしきい値電圧を有するトランジスタを作るために、最下層の第１感光膜パターン１５０の定義如何を異にする。
【００３１】
例えば、コポリマー／ポリメタクリル酸メチル／コポリマー／ポリメタクリル酸メチルからなる多層のレジストを用いて、Ｔ型ゲートを有するエンハンスメント型高電子移動度トランジスタ（ＨＥＭＴ）とデプレッション型高電子移動度トランジスタを同時に製作する場合、前記エンハンスメント型高電子移動度トランジスタを製作する感光膜パターンでは、最下層の第１感光膜パターン１５０、すなわちコポリマーまでパターンが定義されるようにし、前記デプレッション型高電子移動度トランジスタを製作する感光膜パターンでは、最下層の第１感光膜パターン１５０、すなわちコポリマーはパターンが定義されないように電子ビームリソグラフィ工程を行う。
【００３２】
具体的に、まず適正のドーズで露光し、現像してエンハンスメント型またはデプレッション型高電子移動度トランジスタのゲート領域にＴ型ゲートのヘッド領域を定義する。そして、前記エンハンスメント型高電子移動度トランジスタを製作するゲート領域と前記デプレッション型高電子移動度トランジスタを製作するゲート領域にお互い異なるドーズで露光し、現像してＴ型ゲートのブリッジ領域を定義する。
【００３３】
すなわち、前記Ｔ型ゲートのブリッジ領域を定義するとき、前記エンハンスメント型高電子移動度トランジスタの感光膜パターンでは、相対的に高いドーズで露光して現像の際に最下層の第１感光膜パターンであるコポリマーはパターンが定義されるようにして、前記感光膜パターンで前記絶縁膜１４０が露出されるようにし、前記デプレッション型高電子移動度トランジスタの感光膜パターンでは、相対的に低いドーズで露光して現像の際に最下層の第１感光膜パターン１５０であるコポリマーはパターンが定義されないようにする。
【００３４】
図１ｅを参照すると、前記第１〜第４感光膜パターン１５０〜１８０を通して露出された絶縁膜１４０を非等方性でドライエッチングし、前記キャップ層１２０が露出されるように基板１００上の第１開口領域１９０ａを形成する。
【００３５】
この際、前記デプレッション型高電子移動度トランジスタの感光膜パターン、例えばコポリマーでは、前記絶縁膜１４０エッチング工程の下で露出された最下層の第１感光膜パターン１５０であるコポリマーがその上層の第２感光膜パターン１６０、例えばポリメタクリル酸メチル（ＰＭＭＡ）を通して定義されているゲートのブリッジ領域の大きさにエッチングされて前記絶縁膜１４０が露出されるように、第１感光膜パターン１５０上の開口領域１９５ａを形成する。
【００３６】
この場合、前記絶縁膜１４０のドライエッチング工程後の半導体表面に対するプラズマの損傷を防止するために、前記絶縁膜１４０を一部エッチングし、残りは例えばＢＯＥ(Buffered Oxide Etch)溶液で等方性のウェットエッチングを行う。
【００３７】
この際、前記デプレッション型高電子移動度トランジスタの感光膜パターンでは、最下層の第１感光膜パターン１５０、例えばコポリマーが完全にエッチングされるように、非等方性の絶縁膜１４０ドライエッチング工程の下でエッチング率を考慮して、最下層の第１感光膜パターン１５０と前記絶縁膜１４０の種類及び厚さを選択しなければならない。
【００３８】
一方、前記非等方性の絶縁膜１４０エッチング工程は、たとえばＣＦ４ガス、ＣＦ４とＣＨＦ３の混合ガス、ＣＦ４とＯ２の混合ガスなどを用いる反応性イオンエッチング(Reactive Ion Etching、ＲＩＥ)、磁力で増加した半導体イオンエッチング(Magnetically Enhanced Reactive Ion Etching、ＭＥＲＩＥ)または誘導結合プラズマ(Inductive coupled plasma、ＩＣＰ)などのドライエッチング装備によって行われることが好ましい。
【００３９】
図１ｆを参照すると、半導体の表面、すなわち前記基板１００上に形成されたキャップ層１２０が露出されたエンハンスメント型高電子移動度トランジスタの感光膜パターンに対して半導体、すなわち所定の厚さのキャップ層１２０をエッチングする１次リセス工程を行って前記キャップ層１２０上に第１ゲートリセス領域１９０ｂを形成する。
【００４０】
この際、前記デプレッション型高電子移動度トランジスタの感光膜パターンを通して前記基板１００上に前記絶縁膜１４０が露出されているので、半導体エッチング工程中にエッチングが行われない。
【００４１】
図１ｇを参照すると、前記絶縁膜１４０が露出されたパターン、すなわち第１感光膜パターン１５０上の開口領域１９５ａを、例えばＢＯＥ溶液または反応性イオンエッチング（ＲＩＥ）法などでエッチングして半導体の表面、すなわち前記基板１００上に形成されたキャップ層１２０が前記デプレッション型高電子移動度トランジスタ（ＨＥＭＴ）の感光膜パターンでも露出されるように基板１００上の第２開口領域１９５ｂを形成する。
【００４２】
この際、前記エンハンスメント型高電子移動度トランジスタの感光膜パターンで露出された半導体の表面に対するプラズマ損傷を防止するために、例えばＢＯＥ溶液で絶縁膜１４０エッチング工程を行うことが好ましい。
【００４３】
図１ｈを参照すると、半導体、すなわち前記基板１００上に形成された活性層１１０及びキャップ層１２０をエッチングする２次リセス工程を行う。結果として、前記エンハンスメント型モードとデプレッション型モードの高電子移動度トランジスタを製作する第１〜第４感光膜パターン１５０〜１８０における半導体基板のエッチング深さがお互い異なるように製作される。
【００４４】
すなわち、一トランジスタのゲート領域では前記活性層１１０が露出されるように前記キャップ層１２０をエッチングし、他のトランジスタのゲート領域では前記活性層１１０の所定の厚さまでエッチングして、お互い異なるエッチング深さを持たせる。
【００４５】
図１ｉを参照すると、前記第１〜第４感光膜パターン１５０〜１８０のゲート領域に、例えば高電子移動度トランジスタ素子の場合、Ｔｉ膜、Ｐｔ膜及びＡｕ膜を順次蒸着させた金属層のゲート金属２００を蒸着した後、例えばリフトオフ(lift-off)工程を行って前記第１〜第４感光膜パターン１５０〜１８０を除去することにより、Ｔ型ゲート電極を製作してモードまたはしきい値電圧の異なるトランジスタを製作することができる。
【００４６】
前述した本発明に係る電界効果トランジスタの製造方法の好適な実施例について説明したが、本発明は、これに限定されるものではなく、特許請求の範囲、発明の詳細な説明及び添付図面の範囲内でいろいろに変形して実施することが可能である。これら変形実施も本発明に属する。
【図面の簡単な説明】
【００４７】
【図１ａ】本発明の一実施例に係る電界効果トランジスタの製造方法を説明するための断面図である。
【図１ｂ】本発明の一実施例に係る電界効果トランジスタの製造方法を説明するための断面図である。
【図１ｃ】本発明の一実施例に係る電界効果トランジスタの製造方法を説明するための断面図である。
【図１ｄ】本発明の一実施例に係る電界効果トランジスタの製造方法を説明するための断面図である。
【図１ｅ】本発明の一実施例に係る電界効果トランジスタの製造方法を説明するための断面図である。
【図１ｆ】本発明の一実施例に係る電界効果トランジスタの製造方法を説明するための断面図である。
【図１ｇ】本発明の一実施例に係る電界効果トランジスタの製造方法を説明するための断面図である。
【図１ｈ】本発明の一実施例に係る電界効果トランジスタの製造方法を説明するための断面図である。
【図１ｉ】本発明の一実施例に係る電界効果トランジスタの製造方法を説明するための断面図である。
【符号の説明】
【００４８】
１００    基板
１１０    活性層
１２０    キャップ層
１３０    ソースドレインオーミック金属層
１４０    絶縁膜
１５０    第１感光膜
１６０    第２感光膜
１７０    第３感光膜
１８０    第４感光膜
１９０ａ    基板上の第１開口領域
１９０ｂ及び１９０ｃ    第１及び第２ゲートリセス領域
１９５ａ    第１感光膜パターン上の開口領域
１９５ｂ    基板上の第２開口領域
１９５ｃ    第３ゲートリセス領域
２００    ゲート金属
【図１ａ】
2006165507.tif 000003
【図１ｂ】
2006165507.tif 000004
【図１ｃ】
2006165507.tif 000005
【図１ｄ】
2006165507.tif 000006
【図１ｅ】
2006165507.tif 000007
【図１ｆ】
2006165507.tif 000008
【図１ｇ】
2006165507.tif 000009
【図１ｈ】
2006165507.tif 000010
【図１ｉ】
2006165507.tif 000011