(57)【要約】【課題】  パスメトリック・レジスタのビット数ｐを小さくしたビタビ復号器を提供する。【解決手段】  ビタビ復号において使用する最大ｐビットのパスメトリックpm0, pm1,pm2, pm3の全てが閾値（２p−1）以上になることを検出するパスメトリック検出部４４２と、パスメトリック検出部４４２によりパスメトリックpm0, pm1, pm2, pm3の全てが閾値以上になることが検出された場合に、パスメトリックpm0, pm1, pm2, pm3の全てから閾値を減じるパスメトリック減算器４４４ａ、４４４ｂ、４４４ｃ、４４４ｄとを備える。【選択図】  図２
2006041616.tif 000002
【特許請求の範囲】
【請求項１】
ビタビ復号において使用するパスメトリックの全てが閾値以上になることを検出するパスメトリック検出手段と、
前記パスメトリック検出手段により前記パスメトリックの全てが閾値以上になることが検出された場合に、前記パスメトリックの全てから前記閾値を減じるパスメトリック減算手段と、
を備えたビタビ復号装置。
【請求項２】
請求項１に記載のビタビ復号装置であって、
前記閾値は２p−1である（ただし、ｐは２以上の整数）、
ビタビ復号装置。
【請求項３】
請求項２に記載のビタビ復号装置であって、
前記パスメトリック検出手段は、最大ｐビットの前記パスメトリックを取得する、
ビタビ復号装置。
【請求項４】
請求項３に記載のビタビ復号装置であって、
前記パスメトリック検出手段は、前記パスメトリックの最上位ビットが全て１になったときに、前記パスメトリックの全てが閾値以上になることを検出する、
ビタビ復号装置。
【請求項５】
請求項４に記載のビタビ復号装置であって、
前記パスメトリック検出手段は、前記パスメトリックの最上位ビットを二つ以上受けるAND回路を有する、
ビタビ復号装置。
【請求項６】
請求項３に記載のビタビ復号装置であって、
前記パスメトリック減算手段は、前記パスメトリックの全てにおける最上位ビットを０にする、
ビタビ復号装置。
【請求項７】
請求項６に記載のビタビ復号装置であって、
前記パスメトリック減算手段は、
前記パスメトリックの最上位ビットおよび０値の信号を受け、（１）前記パスメトリック検出手段により前記パスメトリックの全てが閾値以上になることが検出された場合には、０値の信号を出力し、（２）前記パスメトリック検出手段により前記パスメトリックの全てが閾値以上になることが検出されていない場合には、前記パスメトリックの最上位ビットを出力する、マルチプレクサと、
前記パスメトリックの最上位ビットを、前記マルチプレクサの出力に置き換えるパスメトリック置換手段と、
を備えたビタビ復号装置。
【請求項８】
パスメトリック検出手段が、ビタビ復号において使用するパスメトリックの全てが閾値以上になることを検出するパスメトリック検出工程と、
パスメトリック減算手段が、前記パスメトリック検出手段により前記パスメトリックの全てが閾値以上になることが検出された場合に、前記パスメトリックの全てから前記閾値を減じるパスメトリック減算工程と、
を備えたビタビ復号方法。
【請求項９】
ビタビ復号において使用するパスメトリックの全てが閾値以上になることを検出するパスメトリック検出処理と、
前記パスメトリック検出処理により前記パスメトリックの全てが閾値以上になることが検出された場合に、前記パスメトリックの全てから前記閾値を減じるパスメトリック減算処理と、
をコンピュータに実行させるためのプログラム。
【請求項１０】
ビタビ復号において使用するパスメトリックの全てが閾値以上になることを検出するパスメトリック検出処理と、
前記パスメトリック検出処理により前記パスメトリックの全てが閾値以上になることが検出された場合に、前記パスメトリックの全てから前記閾値を減じるパスメトリック減算処理と、
をコンピュータに実行させるためのプログラムを記録したコンピュータによって読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビタビ復号に関する。
【背景技術】
【０００２】
従来より、デジタル信号を畳み込み符号化器により符号化して送信し、ビタビ(Viterbi)復号器により復号化することが行なわれている。ビタビ復号は、通信時の誤りを訂正する能力が高い点が長所である。
【０００３】
ビタビ復号器の一般的な構成を説明する（例えば、特許文献１、非特許文献１、非特許文献２を参照）。畳み込み符号化器により符号化されたデジタル信号を受信すると、そのデジタル信号についてブランチメトリックを計算する（ブランチメトリック処理）。ブランチメトリックはパスメトリックに加算され、新たなパスメトリックが算出される。新たなパスメトリックは比較され、値が小さいものが選択される（ACS(Add Compare Select：加算比較選択)処理）。ACS処理の結果をトレースバックして、元のデジタル信号を得る（トレースバック処理）。
【０００４】
パスメトリックは単調増加するが、パスメトリックを記録するためのレジスタ（「パスメトリック・レジスタ」という）の容量は有限なので、パスメトリックの上限を所定値以下にすること（「正規化」という）が必要である。
【０００５】
そこで、パスメトリックの最大値が閾値t = 2p−1以上になったときに、全てのパスメトリックから2p−2を減じることがある（例えば、非特許文献３を参照）。ただし、ｐは、パスメトリックを記録するためのレジスタのビット数である。全てのパスメトリックから2p−2を減じることは、パスメトリックのMSB2ビット（最上位ビットから数えて２番目までのビット）から”01”（２進値）（=2p−2（１０進値））を減じることに相当する。そこで、MSB2ビット減算器により2p−2の減算を行なう。
【０００６】
図４は、このような従来技術におけるパスメトリックの正規化のための正規化回路１００を示すブロック図である。正規化回路１００は、最大値検出器１０２、ＭＳＢ２ビット減算器１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを有する。なお、正規化回路１００は、拘束長＝３としている。最大値検出器１０２は、パスメトリックpm0, pm1, pm2, pm3からMSB１ビットを取得し、一つでも”1”を検出すれば（閾値t = 2p−1以上になっているので）、ＭＳＢ２ビット減算器１０４ａ〜１０４ｄを作動させる。ＭＳＢ２ビット減算器１０４ａ〜１０４ｄは、それぞれ、パスメトリックpm0, pm1, pm2, pm3のMSB2ビットから”01”（２進値）を減じる。これにより、正規化パスメトリックqm0, qm1, qm2, qm3を得ることができる。
【０００７】
【特許文献１】特開２０００−１９６４６８号公報
【非特許文献１】井上徹著、「実践  誤り訂正技術」、トリケップス、１９９６年、ｐ．１５９−１６１
【非特許文献２】ウィッカー(S. B. Wicker)著、「エラー  コントロール  システムズ  フォア  ディジタル  コミュニケーション  アンド  ストレージ(Error Control Systems for Digital Communication and Storage)」、プレンティスホール(Prentice Hall)、１９９５年、ｐ．３１４−３１９
【非特許文献３】パーリ(K. Parhi)、ニシタニ(T. Nishitani)著、「ディジタル  シグナル  プロセシング  フォア  マルチメディア  システムズ」、マーセル  デッカー(Marcel Dekker)、１９９９年６月、チャプター１７のｐ．１６−２４
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のような従来技術によっても、パスメトリック・レジスタのビット数ｐがなお大きい。
【０００９】
ビット数ｐは、下記の条件を満たす必要がある。
（１）正規化を行なう時刻におけるパスメトリックの最大値Pmaxが、パスメトリック・レジスタが記録できる値の上限（2p−１）以下であること（オーバーフロー防止）。
（２）正規化後のパスメトリックの最小値P’minがパスメトリック・レジスタが記録できる値の下限（０）以上になること（アンダーフロー防止）。
【００１０】
上記の条件（１）および（２）を満たすためには、ビット数ｐは所定値以上の整数でなければならない。後述するように、上記のような従来技術によれば、ビット数ｐの最小値は、log2{8(K−1)(2q−1)}以上の最小の整数である。ただし、K：拘束長、ｑ：軟判定ビット数である。
【００１１】
そこで、本発明は、パスメトリック・レジスタのビット数ｐを小さくしたビタビ復号器を提供することを課題とする。
【課題を解決するための手段】
【００１２】
本発明によるビタビ復号装置は、ビタビ復号において使用するパスメトリックの全てが閾値以上になることを検出するパスメトリック検出手段と、パスメトリック検出手段によりパスメトリックの全てが閾値以上になることが検出された場合に、パスメトリックの全てから閾値を減じるパスメトリック減算手段とを備えるように構成される。
【００１３】
上記のように構成されたビタビ復号装置によれば、パスメトリック検出手段は、ビタビ復号において使用するパスメトリックの全てが閾値以上になることを検出する。パスメトリック減算手段は、パスメトリック検出手段によりパスメトリックの全てが閾値以上になることが検出された場合に、パスメトリックの全てから閾値を減じる。
【００１４】
また、本発明によるビタビ復号装置においては、閾値を２p−1とするようにしてもよい。
【００１５】
また、本発明によるビタビ復号装置においては、パスメトリック検出手段が、最大ｐビットのパスメトリックを取得するようにしてもよい。
【００１６】
また、本発明によるビタビ復号装置においては、パスメトリック検出手段が、パスメトリックの最上位ビットが全て１になったときに、パスメトリックの全てが閾値以上になることを検出するようにしてもよい。
【００１７】
また、本発明によるビタビ復号装置においては、パスメトリック検出手段が、パスメトリックの最上位ビットを二つ以上受けるAND回路を有するようにしてもよい。
【００１８】
また、本発明によるビタビ復号装置においては、パスメトリック減算手段が、パスメトリックの全てにおける最上位ビットを０にするようにしてもよい。
【００１９】
また、本発明によるビタビ復号装置においては、パスメトリック減算手段が、パスメトリックの最上位ビットおよび０値の信号を受け、（１）パスメトリック検出手段によりパスメトリックの全てが閾値以上になることが検出された場合には、０値の信号を出力し、（２）パスメトリック検出手段によりパスメトリックの全てが閾値以上になることが検出されていない場合には、パスメトリックの最上位ビットを出力する、マルチプレクサと、パスメトリックの最上位ビットを、マルチプレクサの出力に置き換えるパスメトリック置換手段とを備えるようにしてもよい。
【００２０】
本発明によるビタビ復号方法は、パスメトリック検出手段が、ビタビ復号において使用するパスメトリックの全てが閾値以上になることを検出するパスメトリック検出工程と、パスメトリック減算手段が、パスメトリック検出手段によりパスメトリックの全てが閾値以上になることが検出された場合に、パスメトリックの全てから閾値を減じるパスメトリック減算工程とを備えるように構成される。
【００２１】
本発明によるプログラムは、ビタビ復号において使用するパスメトリックの全てが閾値以上になることを検出するパスメトリック検出処理と、パスメトリック検出処理によりパスメトリックの全てが閾値以上になることが検出された場合に、パスメトリックの全てから閾値を減じるパスメトリック減算処理とをコンピュータに実行させるためのプログラムである。
【００２２】
本発明による記録媒体は、ビタビ復号において使用するパスメトリックの全てが閾値以上になることを検出するパスメトリック検出処理と、パスメトリック検出処理によりパスメトリックの全てが閾値以上になることが検出された場合に、パスメトリックの全てから閾値を減じるパスメトリック減算処理とをコンピュータに実行させるためのプログラムを記録したコンピュータによって読み取り可能な記録媒体である。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態を図面を参照しながら説明する。
【００２４】
図１は、本発明の実施形態にかかるビタビ復号装置１の構成を示すブロック図である。ビタビ復号装置１は、ブランチメトリック計算部２、ACS処理部４、トレースバック部６を備える。ビタビ(Viterbi)復号そのものは周知なので、各部については簡略に説明する。
【００２５】
ブランチメトリック計算部２は、畳み込み符号化器により符号化されたデータを受け、ある時刻から単位時間経過後の時刻に遷移可能な全てのパスについて、ブランチメトリックを計算する。
【００２６】
ACS処理部４は、ブランチメトリック計算部２からブランチメトリックを受けて、ACS(Add
Compare Select：加算比較選択)処理を行なう。すなわち、ブランチメトリックをパスメトリックに加算し、新たなパスメトリックを算出する。そして、新たなパスメトリックを比較し、値が小さいものを選択する。ACS処理部４は、各パスメトリックについて、どの状態からどの状態への遷移についてのものかということを示すトレリス接続信号を記録しておく。
【００２７】
トレースバック部６は、ACS処理部４から出力されたトレリス接続信号の内、パスメトリックが最小になるものをトレースバックして、符号化されたデータを復号化する。
【００２８】
ACS処理部４は、パスメトリック計算部４２、正規化部４４、パスメトリックレジスタ４６を有する。
【００２９】
パスメトリックレジスタ４６は、各状態についてパスメトリックを記録する。拘束長＝３の場合は、状態は４種類あるので、４種類のパスメトリックが記録されている。なお、各パスメトリックはｐビット（ただし、ｐは２以上の整数）まで記録できる。
【００３０】
パスメトリック計算部４２は、パスメトリックレジスタ４６から最大ｐビットのパスメトリックを受ける。さらに、パスメトリック計算部４２は、ブランチメトリック計算部２からブランチメトリックを受ける。そして、ブランチメトリックをパスメトリックに加算し、新たなパスメトリックを算出する。そして、新たなパスメトリックを比較し、値が小さいものを選択する。パスメトリック計算部４２は、トレリス接続信号をトレースバック部６に向けて出力し、新たなパスメトリックを正規化部４４に向けて出力する。
【００３１】
正規化部４４は、新たなパスメトリックを最大ｐビットの値として、パスメトリックレジスタ４６に記録できるようにするためのものである。正規化部４４に、本発明の実施形態の新規な特徴がよくあらわれているので、以下、詳細に説明する。
【００３２】
図２は、正規化部４４の構成を示す機能ブロック図である。なお、図２における正規化部４４は、拘束長＝３の場合を想定している。よって、パスメトリックは４種類（pm0, pm1, pm2, pm3）が与えられる。
【００３３】
正規化部４４は、パスメトリック検出部４４２、パスメトリック減算器４４４ａ、４４４ｂ、４４４ｃ、４４４ｄを有する。
【００３４】
パスメトリック検出部４４２は、パスメトリックpm0,
pm1, pm2, pm3の全てが閾値以上になることを検出する。ただし、閾値は２p−1である。
【００３５】
すなわち、パスメトリック計算部４２からパスメトリックpm0, pm1, pm2, pm3を受け、MSB（最上位ビット：Most
Significant Bit）の１ビットを取得する。そこで、パスメトリックpm0, pm1, pm2, pm3の全てについて、MSB１ビットが１である場合に、パスメトリックpm0, pm1, pm2, pm3の全てが閾値以上であることを検出する。パスメトリックは最大ｐビットなので、MSB１ビットにおける１は、２p−1を意味する。パスメトリックpm0, pm1, pm2, pm3の全てが閾値以上であることを検出すると、正規化制御信号（信号値は１）を出力する。
【００３６】
パスメトリック減算器４４４ａ、４４４ｂ、４４４ｃ、４４４ｄは、正規化制御信号を受けると（パスメトリック検出部４４２によりパスメトリックの全てが閾値以上になることが検出されたことを意味する）、パスメトリックpm0, pm1, pm2, pm3から閾値２p−1を減じる。具体的には、パスメトリックpm0, pm1, pm2, pm3におけるMSB１ビットを０にする。すなわち、パスメトリック減算器４４４ａ、４４４ｂ、４４４ｃ、４４４ｄは１ビット減算器である。減算結果が、正規化パスメトリックqm0, qm1, qm2, qm3となって、パスメトリックレジスタ４６に書きこまれる。
【００３７】
図３は、正規化部４４の構成の一例を示す回路図である。パスメトリック検出部４４２は、AND回路４４２ａ、４４２ｂ、４４２ｃを有する。
【００３８】
AND回路４４２ａは、パスメトリックpm0およびpm1のMSB１ビットを受けて、AND演算を施して出力する。AND回路４４２ｂは、パスメトリックpm2およびpm3のMSB１ビットを受けて、AND演算を施して出力する。AND回路４４２ｃは、AND回路４４２ａの出力およびAND回路４４２ｂの出力を受けて、AND演算を施して出力する。AND回路４４２ｃの出力が、パスメトリック検出部４４２の出力である。
【００３９】
パスメトリックpm0, pm1, pm2, pm3におけるMSB１ビットが全て１であるときに、AND回路４４２ｃの出力が１となる。このAND回路４４２ｃの出力する“１”が、正規化制御信号である。
【００４０】
パスメトリック減算器４４４ａ、４４４ｂ、４４４ｃ、４４４ｄは、マルチプレクサ４４６、パスメトリック置換部４４８を有する。図３においては、図示の便宜上、パスメトリック減算器４４４ａにおけるマルチプレクサ４４６、パスメトリック置換部４４８のみを図示しているが、パスメトリック減算器４４４ｂ、４４４ｃ、４４４ｄも同様の構成である。
【００４１】
マルチプレクサ４４６は、パスメトリックpm0のMSB１ビットおよび０値の信号を受ける。そして、（１）パスメトリック検出部４４２から正規化制御信号を受けている場合は、０値の信号を出力し、（２）パスメトリック検出部４４２から正規化制御信号を受けていない場合は、パスメトリックpm0のMSB１ビットを出力する。
【００４２】
パスメトリック置換部４４８は、パスメトリックpm0のMSB１ビットを、マルチプレクサ４４６の出力に置き換える。すなわち、パスメトリック減算器４４４ａが正規化制御信号を受けている場合（パスメトリックpm0のMSB１ビット＝１である）は、パスメトリックpm0のMSB１ビットを１から０に置き換えるので、パスメトリックpm0から閾値２p−1を減じることになる。パスメトリック減算器４４４ａが正規化制御信号を受けていない場合は、パスメトリックpm0はそのままの値となる。
【００４３】
パスメトリック減算器４４４ｂ、４４４ｃ、４４４ｄも同様の構成である。パスメトリック減算器４４４ｂはパスメトリックpm1について同様な演算を行なうマルチプレクサ４４６およびパスメトリック置換部４４８を有する。パスメトリック減算器４４４ｃはパスメトリックpm2について同様な演算を行なうマルチプレクサ４４６およびパスメトリック置換部４４８を有する。パスメトリック減算器４４４ｄはパスメトリックpm3について同様な演算を行なうマルチプレクサ４４６およびパスメトリック置換部４４８を有する。
【００４４】
本発明の実施形態によれば、ビット数ｐは、下記の条件を満たす必要がある。
（１）正規化を行なう時刻におけるパスメトリックの最大値Pmaxが、パスメトリック・レジスタが記録できる値の上限（2p−１）以下であること（オーバーフロー防止）。
（２）正規化後のパスメトリックの最小値P’minがパスメトリック・レジスタが記録できる値の下限（０）以上になること（アンダーフロー防止）。
【００４５】
そこで、パスメトリックレジスタ４６が記録できるパスメトリックのビット数ｐの最小値は、log2{4K(2q−1)}以上の最小の整数(=p3)である。ただし、K：拘束長、ｑ：軟判定ビット数である。一方、図４を参照して説明した従来例においては、前述のように、パスメトリックのビット数ｐの最小値は、log2{8(K−1)(2q−1)}以上の最小の整数(=p2)である。
【００４６】
ここで、log2{4K(2q−1)}は式（Ａ）のように、log2{8(K−1)(2q−1)}は式（Ｂ）のように書き換えられる。
【００４７】
log2{4K(2q−1)} = log2K + log2(2q−1) + 2            （Ａ）
log2{8(K−1)(2q−1)} = log2(K−1)+ log2(2q−1) + 3      （Ｂ）
なお、式（Ａ）および（Ｂ）からlog2(2q−1) + 2を差し引くと、
log2K            （Ｃ）
log2(K−1) + 1     （Ｄ）
よって、p3およびp2の大小関係は、log2K以上の最小の整数とlog2(K−1) + 1以上の最小の整数との大小関係と同じである。すなわち、（log2K以上の最小の整数）＜（log2(K−1) + 1以上の最小の整数）ならば、p3 < p2である。（log2K以上の最小の整数）＝（log2(K−1) + 1以上の最小の整数）ならば、p3 = p2である。
【００４８】
ここで、拘束長Kを、3から10まで変化させたときのlog2K以上の最小の整数とlog2(K−1) + 1以上の最小の整数との大小関係を、表１に示す。
【００４９】
【表１】
2006041616.tif 000003
また、拘束長K=7のときのパスメトリックレジスタ４６のビット数ｐを表２に示す。ただし、ｑを１から８まで変化させている。表２からも明らかなように、拘束長K＝7において、p3 < p2である。
【００５０】
【表２】
2006041616.tif 000004
表１からわかるように、拘束長K＝4,6,7,8,10のときには、p3 < p2である。すなわち、本発明の実施形態によれば、図４を参照して説明した従来例よりも、パスメトリックレジスタ４６のビット数ｐを小さくすることができる（拘束長K＝4,6,7,8,10）。
【００５１】
なお、拘束長K＝3,5,9の場合でも、p3 = p2である。すなわち、本発明の実施形態によれば、最悪でも、パスメトリックレジスタ４６のビット数ｐは、図４を参照して説明した従来例と同じ値となる。よって、図４を参照して説明した従来例よりも、ビット数ｐが大きくならない。
【００５２】
また、図４を参照して説明した従来例においては、MSB2ビット減算器１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを使用している。しかし、本発明の実施形態によれば、パスメトリック減算器４４４ａ、４４４ｂ、４４４ｃ、４４４ｄとして１ビット減算器を使用している。よって、本発明の実施形態によれば、図４を参照して説明した従来例よりも減算器を低規模に実装できる。
【００５３】
また、上記の実施形態は、以下のようにして実現できる。ＣＰＵ、ハードディスク、メディア（フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭなど）読み取り装置を備えたコンピュータのメディア読み取り装置に、上記の各部分（例えば、正規化部４４）を実現するプログラムを記録したメディアを読み取らせて、ハードディスクにインストールする。このような方法でも、上記の機能を実現できる。
【００５４】
なお、図４を参照して説明した従来例におけるビット数ｐの最小値は、log2{8(K−1)(2q−1)}以上の最小の整数(=p2)であり、本発明の実施形態におけるビット数ｐの最小値は、log2{4K(2q−1)}以上の最小の整数(=p3)であることの証明を下記に示す。
【００５５】
[ビット数p2 = log2{8(K−1)(2q−1)}以上の最小の整数であることの証明（従来例）]
符号化率R=1/2の場合で説明する。R=1/nの場合についても、ブランチメトリックの最大値をビットメトリックのn倍とすることで、下記の証明が適用できる。
【００５６】
軟判定ビット数をｑとすると、ビットメトリックはｑビットの０以上の整数である。ビットメトリックの最小値Bmin = 0、最大値Bmax = 2q−1となる。
【００５７】
符号化率R=1/2のとき、ブランチメトリックは２つのブランチメトリックの和となる。したがって、ブランチメトリックの最小値Cmin = 2Bmin = 2・0 = 0、最大値Cmax = 2Bmax = 2(2q−1)となる。例えば、q=3ならCmax = 2・7 = 14、q=4ならCmax = 2・15 = 30となる。
【００５８】
拘束長Kのとき、トレリス線図において(K−1)時間前の状態が全ての着目時刻の状態に接続される。したがって、(K−1)本のブランチメトリックの総和の最大値Pmaxから最小値Pminを差し引いた値がパスメトリックの最大幅ΔPmaxとなる。(K−1)時間前のパスメトリックの最小値をP0とすると、Pmin = P0 +
(K−1)Cmin = P0、Pmax = P0 + (K−1)Cmaxとなるので、ΔPmax =
Pmax − Pmin = (K−1)Cmaxとなる。例えば、K=7のとき、q=3ならΔPmax = (7−1)・14 = 84、q=4ならCmax = (7−1)・30 = 180となる。
【００５９】
ビット数ｐは、下記の条件を満たす必要がある。
（１）正規化を行なう時刻におけるパスメトリックの最大値Pmaxが、パスメトリック・レジスタが記録できる値の上限（2p−１）以下であること（オーバーフロー防止）。
（２）正規化後のパスメトリックの最小値P’minがパスメトリック・レジスタが記録できる値の下限（０）以上になること（アンダーフロー防止）。
【００６０】
ここで、条件（１）（オーバーフロー防止）を満たすビットｐを求める。
【００６１】
着目時刻の直前の時刻におけるパスメトリックの最大値の上限P’’maxは、閾値ｔ(=2p−1)以上にならない最大数、すなわち、閾値ｔから１を差し引いた値(t−1)である。着目時刻におけるパスメトリックの最大値の上限Pmaxは、直前の時刻におけるパスメトリックの最大値の上限P’’maxに、ブランチメトリックの最大値Cmaxを加えた値である。すなわち、Pmax = P’’max + Cmax = (t−1) + Cmaxである。Pmax≦2p−１なので、
2Cmax≦2p
である必要がある。
【００６２】
次に、条件（２）（アンダーフロー防止）を満たすビットｐを求める。
【００６３】
着目時刻におけるパスメトリックの最小値の下限Pminは、パスメトリックの最大値がｔであるときの最小値(= t −ΔPmax)である。
【００６４】
正規化により、全てのパスメトリックからt/2(=2p−2)が差し引かれる。正規化後のパスメトリックの最小値の下限P’minは、着目時刻におけるパスメトリックの最小値の下限Pminよりt/2を差し引いた値となる。すなわち、P’min = Pmin − t/2 = t/2−ΔPmaxとなる。P’min≧０、ΔPmax = (K−1)Cmax、ｔ=2p−1なので、2p−2 − (K−1)Cmax≧０となる。したがって、
4(K−1)Cmax≦2p
である必要がある。
【００６５】
2Cmax≦2pであり、かつ4(K−1)Cmax≦2pであれば、条件（１）および（２）を満たす。K≧２であれば、4(K−1)≧2なので、4(K−1)Cmax≦2pであれば、2Cmax≦2pも満たす。拘束長Kは、一般的には２以上なので、4(K−1)Cmax≦2pであれば条件（１）および（２）を満たすことになる。Cmax = 2(2q−1)なので、8(K−1)(2q−1)≦2pとなる。
【００６６】
よって、ビット数ｐ２はlog2{8(K−1)(2q−1)}以上の最小の整数である。
【００６７】
[ビット数p3 = log2{4K(2q−1)}以上の最小の整数であることの証明（実施形態）]
ビット数ｐは、下記の条件を満たす必要がある。
（１）正規化を行なう時刻におけるパスメトリックの最大値Pmaxが、パスメトリック・レジスタが記録できる値の上限（2p−１）以下であること（オーバーフロー防止）。
（２）正規化後のパスメトリックの最小値P’minがパスメトリック・レジスタが記録できる値の下限（０）以上になること（アンダーフロー防止）。
【００６８】
ここで、条件（１）（オーバーフロー防止）を満たすビットｐを求める。
【００６９】
着目時刻の直前の時刻におけるパスメトリックの最小値の上限は、閾値ｔ(=2p−1)以上にならない最大数、すなわち、閾値ｔから１を差し引いた値(t−1)である。このときのパスメトリックの最大値の上限P’’maxは、(t−1)にパスメトリックの最大幅ΔPmaxを加えた値である。すなわち、P’’max = (t−1) +ΔPmaxである。
【００７０】
着目時刻におけるパスメトリックの最大値の上限Pmaxは、直前の時刻におけるパスメトリックの最大値の上限P’’maxに、ブランチメトリックの最大値Cmaxを加えた値である。すなわち、Pmax = P’’max + Cmax = (t−1) + ΔPmax + Cmaxである。Pmax≦2p−１なので、
2KCmax≦2p
である必要がある。
【００７１】
次に、条件（２）（アンダーフロー防止）を満たすビットｐを求める。
【００７２】
着目時刻におけるパスメトリックの最小値の下限Pminはｔ(=2p−1)である。
【００７３】
正規化により、全てのパスメトリックからｔが差し引かれる。正規化後のパスメトリックの最小値の下限P’minは、着目時刻におけるパスメトリックの最小値の下限Pminよりtを差し引いた値０となる。すなわち、P’min = Pmin − t = ０となる。したがって、いかなるビット数ｐにおいても、条件（２）は満足される。
【００７４】
よって、2KCmax≦2pであれば、条件（１）および（２）を満たす。Cmax = 2(2q−1)なので、4K(2q−1)≦2pとなる。
【００７５】
よって、ビット数ｐ３はlog2{4K(2q−1)}以上の最小の整数である以上の最小の整数である。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施形態にかかるビタビ復号装置１の構成を示すブロック図である。
【図２】正規化部４４の構成を示す機能ブロック図である。
【図３】正規化部４４の構成の一例を示す回路図である。
【図４】従来技術におけるパスメトリックの正規化のための正規化回路１００を示すブロック図である。
【符号の説明】
【００７７】
１  ビタビ復号装置
２  ブランチメトリック計算部
４  ACS処理部
４２  パスメトリック計算部
４４  正規化部
４４２  パスメトリック検出部
４４２ａ、４４２ｂ、４４２ｃ  AND回路
４４４ａ、４４４ｂ、４４４ｃ、４４４ｄ  パスメトリック減算器
４４６  マルチプレクサ
４４８  パスメトリック置換部
４６  パスメトリックレジスタ
６  トレースバック部
【図１】
2006041616.tif 000005
【図２】
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【図３】
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【図４】
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