(57)【要約】【課題】  平坦化処理に支障の少ないダミーメタル配置形状の半導体集積回路装置を提供する。【解決手段】  本発明にかかる半導体集積回路装置は、マクロセル、または、ＩＯセルの少なくとも１つのセルを有する半導体集積回路装置であり、マクロセル、または、ＩＯセルの周辺に挿入されるダミーメタルが、段階的にメタル占有率が変更されてなることを特徴とする。【選択図】  図１０
2006108541.tif 000002
【特許請求の範囲】
【請求項１】
マクロセル、または、ＩＯセルの少なくとも１つのセルを有する半導体集積回路装置であって、
前記マクロセル、または、前記ＩＯセルの周辺に挿入されるダミーメタルは、段階的にメタル占有率が変更されてなることを特徴とする半導体集積回路装置。
【請求項２】
前記ダミーメタル挿入後におけるチップ全領域の平均メタル占有率と、前記マクロセルまたは前記ＩＯセルの周辺のメタル占有率と、の評価を行い、前記メタル占有率の評価結果を基に、前記マクロセルまたは前記ＩＯセルの周辺に挿入される前記ダミーメタルの形状を選択することで、段階的にメタル占有率が変更されてなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記マクロセルから任意の距離の領域と、その他の領域と、のダミーメタルを分割して生成することを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記ＩＯセルの外側にダミーメタルを生成することを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記ダミーメタルは、ポリシリコンであることを特徴とする請求項１から４の何れか１項に記載の半導体集積回路装置。
【請求項６】
前記ダミーメタルは、拡散であることを特徴とする請求項１から４の何れか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路装置の製造は、微細化による多層メタル配線が行われている。多層メタルプロセスでは、メタルを一層ずつ生成し、メタルの積層構造を形成することになるが、メタルの収束性が良くないと、積層されるメタルの仕上がりが悪くなり、性能、歩留まりに対し悪影響を及ぼすことになる。
【０００３】
一般的に、平坦化処理には、ウェハに対し、研摩液と研摩布とで研摩することで機械的研摩と科学的作用とを用いた、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）と呼ばれる手法が用いられている。
【０００４】
しかしながら、ＣＭＰは、半導体集積回路装置のメタル構造に依存し、平坦性を損なう虞がある。例えば、メタル構造が均一でない場合には、図１（ａ）に示すように、ＥｒｏｓｉｏｎやＤｉｓｈｉｎｇと呼ばれる平坦性を損なう不具合が生じる場合もある。特に、図１（ｂ）に示すように、メタル占有密度差の大きい境界に位置するメタル（Ａ）は、図１（ｂ）に示すように削られたりすることがある。この図１（ｂ）に示すような不具合は、半導体集積回路装置のメタル構造の均一性に起因することになるため、近年の微細処理では、メタルの占有率を制限している（例えば、１３０ｎｍで２０％〜８０％程度）。このため、レイアウト設計においては、従来の設計に追加して平坦化処理のための様々な手法が必要となってくる。
【０００５】
例えば、メタル占有率の高い領域に対し、スロットと呼ばれるメタル上に穴をあけた構造を作成することで、メタルの平坦性を向上させている。さらに、メタル占有率の低い領域に対し、ダミーメタルと呼ばれる回路動作とは関係のないメタルを追加することも行われている。このような手法を用いることで、半導体集積回路装置の製造品質を維持している。
【０００６】
なお、通常は、ダミーメタル、または、フローティングメタルを挿入することになる。または、電位を安定させることでポストシュミレーションでの確認も容易となるように、一定電位（たとえばＧＮＤ）と接続したダミーメタルを挿入することになる。
【０００７】
図２に、チップとメタル占有率との関係を示す。図２（ａ）は、半導体集積回路装置のチップ全体を上から見た上面図であり、図２（ｂ）は、図２（ａ）に示すＡ−Ａ’線上のチップのメタル密度を示すグラフ図であり、縦軸は、メタル密度を示し、横軸は、チップの位置を示している。
【０００８】
図２（ｂ）に示すａ〜ｄのように、従来のダミー生成手法でメタルを一様に生成した場合には、局所的にメタル占有率の差を著しく生じることになり、平坦化処理において、あまり良くないメタル構造を包含することになる。特に、急激なメタル占有率の差は、歩留まりの劣化を引き起こす要因となる。
【０００９】
また、マクロセルは、ダミーメタルやスロットのような平坦化に伴う後処理の実施により、回路動作が期待できるものではない場合、ダミーメタルやスッロト挿入の禁止領域を設けることがある。しかしながら、この禁止領域の境目で、局所的なメタル占有率の格差を生じることになる。
【００１０】
半導体集積回路装置でのメタル占有率は、一般的に、マクロセル領域で４０％〜７０％、スタンダードセル領域で３０％〜５０％、Ｉ／Ｏ領域で５０％〜８０％程度となっており、領域の境界は、４０％〜５０％程度のメタル占有率の差が存在することになる。
【００１１】
なお、本発明より先に出願された技術文献として、複数のパターンを備えた半導体装置において、前記パターンは、パターン密度が２５％以上８５％以下になるように配置することで、パターンの粗密によるパターン形状の変形を最適なパターン密度を設定することにより改善して、デバイスの信頼性、歩留りの向上を図り、生産性の低下を抑制するものがある（例えば、特許文献１参照）。
【００１２】
また、ゲート層をダミー・パターンで形成することにより目標パターン密度を得る方法がある（例えば、特許文献２参照）。
【００１３】
また、所望のチップ機能の実現に必要な凹凸パターンの他にダミーの凸パターンを各工程のパターンに配置してチップ内の平坦性のバラツキを一層抑制した半導体装置がある（例えば、特許文献３参照）。
【特許文献１】特開２００２−５０６２６号公報
【特許文献２】特表２００３−５１６６３８号公報
【特許文献３】特開２００３−２２９４８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
なお、上記特許文献１は、メタル占有率を２５％〜８５％にするように調整してダミーメタルパターンを形成しているが、全領域でメタル占有率に依存してダミーメタル生成の制御を行うことについては何ら考慮されたものではない。また、上記特許文献２は、ダミーメタルを既存メタルの占有率にあわせて生成しているが、メタル占有率に依存してダミーメタル生成の制御を行うことについては何ら考慮されたものではない。また、上記特許文献３は、ダミーメタルサイズを変更することで、メタル占有率を制御しており、メタル占有率に依存してダミーメタル生成の制御を行うことについては何ら考慮されたものではない。
【００１５】
本発明は、上記事情に鑑みてなされたものであり、平坦化処理に支障の少ないダミーメタル配置形状の半導体集積回路装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１６】
かかる目的を達成するために、本発明は以下の特徴を有することとする。
【００１７】
本発明にかかる半導体集積回路装置は、マクロセル、または、ＩＯセルの少なくとも１つのセルを有する半導体集積回路装置であって、マクロセル、または、ＩＯセルの周辺に挿入されるダミーメタルは、段階的にメタル占有率が変更されてなることを特徴とするものである。
【００１８】
また、本発明にかかる半導体集積回路装置は、ダミーメタル挿入後におけるチップ全領域の平均メタル占有率と、マクロセルまたはＩＯセルの周辺のメタル占有率と、の評価を行い、メタル占有率の評価結果を基に、マクロセルまたはＩＯセルの周辺に挿入されるダミーメタルの形状を選択することで、段階的にメタル占有率が変更されてなることを特徴とするものである。
【００１９】
また、本発明にかかる半導体集積回路装置は、マクロセルから任意の距離の領域と、その他の領域と、のダミーメタルを分割して生成することを特徴とするものである。
【００２０】
また、本発明にかかる半導体集積回路装置は、ＩＯセルの外側にダミーメタルを生成することを特徴とするものである。
【００２１】
また、本発明にかかる半導体集積回路装置において、ダミーメタルは、ポリシリコンであることを特徴とするものである。
【００２２】
また、本発明にかかる半導体集積回路装置において、ダミーメタルは、拡散であることを特徴とするものである。
【発明の効果】
【００２３】
本発明にかかる半導体集積回路装置は、マクロセル、または、ＩＯセルの少なくとも１つのセルを有する半導体集積回路装置であって、マクロセル、または、ＩＯセルの周辺に挿入されるダミーメタルは、段階的にメタル占有率が変更されてなることで、平坦化処理に支障の少ないダミーメタル配置形状の半導体集積回路装置を得ることが可能となる。
【発明を実施するための最良の形態】
【００２４】
まず、図１０を参照しながら、本実施形態における半導体集積回路装置の特徴について説明する。
【００２５】
本発明にかかる半導体集積回路装置は、マクロセル、または、ＩＯセルの少なくとも１つのセルを有する半導体集積回路装置であり、マクロセル、または、ＩＯセルの周辺に挿入されるダミーメタルが、図１０に示すように、段階的にメタル占有率が変更されてなることを特徴としたものである。マクロセル、または、ＩＯセルのメタル占有率を調整することで、ＣＭＰ製造工程時の、平坦化プロセスにおいて問題となるメタルパターンの均一性をさらに向上させることが可能となる。特に、ダミーメタルの挿入やスロットの禁止されたＩＰブロック周辺におけるメタルの均一性を向上させることが可能となる。また、段階的にダミーメタルを操作することで、ＩＰブロック間の不均一なメタル占有率にも柔軟に対応できる上、過剰なダミーメタル挿入を抑制し、レイアウトデータの増大に対しても対応することが可能となる。また、ダミーメタルの生成は、すでに既知の技術であるため、現状のフローを大きく変えることなく、本特許の手法を実施させることが可能である。
【００２６】
以下、添付図面を参照しながら、本実施形態における半導体集積回路装置について説明する。
【００２７】
図２に、半導体集積回路装置の概念図を示す。図２（ａ）は、半導体集積回路装置のチップを真上から見た上面図であり、そのレイアウト領域は、ＩＯセル領域と、マクロセル領域と、ランダムロジック領域と、に分けられている。通常、ランダムロジック領域は、メタル占有率でほぼ一様な分布を示す場合が多い。図２（ｂ）に、図２（ａ）の半導体集積装置のＡ−Ａ’線上におけるメタル占有率を示す。なお、縦軸は、メタル密度を示し、横軸は、チップの位置を示している。
【００２８】
図２（ｂ）に示すように、ＩＯセル領域は８０％のメタル占有率を示し、ＭＡＣＲＯ１領域は７０％のメタル占有率を示し、ＭＡＣＲＯ２領域は３０％のメタル占有率を示している。
【００２９】
次に、図２（ａ）に示すチップ上部からのメタル占有率の評価結果を、図３、図４に示す。なお、図３は、チップ上部からみたメタル占有率（ダミーメタル生成後）を示し、図４は、チップ上部からみたメタル占有率（ダミーメタル生成前）を示す。
【００３０】
図３、図４は、チップ領域を、Ｘ軸、Ｙ軸方向にＸ１（ｕｍ）で等分分配し、評価マスを擬似形成し、その評価マスの中でメタル占有率を算出している。図３、図４の例では、四角領域（ｘ１×ｘ１）の評価マス内の数字は、メタル占有率（％）を示している。
【００３１】
次に、図５を参照しながら、本実施形態における半導体集積回路装置の設計処理について説明する。
【００３２】
まず、ダミーメタルを生成する（ステップＳ１）。次に、ランダムロジック領域のメタル占有率の評価を行う（ステップＳ２）。
【００３３】
そして、平均メタル分布の抽出処理を行う（ステップＳ３）。そして、マクロ領域のメタル占有率の評価を行う（ステップＳ４）。
【００３４】
次に、ダミーメタルの生成領域を設定する（ステップＳ５）。そして、マクロ領域周辺のダミーメタルの除去処理を行う（ステップＳ６）。
【００３５】
そして、マクロ領域周辺のメタル占有率の評価を行い（ステップＳ７）、ターゲットメタルの占有率を設定する（ステップＳ８）。
【００３６】
次に、ダミーメタルパターンを決定し（ステップＳ９）、該決定したダミーメタルパターンが、上記設定したターゲットメタルの占有率を下回るか否かを判断する（ステップＳ１０）。
【００３７】
上記判断において、ステップＳ９において決定したダミーメタルパターンが、ステップＳ８において設定したターゲットメタルの占有率を下回らないと判断した場合には（ステップＳ１０／Ｎｏ）、再び、ダミーメタルパターンを決定することになる（ステップＳ９）。
【００３８】
そして、ステップＳ９において決定したダミーメタルパターンが、ステップＳ８において設定したターゲットメタルの占有率を下回ると判断した場合には（ステップＳ１０／Ｙｅｓ）、ダミーメタルを発生し（ステップＳ１１）、一連の処理を終了することになる。以下、各ステップにおける処理動作について詳細に説明する。
【００３９】
まず、ステップＳ１として、通常のダミーメタルの生成方法にて、ダミーメタルをチップに対し一様に挿入することになる。なお、通常のダミーメタルの生成方法は、周知の技術であり、例えば、特開平７−３１２５８７号公報にその生成方法が開示されている。
【００４０】
なお、従来の生成方法でダミーメタルを生成した場合には、図６に示すように、既存の信号や電源配線以外の領域に対し、一様にダミーメタルが生成されるのが通常である。
【００４１】
次に、ステップＳ２として、ランダムロジック領域のメタル占有率の評価を行うことになる。なお、図３は、図６に示すダミーメタルを、チップに対し一様に挿入した場合のメタル占有率を示す図であり、チップ上面からみたメタル占有率の評価図を示している。図３は、ランダムロジック領域のみに、ダミーメタルを生成した場合を示しており、説明の便宜上、マクロセル領域内部にはダミーメタルの生成を行っていないものとする。
【００４２】
なお、マクロセル領域内部でのダミーメタルの生成を許可する場合には、マクロセル領域内部も、ダミーメタルの生成後に合わせて評価すればよいことになる。
【００４３】
次に、ステップＳ３において、ランダムロジック領域（全チップ領域中、マクロセル領域、ＩＯセル領域、を除く領域）でのメタル占有率の平均値評価を行うことになる。なお、マクロセル領域と、ランダムロジック領域と、の境界に評価マスが存在する場合には、本実施形態では、その評価マスは除くこととする。
【００４４】
なお、ランダムロジック領域の平均メタル占有率は、以下の式（１）により算出されることになる。
【００４５】
式（１）
｛（ａ：１マスあたりのダミーメタル占有率）+・・・・（全評価マス分繰り返し）｝／全マス数
【００４６】
これを、図３のメタル占有率の評価図に当てはめて計算すると、
｛３０×４＋４０×４３＋５０×４２｝／８９≒４４となり、ランダムロジック領域のメタル占有率平均は、約４４％となる。
【００４７】
次に、ステップＳ４で、マクロセル領域のメタル占有率の評価を行うことになる。図７に、マクロセルのメタル占有率評価方法を示す。
【００４８】
なお、式（２）は、図７に示すマクロセルの長辺方向メタル占有率評価マスｂの算出式を示し、式（３）は、図７に示すマクロセルの短辺方向メタル占有率評価マスｃの算出式を示す。
【００４９】
式（２）
[（マクロセルの長辺長さ）−Ｘ２×２]／ｎ１
【００５０】
式（３）
（マクロセルの短辺長さ）/ｎ２
【００５１】
なお、式(２)、式(３)中のＸ２、ｎ１、ｎ２は、ユーザが任意の数値を設定することになる。例として、マクロセルサイズが、３５０（ｕｍ）×５０、Ｘ２＝５（ｕｍ）、ｎ１＝１０、ｎ２＝１０とした場合、式（２）、式（３）は、以下のようになる。
【００５２】
マクロセルの長辺方向メタル占有率評価マスｂ：（３５０−５×２）／１０＝３４（ｕｍ）
評価マスｂは、Ｙ２×Ｘ２＝３４（ｕｍ）×５（ｕｍ）となる。
【００５３】
マクロセルの短辺方向メタル占有率評価マスｃ：５０／１０＝５（ｕｍ）
評価マスｃは、（Ｙ２'）×Ｘ２＝５（ｕｍ）×５（ｕｍ）となる。
【００５４】
なお、図７に示すメタル占有率の評価マスに従って、評価マス内のメタル占有率を算出した場合のメタル占有率の評価結果を図８に示す。
【００５５】
なお、図８に示す数字は、メタル占有率（％）を示している。図８では、３０〜９０（％）のメタル占有率となる。
【００５６】
次に、ステップＳ５として、ダミーメタルの生成領域の設定を行うことになる。なお、図９に、マクロセル周辺のダミーメタル評価マスの設定を示す。
【００５７】
図９に示すように、マクロセルに対し、任意の距離Ｓ１（ｕｍ）のオーバーサイズ領域を生成し、マクロセル近傍から任意の回数（Ｎ２）分を繰り返し、ダミーメタルの生成領域を設定することになる（Ｓ１×Ｎ２）。
【００５８】
なお、マクロセルの角の領域に対しては、Ｎ２が１増加する毎に上方向、または、横方向の領域を角方向に対して、Ｓ１（ｕｍ）大きくする（図９に示す領域ｄ）。そして、上記工程を任意の回数（Ｎ２）分繰り返すことになる。
【００５９】
なお、図９に示すＳ１は、Ｎ２の回数に関係なく一律としたが、Ｎ２の回数にあわせてＳ１の幅を変更するように構築することも可能である。例えば、任意の距離（Ｓ１）がＮ２の回数に応じて外側に広がる毎に、その任意の距離（Ｓ１）を、除除に広くするように構築することも可能である。即ち、内側からのＮ２の回数に応じてＳ１の領域を段階的に広くするように設定することも可能である。なお、内側からのＮ２の回数に応じてＳ１の領域を段階的に広くするように設定することは、図９に示す領域ｄのみではなく、マクロセルの残りの３つの角の領域に対しても領域ｄと同様に設定することになる。
【００６０】
次に、ステップＳ６において、Ｓ１×Ｎ２マクロセル、および、ＩＯセル領域周辺のメタル占有率評価マスのダミーメタルを取り除くことになる。なお、本実施形態においては、マクロセル周辺にも予めダミーメタルを挿入することとしたが、任意の領域Ｓ１×Ｎ２に、ダミーメタルを発生させなければ、ダミーメタルを取り除く必要はなくなることになる。
【００６１】
次に、ステップＳ７において、上述したマクロセル周辺メタル占有率評価マスに対し、メタル占有率を評価する。なお、図９に示す評価マス中の数字は、メタル占有率を示している。
【００６２】
上述したステップＳ３において算出した平均ダミーメタル占有率の値と、ステップＳ４で行ったマクロセルメタル占有率の値と、を比較し、ステップＳ５で設定したダミーメタル生成領域のターゲットメタル占有率を決定することになる。このときのマクロセル周辺メタル占有率評価マスのターゲットメタル占有率は、式（４）にて決定することになる（図５のステップＳ８）。
【００６３】
式（４）
（平均ダミーメタル占有率）＋｛（マクロセルメタル占有率）−（平均ダミーメタル占有率）／（Ｎ２＋１）｝×（Ｎ２＋１−Ｎ２の回数）
【００６４】
例えば、マクロセルメタル占有率＝９０％、平均ダミーメタル占有率＝５０％、Ｎ２＝３の場合、式（４）は、以下の式（５）となる。
【００６５】
式（５）
５０＋｛（９０−５０）／（３＋１）｝×（３＋１−Ｎ２のＳｔｅｐ数）
なお、Ｎ２のＳｔｅｐ数は、Ｎ２＝３の場合の各段階数（０、１、２、３、４、・・・）を示す。
【００６６】
この式（５）にＮ２の回数を代入して各段階のマクロセル周辺メタル占有率評価マスのターゲットメタル占有率を設定すると、
Ｎ２のＳｔｅｐ数＝０の場合は、式（５）：５０＋｛（９０−５０）／（３＋１）｝×（３＋１−０）＝５０＋｛（４０）／（４）｝×（４）＝９０となる。
Ｎ２のＳｔｅｐ数＝１の場合は、式（５）：５０＋｛（９０−５０）／（３＋１）｝×（３＋１−１）＝５０＋｛（４０）／（４）｝×（３）＝８０となる。
Ｎ２のＳｔｅｐ数＝２の場合は、式（５）：５０＋｛（９０−５０）／（３＋１）｝×（３＋１−２）＝５０＋｛（４０）／（４）｝×（２）＝７０となる。
Ｎ２のＳｔｅｐ数＝３の場合は、式（５）：５０＋｛（９０−５０）／（３＋１）｝×（３＋１−３）＝５０＋｛（４０）／（４）｝×（１）＝６０となる。
Ｎ２のＳｔｅｐ数＝４の場合は、式（５）：５０＋｛（９０−５０）／（３＋１）｝×（３＋１−４）＝５０＋｛（４０）／（４）｝×（０）＝５０となる。
【００６７】
これにより、図１０に示すようにターゲットメタル占有率が設定されることになる（９０→８０→７０→６０→５０）。なお、式（５）で表されるターゲットメタル占有率は、図１０のｅに示す。
【００６８】
次に、ステップＳ９において、発生ダミーメタルパターンを決定し、ステップＳ１０にて、ステップＳ８において設定したターゲットメタル占有率と、ステップＳ９において決定した発生ダミーメタルパターンのメタル占有率と、を比較し、ステップＳ８において設定したターゲットメタル占有率を、ステップＳ９において決定した発生ダミーメタルパターンのマクロ周辺メタル占有率が下回れば、ダミーメタルの生成を行うことになる。ダミーメタルの発生は、式（５）に従い、以下の式（６）を基に発生ダミーメタルパターンを選定することになる。
【００６９】
式（６）
ターゲットメタル占有率−マクロセル周辺メタル占有率（％）
【００７０】
例えば、既存のマクロセル周辺メタル占有率＝２０％で、ターゲットメタル占有率＝５０％の場合は、式(７)で示される。
【００７１】
式（７）
５０−２０＝３０（％）
【００７２】
次に、ステップＳ１１において発生させるダミーメタルパターンを図１１に示す。
発生ダミーメタルの割合は、式（８）で表される。
【００７３】
式（８）
（Ｘ４^２／Ｘ３^２）×１００（％）
【００７４】
例えば、Ｘ３＝１(ｕｍ)、Ｘ４＝０．５（ｕｍ）とすると、式（９）のようになる。
【００７５】
式（９）
０．５×０．５／１×１＝２５（％）
【００７６】
なお、所望の発生ダミーメタルの割合を得るためには、Ｘ４を固定値として、Ｘ３を算出すればよい。そのときの算出式は式（１０）のようになる。
【００７７】
式（１０）
Ｘ３＝√Ｘ４^２×１００／発生ダミーメタル割合（ｕｍ）
【００７８】
例えば、Ｘ４＝０．５（ｕｍ）で所望の発生ダミーメタルが３０％であるときは、式（１１）で表される。
【００７９】
式（１１）
Ｘ３＝√（０．５×０．５×１００）／３０≒０．９１
【００８０】
なお、上記方法において決定したＸ３、Ｘ４でデザインルール違反を起こす場合には、Ｘ４を調整することになる。また、上記実施形態においては、チップ内部実領域となるマクロセル対象のダミーメタル生成に関して説明した。図１２には、半導体集積回路装置のチップ外形図を示す。チップとしては、図１２に示すダイシングライン（ｆ）に沿ってウェハよりチップとして個々のチップとして切断されることになる。このときも、今までの説明と同様に、ＩＯセルの外側にメタル占有率評価を行い、上述した方法と同様の方法で、ダミーメタルを生成することも可能である。
【００８１】
このように、本実施形態における半導体集積回路装置は、図１０に示すように、マクロセル、または、ＩＯセルのメタル占有率を調整することで、ＣＭＰ製造工程時の、平坦化プロセスにおいて問題となるメタルパターンの均一性をさらに向上させることが可能となる。特に、ダミーメタルの挿入やスロットの禁止されたＩＰブロック周辺におけるメタルの均一性を向上させることが可能となる。また、段階的にダミーメタルを操作することで、ＩＰブロック間の不均一なメタル占有率にも柔軟に対応できる上、過剰なダミーメタル挿入を抑制し、レイアウトデータの増大に対しても対応することが可能となる。また、ダミーメタルの生成は、すでに既知の技術であるため、現状のフローを大きく変えることなく、本特許の手法を実施させることが可能である。
【００８２】
なお、上述する実施形態は、本発明の好適な実施形態であり、上記実施形態のみに本発明の範囲を限定するものではなく、本発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。例えば、上記実施形態においては、ダミーメタルについて説明したが、ポリシリコンや拡散等のダミーパターンに関しても同様に、上記実施形態を適応することは可能である。
【図面の簡単な説明】
【００８３】
【図１】従来の半導体集積回路装置における、ＣＭＰ・平坦化処理での課題を示す図である。
【図２】半導体集積回路装置の構成を示す図であり、（ａ）は、半導体集積回路装置のチップ全体を上から見た上面図であり、（ｂ）は、図２（ａ）に示すＡ−Ａ’線上のチップのメタル密度を示すグラフ図である。
【図３】図２に示す半導体集積回路装置のチップ上部から見たメタル占有率を示す図であり、ダミーメタル生成後を示す図である。
【図４】図２に示す半導体集積回路装置のチップ上部から見たメタル占有率を示す図であり、ダミーメタル生成前を示す図である。
【図５】本実施形態におけるダミーメタルの生成処理を示すフロチャートである。
【図６】従来の生成方法でダミーメタルを生成した場合のダミーメタルの配置例を示す図である。
【図７】マクロセルのメタル占有率評価マスを説明するための図である。
【図８】図７に示すメタル占有率の評価マスに従って、評価マス内のメタル占有率を算出した場合のメタル占有率の評価結果を示す図である。
【図９】マクロセル周辺のダミーメタル評価マスの設定を示す図である。
【図１０】ターゲットダミーメタルの設定例を示す図である。
【図１１】ダミーメタルの発生パターンを示す図である。
【図１２】半導体集積回路装置のチップ外形を示す図である。
【符号の説明】
【００８４】
Ａ    メタル占有密度差の大きい境界に位置するメタル
ｆ    ダイシングライン
【図１】
2006108541.tif 000003
【図２】
2006108541.tif 000004
【図３】
2006108541.tif 000005
【図４】
2006108541.tif 000006
【図５】
2006108541.tif 000007
【図６】
2006108541.tif 000008
【図７】
2006108541.tif 000009
【図８】
2006108541.tif 000010
【図９】
2006108541.tif 000011
【図１０】
2006108541.tif 000012
【図１１】
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【図１２】
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