(57)【要約】【課題】  信号遅延を防ぐと共に信号波形の整形を行ない、また、論理変更に容易に対応可能な半導体集積回路を得る。【解決手段】  ハードマクロＩＰ５内に、予めバッファ６ａ〜６ｎ、配線７ａ〜７ｎおよびＥＣＡ領域８の論理回路からなる経路を配置することにより、内部ロジック領域４からパッド１２ａ〜１２ｎに至る配線がハードマクロＩＰ５を迂回することなく信号経路を短くすることができ、伝搬遅延を短縮すると共に信号波形の鈍りを整形することができる。  また、ハードマクロＩＰ５内に、論理回路の論理変更を容易にしたＥＣＡ領域８を予め設けたので、簡単な論理変更であればＥＣＡ領域８で対応できるので、内部ロジック領域４で論理変更に対応する場合に比べ、論理変更に要する物理設計期間や物理設計やり直しによる内部ロジック領域４内のタイミングへの影響を低減することができる。【選択図】        図１
2006093593.tif 000002
【特許請求の範囲】
【請求項１】
ハードマクロインテレクチュアラルプロパティ内に、エンベディッドセルアレイ領域を予め設けたことを特徴とする半導体集積回路。
【請求項２】
エンベディッドセルアレイ領域に供給する電源と、ハードマクロインテレクチュアラルプロパティの上記エンベディッドセルアレイ領域以外の領域に供給する電源とを個別に設けたことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
ハードマクロインテレクチュアラルプロパティ内のエンベディッドセルアレイ領域およびその他の論理回路間に、そのハードマクロインテレクチュアラルプロパティの上層を通過する配線との間で干渉を起こさないように配線を予め配置したことを特徴とする請求項１または請求項２記載の半導体集積回路。
【請求項４】
ハードマクロインテレクチュアラルプロパティ内のエンベディッドセルアレイ領域およびその他の論理回路間に、異なる信号伝搬遅延時間を有する複数の信号経路を予め配置したことを特徴とする請求項１から請求項３のうちのいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、多種多様な機能のハードマクロインテレクチュアラルプロパティを搭載した半導体集積回路に関するものである。
【背景技術】
【０００２】
従来の半導体集積回路としては、所定の機能をそれぞれ実現する複数のハードマクロを備え、そのうちの１つのハードマクロに、他のハードマクロと接続する入出力端子と、信号遅延改善や信号波形改善を行なうリピータと、ハードマクロ間の接続を行なうグローバル配線をリピータに接続する入力端子および出力端子とを備えたものがある。
このように構成することによって、配線を必要以上に長く引き回すことなく、信号遅延や信号波形の品質の悪化を防ぐことができる（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００３−１８８２５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の半導体集積回路は以上のように構成されているので、リピータを備えたハードマクロにより、配線を必要以上に長く引き回すことなく、信号遅延や信号波形の品質の悪化を防ぐことができるが、論理の変更の必要性が生じても、このハードマクロでは、容易にその論理の変更に対応できないなどの課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、信号遅延を防ぐと共に信号波形の整形を行ない、また、論理変更に容易に対応可能な半導体集積回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る半導体集積回路は、ハードマクロインテレクチュアラルプロパティ内に、エンベディッドセルアレイ領域を予め設けたものである。
【発明の効果】
【０００７】
この発明によれば、エンベディッドセルアレイにより論理回路を構成することにより、信号遅延を防ぐと共に信号波形の整形を行ない、また、そのエンベディッドセルアレイにより論理変更に容易に対応することができる効果がある。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１はこの発明の実施の形態１による半導体集積回路を示す配置図であり、図において、半導体集積回路１は、半導体チップで構成されたものである。パッド２は、半導体集積回路１の外部からの信号を入力し、バッファ３は、入力された信号を波形整形し、内部ロジック領域４は、波形整形された信号の論理演算を行なうものである。
ハードマクロインテレクチュアラルプロパティ（以下、ハードマクロＩＰと言う）５は、レイアウト情報等が回路性能を維持するために固定されたものであり、デジタル信号で動作するデジタルシグナルプロセッサ（ＤＳＰ）およびメモリ等、または、アナログ信号で動作するデジタルアナログコンバータ（ＤＡＣ）、アナログデジタルコンバータ（ＡＤＣ）およびＰＬＬ等の機能を有するように構成されたものである。
【０００９】
そのハードマクロＩＰ５内において、バッファ（論理回路）６ａ〜６ｎは、ハードマクロＩＰ５内のスタンダードセル領域（後述するエンベディッドセルアレイ領域以外の領域）に設けられ、内部ロジック領域４から並列に入力されるそれぞれの信号を波形整形するものである。なお、図１ではバッファ６ａ〜６ｎを設けたが、ＯＲ、ＡＮＤ、ＮＯＲ、ＮＡＮＤ等のその他の論理回路を設けるようにしても良い。配線７ａ〜７ｎは、バッファ６ａ〜６ｎから後述するエンベディッドセルアレイ領域に接続するものである。エンベディッドセルアレイ領域（以下、ＥＣＡ領域と言う）８は、複数のトランジスタ等により構成され、論理回路の論理変更を容易にしたものである。
【００１０】
図２はＥＣＡ領域の詳細を示す配置図であり、図２（ａ）において、１つのＰｃｈトランジスタ９および１つのＮｃｈトランジスタ１０を１組として複数組がＥＣＡ領域８のトランジスタ層に配置され、それらＰｃｈトランジスタ９およびＮｃｈトランジスタ１０を配線層で任意に接続することにより、図２（ｂ）における、バッファ１１ａ、ＯＲ１１ｂおよびＡＮＤ１１ｎ等の論理回路を任意に組み替えることができるものである。
図１において、パッド１２ａ〜１２ｎは、ハードマクロＩＰ５内のＥＣＡ領域８の各論理回路からの信号を外部に出力したり、外部からの信号を入力するものである。
【００１１】
次に動作について説明する。
図２において、半導体集積回路１の製作時にＥＣＡ領域８では、物理設計に基づいてＰｃｈトランジスタ９およびＮｃｈトランジスタ１０間が配線され、所定のバッファ１１ａ、ＯＲ１１ｂおよびＡＮＤ１１ｎ等の論理回路が組み立てられる。
この論理回路が組み立てられた図１において、外部からパッド２に信号が入力されれば、バッファ３によりその入力された信号が波形整形され、内部ロジック領域４により論理演算が行なわれる。この論理演算後の信号は、ハードマクロＩＰ５に出力される。
【００１２】
ハードマクロＩＰ５内では、内部ロジック領域４から並列に入力される論理演算後の信号がスタンダードセル領域に設けられたバッファ６ａ〜６ｎにより、それぞれ波形整形される。バッファ６ａ〜６ｎを通過した信号は、配線７ａ〜７ｎを通じてＥＣＡ領域８に出力され、さらに、ＥＣＡ領域８のバッファ１１ａ、ＯＲ１１ｂおよびＡＮＤ１１ｎ等の論理回路によりそれぞれ論理演算されると共に波形整形され、パッド１２ａ〜１２ｎを通じて外部に信号が出力される。
このように、比較的面積の大きなハードマクロＩＰ５内に、予めバッファ６ａ〜６ｎ、配線７ａ〜７ｎおよびバッファ１１ａ、ＯＲ１１ｂおよびＡＮＤ１１ｎ等の論理回路からなる経路を配置することで、内部ロジック領域４からパッド１２ａ〜１２ｎに至る配線がハードマクロＩＰ５を迂回することなく信号経路を短くすることができ、信号遅延や信号波形の鈍りを防ぐことができる。また、バッファ６ａ〜６ｎおよびＥＣＡ領域８内の論理回路により、信号波形の整形を行なうことができる。
【００１３】
さらに、ハードマクロＩＰ５内に、論理回路の論理変更を容易にしたＥＣＡ領域８を予め設けたことで、内部ロジック領域４からパッド１２ａ〜１２ｎに至る配線に論理ミス等が判明し、論理変更をする必要が生じた場合に、内部ロジック領域４内で論理変更をする必要がなく、ＥＣＡ領域８内の配線を変更することで容易に論理変更に対応することができる。すなわち、図２において、Ｐｃｈトランジスタ９およびＮｃｈトランジスタ１０間の配線を配線層で変更することで、例えば、バッファ１１ａをインバータに変更したり、ＯＲ１１ｂおよびＡＮＤ１１ｎをＮＯＲおよびＮＡＮＤに変更したりすることができる。このように、比較的小さなＥＣＡ領域８の修正で容易に論理変更に対応することができる。
【００１４】
以上のように、この実施の形態１によれば、ハードマクロＩＰ５内に、予めバッファ６ａ〜６ｎ、配線７ａ〜７ｎおよびＥＣＡ領域８の論理回路からなる経路を配置したので、配線容量および配線経路を軽減し、伝搬遅延を短縮すると共に信号波形の鈍りを整形することができる。
また、ハードマクロＩＰ５内に、論理回路の論理変更を容易にしたＥＣＡ領域８を予め設けたので、簡単な論理変更であればＥＣＡ領域８で対応できるので、内部ロジック領域４で論理変更に対応する場合に比べ、論理変更に要する物理設計期間や物理設計やり直しによる内部ロジック領域４内のタイミングへの影響を低減することができる。
【００１５】
実施の形態２．
図３はこの発明の実施の形態２による半導体集積回路を示す配置図であり、図において、電源２１は、ＥＣＡ領域８への供給専用に設けられたものであり、電源２２は、ハードマクロＩＰ５のＥＣＡ領域８以外の領域への供給用に設けられたものである。これらの電源２１，２２は、互いに独立してオン、オフ制御可能に設けられたものである。その他の構成については、図１と同等である。
【００１６】
次に動作について説明する。
図３において、ハードマクロＩＰ５は動作させるが、内部ロジック領域４からパッド１２ａ〜１２ｎに至る配線７ａ〜７ｎで信号を伝送しない場合には、ハードマクロＩＰ５のＥＣＡ領域８以外の領域への供給用に設けられた電源２２をオンして、ＥＣＡ領域８への供給専用に設けられた電源２１をオフにする。
また、ハードマクロＩＰ５の動作停止中に、内部ロジック領域４からパッド１２ａ〜１２ｎに至る配線７ａ〜７ｎで信号を伝送する場合には、ハードマクロＩＰ５のＥＣＡ領域８以外の領域への供給用に設けられた電源２２をオフして、ＥＣＡ領域８への供給専用に設けられた電源２１をオンにする。
このように、動作状態に応じて、必要な領域にだけ電源を供給する制御を行うことができる。
なお、電源２１は、ＥＣＡ領域８への供給の他、バッファ６ａ〜６ｎへの供給も行ない、電源２２は、ハードマクロＩＰ５のＥＣＡ領域８およびバッファ６ａ〜６ｎ以外の領域への供給を行なうものであっても良い。
【００１７】
以上のように、この実施の形態２によれば、ＥＣＡ領域８に供給する電源２１と、ハードマクロＩＰ５のＥＣＡ領域８以外の領域に供給する電源２２とを個別に設けるようにしたので、２つの電源２１，２２を互いに独立してオン、オフ制御することにより、ＥＣＡ領域８およびその他の領域に個別に電源を供給することができ、低消費電力にすることができる共に、低消費電力のための細やかな制御ができる。
【００１８】
実施の形態３．
図４はこの発明の実施の形態３による半導体集積回路を示す配置図であり、図において、配線３１ａ〜３１ｎは、ハードマクロＩＰ５内のＥＣＡ領域８およびバッファ６ａ〜６ｎ間に予め配置されたものであり、ハードマクロＩＰ５の上層を通過する配線との間で干渉を起こさないような位置に予め配置されたものである。その他の構成については、図１と同等である。
図５はハードマクロＩＰの詳細を示す配置図であり、図２と同様に、ＥＣＡ領域８内の論理回路を、バッファ１１ａ、ＯＲ１１ｂおよびＡＮＤ１１ｎ等のように詳細に示すことにより、ＥＣＡ領域８内の論理回路と配線３１ａ〜３１ｎとの接続状態を示したものである。
【００１９】
次に動作について説明する。
図４において、ＥＣＡ領域８およびバッファ６ａ〜６ｎ間に配線３１ａ〜３１ｎを配置するが、ハードマクロＩＰ５の回路上を通過する配線とのカップリング容量等によるノイズにより、特に悪影響が及ぶ可能性のある位置には配置しないようにする。図では、配線３１ａは直線状に配置されているが、配線３１ｂ，３１ｎは悪影響が及ぶ可能性のある位置を迂回するように配置されている。
このように、ノイズがハードマクロＩＰ５の動作に影響しない位置に予め配線することができ、配線３１ａ〜３１ｎによるハードマクロＩＰ５の動作への影響を軽減することができる。
【００２０】
以上のように、この実施の形態３によれば、ハードマクロＩＰ５内のＥＣＡ領域８およびバッファ６ａ〜６ｎ間に、ハードマクロＩＰ５の上層を通過する配線との間で干渉を起こさないように配線３１ａ〜３１ｎを予め配置するようにしたので、信号の干渉によるハードマクロＩＰ５の誤動作を防止することができる。また、ハードマクロＩＰ５の上層を通過する配線の物理設計の自由度（配線の位置、信号の高速化等）を広げることができる。
【００２１】
実施の形態４．
図６はこの発明の実施の形態４による半導体集積回路を示す配置図であり、図において、信号経路４１ａ〜４１ｎは、ハードマクロＩＰ５内のＥＣＡ領域８およびバッファ６ａ〜６ｎ間に予め配置されたものであり、それらの配線長の調整および回路素子等を設けることにより、異なる信号伝搬遅延時間を有するように予め配置されたものである。その他の構成については、図１と同等である。
【００２２】
次に動作について説明する。
図６において、ＥＣＡ領域８およびバッファ６ａ〜６ｎ間に信号経路４１ａ〜４１ｎを配置するが、配線長を調整したり、回路素子等を設けることにより、それぞれ異なる信号伝搬遅延時間を有するように配置する。例えば、信号経路４１ａで１ｎｓ遅延、信号経路４１ｂで２ｎｓ遅延、信号経路４１ｎでｎｎｓ遅延等に設定しておく。
半導体集積回路１の物理設計時に、内部ロジック領域４からパッド１２ａ〜１２ｎに至る信号配線において、半導体集積回路１の仕様上、例えば、５ｎｓ遅延以内にしなくてはならない場合に、信号経路４１ａ〜４１ｎ以外で３ｎｓ遅延が存在する時、信号経路４１ａ〜４１ｎの中から信号経路４１ａ（１ｎｓ遅延）または信号経路４１ｂ（２ｎｓ遅延）を選択することで必要な仕様を満たすことができる。
このように、チップレベルでの物理的設計時に複数の信号伝搬遅延時間から必要な信号伝搬遅延時間を選択することができる。
【００２３】
以上のように、この実施の形態４によれば、ハードマクロＩＰ５内のＥＣＡ領域８およびバッファ６ａ〜６ｎ間に、異なる信号伝搬遅延時間を有する複数の信号経路４１ａ〜４１ｎを予め配置するようにしたので、所望の信号伝搬遅延時間を任意に選択することができ、チップレベルでの物理的設計のやり直し回数を低減することができる。
【図面の簡単な説明】
【００２４】
【図１】この発明の実施の形態１による半導体集積回路を示す配置図である。
【図２】ＥＣＡ領域の詳細を示す配置図である。
【図３】この発明の実施の形態２による半導体集積回路を示す配置図である。
【図４】この発明の実施の形態３による半導体集積回路を示す配置図である。
【図５】ハードマクロＩＰの詳細を示す配置図である。
【図６】この発明の実施の形態４による半導体集積回路を示す配置図である。
【符号の説明】
【００２５】
１  半導体集積回路、２，１２ａ〜１２ｎ  パッド、３，１１ａ  バッファ、４  内部ロジック領域、５  ハードマクロＩＰ（ハードマクロインテレクチュアラルプロパティ）、６ａ〜６ｎ  バッファ（論理回路）、７ａ〜７ｎ，３１ａ〜３１ｎ  配線、８  ＥＣＡ領域（エンベディッドセルアレイ領域）、９  Ｐｃｈトランジスタ、１０  Ｎｃｈトランジスタ、１１ｂ  ＯＲ、１１ｎ  ＡＮＤ、２１，２２  電源、４１ａ〜４１ｎ  信号経路。
【図１】
2006093593.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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