(57)【要約】【課題】  キャパシタとビアコンタクトとのショートを防止することが困難であった。【解決手段】  トランジスタＴｒは半導体基板１１の表面領域に形成されている。キャパシタＣｐはトランジスタの上方に形成され、第１の電極１７、第２の電極１９、及び前記第１、第２の電極の相互間に形成された誘電体膜１８とを有している。第１のコンタクト２４はキャパシタの側面部でキャパシタの少なくとも一部に近接して形成され、ソース／ドレイン領域の一方に接続されている。側壁絶縁膜２３は第１のコンタクト２４の側壁で、少なくともキャパシタＣｐに接して形成されている。【選択図】      図１
2006041365.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面領域に形成され、ゲート電極とソース／ドレイン領域を有するトランジスタと、
前記トランジスタの上方に形成され、第１の電極、第２の電極、及び前記第１、第２の電極の相互間に形成された誘電体膜とを有し、前記トランジスタにより選択されるキャパシタと、
前記キャパシタの側面部で、前記キャパシタの少なくとも一部に近接して形成され、前記ソース／ドレイン領域の一方に接続される第１のコンタクトと、
前記第１のコンタクトの側壁で、少なくとも前記キャパシタに接して形成された側壁絶縁膜と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記絶縁膜は、前記キャパシタの側面部より下方に延出して形成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
半導体基板の表面領域に形成され、ゲート電極とソース／ドレイン領域を有するトランジスタと、
前記トランジスタの上方に形成され、第１の電極、第２の電極、及び前記第１、第２の電極の相互間に形成された誘電体膜とを有し、前記トランジスタにより選択されるキャパシタと、
前記キャパシタの側面部に形成された絶縁膜と、
前記キャパシタの側面部で、一部が前記絶縁膜に接して形成され、前記ソース／ドレイン領域の一方に接続される第１のコンタクトと
を具備することを特徴とする半導体記憶装置。
【請求項４】
半導体基板の表面領域にゲート電極及びソース／ドレイン領域を有するトランジスタを形成し、
前記半導体基板上に前記トランジスタを覆う第１の絶縁膜を形成し、
前記第１の絶縁膜内に前記ソース／ドレイン領域の一方に接続された第１のコンタクトを形成し、
前記第１の絶縁膜上に第１の電極材料、誘電体膜、第２の電極材料を順次形成し、
前記第２の電極材料、誘電体膜、第１の電極材料をエッチングして第１の電極、誘電体膜、第２の電極を有するキャパシタを形成し、
前記第１の絶縁膜上に前記キャパシタを覆う第２の絶縁膜を形成し、
前記第２の絶縁膜に前記第２の電極に接続される第２のコンタクトを形成し、
前記第２の絶縁膜内で、前記キャパシタの少なくとも一部に接し、前記ソース／ドレイン領域の他方を露出する開口を形成し、
前記開口の内側面に第３の絶縁膜を形成し、
前記開口内に前記ソース／ドレイン領域の他方に接続される第３のコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【請求項５】
半導体基板の表面領域にゲート電極及びソース／ドレイン領域を有するトランジスタを形成し、
前記半導体基板上に前記トランジスタを覆う第１の絶縁膜を形成し、
前記第１の絶縁膜内に前記ソース／ドレイン領域の一方に接続された第１のコンタクトを形成し、
前記第１の絶縁膜上に第１の電極材料、誘電体膜、第２の電極材料を順次形成し、
前記第２の電極材料、誘電体膜、第１の電極材料をエッチングして第１の電極、誘電体膜、第２の電極を有するキャパシタを形成し、
前記キャパシタの側壁に第２の絶縁膜を形成し、
前記第１の絶縁膜上に前記キャパシタを覆う第３の絶縁膜を形成し、
前記第３の絶縁膜内に前記第２の電極に接続される第２のコンタクトを形成し、
前記第１、第３の絶縁膜内で、前記第２の絶縁膜の一部に接し、前記ソース／ドレイン領域の他方を露出する開口を形成し、
前記開口内に前記ソース／ドレイン領域の他方に接続される第３のコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【請求項６】
半導体基板の表面領域にゲート電極及びソース／ドレイン領域を有するトランジスタを形成し、
前記半導体基板上に前記トランジスタを覆う第１の絶縁膜を形成し、
前記第１の絶縁膜内に前記ソース／ドレイン領域の一方に接続された第１のコンタクトを形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第１、及び第２の絶縁膜内に前記ソース／ドレイン領域の他方に接続された第２のコンタクトを形成し、
前記第２の絶縁膜上に第１の電極材料、誘電体膜、第２の電極材料を順次形成し、
前記第２の電極材料、誘電体膜、第１の電極材料をエッチングして第１の電極、誘電体膜、第２の電極を有するキャパシタを形成し、
前記第２の絶縁膜上に前記キャパシタを覆う第３の絶縁膜を形成し、
前記第３の絶縁膜内に前記第２の電極に接続される第３のコンタクトを形成し、
前記第２、第３の絶縁膜内で、前記キャパシタの側壁に接し、第１のコンタクトの上面を露出する開口を形成し、
前記開口の側面に第４の絶縁膜を形成し、
前記開口内に前記第１のコンタクトに接続された第４のコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば誘電体膜を用いたキャパシタを有する半導体記憶装置とその製造方法に関する。
【背景技術】
【０００２】
データを保持するキャパシタの電極間絶縁膜として誘電体膜や強誘電体膜を用いた半導体記憶装置が開発されている（例えば特許文献１、特許文献２参照）。
【０００３】
また、キャパシタを選択トランジスタと並列接続するチェーン(Chain)型の半導体記憶装置が開発されている。このチェーン型の半導体記憶装置は、ビット線容量を低減できるため、高速な書き込み、及び読み出しが可能である。しかし、この反面、選択トランジスタへのビアコンタクトの数が多くなる。この結果、微細化が進むに従って、キャパシタとビアコンタクトがショートする問題を有している。
【０００４】
すなわち、チェーン型の半導体記憶装置は、データを保持するキャパシタと、選択トランジスタとを有し、キャパシタは下部電極と上部電極と、これら電極の間に配置された誘電体膜とにより構成されている。誘電体膜としては、半導体記憶装置がダイナミック・ランダムアクセクメモリ（ＤＲＡＭ）の場合、例えばＳｉＮ、ＴａＯ２、ＴｉＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２が使用され、半導体記憶装置が強誘電体メモリ（ＦｅＲＡＭ）の場合、例えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）、ＢＩＴ（Ｂｉ4 Ｔｉ3 Ｏ12）等のペロブスカイト構造を含む酸化物あるいはそれらの一部を置換元素に置換した酸化物などが使用される。
【０００５】
キャパシタの下部電極は、第１のコンタクトプラグを介して選択トランジスタのソース（又はドレイン）に接続されている。キャパシタの上部電極は、第２のコンタクトプラグを介して選択トランジスタのチャネル長方向に配置された金属配線に接続されている。この金属配線はビアコンタクトを介して選択トランジスタのドレイン（又はソース）に接続されている。キャパシタを構成する下部電極、誘電体膜及び上部電極の一部は、選択トランジスタを構成するゲート電極の上方まで延出されている。このため、ビアコンタクトは、キャパシタとショートしない程度に距離をあけて配置されている。
【０００６】
しかし、キャパシタとビアコンタクトの距離は、リソグラフィの合わせずれも考慮し、マージンを持って設計されているが、素子の微細化に伴い、このマージンは極めて小さくなる傾向にある。このため、キャパシタとビアコンタクトとがショートする問題を有している。
【０００７】
尚、半導体装置の技術分野において、コンタクトとトランジスタのゲートのリーク電流を防止する技術が開発されている（例えば特許文献３参照）。
【特許文献１】特開平１０−２７５８９７号公報
【特許文献２】特開２０００−０３６５６８号公報
【特許文献３】特開２００１−５７４２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、キャパシタとビアコンタクトとのショートを防止することが可能な半導体記憶装置とその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００９】
本発明の第１の態様は、半導体基板の表面領域に形成され、ゲート電極とソース／ドレイン領域を有するトランジスタと、前記トランジスタの上方に形成され、第１の電極、第２の電極、及び前記第１、第２の電極の相互間に形成された誘電体膜とを有し、前記トランジスタにより選択されるキャパシタと、前記キャパシタの側面部で、前記キャパシタの少なくとも一部に近接して形成され、前記ソース／ドレイン領域の一方に接続される第１のコンタクトと、前記第１のコンタクトの側壁で、少なくとも前記キャパシタに接して形成された側壁絶縁膜とを具備することを特徴とする半導体記憶装置。
【００１０】
本発明の第２の態様は、半導体基板の表面領域に形成され、ゲート電極とソース／ドレイン領域を有するトランジスタと、前記トランジスタの上方に形成され、第１の電極、第２の電極、及び前記第１、第２の電極の相互間に形成された誘電体膜とを有し、前記トランジスタにより選択されるキャパシタと、前記キャパシタの側面部に形成された絶縁部と、前記キャパシタの側面部で、一部が前記絶縁部に接して形成され、前記ソース／ドレイン領域の一方に接続される第１のコンタクトとを具備することを特徴とする半導体記憶装置。
【００１１】
本発明の第３の態様は、半導体基板の表面領域にゲート電極及びソース／ドレイン領域を有するトランジスタを形成し、前記半導体基板上に前記トランジスタを覆う第１の絶縁膜を形成し、前記第１の絶縁膜内に前記ソース／ドレイン領域の一方に接続された第１のコンタクトを形成し、前記第１の絶縁膜上に第１の電極材料、誘電体膜、第２の電極材料を順次形成し、前記第２の電極材料、誘電体膜、第１の電極材料をエッチングして第１の電極、誘電体膜、第２の電極を有するキャパシタを形成し、前記第１の絶縁膜上に前記キャパシタを覆う第２の絶縁膜を形成し、前記第２の絶縁膜に前記第２の電極に接続される第２のコンタクトを形成し、前記第２の絶縁膜内で、前記キャパシタの少なくとも一部に接し、前記ソース／ドレイン領域の他方を露出する開口を形成し、前記開口の内側面に第３の絶縁膜を形成し、前記開口内に前記ソース／ドレイン領域の他方に接続される第３のコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【００１２】
本発明の第４の態様は、半導体基板の表面領域にゲート電極及びソース／ドレイン領域を有するトランジスタを形成し、前記半導体基板上に前記トランジスタを覆う第１の絶縁膜を形成し、前記第１の絶縁膜内に前記ソース／ドレイン領域の一方に接続された第１のコンタクトを形成し、前記第１の絶縁膜上に第１の電極材料、誘電体膜、第２の電極材料を順次形成し、前記第２の電極材料、誘電体膜、第１の電極材料をエッチングして第１の電極、誘電体膜、第２の電極を有するキャパシタを形成し、前記キャパシタの側壁に第２の絶縁膜を形成し、前記第１の絶縁膜上に前記キャパシタを覆う第３の絶縁膜を形成し、前記第３の絶縁膜内に前記第２の電極に接続される第２のコンタクトを形成し、前記第１、第３の絶縁膜内で、前記第２の絶縁膜の一部に接し、前記ソース／ドレイン領域の他方を露出する開口を形成し、前記開口内に前記ソース／ドレイン領域の他方に接続される第３のコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【００１３】
本発明の第５の態様は、半導体基板の表面領域にゲート電極及びソース／ドレイン領域を有するトランジスタを形成し、前記半導体基板上に前記トランジスタを覆う第１の絶縁膜を形成し、前記第１の絶縁膜内に前記ソース／ドレイン領域の一方に接続された第１のコンタクトを形成し、前記第１の絶縁膜上に第２の絶縁膜を形成し、前記第１、及び第２の絶縁膜内に前記ソース／ドレイン領域の他方に接続された第２のコンタクトを形成し、前記第２の絶縁膜上に第１の電極材料、誘電体膜、第２の電極材料を順次形成し、前記第２の電極材料、誘電体膜、第１の電極材料をエッチングして第１の電極、誘電体膜、第２の電極を有するキャパシタを形成し、前記第２の絶縁膜上に前記キャパシタを覆う第３の絶縁膜を形成し、前記第３の絶縁膜内に前記第２の電極に接続される第３のコンタクトを形成し、前記第２、第３の絶縁膜内で、前記キャパシタの側壁に接し、第１のコンタクトの上面を露出する開口を形成し、前記開口の側面に第４の絶縁膜を形成し、前記開口内に前記第１のコンタクトに接続された第４のコンタクトを形成することを特徴とする半導体記憶装置の製造方法。
【発明の効果】
【００１４】
本発明によれば、キャパシタとビアコンタクトとのショートを防止することが可能な半導体記憶装置とその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は、第１の実施形態に係る半導体記憶装置の一例を示している。この半導体記憶装置は、例えばキャパシタＣｐが選択トランジスタＴｒに並列接続されたチェーン型であり、さらに、キャパシタＣｐが選択トランジスタＴｒに接続されたコンタクトプラグの直上に位置するＣＯＰ（Capacitor on plug）型である。また、キャパシタＣｐは、例えば平行平板型で、上部電極、誘電体膜、下部電極を一括して加工する一括加工型の例を示している。
【００１７】
図１において、例えばシリコンの半導体基板１１の表面領域には、選択トランジスタＴｒが形成されている。この選択トランジスタＴｒは、例えばシリコン酸化膜により形成されたゲート絶縁膜１２と、このゲート絶縁膜１２上のゲート電極１３と、ゲート電極の側壁に形成された側壁絶縁膜１４ａ、１４ｂと、半導体基板１１内に形成されたソース／ドレイン領域１５、１６とにより構成されている。
【００１８】
キャパシタＣｐは、下部電極１７、誘電体膜１８、及び上部電極１９により構成されている。キャパシタＣｐの一部は選択トランジスタＴｒのゲート電極１３の上方に延出している。このキャパシタＣｐの下部電極１７は、選択トランジスタＴｒのソース／ドレイン領域１５にコンタクトプラグ２０を介して接続されている。これら選択トランジスタＴｒ、キャパシタＣｐ、コンタクトプラグ２０は、層間絶縁膜２２により覆われている。層間絶縁膜２２内には、上部電極１９に接続されたコンタクト２１が形成されている。さらに、層間絶縁膜２２内には、ソース／ドレイン領域１６に接続されたビアコンタクト２４が形成され、このビアコンタクト２４の側壁には側壁絶縁膜２３が形成されている。ビアコンタクト２４とコンタクト２１は、層間絶縁膜２２の上に形成された配線層２５に接続されている。
【００１９】
上記キャパシタＣｐと選択トランジスタＴｒが並列接続されたチェーン型の場合、隣接する２つのキャパシタＣｐは上部電極１９と下部電極１７を交互に共有できる。しかし、上部電極１９と選択トランジスタＴｒとを接続するビアコンタクト２４は、下部電極１７に接触するとキャパシタＣｐに電圧がかからなくなる。このため、ビアコンタクト２４は、下部電極１７に電気的に接触してはならない。したがって、側壁絶縁膜２３をビアコンタクト２４の側壁に形成している。側壁絶縁膜２３としては、例えばＡｌ２Ｏ３やＳｉＯ２、ＳｉＮ等が適用される。しかし、これらの材料に限定されるものではなく、絶縁性の高い材料であればよい。
【００２０】
次に、図２乃至図６を参照して、第１の実施形態に係る半導体記憶装置の製造方法について説明する。
【００２１】
図２に示すように、半導体基板１１の表面領域に、通常のＣＭＯＳ技術を用いて、ゲート絶縁膜１２、ゲート電極１３、側壁絶縁膜１４ａ、１４ｂ、及びソース／ドレイン領域１５、１６を有する選択トランジスタＴｒが形成される。この後、半導体基板１１上に選択トランジスタＴｒを覆う層間絶縁膜２２ａが形成され、平坦化される。次いで、層間絶縁膜２２ａ内にソース／ドレイン領域１５を露出する図示せぬ開口が形成され、この開口内にコンタクトプラグ２０を構成する材料が埋め込まれる。この後、開口外の材料が除去されて平坦化され、コンタクトプラグ２０が形成される。
【００２２】
次いで、層間絶縁膜２２ａ上に下部電極材料１７ａ、誘電体膜１８ａ、上部電極材料１９ａが、順次形成される。下部電極材料１７ａとしては、例えばＰｔ、Ｉｒ、ＩｒＯ２が用いられる。誘電体膜１８ａとしては、半導体記憶装置がダイナミック・ランダムアクセクメモリ（ＤＲＡＭ）の場合、例えばＳｉＮ、ＴａＯ２、ＴｉＯ２、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２が使用され、半導体記憶装置が強誘電体メモリ（ＦｅＲＡＭ）の場合、例えばＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）、ＢＩＴ（Ｂｉ4 Ｔｉ3 Ｏ12）等のペロブスカイト構造を含む酸化物あるいはそれらの一部を置換元素に置換した酸化物などが使用される。上部電極材料１９ａとしては、例えばＰｔ、Ｉｒ、ＩｒＯ２などが適用される。下部電極材料１７ａ、上部電極材料１９ａは、例えばスパッタ法により形成され、誘電体膜１８ａは、例えばＣＶＤ（Chemical Vapor Deposition）法やゾルゲル（Sol-gel）法などのスピンコートやＣＳＤ（Chemical Solution Deposition）法を用いて形成される。
【００２３】
次に、図３に示すように、上部電極材料１９ａ、誘電体膜１８ａ、下部電極材料１７ａがＲＩＥ法によりエッチングされ、上部電極１９、誘電体膜１８、下部電極１７を有するキャパシタＣｐが形成される。このエッチング時のマスクとしては、フォトレジストや、ＳｉＯ２やＡｌ２Ｏ３、ＴｉＡｌＮ等の高温に耐えられるハードマスクを用いることができる。ハードマスクを用いることにより、高温且つ高蒸気圧によりＲＩＥを行うことが可能である。このエッチングにより、形成されたキャパシタＣｐは、コンタクトプラグ２０の直上に位置し、一部が選択トランジスタＴｒのゲート電極の上方からソース／ドレイン領域１６上に延出している。また、キャパシタＣｐの側面は傾斜され、下部電極１７はコンタクトプラグ２０に接続されている。
【００２４】
この後、層間絶縁膜２２ａ上にキャパシタＣｐを覆う層間絶縁膜２２ｂが堆積され、この層間絶縁膜２２ｂの表面が例えばＣＭＰ法により平坦化される。次いで、層間絶縁膜２２ｂ内に上部電極１９を露出する図示せぬ開口が形成される。この開口内に例えばＡｌ、Ｗ等の金属材料を埋め込み、不要な金属材料を例えばＣＭＰ法を用いて除去することにより上部電極１９に接続されたコンタクト２１が形成される。
【００２５】
次に、図４に示すように、層間絶縁膜２２ｂ、２２ａに、例えばＲＩＥ法を用いて選択トランジスタＴｒのソース／ドレイン領域１６を露出する開口３１を形成する。第１の実施形態において、開口３１を形成するためのＲＩＥの条件としては、層間絶縁膜２２ｂ、２２ａをエッチングでき、上部電極１９、誘電体膜１８、下部電極１７はエッチングされにくいガス系を用いる。このため、開口３１のうち下部電極１７より下方の層間絶縁膜２２ａ内に形成される開口３１の径は、下部電極１７より上方に形成される開口３１の径より小さくなる。
【００２６】
この後、図５に示すように、開口３１の側壁及び底部に例えばＳｉＯ２，Ａｌ２Ｏ３やＳｉＮ等の側壁絶縁膜２３が、例えばＣＶＤ法やＡＬＤ（Atomic Layer Deposition）法等のカバレッジの良い方法で堆積される。この側壁絶縁膜２３の膜厚は、ビアコンタクトとキャパシタＣｐが電気的にショートしない程度に薄く、また、ビアコンタクトの下部の径が小さいため、開口が埋まらない程度の厚さとする必要がある。次に、例えばＲＩＥ法を用いて、図５に示すように、ソース／ドレイン領域１６上の側壁絶縁膜２３が除去される。
【００２７】
この後、開口３１内に例えばＡｌ、Ｗ等の金属材料を埋め込み、不要な金属材料を例えばＣＭＰ法を用いて除去することにより、ビアコンタクト２４が形成される。続いて、層間絶縁膜２２ｂ上に例えばＡｌ、Ｃｕ等の金属材料が例えばスパッタ法により形成され、この金属材料が例えばＲＩＥ法を用いてエッチングされ、ビアコンタクト２４とコンタクト２１とを接続する配線層２５が形成される。
【００２８】
尚、配線層２５は、ビアコンタクト２４と別の工程により形成したが、これに限定されるものではなく、例えばダマシン法を用いてビアコンタクト２４と配線層２５とを同時に形成することも可能である。
【００２９】
上記第１の実施形態によれば、ビアコンタクト２４の側壁に側壁絶縁膜２３を形成している。このため、素子の微細化により、キャパシタＣｐとビアコンタクト２４との距離が短縮された場合において、リソグラフィの位置ずれが生じた場合においても、ビアコンタクト２４とキャパシタＣｐとの電気的なショートを防止することが可能である。
【００３０】
（第２の実施形態）
図７は、第２の実施形態に係る半導体記憶装置の一例を示している。この半導体記憶装置は、キャパシタＣｐとビアコンタクト２４の形状のみが第１の実施形態と異なり、その他の構成は第１の実施形態と同様である。
【００３１】
図７に示すキャパシタＣｐは、誘電体膜１８及び上部電極１９の面積が、下部電極１７の面積に比べて小さくされている。また、ビアコンタクト２４の側壁の側壁絶縁膜２３は、下部電極１７のみに接触している。
【００３２】
上記構成の半導体記憶装置の製造方法は、キャパシタＣｐの製造工程以外、第１の実施形態と同様である。
【００３３】
図８は、キャパシタＣｐの製造工程を示している。図８において、選択トランジスタＴｒを覆う層間絶縁膜２２ａ、及びコンタクトプラグ２０を形成した後、層間絶縁膜２２ａ上に下部電極材料１７ａ、誘電体膜１８ａ、上部電極材料１９ａが順次形成される。次いで、図８に示すように、先ず、上部電極材料１９ａ及び誘電体膜１８ａがエッチングされる。この後、下部電極材料１７ａがエッチングされ、図７に示すように、上部電極１９及び誘電体膜１８より面積の大きな下部電極１７が形成される。続いて、第１の実施形態と同様の製造工程により、ビアコンタクト２４が形成される。
【００３４】
第２の実施形態によれば、ビアコンタクト２４の側壁に側壁絶縁膜２３が形成されているため、ビアコンタクト２４とキャパシタＣｐとのショートを防止できる。しかも、誘電体膜１８及び上部電極１９の面積を下部電極１７の面積に比べて小さくしている。このため、上部電極１９と下部電極１７との直接的なショート耐性に対するマージンを向上できる。
【００３５】
尚、図７に示す例では、下部電極１７だけがビアコンタクト２４の側壁の側壁絶縁膜２３に接触している。しかし、側壁絶縁膜２３が誘電体膜１８及び上部電極１９の側面に接触していてもよい。
【００３６】
（第３の実施形態）
図９は、第３の実施形態に係る半導体記憶装置の一例を示している。この半導体記憶装置は、キャパシタＣｐ及びビアコンタクト２４の構成が第１の実施形態と異なっており、その他の構成は第１の実施形態と同様である。
【００３７】
第１の実施形態において、下部電極１７の下方に位置するビアコンタクト２４の径は、連続して徐々に小さくなっていず、ビアコンタクト２４の径に段差が生じている。これに対して、第３の実施形態において、下部電極１７の下方に位置するビアコンタクト２４の径は、図９に示すように、段差が無く、徐々に小さくなっている。
【００３８】
図１０は、第３の実施形態の製造方法を示している。第３の実施形態は、ビアコンタクト用の開口４１を形成する工程のみが第１の実施形態と異なり、その他の工程は、第１の実施形態と同様である。
【００３９】
図１０において、ビアコンタクト用の開口４１を形成する場合、先ず、層間絶縁膜２２に対して高い選択比を有するガスを用いてＲＩＥにより層間絶縁膜２２をエッチングする（Ｅ１）。この後、エッチングがキャパシタＣｐに到達する辺りで、キャパシタＣｐを構成する上部電極１９、誘電体膜１８及び下部電極１７もエッチングできるガス系に切り替え、層間絶縁膜２２とキャパシタＣｐの両方をエッチングする（Ｅ２）。次いで、キャパシタＣｐを含むエッチングが終了した場合、層間絶縁膜２２用のガス系に戻し、層間絶縁膜２２のみをエッチングする（Ｅ３）。この後、第１の実施形態と同様に、開口４１内に側壁絶縁膜２３、ビアコンタクト２４を順次形成する。
【００４０】
上記第３の実施形態によれば、層間絶縁膜２２のみをエッチングする範囲（Ｅ１、Ｅ３）と、キャパシタＣｐ及び層間絶縁膜２２の両方をエッチングする範囲（Ｅ２）とで、エッチングガスを切り替え、キャパシタＣｐも層間絶縁膜２２とともにエッチングしている。このため、下部電極１７の下方に位置する開口４１の径が極端に細くなることを防止でき、段部の無いビアコンタクト２４を形成することが可能である。したがって、下部電極１７より下方に位置するビアコンタクト２４の径を確保することができるため、選択トランジスタＴｒのソース／ドレイン領域１６に確実にビアコンタクト２４を接続することができ、歩留まりを向上させることがきる。
【００４１】
（第４の実施形態）
図１１は、第４の実施形態に係る半導体記憶装置の一例を示している。第１乃至第３の実施形態は、開口３１、４１の内側面、すなわち、ビアコンタクト２４の側壁に側壁絶縁膜２３を形成し、ビアコンタクト２４とキャパシタＣｐとのショートを防止していた。これに対して、第４の実施形態は、ビアコンタクト２４の側壁に側壁絶縁膜を形成せず、キャパシタＣｐの側面に絶縁膜５１を形成している。この絶縁膜５１によりビアコンタクト２４とキャパシタＣｐとのショートを防止している。
【００４２】
図１２乃至図１４は、図１１に示す半導体記憶装置の製造方法の一例を示している。キャパシタＣｐを形成するまでの製造工程は第１の実施形態と同様である。
【００４３】
図１２に示すように、キャパシタＣｐを形成した後、層間絶縁膜２２ａ上にキャパシタＣｐを覆う絶縁膜５１ａを例えばＣＶＤ法、ＡＬＤ法などのカバレッジの良い成膜方法を用いて堆積させる。絶縁膜５１ａの材料は、例えばＡｌ２Ｏ３，ＳｉＮ等であり、層間絶縁膜２２ａに対して十分な選択比がとれる絶縁膜であればよい。また、絶縁膜５１ａの膜厚は、キャパシタＣｐとビアコンタクト２４とを絶縁できる程度であればよい。
【００４４】
次に、図１３に示すように、例えばＲＩＥ法を用いて、絶縁膜５１ａのうち水平方向の余分な部分を除去する。この際、キャパシタＣｐの側壁に位置する絶縁膜５１ａも後退する可能性がある。エッチングにおいて、このような状態が生じる可能性のガス系を使用する場合は、予め絶縁膜５１ａを厚めに堆積させる必要がある。このようにして、キャパシタＣｐの側壁に絶縁膜５１が形成される。
【００４５】
尚、キャパシタＣｐの側壁に形成された傾斜の角度が小さい場合、絶縁膜５１ａがエッチングされ易くなる。このため、キャパシタＣｐの側壁はできる限り垂直に近い必要がある。
【００４６】
次いで、図１４に示すように、第１の実施形態と同様に、層間絶縁膜２２ａ上にキャパシタＣｐを覆う層間絶縁膜２２ｂを形成して平坦化する。この層間絶縁膜２２ｂ内に上部電極２１に接続されるコンタクト２１を形成する。この後、層間絶縁膜２２ｂ、２２ａ内にソース／ドレイン領域１６を露出させる開口５２を形成する。開口５２をＲＩＥ法により形成する時、キャパシタＣｐの側壁に形成された絶縁膜５１をエッチングせず、層間絶縁膜２２ｂ、２２ａだけをエッチングする必要がある。したがって、このエッチングには、例えばフッ素系のガスが用いられる。この後、開口５２を例えばＡｌ、Ｃｕ等の金属材料で埋め込み、余分な金属材料をＣＭＰ法により除去することにより、図１１に示すビアコンタクト２４が形成される。次いで、ビアコンタクト２４とコンタクト２１を接続する配線層２５が形成される。
【００４７】
尚、配線層２５は、第１の実施形態と同様に、例えばダマシン法を用いてビアコンタクト２４と同時に形成してもよい。
【００４８】
また、絶縁膜５１ａを形成した後、キャパシタＣｐの側壁に絶縁膜５１を形成するエッチングをせず、層間絶縁膜２２ａ、２２ｂとともに絶縁膜５１ａを除去して開口５２を形成することもできる。この場合、層間絶縁膜２２ａ、２２ｂと絶縁膜５１ａの両方をエッチングできるガス系を用いる必要がある。
【００４９】
上記第４の実施形態によれば、キャパシタＣｐの側壁に絶縁膜５１を形成している。したがって、ビアコンタクト２４の側面、すなわち、アスペクト比の大きな開口５２の側面に絶縁膜を形成する必要がないため、製造が容易である。しかも、開口５２内に絶縁膜を形成する場合、開口５２の底部に絶縁膜が残り、コンタクト不良が生じることがあるが、第４の実施形態によれば、コンタクト不良を回避でき、歩留まりを向上することが可能である。
【００５０】
（第５の実施形態）
図１５は、第５の実施形態に係る半導体記憶装置の一例を示している。選択トランジスタＴｒ及びキャパシタＣｐの構成は、第１、第４の実施形態と同様である。しかし、第４の実施形態と異なり、キャパシタＣｐの側壁にビアコンタクト２４と接する絶縁部６１が形成されている。
【００５１】
図１６は、第５の実施形態に係る半導体記憶装置の製造方法を示している。ここで、開口６２を形成するまでの製造工程は第１の実施形態と同様である。この後、開口６２を介して、例えば酸化や薬液処理などの化学反応を用いてキャパシタＣｐの側壁に位置する下部電極１７、誘電体膜１８、上部電極１９の一部を酸化させ、絶縁部６１を形成する。すなわち、キャパシタＣｐの側壁でビアコンタクト２４に接触する部分を絶縁化する。次いで、開口６２底部の酸化膜を除去した後、第４の実施形態と同様にビアコンタクト２４及び配線層２５を形成する。
【００５２】
上記第５の実施形態によっても第４の実施形態と同様の効果を得ることがきる。しかも、キャパシタＣｐの側壁の一部を絶縁化して絶縁部６１を形成しているため、キャパシタＣｐとは別に絶縁膜を形成する必要がない。したがって、キャパシタＣｐとビアコンタクト２４との相互間隔を絶縁膜により広げたり、キャパシタのサイズを小さくしたりすることなく、キャパシタＣｐとビアコンタクト２４を確実に絶縁することが可能である。
【００５３】
（第６の実施形態）
図１７は、第６の実施形態に係る半導体記憶装置の一例を示している。第６の実施形態において、キャパシタＣｐ、選択トランジスタＴｒは第１の実施形態と同様であり、配線層２５とソース／ドレイン領域１６とを接続するビアコンタクト７１の構成及び製造方法が第１の実施形態と相違している。
【００５４】
すなわち、図１７において、ビアコンタクト７１は、半導体基板１１（ソース／ドレイン領域１６）からキャパシタＣｐの下方までに形成された第１の部分７１ａと、この第１の部分７１ａと配線層２５との間の第２の部分７１ｂとにより構成されている。第２の部分７１ｂは、第１の実施形態と同様に、ビアコンタクト２４と側壁絶縁膜２３により構成され、ビアコンタクト２４と側壁絶縁膜２３は、キャパシタＣｐの下方に延出されている。
【００５５】
図１８乃至図２１は、第６の実施形態に係る半導体記憶装置の製造方法を示している。
【００５６】
図１８に示すように、半導体基板１１の表面領域に選択トランジスタＴｒを形成し、この後、半導体基板１１上に選択トランジスタＴｒを覆う層間絶縁膜２２ａを形成して平坦化する。次いで、層間絶縁膜２２ａ内にソース／ドレイン領域１６に接続されるビアコンタクト７１の第１の部分７１ａを形成する。すなわち、層間絶縁膜２２ａ内にソース／ドレイン領域１６を露出する図示せぬ開口を形成し、この開口内に金属材料を埋め込み、開口外部の金属材料を例えばＣＭＰ法により除去する。
【００５７】
この後、図１９に示すように、層間絶縁膜２２ａ上に層間絶縁膜２２ｃを形成する。層間絶縁膜２２ｃの材料は、層間絶縁膜２２ａの材料と同一であり、例えばＳｉＯ２が用いられる。この後、層間絶縁膜２２ｂ、２２ａ内にソース／ドレイン領域１５に接続されるコンタクトプラグ２０が形成される。このコンタクトプラグ２０の形成方法は、前記第１の部分７１ａと同様である。
【００５８】
次に、図２０に示すように、層間絶縁膜２２ｃの上に、第１の実施形態と同様にしてキャパシタＣｐが形成され、キャパシタＣｐの下部電極１７とコンタクトプラグ２０とが接続される。
【００５９】
この後、図２１に示すように、層間絶縁膜２２ｃの上に、キャパシタＣｐを覆う層間絶縁膜２２ｂが形成される。この層間絶縁膜２２ｂ内に、第１の実施形態と同様にしてキャパシタＣｐの上部電極１９に接続されるコンタクト２１が形成される。次いで、第１の実施形態と同様の方法により、層間絶縁膜２２ｂ、２２ｃにビアコンタクトの第２の部分７１ｂを形成する。すなわち、先ず、層間絶縁膜２２ｂ、２２ｃをＲＩＥ法によりエッチングし、層間絶縁膜２２ｂ、２２ｃ内に前記ビアコンタクト７１の第１の部分７１ａの上面を露出する開口７２を形成する。このエッチングの条件は、層間絶縁膜２２ｂ、２２ｃに対する選択比が大きく設定されている。このため、キャパシタＣｐは殆んどエッチングされず、開口７２の中間に段部が形成され、開口７２の下部はキャパシタＣｐにより径が上部に比べて小さくされている。
【００６０】
次に、図２２に示すように、開口７２の側壁に側壁絶縁膜２３を形成し、この後、金属材料により開口７２を埋め込み平坦化する。次いで、第２の部分７１ｂとコンタクト２１とを接続する配線層２５を形成する。
【００６１】
上記第６の実施形態によれば、ビアコンタクト７１を半導体基板１１（ソース／ドレイン領域１６）からキャパシタＣｐの下方までの第１の部分７１ａと、この第１の部分７１ａと配線層２５との間の第２の部分７１ｂとにより構成し、第１の部分７１ａを予め形成し、この後、第２の部分７１ｂを形成している。このため、製造工程は若干増加するが、第１、第２の部分７１ａ、７１ｂを形成する際に形成する開口のアスペクト比を小さくすることができる。したがって、各開口を金属材料により確実に埋め込むことができ、コンタクト不良を低減して歩留まりを向上させることができる。
【００６２】
尚、第６の実施形態において、キャパシタＣｐとビアコンタクト７１との絶縁は、ビアコンタクトの第２の部分７１ｂの側壁に形成した側壁絶縁膜２３により行なっている。しかし、これに限定されるものではなく、第４の実施形態のように、キャパシタの側面に絶縁膜を形成したり、第５の実施形態のように、キャパシタの一部を絶縁化したりする方法を適用することも可能である。
【００６３】
（第７の実施形態）
図２２は、第７の実施形態に係る半導体記憶装置の一例を示している。
【００６４】
第６の実施形態は、ビアコンタクト７１の第１の部分７１ａとキャパシタＣｐとのショートを回避するため、第１の部分７１ａをキャパシタＣｐの下部電極１７より下方に形成した。このため、ビアコンタクト７１の第１の部分７１ａとコンタクトプラグ２０は、別の工程により形成した。これに対して、第７の実施形態は、ビアコンタクト７１の第１の部分７１ａとキャパシタＣｐとのショートを回避でき、且つ、ビアコンタクト７１の第１の部分７１ａとコンタクトプラグ２０を同時に形成する。
【００６５】
図２２に示すように、ビアコンタクト７１を構成する第１の部分７１ａの上面とコンタクトプラグ２０の上面の高さは一致している。また、ビアコンタクト７１の第２の部分７１ｂは、キャパシタＣｐの側面を若干除去して形成している。このため、第２の部分７１ｂの底部は、第６の実施形態に比べて径が大きく設定されている。したがって、第１の部分７１ａの上面とキャパシタＣｐの下部電極１７との水平方向の距離は、第６の実施形態に比べて広くなっている。
【００６６】
図２３、図２４は、第７の実施形態に係る半導体記憶装置の製造方法を示している。図２３に示すように、半導体基板１１の表面領域に選択トランジスタＴｒを形成し、この後、半導体基板１１上に選択トランジスタＴｒを覆う層間絶縁膜２２ａを形成して平坦化する。次いで、層間絶縁膜２２ａ内にソース／ドレイン領域１５に接続されるコンタクトプラグ２０と、ソース／ドレイン領域１５に接続されるビアコンタクト７１の第１の部分７１ａを形成する。すなわち、層間絶縁膜２２ａ内にソース／ドレイン領域１５、１６を露出する図示せぬ開口を形成し、これら開口内に金属材料を埋め込み、開口外部の金属材料を例えばＣＭＰ法により除去する。
【００６７】
次に、図２４に示すように、層間絶縁膜２２ａの上に、第１の実施形態と同様にしてキャパシタＣｐが形成され、キャパシタＣｐの下部電極１７とコンタクトプラグ２０とが接続される。この後、層間絶縁膜２２ａの上に、キャパシタＣｐを覆う層間絶縁膜２２ｂが形成される。この層間絶縁膜２２ｂ内に、第１の実施形態と同様にしてキャパシタＣｐの上部電極１９に接続されるコンタクト２１が形成される。
【００６８】
次いで、第４の実施形態と同様の方法により、層間絶縁膜２２ｂにビアコンタクトの第２の部分７１ｂを形成する。すなわち、先ず、層間絶縁膜２２ｂをＲＩＥ法によりエッチングし、層間絶縁膜２２ｂ内に前記ビアコンタクト７１の第１の部分７１ａの上面を露出する開口８１を形成する。このエッチングは、層間絶縁膜２２ｂとキャパシタＣｐの両方をエッチングするガス系を用いて行なわれる。このため、開口８１の中間に段部が形成されることがなく、開口８１の下部の径は第６の実施形態に比べて大きくなる。次に、図１７に示すように、開口８１の側壁に側壁絶縁膜２３を形成し、この後、金属材料２４により開口７２を埋め込み平坦化する。次いで、第２の部分７１ｂとコンタクト２１とを接続する配線層２５を形成する。
【００６９】
上記第７の実施形態によれば、ビアコンタクト７１の第２の部分７１ｂは、キャパシタＣｐの側面を若干除去して形成しているため、第２の部分７１ｂの底部の径は、第６の実施形態に比べて大きく設定されている。したがって、第１の部分７１ａの上面とキャパシタＣｐの下部電極１７との水平方向の距離を、第６の実施形態に比べて広くできる。このため、ビアコンタクト７１の第１の部分７１ａとコンタクトプラグ２０を同時に形成した場合においても、ビアコンタクト７１の第１の部分７１ａとキャパシタＣｐとのショートを回避できる。
【００７０】
しかも、ビアコンタクト７１の第２の部分７１ｂの底部の径が大きいため、第１の部分７１ａとの接続マージンを大きくすることができ、ビアコンタクト７１を確実に形成することができる。
【００７１】
さらに、ビアコンタクト７１の第１の部分７１ａとコンタクトプラグ２０を同時に形成できるため、第６の実施形態に比べて、製造工程を削減できる。
【００７２】
（第８の実施形態）
図２５は、第８の実施形態に係る半導体記憶装置の一例を示している。第８の実施形態は、チェーン型で、下部電極のコンタクトが例えばゲート電極の幅方向にオフセットしたタイプの半導体記憶装置に第１の実施形態を適用した場合を示しており、第１の実施形態と同一部分には同一符号を付している。
【００７３】
図２５において、半導体基板１１の表面領域には、選択トランジスタＴｒ１、Ｔｒ２が形成されている。これら選択トランジスタＴｒ１、Ｔｒ２の上方には、キャパシタＣｐ１、Ｃｐ２が形成されている。キャパシタＣｐ１、Ｃｐ２は、共通の下部電極１７の上に誘電体膜１８−１、１８−２が形成され、これら誘電体膜１８−１、１８−２の上に上部電極１９−１、１９−２が形成されている。選択トランジスタＴｒ１、Ｔｒ２、及びキャパシタＣｐ１、Ｃｐ２は、層間絶縁膜２２により覆われている。
【００７４】
層間絶縁膜２２内には、下部電極１７上に接続されたコンタクト９１ａが形成され、このコンタクト９１ａは配線９１ｂ、ビアコンタクト９１ｃを介して選択トランジスタＴｒ１、Ｔｒ２に共通のソース／ドレイン拡散層１５に接続されている。
【００７５】
上部電極１９−１、１９−２にはコンタクト２１−１、２１−２がそれぞれ接続され、選択トランジスタＴｒ−１、Ｔｒ−２のソース／ドレイン領域１６−１、１６−２には第１の実施形態と同様の構成のビアコンタクト２４−１、２４−２が接続されている。これらビアコンタクト２４−１、２４−２の側壁には下部電極１７とビアコンタクト２４−１、２４−２とをそれぞれ絶縁する側壁絶縁膜２３−１、２３−２が形成されている。
【００７６】
第８の実施形態によれば、ビアコンタクト２４−１、２４−２の側壁に側壁絶縁膜２３−１、２３−２を形成しているため、チェーン型、且つオフセット型の半導体記憶装置において、素子が微細化された場合においてもキャパシタＣｐとビアコンタクト２４−１、２４−２とを確実に絶縁することができる。
【００７７】
尚、第８の実施形態はチェーン型、且つオフセット型の半導体記憶装置に第１の実施形態を適用した場合について説明したが、第２乃至第７の実施形態を適用することも可能である。
【００７８】
また、上記第１乃至第８の実施形態は、キャパシタが選択トランジスタに並列接続されたチェーン型の半導体記憶装置について説明した。しかし、チェーン型の半導体記憶装置に限定されるものではなく、キャパシタとビアコンタクトの間隔が狭いタイプの半導体記憶装置に第１乃至第８の実施形態を適用することが可能である。
【００７９】
さらに、第１乃至第８の実施形態において、ビアコンタクト及び配線は、例えばＡｌやＷを用いたが、これに限らず、例えばＣｕを用いることも可能である。この場合、デュアルダマシン技術を用いてビアコンタクトと配線を同時に形成し、この後、ＣＭＰにより不要なＣｕを除去すればよい。
【００８０】
また、第１乃至第８の実施形態は、強誘電体メモリ及びＤＲＡＭのいずれにも適用可能である。
【００８１】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００８２】
【図１】第１の実施形態に係る半導体記憶装置の一例を示す断面図。
【図２】第１の実施形態に係る半導体記憶装置の製造方法を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】図５に続く製造工程を示す断面図。
【図７】第２の実施形態に係る半導体記憶装置の一例を示す断面図。
【図８】第２の実施形態に係る半導体記憶装置の製造方法を示す断面図。
【図９】第３の実施形態に係る半導体記憶装置の一例を示す断面図。
【図１０】第３の実施形態に係る半導体記憶装置の製造方法を示す断面図。
【図１１】第４の実施形態に係る半導体記憶装置の一例を示す断面図。
【図１２】第４の実施形態に係る半導体記憶装置の製造方法を示す断面図。
【図１３】図１２に続く製造工程を示す断面図。
【図１４】図１３に続く製造工程を示す断面図。
【図１５】第５の実施形態に係る半導体記憶装置の一例を示す断面図。
【図１６】図１５に続く製造工程を示す断面図。
【図１７】第６の実施形態に係る半導体記憶装置の一例を示す断面図。
【図１８】第６の実施形態に係る半導体記憶装置の製造方法を示す断面図。
【図１９】図１８に続く製造工程を示す断面図。
【図２０】図１９に続く製造工程を示す断面図。
【図２１】図２０に続く製造工程を示す断面図。
【図２２】第７の実施形態に係る半導体記憶装置の一例を示す断面図。
【図２３】図２２に続く製造工程を示す断面図。
【図２４】図２３に続く製造工程を示す断面図。
【図２５】第８の実施形態に係る半導体記憶装置の一例を示す断面図。
【符号の説明】
【００８３】
Ｔｒ、Ｔｒ−１、Ｔｒ−２…選択トランジスタ、Ｃｐ…キャパシタ、１１…半導体基板、１３…ゲート電極、１５、１６…ソース／ドレイン領域、１７…下部電極、１８、１８−１、１８−２…誘電体膜、１９、１９−１、１９−２…上部電極、２０、２１…コンタクトプラグ、２３、２３−１、２３−２…側壁絶縁膜、２４、２４−１、２４−２…ビアコンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006041365.tif 000009
【図８】
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【図９】
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【図１０】
2006041365.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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