(57)【要約】【課題】ダイシングにより切断された半導体チップのＰＮ接合が露出する側面に流れる漏れ電流を抑制する。【解決手段】半導体ウェハ(1)の一方の主面(1a)から他方の主面(1b)に向かい切削して、第１の半導体層(11)と第２の半導体層(12)とのＰＮ接合(13)を内側に露出する溝部(3)を形成し、半導体ウェハ(1)の溝部(3)の側面(3b)を２５０〜４５０℃の範囲で加熱する。溝部(3)の幅よりも狭い幅厚で溝部(3)の底部に残存する半導体ウェハ(1)を切断して複数のチップ(4)を形成する。２５０〜４５０℃の範囲の低温で加熱するので、半導体ウェハ(1)に熱酸化膜を形成せずに、溝部(3)の側面(3b)に形成された破砕層の結晶性を回復させ、露出するＰＮ接合(13)を介して流れる漏れ電流を抑制できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の半導体層と、該第１の半導体層とは導電型の異なる第２の半導体層とを有する半導体ウェハを用意する工程と、
前記半導体ウェハの一方の主面から他方の主面に向かい切削して、前記第１の半導体層と第２の半導体層とのＰＮ接合を内側に露出する溝部を形成する工程と、
前記半導体ウェハの少なくとも前記溝部の側面を２５０〜４５０℃の範囲の温度に加熱する工程と、
前記溝部の幅よりも狭い幅厚で前記溝部の底部に残存する前記半導体ウェハを切断して複数のチップを形成する工程とを含むことを特徴とする半導体素子の製法。
【請求項２】
第１の半導体層と、該第１の半導体層とは導電型の異なる第２の半導体層とを有する半導体ウェハを用意する工程と、
前記半導体ウェハを一方の主面から他方の主面に向かい切断して、前記第１の半導体層と第２の半導体層とのＰＮ接合を側面に露出する複数のチップを形成する工程と、
前記チップの少なくとも側面を２５０〜４５０℃の範囲の温度に加熱する工程とを含むことを特徴とする半導体素子の製法。
【請求項３】
前記半導体ウェハを複数のチップに切断する前に、前記半導体ウェハの他方の主面を４５０℃を越える耐熱性を有する固定手段上に保持する工程を含む請求項１又は２に記載の半導体素子の製法。
【請求項４】
窒素雰囲気中で前記半導体ウェハの溝部又は前記チップの側面を加熱する工程を含む請求項１〜３の何れか１項に記載の半導体素子の製法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製法、特にＰＮ接合が露出する半導体基板の側面を通じて流れる漏れ電流を抑制する半導体素子の製法に関する。
【背景技術】
【０００２】
図６は、半導体基板の側面にＰＮ接合が露出する半導体素子として、周知の絶縁ゲート型バイポーラトランジスタチップを示す。図６に示すように、絶縁ゲート型バイポーラトランジスタチップの半導体基板(4)は、Ｎ型ベース領域(22)と、Ｎ型ベース領域(22)の上面に島状又は帯状に形成されたＰ型ベース領域(23)と、Ｎ型ベース領域(22)の下方に形成され且つＮ型ベース領域(22)よりも不純物濃度の低いＮ型バッファ領域(24)と、Ｎ型バッファ領域(24)の下方に形成されたＰ型コレクタ領域(25)と、Ｐ型ベース領域(23)の内側に形成されたＮ型エミッタ領域(26)とを有する。半導体基板(4)の一方の主面(4a)には、Ｐ型ベース領域(23)及びＮ型エミッタ領域(26)に電気的に接続されたエミッタ電極(5)と、ゲート絶縁膜(28)を介してベース領域(22,23)上に形成され且つ層間絶縁膜(27)によりエミッタ電極(5)と絶縁されたゲート電極(7)が形成され、半導体基板(4)の他方の主面(4b)には、Ｐ型コレクタ領域(25)に電気的に接続されたコレクタ電極(6)が形成される。図６に示すトランジスタチップでは、Ｐ型コレクタ領域(25)とＮ型バッファ領域(24)との界面に形成されるＰＮ接合は、半導体基板(4)の側面(4c)に露出する。周知のように半導体ウェハをダイシングして個々のチップに分割して、トランジスタチップ等の半導体チップを形成する際に、切断したチップの側面及びＰＮ接合(13)が露出する。
【０００３】
図６の絶縁ゲート型バイポーラトランジスタでは、エミッタ電極(5)の電位よりも高い閾値電圧以上のオン電圧をゲート電極(7)に印加すると、ゲート電極(7)直下のベース領域(22,23)の表面にチャネルが形成されるため、相対的にコレクタ電極(6)の電位が高い電圧をコレクタ電極(6)とエミッタ電極(5)との間に印加して、ゲート電極(7)に閾値電圧以上の電圧を加えると、チャネルを通じてコレクタ電極(6)とエミッタ電極(5)との間に電流が流れる。一方、ゲート電極(7)に印加する電圧が閾値電圧よりも小さくなると、ゲート電極(7)直下に形成されるチャネルが消滅し、絶縁ゲート型バイポーラトランジスタは、オフとなる。
【０００４】
ウェハ状態にある半導体基板をダイシングによって切り出して形成する絶縁ゲート型バイポーラトランジスタチップ等の半導体チップでは、ダイシングによる切断面を形成する半導体基板(4)の側面(4c)には、破砕層又は結晶欠陥層を含む薄層が形成される。この結果、エミッタ電極(5)側の電位が高い逆方向電圧をコレクタ電極(6)とエミッタ電極(5)との間に印加すると、ゲート電圧をオフに切り換えても、半導体基板(4)の側面(4c)に露出するＰＮ接合表面を介してコレクタ電極(6)とエミッタ電極(5)との間に比較的大きな逆方向漏れ電流が流れることがある。
【０００５】
前記漏れ電流を低減するため、半導体基板(4)の側面(4c)にエッチングを施して破砕層を除去することが考えられるが、ゲート絶縁膜(28)又は各電極(5,6,7)を形成したトランジスタチップにエッチングを施すと、各部の構成材料の表面が損傷して望ましくない。また、微小な半導体基板(4)の側面(4c)にエッチングを施す工程では、半導体基板(4)の取り扱いが煩雑であり生産性が低下する難点がある。更に、半導体基板(4)の側面(4c)に絶縁膜を形成して、漏れ電流を低減する別の方法も考えられるが、例えば周知の気相成長方法によって微小な半導体基板(4)の側面(4c)に絶縁膜を形成することは困難である。また、熱酸化法によって絶縁膜を形成することも考えられるが、半導体基板(4)の側面(4c)に熱酸化により絶縁膜を形成するには、酸素及び水素を含む雰囲気内で半導体基板(4)及び半導体基板(4)上に形成された電極に１０００℃以上の熱が加わり、電極等の半導体基板(4)以外の他の材料が劣化する問題があった。前記の問題は、絶縁ゲート型バイポーラトランジスタに限らず、基板の側面にＰＮ接合が露出する種々の半導体素子構造に発生する。
【０００６】
下記特許文献１は、格子欠陥を有する結晶層からなる不純物除去領域をシリコンウェハの表面の一部に形成し、シリコンウェハを４００℃以上に加熱して、シリコンウェハの表面の不純物を不純物除去領域に吸収する半導体ウェハの不純物除去方法を開示する。特許文献１では、ウェハ表面を清浄して不純物除去領域と共にシリコンウェハ上の表面不純物を除去できるので、半導体基板に逆方向漏れ電流が流れるのを抑制することができる。
【０００７】
【特許文献１】特開２００４−１７２３６２公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、半導体ウェハの表面の不純物を除去する特許文献１による半導体素子の製法では、半導体ウェハをダイシングして複数に分割した半導体チップの側面に生じる破砕層又は結晶欠陥層を除去することはできない。特許文献１による不純物除去方法では、半導体ウェハの表面の不純物を不純物除去領域に拡散するため、ウェハを４５０℃以上に加熱する上、半導体ウェハの表面の一部に形成した不純物除去領域をエッチング等の方法により除去する工程を要し、エッチング又は高温により損傷し又は劣化するゲート絶縁膜、電極又は材料を含む半導体チップには適用できない。また、特許文献１による半導体素子の製法では、非量産的で煩瑣な工程数が多いため生産性が悪い。
【０００９】
よって、本発明は、生産性を低下させずに半導体ウェハをダイシングする際にチップ側面に生じる破砕層又は結晶欠陥層を除去する半導体素子の製法を提供することを目的とする。また、本発明は、ＰＮ接合が露出する半導体基板の側面を通じて流れる漏れ電流を抑制できる半導体素子の製法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体素子の製法は、第１の半導体層(11)と、第１の半導体層(11)とは導電型の異なる第２の半導体層(12)とを有する半導体ウェハ(1)を用意する工程と、半導体ウェハ(1)の一方の主面(1a)から他方の主面(1b)に向かい切削して、第１の半導体層(11)と第２の半導体層(12)とのＰＮ接合(13)を内側に露出する溝部(3)を形成する工程と、半導体ウェハ(1)の少なくとも溝部(3)の側面(3b)を２５０〜４５０℃の範囲で加熱する工程と、溝部(3)の幅よりも狭い幅厚で溝部(3)の底部に残存する半導体ウェハ(1)を切断して複数のチップ(4)を形成する工程とを含む。切削時にウェハの結晶性が劣化した破砕層が溝部(3)の側面(3b)に形成され、ＰＮ接合(13)に破砕層が形成されても、半導体ウェハ(1)の溝部(3)の側面(3b)を２５０〜４５０℃の範囲で比較的低温に加熱する低温アニール処理を行うことにより、溝部(3)の側面(3b)に形成された破砕層の結晶性を回復させ若しくは再結晶させ、機械的な残留応力又は残留歪を除去し、露出するＰＮ接合(13)を介して流れる漏れ電流を抑制することができる。また、アルミニウム等の導電性金属を劣化させない温度範囲内での低温アニール処理を半導体ウェハ(1)に電極(5,6)を形成した後でも、行うことができる。熱処理温度が２５０℃未満では、結晶性が十分に回復せず又は再結晶化が行われず、機械的な残留応力又は残留歪を除去するのに不十分である。加熱温度が４５０℃を越えると、電極(5,6)等の他の材料が劣化する虞がある。更に、チップ(4)を形成する際に、溝部(3)の幅よりも狭い幅厚で溝部(3)の底部に残存する半導体ウェハ(1)を切断するので、熱処理した溝部(3)に切断部材(9)が接触せず、チップ(4)の側面(4c)に良好な結晶性を維持できる。
【００１１】
本発明の別の半導体素子の製法は、第１の半導体層(11)と、第１の半導体層(11)とは導電型の異なる第２の半導体層(12)とを有する半導体ウェハ(1)を用意する工程と、半導体ウェハ(1)を一方の主面(1a)から他方の主面(1b)に向かい切断して、第１の半導体層(11)と第２の半導体層(12)とのＰＮ接合(13)を側面(4c)に露出する複数のチップ(4)を形成する工程と、チップ(4)の少なくとも側面(4c)を２５０〜４５０℃の範囲で加熱する工程とを含む。
【発明の効果】
【００１２】
本発明による半導体素子の製法によれば、複雑な工程を増加させずに、ＰＮ接合が露出する半導体基板の側面に沿って流れる漏れ電流を抑制して信頼性の高い半導体素子を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、図６に示す従来の絶縁ゲート型バイポーラトランジスタの製造に適用した本発明による半導体素子の製法の一実施の形態を図１〜図５について説明する。これらの図面では図６に示す箇所と実質的に同一の部分には同一の符号を付し、その説明を省略する。
【００１４】
まず、第１の半導体層(11)と、第１の半導体層(11)とは導電型の異なる第２の半導体層(12)とを有する例えばシリコンウェハからなる半導体ウェハ(1)を用意する。本実施の形態では、図１〜図５に示すように、便宜上、半導体ウェハ(1)は、半導体ウェハ(1)に不純物をドーピングして形成された例えばＮ型である第１の半導体層(11)及びＰ型である第２の半導体層(12)と、第１の半導体層(11)と第２の半導体層(12)との界面に形成されるＰＮ接合(13)と、半導体ウェハ(1)の一方の主面(1a)に形成されたエミッタ電極(5)と、半導体ウェハ(1)の他方の主面(1b)に形成されたコレクタ電極(6)のみを備えている。実際の絶縁ゲート型バイポーラトランジスタを形成するウェハは、整列してウェハのＸ軸方向とＹ軸方向とに繰り返し多数の絶縁ゲート型バイポーラトランジスタチップ(4)を形成した構造を有する。各チップ(4)には、Ｎ型ベース領域(22)、Ｐ型ベース領域(23)、Ｎ型バッファ領域(24)、Ｐ型コレクタ領域(25)及びＮ型エミッタ領域(26)が形成され、チップ(4)の一方の主面(4a)に形成されたエミッタ電極(5)及びゲート電極(7)と、チップ(4)の他方の主面(4b)に形成されたコレクタ電極(6)とを有する。
【００１５】
次に、図２の半導体ウェハ(1)の一方の主面(1a)から他方の主面(1b)に向かい切削して、第１の半導体層(11)と第２の半導体層(12)とのＰＮ接合(13)を内側に露出する溝部(3)を形成する。図３に示すように、切削刃（ダイサー）(8)を使用したダイシングソー方式等の周知の方法により半導体ウェハ(1)の各チップ(4)間に溝部(3)を形成する。溝部(3)は、半導体ウェハ(1)の一方の主面(1a)から他方の主面(1b)に向かって切削されるが、その底面は半導体ウェハ(1)の他方の主面(1b)までは達せず、溝部(3)の底面(3a)にはＰ型コレクタ領域(25)（第２の半導体層(12)）が残存する。半導体ウェハ(1)は、Ｐ型コレクタ領域(25)の残存部によって隣り合うチップ(4)が相互に連結されるため、半導体ウェハ(1)を複数のチップ(4)に切断する際に、複数のチップ(4)の散逸を防止でき、生産性を向上できる。
【００１６】
図示しないが、溝部(3)は、隣り合うチップ(4)を区分けするようにＸ軸方向とＹ軸方向に格子状に形成される。半導体ウェハ(1)の一方の主面(1a)及び他方の主面(1b)の切削刃(8)により切削する領域には、エミッタ電極(5)及びコレクタ電極(6)を形成しない方が望ましい。ダイシングすべき領域の電極(5,6)を予め除去すれば、切削刃(8)が金属からなる電極(5,6)に接触して損傷することを防止できる。溝部(3)は、Ｐ型コレクタ領域(25)とＮ型バッファ領域(24)との界面に形成されるＰＮ接合よりも深く切削され、溝部(3)の底面(3a)はＰＮ接合の界面よりも半導体ウェハ(1)の下方側に形成される。溝部(3)の側面(3b)には、切削刃(8)の接触及び摩擦によって生ずる破砕層が薄く形成される。破砕層は、半導体ウェハ(1)の結晶構造が破壊され、劣化した領域であり、その表面側には逆方向電圧を印加したときに比較的大きな漏れ電流が流れ易く、耐圧低下の原因となる。
【００１７】
次に、半導体ウェハ(1)の少なくとも溝部(3)の側面(3b)を２５０〜４５０℃の範囲で加熱する低温アニール処理を行う。半導体ウェハ(1)の溝部(3)の側面(3b)を２５０〜４５０℃の範囲で比較的低温に加熱する低温アニール処理を行うことにより、半導体ウェハ(1)に熱酸化膜を形成せずに、溝部(3)の側面(3b)に形成された破砕層の結晶性を回復させ若しくは再結晶させ、機械的な残留応力又は残留歪を除去して、露出するＰＮ接合(13)を介して流れる漏れ電流を抑制することができる。また、前記温度範囲の熱は、アルミニウム等の導電性金属を劣化しないので、半導体ウェハ(1)に電極(5,6,7)を形成した後でも破砕層の熱処理を行うことができる。熱処理温度が２５０℃未満では、結晶性が十分に回復せず又は再結晶化が行われず、機械的な残留応力又は残留歪を除去するのに不十分である。加熱温度が４５０℃を越えると、電極(5,6,7)等の他の材料が劣化する虞がある。
【００１８】
本実施の形態では、半導体ウェハ(1)は、図１に示すように、窒素ガスが充填された加熱炉(10)内に搬送され、半導体ウェハ(1)に対し、窒素雰囲気中で約３５０℃、５分間の熱処理を施す。加熱時間は、半導体ウェハ(1)又は個々のチップ(4)の形状、寸法若しくは数量等の条件により適宜に決定されるが、１０分程度の比較的短い時間で熱処理を行うことができる。溝部(3)の側面(3b)の結晶性が良好となり、ＰＮ接合露出面を介して流れる漏れ電流が著しく減少する。本発明に従う熱処理は、半導体ウェハ(1)の表面に熱酸化膜を形成する高温の熱処理ではない。半導体ウェハ(1)又は溝部(3)の表面をオージェ分析法により測定したところ、何れの表面にも酸化膜の形成が認められなかった。また、窒素雰囲気中で熱処理を行うことにより、加熱される半導体ウェハ(1)の表面での酸化膜形成を確実に防止できる。
【００１９】
続いて、図４に示すように、溝部(3)の幅よりも狭い幅厚で溝部(3)の底部に残存する半導体ウェハ(1)を切断して複数のチップ(4)を形成する。チップ(4)を形成する際に、溝部(3)の幅よりも狭い幅厚で溝部(3)の底部に残存する半導体ウェハ(1)を切断するので、熱処理した溝部(3)に切断部材(9)が接触せず、チップ(4)の側面(4c)に良好な結晶性を維持できる。切断部材(9)は、溝部(3)を形成する際に使用する図示しないダイシング装置の切削刃（ダイサー）(8)を薄い刃に取り替えて使用してもよい。また、半導体ウェハ(1)を複数のチップ(4)に切断する前に、半導体ウェハ(1)の他方の主面(1b)を４５０℃を越える耐熱性を有する固定手段(14)により保持する。固定手段(14)により半導体ウェハ(1)の他方の主面(1b)を保持するので、半導体ウェハ(1)を複数のチップ(4)に切断する際に、複数のチップ(4)の散逸を防止でき、生産性を向上できる。図４に示すように、本実施の形態では、半導体ウェハ(1)の他方の主面(1b)に形成されたコレクタ電極(6)の表面に、固定手段(14)として熱処理温度に耐えるテーブ材を貼着し、ダイシングによってＰ型コレクタ領域(25)の残存部を切断したときに、半導体ウェハ(1)の個々のチップ(4)への分散を防止でき、生産性が損なわれない。ダイシングから熱処理までの一連の工程を生産性よくウェハ状態で行うことができる。
【００２０】
本発明の実施態様は前記の実施の形態に限定されず、更に種々の変更が可能である。例えば、絶縁ゲート型バイポーラトランジスタ以外の半導体素子にも本発明を適用できる。基板の側面に露出するＰ型半導体層とＮ型半導体層との位置又はＰＮ接合(13)の数により本発明は限定されない。また、半導体ウェハ(1)をその下面側までダイシングして、個々のチップ(4)に分割してから熱処理を施してもよい。図５に示すように、半導体ウェハ(1)を一方の主面(1a)から他方の主面(1b)に向かい切断して、第１の半導体層(11)と第２の半導体層(12)とのＰＮ接合(13)を側面(4c)に露出する複数のチップ(4)を形成し、チップ(4)の少なくとも側面(4c)を２５０〜４５０℃、望ましくは３００〜４００℃の範囲で加熱する。図４に示す実施の形態と同様に、コレクタ電極(6)の表面に固定手段(14)として熱処理温度に耐えるテーブ材を貼着すれば、ダイシングによってＰ型コレクタ領域(25)の残存部を切断したときにウェハ(1)の個々のチップ(4)への分散を防止できる。図５の実施の形態では、半導体ウェハ(1)を切断する際に、図１の溝部(3)と同程度にチップ(4)の間の間隔を離間させて、外部からの熱を良好に切断されたチップ(4)の側面(4c)に照射して破砕層の結晶性を回復させることができる。熱処理温度は、半導体ウェハ(1)又はチップ(4)の大きさ等の条件により２５０℃〜４５０℃、望ましくは３００〜４００℃の範囲内で適宜に変更できる。また、本実施の形態では、酸化膜の形成を完全に防止するために熱処理を窒素雰囲気中で行うが、窒素雰囲気に限られず、例えば酸素を含む雰囲気で熱処理を行なってもよい。本発明者の実験では、酸素を含む雰囲気で３５０℃の熱処理を行なっても、チップ(4)の側面(4c)に酸化膜は実質的に形成されないことが判明した。半導体ウェハ(1)の表面に酸化膜を形成する半導体製造用加熱炉等の周知の加熱炉(10)及びヒートプレートを使用するが、ランプアニール等の加熱装置により半導体ウェハ(1)の溝部(3)又はチップ(4)の側面(4c)を含む半導体ウェハ(1)の一部のみを加熱してもよい。
【産業上の利用可能性】
【００２１】
本発明は、半導体基板の側面にＰＮ接合が露出する半導体素子に効果が顕著である。
【図面の簡単な説明】
【００２２】
【図１】本発明に従い半導体ウェハに形成された溝部を加熱する工程を示す断面図
【図２】側面にＰＮ接合が露出する半導体ウェハの断面図
【図３】図２の半導体ウェハに溝部を形成する工程を示す断面図
【図４】図２の半導体ウェハを切断して複数のチップを形成する工程を示す断面図
【図５】図２の半導体ウェハを切断して形成された複数のチップの側面を加熱する工程を示す断面図
【図６】絶縁ゲート型バイポーラトランジスタの断面図
【符号の説明】
【００２３】
(1)・・半導体ウェハ、  (1a)・・一方の主面、  (1b)・・他方の主面、  (3)・・溝部、  (3b)・・側面、  (4)・・半導体基板（半導体チップ）、  (4c)・・側面、  (5,6,7)・・電極、  (9)・・切断部材、  (11)・・第１の半導体層、  (12)・・第２の半導体層、  (13)・・境界、  (14)・・固定手段、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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