(57)【要約】【課題】ハードウエアの増加を招くことなくメモリを介したデータ転送の高速化を図ること。【解決手段】本集積回路装置１０は、メモリコントローラ３０と、入力制御回路２０と、データ転送制御回路４０と、出力制御回路５０とを含み、入力制御回路２０は、メモリコントローラ３０を介して入力データ１２の書き込みを有効に行っている書き込み有効期間の間、書き込み有効信号２２を生成しデータ転送制御回路４０に送信し、前記データ転送制御回路４０は、書き込み有効信号２２を受け取ると、書き込み有効信号２２に応じたサイクルの出力リクエスト信号４２を生成し、書き込み有効信号２２の受け取りと平行して出力リクエスト信号４２を出力制御回路に送信可能に構成され、前記出力制御回路５０は、前記出力リクエスト信号４２に基づきメモリ７０から読み出して転送すべきデータ数を認識して、メモリコントローラ３０を介して読み出して出力する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
メモリを介したデータ転送処理を行う集積回路装置であって、
メモリへの読み書きを制御するメモリコントローラと、
入力データを受け付け、前記メモリコントローラに対し、メモリへの書き込み要求を行う入力制御回路と、
メモリを介した入力データの転送を制御するデータ転送制御回路と、
メモリコントローラに対しデータの読み出し要求を行い読み出したデータを所定のフォーマットで出力する出力制御回路と、を含み、
前記入力制御回路は、
メモリコントローラを介して入力データの書き込みを有効に行っている書き込み有効期間の間、書き込み有効信号を生成しデータ転送制御回路に送信し、
前記データ転送制御回路は、
前記書き込み有効信号を受け取ると、書き込み有効信号に応じたサイクルの出力リクエスト信号を生成し、書き込み有効信号の受け取りと平行して出力リクエスト信号を出力制御回路に送信可能に構成され、
前記出力制御回路は、
前記出力リクエスト信号に基づきメモリから読み出して転送すべきデータ数を認識して、メモリコントローラを介して読み出して出力することを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記入力制御回路は、
メモリコントローラへの書き込みリクエスト信号又はメモリコントローラからの書き込み受け付け信号に基づき、書き込み有効信号の開始タイミング及びサイクル数を決定して、書き込み有効信号を生成し、
前記データ転送制御回路は、
受け取った書き込み有効信号に基づき、前記出力リクエスト信号の開始タイミング及びサイクル数を決定して、前記出力リクエスト信号を生成し、
前記出力制御回路は、
前記出力リクエスト信号のサイクル数に基づきメモリから読み出して転送すべきデータ数を認識して、メモリコントローラを介して読み出して出力することを特徴とする集積回路装置。
【請求項３】
請求項１乃至２のいずれかにおいて、
前記出力制御回路は、
前記出力リクエスト信号に基づき出力リクエスト状態であることを示すサイクル数をカウントする出力制御カウンタを有し、
前記出力制御カウンタのカウンタ値に基づきデータ数を認識して、メモリコントローラを介して読み出して出力することを特徴とする集積回路装置。
【請求項４】
請求項３において、
前記出力制御回路は、
メモリからのデータの読み出しに基づき前記出力制御カウンタの値をディクリメントして、
カウンタ値に基づきデータ転送の終了を判断することを特徴とする集積回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記データ転送制御回路は、
書き込み有効信号に基づき入力データ書き込み有効であるサイクル数をカウントする転送制御カウンタを含み、
前記転送制御カウンタのカウンタ値に基づき、出力リクエスト状態とするサイクル数を認識して、出力リクエスト信号を生成することを特徴とする集積回路装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記データ転送制御回路は、
転送許可又は不許可を示す転送制御情報を取得し、
転送制御情報が転送不許可である場合には、出力リクエスト状態でないことを示すように出力リクエスト信号を制御し、
書き込み有効信号に基づき入力データ書き込み有効であるサイクル数をカウントして転送制御カウンタに保持し、
転送制御情報が転送不許可である場合には、
前記転送制御カウンタのカウンタ値に対応したサイクルの間、出力リクエスト状態であることを示す出力リクエスト信号を生成し出力制御回路に送信することを特徴とする集積回路装置。
【請求項７】
請求項１乃至５のいずれかの集積回路装置を含むマイクロコンピュータ。
【請求項８】
請求項７に記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置、マイクロコンピュータ及び電子機器に関する。
【背景技術】
【０００２】
従来のメモリを介したデータ転送方式は、入力制御部が受け取ったデータ量もしくは決められたデータ量を入力制御部がメモリに書き込んだ結果、データ制御部がデータ量を数値として出力制御部に送り、出力制御部はデータ量に対しメモリコントローラからデータを受け取った回数をデータ量からデクリメントし、
’０’となったことでデータの受け取りを終了していた。
【特許文献１】特開平５−２３３４３２号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のメモリを介したデータ転送方式では、入力制御部が待ちデータ数を把握しデータ転送制御部がデータ量を出力制御部に送った後に転送が開始されていた。このため、出力制御部のデータの受け取りの開始が遅れてしまい、入力制御部が受け取ったデータを出力制御部が出力するまでの処理時間の増加を招いていた。
【０００４】
またデータ量を入力制御部で生成し、データ転送制御部及び出力制御部のそれぞれに持つことでハードウエアの増加を招いていた。
【０００５】
本発明は以上のような問題点に鑑みてなされたものであり、その目的とするところは、ハードウエアの増加を招くことなくメモリを介したデータ転送の高速化を図ることが可能な集積回路装置、マイクロコンピュータ及び電子機器の提供を目的とする。
【課題を解決するための手段】
【０００６】
（１）本発明は、
メモリを介したデータ転送処理を行う集積回路装置（データ転送制御方式）であって、
メモリへの読み書きを制御するメモリコントローラと、
入力データを受け付け、前記メモリコントローラに対し、メモリへの書き込み要求を行う入力制御回路と、
メモリを介した入力データの転送を制御するデータ転送制御回路と、
メモリコントローラに対しデータの読み出し要求を行い読み出したデータを所定のフォーマットで出力する出力制御回路と、を含み、
前記入力制御回路は、
メモリコントローラを介して入力データの書き込みを有効に行っている書き込み有効期間の間、書き込み有効信号を生成しデータ転送制御回路に送信し、
前記データ転送制御回路は、
前記書き込み有効信号を受け取ると、書き込み有効信号に応じたサイクルの出力リクエスト信号を生成し、書き込み有効信号の受け取りと平行して出力リクエスト信号を出力制御回路に送信可能に構成され、
前記出力制御回路は、
前記出力リクエスト信号に基づきメモリから読み出して転送すべきデータ数を認識して、メモリコントローラを介して読み出して出力することを特徴とする。
【０００７】
入力データは例えば画像データでもよい。
【０００８】
本発明によれば、入力制御回路が受け取った入力データのデータ量をメモリへの書き込みサイクル（書き込みリクエスト信号や書き込み受け付け信号等）のサイクル数としてデータ転送制御回路へ教えることで、入力制御回路が入力データを受け取りメモリコントローラに書き込みを開始した直後のタイミングで出力制御回路がメモリコントローラからのデータの受け取りを開始できるため、処理時間の高速化を図ることができる。
【０００９】
またデータ量をサイクル数として把握することでデータ量を認識するためのハードウエア制御が容易になり、回路規模の増大を防止することができる。
【００１０】
このように本発明によれば例えば画像データ等をメモリを介して転送する処理を回路規模の増大を招くことなしに高速に行うことができる。
【００１１】
（２）本発明の集積回路装置（データ転送制御方式）は、
前記入力制御回路が、
メモリコントローラへの書き込みリクエスト信号又はメモリコントローラからの書き込み受け付け信号に基づき、書き込み有効信号の開始タイミング及びサイクル数を決定して、書き込み有効信号を生成し、
前記データ転送制御回路が、
受け取った書き込み有効信号に基づき、前記出力リクエスト信号の開始タイミング及びサイクル数を決定して、前記出力リクエスト信号を生成し、
前記出力制御回路が、
前記出力リクエスト信号のサイクル数に基づきメモリから読み出して転送すべきデータ数を認識して、メモリコントローラを介して読み出して出力することを特徴とする。
【００１２】
入力データが有効にメモリに書き込まれているサイクル数に対応した（同じ）長さのサイクル数とは、例えば同じサイクル数である。
【００１３】
（３）本発明の集積回路装置（データ転送制御方式）は、
前記出力制御回路が、
前記出力リクエスト信号に基づき出力リクエスト状態であることを示すサイクル数をカウントする出力制御カウンタを有し、
前記出力制御カウンタのカウンタ値に基づきデータ数を認識して、メモリコントローラを介して読み出して出力することを特徴とする。
【００１４】
（４）本発明の集積回路装置（データ転送制御方式）は、
前記出力制御回路が、
メモリからのデータの読み出しに基づき前記出力制御カウンタの値をディクリメントして、
カウンタ値に基づきデータ転送の終了を判断することを特徴とする。
【００１５】
例えばメモリコントローラに対して行った出力リクエスト（ｏＲＥＣ）に基づき出力制御カウンタをデクリメントして、出力リクエスト信号（ＤＲＥＱ）４２のサイクル数に対応したデータをメモリコントローラを介して読み出して出力するようにしてもよいし、メモリコントローラから受け取った読み出し受け付け信号（ｏＡＣＫ）に基づき出力制御カウンタをデクリメントして、出力リクエスト信号（ＤＲＥＱ）のサイクル数に対応したデータをメモリコントローラ３０を介して読み出して出力するようにしてもよい。
【００１６】
（５）本発明の集積回路装置（データ転送制御方式）は、
前記データ転送制御回路が、
書き込み有効信号に基づき入力データ書き込み有効であるサイクル数をカウントする転送制御カウンタを含み、
前記転送制御カウンタのカウンタ値に基づき、出力リクエスト状態とするサイクル数を認識して、出力リクエスト信号を生成することを特徴とする。
【００１７】
（６）本発明の集積回路装置（データ転送制御方式）は、
前記データ転送制御回路が、
転送許可又は不許可を示す転送制御情報を取得し、
転送制御情報が転送不許可である場合には、出力リクエスト状態でないことを示すように出力リクエスト信号を制御し、
書き込み有効信号に基づき入力データ書き込み有効であるサイクル数をカウントして転送制御カウンタに保持し、
転送制御情報が転送不許可である場合には、
前記転送制御カウンタのカウンタ値に対応したサイクルの間、出力リクエスト状態であることを示す出力リクエスト信号を生成し出力制御回路に送信することを特徴とする。
【００１８】
（７）本発明は、
上記のいずれかの集積回路装置を含む事を特徴とするマイクロコンピュータである。
【００１９】
（８）本発明の集積回路装置は、
上記に記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器である。
【発明を実施するための最良の形態】
【００２０】
１．集積回路装置（データ転送制御方式）
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００２１】
図１は、本実施の形態の集積回路装置（データ転送制御方式）について説明するための図である。
【００２２】
本実施の形態の集積回路装置（データ転送制御方式）１０は、メモリ７０を介したデータ転送処理を行う集積回路装置（データ転送制御方式）である。
【００２３】
集積回路装置（ＩＣ）１０は、メモリコントローラ３０と、入力制御部２０と、データ転送制御部４０と、出力制御部５０とを含む。メモリ７０はＩＣ内蔵でもよいし、外付けでもよい。
【００２４】
メモリコントローラ３０は、メモリ７０への読み書きを制御する。
【００２５】
入力制御部２０からメモリ７０への書き込みリクエスト（ｉＲＥＱ）２４を受けると、メモリ７０に書き込み可能である場合には、入力制御部２０に対し書き込み受け付け信号（ｉＡＣＫ）３２を出力し、入力データ１２を受け取り（ｉＤＡＴＡ２６）メモリに書き込む（ｗＤＡＴＡ３４）。
【００２６】
また出力制御部５０からメモリへの読み出しリクエスト（ｏＲＥＱ）５２を受けると、メモリ７０から読み出し可能である場合には、出力制御部５０に対し読み出し受け付け信号（ｏＡＣＫ）３６を出力し、メモリからデータを読み出し（ｒＤＡＴＡ７２）出力制御部に渡す（ｏＤＡＴＡ３８）。
【００２７】
入力制御部２０は、入力データ１２を受け付け、前記メモリコントローラ３０に対し、メモリ７０への書き込み要求を行う。
【００２８】
前記入力制御部２０は、メモリコントローラ３０を介して入力データ１２の書き込みを有効に行っている書き込み有効期間の間、書き込み有効信号（ＤＥＮＢ）２２を生成し（例えばＨレベルにし）、データ転送制御部に送信する。例えばメモリコントローラ３０への書き込みリクエスト信号（ｉＲＥＱ）２４又はメモリコントローラ３０からの書き込み受け付け信号（ｉＡＣＫ）３２に基づき、書き込み有効信号（ＤＥＮＢ）２２の開始タイミング及びサイクル数を決定して、書き込み有効信号を生成するようにしてもよい。
【００２９】
そしてメモリコントローラ３０からの書き込み受け付け信号（ｉＡＣＫ）３２に基づき、入力データが有効にメモリに書き込まれているサイクル数に対応した（同じ）長さのサイクル数の間データ書き込み有効であることを示す書き込み有効信号（ＤＥＮＢ）２２を生成しデータ転送制御部４０に送信する。
【００３０】
データ転送制御部４０は、入力データ１２の転送を制御する。
【００３１】
前記データ転送制御部４０は、前記書き込み有効信号（ＤＥＮＢ）２２を受け取ると、書き込み有効信号（ＤＥＮＢ）２２に応じたサイクルの出力リクエスト信号（ＤＲＥＱ）４２を生成し、書き込み有効信号（ＤＥＮＢ）２２の受け取りと平行して出力リクエスト信号（ＤＲＥＱ）４２を出力制御部に送信可能に構成されている。例えば、受け取った書き込み有効信号（ＤＥＮＢ）２２に基づき、前記出力リクエスト信号（ＤＲＥＱ）４２の開始タイミング及びサイクル数を決定して、前記出力リクエスト信号（ＤＲＥＱ）４２を生成するようにしてもよい。
【００３２】
データ転送制御部４０は、受け取った書き込み有効信号（ＤＥＮＢ）２２に基づき、データ書き込み有効であることを示すサイクル数に対応した（同じ）長さのサイクル数の間出力リクエスト状態であることを示す出力リクエスト信号（ＤＲＥＱ）４２を生成して出力制御部５０に送信する。
【００３３】
出力制御部５０は、メモリコントローラ３０に対しデータの読み出し要求を行い読み出したデータを所定のフォーマットで出力する。
【００３４】
出力制御部５０は、前記出力リクエスト信号（ＤＲＥＱ）４２に基づきメモリ７０から読み出して転送すべきデータ数を認識して、メモリコントローラ３０を介して読み出して出力する。例えば出力リクエスト信号（ＤＲＥＱ）４２のサイクル数に基づきメモリ７０から読み出して転送すべきデータ数を認識して、メモリコントローラ３０を介して読み出して出力するようにしてもよい。
【００３５】
前記出力制御部５０は、前記出力リクエスト信号（ＤＲＥＱ）４２が出力リクエスト状態（ＤＲＥＱ）４２であることを示すサイクル数に基づきメモリから読み出して転送すべきデータ数を認識し、メモリコントローラ３０を介して読み出して出力する。
【００３６】
また出力制御部５０は、前記出力リクエスト信号（ＤＲＥＱ）４２が出力リクエスト状態であることを示すサイクル数をカウントする出力制御カウンタ５２を有し、出力制御カウンタ５２のカウンタ値に基づきデータ数を認識して、メモリコントローラ３０に出力リクエスト（ｏＲＥＣ）５２を行うようにしてもよい。
【００３７】
また出力制御部５０は、メモリからのデータの読み出しに基づき前記出力制御カウンタ５２の値をディクリメントして、カウンタ値に基づきデータ転送の終了を判断するようにしてもよい。
【００３８】
ここにおいてメモリからのデータの読み出しは、例えばメモリコントローラ３０に対する出力リクエスト（ｏＲＥＣ）５２で判断してもよいし、メモリコントローラ３０からの出力受け付け信号（ｏＡＣＫ）３６で判断してもよい。
【００３９】
例えばメモリコントローラ３０に対して行った出力リクエスト（ｏＲＥＣ）５２に基づき出力制御カウンタ５２をデクリメントして、出力リクエスト信号（ＤＲＥＱ）４２のサイクル数に対応したデータをメモリコントローラ３０を介して読み出して出力するようにしてもよいし、メモリコントローラ３０から受け取った読み出し受け付け信号（ｏＡＣＫ）３６に基づき出力制御カウンタ５２をデクリメントして、出力リクエスト信号（ＤＲＥＱ）４２のサイクル数に対応したデータをメモリコントローラ３０を介して読み出して出力するようにしてもよい。
【００４０】
またデータ転送制御部４０は、書き込み有効信号（ＤＥＮＢ）２２が入力データ書き込み有効であることを示すサイクル数をカウントする転送制御カウンタ４４を含み、転送制御カウンタ４４のカウンタ値に基づき、出力リクエスト状態とするサイクル数を認識して、出力リクエスト信号（ＤＲＥＱ）４２を生成するようにしてもよい。
【００４１】
データ転送制御部４０は、転送許可又は不許可を示す転送制御情報がセットされた転送制御情報レジスタ４６を含み、転送制御情報レジスタ４６に転送不許可である事を示す値がセットされている場合には、出力リクエスト信号（ＤＲＥＱ）４２を出力リクエスト状態でないことを示すようにする。そして書き込み有効信号（ＤＥＮＢ）２２が入力データ書き込み有効であることを示すサイクルをカウントしてカウンタ値を転送制御カウンタ４４に保持する。
【００４２】
転送制御情報レジスタ４６に転送許可である事を示す値がセットされている場合には、転送制御カウンタ４４のカウンタ値に対応したサイクルの間、出力リクエスト状態であることを示す出力リクエスト信号（ＤＲＥＱ）４２を生成し出力制御部に送信するようにしてもよい。
【００４３】
また集積回路装置（ＩＣ）１０は、ＣＰＵ６０を含むように構成してもよい。ＣＰＵ６０は、転送制御情報レジスタ４６に対して転送許可又は不許可を示す情報をセットすることで、データ転送制御部４０に対して入力データの転送の可否を指示するようにしてもよい。
【００４４】
入力制御部２０は、入力データ１２の受け取りを始めると、受け取った入力データ１２をメモリコントローラ３０へ送るべくリクエストとして書き込みリクエスト（ｉＲＥＱ）２４を出力する。メモリコントローラ３０はデータの受け取りか可能なら応答信号として書き込み受け付け信号（ｉＡＣＫ）３２を入力制御部２０に出力する。
【００４５】
入力制御部２０は書き込みリクエスト（ｉＲＥＱ）２４の開始と同時にデータを出力し（ｉＤＡＴＡ２６）、メモリコントローラ３０は書き込み受け付け信号（ｉＡＣＫ）３２を返しメモリのデータの更新を行う。以上の処理で人力制御部２０はメモリコントローラ３０を介し、人力データ１２をメモリ７０に書き込む。
【００４６】
このとき、入力制御部２０はメモリコントローラ３０の書き込み受け付け信号（ｉＡＣＫ）３２を利用し、データ転送制御部４０に書き込み有効信号（ＤＥＮＢ）２２を出力する。書き込み有効信号（ＤＥＮＢ）２２は書き込み受け付け信号（ｉＡＣＫ）３２を利用することで、メモリコントローラ３０が実際に受け取ったデータのサイクル数をデータ転送制御部４０に教えることが出来る。
【００４７】
データ転送制御部４０は書き込み有効信号（ＤＥＮＢ）２２の入力を受けて、サイクル数をカウントすると同時に出力制御部５０に出力リクエスト信号（ＤＲＥＱ）４２としてデータの読み出しを指示する。
【００４８】
出力リクエスト信号（ＤＲＥＱ）４２も書き込み有効信号（ＤＥＮＢ）２２と同様に、必要な読み出し回数をサイクル数で指示する。出力リクエスト信号（ＤＲＥＱ）４２を受けた出力制御部５０は読み出しリクエスト（ｏＲＥＱ）５２を開始し、メモリコントローラ３０は読み出し受け付け信号（ｏＡＣＫ）３６を返し読み出したデータを出力制御部５０に渡す（ｏＤＡＴＡ３８）。以上の処理で出力制御部５はメモリコントローラ３０を介し、メモリからデータを読み出して出力する。
【００４９】
このとき出力制御部５０は入力される出力リクエスト信号（ＤＲＥＱ）４２と読み出しリクエスト（ｏＲＥＱ）５２状態を監視し必要な読み出しリクエスト（ｏＲＥＱ）５２の回数を出力制御カウンタ５２により制御する。
【００５０】
図２は本実施の形態のタイミングチャート図である。
【００５１】
Ｃ０のサイクルで人力データ１２が入力されると、Ｃｌのサイクルで入力制御部はメモリコントローラに書き込みリクエスト（ｉＲＥＱ）２４の出力を開始し、メモリコントローラが入力データ１２の受付が可能なら書き込み受け付け信号（ｉＡＣＫ）３２を入力制御部に出力する。このとき書き込みリクエスト（ｉＲＥＱ）２４のサイクルと同時にｉＤＡＴＡ２６がメモリコントローラに出力され、書き込み受け付け信号（ｉＡＣＫ）３２が人力されたＣ２のサイクルでｉＤＡＴＡ２６がdata1に更新される。
【００５２】
以上の処理で、data0からdata7までのデータが人力制御部からメモリコントローラに送られ、メモリに入力データが書き込まれる。以上の処理の中でＣ１〜Ｃ９の間メモリコントローラからで出力される８サイクルの書き込み受け付け信号（ｉＡＣＫ）３２を利用し、入力制御部は書き込み有効信号（ＤＥＮＢ）２２をＣ２からＣ９まで８サイクル分生成し、データ転送制御部に出力する。データ転送制御部は書き込み有効信号（ＤＥＮＢ）２２の人力サイクルをカウントすると同時に出力リクエスト信号（ＤＲＥＱ）４２としてＣ３からＣ１０までの８サイクル分、出力制御部に出力する。
【００５３】
出力制御部はＣ３のサイクルで出力リクエスト信号（ＤＲＥＱ）４２が人力されるとＣ４のサイクルで出力制御カウンタ５２を＋１すると同時に読み出しリクエスト（ｏＲＥＱ）５２をＨレベルにしてメモリコントローラにデータの読みだしを行う。Ｃ４のサイクルでは出力リクエスト信号（ＤＲＥＱ）４２が人力されたことで出力制御カウンタをさらに＋１して’２’にするところだが、読み出しリクエスト（ｏＲＥＱ）５２も発行しているので出力制御カウンタは′１′のままとなる。
【００５４】
Ｃ１１のサイクルまで同様の処理を行い、Ｃ１２のサイクルにおいてＣ１１のサイクルでＤＲＥＱが無効（Ｌレベル）となり、読み出しリクエスト（ｏＲＥＱ）５２がだされたことで出力制御カウンタが−１され’０’となる。
【００５５】
本処理で読み出しリクエスト（ｏＲＥＱ）５２を８サイクル発行し、８回のデータの読み出しを行うこととなり、メモリコントローラは８回分のデータ読み出しを行い、ｏＡＣＫ３６と共にｏＤＡＴＡ３８としてデータ出力を行い、出力制御部に送る。出力制御部はデータの出力を受け、出力データとしてデータを出力する。
【００５６】
本実施の形態によれば、入力制御部が受け取った入力データのデータ量をメモリへの書き込みサイクル（書き込みリクエスト信号や書き込み受け付け信号等）のサイクル数としてデータ転送制御部へ教えることで、入力制御部が入力データを受け取りメモリコントローラに書き込みを開始した直後のタイミングで出力制御部がメモリコントローラからのデータの受け取りを開始できるため、処理時間の高速化を図ることができる。
【００５７】
またデータ量をサイクル数として把握することでデータ量を認識するためのハードウエア制御が容易になり、回路規模の増大を防止することができる。
【００５８】
２．マイクロコンピュータ
図３は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【００５９】
本マイクロコンピュータ７００は、ＣＰＵ５１０、キャッシュメモリ５２０、ＲＡＭ７１０，ＲＯＭ７２０、ＭＭＵ７３０、ＬＣＤコントローラ５３０、リセット回路５４０、プログラマブルタイマ５５０、リアルタイムクロック（ＲＴＣ）５６０、ＤＲＡＭコントローラ５７０、割り込みコントローラ５８０、通信制御装置５９０、バスコントローラ６００、Ａ／Ｄ変換器６１０、Ｄ／Ａ変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生装置６６０、プリスケーラ６７０、転送処理モジュール７４０及びそれらを接続する汎用バス６８０、専用バス７５０等、各種ピン６９０等を含む。
【００６０】
転送処理モジュール７４０は例えば図１で説明した構成を有し、回路規模の増大を招くことなく高速なデータ転送を実現する。
【００６１】
３．電子機器
図４に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（またはＡＳＩＣ）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【００６２】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピュータ８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。  音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【００６３】
図５（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【００６４】
図５（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【００６５】
図５（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【００６６】
本実施の形態のマイクロコンピュータを図５（Ａ）〜図５（Ｃ）の電子機器に組みむことにより、低価格で画像処理速度の速いコストパフォーマンスの高い電子機器を提供することができる。
【００６７】
なお、本実施形態を利用できる電子機器としては、図５（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる。
【００６８】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【００６９】
【図１】本実施の形態の集積回路装置（ＩＣ）について説明するための図である。
【図２】は本実施の形態のタイミングチャート図である。
【図３】本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【図４】マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図５】図５（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
【００７０】
１０  ＩＣ（集積回路装置）、１２  入力データ、１４  出力データ、２０  入力制御部、２２  書き込み有効信号（ＤＥＮＢ）、２４  書き込みリクエスト信号（ｉＲＥＣ）、２６  ｉＤＡＴＡ、３０  メモリコントローラ、３２  書き込み受け付け信号（ｉＡＣＫ）、３４  ｗＤＡＴＡ、書き込み受け付け信号（ｏＡＣＫ）、３８  ｏＤＡＴＡ、４０  データ転送制御部、４２  出力リクエスト信号（ＤＲＥＱ）、４４  転送制御カウンタ、４６  転送制御情報レジスタ、５０  出力制御部、５２  出力制御カウンタ、出力リクエスト信号（ｏＲＥＣ）５２、６０  ＣＰＵ、７０  メモリ、５１０  ＣＰＵ、５２０  キャッシュメモリ５３０  ＬＣＤコントローラ、５４０  リセット回路、５５０  プログラマブルタイマ、５６０  リアルタイムクロック（ＲＴＣ）、５７０  DMAコントローラ兼バスＩ／Ｆ、５８０  割り込みコントローラ、５９０  通信制御回路（シリアルインターフェース）、６００  バスコントローラ、６１０  Ａ／Ｄ変換器、６２０  Ｄ／Ａ変換器、６３０  入力ポート、６４０  出力ポート、６５０  Ｉ／Ｏポート、６６０  クロック発生装置（ＰＬＬ）、６７０  プリスケーラ、６８０  汎用バス、６９０  各種ピン、７００  マイクロコンピュータ、７１０  ＲＯＭ、７２０  ＲＡＭ、７３０  ＭＭＵ、７４０  転送処理モジュール、７５０  専用バス、８００  電子機器、８１０  マイクロコンピュータ（ＡＳＩＣ）、８２０  入力部、８３０  メモリ、８４０  電源生成部８５０  ＬＣＤ、８６０  音出力部、９５０  携帯電話、９５２  ダイヤルボタン、９５４  ＬＣＤ、９５６  スピーカ、９６０  携帯型ゲーム装置、９６２  操作ボタン、９６４  十字キー、９６６  ＬＣＤ、９６８  スピーカ、９７０  パーソナルコンピュータ、９７２  キーボード、９７４  ＬＣＤ、９７６  音出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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