(57)【要約】【課題】  バルクシリコン使用のレイアウト資産をＳＯＩデバイスへ使用する際に最小限のレイアウト変更により、レイアウト面積の増加を抑制しつつ抵抗素子を形成することを可能とする。【解決手段】  バルクシリコンプロセスに使用した際にボディータイ用拡散層上に形成されていたコンタクト孔を削除する。これによってバルクシリコンプロセスに使用した際には、ボディータイ用拡散層であった拡散層は、ＳＯＩデバイス上では絶縁酸化膜によりトランジスタ素子や基板と完全に分離されるため拡散抵抗として使用できるようになる。ＳＯＩデバイスは、各回路素子が完全に分離されるので、拡散層をメタル層と同様に配線層として使用できるメリットがある。ＩＮ１とＩＮ２は接続され等価回路に示すＩＮと等価となる。【選択図】  図１
2006108578.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ基板上に、バルクシリコン基板で動作が確認されている設計資産を利用してマスクレイアウトを形成する半導体集積回路であって、
バルクシリコンレイアウトにおけるボディータイ用拡散層を抵抗素子として形成することを特徴とする半導体集積回路。
【請求項２】
前記バルクシリコンレイアウトにおける前記ボディータイ用拡散層を使用して形成した前記抵抗素子をトランジスタの入力ゲート保護素子として形成することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記バルクシリコンレイアウトにおける前記ボディータイ用拡散層を使用して形成した前記抵抗素子をトランジスタのゲート電極に接続し、プルダウン抵抗又はプルアップ抵抗として形成することを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記バルクシリコンレイアウトにおける前記ボディータイ用拡散層を使用して形成した前記抵抗素子をトランジスタのソース電極又はドレイン電極に接続することを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記バルクシリコンレイアウトにおける前記ボディータイ用拡散層を使用して形成した前記抵抗素子の抵抗値が可変できるようにしたことを特徴とする請求項１から請求項４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記ＳＯＩ基板上に形成するデバイスが、完全空乏層型ＭＯＳＦＥＴ及び／又は部分空乏型ＭＯＳＦＥＴであることを特徴とする請求項１から請求項５のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、バルクＣＭＯＳの設計資産を使用してＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）半導体集積回路を製造するためのレイアウト技術に関する。
【背景技術】
【０００２】
近年、集積回路の消費電力削減の要求に伴い動作電源電圧の低下が進んでいる。低電圧動作、低消費電流を実現するデバイス技術としてＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術が注目されている。ＳＯＩデバイスは、酸化シリコンなどの絶縁膜により完全な素子分離がなされるため、ソフトエラーが抑制される、バルクシリコンＣＭＯＳトランジスタに特有なラッチアップが無くなるため高い信頼性を得られる、などのメリットがある。
【０００３】
しかしながら、素子を分離するためのウエハー構造（ＳＩＭＯＸ：Ｓｉｌｉｃｏｎ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｉｄａｔｉｏｎ法、貼り合わせ法）や、空乏化（ＦＤ：ｆｕｌｌｙ  ｄｅｐｌｅｔｉｏｎ、ＰＤ：ｐａｒｔｉｃａｌｌｙ  ｄｅｐｌｅｔｉｏｎ）のための特別なトランジスタ製造プロセスが必要なため、バルクシリコンデバイスより高コストになりやすいという欠点がある。
【０００４】
この欠点を補うために、設計用資産（ＩＰ：Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）の流用が行われることがある。これは、設計資産の構築は基本的にはバルクシリコンデバイス開発時と同様にＳＯＩデバイス用に構築するべきであるが、ＳＯＩデバイスとバルクシリコンデバイスのそれぞれのレイアウトデザインルールを一致するようにプロセスを合わせ込み、バルクシリコンプロセスのレイアウトを最小限の変更により利用できるようにし流用することで、設計資産の開発コストを低減するものである。バルクシリコンレイアウトをＳＯＩデバイスに使用する従来例として特許文献１がある。
【０００５】
図４を例に特許文献１による従来発明を説明する。図４は、バルクシリコンレイアウトをＳＯＩデバイスに使用するための変更を行なったトランジスタのレイアウト図である。
【０００６】
なお、図中、注入層、配線層は図示を省略している。本例は、バルクシリコンに使用する際に、ソース電極４０、ドレイン電極４１、ポリシリコンゲート４２、コンタクト孔４３から構成されていたトランジスタに、ボディー取り出し電極４４をソース電極４０に接するように追加変更することで、部分空乏型ＭＯＳトランジスタとして使用するものである。
【０００７】
ここで、ＳＯＩ−ＭＯＳトランジスタとバルクシリコンＭＯＳトランジスタの構造について図５を例に説明する。
【０００８】
ＳＯＩ−ＭＯＳトランジスタは、図５（ａ）に示すように回路素子と回路素子が埋め込み酸化膜５０および絶縁酸化層５２によって完全に分離される。
【０００９】
一方、バルクシリコンＭＯＳトランジスタは、図５（ｂ）に示すように半導体層同士の結合によってダイオード接合により接続される。このため、ＳＯＩ−ＭＯＳトランジスタは、ラッチアップがなく、ドレイン／ソース端子の寄生接合容量が小さくなり、構造的に高速動作が可能になっている。
【００１０】
次に、ＳＯＩＭＯＳトランジスタの完全空乏型と部分空乏型について説明する。
【００１１】
通常、ＳＯＩ−ＭＯＳトランジスタにおいては、図５（ａ）に示すようにボディー領域５０，５１と［Ｓ］ソースおよび［Ｄ］ドレイン領域をより薄く形成される。これは上述したＳＯＩ−ＭＯＳトランジスタの寄生接合容量が小さく、高速動作が可能な特徴をより活かす為である。このＳＯＩ−ＭＯＳトランジスタの薄さは、図５（ａ）に示すボディー領域５０と５１が完全に空乏化するように設定する場合と埋め込み酸化膜５３の直上が空乏化しないように設定する場合があり、前者を完全空乏型、後者を部分空乏型という。
【００１２】
部分空乏型においては、完全空乏化しない領域がボディー領域５０，５１に存在する為に、電圧電流特性（Ｖｄ−Ｉｄ特性）においてドレイン電流（Ｉｄ）がステップ状に変化するドレイン電流のキンク（Ｋｉｎｋ）が発生してしまうという問題がある。このため部分空乏型ＭＯＳトランジスタを形成するためにボディー電極を設けることがあるが、図５（ｂ）に示すバルクシリコンのようなレイアウトにすると、図中［Ｂ］のボディー電極層５４は、ＳＯＩにおいては絶縁分離されるため、ボディー領域５０，５１に電位を与えることはできない。このため、図４に示した特許文献１で開示されている従来例では、ボディー電極４４をソース電極４０に接するように配置している。
【００１３】
次に、半導体回路における抵抗素子について説明する。
【００１４】
半導体ウエハー上に抵抗素子を形成する方法として、拡散層を使用するもの、ポリシリコンを使用するもの、金属配線を使用するもの等がある。図６を例に説明する。図６（ａ）にバルクシリコンプロセスにおいて、Ｎウエル抵抗６１をインバータの入力に接続する場合のレイアウトの一例を示し、（ｂ）に等価回路を示している。図６（ａ）に示すようにバルクシリコンウエハにＮウエル抵抗６１を形成する場合、ＰＭＯＳトランジスタ形成のためのＮウエル６０の領域からデザインルールを満たすだけのスペースを設けて抵抗用Ｎウエル（Ｎウエル抵抗６１）を形成する必要がある。
【００１５】
拡散抵抗素子のレイアウト方法の従来例として特許文献２がある。図７を例に特許文献２に開示された発明を説明する。図７は、拡散抵抗層をＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護素子として使用する際のレイアウト手法に関するもので等価回路と合わせて記載している。図６に示したレイアウト方法により抵抗を構成した場合、ＥＳＤのような比較的大きな電流が流れた場合、コンタクト孔４３部分に電流の集中が起こり破壊に至る場合がある。図７に示す従来例は、この問題点を解決する為に抵抗素子を拡散抵抗７０，７１から成る並列抵抗として構成することで、電流の集中を回避するとともにコンタクト孔４３の数を増加させることでより高信頼性の保護素子を実現するものである。
【特許文献１】特開２０００−３３２２５０号公報
【特許文献２】特開２００２−１１０９０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、以上述べてきたように、従来例におけるバルクシリコン使用レイアウト資産のＳＯＩデバイスへの使用方法には以下の問題点がある。
【００１７】
すなわち、このように特許文献１の従来例では、バルクシリコンで使用したレイアウトをＳＯＩデバイスに使用するためには各トランジスタにボディー電極を設けなければならず、且つバルクシリコンに使用した際に設けたボディータイ電位用拡散層５４が無駄に残っているという欠点があった。
【００１８】
また、抵抗素子形成方法の従来例には以下のような問題点がある。このような抵抗素子を形成する場合、デザインルールを満たすように抵抗配置領域を確保しなくてはならず、図７に示した従来例（特許文献２参照）による構成では、図６に示した基本的なレイアウト構成よりも大きくなるという欠点を持つ。
【００１９】
すなわち、抵抗形成する場合に、基本的に抵抗素子形成のための領域が必要になる、ＥＳＤ保護抵抗の形成や大電流を流したい場合は、コンタクト孔４３の数を増やすことが必須となりチップ面積増加につながる等の欠点を有する。
【００２０】
そこで、本発明は、上記従来の問題点に鑑みてなされたものであって、バルクシリコン使用レイアウト資産をＳＯＩデバイスへ使用する際に最小限のレイアウト変更により、レイアウト面積の増加を抑制しつつ抵抗素子を形成することが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００２１】
上記課題を解決するために、本発明に係る半導体集積回路は、以下の特徴を備えている。
【００２２】
本発明に係る半導体集積回路は、ＳＯＩ基板上に、バルクシリコン基板で動作が確認されている設計資産を利用してマスクレイアウトを形成する半導体集積回路であって、バルクシリコンレイアウトにおけるボディータイ用拡散層を抵抗素子として形成することを特徴とする。
【００２３】
また、本発明に係る半導体集積回路は、前記バルクシリコンレイアウトにおける前記ボディータイ用拡散層を使用して形成した前記抵抗素子をトランジスタの入力ゲート保護素子として形成することを特徴とする。
【００２４】
また、本発明に係る半導体集積回路は、前記バルクシリコンレイアウトにおける前記ボディータイ用拡散層を使用して形成した前記抵抗素子をトランジスタのゲート電極に接続し、プルダウン抵抗又はプルアップ抵抗として形成することを特徴とする。
【００２５】
また、本発明に係る半導体集積回路は、前記バルクシリコンレイアウトにおける前記ボディータイ用拡散層を使用して形成した前記抵抗素子をトランジスタのソース電極又はドレイン電極に接続することを特徴とする。
【００２６】
また、本発明に係る半導体集積回路は、前記バルクシリコンレイアウトにおける前記ボディータイ用拡散層を使用して形成した前記抵抗素子の抵抗値が可変できるようにしたことを特徴とする。
【００２７】
また、本発明に係る半導体集積回路は、前記ＳＯＩ基板上に形成するデバイスが、完全空乏層型ＭＯＳＦＥＴ及び／又は部分空乏型ＭＯＳＦＥＴであることを特徴とする。
【発明の効果】
【００２８】
以上説明したように、本発明の半導体装置によれば、バルクシリコンプロセスにおけるボディータイ用拡散層であったレイアウト領域を拡散抵抗体として使用することができ、バルクシリコンウエハ使用時に必要だった抵抗領域を削減することが可能になるため、チップサイズを削減することができる。
【００２９】
同様に、単にバルクシリコン用レイアウト資産をＳＯＩデバイスに流用しただけでは無駄に残ってしまうバルクシリコンに使用した際に設けたボディータイ電位用拡散層を有効に利用することができ、チップサイズの削減につながる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明に係る半導体集積回路の実施形態について、添付図面を参照して詳細に説明する。
【００３１】
図中、同一の符号を付した部分は同一物を表わし、基本的な構成は、図４から図７に示す従来のものと同様である。
【００３２】
＜第１の実施形態＞
本発明の半導体集積回路に係る第１の実施形態を図１に示す。
【００３３】
図１は、バルクシリコンで使用したレイアウトをＳＯＩデバイス用に変更し、バルクシリコン時にはボディータイ用拡散層６２、６３として使用されていたレイアウト層を抵抗体として使用し、インバータの入力に接続した図である。
【００３４】
以下に、バルクシリコンで使用するレイアウトを図１に示す本実施形態で使用するレイアウトに変更する方法について説明する。
【００３５】
前述の図６（ａ）に示したバルクシリコンプロセスに使用した際にボディータイ用拡散層６２，６３上に形成されていたコンタクト孔を削除する。これによってバルクシリコンプロセスに使用した際には図６（ｃ）に示すようにボディータイ用拡散層６２，６３であった拡散層は、図６（ｄ）に示すようにＳＯＩデバイス上では絶縁酸化膜５２によりトランジスタ素子ＭＰ，ＭＮや基板と完全に分離されるため拡散抵抗として使用できるようになる。図１における拡散抵抗１，４がこれに該当する。次に、拡散抵抗２，３，５，６を追加する。追加の目的は、電源電位メタル配線、接地電位メタル配線とのショートの回避、抵抗値の調整等が挙げられる。ＳＯＩデバイスは、各回路素子が完全に分離されるので、拡散層をメタル層と同様に配線層として使用できるメリットがある。ＩＮ１とＩＮ２は接続され等価回路に示すＩＮと等価となる。接続は、上層配線メタルによるものでも良いし拡散抵抗を更に追加、接続して同一ノードとしても良い。これらの抵抗値の総和が図１の等価回路における入力保護抵抗Ｒ１に該当する。
【００３６】
このような構成にすると、特許文献１に示されている従来例のようにバルクシリコン用レイアウトをＳＯＩデバイスに使用するときに無駄になっていたボディータイ用拡散領域６２，６３を抵抗層として使用することが可能になり、バルクシリコンウエハ使用時に必要だった抵抗領域を削減することが可能になるため、チップサイズの削減を実現できるようになる。
【００３７】
また、バルクシリコンＣＭＯＳにおいては、ＰＭＯＳ用ボディータイ拡散層６２とＮＭＯＳボディータイ用拡散層６３の２系統が存在するため、ＳＯＩデバイスに使用したときは、図１に示した実施形態のような構成にすることにより特許文献２で開示しているＥＳＤ保護抵抗７０，７１（図７に図示）の並列化をチップサイズの増加無しに実現することも可能になる。
【００３８】
なお、図１に示したレイアウト構成は一例であり、ＣＭＯＳインバータのみならず、ＮＭＯＳ回路、アナログ回路、メモリ回路等、トランジスタと抵抗素子から構成される回路全てに有効であり、抵抗層として使用する領域は、バルクシリコンレイアウト時のＰＭＯＳボディータイ用、ＮＭＯＳボディータイ用の双方、もしくは一方であることも可能である。また、ＩＮ１，ＩＮ２のコンタクト孔４３の位置や使用する拡散レイヤーの長さを調整することによって、簡単に抵抗値Ｒ１を調整することも可能である。
【００３９】
＜第２の実施形態＞
本発明の半導体集積回路に係る第２の実施形態を図２に示す。
【００４０】
図２も図１に示した第１の実施形態と同様にバルクシリコンで使用したレイアウトをＳＯＩデバイス用に変更し、バルクシリコン時にはボディータイ用拡散層６２，６３として使用されていたレイアウト層を抵抗体として使用した図である。
【００４１】
本実施形態は、第１の実施形態と同様な効果がある。バルクシリコンからＳＯＩデバイス用レイアウトに変更する方法については、第１の実施形態と同様であるので説明は省略する。図２においては、トランジスタのゲート入力を電源もしくはグランド線に接続するいわゆるプルアップ、プルダウン接続を行なう際に抵抗を挿入しているものである。図２中コンタクト孔２０１が電源線に接続され、コンタクト孔２０２を介してＰＭＯＳトランジスタＭＰ２のゲートに接続されることによりプルアップが構成される。このときの抵抗Ｒ２の抵抗値はコンタクト孔２０１と２０２との間の拡散抵抗値であり、コンタクト孔２０１，２０２の配置場所によって抵抗値を調整できる。同様にコンタクト孔２０３，２０４、拡散抵抗、ＮＭＯＳトランジスタＭＮ２によりプルダウンが構成される。
【００４２】
他にプルアップ、プルダウンを行なう際には、メタル配線によってゲートと電源、グランド線とを接続する方法や、トランジスタを介して接続する方法があるが、一般的にＳＯＩデバイスは部分空乏型、完全空乏型に関わらずバルクシリコンデバイスよりも接合容量をより小さくするため、バルクシリコンより構造的に薄くなるように調整されている。
【００４３】
このため、プルアップ／プルダウン接続した際に、電源／グランド線のノイズによりゲート破壊が発生し易いという問題点がある。しかしながら上述した実施例のように構成することによって、バルクシリコンに使用した際にはボディータイ用拡散層６２，６３だったレイアウト層をＥＳＤ保護素子として使用することが可能になり、高信頼性を実現可能になる。
【００４４】
また、第１の実施形態で示した例と同様にバルクシリコンレイアウトをＳＯＩデバイスに流用しただけでは無駄になっていたレイアウトスペースを利用できるというメリットと、従来例図６，７に示したようなＮウエル抵抗６１，７０，７１を別途形成することに比べレイアウトスペースの削減を実現できる。
【００４５】
＜第３の実施形態＞
本発明の半導体集積回路に係る第３の実施形態を図３に示す。
【００４６】
図３も図１、２に示した第１、２の実施形態と同様にバルクシリコンで使用したレイアウトをＳＯＩデバイス用に変更し、バルクシリコン時にはボディータイ用拡散層として使用されていたレイアウト層を抵抗体として使用した図である。
【００４７】
第１，２の実施形態と同様な効果がある。バルクシリコンからＳＯＩデバイス用レイアウトに変更する方法については第１，２の実施形態と同様であるので説明は省略する。図３に示すように、本実施形態は、バルクシリコンに使用していた際に、ボディータイ用拡散だったレイヤーとトランジスタのソース電極を拡散抵抗により直接接続したものである。コンタクト孔２０５，２０６からソース電極までの拡散抵抗が、等価回路のＲ４、Ｒ５に対応する。ＳＯＩデバイスは、そのサブスレッショルド特性からバルクシリコンに比べ、より低い閾値電圧を実現でき低電圧動作が可能になる特長を持っている。しかしながら、閾値が小さいため動作時は高速動作が実現可能である一方でスタンバイ時のリーク電流が問題になることがある。このリーク電流の削減の為に、トランジスタを縦積みにしたり、抵抗を挿入することがあるが、いずれもチップ面積の増加につながってしまう。そこで、図３のような構成にすることにより、第１，２の実施形態で示した例と同様にバルクシリコンレイアウトをＳＯＩデバイスに流用しただけでは無駄になっていたレイアウトスペースを利用し、リーク電流を削減することが可能になる。また、従来例図６，７に示したようなＮウエル抵抗を別途形成することに比べレイアウトスペースの削減も実現可能である。
【００４８】
さらに、図３ではバルクシリコン使用時にボディータイ用拡散６２，６３であった拡散層を、トランジスタのソース電極に接続しているがドレイン電極に接続することも可能である。
【００４９】
尚、本発明の半導体集積回路は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００５０】
【図１】本発明の半導体集積回路に係る第１の実施形態を示す図である。
【図２】本発明の半導体集積回路に係る第２の実施形態を示す図である。
【図３】本発明の半導体集積回路に係る第３の実施形態を示す図である。
【図４】バルクシリコンレイアウトをＳＯＩデバイスに使用するための変更を行なったトランジスタのレイアウト図である。
【図５】（ａ）は、回路素子と回路素子が埋め込み酸化膜および絶縁酸化層によって完全に分離されたＳＯＩデバイスの図である。（ｂ）は、半導体層同士の結合によってダイオード接合により接続されたバルクシリコンデバイスの図である。
【図６】（ａ）は、バルクシリコンプロセスにおいて、Ｎウエル抵抗をインバータの入力に接続する場合のレイアウトの一例を示す図である。（ｂ）は、（ａ）の等価回路を示す図である。（ｃ）は、ボディータイ用拡散層を有するバルクシリコンデバイスの図である。（ｄ）は、回路素子と回路素子が埋め込み酸化膜および絶縁酸化層によって完全に分離されたＳＯＩデバイスの図である。
【図７】拡散抵抗をＥＳＤ保護素子として使用する際のレイアウト及び等価回路を示した図である。
【符号の説明】
【００５１】
１，２，３，４，５，６，７，８  拡散抵抗
１０、１１、１２  １層メタル配線
４０  ソース電極
４１  ドレイン電極
４２  ポリシリコンゲート
４３、２０１、２０２、２０３，２０４，２０５、２０６  コンタクト孔
４４  ボディー取り出し電極
５０  ＮＭＯＳ−ＳＯＩトランジスタのボディー領域
５１  ＰＭＯＳ−ＳＯＩトランジスタのボディー領域
５２  絶縁酸化層
５３  埋め込み酸化膜
５４  ボディタイ用拡散層
６０  Ｎウエル
６１  Ｎウエル抵抗
６２  ＰＭＯＳボディタイ用拡散層
６３  ＮＭＯＳボディタイ用拡散層
７０、７１  拡散抵抗層
【図１】
2006108578.tif 000003
【図２】
2006108578.tif 000004
【図３】
2006108578.tif 000005
【図４】
2006108578.tif 000006
【図５】
2006108578.tif 000007
【図６】
2006108578.tif 000008
【図７】
2006108578.tif 000009