(57)【要約】【課題】繰返処理を大幅に削減し迅速な測定が可能な時間間隔測定方法を提供する。【解決手段】上記課題は、クロック信号を、クロック信号の周波数の整数倍のサンプリング周波数でサンプリングして、クロック信号の信号エッジのタイミングを示すクロック信号エッジビットストリームを生成するステップと、当該サンプリングと同じタイミングで、データ信号をサンプリングして、データ信号の信号エッジのタイミングを示すデータ信号エッジビットストリームを生成すると、クロック信号の半周期分のクロック信号エッジビットストリームと、半周期分のクロック信号エッジビットストリームに対応するデータ信号エッジビットストリームとの商を求めるステップと、商の２を底とする対数とサンプリング周波数との積から、時間間隔を求めるステップとを含む測定方法等により解決される。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロック信号に同期してデータ信号を出力するデバイスの、前記クロック信号の信号エッジと前記データ信号の信号エッジとの時間間隔を測定する測定方法であって、
前記クロック信号を、前記クロック信号の周波数の整数倍のサンプリング周波数でサンプリングして、前記クロック信号の前記信号エッジのタイミングを示すクロック信号エッジビットストリームを生成する第１のステップと、
前記第１のステップのサンプリングと同じタイミングで、前記データ信号をサンプリングして、前記データ信号の前記信号エッジのタイミングを示すデータ信号エッジビットストリームを生成する第２のステップと、
前記クロック信号の半周期分の前記クロック信号エッジビットストリームと、前記半周期分の前記クロック信号エッジビットストリームに対応する前記データ信号エッジビットストリームとの商を求める第３のステップと、
前記商の２を底とする対数と前記サンプリング周波数との積から、前記時間間隔を求める第４のステップとを含むことを特徴とする測定方法。
【請求項２】
前記第１のステップが、
前記クロック信号を前記サンプリング周波数でサンプリングして、クロック信号ビットストリームを生成する第５のステップと、
前記クロック信号ビットストリームと、前記クロック信号ビットストリームを１ビットシフトした遅延クロック信号ビットストリームとの排他的論理和を求めることにより、前記クロック信号エッジビットストリームを生成する第６のステップとを含み、かつ、前記第２のステップが、
前記データ信号を前記サンプリング周波数でサンプリングして、データ信号ビットストリームを生成する第７のステップと、
前記データ信号ビットストリームと、前記データ信号ビットストリームを１ビットシフトした遅延データ信号ビットストリームとの排他的論理和を求めることにより、前記データ信号エッジビットストリームを生成する第８のステップとを含むことを特徴とする請求項１記載の測定方法。
【請求項３】
請求項１または２記載の測定方法が、さらに、
前記クロック信号エッジビットストリームのエッジ位置に対応する前記データ信号エッジビットストリームのビットの値から、前記デバイスから出力されたデータ値を判別する第９のステップを含むことを特徴とする請求項１または２記載の測定方法。
【請求項４】
請求項１から３のいずれかに記載の測定方法をコンピュータで機能させるためのプログラム。
【請求項５】
請求項４記載のプログラムを記録したコンピュータ読み取り可能な記録媒体。
【請求項６】
クロック信号に同期してデータ信号を出力するデバイスの、前記クロック信号の信号エッジと前記データ信号の信号エッジとの時間間隔を測定する測定装置であって、
前記クロック信号の整数倍の周波数のサンプリング信号を発振する信号発振器と、
前記サンプリング信号のタイミングに基づいて、前記クロック信号と前記データ信号をサンプリングして、それぞれのクロック信号ビットストリームおよびデータ信号ビットストリームを生成するサンプリング手段と、
前記クロック信号の所定の半周期分の、前記クロック信号ビットストリームと前記データ信号ビットストリームから、それぞれの信号の前記信号エッジ位置を示すクロック信号エッジビットストリームとデータ信号エッジビットストリームを生成し、かつ、前記クロック信号エッジビットストリームと前記データ信号エッジビットストリームとの商の２を底とする対数と、前記サンプリング周波数との積から、前記時間間隔を求める情報処理手段とを備えた測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時間間隔測定方法および装置に関し、特にクロック信号に同期してデータ信号を出力するデバイスの、クロック信号とデータ信号との時間差を測定する時間間隔測定方法および装置に関する。
【背景技術】
【０００２】
ＭＰＵ、メモリ、アナログ・デジタル変換器などのデジタルデバイスで構成されるデジタル回路では、デバイス間でのデータ授受を円滑に行うため、共通のクロック信号を基準にデータの入出力を行うのが一般的である。データ入出力では、まず出力側のデバイスがデータ信号線にデータ値に設定してから、入力側のデバイスがクロック信号の信号エッジでデータ値を読み込む。このとき、データ信号線のデータ値が安定する前にクロック信号の信号エッジが立ち上がる（または立ち下がる）と、誤ったデータが受け渡される可能性がある。このため、図２のように、データ値の設定開始から所定の時間が経過してから、信号エッジが立ち上がる（または立ち下がる）ように設計するのが一般的である。この時間をセットアップ時間と呼ぶ。
【０００３】
セットアップ時間は、デバイスごとに仕様で標準値および誤差範囲が設けられており、回路設計者は当該仕様をもとに回路設計を行う。このため、デバイスが仕様の値から外れていると、データ授受を安定して行うことができず、デバイスが設計者が意図するように動作しなくなってしまう。このような欠陥デバイスを予め排除するため、製造工程においてセットアップ時間の試験を行うことがある。
【０００４】
セットアップ時間は、クロック信号とデータ信号の信号エッジの時間差として測定することができる。この測定値が仕様の範囲に入っているか否かを判定することにより、上述した良品判定を行うことができる。例えば、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）−ＳＤＲＡＭでは、各メモリセルごとにセットアップ時間の測定を測定し、その平均値とばらつきが所定範囲内にあるか否かを試験することによって、良品判定を行う。
【０００５】
ところで、信号エッジの時間間隔測定方法のひとつに、特許文献１および特許文献２に開示されているようなオーバーサンプリングを利用した時間間隔測定がある。この方法は、まず時間差を測定する複数の被測定デジタル信号のビットの値（０か１か）を、被測定信号より十分なサンプリング周波数でサンプリングしてビットストリームを作成する。次に、ビットの値が変化するタイミングを検索して信号エッジの位置を判別する。最後に、複数の被測定信号の信号エッジの位置のずれとサンプリング周波数から、時間差を測定するという方法である。
【０００６】
【特許文献１】特開２００２−１９６０５３号公報
【特許文献２】特開２００４−１２７４５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上述したオーバーサンプリングを利用した時間間隔測定では、ビットストリームから信号エッジを検出する段階と、被測定信号間の信号エッジ位置ずれを求める段階の２つで、検索処理が必要となる。すなわち、信号エッジを検出する段階では、ビットストリームの最初のビットから、隣合うビットとの値の比較を順次行い、ビットの値の変化する信号エッジの位置を求める検索処理を行う。また、信号エッジ位置のずれを求める段階では、基準となる第１の被測定信号の信号エッジと対応する第２の被測定信号の信号エッジの位置を特定するための検索処理が必要となる。これらの検索処理は、同一処理を多数回にわたって繰返し実行するため、非常に多くの処理時間が必要となる。この処理時間の増加は、測定時間の増加につながる。このため、かかる検索処理を伴わない時間間隔測定方法が求められていた。
【課題を解決するための手段】
【０００８】
上述した課題は、クロック信号に同期してデータ信号を出力するデバイスの、前記クロック信号の信号エッジと前記データ信号の信号エッジとの時間間隔を測定する測定方法であって、前記クロック信号を、前記クロック信号の周波数の整数倍のサンプリング周波数でサンプリングして、前記クロック信号の前記信号エッジのタイミングを示すクロック信号エッジビットストリームを生成する第１のステップと、前記第１のステップのサンプリングと同じタイミングで、前記データ信号をサンプリングして、前記データ信号の前記信号エッジのタイミングを示すデータ信号エッジビットストリームを生成する第２のステップと、前記クロック信号の半周期分の前記クロック信号エッジビットストリームと、前記半周期分の前記クロック信号エッジビットストリームに対応する前記データ信号エッジビットストリームとの商を求める第３のステップと、前記商の２を底とする対数と前記サンプリング周波数との積から、前記時間間隔を求める第４のステップとを含むことを特徴とする測定方法、およびこれを用いた装置等により解決される。
【発明の効果】
【０００９】
時間間隔測定における繰返処理を大幅に削減し、迅速な測定が可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、図面参照下に、本発明の代表的な実施例を示す。
図１は、本発明にかかる時間間隔測定装置１０の概略構成図である。時間間隔測定装置１０は、被測定信号１４Ａ、１４Ｂのサンプリングタイミングを決定するサンプリング信号１４Ｃを発振するサンプリング信号発振器１１と、サンプリング信号１４Ｃに基づいて被測定信号１４Ａ、１４Ｂのサンプリングを行うサンプラ１２と、サンプリングデータを処理して時間間隔を求める情報処理装置１３と、時間間隔測定装置１０の動作を制御する制御装置１５で構成される。サンプラ１２は、サンプリング信号発振器１１と情報処理装置１３とにデータバスを通じて接続されている。また、制御装置１５は、サンプリング信号発振器１１とサンプラ１２と情報処理装置１３に接続され、それぞれの動作を制御する。情報処理装置１３は、マイクロプロセッサ（ＭＰＵ）１３Ａとメモリ１３Ｂで構成されている。また、制御装置１５には、コンピュータの機能を有し、記録媒体であるハードディスクが組み込まれている。該ハードディスクには、時間間隔測定方法をコンピュータで機能させるためのプログラムが格納されている。
【００１１】
サンプラ１２には、装置外部より、被測定デバイス２１からのデータ信号１４Ｂと、クロック信号発振器２０から被測定デバイス２１のデータ入出力タイミングを決定するクロック信号１４Ａとが入力される。なお、クロック信号１４Ａがデバイス２１内部で発振される場合には、デバイス２１からクロック信号１４Ａとデータ信号１４Ｂの２つの信号をサンプラ１２に供給するように構成することになる。
【００１２】
また、本実施例の時間間隔測定装置１０では、情報処理装置１３とは別に制御装置１５を設けているが、両者は必ずしも別構成である必要はない。例えば、情報処理装置１３のメモリ１３Ｂ内に時間間隔測定方法の制御プログラムを格納しておき、当該プログラムをＭＰＵ１３Ａで実行することによりサンプリング信号発振器１１やサンプラ１２を制御するように構成してもよい。
【００１３】
次に、時間間隔測定装置１０の動作について、図１の概略構成図および図３の動作フローチャート参照下に詳細に説明を行う。以下の説明では、動作周波数（クロック信号１４Ａの発振周波数）が２５０ＭＨｚのＤＤＲ−ＳＲＡＭのセットアップ時間の測定（クロック信号１４Ａとデータ信号１４Ｂとの信号時間間隔測定）を例にとり説明を行う。
【００１４】
まず、制御装置１５が、サンプリング信号発振器１１の発振周波数を、クロック信号１４Ａの整数倍の周波数に設定する（ステップ３０）。本実施例では、サンプリング信号１４Ｃを、クロック信号１４Ａの周波数２５０Ｍｚの１６倍の４ＧＨｚ（周期２５０ｐｓ）に設定した。次に、サンプラ１２が、クロック信号１４Ａとデータ信号１４Ｂとを、それぞれサンプリング信号１４Ｃの１周期毎に１サンプリングの割合で繰返しサンプリングを行い、サンプリング値をメモリ１３Ｂに格納する。このとき、サンプリング数は、クロック信号１４Ａとサンプリング信号１４Ｃとの周波数比の整数倍とする。本実施例では、周波数比は１６であるため、最低限１６サンプリング行えばよいが、測定精度を確保するためには周波数比の数倍〜数十倍のサンプリング数をとって平均値を求めることが望ましい。本実施例では、サンプリング数を周波数比の５倍の８０に設定した。このとき、メモリ１３Ｂに格納されたサンプリング値のデータ列をビットストリームと呼ぶ。本明細書では、クロック信号１４Ａのビットストリームをクロック信号ビットストリームと、データ信号１４Ｂのビットストリームをデータ信号ビットストリームと呼ぶ。
【００１５】
次に、情報処理装置１３が、メモリ１３Ｂ内に格納されたサンプリングデータ（クロック信号ビットストリームとデータ信号ビットストリーム）から、クロック信号１４Ａとデータ信号１４Ｂとの時間間隔、すなわちセットアップ時間を算出するよう、制御装置１５が制御を行う。この算出は、以下のような工程で行われる。
【００１６】
まず、サンプリングデータの先頭から、周波数比の半分の数のデータを取得する。本実施例では周波数比は１６であるから、メモリ１３Ｂに格納されているクロック信号ビットストリームとデータ信号ビットストリームから各々先頭８ビットを取得する（ステップ３２）。取得した８ビットのクロック信号ビットストリームの中には信号エッジ（立ち上がりまたは立ち下がり）が１つ含まれている。かかる信号エッジは、ビットの値が０から１、または１から０に変化したタイミングを捉えることにより検出ができるが、各ビットの値をビットストリームの先頭から順次検索すると処理時間がかかる。
【００１７】
そこで、取得したビットストリームと、該ビットストリームを1ビットだけシフトした遅延ビットストリームとの排他的論理和（ＥＸＯＲ）をとることにより、信号エッジのビットを１とし、他のビットを０とする信号エッジビットストリームを生成する（ステップ３３）。例えば、図５のように、クロック信号ビットストリームが００１１１１１１の場合、遅延クロック信号ビットストリームは０００１１１１１、両者の排他的論理和（ＥＸＯＲ）は００１０００００なり、ビットの値が０から１となる先頭から３ビット目のビットの値のみが１となり、他のビットの値が０となるクロック信号エッジビットストリームが生成される。
【００１８】
同様に、ステップ３２で取得されたデータ信号ビットストリームも、１ビットシフトした遅延データ信号ビットストリームとの排他的論理和（ＥＸＯＲ）をとることにより、データ信号エッジビットストリームを生成する。データ信号は、クロック信号のように周期的に変化する信号ではない。従って、データ値が前のデータ値と同じ場合には信号が変化しないため信号エッジがなく、データ信号エッジビットストリームの全てのビットの値は０となる。この場合には、クロック信号の信号エッジとデータ信号の信号エッジとの時間間隔を算出することはできない。そこで、算出処理の前に、取得した８ビットのデータ信号エッジビットストリームを８桁の２進数と捉えて、その値が０であるか否かの判定することによって、信号エッジの有無を判定する（ステップ３４）。０である場合には、信号エッジは存在しないと判定し、時間差を測定せずに次の処理（ステップ３７）を行う。
【００１９】
取得した８ビットのデータ信号ビットストリームに信号エッジが存在する場合には、クロック信号エッジビットストリームとデータ信号エッジビットストリームを、それぞれ８桁の２進数と捉えて、データ信号エッジビットストリームをクロック信号エッジビットストリームで割って商を求め、求めた商を２を底とする対数をとる（ステップ３５）。これにより、検索処理を行うことなく、クロック信号エッジビットストリームの信号エッジと、データ信号エッジビットストリームの信号エッジとが何ビット分ずれているかを求めることができる。例えば、クロック信号エッジビットストリームが００１０００００、データ信号エッジビットストリームが１０００００００の場合は、以下のように計算となる。
【００２０】
【数１】
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【００２１】
サンプリングデータは周期２５０ｐｓのサンプリング信号でサンプルされたデータであるから、信号エッジのずれ量とサンプリング周期（２５０ｐｓ）との積を求めることにより、クロック信号とデータ信号の信号エッジの時間間隔（セットアップ時間）を求めるできる（ステップ３６）。例えば、ずれ量が２の場合には、２×２５０ｐｓ＝５００ｐｓの時間間隔となる。
【００２２】
以上の処理で時間間隔を求めることができるが、デバイスの試験では、セットアップ時間の測定とともに、デバイスから出力されたデータ値も確認することが一般的であるため、時間間隔測定装置１０は、上述した信号エッジの時間間隔測定とともに、データ値の取得も行っている（ステップ３７）。データ値の取得方法は、図６のように、クロック信号エッジビットストリームとデータ信号ビットストリームの論理積を求め、この論理積を８桁の２進数と捉えて０か否かを判定することにより行う。デバイス２１から出力されたデータ値が１である場合には、クロック信号の信号エッジと同時にサンプリングされたデータ信号のビットの値が１であるため、論理積は０とならない。他方、デバイス２１から出力されたデータ値が０である場合には、論理積の各ビットは全て０となる。このような論理積のゼロ判定により、信号エッジに対応するデータ信号ビットストリームのビットの値を検索処理で求めるよりも高速に、デバイス２１から出力されたデータ値を求めることができる。取得されたデータ値は、メモリ１３Ｂに格納される。
【００２３】
ステップ３２からステップ３７までの動作で、８ビット分（クロック信号半周期分）の信号エッジ測定が終了する。同様な処理を、メモリ１３Ｂ内に未処理のビットストリームが無くなるまで繰返す（ステップ３８）。本実施例の場合、８０サンプリングを行っているため、ステップ３２からステップ３７までの信号エッジ時間間隔測定およびデータ値取得処理を１０回繰返すことになる。最後に、測定した信号エッジの時間間隔の平均値と分散（ばらつき）を計算して、メモリセル１つ分のセットアップ時間測定を終了する（ステップ３９）。
【００２４】
図４に繰返しの３回目までの処理結果の例を示す。最初の繰返し（先頭８ビット、クロック信号の最初の半周期）では、クロック信号の信号エッジは３ビット目、データ信号の信号エッジは１ビット目であるため、信号エッジビットストリームの商の対数は２となり、信号エッジ時間間隔は５００ｐｓとなる。２回目の繰返しでは、データ信号が変化しないため、データ信号エッジビットストリームの各ビットは全て０となる。このため、信号エッジなしと判定されて、時間間隔測定は行われない。３回目の繰返しでは、クロック信号の信号エッジは３ビット目、データ信号の信号エッジは２ビット目であるため、信号エッジビットストリームの商の対数は１となり、信号エッジ時間間隔は２５０ｐｓとなる。
【００２５】
なお、ＤＤＲ−ＳＲＡＭには複数のメモリセル（良否検査用のメモリセルの場合もある）があるため、上述した時間間隔測定を各メモリセルごとに繰返し行い、その結果からＤＤＲ−ＳＲＡＭのセットアップ時間が仕様の範囲内に入っているかを判定することになる。また、ステップ３７で取得したデータ値と、本実施例で説明した測定を行う前にＳＲＡＭに書き込んだデータ値を比較することにより、データが正確に書き込み／読み出しされているかを判定することができる。
【００２６】
以上、本発明に係る技術的思想を特定の実施例を参照しつつ詳細にわたり説明したが、本発明の属する分野における当業者には、請求項の趣旨及び範囲から離れることなく様々な変更及び改変を加えることが出来ることは明らかである。例えば、本発明に係る時間間隔測定方法は、ＤＤＲ−ＳＲＡＭのセットアップ時間測定に限られず、アナログ・デジタル変換器、ＭＰＵ、通信インターフェース用デバイスなど、クロック信号に同期してデータ信号を出力するデジタルデバイスの、クロック信号とデータ信号の信号エッジの時間間隔を測定する方法として広く利用することが可能である。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施例に係る時間間隔測定装置の概略構成図である。
【図２】ＤＤＲ−ＳＲＡＭのセットアップ時間の説明図である。
【図３】本発明の一実施例に係る時間間隔測定装置の動作フローチャートである。
【図４】本発明の一実施例に係る時間間隔測定の説明図である。
【図５】クロック信号エッジビットストリームの算出方法の説明図である。
【図６】データ値の算出方法の説明図である。
【符号の説明】
【００２８】
１０  時間間隔測定装置
１１  サンプリング信号発振器
１２  サンプラ
１３  情報処理装置
１４Ａ  クロック信号
１４Ｂ  データ信号
２１  デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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