(57)【要約】【課題】  複数の電源領域を有するＬＳＩ内のクロック信号の同期化を図る。【解決手段】  本発明の例に関わる半導体集積回路は、第１電源電圧が供給され、第１クロック配線網を有する第１電源領域Ａと、第２電源電圧が供給され、第２クロック配線網を有する第２電源領域Ｂと、基準クロック信号ｎＰＩの位相と第１クロック配線網の終点のクロック信号ｎＰＩＡの位相とを一致させることにより得られる第１出力信号ｎＰＯＡを第１クロック配線網の始点に与えるＰＬＬ回路ＰＬＬ１と、基準クロック信号ｎＰＩの位相と第２クロック配線網の終点のクロック信号ｎＰＩＢの位相とを一致させることにより得られる第２出力信号ｎＰＯＢを第２クロック配線網の始点に与えるＰＬＬ回路ＰＬＬ２とを備え、第２電源電圧の値を第１電源電圧の値とは異なる値に変化させるモードを有する。【選択図】図１
2006041129.tif 000002
【特許請求の範囲】
【請求項１】
第１電源電圧が供給され、第１クロック配線網を有する第１電源領域と、第２電源電圧が供給され、第２クロック配線網を有する第２電源領域と、データの入出力を制御する基準クロック信号の位相と前記第１クロック配線網の終点のクロック信号の位相とを一致させることにより得られる第１出力信号を前記第１クロック配線網の始点に与える第１位相同期回路と、前記基準クロック信号の位相と前記第２クロック配線網の終点のクロック信号の位相とを一致させることにより得られる第２出力信号を前記第２クロック配線網の始点に与える第２位相同期回路とを具備し、前記第２電源電圧の値を前記第１電源電圧の値とは異なる値に変化させるモードを有することを特徴とする半導体集積回路。
【請求項２】
第１電源電圧が供給され、第１クロック配線網を有する第１電源領域と、第２電源電圧が供給され、第２クロック配線網を有する第２電源領域と、データの入出力を制御する基準クロック信号の位相と前記第１クロック配線網の終点のクロック信号の位相とを一致させることにより得られる出力信号を出力する位相同期回路と、前記第２電源電圧により駆動され、前記出力信号を第１遅延時間だけ遅延させて前記第１クロック配線網の始点に与える第１遅延回路と、前記第１電源電圧により駆動され、前記出力信号を第２遅延時間だけ遅延させて前記第２クロック配線網の始点に与える第２遅延回路とを具備し、前記第２電源電圧の値を前記第１電源電圧の値とは異なる値に変化させるモードを有することを特徴とする半導体集積回路。
【請求項３】
第１電源電圧が供給され、第１クロック配線網を有する第１電源領域と、第２電源電圧が供給され、第２クロック配線網を有する第２電源領域と、データの入出力を制御する基準クロック信号の位相と前記第１クロック配線網の終点のクロック信号の位相とを一致させることにより得られる第１出力信号を前記第１クロック配線網の始点に与える第１位相同期回路と、前記第１クロック配線網の終点のクロック信号の位相と前記第２クロック配線網の終点のクロック信号の位相とを一致させることにより得られる第２出力信号を前記第２クロック配線網の始点に与える第２位相同期回路とを具備し、前記第２電源電圧の値を前記第１電源電圧の値とは異なる値に変化させるモードを有することを特徴とする半導体集積回路。
【請求項４】
第１電源電圧が供給され、第１クロック配線網を有する第１電源領域と、第２電源電圧が供給され、第２クロック配線網を有する第２電源領域と、データの入出力を制御する基準クロック信号の位相と前記第１クロック配線網の終点のクロック信号の位相とを一致させることにより得られる第１出力信号を前記第２クロック配線網の始点に与える第１位相同期回路と、前記第１クロック配線網の終点のクロック信号の位相と前記第２クロック配線網の終点のクロック信号の位相とを一致させることにより得られる第２出力信号を前記第１クロック配線網の始点に与える第２位相同期回路とを具備し、前記第２電源電圧の値を前記第１電源電圧の値とは異なる値に変化させるモードを有することを特徴とする半導体集積回路。
【請求項５】
前記第２位相同期回路は、前記第１出力信号を、前記第１クロック配線網の終点のクロック信号の位相と前記第２クロック配線網の終点のクロック信号の位相との位相差に応じた遅延時間だけ遅延させ、これを前記第２出力信号として出力する機能を有し、前記遅延時間を生成する遅延回路は、前記第２電源電圧により駆動されることを特徴とする請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期化回路 (synchronizer) に関し、特に、電源電圧が変化する電源領域を含む複数の電源領域を有する半導体集積回路に使用される。
【背景技術】
【０００２】
クロック給電 (clocking) は、高速なディジタルシステムを設計するうえで非常に重要な技術となる。ＣＰＵでは、クロック周波数は、データの処理速度を決定するし、Ｉ／Ｏバスやメモリバスでは、クロック周波数は、データ転送速度を決定するからである。
【０００３】
ここで、クロック周波数の高速化を図るために解決しなければならない課題のうちの一つにクロックスキュ (clock skew) がある。
【０００４】
クロックスキュを小さくするためクロック分配システム (clock distribution system) としては、クロック配線網をＨ型の配線ブロックの組み合せにより構成するＨ−クロックツリー (H-clock tree) が知られているが、それでもクロックスキュを完全に零にすることは不可能である。
【０００５】
そこで、ＰＬＬ (Phase-locked loop) 回路などの同期化回路を用いてクロックスキュの問題を解決し、高速なディジタルシステムを実現する。
【０００６】
図９は、ＰＬＬを用いた同期化回路を示している。
【０００７】
クロック配線網に関しては、ＰＬＬ回路ＰＬＬの出力端から複数の終端（例えば、ｎＡ、ｎＢなど）までの配線長を全て等しくし、複数の経路において配線抵抗や配線容量などによるクロック信号の遅延が同じとなるように設計する。
【０００８】
入出力バッファＩ／Ｏは、クロック信号ＣＬＫ（＝ｎＰＩ）に同期して動作する。一方、クロック配線網の複数の終端（終点）のうちの一つに接続される内部回路は、例えば、クロック信号ＣＬＫ（＝ｎＰＩＡ＝ｎＡ＝ｎＢ）に同期して動作する。
【０００９】
ここで、クロック信号ＣＬＫ（＝ｎＰＩＡ＝ｎＡ＝ｎＢ）は、クロック配線網による配線抵抗や配線容量などの影響により、クロック信号ＣＬＫ（＝ｎＰＩ）に対して一定量だけ遅延することになる。
【００１０】
ＰＬＬ回路ＰＬＬは、この遅延による位相のずれをなくし、クロック信号ＣＬＫ（＝ｎＰＩＡ＝ｎＡ＝ｎＢ）とクロック信号ＣＬＫ（＝ｎＰＩ）の同期をとるために用いられる（特許文献１〜３及び非特許文献１参照）。
【００１１】
半導体集積回路１１が単一電源電圧で動作する場合には、このような同期化回路を用いることにより内部クロック信号と外部クロック信号とを同期させ、正常な動作を行うことが可能になる。
【００１２】
しかし、図９の例に示すように、半導体集積回路１１が複数の電源領域を有し、かつ、そのうちの少なくとも１つが、電源電圧が変化する電源領域である場合には、問題が生じる。
【００１３】
例えば、電源領域Ａ，Ｂの電源電圧が常に等しい場合には、クロック信号ＣＬＫ（＝ｎＰＩＡ＝ｎＡ＝ｎＢ）の位相とクロック信号ＣＬＫ（＝ｎＰＩ）の位相は、一致する。
【００１４】
しかし、仮に、電源領域Ｂ内の電源電圧が低下したとすると、電源領域Ｂ内のクロック信号の遅延量が、電源領域Ａ内のクロック信号の遅延量よりも大きくなり、クロック信号ＣＬＫ（＝ｎＢ）の位相とクロック信号ＣＬＫ（＝ｎＰＩ＝ｎＰＩＡ＝ｎＡ）の位相は、ずれる。
【００１５】
このように、複数の電源領域Ａ，Ｂの間でクロック信号ＣＬＫの位相がずれていくと、最終的には、この位相のずれが半導体集積回路１１を含むシステム全体の誤動作を引き起こすことになる。
【００１６】
尚、電源領域Ａ，Ｂをバッファメモリで接続し、このバッファメモリを用いて電源領域Ａ，Ｂの間の位相ずれをなくす技術が存在する。
【００１７】
しかし、この場合、通常の同期式回路設計手法を使えなくなり、回路動作の複雑化、回路面積の増大、性能の低下（レイテンシの増加）、開発コストの増大などの問題が生じる。
【特許文献１】特開２０００−３４７７６４
【特許文献２】特開平９−３２６６８９号
【特許文献３】特開平８−３２１７７３号
【非特許文献１】I.A.Young; “A PLL clock generator with 5 to 110 MHz of lock range for microprocessors”, IEEE J. Solid-State Circuits, Volume27, Issue11, Nov. 1992
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明の目的は、電源電圧が変化する電源領域を含む複数の電源領域を有し、複数の電源領域の間で電源電圧が異なる状態になるような半導体集積回路において、常に、複数の電源領域におけるクロック信号の位相を一致させることができる同期化回路を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の例に関わる半導体集積回路は、第１電源電圧が供給され、第１クロック配線網を有する第１電源領域と、第２電源電圧が供給され、第２クロック配線網を有する第２電源領域と、データの入出力を制御する基準クロック信号の位相と前記第１クロック配線網の終点のクロック信号の位相とを一致させることにより得られる第１出力信号を前記第１クロック配線網の始点に与える第１位相同期回路と、前記基準クロック信号の位相と前記第２クロック配線網の終点のクロック信号の位相とを一致させることにより得られる第２出力信号を前記第２クロック配線網の始点に与える第２位相同期回路とを備え、かつ、前記第２電源電圧の値を前記第１電源電圧の値とは異なる値に変化させるモードを有する。
【発明の効果】
【００２０】
本発明の例によれば、電源電圧が変化する電源領域を含む複数の電源領域を有し、複数の電源領域の間で電源電圧が異なる状態になるような半導体集積回路において、常に、複数の電源領域におけるクロック信号の位相を一致させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００２２】
１．  実施の形態  
(1)   第１実施の形態  
図１は、第１実施の形態に関わる半導体集積回路を示している。
【００２３】
半導体集積回路（ＬＳＩ）１１は、２つの電源領域Ａ，Ｂを含む。電源領域Ａ，Ｂには、異なる電源電圧が供給される。
【００２４】
例えば、電源領域Ｂを、電源電圧が変化する領域とした場合、低消費電力化を実現するために、低消費電力モードにおいては、電源領域Ｂ内の電源電圧を低下させ、その電源電圧を電源領域Ａ内の電源電圧よりも低い値に設定する。電源領域Ｂとしては、ＭＰＥＧ技術を使ったシステムＬＳＩ内の音声処理部などが該当する。
【００２５】
尚、電源領域Ｂは、動作周波数が変化する領域であってもよい。この場合、動作周波数を変化させることで、さらに、低消費電力化に貢献することができる。
【００２６】
データＤＡＴＡは、入出力バッファＩ／Ｏに入力される。基準クロック信号ＣＬＫ（＝ｎＰＩ）は、入出力バッファＩ／Ｏに入力されると共に、同期化回路としてのＰＬＬ回路ＰＬＬ１，ＰＬＬ２に入力される。
【００２７】
ここで、第１実施の形態では、電源領域Ａに対応させてＰＬＬ回路ＰＬＬ１を配置し、電源領域Ｂに対応させてＰＬＬ回路ＰＬＬ２を配置する。
【００２８】
電源領域Ａにおいては、ＰＬＬ回路ＰＬＬ１により、クロック信号ＣＬＫ（＝ｎＰＩＡ＝ｎＡ）の位相とクロック信号ＣＬＫ（＝ｎＰＩ）の位相の同期をとるため、位相ずれによる誤動作を防止できる。
【００２９】
電源領域Ｂにおいては、ＰＬＬ回路ＰＬＬ２により、クロック信号ＣＬＫ（＝ｎＰＩＢ＝ｎＢ）の位相とクロック信号ＣＬＫ（＝ｎＰＩ）の位相の同期をとるため、位相ずれによる誤動作を防止できる。ＰＬＬ回路ＰＬＬ２による同期化機能は、電源領域Ｂ内の電源電圧が変化しているときにおいても維持される。
【００３０】
従って、結果として、電源領域Ａ，Ｂの種類（電源電圧が変化するか否か）によらず、常に、クロック配線網の全ての終端（終点）において、クロック信号ＣＬＫの同期化を図ることができる。
【００３１】
(2)   第２実施の形態  
図２は、第２実施の形態に関わる半導体集積回路を示している。
【００３２】
半導体集積回路（ＬＳＩ）１１は、２つの電源領域Ａ，Ｂを含む。電源領域Ａ，Ｂには、異なる電源電圧が供給される。例えば、第１実施の形態と同様に、低消費電力モードにおいては、電源領域Ｂ内の電源電圧は、電源領域Ａ内の電源電圧よりも低い値に設定される。
【００３３】
データＤＡＴＡは、入出力バッファＩ／Ｏに入力される。基準クロック信号ＣＬＫ（＝ｎＰＩ）は、入出力バッファＩ／Ｏに入力されると共に、同期化回路としてのＰＬＬ回路ＰＬＬに入力される。
【００３４】
ここで、第２実施の形態では、ＰＬＬ回路ＰＬＬの出力端は、遅延回路ＲＥ１，ＲＥＢを経由して、電源領域Ａ内のクロック配線網の先端（始点）に接続され、かつ、分周器 (divider) ＤＩＶ及び遅延回路ＲＥＡを経由して、電源領域Ｂ内のクロック配線網の先端（始点）に接続される。
【００３５】
分周器ＤＩＶは、ＰＬＬ回路ＰＬＬから出力されるクロック信号ＣＬＫの周波数を１／Ｎ（Ｎは、自然数）にする機能を有する。遅延回路ＲＥ１は、クロック信号ＣＬＫが分周器ＤＩＶを通過するのに要する時間を模倣した回路であり、分周器ＤＩＶの遅延時間と同じ遅延時間を持っている。
【００３６】
遅延回路ＲＥＡは、クロック信号ＣＬＫが、遅延回路ＲＥＢの出力端（電源領域Ａ内のクロック配線網の先端）から電源領域Ａ内のクロック配線網の終端（例えば、ｎＡ）まで進行するのに要する時間を模倣した回路であり、電源領域Ａ内のクロック配線網の先端（始点）から終端（終点）までの遅延時間と同じ遅延時間を持っている。
【００３７】
遅延回路ＲＥＡの電源電圧は、電源領域Ａ内の電源電圧とする。即ち、電源領域Ａと遅延回路ＲＥＡには、同じ電源電圧が供給される。
【００３８】
遅延回路ＲＥＢは、クロック信号ＣＬＫが、遅延回路ＲＥＡの出力端（電源領域Ｂ内のクロック配線網の先端）から電源領域Ｂ内のクロック配線網の終端（例えば、ｎＢ）まで進行するのに要する時間を模倣した回路であり、電源領域Ｂ内のクロック配線網の先端（始点）から終端（終点）までの遅延時間と同じ遅延時間を持っている。
【００３９】
遅延回路ＲＥＢの電源電圧は、電源領域Ｂ内の電源電圧とする。即ち、電源領域Ｂと遅延回路ＲＥＢには、同じ電源電圧が供給されるため、電源領域Ｂ内の電源電圧が変化すると、同時に、遅延回路ＲＥＢの電源電圧も変化する。
【００４０】
電源領域Ａにおいては、ＰＬＬ回路ＰＬＬにより、クロック信号ＣＬＫ（＝ｎＰＩＡ＝ｎＡ）の位相とクロック信号ＣＬＫ（＝ｎＰＩ）の位相の同期をとるため、位相ずれによる誤動作を防止できる。
【００４１】
電源領域Ｂにおいては、ＰＬＬ回路ＰＬＬにより、クロック信号ＣＬＫ（＝ｎＰＩＢ＝ｎＢ）の位相とクロック信号ＣＬＫ（＝ｎＰＩ）の位相の同期をとるため、位相ずれによる誤動作を防止できる。
【００４２】
従って、電源領域Ａ，Ｂの電源電圧が等しいときには、常に、クロック配線網の全ての終端において、クロック信号ＣＬＫの同期化を図ることができる。
【００４３】
また、電源領域Ｂ内の電源電圧が変化したとき、同時に、遅延回路ＲＥＢの電源電圧も変化する。このため、電源電圧の変化により電源領域Ｂ内のクロック信号ＣＬＫの伝達速度に変化が生じると、これに追従して、遅延回路ＲＥＢ内のクロック信号ＣＬＫの伝達速度も変化する。
【００４４】
従って、電源領域Ａ，Ｂの電源電圧が異なる状態になっても、クロック配線網の全ての終端において、クロック信号ＣＬＫの同期化を図ることができる。
【００４５】
(3)   第３実施の形態  
図３は、第３実施の形態に関わる半導体集積回路を示している。
【００４６】
半導体集積回路（ＬＳＩ）１１は、２つの電源領域Ａ，Ｂを含む。電源領域Ａ，Ｂには、異なる電源電圧が供給される。例えば、第１実施の形態と同様に、低消費電力モードにおいては、電源領域Ｂ内の電源電圧は、電源領域Ａ内の電源電圧よりも低い値に設定される。
【００４７】
データＤＡＴＡは、入出力バッファＩ／Ｏに入力される。基準クロック信号ＣＬＫ（＝ｎＰＩ）は、入出力バッファＩ／Ｏに入力されると共に、同期化回路としてのＰＬＬ回路ＰＬＬに入力される。
【００４８】
ここで、第３実施の形態では、ＰＬＬ回路ＰＬＬの出力端は、電源領域Ａ内のクロック配線網の先端（始点）に接続される。
【００４９】
また、電源領域Ａ内のクロック配線網の終端（例えば、ｎＰＩＡ（＝ｎＡ））は、ＰＬＬ回路ＰＬＬの入力端に接続されると共に、分周器 (divider) ＤＩＶを経由して、同期化回路としてのＤＬＬ (Delay Locked Loop) 回路ＤＬＬの入力端に接続される。
【００５０】
ＤＬＬ回路ＤＬＬの出力端は、電源領域Ｂ内のクロック配線網の先端（始点）に接続される。電源領域Ｂ内のクロック配線網の終端（例えば、ｎＰＩＢ（＝ｎＢ））は、遅延回路ＲＥ１を経由して、ＤＬＬ回路ＤＬＬの入力端に接続される。
【００５１】
分周器ＤＩＶは、入力されるクロック信号ＣＬＫの周波数を１／Ｎ（Ｎは、自然数）にする機能を有する。遅延回路ＲＥ１は、クロック信号ＣＬＫが分周器ＤＩＶを通過するのに要する時間を模倣した回路であり、分周器ＤＩＶの遅延時間と同じ遅延時間を持っている。
【００５２】
電源領域Ａにおいては、ＰＬＬ回路ＰＬＬにより、クロック信号ＣＬＫ（＝ｎＰＩＡ＝ｎＡ）の位相とクロック信号ＣＬＫ（＝ｎＰＩ）の位相の同期をとるため、位相ずれによる誤動作を防止できる。
【００５３】
電源領域Ｂにおいては、ＤＬＬ回路ＤＬＬにより、クロック信号ＣＬＫ（＝ｎＰＩＢ＝ｎＢ）の位相とクロック信号ＣＬＫ（＝ｎＰＩ）の位相の同期をとるため、位相ずれによる誤動作を防止できる。
【００５４】
従って、結果として、電源領域Ａ，Ｂの種類（電源電圧が変化するか否か）によらず、常に、クロック配線網の全ての終端において、クロック信号ＣＬＫの同期化を図ることができる。
【００５５】
図４は、ＤＬＬ回路の例を示している。
【００５６】
ＤＬＬ回路ＤＬＬは、入力信号ｆＩＮを、２つの入力信号ｆＰＡ，ｆＰＢの位相差により決まる遅延時間だけ遅延させ、出力信号ｆＯＵＴとして出力する機能を持っている。
【００５７】
尚、入力信号ｆＰＡ，ｆＩＮは、図３のクロック信号ｎＰＩＡに相当し、入力信号ｆＰＢは、図３のクロック信号ｎＰＩＢに相当する。
【００５８】
位相検出器１２は、入力信号ｆＰＡ，ｆＰＢの位相差を検出し、その位相差に応じて、制御信号ＵＰ，ＤＮによりシフトレジスタ１３を制御する。シフトレジスタ１３の複数の出力信号のうちの一つが“Ｈ”になる。ＤＬＬ回路ＤＬＬ内の遅延回路は、ＡＮＤゲート回路とＯＲゲート回路とから構成され、シフトレジスタ１３の出力信号により入力信号ｆＩＮの経路が決定される。
【００５９】
図５は、図３の半導体集積回路の変形例を示している。
【００６０】
本例は、図３の例と比べると、ＤＬＬ回路ＤＬＬの入力信号が異なっている。即ち、分周器ＤＩＶがＰＬＬ回路ＰＬＬの直後に配置され、分周器ＤＩＶの出力信号が、電源領域Ａ内のクロック配線網の先端に与えられると共に、ＤＬＬ回路ＤＬＬの入力信号ｆＩＮ（図４参照）としてＤＬＬ回路ＤＬＬに与えられる。
【００６１】
また、本例では、クロック信号ｎＰＩＯ，ｎＰＩＢの位相差（遅延）と、クロック信号ｎＰＩＯ，ｎＰＩＡ’の位相差（遅延）とが等しくなるように、クロック配線網を配置する。
【００６２】
尚、図３の例においては、クロック信号ｎＰＩＡ，ｎＰＩＢを同期させるために、少なくとも、クロック信号ｎＰＩＡ，ｎＰＩＢの１クロック分（１周期分）の時間が必要であるが、図５の例においては、クロック信号ｎＰＩＡ，ｎＰＩＢの１クロック分の時間よりも短い時間で、クロック信号ｎＰＩＡ，ｎＰＩＢを同期させることができる。
【００６３】
具体的には、ＤＬＬ回路ＤＬＬの遅延量の調節により、クロック信号ｎＰＩＯ，ｎＰＩＢの位相差（遅延）と、クロック信号ｎＰＩＯ，ｎＰＩＡ’の位相差（遅延）とを等しくする。また、ＰＬＬ回路ＰＬＬにより、クロック信号ｎＰＩとクロック信号ｎＰＩＡ（＝ｎＰＩＡ’，ｎＰＩＢ）の同期をとる。
【００６４】
尚、ＤＬＬ回路ＤＬＬの入力信号ｆＰＡ，ｆＰＢ（図４参照）は、電源領域Ａ，Ｂのクロック配線網の終端のクロック信号ｎＰＩＡ’，ｎＰＩＢに相当する。
【００６５】
このような構成においても、電源領域Ａ，Ｂの種類（電源電圧が変化するか否か）によらず、常に、クロック配線網の全ての終端において、クロック信号ＣＬＫの同期化を図ることができる。
【００６６】
(4)   第４実施の形態  
図６は、第４実施の形態に関わる半導体集積回路を示している。
【００６７】
半導体集積回路（ＬＳＩ）１１は、２つの電源領域Ａ，Ｂを含む。電源領域Ａ，Ｂには、異なる電源電圧が供給される。例えば、第１実施の形態と同様に、低消費電力モードにおいては、電源領域Ｂ内の電源電圧は、電源領域Ａ内の電源電圧よりも低い値に設定される。
【００６８】
データＤＡＴＡは、入出力バッファＩ／Ｏに入力される。基準クロック信号ＣＬＫ（＝ｎＰＩ）は、入出力バッファＩ／Ｏに入力されると共に、同期化回路としてのＰＬＬ回路ＰＬＬに入力される。
【００６９】
ここで、第４実施の形態では、ＰＬＬ回路ＰＬＬの出力端は、同期化回路としてのＤＬＬ (Delay Locked Loop) 回路ＤＬＬの入力端に接続されると共に、分周器 (divider) ＤＩＶ１を経由して、電源領域Ｂ内のクロック配線網の先端（始点）に接続される。
【００７０】
また、ＤＬＬ回路ＤＬＬの出力端は、電源領域Ａ内のクロック配線網の先端（始点）に接続される。電源領域Ａ内のクロック配線網の終端（例えば、ｎＰＩＡ（＝ｎＡ））は、ＰＬＬ回路ＰＬＬの入力端に接続されると共に、分周器 (divider) ＤＩＶ２を経由して、ＤＬＬ回路ＤＬＬの入力端に接続される。電源領域Ｂ内のクロック配線網の終端（例えば、ｎＰＩＢ（＝ｎＢ））は、遅延回路ＲＥ２を経由して、ＤＬＬ回路ＤＬＬの入力端に接続される。
【００７１】
分周器ＤＩＶ１は、入力されるクロック信号ＣＬＫの周波数を１／Ｎ（Ｎは、自然数）にする機能を有する。分周器ＤＩＶ２は、入力されるクロック信号ＣＬＫの周波数を１／Ｍ（Ｍは、自然数）にする機能を有する。
【００７２】
ここで、第４実施の形態では、Ｎ＝Ｍとし、分周器ＤＩＶ１の分周率と分周器ＤＩＶ２の分周率を同じに設定する。
【００７３】
遅延回路ＲＥ２は、クロック信号ＣＬＫが分周器ＤＩＶ２を通過するのに要する時間を模倣した回路であり、分周器ＤＩＶ２の遅延時間と同じ遅延時間を持っている。
【００７４】
尚、ＤＬＬ回路ＤＬＬとしては、図４の構成のものを使用することができる。この場合、図４の入力信号ｆＰＡは、分周器ＤＩＶ２の出力信号に相当し、図４のｆＰＢは、遅延回路ＲＥ２の出力信号に相当し、図４の入力信号ｆＩＮは、ＰＬＬ回路ＰＬＬの出力信号に相当する。
【００７５】
ＤＬＬ回路ＤＬＬは、入力信号ｆＩＮを、２つの入力信号ｆＰＡ，ｆＰＢの位相差により決まる遅延時間だけ遅延させ、出力信号ｆＯＵＴとして出力する機能を持っている。
【００７６】
第４実施の形態では、ＰＬＬ回路ＰＬＬにより、クロック信号ＣＬＫ（＝ｎＰＩＡ＝ｎＡ）の位相とクロック信号ＣＬＫ（＝ｎＰＩ）の位相の同期をとり、かつ、ＤＬＬ回路ＤＬＬにより、クロック信号ＣＬＫ（＝ｎＰＩＡ＝ｎＡ）の位相とクロック信号ＣＬＫ（＝ｎＰＩＢ＝ｎＢ）の位相の同期をとる。
【００７７】
従って、結果として、電源領域Ａ，Ｂの種類（電源電圧が変化するか否か）によらず、常に、クロック配線網の全ての終端において、クロック信号ＣＬＫの同期化を図ることができる。
【００７８】
(5)   第５実施の形態  
第５実施の形態は、ＤＬＬ回路の構成に関する。
【００７９】
ＤＬＬ回路は、入力信号ｆＩＮを、２つの入力信号ｆＰＡ，ｆＰＢの位相差により決まる遅延時間だけ遅延させ、出力信号ｆＯＵＴとして出力する機能を持っている。
【００８０】
しかし、ＤＬＬ回路の性能、即ち、ＤＬＬ回路による遅延時間の設定値（最小値、最大値）には限度があるため、例えば、２つの入力信号ｆＰＡ，ｆＰＢの位相差が大きくなり過ぎると、この位相差に追従して遅延時間を決定する、ということができなくなる。
【００８１】
このような事態を回避するための一般的な方法としては、ＤＬＬ回路内にステートマシンを設け、このステートマシーンによりＤＬＬ回路による遅延時間をモニタする、という方法が知られているが、回路構成や制御方法などが複雑化するという問題がある。
【００８２】
そこで、第５実施の形態では、常に、入力信号ｆＰＡ，ｆＰＢの位相差に追従して遅延時間を決定できる追従性の良いＤＬＬ回路を簡単な構成で提案する。
【００８３】
図７は、第５実施の形態に関わるＤＬＬ回路を示している。
【００８４】
位相検出器１２は、入力信号ｆＰＡ，ｆＰＢの位相差を検出し、その位相差に応じて、制御信号ＵＰ，ＤＮによりシフトレジスタ１３を制御する。シフトレジスタ１３の複数の出力信号のうちの一つが“Ｈ”になる。ＤＬＬ回路ＤＬＬ内の遅延回路ＤＥＬは、ＡＮＤゲート回路とＯＲゲート回路とから構成され、シフトレジスタ１３の出力信号により入力信号ｆＩＮの経路が決定される。
【００８５】
ここで、第５実施の形態では、ＤＬＬ回路ＤＬＬ内の遅延回路ＤＥＬの電源電圧ＶＤＤＢが、電源領域Ｂ内の電源電圧に設定されている。
【００８６】
従って、電源領域Ｂ内の電源電圧が変化すると、ＤＬＬ回路ＤＬＬ内の遅延回路ＤＥＬの電源電圧ＶＤＤＢも、電源領域Ｂ内の電源電圧と同様に変化する。
【００８７】
このように、ＤＬＬ回路ＤＬＬ内の遅延回路ＤＥＬの電源電圧ＶＤＤＢを、電源領域Ｂ内の電源電圧の変化に合わせて変化させることで、電源領域Ａ，Ｂ内のクロック信号ＣＬＫの位相が連動して同じ方向に変化するようになるため、入力信号ｆＰＡ，ｆＰＢの位相差が大きくなり過ぎることがない。
【００８８】
つまり、常に、入力信号ｆＰＡ，ｆＰＢの位相差に追従して遅延時間を決定できる追従性の良いＤＬＬ回路を簡単な構成で提案できる。また、シフトレジスタによる追従性が良くなるため、クロック信号ＣＬＫの同期の精度を向上できる。
【００８９】
尚、第５実施の形態に関わるＤＬＬ回路は、例えば、第４実施の形態（図６）に関わる半導体集積回路に適用することができる。
【００９０】
この場合、入力信号ｆＰＡは、図６の分周器ＤＩＶ２の出力信号に相当し、ｆＰＢは、図６の遅延回路ＲＥ２の出力信号に相当し、入力信号ｆＩＮは、図６のＰＬＬ回路ＰＬＬの出力信号に相当する。
【００９１】
２．  適用例  
電源電圧が変化する電源領域を含む複数の電源領域を有する半導体集積回路（ＬＳＩ）の例について説明する。
【００９２】
このような半導体集積回路としては、ＭＰＥＧ技術を使ったシステムＬＳＩなど、様々なＬＳＩが考えられるが、その中の一つとして、画像を制御するＤＳＰ (Digital Signal Processor) を例にとる。
【００９３】
図８は、画像表示部を有する電子機器を示している。  
ＤＳＰは、ＣＰＵからの命令に基づいて画像表示部に表示する画像の大きさや質を制御する。
【００９４】
例えば、画像表示部に表示する画像が小さい場合や、画質が悪くてもよい（密度が低い）場合などには、ＤＳＰ内の画像制御領域（電源領域）の電源電圧を低くする。また、画像表示部に表示する画像を高速に処理しなければならない場合や、ハイビジョン映像など、高画質が必要とされる場合には、ＤＳＰ内の画像制御領域（電源領域）の電源電圧を高くする。
【００９５】
３．  その他  
本発明の例に関わる同期化回路を用いれば、電源電圧が変化する電源領域を含む複数の電源領域を有し、複数の電源領域の間で電源電圧が異なる状態になるような半導体集積回路において、常に、複数の電源領域におけるクロック信号の位相を一致させることができる。
【００９６】
本発明の例は、上述の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上述の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００９７】
【図１】第１実施の形態に関わる半導体集積回路を示す回路図。
【図２】第２実施の形態に関わる半導体集積回路を示す回路図。
【図３】第３実施の形態に関わる半導体集積回路を示す回路図。
【図４】図３のＤＬＬ回路の例を示す回路図。
【図５】図３の半導体集積回路の変形例を示す回路図。
【図６】第４実施の形態に関わる半導体集積回路を示す回路図。
【図７】第５実施の形態に関わるＤＬＬ回路を示す回路図。
【図８】本発明の例に関わる半導体集積回路の適用例を示す図。
【図９】従来の半導体集積回路を示す回路図。
【符号の説明】
【００９８】
１１：  半導体集積回路、  １２：  位相検出器、  １３：  シフトレジスタ、  Ｉ／Ｏ：  入出力バッファ、  ＰＬＬ，ＰＬＬ１，ＰＬＬ２：  ＰＬＬ回路、  ＲＥ１，ＲＥ２，ＲＥＡ，ＲＥＢ：  遅延回路、  ＤＩＶ，ＤＩＶ１，ＤＩＶ２：  分周器（デバイダ）、  ＤＬＬ：  ＤＬＬ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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