(57)【要約】【課題】  クロストークを低減し、読み出し電位差を十分にとることができ誤動作を防止することの可能な半導体記憶装置を提供する。【解決手段】  ビット線、または裏打ちビット線とシールド線を有し、シールド線が少なくとも１箇所で分割され、ビット線、または裏打ちビット線がシールド線と接する面積を小さくしてビット線容量を低減しつつ、ビット線、または裏打ちビット線間のノイズを分割されたシールド線により低減する。【選択図】  図１
2006108406.tif 000002
【特許請求の範囲】
【請求項１】
各メモリセルに接続されたビット線と、前記ビット線を挟むように、前記ビット線と所定の間隔を隔てて配設され、固定電位に接続されたシールド線とを有してなり、
前記シールド線が少なくとも１箇所で分割されていることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、
前記半導体記憶装置は、複数のメモリセルが配置されたコラムに対して、第１および第２のビット線対がそれぞれ設けられ、前記メモリセルへのデータの書き込み時に前記第１のビット線対を駆動する書き込み回路と、前記メモリセルからのデータの読み出し時に前記第２のビット線対の電位差を検出するセンスアンプとを有し、
前記第１および第２のビット線対のそれぞれビット線と裏打ちビット線とで構成されたことを特徴とする半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置であって、
分割された前記各シールド線のビット線方向の長さが、前記各シールド線間のスペースよりも長いことを特徴とする半導体記憶装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体記憶装置であって、
前記分割された各シールド線間のスペースが、前記各シールド線のビット線方向の長さよりも長いことを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体記憶装置であって、
前記ビット線、または裏打ちビット線とシールド線が複数の配線層で構成され、ビット線、または裏打ちビット線とシールド線のそれぞれが平面的にずれた位置に配置されていることを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至４のいずれかに記載の半導体記憶装置であって、
前記ビット線、または裏打ちビット線とシールド線が複数の配線層で構成され、ビット線、または裏打ちビット線とシールド線のそれぞれが平面的に同じ位置に配置されていることを特徴とする半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置であって、
前記複数の配線層の前記シールド線は、スルーホールを介して電気的に接続されていることを特徴とする半導体記憶装置。
【請求項８】
半導体記憶装置のビット線のレイアウト方法であって、
ビット線と前記ビット線を挟むように、前記ビット線と所定の間隔を隔ててシールド線を配置すると共に、
前記シールド線が少なくとも１箇所で分割されるように配線のレイアウトを行なうことを特徴とする半導体記憶装置のレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置およびそのレイアウト方法に係り、特にビット線、または裏打ちビット線とシールド線を有する半導体記憶装置において、読み出し電位差を十分に大きくし、誤動作の低減をはかるための技術に関するものである。
【背景技術】
【０００２】
近年、ＳＲＡＭやＤＲＡＭなどのランダムにアクセスしてデータの書き込みおよび読み出しを高速に行なう半導体記憶装置は、半導体プロセスの微細化と大容量化に伴い、ビット線ピッチの縮小とビット線長の増大が課題となってきている。ビット線ピッチが縮小すると、隣接ビット線間容量が増加し、隣接ビット線間ノイズが増加する。また、チップサイズの増大を最小限にし、大容量化をはかるためには、センスアンプ部の面積を減少すべく、センスアンプの数を低減する必要があるが、センスアンプの数の低減に伴い、ビット線長が長くなる傾向にある。これに伴い、ビット線容量が増加し、“Ｈ”データと“Ｌ”データ間の読み出し電位差が小さくなる。以上のように、半導体記憶装置においては、微細化と大容量化の中で、読み出し電位差をいかに確保するかが重要となってきている。
このように、対地容量はビット線への読み出し電荷量を決定するパラメータであり、隣接ビット線間容量はノイズ耐性を決定するパラメータとなる。
【０００３】
従来、半導体記憶装置において、隣接ビット線間ノイズの増加を防ぐために、ビット線間にシールド線を設けた構造が提案されている（特許文献１参照）。
【０００４】
この半導体記憶装置は、図１０に示すように、第１〜２のビット線、または裏打ちビット線ＢＬ１〜２が、第１〜３のシールド線ＳＬ１〜３で挟まれるように配置され、第１〜２のビット線、または裏打ちビット線は、第１〜３のシールド線により、シールドされた構成をとり、各ビット線が固定電位に接続された固定電位配線であるシールド線を介して配置されている。この構造によれば、シールド線の存在により隣接ビット線間に、逆相信号に駆動されても、相互のクロストークは防止され、読み出しの誤動作が防止可能となる。
【０００５】
【特許文献１】ＵＳＰ６，１１８，７０８（ＦＩＧ．３）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の半導体記憶装置では、第１のビット線、または裏打ちビット線ＢＬ１から“Ｈ”データが、第２のビット線、または裏打ちビット線ＢＬ２から“Ｌ”データが読み出される場合、ＢＬ１〜２が第１〜３のシールド線ＳＬ１〜３によりシールドされているため、これら第１〜３のシールド線ＳＬ１〜３の少なくとも１つと、第１のビット線、または裏打ちビット線ＢＬ１と、第２のビット線、または裏打ちビット線ＢＬ２との間でそれぞれ容量が形成され、これらの合成容量がビット線容量としてきいてくる。その結果、ビット線容量が大きくなり、ＢＬ１の“Ｈ”データとＢＬ２の“Ｌ”データ間の読み出し電位差が小さくなってしまうという課題があった。
本発明は前記実情に鑑みてなされたもので、クロストークを低減し、読み出し電位差を十分にとることができ誤動作を防止することの可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体記憶装置は、ビット線と前記ビット線を挟むように、前記ビット線と所定の間隔を隔てて配設されたシールド線とを有してなり、
前記シールド線が少なくとも１箇所で分割されていることを特徴とする。
【０００８】
すなわち、本発明の半導体記憶装置は、各メモリセルに接続されたビット線と、前記ビット線を挟むように、前記ビット線と所定の間隔を隔てて配設され、固定電位に接続されたシールド線とを有してなり、前記シールド線が少なくとも１箇所で分割されていることを特徴とする。
この構成によれば、シールド線を分割することにより、ビット線の対地容量と隣接容量とを最適化するようにしたもので、ビット線の対地容量を低減するとともに、データ間の読み出し電位差を十分に大きくとることができることになり、クロストークの低減を図ることができる。
【０００９】
また、本発明の半導体記憶装置は、複数のメモリセルが配置されたコラムに対して、第１および第２のビット線対がそれぞれ設けられ、前記メモリセルへのデータの書き込み時に前記第１のビット線対を駆動する書き込み回路と、前記メモリセルからのデータの読み出し時に前記第２のビット線対の電位差を検出するセンスアンプとを有し、前記第１および第２のビット線対のそれぞれがビット線と裏打ちビット線とで構成されたものを含む。
ここで裏打ちビット線とは、配線の両端がビット線に接続されており、ビット線と同電位である配線をいう。
【００１０】
また、本発明の半導体記憶装置は、分割された前記各シールド線のビット線方向の長さが、前記各シールド線間のスペースよりも長いものを含む。
この構成により、ビット線容量を従来の半導体記憶装置よりも小さくしつつ、ビット線間のノイズをシールド線により低減することができる。その結果、チップサイズを小さくするためにビット線長を長くした大容量の半導体記憶装置においても、センスアンプで増幅可能な読み出し電位差を確保することができる。
【００１１】
また、本発明の半導体記憶装置は、前記分割された各シールド線間のスペースが、前記各シールド線のビット線方向の長さよりも長いものを含む。
この構成により、シールド線と接する面積を低減することにより、ビット線容量をできる限り小さくしつつ、ビット線間のノイズをシールド線により低減することができる。その結果、チップサイズを小さくするためにビット線長を長くした大容量の半導体記憶装置においても、センスアンプで増幅可能な読み出し電位差を確保することができる。
【００１２】
また、本発明の半導体記憶装置は、前記ビット線、または裏打ちビット線とシールド線が複数の配線層で構成され、ビット線、または裏打ちビット線とシールド線のそれぞれが平面的にずれた位置に配置されているものを含む。
この構成によれば、垂直方向のシールドも可能となり，より確実なノイズ対策が可能となる。
【００１３】
また、本発明の半導体記憶装置は、前記ビット線、または裏打ちビット線とシールド線が複数の配線層で構成され、ビット線、または裏打ちビット線とシールド線のそれぞれが平面的に同じ位置に配置されているものを含む。
この構成によれば、シールド線同士の接続が容易となる。
【００１４】
また、本発明の半導体記憶装置は、前記複数の配線層の前記シールド線は、スルーホールを介して電気的に接続されているものを含む。
この構成によれば、各層のシールド線の電気的接続が容易であり、更なる微細化が可能となる。
【００１５】
また、本発明の半導体記憶装置のビット線のレイアウト方法は、ビット線と前記ビット線を挟むように、前記ビット線と所定の間隔を隔ててシールド線を配置すると共に、前記シールド線が少なくとも１箇所で分割されるように配線のレイアウトを行なうことを特徴とする。
この方法によれば、微細化に際してもクロストークが少なく十分に大きな読み出し電位差をもつ半導体記憶装置を提供することができる。
【発明の効果】
【００１６】
本発明の半導体記憶装置は、ビット線、または裏打ちビット線とシールド線を有し、シールド線が少なくとも１箇所で分割されているため、ビット線容量は、シールド線を介した合成容量にはならないため、ビット線長が長くなっても、ビット線間のノイズを低減し、“Ｈ”データと“Ｌ”データ間の読み出し電位差を確保することができる。
【００１７】
また本発明の半導体記憶装置のレイアウト方法によって、ビット線長をできる限り長くしつつも、ビット線容量を低減することにより、読み出し電位差を確保することができ、大容量・小チップを実現する半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下本発明の実施の形態について、図面を参照しつつ詳細に説明する。
（実施の形態１）
本実施の形態では、ビット線長をできる限り長くしつつも、ビット線容量を低減すべく、シールド線を少なくとも１箇所で分割することにより、読み出し電位差を確保することができ、大容量・小チップを実現する半導体記憶装置を提供する。
図１は本発明の実施の形態１の半導体記憶装置のビット線およびシールド線のレイアウトを示す上面図である。
【００１９】
この半導体記憶装置は、図１に第１および第２のビット線の形成された層の上面図を模式的に示すように、この配線層には第１および第２のビット線対を構成する第１および第２のビット線ＢＬ１、ＢＬ２が形成されており、これら第１および第２のビット線ＢＬ１、ＢＬ２を挟むように、所定の間隔を隔てて、それぞれ所定の長さに分割され固定電位に接続された第１乃至第３のシールド線ＳＬ１乃至ＳＬ３を配置したことを特徴とするもので、他は通例の構造と同様に形成されている。また、第１および第２の裏打ちビット線ＸＢＬ１、ＸＢＬ２（図示せず）についても、前記第１および第２のビット線ＢＬ１、ＢＬ２と同一層あるいは絶縁層を介して上層または下層に形成されており、これら第１および第２の裏打ちビット線ＸＢＬ１、ＸＢＬ２を挟むように、それぞれ所定の長さに分割され固定電位に接続された第１乃至第３のシールド線ＳＬ１乃至ＳＬ３が配置される。
【００２０】
すなわちこの半導体記憶装置は、複数のメモリセルがマトリクス状に配置されてなるもので、各コラムのメモリセルに対して、第１のビット線対（第１のビット線ＢＬ１、第１の裏打ちビット線ＸＢＬ１）と第２のビット線対（第２のビット線ＢＬ２、第２の裏打ちビット線ＸＢＬ２）とが設けられ、それぞれメモリセルＭＣに接続される。そしてこれら第１のビット線対ＢＬ１、ＸＢＬ１と第２のビット線対ＢＬ２、ＸＢＬ２にはそれぞれセンスアンプが接続されており、データの書き込み及び読み出しを行なうように構成されている。
そして第１および第２のビット線対のうち第１および第２のビット線が同一層に配置されており、一方、第１および第２の裏打ちビット線ＸＢＬ１、ＸＢＬ２がその下層に絶縁層を介して配置されている。
【００２１】
このように本実施の形態では、ビット線長を長くしつつ、シールド線の存在によりビット線間の容量を低減することができる。さらにこのシールド線を分割してスペースを設けることでこれらのシールド線と第１のビット線および第２のビット線との間に形成される容量が合成容量としてビット線容量に加算されるのを防ぐことができ、ビット線容量に起因するノイズを分割されたシールド線の存在により低減することができる。その結果、チップサイズを小さくするためにビット線長を長くした大容量の半導体記憶装置においても、センスアンプで増幅可能な読み出し電位差を確保することができる。
【００２２】
この半導体記憶装置は通例のスイッチングトランジスタとこれに接続されたキャパシタとで１つのメモリセルを構成し、スイッチングトランジスタのソース・ドレインの一方にビット線を接続するものである。
【００２３】
そして、第１及び第２のビット線対には、それぞれイコライズ回路が設けられ、イコライズ回路はそれぞれのプリセット信号に応答して、ビット線対を同電位に制御する。
【００２４】
そして、各コラムに設けられた第１のビット線対ＢＬ１、ＸＢＬ１は、コラム選択回路（コラムゲート）を介して、センスアンプを含む書き込み回路に接続される。
一方、第２のビット線対ＢＬ２、ＸＢＬ２は、センスアンプを含む読み出し回路に接続される。
そして第１および第２のビット線対の電位差を読み出し回路で読み出すように構成されている。
【００２５】
以上のように本発明の実施の形態１の半導体記憶装置では、ビット線長を長くしつつ、シールド線を分割してスペースを設けることでビット線容量を小さくし、また、ビット線間のノイズをシールド線により低減することができる。その結果、センスアンプ数を低減し、センスアンプに対するメモリセル数を多くした大容量の半導体記憶装置においてもビット線長の増大によるビット線容量の増大を抑制することができ、センスアンプで増幅可能な読み出し電位差を確保することができる。
【００２６】
（実施の形態２）
次に本発明の実施の形態２について、説明する。
図２は本実施の形態の半導体記憶装置の上面図である。
【００２７】
この半導体記憶装置は、図２に第１および第２のビット線の形成された層の上面図を模式的に示すように、前記実施の形態１と同様に、第１乃至第３のシールド線ＳＬ１乃至ＳＬ３は分割されているが、分割された各シールド線部の長さＬ１が間隔Ｌ２よりも小さく形成されている（Ｌ１＜Ｌ２）ことを特徴とする。
【００２８】
他は前記実施の形態１と同様であり、この配線層には第１および第２のビット線対を構成する第１および第２のビット線ＢＬ１、ＢＬ２が形成されており、これら第１および第２のビット線ＢＬ１、ＢＬ２を挟むように、それぞれ所定の長さに分割され固定電位に接続された第１乃至第３のシールド線ＳＬ１乃至ＳＬ３を配置している。
【００２９】
以上のように本発明の実施の形態２の半導体記憶装置では、シールド線と対向する面積を低減することにより、ビット線容量をできる限り小さくしつつ、ビット線間のノイズをシールド線により低減することができる。その結果、チップサイズを小さくするためにセンスアンプに対するメモリセル数を増大し、ビット線長を長くした大容量の半導体記憶装置においても、センスアンプで増幅可能な読み出し電位差を確保することができる。
【００３０】
（実施の形態３）
次に本発明の実施の形態３について説明する。
図３は本実施の形態の半導体記憶装置の上面図である。
【００３１】
この半導体記憶装置は、図３に第１および第２のビット線の形成された層の上面図を模式的に示すように、前記実施の形態２とは逆に、第１乃至第３のシールド線ＳＬ１乃至ＳＬ３の分割された各シールド線部の長さＬ１が間隔Ｌ２よりも大きく形成されている（Ｌ１＞Ｌ２）ことを特徴とする。
【００３２】
他は前記実施の形態１と同様であり、この配線層には第１および第２のビット線対を構成する第１および第２のビット線ＢＬ１、ＢＬ２が形成されており、これら第１および第２のビット線ＢＬ１、ＢＬ２を挟むように、それぞれ所定の長さに分割され固定電位に接続された第１乃至第３のシールド線ＳＬ１乃至ＳＬ３を配置している。
【００３３】
以上のように本発明の実施の形態３の半導体記憶装置では、シールド線と対向する面積を低減することにより、ビット線容量をできる限り小さくしつつ、ビット線間のノイズをシールド線により低減することができる。その結果、チップサイズを小さくするためにセンスアンプに対するメモリセル数を増大し、ビット線長を長くした大容量の半導体記憶装置においても、センスアンプで増幅可能な読み出し電位差を確保することができる。
【００３４】
（実施の形態４）
次に本発明の実施の形態４について説明する。
この半導体記憶装置は、図４（ａ）に第１乃至第３のビット線ＢＬ１１、ＢＬ１２（、ＢＬ３）の形成された第１の配線層の上面図、図４（ｂ）に第１の配線層の上層に絶縁層（図示せず）を介して形成された第１乃至第３の裏打ちビット線ＢＬ２１、ＢＬ２２、ＢＬ２３の形成された第２の配線層の上面図、図４（ｃ）に第１および第２の配線層をＡ線およびＢ線で貫通する断面図を模式的に示す。本実施の形態では、各層では同様に分割されたシールド線でビット線が挟まれた構造を構成しているだけでなく、ビット線に垂直な方向の断面でもビット線はシールド線に挟まれており、水平方向だけでなく垂直方向のシールド線に対するビット線容量も低減することができる。
【００３５】
他は前記実施の形態１と同様であり、この第１の配線層には第１乃至第３のビット線対を構成する第１乃至第３のビット線ＢＬ１１、ＢＬ１２（第３のビット線は図示せず）が形成されており、これら第１および第２のビット線ＢＬ１１、ＢＬ１２を挟むように、それぞれ所定の長さに分割され固定電位に接続された第１乃至第３のシールド線ＳＬ１１乃至ＳＬ１３を配置している。
【００３６】
一方、第２の配線層には第１乃至第３のビット線対を構成する第１乃至第３の裏打ちビット線ＢＬ２１、ＢＬ２２、ＢＬ２３が形成されており、これら第１乃至第３のビット線ＢＬ１１、ＢＬ１２を挟むように、それぞれ所定の長さに分割され固定電位に接続された第１乃至第３のシールド線ＳＬ２１、ＳＬ２２（第３のシールド線は図示せず）を配置している。
そしてこれら第１の配線層のシールド線と第２の配線層のシールド線とは同電位に接続されている。
【００３７】
以上のように本実施の形態の半導体記憶装置では、シールド線を分割することによりシールド線と対向する面積を低減することにより、ビット線容量を小さくしつつ、同一配線層のビット線間のノイズをシールド線により低減するとともに、第一の配線層と第二の配線層のビット線とシールド線を平面的にずらすことにより、第一の配線層と第二の配線層間のビット線間の容量を低減することができる。その結果、チップサイズを小さくするために、センスアンプに対するメモリセル数を増大し、ビット線長を長くした大容量の半導体記憶装置においても、センスアンプで増幅可能な読み出し電位差を確保することができる。
【００３８】
（実施の形態５）
次に本発明の実施の形態５について説明する。
この半導体記憶装置は、図５（ａ）に第１乃至第３のビット線ＢＬ１１、ＢＬ１２（、ＢＬ３）の形成された第１の配線層の上面図、図５（ｂ）に第１の配線層の上層に絶縁層（図示せず）を介して形成された第１乃至第３の裏打ちビット線ＢＬ２１、ＢＬ２２、ＢＬ２３の形成された第２の配線層の上面図、図５（ｃ）に第１および第２の配線層をＡ線およびＢ線で貫通する断面図を模式的に示す。前記実施の形態４と同様に、第１乃至第３のシールド線ＳＬ１乃至ＳＬ３は分割されているが、本実施の形態では、分割された各シールド線部の長さＬ１が間隔Ｌ２よりも小さく形成されている（Ｌ１＜Ｌ２）ことを特徴とする。また、各層では同様に分割されたシールド線でビット線が挟まれた構造を構成しているだけでなく、ビット線に垂直な方向の断面でもビット線はシールド線に挟まれており、水平方向だけでなく垂直方向のシールド線に対するビット線容量も低減することができる。
【００３９】
他は前記実施の形態４と同様であり、この配線層には第１および第２のビット線対を構成する第１および第２のビット線ＢＬ１、ＢＬ２が形成されており、これら第１および第２のビット線ＢＬ１、ＢＬ２を挟むように、それぞれ所定の長さに分割され固定電位に接続された第１乃至第３のシールド線ＳＬ１乃至ＳＬ３を配置している。
【００４０】
以上のように本発明の実施の形態５の半導体記憶装置では、第１の配線層と第２の配線層のビット線とシールド線を平面的にずらすことにより、第１の配線層と第２の配線層間のビット線間の容量を低減することができ、シールド線と対向する面積を低減することにより、ビット線容量をできる限り小さくしつつ、ビット線間のノイズをシールド線により低減することができる。その結果、チップサイズを小さくするためにセンスアンプに対するメモリセル数を増大し、ビット線長を長くした大容量の半導体記憶装置においても、センスアンプで増幅可能な読み出し電位差を確保することができる。
【００４１】
（実施の形態６）
次に本発明の実施の形態６について説明する。
この半導体記憶装置は、図６（ａ）に第１乃至第３のビット線ＢＬ１１、ＢＬ１２（、ＢＬ３）の形成された第１の配線層の上面図、図６（ｂ）に第１の配線層の上層に絶縁層（図示せず）を介して形成された第１乃至第３の裏打ちビット線ＢＬ２１、ＢＬ２２、ＢＬ２３の形成された第２の配線層の上面図、図６（ｃ）に第１および第２の配線層をＡ線およびＢ線で貫通する断面図を模式的に示す。前記実施の形態４と同様に、第１乃至第３のシールド線ＳＬ１乃至ＳＬ３は分割されているが、本実施の形態では、分割された各シールド線部の長さＬ１が間隔Ｌ２よりも大きく形成されている（Ｌ１＞Ｌ２）ことを特徴とする。また、各層では同様に分割されたシールド線でビット線が挟まれた構造を構成しているだけでなく、ビット線に垂直な方向の断面でもビット線はシールド線に挟まれており、水平方向だけでなく垂直方向のシールド線に対するビット線容量も低減することができる。
【００４２】
他は前記実施の形態４と同様であり、この配線層には第１および第２のビット線対を構成する第１および第２のビット線ＢＬ１、ＢＬ２が形成されており、これら第１および第２のビット線ＢＬ１、ＢＬ２を挟むように、それぞれ所定の長さに分割され固定電位に接続された第１乃至第３のシールド線ＳＬ１乃至ＳＬ３を配置している。
【００４３】
以上のように本発明の実施の形態６の半導体記憶装置では、第一の配線層と第二の配線層のビット線とシールド線を平面的にずらすことにより、第一の配線層と第二の配線層間のビット線間の容量を低減することができ、シールド線と対向する面積を低減することにより、ビット線容量をできる限り小さくしつつ、ビット線間のノイズをシールド線により低減することができる。その結果、チップサイズを小さくするためにセンスアンプに対するメモリセル数を増大し、ビット線長を長くした大容量の半導体記憶装置においても、センスアンプで増幅可能な読み出し電位差を確保することができる。
【００４４】
（実施の形態７）
次に本発明の実施の形態７について説明する。
この半導体記憶装置は、図７（ａ）に第１乃至第３のビット線ＢＬ１１、ＢＬ１２（、ＢＬ３）の形成された第１の配線層の上面図、図７（ｂ）に第１の配線層の上層に絶縁層（図示せず）を介して形成された第１乃至第３の裏打ちビット線ＢＬ２１、ＢＬ２２、ＢＬ２３の形成された第２の配線層の上面図、図７（ｃ）に第１および第２の配線層をＡ線およびＢ線で貫通する断面図を模式的に示す。前記実施の形態４では第一の配線層と第二の配線層のビット線とシールド線をずらしたが、本実施の形態では、平面的に同じ位置にすることにより、第一の配線層と第二の配線層間のシールド線をスルーホールで容易に接続することができ、レイアウト的にエリアペナルティなしに同電位にすることができるとともに、ビット線容量を小さくしつつ、同一配線層のビット線間のノイズをシールド線により低減する。
【００４５】
他は前記実施の形態４と同様であり、この第１の配線層には第１乃至第３のビット線対を構成する第１乃至第３のビット線ＢＬ１１、ＢＬ１２（第３のビット線は図示せず）が形成されており、これら第１および第２のビット線ＢＬ１１、ＢＬ１２を挟むように、それぞれ所定の長さに分割され固定電位に接続された第１乃至第３のシールド線ＳＬ１１乃至ＳＬ１３を配置している。
【００４６】
一方、第２の配線層には第１乃至第３のビット線対を構成する第１乃至第３の裏打ちビット線ＢＬ２１、ＢＬ２２、ＢＬ２３が形成されており、これら第１乃至第３のビット線ＢＬ１１、ＢＬ１２を挟むように、それぞれ所定の長さに分割され固定電位に接続された第１乃至第３のシールド線ＳＬ２１、ＳＬ２２（第３のシールド線は図示せず）を配置している。
【００４７】
以上のように本実施の形態の半導体記憶装置では、シールド線を分割することによりシールド線と対向する面積を低減することにより、ビット線容量を小さくしつつ、同一配線層のビット線間のノイズをシールド線により低減するとともに、第一の配線層と第二の配線層のビット線とシールド線を平面的に同じ位置にすることにより、レイアウト的にエリアペナルティなしに各層のシールド線を同電位にすることができる。その結果、チップサイズをより低減することができる。
【００４８】
（実施の形態８）
次に本発明の実施の形態８について説明する。
この半導体記憶装置は、図８（ａ）に第１乃至第３のビット線ＢＬ１１、ＢＬ１２（、ＢＬ３）の形成された第１の配線層の上面図、図８（ｂ）に第１の配線層の上層に絶縁層（図示せず）を介して形成された第１乃至第３の裏打ちビット線ＢＬ２１、ＢＬ２２、ＢＬ２３の形成された第２の配線層の上面図、図８（ｃ）に第１および第２の配線層をＡ線およびＢ線で貫通する断面図を模式的に示す。前記実施の形態７と同様に、第１乃至第３のシールド線ＳＬ１乃至ＳＬ３は分割されているが、本実施の形態では、分割された各シールド線部の長さＬ１が間隔Ｌ２よりも小さく形成されている（Ｌ１＜Ｌ２）ことを特徴とする。また、各層では同様に分割されたシールド線でビット線が挟まれた構造を構成しているだけでなく、ビット線に垂直な方向の断面でもビット線はシールド線に挟まれており、水平方向だけでなく垂直方向のシールド線に対するビット線容量も低減することができる。
【００４９】
他は前記実施の形態７と同様であり、この配線層には第１および第２のビット線対を構成する第１および第２のビット線ＢＬ１、ＢＬ２が形成されており、これら第１および第２のビット線ＢＬ１、ＢＬ２を挟むように、それぞれ所定の長さに分割され固定電位に接続された第１乃至第３のシールド線ＳＬ１乃至ＳＬ３を配置している。
【００５０】
以上のように本発明の実施の形態８の半導体記憶装置では、第１の配線層と第２の配線層のビット線とシールド線を平面的に同じ位置にすることにより、スルーホールで容易に接続することにより、シールド線をエリアペナルティなしに同電位に接続することができる。従ってチップサイズをより小型化することができる。
（実施の形態９）
次に本発明の実施の形態９について説明する。
この半導体記憶装置は、図９（ａ）に第１乃至第３のビット線ＢＬ１１、ＢＬ１２（、ＢＬ３）の形成された第１の配線層の上面図、図９（ｂ）に第１の配線層の上層に絶縁層（図示せず）を介して形成された第１乃至第３の裏打ちビット線ＢＬ２１、ＢＬ２２、ＢＬ２３の形成された第２の配線層の上面図、図９（ｃ）に第１および第２の配線層をＡ線およびＢ線で貫通する断面図を模式的に示す。前記実施の形態７と同様に、第１乃至第３のシールド線ＳＬ１乃至ＳＬ３は分割されているが、本実施の形態では、分割された各シールド線部の長さＬ１が間隔Ｌ２よりも大きく形成されている（Ｌ１＞Ｌ２）ことを特徴とする。また、各層では同様に分割されたシールド線でビット線が挟まれた構造を構成しているだけでなく、ビット線に垂直な方向の断面でもビット線はシールド線に挟まれており、水平方向だけでなく垂直方向のシールド線に対するビット線容量も低減することができる。
【００５１】
他は前記実施の形態７と同様であり、この配線層には第１および第２のビット線対を構成する第１および第２のビット線ＢＬ１、ＢＬ２が形成されており、これら第１および第２のビット線ＢＬ１、ＢＬ２を挟むように、それぞれ所定の長さに分割され固定電位に接続された第１乃至第３のシールド線ＳＬ１乃至ＳＬ３を配置している。
【００５２】
以上のように本発明の実施の形態９の半導体記憶装置では、第一の配線層と第二の配線層のビット線とシールド線を平面的に同じ位置に形成することにより、スルーホールで容易に接続することにより、エリアペナルティなしに第一の配線層と第二の配線層間のシールド線を同一電位にすることができ、チップサイズのより小型化をはかることができる。
【００５３】
なお以上説明してきたメモリセルの接続状態を説明するために、実施の形態１のメモリセルを用いた回路構成の一例を説明する。
図１１は図１における第１、第２のビット線部分のメモリセルの接続状態を示した回路図である。
図１１において、ＢＬ１は、第１のビット線、ＢＬ２は、第２のビット線、ＳＡ１は、第１のセンスアンプ、ＳＡ２は、第２のセンスアンプ、ＭＣＡは、メモリセルアレイ、ＭＣ１１１は、ＢＬ１に接続する第１のメモリセル、ＭＣ１１２は、ＢＬ２に接続する第２のメモリセル、ＭＣ１１（２ｍ−１）は、ＢＬ１に接続する第２ｍ−１のメモリセル、ＭＣ１１（２ｍ）は、ＢＬ２に接続する第２ｍのメモリセル、ＭＣ１２１は、ＢＬ１に接続する第１のメモリセル、ＭＣ１２２は、ＢＬ２に接続する第２のメモリセル、ＭＣ１２（２ｍ−１）は、ＢＬ１に接続する第２ｍ−１のメモリセル、ＭＣ１２（２ｍ）は、ＢＬ２に接続する第２ｍのメモリセル、ＭＣ２１１は、ＢＬ３に接続する第１のメモリセル、ＭＣ２１２は、ＢＬ４に接続する第２のメモリセル、ＭＣ２１（２ｍ−１）は、ＢＬ３に接続する第２ｍ−１のメモリセル、ＭＣ２１（２ｍ）は、ＢＬ４に接続する第２ｍのメモリセル、ＭＣ２２１は、ＢＬ３に接続する第１のメモリセル、ＭＣ２２２は、ＢＬ４に接続する第２のメモリセル、ＭＣ２２（２ｍ−１）は、ＢＬ３に接続する第２ｍ−１のメモリセル、ＭＣ２２（２ｍ）は、ＢＬ４に接続する第２ｍのメモリセル、ＷＬ１１１は、第１１１のワード線、ＷＬ１１２は、第１１２のワード線、ＷＬ１１（２ｍ−１）は、第１１（２ｍ−１）のワード線、ＷＬ１１（２ｍ）は、第１１（２ｍ）のワード線、ＷＬ１２１は、第１２１のワード線、ＷＬ１２２は、第１２２のワード線、ＷＬ１２（２ｍ−１）は、第１２（２ｍ−１）のワード線、ＷＬ１２（２ｍ）は、第１２（２ｍ）のワード線、ＣＰ１１１は、第１１１のセルプレート線、ＣＰ１１２は、第１１２のセルプレート線、ＣＰ１１（２ｍ−１）は、第１１（２ｍ−１）のセルプレート線、ＣＰ１１（２ｍ）は、第１１（２ｍ）のセルプレート線、ＣＰ１２１は、第１２１のセルプレート線、ＣＰ１２２は、第１２２のセルプレート線、ＣＰ１２（２ｍ−１）は、第１２（２ｍ−１）のセルプレート線、ＣＰ１２（２ｍ）は、第１２（２ｍ）のセルプレート線である。
【００５４】
対地容量はビット線への読み出し電荷量を決定するパラメータであり、隣接容量はノイズ耐性を決定するパラメータであるが、これら各ビット線を少なくとも一箇所で分割されたシールド線で挟むことにより、ビット線の対地容量と隣接容量とを最適化することができる。
ここで分割されたシールド線で挟むのはビット線あるいは裏打ちビット線のいずれかであってもよく、また両方であってもよい。
【産業上の利用可能性】
【００５５】
本発明の半導体記憶装置は、低電圧駆動が可能で小型化および高信頼性をはかることができることから、携帯端末などの高信頼性が要求される分野に有用である。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施の形態１の半導体記憶装置のビット線部近傍の上面図
【図２】本発明の実施の形態２の半導体記憶装置のビット線部近傍の上面図
【図３】本発明の実施の形態３の半導体記憶装置のビット線部近傍の上面図
【図４】本発明の実施の形態４の半導体記憶装置のビット線部近傍を示す図、（ａ）は第１の配線層の上面図、（ｂ）は第２の配線層の上面図、（ｃ）はビット線に垂直方向の断面図
【図５】本発明の実施の形態５の半導体記憶装置のビット線部近傍を示す図、（ａ）は第１の配線層の上面図、（ｂ）は第２の配線層の上面図、（ｃ）はビット線に垂直方向の断面図
【図６】本発明の実施の形態６の半導体記憶装置のビット線部近傍を示す図、（ａ）は第１の配線層の上面図、（ｂ）は第２の配線層の上面図、（ｃ）はビット線に垂直方向の断面図
【図７】本発明の実施の形態８の半導体記憶装置のビット線部近傍を示す図、（ａ）は第１の配線層の上面図、（ｂ）は第２の配線層の上面図、（ｃ）はビット線に垂直方向の断面図
【図８】本発明の実施の形態９の半導体記憶装置のビット線部近傍を示す図、（ａ）は第１の配線層の上面図、（ｂ）は第２の配線層の上面図、（ｃ）はビット線に垂直方向の断面図
【図９】本発明の実施の形態９の半導体記憶装置のビット線部近傍を示す図、（ａ）は第１の配線層の上面図、（ｂ）は第２の配線層の上面図、（ｃ）はビット線に垂直方向の断面図
【図１０】従来例の半導体記憶装置のビット線部近傍を示す上面図
【図１１】本発明の第１の実施形態における半導体記憶装置の回路図
【符号の説明】
【００５７】
ＢＬ１〜ＢＬ２          第１、２のビット線、
ＳＬ１〜３              第１〜３のシールド線
ＢＬ１１〜ＢＬ１２      第１、２のビット線
ＳＬ１１〜１３          第１〜３のシールド線
ＸＢＬ１１〜ＸＢＬ１２  第１、２の裏打ちビット線
ＢＬ２１〜２３          第１〜２のビット線
ＢＬ２１〜２３          第１〜２のビット線
ＢＬ１                  第１のビット線
ＢＬ２                  第２のビット線
ＢＬ３                  第３のビット線
ＢＬ４                  第４のビット線
ＳＡ１                  第１のセンスアンプ
ＳＡ２                  第２のセンスアンプ
ＭＣＡ                  メモリセルアレイ
ＭＣ１１１              ＢＬ１に接続する第１のメモリセル
ＭＣ１１２              ＢＬ２に接続する第２のメモリセル
ＭＣ１１（２ｍ−１）    ＢＬ１に接続する第２ｍ−１のメモリセル
ＭＣ１１（２ｍ）        ＢＬ２に接続する第２ｍのメモリセル
ＭＣ１２１              ＢＬ１に接続する第１のメモリセル
ＭＣ１２２              ＢＬ２に接続する第２のメモリセル
ＭＣ１２（２ｍ−１）    ＢＬ１に接続する第２ｍ−１のメモリセル
ＭＣ１２（２ｍ）        ＢＬ２に接続する第２ｍのメモリセル
ＭＣ２１１              ＢＬ３に接続する第１のメモリセル
ＭＣ２１２              ＢＬ４に接続する第２のメモリセル
ＭＣ２１（２ｍ−１）    ＢＬ３に接続する第２ｍ−１のメモリセル
ＭＣ２１（２ｍ）        ＢＬ４に接続する第２ｍのメモリセル
ＭＣ２２１              ＢＬ３に接続する第１のメモリセル
ＭＣ２２２              ＢＬ４に接続する第２のメモリセル
ＭＣ２２（２ｍ−１）    ＢＬ３に接続する第２ｍ−１のメモリセル
ＭＣ２２（２ｍ）        ＢＬ４に接続する第２ｍのメモリセル
ＷＬ１１１              第１１１のワード線
ＷＬ１１２              第１１２のワード線
ＷＬ１１（２ｍ−１）    第１１（２ｍ−１）のワード線
ＷＬ１１（２ｍ）        第１１（２ｍ）のワード線
ＷＬ１２１              第１２１のワード線
ＷＬ１２２              第１２２のワード線
ＷＬ１２（２ｍ−１）    第１２（２ｍ−１）のワード線
ＷＬ１２（２ｍ）        第１２（２ｍ）のワード線
ＣＰ１１１              第１１１のセルプレート線
ＣＰ１１２              第１１２のセルプレート線
ＣＰ１１（２ｍ−１）    第１１（２ｍ−１）のセルプレート線
ＣＰ１１（２ｍ）        第１１（２ｍ）のセルプレート線
ＣＰ１２１              第１２１のセルプレート線
ＣＰ１２２              第１２２のセルプレート線
ＣＰ１２（２ｍ−１）    第１２（２ｍ−１）のセルプレート線
ＣＰ１２（２ｍ）        第１２（２ｍ）のセルプレート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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