(57)【要約】【課題】  ＭＭＩＣを低コスト化することが可能な半導体抵抗素子及びその製造方法を提供する。【解決手段】  チャネル層１０４と、チャネル層１０４上に形成されたショットキー層１０７と、ショットキー層１０７上に形成されたゲート電極１２１とを有するＦＥＴ１１０と同一基板１０１上に形成され、素子分離領域１２３によりＦＥＴ１１０と分離されたショットキー層１０７及びチャネル層１０４の一部を有する活性領域１１５と、活性領域１１５上に形成されたコンタクト層１１６及びゲート金属１２４と、コンタクト層１１６上に形成された２つのオーミック電極１２２とを備え、ゲート金属１２４は、ゲート電極１２１と同一の材料から構成され、２つのオーミック電極１２２間の露出するＡｌＧａＡｓ層１１４を被覆する。【選択図】        図１
2006093616.tif 000002
【特許請求の範囲】
【請求項１】
チャネル層と、前記チャネル層上に形成されたショットキー層と、前記ショットキー層上に形成されたゲート電極とを有する能動素子と同一基板上に形成され、
素子分離領域により前記能動素子と分離された前記ショットキー層及びチャネル層の一部を有する活性領域と、
前記活性領域上に形成されたコンタクト層及び金属電極と、
前記コンタクト層上に形成された２つのオーミック電極とを備え、
前記２つのオーミック電極間において、前記ショットキー層が露出し、
前記金属電極は、前記ゲート電極と同一の材料から構成され、前記２つのオーミック電極間の露出するショットキー層を被覆する
ことを特徴とする半導体抵抗素子。
【請求項２】
前記金属電極は、回路のいずれにも電気的に接続されず電位的に浮遊状態にされている
ことを特徴とする請求項１に記載の半導体抵抗素子。
【請求項３】
前記活性領域表面は、前記素子分離領域表面と同一平面内に位置する
ことを特徴とする請求項１に記載の半導体抵抗素子。
【請求項４】
前記素子分離領域は、ボロンのイオン注入により形成される
ことを特徴とする請求項３に記載の半導体抵抗素子。
【請求項５】
チャネル層と、前記チャネル層上に形成されたショットキー層と、前記ショットキー層上に形成されたコンタクト層及びゲート電極とを有する能動素子と同一基板上に形成された半導体抵抗素子の製造方法であって、
前記コンタクト層上にフォトレジストパターンを形成し、前記フォトレジストパターンを用いて前記コンタクト層の所定領域を除去してコンタクト層の一部を前記能動素子と分離するコンタクト層形成工程と、
前記フォトレジストパターンを用いたエッチングを行うことで前記ショットキー層及びチャネル層内に素子分離領域を形成し、前記能動素子と分離されたショットキー層及びチャネル層の一部を有する活性領域を形成する活性領域形成工程と、
前記能動素子と分離されたコンタクト層上に２つのオーミック電極を形成するオーミック電極形成工程と、
前記２つのオーミック電極間において、前記能動素子と分離されたショットキー層が露出するように、前記能動素子と分離されたコンタクト層の所定領域を除去する除去工程と、
前記２つのオーミック電極間の露出するショットキー層を被覆するように、前記活性領域上に金属電極を形成する金属電極形成工程とを含み、
前記除去工程及び金属電極形成工程は、前記能動素子のゲート電極の形成と同時におこなわれる
ことを特徴とする半導体抵抗素子の製造方法。
【請求項６】
チャネル層と、前記チャネル層上に形成されたショットキー層と、前記ショットキー層上に形成されたコンタクト層と、前記ショットキー層上に形成されたゲート電極とを有する能動素子と同一基板上に形成された半導体抵抗素子の製造方法であって、
前記コンタクト層上にフォトレジストパターンを形成し、前記フォトレジストパターンを用いて前記コンタクト層の所定領域を除去してコンタクト層の一部を前記能動素子と分離するコンタクト層形成工程と、
前記フォトレジストパターンを用いたイオン注入を行うことで前記ショットキー層及びチャネル層内に素子分離領域を形成し、前記能動素子と分離されたショットキー層、チャネル層及びコンタクト層の一部を有する活性領域を形成する活性領域形成工程と、
前記能動素子と分離されたコンタクト層上に２つのオーミック電極を形成するオーミック電極形成工程と、
前記２つのオーミック電極間において、前記能動素子と分離されたショットキー層が露出するように、前記能動素子と分離されたコンタクト層の所定領域を除去する除去工程と、
前記２つのオーミック電極間の露出するショットキー層を被覆するように、前記活性領域上に金属電極を形成する金属電極形成工程とを含み、
前記除去工程及び金属電極形成工程は、前記能動素子のゲート電極の形成と同時におこなわれる
ことを特徴とする半導体抵抗素子の製造方法。
【請求項７】
前記コンタクト層形成工程において、前記能動素子と分離されたショットキー層に対して選択的かつ異方性のドライエッチングを用いて前記コンタクト層の所定領域を除去する
ことを特徴とする請求項５又は６に記載の半導体抵抗素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体抵抗素子及びその製造方法に関し、特に化合物半導体を用いた半導体抵抗素子及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、ＧａＡｓをはじめとする化合物半導体を用いた電界効果トランジスタ（以下、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と称する）は無線通信とりわけ携帯電話端末のパワーアンプやスイッチ等に広く用いられるようになった。このＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）ではＰＨＥＭＴと呼ばれるＡｌＧａＡｓをショットキー層に用いたＦＥＴが一般的である。また、ＦＥＴ等の能動素子と、半導体抵抗素子や金属抵抗素子、容量等の受動素子とを集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）等の半導体装置も広く実用化されている。このような技術分野においても、他の産業と同様により工程の少ない製造方法が強く求められ、プロセスの簡略化が必要である。
【０００３】
図５（ａ）は、従来のＧａＡｓよりなる半絶縁性基板を用いたＭＭＩＣ（以下、ＧａＡｓ  ＭＭＩＣと称する）における能動素子としてのＦＥＴ及び受動素子としての半導体抵抗素子（特許文献１参照）の上面図であり、図５（ｂ）はＦＥＴ及び半導体抵抗素子の断面図（図５（ａ）のＸ１−Ｘ１’線における断面図）である。
【０００４】
半導体抵抗素子２１とＦＥＴ２２とは、同一基板上に形成され、素子分離領域２３により分離、つまり電気的に分離されている。
【０００５】
ＦＥＴ２２は、半絶縁性ＧａＡｓからなる基板１と、基板１上に半導体層を結晶成長させて形成されたエピタキシャル層９とから構成される。エピタキシャル層９は、エピタキシャル層９と基板１との間の格子不整合を緩和するための、アンドープＧａＡｓで構成された厚さ１μｍのバッファ層２、及びアンドープＡｌＧａＡｓで構成されたバッファ層３と、厚さ２０ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓで構成され、キャリアが走行するチャネル層４と、厚さ５ｎｍのアンドープＡｌＧａＡｓで構成されたスペーサ層５と、ｎ型不純物イオンであるＳｉが１原子層のみプレーナードーピングされてなるＡｌＧａＡｓで構成されたキャリア供給層６と、厚さ３０ｎｍのアンドープＡｌＧａＡｓで構成されたショットキー層７と、厚さ１００ｎｍのｎ+型ＧａＡｓで構成されたコンタクト層８とが順次積層されて構成される。
【０００６】
ここで、コンタクト層８上には、２つのオーミック電極１０が形成されている。また、２つのオーミック電極１０間の領域においてコンタクト層８は除去されており、エピタキシャル層９表面に露出したショットキー層７上には、ゲート電極１１が形成されている。
【０００７】
半導体抵抗素子２１は、半絶縁性基板１と、基板１上に形成されたバッファ層２及びバッファ層３と、バッファ層３上に形成された活性領域１７と、活性領域１７上に形成され、ｎ+型ＧａＡｓで構成されるコンタクト層１８とから構成される。活性領域１７は、素子分離領域２３によりＦＥＴ２２と分離されたチャネル層４、スペーサ層５、キャリア供給層６及びショットキー層７の一部、つまりＩｎＧａＡｓ層１３、ＡｌＧａＡｓ層１４、ｎ型ＡｌＧａＡｓ層１５及びＡｌＧａＡｓ層１６により構成される。
【０００８】
ここで、コンタクト層１８上には、２つのオーミック電極２４が形成されている。また、２つのオーミック電極２４間の領域において、コンタクト層１８は所定の深さまでエッチングされている。さらに、ＧａＡｓ  ＭＭＩＣ上にはＦＥＴ２２及び半導体抵抗素子２１を被覆するようにＳｉＮやＳｉＯからなる薄膜の絶縁保護膜（図示せず）が形成されている。
【０００９】
次に、上記のように構成されたＧａＡｓ  ＭＭＩＣの製造方法について図面を参照しながら説明する。
【００１０】
図６（ａ）〜（ｇ）は、ＧａＡｓ  ＭＭＩＣの断面図である。
まず、図６（ａ）に示すように、基板１上に、ＭＯＣＶＤ法（有機金属化学気相成長法）またはＭＢＥ法（分子線エピタキシャル成長法）等を用いてバッファ層２、バッファ層３、チャネル層４、スペーサ層５、キャリア供給層６、ショットキー層７及びコンタクト層８を順次エピタキシャル成長させてエピタキシャル層９を形成する。
【００１１】
次に、図６（ｂ）に示すように、フォトレジスト３０によりパターンを形成して所定の位置を保護し、エピタキシャル層９に対して例えばリン酸、過酸化水素水及び水の混合液を用いたウェットエッチングを行い、素子分離領域２３を形成する。これによって、半導体抵抗素子２１のコンタクト層１８と、活性領域１７とが形成される。
【００１２】
次に、図６（ｃ）に示すように、フォトレジスト３０を除去した後、新たなフォトレジストによりパターンを形成し、全面にＮｉ／Ａｕ／Ｇｅ合金からなるオーミック金属を蒸着し（図示せず）、リフトオフすることによりオーミック電極１０、２４を形成する。
【００１３】
次に、図６（ｄ）に示すように、半導体抵抗素子２１のコンタクト層１８よりも広い開口のレジストパターン３１を形成する。
【００１４】
次に、図６（ｅ）に示すように、半導体抵抗素子２１の抵抗値が所望の値となるように、コンタクト層１８に対して例えばリン酸、過酸化水素水及び水の混合液を用いたウェットエッチングを行い、所望の膜厚を有するコンタクト層１８を形成する。
【００１５】
次に、図６（ｆ）に示すように、新たなフォトレジストによりパターンを形成し、ＦＥＴ２２の２つのオーミック電極１０間の所定領域のコンタクト層８に対して、リセスエッチングを行うことにより、開口３２を形成する。その後、例えばＴｉ／Ｐｔ／Ａｕ合金からなるゲート金属を全面に蒸着し、リフトオフすることにより、開口３２の露出したショットキー層７上にゲート電極１１を形成する。
【００１６】
次に、図６（ｇ）に示すように、表面に露出したゲート電極１１、ショットキー層７及びコンタクト層８、１８等を被覆するようにＳｉＮやＳｉＯからなる膜厚の薄い絶縁保護膜３３を形成する。
【特許文献１】特開平６−７７０１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところで、ＧａＡｓ  ＭＭＩＣでは、一般にＦＥＴの特性を最優先してエピタキシャル構造が設計されるために、半導体抵抗素子の抵抗値を所望の値にすることは困難である。そこで、従来のＧａＡｓ  ＭＭＩＣの製造方法によれば、図６（ｅ）に示される工程において半導体抵抗素子のコンタクト層１８を所定の深さまでエッチングを行うことで半導体抵抗素子のシート抵抗を所望の値に調整している。このとき、コンタクト層１８の面積と抵抗値の精度とはトレードオフの関係にあるため、適切なシート抵抗の設定が必要となる。
【００１８】
よって、上記半導体抵抗素子のコンタクト層のエッチング工程（第１の工程）に続いて行われる、ＦＥＴのゲート電極形成工程、つまりＦＥＴのオーミック電極間のコンタクト層を完全に取りきる通常リセスエッチングと呼ばれる工程（第２の工程）は、第１の工程と同様に、同じｎ+型ＧａＡｓから構成される層をエッチングする工程であるにもかかわらず、第１の工程で用いられるレジストパターンと異なるレジストパターンの形成が必要とされる。よって、従来のＧａＡｓ  ＭＭＩＣでは、製造コストが増大するという問題がある。
【００１９】
本発明は、上記課題を解決するためになされたもので、半導体抵抗素子及びＦＥＴを含むＭＭＩＣの製造コストを低減することが可能な、つまりＭＭＩＣを低コスト化することが可能な半導体抵抗素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明の半導体抵抗素子は、チャネル層と、前記チャネル層上に形成されたショットキー層と、前記ショットキー層上に形成されたゲート電極とを有する能動素子と同一基板上に形成され、素子分離領域により前記能動素子と分離された前記ショットキー層及びチャネル層の一部を有する活性領域と、前記活性領域上に形成されたコンタクト層及び金属電極と、前記コンタクト層上に形成された２つのオーミック電極とを備え、前記２つのオーミック電極間において、前記ショットキー層が露出し、前記金属電極は、前記ゲート電極と同一の材料から構成され、前記２つのオーミック電極間の露出するショットキー層を被覆することを特徴とする。ここで、前記金属電極は、回路のいずれにも電気的に接続されず電位的に浮遊状態にされていてもよい。
【００２１】
この構成によれば、スードモルフィックＨＥＭＴを代表とするＦＥＴのゲート電極形成と同時に、メサ抵抗の高抵抗化、つまりコンタクト層の除去をおこなうことができるので、ＭＭＩＣの製造工数を低減し、ＭＭＩＣの製造コストを低減することができる。
【００２２】
また、前記活性領域表面は、前記素子分離領域表面と同一平面内に位置してもよいし、前記素子分離領域は、ボロンのイオン注入により形成されてもよい。
【００２３】
この構成によれば、メサ抵抗の表面部に凹凸がなく、メサ抵抗の側面には素子分離領域が形成されるので、金属電極によりメサ抵抗の側面が被覆され、ＦＥＴと分離されたチャネル層に存在する電子の側面からの空乏化が起こって抵抗が高抵抗化されない。つまり、メサ抵抗側壁からの空乏層の広がりを抑制することができる。これは、特に高抵抗化を実現するためにメサ抵抗幅を微細化した場合に大きな効果を発揮する。
【００２４】
また、本発明は、チャネル層と、前記チャネル層上に形成されたショットキー層と、前記ショットキー層上に形成されたコンタクト層及びゲート電極とを有する能動素子と同一基板上に形成された半導体抵抗素子の製造方法であって、前記コンタクト層上にフォトレジストパターンを形成し、前記フォトレジストパターンを用いて前記コンタクト層の所定領域を除去してコンタクト層の一部を前記能動素子と分離するコンタクト層形成工程と、前記フォトレジストパターンを用いたエッチングを行うことで前記ショットキー層及びチャネル層内に素子分離領域を形成し、前記能動素子と分離されたショットキー層及びチャネル層の一部を有する活性領域を形成する活性領域形成工程と、前記能動素子と分離されたコンタクト層上に２つのオーミック電極を形成するオーミック電極形成工程と、前記２つのオーミック電極間において、前記能動素子と分離されたショットキー層が露出するように、前記能動素子と分離されたコンタクト層の所定領域を除去する除去工程と、前記２つのオーミック電極間の露出するショットキー層を被覆するように、前記活性領域上に金属電極を形成する金属電極形成工程とを含み、前記除去工程及び金属電極形成工程は、前記能動素子のゲート電極の形成と同時におこなわれることを特徴とする半導体抵抗素子の製造方法とすることもできる。
【００２５】
この製造方法によれば、ＦＥＴのゲート電極形成のためのリセスエッチングと同時に、メサ抵抗の高抵抗化をおこなうことができるので、ＭＭＩＣの製造コストを低減することができる。
【００２６】
また、本発明は、チャネル層と、前記チャネル層上に形成されたショットキー層と、前記ショットキー層上に形成されたコンタクト層と、前記ショットキー層上に形成されたゲート電極とを有する能動素子と同一基板上に形成された半導体抵抗素子の製造方法であって、前記コンタクト層上にフォトレジストパターンを形成し、前記フォトレジストパターンを用いて前記コンタクト層の所定領域を除去してコンタクト層の一部を前記能動素子と分離するコンタクト層形成工程と、前記フォトレジストパターンを用いたイオン注入を行うことで前記ショットキー層及びチャネル層内に素子分離領域を形成し、前記能動素子と分離されたショットキー層、チャネル層及びコンタクト層の一部を有する活性領域を形成する活性領域形成工程と、前記能動素子と分離されたコンタクト層上に２つのオーミック電極を形成するオーミック電極形成工程と、前記２つのオーミック電極間において、前記能動素子と分離されたショットキー層が露出するように、前記能動素子と分離されたコンタクト層の所定領域を除去する除去工程と、前記２つのオーミック電極間の露出するショットキー層を被覆するように、前記活性領域上に金属電極を形成する金属電極形成工程とを含み、前記除去工程及び金属電極形成工程は、前記能動素子のゲート電極の形成と同時におこなわれることを特徴とする半導体抵抗素子の製造方法とすることもできる。
【００２７】
この製造方法によれば、ＦＥＴのゲート電極形成のためのリセスエッチングと同時に、メサ抵抗の高抵抗化をおこなうことができるので、ＭＭＩＣの製造コストを低減することができる。また、活性領域表面が素子分離領域表面と同一平面内に位置する半導体抵抗素子が得られるので、メサ抵抗側壁からの空乏層の広がりを抑制することができる。
【００２８】
ここで、前記コンタクト層形成工程において、前記能動素子と分離されたショットキー層に対して選択的かつ異方性のドライエッチングを用いて前記コンタクト層の所定領域を除去してもよい。
【００２９】
この製造方法によれば、注入分離のパターン精度を向上させ、数ミクロン以下の微細な半導体抵抗パターンを均一に再現性よく作製することができる。
【発明の効果】
【００３０】
本発明によれば、化合物半導体を用いたＭＭＩＣにおいて、半導体抵抗素子のコンタクト層を除去する工程を、ＦＥＴのゲート電極形成工程と同時に行うことができるので、工数を削減し、製造コストを低減した半導体抵抗素子及びＦＥＴを含むＭＭＩＣを実現することができる。さらに、半導体抵抗素子の活性領域に対して、ＦＥＴのチャネル層左右の素子分離領域が同平面上であり、かつ注入分離により形成されるので、メサ抵抗側壁からの空乏層の広がりを抑制し、微細化に適した高抵抗の半導体抵抗素子を実現することができる。
【００３１】
本発明にかかる半導体抵抗素子は、ＦＥＴのリセスエッチングとメサ抵抗の高抵抗化とを同時に行うことが可能で、製造における工数を低減し、ＭＭＩＣの製造コストを削減することが可能な半導体抵抗素子を実現することができるため、高抵抗の半導体抵抗素子及びＦＥＴを含む低コストのＭＭＩＣを実現することができ、携帯電話端末用等の用途に有用である。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態における半導体装置及びその製造方法について、図面を参照しながら説明する。
【００３３】
（第１の実施の形態）
以下、本発明の第１の実施の形態のＧａＡｓ  ＭＭＩＣについて図面を参照しながら説明する。
【００３４】
図１（ａ）は第１の実施の形態のＧａＡｓ  ＭＭＩＣにおける能動素子としてのＦＥＴ及び受動素子としての半導体抵抗素子の上面図であり、図１（ｂ）はＦＥＴ及び半導体抵抗素子の断面図（図１（ａ）のＸ２−Ｘ２’線における断面図）である。
【００３５】
ＦＥＴ１１０と半導体抵抗素子１００とは、同一基板上に形成され、素子分離領域１２３により素子分離、つまり電気的に分離されている。
【００３６】
ＦＥＴ１１０は、半絶縁性ＧａＡｓからなる基板１０１と、基板１０１上に半導体層を結晶成長させて形成されたエピタキシャル層１０９とから構成される。エピタキシャル層１０９は、エピタキシャル層１０９と基板１０１との間の格子不整合を緩和するための、アンドープＧａＡｓで構成された厚さ１μｍのバッファ層１０２、及びアンドープＡｌＧａＡｓで構成されたバッファ層１０３と、厚さ２０ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓで構成され、キャリアが走行するチャネル層１０４と、厚さ５ｎｍのアンドープＡｌＧａＡｓで構成されたスペーサ層１０５と、ｎ型不純物イオンであるＳｉが１原子層のみプレーナードーピングされたＡｌＧａＡｓで構成されたキャリア供給層１０６と、厚さ３０ｎｍのアンドープＡｌＧａＡｓで構成されたショットキー層１０７と、厚さ１００ｎｍのｎ+型ＧａＡｓで構成されたコンタクト層１０８とが順次積層されて構成される。
【００３７】
ここで、コンタクト層１０８上には、２つのオーミック電極１２０が形成されている。また、２つのオーミック電極１２０間の領域において、コンタクト層１０８はショットキー層１０７がエピタキシャル層１０９表面に露出する深さまでエッチングされており、露出するショットキー層１０７上には、ゲート電極１２１が形成されている。さらに、素子分離領域１２３は、ＦＥＴ１１０と半導体抵抗素子１００との間のチャネル層１０４、スペーサ層１０５、キャリア供給層１０６及びショットキー層１０７内に形成された、チャネル層１０４、スペーサ層１０５、キャリア供給層１０６及びショットキー層１０７を貫通する溝により構成される。
【００３８】
半導体抵抗素子１００は、半絶縁性基板１０１と、基板１０１上に形成されたバッファ層１０２及びバッファ層１０３と、バッファ層１０３上に形成された活性領域１１５と、素子分離領域１２３によりコンタクト層１０８と分離されたコンタクト層１０８の一部であり、活性領域１１５上に形成されたコンタクト層１１６とから構成される。活性領域１１５は、素子分離領域１２３によりＦＥＴ１１０と分離されたチャネル層１０４、スペーサ層１０５、キャリア供給層１０６及びショットキー層１０７の一部、つまりＩｎＧａＡｓ層１１１、ＡｌＧａＡｓ層１１２、ｎ型ＡｌＧａＡｓ層１１３及びＡｌＧａＡｓ層１１４により構成される。
【００３９】
ここで、コンタクト層１１６上には、２つのオーミック電極１２２が形成されている。また、２つのオーミック電極１２２間の領域において、コンタクト層１１６は、コンタクト層１１６を完全に除去する深さまでエッチングされており、エッチングにより活性領域１１５表面に露出するＡｌＧａＡｓ層１１４は、活性領域１１５上に形成されたゲート金属１２４により覆われている。さらに、ＧａＡｓ  ＭＭＩＣ上にはＦＥＴ１１０及び半導体抵抗素子１００を被覆するようにＳｉＮやＳｉＯからなる薄膜の絶縁保護膜（図示せず）が形成されている。このとき、ゲート金属１２４は、ＦＥＴ１１０のゲート電極１２１と同一の材料から構成された金属電極であり、回路のいずれにも電気的に接続されておらず電位的に浮遊状態となっている。
【００４０】
次に、上記構造を有するＧａＡｓ  ＭＭＩＣの製造方法について図面を参照しながら説明する。
【００４１】
図２（ａ）〜（ｆ）は、ＧａＡｓ  ＭＭＩＣの断面図である。
まず、図２（ａ）に示すように、基板１０１上に、ＭＯＣＶＤ法またはＭＢＥ法等を用いてバッファ層１０２、バッファ層１０３、チャネル層１０４、スペーサ層１０５、キャリア供給層１０６、ショットキー層１０７及びコンタクト層１０８を順次エピタキシャル成長させてエピタキシャル層１０９を形成する。
【００４２】
次に、図２（ｂ）に示すように、フォトレジスト２０１によりパターンを形成して所定の位置を保護し、エピタキシャル層１０９に対して例えばリン酸、過酸化水素水及び水の混合液を用いたウェットエッチングを行い、コンタクト層１０８、ショットキー層１０７、キャリア供給層１０６、スペーサ層１０５及びチャネル層１０４の所定領域を除去して素子分離領域１２３を形成する。これによって、半導体抵抗素子１００のコンタクト層１１６と、活性領域１１５とが形成される。
【００４３】
次に、図２（ｃ）に示すように、フォトレジスト２０１を除去した後、新たなフォトレジストによりパターンを形成し、全面にＮｉ／Ａｕ／Ｇｅ合金からなるオーミック金属を蒸着し（図示せず）、リフトオフすることによりオーミック電極１２０、１２２を形成する。
【００４４】
次に、図２（ｄ）に示すように、フォトレジスト２０２を形成した後、ＦＥＴ１１０の２つのオーミック電極１２０間の所定領域のコンタクト層１０８に対して、リセスエッチングを行うことにより、開口２０３を形成する。これと同時に、半導体抵抗素子１００のコンタクト層１１６よりも広い開口パターンのフォトレジスト２０２を用いて、２つのオーミック電極１２２間のコンタクト層１１６に対して、ＡｌＧａＡｓ層１１４をストッパー層とした選択ウェットエッチングを行い、コンタクト層１１６を完全に除去して開口２０４を形成する。このリセスエッチングでは例えばクエン酸、過酸化水素水及び水の混合液が用いられるため、ショットキー層１０７とコンタクト層１０８とのエッチング選択比が大きく、コンタクト層１０８部分を選択的に除去することが可能となる。つまり、安定なリセスエッチングが可能となる。なお、ＳｉＣｌ4、ＳＦ6及びＮ2の混合ガスを用いたドライエッチングでもコンタクト層１０８をショットキー層１０７に対して異方性かつ選択的に除去することができるため、この方法によっても微細なパターンの開口２０３を形成することが可能である。これによって、半導体抵抗素子１００のコンタクト層１１６は完全に除去されるので、ＨＥＭＴの２次元電子ガスの量で決定される高抵抗な半導体抵抗素子を得ることができる。
【００４５】
次に、図２（ｅ）に示すように、例えばＴｉ／Ｐｔ／Ａｕ合金からなるゲート金属を全面に蒸着し、リフトオフすることにより、開口２０３の露出したショットキー層１０７上にゲート電極１２１を形成する。これと同時に、半導体抵抗素子１００の表面に露出したＡｌＧａＡｓ層１１４を被覆するように、２つのオーミック電極１２２間の活性領域１１５上にゲート金属１２４を形成する。
【００４６】
次に、図２（ｆ）に示すように、表面に露出したゲート電極１２１、ショットキー層１０７及びコンタクト層１０８等を被覆するようにＳｉＮやＳｉＯからなる膜厚の薄い絶縁保護膜２０５を形成する。
【００４７】
以上のように本実施の形態のＧａＡｓ  ＭＭＩＣの製造方法によれば、ＦＥＴのリセスエッチングと半導体抵抗素子の高抵抗化工程とを共有化する。よって、工数を削減し、ＭＭＩＣの製造コストを削減することができる。
（第２の実施の形態）
以下、本発明の第２の実施の形態のＧａＡｓ  ＭＭＩＣについて図面を参照しながら説明する。
【００４８】
図３（ａ）は第２の実施の形態のＧａＡｓ  ＭＭＩＣにおける能動素子としてのＦＥＴ及び受動素子としての半導体抵抗素子の上面図であり、図３（ｂ）はＦＥＴ及び半導体抵抗素子の断面図（図３（ａ）のＸ３−Ｘ３’線における断面図）である。
【００４９】
ＦＥＴ３１０と半導体抵抗素子３００とは、同一基板上に形成され、素子分離領域３２３により素子分離、つまり電気的に分離されている。
【００５０】
ＦＥＴ３１０は、半絶縁性ＧａＡｓからなる基板３０１と、基板３０１上に半導体層を結晶成長させて形成されたエピタキシャル層３０９とから構成される。エピタキシャル層３０９は、エピタキシャル層３０９と基板３０１との間の格子不整合を緩和するための、アンドープＧａＡｓで構成された厚さ１μｍのバッファ層３０２、及びアンドープＡｌＧａＡｓで構成されたバッファ層３０３と、厚さ２０ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓで構成され、キャリアが走行するチャネル層３０４と、厚さ５ｎｍのアンドープＡｌＧａＡｓで構成されたスペーサ層３０５と、ｎ型不純物イオンであるＳｉが１原子層のみプレーナードーピングされたＡｌＧａＡｓで構成されたキャリア供給層３０６と、厚さ３０ｎｍのアンドープＡｌＧａＡｓで構成されたショットキー層３０７と、厚さ１００ｎｍのｎ+型ＧａＡｓで構成されたコンタクト層３０８とが順次積層されて構成される。
【００５１】
ここで、コンタクト層３０８上には、２つのオーミック電極３２０が形成されている。また、２つのオーミック電極３２０間の領域においてコンタクト層３０８は、ショットキー層３０７がエピタキシャル層３０９表面に露出する深さまでエッチングされており、露出するショットキー層３０７上には、ゲート電極３２１が形成されている。さらに、素子分離領域３２３は、ＦＥＴ３１０と半導体抵抗素子３００との間のチャネル層３０４、スペーサ層３０５、キャリア供給層３０６及びショットキー層３０７内に形成された不純物領域により構成される。
【００５２】
半導体抵抗素子３００は、半絶縁性基板３０１と、基板３０１上に形成されたバッファ層３０２及びバッファ層３０３と、バッファ層３０３上に形成された活性領域３１５と、素子分離領域３２３によりコンタクト層３０８と分離されたコンタクト層３０８の一部であり、活性領域３１５上に形成されたコンタクト層３１６とから構成される。活性領域３１５は、素子分離領域３２３によりＦＥＴ３１０と分離されたチャネル層３０４、スペーサ層３０５、キャリア供給層３０６及びショットキー層３０７の一部、つまりＩｎＧａＡｓ層３１１、ＡｌＧａＡｓ層３１２、ｎ型ＡｌＧａＡｓ層３１３及びＡｌＧａＡｓ層３１４により構成される。
【００５３】
ここで、コンタクト層３１６上には、２つのオーミック電極３２２が形成されている。また、２つのオーミック電極３２２間の領域において、コンタクト層３１６は、コンタクト層３１６を完全に除去する深さまでエッチングされており、エッチングにより活性領域３１５表面に露出するＡｌＧａＡｓ層３１４は、活性領域３１５上に形成されたゲート金属３２４により覆われている。さらに、ＧａＡｓ  ＭＭＩＣ上にはＦＥＴ３１０及び半導体抵抗素子３００を被覆するようにＳｉＮやＳｉＯからなる薄膜の絶縁保護膜（図示せず）が形成されている。さらにまた、活性領域３１５表面、つまりＡｌＧａＡｓ層３１４表面と素子分離領域３２３表面とは、ほぼ段差なく同一平面内に位置する。これによって、半導体抵抗素子３００側壁からの空乏層の広がりを抑制することができる。このとき、ゲート金属３２４は、ＦＥＴ３１０のゲート電極３２１と同一の材料から構成された金属電極であり、回路のいずれにも電気的に接続されておらず電位的に浮遊状態となっている。
【００５４】
次に、上記構造を有するＧａＡｓ  ＭＭＩＣの製造方法について図面を参照しながら説明する。
【００５５】
図４（ａ）〜（ｆ）は、ＧａＡｓ  ＭＭＩＣの断面図である。
まず、図４（ａ）に示すように、基板３０１上に、ＭＯＣＶＤ法またはＭＢＥ法等を用いてバッファ層３０２、バッファ層３０３、チャネル層３０４、スペーサ層３０５、キャリア供給層３０６、ショットキー層３０７及びコンタクト層３０８を順次エピタキシャル成長させてエピタキシャル層３０９を形成する。
【００５６】
次に、図４（ｂ）に示すように、フォトレジスト４０１によりパターンを形成して所定の位置を保護し、エピタキシャル層３０９に対して例えばＳｉＣｌ4、ＳＦ6、Ｎ2の混合ガスを用いたドライエッチングを行い、コンタクト層３０８の所定領域を除去する。その後、フォトレジスト４０１をそのまま使用し、例えばボロンをイオン注入することでチャネル層３０４より下まで到達する素子分離領域３２３を、ショットキー層３０７、キャリア供給層３０６、スペーサ層３０５及びチャネル層３０４の所定領域内に形成する。これによって、半導体抵抗素子３００のコンタクト層３１６と、活性領域３１５とが形成される。このとき、ドライエッチングにおいてショットキー層３０７はストッパー層として機能し、コンタクト層３０８をショットキー層３０７に対して異方性かつ選択的に除去することができるので、第１の実施の形態と同様にこの方法によっても微細パターンに対して高精度なエッチング及びイオン注入を行い、微細加工を施した半導体抵抗素子３００を形成することが可能である。
【００５７】
次に、図４（ｃ）に示すように、フォトレジスト４０１を除去した後、新たなフォトレジストによりパターンを形成し、全面にＮｉ／Ａｕ／Ｇｅ合金からなるオーミック金属を蒸着し（図示せず）、リフトオフすることによりオーミック電極３２０、３２２を形成する。
【００５８】
次に、図４（ｄ）に示すように、フォトレジスト４０２を形成した後、ＦＥＴ３１０の２つのオーミック電極３２０間の所定領域のコンタクト層３０８に対して、リセスエッチングを行うことにより、開口４０３を形成する。これと同時に、半導体抵抗素子３００のコンタクト層３１６よりも広い開口パターンのフォトレジスト４０２を用いて、２つのオーミック電極３２２間のコンタクト層３１６に対して、ＡｌＧａＡｓ層３１４をストッパー層とした選択ウェットエッチングを行い、コンタクト層３１６を完全に除去して開口４０４を形成する。このリセスエッチングでは例えばクエン酸、過酸化水素水、水の混合液が用いられるため、ショットキー層３０７とコンタクト層３０８とのエッチング選択比が大きく、コンタクト層３０８部分を選択的に除去することが可能となる。つまり、安定なリセスエッチングが可能となる。なお、ＳｉＣｌ4、ＳＦ6及びＮ2の混合ガスを用いたドライエッチングでもコンタクト層３０８をショットキー層３０７に対して異方性かつ選択的に除去することができるため、この方法によっても微細なパターンの開口４０３を形成することが可能である。これによって、半導体抵抗素子３００のコンタクト層３１６は完全に除去されるので、ＨＥＭＴの２次元電子ガスの量で決定される高抵抗な半導体抵抗素子を得ることができる。
【００５９】
次に、図４（ｅ）に示すように、例えばＴｉ／Ｐｔ／Ａｕ合金からなるゲート金属を全面に蒸着し、リフトオフすることにより、開口４０３の露出したショットキー層３０７上にゲート電極３２１を形成する。これと同時に、半導体抵抗素子３００の表面に露出したＡｌＧａＡｓ層３１４を被覆するように、２つのオーミック電極３２２間の活性領域３１５上にゲート金属３２４を形成する。
【００６０】
次に、図４（ｆ）に示すように、表面に露出したゲート電極３２１、ショットキー層３０７及びコンタクト層３０８等を被覆するようにＳｉＮやＳｉＯからなる膜厚の薄い絶縁保護膜４０５を形成する。
【００６１】
以上のように本実施の形態のＧａＡｓ  ＭＭＩＣの製造方法によれば、ＦＥＴのリセスエッチングと半導体抵抗素子の高抵抗化工程を共有化する。よって、工数を削減し、ＭＭＩＣの製造コストを削減することができる。
【００６２】
また、本実施の形態のＧａＡｓ  ＭＭＩＣの製造方法によれば、例えばＳｉＣｌ4、ＳＦ6及びＮ2の混合ガスを用いたドライエッチングにより、コンタクト層３０８をショットキー層３０７に対して異方性かつ選択的に除去することができるので、素子分離領域３２３形成のための不純物注入領域のパターン精度を向上させ、数ミクロン以下の微細な半導体抵抗素子を均一に再現性よく作製することができる。
【００６３】
なお、以上の説明ではＧａＡｓ／ＩｎＧａＡｓ系のエピタキシャル層を用いた例について説明したが、他のＩｎＰ系その他のヘテロ系についても同様の効果があることは言うまでもない。
【産業上の利用可能性】
【００６４】
本発明は、半導体抵抗素子及びその製造方法に利用でき、特にＦＥＴ及び高抵抗半導体抵抗素子を含むＧａＡｓ  ＭＭＩＣ等に利用できる。
【図面の簡単な説明】
【００６５】
【図１】（ａ）本発明の第１の実施の形態のＧａＡｓ  ＭＭＩＣにおけるＦＥＴ及び半導体抵抗素子の上面図である。（ｂ）同実施の形態のＦＥＴ及び半導体抵抗素子の断面図（図１（ａ）のＸ２−Ｘ２’線における断面図）である。
【図２】同実施の形態のＧａＡｓ  ＭＭＩＣの製造方法を示す断面図である。
【図３】（ａ）本発明の第２の実施の形態のＧａＡｓ  ＭＭＩＣにおけるＦＥＴ及び半導体抵抗素子の上面図である。（ｂ）同実施の形態のＦＥＴ及び半導体抵抗素子の断面図（図３（ａ）のＸ３−Ｘ３’線における断面図）である。
【図４】同実施の形態のＧａＡｓ  ＭＭＩＣの製造方法を示す断面図である。
【図５】（ａ）従来のＧａＡｓ  ＭＭＩＣにおけるＦＥＴ及び半導体抵抗素子の上面図である。（ｂ）従来のＦＥＴ及び半導体抵抗素子の断面図（図５（ａ）のＸ１−Ｘ１’線における断面図）である。
【図６】従来のＧａＡｓ  ＭＭＩＣの製造方法を示す断面図である。
【符号の説明】
【００６６】
１、１０１、３０１    基板
２、３、１０２、１０３、３０２、３０３    バッファ層
４、１０４、３０４    チャネル層
５、１０５、３０５    スペーサ層
６、１０６、３０６    キャリア供給層
７、１０７、３０７    ショットキー層
８、１８、１０８、１１６、３０８、３１６    コンタクト層
９、１０９、３０９    エピタキシャル層
１０、２４、１２０、１２２、３２０、３２２    オーミック電極
１１、１２１、３２１    ゲート電極
１３、１１１、３１１    ＩｎＧａＡｓ層
１４、１１２、３１２    ＡｌＧａＡｓ層
１５、１１３、３１３    ｎ型ＡｌＧａＡｓ層
１６、１１４、３１４    ＡｌＧａＡｓ層
１７、１１５、３１５    活性領域
２１、１００、３００    半導体抵抗素子
２２、１１０、３１０    ＦＥＴ
２３、１２３、３２３    素子分離領域
３３、２０５、４０５    絶縁保護膜
３０、３１、２０１、２０２、４０１、４０２    フォトレジスト
３２、２０３、２０４、４０３、４０４    開口
１２４、３２４    ゲート金属
【図１】
2006093616.tif 000003
【図２】
2006093616.tif 000004
【図３】
2006093616.tif 000005
【図４】
2006093616.tif 000006
【図５】
2006093616.tif 000007
【図６】
2006093616.tif 000008