(57)【要約】【課題】  電圧変換効率の向上とコスト低減とを両立させる。【解決手段】  本電源回路は、主トランスと、主トランスの一次巻線側に配置され、入力電源からの電流をスイッチングするスイッチング回路と、主トランスの二次巻線側に配置され、負荷からの信号に基づきフィードバック制御処理を行い、制御信号を出力する制御回路と、主トランスの二次巻線側に配置され、制御信号を処理してスイッチング回路において貫通電流を防止するスイッチング信号を生成する調整回路と、スイッチング信号を主トランスの一次巻線側に配置されたスイッチング回路に伝えるためのパルストランスとを有する。400Vを入力して主トランス及びスイッチング回路により2KV(AC)前後の電圧を生成することができ電圧変換効率が向上される。また、パルストランス以降主トランスの一次巻線側に特別にコスト増加要素は必要なくコスト増加が抑えられる。【選択図】  図３
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【特許請求の範囲】
【請求項１】
主トランスと、
前記主トランスの一次巻線側に配置され、入力電源からの電流をスイッチングする、ハイサイド及びローサイドの少なくとも２つのスイッチング素子を備えたスイッチング回路と、
前記主トランスの二次巻線側に配置され、負荷からの信号に基づきフィードバック制御処理を行い、制御信号を出力する制御回路と、
前記主トランスの二次巻線側に配置され、前記制御信号を処理して前記２つのスイッチング素子における貫通電流の発生を防止したスイッチング信号を生成する調整回路と、
前記スイッチング信号を前記主トランスの二次巻線側から前記主トランスの一次巻線側に配置された前記スイッチング回路に伝えるためのパルストランスと、
を有する電源回路。
【請求項２】
前記主トランスの一次巻線側に前記入力電源の電圧を所定の電圧に変換する回路を使用しないことを特徴とする請求項１記載の電源回路。
【請求項３】
前記調整回路が、前記スイッチング回路に含まれる前記２つのスイッチング素子が共にオフとなるデッドタイムを有するように前記スイッチング信号を生成する
ことを特徴とする請求項１記載の電源回路。
【請求項４】
前記主トランスの一次巻線側に配置され、前記パルストランスと前記スイッチング回路との間に、前記スイッチング回路に対するピーク電圧制限回路をさらに有する請求項１記載の電源回路。
【請求項５】
前記主トランス及び前記スイッチング回路とは別に構成され且つ前記入力電源からの電圧を変換する絶縁形ＤＣ−ＤＣコンバータをさらに備え、
前記主トランス及び前記絶縁形ＤＣ−ＤＣコンバータを用いて電源系統における絶縁を実現し、
前記制御回路及び前記調整回路に対し、前記絶縁形ＤＣ−ＤＣコンバータにより生成された所定の電圧が入力される
ことを特徴とする請求項１記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置に関する。
【背景技術】
【０００２】
従来の液晶表示装置において使用されるバックライトインバータの電源システム構成は、図１に示すようになっていた。すなわち、外部の交流電源から供給される８０乃至２６４Ｖの電圧は、入力フィルタ１００１とブリッジダイオード１００２とＰＦＣ（Power Factor Controller）１００３とを介して４００Ｖの電圧に変換され、当該ＰＦＣ１００３の出力である４００Ｖの電圧は、さらに絶縁形ＤＣ−ＤＣコンバータ１００４により２４Ｖに変換される。そして最終段の２４Ｖ入力バックライトインバータ１００５により２ＫＶ（ＡＣ）前後の電圧に変換され、当該電圧が冷陰極管などのランプ１００６に印加されている。このように絶縁形ＤＣ−ＤＣコンバータ１００４を用いて２４Ｖを生成する場合、効率は９０％程度であり、また２４Ｖ入力バックライトインバータ１００５の効率は９３％程度である。従って、４００Ｖから２４Ｖを経て２ＫＶ（ＡＣ）前後への電圧変換トータルの効率は８３．７％程度となる。
【０００３】
なお、特開２００３−１３４８１７号公報には、効率、低ノイズの共振型の電源装置が開示されている。具体的には、スイッチング素子ＦＥＴ１，ＦＥＴ２のデッドタイムは出力制御回路３がフォトカプラＰＣ２をオン・オフすることによって長いデッドタイムと短いデッドタイムとを切替えることができ、出力検知回路２によって検知した負荷１への目標出力値が所定の値より高い場合はフォトカプラＰＣ２をオンすることによってスイッチング制御駆動回路４はスイッチング素子ＦＥＴ１，ＦＥＴ２のデッドタイムを短くしてゼロ電圧スイッチングを行い、目標出力値が所定の値より低い場合はフォトカプラＰＣ２をオフすることによってスイッチング制御駆動回路４はスイッチング素子ＦＥＴ１，ＦＥＴ２のデッドタイムを長くし、さらに各々の場合でフォトカプラＰＣ１を介してスイッチング素子ＦＥＴ１，ＦＥＴ２のスイッチング周波数を変更するものである。但し、トランスの一次巻線側にあるスイッチング制御駆動回路４に必要な電源などについては考察されていない。なお、特開昭６１−１３５０９４号公報に開示の回路についても同様の問題がある。
【０００４】
また、特開平７−２８４２７０号公報及び特開平７−２７４５０２号公報には、電流共振型スイッチング電源において、補助電源を設けることなく出力電圧の安定化と電源回路の保護を行うための技術が開示されている。より詳しくは、スイッチングトランジスタＱ１、Ｑ２によって断続されているコンバートトランス（ＣＴ）に対して３次巻線Ｌ３を設け、この出力Ｖ３を出力電圧及び電流を検出している検出回路ブロック（ＣＣＢ）の電源として供給する。３次巻線Ｌ３は、２次巻線Ｌ２より１次巻線に対して結合係数Ｋが大きくなるように配置することによって、２次側の出力ダウンの際にも検出回路より制御電流を出力可能とする。また、スイッチングトランジスタＱ１、Ｑ２のスイッチング周期は直交型のドライブトランスＤＴの巻線ＬＢ１、ＬＢ２、コンデンサＣＢ１、ＣＢ２、抵抗ＲＢ１、ＲＢ２からなる直列共振周波数によってスイッチング周波数が決定される。このような技術では、コンバートトランスに特殊なトランスを用いなければならず、またスイッチングトランジスタＱ１及びＱ２における貫通電流の発生を防止するための回路についての考察もなされていない。
【特許文献１】特開２００３−１３４８１７号公報
【特許文献２】特開昭６１−１３５０９４号公報
【特許文献３】特開平７−２８４２７０号公報
【特許文献４】特開平７−２７４５０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
絶縁形ＤＣ−ＤＣコンバータ１００４により２４Ｖを生成するのは直接的にはバックライトのためではなく、２４Ｖを生成することなくバックライト用の２ＫＶ（ＡＣ）前後の電圧を生成するような構成も考えられるが、単純に絶縁形ＤＣ−ＤＣコンバータ１００４を取り外してしまうのには問題がある。すなわち、４００Ｖからバックライト用の電圧を生成するバックライトインバータを新たに構成する場合、その部品のために別途電源回路を設けたり、特殊な部品を用いたりするようでは部品点数の増加及びコストアップにつながり、電圧変換効率向上の効果を減じてしまう。
【０００６】
従って、本発明の目的は、電圧変換効率の向上とコスト低減とを両立させるための新たな電源技術を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る電源回路は、主トランスと、主トランスの一次巻線側に配置され、入力電源からの電流をスイッチングする、ハイサイド及びローサイドの少なくとも２つのスイッチング素子を備えたスイッチング回路と、主トランスの二次巻線側に配置され、負荷からの信号に基づきフィードバック制御処理を行い、制御信号を出力する制御回路と、主トランスの二次巻線側に配置され、制御信号を処理して上記２つのスイッチング素子における貫通電流の発生を防止したスイッチング信号を生成する調整回路と、スイッチング信号を主トランスの二次巻線側から主トランスの一次巻線側に配置されたスイッチング回路に伝えるためのパルストランスとを有する。
【０００８】
例えば入力電源を４００Ｖとすると主トランス及びスイッチング回路により例えば２ＫＶ（ＡＣ）を生成することができ、これによって電圧変換効率が向上される。また、主トランスの二次巻線側には制御回路及び調整回路が配置されているが、パルストランス以降主トランスの一次巻線側に特別にコストを増加させるような回路要素は必要ないので、全体としてもコスト増加が抑えられている。
【０００９】
また、主トランスの一次巻線側に入力電源の電圧を所定の電圧に変換する回路を使用しないようにする場合もある。このようにすればコスト増加を避けることができる。
【００１０】
さらに、調整回路が、スイッチング回路に含まれる上記２つのスイッチング素子が共にオフとなるデッドタイムを有するようにスイッチング信号を生成するようにしてもよい。
【００１１】
また、主トランスの一次巻線側に配置され、パルストランスとスイッチング回路との間に、スイッチング回路に対するピーク電圧制限回路をさらに有するようにしてもよい。このピーク電圧制限回路についても、電源を用いることなく動作するような回路であってもよい。
【００１２】
さらに、主トランス及びスイッチング回路とは別に構成され且つ入力電源からの電圧を変換する絶縁形ＤＣ−ＤＣコンバータをさらに備え、主トランス及び絶縁形ＤＣ−ＤＣコンバータを用いて電源系統における絶縁を実現し、制御回路及び調整回路に対し、絶縁形ＤＣ−ＤＣコンバータにより生成された所定の電圧が入力されるようにしてもよい。
【００１３】
以上のような構成を実現するための回路は複数存在しており、以下に具体例を示すが、本発明はこれに限定されるものではない。
【発明の効果】
【００１４】
本発明によれば、電圧変換効率の向上とコスト低減とを両立させることができるようになる。
【発明を実施するための最良の形態】
【００１５】
図２に本発明の実施の形態に係る電源系統の機能ブロック図を示す。本実施の形態においても、８０乃至２６４Ｖ（ＡＣ）が外部から入力され、当該電圧が、入力フィルタ１０１、ブリッジダイオード１０２及びＰＦＣ１０３を介して４００Ｖに変換される。この４００Ｖを、本実施の形態において導入される絶縁形４００Ｖ入力バックライトインバータ１０４により、冷陰極管などのランプ１０５のための２ＫＶ（ＡＣ）前後の電圧に変換する。
【００１６】
図３に絶縁形４００Ｖ入力バックライトインバータ１０４の具体例を示す。絶縁形４００Ｖ入力バックライトインバータ１０４は、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５及びＣ６、ＮチャネルＦＥＴ（Field Effect Transistor）Ｓ１、Ｓ２、Ｓ３及びＳ４、抵抗Ｒ１、制御ＩＣ（Integrated Circuit）１０４１、ピーク電圧リミッタ１０４２、１０４３、１０４４及び１０４５、第１Ｄ．Ｔ．（Dead Time：デッドタイム）回路、第２Ｄ．Ｔ．回路、第３Ｄ．Ｔ．回路、及び第４Ｄ．Ｔ．回路を含む。
【００１７】
絶縁形４００Ｖ入力バックライトインバータ１０４の入力端子１０４６及び１０４７間には４００Ｖが入力され、当該４００ＶはキャパシタＣ１の両端に印加される。また、入力端子１０４６は、ＦＥＴＳ１のドレイン及びＦＥＴＳ３のドレインに接続されている。また、ＦＥＴＳ１のソースは、ＦＥＴＳ２のドレインに接続されている。同様に、ＦＥＴＳ３のソースは、ＦＥＴＳ４のドレインに接続されている。ＦＥＴＳ２及びＦＥＴＳ４のソースは接地されている。ＦＥＴＳ１のソース及びＦＥＴＳ２のドレインは、キャパシタＣ６を介してメイントランスであるトランスＴ１の一次巻線の一端に接続される。トランスＴ１の一次巻線の他端は、ＦＥＴＳ３のソース及びＦＥＴＳ４のドレインに接続される。トランスＴ１の二次巻線の一端は、絶縁形４００Ｖ入力バックライトインバータ１０４の出力端子１０４８に接続されており、他端は接地されている。トランスＴ１は、一次巻線と二次巻線とが同極性となるように用いられている。
【００１８】
本実施の形態では絶縁形４００Ｖ入力バックライトインバータ１０４の出力端子１０４８と１０４９の間にはランプ１０５が接続されており、出力端子１０４９は制御ＩＣ１０４１のフィードバック（ＦＢ）端子と、抵抗Ｒ１の一端とに接続されている。抵抗Ｒ１の他端は接地されている。制御ＩＣ１０４１の第１の出力ＰＷＭ１（Pulse Width Modulation）は、第１及び第２Ｄ．Ｔ．回路に入力されている。制御ＩＣ１０４１の第２の出力ＰＷＭ２は、第３及び第４Ｄ．Ｔ．回路に入力されている。第１Ｄ．Ｔ．回路の出力は、キャパシタＣ２を介してパルストランスであるトランスＴ２の一次巻線の一端に接続されている。トランスＴ２の一次巻線の他端は接地されている。第２Ｄ．Ｔ．回路の出力は、キャパシタＣ３を介してパルストランスであるトランスＴ３の一次巻線の一端に接続されている。トランスＴ３の一次巻線の他端は接地されている。第３Ｄ．Ｔ．回路の出力は、キャパシタＣ４を介してパルストランスであるトランスＴ４の一次巻線の一端に接続されている。トランスＴ４の一次巻線の他端は接地されている。第４Ｄ．Ｔ．回路の出力は、キャパシタＣ５を介してパルストランスであるトランスＴ５の一次巻線の一端に接続されている。トランスＴ５の一次巻線の他端は接地されている。第１乃至第４Ｄ．Ｔ．回路の詳細については後に説明する。
【００１９】
トランスＴ２及びトランスＴ４は一次巻線と二次巻線とが同極性となるように用いられており、トランスＴ３及びトランスＴ５は一次巻線と二次巻線とが逆極性となるように用いられている。
【００２０】
トランスＴ２の二次巻線はピーク電圧リミッタ１０４２に接続されている。トランスＴ３の二次巻線はピーク電圧リミッタ１０４３に接続されている。トランスＴ４の二次巻線はピーク電圧リミッタ１０４４に接続されている。トランスＴ５の二次巻線はピーク電圧リミッタ１０４５に接続されている。ピーク電圧リミッタ１０４２の第１の出力はＦＥＴＳ１のゲートに接続され、第２の出力はＦＥＴＳ１のソース及びＦＥＴＳ２のドレインに接続される。ピーク電圧リミッタ１０４３の第１の出力はＦＥＴＳ２のゲートに接続され、第２の出力は接地されている。ピーク電圧リミッタ１０４４の第１の出力はＦＥＴＳ３のゲートに接続され、第２の出力はＦＥＴＳ３のソース及びＦＥＴＳ４のドレインに接続される。ピーク電圧リミッタ１０４５の第１の出力はＦＥＴＳ４のゲートに接続され、第２の出力は接地されている。
【００２１】
なお、トランスＴ１の二次巻線側に配置された制御ＩＣ１０４１並びに第１乃至第４Ｄ．Ｔ．回路には電力供給が必要であり、そのため絶縁形４００Ｖ入力バックライトインバータ１０４とは別に用意され、ランプ１０５には供給されない電源系統用の絶縁形ＤＣ−ＤＣコンバータ１０６を電源としてＶccを制御ＩＣ１０４１並びに第１乃至第４Ｄ．Ｔ．回路に供給している。ここでは、絶縁形ＤＣ−ＤＣコンバータ１０６も４００ＶをＶccに変換する。
【００２２】
また、トランスＴ１乃至Ｔ５、さらに絶縁形ＤＣ−ＤＣコンバータ１０６を用いているため、一次回路系と二次回路系の絶縁がなされている。
【００２３】
ここで簡単に絶縁形４００Ｖ入力バックライトインバータ１０４の動作を説明しておく。フルブリッジを構成するＦＥＴＳ１乃至Ｓ４のスイッチングによりトランスＴ１の一次巻線側に流れる電流を制御して、トランスＴ２の二次巻線側に２ＫＶ（ＡＣ）前後の電圧を生成し、ランプ１０５に供給する。ランプ１０５に流れる電流を抵抗Ｒ１で検出し、制御ＩＣ１０４１に入力する。なお、制御ＩＣ１０４１内で行われる制御処理については周知のフィードバック制御であり、ここでは説明を省略する。この制御ＩＣ１０４１の制御出力はＰＷＭ１及びＰＷＭ２であるが、これらは互いに１８０°位相のずれた信号である。第１及び第２Ｄ．Ｔ．回路ではＰＷＭ１信号に対してデッドタイムを生成するような処理を施し、第３及び第４Ｄ．Ｔ．回路はＰＷＭ２信号に対してデッドタイムを生成するような処理を施す。なお、第１乃至第４Ｄ．Ｔ．回路の出力は、キャパシタＣ２乃至Ｃ５により直流成分が除去された形でパルストランスであるトランスＴ２乃至Ｔ５の一次巻線に入力される。トランスＴ２乃至Ｔ５の二次巻線の出力は、ピーク電圧リミッタ１０４２乃至１０４５に入力される。なお、トランスＴ３及びＴ５については、一次巻線側と二次巻線側とでは逆極性の信号が出力されている。
【００２４】
ピーク電圧リミッタ１０４２乃至１０４５では、トランスＴ２乃至Ｔ５の二次巻線の出力を、ＦＥＴＳ１乃至Ｓ４の耐圧限度内に抑えるような信号処理を施している。ピーク電圧リミッタ１０４２の第１及び第２の出力間の電圧は、フローティングでハイサイドのＦＥＴＳ１のソース・ゲート間に印加される。ピーク電圧リミッタ１０４３の第１の出力はローサイドのＦＥＴＳ２のゲートに入力される。また、ピーク電圧リミッタ１０４４の第１及び第２の出力間の電圧は、フローティングでハイサイドのＦＥＴＳ３のソース・ゲート間に印加される。ピーク電圧リミッタ１０４５の第１の出力はローサイドのＦＥＴＳ４のゲートに入力される。
【００２５】
ハイサイドのＦＥＴＳ１とローサイドのＦＥＴＳ２のスイッチングは、例えば図４のように行われる。すなわち、ハイサイドのＦＥＴＳ１がオフの期間については、ローサイドのＦＥＴＳ２がオンとなり、ハイサイドのＦＥＴＳ１がオンの期間については、ローサイドのＦＥＴＳ２がオフとなる。但し、オン／オフ・タイミングのずれなどより両ＦＥＴＳ１及びＳ２が共にオンとなるような状態が生ずると、４００Ｖ入力による貫通電流が流れることになるので、これを防がなければならない。そこで、第１乃至第４Ｄ．Ｔ．回路においてオン／オフの切り替え時に短時間共にオフとなるデッドタイムを生成するようにする。なお、ＦＥＴＳ３とＦＥＴＳ４の組については、図４の波形を１８０°位相をずらした信号が用いられる。
【００２６】
次に、第１及び第３Ｄ．Ｔ．回路の構成を図５を用いて説明する。第１又は第３Ｄ．Ｔ．回路は、ダイオード２０１と、抵抗Ｒ１１乃至Ｒ１５と、キャパシタＣ１１及びＣ１２と、コンパレータ２０２と、ｎｐｎ形のトランジスタＳ１１とｐｎｐ形のトランジスタＳ１２とを含む。制御ＩＣ１０４１の出力端子は、ダイオード２０１のカソード及び抵抗Ｒ１１の一端に接続されている。また、ダイオード２０１のアノードと抵抗Ｒ１１の他端とキャパシタＣ１２の一端とコンパレータ２０２の正極側入力とが接続されており、キャパシタＣ１２の他端は接地されている。コンパレータ２０２の負極側入力には、Ｖccを抵抗Ｒ１３及びＲ１２により分圧した電圧が基準電圧として入力されている。コンパレータ２０２の出力は、抵抗Ｒ１４の一端と抵抗Ｒ１５の一端とキャパシタＣ１１の一端とに接続されている。抵抗Ｒ１４の他端はＶccに接続され、抵抗Ｒ１５の他端はトランジスタＳ１１及びＳ１２のベースに接続されている。キャパシタＣ１１の他端も、トランジスタＳ１１及びＳ１２のベースに接続されている。トランジスタＳ１１のコレクタはＶccに接続され、トランジスタＳ１１のエミッタとトランジスタＳ１２のエミッタとが出力に接続され、トランジスタＳ１２のコレクタは接地されている。
【００２７】
一方、第２及び第４Ｄ．Ｔ．回路の構成を図６を用いて説明する。第２又は第４Ｄ．Ｔ．回路は、ダイオード２０３と、抵抗Ｒ２１乃至Ｒ２５と、キャパシタＣ２１及びＣ２２と、コンパレータ２０４と、ｎｐｎ形のトランジスタＳ２１と、ｐｎｐ形のトランジスタＳ２２とを含む。制御ＩＣ１０４１の出力端子は、ダイオード２０３のアノード及び抵抗Ｒ２１の一端に接続されている。また、ダイオード２０３のカソードと抵抗Ｒ２１の他端とキャパシタＣ２２の一端とコンパレータ２０４の負極側入力とが接続されており、キャパシタＣ２２の他端は接地されている。コンパレータ２０４の正極側入力には、Ｖccを抵抗Ｒ２３及びＲ２２により分圧した電圧が基準電圧として入力されている。コンパレータ２０４の出力は、抵抗Ｒ２４の一端と抵抗Ｒ２５の一端とキャパシタＣ２１の一端とに接続されている。抵抗Ｒ２４の他端はＶccに接続され、抵抗Ｒ２５は他端はトランジスタＳ２１及びＳ２２のベースに接続されている。キャパシタＣ２１の他端も、トランジスタＳ２１及びＳ２２のベースに接続されている。トランジスタＳ２１のコレクタはＶccに接続され、トランジスタＳ２１のエミッタとトランジスタＳ２２のエミッタとが出力に接続され、トランジスタＳ２２のコレクタは接地されている。
【００２８】
図５と図６において大きな差は、ダイオード２０１とダイオード２０３及びコンパレータ２０２とコンパレータ２０４の接続向きが逆になっている部分である。第１及び第３Ｄ．Ｔ．回路により図４に示した上段の波形が形成され、第２及び第４Ｄ．Ｔ．回路の出力がトランスＴ３及びＴ５により反転されて図４に示した下段の波形が形成される。
【００２９】
また、図５及び図６の回路に代わって図７に示すような回路を用いる場合もある。図７のＤ．Ｔ．回路は、第１及び第２Ｄ．Ｔ．回路又は第３及び第４Ｄ．Ｔ．回路をまとめた回路であって、ハイサイド用の出力とローサイド用の出力を有するＦＥＴドライバＩＣ３０１と、ダイオード３０２及び３０３と、抵抗Ｒ３１及びＲ３２と、キャパシタＣ３１及びＣ３２とを含む。制御ＩＣ１０４１の出力ＰＷＭは、ダイオード３０２のカソード及び抵抗Ｒ３２の一端と、ダイオード３０３のアノード及び抵抗Ｒ３１の一端と接続されている。ダイオード３０２のアノード及び抵抗Ｒ３２の他端とキャパシタＣ３１の一端は、ＦＥＴドライバＩＣ３０１の第１の入力端子に接続されている。キャパシタＣ３１の他端は接地されている。ダイオード３０３のカソード及び抵抗Ｒ３１の他端とキャパシタＣ３２の一端は、ＦＥＴドライバＩＣ３０１の第２の入力端子に接続されている。キャパシタＣ３２の他端は接地されている。ＦＥＴドライバＩＣ３０１の電源端子にはＶccが入力されている。
【００３０】
次に、図８を用いてピーク電圧リミッタの一例を示す。図８に示したピーク電圧リミッタは、抵抗Ｒ４１と、ツェナーダイオード４０１と、ダイオード４０２とを含む。パルストランスであるトランスＴ２乃至Ｔ５の二次巻線の第１の端子は、抵抗Ｒ４１の一端に接続される。抵抗Ｒ４１の他端は、ツェナーダイオード４０１のカソードとダイオード４０２のカソードとＦＥＴのゲートに接続される出力端子とに接続されている。また、トランスＴ２乃至Ｔ５の二次巻線の第２の端子は、ツェナーダイオード４０１のアノードとダイオード４０２のアノードとＦＥＴのソース（又はグランド）に接続される出力端子とに接続されている。これによりＦＥＴのソース−ゲート間に印加される電圧が所定の電圧に制限される。
【００３１】
また、図９に示すような回路でもよい。図９に示したピーク電圧リミッタは、抵抗Ｒ５１と、トランジスタ５０３と、ダイオード５０２と、ツェナーダイオード５０１とを含む。パルストランスであるトランスＴ２乃至Ｔ５の二次巻線の第１の端子は、抵抗Ｒ５１の一端と、ダイオード５０２のカソードと、トランジスタ５０３のコレクタとに接続される。また、抵抗Ｒ５１の他端は、トランジスタ５０３のベースとツェナーダイオード５０１のカソードとに接続されている。ダイオード５０２のアノードは、トランジスタ５０３のエミッタとＦＥＴのゲートに接続される出力端子とに接続されている。トランスＴ２乃至Ｔ５の二次巻線の第２の端子は、ツェナーダイオード５０１のアノードとＦＥＴのソース（又はグランド）に接続される出力端子とに接続されている。
【００３２】
このような回路構成を採用することにより、絶縁形４００Ｖ入力バックライトインバータ１０４により例えば２ＫＶ（ＡＣ）を直接生成することができ、電圧変換効率が向上する。例えば、絶縁形４００Ｖ入力バックライトインバータ１０４の電圧変換効率は９１％程度であり、トータルで９１％程度となり、２４Ｖを介して２ＫＶ（ＡＣ）前後の電圧に変換する場合に比して約７％の効率アップになる。また、絶縁形４００Ｖ入力バックライトインバータ１０４の一次回路系においては４００Ｖ以外の電圧を生成する必要は無く、余分な部品を用いる必要は無くコスト増加を避けることができる。なお、２次回路系においては、Ｄ．Ｔ．回路及び制御ＩＣには電源が必要となるが、他の電源系で用いられる絶縁形ＤＣ−ＤＣコンバータ１０６を用いているので余分なコストアップはない。
【００３３】
なお、バックライト用のランプ１０５に対して用いることを前提として述べたが、本発明の適用範囲はバックライト用のランプに限定されるものではない。また、図３ではトランスＴ１の出力をランプ１０５に直接供給するような回路例を示したが、必ずしも直接ではなくもう一段又は複数段トランスを介してランプに接続するような場合もある。
【００３４】
Ｄ．Ｔ．回路及びピーク電圧リミッタは、別構成があってもよい。また、ピーク電圧リミッタは別の電源の不要な回路により置き換えられる場合もある。
【図面の簡単な説明】
【００３５】
【図１】従来例の電源系を示す図である。
【図２】本発明の実施の形態における電源系を示す図である。
【図３】本発明の実施の形態における絶縁形４００Ｖ入力バックライトインバータの回路例を示す図である。
【図４】デッドタイムを説明するための波形図である。
【図５】ハイサイドのＤ．Ｔ．回路の回路例を示す図である。
【図６】ローサイドのＤ．Ｔ．回路の回路例を示す図である。
【図７】Ｄ．Ｔ．回路の他の例を示す図である。
【図８】ピーク電圧リミッタの第１の例を示す図である。
【図９】ピーク電圧リミッタの第２の例を示す図である。
【符号の説明】
【００３６】
Ｓ１，Ｓ２，Ｓ３，Ｓ４  ＦＥＴ
１０４２，１０４３，１０４４，１０４５  ピーク電圧リミッタ
１０４１  制御ＩＣ
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６  キャパシタ
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５  トランス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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