(57)【要約】【課題】  ディジタル映像信号を有効画素エリアに配置した多重化信号に変換して伝送し、それを受信して元のディジタル映像信号を得るシステムでは、メモリと書き込み／読み出し制御回路が必要であり、システム全体が高価で構成が煩雑になる。【解決手段】  ＤＦＦ402、403は入力映像データを、多重化信号のあるブロックラインの有効画素エリアの終端の直後から次のブロックラインの有効画素エリアの始端直前までの入力映像データの画素伝送期間分に相当する時間及びその２倍以上の時間遅延する。データ切り替え信号発生回路300からのデータ切り替え信号の値により、多重化信号のあるブロックラインの有効画素エリアの終端における、入力映像データの画素の次の画素が、次のブロックラインの有効画素エリアの始端に配置され、かつ、入力映像データの各画素が連続して有効画素エリアに配置されるディジタル映像信号がセレクタ401から出力される。【選択図】            図３
2006041872.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号フォーマットのディジタル映像信号を、ディジタル音声信号及びフォーマット等に関する制御データと多重化し、かつ、有効画素エリアに前記ディジタル映像信号の有効画素データが配置された構成の第２の信号フォーマットの多重化信号を生成した後、所定の信号形態の伝送信号を生成して伝送路へ送信する送信処理ブロックと、
前記伝送路を介して前記伝送信号を受信し、その受信伝送信号から復調して得た前記第２の信号フォーマットの多重化信号から、前記第１の信号フォーマットのディジタル映像信号と前記ディジタル音声信号とを再生する受信処理ブロックとよりなる伝送システムであって、
前記送信処理ブロックは、
前記第１の信号フォーマットのディジタル映像信号を、前記第２の信号フォーマットの多重化信号のあるブロックラインの前記有効画素エリアの終端の直後から次のブロックラインの前記有効画素エリアの始端直前までの前記第１の信号フォーマットのディジタル映像信号の画素伝送期間分に相当する時間及びその２倍以上の時間それぞれ遅延する複数の遅延回路と、
前記第１の信号フォーマットのディジタル映像信号と、前記複数の遅延回路の各出力ディジタル映像信号とのうち、データ切り替え信号の値に応じて一のディジタル映像信号を出力する選択回路と、
前記多重化信号のあるブロックラインの前記有効画素エリアの終端における、前記第１の信号フォーマットのディジタル映像信号の画素の次の画素が、次のブロックラインの前記有効画素エリアの始端に配置され、かつ、前記第１の信号フォーマットのディジタル映像信号の各画素が連続して前記有効画素エリアに配置されるディジタル映像信号が前記選択回路から出力されるように、前記第１の信号フォーマットのディジタル映像信号の１ライン分の伝送期間と、前記第２の信号フォーマットの多重化信号の１ブロックライン分の伝送期間に応じて、前記データ切り替え信号を生成するデータ切り替え信号発生回路とを有し、
前記受信処理ブロックは、
前記第２の信号フォーマットの多重化信号を、あるブロックラインの前記有効画素エリアの終端の直後から次のブロックラインの前記有効画素エリアの始端直前までの前記多重化信号の画素伝送期間分に相当する時間及びその２倍以上の時間それぞれ遅延する複数の遅延回路と、
前記第２の信号フォーマットの多重化信号と、前記複数の遅延回路の各出力多重化信号とのうち、データ切り替え信号の値に応じて一の多重化信号を出力する選択回路と、
前記多重化信号のあるブロックラインの前記有効画素エリアの終端における画素に続いて、次のブロックラインの前記有効画素エリアの始端の画素が出力され、かつ、前記第１の信号フォーマットのディジタル映像信号が前記選択回路から出力されるように、前記第１の信号フォーマットのディジタル映像信号の１ライン分の伝送期間と、前記第２の信号フォーマットの多重化信号の１ブロックライン分の伝送期間に応じて、前記データ切り替え信号を生成するデータ切り替え信号発生回路とを有することを特徴とする伝送システム。
【請求項２】
第１の信号フォーマットのディジタル映像信号と、映像信号以外の情報信号と多重化されており、その有効画素エリアに前記ディジタル映像信号の有効画素データが配置された構成の第２の信号フォーマットの多重化信号とのうち、いずれか一方の信号を入力信号として受け、他方の信号を出力する映像データ切り替え回路であって、
前記第２の信号フォーマットの多重化信号のあるブロックラインの前記有効画素エリアの終端の直後から次のブロックラインの前記有効画素エリアの始端直前までの前記入力信号の画素伝送期間分に相当する時間及びその２倍以上の時間それぞれ遅延する複数の遅延回路と、
前記入力信号と前記複数の遅延回路の各出力信号とのうち、データ切り替え信号の値に応じて一の信号を出力する選択回路と、
前記入力信号が前記第１の信号フォーマットのディジタル映像信号のときには、前記多重化信号のあるブロックラインの前記有効画素エリアの終端における、前記ディジタル映像信号の画素の次の画素が、次のブロックラインの前記有効画素エリアの始端に配置され、かつ、前記ディジタル映像信号の各画素が連続して前記有効画素エリアに配置されるディジタル映像信号が前記選択回路から出力されるように、前記入力信号が前記第２の信号フォーマットの前記多重化信号のときには、前記多重化信号のあるブロックラインの前記有効画素エリアの終端における画素に続いて、次のブロックラインの前記有効画素エリアの始端の画素が出力され、かつ、前記第１の信号フォーマットのディジタル映像信号が前記選択回路から出力されるように、前記第１の信号フォーマットのディジタル映像信号の１ライン分の伝送期間と、前記第２の信号フォーマットの多重化信号の１ブロックライン分の伝送期間に応じて、前記データ切り替え信号を生成するデータ切換信号発生回路と
を有することを特徴とする映像データ切り替え回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は伝送システム及びそれに用いる映像データ切り替え回路に係り、特に第１のフォーマットの映像データを、所定の伝送路の伝送に適した第２のフォーマットに切り替えて出力する伝送システムと、それに用いる映像データ切り替え回路に関する。
【背景技術】
【０００２】
送信側では、非圧縮のベースバンドディジタルＨＤ（High-Definition）映像信号、ディジタル音声信号及びディジタル補助制御信号を合成して多重化し、その多重化信号を光信号に変換して光無線伝送手段、又は光信号伝送ケーブル手段を用いてシリアル伝送し、受信側では、光信号を受信した後、映像信号、音声信号及び補助制御信号を分離し、映像信号と音声信号とを再生する伝送システムが、本出願人により先に提案されている（例えば、特許文献１参照）。
【０００３】
この伝送システムでは、映像信号と音声信号とが同時に伝送できないことから、映像信号と音声信号が上記の補助制御信号と共に、例えば、図１０に示すような信号フォーマットにより不連続で伝送される。この信号フォーマットは、プログレシブ走査方式による代表的なディジタルＨＤ映像信号である７５０ｐ相当の伝送フォーマットに関し、ここでは水平方向の有効画素数１３６６ピクセル、垂直方向の有効ライン数７６８本の信号フォーマットを示す。
【０００４】
すなわち、垂直同期信号の周波数が５９.９４Ｈｚ（＝６０Ｈｚ×１０００／１００１）を想定し、映像の有効ライン数７６８本、有効ライン１本当たりの有効画素数１３６６ピクセルで、１画素の構成データワード数が２バイト（１６ビットワード）のディジタルコンポーネント映像信号（４：２：２）に、音声信号はサンプリング周波数４８ｋＨｚ、レベル分解能２４ビット、２ｃｈ（Ｌ／Ｒ）の音声データを重畳し伝送する信号フォーマットを示す。
【０００５】
この信号フォーマットでは、ライン伝送の先頭には、必ず予め定義された１個の同期データ（ＨＶ）２と、１個の特殊データ（ＨＦ）３のキャラクタを伝送する。特殊データ（ＨＦ）３は、偶数フィールドと奇数フィールド識別用の特殊データである。また、最初の１ライン目は画像フォーマット等の補助制御データ（ＣＴＬ１）６を伝送する領域であり、最初に送受信間の垂直同期を確保するための予め定義された同期データ（ＨＶ）２の垂直同期識別用キャラクタをシリアル伝送し、次に予め定義された２種類の特殊データ（ＨＦ）３の偶数フィールド（「ＨＦｅ」）／奇数フィールド（「ＨＦｏ」）の識別特殊データのいずれかをシリアル伝送後、続けて予めメモリに格納設定された補助制御データ（ＣＴＬ１）６の８ビットワード列データを１６ビットワード単位にて読み出し、８Ｂ／１０Ｂ変換後シリアル伝送する。
【０００６】
最後尾には、補助制御データ（ＣＴＬ１）６の読み出し時に算出したデータ列に対する伝送エラーチェック用ＣＲＣＣ１６ビットワードデータ７を付加し、８Ｂ／１０Ｂ変換後シリアル伝送を行う。なお、特殊データ（ＨＦ）３は、インタレースの映像フォーマット信号伝送時は、伝送画像情報に従い、偶数フィールド（「ＨＦｅ」）と奇数フィールド（「ＨＦｏ」）を交互に伝送する必要がある。
【０００７】
２ライン目も１ライン目と同じ補助制御データ（ＣＴＬ２）８を伝送する領域であり、最初に送受信間の有効ラインの同期化を確保するために予め定義された、同期データ（ＨＤｐ）４の有効ライン識別用キャラクタをシリアル伝送し、次に予め定義された２種類の特殊データ（ＨＤｓ）５をシリアル伝送後、１ライン目と同様のデータが時系列的に合成される。ここでの２ライン目は１ライン目と同じ補助制御データである。
【０００８】
３ライン目からは、音声信号９と映像信号１１の伝送を行う。最初に２ライン目と同様に同期データ（ＨＤｐ）４と特殊ワード特殊データ（ＨＤｓ）５を順次時系列的に合成後、サンプリング周波数４８ｋＨｚ、レベル分解能２４ビットの２ｃｈの音声信号伝送ブロック前半の１/２フィールド分の音声信号９が８バイト分時系列的に合成された後に、１画素の構成データワード数が２バイト（１６ビットワード）のディジタルコンポーネント映像信号（ＹＵＶ（４：２：２））１１の有効画素が１３６６×２バイト分合成され、更に、音声信号と映像信号読み出し時に算出した伝送データ列に対するデータ伝送エラー検出用ＣＲＣＣ７が２バイト時系列的に合成される。ここではＣＲＣＣの算出対処範囲は、映像信号にのみに限定してもよい。
【０００９】
４ライン目から３８６ライン目までの３８３ラインは、３ライン目と同様にして音声信号９と映像信号１１を繰り返し合成する。続いて、３８７ラインから７７０ラインまでは、３ライン目から３８６ライン目と同様に、各ラインあたり音声信号１０の８バイトと映像信号１１の１３６６×２バイトの時系列的合成を３８４ライン分繰り返し合成する。ただし、３８７ライン目から７７０ライン目までの３８４ラインの音声信号１０は、サンプリング周波数４８ｋＨｚ、レベル分解能２４ビットの２ｃｈの音声信号伝送ブロック後半の１/２フィールド分の音声信号である。
【００１０】
最後の７７１ライン目の伝送ラインは、映像信号と音声信号の同期再生処理を簡単にするため、伝送処理するマスタークロック周波数が音声信号のサンプリング周波数の整数倍の条件を満たし、かつ、映像信号の有効伝送ライン数を満足する最大公約数から算出される周波数としたときに生じる余分なデータ伝送量である。このため、伝送ラインは無効なデータ領域であるため、同期データ（ＨＤｐ）４と特殊データ（ＨＤｓ）５を時系列的に合成後、余分なデータ伝送分をパディング処理したヌルデータを６１６×２バイト分合成している。
【００１１】
上記の伝送システムでは、送信側では、連続して入力される映像信号を図１０に示した不連続な信号フォーマットで伝送するために、入力映像信号を一旦メモリに記憶し、図１０に示した信号フォーマットの映像信号領域に、有効画素のディジタルコンポーネント映像信号（ＹＵＶ（４：２：２））１１を配置するために、上記のメモリの読み出し制御を行って、不連続に読み出す。他方、受信側では、送信側とは逆に、上記のディジタルコンポーネント映像信号１１を連続的な映像信号に変換するために、一旦メモリに蓄積してその読み出しを制御することで連続的な映像信号を得ている。音声信号も同様である。
【００１２】
【特許文献１】特開２００３−３０２６８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記の伝送システムでは、送信側及び受信側共にメモリが必要であり、更にそのメモリ等のコントロール回路（書き込み／読み出し制御回路）を大規模半導体集積回路（ＬＳＩ）等に搭載する必要があり、システム全体が高価となると共に、システムが煩雑になるという問題がある。
【００１４】
本発明は以上の点に鑑みなされたもので、ディレイラインを利用することにより、メモリ及びその書き込み／読み出し制御回路を不要にして、所望のフォーマットの映像信号を得ることが可能な伝送システム及びそれに用いる映像データ切り替え回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記の目的を達成するため、本発明の伝送システムは、第１の信号フォーマットのディジタル映像信号を、ディジタル音声信号及びフォーマット等に関する制御データと多重化し、かつ、有効画素エリアにディジタル映像信号の有効画素データが配置された構成の第２の信号フォーマットの多重化信号を生成した後、所定の信号形態の伝送信号を生成して伝送路へ送信する送信処理ブロックと、伝送路を介して伝送信号を受信し、その受信伝送信号から復調して得た第２の信号フォーマットの多重化信号から、第１の信号フォーマットのディジタル映像信号とディジタル音声信号とを再生する受信処理ブロックとよりなる伝送システムである。
【００１６】
ここで、上記の送信処理ブロックは、第１の信号フォーマットのディジタル映像信号を、第２の信号フォーマットの多重化信号のあるブロックラインの有効画素エリアの終端の直後から次のブロックラインの有効画素エリアの始端直前までの第１の信号フォーマットのディジタル映像信号の画素伝送期間分に相当する時間及びその２倍以上の時間それぞれ遅延する複数の遅延回路と、第１の信号フォーマットのディジタル映像信号と、複数の遅延回路の各出力ディジタル映像信号とのうち、データ切り替え信号の値に応じて一のディジタル映像信号を出力する選択回路と、多重化信号のあるブロックラインの有効画素エリアの終端における、第１の信号フォーマットのディジタル映像信号の画素の次の画素が、次のブロックラインの有効画素エリアの始端に配置され、かつ、第１の信号フォーマットのディジタル映像信号の各画素が連続して有効画素エリアに配置されるディジタル映像信号が選択回路から出力されるように、第１の信号フォーマットのディジタル映像信号の１ライン分の伝送期間と、第２の信号フォーマットの多重化信号の１ブロックライン分の伝送期間に応じて、データ切り替え信号を生成するデータ切り替え信号発生回路とを有する。
【００１７】
また、上記の受信処理ブロックは、第２の信号フォーマットの多重化信号を、あるブロックラインの有効画素エリアの終端の直後から次のブロックラインの有効画素エリアの始端直前までの多重化信号の画素伝送期間分に相当する時間及びその２倍以上の時間それぞれ遅延する複数の遅延回路と、第２の信号フォーマットの多重化信号と、複数の遅延回路の各出力多重化信号とのうち、データ切り替え信号の値に応じて一の多重化信号を出力する選択回路と、多重化信号のあるブロックラインの有効画素エリアの終端における画素に続いて、次のブロックラインの有効画素エリアの始端の画素が出力され、かつ、第１の信号フォーマットのディジタル映像信号が選択回路から出力されるように、第１の信号フォーマットのディジタル映像信号の１ライン分の伝送期間と、第２の信号フォーマットの多重化信号の１ブロックライン分の伝送期間に応じて、データ切り替え信号を生成するデータ切り替え信号発生回路とを有する。
【００１８】
この発明では、送信処理ブロックでは、第１の信号フォーマットのディジタル映像信号を入力信号として受け、あるブロックラインの有効画素エリアの終端における、第１の信号フォーマットのディジタル映像信号の画素の次の画素が、次のブロックラインの有効画素エリアの始端に配置され、かつ、第１の信号フォーマットのディジタル映像信号の各画素が連続して有効画素エリアに配置されるディジタル映像信号が選択回路から出力することができ、この選択回路から出力されたディジタル映像信号を有効画素エリア内に配置し、ディジタル音声信号及び制御データと多重化した前記の多重化信号を生成することができる。
【００１９】
また、この発明では、受信処理ブロックでは、復調された多重化信号を入力信号として受け、選択回路から多重化信号のあるブロックラインの有効画素エリアの終端における画素に続いて、次のブロックラインの有効画素エリアの始端の画素が出力され、かつ、第１の信号フォーマットのディジタル映像信号を選択回路から出力することができ、この選択回路から第１の信号フォーマットのディジタル映像信号を出力することができる。
【００２０】
また、上記の目的を達成するため、本発明の映像データ切り替え回路は、第１の信号フォーマットのディジタル映像信号と、映像信号以外の情報信号と多重化されており、その有効画素エリアにディジタル映像信号の有効画素データが配置された構成の第２の信号フォーマットの多重化信号とのうち、いずれか一方の信号を入力信号として受け、他方の信号を出力する映像データ切り替え回路であって、
第２の信号フォーマットの多重化信号のあるブロックラインの有効画素エリアの終端の直後から次のブロックラインの有効画素エリアの始端直前までの入力信号の画素伝送期間分に相当する時間及びその２倍以上の時間それぞれ遅延する複数の遅延回路と、入力信号と複数の遅延回路の各出力信号とのうち、データ切り替え信号の値に応じて一の信号を出力する選択回路と、入力信号が第１の信号フォーマットのディジタル映像信号のときには、多重化信号のあるブロックラインの有効画素エリアの終端における、ディジタル映像信号の画素の次の画素が、次のブロックラインの有効画素エリアの始端に配置され、かつ、ディジタル映像信号の各画素が連続して有効画素エリアに配置されるディジタル映像信号が選択回路から出力されるように、入力信号が第２の信号フォーマットの多重化信号のときには、多重化信号のあるブロックラインの有効画素エリアの終端における画素に続いて、次のブロックラインの有効画素エリアの始端の画素が出力され、かつ、第１の信号フォーマットのディジタル映像信号が選択回路から出力されるように、第１の信号フォーマットのディジタル映像信号の１ライン分の伝送期間と、第２の信号フォーマットの多重化信号の１ブロックライン分の伝送期間に応じて、データ切り替え信号を生成するデータ切り替え信号発生回路とを有することを特徴とする。
【００２１】
この発明では、複数の遅延回路と、データ切り替え信号発生回路と、選択回路からなる、メモリ及びその書き込み／読み出し制御回路を有しない構成により、第１の信号フォーマットのディジタル映像信号が入力されたときには、映像信号以外の情報信号と多重化されており、その有効画素エリアに上記のディジタル映像信号の有効画素データが配置された構成の第２の信号フォーマットの多重化信号を出力することができ、上記の第２の信号フォーマットの多重化信号が入力されたときには、上記の第１の信号フォーマットのディジタル映像信号を出力することができる。
【発明の効果】
【００２２】
本発明によれば、メモリ及びその書き込み／読み出し制御回路を有しない構成により、第１の信号フォーマットのディジタル映像信号と、映像信号以外の情報信号と多重化されており、その有効画素エリアに上記のディジタル映像信号の有効画素データが配置された構成の第２の信号フォーマットの多重化信号のうちの一方の信号から他方の信号に変換して出力できるため、映像信号及び音声信号などを同時に伝送するシステムにおいて、伝送のためのフォーマットの制約から映像信号を不連続で多重化信号中の有効画素エリアに配置して送信する送信処理ブロックや、受信した多重化信号中の不連続の映像信号を連続したディジタル映像信号に変換する受信処理ブロックを安価に構成できると共に、メモリ書き込み／読み出し制御回路をＬＳＩ等に搭載する構成としなくてもよいため、伝送システムの構成を簡略化できる。
【発明を実施するための最良の形態】
【００２３】
次に、発明を実施するための最良の形態について図面と共に説明する。図１は本発明になる伝送システムの一実施の形態のブロック図を示す。本実施の形態は、入力されたディジタル映像信号とこのディジタル映像信号に同期したディジタル音声信号とを、これら映像信号及び音声信号のフォーマット等に関する制御データと共に多重化して、例えば図２に示した伝送フォーマットの光信号を生成して光無線送信する光送信処理ブロック１００と、上記の伝送フォーマットの光信号を受信して元のディジタル映像信号とディジタル音声信号を復元する光受信処理ブロック２００とから構成されている。
【００２４】
上記の光送信処理ブロック１００には、本発明の映像データ切り替え回路１０３が設けられ、上記の光受信処理ブロック２００にも、本発明の映像データ切り替え回路２１０が設けられる。本発明の映像データ切り替え回路１０３及び２１０は同一構成で、後述するように、例えば図３の回路系統図のメモリを使用しない構成とされている。なお、映像データ切り替え回路１０３と２１０の違いは、後述するようにデータ切り替え信号（ＣＲＯＳＳ信号）の発生の仕方が相違する。
【００２５】
図１において、まず、光送信処理ブロック１００の構成及び動作について説明する。非圧縮のベースバンドディジタルＨＤ映像信号であり、ブランキング期間を含む１画素の構成データワード数が２バイト（１６ビットワード）のディジタルコンポーネント映像信号が、入力端子１０１を介して１６ビットパラレルで、本発明の映像データ切り替え回路１０３に供給され、ここで連続的に入力されるディジタルコンポーネント映像信号が、例えば図２の映像信号データエリア２７内にメモリを使用しない構成で連続的に配置するような切り替えが行われる。
【００２６】
他方、所定のサンプリング周波数でサンプリングされた左（Ｌ）と右（Ｒ）の計２チャンネル（２ｃｈ）のディジタル音声信号が、入力端子１０２を介して２４ビットパラレルで、ＦＩＦＯで構成された音声メモリと、システムクロック発振器１０６から出力されたシステムクロックが供給される音声メモリの書込み／読出し制御部と、エラー訂正符号生成処理部などからなる音声処理部１０４に供給され、ここでシステムクロックに同期して音声メモリに書き込まれる。
【００２７】
また、音声処理部１０４内の音声メモリに書き込まれたディジタル音声信号は、後述するように、ディジタル映像信号の１フィールド毎に２ブロックに分割管理され、ブロック毎の音声信号のサンプル数が音声メモリに書き込まれた後、ブロック毎に音声メモリから読み出されてエラー訂正符号生成処理部に供給されて伝送エラー検出用符号とエラー訂正符号が生成されて音声メモリに再度書き込まれる。
【００２８】
ここで、音声処理部１０４内の音声メモリから読み出されるディジタル音声信号は、映像データ切り替え回路１０３から出力されるディジタル映像信号のマスタークロック（伝送用システムクロック）を分周したクロックをサンプリングクロックとしており、ディジタル映像信号と同期した関係にある。ディジタル映像信号のマスタークロックを分周したクロックを音声信号のサンプリングクロックとしても目的のサンプリング周波数誤差範囲内に収まることに着目したもので、これにより音声信号と映像信号の同期化を最小限の回路規模で実現できる。
【００２９】
映像データ切り替え回路１０３から出力されたディジタル映像信号と、音声信号処理部１０４内の音声メモリから出力されたディジタル音声信号及び伝送エラー検出用符号とエラー訂正符号とは、制御データ処理部１０５から出力される制御データと共に映像／音声信号合成処理部１０９に供給される。上記の制御データは、前記ディジタル映像信号とディジタル音声信号のフォーマット等に関する８ビットワード列データである。
【００３０】
映像／音声信号合成処理部１０９は、システムクロック発振器１０６からのシステムクロックに同期して伝送タイミング発生回路１０７から出力される伝送タイミング信号に基づき、後述する所定の順序で制御データ、ディジタル音声信号及びディジタル映像信号を１６ビット単位で読み出し、８ビット単位に分割して後８Ｂ／１０Ｂ変換部１１０に供給する。８Ｂ／１０Ｂ変換部１１０は入力されたデータの８Ｂ（８ビット）を１０Ｂ（１０ビット）に変換する回路である。
【００３１】
この８Ｂ／１０Ｂ変換は、伝送信号品質において受信時のＤＣオフセットを回避する符号変換として考えられたもので、広く一般に知られており、８ビットのデータ組み合わせが２５６通りに対して１０ビット変換時の１０２４通り中２５６種類を定義伝送すると共に、特殊キャラクタとして２５６種類以外のデータを何種類か定義し、かつ、受信時の受信セルフクロック発生用キャラクタを特定定義することで安定した受信を可能としている。
【００３２】
８Ｂ／１０Ｂ変換部１１０から１０ビットパラレルで出力された制御データ、ディジタル音声信号及びディジタル映像信号は、１０Ｂパラレル／シリアル変換部１１１に供給され、ここでシリアルデータに変換される。また、特殊データ付加制御部１０８から伝送タイミング発生回路１０７からの伝送タイミングに同期して１０ビットパラレルで読み出された特殊データも、１０Ｂパラレル／シリアル変換部１１１に供給され、ここでシリアルデータに変換される。
【００３３】
上記の特殊データには、後述するように、垂直同期信号としての１０ビットの第１の識別符号と、映像信号がインターレースの場合に偶数フィールドか奇数フィールドかを識別するための１０ビットの第２の識別符号と、ディジタル映像信号及び音声信号のブロックラインスタート識別用としての１０ビットの第３の識別符号と、映像信号単独又は映像信号と音声信号両者のコンテンツ保護としての暗号化処理を行うための暗号化キーチェンジ情報としての１０ビットの第４の識別符号とからなる。
【００３４】
１０Ｂパラレル／シリアル変換部１１１からシリアルに出力されたデータは、所定のフォーマットとされて光送信モジュール１１２により光信号に変換されて光無線伝送路１５０へ光無線送信される。
【００３５】
次に、光送信処理ブロック１００で生成される光信号の伝送フォーマットの一実施の形態について説明する。図２は本発明になる伝送システムの一実施の形態の伝送フォーマットを示す。図２は８Ｂ／１０Ｂ符号変換する前のデータ伝送順序の概念を示している。
【００３６】
同図において、伝送フォーマット２０は、ブランキング期間を含むディジタル映像信号を、その映像信号の有効画素データを包含可能な映像信号データエリア２７を含む横方向のバイト数をａ及び縦方向ブロックライン数をｂとする伝送フォーマットであり、少なくともディジタル映像信号の垂直同期信号と同期関係を保つことを条件にａとｂを定めた伝送フォーマットである。この伝送フォーマット２０の第１ブロックラインは、先頭に同期信号を示す垂直同期信号ＶＳとしての８Ｂ／１０Ｂ特殊符号である第１の識別符号２１を配置し、次に前記ディジタル映像信号がインターレース方式の場合に偶数フィールドか奇数フィールドかを識別するための８Ｂ／１０Ｂ特殊符号ＦＤである第２の識別符号２２を配置し、続いて制御データ２５の８Ｂ／１０Ｂ符号変換データを付加することにより構成される。
【００３７】
伝送フォーマット２０の第２ブロックラインは、先頭から順にディジタル映像信号及び音声信号のブロックラインスタート識別用としての８Ｂ／１０Ｂ特殊符号ＢＳｐである第３の識別符号２３と、暗号化キーチェンジ情報ＢＳｓとしての第４の識別符号２４とを配置し、続いて音声信号データエリア２６内にｃバイト｛ここで、ｃバイト×（ｂ−1）≧（1フィールド内に伝送が必要な音声信号の有効データ量）｝の音声信号データを付加した後、映像信号データエリア２７内にｄバイト｛ここで、ｄバイト×（ｂ−1）≧（1フィールド内に伝送が必要な映像信号の有効データ量）｝の映像信号データを付加することにより構成される。
【００３８】
伝送フォーマット２０の第３ブロックライン以降最終ブロックラインまでの各ブロックラインは、第２ブロックラインと同様に構成される。なお、映像データエリア２７が各ブロックライン当りｄ（＝ａ−ｃ−２−ｅ）バイトであり、かつ、第２ブロックライン以降の各ブロックラインの最後にｅバイトの伝送エラーチェック用ＣＲＣＣコード２８が配置されている。
【００３９】
また、上記の映像信号データエリア２７内には、有効画素データとブランキング信号を配置するが、映像本来のプリ、ポスト等のブランキング期間は最後の方にくるため、ブランキング信号はヌルパディング処理することとなる。伝送フォーマット２０の信号は、８Ｂ／１０Ｂ変換符号化されて１０ビット単位のデータ列を順次パラレル／シリアル変換処理してシリアルデータ列として伝送される。
【００４０】
この信号フォーマットでは、第２ブロックライン以降の各ブロックライン毎に、最後にそのブロックラインの有効画素データ又は有効画素データ及び音声信号データを生成要素とする伝送エラーチェック用ＣＲＣＣコード２８を追加することで、伝送路で発生するエラー状況を把握管理することが可能となり、特に光無線伝送による伝送路の場合に、送信部と受信部のデータ伝送の送達確認や自動追尾機能を実現するのに有効である。
【００４１】
次に、再び図１に戻って、本発明になる伝送システムの一実施の形態の光受信処理ブロック２００の構成及び動作について説明する。光送信処理ブロック１００で生成された、例えば図２に示す信号フォーマットの光信号は、光無線伝送路１５０を経て光受信処理ブロック２００内の光受信モジュール２０１で受信されて光電変換された後、シリアル／１０Ｂパラレル変換部２０２により１０ビットのパラレルデータに変換され、更に１０Ｂ／８Ｂ変換部２０３に供給されて１０ビットパラレルデータが８ビットパラレルデータに変換された後、映像／音声信号分離処理部２０４に１６ビットワード単位でパラレルに供給される。
【００４２】
また、光受信モジュール２０１で受信された光信号は、セルフクロック発振器２０５に供給され、ここで第３の識別符号（ＢＳｐ）２３に基づき、送信側のシステムクロックに同期したセルフクロックが生成されて受信タイミング発生回路２０６に供給される。なお、第３の識別符号２３は、有効ライン毎に定期的に送受信されることにより、受信の際のセルフクロックコレクション機能を満足させるためにも使用される。
【００４３】
一方、特殊データ監視制御部２０７は、ライン伝送の先頭に付加されている予め定義された１個の垂直同期信号（ＶＳ）である第１の識別符号２１を監視しており、この第１の識別符号２１を検出すると、第１の識別符号２１に続いて配置されている第２の識別符号（ＦＤ）２２に基づき、偶数フィールドか奇数フィールドかを識別し、受信タイミング発生回路２０６から出力される受信タイミング信号を制御する。
【００４４】
映像／音声信号分離処理部２０４は、受信タイミング発生回路２０６からの受信タイミング信号に基づき、映像信号データと音声信号データと制御データとに分離され、映像信号データは、後述する本発明の映像データ切り替え回路２１０に供給され、音声データは音声信号処理部２１１内のＦＩＦＯで構成された音声メモリに書き込まれ、制御データは、制御データ処理部２０８に供給される。
【００４５】
映像データ切り替え回路２１０は、図２のフォーマットで不連続に伝送されたディジタル映像信号を、メモリを使用しない構成で連続的なフォーマットのディジタル映像信号に変換して合成回路２１２へ出力する。一方、制御データ処理部２０８により再生表示部側を設定制御するための映像フォーマットや表示部設定情報等の制御データを処理して得た信号を映像タイミング発生回路２０９に供給し、ここで垂直同期信号と水平同期信号とを所定のタイミングで生成させて合成回路２１２に供給する。
【００４６】
合成回路２１２は、映像タイミング発生回路２０９からの垂直同期信号、水平同期信号を、それぞれ所定のタイミングで、映像データ切り替え回路２１０から１画素の１６ビット単位で１ラインずつ出力される有効ライン区間の映像信号データ及びブランキング信号に時系列的に合成してディジタル映像信号を生成し、そのディジタル映像信号を出力端子２１３を介して図示しない表示部へ出力する。
【００４７】
一方、音声信号処理部２１１は、内部の音声メモリに書き込まれた音声データを読み出して、内部のエラー訂正処理部にてエラー訂正処理を行って音声メモリに再び書き戻し、受信タイミング発生回路２０６からの受信タイミング信号に同期して音声メモリからディジタル音声信号として読み出し、出力端子２１４へ出力する。
【００４８】
このように、本実施の形態によれば、各伝送ラインでの有効画素データは必ずしも各ライン毎に完結する必要がなく、伝送に必要な音声データ量を満足させるブロックライン数を最優先処理することを前提とし、非圧縮のベースバンドディジタル映像信号とディジタル音声信号との間には、最低限、前記ディジタル映像信号の垂直同期信号と同期関係を保つことを条件に、伝送フォーマットの横方向のバイト数ａと縦方向ブロックライン数ｂを定めることにより、非圧縮のベースバンドディジタルＨＤ映像信号をディジタル音声信号と共に単一光で伝送できる。
【００４９】
また、本実施の形態によれば、図２に示した伝送フォーマットを用いることで、比較的自由度を高い伝送フォーマットとして運用可能であり、送信側と受信側のエンコード／デコード処理も回路規模が小さな回路で処理速度速くでき、映像信号と音声信号の同期再生が容易なシステムを構成することが可能である。
【００５０】
更に、本実施の形態では、映像データ切り替え回路１０３及び２１０は、ＦＩＦＯのようなメモリ及びその書き込み／読み出し制御回路を有しない、後述するセレクタ及び遅延回路等からなる簡単かつ安価な構成のディジタル回路で構成されるため、システム全体のコストを前記特許文献１記載の伝送システムよりも低減できると共に、回路構成も簡単化できる。
【００５１】
次に、本発明の映像データ切り替え回路の実施の形態について図面と共に説明する。図３は本発明になる映像データ切り替え回路の一実施の形態の回路系統図を示す。同図に示すように、本実施の形態の映像データ切り替え回路は、データ切り替え信号発生回路３００、セレクタ４０１、遅延回路としてのＤ型フリップフロップ（ＤＦＦ）４０２及び４０３から構成されている。
【００５２】
データ切り替え信号発生回路３００は、パルス発生回路３０１及び３０２と、それぞれ１２ビットカウンタであるイメージカウンタ３０３及びフォーマットカウンタ３０４と、２ビットのデータ切り替え信号（ＣＲＯＳＳ信号）を出力する切り替え回路３０５とから構成されている。イメージカウンタ３０３及びフォーマットカウンタ３０４は、それぞれ同一のクロックをカウントするようになされている。
【００５３】
セレクタ４０１は、１６ビットの入力映像データと、その入力映像データを６クロック遅延するＤＦＦ４０２の出力映像データと、上記入力映像データを１２クロック遅延するＤＦＦ４０３の出力映像データとを入力信号として受け、これら３つの入力映像データの中からデータ切り替え信号（ＣＲＯＳＳ信号）の値に応じて、一の映像データを選択して出力する。なお、上記の１クロック周期は、１６ビットの映像データ伝送期間に相当する。
【００５４】
次に、本実施の形態の映像データ切り替え回路の動作について説明する。まず、光送信処理ブロック１００の映像データ切り替え回路１０３の場合の動作について説明する。図３のパルス発生回路３０１及び３０２には、図１の制御データ処理部１０５から出力されるスタートパルスがそれぞれ供給され、パルス発生回路３０１には、制御データ処理部１０５から偶数フィールドか奇数フィールドかの判定フラグである偶奇フィールド判定フラグも供給される。
【００５５】
パルス発生回路３０１及び３０２はスタートパルスが入力されると、クリアパルスを出力してイメージカウンタ３０３及びフォーマットカウンタ３０４を同時にクリアする（初期化する）。これにより、データ切り替え信号の値は０（ＣＲＯＳＳ＝０）となり、セレクタ４０１は１６ビットの入力映像データを選択出力する。
【００５６】
ここで、映像データ切り替え回路１０３に入力される１６ビットの映像データは、図４に３０で示すように、その１画面の映像データ３１が、有効画素エリアの映像データ３２とブランキング期間の映像データ３３とからなる第１の信号フォーマットのディジタル映像信号（図１の非圧縮のベースバンドディジタルＨＤ映像信号）であり、その水平方向の長さはtx-total_pixelで表わされ、この長さを示す信号がパルス発生回路３０１及び３０２にそれぞれ入力される。
【００５７】
これに対し、映像データ切り替え回路１０３から出力される１６ビットの映像データは、図５に４０で示すように、１画面の伝送される信号フォーマットのデータのうち、水平方向ａバイト、垂直方向ｂブロックラインのうちの有効画素エリア４１のデータである。なお、この有効画素エリア４１は、図２に示した信号フォーマットの映像データエリア２７に相当する。また、この図５及び図２の信号フォーマットの水平方向の長さは、図５にtotal_pixel_widthで示す長さ（ａバイト）に相当し、この長さを示す信号が図３の切り替え回路３０５に供給される。
【００５８】
イメージカウンタ３０３及びフォーマットカウンタ３０４は、上記の初期化後、セレクタ４０１の入力映像データの画素伝送期間に同期したクロックをそれぞれ同時に計数し始め、その計数値を切り替え回路３０５に供給すると共に、入力側に設けられているパルス発生回路３０１、３０２に供給する。イメージカウンタ３０３及びフォーマットカウンタ３０４の計数単位は、イメージカウンタ３０３の方がフォーマットカウンタ３０４よりも大きく歩進するようになされている。これにより、イメージカウンタ３０３は上記のクロックの計数により図８に破線Iで示すようにその計数値が変化し、フォーマットカウンタ３０４の計数値は図８に細実線IIで示すように変化していく。
【００５９】
また、イメージカウンタ３０３の計数値は、図８に破線Iで示すように、映像データ切り替え回路１０３の図６に示す入力映像データの１フィールドの各ラインの伝送周期に対応して変化する。すなわち、図６に示す入力映像データの最初のラインは、最初の画素Ａ０からＤ０であるとし、２ライン目以降の各ラインの最後の画素をＤ１、・・・、Ｄｎで表わすと、Ａ０からＤ０までは、図８に破線Iで示すように単調増加し、パルス発生回路３０１がイメージカウンタ３０３の計数値がＤ０のときの値になったことを検出すると、クリアパルスを出力してイメージカウンタ３０３をクリアする。以下、同様にしてイメージカウンタ３０３の計数値は、上記入力映像データの各ラインの伝送周期に対応して変化する。
【００６０】
これに対し、フォーマットカウンタ３０４の計数値は、図８に細実線IIで示すように、映像データ切り替え回路１０３の図７に示す出力映像データの１フィールドの各ラインに対応した伝送周期で変化する。すなわち、図７に示す出力映像データは、図２及び図５に示した信号フォーマットの有効画素エリア４１で伝送するため、有効画素エリア４１の各ブロックラインの最初の画素位置に対応する位置を図５及び図７に垂直方向のＬｉｎｅ１で示し、最後の画素位置に対応する位置を図５及び図７に垂直方向のＬｉｎｅ２で示すものとする。
【００６１】
また、図７にＬｉｎｅ１における画素位置を各ブロックライン毎に上から下方向に順にＢ０、Ｂ１、Ｂ２、・・・、Ｂｎとし、またＬｉｎｅ２における画素位置を各ブロックライン毎に上から下方向に順にＣ０、Ｃ１、Ｃ２、・・・、Ｃｎとすると、フォーマットカウンタ３０４の計数値は、図８に細実線IIで示すように、Ａ０のときの計数値からＣ０のときの計数値まで単調増加し、パルス発生回路３０２がフォーマットカウンタ３０４の計数値がＣ０のときの値になったことを検出すると、クリアパルスを出力してフォーマットカウンタ３０４をクリアする。以下、同様にしてフォーマットカウンタ３０４の計数値は、上記出力映像データの各ラインの伝送周期に対応した周期で変化する。
【００６２】
切り替え回路３０５は、図８に示すように、フォーマットカウンタ３０４の計数値が、セレクタ４０１から図７にＣ０で示した画素が出力されるときの値になった直後、フォーマットカウンタ３０４の計数値がクリアされるので、この時イメージカウンタ３０３の計数値を見て、その値が最大値以下であるときには、図８に太実線IIIで示すようにデータ切り替え信号の値を１（ＣＲＯＳＳ＝１）とする。これにより、セレクタ４０１は、遅延されていない入力映像データを図６及び図７にＡ０で示す画素から出力し始め、図７にＬｉｎｅ２で示す画素Ｃ０を出力した後、続いてＤＦＦ４０２により６クロック遅延された入力映像データを出力し始める。
【００６３】
ここで、図７に示したあるラインのＬｉｎｅ２の直後の画素から次のラインのＬｉｎｅ１の直前の画素までは、６クロック伝送分の画素（すなわち、６画素）であることを前提としているので、上記のセレクタ４０１の切り替えにより、図７の画素Ａ０からＣ０までは、遅延されていない入力映像データがそのまま出力され、図７の画素Ｂ１からは６クロック分遅延された入力映像データ、すなわち、画素Ｃ０で出力された同じ１ライン目の入力映像データの次の画素の映像データから出力されることになる。すなわち、入力映像データは欠落することなく、連続的に図５及び図７の有効画素エリア４１内で伝送されることになる。
【００６４】
続いて、切り替え回路３０５は、図８に示すように、イメージカウンタ３０３の計数値が、セレクタ４０１から図６にＤ０で示した１ラインの最後の画素が出力されたときの値（最大値）になると、図８に太実線IIIで示すように、データ切り替え信号の値を０（ＣＲＯＳＳ＝０）とする。これにより、セレクタ４０１は、それまで出力していたＤＦＦ４０２により６クロック遅延された入力映像データの１ライン目の最後の画素Ｄ０から、遅延されていない入力映像データの２ライン目の最初の画素から出力する。従って、この場合も、図６に示す構成の入力映像データは、欠落することなく連続的に出力される。
【００６５】
入力映像データの１ライン目の最後の画素Ｄ０がセレクタ４０１から出力されると、イメージカウンタ３０３がクリアされ、その計数値は図８に破線Iで示すように再び単調増加し始める。続いて、切り替え回路３０５は、図８に示すように、フォーマットカウンタ３０４の計数値が、セレクタ４０１から図７にＣ１で示した画素が出力されたときの値（最大値）になると、図８に太実線IIIで示すように、データ切り替え信号の値を１（ＣＲＯＳＳ＝１）とする。これにより、セレクタ４０１は、図７にＬｉｎｅ２で示す画素Ｃ１を出力した後、続いてＤＦＦ４０２により６クロック遅延された入力映像データを出力し始める。
【００６６】
従って、図７の画素Ｂ２からは６クロック分遅延された入力映像データ、すなわち、画素Ｃ１で出力された同じ２ライン目の入力映像データの次の画素の映像データから出力されることになる。続いて、切り替え回路３０５は、図８に示すように、フォーマットカウンタ３０４の計数値が、セレクタ４０１から図７にＣ２で示した画素が出力されたときの値（最大値）になると、図８に太実線IIIで示すように、データ切り替え信号の値を２（ＣＲＯＳＳ＝２）とする。
【００６７】
これにより、セレクタ４０１はそれまで出力していたＤＦＦ４０２により６クロック遅延された入力映像データの画素Ｃ１から、ＤＦＦ４０３により１２クロック遅延された入力映像データを切り替え出力する。この結果、図７の画素Ｃ１までは、６クロック遅延された入力映像データが出力され、図７の画素Ｂ２からはそれよりも相対的に更に６クロック分遅延された入力映像データ、すなわち、画素Ｃ１で出力された同じ２ライン目の入力映像データの次の画素の映像データから出力されることになる。すなわち、入力映像データは欠落することなく、連続的に図５及び図７の有効画素エリア４１内で伝送されることになる。
【００６８】
続いて、切り替え回路３０５は、図８に示すように、イメージカウンタ３０３の計数値が、セレクタ４０１から図７にＤ１で示した、入力映像データの２ライン目の最後の画素が出力されたときの値（最大値）になると、図８に太実線IIIで示すように、データ切り替え信号の値を０（ＣＲＯＳＳ＝０）とする。これにより、セレクタ４０１は、それまで出力していたＤＦＦ４０２により１２クロック遅延された入力映像データの２ライン目の最後の画素Ｄ０から、遅延されていない入力映像データの３ライン目の最初の画素から出力する。従って、この場合も、図６に示す構成の入力映像データは、欠落することなく連続的に出力される。
【００６９】
以下、上記と同様の動作が繰り返されることにより、図６に示した画像構成の連続的に入力される映像データは、ＦＩＦＯのようなメモリやその書き込み／読み出し制御回路を使用しなくても、図５及び図７に示した有効画素エリア４１内に連続的に配置されてセレクタ４０１から出力される。なお、図７の左端からＬｉｎｅ１までの例えば５クロック期間で伝送される５つの画素は伝送されないが、これは図６に示した有効画素エリア３２の外のブランキング期間内の画素であり、その一部が伝送されなくても問題はない。
【００７０】
なお、図３において、偶奇フィールド判定フラグをパルス発生回路３０１に入力しているのは、インターレースモードに対応するためである。イメージカウンタ３０３にクリア信号が送られると、イメージカウンタ３０３がクリア（リセット）されるが、そのリセットされる値が偶奇フィールド判定フラグによって異なるようにされている。イメージカウンタ３０３は２フィールド分をカウントしているためである。プログレッシブモードの場合は、偶奇フィールド判定フラグの値に関係なく、イメージカウンタ３０３がクリア信号が入力されると所定の値にクリアされる。
【００７１】
また、図３では、セレクタ４０１に使用／不使用信号が供給されるようにしているが、これは映像データ切り替え回路１０３がＦＩＦＯのようなメモリとその書き込み／読み出し制御回路からなるメモリ回路を併せて有する構成とした場合、そのメモリ回路を使用するか使用しないかを指示する信号であり、本実施の形態のようにメモリ回路を不使用とする場合は、セレクタ４０１は上記の動作をするが、従来と同様にメモリ回路を使用する場合は、セレクタ４０１はＣＲＯＳＳ＝０の状態に固定され、入力映像データを遅延することなく、そのままメモリ回路へ出力する。
【００７２】
次に、図３の映像データ切り替え回路が、図１の光受信処理ブロック２００の映像データ切り替え回路２１０である場合の動作について説明する。図３のパルス発生回路３０１及び３０２には、図１の映像／音声信号分離処理部２０４から出力されるスタートパルスがそれぞれ供給され、パルス発生回路３０１には、受信タイミング発生回路２０６から偶数フィールドか奇数フィールドかの判定フラグである偶奇フィールド判定フラグも供給される。
【００７３】
この場合、セレクタ４０１には入力映像データとして図５及び図７に示した有効画素エリア４１内の映像データが入力され、これを図４及び図６に示した構成の元の映像データに変換して出力する。そのため、イメージカウンタ３０３の計数値は図９に破線IVで、また、フォーマットカウンタの計数値は、同図に細実線Vで示すように、前述した送信側回路と同様に変化するが、切り替え回路３０５から出力されるデータ切り替え信号（ＣＲＯＳＳ信号）の値は、同図に太実線VIで示すように、基本的には２（ＣＲＯＳＳ＝２）とされ、ＤＦＦ４０３で１２クロック遅延された映像データを選択する。
【００７４】
それ以外は、送信側と同様の動作を行うことにより、セレクタ４０１に入力された図５及び図７に示した有効画素エリア４１内の映像データは、図４及び図６に示した構成の元の連続した映像データに変換されて出力される。なお、従来と同様にメモリ回路を使用する場合は、セレクタ４０１は使用／不使用指定信号により、ＣＲＯＳＳ＝２の状態に固定される。
【００７５】
また、セレクタ４０１に入力される映像データの最大の遅延量は、イメージカウンタ３０３の最大値とフォーマットカウンタ３０４の最大値で一義的に決まり、遅延回路の回路数は３以上の場合もあり、遅延時間も、あるブロックラインの有効画素エリアの終端の直後から次のブロックラインの有効画素エリアの始端直前までの多重化信号の画素伝送期間分に相当する時間及びその２倍以上の時間遅延することもある。
【００７６】
なお、本発明は上記の実施の形態に限定されるものではなく、例えば伝送フォーマットは、電気信号を光信号に変換してシリアル伝送するだけではなく、光信号に変換することなく直接電気信号のまま、ツイストケーブルや同軸ケーブルで伝送することも可能であることはいうまでもない。また、制御データは複数本のラインで分割して伝送するようにしてもよい。また、ブランキング期間の一部を伝送するようにしているが、ブラキング期間は伝送しなくても実際の表示には問題がないので、ブランキング期間を伝送しないフォーマットに本発明を適用することもできる。
【００７７】
また、ディジタル映像信号が、プログレッシブ走査方式で表示されるべき映像信号の場合には、８Ｂ／１０Ｂ特殊記号である第２の識別符号３は、偶数フィールド／奇数フィールドの識別は不要のため、どちらか一方の識別符号に固定するか、インターレースと同様に交互に識別符号を付加してもよい。
【００７８】
また、本発明の実施例でのディジタル音声信号は、ディジタル映像信号の１フィールド毎に２ブロックに分割管理されているが、エラー訂正処理部の構成を替えることで１ブロックで処理したり、２分割以上の分割管理をしてもよい。
【産業上の利用可能性】
【００７９】
本発明は非圧縮のベースバンドディジタルＨＤ（High-Definition）映像信号とディジタル音声信号と制御データとを合成し多重化した信号を、光無線伝送手段又は光信号伝送ケーブル手段を用いてシリアル伝送し、光信号を受信した後、映像信号、音声信号及び制御信号を分離し、映像信号と音声信号とを再生することを可能とした映像・音声の光無線伝送装置又は光信号ケーブル伝送装置に利用できる。
【図面の簡単な説明】
【００８０】
【図１】本発明の伝送システムの一実施の形態のブロック図である。
【図２】本発明システムで伝送する信号の信号フォーマットの一例を示す図である。
【図３】本発明の映像データ切り替え回路の一実施の形態の回路系統図である。
【図４】本発明において送信側で変換される前、又は受信側で変換された後の映像信号のフォーマットを示す図である。
【図５】本発明において、送信側で変換された後の、又は受信側で変換される前の伝送信号の信号フォーマットの一例を示す図である。
【図６】図３の動作説明用の送信側で変換される前、又は受信側で変換された後の映像信号の画素位置を示す図である。
【図７】図３の動作説明用の送信側で変換された後の、又は受信側で変換される前の伝送信号の画素位置を示す図である。
【図８】送信側の図３の回路の動作説明図である。
【図９】受信側の図３の回路の動作説明図である。
【図１０】従来の伝送信号の信号フォーマットの一例を示す図である。
【符号の説明】
【００８１】
３２、４１  有効画素エリア
１００  光送信処理ブロック
１０１  ディジタル映像信号入力端子
１０３、２１０  映像データ切り替え回路
１０５  制御データ処理部
１０９  映像／音声信号合成処理部
１１２  光送信モジュール
２００  光受信処理ブロック
２０１  光受信モジュール
２０４  映像／音声信号分離処理部
２１３  ディジタル映像信号出力端子
３００  データ切り替え信号発生回路
３０１、３０２  パルス発生回路
３０３  イメージカウンタ
３０４  フォーマットカウンタ
３０５  切り替え回路
４０１  セレクタ
４０２  ６クロック遅延用Ｄ型フリップフロップ（ＤＦＦ）
４０３  １２クロック遅延用Ｄ型フリップフロップ（ＤＦＦ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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