(57)【要約】【課題】ポリシリコン配線の表面においてシリサイド膜が高抵抗化する領域をできにくくし、かつポリシリコン配線に導入されたＰ型不純物がＮ型素子領域に拡散することが抑制できる半導体装置の製造方法を提供する。【解決手段】素子分離膜２を形成し、次いで、第１及び第２ゲート酸化膜４ｂ，４ａを形成する。次いで、第１ゲート電極４ｂ、第２ゲート電極４ａ、及びポリシリコン配線４ｃを形成する。第１の境界線Ｓより第１素子領域１ｂ側に位置するポリシリコン配線４ｃ、及び第１ゲート電極４ｂに、Ｎ型の不純物を注入する。また、第２の境界線Ｍより第２素子領域側１ａに位置するポリシリコン配線４ｃ、及び第２ゲート電極４ａに、Ｐ型の不純物を注入する。第1の境界線Ｓは、第１素子領域１ｂと第２素子領域１ａの中間１ｂより第２素子領域１ａ側に設定され、第２の境界線Ｍは、中間に設定される。【選択図】      図６
2006108469.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、第１素子領域及び第２素子領域を分離する素子分離膜を形成する工程と、
前記半導体基板に、前記第１及び第２素子領域それぞれに位置する第１及び第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に位置する第１ゲート電極、前記第２ゲート絶縁膜上に位置する第２ゲート電極、及び、前記素分離膜上に位置し、かつ前記第１及び第２ゲート電極を接続するポリシリコン配線を形成する工程と、
第１の境界線より前記第１素子領域側に位置する前記ポリシリコン配線、及び前記第１ゲート電極に、Ｎ型の不純物を注入する工程と、
第２の境界線より前記第２素子領域側に位置する前記ポリシリコン配線、及び前記第２ゲート電極に、Ｐ型の不純物を注入する工程と、
前記第1ゲート電極上、前記ポリシリコン配線上、及び前記第２ゲート電極上それぞれに、シリサイド層を形成する工程と、
前記第1ゲート電極、前記ポリシリコン配線、及び前記第２ゲート電極を熱処理することにより、前記Ｎ型及びＰ型の不純物を活性化する工程と、
を具備し、
前記第1の境界線は、前記ポリシリコン配線の中間より前記第２素子領域側に設定され、前記第２の境界線は、前記中間に設定される半導体装置の製造方法。
【請求項２】
前記第１素子領域と前記第２素子領域の間隔は、１２００ｎｍ以下である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ポリシリコン配線及び前記第１ゲート電極にＮ型の不純物を注入する工程は、
前記ポリシリコン配線上、前記第１ゲート電極上、及び前記第２ゲート電極上にフォトレジスト膜を形成する工程と、
前記フォトレジスト膜を露光する工程と、
前記フォトレジスト膜を現像することにより、前記第１の境界線より前記第１素子領域側に位置する前記ポリシリコン配線、及び前記第１ゲート電極上に開口部を有するレジストパターンを形成する工程と、
前記レジストパターンをマスクとしてＮ型の不純物を注入する工程と、
を具備し、
前記第１の境界線の位置を、前記フォトレジスト膜の露光条件を調整することで設定する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の境界線と前記中間の距離は、２００ｎｍ以上５００ｎｍ以下である請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記P型の不純物はボロンである請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
半導体基板上に形成され、第１素子領域及び第２素子領域を分離する素子分離膜と、
前記半導体基板に形成され、前記第１素子領域に位置する第１ゲート絶縁膜と、
前記半導体基板に形成され、前記第２素子領域に位置する第２ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記素子分離膜上に形成され、前記第１及び第２ゲート電極を互いに接続するポリシリコン配線と、
前記第１及び第２ゲート電極それぞれの上、及び前記ポリシリコン配線上に形成されたシリサイド膜と、
を具備し、
前記第１素子領域と前記第２素子領域の中間より前記第２素子領域側に設定された第１の境界線より、前記第１素子領域側に位置する前記ポリシリコン配線及び前記第１のゲート電極には、Ｎ型の不純物が導入され、
前記中間と前記第１の境界線の間に位置する前記ポリシリコン配線には、Ｐ型及びＮ型の不純物それぞれが導入され、
前記中間より前記第２の素子領域側に位置する前記ポリシリコン配線、及び前記第２ゲート電極には、Ｐ型の不純物が導入されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、ポリシリコン配線の表面においてシリサイド膜が高抵抗化する領域をできにくくし、かつポリシリコン配線に導入されたＰ型不純物がＮ型素子領域に拡散することを抑制できる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図７の各図は、半導体装置の従来の製造方法を説明するための断面図である。まず図７（ａ）に示すように、シリコン基板１０１上に素子分離膜１０２を形成し、Ｐ型素子領域１０１ａとＮ型素子領域１０１ｂを分離する。次いで、Ｐ型素子領域１０１ａ及びＮ型素子領域１０１ｂそれぞれに、ゲート酸化膜１０３ａ，１０３ｂを形成する。次いで、ゲート酸化膜１０３ａ，１０３ｂそれぞれ上に、ゲート電極１０４ａ，１０４ｂを形成する。ゲート電極１０４ａ，１０４ｂは、素子分離膜１０２上のポリシリコン配線１０４ｃによって互いに接続している。
【０００３】
そして、Ｐ型素子領域１０１ａ、及びポリシリコン配線１０４ｃのうちＰ型素子領域１０１ａ側の半分をレジストパターン１１０により覆い、その後、レジストパターン１１０をマスクとしてＮ型不純物を注入する。これにより、Ｎ型素子領域１０１ｂには、Ｎ型トランジスタのソース及びドレインとなるＮ型不純物領域（図示せず）が形成される。このとき、ポリシリコン配線１０４ｃのうちＮ型素子領域１０１ｂ側の半分、及びゲート電極１０４ｂにもＮ型不純物が注入される。
【０００４】
その後、図７（ｂ）に示すように、レジストパターン１１０を除去する。次いで、ポリシリコンパターン１０４のうちＮ型素子領域１０１ｂ側の半分、及びＮ型素子領域１０１ｂをレジストパターン１１２により覆い、その後、レジストパターン１１２をマスクとしてＰ型不純物を注入する。これにより、Ｐ型素子領域１０１ａには、Ｐ型トランジスタのソース及びドレインとなるＰ型不純物領域（図示せず）が形成される。このとき、ポリシリコン配線１０４ｃのうちＰ型素子領域１０１ａ側の半分、及びゲート電極１０４ａにもＰ型不純物が注入される。
【０００５】
その後、図７（ｃ）に示すように、レジストパターン１１２を除去する。次いで、全面上に金属膜（例えばチタン膜またはコバルト膜）を形成し、その後熱処理を行う、これにより、ゲート電極１０４ａ，１０４ｂそれぞれ上、及びポリシリコン配線１０４ｃ上には、低抵抗のシリサイド膜１０９が形成される。次いで、シリサイド化していない金属膜を除去する。
このような技術は、例えば特許文献１に記載されている。
【特許文献１】特開２００２−７６１３８号公報（図４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ポリシリコン配線上の金属膜がシリサイド化するためには、ポリシリコン配線に不純物が十分に含まれているのが好ましい。しかし、不純物の注入を行うときのレジストパターンに位置ずれが生じた場合、例えば図７（ｂ）の符号１０４ｄで示すように、ポリシリコンパターンに、不純物が十分に導入されない領域が生じることがある。この領域は、不純物濃度が低いので金属膜のシリサイド化が不十分となり、金属シリサイド膜の抵抗が高くばらつくことがある。
【０００７】
これを防止する方法として、ポリシリコン配線上に、Ｎ型不純物とＰ型不純物の双方が注入されたオーバーラップ領域を形成することが考えられる。このとき、Ｎ型不純物が導入される領域とＰ型不純物が導入される領域の双方を広げることによりオーバーラップ領域を形成すると、Ｐ型不純物が導入される領域が、Ｎ型素子領域に近づく（例えば上記した特許文献１の図１〜図３参照）。
【０００８】
一方、Ｐ型不純物としてはボロンがよく用いられるが、ボロンは、シリサイド膜中を熱拡散しやすい。このため、ポリシリコン配線のうちＰ型不純物が導入される領域が、Ｎ型素子領域に近づくと、ボロンがシリサイド膜を経由してＮ型素子領域まで拡散し、Ｎ型トランジスタの特性に影響を与える可能性がある。
【０００９】
本発明は、上記のような事情を考慮してなされたものであり、その目的は、ポリシリコン配線の表面においてシリサイド膜が高抵抗化する領域をできにくくし、かつポリシリコン配線に導入されたＰ型不純物がＮ型素子領域に拡散することを抑制できる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、
半導体基板上に、第１素子領域及び第２素子領域を分離する素子分離膜を形成する工程と、
前記半導体基板に、前記第１及び第２素子領域それぞれに位置する第１及び第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に位置する第１ゲート電極、前記第２ゲート絶縁膜上に位置する第２ゲート電極、及び、前記素分離膜上に位置し、かつ前記第１及び第２ゲート電極を接続するポリシリコン配線を形成する工程と、
第１の境界線より前記第１素子領域側に位置する前記ポリシリコン配線、及び前記第１ゲート電極に、Ｎ型の不純物を注入する工程と、
第２の境界線より前記第２素子領域側に位置する前記ポリシリコン配線、及び前記第２ゲート電極に、Ｐ型の不純物を注入する工程と、
前記第1ゲート電極上、前記ポリシリコン配線上、及び前記第２ゲート電極上それぞれに、シリサイド層を形成する工程と、
前記第1ゲート電極、前記ポリシリコン配線、及び前記第２ゲート電極を熱処理することにより、前記Ｎ型及びＰ型の不純物を活性化する工程と、
を具備し、
前記第1の境界線は、前記第１素子領域と前記第２素子領域の中間より前記第２素子領域側に設定され、前記第２の境界線は、前記中間に設定される。
【００１１】
この半導体装置によれば、第1の境界線は、前記第１素子領域と前記第２素子領域の中間より前記第２素子領域側に設定され、前記第２の境界線は、前記中間に設定されているため、第１の境界線と第２の境界線に挟まれた領域には、Ｎ型の不純物及びＰ型の不純物の双方が導入される。このため、不純物を注入する工程においてマスクの位置ずれが生じても、ポリシリコン配線には、不純物が導入されていない領域が生じにくい。従って、ポリシリコン配線の表面において、シリサイド膜が高抵抗化する領域は生じにくくなる。
【００１２】
また、Ｐ型の不純物は、ポリシリコン配線のうち、第１素子領域と第２素子領域の中間より第２素子領域側に位置する部分に導入されている。従って、ポリシリコン配線に導入されたＰ型不純物は、Ｎ型素子領域に拡散しにくい。
【００１３】
第１素子領域及び第２素子領域の間隔は、１２００ｎｍ以下であってもよい。第１の境界線と中間の距離は、２００ｎｍ以上５００ｎｍ以下であってもよい。
【００１４】
ポリシリコン配線及び第１ゲート電極にＮ型の不純物を注入する工程は、ポリシリコン配線上、第１ゲート電極上、及び第２ゲート電極上にフォトレジスト膜を形成する工程と、フォトレジスト膜を露光する工程と、フォトレジスト膜を現像することにより、第１の境界線より第１素子領域側に位置するポリシリコン配線、及び第１ゲート電極上に開口部を有するレジストパターンを形成する工程と、レジストパターンをマスクとしてＮ型の不純物を注入する工程とを具備し、第１の境界線の位置を、フォトレジスト膜の露光条件を調整することで設定してもよい。
【００１５】
本発明に係る半導体装置は、
半導体基板上に形成され、第１素子領域及び第２素子領域を分離する素子分離膜と、
前記半導体基板に形成され、前記第１素子領域に位置する第１ゲート絶縁膜と、
前記半導体基板に形成され、前記第２素子領域に位置する第２ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記素子分離膜上に形成され、前記第１及び第２ゲート電極を互いに接続するポリシリコン配線と、
前記第１及び第２ゲート電極それぞれの上、及び前記ポリシリコン配線上に形成されたシリサイド膜と、
を具備し、
前記第１素子領域と前記第２素子領域の中間より前記第２素子領域側に設定された第１の境界線より、前記第１素子領域側に位置する前記ポリシリコン配線及び前記第１のゲート電極には、Ｎ型の不純物が導入され、
前記中間と前記第１の境界線の間に位置する前記ポリシリコン配線には、Ｐ型及びＮ型の不純物それぞれが導入され、
前記中間より前記第２の素子領域側に位置する前記ポリシリコン配線、及び前記第２ゲート電極には、Ｐ型の不純物が導入されている。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明の実施の形態について説明する。図１は、第１の実施形態に係る半導体装置の平面概略図である。この半導体装置において、Ｐ型素子領域１ａとＮ型素子領域１ｂが素子分離膜２によって分離されている。Ｐ型素子領域１ａにはＰ型トランジスタが形成されており、Ｎ型素子領域１ｂにはＮ型トランジスタが形成されている。
Ｐ型トランジスタは、Ｐ型ゲート電極４ａ、ならびにソース及びドレインとなるＰ型不純物領域７ａを有しており、Ｎ型トランジスタは、Ｎ型ゲート電極４ｂ、ならびにソース及びドレインとなるＮ型不純物領域７ｂを有している。
【００１７】
Ｐ型ゲート電極４ａは、素子分離膜２上のポリシリコン配線４ｃを介して、Ｎ型ゲート電極４ｂに接続している。Ｐ型ゲート電極４ａ，Ｎ型ゲート電極４ｂ、及びポリシリコン配線４ｃは一体的に形成されており、それぞれシリサイド膜が積層されている。また、側壁にはサイドウォール５が形成されている。
【００１８】
Ｐ型ゲート電極４ａにはＰ型不純物が導入されており、Ｎ型ゲート電極４ｂにはＮ型不純物が導入されている。ポリシリコン配線４ｃには、Ｐ型素子領域１ａ側から順に、Ｐ型不純物が導入されたＰ型領域４ｄ、Ｐ型及びＮ型不純物の両方が導入されたオーバーラップ領域４ｆ、及びＮ型不純物が導入されたＮ型領域４ｅが設けられている。Ｐ型領域４ｄとオーバーラップ領域４ｆの境界Ｓは、Ｐ型素子領域１ａとＮ型素子領域１ｂの中間ＭよりややＰ型素子領域１ａ側に設定されており、オーバーラップ領域４ｆとＮ型領域４ｅの境界は、中間Ｍに設定されている。
【００１９】
次に、図２〜図６を用いて、図１に示した半導体装置の製造方法について説明する。図２、図３、図５及び図６において、（Ａ）は図１のＡ−Ａ断面に相当する断面図であり、（Ｂ）は図１のＢ−Ｂ断面に相当する断面図であり、（Ｃ）は図１のＣ−Ｃ断面に相当する断面図である。図４は、図３のレジストパターンを形成する方法を説明するための平面概略図である。
【００２０】
まず、図２の各図に示すように、シリコン基板１に素子分離膜２を形成し、Ｐ型素子領域１ａとＮ型素子領域１ｂとを分離する。素子分離膜２はＬＯＣＯＳ法により形成されてもよいし、トレンチアイソレーション法によりシリコン基板１に埋め込まれてもよい。なお、Ｐ型素子領域１ａとＮ型素子領域１ｂの間隔は、例えば１２００ｎｍ以下である。
【００２１】
次いで、シリコン基板１を熱酸化する。これにより、シリコン基板１には、Ｐ型素子領域１ａに位置するゲート酸化膜３ａ、及びＮ型素子領域１ｂに位置するゲート酸化膜３ｂが形成される。次いで、素子分離膜２及びゲート酸化膜３ａ，３ｂを含む全面上に、ポリシリコン膜をＣＶＤ法により形成する。次いで、このポリシリコン膜の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ゲート酸化膜３ａ，３ｂそれぞれ上には、Ｐ型ゲート電極４ａ、Ｎ型ゲート電極４ｂが形成される。また、素子分離膜２上にはポリシリコン配線４ｃが形成される。その後、レジストパターンを除去する。
【００２２】
次いで、Ｎ型素子領域１ｂをレジストパターン（図示せず）で覆う。次いで、このレジストパターン、素子分離膜２、及びＰ型ゲート電極４ａをマスクとして、シリコン基板１に低濃度のＰ型不純物のイオンを注入する。これにより、Ｐ型素子領域１ａにはＰ型低濃度不純物領域（ＬＤＤ）６ａが形成される。その後、レジストパターンを除去する。
【００２３】
次いで、Ｐ型素子領域１ａをレジストパターン（図示せず）で覆う。次いで、このレジストパターン、素子分離膜２、及びＮ型ゲート電極４ｂをマスクとして、シリコン基板１に低濃度のＮ型不純物のイオンを注入する。これにより、Ｎ型素子領域１ｂにはＮ型低濃度不純物領域（ＬＤＤ）６ｂが形成される。その後、レジストパターンを除去する。
【００２４】
次いで、Ｐ型ゲート電極４ａ、Ｎ型ゲート電極４ｂ、及びポリシリコン配線４ｃそれぞれの上を含む全面上に、酸化シリコン膜をＣＶＤ法により形成する。次いで、この酸化シリコン膜をエッチバックする。これにより、Ｐ型ゲート電極４ａ、Ｎ型ゲート電極４ｂ、及びポリシリコン配線４ｃそれぞれの側壁には、サイドウォール５が形成される。
【００２５】
次いで、図３の各図に示すように、Ｐ型素子領域１ａ上、及びポリシリコン配線４ｃ上を含む全面上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン１１が形成される。レジストパターン１１は、Ｐ型素子領域１ａ上、及びポリシリコン配線４ｃ上のうちＰ型素子領域１ａ側の部分を覆っているが、Ｎ型素子領域１ｂ側の端部は、Ｐ型素子領域１ａとＮ型素子領域１ｂの中間部分より所定距離ほどＰ型素子領域１ａ側に位置している。ここでの所定距離は、例えば２００ｎｍ以上５００ｎｍ以下である。
【００２６】
ここで、図４を用いてレジストパターン１１の形成方法について説明する。本実施形態において、レジストパターン１１の露光に用いられるレチクル（図示せず）は、従来技術で用いられていたレチクルと同一である。そして、レチクルの露光条件（例えば露光量やフォーカス）を調整することにより、レジストパターン１１の開口部を広げる。具体的には、露光量を従来に対し増やすことで、レジストパターン１１の開口部を広げる。これにより、レジストパターン１１の端は、Ｐ型素子領域１ａとＮ型素子領域１ｂの中間部分より所定距離ほどＰ型素子領域１ａ側に位置する。
【００２７】
なお、レチクルを新たに設計することにより、レジストパターン１１の端の位置を上記のようにしてもよい。詳細には、レジストパターン１１の端の位置が、上記中間部分より所定距離ほどＰ型素子領域１ａ側にずれるように、データバイアスの値を調整してもよい。また、ＣＡＤで設計されるパターンそのものにおいて、レジストパターン１１の端の位置を、上記中間部分より所定距離ほどＰ型素子領域１ａ側にずらしてもよい。
【００２８】
次いで、レジストパターン１１、Ｎ型ゲート電極４ｂ、サイドウォール５、及び素子分離膜２をマスクとして、シリコン基板１にＮ型不純物を注入する。これにより、Ｎ型素子領域１ｂには、ソース及びドレインとなるＮ型不純物領域７ｂが形成される。
【００２９】
このとき、ポリシリコン配線４ｃのうちレジストパターン１１に覆われていない部分にも、Ｎ型不純物のイオンが注入され、ポリシリコン配線４ｃにＮ型領域４ｅが形成される。この状態において、Ｎ型領域４ｅの端部は、Ｐ型領域４ｄとオーバーラップ領域４ｆの境界Ｓ、すなわちＰ型素子領域１ａとＮ型素子領域１ｂの中間Ｍより所定距離ほどＰ型素子領域１ａ側に位置している。
【００３０】
その後、図５の各図に示すように、レジストパターン１１を除去する。次いで、Ｎ型素子領域１ｂ上、及びポリシリコン配線４ｃ上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン１２が形成される。レジストパターン１２は、Ｎ型素子領域１ｂ上、及びポリシリコン配線４ｃ上のうちＮ型素子領域１ｂ側の部分を覆っているが、Ｐ型素子領域１ａ側の端部は、Ｐ型素子領域１ａとＮ型素子領域１ｂの中間に位置している。
【００３１】
次いで、レジストパターン１２、Ｐ型ゲート電極４ａ、サイドウォール５、及び素子分離膜２をマスクとして、シリコン基板１にＰ型不純物を注入する。これにより、Ｐ型素子領域１ａには、ソース及びドレインとなるＰ型不純物領域７ａが形成される。
【００３２】
このとき、ポリシリコン配線４ｃのうちレジストパターン１２に覆われていない部分にも、Ｐ型不純物のイオンが注入される。これにより、ポリシリコン配線４ｃには、Ｐ型領域４ｄ及びオーバーラップ領域４ｆが形成され、また、Ｎ型領域４ｅの端部は中間Ｍに位置する。オーバーラップ領域４ｆが形成されているため、レジストパターン１１，１２に位置ずれが生じても、ポリシリコン配線４ｃには、不純物のイオンが注入されていない領域は形成されにくい。
【００３３】
その後、図６の各図に示すように、レジストパターン１２を除去する。  次いで、Ｐ型ゲート電極４ａ、Ｎ型ゲート電極４ｂ、及びポリシリコン配線４ｃそれぞれの上を含む全面上に、金属膜（例えばコバルト膜またはチタン膜）を、例えばスパッタリングにより形成する。そして、Ｐ型ゲート電極４ａ、Ｎ型ゲート電極４ｂ、ポリシリコン配線４ｃ、及び金属膜を熱処理する。これにより、Ｐ型ゲート電極４ａ、Ｎ型ゲート電極４ｂ、ポリシリコン配線４ｃそれぞれ上にはシリサイド膜９が形成される。このとき、ポリシリコン配線４ｃの全体に不純物が注入されているため、ポリシリコン配線４ｃ上のすべての部分で、シリサイド膜９が形成されやすくなる。
次いで、シリサイド化していない金属膜をエッチングにより除去する。
【００３４】
このように、本実施形態によれば、ポリシリコン配線４ｃのＰ型領域４ｄとＮ型領域４ｅの間には、Ｐ型不純物とＮ型不純物の双方が導入されたオーバーラップ領域４ｆが形成される。このため、ポリシリコン配線４ｃには、不純物が注入されない領域が形成されにくい。従って、ポリシリコン配線４ｃ上すべての部分で十分にシリサイド膜９が形成されやすくなり、シリサイド膜９の抵抗のばらつきを抑制することができる。このような効果は、Ｐ型素子領域１ａとＮ型素子領域１ｂの間隔が狭いほど、大きくなる。
【００３５】
また、オーバーラップ領域４ｆは、Ｐ型素子領域１ａとＮ型素子領域１ｂの中間部分より、所定距離ほどＰ型素子領域１ａ側に位置している。このため、オーバーラップ領域４ｆを中間部分上に位置させる場合と比べて、Ｐ型不純物が導入された領域とＮ型素子領域１ｂの距離が長くなる。従って、Ｐ型不純物としてボロンを用いても、ボロンがシリサイド膜９を介してＮ型素子領域１ｂ側に拡散することを抑制できる。
【００３６】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施形態に係る半導体装置の平面概略図。
【図２】図１に示した半導体装置の製造方法を説明するための図であり、（Ａ）は図１のＡ−Ａ断面に相当する断面図、（Ｂ）は図１のＢ−Ｂ断面に相当する断面図、（Ｃ）は図１のＣ−Ｃ断面に相当する断面図。
【図３】図２の次の工程を説明するための図であり、（Ａ）は図１のＡ−Ａ断面に相当する断面図、（Ｂ）は図１のＢ−Ｂ断面に相当する断面図、（Ｃ）は図１のＣ−Ｃ断面に相当する断面図。
【図４】図３のレジストパターンを形成する方法を説明するための平面概略図。
【図５】図３に示した半導体装置の製造方法を説明するための図であり、（Ａ）は図１のＡ−Ａ断面に相当する断面図、（Ｂ）は図１のＢ−Ｂ断面に相当する断面図、（Ｃ）は図１のＣ−Ｃ断面に相当する断面図。
【図６】図５に示した半導体装置の製造方法を説明するための図であり、（Ａ）は図１のＡ−Ａ断面に相当する断面図、（Ｂ）は図１のＢ−Ｂ断面に相当する断面図、（Ｃ）は図１のＣ−Ｃ断面に相当する断面図。
【図７】（Ａ）は、半導体装置の従来の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。
【符号の説明】
【００３８】
１，１０１…シリコン基板、１ａ，１０１ａ…Ｐ型素子領域、１ｂ，１０１ｂ…Ｎ型素子領域、２，１０２…素子分離膜、３ａ，３ｂ，１０３ａ，１０３ｂ…ゲート酸化膜、４ａ…Ｐ型ゲート電極、４ｂ…Ｎ型ゲート電極、４ｃ，１０４ｃ…ポリシリコン配線、４ｄ…Ｐ型領域、４ｅ…Ｎ型領域、４ｆ…オーバーラップ領域、５…サイドウォール、６ａ…Ｐ型低濃度不純物領域、６ｂ…Ｎ型低濃度不純物領域、７ａ…Ｐ型不純物領域、７ｂ…Ｎ型不純物領域、９，１０９…シリサイド膜、１１，１２，１１０，１１２…レジストパターン、１０４ａ，１０４ｂ…ゲート電極
【図１】
2006108469.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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