(57)【要約】【課題】比較的簡易な構成で、ハイサイドスイッチを高速かつ効率的に駆動するためのハイサイド駆動回路を提供する。【解決手段】トランジスタＱ７，Ｑ８、ダイオードＤ１，Ｄ２、キャパシタＣ１，Ｃ２、変圧器Ｔ１によりトリガ信号生成部を構成し、ＰＷＭ信号をトリガ信号に変換する。ダイオードＤ３とキャパシタＣ３によりブートストラップ部を構成し、ハイサイド用電源としてＮチャネルトランジスタＱ５を高速にオン・オフさせる。抵抗Ｒ１，Ｒ２、ダイオードＤ４〜Ｄ８、トランジスタＱ１，Ｑ２、ＮチャネルトランジスタＱ３，Ｑ４は、ハイサイド用の駆動信号生成部を構成し、トリガ信号Ｖ３を、ＮチャネルトランジスタＱ５をドライブするための駆動信号に変換する。【選択図】図１
2006187138.tif 000002
【特許請求の範囲】
【請求項１】
ハイサイドスイッチとしての第１のＮチャネルトランジスタと、
ローサイドスイッチとしての第２のＮチャネルトランジスタと、
第１のノードと第１の電源端子間に接続される第１の容量と、前記第１のノードと基準端子間に接続される第２の容量と、
ＰＷＭ信号が与えられる入力端子と前記第１のノード間に１次巻線が接続され、前記第１および第２の容量がＰＷＭ信号の立ち上がり／立下りに応じて充放電を交互に繰り返すことで生成される第１のトリガ信号を、反転かつ絶縁して２次巻線に伝達して第２のトリガ信号を生成する変圧器と、
第１の電源端子と、前記２次巻線に接続されたノードのうちマイナス電位となる第２のノードとの間に接続され、前記第２のＮチャネルトランジスタがオン状態のときに前記第１の電源により充電され、オフ状態のときに前記第２のＮチャネルトランジスタのゲートに駆動電圧を与える第３の容量と、
ドレインが前記第３の容量に接続され、ソースが前記第１のＮチャネルトランジスタのゲートに接続される第３のＮチャネルトランジスタと、
前記２次巻線に接続されたノードのうちプラス電位となる第３のノードにゲートが接続され、ドレインが前記前記第１のＮチャネルトランジスタのゲートに接続され、オン状態では、前記第１のＮチャネルトランジスタをオフ状態とするための第４のＮチャネルトランジスタと、
前記第１の電源端子からの電気信号に応じて、前記第１の電源端子と、前記第３のＮチャネルトランジスタのゲートとの間の導通状態を制御する第１のスイッチング素子と、
前記第３のノードの極性に応じて、前記第３のＮチャネルトランジスタのゲートと、前記第２のノードとの間の導通状態を制御し、前記第４のＮチャネルトランジスタよりも動作閾値電圧が低い第２のスイッチング素子と、
を備えるハイサイド駆動回路。
【請求項２】
前記第１および第２のスイッチング素子は、バイポーラトランジスタであり、
第２のスイッチング素子のコレクタと、第１のスイッチング素子のベースおよびエミッタとがそれぞれ接続され、
第２のスイッチング素子がオン状態のときに前記第１のスイッチング素子がオフ状態となる
請求項１記載のハイサイド駆動回路。
【請求項３】
前記第３ノードと、第２のスイッチング素子のベースとの間にレベルシフト手段を設ける
請求項１または２に記載のハイサイド駆動回路。
【請求項４】
制御端子が前記入力端子に接続され、当該制御端子のレベルに応じて、前記第１の電源端子と第４のノードとの導通状態が制御される第３のスイッチング素子と、
制御端子が前記入力端子に接続され、当該制御端子のレベルに応じて、前記基準端子と前記第４のノードとの導通状態が制御される第４のスイッチング素子と、をさらに有し、
前記第４のノードが前記１次巻線を介して前記第３のノードに接続される
請求項１〜３のいずれか一に記載のハイサイド駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源のオン・オフ制御を行うためにハイサイドスイッチを駆動するハイサイド駆動回路に関する。
【背景技術】
【０００２】
ＰＷＭ信号に基づいてハイサイドスイッチを駆動するハイサイド駆動回路としては、大別して、以下に述べる２つの駆動回路が従来から知られている。
【０００３】
第１は、ハイサイド駆動用の専用ＩＣにより、ＰＷＭ信号をローサイドからハイサイドにシフトしてハイサイドスイッチを駆動するハイサイド駆動回路（第１の従来回路）である。
図４は、従来から知られている、駆動用ＩＣを用いたハイサイド駆動回路のブロック図である。図４に示すハイサイド駆動回路では、５Ｖ若しくは３．３Ｖで動作するＰＷＭ信号生成用ＩＣ（ＰＷＭ）から与えられえるＰＷＭ信号を、１２Ｖで動作する駆動用ＩＣがレベルシフトし、ハイサイドスイッチとしてのＮチャネルトランジスタＱ５を駆動する。
【０００４】
第２は、パワードライブ変圧器を使用してＰＷＭ信号をレベルシフトしてハイサイドスイッチを駆動するハイサイド駆動回路（第２の従来回路）である。
図５は、従来から知られている、パワードライブ変圧器を用いたハイサイド駆動回路のブロック図である。図５に示すハイサイド駆動回路では、ＰＷＭ信号（Ｖ１）をパワーアンプ２２により増幅し、パワードライブ変圧器Ｔ１０がハイサイドスイッチとしてのＮチャネルトランジスタＱ５を制御可能な信号にレベルシフトする回路である。
このようなハイサイド駆動回路の応用例が下記非特許文献１に開示されている。
【０００５】
【非特許文献１】ルネサス社ホームページ（http://www.renesas.com/）、同期整流型フェーズシフトフルブリッジコントロールＩＣ、品番：ＨＡ１６１６３Ｔのデータ
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上記した第１の従来回路では、駆動用ＩＣ内に実装可能なレベルシフト回路の能力に限界があり、駆動用ＩＣが対応可能なスイッチング周波数および出力可能なレベルが限られているため、用途によっては適用できない場合がある。
【０００７】
上記した第２の従来回路では、パワードライブ変圧器Ｔ１０を駆動するために、パワーアンプ２２が必要となる。また、ＰＷＭ信号を、ＮチャネルトランジスタＱ５を駆動できるレベルまでシフトする必要があるため、比較的大型の変圧器が必要となる。したがって、変圧器の励磁損失、銅損などを無視することができない。
また、スイッチング時におけるピーク電流が大きいため、変圧器の漏れインダクタンスにより発振する場合があり、スイッチング素子を高速駆動することが実際上困難である。
【０００８】
したがって、本発明の目的は、比較的簡易な構成で、ハイサイドスイッチを高速かつ効率的に駆動するためのハイサイド駆動回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を克服するために、本発明は、ハイサイドスイッチとしての第１のＮチャネルトランジスタと、ローサイドスイッチとしての第２のＮチャネルトランジスタと、第１のノードと第１の電源端子間に接続される第１の容量と、前記第１のノードと基準端子間に接続される第２の容量と、ＰＷＭ信号が与えられる入力端子と前記第１のノード間に１次巻線が接続され、前記第１および第２の容量がＰＷＭ信号の立ち上がり／立下りに応じて充放電を交互に繰り返すことで生成される第１のトリガ信号を、反転かつ絶縁して２次巻線に伝達して第２のトリガ信号を生成する変圧器と、第１の電源端子と、前記２次巻線に接続されたノードのうちマイナス電位となる第２のノードとの間に接続され、前記第２のＮチャネルトランジスタがオン状態のときに前記第１の電源により充電され、オフ状態のときに前記第２のＮチャネルトランジスタのゲートに駆動電圧を与える第３の容量と、ドレインが前記第３の容量に接続され、ソースが前記第１のＮチャネルトランジスタのゲートに接続される第３のＮチャネルトランジスタと、前記２次巻線に接続されたノードのうちプラス電位となる第３のノードにゲートが接続され、ドレインが前記前記第１のＮチャネルトランジスタのゲートに接続され、オン状態では、前記第１のＮチャネルトランジスタをオフ状態とするための第４のＮチャネルトランジスタと、前記第１の電源端子からの電気信号に応じて、前記第１の電源端子と、前記第３のＮチャネルトランジスタのゲートとの間の導通状態を制御する第１のスイッチング素子と、前記第３のノードの極性に応じて、前記第３のＮチャネルトランジスタのゲートと、前記第２のノードとの間の導通状態を制御し、前記第４のＮチャネルトランジスタよりも動作閾値電圧が低い第２のスイッチング素子と、を備えるハイサイド駆動回路である。
【００１０】
好適には、前記第１および第２のスイッチング素子は、バイポーラトランジスタであり、第２のスイッチング素子のコレクタと、第１のスイッチング素子のベースおよびエミッタとがそれぞれ接続され、第２のスイッチング素子がオン状態のときに前記第１のスイッチング素子がオフ状態となる。
【００１１】
好適には、前記第３ノードと、第２のスイッチング素子のベースとの間にレベルシフト手段を設ける。
【００１２】
好適には、制御端子が前記入力端子に接続され、当該制御端子のレベルに応じて、前記第１の電源端子と第４のノードとの導通状態が制御される第３のスイッチング素子と、制御端子が前記入力端子に接続され、当該制御端子のレベルに応じて、前記基準端子と前記第４のノードとの導通状態が制御される第４のスイッチング素子と、をさらに有し、前記第４のノードが前記１次巻線を介して前記第３のノードに接続される。
【発明の効果】
【００１３】
本発明によれば、変圧器として小型のパルス変圧器を使用するため、ハイサイドスイッチとしての第１のＮチャネルトランジスタを高速かつ効率的に駆動することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明のハイサイド駆動回路の一実施形態を添付図面に関連付けて説明する。
図１は、実施形態に係るハイサイド駆動回路１の回路図である。
【００１５】
なお、以下の実施形態の説明において、ＮチャネルトランジスタＱ５、Ｑ６、Ｑ３、Ｑ４は、それぞれ本発明の第１、第２、第３，第４のＮチャネルトランジスタに対応する。
変圧器Ｔ１は、本発明の変圧器に対応する。
トランジスタＱ１、Ｑ２は、それぞれ本発明の第１、第２のスイッチング素子に対応する。
キャパシタＣ１、Ｃ２、Ｃ３は、それぞれ本発明の第１、第２、第３の容量に対応する。
ノード１０１は、本発明の第１の電源端子に対応する。ノード１０３、１０４、１０５、１１１は、それぞれ本発明の第１、第２、第３、第４のノードに対応する。
【００１６】
ハイサイド駆動回路１は、入力端子１００に印加されるＰＷＭ信号Ｖ１に基づいて、出力用のハイサイドパワーＦＥＴとしてのＮチャネルトランジスタＱ５を駆動して、入力したＰＷＭ信号と同じデューティ比の高電圧（たとえば、１００Ｖ）を出力端子２００から得るための回路である。ローサイドスイッチとしてのＮチャネルトランジスタＱ６は、端子１２０によってハイサイド側とは独立に制御可能である。
【００１７】
図１において、端子１０１には、たとえば１２Ｖ程度のＶｃｃが印加される。端子１０２は、グランド端子である。
【００１８】
ハイサイド駆動回路１の構成
以下、ハイサイド駆動回路１の構成について説明する。
【００１９】
（１）トリガ信号生成部
図１において、トランジスタＱ７，Ｑ８、ダイオードＤ１，Ｄ２、キャパシタＣ１，Ｃ２、変圧器Ｔ１は、トリガ信号生成部を構成する。
トランジスタＱ７およびＱ８は、ＰＷＭ信号を電流増幅するためのトランジスタである。キャパシタＣ１，Ｃ２は、数十から数百ｐＦ程度の小容量の充放電用のコンデンサである。ダイオードＤ１，Ｄ２は、変圧器Ｔ１をリセットするためのダイオードである。
【００２０】
入力端子１００は、トランジスタＱ７，Ｑ８のベースと接続される。トランジスタＱ７，Ｑ８のエミッタ同士がノード１１１を介して接続される。トランジスタＱ７のコレクタと端子１０１が接続される。トランジスタＱ８のコレクタが端子１０２と接続される。
【００２１】
変圧器Ｔ１の一次側の巻線は、ノード１１１とノード１０３に接続される。
キャパシタＣ１とダイオードＤ１は、ノード１０３と端子１０１間に並列に接続される。キャパシタＣ２とダイオードＤ２は、ノード１０３と端子１０２間に並列に接続される。
【００２２】
ＰＷＭ信号Ｖ１がＬレベル（ローレベル）からＨレベル（ハイレベル）になる時には、ＮＰＮ型のトランジスタＱ７がオンとなり、ＰＮＰ型のトランジスタＱ８がオフとなる。これにより、端子１０１→トランジスタＱ７→ノード１１１→変圧器Ｔ１の１次巻線の経路で、キャパシタＣ２が充電されるとともに、キャパシタＣ１は放電する。
キャパシタＣ１，Ｃ２の容量が小さいため、極めて短い時間内に充放電は完了した後、ダイオードＤ１の順方向電圧ＶＦにより変圧器Ｔ１をリセットすることとなる。
【００２３】
ＰＷＭ信号Ｖ１がＨレベルからＬレベルになる時には、ＰＮＰ型のトランジスタＱ８がオンとなり、ＮＰＮ型のトランジスタＱ７がオフとなる。これにより、端子１０１→キャパシタＣ１→ノード１０３→変圧器Ｔ１の１次巻線→トランジスタＱ８の経路で、キャパシタＣ１が充電されるとともに、キャパシタＣ２は放電する。
キャパシタＣ１，Ｃ２の容量が小さいため、極めて短い時間内に充放電は完了した後、ダイオードＤ２の順方向電圧ＶＦにより変圧器Ｔ１をリセットすることとなる。
【００２４】
以上の動作により、変圧器Ｔ１の１次巻線にかかる電圧Ｖ２は、入力したＰＷＭ信号の立ち上がり／立下りに応じたタイミングで交互に反転したトリガ信号が生成される。
【００２５】
変圧器Ｔ１は、１次巻線に生じたトリガ信号を、絶縁かつ反転して２次巻線側に伝達する。図１に示すように、変圧器Ｔ１の２次巻線は、ノード１０４および１０５に接続されている。
なお、本発明のハイサイド駆動回路において、変圧器Ｔ１の巻線比は自由に設定できるが、実施形態に係るハイサイド駆動回路１では１：１の場合を例として説明する。したがって、変圧器Ｔ１の２次巻線には、電圧Ｖ２をそのまま反転させた電圧Ｖ３が発生する。
電圧Ｖ３の信号の概略波形が図１に表示されている。
【００２６】
ハイサイド駆動回路１では、キャパシタＣ１，Ｃ２の充放電時間は非常に短いため、変圧器Ｔ１の１次巻線のインダクタンス成分を小さくした場合でも、電圧Ｖ２に伴う変圧器Ｔ１の励磁電流はほとんど少ない。それゆえ、変圧器Ｔ１のコアを小さくすることができるので、変圧器Ｔ１における損失を小さくすることができる。
したがって、変圧器Ｔ１として小型のパルス変圧器を用い、ＳＭＤとして基板に実装することが可能である。
【００２７】
（２）ブートストラップ部
図１において、ダイオードＤ３とキャパシタＣ３は、ブートストラップ部を構成する。
ブートストラップ部は、ＮチャネルトランジスタＱ３，Ｑ４によって、ＮチャネルトランジスタＱ５のゲート電荷を素早く充電、放電させ、ＮチャネルトランジスタＱ５を高速にオン・オフさせるためのハイサイド用電源として機能する。
キャパシタＣ３は、上端がノード１１２に、他端が変圧器Ｔ１の２次巻線の一端であるノード１０４に、それぞれ接続されている。
【００２８】
ダイオードＤ３は、キャパシタＣ３に充電されるハイサイド用電圧により、キャパシタＣ３から端子１０１に対して逆漏れ電流が生じないようにするためのダイオードである。したがって、ダイオードＤ３は、アノードが端子１０１に接続され、カソードがキャパシタＣ３の一端であるノード１１２と接続される。
【００２９】
ローサイド用のＮチャネルトランジスタＱ６がオンの時には、ＶｃｃからダイオードＤ３→ノード１１２を経由してキャパシタＣ３が充電されて、ハイサイド用の電源を生成する。
ハイサイド用のＮチャネルトランジスタＱ５がオンする時には、ＮチャネルトランジスタＱ３がオンとなるので、キャパシタＣ３の充電電圧を素早くＮチャネルトランジスタＱ５のゲートに印加する。
【００３０】
（３）駆動信号生成部
図１において、抵抗Ｒ１，Ｒ２、ダイオードＤ４〜Ｄ８、トランジスタＱ１，Ｑ２、ＮチャネルトランジスタＱ３，Ｑ４は、ハイサイド用の駆動信号生成部を構成する。
駆動信号生成部は、変圧器Ｔ１の２次巻線に生じたトリガ信号Ｖ３を、ＮチャネルトランジスタＱ５をドライブするための駆動信号に変換するための回路である。
【００３１】
ＮチャネルトランジスタＱ３は、ＰＷＭ信号がＨレベルのときにオンとなり、キャパシタＣ３の電圧により、ＮチャネルトランジスタＱ５のゲート容量を充電してＮチャネルトランジスタＱ５をオンとするための制御用トランジスタである。
図１に示すように、ＮチャネルトランジスタＱ３のゲートは、トランジスタＱ１のエミッタに接続される。ドレインは、トランジスタＱ１のコレクタに接続される。ソースは、ノード１１０を介してＮチャネルトランジスタＱ４のドレインと接続されるとともに、ＮチャネルトランジスタＱ５のゲートと接続される。
【００３２】
ＮチャネルトランジスタＱ４は、ＰＷＭ信号がＬレベルのときにオンとなり、ＮチャネルトランジスタＱ５のゲート電荷を引き抜いて、ＮチャネルトランジスタＱ５をオフとするための制御用トランジスタである。また、ＰＷＭ信号がＨレベルのときにはオフとなり、ＮチャネルトランジスタＱ５のゲート電圧を維持する。
図１に示すように、ＮチャネルトランジスタＱ４のゲートは、変圧器Ｔ１の２次巻線の一端のノード１０５に接続される。ドレインは、ノード１１０を介してＮチャネルトランジスタＱ３のソースと接続されるとともに、ＮチャネルトランジスタＱ５のゲートと接続される。ソースは、変圧器Ｔ１の２次巻線の一端のノード１０４に接続される。
【００３３】
トランジスタＱ１は、ＮチャネルトランジスタＱ３のゲート電圧を制御するための制御用トランジスタである。
図１に示すように、トランジスタＱ１のベースは、ノード１０８および抵抗Ｒ２を介して、キャパシタＣ３の一端のノード１１２と接続されるとともに、ダイオードＤ７を介して、トランジスタＱ２のコレクタに接続される。コレクタは、キャパシタＣ３の一端のノード１１２と接続される。エミッタは、ダイオードＤ８を介して、トランジスタＱ２のコレクタと接続される。
ＰＷＭ信号がＨレベルになると、キャパシタＣ３の電圧およびベース抵抗となる抵抗Ｒ２に応じて、トランジスタＱ１に対してベース電流が供給され、トランジスタＱ１がオンとなる。これにより、ＮチャネルトランジスタＱ３のゲートにはキャパシタＣ３の電圧が供給され、ＮチャネルトランジスタＱ３はオンとなる。
【００３４】
トランジスタＱ２は、ＮチャネルトランジスタＱ３のゲート電圧を制御するための制御用トランジスタである。
トランジスタＱ２のベースは、ノード１０６、ダイオードＤ５およびＤ６を介して、変圧器Ｔ１の２次巻線の一端であるノード１０５と接続される。エミッタは、変圧器Ｔ１の２次巻線の一端であるノード１０４と接続される。
ＰＷＭ信号がＬレベルとなると、ノード１０６の電位は、Ｖｃｃ、ダイオードＤ３および抵抗Ｒ１に応じて定まるプラス電位となり、トランジスタＱ２がオンする。これにより、ダイオードＤ７およびＤ８には、等しい順方向電圧が生じ、トランジスタＱ１のベース−エミッタ間電圧がほぼ０となるので、トランジスタＱ１がオフとなる。それゆえ、ＮチャネルトランジスタＱ３がオフとなる。
ＰＷＭ信号がＨレベルとなると、トリガ信号電圧Ｖ３はマイナスとなり、ノード１０６の電位もマイナスとなるので、トランジスタＱ２がオフする。これにより、トランジスタＱ１はオンを維持し、ＮチャネルトランジスタＱ３はオンを維持する。
したがって、トランジスタＱ２の導通状態に応じて、ＮチャネルトランジスタＱ３が制御される。
【００３５】
ＮチャネルトランジスタＱ３，Ｑ４に対して、トランジスタＱ１，２をバイポーラ型トランジスタとしている。これは、制御用トランジスタとして高速のスイッチングが可能であることを考慮したためである。
また、トランジスタＱ２の動作閾値電圧（ＶＢＥ：通常０．７Ｖ程度）をＮチャネルトランジスタＱ４の動作閾値電圧（ＶＧＳ：２．５Ｖ以上）よりも低くして、ＮチャネルトランジスタＱ４とトランジスタＱ２がスイッチングするタイミングをずらすためでもある。
【００３６】
たとえば、ＰＷＭ信号がＨレベルからＬレベルとなった場合には、トリガ信号電圧Ｖ３が上昇するので、トランジスタＱ２がオンとなり、ＮチャネルトランジスタＱ４がオンとなるが、ここで仮にトランジスタＱ２がＮチャネルトランジスタＱ４よりも先にオンしないとすると、ＮチャネルトランジスタＱ４がオンになる前に、トランジスタＱ１およびＮチャネルトランジスタＱ３をオフにすることができず、ＮチャネルトランジスタＱ３およびＱ４がともにオンになる状態が生じてしまう。ＮチャネルトランジスタＱ３およびＱ４がともにオンになると、Ｖｃｃ→Ｑ３→Ｑ４→グランドレベルの経路に貫通電流が発生し、ハイサイド駆動回路１の効率が悪化し、かつ、パワーロスとなる。
【００３７】
また、ＰＷＭ信号がＨレベルからＬレベルとなった直後は、トランジスタＱ２およびＮチャネルトランジスタＱ４がオンとなり、トランジスタＱ１およびＮチャネルトランジスタＱ３がオフとなる。その後、トリガ信号電圧Ｖ３が徐々に低下していく際に、仮に、トランジスタＱ２がＮチャネルトランジスタＱ４よりも先にオフしてしまうと、Ｖｃｃ→Ｑ３→Ｑ４→グランドの経路に貫通電流が発生し、ハイサイド駆動回路１の効率が悪化し、かつ、パワーロスとなる。したがって、かかる場合に、ＮチャネルトランジスタＱ４をトランジスタＱ２よりも先にオフするようにして、変圧器Ｔ１のリセット期間中にＮチャネルトランジスタＱ５のＶＧＳを０Ｖに維持するようにする。
【００３８】
図１に示すように、駆動信号生成部には、変圧器Ｔ１の２次巻線の一端であるノード１０５と、トランジスタＱ２のベースと同じ電位となるノード１０６との間に、ダイオードＤ５,Ｄ６が接続される。このダイオードＤ５,Ｄ６は、レベルシフト回路を構成する。
【００３９】
このレベルシフト回路は、トランジスタＱ２のベース電位を持ち上げるために設定される。
たとえば、ＰＷＭ信号がＨレベルからＬレベルになった直後は、トリガ信号電圧Ｖ３が素早く上昇し、その後、キャパシタＣ１の充電とＣ２の放電により電圧Ｖ３は徐々に低下し、変圧器Ｔ１のリセット期間となるが、そのリセット期間中は、ダイオードＤ２の影響により、若干のマイナスレベルとなる。たとえば、ノード１０５の電位は−１Ｖ程度となるので、かかる場合でも、そのリセット期間中にトランジスタＱ１、ＮチャネルトランジスタＱ３をオンさせないように、トランジスタＱ２のベース電位を高めるため、レベルシフト回路が設定されている。
【００４０】
ハイサイド駆動回路１の動作
次に、ハイサイド駆動回路１の動作について、図２に関連付けて説明する。
図２は、ハイサイド駆動回路１の動作を説明するためのタイミングチャートであり、（ａ）はＰＷＭ信号電圧Ｖ１を、（ｂ）はノード１１１の電圧を、（ｃ）はトリガ信号電圧Ｖ２およびＶ３を、（ｄ）はＮチャネルトランジスタＱ３のＶＧＳを、（ｅ）はＮチャネルトランジスタＱ５のＶＧＳを、それぞれ示す。
【００４１】
図２では、約９ＶのＰＷＭ信号が印加された場合において、ある時刻９２．７μsecから時刻９６．１μsecまでの期間についての各信号波形を示している。
【００４２】
（１）時刻９２.７μsec〜９２.８μsecの期間
この期間は、変圧器Ｔ１をリセットするため、|Ｖ３|≦ＶＦ＋Ｖces≦１.４Ｖ(Ｖces：Ｑ７,Ｑ８のコレクタ-エミッタ飽和電圧)となっている。
トリガ信号電圧Ｖ３は、ＮチャネルトランジスタＱ４のゲート−ソース間電圧となっているので、ＮチャネルトランジスタＱ４はオフしている。
一方、トランジスタＱ２は、ベース電流がＶｃｃ→ダイオードＤ３→抵抗Ｒ１を介してベース電流が供給され、オンとなっている。その時、ダイオードＤ７およびＤ８がともにオンするので、トランジスタＱ１のベース−エミッタ間電圧はほぼ０となり、トランジスタＱ１はオフしている。
【００４３】
トランジスタＱ２およびダイオードＤ８がオンする結果、ＮチャネルトランジスタＱ３のゲート−ソース間のコンデンサの電荷がトランジスタＱ２を経由して放電されてしまうので、ＮチャネルトランジスタＱ３はオフとなっている。
なお、ＮチャネルトランジスタＱ４がオフとなっているので、ハイサイドパワーＦＥＴであるＮチャネルトランジスタＱ５のゲート電荷を充放電することができず、図２（ｅ）に示すように、ＮチャネルトランジスタＱ５のＶＧＳ電圧はＨレベルのまま維持している。
【００４４】
（２）時刻９２.８μsec〜９３.１μsecの期間
図２（ａ）に示すように、ＰＷＭ信号Ｖ１がＨレベルからＬレベルに立ち下がると、キャパシタＣ１が充電され、キャパシタＣ２が放電される結果、図２（ｃ）に示すように、トリガ信号電圧Ｖ２が急降下し、そのＶ２を変圧器Ｔ１により反転したトリガ信号電圧Ｖ３は急上昇する。
【００４５】
トリガ信号電圧Ｖ３の急上昇により、トランジスタＱ２およびＮチャネルトランジスタＱ４がオンする。これにより、ＮチャネルトランジスタＱ５のゲート−ソース間のゲート電荷が急速に放電され、図２（ｅ）に示すように、ＮチャネルトランジスタＱ５のＶＧＳ電圧は急激に低下し、ＮチャネルトランジスタＱ５がオフする。
【００４６】
図２（ｃ）のＶ３の波形に見られるように、一旦トリガ信号電圧Ｖ３が急上昇した後は、キャパシタＣ１の充電とＣ２の放電に伴い、キャパシタＣ１，Ｃ２および変圧器Ｔ１のインダクタンス成分に応じて定まる減衰カーブにより徐々にＶ３のレベルは低下していく。
【００４７】
さらにトリガ信号電圧Ｖ３が低下し、約２Ｖ以下となると（時刻９３.１μsec付近）、ＮチャネルトランジスタＱ４は、トランジスタＱ２より先にオフとなる。ＮチャネルトランジスタＱ３はまだオフのままであるため、ＮチャネルトランジスタＱ５のＶＧＳ電圧は変化しない。それゆえ、ＮチャネルトランジスタＱ５は、時刻９２.９μsecにオフしてから、ＰＷＭ信号が再びＨレベルに切り替わるまで、ＶＧＳ＝０Ｖの状態を維持する。
【００４８】
（３）時刻９３.１μsec〜９４.０μsecの期間
さらにトリガ信号電圧Ｖ３が低下し、変圧器Ｔ１をリセットするため、|Ｖ３|≦ＶＦ＋Ｖces≦１.４Ｖとなる。このリセット期間中は、ＮチャネルトランジスタＱ５のＶＧＳは、０Ｖに維持される。
【００４９】
（４）時刻９４.０μsec〜９４.１μsecの期間
時刻９４.０μsecになると、図２（ａ）に示すように、ＰＷＭ信号Ｖ１はＬレベルからＨレベルに変化する。これにより、キャパシタＣ１が放電され、キャパシタＣ２が充電される結果、図２（ｃ）に示すように、トリガ信号電圧Ｖ２が急上昇し、そのＶ２を変圧器Ｔ１により反転したトリガ信号電圧Ｖ３は急降下する。
【００５０】
ダイオードＤ５の順方向電圧をＶＦ、ダイオードＤ６の降伏電圧をＶＺとすると、ノード１０６は、ノード１０５に対して（ＶＦ＋ＶＺ）だけ高い電位を維持される一方で、ダイオードＤ４がオンするため、トランジスタＱ２のベース電位は、−ＶＦにクランプされている。したがって、トリガ信号電圧Ｖ３は、−（２ＶＦ＋ＶＺ）にクランプされる。
【００５１】
その結果、トランジスタＱ２がオフするため、ダイオードＤ７,Ｄ８もオフする。そして、トランジスタＱ１は抵抗Ｒ２をベース抵抗とするベース電流によりオンする。トランジスタＱ１がオンした途端、ＮチャネルトランジスタＱ３を急速にオンさせ、ＮチャネルトランジスタＱ５のゲートコンデンサを充電し、図２（ｅ）に示すように、ＮチャネルトランジスタＱ５は、素早くオンする。
【００５２】
（５）時刻９４.１μsec〜９４.９μsecの期間
次に、キャパシタＣ１の放電に応じて、トリガ信号電圧Ｖ３のマイナス幅が小さくなっていくと共に、Ｖ３に対して（ＶＦ＋ＶＺ）だけ持ち上げられたトランジスタＱ２のベース電圧が徐々に上昇する。そして、トランジスタＱ２のベース電圧がプラスＶＦより高くなると、トランジスタＱ２が再びオンする。
その際に、トランジスタＱ２は、ＮチャネルトランジスタＱ４よりも先にオンするように構成されているため、ＮチャネルトランジスタＱ４をオフにした状態で、トランジスタＱ１をオフさせる。その結果、ＮチャネルトランジスタＱ３およびＱ４がともにオフし、次にＰＷＭ信号が立ち下がるタイミング（９４.９μsec）すなわち、プラスのトリガ信号電圧が生成されるまで、ＮチャネルトランジスタＱ５がオンの状態を維持する。
【００５３】
以上、構成および動作について説明したように、本実施形態に係るハイサイド駆動回路は、ＰＷＭ信号（駆動信号）をハイサイドに伝達する際に、パワードライブ変圧器を使わずに、パルス変圧器を用い、伝達信号（トリガ信号）の幅を短時間としたため、変圧器を駆動するために要する電力（励磁電力等）が極めて少なく、高効率なハイサイド駆動回路を実現することができる。
すなわち、キャパシタＣ１およびＣ２は容量が小さく、充放電時間が非常に短いため、変圧器Ｔ１の１次側巻線のインダクタンスを少なくした場合でも、入力電圧による変圧器Ｔ１の励磁電流はほとんど少ない。したがって、変圧器Ｔ１のコアを非常に小さくすることができ、変圧器Ｔ１における損失はほとんどない。
【００５４】
本実施形態に係るハイサイド駆動回路によれば、変圧器を駆動する電力が少なくて済むため、変圧器の小型のＳＭＤタイプにすることができるため、駆動回路を全体的に小型化できる。
【００５５】
本実施形態に係るハイサイド駆動回路によれば、ブートストラップ方式でドライブ電源を生成したため、ハイサイドスイッチを駆動する際に独立した電源を必要としない。したがって、特にハイサイド駆動用の電源に起因する電源ノイズが発生しない。
【００５６】
本実施形態に係るハイサイド駆動回路によれば、トリガ信号の時間幅が極小であるため、広い範囲のデューティ比をもつＰＷＭ波形に対応することができるとともに、応答時間が早い。したがって、５００ｋＨｚ以上の高い周波数のスイッチング電源に適用することができる。
【００５７】
本発明は、上述した実施形態の内容に拘泥せず、様々な改変を行うことによって適用することが可能である。
たとえば、上述したように、図１に示したハイサイド駆動回路１では、ＰＷＭ信号をトリガ信号に変換するときのドライブパワーが非常に小さくて済む点に着目し、図１に示したハイサイド駆動回路１を簡略化してもよい。
【００５８】
図３は、ハイサイド駆動回路１の一改良例を示す。
図３に示すハイサイド駆動回路は、図１に示したハイサイド駆動回路１と比較して、入力部のトランジスタＱ７およびＱ８を省略した点で相違する。図３に示すように、ＰＷＭ信号により変圧器Ｔ１を直接駆動するようにしてもよい。これにより、ハイサイド駆動回路１に対してさらに低コスト、小型化が可能となる。
【図面の簡単な説明】
【００５９】
【図１】実施形態に係るハイサイド駆動回路の回路構成を示す一例である。
【図２】実施形態に係るハイサイド駆動回路の動作を示すタイミングチャートである。
【図３】実施形態に係るハイサイド駆動回路の回路構成を示す一例である。
【図４】従来のハイサイド駆動回路の回路構成を示す一例である。
【図５】従来のハイサイド駆動回路の回路構成を示す一例である。
【符号の説明】
【００６０】
Ｔ１…変圧器、Ｄ１〜Ｄ８…ダイオード、Ｒ１〜Ｒ２…抵抗、Ｃ１〜Ｃ３…キャパシタ、Ｑ１〜Ｑ２，Ｑ７〜Ｑ８…トランジスタ、Ｑ３〜Ｑ６…Ｎチャネルトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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