(57)【要約】【課題】簡単な回路構成で、チップ面積の増大を抑制しつつ、オーバーシュートやアンダーシュートを的確に抑制する。【解決手段】入力信号Yは、ロウパス用のFIRフィルタ３０内の各段のＦＦ３１−０〜３１−４によりラッチされて１ビットずつ遅延されて行く。各段のＦＦ３１−０〜３１−４から出力されるラッチデータw0〜w4は、各乗算回路３２−０〜３２−４によりフィルタ係数Ａ（０）〜Ａ（４）とそれぞれ掛け合わされる。これらの乗算結果は、加算回路３３−１〜３３−４により順に加算され、高周波成分が除去された出力信号Limit_inが出力される。データw1〜w4から、最大値・最小値検出回路４０によって最大値Max及び最小値Minが検出される。リミット回路５０は、検出された最大値Max及び最小値Minを用いて、フィルタ出力信号Limit_inの最大値及び最小値を制限する。【選択図】図１
2006093884.tif 000002
【特許請求の範囲】
【請求項１】
ｎビット（但し、ｎ；正の整数）のディジタル入力信号が入力されると、前記ディジタル入力信号を１ビットずつ順に遅延していく縦続接続されたＭ段（但し、Ｍ；２以上の正の整数）の単位遅延素子と、
前記各段の単位遅延素子の出力側にそれぞれ接続され、前記各段の単位遅延素子の出力信号に対して所定のフィルタ係数をそれぞれ乗算するｎ個の乗算回路と、
前記Ｍ個の乗算回路の出力側に接続され、前記各乗算回路の出力信号を順に加算してフィルタ出力信号を出力する縦続接続された（Ｍ−１）段の加算回路と、
を有するディジタルフィルタと、
前記Ｍ段の単位遅延素子内の出力信号群から最大値及び最小値を検出して最大値検出信号及び最小値検出信号を出力する最大値・最小値検出回路と、
前記（Ｍ−１）段目の加算回路から出力された前記フィルタ出力信号を入力し、前記最大値検出信号に基づき前記フィルタ出力信号の最大値を制限すると共に、前記最小値検出信号に基づき前記フィルタ出力信号の最小値を制限して出力するリミット回路と、
を備えたことを特徴とするフィルタ装置。
【請求項２】
（ｎ＋１）ビット（但し、ｎ；正の整数）のディジタル入力信号が入力されると、前記ディジタル入力信号を１ビットずつ順に遅延していく縦続接続された（Ｍ＋１）段（但し、Ｍ；２以上の正の整数）の単位遅延素子と、
前記各段の単位遅延素子の出力側にそれぞれ接続され、前記各段の単位遅延素子の出力信号に対して所定のフィルタ係数をそれぞれ乗算する（Ｍ＋１）個の乗算回路と、
前記（Ｍ＋１）個の乗算回路の出力側に接続され、前記各乗算回路の出力信号を順に加算してフィルタ出力信号を出力する縦続接続されたＭ段の加算回路と、
を有するディジタルフィルタと、
前記｛［(M-1)/2］-1｝段目の単位遅延素子の第１の出力信号、前記［(M-1)/2］段目の単位遅延素子の第２の出力信号、及び前記｛［(M-1)/2］+1｝段目の単位遅延素子の第３の出力信号から最大値及び最小値を検出して最大値検出信号及び最小値検出信号を出力する最大値・最小値検出回路と、
前記Ｍ段目の加算回路から出力された前記フィルタ出力信号を入力し、前記最大値検出信号に基づき前記フィルタ出力信号の最大値を制限すると共に、前記最小値検出信号に基づき前記フィルタ出力信号の最小値を制限して出力するリミット回路と、
を備えたことを特徴とするフィルタ装置。
【請求項３】
請求項１又は２記載のフィルタ装置において、
前記単位遅延素子は、フリップフロップにより構成したことを特徴とするフィルタ装置。
【請求項４】
請求項２記載のフィルタ装置において、
前記最大値・最小値検出回路は、
前記第１、第２、第３の出力信号の大小を比較する第１の比較手段と、
前記第１の比較手段の比較結果に基づき前記第１、第２、第３の出力信号の内の最大の出力信号を選択して出力する第１の選択手段と、
前記第１、第２、第３の出力信号の大小を比較する第２の比較手段と、
前記第２の比較手段の比較結果に基づき前記第１、第２、第３の出力信号の内の最小の出力信号を選択して出力する第２の選択手段と、
により構成したことを特徴とするフィルタ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
【特許文献１】特開平８−７９５５８号公報
【特許文献２】特開２００２−９４３５８号公報
【０００２】
本発明は、映像系ディジタル信号処理等に用いられるローパス用ディジタルフィルタの出力に発生するオーバーシュート及びアンダーシュートを除去したフィルタ出力を得ることのできるフィルタ装置に関するものである。
【背景技術】
【０００３】
従来、例えば、映像系ディジタル信号処理において、映像信号の高周波成分を除去するローパス（低周波成分通過）用のフィルタ装置が知られている。
【０００４】
図２は、映像系ディジタル信号処理に用いられる従来のフィルタ装置を示す構成図である。
【０００５】
このフィルタ装置は、フィルタ長が例えば５段のローパス用のＦＩＲ（Finite Impulse Response）ディジタルフィルタ１０と、このフィルタ出力の最大値及び最小値を制限するリミット回路２０とを有している。
【０００６】
ＦＩＲディジタルフィルタ１０は、ｎビットのディジタル入力信号Y[n-1:0]を１ビットずつ順に遅延していく５段の縦続接続されたフリップフロップ（以下、「ＦＦ」という。）１１−０〜１１−４からなるシフトレジスタと、各段のＦＦ１１−０〜１１−４でラッチされた内部ラッチデータw0[n-1:0]〜w4[n-1:0]に対して所定のフィルタ係数Ａ（０）〜Ａ（４）をそれぞれ乗算する５個の乗算回路１２−０〜１２−４と、各乗算回路１２−０〜１２−４の出力信号を順に加算してフィルタ出力信号Limit_in[n-1:0]を出力する４段の縦続接続された加算回路１３−１〜１３−４とより構成されている。
【０００７】
フィルタ係数Ａ（Ｍ）（但し、Ｍ＝０，１，２，３，４）は、ディジタルフィルタ１０の周波数特性を決定するものであり、（１）式にて算出される。
Ａ（Ｍ）＝（（ωｐ＊Ｔ）／π）＊Ｓ（（ｎ−Ｌ）＊ωｐ＊Ｔ  ）
・・・（１）
但し、ωｐ＊Ｔ  ＝２π＊（Ｆｐ／Ｆｓ）
Ｓ（ｘ）＝ｓｉｎ（ｘ）／ｘ
ωｐ  ：通過域エッジ角周波数
Ｆｐ  ：通過域エッジ周波数
Ｆｓ  ：サンプリング周波数
Ｌ：  群遅延
【０００８】
リミット回路２０は、固定の最大値Max[n-1:0]及び最小値Min[n-1:0]に基づき、ディジタルフィルタ１０の出力信号Limit_in[n-1:0]の最大と最小を制限した信号Limit_out[n-1:0]を出力する回路である。固定の最大値Max[n-1:0]及び最小値Min[n-1:0]に関して、例えば、映像信号（video signal）であるコンポジット（合成）信号（composite signal）、セパレートＹ（輝度）信号、シンクオングリーン信号においては、最小値Min[n-1:0]は、シンクチップレベルと呼ばれる水平同期信号の“Ｌ”レベルである−４０ＩＲＥに設定されることが多い。最大値Max[n-1:0]は、ビデオのＣＣＩＲ  ６０１工業規格によって許可されているレベル１００ＩＲＥ以上に設定されることが多い。ここで、ＩＲＥ（Institute of Radio Engineers）は、映像信号の相対的な比を表す単位である。映像信号部分は、０〜１００ＩＲＥと定義されている。
【０００９】
図２のフィルタ装置では、次のように動作する。
映像信号であるディジタル入力信号Y[n-1:0]が入力されると、この入力信号Y[n-1:0]が各段のＦＦ１１−０〜１１−４によりラッチされて１ビットずつ遅延されて行く。各段のＦＦ１１−０〜１１−４から出力される内部ラッチデータw0[n-1:0]〜w4[n-1:0]は、各乗算回路１２−０〜１２−４によりフィルタ係数Ａ（０）〜Ａ（４）とそれぞれ掛け合わされる。これらの乗算結果は、加算回路１３−１〜１３−４により順に加算され、最終段の加算回路１３−４から、高周波成分が除去された出力信号Limit_in[n-1:0]が出力される。
【００１０】
出力信号Limit_in[n-1:0]の最大値が規定値よりも大きくなったり、該出力信号Limit_in[n-1:0]の最低値が規定値よりも小さくなったりすると、後段回路に悪影響を及ぼすので、該出力信号Limit_in[n-1:0]の最大値及び最小値が、リミット回路２０により固定の最大値Max[n-1:0]及び最小値Min[n-1:0]内に制限される。通常は、固定の最大値Max[n-1:0]が出力信号Limit_in[n-1:0]の最大値よりも大きく設定され、固定の最小値Min[n-1:0]が出力信号Limit_in[n-1:0]の最小値よりも小さく設定されているので、該出力信号Limit_in[n-1:0]はそのままリミット回路２０を通過し、信号Limit_out[n-1:0]として出力される。
【００１１】
図２のフィルタ装置において、フィルタ１０のフィルタ長は、長ければ長いほどよく、理想は無限大である。しかし、フィルタ１０を例えば半導体集積回路に搭載する場合は、物理的制限により、フィルタ長を打ち切る必要が生じる。フィルタ係数Ａ（Ｍ）（Ｍ＝０，１，２，３，４）を算出するための（１）式は、ＳＩＮ関数を含んでいるため、フィルタ係数Ａ（Ｍ）が負の数となる場合がある。フィルタ長を短く打ち切り、フィルタ係数Ａ（Ｍ）に負の数があるフィルタ１０は、フィルタ係数Ａ（Ｍ）の重みが増すことになる。これにより、入力信号Y[n-1:0]の波形が、時間的にー定な状態から、急峻に立ち上がり、又は立ち下がる場合には、リミット回路２０の出力信号Limit_out[n-1:0]（＝Limit_in[n-1:0]）にオーバーシュートやアンダーシュートが発生する。
【００１２】
図３〜図５は、図２のフィルタ装置におけるオーバーシュートやアンダーシュートの発生原因を説明する図であり、この内、図３は、入力信号Y[n-1:0]が０からＮ（単位は任意）へ変化した場合の図２の各乗算回路１２−０〜１２−４の出力信号とフィルタ１０の出力信号Limit_out[n-1:0]（＝Limit_in[n-1:0]）との関係を示す波形図、図４は、図２の内部ラッチデータw0[n-1:0]〜w4[n-1:0]とフィルタ１０の出力信号Limit_out[n-1:0]（＝Limit_in[n-1:0]）との関係を示す波形図、図５は、図２の入力信号Y[n-1:0]（破線曲線）と出力信号Limit_out[n-1:0]（＝Limit_in[n-1:0]）（実線曲線）を示す波形図である。
【００１３】
例えば、図２のフィルタ装置の伝達関数Ｈ（ｚ）は、（２）式のように表される。
Ｈ（ｚ）＝-0.092*Z(-2)+0.302*Z(-1)+0.58*Z(0)
+0.302*Z(+1)+ 一0.092*Z(+2)                ・・・（２）
【００１４】
図３、図４のタイムユニットＴ０〜Ｔ２において、入力信号Y[n-1:0]は“０”であり、フィルタ１０の出力信号Limit_in[n-1:0]も“０”である。タイムユニットＴ３で、入力信号Y[n-1:0]がＮへ変化する。タイムユニットＴ４で、乗算回路１２−０の出力は“−０．０１９＊Ｎ”となる。その他の乗算回路１２−１〜１２−４の入力信号w1[n-1:0]〜w4[n-1:0]は“０”であるため、出力は“０”である。よって、フィルタ１０の出力信号Limit_in[n-1:0]は“−０．０１９＊Ｎ”となり、“０”より小さくなってそのままリミット回路２０を通過し、図５に示すようなアンダーシュート２２が発生する。フィルタ係数Ａ（Ｍ）は、この合計値が１となるように算出されるため、タイムユニットＴ７において、乗算回路１２−４の入力信号w4[n-1:0]のみ“０”となる場合、フィルタ１０の出力信号Limit_in[n-1:0]は“Ｎ＊１．０９２”となり、Ｎより大きくなってそのままリミット回路２０を通過し、図５に示すようなオーバーシュート２１が発生する。
【００１５】
図４に示すように、オーバーシュート２１の値は、内部ラッチデータw0[n-1:0]〜w4[n-1:0]よりも大きく、アンダーシュート２２の値は、内部ラッチデータw0[n-1:0]〜w4[n-1:0]よりも小さくなる。入力信号Y[n-1:0]がＮから０へ変化した場合についても同様である。
【００１６】
映像信号であるコンポジット信号において、過度なオーバーシュート２１やアンダーシュート２２は、受像機側の垂直・水平同期検出を誤動作させ、画像を不安定にする。又、輝度成分の色成分への周り込みが発生し、画質の低下を引き起こす可能性等がある。図２のフィルタ装置では、リミット回路２０で用いる最大値Max[n-1:0]と最小値Min[n-1:0]は固定であるので、設定された最小値Min[n-1:0]以上、最大値Max[n-1:0]未満のオーバーシュート２１及びアンダーシュート２２を除去できない。
【００１７】
従来、このようなオーバーシュート２１やアンダーシュート２２を除去する技術として、例えば、前記特許文献１、２のようなものが提案されている。
【００１８】
特許文献１では、比較的に急峻な遮断特性を有し、入力ディジタル画像データをフィルタリングするＦＩＲディジタルフィルタからなる第１のローパスフィルタ（以下、「ＬＰＦ」という。）と、比較的に緩やかな遮断特性を有し、前記入力ディジタル画像データをフィルタリングするＦＩＲディジタルフィルタからなる第２のＬＰＦと、前記第１及び第２のＬＰＦでそれぞれフィルタリングされたディジタル画像信号を混合する混合部と、前記入力ディジタル画像信号のステップ状の値の変化を検出するステップ検出部と、前記ステップ検出部のステップ検出出力に基づいて、前記混合部による前記第１及び第２のＬＰＦからのディジタル画像信号の混合比を制御する制御部とを備えたディジタルフィルタ装置の技術が記載されている。このディジタルフィルタ装置では、平坦帯域が広く、しかも、オーバーシュートを抑制できる。
【００１９】
特許文献２では、フィルタ係数のタップ数を増加させて入力信号のフィルタ処理を行う第１のディジタルフィルタと、必要最小限のタップ数を用いて前記入力信号のフィルタ処理を行い、オーバーシュート及びリンギングを軽減する信号を発生させる第２のディジタルフィルタと、前記入力信号の変化のある部分を検出するハイパスフィルタ（以下、「ＨＰＦ」という。）と、同期信号を基準として、前記入力信号の有効部分とブランキング期間の境界の範囲で一定の傾きで変化する境界信号を発生させる境界信号生成部と、前記ＨＰＦ及び前記境界信号生成部からの信号を受信して判定信号を出力する合成信号作成部と、前記第１及び第２のディジタルフィルタからの信号を入力し、前記判定信号に基づき、前記入力信号の変化のない部分及び前記入力信号の有効部分とブランキング期間との境界部分では主に前記第２のディジタルフィルタからの信号を出力し、それ以外の部分では主に第１のディジタルフィルタからの信号を出力する合成部とを備えたフィルタ装置の技術が記載されている。この装置により、フィルタ処理の際に発生するオーバーシュートを抑制できる。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、従来のフィルタ装置に関する技術では、次の（ａ）〜（ｃ）のような課題があった。
【００２１】
（ａ）  特許文献１の装置では、１つのフィルタ効果を得るために第１及び第２のＬＰＦを備え、混合部により混合比を制御しているので、チップ面積が増大し、しかも、基本的に第１と第２のＬＰＦを切り替えるだけなので、完全にオーバーシュートを除去することができない。
【００２２】
（ｂ）  特許文献２の装置では、ＨＰＦを備え、境界信号生成部、合成信号作成部及び合成部により、境界面を他の信号に置換し、混合比を制御しているので、チップ面積が増大し、しかも、輝度信号からサブキャリア周波数成分を除去するフィルタが用いられているが、このフィルタは不要であってむしろ悪影響を及ぼす。
【００２３】
（ｃ）  図２のフィルタ装置に発生するオーバーシュート２１及びアンダーシュート２２を除去するために、仮に、特許文献１、２の技術を適用した場合、フィルタ１０の数を増やす等の措置が必要になるので、チップ面積が増大するばかりか、回路構成を複雑化することなくオーバーシュート２１やアンダーシュート２２を除去することが困難である。
【００２４】
本発明は、このような従来技術の課題を解決し、比較的簡単な回路構成で、チップ面積の増大を抑制しつつ、オーバーシュートやアンダーシュートを的確に抑制できるフィルタ装置を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明のフィルタ装置では、ディジタルフィルタと、最大値・最小値検出回路と、リミット回路とを備えている。
【００２６】
前記ディジタルフィルタは、ｎビット（但し、ｎ；正の整数）のディジタル入力信号が入力されると、前記ディジタル入力信号を１ビットずつ順に遅延していく縦続接続されたＭ段（但し、Ｍは２以上の正の整数であって、所望のフィルタの特性により決まる値であり、急峻な特性が必要な場合にはＭの値を大きくする必要がある。）の単位遅延素子と、前記各段の単位遅延素子の出力側にそれぞれ接続され、前記各段の単位遅延素子の出力信号に対して所定のフィルタ係数をそれぞれ乗算するＭ個の乗算回路と、前記ｎ個の乗算回路の出力側に接続され、前記各乗算回路の出力信号を順に加算してフィルタ出力信号を出力する縦続接続された（Ｍ−１）段の加算回路とを有している。
【００２７】
前記最大値・最小値検出回路は、前記Ｍ段の単位遅延素子内の出力信号群から最大値及び最小値を検出して最大値検出信号及び最小値検出信号を出力する回路である。更に、前記リミット回路は、前記（Ｍ−１）段目の加算回路から出力された前記フィルタ出力信号を入力し、前記最大値検出信号に基づき前記フィルタ出力信号の最大値を制限すると共に、前記最小値検出信号に基づき前記フィルタ出力信号の最小値を制限して出力する回路である。
【発明の効果】
【００２８】
請求項１、３に係る発明によれば、リミット回路で用いる最大値及び最小値を、フィルタ内における単位遅延素子の出力信号群から検出することで、オーバーシュート及びアンダーシュートを完全に除去することができる。
【００２９】
請求項２、３、４に係る発明によれば、最大値・最小値検出回路に入力する単位遅延素子の出力信号群は、タップ数に関わらず、３ポイント数で十分であるので、最大値・最小値検出回路及びリミット回路の回路構成をそれ程複雑にすることなく、オーバーシュート及びアンダーシュートを的確に除去することができる。
【発明を実施するための最良の形態】
【００３０】
本発明のフィルタ装置では、ディジタルフィルタと、最大値・最小値検出回路と、リミット回路とを備えている。
【００３１】
前記ディジタルフィルタは、（ｎ＋１）ビット（但し、ｎ；正の整数）のディジタル入力信号が入力されると、前記ディジタル入力信号を１ビットずつ順に遅延していく縦続接続された（Ｍ＋１）段（但し、Ｍ；２以上の正の整数）の単位遅延素子（例えば、ＦＦ）と、前記各段の単位遅延素子の出力側にそれぞれ接続され、前記各段の単位遅延素子の出力信号に対して所定のフィルタ係数をそれぞれ乗算する（Ｍ＋１）個の乗算回路と、前記（Ｍ＋１）個の乗算回路の出力側に接続され、前記各乗算回路の出力信号を順に加算してフィルタ出力信号を出力する縦続接続されたＭ段の加算回路とを有している。
【００３２】
前記ディジタルフィルタで発生するオーバーシュート及びアンダーシュートにおいて、前記オーバーシュートの値は、前記（Ｍ＋１）段の単位遅延素子内の出力信号群の値よりも大きくなり、前記アンダーシュートの値は、前記（Ｍ＋１）段の単位遅延素子内の出力信号群の値よりも小さくなる。この特徴を利用して、本発明では、前記最大値・最小値検出回路により、前記｛［(M-1)/2］-1｝段目の単位遅延素子の第１の出力信号、前記［(M-1)/2］段目の単位遅延素子の第２の出力信号、及び前記｛［(M-1)/2］+1｝段目の単位遅延素子の第３の出力信号から最大値及び最小値を検出して最大値検出信号及び最小値検出信号を前記リミット回路に出力する。前記リミット回路では、前記ｎ段目の加算回路から出力された前記フィルタ出力信号を入力し、前記最大値検出信号に基づき前記フィルタ出力信号の最大値を制限すると共に、前記最小値検出信号に基づき前記フィルタ出力信号の最小値を制限して出力する。
【００３３】
前記最大値・最小値検出回路は、例えば、前記第１、第２、第３の出力信号の大小を比較する第１の比較手段と、前記第１の比較手段の比較結果に基づき前記第１、第２、第３の出力信号の内の最大の出力信号を選択して出力する第１の選択手段と、前記第１、第２、第３の出力信号の大小を比較する第２の比較手段と、前記第２の比較手段の比較結果に基づき前記第１、第２、第３の出力信号の内の最小の出力信号を選択して出力する第２の選択手段と、により構成されている。
【実施例１】
【００３４】
（構成）
図１は、本発明の実施例１を示すフィルタ装置の構成図である。
このフィルタ装置は、映像系ディジタル信号処理等に用いられる装置であり、フィルタ長がＭ段（例えば、ｎ＝０，１，２，３，４の５段）のローパス用のＦＩＲディジタルフィルタ３０と、該ＦＩＲディジタルフィルタ３０の内部ラッチデータ（例えば、３つのw1[n-1:0]，w2[n-1:0]，w3[n-1:0]）における最大値Max[n-1:0]及び最小値Min[n-1:0]を検出する最大値・最小値検出回路４０と、検出された最大値Max[n-1:0]及び最小値Min[n-1:0]に基づき、該ＦＩＲディジタルフィルタ３０の出力信号Limit_in[n-1:0]の最大及び最小を制限した出力信号Limit_out[n-1:0]を出力するリミット回路５０とを有している。
【００３５】
ＦＩＲディジタルフィルタ３０は、ｎビットのディジタル入力信号Y[n-1:0]を１ビットずつ順に遅延していく５段の縦続接続された単位遅延素子（例えば、ＦＦ）３１−０〜３１−４からなるシフトレジスタと、各段のＦＦ３１−０〜３１−４でラッチされた内部ラッチデータw0[n-1:0]〜w4[n-1:0]に対して所定のフィルタ係数Ａ（０）〜Ａ（４）をそれぞれ乗算する５個の乗算回路３２−０〜３２−４と、各乗算回路３２−０〜３２−４の出力信号を順に加算してフィルタ出力信号Limit_in[n-1:0]を出力する４段の縦続接続された加算回路３３−１〜３３−４とにより構成されている。フィルタ係数Ａ（Ｍ）（但し、Ｍ＝０，１，２，３，４）は、従来と同様にディジタルフィルタ３０の周波数特性を決定するものであり、（１）式にて算出される。
【００３６】
図６は、図１中の最大値・最小値検出回路４０を示す構成図である。
この最大値・最小値検出回路４０は、入力される３つの内部ラッチデータw1[n-1:0]，w2[n-1:0]，w3[n-1:0]の内の最大値Max[n-1:0]を検出する最大値検出回路と、入力される３つの内部ラッチデータw1[n-1:0]，w2[n-1:0]，w3[n-1:0]の内の最小値Min[n-1:0]を検出する最小値検出回路とにより構成されている。
【００３７】
最大値検出回路は、入力される３つの内部ラッチデータw1[n-1:0]，w2[n-1:0]，w3[n-1:0]の内の２つの内部ラッチデータw2[n-1:0]，w3[n-1:0]の大小を比較するコンパレータ４１と、該コンパレータ４１の比較結果に基づいて２つの内部ラッチデータw2[n-1:0]，w3[n-1:0]の内の大きい方を選択するセレクタ４２と、内部ラッチデータw1[n-1:0]とセレクタ４２の選択結果との大小を比較するコンパレータ４３と、該コンパレータ４３の比較結果に基づいて内部ラッチデータw1[n-1:0]とセレクタ４２の選択結果との大きい方を選択して最大値Max[n-1:0][n-1:0]を出力するセレクタ４４とを有している。ここで、コンパレータ４１，４３により第１の比較手段が構成され、セレクタ４２，４４により第１の選択手段が構成されている。
【００３８】
例えば、コンパレータ４１は、２つの内部ラッチデータw2[n-1:0]，w3[n-1:0]を入力する２入力端子ａ，ｂと、比較結果を出力する出力端子ｃとを有し、（入力端子ａのデータ）≧（入力端子ｂのデータ）のときには出力端子ｃの信号が“Ｈ”レベルになり、（入力端子ａのデータ）＜（入力端子ｂのデータ）のときには出力端子ｃの信号が“Ｌ”レベルになる。セレクタ４２は、出力端子ｃの信号が“Ｈ”レベルのときに“１”側のデータw2[n-1:0]を選択して出力し、出力端子ｃの信号が“Ｌ”レベルのときに“０”側のデータw3[n-1:0]を選択して出力する。コンパレータ４３は、内部ラッチデータw1[n-1:0]とセレクタ４２の選択結果とを入力する２入力端子ａ，ｂと、比較結果を出力する出力端子ｃとを有し、ａ≧ｂのときにはｃ＝“Ｈ”、ａ＜ｂのときにはｃ＝“Ｌ”になる。セレクタ４４は、出力端子ｃの信号が“Ｈ”レベルのときに“１”側のデータw1[n-1:0]を選択して出力し、出力端子ｃの信号が“Ｌ”レベルのときに“０”側のセレクタ４２の出力データを選択して出力する。
【００３９】
最小値検出回路は、入力される３つの内部ラッチデータw1[n-1:0]，w2[n-1:0]，w3[n-1:0]の内の２つの内部ラッチデータw2[n-1:0]，w3[n-1:0]の大小を比較するコンパレータ４５と、該コンパレータ４５の比較結果に基づいて２つの内部ラッチデータw2[n-1:0]，w3[n-1:0]の内の小さい方を選択するセレクタ４６と、内部ラッチデータw1[n-1:0]とセレクタ４６の選択結果との大小を比較するコンパレータ４７と、該コンパレータ４７の比較結果に基づいて内部ラッチデータw1[n-1:0]とセレクタ４６の選択結果との小さい方を選択して最小値Min[n-1:0]を出力するセレクタ４８とを有している。ここで、コンパレータ４５，４７により第２の比較手段が構成され、セレクタ４６，４８により第２の選択手段が構成されている。
【００４０】
例えば、コンパレータ４５は、２つの内部ラッチデータw2[n-1:0]，w3[n-1:0]を入力する２入力端子ａ，ｂと、比較結果を出力する出力端子ｃとを有し、ａ≧ｂのときにはｃ＝“Ｈ”になり、ａ＜ｂのときにはｃ＝“Ｌ”になる。セレクタ４６は、ｃ＝“Ｈ”のときにこれが反転して“０”側のデータw3[n-1:0]を選択して出力し、ｃ＝“Ｌ”のときにこれが反転して“１”側のデータw2[n-1:0]を選択して出力する。コンパレータ４７は、内部ラッチデータw1[n-1:0]とセレクタ４６の選択結果とを入力する２入力端子ａ，ｂと、比較結果を出力する出力端子ｃとを有し、ａ≧ｂのときにはｃ＝“Ｈ”、ａ＜ｂのときにはｃ＝“Ｌ”になる。セレクタ４８は、ｃ＝“Ｈ”のときにこれが反転して“０”側のセレクタ４６の選択結果を選択して出力し、ｃ＝“Ｌ”のときにこれが反転して“１”側の内部ラッチデータw1[n-1:0]を選択して出力する。
【００４１】
図７は、図１中のリミット回路５０を示す構成図である。
このリミット回路５０は、フィルタ出力信号Limit_in[n-1:0]と最大値Max[n-1:0]の大小を比較してLimit_in[n-1:0]＞Max[n-1:0]のときには比較結果“Ｈ”レベルを出力し、Limit_in[n-1:0]≦Max[n-1:0]のときには比較結果“Ｌ”レベルを出力するコンパレータ５１と、該コンパレータ５１の比較結果が“Ｈ”レベルのときには“１”側の最大値Max[n-1:0]を選択し、該コンパレータ５１の比較結果が“Ｌ”レベルのときには“０”側のフィルタ出力信号Limit_in[n-1:0]を選択して出力するセレクタ５２とを有し、このセレクタ５２の出力側にコンパレータ５３及びセレクタ５５が接続され、該コンパレータ５１，５３の出力側にＡＮＤゲート５４が接続されている。
【００４２】
コンパレータ５３は、セレクタ５２の選択結果Limit_w[n-1:0]と最小値Min[n-1:0]の大小を比較してMin[n-1:0]＞Limit_w[n-1:0]のときには比較結果“Ｈ”レベルを出力し、Min[n-1:0]≦Limit_w[n-1:0]のときには比較結果“Ｌ”レベルを出力する。ＡＮＤゲート５４は、コンパレータ５３の比較結果とコンパレータ５１の比較結果の反転との論理積を求める。セレクタ５５は、ＡＮＤゲート５４の出力信号が“Ｈ”レベルのときには“１”側の最小値Min[n-1:0]を選択し、ＡＮＤゲート５４の出力信号が“Ｌ”レベルのときには“０”側の選択結果Limit_w[n-1:0]を選択して信号Limit_out[n-1:0]を出力する。
【００４３】
（図１の全体の動作）
例えば、映像信号であるディジタル入力信号Y[n-1:0]がフィルタ３０に入力されると、この入力信号Y[n-1:0]が各段のＦＦ３１−０〜３１−４によりラッチされて１ビットずつ遅延されて行く。各段のＦＦ３１−０〜３１−４から出力される内部ラッチデータw0[n-1:0]〜w4[n-1:0]は、各乗算回路３２−０〜３２−４によりフィルタ係数Ａ（０）〜Ａ（４）とそれぞれ掛け合わされる。これらの乗算結果は、加算回路３３−１〜３３−４により順に加算され、最終段の加算回路３３−４から、高周波成分が除去された出力信号Limit_in[n-1:0]が出力される。
【００４４】
図８は、図１の内部ラッチデータw0[n-1:0]〜w4[n-1:0]とリミット回路５０の入出力信号Limit_in[n-1:0]，Limit_out[n-1:0]との関係を示す波形図、図９は、図１の入力信号Y[n-1:0]（破線曲線）と出力信号Limit_out[n-1:0]（実線曲線）を示す波形図である。
【００４５】
図８のタイムユニットＴ０〜Ｔ２において、入力信号Y[n-1:0]は“０”であり、フィルタ３０の出力信号Limit_in[n-1:0]も“０”である。タイムユニットＴ３で、入力信号Y[n-1:0]がＮへ変化する。タイムユニットＴ４で、乗算回路３２−０の出力は“−０．０１９＊Ｎ”となる。その他の乗算回路３２−１〜３２−４の入力信号w1[n-1:0]〜w4[n-1:0]は“０”であるため、出力は“０”である。よって、フィルタ３０の出力信号Limit_in[n-1:0]は“−０．０１９＊Ｎ”となり、“０”より小さくなってアンダーシュート２２が発生する。フィルタ係数Ａ（Ｍ）は、この合計値が１となるように算出されるため、タイムユニットＴ７において、乗算回路３２−４の入力信号w4[n-1:0]のみ“０”となる場合、フィルタ３０の出力信号Limit_in[n-1:0]は“Ｎ＊１．０９２”となり、Ｎより大きくなってオーバーシュート２１が発生する。
【００４６】
オーバーシュート２１の値は、内部ラッチデータw0[n-1:0]〜w4[n-1:0]よりも大きく、アンダーシュート２２の値は、内部ラッチデータw0[n-1:0]〜w4[n-1:0]よりも小さくなる。入力信号Y[n-1:0]がＮから０へ変化した場合についても同様である。本実施例１では、このような特徴を利用して、最大値・最小値検出回路４０が、内部ラッチデータw1[n-1:0]，w2[n-1:0]，w3[n-1:0]から最大値Max[n-1:0]及び最小値Min[n-1:0]を検出し、リミット回路５０へ出力する。
【００４７】
リミット回路５０では、最大値・最小値検出回路４０で検出された最大値Max[n-1:0]及び最小値Min[n-1:0]を用い、フィルタ３０の出力信号Limit_in[n-1:0]との比較を行う。
【００４８】
即ち、図８のタイムユニットＴ４にて、フィルタ３０の出力信号Limit_in[n-1:0]に発生するアンダーシュート２２は、検出された最小値Min[n-1:0]よりも小さい値のため、リミット回路５０がその最小値Min[n-1:0]を選択して信号Limit_out[n-1:0]として出力する。タイムユニットＴ７にて、フィルタ３０の出力信号Limit_in[n-1:0]に発生するオーバーシュート２１は、検出された最大値Max[n-1:0]よりも大きい値のため、リミッタ回路５０がその最大値Max[n-1:0]を選択して信号Limit_out[n-1:0]として出力する。その他のタイムユニットＴ５，Ｔ６，Ｔ８，・・・では、フィルタ３０の出力信号Limit_in[n-1:0]は、検出された最大値Max[n-1:0]よりも小さく、検出された最小値Min[n-1:0]よりも大きいため、リミット回路５０は、フィルタ３０の出力信号Limit_in[n-1:0]を選択して信号Limit_out[n-1:0]として出力する。
【００４９】
これにより、図９に示すように、フィルタ３０内で発生するオーバーシュート２１及びアンダーシュート２２が除去される。
【００５０】
（最大値・最小値検出回路４０に必要な抽出ポイント位置とポイント数）
図１０は、図１においてＭ＋１（但し、Ｍ＝２Ｋ＋１）のタップ数（即ち、Ｋを中心とする対称な演算係数）を有するＦＩＲディジタルフィルタ３０の構成図である。図１１（１）〜（４）は、図１０のＦＩＲディジタルフィルタ３０の入出力波形図である。図１２（ａ）、（ｂ）は、フィルタタップ数３１の場合の従来のフィルタ装置の出力信号波形と実施例１のフィルタ装置の出力信号波形との対比を示す図である。
【００５１】
図１０のフィルタ３０において、Ｍ＋１段のＦＦ３１−０〜３１−Ｍにおける各段の出力信号が入力される演算回路３４は、Ｍ＋１個の乗算回路３２−０〜３２−ｎとＭ段の加算回路３３−１〜３３−Ｍとで構成されている。Ｍ＋１のタップ数を有するフィルタ３０の場合、最大値・最小値検出回路４０に入力する抽出ポイント位置は、｛［(M-1)/2］-1｝段目のＦＦ31-(K-1)の出力、［(M-1)/2］段目のＦＦ31-Kの出力、及び｛［(M-1)/2］+1｝段目のＦＦ31-(K+1)の出力であり、タップ数Ｍ＋１に関わらず、３ポイント数で十分であることが図１２から分かる。以下この理由を説明する。
【００５２】
図１１に示すフィルタ３０は、Ｋの位相遅延を持つ。つまり、入力信号Y[n:0]は、Ｋ位相後に出力される。図１１（１）、（２）、（３）、（４）は、主な入力波形とｘ時間後のフィルタ出力波形である。フィルタ３０を通過した信号は、高周波領域のノイズが減衰された波形となる。入力波形が図１１（１）の場合、時刻ｔ１の信号のｘ時間後のフィルタ出力レベルは、時刻ｔ１のレベルよりも小さくなるが、時刻ｔ０，ｔ２のレベルよりも大きくならない。入力波形が図１１（２）の場合、時刻ｔ１の信号のｘ時間後のフィルタ出力レベルは、時刻ｔ１のレベルよりも大きくなるが、時刻ｔ０，ｔ２のレベルよりも小さくならない。図１１（３）、（４）の場合、時刻ｔ１の信号のｘ時間後のフィルタ出力レベルは、時刻ｔ０，ｔ２の信号レベル間にある。つまり、時刻ｔ１の信号のｘ時間後のフィルタ出力レベルは、時刻ｔ０，ｔ１，ｔ２のフィルタ入力レベルの最大値、最小値の間になる。
【００５３】
前述した通り、ＦＩＲディジタルフィルタ３０では、入力信号Y[n:0]がＫ位相後（即ち、ｘ時間後）に出力されるが、この入力信号Y[n:0]は、Ｋ段後のＦＦ31-Kの出力信号としてラッチされている。ＦＩＲディジタルフィルタ３０は、Ｋを中心とする対称な演算係数を有するフィルタであり、Ｍ＋１のタップ数を有する場合、ＫとＭの関係は、Ｍ＝２Ｋ＋１で表せる。つまり、最大値・最小値検出回路４０に入力する抽出ポイント位置は、Ｍ＋１のタップ数を有するフィルタ３０の場合、｛［(M-1)/2］-1｝,［(M-1)/2］,｛［(M-1)/2］+1｝段目のＦＦＦＦ31-(K-1),31-K,31-(K+1)の出力である。
【００５４】
（実施例１の効果）
（１）  本実施例１によれば、リミット回路５０で用いる最大値Max[n-1:0]及び最小値Min[n-1:0]を、フィルタ３０内で保持される内部ラッチデータから検出することで、オーバーシュート２１及びアンダーシュート２２を完全に除去することができる。
【００５５】
（２）  最大値・最小値検出回路４０に入力する内部ラッチデータは、タップ数に関わらず、３ポイント数で十分であるので、最大値・最小値検出回路４０及びリミット回路５０の回路構成をそれ程複雑にすることなく、オーバーシュート２１及びアンダーシュート２２を的確に除去できる。
【実施例２】
【００５６】
本発明は、実施例１に限定されず、種々の変形が可能である。この変形例である実施例２としては、例えば、次の（Ａ）〜（Ｄ）のようなものがある。
（Ａ）  図１のＦＦ３１−０，・・・は、他の回路素子等の単位遅延素子で構成しても良い。
（Ｂ）  図６の最大値・最小値検出回路４０は、他の論理回路等で構成しても良い。
（Ｃ）  図７のリミット回路５０は、他の論理回路等で構成しても良い。
（Ｄ）  図１のフィルタ装置は、入力信号Yのビット数に応じてフィルタ３０のタップ数を変更すれば良い。
【産業上の利用可能性】
【００５７】
本発明のフィルタ装置は、映像系信号処理以外の種々のディジタル信号処理に利用できる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施例１を示すフィルタ装置の構成図である。
【図２】従来のフィルタ装置を示す構成図である。
【図３】図２の各乗算回路１２−０〜１２−４の出力信号とフィルタ１０の出力信号との関係を示す波形図である。
【図４】図２の内部ラッチデータとフィルタ１０の出力信号との関係を示す波形図である。
【図５】図２の入力信号と出力信号を示す波形図である。
【図６】図１中の最大値・最小値検出回路４０を示す構成図である。
【図７】図１中のリミット回路５０を示す構成図である。
【図８】図１の内部ラッチデータとリミット回路５０の入出力信号との関係を示す波形図である。
【図９】図１の入力信号と出力信号を示す波形図である。
【図１０】図１においてｎ＋１のタップ数を有するＦＩＲディジタルフィルタ３０の構成図である。
【図１１】図１０のＦＩＲディジタルフィルタ３０の入出力波形図である。
【図１２】フィルタタップ数３１の場合の従来のフィルタ装置の出力信号波形と実施例１のフィルタ装置の出力信号波形との対比を示す図である。
【符号の説明】
【００５９】
３０                    ＦＩＲディジタルフィルタ
３１−０〜３１−Ｍ      ＦＦ
３２−０〜３２−４      乗算回路
３３−０〜３３−４      加算回路
３４                    演算回路
４０                    最大値・最小値検出回路
４１，４３，４５，４７  コンパレータ
４２，４４，４６，４８  セレクタ
５０                    リミット回路
５１，５３              コンパレータ
５２，５５              セレクタ
５４                    ＡＮＤゲート
【図１】
2006093884.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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