(57)【要約】【課題】状態遷移閾値に非対称なヒステリシスループが生じている抵抗変化素子を用いた場合であっても、その抵抗変化素子からの情報読み出しにあたって、誤書き込みや記憶情報破壊等が生じることなく、しかもその情報読み出し時における安定性を十分に確保する。【解決手段】２つの電極１１，１２の間に記録層１３を有してなり、前記電極１１，１２に極性の異なる電位を印加することにより前記記録層１３の抵抗値が可逆的に変化する抵抗変化素子において、状態遷移閾値の絶対値が高抵抗状態から低抵抗状態への変化時と前記低抵抗状態から前記高抵抗状態への変化時とで互いに異なる場合に、前記記録層１３の抵抗値を検出するための読み出し信号を、前記状態遷移閾値の絶対値が大きいほうの極性で、かつ、当該絶対値よりも小さい値で印加する。【選択図】図２
2006108515.tif 000002
【特許請求の範囲】
【請求項１】
２つの電極の間に記録層を有してなる抵抗変化素子を備えた記憶装置であって、
前記抵抗変化素子は、
前記２つの電極に極性の異なる電位を印加することにより前記記録層の抵抗値が高抵抗状態または低抵抗状態に可逆的に変化するとともに、前記高抵抗状態と前記低抵抗状態とを遷移させるための印加信号の閾値の絶対値が前記高抵抗状態から前記低抵抗状態への変化時と前記低抵抗状態から前記高抵抗状態への変化時とで互いに異なり、
前記抵抗変化素子における前記記録層の抵抗値を検出するための読み出し信号が、前記印加信号の閾値の絶対値が大きいほうの極性で、かつ、当該絶対値よりも小さい値で印加される
ことを特徴とする記憶装置。
【請求項２】
２つの電極の間に記録層を有した複数の抵抗変化素子を備え、前記２つの電極の一方がソース線に接続され、前記２つの電極の他方が選択トランジスタを介してビット線に接続されてなる記憶装置であって、
各抵抗変化素子は、前記２つの電極に極性の異なる電位を印加することにより前記記録層の抵抗値が高抵抗状態または低抵抗状態に可逆的に変化するとともに、前記高抵抗状態と前記低抵抗状態とを遷移させるための印加信号の閾値の絶対値が前記高抵抗状態から前記低抵抗状態への変化時と前記低抵抗状態から前記高抵抗状態への変化時とで互いに異なるものであり、
情報書き込み時には、前記ソース線を基準電圧または基準電流として前記ビット線に異なる電圧値または電流値の書き込み信号を印加することで、前記選択トランジスタによって選択された前記抵抗変化素子に対して、当該抵抗変化素子における前記２つの電極に極性の異なる電位を印加して、当該抵抗変化素子における前記記録層の抵抗値を変化させ、
情報読み出し時には、前記選択トランジスタによって選択された前記抵抗変化素子に対して、当該抵抗変化素子における前記記録層の抵抗値を検出するための読み出し信号が、前記印加信号の閾値の絶対値が大きいほうの極性で、かつ、当該絶対値よりも小さい値で印加されるように、当該読み出し信号を前記ソース線または前記ビット線に印加する
ことを特徴とする記憶装置。
【請求項３】
前記抵抗変化素子における前記記録層は、少なくとも、磁化の向きが固定された磁性層である固定層と、磁化の向きが変化する磁性層である自由層とを有してなる
ことを特徴とする請求項２に記載の記憶装置。
【請求項４】
前記抵抗変化素子における前記記録層は、少なくとも、Ａｇ，Ｃｕ，Ｚｎから選ばれた１種以上の元素およびＳ，Ｓｅ，Ｔｅから選ばれた１種以上の元素を含むイオン源層を有してなる
ことを特徴とする請求項２に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの電極に極性の異なる電位を印加することにより可逆的に記録層の抵抗値が変化する抵抗変化素子を備えてなり、その抵抗変化素子における抵抗変化を利用して情報記憶を行う記憶装置に関する。
【背景技術】
【０００２】
近年、情報通信機器や携帯端末機器等の飛躍的な普及に伴い、これを構成するメモリやロジック等の素子には、高集積化、高速化、低消費電力化等といった一層の高性能化が要求されている。その中でも、特に不揮発性メモリは、ユビキタス時代に必要不可欠であると考えられている。
不揮発性メモリであれば、電源の消耗やトラブルが生じた場合や、サーバーとネットワークが何らかの障害により切断された場合でも、個人情報を含めた重要な情報を保護できるからである。また、最近の携帯端末機器は不要の回路ブロックをスタンバイ状態にして極力消費電力を抑えるように設計されているが、高速のワークメモリと大容量ストレージメモリを兼ねることができる不揮発性メモリが実現できれば、消費電力とメモリの無駄を無くすことができる。さらには、高速の大容量不揮発性メモリが実現できれば、電源を入れると瞬時に起動できる、いわゆる「インスタント・オン」機能も実現可能になってくる。
【０００３】
不揮発性メモリとしては、様々なものが提案され、例えばフラッシュメモリのように実用化されたものもあるが、最近では、比較的低電圧で動作し、かつ、記憶密度が高く、しかも高速のランダムアクセス動作が可能な新世代のメモリデバイスとして、抵抗変化を利用して情報記憶を行う抵抗変化素子を用いたものが提案されている（例えば、特許文献１，２参照）。抵抗変化素子とは、その素子に極性の異なる電位を印加することで、その素子における抵抗値が高抵抗状態または低抵抗状態に可逆的に変化するように構成されたものであり、具体的にはスピン注入磁化反転を利用したもの（例えば、特許文献１参照）や、Ａｇ等の可動イオンを利用したもの（例えば、特許文献２参照）がある。
【０００４】
【特許文献１】特開２００４−８７０６９号公報
【特許文献２】特表２００２−５３６８４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、抵抗変化素子を用いて構成された不揮発性メモリ（記憶装置）では、その抵抗変化素子が２つの電極に挟まれた記録層を有している。そして、これら２つの電極間への極性の異なる電位の印加、さらに詳しくは一方の電極から他方の電極に状態遷移閾値以上の電流（書き込み信号）を流してこれらの電極間に挟まれる記録層を高抵抗状態とし、あるいはこれとは逆方向の書き込み信号を流して記録層を低抵抗状態とすることで、その記録層に対する情報書き込みを行うようになっている。つまり、２つの電極間に状態遷移閾値以上の書き込み信号を流さなければ高抵抗状態または低抵抗状態が維持されるため、これにより記憶層が１ｂｉｔの情報を不揮発的に記憶することになる。一方、情報読み出し時には、２つの電極間に所定の電圧または電流（読み出し信号）を印加すれば、記憶層が高抵抗状態であるか、あるいは低抵抗状態であるかによって、異なる電圧値または電流値が得られることになるので、これを検出することで記憶層からの１ｂｉｔの記憶情報の読み出しを行うようになっている。このとき、２つの電極間に印加する読み出し信号は、その大きさ（電圧値または電流値）が大きいほうが、読み出し時における安定性（Ｓ／Ｎ等）の観点からは望ましい。
【０００６】
しかしながら、抵抗変化素子を用いて構成された記憶装置では、書き込み信号および読み出し信号のいずれもが、抵抗変化素子における２つの電極間に対して同様に印加されるため、読み出し信号の大きさと状態遷移閾値との関係によっては、誤書き込みが発生したり、記憶情報が破壊されたりするおそれがある。
【０００７】
また、抵抗変化素子における状態遷移閾値については、その大きさが高抵抗状態から低抵抗状態への変化時と低抵抗状態から高抵抗状態への変化時とで一致しない、いわゆるヒステリシスを有することが一般的であるが、記憶層の特性によっては、そのヒステリシスによって描かれるヒステリシスループが、電極間へ印加する電位に差がない状態（電位が「０」）を基準とすると、その基準に対して非対称となるものがある。ヒステリシスループが非対称である場合には、状態遷移閾値の絶対値が、高抵抗状態から低抵抗状態への変化時と、低抵抗状態から高抵抗状態への変化時とで、互いに異なってしまうことになる。
このような非対称なヒステリシスループが生じている場合には、状態遷移閾値と読み出し信号の大きさとの関係が、２つの電極間へ印加する電位の極性によって一律なものとはならないため、誤書き込みや記憶情報破壊等を抑制しようとすると、十分な信号レベルが得られずに、読み出し時における安定性が悪化してしまう可能性がある。
【０００８】
そこで、本発明は、状態遷移閾値に非対称なヒステリシスループが生じている抵抗変化素子を用いた場合であっても、その抵抗変化素子からの情報読み出しにあたって、誤書き込みや記憶情報破壊等が生じることなく、しかもその情報読み出し時における安定性を十分に確保することのできる記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、上記目的を達成するために案出された記憶装置である。すなわち、２つの電極の間に記録層を有してなる抵抗変化素子を備えた記憶装置であって、前記抵抗変化素子は、前記２つの電極に極性の異なる電位を印加することにより前記記録層の抵抗値が高抵抗状態または低抵抗状態に可逆的に変化するとともに、前記高抵抗状態と前記低抵抗状態とを遷移させるための印加信号の閾値の絶対値が前記高抵抗状態から前記低抵抗状態への変化時と前記低抵抗状態から前記高抵抗状態への変化時とで互いに異なり、前記抵抗変化素子における前記記録層の抵抗値を検出するための読み出し信号が、前記印加信号の閾値の絶対値が大きいほうの極性で、かつ、当該絶対値よりも小さい値で印加されることを特徴とするものである。
【００１０】
また、本発明の記憶装置は、２つの電極の間に記録層を有した複数の抵抗変化素子を備え、前記２つの電極の一方がソース線に接続され、前記２つの電極の他方が選択トランジスタを介してビット線に接続されてなる記憶装置であって、各抵抗変化素子は、前記２つの電極に極性の異なる電位を印加することにより前記記録層の抵抗値が高抵抗状態または低抵抗状態に可逆的に変化するとともに、前記高抵抗状態と前記低抵抗状態とを遷移させるための印加信号の閾値の絶対値が前記高抵抗状態から前記低抵抗状態への変化時と前記低抵抗状態から前記高抵抗状態への変化時とで互いに異なるものであり、情報書き込み時には、前記ソース線を基準電圧または基準電流として前記ビット線に異なる電圧値または電流値の書き込み信号を印加することで、前記選択トランジスタによって選択された前記抵抗変化素子に対して、当該抵抗変化素子における前記２つの電極に極性の異なる電位を印加して、当該抵抗変化素子における前記記録層の抵抗値を変化させ、情報読み出し時には、前記選択トランジスタによって選択された前記抵抗変化素子に対して、当該抵抗変化素子における前記記録層の抵抗値を検出するための読み出し信号が、前記印加信号の閾値の絶対値が大きいほうの極性で、かつ、当該絶対値よりも小さい値で印加されるように、当該読み出し信号を前記ソース線または前記ビット線に印加することを特徴とするものである。
【００１１】
上記構成の記憶装置は、いずれも、抵抗変化素子における記録層の抵抗値を検出するための読み出し信号が、印加信号の閾値の絶対値が大きいほうの極性で、かつ、当該絶対値よりも小さい値で印加されるため、その読み出し信号の大きさが、高抵抗状態から低抵抗状態への変化時における印加信号の閾値を超えることがなく、低抵抗状態から高抵抗状態への変化時における印加信号の閾値を超えることもない。しかも、印加信号の閾値の絶対値が大きいほうの極性で印加されるため、絶対値が小さいほうの極性で印加する場合に比べて、読み出し信号の大きさを大きく設定し得るようになる。
【発明の効果】
【００１２】
以上のように、本発明に係る記憶装置では、抵抗変化素子に対する読み出し信号の大きさが、記録層を高抵抗状態と低抵抗状態との間で変化させる印加信号の閾値（状態遷移閾値）を超えることがなく、しかも状態遷移閾値を超えない範囲で大きく設定し得るようになる。したがって、状態遷移閾値に非対称なヒステリシスループが生じている抵抗変化素子を用いた場合であっても、その抵抗変化素子からの情報読み出しにあたって、誤書き込みや記憶情報破壊等が生じることなく、しかもその情報読み出し時における安定性を十分に確保することのできるようになる。
【発明を実施するための最良の形態】
【００１３】
以下、図面に基づき本発明に係る記憶装置について説明する。
【００１４】
〔第１の実施の形態〕
先ず、本発明に係る記憶装置の第１の実施の形態について説明する。ここでは、抵抗変化素子として、スピン注入磁化反転を利用して情報記憶を行うものを用いた場合を例に挙げて説明する。
【００１５】
図１は、本発明に係る記憶装置の概略構成例を示す回路図である。
図例のように、本実施形態で説明する記憶装置は、マトリクス状に配置された複数の抵抗変化素子１０を備えている。さらには、各抵抗変化素子１０に対応するように、抵抗変化素子１０の制御素子として機能する選択トランジスタ３０を備えている。そして、マトリクス状における各列には、データ信号線となるビット線ＢＬが配されている。また、マトリクス状における各行には、コモン線となるソース線ＳＬが配されているとともに、制御素子信号線となるワード線ＷＬが配されている。
このような構成により、記憶装置では、選択された一つのビット線ＢＬと選択された一つのワード線ＷＬが交差する箇所の抵抗変化素子１０が選択されることになる。
【００１６】
図２は、抵抗変化素子の概略構成例を示す模式的に示す説明図である。
図例のように、本実施形態で説明する抵抗変化素子１０は、２つの電極１１，１２の間に、記録層１３を有してなるものである。記録層１３は、磁化の向きが固定された磁性層である固定層１３ａと、磁化の向きが変化する磁性層である自由層１３ｂと、これらの間に挟まれた非磁性層１３ｃと、から構成される。固定層１３ａおよび自由層１３ｂは、ＣｏＦｅ等の磁性材料やこれらの磁性材料を用いた積層フェリ構造によって形成される。また、非磁性層１３ｃは、Ａｌ2Ｏ3やＭｇＯ等の絶縁層またはＣｕ等の導電層によって形成される。
【００１７】
このような構成の抵抗変化素子１０では、固定層１３ａおよび自由層１３ｂにおける磁化の向きが同じになると記録層１３が低抵抗状態となり、相違すると記録層１３が高抵抗状態となる。自由層１３ｂにおける磁化の向きは、記録層１３の各層１３ａ，１３ｂ，１３ｃが積層された方向（図中、垂直方向）に、状態遷移閾値以上の電流を流すことによって変化する。具体的には、図２中にて、下から上方向に状態遷移閾値以上の電流を流すと、自由層１３ｂにおける磁化の向きが固定層１３ａと同じ（平行）になり、また上から下方向に状態遷移閾値以上の電流を流すと、自由層１３ｂにおける磁化の向きが固定層１３ａと相違して逆向き（反平行）状態となる。すなわち、抵抗変化素子１０は、スピン注入磁化反転を利用して、１ｂｉｔの情報を不揮発的に記憶する素子である。
【００１８】
図３は、本発明に係る記憶装置の断面構造の例を示す説明図である。
図例のように、本実施形態で説明する記憶装置では、各抵抗変化素子１０が、半導体基板３１に形成された選択トランジスタ３０の上方に形成されている。そして、抵抗変化素子１０の固定層１３ａ側の電極１２、すなわち下部電極１２が、選択トランジスタ３０と電気的に接続されており、抵抗変化素子１０の自由層１３ｂ側の電極１１、すなわち上部電極１１が、ソース線ＳＬと電気的に接続されている。
選択トランジスタ３０は、半導体基板３１内の素子分離層３２により分離された領域に形成されたソース／ドレイン領域３３と、ゲート電極３４とからなる、ＭＯＳトランジスタである。このうち、ゲート電極３４は、ワード線ＷＬを兼ねている。また、ソース／ドレイン領域３３の一方は、プラグ層や金属配線層等を介して、抵抗変化素子１０の下部電極１２と電気的に接続されており、ソース／ドレイン領域３３の他方は、プラグ層や金属配線層等を介して、ビット線ＢＬと電気的に接続されている。
なお、このような積層構造の形成手順については、周知の半導体プロセスを利用して形成すればよいため、ここではその説明を省略する。
【００１９】
図４は、本発明に係る記憶装置の一つのメモリセル部分の構成例を示す回路図である。すなわち、図３に示した断面構造における一つの抵抗変化素子１０の構成部分（メモリセル部分）について、その電気的な接続を示している。
図例のように、本実施形態で説明する記憶装置における各メモリセル部分では、抵抗変化素子１０における一方の電極（上部電極）１１がソース線ＳＬに接続され、他方の電極（下部電極）１２が選択トランジスタ３０を介してビット線ＢＬに接続されている。
【００２０】
次に、以上のように構成された記憶装置における処理動作について、情報書き込み時と情報読み出し時とを例に挙げて説明する。
【００２１】
情報書き込み時には、ソース線ＳＬを基準電圧または基準電流として、ビット線ＢＬに異なる電圧値または電流値の書き込み信号を印加することで、選択トランジスタ３０によって選択された抵抗変化素子１０に対して、その抵抗変化素子１０における２つの電極１１，１２に極性の異なる電位を印加する。これにより、その抵抗変化素子１０における記録層１３の抵抗値を変化させて、１ｂｉｔの情報の書き込みを行う。
【００２２】
具体的には、ワード線ＷＬにより選択トランジスタ３０のゲートをオン状態として、ビット線ＢＬに電圧を印加すると、選択トランジスタ３０のソース／ドレインを介して、その選択トランジスタ３０に接続する抵抗変化素子１０の下部電極１２に電圧が印加されることになる。
このとき、下部電極１２に印加された電圧の極性が、ソース線ＳＬにおける基準となる電位に比べて負電位である場合には、抵抗変化素子１０の上部電極１１から下部電極１２へ向けて電流が流れることになる。そして、この電流の大きさが、抵抗変化素子１０の特性から一義的に定まる状態遷移閾値Ｉ（Ｐ→ＡＰ）を超えると、その抵抗変化素子１０では、自由層１３ｂにおける磁化の向きが固定層１３ａと相違して逆向き（反平行）状態となる。
一方、下部電極１２に印加された電圧の極性が、ソース線ＳＬにおける基準となる電位に比べて正電位である場合には、抵抗変化素子１０の下部電極１２から上部電極１１へ向けて電流が流れることになる。そして、この電流の大きさが、抵抗変化素子１０の特性から一義的に定まる状態遷移閾値Ｉ（Ｐ→ＡＰ）を超えると、その抵抗変化素子１０では、自由層１３ｂにおける磁化の向きが固定層１３ａと同じ（平行）となる。
【００２３】
ただし、状態遷移閾値Ｉ（Ｐ→ＡＰ）と状態遷移閾値Ｉ（Ｐ→ＡＰ）とは、その大きさが互いに一致せずに、ヒステリシスを有している。しかも、そのヒステリシスによって描かれるヒステリシスループは、電極１１，１２間へ印加する電位に差がない状態（電位が「０」）を基準とすると、その基準に対して非対称となっている。
【００２４】
図５は、図２に示した抵抗変化素子におけるＶ−Ｒカーブを示すものであり、ヒステリシスループの具体例を示す説明図である。なお、図例では、図２中で上から下に流す方向の電流極性をプラスとしている。
図例のように、ヒステリシスループが非対称である場合には、状態遷移閾値Ｉ（Ｐ→ＡＰ）の絶対値の大きさと状態遷移閾値Ｉ（Ｐ→ＡＰ）の絶対値の大きさとが互いに異なっている。
【００２５】
一般に、スピン注入磁化反転電流式によれば、プラス極性の状態遷移閾値Ｉｃ+は以下に示す（１）式で、またマイナス極性の状態遷移閾値Ｉｃ-は以下に示す（２）式で表される。
【００２６】
【数１】
2006108515.tif 000003
【００２７】
【数２】
2006108515.tif 000004
【００２８】
ここで、ｅはelectron charge、αはphenomenological Gilbert damping parameter、γはgyromagnetic ratio、Ｈextはexternal field、Ｈanはanisotropy field of memory cell、Ｍｓはmagnetization、Ｓ２は number of magnetic momentである。また、ｇ（０）およびｇ（π）は、efficiencyであり、以下の（３）式に示す関数ｇ（θ）によって特定されるものである。
【００２９】
【数３】
2006108515.tif 000005
【００３０】
ここで、Ｐはpolarizing factor、θはincluded angle between two magnetization vectorsである。図６は、（３）式に示す関数ｇ（θ）について、縦軸をｇ（θ）とし、横軸をθとした座標上に表したものである。
【００３１】
これら（１）〜（３）式および図６に示された内容、すなわちスピン注入磁化反転電流式に関する原理によれば、ｇ（０）＜ｇ（π）であることから、状態遷移閾値Ｉ（Ｐ→ＡＰ）の絶対値と状態遷移閾値Ｉ（Ｐ→ＡＰ）の絶対値とが｜Ｉ（ＡＰ→Ｐ）｜＜｜Ｉ（Ｐ→ＡＰ）｜となる特徴がある。
【００３２】
つまり、情報書き込み時には、ビット線ＢＬに、ソース線ＳＬにおける基準電位との関係で負電位となり、かつ、抵抗変化素子１０の電極１１，１２間に流れる電流が｜Ｉ（Ｐ→ＡＰ）｜を超える大きさとなる電位、または、ソース線ＳＬにおける基準電位との関係で正電位となり、かつ、抵抗変化素子１０の電極１１，１２間に流れる電流が｜Ｉ（ＡＰ→Ｐ）｜を超える大きさとなる電位のいずれかを、それぞれ選択的に印加することによって、その抵抗変化素子１０における記録層１３の抵抗値を可逆的に変化させて、１ｂｉｔの情報の書き込みを行うのである。
【００３３】
一方、情報読み出し時には、選択トランジスタ３０によって選択された抵抗変化素子１０に対して、所定の電圧または電流（読み出し信号）をソース線ＳＬまたはビット線ＢＬに印加して、抵抗変化素子１０の抵抗状態により異なる電流値または電圧値を、ビット線ＢＬまたはソース線ＳＬの先に接続されたセンスアンプを介して検出する。これにより、抵抗変化素子１０の記録層１３が高抵抗状態にあるか、あるいは低抵抗状態にあるかによって検出結果が異なることから、その記録層１３が記憶している１ｂｉｔの情報を読み出すことができるのである。
【００３４】
ただし、このとき、選択された抵抗変化素子１０に対して印加する読み出し信号は、状態遷移閾値Ｉ（Ｐ→ＡＰ）と状態遷移閾値Ｉ（ＡＰ→Ｐ）とで絶対値が大きいほうの極性で、かつ、その大きいほうの絶対値よりも小さい値で印加されるように、その電圧値または電流値を設定しておく。そして、その読み出し信号をソース線ＳＬまたはビット線ＢＬに印加する。
具体的には、上述したように｜Ｉ（ＡＰ→Ｐ）｜＜｜Ｉ（Ｐ→ＡＰ）｜であることから、抵抗変化素子１０に状態遷移閾値Ｉ（Ｐ→ＡＰ）を超える電位が印加される場合における極性、さらに詳しくは抵抗変化素子１０の上部電極１１から下部電極１２へ向けて電流が流れる場合における極性で、かつ、その状態遷移閾値Ｉ（Ｐ→ＡＰ）の絶対値よりも小さい値の読み出し信号を、ソース線ＳＬまたはビット線ＢＬに印加する。
なお、読み出し信号の大きさの設定手法については、従来と同様でよいため、ここではその説明を省略する。
【００３５】
このように設定された読み出し信号を用いて抵抗変化素子１０からの情報読み出しを行えば、読み出し信号の大きさが状態遷移閾値Ｉ（Ｐ→ＡＰ）の絶対値よりも小さいので、その状態遷移閾値Ｉ（Ｐ→ＡＰ）を超えてしまうことがない。また、極性が異なるため、読み出し信号の大きさが状態遷移閾値Ｉ（ＡＰ→Ｐ）を超えてしまうこともない。
したがって、抵抗変化素子１０からの情報読み出しの際に、その抵抗変化素子１０の記録層１３に対して誤書き込みや記憶情報破壊等が生じてしまうことがない。
【００３６】
しかも、読み出し信号は、状態遷移閾値Ｉ（Ｐ→ＡＰ）と状態遷移閾値Ｉ（ＡＰ→Ｐ）とで絶対値が大きいほうの極性で印加されるため、絶対値が小さいほうの極性で印加する場合に比べて、読み出し信号の大きさを大きく設定し得るようになる。すなわち、｜Ｉ（ＡＰ→Ｐ）｜＜｜Ｉ（Ｐ→ＡＰ）｜の場合であれば、読み出し信号の大きさが｜Ｉ（Ｐ→ＡＰ）｜を超えなければよく、極性が異なることから｜Ｉ（ＡＰ→Ｐ）｜を超えていても問題とはならない。
したがって、状態遷移閾値Ｉ（Ｐ→ＡＰ）と状態遷移閾値Ｉ（Ｐ→ＡＰ）とが互いに一致せずに、しかも非対称なヒステリシスループが生じている場合であっても、同一極性の状態遷移閾値を超えない範囲で極力大きく設定し得るようになる。つまり、ヒステリシスループが非対称であっても、抵抗変化素子１０に対する情報の誤書き込みや記憶情報破壊等を回避しつつ、情報読み出しの際に十分な信号レベルが得られるようになるので、情報読み出し時における安定性を十分に確保することができる。
【００３７】
〔第２の実施の形態〕
次に、本発明に係る記憶装置の第２の実施の形態について説明する。ここでは、抵抗変化素子として、可動イオンを利用して情報記憶を行うものを用いた場合を例に挙げて説明する。ただし、主に、上述した第１の実施の形態の場合との相違点について説明し、同一の点についてはその説明を省略する。
【００３８】
本実施形態で説明する記憶装置は、抵抗変化素子が第１の実施の形態の場合と異なる。
図７は、抵抗変化素子の概略構成例を示す模式的に示す説明図である。
図例のように、本実施形態で説明する抵抗変化素子２０は、２つの電極２１，２２の間に、記録層２３を有してなるものであるが、その記録層２３が、イオン源層２３ａと、高抵抗膜２３ｂとを有している。
【００３９】
イオン源層２３ａは、Ａｇ，Ｃｕ，Ｚｎから選ばれた１種以上の元素（金属元素）と、Ｓ，ＳＯ，Ｔｅから選ばれた１種以上の元素（カルコゲナイド元素）とを含有するもので、金属元素のイオン化により記録層２３における抵抗値を変化させるためのものである。すなわち、金属元素（Ａｇ，Ｃｕ，Ｚｎ）はイオン源となるものである。具体的には、イオン源層２３ａとして、例えばＣｕＴｅＧｅＧｄ膜を用いることが考えられる。ＣｕＴｅＧｅＧｄ膜は、組成により抵抗率が異なるが、Ｃｕ，Ｔｅ，Ｇｄが金属元素であるため、カルコゲナイドとしてＳあるいはＳｅを用いた場合に比して、抵抗を低くすることが容易である。
アモルファスカルコゲナイド薄膜の中では、ＧｅＴｅは非常に抵抗率が低く、１×１０4Ωｃｍ程度である。これに対して、例えば、ＧｅＳｅは１×１０13Ωｃｍ程度であり、ＧｅＳＴｅは１×１０11Ωｃｍ程度である。このように、ＧｅＴｅを母材とする材料、あるいはＴｅを含有する材料に、Ｃｕ，Ｇｄ等の金属を含有させることにより、抵抗を低くすることができる。そして、例えば、厚さ２０ｎｍ、セル面積０．４μｍ2のＣｕＴｅＧｅＧｄ膜であれば、その抵抗値を１００Ω程度以下とすることが可能である。
【００４０】
高抵抗膜２３ｂは、イオン源層２３ａよりも抵抗率の高い材料、例えば絶縁体あるいは半導体を用いて形成されたものである。高抵抗膜２３ｂは、例えば、酸化珪素、窒化珪素、希土類酸化膜、希土類窒化膜、アモルファスシリコン、アモルファスゲルマニウム、さらには、アモルファスカルコゲナイド等の材料を用いることが可能である。
【００４１】
このような構成の抵抗変化素子２０では、イオン源層２３ａに含有されるイオン源となる金属元素（例えばＡｇ、ＣｕまたはＺｎ）がイオンとして高抵抗膜２３ｂに注入され、あるいは高抵抗膜２３ｂの表面に析出すると、高抵抗膜２３ｂの界面状態が変化して、記録層２３における抵抗値が低抵抗状態となり、イオンが高抵抗膜２３ｂから遠い側へ移動すると、記録層２３における抵抗値が高抵抗状態となる。イオンの移動は、記録層２３の各層２３ａ，２３ｂが積層された方向（図中、垂直方向）に、状態遷移閾値以上の電流を流すことによって変化する。具体的には、図７中にて、上から下方向に状態遷移閾値以上の電流を流すと、イオンが高抵抗膜２３ｂに注入され、あるいは高抵抗膜２３ｂの表面に析出し、また下から上方向に状態遷移閾値以上の電流を流すと、イオンが高抵抗膜２３ｂから遠い側へ移動する。
【００４２】
すなわち、抵抗変化素子２０は、可動イオンを利用して、１ｂｉｔの情報を不揮発的に記憶する素子である。このとき、Ａｇ、ＣｕまたはＺｎ金属の接続有無により高抵抗状態と低抵抗状態が可逆的に変化するため、その原理により、高抵抗状態と低抵抗状態とで抵抗値が数桁（一桁以上）変化する。また、高抵抗状態と低抵抗状態とが反転する状態遷移閾値は、高抵抗状態から低抵抗状態へ遷移する場合と、低抵抗状態から高抵抗状態へ遷移する場合とで、それぞれ±０．３Ｖ程度である。
【００４３】
図８は、一つのメモリセル部分の構成例を示す回路図である。
本実施形態の記憶装置においても、各メモリセル部分では、抵抗変化素子２０の高抵抗膜２３ｂ側の電極２２、すなわち下部電極２２が、選択トランジスタ３０を介してビット線ＢＬに接続されており、抵抗変化素子２０のイオン源層２３ａ側の電極２１、すなわち上部電極２１が、ソース線ＳＬと電気的に接続されている。
【００４４】
次に、以上のように構成された記憶装置における処理動作について、情報書き込み時と情報読み出し時とを例に挙げて説明する。
【００４５】
情報書き込み時には、ソース線ＳＬを基準電圧または基準電流として、ビット線ＢＬに異なる電圧値または電流値の書き込み信号を印加することで、選択トランジスタ３０によって選択された抵抗変化素子２０に対して、その抵抗変化素子２０における２つの電極２１，２２に極性の異なる電位を印加する。これにより、その抵抗変化素子２０における記録層２３の抵抗値を変化させて、１ｂｉｔの情報の書き込みを行う。
【００４６】
具体的には、ワード線ＷＬにより選択トランジスタ３０のゲートをオン状態として、ビット線ＢＬに電圧を印加すると、選択トランジスタ３０のソース／ドレインを介して、その選択トランジスタ３０に接続する抵抗変化素子２０の下部電極２２に電圧が印加されることになる。
このとき、下部電極２２に印加された電圧の極性が、ソース線ＳＬにおける基準となる電位に比べて負電位である場合には、抵抗変化素子２０の上部電極２１から下部電極２２へ向けて電流が流れることになる。そして、この電流の大きさが、抵抗変化素子２０の特性から一義的に定まる状態遷移閾値を超えると、その抵抗変化素子２０では、イオン源層２３ａのイオンが移動し、そのイオンが高抵抗膜２３ｂに注入され、あるいは高抵抗膜２３ｂの表面に析出することになる。
一方、下部電極２２に印加された電圧の極性が、ソース線ＳＬにおける基準となる電位に比べて正電位である場合には、抵抗変化素子２０の下部電極２２から上部電極２１へ向けて電流が流れることになる。そして、この電流の大きさが、抵抗変化素子２０の特性から一義的に定まる状態遷移閾値を超えると、その抵抗変化素子２０では、イオン源層２３ａのイオンが高抵抗膜２３ｂから遠い側へ移動する。
【００４７】
ただし、本実施形態の記憶装置においても、状態遷移閾値がヒステリシスを有しており、そのヒステリシスによって描かれるヒステリシスループは、電極２１，２２間へ印加する電位に差がない状態（電位が「０」）を基準とすると、その基準に対して非対称となっている。
【００４８】
図９は、図２に示した抵抗変化素子におけるＶ−Ｒカーブを示すものであり、ヒステリシスループの具体例を示す説明図である。
ここで、例えば、記録層２３における抵抗値が低抵抗状態で１ｋΩ、高抵抗状態で１００ｋΩと仮定すると、抵抗値が一桁以上変化するというその変化量の大きさの特性のため、状態遷移閾値は、選択トランジスタ３０との抵抗分圧の観点で見かけ上の値が変動する。この見かけ上の値は、例えば簡易的に選択トランジスタ３０の抵抗値を１ｋΩとすると、以下に示す（３）式および（４）式で表される。
【００４９】
【数４】
2006108515.tif 000006
【００５０】
【数５】
2006108515.tif 000007
【００５１】
ここで、Ｖth0 actualおよびＶth1 actualは見かけ上の状態遷移閾値、Ｒtrは選択トランジスタ３０の抵抗値、Ｒ0は低抵抗状態における抵抗値、Ｒ1は高抵抗状態における抵抗値、Ｖth0およびＶth1は抵抗変化素子２０における状態遷移閾値である。
【００５２】
このように、記録層２３における抵抗値が一桁以上変化するというその変化量の大きさの特性のため、低抵抗状態から高抵抗状態に変化するための状態遷移閾値は、見かけ上０．６Ｖとなる。
【００５３】
したがって、情報書き込み時には、ビット線ＢＬに、ソース線ＳＬにおける基準電位との関係で負電位となり、かつ、見かけ上の状態遷移閾値Ｖth0 actualである−０．３Ｖを超える大きさとなる電位、または、ソース線ＳＬにおける基準電位との関係で正電位となり、かつ、見かけ上の状態遷移閾値Ｖth1 actualである０．６Ｖを超える大きさとなる電位のいずれかを、それぞれ選択的に印加することによって、その抵抗変化素子２０における記録層２３の抵抗値を可逆的に変化させて、１ｂｉｔの情報の書き込みを行うようにする。
【００５４】
一方、情報読み出し時には、選択トランジスタ３０によって選択された抵抗変化素子２０に対して、所定の電圧または電流（読み出し信号）をソース線ＳＬまたはビット線ＢＬに印加して、抵抗変化素子２０の抵抗状態により異なる電流値または電圧値を、ビット線ＢＬまたはソース線ＳＬの先に接続されたセンスアンプを介して検出する。これにより、抵抗変化素子２０の記憶層×が高抵抗状態にあるか、あるいは低抵抗状態にあるかによって検出結果が異なることから、その記憶層×が記憶している１ｂｉｔの情報を読み出すことができるのである。
【００５５】
ただし、このとき、選択された抵抗変化素子２０に対して印加する読み出し信号は、見かけ上の状態遷移閾値Ｖth0 actualと見かけ上の状態遷移閾値Ｖth1 actualとで絶対値が大きいほうの極性で、かつ、その大きいほうの絶対値よりも小さい値で印加されるように、その電圧値または電流値を設定しておく。そして、その読み出し信号をソース線ＳＬまたはビット線ＢＬに印加する。
具体的には、｜Ｖth0 actual｜＜｜Ｖth1 actual｜であることから、抵抗変化素子２０に見かけ上の状態遷移閾値Ｖth1 actualを超える電位が印加される場合における極性、さらに詳しくは抵抗変化素子２０の電極２１から電極２２へ向けて電流が流れる場合における極性で、かつ、その見かけ上の状態遷移閾値Ｖth1 actualの絶対値よりも小さい値の読み出し信号を、ソース線ＳＬまたはビット線ＢＬに印加する。
なお、読み出し信号の大きさの設定手法については、従来と同様でよいため、ここではその説明を省略する。
【００５６】
このように設定された読み出し信号を用いて抵抗変化素子２０からの情報読み出しを行えば、読み出し信号の大きさが見かけ上の状態遷移閾値Ｖth1 actualの絶対値よりも小さいので、その見かけ上の状態遷移閾値Ｖth1 actualを超えてしまうことがない。また、極性が異なるため、読み出し信号の大きさが見かけ上の状態遷移閾値Ｖth0 actualを超えてしまうこともない。
したがって、抵抗変化素子２０からの情報読み出しの際に、その抵抗変化素子２０の記憶層×に対して誤書き込みや記憶情報破壊等が生じてしまうことがない。
【００５７】
しかも、読み出し信号は、見かけ上の状態遷移閾値Ｖth0 actualと見かけ上の状態遷移閾値Ｖth1 actualとで絶対値が大きいほうの極性で印加されるため、絶対値が小さいほうの極性で印加する場合に比べて、読み出し信号の大きさを大きく設定し得るようになる。すなわち、｜Ｖth0 actual｜＜｜Ｖth1 actual｜の場合であれば、読み出し信号の大きさが｜Ｖth1 actual｜を超えなければよく、極性が異なることから｜Ｖth0 actual｜を超えていても問題とはならない。
したがって、見かけ上の状態遷移閾値Ｖth0 actualと見かけ上の状態遷移閾値Ｖth1 actualとが互いに一致せずに、しかも非対称なヒステリシスループが生じている場合であっても、同一極性の状態遷移閾値を超えない範囲で極力大きく設定し得るようになる。つまり、ヒステリシスループが非対称であっても、抵抗変化素子２０に対する情報の誤書き込みや記憶情報破壊等を回避しつつ、情報読み出しの際に十分な信号レベルが得られるようになるので、情報読み出し時における安定性を十分に確保することができる。
【００５８】
なお、上述した第１および第２の実施の形態では、本発明について好適な実施具体例を挙げて説明したが、本発明はその内容に限定されることはなく、本発明の要旨を逸脱しない範囲で適宜変更することが可能である。例えば、記録層１３，２３における積層構造は各実施形態で説明したものに限られることはなく、可逆的に抵抗値が変化し、状態遷移閾値に非対称なヒステリシスループが生じている抵抗変化素子であれば、本発明を適用することが可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明に係る記憶装置の概略構成例を示す回路図である。
【図２】本発明に係る記憶装置の第１の実施の形態における抵抗変化素子の概略構成例を示す模式的に示す説明図である。
【図３】本発明に係る記憶装置の断面構造の例を示す説明図である。
【図４】本発明に係る記憶装置の第１の実施の形態における一つのメモリセル部分の構成例を示す回路図である。
【図５】本発明に係る記憶装置の第１の実施の形態におけるヒステリシスループの具体例を示す説明図であり、図２に示した抵抗変化素子におけるＶ−Ｒカーブを示すものである。
【図６】スピン注入磁化反転電流式に関する原理を概念的に示す図である。
【図７】本発明に係る記憶装置の第２の実施の形態における抵抗変化素子の概略構成例を示す模式的に示す説明図である。
【図８】本発明に係る記憶装置の第２の実施の形態における一つのメモリセル部分の構成例を示す回路図である。
【図９】本発明に係る記憶装置の第２の実施の形態におけるヒステリシスループの具体例を示す説明図であり、図７に示した抵抗変化素子におけるＶ−Ｒカーブを示すものである。
【符号の説明】
【００６０】
１０，２０…抵抗変化素子、１１，１２，２１，２２…電極、１３，２３…記録層、１３ａ…固定層、１３ｂ…自由層、１３ｃ…非磁性層、２３ａ…イオン源層、２３ｂ…高抵抗層、３０…選択トランジスタ、３１…半導体基板、３２…素子分離層、３３…ソース／ドレイン領域、３４…ゲート電極、ＢＬ…ビット線、ＳＬ…ソース線、ＷＬ…ワード線
【図１】
2006108515.tif 000008
【図２】
2006108515.tif 000009
【図３】
2006108515.tif 000010
【図４】
2006108515.tif 000011
【図５】
2006108515.tif 000012
【図６】
2006108515.tif 000013
【図７】
2006108515.tif 000014
【図８】
2006108515.tif 000015
【図９】
2006108515.tif 000016