(57)【要約】      （修正有）【課題】ＳＡ−ＳＴＩ工程の際にセル領域で発生するトンネル酸化膜のスマイリング現象と素子分離膜のギャップフィリング不良を防止する。【解決手段】セル領域にはパッド酸化膜が形成され、低電圧領域には低電圧ゲート酸化膜が形成され、高電圧領域には高電圧ゲート酸化膜が形成された半導体基板を提供する段階と、前記低電圧領域及び前記高電圧領域に第１ポリシリコン膜を形成する段階と、前記第１ポリシリコン膜を含む全体構造の上部にパッド窒化膜を蒸着する段階と、前記セル領域に形成された前記パッド窒化膜、前記パッド酸化膜及び前記半導体基板の一部をパターニングして第１トレンチを形成する段階と、前記低電圧領域と前記高電圧領域に形成された前記パッド窒化膜、前記第１ポリシリコン膜、前記低電圧ゲート酸化膜、前記高電圧ゲート酸化膜及び前記半導体基板の一部をパターニングして第２及び第３トレンチを形成する段階とを含む。【選択図】図４
2006041503.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）セル領域にはパッド酸化膜が形成され、低電圧領域には低電圧ゲート酸化膜が形成され、高電圧領域には高電圧ゲート酸化膜が形成された半導体基板を提供する段階と、
（ｂ）前記低電圧領域及び前記高電圧領域に第１ポリシリコン膜を形成する段階と、
（ｃ）前記第１ポリシリコン膜を含む全体構造の上部にパッド窒化膜を蒸着する段階と、
（ｄ）前記セル領域に形成された前記パッド窒化膜、前記パッド酸化膜及び前記半導体基板の一部をパターニングして第１トレンチを形成する段階と、
（ｅ）前記低電圧領域と前記高電圧領域に形成された前記パッド窒化膜、前記第１ポリシリコン膜、前記低電圧ゲート酸化膜、前記高電圧ゲート酸化膜及び前記半導体基板の一部をパターニングして第２及び第３トレンチを形成する段階と、
（ｆ）前記第１〜第３トレンチが埋め立てられるように素子分離膜を形成する段階と、
（ｇ）前記パッド窒化膜を除去する段階と、
（ｈ）前記素子分離膜の形成された全体構造の上部にトンネル絶縁膜を形成する段階と、
（ｉ）前記トンネル絶縁膜上に第２ポリシリコン膜を蒸着した後、パターニングしてフローティングゲートを形成する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記第１ポリシリコン膜は３００Å〜５００Åの厚さに形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記トンネル絶縁膜を形成する前に前処理洗浄工程を行い、前記セル領域に残留する前記パッド酸化膜を除去する段階をさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記（ｉ）段階で行われる前記第２ポリシリコン膜パターニングの際に、前記低電圧領域及び前記高電圧領域に蒸着された前記誘電体膜がエッチング停止層として機能することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記（ｂ）段階は、
（ｂ−１）前記パッド酸化膜、前記低電圧ゲート酸化膜及び前記高電圧ゲート酸化膜を含む全体構造の上部に前記第１ポリシリコン膜を蒸着する段階と、
（ｂ−２）前記セル領域に形成された前記第１ポリシリコン膜を除去して前記低電圧領域及び前記高電圧領域に前記第１ポリシリコン膜を残留させる段階とを含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記（ｉ）段階後、
（ｊ）前記フローティングゲートを含む全体構造の上部に誘電体膜を形成する段階と、
（ｋ）前記誘電体膜上に第３ポリシリコン膜を蒸着した後、パターニングして前記フローティングゲートを覆うコントロールゲートを形成する段階をさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、特に、ＳＡ−ＳＴＩ(Self Align Shallow Trench Isolation)工程の適用時にセル領域で発生するトンネル酸化膜のスマイリング(smiling)現象と素子分離膜のギャップフィリング(gapfilling)不良を防止することが可能なフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ素子は、セルの形成されるセル領域と周辺回路領域に分離されるが、周辺回路領域は、高電圧用トランジスタの形成される高電圧領域と、低電圧用トランジスタの形成される低電圧領域とに分離される。
【０００３】
一方、９０ｎｍ以下のフラッシュメモリ素子において、素子分離膜はＳＡ−ＳＴＩ工程で形成することが普遍的である。この場合、セル領域と周辺回路領域の両方ともにＳＡ−ＳＴＩ工程を適用して素子分離膜を形成する。
【０００４】
一般に、ＳＡ−ＳＴＩ工程は、半導体基板上にゲート誘電膜（または、トンネル酸化膜）として用いられる酸化膜を形成した後、その上部にゲート電極（すなわち、フローティングゲート）用ポリシリコン層を蒸着する。その後、前記ポリシリコン層上に保護用窒化膜を蒸着した後、フォトリソグラフィ(photo lithography)工程を用いたエッチング工程を行ってトレンチを形成する。次に、普通、ＨＤＰ酸化膜を用いて前記トレンチを埋め立てた後、ＣＭＰ(ChemicalMechanical Polishing)工程を行って素子分離膜を定義する。その後、ウェットエッチング工程を用いて素子分離膜の高さを調節した後、窒化膜を除去する。
【０００５】
ところが、この場合、セル領域には、図９に示すようなトンネル酸化膜のスマイリング現象と、図１０に示すような素子分離膜のギャップフィリング不良などが発生する。これは、７０ｎｍ以下のパターンサイズ(pattern size)を有するトレンチにおいて酸化膜または誘電膜を介して、下部の長さ(length size)が上部の長さより大きい場合（すなわち、上部パターンの大きさが小さい場合）、後続の熱酸化工程によってポリシリコン膜の酸化が急激に上部パターンの側部で行われるためである。このような現象は、やや凹んだプロファイル形状を持つため、スマイリング現象という。そして、このような現象により、トレンチのエッチング後に行われる後続の熱酸化工程とＨＤＰ酸化膜蒸着工程の際に上部パターンのプロファイル変形またはアクティブ領域の長さ差を誘発させることにより、ＨＤＰ酸化膜がよく埋め立てられずにボイドが発生するおそれがある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、ＳＡ−ＳＴＩ工程の際にセル領域で発生するトンネル酸化膜のスマイリング現象と素子分離膜のギャップフィリング不良を防止することが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明のある観点によれば、セル領域にはパッド酸化膜が形成され、低電圧領域には低電圧ゲート酸化膜が形成され、高電圧領域には高電圧ゲート酸化膜が形成された半導体基板を提供する段階と、前記低電圧領域及び前記高電圧領域に第１ポリシリコン膜を形成する段階と、前記第１ポリシリコン膜を含む全体構造の上部にパッド窒化膜を蒸着する段階と、前記セル領域に形成された前記パッド窒化膜、前記パッド酸化膜及び前記半導体基板の一部をパターニングして第１トレンチを形成する段階と、前記低電圧領域と前記高電圧領域に形成された前記パッド窒化膜、前記第１ポリシリコン膜、前記低電圧ゲート酸化膜、前記高電圧ゲート酸化膜及び前記半導体基板の一部をパターニングして第２及び第３トレンチを形成する段階と、前記第１〜第３トレンチが埋め立てられるように素子分離膜を形成する段階と、前記パッド窒化膜を除去する段階と、前記素子分離膜の形成された全体構造の上部にトンネル絶縁膜を形成する段階と、前記トンネル絶縁膜上に第２ポリシリコン膜を蒸着した後、パターニングしてフローティングゲートを形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【発明の効果】
【０００８】
本発明によれば、フラッシュメモリ素子の製造工程において、セル領域ではＳＴＩ工程を行って素子分離膜を形成することにより、パターンのアスペクト比を減少させてＨＤＰギャップフィリング不良を改善し、トンネル酸化膜のスマイリング現象を防止してフラッシュメモリ素子のプログラム速度を向上させることができる。
【０００９】
また、本発明によれば、フラッシュメモリ素子の製造工程において、周辺回路領域ではＳＡ−ＳＴＩ工程を行って素子分離膜を形成することにより、高電圧ゲート酸化膜及び低電圧ゲート酸化膜の特性低下を防止することができる。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。同一の参照番号は同一の機能を行う同一要素である。
【００１１】
図１〜図８は本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するために示した断面図である。以下では、説明の便宜上、セル領域は「Ｃｅｌｌ」で表示し、高電圧領域は「ＨＶ」で表示し、低電圧領域は「ＬＶ」で表示した。
【００１２】
図１を参照すると、前処理洗浄工程で処理された半導体基板１０を提供する。ここで、前処理洗浄工程は、ＤＨＦ（Diluted HF：例えば５０：１の割合でＨ２Ｏで希釈されたＨＦ溶液）で洗浄した後、ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ溶液が所定の割合で混合された溶液）で洗浄し、或いはＢＯＥ（BufferOxide Etchant：例えば１００：１または３００：１の割合でＨ２Ｏで希釈されたＨＦとＮＨ４Ｆの混合溶液（ＨＦとＮＨ４Ｆの比は１：４〜１：７））で洗浄した後、ＳＣ−１で洗浄することができる。
【００１３】
その後、半導体基板１０上にはスクリーン酸化膜（図示せず）を形成する。ここで、前記スクリーン酸化膜は、後続の工程で行われるイオン注入工程によって半導体基板１０の界面が損傷することを防止するために形成する。
【００１４】
次に、半導体基板１０内にはイオン注入工程を行ってウェル（図示せず）を形成する。半導体基板１０がｐ型基板の場合、前記ウェルはＴＮ−ウェル(Triple N-well)及びＰウェルから構成できる。ＴＮウェルはリン（Ｐ）を用いたイオン注入工程を行って形成し、Ｐウェルは硼素（Ｂ）を用いたイオン注入工程を行って形成する。
【００１５】
その後、チャネルを形成するために半導体基板１０にしきい値電圧イオン注入工程を行う。次いで、半導体基板１０上に酸化膜１１を形成する。ここで、酸化膜１１はセル領域Ｃｅｌｌと低電圧領域ＬＶに比べて高電圧領域ＨＶでさらに厚く形成される。一例として、酸化膜１１の形成方法を簡略に説明する。まず、湿式酸化工程を行ってセル領域Ｃｅｌｌ、低電圧領域ＬＶ及び高電圧領域ＨＶを含む全体構造の上部に薄く酸化膜を形成した後、高電圧領域ＨＶがオープンされるマスクを用いた湿式酸化工程をもう１回行って高電圧領域ＨＶに厚く酸化膜１１を形成する。このような酸化膜１１は、７５０℃〜８００℃の温度範囲内で湿式酸化工程を行った後、９００℃〜９１０℃の温度範囲でＮ２を用いたアニール工程を行って形成することができる。
【００１６】
一方、以下では、説明の便宜上、セル領域Ｃｅｌｌに形成された酸化膜１１はパッド酸化膜１１ａといい、低電圧領域ＬＶに形成された酸化膜１１は低電圧ゲート酸化膜１１ｂといい、高電圧領域ＨＶに形成された酸化膜１１は高電圧ゲート酸化膜１１ｃという。
【００１７】
その後、パッド酸化膜１１ａ、低電圧ゲート酸化膜１１ｂ及び高電圧ゲート酸化膜１１ｃを含む全体構造の上部にポリシリコン膜１２（以下、「第１ポリシリコン膜）という）を蒸着する。ここで、第１ポリシリコン膜１２は、粒子サイズが最小化されて電界集中が防止できるように、５３０℃〜６８０℃の温度範囲で０．１ｔｏｒｒ〜３ｔｏｒｒの低圧で３００Å〜５００Åの厚さに蒸着することが好ましい。一方、第１ポリシリコン膜１２は、酸化抵抗性の低いアンドーフト(undoped)非晶質シリコン膜で蒸着し、あるいはドーピング濃度の低い低濃度ドーフト非晶質シリコン膜で蒸着することができる。ここで、アンドーフト非晶質シリコン膜は、ＬＰＣＶＤ(LowPressure Chemical Vapor Deposition)方式によってＳｉＨ４ガスを用いて４８０℃〜５５０℃の温度範囲内で０．１ｔｏｒｒ〜０．３ｔｏｒｒの低圧で蒸着することができる。ドーフト非晶質シリコン膜は、ＬＰＣＶＤ方式でＳｉ２Ｈ６とＰＨ３ガスを用いて４８０℃〜５５０℃の温度範囲内で０．１ｔｏｒｒ〜０．３ｔｏｒｒの低圧で蒸着することができる。
【００１８】
図２を参照すると、第１ポシリコン膜１２の上部にフォトレジスト膜を塗布した後、フォトマスクを用いた露光及び現像工程を行ってフォトレジストパターン（図示せず）を形成する。
【００１９】
前記フォトレジストパターンをエッチングマスクとして用いたエッチング工程を行い、セル領域Ｃｅｌｌに蒸着された第１ポリシリコン膜１２をパターニングして除去する。この際、低電圧領域ＬＶに蒸着された第１ポリシリコン膜１２の一部もパターニングされて除去されるようにすることができる。これにより、セル領域Ｃｅｌｌのパッド酸化膜１１ａが露出する。一方、前記エッチング工程は、第１ポリシリコン膜１２とパッド酸化膜１１ｃ間のエッチング選択比を高くしてエッチング工程の際にパッド酸化膜１１ｃの損失を最小化させることが好ましい。例えば、前記エッチング工程は、エッチング装備として、ＴＣＰ(Transformer Coupled Plasma)またはＭＥＲＩＥ(Magnetically Enhanced ReactiveIon beam Etching)プラズマ形態をソースとする装備を用いて、Ｃｌ２／Ｏ２、ＨＢｒ／Ｏ２、Ｈｅ／ＨＢｒ／Ｏ２タイプのガスを使用して行う。この際、ガスの割合はＣｌ２：Ｏ２＝５：１〜７：１、ＨＢｒ：Ｏ２＝１５０：１〜２００：１、Ｈｅ：ＨＢｒ：Ｏ２＝７５：１４０：１または７０：１５０：１とし、圧力は１０ｍＴ〜３０ｍＴとし、バイアスパワーは６０Ｗ〜２００Ｗとし、トップパワー及びソースパワーは３００Ｗ〜５００Ｗとする。その後、ストリップ工程を行って前記フォトレジストパターンを除去する。
【００２０】
図３を参照すると、パターニングされた第１ポリシリコン膜１２を含む全体構造上にパッド窒化膜１３を蒸着する。ここで、パッド窒化膜１３はＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法で少なくとも５００Åの厚さに蒸着することができる。
【００２１】
図４を参照すると、パッド窒化膜１３上にフォトレジスト膜を塗布した後、フォトマスクを用いた露光及び現像工程を行ってフォトレジストパターン（図示せず）を形成する。ここで、フォトレジストパターンは、セル領域にトレンチを形成するためのエッチングマスクとして用いられる。
【００２２】
その後、前記フォトレジストパターンをエッチングマスクとして用いたエッチング工程を行い、セル領域Ｃｅｌｌのパッド窒化膜（図３の「１３」参照）、パッド酸化膜１１ａ及び半導体基板１０の一部をエッチングしてセル領域Ｃｅｌｌにトレンチ（図示せず）を形成する。
【００２３】
次いで、ストリップ工程を行って前記フォトレジストパターンを除去する。その後、トレンチの形成された全体構造上にフォトレジスト膜を塗布した後、フォトマスクを用いた露光及び現像工程を行ってフォトレジストパターン（図示せず）を形成する。ここで、フォトレジストパターンは、低電圧領域ＬＶと高電圧領域ＨＶの一部領域がオープンされるように形成され、これらの領域ＬＶ、ＨＶにそれぞれトレンチを形成するためのエッチングマスクとして用いられる。
【００２４】
その後、前記フォトレジストパターンをエッチングマスクとして用いたエッチング工程を行い、低電圧領域ＬＶ及び高電圧領域ＨＶに形成されたパッド窒化膜（図３の「１３」参照）、低電圧ゲート酸化膜１１ｂ、高電圧ゲート酸化膜１１ｃ及び半導体基板１０の一部をエッチングして低電圧領域ＬＶと高電圧領域ＨＶにトレンチ（図示せず）を形成する。
【００２５】
その次、セル領域Ｃｅｌｌ、低電圧領域ＬＶ及び高電圧領域ＨＶにそれぞれ形成されたトレンチの内部にウォール酸化工程を行ってウォール酸化膜（図示せず）を形成する。ウォール酸化工程は、トレンチ形成工程の際に損傷したトレンチの側壁を補償するために乾式酸化(dry oxidation)工程で行うことができる。ここで、乾式酸化工程は、７００℃〜１０００℃の温度範囲で蒸着ターゲットを５０Å〜１５０Åの厚さにして行うことができる。
【００２６】
その後、ウォール酸化膜の上部にはライナー酸化膜（図示せず）が形成できる。ここで、ライナー酸化膜は、ＤＣＳ−ＨＴＯ(Dichlorosilane(SiH2Cl2) High TemperatureOxide)を３０Å〜２００Åの厚さにトレンチの内側壁に蒸着した後、８００℃〜８５０℃の温度でアニール工程を行って形成することができる。ライナー酸化膜は、アクティブ領域のエッジ(edge)部位でパッド酸化膜１１ａが後続工程のＨＤＰ(HighDensity Plasma)酸化膜蒸着工程の際にプラズマにそのまま露出して損傷することを防止するためである。
【００２７】
その次、ライナー酸化膜が形成された全体構造上には、セル領域Ｃｅｌｌ、低電圧領域ＬＶ及び高電圧領域ＨＶのトレンチがギャップフィリングされるように素子分離膜用絶縁膜１４を蒸着する。この際、素子分離膜用絶縁膜１４は、ＨＤＰ酸化膜で形成する。ここで、ＨＤＰ酸化膜１４は４０００Å〜１００００Å程度の厚さに蒸着することが好ましく、蒸着後にキュアリング(curing)工程としてアニール工程を行う。
【００２８】
その後、全体構造の上部面に対して平坦化工程を行う。ここで、平坦化工程は、ＣＭＰ(Chemical Mechanical Polishing)工程を用いて行うことができる。平坦化工程によってウェーハの全面にわたって均一なＥＦＨ(EffectiveFox Height)を得ることができる。
【００２９】
その次、リン酸（Ｈ３ＰＯ４）を用いたエッチング工程を行い、パッド窒化膜１３を除去する。これにより、セル領域Ｃｅｌｌ、低電圧領域ＬＶ及び高電圧領域ＨＶにそれぞれ素子分離膜１４が形成される。
【００３０】
図５を参照すると、素子分離膜１４の形成された全体構造上部にトンネル絶縁膜１５を形成する。ここで、トンネル絶縁膜１５は、７５０℃〜８５０℃の温度範囲内で湿式酸化工程を行った後、９００℃〜９１０℃の温度範囲でＮ２を用いて２０分〜３０分間アニール工程を行って厚さ６０Å〜９０Åの酸化膜で形成することができる。また、トンネル絶縁膜１５は、純粋酸化膜を６０Å〜９０Åの厚さに形成した後、９００℃〜９５０℃の温度範囲でＮ２Ｏガスを１０ｓｌｍ流入させ、１０分〜３０分間アニール工程を行って厚さ７０Å〜１００Åの酸化窒化膜(nitrided oxide)で形成することもできる。また、さらに、ポスト(post)アニール工程を９００℃〜９５０℃でＮ２ガスを用いて５分〜３０分間行うこともできる。
【００３１】
一方、トンネル絶縁膜１５を形成する前に、全体構造の上部面に対して前処理洗浄(pre-cleaning)工程を行う。この際、前処理洗浄工程は、全体構造の上部面に残留する残留酸化膜（パッド酸化膜を含む）を全て除去するために行われる。ここで、前処理洗浄工程は、２段階、すなわちＤＨＦ(dilutedHF)を用いて行う第１段階と、ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を用いて行う第２段階から構成できる。
【００３２】
図６を参照すると、トンネル絶縁膜１５が形成された全体構造の上部にポリシリコン膜１６（以下「第２ポリシリコン膜」という）を形成する。ここで、第２ポリシリコン膜１６は、図１で形成された第１ポリシリコン膜１２と同一の方法で形成することができる。
【００３３】
図７を参照すると、リソグラフィ工程によってフローティングゲート用エッチングマスクを形成した後、このエッチングマスクを用いたエッチング工程を行って第２ポリシリコン膜（図６の「１６」参照）をパターニングする。これにより、セル領域Ｃｅｌｌにはフローティングゲート１６ａが形成される。この際、前記エッチング工程は、ポリシリコン膜と酸化膜間のエッチング選択比が高いレシピ(recipe)条件で行うことが好ましい。これにより、セル領域Ｃｅｌｌでは素子分離膜１４によってエッチングが停止されるようにし、周辺回路領域では第１ポリシリコン膜１２と第２ポリシリコン膜１６との間に存在する酸化膜によってエッチングが停止されるようにする。
【００３４】
その後、フローティングゲート１６ａが形成された全体構造の上部面の段差に沿って誘電体膜１７を形成する。この際、誘電体膜１７は、酸化膜／窒化膜／酸化膜（Oxide/Nitride/Oxide、ＯＮＯ）で形成できる。例えば、誘電体膜１７の最下層である酸化膜は、ＤＣＳ−ＨＴＯで８００℃〜８５０℃の温度範囲で４０Å〜６０Åの厚さに形成できる。そして、中間層の窒化膜は、窒化膜で６００℃〜７００℃の温度範囲で４０Å〜８０Åの厚さに形成できる。最後に、最上層の酸化膜は、ＤＣＳ−ＨＴＯで８００℃〜８５０℃の温度範囲で４０Å〜６０Åの厚さに形成できる。
【００３５】
その次、誘電体膜１７が形成された全体構造の上部にポリシリコン膜１８（以下「第３ポリシリコン膜」という）を形成する。ここで、第３ポリシリコン膜１８は、第２ポリシリコン膜（図６の「１６」参照）と同一の方法で３００Å〜６００Åの厚さに形成することができる。ところが、フラッシュメモリ素子の特性に応じて、その厚さ及び工程条件などは適切に調整できる。その後、ＣＭＰ工程を行って第３ポリシリコン膜１８を平坦化することができる。
【００３６】
図８を参照すると、リソグラフィ工程によってコントロールゲート用エッチングマスクを形成した後、このエッチングマスクを用いたエッチング工程を行って第３ポリシリコン膜（図７の「１８」参照）をパターニングする。これにより、セル領域Ｃｅｌｌには、フローティングゲート１６ａを覆うコントロールゲート１８ａが形成される。
【００３７】
その後、エッチング工程を行って、コントロールゲート１８ａによって覆われない、低電圧領域ＬＶと高電圧領域ＨＶに形成された誘電体膜１７をエッチングして除去する。この際、前記エッチング工程は、ウェットエッチング工程によってＨＦ含有溶液と高温のリン酸を用いて順次行う。
【００３８】
その次、コントロールゲート１８ａが形成された全体構造の上部にポリシリコン膜１９（以下「第４ポリシリコン膜」という）を形成する。ここで、第４ポリシリコン膜１９は、バッファ酸化膜であって、第３ポリシリコン膜（図７の「１８」参照）と同一の方法によって形成することができる。ところが、フラッシュメモリ素子の特性に応じて、その厚さ及び工程条件などは適切に調整できる。
【００３９】
一方、第４ポリシリコン膜１９を形成する前に、前処理洗浄工程を行うことができる。この前処理洗浄工程は、低電圧領域ＬＶと高電圧領域ＨＶの第１ポリシリコン膜（図１の「１２」参照）の上部面に残留する残留酸化膜を除去するために行われる。ここで、前処理洗浄工程は、２段階、すなわちＤＨＦ(Diluted HF)を用いて行う第１段階と、ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）を用いて行う第２段階とから構成できる。
【００４０】
以後の工程は、一般的な工程と同一の方法で行われることにより、ここでは説明の便宜のために省略する。
【００４１】
前述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は、本発明を説明するためのもので、制限するものではないことに注意すべきである。また、本発明は、当該分野で通常の知識を有する者であれば、本発明の技術的思想の範囲内で様々な実施が可能であることを理解することができるであろう。
【図面の簡単な説明】
【００４２】
【図１】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するために示した断面図である。
【図２】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するために示した断面図である。
【図３】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するために示した断面図である。
【図４】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するために示した断面図である。
【図５】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するために示した断面図である。
【図６】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するために示した断面図である。
【図７】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するために示した断面図である。
【図８】本発明の好適な実施例に係るフラッシュメモリ素子の製造方法を説明するために示した断面図である。
【図９】従来の技術にフラッシュメモリ素子の製造方法によって製造されたトンネル酸化膜のスマイリング現象を説明するために示したＳＥＭ写真である。
【図１０】従来の技術に係るフラッシュメモリ素子の製造方法によって製造された素子分離膜のギャップフィリング不良現象を説明するために示したＳＥＭ写真である。
【符号の説明】
【００４３】
１０    半導体基板
１１ａ    パッド酸化膜
１１ｂ    低電圧ゲート酸化膜
１１ｃ    高電圧ゲート酸化膜
１２    第１ポリシリコン膜
１３    パッド窒化膜
１４    素子分離膜
１５    トンネル絶縁膜
１６    第２ポリシリコン膜
１６ａ    フローティングゲート
１７    誘電体膜
１８    第３ポリシリコン膜
１８ａ    コントロールゲート
１９    第４ポリシリコン膜 
【図１】
2006041503.tif 000003
【図２】
2006041503.tif 000004
【図３】
2006041503.tif 000005
【図４】
2006041503.tif 000006
【図５】
2006041503.tif 000007
【図６】
2006041503.tif 000008
【図７】
2006041503.tif 000009
【図８】
2006041503.tif 000010
【図９】
2006041503.tif 000011
【図１０】
2006041503.tif 000012