(57)【要約】【課題】トランジスタの大型化を抑制しつつ耐圧を上げる。【解決手段】  本発明に係る半導体装置の製造方法は、半導体基板１上にゲート酸化膜３を形成する工程と、ゲート酸化膜３上にゲート電極４を形成すると、ゲート電極４の一部をレジストパターン２０で覆う工程と、レジストパターン２０が存在する状態で、半導体基板１に、ゲート電極４及びゲート酸化膜３を貫通するエネルギーで不純物イオンを注入することにより、半導体基板１に、一部がゲート電極４の周辺部の下方に入り込んだ低濃度不純物領域６ａ，６ｂを形成する工程と、マスク２０を除去する工程とを具備する。【選択図】      図１
2006165010.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記半導体基板に形成され、ソース及びドレインとして機能する２つの不純物領域と、
前記半導体基板に形成され、前記２つの不純物領域相互間に位置し、且つ前記２つの不純物領域それぞれに繋がる２つの低濃度不純物領域と、
を具備し、一方の前記低濃度不純物領域は、他方の前記低濃度不純物領域より前記ゲート電極の下方に長く入り込んでいる半導体装置。
【請求項２】
前記一方の低濃度不純物領域は、ドレインとして機能する前記不純物領域に繋がっている請求項１に記載の半導体装置。
【請求項３】
半導体基板上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記半導体基板に形成され、ソース及びドレインとして機能する２つの不純物領域と、
前記半導体基板に形成され、前記２つの不純物領域相互間に位置し、且つ前記２つの不純物領域それぞれに接続する２つの低濃度不純物領域と、
を具備し、一方の前記低濃度不純物領域は、一部が前記ゲート電極の下方に奥行きＬほど入り込んでおり、該奥行きＬが、前記ゲート電極の下方以外に位置する部分における前記低濃度不純物領域の深さの１．５倍以上である半導体装置。
【請求項４】
他方の前記低濃度不純物領域も、一部が前記ゲート電極の下方に奥行きＬほど入り込んでおり、該奥行きＬが、前記ゲート電極の下方以外に位置する部分における前記低濃度不純物領域の深さの１．５倍以上である請求項３に記載の半導体装置。
【請求項５】
半導体基板上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記半導体基板に形成され、ソース及びドレインとして機能する２つの不純物領域と、
前記半導体基板に形成され、前記２つの不純物領域相互間に位置し、且つ前記２つの不純物領域それぞれに繋がる２つの低濃度不純物領域と、
を具備し、一方の前記低濃度不純物領域は、一部が前記ゲート電極の下方に位置しており、該ゲート電極の下方に位置している部分の深さが、他の部分より浅い半導体装置。
【請求項６】
他方の前記低濃度不純物領域も、一部が前記ゲート電極の下方に位置しており、該ゲート電極の下方に位置している部分の深さが、他の部分より浅い請求項５に記載の半導体装置。
【請求項７】
前記ゲート電極の側面を覆うサイドウォールを更に具備し、前記低濃度不純物領域は、一部が前記不純物領域に隣接する前記サイドウォールの下方に形成されており、該下方に形成されている部分から前記ゲート電極の下方に入り込んでいる請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成すると、
前記ゲート電極の一部をマスク膜で覆う工程と、
前記マスク膜をマスクとして、前記半導体基板に、前記ゲート電極及び前記ゲート酸化膜を貫通するエネルギーで不純物イオンを注入することにより、前記半導体基板に、一部が前記ゲート電極の下方に入り込んだ低濃度不純物領域を形成する工程と、
前記マスクを除去する工程と、
を具備する半導体装置の製造方法。
【請求項９】
前記マスク膜を除去する工程の後に、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして前記半導体基板に不純物を導入することにより、前記半導体基板に、ソース及びドレインとなる２つの不純物領域を形成する工程と、
を具備する請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記マスク膜を除去する工程の後に、
前記ゲート電極をマスクとして前記半導体基板に不純物を導入することにより、前記半導体基板に、ソース及びドレインとなる不純物領域を形成する工程を具備する請求項８に記載の半導体装置の製造方法。
【請求項１１】
第１素子領域及び第２素子領域それぞれに、半導体基板上に位置するゲート酸化膜を形成する工程と、
前記２つのゲート酸化膜それぞれ上にゲート電極を形成する工程と、
前記第１素子領域に位置する前記ゲート電極の一部上、及び前記第２素子領域上それぞれに、第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクとして、前記半導体基板に、前記ゲート電極及び前記ゲート酸化膜を貫通するエネルギーで第１導電型の不純物イオンを注入することにより、前記半導体基板に、前記第１素子領域に位置し、一部が前記ゲート電極の下方に入り込んだ第１導電型の低濃度不純物領域を形成する工程と、
前記第１のマスクを除去する工程と、
前記第２素子領域に位置する前記ゲート電極の一部上、及び前記第１素子領域上それぞれに、第２のマスク膜を形成する工程と、
前記第２のマスク膜をマスクとして、前記半導体基板に、前記ゲート電極及び前記ゲート酸化膜を貫通するエネルギーで第２導電型の不純物イオンを注入することにより、前記半導体基板に、前記第２素子領域に位置し、一部が前記ゲート電極の下方に入り込んだ第２導電型の低濃度不純物領域を形成する工程と、
前記第２のマスク膜を除去する工程と、
を具備する半導体装置の製造方法。
【請求項１２】
前記第２のマスク膜を除去する工程の後に、
前記２つのゲート電極それぞれの側壁にサイドウォールを形成する工程と、
前記第２素子領域を第３のマスク膜で覆う工程と、
前記第３のマスク膜、前記ゲート電極及び前記サイドウォールそれぞれをマスクとして、前記第１素子領域に位置する前記半導体基板に第１導電型の不純物を導入することにより、前記半導体基板に、前記第１素子領域に位置し、且つソース及びドレインとなる２つの第１導電型の不純物領域を形成する工程と、
前記第３のマスク膜を除去する工程と、
前記第１素子領域を第４のマスク膜で覆う工程と、
前記第４のマスク膜、前記ゲート電極及び前記サイドウォールそれぞれをマスクとして、前記第２素子領域に位置する前記半導体基板に第２導電型の不純物を導入することにより、前記半導体基板に、前記第２素子領域に位置し、且つソース及びドレインとなる２つの第２導電型の不純物領域を形成する工程と、
前記第４のマスク膜を除去する工程と、
を具備する請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。特に本発明は、トランジスタの大型化を抑制しつつ耐圧を上げることができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図６は、従来の半導体装置の第１の例を説明する為の断面図である。本図に示す半導体装置は、ＬＤＤ（Lightly Doped Drain）構造のトランジスタを有している。シリコン基板１０１の表面にはゲート酸化膜１０３を有している。ゲート酸化膜１０３上には、ゲート電極１０４、及びゲート電極１０４の側壁を覆うサイドウォール１０５が形成されている。シリコン基板１０１には、ソース及びドレインとなる不純物領域１０７ａ，１０７ｂ、ならびにサイドウォール１０５の下方に位置する低濃度不純物領域（ＬＤＤ）１０６ａ，１０６ｂが形成されている。低濃度不純物領域１０６ａ，１０６ｂが形成されているため、ドレインの耐圧性は向上している。なお、トランジスタが形成されている素子領域は、素子分離膜１０２によって他の領域から分離されている（例えば特許文献１参照）。
【０００３】
図７は、従来の半導体装置の第２の例を説明する為の断面図である。本図に示す半導体装置は、ＬＯＣＯＳオフセット構造の高耐圧トランジスタを有している。トランジスタが形成されている素子領域は、ＬＯＣＯＳ酸化膜１１２によって囲まれており、他から分離されている。素子領域には、シリコン基板１０１の表面に位置するゲート酸化膜１１３が形成されている。ゲート酸化膜１１３はＬＯＣＯＳ酸化膜１１２ａ，１１２ｂによって挟まれている。ゲート酸化膜１１３上にはゲート電極１１４が形成されており、ＬＯＣＯＳ酸化膜１１２ａ，１１２ｂの下方には、それぞれ低濃度不純物領域１１６ａ，１１６ｂが形成されている。また、ＬＯＣＯＳ酸化膜１１２とＬＯＣＯＳ酸化膜１１２ａ，１１２ｂそれぞれの間には、ソース及びドレインとなる不純物領域１１７ａ，１１７ｂが形成されている。低濃度不純物領域１１６ａ，１１６ｂが形成されているため、ドレインの耐圧性は向上している（例えば特許文献２参照）。
【０００４】
【特許文献１】特開２０００−１００９６４号公報（図３）
【特許文献２】特開２００２−３４３８８４号公報（図１８）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＬＯＣＯＳオフセット構造は、ＬＤＤ構造に対して耐圧性を高めることができるが、トランジスタの大きさが大きくなる。これに対し、動作電圧がある程度低い場合、トランジスタの小型化も求められるため、ＬＯＣＯＳオフセット構造を採用しにくかった。
【０００６】
本発明は上記のような事情を考慮してなされたものであり、その目的は、トランジスタの大型化を抑制しつつ耐圧をあげることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置は、半導体基板上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記半導体基板に形成され、ソース及びドレインとして機能する２つの不純物領域と、
前記半導体基板に形成され、前記２つの不純物領域相互間に位置し、且つ前記２つの不純物領域それぞれに繋がる２つの低濃度不純物領域と、
を具備し、一方の前記低濃度不純物領域は、他方の前記低濃度不純物領域より前記ゲート電極の下方に長く入り込んでいる。
【０００８】
この半導体装置によれば、低濃度不純物領域は、一方の低濃度不純物領域は、他方の低濃度不純物領域よりゲート電極の下方に長く入り込んでいる。一方の低濃度不純物領域に繋がる不純物領域をドレインとして使用する場合、従来と比べてチャネル領域とドレインとの距離を長くすることができる。従って、ドレインの耐圧を高くすることができる。
なお、一方の低濃度不純物領域は、ドレインとして機能する不純物領域に繋がっているのが好ましい。
【０００９】
本発明に係る他の半導体装置は、半導体基板上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記半導体基板に形成され、ソース及びドレインとして機能する２つの不純物領域と、
前記半導体基板に形成され、前記２つの不純物領域相互間に位置し、且つ前記２つの不純物領域それぞれに接続する２つの低濃度不純物領域と、
を具備し、一方の前記低濃度不純物領域は、一部が前記ゲート電極の下方に奥行きＬほど入り込んでおり、該奥行きＬが、前記ゲート電極の下方以外に位置する部分における前記低濃度不純物領域の深さの１．５倍以上である。
【００１０】
この半導体装置によれば、一方の低濃度不純物領域のうち、ゲート電極の下方に入り込んでいる部分の奥行きは、従来と比べて長い。このため、一方の低濃度不純物領域に繋がる不純物領域をドレインとして使用する場合、従来と比べてチャネル領域とドレインとの距離を長くすることができる。従って、ドレインの耐圧を高くすることができる。
【００１１】
他方の低濃度不純物領域も、一部が前記ゲート電極の下方に奥行きＬほど入り込んでいてもよい。そして、該奥行きＬが、前記ゲート電極の下方以外に位置する部分における前記低濃度不純物領域の深さの１．５倍以上であってもよい。このようにすると、いずれの不純物領域をドレインとして使用しても、ドレインの耐圧を高くすることができる。
【００１２】
本発明に係る他の半導体装置は、半導体基板上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記半導体基板に形成され、ソース及びドレインとして機能する２つの不純物領域と、
前記半導体基板に形成され、前記２つの不純物領域相互間に位置し、且つ前記２つの不純物領域それぞれに繋がる２つの低濃度不純物領域と、
を具備し、一方の前記低濃度不純物領域は、一部が前記ゲート電極の下方に位置しており、該ゲート電極の下方に位置している部分の深さが、他の部分より浅い。
【００１３】
この半導体装置によれば、一方の低濃度不純物領域に繋がる不純物領域をドレインとして使用する場合、従来と比べてチャネル領域とドレインとの距離を長くすることができる。従って、ドレインの耐圧を高くすることができる。
【００１４】
他方の低濃度不純物領域も、一部が前記ゲート電極の下方に位置していてもよい。そして、該ゲート電極の下方に位置している部分の深さが、他の部分より浅くてもよい。このようにすると、いずれの不純物領域をドレインとして使用しても、ドレインの耐圧を高くすることができる。
【００１５】
上記した半導体装置それぞれにおいて、ゲート電極の側面を覆うサイドウォールを更に具備し、低濃度不純物領域は、一部が不純物領域に隣接するサイドウォールの下方に形成されており、該下方に形成されている部分からゲート電極の下方に入り込んでいてもよい。
【００１６】
本発明に係る半導体装置の製造方法は、半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成すると、
前記ゲート電極の一部をマスク膜で覆う工程と、
前記マスク膜をマスクとして、前記半導体基板に、前記ゲート電極及び前記ゲート酸化膜を貫通するエネルギーで不純物イオンを注入することにより、前記半導体基板に、一部が前記ゲート電極の下方に入り込んだ低濃度不純物領域を形成する工程と、
前記マスクを除去する工程とを具備する。
【００１７】
マスク膜を除去する工程の後に、ゲート電極の側壁にサイドウォールを形成する工程と、ゲート電極及びサイドウォールをマスクとして半導体基板に不純物を導入することにより、半導体基板に、ソース及びドレインとなる２つの不純物領域を形成する工程とを具備してもよい。
【００１８】
マスク膜を除去する工程の後に、ゲート電極をマスクとして半導体基板に不純物を導入することにより、半導体基板に、ソース及びドレインとなる不純物領域を形成する工程を具備してもよい。
【００１９】
本発明に係る他の半導体装置の製造方法は、第１素子領域及び第２素子領域それぞれに、半導体基板上に位置するゲート酸化膜を形成する工程と、
前記２つのゲート酸化膜それぞれ上にゲート電極を形成する工程と、
前記第１素子領域に位置する前記ゲート電極の一部上、及び前記第２素子領域上それぞれに、第１のマスク膜を形成する工程と、
前記第１のマスク膜をマスクとして、前記半導体基板に、前記ゲート電極及び前記ゲート酸化膜を貫通するエネルギーで第１導電型の不純物イオンを注入することにより、前記半導体基板に、前記第１素子領域に位置し、一部が前記ゲート電極の下方に入り込んだ第１導電型の低濃度不純物領域を形成する工程と、
前記第１のマスクを除去する工程と、
前記第２素子領域に位置する前記ゲート電極の一部上、及び前記第１素子領域上それぞれに、第２のマスク膜を形成する工程と、
前記第２のマスク膜をマスクとして、前記半導体基板に、前記ゲート電極及び前記ゲート酸化膜を貫通するエネルギーで第２導電型の不純物イオンを注入することにより、前記半導体基板に、前記第２素子領域に位置し、一部が前記ゲート電極の下方に入り込んだ第２導電型の低濃度不純物領域を形成する工程と、
前記第２のマスク膜を除去する工程とを具備する。
【００２０】
この半導体装置の製造方法によれば、従来のＣＭＯＳ構造を有する半導体装置と同一工程で、上記した構造を有する半導体装置を形成することができる。従って、製造コストは増加しない。
【００２１】
第２のマスク膜を除去する工程の後に、２つのゲート電極それぞれの側壁にサイドウォールを形成する工程と、第２素子領域を第３のマスク膜で覆う工程と、第３のマスク膜、ゲート電極及びサイドウォールそれぞれをマスクとして、第１素子領域に位置する半導体基板に第１導電型の不純物を導入することにより、半導体基板に、第１素子領域に位置し、且つソース及びドレインとなる２つの第１導電型の不純物領域を形成する工程と、第３のマスク膜を除去する工程と、第１素子領域を第４のマスク膜で覆う工程と、第４のマスク膜、ゲート電極及びサイドウォールそれぞれをマスクとして、第２素子領域に位置する半導体基板に第２導電型の不純物を導入することにより、半導体基板に、第２素子領域に位置し、且つソース及びドレインとなる２つの第２導電型の不純物領域を形成する工程と、第４のマスク膜を除去する工程とを具備してもよい。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明の実施形態について説明する。図１の各図は、第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本方法により形成される半導体装置は、動作電圧が５Ｖ以上２０Ｖ以下のトランジスタを有する。トランジスタには、ドレインの耐圧性を上げるために、一部がゲート電極の下方に入り込んだ低濃度不純物領域が形成される。
【００２３】
まず、図１（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、素子領域を他から分離する。本図では、トレンチアイソレーション法を用いており、素子分離膜２をシリコン基板１に埋め込んでいるが、ＬＯＣＯＳ酸化法により素子分離膜２を形成してもよい。次いで、シリコン基板１を熱酸化する。これにより、素子領域に位置するシリコン基板１には、ゲート酸化膜３（例えば厚さ２０ｎｍ）が形成される。次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜をＣＶＤ法により形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜３上にはゲート電極４（例えば厚さ２７０ｎｍ）が形成される。
【００２４】
次いで、図１（Ｂ）に示すように、ゲート電極４上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ゲート電極４の一部上にはレジストパターン２０が形成される。レジストパターン２０は、ゲート電極４を、周辺部を除いて覆っている。レジストパターン２０とドレインが形成される領域の距離Ｌ１は、ドレインの耐圧を確保するために必要な低濃度不純物領域の幅（例えばゲート電極４の幅が２．３μｍ前後の場合は２００ｎｍ）とレジストパターン２０の合わせずれを補償するための距離（例えば２００ｎｍ）の和に等しい。また、レジストパターン２０とソースが形成される領域の距離Ｌ２は、レジストパターン２０の合わせずれを補償するための距離（例えばゲート電極４の幅が２．３μｍ前後の場合は２５０ｎｍ）に等しい。
【００２５】
次いで、レジストパターン２０及び素子分離膜２をマスクとして、シリコン基板１にＰ型の不純物イオンを注入する。このときの注入エネルギーは、ゲート電極４及びゲート酸化膜３を貫通する値に設定される。これにより、シリコン基板１には、低濃度不純物領域（ＬＤＤ領域）６ａ，６ｂが形成される。低濃度不純物領域６ａ，６ｂそれぞれは、一部がゲート電極４の周辺部の下方に入り込んでおり、その入り込んでいる部分は、他の領域より浅くなっている。
【００２６】
その後、図１（Ｃ）に示すように、レジストパターン２０を除去する。次いで、ゲート電極４を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４の側壁にはサイドウォール５が形成される。次いで、素子分離膜２、ゲート電極４及びサイドウォール５をマスクとして、シリコン基板１にＰ型の不純物を導入する。これにより、素子領域には、ドレインとなる不純物領域７ａ、及びソースとなる不純物領域７ｂが形成される。不純物領域７ａ，７ｂは、例えば低濃度不純物領域６ａ，６ｂの表層に形成される。このようにして、素子領域にはトランジスタが形成される。
【００２７】
このトランジスタは以下の構造を有している。シリコン基板１の表面にはゲート酸化膜３が形成されている。ゲート酸化膜３上には、ゲート電極４及びゲート電極４の側壁を覆うサイドウォール５が形成されている。シリコン基板１には、ドレインとなる不純物領域７ａ及びソースとなる不純物領域７ｂ、ならびに不純物領域７ａ，７ｂの相互間に位置する低濃度不純物領域６ａ，６ｂが形成されている。低濃度不純物領域６ａ，６ｂは、それぞれ不純物領域７ａ，７ｂに接しており、一部がサイドウォール５の下方に位置している。低濃度不純物領域６ａ，６ｂの深さは、サイドウォール５の下方に位置している部分が、他の部分より浅い。
【００２８】
また、低濃度不純物領域６ａ，６ｂは、それぞれ平面配置において、サイドウォール５の下方に位置している部分からゲート電極４の下方に入り込んでいる。この入り込んでいる部分の長さは、サイドウォール５の下方に位置している部分における低濃度不純物領域６ａ，６ｂの深さの１．５倍以上であり、また、低濃度不純物領域６ａの方（距離Ｌ１）が低濃度不純物領域６ｂ（距離Ｌ２）より長い。なお、この入り込んでいる部分の長さは、この部分における低濃度不純物領域６ａ，６ｂの深さの１．５倍以上であるのが好ましい。
【００２９】
このように、本実施形態によれば、ドレインとなる不純物領域７ａに接する低濃度不純物領域６ａは、一部がゲート電極４の下方に入り込んでおり、チャネル領域と不純物領域７ａの間に位置する部分が従来と比べて長くなる。従って、従来と比べてドレインの耐圧性が向上する。また、ＬＯＣＯＳオフセット構造と比べて、トランジスタの大きさを小さくすることができる。小型化できるという点は、本構造を有するトランジスタを、例えば３Ｖ程度の動作電圧を有するトランジスタと同一基板上に形成する場合、従来と比べて特に有利に作用する。
【００３０】
図２及び図３は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本方法により形成される半導体装置は、ＣＭＯＳ構造（Complementaly Metal-OxideSemiconductor）を有している。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００３１】
まず、図２（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、Ｐ型トランジスタが形成される第１素子領域１ａ、及びＮ型トランジスタが形成される第２素子領域１ｂそれぞれを、他から分離する。
【００３２】
次いで、シリコン基板１を熱酸化する。これにより、第１素子領域１ａに位置するシリコン基板１には、ゲート酸化膜３（例えば厚さ２０ｎｍ）が形成され、第２素子領域１ｂに位置するシリコン基板１には、ゲート酸化膜１３（例えば厚さ２０ｎｍ）が形成される。次いで、ゲート酸化膜３，１３それぞれ上を含む全面上に、ポリシリコン膜をＣＶＤ法により形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜３，１３それぞれ上にはゲート電極４，１４が形成される。
【００３３】
次いで、図２（Ｂ）に示すように、第１素子領域１ａ、第２素子領域１ｂそれぞれ上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン２０が形成される。レジストパターン２０は、第２素子領域１ｂの全面上、及び、第１素子領域１ａのゲート電極４のうち周辺部を除いた領域上それぞれを覆っている。
【００３４】
次いで、レジストパターン２０及び素子分離膜２をマスクとして、シリコン基板１にＰ型の不純物イオンを注入する。このときの注入エネルギーは、ゲート電極４及びゲート酸化膜３を貫通する値に設定される。これにより、シリコン基板１には、第１素子領域１ａに位置する低濃度不純物領域６ａ，６ｂが形成される。
【００３５】
その後、図２（Ｃ）に示すように、レジストパターン２０を除去する。次いで、第１素子領域１ａ、第２素子領域１ｂそれぞれ上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン２２が形成される。レジストパターン２２は、第１素子領域１ａの全面上、及び、第２素子領域１ｂのゲート電極１４のうち周辺部を除いた領域上それぞれを覆っている。レジストパターン２２とＮ型トランジスタのドレインが形成される領域の距離は、ドレインの耐圧を確保するために必要な低濃度不純物領域の幅とレジストパターン２２の合わせずれを補償するための距離の和に等しい。また、レジストパターン２２とソースが形成される領域の距離は、レジストパターン２２の合わせずれを補償するための距離に等しい。
【００３６】
次いで、レジストパターン２２及び素子分離膜２をマスクとして、シリコン基板１にＮ型の不純物イオンを注入する。このときの注入エネルギーは、ゲート電極１４及びゲート酸化膜１３を貫通する値に設定される。これにより、シリコン基板１には、第２素子領域１ｂに位置する低濃度不純物領域（ＬＤＤ領域）１６ａ，１６ｂが形成される。低濃度不純物領域１６ａ，１６ｂそれぞれの形状は、低濃度不純物領域６ａ，６ｂそれぞれの形状に略等しい。
【００３７】
その後、図３（Ａ）に示すように、レジストパターン２２を除去する。次いで、ゲート電極４，１４を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４，１４それぞれの側壁には、サイドウォール５，１５が形成される。
【００３８】
次いで、図３（Ｂ）に示すように、第１素子領域１ａ及び第２素子領域１ｂそれぞれ上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン２４が形成される。レジストパターン２４は、第２素子領域１ｂ全面を覆っている。
【００３９】
次いで、レジストパターン２４、素子分離膜２、ゲート電極４及びサイドウォール５をマスクとして、シリコン基板１にＰ型の不純物を導入する。これにより、シリコン基板１には、第１素子領域１ａに位置し、且つＰ型トランジスタのドレイン及びソースとなる不純物領域７ａ，７ｂが形成される。これにより、第１素子領域１ａには、Ｐ型のトランジスタが形成される。
【００４０】
その後、図３（Ｃ）に示すように、レジストパターン２４を除去する。次いで、第１素子領域１ａ及び第２素子領域１ｂそれぞれ上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、レジストパターン２６が形成される。レジストパターン２６は、第１素子領域１ａの全面を覆っている。
【００４１】
次いで、レジストパターン２６、素子分離膜２、ゲート電極４及びサイドウォール５をマスクとして、シリコン基板１にＮ型の不純物を導入する。これにより、シリコン基板１には、第２素子領域１ｂに位置し、且つドレイン及びソースとなる不純物領域１７ａ，１７ｂが形成される。これにより、第２素子領域１ｂにはＮ型のトランジスタが形成される。
【００４２】
その後、レジストパターン２６を除去する。本実施形態によって形成されるＰ型のトランジスタ及びＮ型のトランジスタそれぞれは、第１の実施形態によって形成されるトランジスタと同一の構造を有している。
【００４３】
本実施形態によっても、第１の実施形態と同一の効果を得ることができる。また、レジストパターン２０は、Ｐ型の不純物を第１素子領域１ａに注入するときに第２素子領域１ｂを覆うレジストパターンとしても機能し、レジストパターン２２は、Ｎ型の不純物を第２素子領域１ｂに注入するときに第１素子領域１ａを覆うレジストパターンとしても機能する。従って、従来と同一の工程でトランジスタを形成することができるため、製造コストは上昇しない。
【００４４】
図４は、第３の実施形態に係る半導体装置の構造を説明する為の断面図である。本実施形態は、ゲート電極４の側壁がサイドウォール５で覆われていない点が、第１の実施形態と異なる。この半導体装置の製造方法は、サイドウォール５を形成する工程、すなわちゲート電極４を含む全面上に酸化シリコン膜を形成する工程、及びこの酸化シリコン膜をエッチバックする工程がない点を除いて、第１の実施形態と同一である。また、不純物領域７ａ，７ｂを形成するときは、素子分離膜２及びゲート電極４がマスクとなる。
本実施形態でも、第１の実施形態と同一の効果を得ることができる。
【００４５】
図５の各図は、第４の実施形態に係る半導体装置の製造方法を説明する為の断面図である。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００４６】
まず、図５（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、ゲート酸化膜３、ゲート電極４、及びレジストパターン２０を形成する。これらの形成方法は第１の実施形態と同一である。ただし、レジストパターン２０とソースとなる領域の距離Ｌ２、及びレジストパターン２０とドレインとなる領域の距離Ｌ１は、それぞれドレインの耐圧を確保するために必要な距離（例えば２００ｎｍ）とレジストパターン２０の合わせずれを補償するための距離（例えば２００ｎｍ）の和に等しい。
次いで、レジストパターン２０及び素子分離膜２をマスクとして、シリコン基板１にＰ型の不純物イオンを注入し、低濃度不純物領域６ａ，６ｂを形成する。
【００４７】
次いで、図５（Ｂ）に示すように、サイドウォール５、及び不純物領域７ａ，７ｂを形成する。これらの形成方法は、第１の実施形態と同一である。
【００４８】
本実施形態によっても、第１の実施形態と同一の効果を得ることができる。また、不純物領域７ａをソースとして使用し、不純物領域７ｂをドレインとして使用しても、ドレインの耐圧性は向上する。
【００４９】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば第２の実施形態において、レジストパターン２０，２２それぞれとソースとなる領域の距離を、ドレインの耐圧を確保するために必要な距離とレジストパターン２０の合わせずれを補償するための距離の和に等しくしてもよい。このようにすると、不純物領域７ｂ，１７ｂそれぞれをドレインとして使用し、不純物領域７ａ，１７ａそれぞれをソースとして使用しても、ドレインの耐圧性は向上する。
【図面の簡単な説明】
【００５０】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図２】（Ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図３】（Ａ）は図２（Ｃ）の次の工程を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図。
【図４】第３の実施形態に係る半導体装置の構造を説明する為の断面図。
【図５】（Ａ）は第４の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図。
【図６】従来の半導体装置の第１の例を説明する為の断面図。
【図７】従来の半導体装置の第２の例を説明する為の断面図。
【符号の説明】
【００５１】
１，１０１…シリコン基板、１ａ…第１素子領域、１ｂ…第２素子領域、２，１０２…素子分離膜、３，１３，１０３，１１３…ゲート酸化膜、４，１４，１０４，１１４…ゲート電極、５，１５，１０５…サイドウォール、６ａ，６ｂ，１６ａ，１６ｂ，１０６ａ，１０６ｂ，１１６ａ，１１６ｂ…低濃度不純物領域、７ａ，７ｂ，１７ａ，１７ｂ，１０７ａ，１０７ｂ，１１７ａ，１１７ｂ…不純物領域、２０，２２，２４，２６…レジストパターン、１１２，１１２ａ，１１２ｂ…ＬＯＣＯＳ酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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