(57)【要約】【課題】  ＮＰＮトランジスタと高耐圧ＭＯＳトランジスタを１チップ上に形成した半導体装置において、高耐圧ＭＯＳに対してＥＳＤ保護機能を果たすＥＳＤ保護回路を設けることを目的とする。【解決手段】  低耐圧のバイポーラＮＰＮトランジスタ２１と高耐圧ＭＯＳトランジスタ２０を同一基板上に形成するＢｉＭＯＳ半導体装置における高耐圧ＭＯＳトランジスタ２０をＥＳＤ保護するバイポーラＥＳＤ保護素子１９であって、ＥＳＤ保護素子１９のベース層１４の下部層に連続した同型の半導体層６を設けることにより、ＥＳＤ保護素子１９のベース層のベース幅が大きくなり、これによってＥＳＤ保護素子１９自体の電圧耐性が向上し、ＮＰＮトランジスタ２１と高耐圧ＭＯＳトランジスタ２０を１チップ上に形成した半導体装置において、高耐圧ＭＯＳトランジスタに対してＥＳＤ保護機能を果たすＥＳＤ保護回路を設けることができる。【選択図】  図１
2006093361.tif 000002
【特許請求の範囲】
【請求項１】
高耐圧ＭＯＳトランジスタ、前記高耐圧ＭＯＳトランジスタと並列に接続されるＥＳＤ保護素子、および低耐圧のＮＰＮバイポーラトランジスタを同一基板上に形成したＢｉＭＯＳ型の半導体装置であって、
前記ＥＳＤ保護素子は、前記ＮＰＮバイポーラトランジスタ用と同じ拡散工程で形成されるＰ型ベース拡散層を有し、前記Ｐ型ベース拡散層の底部に接してＰ型半導体層を備えていることを特徴とする半導体装置。
【請求項２】
前記Ｐ型半導体層の拡散深さが前記Ｐ型ベース拡散層の拡散深さより１．５倍以上大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
Ｐ型基板上におけるＮＰＮバイポーラトランジスタ、高耐圧ＭＯＳトランジスタおよびＥＳＤ保護素子の形成を予定している形成予定領域にＮ型埋め込み拡散層を形成する工程と、
前記Ｐ型基板上の全面にＮ型エピタキシャル層を形成する工程と、
前記Ｎ型エピタキシャル層における前記各素子を分離するための分離形成予定領域および前記ＥＳＤ保護素子のベース形成予定領域にＰ型ウェルを形成する工程と、
前記Ｎ型エピタキシャル層およびＰ型ウェル上の所定箇所にフィールド酸化膜を形成する工程と、
前記Ｎ型エピタキシャル層における前記高耐圧ＭＯＳトランジスタのボディ形成予定領域にボディ拡散層を形成する工程と、
前記Ｎ型エピタキシャル層上の所定箇所に前記高耐圧ＭＯＳトランジスタのポリシリコンゲートを形成する工程と、
前記ＮＰＮバイポーラトランジスタおよび前記ＥＳＤ保護素子用のＰ型ウェル上にベース拡散層を形成する工程と、
前記の各ベース拡散層内にそれぞれエミッタ拡散層を形成する工程と
を少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項４】
Ｐ型基板の主面におけるＮＰＮバイポーラトランジスタ領域，高耐圧ＭＯＳトランジスタ領域およびＥＳＤ保護素子領域にＮ型ウェルを形成する工程と、
前記各素子領域を包囲して分離するための分離予定領域および前記ＥＳＤ保護素子領域内のベース形成予定領域にＰ型ウェルを形成する工程と、
前記Ｐ型基板の主面における前記高耐圧ＭＯＳトランジスタ領域および前記ＥＳＤ保護素子領域にＮ型ウェルを形成する工程と、
前記Ｐ型ウェルおよび前記Ｎ型ウェル上の所定箇所にフィールド酸化膜を形成する工程と、
前記高耐圧ＭＯＳトランジスタのＮ型ウェルの表層にボディ拡散層を形成する工程と、
前記高耐圧ＭＯＳトランジスタのＮ型ウェルの所定箇所にポリシリコンゲートを形成する工程と、
前記ＮＰＮバイポーラトランジスタのＮ型ウェルの表層および前記ＥＳＤ保護素子のＰ型ウェル上にベース拡散層を形成する工程と、
前記の各ベース拡散層内にそれぞれエミッタ拡散層を形成する工程と
を少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項５】
Ｐ型基板の主面におけるＮＰＮバイポーラトランジスタ領域、高耐圧ＭＯＳトランジスタ領域およびＥＳＤ保護素子領域にＮ型埋め込み拡散層を形成する工程と、
前記Ｐ型基板および前記Ｎ型埋め込み拡散層上の全面にＰ型エピタキシャル層を形成する工程と、
前記Ｐ型エピタキシャル層における前記ＮＰＮバイポーラトランジスタ領域，前記高耐圧ＭＯＳトランジスタ領域および前記ＥＳＤ保護素子のコレクタ領域にＮ型ウェルを形成する工程と、
前記Ｐ型エピタキシャル層および前記Ｎ型ウェル上の所定箇所にフィールド酸化膜を形成する工程と、
前記Ｎ型ウェルにおける前記高耐圧ＭＯＳトランジスタ領域内の表層にボディ拡散層を形成する工程と、
前記Ｎ型ウェルにおける前記高耐圧ＭＯＳトランジスタ領域上の所定箇所にポリシリコンゲートを形成する工程と、
前記Ｎ型ウェルにおける前記ＮＰＮバイポーラトランジスタ領域内および前記ＥＳＤ保護素子のＰ型ウェル内の表層にベース拡散層を形成する工程と、
前記の各ベース拡散層内にそれぞれエミッタ拡散層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＢｉＭＯＳプロセスによって作製され、ＥＳＤ保護される半導体集積回路および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路に損傷を与える要因の一つとして、静電気（以下、ＥＳＤと記載）による破壊がある。ＥＳＤは、一般的に人体や装置などの機械類、半導体パッケージから放電される。これらのＥＳＤに対する試験モデルとして、人体モデル（以下、ＨＢＭと記述）、機械モデル（以下、ＭＭと記述）、電荷帯電モデル（以下、ＣＤＭと記述）の３種類のＥＳＤモデルが規格化されている。ＨＢＭとＭＭは、約１００ｎｓｅｃの時間のＥＳＤ現象であり、半導体内部の熱的な破壊を特徴とする。その反面、ＣＤＭは半導体内部の熱的な要因による破壊ではなく、波形の立ち上がりが非常に急峻であり、ＨＢＭやＭＭ等と比較して非常に短時間（約１ｎｓｅｃ）のＥＳＤ現象であるため、絶縁膜破壊などの破壊モードが多く見られる（例えば、非特許文献１参照）。
【０００３】
これらのＥＳＤ破壊を防ぐために、通常、集積回路の入力端子や出力端子には保護回路が装備されている。その例として図１３を参照しながら、以下説明する。
図１３はＥＳＤ保護回路を説明する回路図であり、半導体集積回路の出力端子（ボンディングパッド１８）に接続される高耐圧ＭＯＳトランジスタ２０をＥＳＤ保護素子１９で保護する例である。
【０００４】
高耐圧ＭＯＳトランジスタ２０のドレイン電極２６はボンディングパッド１８に接続され、ソース電極２９は接地に接続されている。ＥＳＤ保護素子１９は高耐圧ＭＯＳトランジスタ２０と並列に接続され、コレクタ電極２２を高耐圧ＭＯＳトランジスタ２０のドレイン電極２６に接続し、ベース電極２３は数１０ＫΩ程度の抵抗２５を介してエミッタ電極２４に接続し、エミッタ電極２４を接地する。
【０００５】
このようにして構成されたＥＳＤ保護回路におけるＥＳＤ保護素子１９の動作について、図１３と図１４を参照しながら説明する。
図１４はＥＳＤ保護回路による被保護素子の電流−電圧特性を示す図で、一般的に良く知られているＮＰＮトランジスタのスナップバック特性であり、被保護素子の破壊電圧および電源電圧との電位関係について示している。
【０００６】
通常、ＥＳＤ保護素子の設計は、トリガ点（Ｖｔ１、Ｉｔ１）、保持点（Ｖｈ，Ｉｈ）、破壊点（Ｖｔ２，Ｉｔ２）の３種類のパラメータを用いる。図１４に示すように、Ｖｔ１は被保護素子の破壊領域より低い電圧で設計し、保持電圧Ｖｈは内部回路の電源電圧より高く設計することで、内部回路のＥＳＤ保護を提供することが出来る。よって、図１４のようなデザインウインドウに従い設計することで、最適なＥＳＤ保護を提供することが出来る。
【０００７】
図１３のボンディングパッド１８に正のサージが印加されると、ＥＳＤ保護素子１９のコレクタ電極２２の電位が上昇し、コレクタベース間で形成されるダイオードの逆方向ブレークダウン（以下、単に一次ブレークダウンと記述する）が生ずる（図１４：ＢＶｃｂｏ）。一次ブレークダウンによってコレクタ電極２２からベース電極２３に向けて電流が流れ始め、ベース電極２３から抵抗２５を介して接地へと流れる。このとき、抵抗２５の電位降下によってベース電極２３の電位が上昇し、やがてＥＳＤ保護素子１９が動作し始める（図１４：トリガ点。以下、単にトリガ電位をＶｔ１、トリガ電流をＩｔ１と記述）。ここで、Ｖｔ１はトランジスタ動作開始電圧のことであり、ＢＶｃｂｏおよびベースに接続する抵抗２５の抵抗値と相関関係がある。つまり、如何にしてベース電位を上げるかが問題であり、Ｖｔ１を低くしたい場合、ＢＶｃｂｏを低くすることで、ブレークダウン電流を抵抗２５へ流すか、抵抗２５の抵抗値を大きくする等の対策がされる。ＥＳＤ保護素子が動作し始めると、コレクタ２２とエミッタ２４間の抵抗は低抵抗となるため、コレクタ２２とエミッタ２４間の電位は下がる（図１４：保持点。以下、保持電圧をＶｈ、保持電流をＩｈと記述）。その後、ボンディングパッド１８の電位はＥＳＤ保護素子１９に流れる電流に従って上昇する（図１４：スナップバック領域）。やがて、流れる電流が多くなると、トランジスタ内部の発熱によってデバイスは熱暴走し（以下、単に二次ブレークダウンと記述）、二次ブレークダウンによる過大な電流によってＳｉの融点約１４００℃に達したとき破壊に至る（図１４：破壊点。以下、破壊電圧をＶｔ２、破壊電流をＩｔ２と記述）（例えば、非特許文献２，非特許文献３参照）。
【非特許文献１】ＥＩＡ、「ＥＩＡ／ＪＥＤＥＣ  ＳＴＡＮＤＡＲＤ」
【非特許文献２】ＫＡＩ  ＥＳＭＡＲＫ、「Ｄｅｖｉｃｅ  Ｓｉｍｕｌａｔｏｒ  ｏｆ  ＥＳＤ  Ｐｒｏｔｅｃｔｉｏｎ  Ｅｌｅｍｅｎｔｓ」
【非特許文献３】Ｗａｎｇ、「Ｏｎｃｈｉｐ  ＥＳＤ  Ｐｒｏｔｅｃｔｉｏｎ  Ｆｏｒ  Ｉｎｔｅｒｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ」Ｋｌｕｗｅｒ  Ａｃａｄｅｍｉｃ  Ｐｕｂｌｉｓｈｅｒｓ，２００２／０１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
低電圧の回路ブロックで使用するＮＰＮトランジスタ（以下、単にＮＰＮトランジスタと記述）と、高電圧の回路ブロックで使用する高耐圧出力ＭＯＳトランジスタ（以下、単に高耐圧ＭＯＳトランジスタと記述）が１チップ上で同時に作製され、高耐圧ＭＯＳトランジスタをＥＳＤ保護する半導体装置において、上述のＮＰＮトランジスタを用いてＥＳＤ保護素子を構成すると、電源投入時にサージが印加された場合、高耐圧ＭＯＳトランジスタに比べてＥＳＤ保護素子の耐圧が低いため、高耐圧ＭＯＳトランジスタを使用する領域の定格を満足しておらず、上述のＮＰＮトランジスタは破壊することになり、上述のＥＳＤ保護回路は、高耐圧ＭＯＳトランジスタに対してＥＳＤ保護機能を果たすことが困難であるという問題点があった。
【０００９】
本発明の半導体装置および半導体装置の製造方法は、ＮＰＮトランジスタと高耐圧ＭＯＳトランジスタを１チップ上に形成した半導体装置において、高耐圧ＭＯＳトランジスタに対してＥＳＤ保護機能を果たすＥＳＤ保護回路を設けることを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の請求項１記載の半導体装置は、高耐圧ＭＯＳトランジスタ、前記高耐圧ＭＯＳトランジスタと並列に接続されるＥＳＤ保護素子、および低耐圧のＮＰＮバイポーラトランジスタを同一基板上に形成したＢｉＭＯＳ型の半導体装置であって、前記ＥＳＤ保護素子は、前記ＮＰＮバイポーラトランジスタ用と同じ拡散工程で形成されるＰ型ベース拡散層を有し、前記Ｐ型ベース拡散層の底部に接してＰ型半導体層を備えていることを特徴とする。
【００１１】
請求項２記載の半導体装置は、前記Ｐ型半導体層の拡散深さが前記Ｐ型ベース拡散層の拡散深さより１．５倍以上大きいことを特徴とする。
請求項３記載の半導体装置の製造方法は、Ｐ型基板上におけるＮＰＮバイポーラトランジスタ、高耐圧ＭＯＳトランジスタおよびＥＳＤ保護素子の形成を予定している形成予定領域にＮ型埋め込み拡散層を形成する工程と、前記Ｐ型基板上の全面にＮ型エピタキシャル層を形成する工程と、前記Ｎ型エピタキシャル層における前記各素子を分離するための分離形成予定領域および前記ＥＳＤ保護素子のベース形成予定領域にＰ型ウェルを形成する工程と、前記Ｎ型エピタキシャル層およびＰ型ウェル上の所定箇所にフィールド酸化膜を形成する工程と、前記Ｎ型エピタキシャル層における前記高耐圧ＭＯＳトランジスタのボディ形成予定領域にボディ拡散層を形成する工程と、前記Ｎ型エピタキシャル層上の所定箇所に前記高耐圧ＭＯＳトランジスタのポリシリコンゲートを形成する工程と、前記ＮＰＮバイポーラトランジスタおよび前記ＥＳＤ保護素子用のＰ型ウェル上にベース拡散層を形成する工程と、前記の各ベース拡散層内にそれぞれエミッタ拡散層を形成する工程と
を少なくとも含むことを特徴とする。
【００１２】
請求項４記載の半導体装置の製造方法は、Ｐ型基板の主面におけるＮＰＮバイポーラトランジスタ領域，高耐圧ＭＯＳトランジスタ領域およびＥＳＤ保護素子領域にＮ型ウェルを形成する工程と、前記各素子領域を包囲して分離するための分離予定領域および前記ＥＳＤ保護素子領域内のベース形成予定領域にＰ型ウェルを形成する工程と、前記Ｐ型基板の主面における前記高耐圧ＭＯＳトランジスタ領域および前記ＥＳＤ保護素子領域にＮ型ウェルを形成する工程と、前記Ｐ型ウェルおよび前記Ｎ型ウェル上の所定箇所にフィールド酸化膜を形成する工程と、前記高耐圧ＭＯＳトランジスタのＮ型ウェルの表層にボディ拡散層を形成する工程と、前記高耐圧ＭＯＳトランジスタのＮ型ウェルの所定箇所にポリシリコンゲートを形成する工程と、前記ＮＰＮバイポーラトランジスタのＮ型ウェルの表層および前記ＥＳＤ保護素子のＰ型ウェル上にベース拡散層を形成する工程と、前記の各ベース拡散層内にそれぞれエミッタ拡散層を形成する工程とを少なくとも含むことを特徴とする。
【００１３】
請求項５記載の半導体装置の製造方法は、Ｐ型基板の主面におけるＮＰＮバイポーラトランジスタ領域、高耐圧ＭＯＳトランジスタ領域およびＥＳＤ保護素子領域にＮ型埋め込み拡散層を形成する工程と、前記Ｐ型基板および前記Ｎ型埋め込み拡散層上の全面にＰ型エピタキシャル層を形成する工程と、前記Ｐ型エピタキシャル層における前記ＮＰＮバイポーラトランジスタ領域，前記高耐圧ＭＯＳトランジスタ領域および前記ＥＳＤ保護素子のコレクタ領域にＮ型ウェルを形成する工程と、前記Ｐ型エピタキシャル層および前記Ｎ型ウェル上の所定箇所にフィールド酸化膜を形成する工程と、前記Ｎ型ウェルにおける前記高耐圧ＭＯＳトランジスタ領域内の表層にボディ拡散層を形成する工程と、前記Ｎ型ウェルにおける前記高耐圧ＭＯＳトランジスタ領域上の所定箇所にポリシリコンゲートを形成する工程と、前記Ｎ型ウェルにおける前記ＮＰＮバイポーラトランジスタ領域内および前記ＥＳＤ保護素子のＰ型ウェル内の表層にベース拡散層を形成する工程と、前記の各ベース拡散層内にそれぞれエミッタ拡散層を形成する工程とを有することを特徴とする。
【００１４】
以上により、低耐圧のＮＰＮトランジスタと高耐圧ＭＯＳトランジスタを１チップ上に形成した半導体装置において、高耐圧ＭＯＳトランジスタに対してＥＳＤ保護機能を果たすＥＳＤ保護回路を設けることができる。
【発明の効果】
【００１５】
本発明の半導体装置および半導体装置の製造方法は、ＥＳＤ保護素子のベース拡散層の下部層に同型のウェル層を設けることにより、ＥＳＤ保護素子を構成するトランジスタのベース幅が大きくなり、これによってＥＳＤ保護素子自体の電圧耐性を向上することができ、低耐圧のＮＰＮトランジスタと高耐圧ＭＯＳトランジスタを１チップ上に形成した半導体装置において、高耐圧ＭＯＳトランジスタをＥＳＤから保護することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例について図面を参照しながら説明する。
（実施例１）
図１は本発明の実施例１における半導体装置を示す断面図である。
【００１７】
図１に示すように、定格電圧５Ｖの回路ブロックで使用するＮＰＮトランジスタ２１と、定格電圧１５Ｖの回路ブロックで使用する高耐圧ＭＯＳトランジスタ２０とＮＰＮバイポーラトランジスタ型ＥＳＤ保護素子１９（以下、単にＥＳＤ保護素子と記述する）が１チップ上に同時に作製されている。又、ＥＳＤ保護素子１９は１５Ｖの電源電圧より高い保持電圧Ｖｈとなり、高耐圧ＭＯＳトランジスタ２０のブレークダウン電圧よりトランジスタ動作電圧が低くなるように設計されている。
【００１８】
ＥＳＤ保護素子１９のコレクタ電極２２と高耐圧ＭＯＳトランジスタ２０のドレイン電極２６は、外部端子として引き出すために設けられたボンディングパッド１８に接続する。ＥＳＤ保護素子１９のベース電極２３は抵抗２５を介してエミッタ電極２４へ接続し、エミッタ電極２４を電気的に接地する。高耐圧ＭＯＳトランジスタ２０は、ソース電極２９を電気的に接地し、ゲート電極２７は内部回路へ接続する。等価回路図は図１３に示す。
【００１９】
以下、図２，図３，図４，図５，図６，図７，図８，図９を用いて、実施例１における５Ｖ定格の低耐圧ＮＰＮトランジスタ２１と１５Ｖ定格の高耐圧ＭＯＳトランジスタ２０と上記ＥＳＤ保護素子１９をＢｉＭＯＳプロセスと合わせ込み、製造する方法について記述する。なお、ここで説明する半導体装置の製造方法には、Ｎ型エピタキシャルを用いる方法と、Ｎ型エピタキシャルを用いない方法の二種類があり、プロセスの相違点は図２から図４までであり、図５以降からのプロセス手順は同様である。よって、図２から図４までを二種類に分け、以下、説明する。
【００２０】
図２は実施例１におけるＮ型不純物層形成工程を説明する工程断面図，図３は実施例１におけるエピタキシャル層形成工程を説明する工程断面図，図４は実施例１におけるウェル形成工程を説明する工程断面図，図５は実施例１における低濃度Ｐ型ウェル形成工程を説明する工程断面図，図６は実施例１におけるフィールド酸化膜形成工程を説明する工程断面図，図７は実施例１におけるポリシリコンゲート形成工程を説明する工程断面図，図８は実施例１におけるベース拡散層形成工程を説明する工程断面図，図９は実施例１におけるトランジスタ形成工程を説明する工程断面図である。
【００２１】
まず、図２（ａ）に示すようにエピタキシャルを用いるプロセスでは、Ｐ型基板１に高耐圧ＭＯＳトランジスタ２０およびＥＳＤ保護素子１９の全面に渡り、Ｎ型不純物イオンを注入して埋め込み拡散層となるＮ型不純物層４７を形成する。一方、エピタキシャルを用いないプロセスは図２（ｂ）であり、Ｐ型基板１のままである。
【００２２】
次に、図３（ａ）において、Ｐ型基板１上に濃度１×１０１５／ｃｍ３程度のＮ型エピタキシャル層４８を形成する。このとき、Ｎ型の埋め込み拡散層４が形成される。Ｎ型エピタキシャルを用いないプロセスの図３（ｂ）では、Ｐ型基板１のままである。
【００２３】
図４（ａ）において、各素子領域に濃度約１×１０１６／ｃｍ３のＰ型ウエル２およびＮ型ウエル３が半導体基板表面上からＳｉ内部へ約１μｍまで形成されている。このとき、Ｐ型ウエル２は各素子の分離層として、ＥＳＤ保護素子部ではベース形成予定領域の位置に形成される。一方、図４（ｂ）のエピタキシャル層を用いないプロセスも同様の注入を行う。
【００２４】
図５において、エピタキシャルを用いるプロセスは図４（ａ）と同じである。エピタキシャルを用いないプロセスは、高耐圧ＭＯＳトランジスタ２０およびＥＳＤ保護素子１９の全面に渡り、高エネルギ注入によって深さ約２μｍの位置に濃度約１×１０１８／ｃｍ３のＮ型ウエル４を形成する。このＮ型ウエル４によってＰ型不純物とＮ型不純物とが相殺され、ＥＳＤ保護素子１９のベース形成予定領域に形成されたＰ型ウェル２は分離用のＰ型ウエル２より低濃度のＰ型半導体層６となる。図５以降のプロセスは、エピタキシャルを用いる場合も、用いない場合も同様の手順である。
【００２５】
図６において、周知のＬＯＣＯＳ法によってシリコン基板表面にフィールド酸化膜１７を形成する。次に、高耐圧ＭＯＳトランジスタ２０のボディの位置にＰ型不純物をイオン注入することで、ボディ拡散層１１を形成する。そして、図７において高耐圧ＭＯＳトランジスタ２０のポリシリコンゲート１６を形成する。
【００２６】
次に、図８においてＮＰＮトランジスタ２１のベース拡散層８を形成すると同時に、ＥＳＤ保護素子１９のベース拡散層１４を形成する。このとき、ＥＳＤ保護素子１９のベース拡散層１４は、あらかじめ形成していたＰ型半導体層６と内部回路で使用するＮＰＮトランジスタ２１のベース拡散層８の濃度が足し合わされ、ＮＰＮトランジスタ２１のベース濃度よりも高濃度のＰ型拡散層１４が形成される。
【００２７】
図９においてＮＰＮトランジスタ２１のエミッタ拡散層７およびＥＳＤ保護素子１９のエミッタ拡散層１５とコレクタコンタクト１３の位置と高耐圧ＭＯＳトランジスタ２０のソース拡散層１２とドレイン拡散層１０の位置に開口を形成し、Ｎ型不純物をイオン注入する。
【００２８】
次に、ＥＳＤ保護素子１９と高耐圧ＭＯＳトランジスタ２０が図１３の回路の接続となるように、各素子の電極を結線して出来上がる。このような手順によって、図１のような１チップ上に定格の異なるＮＰＮトランジスタ２１とＥＳＤ保護素子１９と高耐圧ＭＯＳトランジスタ２０を同時に作製することができる。
【００２９】
この実施例で用いたＢｉＭＯＳプロセスにおいて、例えば、あるプロセス条件により高耐圧ＭＯＳトランジスタ２０は、ＢＶＤＳ（図１４のＢＶｃｂｏに該当する）＝２３Ｖ程度、Ｖｔ２＝３０Ｖ程度とすることができる。この時、ＥＳＤ保護素子１９のベース拡散層は、低耐圧ＮＰＮトランジスタ２１のベース拡散層と同時に形成されたベース拡散層１４とＰウエル層６を組み合わせることによってベース幅が１．５倍程度大きくなり、Ｖｈ＞１５Ｖ、Ｖｔ１＜３０Ｖを満たすようになる。ＥＳＤ保護素子１９のＢＶｃｂｏ（この条件では２１Ｖとなる）が高耐圧ＭＯＳトランジスタ２０のＢＶＤＳより低いため、ＥＳＤ保護素子１９は高耐圧ＭＯＳトランジスタより速くブレークダウンし、サージ電流は主にＥＳＤ保護素子１９へ流れるようになる。そして、ＥＳＤ保護素子１９は高耐圧ＭＯＳトランジスタ２０のＶｔ２より低い電圧でスナップバック動作を開始し始める。従って、高耐圧ＭＯＳトランジスタ２０のＶｔ２とＥＳＤ保護素子１９のＶｔ１の関係はＶｔ２＞Ｖｔ１となる。また、ＥＳＤ保護素子１９は、ベース幅の拡大によって縦方向のｈｆｅが低くなる。スナップバック特性において、Ｖｔ１はＶｈとｈｆｅのｎ乗根との積によって表せる。したがって、ＥＳＤ保護素子１９のＶｈは、Ｐウエル６を追加する前と比べて増加する。以上の原理によって、ＥＳＤ保護素子１９のＶｈは、Ｖｈ＞１５Ｖを満たすことになる。つまり、ＥＳＤ保護素子は、ＤＭＯＳの定格電圧以上、破壊電圧以下でスナップバック動作するので、図１４のデザインウインドウに収まる。
【００３０】
よって、ＥＳＤ保護素子は高耐圧ＭＯＳトランジスタが正常動作する電圧範囲では、図１３の等価回路図において、ボンディングパッド１８に正サージが印加されると、高耐圧トランジスタのＢＶＤＳより低い電圧でＥＳＤ保護素子１９が動作し、ボンディングパッド１８の電位はＥＳＤ保護素子１９のＶｈで固定される。サージ電流は、ボンディングパッド１８からＥＳＤ保護素子１９を通り、接地へ向けてサージ電流が流れるため、高耐圧ＭＯＳトランジスタ２０のＥＳＤ保護が可能となり、ＮＰＮトランジスタと高耐圧ＭＯＳトランジスタを１チップ上に形成した半導体装置において、ＥＳＤ保護素子を低耐圧なバイポーラプロセスを用いて形成したとしても、高耐圧ＭＯＳトランジスタに対してＥＳＤ保護機能を果たすＥＳＤ保護回路を設けることができる。
【００３１】
以上説明したように、本実施例の回路では１チップ上で作製する素子の拡散層形成工程を利用して、ＥＳＤ保護素子１９の高耐圧化、トランジスタ動作電圧の低減を実現するため、工程を新たに増やすことなく作製できるところにメリットがある。
（実施例２）
実施例２について、以下、図１０を参照しながら説明する。
【００３２】
図１０は本発明の実施例２における半導体装置を示す断面図である。
図１０に示される半導体装置は、Ｐ型シリコン基板３０にエピタキシャル成長によって形成されたＰ型エピタキシャル層３２を形成したＢｉＭＯＳプロセスを用いて形成されたものである。保護回路は、実施例１と同様の図１３の回路であり、説明は省略する。
【００３３】
図１０において、ＥＳＤ保護素子１９は、Ｎ型埋め込み拡散層３１をコレクタ、Ｐ型エピタキシャル層４３と、低耐圧ＮＰＮトランジスタ２１のベース拡散層３４を含むＰ型エピタキシャル層と同時に形成されたベース拡散層と、Ｐ型エピタキシャル層表面のＮ型拡散層をエミッタ拡散層４５として構成されている。ＥＳＤ保護素子１９は、高耐圧ＭＯＳトランジスタ２０と並列に接続されており、ベース電極２３は抵抗２５を介してエミッタ電極２４と共に接地へ、コレクタ電極２２は高耐圧ＭＯＳトランジスタ２０のドレイン電極２６へ接続されている。
【００３４】
図１０の製造方法について、図１１，図１２を用いて以下に説明する。
図１１は実施例２におけるＰ型エピタキシャル層成長工程を説明する工程断面図，図１２は実施例２におけるＮ型ウェル形成工程を説明する工程断面図である。
【００３５】
まず、図１１において、Ｐ型シリコン基板３０に対して高耐圧ＭＯＳトランジスタ２０とＥＳＤ保護素子１９の位置全面にＮ型不純物をイオン注入し、その後エピタキシャル成長により濃度約１×１０１６／ｃｍ３のＰ型エピタキシャル層３２を形成する。このとき、高耐圧ＭＯＳトランジスタ２０とＥＳＤ保護素子の位置にＮ型埋め込み拡散層３１が形成される。
【００３６】
次に、図１２において、Ｐ型エピタキシャル層３２におけるＮＰＮバイポーラトランジスタ領域、高耐圧ＭＯＳトランジスタ領域、ＥＳＤ保護素子領域にＮ型ウエルを形成する。このとき、Ｎ型ウェルを形成していないＰ型エピタキシャル層３２が各素子（ＮＰＮバイポーラトランジスタ、高耐圧ＭＯＳトランジスタ、ＥＳＤ保護素子）間の分離層となる。Ｎウエル層は、低耐圧ＮＰＮトランジスタ２１のコレクタ層３５、高耐圧ＭＯＳトランジスタ２０のドレイン層３８、ＥＳＤ保護素子１９のコレクタ層３８となる。
【００３７】
ＬＯＣＯＳ後の工程は実施例１と同様の手順であり、以下説明を省略する。
以上のように、実施例２の構造は図１０に示すようになり、ＥＳＤ保護素子１９のベース拡散層４４は、Ｐ型エピタキシャル層４３上に、低耐圧ＮＰＮトランジスタ２１のベース拡散層３４と同じ拡散工程にて形成され、ベース幅がベース拡散層３４より大きくなり、各素子について実施例１と同様の拡散層濃度を選択すれば、図１４における保護素子のデザインウインドウを満足した設計にすることができ、高耐圧ＭＯＳトランジスタ２０のＥＳＤ保護が可能となる。したがって、ＮＰＮトランジスタと高耐圧ＭＯＳトランジスタを１チップ上に形成した半導体装置において、ＥＳＤ保護素子を低耐圧なバイポーラプロセスを用いて形成したとしても、高耐圧ＭＯＳトランジスタに対してＥＳＤ保護機能を果たすＥＳＤ保護回路を設けることができる。
【００３８】
したがって、本実施例においても、新たな工程を増やすことなく、最適なＥＳＤ保護素子を提供することが出来る。
上記実施例１，実施例２の説明では、高耐圧トランジスタをＭＯＳトランジスタで形成するＢｉＭＯＳプロセスについて説明したが、高耐圧トランジスタをＣＭＯＳトランジスタで形成するＢｉＣＭＯＳプロセスにおいても、同様に実現することができる。
【産業上の利用可能性】
【００３９】
以上説明したように、本発明は、ＮＰＮトランジスタと高耐圧ＭＯＳトランジスタを１チップ上に形成した半導体装置において、高耐圧ＭＯＳトランジスタに対してＥＳＤ保護機能を果たすＥＳＤ保護回路を設けることができ、ＢｉＭＯＳプロセスによって作製され、ＥＳＤ保護される半導体集積回路および半導体装置の製造方法等に有用である。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例１における半導体装置を示す断面図
【図２】実施例１におけるＮ型不純物層形成工程を説明する工程断面図
【図３】実施例１におけるエピタキシャル層形成工程を説明する工程断面図
【図４】実施例１におけるウェル形成工程を説明する工程断面図
【図５】実施例１における低濃度Ｐ型ウェル形成工程を説明する工程断面図
【図６】実施例１におけるフィールド酸化膜形成工程を説明する工程断面図
【図７】実施例１におけるポリシリコンゲート形成工程を説明する工程断面図
【図８】実施例１におけるベース拡散層形成工程を説明する工程断面図
【図９】実施例１におけるトランジスタ形成工程を説明する工程断面図
【図１０】本発明の実施例２における半導体装置を示す断面図
【図１１】実施例２におけるＰ型エピタキシャル層成長工程を説明する工程断面図
【図１２】実施例２におけるＮ型ウェル形成工程を説明する工程断面図
【図１３】ＥＳＤ保護回路を説明する回路図
【図１４】ＥＳＤ保護回路による被保護素子の電流−電圧特性を示す図
【符号の説明】
【００４１】
１    Ｐ型基板
２    Ｐ型ウエル
３    低耐圧ＮＰＮトランジスタのコレクタ層
４    Ｎ型ウエル
６    Ｐ型半導体層
７    エミッタ拡散層
８    ベース拡散層
１０    ドレイン拡散層
１１    ボディ拡散層
１２    ソース拡散層
１３    コレクタコンタクト
１４    ベース拡散層
１５    エミッタ拡散層
１６    ポリシリコンゲート
１７    フィールド酸化膜
１８    ボンディングパッド
１９    ＥＳＤ保護素子
２０    高耐圧ＭＯＳトランジスタ素子
２１    ＮＰＮトランジスタ素子
２２    ＥＳＤ保護素子のコレクタ電極
２３    ＥＳＤ保護素子のベース電極
２４    ＥＳＤ保護素子のエミッタ電極
２５    抵抗
２６    高耐圧ＭＯＳトランジスタのドレイン電極
２７    高耐圧ＭＯＳトランジスタのゲート電極
２９    高耐圧ＭＯＳトランジスタのソース電極
３０    Ｐ型シリコン基板
３１    Ｎ型埋め込み拡散層
３２    Ｐ型エピタキシャル層
３４    ベース拡散層
３５    コレクタ層
３８    ドレイン層
４２    コレクタ拡散層
４３    Ｐ型エピタキシャル層
４４    ベース拡散層
４５    エミッタ拡散層
４７    Ｎ型不純物層
４８    Ｎ型エピタキシャル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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