(57)【要約】【課題】  システムバスより高速なメモリバスを用いる機能メモリを提供する。【解決手段】  ＣＰＵがＳＤＲＡＭから入力データを読み出し、その後にＣＰＵがそのデータを画像処理機能メモリに書き込む従来のＣＰＵによるデータの転送方式に比して、ＣＰＵのＳＤＲＡＭ読取り動作のみでデータを入力させるので、アクセス回数が半分になりデータの移動が高速化できる。【選択図】  図１
2006040120.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵバスとは別に設けられ、高速なＳＤＲＡＭメモリに接続する為のＳＤＲＡＭインタフェースを有するＣＰＵに、同ＳＤＲＡＭインタフェースを介して接続される画像処理機能メモリであって、ＳＤＲＡＭ上に置かれた入力データをＳＤＲＡＭインタフェースを介して入力されると所定の画像処理を行った後、処理後のデータとして提供するものであって、
上記画像処理機能メモリは、ＳＤＲＡＭインタフェース回路と画像処理回路を有し、更にはＳＤＲＡＭ インタフェース上のアドレスを監視するアドレス監視回路を有し、予めＣＰＵにより制御レジスタ２３４に設定されている所定のアドレス値値が発生した場合は、画像処理回路への入力データであることを検出し、ＳＤＲＡＭ インタフェース上のメモリリードコマンドを用いて、データを取り込む動作を行うことを特徴とする画像処理機能メモリ。
【請求項２】
上記画像処理機能メモリは、ＳＤＲＡＭインタフェース回路と、複数の画像処理回路を有することを特徴とする請求項１記載の画像処理機能メモリ。
【請求項３】
ＣＰＵバスとは別に設けられ、高速なＳＤＲＡＭメモリに接続する為のＳＤＲＡＭインタフェースを有するＣＰＵに、同ＳＤＲＡＭインタフェースを介して接続される画像処理機能メモリであって、ＳＤＲＡＭ上に置かれた入力データをＳＤＲＡＭインタフェースを介して入力されると所定の画像処理を行った後、処理後のデータとして提供するものであって、
上記画像処理機能メモリは、ＳＤＲＡＭインタフェース回路と画像処理回路を有し、更にはＳＤＲＡＭインタフェース上のアドレスを監視するアドレス監視回路を有し、予めＣＰＵにより制御レジスタ２３４に設定されている所定のアドレス値値が発生した場合は、画総処理回路からの出力データを他の画像処理回路へ転送すべき入力データであることを検出し、ＳＤＲＡＭインタフェース上のメモリリードコマンドを用いて、データ転送を取り込む動作を行うことを特徴とする画像処理機能メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリンタ等、画像出力装置に出力する画像データを効率的に処理する画像形成装置に関するものである。
【背景技術】
【０００２】
従来より、電子写真方式のカラープリンタ、カラー複写機等の画像形成装置においては、高速にカラー画像を出力するために画像データ等、大量のデータを効率良く処理するために各種提案されている。
【０００３】
例えば特許文献１の様に、システムバスブリッジによりＣＰＵバス等の複数のバスを統合して各々のバスマスタによる転送要求に応じてバス間を高速に切り替える方式が提案されている。
【０００４】
また、特許文献２の様に、機能メモリ内に広帯域幅で高速なメモリとデータ処理回路を内蔵させ機能メモリ内にて高速にデータ処理を行う方式が提案されている。
【特許文献１】特開平１１−０４５２２５号公報
【特許文献２】特開平１０−２２２４５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
然るにこれらの方式は回路規模等からも大規模なＬＳＩ化や大規模なＡＳＩＣ化を前提にした高度な方式であり、そのため、小規模安価な機器には導入しにくいという難点があった。
【０００６】
また、近年利用され始めているメディア処理に特化したメディア演算器を含むメディアプロセッサを使用したソフトウェアによるデータ処理形態の特性をうまく生かした、ソフトウェアによる処理とハードウェアによる処理のマッチングが困難であった。
【０００７】
これらの状況に鑑み安価簡便な手段を提供するものである。
【課題を解決するための手段】
【０００８】
ＣＰＵバスとは別に設けられ、高速なＳＤＲＡＭメモリに接続する為のＳＤＲＡＭ インタフェースを有するＣＰＵに、同ＳＤＲＡＭ インタフェースを介して接続される画像処理機能メモリであって、ＳＤＲＡＭ上に置かれた入力データをＳＤＲＡＭ インタフェースを介して入力されると所定の画像処理を行った後、ＣＰＵに処理終了を通知するとともに処理後のデータを提供するものであって、本発明の画像処理機能メモリは、ＳＤＲＡＭスレーブのインタフェース回路と、画像処理回路を有し、ＳＤＲＡＭ インタフェース上のアドレスを監視するアドレス監視回路を有し、予めＣＰＵにより制御レジスタ２３４に設定されている所定のアドレス値値が発生した場合は、所定の画像処理回路への入力データであることを検出し、ＳＤＲＡＭ インタフェース上のライトコマンドのタイミングを用いて、データを取り込む動作を行う。
【発明の効果】
【０００９】
本発明に係る第１の発明によれば、ＣＰＵがＳＤＲＡＭから入力データを読み出し、その後にＣＰＵがそのデータを画像処理機能メモリに書き込む従来のＣＰＵによるデータの転送方式に比して、ＣＰＵのＳＤＲＡＭ読取り動作のみでデータを入力させるので、アクセス回数が半分になりデータの移動が高速化できる。
【００１０】
また、画像処理機能メモリによる処理をＣＰＵによるソフトウェア処理にても代行可能な構成であるため、メディアプロセッサを使用したソフトウェアによるデータ処理形態の特性をうまく生かし、ソフトウェアによる処理とハードウェアによる固定された処理を使い分けることが可能である。
【００１１】
また、ＤＭＡのみならずＣＰＵのメモリアクセス動作を利用した転送方式である為、ＤＭＡ回路数の少ない安価なＣＰＵの利用や、小規模なＬＳＩ化やＡＳＩＣ化等、簡便安価に実現することが可能である。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施形態を詳細に説明する。
【実施例１】
【００１３】
〔第１実施形態〕
以下、図１を参照して、本発明の実施形態を示す画像処理機能メモリを用いた画像形成装置の全体を説明する。
【００１４】
図１は、本発明の第１実施形態を示す画像処理機能メモリを用いた画像形成装置の例としてプリンタコントローラの概略構成を説明するブロック図である。プリンタコントローラ１００は、図示しないホストコンピュータ（ＰＣ）等からプリントすべきデータをホストインタフェース１０６を介して入力されると、ASIC１０４を介してにＩ／Ｏ転送によりＳＤＲＡＭ１０２に書き込まれる。ＣＰＵ１０４および画像処理機能メモリ１０３は、後述するプリンタエンジンの方式に応じた画像処理を行い、ＳＤＲＡＭ１０３に処理されたデータが書き込まれる。一連の画像処理が終了してプリンタ可能状態となると、ＣＰＵ１０１に内蔵されたＤＭＡコントローラによりＡＳＩＣ１０４に送られる。ＡＳＩＣ１０４は先の画像処理されたデータをプリンタエンジンが描画可能な画像信号に変換し、プリンタエンジンインタフェース１０６を介して図示しないプリンタエンジンに送る。プリンタエンジンは、画像信号に応じて描画を行いプリント用紙に画像をプリントする。
【００１５】
図３は、先述の一連の画像処理の一例を示す。
【００１６】
図３において、（Ａ）は本例のプリンタコントローラのなかで行われる画像処理全体の流れを示すものである。ホストコンピュータからの送られるプリントすべきデータはデータ量の縮小とデータ転送時間の短縮の為に予め圧縮されたデータとなっている。
【００１７】
プリンタコントローラはＩ／Ｏ転送Ｓ３１１により受取ったデータを伸張Ｓ３１２する。次にプリンタエンジンの方式に応じた色変換Ｓ３１１、トラッピングＳ３１４、および、ハーフトーン処理Ｓ３１５等の一連の画像処理を行う。これらの一連の画像処理後のデータをＣＰＵ内臓のＤＭＡコントローラを用いてＡＳＩＣに転送し、ＡＳＩＣにて画像信号に変換した後、プリンタエンジンに送出する。（Ｂ）は本例での画像処理機能メモリでの画像処理とＣＰＵによるソフトウェアでの画像処理との分担例を示している。本例では、先の（Ａ）処理のうち、色変換、ハーフトーン処理などの処理を行わせている。
【００１８】
図２は先述の画像処理機能メモリ１０３の内部の一例を示すブロック図である。画像処理機能メモリ１０３はＳＤＲＡＭインタフェース回路２０１を有し、ＣＰＵおよびＳＤＲＡＭ１０２とＳＤＲＡＭインタフェースバスを介して接続される。
プリンタコントローラのＣＰＵが起動されると、ＣＰＵはより高速な動作を行うＳＤＲＡＭ上の命令領域上でプログラムを実行させるために、ＣＰＵはＲＯＭ１０７からＣＰＵバスを介してプログラムデータを読出し、図４のメモリマップに示すＳＤＲＡＭの命令領域にプログラムを書込み格納した後、ＳＤＲＡＭ上のメモリ領域のプログラムを高速に実行する。
【００１９】
この後、ＣＰＵは同ＲＯＭ上から色変換テーブルのデータおよび、ハーフトーンテーブルのデータを読出し、ＳＤＲＡＭインタフェースを介して画像処理機能メモリ１０３上の色変換テーブル２１３およびハーフトーンテーブル２２４に格納する。
【００２０】
尚、上記の色変換テーブルおよびハーフトーンテーブルは、画像処理のバージョンアップ等を目的としてホストコンピュータからテーブルデータをＩ/Ｏ転送を介して先述の色変換テーブル２１３およびハーフトーンテーブル２２４に格納することも可能である。
【００２１】
次にＣＰＵ１０１が色変換処理すべきデータを画像処理機能メモリに入力する動作を説明する。図５はアドレス監視回路２０２の内部を説明する図である。また図４は実施例の画像処理動作を説明するメモリマップである。
【００２２】
ＣＰＵ１０１は先述したＣＰＵによりデータ伸張したデータをＳＤＲＡＭより読み出す。この時、ＳＤＲＡＭインタフェース上には図４のＳＤＲＡＭ領域の色変換バッファ領域であるｘ１〜ｘ２の間のアドレスとＲＤコマンドが流れる。この時、画像機能メモリ１０３のアドレス比較回路５０１がＳＤＲＡＭインタフェースバス上に流れるＲＡＷアドレスを監視していて、上記予めＣＰＵにより制御レジスタ２３４に設定されている予めＣＰＵにより制御レジスタ２３４に設定されている所定のアドレス値値を検出すると色変換処理を行うべき入力データのアドレスであると検出して信号を発することにより、ＳＤＲＡＭインタフェース回路がＳＤＲＡＭインタフェース上に流れるＲＤコマンドを変換して出力するＲＤ信号をＲＤ変換回路５０３および論理回路５０４にてＷＲ信号に変換する。
【００２３】
またＳＤＲＡＭインタフェース回路がＳＤＲＡＭインタフェース上に流れるアドレスを変換して出力する内部スレーブバスアドレスを、アドレスマッピング回路５０２によりＦＩＦＯ回路２１１を選択する。これらの信号によりＳＤＲＡＭインタフェース２０１を介したデータは内部スレーブバスを介してＦＩＦＯ２１１に書き込まれる。以上の動作により、ＣＰＵはＳＤＲＡＭからのデータ読出し動作と同時に画像機能メモリのＦＩＦＯ２１１への入力を行うことができ、ＦＩＦＯ２１１への書込み動作を省略することができる。
【００２４】
色変換回路２１３はＦＩＦＯ２１１のデータを色変換テーブル２１４を用いて論理演算処理して色変換処理を行い出力側ＦＩＦＯ２１２に書き込む。所定のデータ量の変換を終えＦＩＦＯに書き込まれると制御レジスタにフラグが立てられ割込み信号を発生させる。ＣＰＵはこの割込み信号により制御レジスタのチェックを行い、所定のデータ量が色変換処理されたことを知ると、ＳＤＲＡＭインタフェースバスを介して出力ＦＩＦＯ２１２よりデータを読出す。
【００２５】
この時、ＳＤＲＡＭインタフェース上にはＳＤＲＡＭの色変換入出力ＦＩＦＯ領域のうちの出力ＦＩＦＯ２１２を指すアドレスとＲＤコマンドが流れる。この時アドレス比較回路５０３は予めＣＰＵにより制御レジスタ２３４に設定されている所定のアドレス値ではないと検出し、ＲＤ信号変換回路５０３によるＷＲ信号への変換は行わない。またＳＤＲＡＭインタフェース回路がＳＤＲＡＭインタフェース上に流れるアドレスを変換して出力する内部スレーブバスアドレスを、アドレスマッピング回路５０２によりＦＩＦＯ回路２１２を選択する。これらの信号によりＦＩＦＯ２１２の出力データは内部スレーブバスおよびＳＤＲＡＭインタフェース回路を介してＳＤＲＡＭインタフェースに流れＣＰＵに読み込まれる。
【００２６】
ＣＰＵは読取った画像処理されたデータをＳＤＲＡＭのトラッピングバッファ領域に書き込む。その後トラッピングバッファ領域上のデータをソフトウェアによってトラッピング処理を行う。
【００２７】
次にＣＰＵ１０１がハーフトーン処理すべきデータを画像処理機能メモリに入力する動作を説明する。先述の色変換処理すべきデータの入力時と同様に、ＣＰＵはトラッピング処理すべきデータをＳＤＲＡＭより読み出す。この時、ＳＤＲＡＭインタフェース上には図４のＳＤＲＡＭ領域のハーフトーンバッファ領域であるｙ１〜ｙ２の間のアドレスとＲＤコマンドが流れる。この時、画像機能メモリ１０３のアドレス比較回路５０１がＳＤＲＡＭインタフェースバス上に流れるＲＡＷアドレスを監視していて、上記予めＣＰＵにより制御レジスタ２３４に設定されている所定のアドレス値を検出するとトラッピング処理を行うべき入力データのアドレスであると検出して信号を発することにより、ＳＤＲＡＭインタフェース回路がＳＤＲＡＭインタフェース上に流れるＲＤコマンドを変換して出力するＲＤ信号をＲＤ変換回路５０３および論理回路５０４にてＷＲ信号に変換する。またＳＤＲＡＭインタフェース回路がＳＤＲＡＭインタフェース上に流れるアドレスを変換して出力する内部スレーブバスアドレスを、アドレスマッピング回路５０２によりＦＩＦＯ回路２２１を選択する。これらの信号によりＳＤＲＡＭインタフェース２０１を介したデータは内部スレーブバスを介してＦＩＦＯ２２１に書き込まれる。以上の動作により、ＣＰＵはＳＤＲＡＭからのデータ読出し動作と同時に画像機能メモリのＦＩＦＯ２１１への入力を行うことができ、ＦＩＦＯ２１１への書込み動作を省略することができる。
【００２８】
ハーフトーン回路２２３はＦＩＦＯ２２１のデータをハーフトーンテーブル２２４を用いて論理演算処理してハーフトーン処理を行い出力側ＦＩＦＯ２２２に書き込む。所定のデータ量の変換を終えＦＩＦＯに書き込まれると制御レジスタにフラグが立てられ割込み信号を発生させる。ＣＰＵはこの割込み信号により制御レジスタのチェックを行い、所定のデータ量がハーフトーン処理されたことを知ると、ＳＤＲＡＭインタフェースバスを介して出力ＦＩＦＯ２２２よりデータを読出す。
【００２９】
この時、ＳＤＲＡＭインタフェース上にはＳＤＲＡＭのハーフトーン入出力ＦＩＦＯ領域のうちの出力ＦＩＦＯ２２２を指すアドレスとＲＤコマンドが流れる。この時アドレス比較回路５０３は所定の内部転送すべきデータのアドレスではないと検出し、ＲＤ信号変換回路５０３によりＷＲ信号への変換は行わない。
【００３０】
またＳＤＲＡＭインタフェース回路がＳＤＲＡＭインタフェース上に流れるアドレスを変換して出力する内部スレーブバスアドレスを、アドレスマッピング回路５０２によりＦＩＦＯ回路２２２を選択する。これらの信号によりＦＩＦＯ２２２の出力データは内部スレーブバスおよびＳＤＲＡＭインタフェース回路を介してＳＤＲＡＭインタフェースに流れＣＰＵに読み込まれる。
【００３１】
次にＣＰＵがデータ圧縮すべきデータを画像処理機能メモリに入力する動作を説明する。ＣＰＵは先述の読取ったハーフトーン処理されたデータを、更に画像処理メモリ１０３の圧縮用ＦＩＦＯ２３１に書き込む。この時、ＳＤＲＡＭインタフェース上には図４の画像処理機能メモリ領域の圧縮入出力ＦＩＦＯ領域のアドレスとＷＲコマンドが流れる。ＳＤＲＡＭインタフェース回路はＳＤＲＡＭインタフェース上に流れるＷＲコマンドを変換してＷＲ信号を出力する。またＳＤＲＡＭインタフェース回路がＳＤＲＡＭインタフェース上に流れるアドレスを変換して出力する内部スレーブバスアドレスを、アドレスマッピング回路５０２によりＦＩＦＯ回路２３１を選択する。これらの信号によりＳＤＲＡＭインタフェース２０１を介したデータは内部スレーブバスを介してＦＩＦＯ２３１に書き込まれる。
【００３２】
圧縮回路２３２はＦＩＦＯ２３１のデータを論理演算してデータ圧縮を行い出力ＦＩＦＯ２３２に書き込む。所定のデータ量の変換を終えＦＩＦＯに書き込まれると制御レジスタにフラグが立てられ割込み信号を発生させる。ＣＰＵはこの割込み信号により制御レジスタのチェックを行い、所定のデータ量がデータ圧縮されたことを知ると、ＦＩＦＯ２３２からＡＳＩＣ１０５へ所定のデータ量の転送を、ＣＰＵ１０１に内臓のＤＭＡコントローラに設定し、転送を開始する。
【００３３】
ＡＳＩＣ１０４は先の画像処理され更にデータ圧縮たデータを、ＡＳＩＣないの伸張回路にてデータ伸張を行い、更にプリンタエンジンが描画可能な画像信号に変換し、プリンタエンジンインタフェース１０６を介して図示しないプリンタエンジンに送る。プリンタエンジンは、画像信号に応じて描画を行いプリント用紙に画像をプリントする。
【００３４】
〔その他の実施形態〕
〔第２実施形態〕
以下、図６を参照して、本発明の他の実施形態を説明する。
【実施例２】
【００３５】
上記各実施形態において、画像処理機能メモリがハーフトーン処理した後、ＣＰＵがデータ圧縮すべきデータとして画像処理機能メモリに入力する動作を説明したが、図６を用いて他の転送の動作を説明する。
【００３６】
ハーフトーン回路２２３はＦＩＦＯ２２１のデータをハーフトーンテーブル２２４を用いて論理演算処理してハーフトーン処理を行い出力側ＦＩＦＯ２２２に書き込む。所定のデータ量の変換を終えＦＩＦＯに書き込まれると制御レジスタにフラグが立てられ割込み信号を発生させる。ＣＰＵはこの割込み信号により制御レジスタのチェックを行い、所定のデータ量がハーフトーン処理されたことを知ると、ＳＤＲＡＭインタフェースバスを介して出力ＦＩＦＯ２２２よりデータを読出す。
【００３７】
この時、ＳＤＲＡＭインタフェース上にはＳＤＲＡＭのハーフトーン入出力ＦＩＦＯ領域のうちの出力ＦＩＦＯ２２２を指すアドレスとＲＤコマンドが流れる。この時第２のアドレス比較回路６０１は所定の内部転送すべきデータのアドレスあると検出し、第２のＲＤ信号変換回路６０３によりＷＲ−２信号への変換される。
【００３８】
またＳＤＲＡＭインタフェース回路がＳＤＲＡＭインタフェース上に流れるアドレスを変換して出力する内部スレーブバスアドレスを、アドレスマッピング回路５０２によりＦＩＦＯ回路２２２を選択する。また第２のアドレスマッピング回路６０２によりＦＩＦＯ２３１を選択する。これらの信号によりＦＩＦＯ２２２の出力データは内部スレーブバスに流れＦＩＦＯ２３１に読み込まれる。以上の動作により、ＣＰＵがＳＤＲＡＭからのデータ読出し動作を行うと同時に画像機能メモリのＦＩＦＯ２３１への入力を行うことができ、ＣＰＵによるＦＩＦＯ２３１への書込み動作を省略することができる。
【実施例３】
【００３９】
上記各実施形態において、ＣＰＵと画像処理機能メモリ間のインタフェースをＳＤＲＡＭインタフェースを例にとり説明したが、他のメモリインタフェースにて実現しても同様の効果を得る事が可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態に係る画像処理装置全体の概略構成を示すブロック図。
【図２】図１の画像処理機能メモリの内部の説明図である。
【図３】図１に画像処理の全体の流れの説明図である。
【図４】図１の画像処理を説明するメモリマップである。
【図５】図１の実施例の動作を説明する図である。
【図６】図１の実施例の他の動作を説明する図である。
【符号の説明】
【００４１】
１００  プリンタコントローラ
１０１  ＣＰＵ
１０２  ＳＤＲＡＭ
１０３  画像処理機能メモリ
１０４  Ｉ／Ｏインタフェース
１０５  ＡＳＩＣ
１０６  プリンタエンジンインタフェース
２０２  ＳＤＲＡＭインタフェース
２１３  色変換回路
２１４  色変換テーブル
２２３  ハーフトーン回路
２２４  ハーフトーンテーブル
２３４  制御レジスタ
５０１  アドレス監視回路
【図１】
2006040120.tif 000003
【図２】
2006040120.tif 000004
【図３】
2006040120.tif 000005
【図４】
2006040120.tif 000006
【図５】
2006040120.tif 000007
【図６】
2006040120.tif 000008