(57)【要約】【課題】  ゲートシリサイドの断線を抑制することができる半導体装置の製造方法を得る。【解決手段】  半導体基板上に絶縁膜を形成する工程と、絶縁膜に開口を形成する工程と、開口の底部で露出している半導体基板の表面にゲート酸化膜を形成する工程と、全面にポリシリコン膜を形成して開口を埋め込む工程と、開口を含む領域を覆うようにポリシリコン膜上にフォトレジストを形成する工程と、フォトレジストをマスクとしてポリシリコン膜及び絶縁膜を異方性エッチングして、ゲート電極と、ゲート電極の下部の側壁を覆うサイドウォールを形成する工程と、フォトレジストを除去する工程と、ゲート電極及びサイドウォールをマスクとして半導体基板に斜め方向からイオン注入してエクステンション領域を形成し、垂直方向からイオン注入してソース・ドレイン領域を形成する工程と、ゲート電極の表面及び半導体基板の表面に金属シリサイド膜を形成する工程とを有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に開口を形成する工程と、
前記開口の底部で露出している前記半導体基板の表面にゲート酸化膜を形成する工程と、
全面にポリシリコン膜を形成して前記開口を埋め込む工程と、
前記開口を含む領域を覆うように前記ポリシリコン膜上にフォトレジストを形成する工程と、
前記フォトレジストをマスクとして前記ポリシリコン膜及び前記絶縁膜を異方性エッチングして、ゲート電極と、前記ゲート電極の下部の側壁を覆うサイドウォールを形成する工程と、
前記フォトレジストを除去する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして前記半導体基板に斜め方向からイオン注入してエクステンション領域を形成し、垂直方向からイオン注入してソース・ドレイン領域を形成する工程と、
前記ゲート電極の表面及び前記半導体基板の表面に金属シリサイド膜を形成する工程とを有する半導体装置の製造方法。
【請求項２】
半導体基板上のゲート電極となる部分にパターンを形成する工程と、
前記パターンをマスクとして前記半導体基板に垂直方向からイオン注入してエクステンション領域を形成する工程と、
前記パターンとは異なる材料からなる絶縁膜を全面に形成する工程と、
前記絶縁膜をＣＭＰにより研磨して前記パターンを露出させる工程と、
前記パターンを選択的に除去して、前記絶縁膜に開口を形成する工程と、
前記開口の底部で露出している前記半導体基板の表面にゲート酸化膜を形成する工程と、
全面にポリシリコン膜を形成して前記開口を埋め込む工程と、
前記開口を含む領域を覆うように前記ポリシリコン膜上にフォトレジストを形成する工程と、
前記フォトレジストをマスクとして前記ポリシリコン膜及び前記絶縁膜を異方性エッチングして、ゲート電極と、前記ゲート電極の下部の側壁を覆うサイドウォールを形成する工程と、
前記フォトレジストを除去する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして前記半導体基板に垂直方向からイオン注入してソース・ドレイン領域を形成する工程と、
前記ゲート電極の表面及び前記半導体基板の表面に金属シリサイド膜を形成する工程とを有する半導体装置の製造方法。
【請求項３】
前記サイドウォールを形成する際に、ソース側のサイドウォールの幅よりもドレイン側のサイドウォールの幅の方が大きくなるようにすることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に開口を形成する工程と、
前記開口の側面にサイドウォールを形成する工程と、
前記開口の底部で露出している前記半導体基板の表面にゲート酸化膜を形成する工程と、
全面にポリシリコン膜を形成して前記開口を埋め込む工程と、
前記ゲート酸化膜を含む領域を覆うように前記ポリシリコン膜上にフォトレジストを形成する工程と、
前記フォトレジストをマスクとして前記ポリシリコン膜を異方性エッチングして、ゲート電極を形成する工程と、
前記フォトレジストを除去する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして前記半導体基板に斜め方向からイオン注入してエクステンション領域を形成し、垂直方向からイオン注入してソース・ドレイン領域を形成する工程と、
前記ゲート電極の表面及び前記半導体基板の表面に金属シリサイド膜を形成する工程とを有する半導体装置の製造方法。
【請求項５】
半導体基板上のゲート電極となる部分にパターンを形成する工程と、
前記パターンをマスクとして前記半導体基板に垂直方向からイオン注入してエクステンション領域を形成する工程と、
前記パターンとは異なる材料からなるサイドウォールを前記パターンの側壁に形成する工程と、
前記パターンを選択的に除去して、前記サイドウォールの間に開口を形成する工程と、
前記半導体基板の表面にゲート酸化膜を形成する工程と、
全面にポリシリコン膜を形成して前記開口を埋め込む工程と、
前記開口を含む領域を覆うように前記ポリシリコン膜上にフォトレジストを形成する工程と、
前記フォトレジストをマスクとして前記ポリシリコン膜及び前記ゲート酸化膜を異方性エッチングしてゲート電極を形成する工程と、
前記フォトレジストを除去する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして前記半導体基板に垂直方向からイオン注入してソース・ドレイン領域を形成する工程と、
前記ゲート電極の表面及び前記半導体基板の表面に金属シリサイド膜を形成する工程とを有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極の表面がシリサイド化された半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＭＯＳ型トランジスタの製造において、ゲート抵抗を低減するためにシリサイドプロセスが用いられている（例えば、特許文献１参照）。このようなシリサイドプロセスを用いた従来の半導体装置の製造方法を図５を用いて説明する。
【０００３】
まず、図５（ａ）に示すように、半導体基板５１上にゲート絶縁膜５２とポリシリコン膜５３を形成する。次に、図５（ｂ）に示すように、ポリシリコン膜５３をパターニングしてゲート電極５３を形成する。ここでは、図面左側のゲート電極はゲート長が短く、右側のゲート電極はゲート長が長くなっている。
【０００４】
そして、図５（ｃ）に示すように、ゲート電極５３をマスクにして半導体基板５１にイオン注入してエクステンション領域５４を形成する。さらに、図５（ｄ）に示すように、ゲート電極５３の側壁にサイドウォール５５を形成し、ゲート電極５３及びサイドウォール５５をマスクにして半導体基板５１にイオン注入してソース・ドレイン領域５６を形成する。
【０００５】
次に、図５（ｅ）に示すように、全面に金属膜を形成する。そして、図５（ｆ）に示すように、アニールにより半導体基板５１及びゲート電極５３の表面に金属シリサイド膜５８を形成した後、未反応の金属膜を除去する。
【０００６】
【特許文献１】IEEE Trans. on ED, ED-29, 1982, pp531-535
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、この従来の製造方法では、図面左側のトランジスタのようにゲート長が短い場合、ゲート電極がシリサイド化されない未反応箇所がゲートを横切って断線を起してしまうという問題があった。このような断線が生じるとゲートの抵抗が上昇し、半導体装置の不良を引き起こしてしまう。半導体装置の微細化が進むにつれてこの問題は益々深刻になっている。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、その目的は、ゲートシリサイドの断線を抑制することができる半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、絶縁膜に開口を形成する工程と、開口の底部で露出している半導体基板の表面にゲート酸化膜を形成する工程と、全面にポリシリコン膜を形成して開口を埋め込む工程と、開口を含む領域を覆うようにポリシリコン膜上にフォトレジストを形成する工程と、フォトレジストをマスクとしてポリシリコン膜及び絶縁膜を異方性エッチングして、ゲート電極と、ゲート電極の下部の側壁を覆うサイドウォールを形成する工程と、フォトレジストを除去する工程と、ゲート電極及びサイドウォールをマスクとして半導体基板に斜め方向からイオン注入してエクステンション領域を形成し、垂直方向からイオン注入してソース・ドレイン領域を形成する工程と、ゲート電極の表面及び半導体基板の表面に金属シリサイド膜を形成する工程とを有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１０】
本発明により、ゲートシリサイドの断線を抑制することができる。これにより、ゲート抵抗の上昇を防ぎ、半導体装置の不良を防ぐことができる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
実施の形態１に係る半導体装置の製造方法について図１を用いて説明する。まず、図１（ａ）に示すように、半導体基板１１上に絶縁膜１２を形成する。そして、フォトリソグラフィ技術及び絶縁膜エッチング技術を用いて、この絶縁膜１２に開口１３を形成する。また、開口１３の底部で露出している半導体基板１１の表面にゲート酸化膜１４を形成する。
【００１２】
次に、図１（ｂ）に示すように、全面にポリシリコン膜１５を形成して開口１３を埋め込む。そして、開口１３を含む領域を覆うようにポリシリコン膜１５上に、フォトリソグラフィ技術によりパターニングされたフォトレジスト１６を形成する。さらに、フォトレジスト１６をマスクとしてポリシリコン膜１５及び絶縁膜１２を異方性エッチングして、ゲート電極１５と、ゲート電極の下部の側壁を覆うサイドウォール１２を形成する。このゲート電極１５は、上部がサイドウォール１２上に突き出したＴ字型になっている。その後、フォトレジスト１６を除去する。
【００１３】
次に、図１（ｃ）に示すように、ゲート電極１５及びサイドウォール１２をマスクとして半導体基板１１に斜め方向からイオン注入してエクステンション領域１７を形成する。そして、図１（ｄ）に示すように、垂直方向からイオン注入してソース領域１８ａ及びドレイン領域１８ｂを形成する。
【００１４】
次に、図１（ｅ）に示すように、全面に金属膜１９を形成する。そして、図１（ｆ）に示すように、アニールによりゲート電極１５の表面及び半導体基板１１の表面に金属シリサイド膜２０を形成した後、未反応の金属膜を除去する。
【００１５】
上記のようにＴ字型のゲート電極の傘の部分の側壁及び上面をシリサイド化することでシリサイドする領域の幅をゲート長よりも広くすることができる。これにより、ゲート長が小さくなっても、ゲートシリサイドの断線を抑制することができる。これに伴い、ゲート抵抗の上昇を防ぎ、半導体装置の不良を防ぐことができる。
【００１６】
また、ゲート電極の下部の側壁がサイドウォールで覆われているため、ゲート電極の上部のシリサイド膜と、ソース・ドレイン領域のシリサイド膜が短絡するのを防止することができる。
【００１７】
また、サイドウォールを形成する際に、ソース側のサイドウォールの幅よりもドレイン側のサイドウォールの幅の方が大きくなるように、サイドウォールを非対称にしてもよい。これにより、エクステンション領域とソース領域の重なりが、エクステンション領域とドレイン領域の重なりよりも大きくなるため、ソース側のチャネル抵抗を小さくすることができ、ドレイン側のＧＩＤＬ（Gate Induced Drain leakage）を下げることができる。また、この構成は、フラッシュメモリに適用することもできる。
【００１８】
実施の形態２．
実施の形態２に係る半導体装置の製造方法について図２を用いて説明する。図１と同様の構成要素には同じ番号を付し、説明を省略する。
【００１９】
まず、図２（ａ）に示すように、半導体基板１１上のゲート電極となる部分に、例えばシリコン窒化膜によりパターン２１を形成する。そして、このパターン２１をマスクとして半導体基板１１に垂直方向からイオン注入してエクステンション領域１７を形成する。このようにパターン２１を用いたセルフアラインによりイオン注入しているため、エクステンション領域１７はソース側とドレイン側で対称に形成される。
【００２０】
次に、図２（ｂ）に示すように、パターンとは異なる材料、例えばシリコン酸化膜からなる絶縁膜１２を全面に形成する。そして、図２（ｃ）に示すように、絶縁膜１２をＣＭＰ(Chemical Mechanical Polishing)により研磨してパターン２１を露出させる。さらに、図２（ｄ）に示すように、パターン２１をウェットエッチングにより選択的に除去して、絶縁膜１２に開口１３を形成する。
【００２１】
次に、図２（ｅ）に示すように、開口１３の底部で露出している半導体基板１１の表面にゲート酸化膜１４を形成する。次に、全面にポリシリコン膜１５を形成して開口１３を埋め込む。そして、開口１３を含む領域を覆うようにポリシリコン膜１５上にフォトレジスト１６を形成する。次に、フォトレジスト１６をマスクとしてポリシリコン膜１５及び絶縁膜１２を異方性エッチングして、ゲート電極１５と、ゲート電極１５の下側の側壁を覆うサイドウォール１２を形成する。その後、フォトレジスト１６を除去する。
【００２２】
次に、図２（ｆ）に示すように、ゲート電極１５及びサイドウォール１２をマスクとして半導体基板１１に垂直方向からイオン注入してソース領域１８ａ、ドレイン領域１８ｂを形成する。その後、実施の形態１と同様にして、ゲート電極１５の表面及び半導体基板１１の表面に金属シリサイド膜を形成する。
【００２３】
上記により、実施の形態１と同様に、ゲート長が小さくなっても、ゲートシリサイドの断線を抑制することができる。これに伴い、ゲート抵抗の上昇を防ぎ、半導体装置の不良を防ぐことができる。
【００２４】
また、サイドウォールを形成する際に、ソース側のサイドウォールの幅よりもドレイン側のサイドウォールの幅の方が大きくなるように、サイドウォールを非対称にしてもよい。これにより、エクステンション領域とソース領域の重なりが、エクステンション領域とドレイン領域の重なりよりも大きくなるため、ソース側のチャネル抵抗を小さくすることができ、ドレイン側のＧＩＤＬを下げることができる。また、この構成は、フラッシュメモリに適用することもできる。
【００２５】
実施の形態３．
実施の形態３に係る半導体装置の製造方法について図３を用いて説明する。図１と同様の構成要素には同じ番号を付し、説明を省略する。
【００２６】
まず、図３（ａ）に示すように、半導体基板１１上に絶縁膜２２を形成する。そして、この絶縁膜２２に開口２３を形成する。さらに、図３（ｂ）に示すように、開口２３の側面にサイドウォール１２を形成する。
【００２７】
次に、図３（ｃ）に示すように、開口２３の底部で露出している半導体基板１１の表面にゲート酸化膜１４を形成する。そして、全面にポリシリコン膜１５を形成して開口２３を埋め込む。さらに、ゲート酸化膜１４を含む領域を覆うようにポリシリコン膜１５上にフォトレジスト１６を形成する。
【００２８】
次に、図３（ｄ）に示すように、フォトレジスト１６をマスクとしてポリシリコン膜１５を異方性エッチングして、ゲート電極１５を形成する。その後、フォトレジスト１６を除去してから、パターン２２をウェットエッチングにより選択的に除去する。
【００２９】
次に、図３（ｅ）に示すように、ゲート電極１５及びサイドウォール１２をマスクとして半導体基板１１に斜め方向からイオン注入してエクステンション領域１７を形成し、垂直方向からイオン注入してソース・ドレイン領域１８を形成する。
【００３０】
次に、図３（ｆ）に示すように、実施の形態１と同様にして、ゲート電極１５の表面及び半導体基板１１の表面に金属シリサイド膜２０を形成する。
【００３１】
上記により、実施の形態１と同様に、ゲート長が小さくなっても、ゲートシリサイドの断線を抑制することができる。これに伴い、ゲート抵抗の上昇を防ぎ、半導体装置の不良を防ぐことができる。
【００３２】
また、本実施の形態３では、サイドウォールが対称に形成されるため、ソース・ドレインを入れかえても同じ特性が要求させる場合に有効である。また、ゲート長を再度ウォール幅で制御できるため、フォトリソグラフィの解像度限界以上の細いゲート長のトランジスタを実現できる。
【００３３】
実施の形態４．
実施の形態４に係る半導体装置の製造方法について図４を用いて説明する。図１と同様の構成要素には同じ番号を付し、説明を省略する。
【００３４】
まず、図４（ａ）に示すように、半導体基板１１上のゲート電極となる部分に、例えばシリコン窒化膜によりパターン２１を形成する。そして、パターン２１をマスクとして半導体基板１１に垂直方向からイオン注入してエクステンション領域１７を形成する。
【００３５】
次に図４（ｂ）に示すように、パターン２１とは異なる材料、例えばシリコン酸化膜からなるサイドウォール１２をパターン２１の側壁に形成する。
【００３６】
次に図４（ｃ）に示すように、パターン２１をウェットエッチングにより選択的に除去して、サイドウォール１２の間に開口２３を形成する。
【００３７】
次に図４（ｄ）に示すように、半導体基板１１の表面にゲート酸化膜１４を形成する。そして、全面にポリシリコン膜１５を形成して開口２３を埋め込む。さらに、開口２３を含む領域を覆うようにポリシリコン膜１５上にフォトレジスト１６を形成する。また、フォトレジスト１６をマスクとしてポリシリコン膜１５を異方性エッチングしてゲート電極１５を形成する。その後、フォトレジスト１６を除去してから、パターン２２をウェットエッチングにより選択的に除去する。
【００３８】
次に図４（ｅ）に示すように、ゲート電極１５及びサイドウォール１２をマスクとして半導体基板１１に垂直方向からイオン注入してソース・ドレイン領域１８を形成する。
【００３９】
次に図４（ｆ）に示すように、実施の形態１と同様にして、ゲート電極１５の表面及び半導体基板１１の表面に金属シリサイド膜２０を形成する。
【００４０】
上記により、実施の形態１と同様に、ゲート長が小さくなっても、ゲートシリサイドの断線を抑制することができる。これに伴い、ゲート抵抗の上昇を防ぎ、半導体装置の不良を防ぐことができる。
【００４１】
また、本実施の形態４では、実施の形態３と同様に、サイドウォールが対称に形成されるため、ソース・ドレインを入れかえても同じ特性が要求される場合に有効である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図５】従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
【００４３】
１１  半導体基板
１２  絶縁膜（サイドウォール）
１３  開口
１４  ゲート酸化膜
１５  ポリシリコン膜（ゲート電極）
１６  フォトレジスト
１７  エクステンション領域
１８  ソース・ドレイン領域
１８ａ  ソース領域
１８ｂ  ドレイン領域
１９  金属膜
２０  金属シリサイド膜
２１  パターン
２２  絶縁膜
２３  開口
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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