(57)【要約】【課題】  トランジスタの信頼性の劣化を抑制しつつ、高電圧駆動を可能とするとともに高速化を図る。【解決手段】  酸化防止膜４をマスクとしてエピタキシャル成長を行うことにより、第１単結晶半導体層３上に第２単結晶半導体層５を形成し、酸化防止膜４をマスクとして第２単結晶半導体層５の熱処理を行うことにより、第２単結晶半導体層５の構成成分を第１単結晶半導体層３内に拡散させ、第１単結晶半導体層３の一部を第３単結晶半導体層７に変換した後、第１単結晶半導体層３上および第３単結晶半導体層７上に第４単結晶半導体層８を形成し、第３単結晶半導体層７上に配置された第４単結晶半導体層８上にゲート絶縁膜１１を形成するとともに、オフセットゲート層１５ｂおよびドレイン層１５ｃを第１単結晶半導体層３および第４単結晶半導体層８に形成する。【選択図】      図１
2006108403.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタのソース領域、チャネル領域およびドレイン領域のいずれか少なくとも２つが歪みの互いに異なる半導体にて構成されていることを特徴とする半導体装置。
【請求項２】
前記チャネル領域のソース側は引っ張り応力がかかった半導体層にて構成され、前記チャネル領域のドレイン側は無歪み半導体層にて構成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記チャネル領域は引っ張り応力がかかった半導体層にて構成され、前記ドレイン領域は無歪み半導体層にて構成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記無歪み半導体層は、Ｓｉの単一層から構成され、前記引っ張り応力がかかった半導体層はＳｉＧｅ上に積層されたＳｉから構成されていることを特徴とする請求項２または３記載の半導体装置。
【請求項５】
前記チャネル領域は引っ張り応力がかかった半導体層にて構成され、前記ドレイン領域は圧縮応力がかかった半導体層にて構成されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記ソース領域側の素子分離領域に埋め込まれた第１絶縁膜と、
前記ドレイン領域側の素子分離領域に埋め込まれ、前記第１絶縁膜よりも応力の大きな第２絶縁膜とをさらに備えることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記チャネル領域側から前記ドレイン領域側に向かって引っ張り応力から無歪みまたは圧縮応力に変化するオフセットゲート領域をさらに備えることを特徴とする請求項１から６のいずれか１項記載の半導体装置。
【請求項８】
前記ドレイン領域側の半導体層の膜厚は、前記チャネル領域側の半導体層の膜厚よりも厚いことを特徴とする請求項１から７のいずれか１項記載の半導体装置。
【請求項９】
支持基板上に形成された第１半導体層上に酸化防止膜を成膜する工程と、
前記酸化防止膜を選択的に除去することにより、前記第１半導体層の一部を露出させる工程と、
前記酸化防止膜をマスクとしてエピタキシャル成長を行うことにより、前記露出された第１半導体層上に第２半導体層を選択的に形成する工程と、
前記酸化防止膜をマスクとして前記第２半導体層を熱酸化することにより、前記第２半導体層の構成成分を前記第１半導体層に拡散させ、前記第１半導体層上に第３半導体層を形成する工程と、
前記第１半導体層上の酸化防止膜を除去する工程と、
前記第３半導体層上に形成された酸化膜を除去する工程と、
前記第３半導体層および前記第１半導体層上に第４半導体層を形成する工程と、
前記前記第３半導体層上の第４半導体層にソース領域およびチャネル領域が配置されるとともに、前記前記第１半導体層上の第４半導体層にドレイン領域が配置された電界効果トランジスタを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上に絶縁膜を成膜する工程と、
半導体基板の一部を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して前記半導体基板の一部を除去することにより、前記半導体基板に凹部を形成する工程と、
前記絶縁膜をマスクとしてエピタキシャル成長を行うことにより、前記凹部内を第１半導体層にて埋め込む工程と、
前記第１半導体層上の絶縁膜を除去する工程と、
前記第１半導体層が埋め込まれた半導体基板上に第２半導体層を形成する工程と、
前記第１半導体層上の第２半導体層にチャネル領域が配置されるとともに、前記半導体基板上の第２半導体層にドレイン領域が配置された電界効果トランジスタを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、歪み半導体と無歪み半導体とでトランジスタを構成する方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、チャネル領域を有する半導体層に引っ張り応力を加えることにより、電子とホールの移動度を向上させ、半導体層に形成された電界効果トランジスタを高速化する方法がある。ここで、非特許文献１には、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造において、埋め込み絶縁層（ＢＯＸ層）上のＳｉ薄膜層全体に歪みを与える方法が開示されている。また、非特許文献２には、バルク半導体に形成されたＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにおいて、ソース／チャネル／ドレインが形成されたＳｉ薄膜層全体に歪みを与える方法が開示されている。
【非特許文献１】Ｋ．Ｒｉｍ，Ｋ．Ｃｈａｎ，Ｄ．Ｂｏｙｄ，Ｊ．Ｏｔｔ，Ｎ．Ｋｉｙｍｋｏ，Ｆ．Ｃａｓｄｏｎｅ，Ｌ．Ｔａｉ，Ｓ．Ｋｏｅｓｔｅｒ，Ｍ．Ｃｏｂｂ，Ｄ．Ｃａｎａｐｅｒｉ，Ｂ．Ｔｏ，Ｅ．Ｄｕｃｈ，Ｉ．Ｂａｂｉｃｈ，Ｒ．Ｃａｒｒｕｔｈｅｒｓ，Ｐ．Ｓａｕｎｄｅｒｓ，Ｇ．Ｗａｌｋｅｒ，Ｙ．Ｚｈａｎｇ，Ｍ．Ｓｔｅｅｎ，ａｎｄ  Ｍ．Ｉｅｏｎｇ“Ｆａｂｒｉｃａｔｉｏｎ  ａｎｄ  Ｍｏｂｉｌｉｔｙ  Ｃｈａｒａｃｒｅｒｉｓｔｉｃｓ  ｏｆ  Ｕｌｔｒａ−ｔｈｉｎ  Ｓｔｒａｉｎｅｄ  Ｓｉ  Ｄｉｒｅｃｔｌｙ  ｏｎ  Ｉｎｓｕｌａｔｏｒ（ＳＳＤＯＩ）ＭＯＳＦＥＴｓ”２００３  ＩＥＥＥ  ３．１．１−３．１．４
【非特許文献２】Ｈ．Ｃ．−Ｈ．Ｗａｎｇ，Ｙ．−Ｐ．Ｗａｎｇ，Ｓ．−Ｊ．Ｃｈｅｎ，Ｃ．−Ｈ．Ｇｅ，Ｓ．Ｍ．Ｔｉｎｇ，Ｊ．−Ｙ．Ｋｕｎｇ，Ｒ．−Ｌ．Ｈｗａｎｇ，Ｈ．−Ｋ．Ｃｈｉｕ，Ｌ．Ｃ．Ｓｈｅｕ，Ｐ．−Ｙ．Ｔｓａｉ，Ｌ．−Ｇ．Ｙａｏ，Ｓ．−Ｃ．Ｃｈｅｎ，Ｈ．−Ｊ．Ｔａｏ，Ｙ．−Ｃ．Ｙｅｏ，Ｗ．−Ｃ．Ｌｅｅ，ａｎｄ  Ｃ．Ｈｕ“Ｓｕｂｓｔｒａｔｅ−Ｓｔｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ  Ｔｅｃｈｎｏｌｏｇｙ：Ｐｒｏｃｅｓｓ  Ｉｎｔｅｇｒａｔｉｏｎ”２００３  ＩＥＥＥ  ３．４．１−３．４．４
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ソース／チャネル／ドレインが形成されたＳｉ薄膜層全体に引っ張り応力を加えると、バンドギャップの減少とドレイン耐圧の低下を招く。このため、トランジスタの高電圧駆動に支障をきたすとともに、電界効果トランジスタの信頼性が劣化するという問題があった。
そこで、本発明の目的は、信頼性の劣化を抑制しつつ、高電圧駆動を可能とするとともに高速化を図ることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００４】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、電界効果トランジスタのソース領域、チャネル領域およびドレイン領域のいずれか少なくとも２つが歪みの互いに異なる半導体にて構成されていることを特徴とする。
これにより、ソース領域、チャネル領域およびドレイン領域ごとにバンドギャップを異ならせることが可能となり、ドレイン耐圧の低下を抑制しつつ、チャネル領域の電子とホールの移動度を向上させることが可能となる。このため、高電圧駆動を可能としつつ、トランジスタの高速化を図ることが可能となるとともに、トランジスタの信頼性を向上させることができる。
【０００５】
また、本発明の一態様に係る半導体装置によれば、前記チャネル領域のソース側は引っ張り応力がかかった半導体層にて構成され、前記チャネル領域のドレイン側は無歪み半導体層にて構成されていることを特徴とする。
これにより、トランジスタの耐圧の低下を抑制しつつ、チャネル領域の電子とホールの移動度を向上させることが可能となり、高電圧駆動を可能としつつ、トランジスタの高速化を図ることが可能となる。
【０００６】
また、本発明の一態様に係る半導体装置によれば、前記チャネル領域は引っ張り応力がかかった半導体層にて構成され、前記ドレイン領域は無歪み半導体層にて構成されていることを特徴とする。
これにより、トランジスタの高速化に寄与する部分にのみ引っ張り応力を与えることができ、トランジスタの耐圧に寄与する部分を歪みがかからないようにすることができる。このため、高電圧駆動を可能としつつ、トランジスタの高速化を図ることが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、前記無歪み半導体層は、Ｓｉの単一層から構成され、前記引っ張り応力がかかった半導体層はＳｉＧｅ上に積層されたＳｉから構成されていることを特徴とする。
これにより、引っ張り応力がかかった半導体層をエピタキシャル成長で形成することが可能となり、引っ張り応力がかかった半導体層を単結晶半導体で構成することが可能となるとともに、引っ張り応力がかかった半導体層の表面にＳｉ層を設けることが可能となる。このため、Ｓｉの熱酸化にてゲート絶縁膜を形成することが可能となり、ゲート絶縁膜と半導体領域との界面順位を低減させることができる。この結果、電流リークを低減させることを可能としつつ、引っ張り応力がかかった半導体層および無歪み半導体層とを同一の基板上に形成することができ、引っ張り応力がかかった半導体層にてチャネル領域を構成することが可能となるとともに、無歪み半導体層にてドレイン領域を構成することが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記チャネル領域は引っ張り応力がかかった半導体層にて構成され、前記ドレイン領域は圧縮応力がかかった半導体層にて構成されていることを特徴とする。
これにより、トランジスタの高速化に寄与する部分に引っ張り応力を与えることが可能となるとともに、トランジスタの耐圧に寄与する部分に圧縮応力を与えることが可能となる。このため、高電圧駆動を可能としつつ、トランジスタの高速化を図ることが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記ソース領域側の素子分離領域に埋め込まれた第１絶縁膜と、前記ドレイン領域側の素子分離領域に埋め込まれ、前記第１絶縁膜よりも応力の大きな第２絶縁膜とをさらに備えることを特徴とする。
これにより、ソース領域側に圧縮応力が加わることを防止しつつ、ドレイン領域側に圧縮応力を加えることができる。このため、トランジスタの高速化に寄与する部分に引っ張り応力を与えることが可能としつつ、トランジスタの耐圧に寄与する部分に圧縮応力を与えることが可能となり、高電圧駆動を可能としつつ、トランジスタの高速化を図ることが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記チャネル領域側から前記ドレイン領域側に向かって引っ張り応力から無歪みまたは圧縮応力に変化するオフセットゲート領域をさらに備えることを特徴とする。
これにより、ドレイン耐圧の低下を抑制しつつ、チャネル領域の電子とホールの移動度を向上させることが可能となるとともに、ドレイン領域側の電界を緩和することが可能となる。このため、トランジスタの高速化を図りつつ、トランジスタのより一層の高耐圧化を図ることができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記ドレイン領域側の半導体層の膜厚は、前記チャネル領域側の半導体層の膜厚よりも厚いことを特徴とする。
これにより、ドレイン領域側のキャリアを増大させることが可能となり、ドレイン抵抗を低減することができる。このため、トランジスタの駆動能力を向上させることが可能となり、ドレイン領域の電子とホールの移動度がチャネル領域の電子とホールの移動度よりも劣る場合においても、トランジスタの高速性を補償することができる。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法によれば、支持基板上に形成された
第１半導体層上に酸化防止膜を成膜する工程と、前記酸化防止膜を選択的に除去することにより、前記第１半導体層の一部を露出させる工程と、前記酸化防止膜をマスクとしてエピタキシャル成長を行うことにより、前記露出された第１半導体層上に第２半導体層を選択的に形成する工程と、前記酸化防止膜をマスクとして前記第２半導体層を熱酸化することにより、前記第２半導体層の構成成分を前記第１半導体層に拡散させ、前記第１半導体層上に第３半導体層を形成する工程と、前記第１半導体層上の酸化防止膜を除去する工程と、前記第３半導体層上に形成された酸化膜を除去する工程と、前記第３半導体層および前記第１半導体層上に第４半導体層を形成する工程と、前記前記第３半導体層上の第４半導体層にソース領域およびチャネル領域が配置されるとともに、前記前記第１半導体層上の第４半導体層にドレイン領域が配置された電界効果トランジスタを形成する工程とを備えることを特徴とする。
【００１３】
これにより、エピタキシャル成長および熱処理を行うことで、材質の異なる半導体層を同一基板上に形成することが可能となるとともに、同一の酸化防止膜を用いることで、エピタキシャル成長および熱酸化を選択的に行うことができる。このため、製造工程の煩雑化を抑制しつつ、無歪み半導体層および歪み半導体層を同一の基板上に精度よく形成することが可能となるとともに、結晶品質を良好に維持することができる。このため、製造工程の煩雑化を抑制しつつ、無歪み半導体層および歪み半導体層を同一の基板上に精度よく形成することが可能となるとともに、結晶品質を良好に維持することができる。このため、引っ張り応力がかかった半導体層にてチャネル領域を構成することが可能となるとともに、無歪み半導体層にてドレイン領域を構成することが可能となる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に絶縁膜を成膜する工程と、半導体基板の一部を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して前記半導体基板の一部を除去することにより、前記半導体基板に凹部を形成する工程と、前記絶縁膜をマスクとしてエピタキシャル成長を行うことにより、前記凹部内を第１半導体層にて埋め込む工程と、前記第１半導体層上の絶縁膜を除去する工程と、前記第１半導体層が埋め込まれた半導体基板上に第２半導体層を形成する工程と、前記第１半導体層上の第２半導体層にチャネル領域が配置されるとともに、前記半導体基板上の第２半導体層にドレイン領域が配置された電界効果トランジスタを形成する工程とを備えることを特徴とする。
【００１５】
これにより、半導体層の結晶品質を維持しつつ、半導体層の一部の領域にのみ歪みを与えることが可能となる。このため、引っ張り応力がかかった半導体層にてチャネル領域を構成することが可能となるとともに、無歪み半導体層にてドレイン領域を構成することが可能となり、高電圧駆動を可能としつつ、トランジスタの高速化を図ることが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１および図２は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、支持基板１上には絶縁層２が形成され、絶縁層２上には第１単結晶半導体層３が形成されている。そして、フォトリソグラフィー技術およびエッチング技術を用いて第１単結晶半導体層３をパターニングすることにより、第１単結晶半導体層３をメサ状に素子分離する。なお、支持基板１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、第１単結晶半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層２としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、第１単結晶半導体層３が絶縁層２上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。
【００１７】
次に、図１（ｂ）に示すように、ＣＶＤなどの方法により、第１単結晶半導体層３上の全面に酸化防止膜４を成膜する。なお、酸化防止膜４としては、例えば、シリコン窒化膜またはシリコン酸化膜とシリコン窒化膜との積層構造を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜４をパターニングすることにより、第１単結晶半導体層３の一部を酸化防止膜４で覆ったまま、第１単結晶半導体層３の一部を酸化防止膜４から露出させる。そして、酸化防止膜４をマスクとしてエピタキシャル成長を行うことにより、第１単結晶半導体層３の表面の一部に第２単結晶半導体層５を形成する。ここで、第１単結晶半導体層３の一部を酸化防止膜４で覆ったまま、エピタキシャル成長を行うことにより、酸化防止膜４から露出された第１単結晶半導体層３上に第２単結晶半導体層５を選択的に形成することができる。
【００１８】
なお、第２単結晶半導体層５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができる。ここで、第１単結晶半導体層３の材質としてＳｉを用いた場合、第２単結晶半導体層５の材質としてＳｉＧｅを用いることが好ましい。これにより、第１単結晶半導体層３と第２単結晶半導体層５との格子定数を近づけることが可能となり、結晶品質の良好な第２単結晶半導体層５を第１単結晶半導体層３上に安定して形成することができる。
【００１９】
次に、図１（ｃ）に示すように、酸化防止膜４をマスクとして第２単結晶半導体層５の熱処理を行うことにより、第２単結晶半導体層５を熱酸化させるとともに、第２単結晶半導体層５の構成成分を第１単結晶半導体層３内に拡散させ、第１単結晶半導体層３の一部を第３単結晶半導体層７に変換するとともに、第３単結晶半導体層７上に酸化膜６を形成する。
【００２０】
例えば、第１単結晶半導体層３の材質としてＳｉ、第２単結晶半導体層５の材質としてＳｉＧｅを用いた場合、第２単結晶半導体層５を熱酸化させると、ＳｉＧｅの構成成分のうちＳｉは酸化されてＳｉＯ2となり、第１単結晶半導体層３上に酸化膜６が形成されるとともに、Ｇｅは酸化されないで、第１単結晶半導体層３に拡散し、第３単結晶半導体層７としてＳｉxＧｅ1-xが形成される。第３単結晶半導体層７のＳｉxＧｅ1-xと第1単結晶半導体層３のＳｉとの界面領域では、Ｇｅの拡散によりＧｅ濃度勾配がなだらかに変化する。
【００２１】
なお、酸化防止膜４をマスクとして第２単結晶半導体層５のエピタキシャル成長および熱処理を行うことにより、製造工程の煩雑化を抑制しつつ、材質の互いに異なる第１単結晶半導体層３および第３単結晶半導体層７を同一の支持基板１上に形成することが可能となるとともに、第１単結晶半導体層３および第３単結晶半導体層７の結晶品質を良好に維持することができる。
【００２２】
なお、絶縁層２上に第３単結晶半導体層７としてＳｉxＧｅ1-xを形成する場合、ＳｉＧｅの熱酸化によりＳｉＧｅに含まれるＧｅをＳｉに拡散させる方法の他、絶縁層２上に形成されたＳｉ層にＧｅを選択的にイオン注入するようにしてもよい。
次に、図１（ｄ）に示すように、第１単結晶半導体層３上の酸化防止膜４を除去するとともに、第３単結晶半導体層７上の酸化膜６を除去する。そして、第３単結晶半導体層７の熱処理を行うことにより、第３単結晶半導体層７をリラックスさせるとともに、第３単結晶半導体層７の結晶欠陥を回復させる。ここで、第３単結晶半導体層７のＳｉxＧｅ1-xと第1単結晶半導体層３のＳｉとの界面領域では、なだらかなＧｅ濃度勾配を持っているため、格子定数が急峻に変化せず、欠陥の発生が抑制される。更に、絶縁膜２、４，６と単結晶半導体層３，７の界面は、格子間Ｓｉや空孔の吸出し口の役割、あるいは、単結晶格子のスベリ面の役割を果たし、欠陥発生を抑制する。第３単結晶半導体層７のＳｉxＧｅ1-xと第1単結晶半導体層３のＳｉは、いずれも薄膜のため、応力を緩和する前記スベリ面の効果が大きく、結晶欠陥の回復も早い。従って、良好な結晶性、かつ、異なる格子定数を持つ、第３単結晶半導体層７のＳｉxＧｅ1-xと第1単結晶半導体層３のＳｉを絶縁膜２上に形成することが出来る。
【００２３】
次に、図２（ａ）に示すように、エピタキシャル成長を用いることにより、第１単結晶半導体層３上および第３単結晶半導体層７上に第４単結晶半導体層８を形成する。ここで、第４単結晶半導体層８の材質は、第１単結晶半導体層３の材質と同じで、第３単結晶半導体層７の材質と異なるように選択することが好ましい。これにより、第１単結晶半導体層３上では、第１単結晶半導体層３と第４単結晶半導体層８との格子定数を一致させて、第４単結晶半導体層８に歪みが発生しないようにすることが可能となるとともに、第３単結晶半導体層７上では、第３単結晶半導体層７と第４単結晶半導体層８との物質自身の格子定数が異なるため、第４単結晶半導体層８に歪みを発生させることが可能となり、歪み半導体層および無歪み半導体層を同一の支持基板１上に形成することが可能となる。
【００２４】
例えば、第１単結晶半導体層３の材質としてＳｉ、第２単結晶半導体層５の材質としてＳｉＧｅを用いた場合、第４単結晶半導体層８の材質としてＳｉを用いることが好ましい。これにより、第１単結晶半導体層３上の第４単結晶半導体層８に歪みが発生しないようにすることが可能となるとともに、第３単結晶半導体層７上の第４単結晶半導体層８に引っ張り応力による歪みを発生させることが可能となる。このため、第１単結晶半導体層３上では、第４単結晶半導体層８のバンドギャップの縮小を抑制して、耐圧を確保することが可能となるとともに、第３単結晶半導体層７上では、第４単結晶半導体層８に引っ張り応力を与えることを可能として、第４単結晶半導体層８の電子とホールの移動度を向上させることができる。
【００２５】
次に、図２（ｂ）に示すように、第４単結晶半導体層８の熱酸化を行うことにより、第３単結晶半導体層７上に配置された第４単結晶半導体層８上にゲート絶縁膜１１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１１が形成された第４単結晶半導体層８上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第４単結晶半導体層８上にゲート電極１２を形成する。
【００２６】
そして、ゲート電極１２をマスクとして、第１単結晶半導体層３、第３単結晶半導体層７および第４単結晶半導体層８内にＡｓ、Ｐ、Ｂなどの不純物をイオン注入することにより、ゲート電極１２のソース側に配置された低濃度不純物導入層からなるＬＤＤ層１３ａを第３単結晶半導体層７および第４単結晶半導体層８に形成するとともに、ゲート電極１２のドレイン側に配置された低濃度不純物導入層からなるＬＤＤ層１３ｂを第１単結晶半導体層３および第４単結晶半導体層８に形成する。
【００２７】
次に、図２（ｃ）に示すように、ＣＶＤなどの方法により、第４単結晶半導体層８上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１２の側壁にサイドウォール１４ａ、１４ｂを形成する。そして、ゲート電極１２およびサイドウォール１４ａ、１４ｂをマスクとして、第３単結晶半導体層７および第４単結晶半導体層８内に不純物をイオン注入することにより、サイドウォール１４ａの側方に配置された高濃度不純物導入層からなるソース層１５ａを第３単結晶半導体層７および第４単結晶半導体層８に形成する。さらに、第１単結晶半導体層３および第４単結晶半導体層８内に不純物を選択的にイオン注入することにより、サイドウォール１４ａの側方に配置された中濃度不純物導入層からなるオフセットゲート層１５ｂを第１単結晶半導体層３および第４単結晶半導体層８に形成する。さらに、第１単結晶半導体層３および第４単結晶半導体層８内に不純物を選択的にイオン注入することにより、オフセットゲート層１５ｂの側方に配置された高濃度不純物導入層からなるドレイン層１５ｃを、第１単結晶半導体層３および第４単結晶半導体層８に形成する。
【００２８】
これにより、第３単結晶半導体層７上の第４単結晶半導体層８上にゲート電極１２を配置することが可能となるとともに、第１単結晶半導体層３上の第４単結晶半導体層８にオフセットゲート層１５ｂおよびドレイン層１５ｃを配置することが可能となり、チャネル領域の第４単結晶半導体層８に引っ張り応力をかけることが可能となるとともに、オフセットゲート層１５ｂおよびドレイン層１５ｃの第４単結晶半導体層８に歪みが発生しないようにすることができる。このため、トランジスタの高速化に寄与する部分に引っ張り応力を与えることが可能となるとともに、トランジスタの耐圧に寄与する部分に圧縮応力を与えることが可能となり、ドレイン耐圧の低下を抑制しつつ、チャネル領域の電子とホールの移動度を向上させることが可能となる。この結果、高電圧駆動を可能としつつ、トランジスタの高速化を図ることが可能となるとともに、トランジスタの信頼性を向上させることができる。
【００２９】
また、第４単結晶半導体層８の材質としてＳｉを用いることにより、Ｓｉの熱酸化にてゲート絶縁膜１１を形成することが可能となり、ゲート絶縁膜１１と第４単結晶半導体層８との界面順位を低減させることができる。この結果、電流リークを低減させることを可能としつつ、歪み半導体層および無歪み半導体層を同一の支持基板１上に形成することができ、高電圧駆動を可能としつつ、トランジスタの高速化を図ることが可能となるとともに、トランジスタの信頼性の劣化を抑制することができる。
【００３０】
また、第２単結晶半導体層５が積層された第１単結晶半導体層３を酸化させることにより、第１単結晶半導体層３の一部の膜厚を薄膜化することが可能となる。このため、ドレイン領域側の第１単結晶半導体層３の膜厚を、チャネル領域側の第３単結晶半導体層７の膜厚よりも厚くすることが可能となることから、ドレイン領域側のキャリアを増大させることが可能となり、ドレイン抵抗を低減することができる。このため、トランジスタの駆動能力を向上させることが可能となり、ドレイン領域の電子とホールの移動度がチャネル領域の電子とホールの移動度よりも劣る場合においても、トランジスタの高速性を補償することができる。
【００３１】
なお、上述した実施形態では、引っ張り応力がかかった第４単結晶半導体層８にソース層１５ａおよびチャネル領域を配置し、歪みのない第４単結晶半導体層８にオフセットゲート層１５ｂおよびドレイン層１５ｃを配置する方法について説明したが、ドレイン層１５ｃに圧縮応力を加えるようにしてもよい。また、オフセットゲート層１５ｂに加わる応力が、チャネル領域側からドレイン領域側に向かって引っ張り応力から無歪みまたは圧縮応力に変化するようにしてもよい。また、ソース層１５ａは、必ずしも引っ張り応力がかかった半導体層にて構成する必要はなく、歪みのない半導体層にて構成するようにしてもよい。
【００３２】
図３は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図および平面図である。
図３において、第１単結晶半導体層３は素子分離溝Ｍ１、Ｍ２で素子分離されているものとする。そして、図２（ｃ）の工程が終了すると、第４単結晶半導体層８の熱酸化を行うことにより、第４単結晶半導体層８の表面に熱酸化膜２１を形成する。そして、熱酸化膜２１が形成された第４単結晶半導体層８上に低応力絶縁膜２２および高応力絶縁膜２３を順次形成する。なお、低応力絶縁膜２２としては、例えば、ＰＳＧ膜、高応力絶縁膜２３としては、例えば、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化膜を用いることができる。
【００３３】
ここで、ソース側の素子分離溝Ｍ１の幅はドレイン側の素子分離溝Ｍ２の幅よりも狭くすることができる。そして、低応力絶縁膜２２を形成する場合、ソース側の素子分離溝Ｍ１が低応力絶縁膜２２で完全に埋め込まれるようにするとともに、ドレイン側の素子分離溝Ｍ２が低応力絶縁膜２２で完全に埋め込まれないようにすることができる。また、高応力絶縁膜２３を形成する場合、ソース側の素子分離溝Ｍ１には高応力絶縁膜２３が埋め込まれないようにするとともに、ドレイン側の素子分離溝Ｍ２は高応力絶縁膜２３にて完全に埋め込まれるようにすることができる。
【００３４】
これにより、ソース領域側に圧縮応力Ｆが加わることを防止しつつ、ドレイン領域側に圧縮応力Ｆを加えることができる。このため、トランジスタの高速化に寄与する部分に引っ張り応力を与えることを可能としつつ、トランジスタの耐圧に寄与する部分に圧縮応力Ｆを与えることが可能となり、高電圧駆動を可能としつつ、トランジスタの高速化を図ることが可能となる。
【００３５】
図４は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図４（ａ）において、半導体基板３１の熱酸化により、半導体基板３１の表面に酸化膜３２を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜３２をパターニングすることにより、半導体基板３１の一部を露出させる開口部を酸化膜３２に形成する。そして、開口部が形成された酸化膜３２を介して半導体基板３１のハーフエッチングを行うことにより、半導体基板３１に凹部３３を形成する。
【００３６】
次に、図４（ｂ）に示すように、酸化膜３２をマスクとしてエピタキシャル成長を行うことにより、第１単結晶半導体層３４で凹部３３内を埋め込む。ここで、半導体基板３１を酸化膜３２で覆ったまま、エピタキシャル成長を行うことにより、第１単結晶半導体層３４を凹部３３内に選択的に形成することができる。ここで、第１単結晶半導体層３４の材質は半導体基板３１と異なるように選択することができる。例えば、半導体基板３１の材質としてＳｉを用いた場合、第１単結晶半導体層３４の材質としてＳｉＧｅを用いることが好ましい。この時、第１単結晶半導体層３４のＳｉＧｅ層のＧｅ濃度を半導体基板３１のＳｉ層との界面から徐々に増加させる。これにより、半導体基板３１と第１単結晶半導体層３４との格子定数の変化を小さくすることが可能となり、結晶品質の良好で異なる格子定数を持つ第１単結晶半導体層３４を半導体基板３１上に安定して形成することが可能となる。
【００３７】
次に、図４（ｃ）に示すように、エピタキシャル成長を用いることにより、第１単結晶半導体層３４が埋め込まれた半導体基板３１上に第２単結晶半導体層３５を形成する。ここで、第２単結晶半導体層３５の材質は、半導体基板３１の材質と同じで、第１単結晶半導体層３４の材質と異なるように選択することが好ましい。例えば、半導体基板３１の材質としてＳｉ、第１単結晶半導体層３４の材質としてＳｉＧｅを用いた場合、第２単結晶半導体層３５の材質としてＳｉを用いることが好ましい。
【００３８】
これにより、半導体基板３１上では、半導体基板３１と第２単結晶半導体層３５との格子定数を一致させて、第２単結晶半導体層３５に歪みが発生しないようにすることが可能となるとともに、第１単結晶半導体層３４上では、第１単結晶半導体層３４と第２単結晶半導体層３５との格子定数が一致しないようにして、第２単結晶半導体層３５に歪みを発生させることが可能となる。このため、第２単結晶半導体層３５の結晶品質を良好に維持しつつ、歪み半導体および無歪み半導体を同一の半導体基板３１上に形成することが可能となる。
【００３９】
例えば、半導体基板３１および第２単結晶半導体層３５の材質としてＳｉ、第１単結晶半導体層３４の材質としてＳｉＧｅを用いた場合、半導体基板３１上では、第２単結晶半導体層３５に歪みが発生しないようにすることが可能となるとともに、第１単結晶半導体層３４上では、第２単結晶半導体層３５に引っ張り応力による歪みを発生させることが可能となる。このため、半導体基板３１上の第２単結晶半導体層３５のバンドギャップの縮小を抑制して、耐圧を確保することが可能となるとともに、第１単結晶半導体層３４上の第２単結晶半導体層３５の電子とホールの移動度を向上させることができる。
【００４０】
次に、図４（ｄ）に示すように、第２単結晶半導体層３５の熱酸化を行うことにより、第２単結晶半導体層３５上にゲート絶縁膜４１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜４１が形成された第２単結晶半導体層３５上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２単結晶半導体層３５上にゲート電極４２を形成する。
【００４１】
そして、ゲート電極４２をマスクとして、第２単結晶半導体層３５および半導体基板３１内にＡｓ、Ｐ、Ｂなどの不純物をイオン注入することにより、ゲート電極４２の側方にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層４３ａ、４３ｂを半導体基板３１に形成する。そして、ＣＶＤなどの方法により、第２単結晶半導体層３５上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極４２の側壁にサイドウォール４４ａ、４４ｂを形成する。そして、ゲート電極４２およびサイドウォール４４ａ、４４ｂをマスクとして、第２単結晶半導体層３５および半導体基板３１内に不純物をイオン注入することにより、サイドウォール４４ａ、４４ｂの側方に配置された高濃度不純物導入層からなるソース／ドレイン層４５ａ、４５ｂを第２単結晶半導体層３５および半導体基板３１に形成する。
【００４２】
これにより、第２単結晶半導体層３５の結晶品質を維持しつつ、第２単結晶半導体層３５の一部の領域にのみ歪みを与えることが可能となる。このため、第２単結晶半導体層３５のうちの引っ張り応力がかかった部分にてチャネル領域を構成することが可能となるとともに、第２単結晶半導体層３５のうちの歪みのない部分にてドレイン領域を構成することが可能となり、高電圧駆動を可能としつつ、トランジスタの高速化を図ることが可能となる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００４４】
１  支持基板、２  絶縁層、３、３４  第１単結晶半導体層、４  酸化防止膜、５、３５  第２単結晶半導体層、６  酸化膜、７  第３単結晶半導体層、８  第４単結晶半導体層、１１、４１  ゲート絶縁膜、１２、４２  ゲート電極、１３ａ、１３ｂ、４３ａ、４３ｂ  ＬＤＤ層、１４ａ、１４ｂ、４４ａ、４４ｂ  サイドウォールスペーサ、１５ａ、４５ａ  ソース層、１５ｂ  オフセットゲート層、１５ｃ、４５ｂ  ドレイン層、２１  熱酸化膜、２２  低応力絶縁膜、２３  高応力絶縁膜、Ｍ１、Ｍ２  素子分離溝、３１  半導体基板、３２  酸化膜、３３  凹部
【図１】
2006108403.tif 000003
【図２】
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【図３】
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【図４】
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