(57)【要約】【課題】  双方向のデータストローブ信号をクロックとして取り込む際に信号のＨｉＺ状態遷移時のデータ取り込みの誤動作を防止する。【解決手段】  データを取り込むためのデータストローブ信号を有するメモリデバイスの制御を行うメモリデバイス制御回路であって、データストローブ信号に対して遅延を付加する２種類の遅延回路を有し、一方の遅延回路にて遅延が付加されたデータストローブ信号を読み込みデータを取り込むためのクロックとして取り扱い、他方の遅延回路にて遅延が付加されたデータストローブ信号を読み込みデータを取り込むためのイネーブル信号として取り扱うことを特徴とするメモリデバイス制御回路。【選択図】  図４
2006040318.tif 000002
【特許請求の範囲】
【請求項１】
データを取り込むためのデータストローブ信号を有するメモリデバイスの制御を行うメモリデバイス制御回路であって、
データストローブ信号に対して遅延を付加する少なくとも2種類の遅延回路と、
データを取り込むフリップフロップまたはラッチとを有し、
双方の遅延回路の入力端子にデータストローブ信号を接続し、
第一の遅延回路の出力を上記フリップフロップまたはラッチのクロック端子に接続し、
他方の遅延回路の出力を上記フリップフロップまたはラッチのイネーブル端子に接続することを特徴とするメモリデバイス制御回路。
【請求項２】
前記2種類の遅延回路で、一方の遅延回路の遅延量が少ないことを特徴とする請求項１に記載されるメモリデバイス制御回路。
【請求項３】
前記遅延回路が、ディレイロックループ(DLL)にて実現されることを特徴とする請求項１および請求項２に記載されるメモリデバイス制御回路。
【請求項４】
前記遅延回路による遅延量がソフトウエア等により設定可能であることを特徴とする請求項１に記載されるメモリデバイス制御回路。
【請求項５】
前記遅延回路が、ディレイロックループ(DLL)にて実現されることを特徴とする請求項４に記載されるメモリデバイス制御回路。
【請求項６】
データを取り込むためのデータストローブ信号を有するメモリデバイスの制御を行うメモリデバイス制御回路であって、
データストローブ信号に対して遅延を付加する少なくとも2種類の遅延回路と、
データを取り込むフリップフロップまたはラッチと、
信号をマスクするゲート回路とを有し、
双方の遅延回路の入力端子にデータストローブ信号を接続し、
第一の遅延回路の出力を上記フリップフロップまたはラッチのクロック端子と上記ゲート回路の一方の端子に接続し、
他方の遅延回路の出力を上記ゲート回路の他方の端子に接続し、
上記ゲート回路の出力を上記フリップフロップまたはラッチのデータ端子に接続することを特徴とするメモリデバイス制御回路。
【請求項７】
前記2種類の遅延回路で、一方の遅延回路の遅延量が少ないことを特徴とする請求項１に記載されるメモリデバイス制御回路。
【請求項８】
前記遅延回路が、ディレイロックループ(DLL)にて実現されることを特徴とする請求項１および請求項２に記載されるメモリデバイス制御回路。
【請求項９】
前記遅延回路による遅延量がソフトウエア等により設定可能であることを特徴とする請求項１に記載されるメモリデバイス制御回路。
【請求項１０】
前記遅延回路が、ディレイロックループ(DLL)にて実現されることを特徴とする請求項４に記載されるメモリデバイス制御回路。
【請求項１１】
データを取り込むためのデータストローブ信号を有するメモリデバイスの制御を行うメモリデバイス制御回路であって、
入力信号に対して遅延を付加する少なくとも2組以上の遅延回路と、
データを取り込むフリップフロップまたはラッチを有し、
第一の遅延回路の入力端子にデータストローブ信号を接続し、
第一の遅延回路にて遅延が付加されたデータストローブ信号を上記フリップフロップまたはラッチのクロック端子および他方の遅延回路の入力端子に接続し、
他方の遅延回路の出力を上記フリップフロップまたはラッチのイネーブル端子に接続することを特徴とするメモリデバイス制御回路。
【請求項１２】
前記遅延回路が、ディレイロックループ(DLL)にて実現されることを特徴とする請求項１１に記載されるメモリデバイス制御回路。
【請求項１３】
前記遅延回路による遅延量がソフトウエア等により設定可能であることを特徴とする請求項１１に記載されるメモリデバイス制御回路。
【請求項１４】
前記遅延回路が、ディレイロックループ(DLL)にて実現されることを特徴とする請求項１３に記載されるメモリデバイス制御回路。
【請求項１５】
データを取り込むためのデータストローブ信号を有するメモリデバイスの制御を行うメモリデバイス制御回路であって、
入力信号に対して遅延を付加する少なくとも2組以上の遅延回路と、
データを取り込むフリップフロップまたはラッチと信号をマスクするゲート回路とを有し、
第一の遅延回路の入力端子にデータストローブ信号を接続し、
第一の遅延回路にて遅延が付加されたデータストローブ信号を上記フリップフロップまたはラッチのクロック端子および他方の遅延回路の入力端子と上記ゲート回路の一方の入力端子に接続し、
他方の遅延回路の出力を上記ゲート回路の他方のゲート回路に接続し、
上記ゲート回路の出力を上記フリップフロップまたはラッチのデータ端子に接続することを特徴とするメモリデバイス制御回路。
【請求項１６】
前記遅延回路が、ディレイロックループ(DLL)にて実現されることを特徴とする請求項１５に記載されるメモリデバイス制御回路。
【請求項１７】
前記遅延回路による遅延量がソフトウエア等により設定可能であることを特徴とする請求項１５に記載されるメモリデバイス制御回路。
【請求項１８】
前記遅延回路が、ディレイロックループ(DLL)にて実現されることを特徴とする請求項１７に記載されるメモリデバイス制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリデバイス制御回路に関し、特にデータストローブ信号を有するメモリデバイスに対する制御回路に関する。
【背景技術】
【０００２】
近年半導体集積度の向上に伴い、LSI内部処理の高速化が顕著であり、したがって主メモリとして使用される外部記憶素子に関しても高速データ転送が求められ、DDR(ダブルデータレート)SDRAMが用いられるようになっている。
【０００３】
DDRSDRAMはクロックの両エッジに同期して、クロック信号の2倍のデータレートでデータの入出力が可能となっている。
【０００４】
DDRSDRAMのデータ(DQ)転送には、DQS信号と呼ばれるデータストローブ信号が用いられ、DQS信号の立ち上がりエッジ、立下りエッジでデータの取り込みを行っている。
【０００５】
図１(A)(B)はDDRSDRAMのデータ転送に関するクロック信号、DQ信号、DQS信号の関係を示したタイミングチャートである。
【０００６】
図１(A)はコントローラからメモリデバイスへの書き込み動作を行う場合のタイミングチャートであり、コントローラはDQ信号のウインドウの中心にDQS信号のエッジがくるように出力する。コントローラからDQS信号を出力する場合、最初にプリアンブルと呼ばれるLowを出力する期間と、DQS信号出力後にポストアンブルと呼ばれるLowを出力する期間を必要とする。
【０００７】
図１(B)はメモリデバイスからコントローラへの読み込みデータが出力される場合のタイミングチャートである。メモリデバイスはDQ信号とDQS信号の変化点をそろえて出力する。リード時もメモリデバイスはデータを出力する以前にプリアンブルと呼ばれるLowの期間と、ポストアンブルと呼ばれるLowの期間が存在する。リード時はDQ信号とDQS信号がアラインされてコントローラに入力されるため、コントローラは入力されたDQS信号に遅延を負荷したDQSDLY信号を生成し、DQSDLY信号の立ち上がりエッジ、立下りエッジでデータの取り込みを行う。DQSDLY信号の両エッジで取り込まれたデータはコントローラ内部のクロック信号に同期させる必要があり、DQSDLY信号と内部クロックとの受け渡しが行われる。
【０００８】
図２にリードデータを取り込むコントローラの回路構成例、図３にそのタイミングチャートを示す。DQS信号(202)はLSI内部に入力されると、DLLといった遅延回路(203)を用いて遅延が付加され、遅延が付加されたDQSDLY信号(204)はDQ信号(201)を取り込むフリップフロップのクロック端子へと接続される。DQ信号を取り込むフリップフロップはDQSDLY信号の立ち上がりで取り込むフリップフロップ(205)とDQSDLY信号の立下りで取り込むフリップフロップ(206)が存在し、立ち上がりで取り込むフリップフロップがDQの最初のビートデータで、立下りで取り込むフリップフロップが次のビートデータである。また、本構成では立ち上がりで取り込むフリップフロップの出力をDQSDLY信号の立下りで取り込むフリップフロップ(207)でデータを受けなおしている。
【０００９】
DQ信号(201)、DQS信号(202)はDDRSDRAMが動作するクロックと同一周波数で出力されており、DQ信号(201)のウインドウの中央にDQSDLY信号(204)のエッジを持っていくためには、1/4位相遅延させる必要がある。多くの場合、DQS信号(202)の遅延にはDLLが使用される。
【００１０】
DQSDLY信号(204)で取り込まれたデータは、コントローラ内部で処理を行うためにコントローラの内部クロックのフリップフロップへと受け渡しが行われる。
【００１１】
DQS信号(202)の入力と内部クロック信号はPCBボード上の遅延等が存在するため、位相がずれる。
【特許文献１】特開２００１−１８９０７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
DQ信号(201)、DQS信号(202)はコントローラ、メモリデバイス双方が出力するため双方向信号となっている。したがって、コントローラの書き込み動作時、メモリデバイスからの読み込み動作時以外は、DQ信号線、DQS信号線上は何もドライブしない状態、すなわちHi-Zレベルとなり、基準電位に終端された状態になる。
【００１３】
したがって、リードデータがメモリデバイスからコントローラに返される場合は、Hi-ZレベルからプリアンブルのLowへとドライブされ、所望のリードデータがメモリデバイスからコントローラに転送された後ポストアンブルのLowがドライブされる期間を経て、DQS信号はHi-Z状態に遷移する。
【００１４】
しかしながら、図２で示したようにコントローラ内部でDQS信号は遅延回路を経てフリップフロップのデータ端子に接続されているため、図１(101)のようにDQS信号のレベルがHi-Z遷移時にオーバーシュートしたりノイズ等の影響を受けリファレンス電位を上下する現象が発生すると、立ち上がりエッジ、立下りエッジが生成されてしまう。
【００１５】
この立ち上がりエッジ、立下りエッジが内部クロックへの受け渡し間で発生するとデータ化けを引き起こし、誤動作を招く可能性がある。
【００１６】
メモリデバイスにおいても同じようにDQS信号のオーバーシュートやノイズ等により誤動作が生じる可能性があり、対策が必要である。
【００１７】
本対策として、有効なDQSのエッジをカウントしたり有効なDQSが発行されるDQSの期間を判定してイネーブル信号やマスク信号を生成し、有効なDQS以外をゲートする手段等があげられる。しかしながら、メモリデバイス側はクロックやコマンド、データ系信号の入力はAC仕様の規定により確定したイネーブル信号やマスク信号の生成が可能であるば、リードデータつまりコントローラ側はコントローラが出力してメモリデバイスからのリードデータ返ってくるまでのPCBボード遅延が付加されるために、内部のクロック系とDQS信号の入力の位相がずれるため確定したイネーブル信号やマスク信号の生成が非常に困難である。またLSIの場合、ある複数種類のPCBボードに実装される可能性がありボードごとにボード遅延が異なるためあるひとつのタイミングでイネーブル信号、マスク信号を保証することは非常に困難である。
【００１８】
本発明は上記の鑑みてなされたものであり、内部クロックとDQS信号の位相関係が不確定な場合においても、コントローラ側でDQS信号にノイズ等の影響による誤動作を防ぐ仕組みを実現することを目的とする。
【課題を解決するための手段】
【００１９】
本発明によるメモリデバイス制御回路は、データを取り込むためのデータストローブ信号を有するメモリデバイスの制御回路であって、データストローブ信号に対して遅延を付加する2種類の遅延回路を有し、一方の遅延回路は他方の遅延回路よりも遅延させる遅延量が大きく設定され、遅延量の付加の少ないデータストローブ信号をメモリデバイスからの読み込みデータを取り込むためのクロックとして取り扱い、遅延量の付加の大きいデータストローブ信号をメモリデバイスの読み込みデータを取り込む際のデータ取り込みイネーブルとすることを特徴とするメモリデバイス制御回路。
【発明の効果】
【００２０】
本発明により、メモリデバイスを制御するコントローラにてDQS信号がLowレベルを保証されているポストアンブルの期間を利用してDQ信号を取り込むイネーブル信号とすることで、双方信号のDQS信号がHi-Zに遷移する時のオーバーシュートやノイズの影響により誤動作することを防ぐことができ、また本発明の構成によりPCBボードの構成やディレイ量に依存せずに実現することができる。
【発明を実施するための最良の形態】
【００２１】
＜実施形態１＞
本発明の実施構成例を図４に示す。
【００２２】
図２に示した読み込みデータの取り込み回路に対して、DQS信号(202)に遅延を付加する遅延回路２(401)を追加し、データイネーブル信号(402)を生成し、DQSDLY信号の立下りエッジで取り込まれるフリップフロップのイネーブル端子(403)に接続することで実現される。
【００２３】
また、データイネーブル信号(402)の反転をDQSDLY信号(204)のANDゲートをフリップフロップのクロック端子に接続することでも等価な結果を得ることができる。
【００２４】
本構成では、DQSDLY信号(204)の生成のための遅延回路１(203)の遅延量をクロックの1/4位相の遅延、データイネーブル信号の生成のための遅延回路2(401)の遅延量をクロックの2/5位相の遅延として説明するが、本発明は当組み合わせに限定されるものではない。
【００２５】
図5に図4に示された構成の実現によるタイミングチャートを示す。
【００２６】
メモリデバイスからのDQ信号(201)とDQS信号(202)は位相があった状態でLSIに入力され、DQS信号は遅延回路1(203)により1/4位相遅延されDQSDLY信号(204)が生成される。1/4位相遅延させることにより、生成されたDQSDLY信号(204)はDQ信号(201)のウインドウの中心にエッジがくる状態に制御される。
【００２７】
さらにLSIに入力されたDQS信号は遅延回路2(401)にて2/5位相遅延されDQEN信号(402)が生成される。
【００２８】
遅延回路1(203)で生成されたDQSDLY信号(204)の立ち上がりエッジ、立下りエッジがDQ信号を取り込むフリップフロップ(205，206，207)のクロック端子に接続され、遅延回路２(401)で生成されたDQEN信号(402)はDQSDLY信号(204)の立下りエッジ(206，207)で取り込まれるフリップフロップのイネーブル端子(403)に接続される。本実施例ではイネーブル端子(403)の入力信号がHighの時にEnableとしてDQ信号が取り込まれるものとする。極性が逆のフリップフロップ使用時にはDQEN信号(402)も反転させる必要がある。
【００２９】
本構成では、DQSDLY信号(204)の立ち上がりで取り込むフリップフロップ(205)は、常に立ち上がりエッジでDQ信号(201)を取り込み、DQSDLY信号(204)の立下りエッジで取り込むフリップフロップ(206，207)はDQSDLY信号(204)の立下りエッジでDQEN信号(402)がHighのときにのみDQ信号(201)が取り込まれる。
【００３０】
図5の例では、DQS信号(202)がリード終了時にHi-Zに遷移時に立ち上がりエッジと立下りエッジが生成されており、本来データがエッジとして判定されるべきではない信号の遷移であるが、ポストアンブル信号の期間でLowの期間が遅延回路2(401)で遅延された信号がDQEN信号となっており、DQSDLY信号の立下りエッジ時にDQEN信号はLowとなっているためDQ信号が取り込まれる誤動作を起こさない。
【００３１】
図6に図4に示した回路構成と等価なタイミングを生成する回路構成を示す。
【００３２】
本構成では遅延回路1(203)で生成されたDQSDLY信号を遅延させる遅延回路3(601)を追加することで図5に示したDQEN信号のタイミングと同一のタイミングを実現する。
【図面の簡単な説明】
【００３３】
【図１】DDRSDRAMのクロック、データ、データストローブ信号の関係を示したタイミングチャート例である。
【図２】DDRSDRAMの読み込みデータを取り込む取り込み回路構成例である。
【図３】DDRSDRAMの読み込みデータを取り込む際のタイミングチャート図である。
【図４】本発明実施例における回路構成図である。
【図５】本発明実施例における読み込みデータ取り込み時のタイミングチャート図である。
【図６】本発明実施例における回路構成図である。
【符号の説明】
【００３４】
１０１  DQS信号ノイズ例
２０１  DQ信号
２０２  DQS信号
２０３  DQS信号遅延回路
２０４  DQSDLY信号
２０５  DQSDLY信号立ち上がりフリップフロップ
２０６，２０７  DQSDLY信号立下りフリップフロップ
４０１  DQS信号遅延回路
４０２  データ取り込みイネーブル信号
４０３  フリップフロップイネーブル端子
６０１  DQSDLY信号遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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