(57)【要約】【課題】挿入損失を増大させることなくマルチゲートのゲート間の電位安定化が可能なスイッチング素子並びにそれを用いたアンテナスイッチ回路及び高周波モジュールを提供すること。【解決手段】電界効果型トランジスタを成すように、半導体基板上に形成された２個のオーミック電極３９，４０と、上記２個のオーミック電極の間に配置された少なくとも２個のゲート電極４１，４２と、隣り合うゲート電極の間に挟まれて配置された導電領域４５とが備えられる。導電領域は、一端に、上記隣り合うゲート電極に挟まれている導電領域よりも幅が広い幅広部分を有し、隣り合うゲート電極の間の距離が幅広部分の幅よりも狭い。更に、幅広部分を介して２個のオーミック電極の間に直列に抵抗４４，４６が接続されている。【選択図】図１Ａ
2006165224.tif 000002
【特許請求の範囲】
【請求項１】
電界効果型トランジスタを成すように、
半導体基板上に形成された２個のオーミック電極と、
上記２個のオーミック電極の間に配置された少なくとも２個のゲート電極と、
上記少なくとも２個のゲート電極のうちの隣り合うゲート電極の間に挟まれて配置された導電領域とを具備して成り、
上記導電領域は、一端に、上記隣り合うゲート電極に挟まれている上記導電領域よりも幅が広い幅広部分を有し、
上記隣り合うゲート電極の間の距離が上記幅広部分の幅よりも狭く、
上記幅広部分を介して上記２個のオーミック電極の間に直列に抵抗が接続されていることを特徴とするスイッチング素子。
【請求項２】
請求項１において、
上記少なくとも２個のゲート電極のうちの上記２個のオーミック電極と隣り合うゲート電極の一端は、挟まれている上記導電領域から離れる方向に延在していることを特徴とするスイッチング素子。
【請求項３】
請求項１において、
上記導電領域は、ｎ型キャップ層を含んでいることを特徴とするスイッチング素子。
【請求項４】
請求項１において、
上記電界効果型トランジスタが高電子移動度トランジスタであることを特徴とするスイッチング素子。
【請求項５】
請求項４において、
上記高電子移動度トランジスタが歪チャネル高電子移動度トランジスタであることを特徴とするスイッチング素子。
【請求項６】
請求項４において、
上記高電子移動度トランジスタが歪緩和高電子移動度トランジスタであることを特徴とするスイッチング素子。
【請求項７】
請求項１において、
上記幅広部分を介して上記２個のオーミック電極の間に直列に接続された上記抵抗の個々の抵抗値が上記導電領域の実効的な抵抗値より小さいことを特徴とするスイッチング素子。
【請求項８】
送信信号を入力するための第１の端子と、
アンテナに接続された第２の端子と、
上記アンテナで受信した受信信号を出力するための第３の端子と、
上記第１の端子と上記第２の端子との間に接続された第１のスイッチング素子と、
上記第２の端子と上記第３の端子との間に接続された第２のスイッチング素子とを具備して成り、
送信時に上記第１のスイッチング素子が導通状態になりかつ上記第２のスイッチング素子が非導通状態になり、受信時に上記第１のスイッチング素子が非導通状態になりかつ上記第２のスイッチング素子が導通状態になり、
上記第１及び第２のスイッチング素子の各々は、
電界効果型トランジスタを成すように、
半導体基板上に形成された２個のオーミック電極と、
上記２個のオーミック電極の間に配置された少なくとも２個のゲート電極と、
上記少なくとも２個のゲート電極のうちの隣り合うゲート電極の間に挟まれて配置された導電領域とを具備して成り、
上記導電領域は、一端に、上記隣り合うゲート電極に挟まれている上記導電領域よりも幅が広い幅広部分を有し、
上記隣り合うゲート電極の間の距離が上記幅広部分の幅よりも狭く、
上記幅広部分を介して上記２個のオーミック電極の間に直列に抵抗が接続されていることを特徴とするアンテナスイッチ回路。
【請求項９】
請求項８において、
上記少なくとも２個のゲート電極のうちの上記２個のオーミック電極と隣り合うゲート電極の一端は、挟まれている上記導電領域から離れる方向に延在していることを特徴とするアンテナスイッチ回路。
【請求項１０】
請求項８において、
上記導電領域は、ｎ型キャップ層を含んでいることを特徴とするスイッチング素子。
【請求項１１】
請求項８において、
上記電界効果型トランジスタが、高電子移動度トランジスタであることを特徴とするアンテナスイッチ回路。
【請求項１２】
請求項８において、
上記幅広部分を介して上記２個のオーミック電極の間に直列に接続された上記抵抗の個々の抵抗値が上記導電領域の実効的な抵抗値より小さいことを特徴とするアンテナスイッチ回路。
【請求項１３】
送信信号を増幅する第１の増幅器と、
アンテナで受信した受信信号を増幅する第２の増幅器と、
送信時に上記第１の増幅器が出力する上記送信信号を上記アンテナに送り、受信時に上記アンテナで受信した上記受信信号を上記第２の増幅器に送るアンテナスイッチ回路とを具備して成り、
上記アンテナスイッチ回路は、
上記第１の増幅器が出力する上記送信信号を入力するための第１の端子と、
上記アンテナに接続された第２の端子と、
上記アンテナで受信した上記受信信号を出力するための第３の端子と、
上記第１の端子と上記第２の端子との間に接続された第１のスイッチング素子と、
上記第２の端子と上記第３の端子との間に接続された第２のスイッチング素子とを具備して成り、
送信時に上記第１のスイッチング素子が導通状態になりかつ上記第２のスイッチング素子が非導通状態になり、受信時に上記第１のスイッチング素子が非導通状態になりかつ上記第２のスイッチング素子が導通状態になり、
上記第１及び第２のスイッチング素子の各々は、
電界効果型トランジスタを成すように、
半導体基板上に形成された２個のオーミック電極と、
上記２個のオーミック電極の間に配置された少なくとも２個のゲート電極と、
上記少なくとも２個のゲート電極のうちの隣り合うゲート電極の間に挟まれて配置された導電領域とを具備して成り、
上記導電領域は、一端に、上記隣り合うゲート電極に挟まれている上記導電領域よりも幅が広い幅広部分を有し、
上記隣り合うゲート電極の間の距離が上記幅広部分の幅よりも狭く、
上記幅広部分を介して上記２個のオーミック電極の間に直列に抵抗が接続されていることを特徴とする高周波モジュール。
【請求項１４】
請求項１３において、
上記少なくとも２個のゲート電極のうちの上記２個のオーミック電極と隣り合うゲート電極の一端は、挟まれている上記導電領域から離れる方向に延在していることを特徴とする高周波モジュール。
【請求項１５】
請求項１３において、
上記導電領域は、ｎ型キャップ層を含んでいることを特徴とする高周波モジュール。
【請求項１６】
請求項１３において、
上記電界効果型トランジスタが、高電子移動度トランジスタであることを特徴とする高周波モジュール。
【請求項１７】
請求項１６において、
上記高電子移動度トランジスタが歪チャネル高電子移動度トランジスタであることを特徴とする高周波モジュール。
【請求項１８】
請求項１６において、
上記高電子移動度トランジスタが歪緩和高電子移動度トランジスタであることを特徴とする高周波モジュール。
【請求項１９】
請求項１５において、
上記幅広部分を介して上記２個のオーミック電極の間に直列に接続された上記抵抗の個々の抵抗値が上記導電領域の実効的な抵抗値より小さいことを特徴とする高周波モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導通及び非導通が制御される電界効果トランジスタによるスイッチング素子に係り、特に電力が大きい信号を断続するのに好適なスイッチング素子並びにそれを用いたアンテナスイッチ回路及び高周波モジュールに関する。
【背景技術】
【０００２】
携帯端末等の無線通信機器において、送信と受信で１個のアンテナを共用し、アンテナスイッチによってアンテナへの接続を送受信で切り替えることが多く行なわれる。また、携帯端末等が複数の通信方式に対応する場合、アンテナスイッチは、複数の送信回路及び受信回路とアンテナとの接続を切り替えるように構成される。送信回路が出力する送信信号は、携帯電話では１Ｗを超える等、大電力となるのが普通であり、アンテナスイッチは、大電力の送信信号が高品質であり、かつ他の周波数帯の通信に悪影響を与える妨害波を含まないように性能が設定される。従って、アンテナスイッチとしてトランジスタによるスイッチ素子を用いる場合、スイッチ素子は、高耐圧であると共に、高調波歪みを低く抑えるように設計される。
【０００３】
スイッチ素子に電界効果型トランジスタを用いる場合、２個のオーミック電極（ドレイン電極及びソース電極）の間に複数のゲートを配置したマルチゲートトランジスタを用いることによって耐電力性を向上させることや、或いはそれを多段接続することによって更に耐電力性を向上させることが一般的に行なわれる。マルチゲートトランジスタにおいて、ゲート電極間にゲート間領域として形成されるｎ＋電極を抵抗値がｎ＋電極より高い抵抗を介してオーミック電極に接続する構造の例が特許文献１に開示されている。４個のゲート電極を持つ構造の例を図１６に示す。オーミック電極１６，１７の間に、ゲート電極１８〜２０とｎ＋電極２２〜２４が配置され、ｎ＋電極２２〜２４が電位安定化用の抵抗２５〜２８を介してオーミック電極１６，１７に接続される。
【０００４】
【特許文献１】特開２０００−１０１０３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１７に一般的な正電源駆動用ＳＰＤＴ（Single Pole Double Throw）スイッチ回路を示す。スイッチ回路は、１個の共通端子４と２個の入出力端子２，３を持つ。これを送受信回路を切り替えるアンテナスイッチ回路として用いる場合には、端子２が送信端子、端子３が受信端子、端子４がアンテナ端子とし用いられる。端子２と端子４の間及び端子３と端子４の間にそれぞれ電界効果型トランジスタからなるスイッチング素子５，６が備えられる。端子１４，１５はスイッチング素子５，６の制御端子である。コンデンサ７，８，９は高周波結合用、抵抗１０，１１は端子１４，１５へ送受信信号が漏れないようにするためのアイソレーション抵抗である。抵抗１２，１３は端子１４，１５から入力された制御信号がスイッチに均等に掛かるようにするためのバイアス抵抗である。
【０００６】
送信端子２には送信回路から最大で１Ｗを超えるような大電力が入力される。このため、スイッチング素子５，６のそれぞれに２個のゲートを持つデュアルゲートトランジスタの２段を縦続接続した構造が採用される。
【０００７】
送信時、端子１５に０Ｖが、端子１４に正の電圧が印加される。このとき、端子１４と点ａの間に順方向電圧が掛かるため、スイッチング素子５は導通状態となり、点ａと端子１５の間に逆方向電圧が掛かるため、スイッチング素子６は非導通状態となる。それにより、端子２に入力された送信信号は、スイッチング素子５を介してアンテナ端子４に出力される。スイッチング素子５では、バイアス抵抗１２が接続されているオーミック電極とゲート電極との電位差は安定しているが、ゲート電極とゲート電極の間の電位は不安定である。この点の電位が不安定であると耐電力性が劣化し、高調波歪みが大きくなり易い。受信時は、端子１４に０Ｖ、端子１５に正の電圧が印加され、スイッチング素子５が非道通状態、スイッチング素子６が導通状態となる。それにより、アンテナ端子４から入力された受信信号は、スイッチング素子６を介して端子３に出力される。受信信号は微弱な信号であるため、高調波歪みは問題にならない。
【０００８】
先に述べたように、特許文献１に電位安定化用の抵抗２５〜２８を介してゲート間領域であるｎ＋電極２２〜２４をオーミック電極１６，１７に接続したスイッチ素子が開示されている。しかし、このスイッチング素子には以下の問題点がある。
【０００９】
まず、図１６から分かるように、抵抗２５〜２８の幅に対してｎ＋電極２２〜２４の幅が広くなっている。抵抗の幅は、標準の半導体プロセスでは幅３μｍ程度とするのが一般的であるから、ｎ＋電極２２、２３、２４の幅は、３μｍ以上ということになる。このことは、ゲート間距離を小さくできないためオン抵抗が大きくなり、挿入損失が増大することを意味する。また、電位安定用の抵抗２５〜２８がゲート電極とオーミック電極との間、或いはゲート電極間に形成されるため、ゲート電極間の距離は大きくならざるを得ない。このこともオン抵抗が大きくなり挿入損失が増大することに繋がる。なお、本明細書においては、慣例に従ってゲート電極の幅は、図面の縦の方向の長手方向の大きさ、ゲート電極の長さは、図面の横の方向の大きさを指すこととする。但し、オーミック電極及びｎ＋電極については、幅は図面の横の方向の大きさ、長さは図面の縦の方向の長手方向の大きさを指す。
【００１０】
次に、スイッチング素子の許容電力を大きくするためにゲート幅を大きくする方法として、特許文献１に図１６のスイッチング素子を３個並列に接続した構造が開示されている。この場合、電位安定用の抵抗をスイッチング素子毎に設けることになるので、その数が増え、並列接続構造を小型化することができない。更に、図１８に示すように、同じオーミック電極の電極１６ａと電極１６ｂ、及び電極１７ａと電極１７ｂを相互に接続するためのそれぞれ配線201a，201bを形成することになるが、配線201a，201bは、ゲート電極の引き出し線200a〜200d及び引き出し線200e〜200hと交差せざるを得ない。これにより、電極間容量をもたらす交差部202a〜202hが形成される。即ち、各ゲート電極と各オーミック電極間の容量が大きくなる。この容量は、スイッチング素子が非道通状態のときの挿入損失、アイソレーション劣化の原因となる。
【００１１】
本発明の目的は、挿入損失を増大させることなくマルチゲートのゲート間の電位安定化が可能なスイッチング素子を提供すること、又はそれを用いたアンテナスイッチ回路を提供すること、或いはそれを用いた高周波モジュールを提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明のスイッチング素子は、電界効果型トランジスタを成すように、半導体基板上に形成された２個のオーミック電極と、上記２個のオーミック電極の間に配置された少なくとも２個のゲート電極と、上記少なくとも２個のゲート電極のうちの隣り合うゲート電極の間に挟まれて配置された導電領域とを具備して成り、上記導電領域は、一端に、上記隣り合うゲート電極に挟まれている上記導電領域よりも幅が広い幅広部分を有し、上記隣り合うゲート電極の間の距離が上記幅広部分の幅よりも狭く、上記幅広部分を介して上記２個のオーミック電極の間に直列に抵抗が接続されている。抵抗を接続するための上記幅広部分即ち接続部の大きさに影響を受けることなくゲート電極間の距離を設定することが可能になる。従って、挿入損失を増大させないようにゲート電極間距離を小さくすることが可能になり、マルチゲートのゲート間の電位安定化が可能な低損失のスイッチング素子を提供することが期待される。
【００１３】
上記目的を達成するための本発明のアンテナスイッチ回路は、送信信号を入力するための第１の端子と、アンテナに接続された第２の端子と、上記アンテナで受信した受信信号を出力するための第３の端子と、上記第１の端子と上記第２の端子との間に接続された第１の上記スイッチング素子と、上記第２の端子と上記第３の端子との間に接続された第２の上記スイッチング素子とを具備して成り、送信時に上記第１のスイッチング素子が導通状態になりかつ上記第２のスイッチング素子が非導通状態になり、受信時に上記第１のスイッチング素子が非導通状態になりかつ上記第２のスイッチング素子が導通状態になることを特徴とする。マルチゲートのゲート間の電位安定化が可能な低損失のスイッチング素子が用いられるため、電力が大きい送信信号の断続が可能でかつ送受信間で高いアイソレーションが得られるアンテナスイッチ回路の実現が期待される。従って、複数の通信回路とそれらに共通なアンテナとの接続を切り替える場合に用いて好適なアンテナスイッチ回路の実現が期待される。
【００１４】
上記目的を達成するための本発明の高周波モジュールは、送信信号を増幅する第１の増幅器と、アンテナで受信した受信信号を増幅する第２の増幅器と、送信時に上記第１の増幅器が出力する上記送信信号を上記アンテナに送り、受信時に上記アンテナで受信した上記受信信号を上記第２の増幅器に送る上記アンテナスイッチ回路とを具備している。電力が大きい送信信号の断続が可能でかつ送受信間で高いアイソレーションが得られると共に、複数の通信回路とそれらに共通なアンテナとの接続を切り替える場合に用いて好適なアンテナスイッチ回路が用いられるので、例えば複数の通信方式に対応可能な携帯電話等の無線通信機器に搭載するのに好適な高周波モジュールの実現が期待される。
【発明の効果】
【００１５】
本発明によれば、挿入損失を増大させないようにゲート電極間距離を小さく設定することが可能になるので、挿入損失を増大させることなくマルチゲートのゲート間の電位安定化が可能なスイッチング素子が実現可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明に係るスイッチング素子並びにそれを用いたアンテナスイッチ回路及び高周波モジュールを図面に示した幾つかの実施形態を参照して更に詳細に説明する。
【００１７】
図１Ａ及び図１Ｂに本発明の第１の実施形態を示す。本実施形態は、電界効果型トランジスタである高電子移動度トランジスタ（以下「ＨＥＭＴ：High Electron Mobility Transistor」という）によって形成されるデュアルゲート型のスイッチング素子である。本スイッチング素子は、例えば携帯電話等の移動体通信機器に搭載される高周波モジュールが備えるアンテナスイッチ回路において、主要素子として用いられる。
【００１８】
図１Ａに示すレイアウトにおいて、幅が５μｍの２個のオーミック電極３９，４０の間に長さ０．５μｍ、ゲート電極間距離１．５μｍのゲート電極４１、４２が形成されている。オーミック電極３９とゲート電極４１、オーミック電極４０とゲート電極４２の距離はそれぞれ１．０μｍである。ゲート電極４１，４２の１端は、配線やバイアス供給用抵抗を接続するために長さが３〜５μｍ程度と太くなっている。他端は、オーミック電極の外側で異なる方向に延在している。素子分離領域４３は、この部分までを含むように形成されている。
【００１９】
オーミック電極３９，４０に挟まれている領域のゲート電極４１，４２の間には幅０．５μｍのｎ＋層によるｎ＋電極４５があり、オーミック電極３９，４０の外側の素子分離領域４３とゲート電極４１，４２に囲まれた部分のｎ＋電極４５は、幅広に形成されている。この幅広部分に電位安定用抵抗４４，４６の一端が接続され、電位安定用抵抗４４の他端がオーミック電極３９に接続され、電位安定用抵抗４６の他端がオーミック電極４０に接続されている。なお、電位安定用抵抗４４，４６がｎ＋電極４５に接続されることによってｎ＋電極４５への給電が行なわれ、ｎ＋電極４５の幅広部分が給電点となる。
【００２０】
このようなレイアウトとすることにより、電位安定用抵抗４４，４６の配置に影響されずに、ゲート間距離を最小にしつつｎ＋電極とオーミック電極とを抵抗接続することができる。
【００２１】
電位安定用抵抗４４，４６に薄膜抵抗層が用いられる。薄膜抵抗層は、図示されていないが別の配線層を使ってｎ＋電極４５の幅広部分に接続される。なお、電位安定用抵抗４４，４６はそれに限らず、ｎ＋電極４５と同じ半導体層、又はその一部の半導体層を用いることができる。その場合は、電位安定用抵抗４４，４６となる半導体層は、ｎ＋電極４５の幅広部分から連続して接続される。このように、ｎ＋電極４５を電位安定用抵抗４４，４６に接続した本実施形態のスイッチング素子の回路図を図１Ｂに示す。
【００２２】
以下に本実施形態のスイッチング素子の製造工程を説明する。まず、図２に示すように、化合物半導体であるＧａＡｓからなる半導体基板（以下、単に「基板」という）２９上に例えば有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法により、バッファ層３０、電子供給層３１、チャネル層３２、電子供給層３３、ショットキー層（電子供給層）３４、層間膜３５及びｎ＋層（ｎ型キャップ層）３６が順次エピタキシャル成長される。
【００２３】
バッファ層３０は、膜厚１０００Å程度のノンドープのＧａＡｓ層、膜厚１００Å程度のノンドープのＡｌＧａＡｓ（アルミニウムガリウムヒ素）層、膜厚５００Å程度のノンドープのＧａＡｓ層及び膜厚３０００Å程度のノンドープのＡｌＧａＡｓ層を下層から順次積層することで形成されている。
【００２４】
電子供給層３１は、膜厚１００Å程度のｎ＋型ＡｌＧａＡｓ層から形成されており、ｎ型の導電型（第１導電型）を有する不純物イオン（たとえばシリコンイオン）が５×１０１７ｃｍ−３程度の濃度で導入されている。
【００２５】
チャネル層３２は、膜厚３０Å程度のノンドープのＡｌＧａＡｓ層、膜厚４０Å程度のノンドープのＧａＡｓ層、膜厚８０Å程度のノンドープのＩｎＧａＡｓ層、膜厚４０Å程度のノンドープのＧａＡｓ層及び膜厚３０Å程度のノンドープのＡｌＧａＡｓ層を下層から順次積層することで形成されている。
【００２６】
電子供給層３３は、膜厚１００Å程度のｎ＋型ＡｌＧａＡｓ層から形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が３×１０１８ｃｍ−３程度の濃度で導入されている。
【００２７】
ショットキー層３４は、膜厚５９０Å程度のｎ＋型ＡｌＧａＡｓ層から形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が２×１０１６ｃｍ−３程度の濃度で導入されている。
【００２８】
層間膜３５は、膜厚３０Å程度のｎ＋型ＡｌＧａＡｓ層から形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が５×１０１８ｃｍ−３程度の濃度で導入されている。
【００２９】
ｎ＋層３６は、膜厚１４００Å程度のｎ＋型ＧａＡｓ層から形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が５×１０１８ｃｍ−３程度の濃度で導入されている。
【００３０】
以上のエピタキシャル結晶構造は、歪チャネルＨＥＭＴ（以下「ｐＨＥＭＴ：pseudomorphic HEMT」という）構造である。上記のエピタキシャル成長を行なった後、メサエッチング法によって素子分離が行なわれ、図３に示すように、所定の位置にｎ＋層３６とオーミック接触するオーミック電極３７が形成される。オーミック電極３７は、電界効果トランジスタのソース電極及びドレイン電極である。
【００３１】
次に、ゲート電極を形成する箇所のｎ＋層３６及び層間膜３５が除去される（図４）。続いて、ゲート電極３８が形成される（図５）。ゲート電極３８は、ゲート長を１．０μｍ以下とし、好ましくは０．５μｍ程度となる。また、ゲート電極３８は、Ｐｔ（白金）を最下層とする金属層により形成され、例えば下層よりＰｔ、Ｔｉ（チタン）、Ｐｔ、Ａｕ（金）を順次積層した金属層が用いられる。最下層のＰｔの厚さは約１５０Åである。このＰｔ層は、以降の熱工程においてショットキー層３４と反応し、約３８０Å程度埋め込まれ、埋め込み型ゲートとなる。なお、埋め込みを行なわないゲート電極を用いてもよく、その場合は下層よりＴｉ、Ｐｔ、Ａｕを順次積層した金属層が用いられる。また、この場合はショットキー層３４の厚さが２００Å程度に薄く形成される。
【００３２】
図５において、オーミック電極３７間に２本のゲート電極３８を有するデュアルゲート型素子の断面構造が示される。２本のゲート電極３８の間には、ｎ＋電極となるｎ＋層（ｎ型キャップ層）３６が配置される。このｎ＋層３６と隣接するゲート電極３８との間隔は約０．５μｍ、ｎ＋層３６の幅は約０．５μｍである。ゲート電極とｎ＋層との間隔、ｎ＋層の幅は任意に設計することが可能であるが、ゲート電極とｎ＋層との間隔は、耐圧が維持できる範囲で近づける方がスイッチ動作時の挿入損失の観点から有利であり、およそ０．５μｍ程度が標準的な寸法である。またｎ＋層の幅も挿入損失低減の観点から細くする方が有利であり、加工精度の点から０．５μｍ程度が標準的である。ゲート幅方向に伸びるｎ＋層に給電することが本発明の要点であるが、ｎ＋層には殆んど電流は流れないため、ｎ＋層の抵抗は左程低くする必要はない。従って、５０Ω／□程度のシート抵抗を有する通常のｎ＋層を用いる場合、幅は０．５μｍ程度あれば十分である。このことは、オーミック電極間にゲート電極を３本以上有するマルチゲート型素子の場合も同様である。なお、ゲート電極間の層は、ｎ＋層に限定されず、広く導電領域とすることができる。導電領域の材料は、上記したように、導電領域に殆んど電流は流れないことを前提に設定される。
【００３３】
以上により、電界効果型トランジスタの主要製造工程を説明した。この後、基板２９上に抵抗素子や容量素子を集積化して形成し、必要な配線を施し最後にパッシベーション膜を形成することにより、チップの主面（素子形成面）の工程が終了する。最後に、基板厚さを１００μｍ程度に適宜薄くし、基板より切り出すことにより、チップが完成する。
【００３４】
上記の製造工程によって作製される電界効果型トランジスタはｐＨＥＭＴであるが、本発明はこれに限定されず、例えば歪緩和ＨＥＭＴ（以下「ｍＨＥＭＴ：metamorphic HEMT」という）とすることができる。以下に電界効果型トランジスタをｍＨＥＭＴとした場合のスイッチング素子の製造工程を説明する。
【００３５】
図２において、バッファ層３０としてＩｎＡｌＡｓ層のＩｎＡｓ混晶比を０から所望の値まで連続的或いは階段的に増加させた層が挿入され、結晶の格子定数差により生じる転位がバッファ層３０内に閉じ込められるようにする。ＩｎＡｓ混晶比をどこまで増大させるかは用いるＩｎＧａＡｓチャネルの組成によって決まり、ここではＩｎＧａＡｓチャネルのＩｎＡｓ混晶比は約０．４であり、バッファ層３０のＩｎＡｓ混晶比も約０．４まで増大される。電子供給層３１は本製造工程では挿入されない。
【００３６】
チャネル層３２は、厚さ２００ÅのノンドープＩｎＧａＡｓ層（ＩｎＡｓ混晶比約０．４）とスペーサ層として厚さ２０ÅのノンドープＩｎＡｌＡｓ層（ＩｎＡｓ混晶比約０．４）を順次積層することで形成されている。
【００３７】
電子供給層３３は、膜厚１００Å程度のｎ＋型ＩｎＡｌＡｓ層（ＩｎＡｓ混晶比約０．４）で形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が３×１０１８ｃｍ−３程度の濃度で導入されている。
【００３８】
ショットキー層３４は、膜厚３３０Å程度のｎ＋型ＩｎＡｌＡｓ層（ＩｎＡｓ混晶比約０．４）から形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が２×１０１６ｃｍ−３程度の濃度で導入されている。
【００３９】
層間膜３５は、膜厚５０Å程度のｎ＋型ＩｎＰ層から形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が５×１０１８ｃｍ−３程度の濃度で導入されている。
【００４０】
ｎ＋層（ｎ型キャップ層）３６は、膜厚１４００Å程度のｎ＋型ＩｎＧａＡｓ層（ＩｎＡｓ混晶比約０．４）から形成されており、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が５×１０１８ｃｍ−３程度の濃度で導入されている。
【００４１】
次に、ｐＨＥＭＴの場合と同様、オーミック電極３７を形成後（図３）、ゲート電極を形成する箇所のｎ＋層３６及び層間膜３５が除去される（図４）。続いて、ゲート電極３８が形成される（図５）。ゲート電極３８には、Ｐｔを最下層とする金属層（Ｐｔ、Ｔｉ、Ｐｔ、Ａｕを順次積層した金属層）が用いられる。最下層のＰｔの厚さは約５０Åである。このＰｔ層は、以降の熱工程においてショットキー層３４と反応し埋め込まれる。ｍＨＥＭＴでは、ＩｎＡｌＡｓ上に形成されるゲート電極のショットキー障壁高さを十分高くすることにより、リーク電流が抑えられるため、仕事関数が大きく高いショットキー障壁が得られるＰｔゲートがよく用いられる。本製造工程でもこのＰｔゲートが用いられる。即ち、ｍＨＥＭＴを用いるスイッチ回路では、ゲート電極のリーク電流低減の観点からＰｔゲートが好適である。加えて、この仕事関数が大きく高いショットキー障壁が得られるＰｔゲートは、Ｐｔを用いる埋め込みゲートで問題になりやすいオフ容量の電圧依存性の問題が回避されるので、本発明に有効である。
【００４２】
ゲート電極３８とｎ＋層３６との間隔、ｎ＋層３６の幅については、先の製造工程の場合と同様に、それぞれ０．５μｍ程度に設定される。
【００４３】
本製造工程によって形成されるｍＨＥＭＴは、ｐＨＥＭＴに比べ電子移動度が２０％以上大きい。このためデバイスのオン抵抗Ｒｏｎが小さくなり、スイッチ回路における挿入損失の低減が図れる。Ｐｔゲートを用いることにより問題になりやすいオフ容量の電圧依存性の問題も回避することができ、高調波歪も低く抑えることができる。
【００４４】
以上、本実施形態ではＧａＡｓを用いたｐＨＥＭＴ及びｍＨＥＭＴによるスイッチング素子の場合について説明したが、本発明はその他の電界効果型トランジスタスイッチング素子についても同様に適用することができる。例えば、本発明はチャネル層にＧａＮやＩｎＧａＮ層を用いた電界効果型トランジスタスイッチング素子に適用可能である。
【００４５】
図６に本発明の第２の実施形態を示す。本実施形態は、第１の実施形態に対してゲート幅を大きくしたスイッチング素子である。製造工程は、第１の実施形態の場合と同様である。
【００４６】
図６において、幅５μｍのオーミック電極３９，４０が櫛歯状に噛み合うように配置され、その櫛歯の間を這うようにゲート長０．５μｍのゲート電極４１，４２がゲート間距離１．５μｍを保ちつつ、かつ、ｎ＋電極となるｎ＋層４５を挟んでメアンダ状に形成される。このとき、オーミック電極３９とゲート電極４１及オーミック電極４０とゲート電極４２の距離は、それぞれ１μｍ、ｎ＋層４５とゲート電極４１と４２との距離は、それぞれ０．５μｍである。
【００４７】
ゲート電極４１，４２の一端は配線やバイアス供給用抵抗との接続のために、長さが３〜５μｍと太くなっている。他端はオーミック電極の外側まで延在しており、オーミック電極外側のゲート電極４１，４２は、オーミック電極内側のゲート電極４１，４２とは異なる方向に延在する。素子分離領域４３はこの部分までを含むように形成される。
【００４８】
これにより、オーミック電極外側ではｎ＋電極４５の幅を０．５μｍより太くすることができる。従って、異なる方向に延在したゲート電極４１、４２と素子分離領域４３で囲まれたｎ＋層４５の領域の広さは、抵抗を接続するのに十分な面積を確保することが可能な広さになる。この部分のｎ＋電極４５の幅は、通常は３μｍ程度となる。電位安定用抵抗４４でオーミック電極３９とｎ＋層４５とが接続され、電位安定用抵抗４６でオーミック電極４０とｎ＋層４５が接続される。
【００４９】
以上の構造において、ゲート電極４１，４２がオーミック電極３９，４０と３回に分けて挟まれ、それにより図１Ａに示したスイッチング素子の３個が直列に接続されたことになり、総ゲート幅が３倍に増える。なお、オーミック電極３９，４０の櫛歯の歯数を増やしてゲート幅を更に増やしても、ｎ＋電極４５と電位安定用抵抗４４、４６との接続点は少なくとも１箇所あればよい。図１８に示した従来例では、並列数に比例して電位安定用抵抗の数が増えたが、本実施形態では、そのような数の増加は無い。従って、以上の手法により、ゲート間距離を最小に抑えつつ、ゲート幅の増大に対して最小の面積増加に抑えることができる。
【００５０】
更に、上記構造は、図１８に示した従来の構造のようなゲート電極の引き出し線とオーミック電極の相互接続線とが交差する交差部を持たない。従って、ゲート電極とオーミック電極の間の容量増加はなく、容量増加による、スイッチング素子が非道通状態のときの挿入損失の増大及びアイソレーション劣化が回避される。
【００５１】
ここで、図７に図６中のＡ−Ａ線による断面の鳥瞰図を示す。図中の番号は、図６と一致する。電位安定化抵抗素子４４、４６の図示は省略した。素子分離領域４３の外側は半導体上面を削るため領域近辺は斜面が形成される。ゲート電極４１，４２はこの斜面を越えた所まで伸ばして形成することで、ゲート電極−オーミック電極間の領域と、ゲート電極−ｎ＋電極間の領域とが分離される。
【００５２】
図８Ａ及び図８Ｂに本発明の第３の実施形態を示す。本実施形態は、ゲート電極を３個にしたトリプルゲート型素子である。製造工程は、形成するゲート電極及びｎ＋層が異なるが、第１の実施形態の場合と基本的には同様である。
【００５３】
図８Ａに示すレイアウトの一例において、オーミック電極３９，４０の間にゲート電極４１，４２，４７が配置され、各ゲート電極間にはｎ＋層４５，４８が配置される。この例では図６の第２の実施形態の場合とは異なり、阻止分離領域４３でオーミック電極全体が覆われる。これにより、メアンダ部分も電界効果トランジスタとして動作するため、同じ素子面積でオン抵抗を低減することができる。ゲート電極４１，４２はオーミック電極の外側で異なる方向に延在し、ゲート電極４７はそのまま延在させることでゲート電極間が広くなる。そのため、そのゲート電極４１，４２，４７と素子分離領域４３とで囲まれた領域には幅広なｎ＋層４５，４８が形成される。この幅広なｎ＋層４５とオーミック電極３９、ｎ＋層４５とｎ＋層４８、ｎ＋層４８とオーミック電極４０をそれぞれ電位安定用抵抗（図示されない）で接続することで、オーミック電極とゲート電極、ゲート電極とｎ＋層の電位は同じになり、ゲート電極の電位が安定する。図８Ｂに本実施形態のスイッチング素子の回路図を示す。
【００５４】
ここで、図９に、本発明のスイッチング素子を導通状態にし、ゲート間距離を変えたときの挿入損失の変化を計算した結果示す。計算に用いたスイッチ素子は、デュアルゲート２段である。ゲート幅は１ｍｍ、オーミック電極とゲート電極間の距離は１μｍ、ゲート電極とｎ＋電極間の距離はそれぞれ０．５μｍで固定される。ｎ＋電極幅を変えることでゲート電極間の距離のみが変化する。
【００５５】
第１，２，３の実施形態では、ゲート間距離は１．５μｍでｎ＋電極幅は０．５μｍである。これに相当する挿入損失は約０．２８ｄＢとなる。ｎ＋電極幅を３μｍに増やすと損失は０．４ｄＢに増え、更にｎ＋電極幅を５μｍにすると、損失は０．５ｄＢに増大する。以上の結果、ゲート電極間を最小にすることでトランジスタのオン抵抗が最小になり、挿入損失が最小になることが実証された。
【００５６】
このように、本発明では挿入損失や素子面積を増やすことなく耐電力性を向上させることができるが、もう一つの重要な効果である高調波歪みの低減について次に説明する。
【００５７】
図１０Ａ〜１０Ｄに、図１Ａに示した本発明のｎ＋電極に給電するスイッチング素子と、図１Ａに示したスイッチ回路においてｎ＋電極に給電しない、従ってゲート間電位が安定していない一般的なスイッチング素子とについて、それぞれを伝送路に非道通状態で並列接続したときの２次高調波歪み（２ＨＤ）、３次高調波歪み（３ＨＤ）の入力電力（Ｐｉｎ）依存性の実測結果を示す。周波数は１９１０ＭＨｚとした。図１０Ａ，１０Ｂが本発明のスイッチング素子のそれぞれ２次高調波歪み及び３次高調波歪みであり、図１０Ｃ，１０Ｄが一般的なスイッチング素子のそれぞれ２次高調波歪み及び３次高調波歪みである
図１１に本発明のスイッチング素子を使った高調波歪みの測定回路図を示す。スイッチング素子５４は、ｎ＋電極に給電するデュアルゲート２段構成である。入力端子４９と出力端子５０の間の伝送路と接地の間に本発明のデュアルゲート２段構成のスイッチング素子５４が接続される。端子５１と端子５６は、バイアス供給用の端子である。コンデンサ５３は高周波結合用、抵抗５２、５７は高周波漏洩阻止と直流成分結合のために用いられる。オーミック電極間をゲート電極間のｎ＋電極を経て接続される抵抗５５は、各段に均等にバイアスがかかるようにするための抵抗である。
【００５８】
図１２に一般的なスイッチング素子を使った高調波歪みの測定回路図を示す。スイッチング素子５４は、ｎ＋電極に給電しないデュアルゲート２段構成である。図１１のスイッチング素子と異なり、抵抗５５がｎ＋電極を経ないでオーミック電極間に接続される。
【００５９】
図１０Ａ〜１０Ｄに示されるように、入力電力が低い点から本発明のスイッチは高調波歪みが小さく、３５ｄＢｍ入力においても高調波歪が低い。本発明及び一般的なスイッチング素子はいずれもバイアスをＶ１，Ｖ２，Ｖ３と深くするに従って高調波歪みが改善されるが、本発明のスイッチング素子ではバイアスに対する高調波歪みの変化が大きく、高調波歪みの改善の度合いが大きいことが確認される。このスイッチング素子における非同通状態の高調波歪みの改善について、図１３及び図１４を使って説明する。
【００６０】
図１３は、オーミック電極とゲート電極との間の容量のオーミック電極−ゲート電極間電圧依存性を示し、図１４は、ゲート電極と同電極間に配置されるｎ＋電極との間の容量のゲート電極−ｎ＋電極間電圧依存性を示す。どちらの図も、容量は、トランジスタがオフする電圧よりも低い電圧において、電圧を下げると共に小さく低下する。また、この容量の変化は、電圧がオフ電圧に近づくに従って大きくなる。このようなオフ時の容量が呈する電圧依存性がオフ状態のトランジスタから発生する高調波歪の原因となる。特に、第１，２，３の実施形態の本実施形態で採用したＰｔ埋め込み型のゲート電極の場合、ゲート電極底面が完全にフラットにならないために、オフ容量の電圧依存性が大きくなる傾向にある。即ち、オフ状態のトランジスタの高調波歪が大きくなる傾向にある。但し、Ｐｔ埋め込み型ではゲート側方の寄生部分の抵抗が小さくなるためオン状態のトランジスタにおける挿入損失低減と高調波歪低減には有利である。
【００６１】
図１２の回路の場合、即ちｎ＋電極に給電せずに電位が不安定な部分がある場合、端子５１にＶｃなるスイッチのオフ電圧を印加したとき、オーミック電極とゲート電極との間は図１３の点ｂにバイアスされる。しかし、ｎ＋電極とゲートとの間は図１４の点ｃにバイアスされ、チャネルがオフする電圧に近い電圧になる。そのため、オフ容量の電圧依存性が大きく、高周波電力が通過する際に大きい高調波歪が発生する。
【００６２】
図１１に示す本発明のスイッチング素子ではｎ＋電極に給電しているため、オーミック電極とゲート電極との間は図１３のｂ点にバイアスされ、ゲート電極とｎ＋電極との間は図１４の点ｄにバイアスされる。そのため、いずれもオフ容量の電圧依存性が小さい領域でバイアスされるため高調波歪の発生が抑えられる。即ち本実施形態のようにオフ容量の電圧依存性が大きいＰｔ埋め込み型ゲート電極を有する素子においても高調波の発生を抑えつつ、Ｐｔ埋め込みのメリットであるオン状態での低挿入損失と低歪を享受することができる。また、図１３及び図１４に示されるように、バイアスを深くしていくとオフ容量のバイアス依存性が小さくなり、オフ動作領域が広くなるため高調波歪みが改善し耐電力性が向上する。
【００６３】
本実施形態ではＰｔ埋め込み型ゲートを有するトランジスタの場合について説明したが、埋め込みを行なわないゲートを用いる場合においても、ｎ＋電極に給電する本発明の適用により、挿入損失やチップ面積の増大を抑えつつ高調波歪を抑えられる点は同様である。また、高調波の抑制以外に、大電力入力時にオフ状態が崩れにくくなり、耐電力性が向上する効果もある。
【００６４】
次に、ｎ＋電極の抵抗と同ｎ＋電極とオーミック電極を結ぶ電位安定用抵抗との大小関係について説明する。例えば総ゲート幅を２ｍｍとする場合、ｎ＋電極であるｎ＋層のシート抵抗を５０Ω／□とすると、幅０．５μｍ、長さ２ｍｍのｎ＋層の抵抗は２００ＫΩとなるが、給電点をｎ＋層の一方の端に一点のみ形成する場合、電界効果型トランジスタに対する実効的な抵抗はその１／２と考えられ、１００ｋΩとなる。
【００６５】
ところで、特許文献１では、ｎ＋層とオーミック電極との間にｎ＋層の抵抗値より大きな電位安定用抵抗を接続する方法が開示されているが、ｎ＋層が１００ｋΩとなる場合、電位安定用抵抗はこの値を超えることになる。１００ｋΩを越える抵抗はパターン面積が大きくなり過ぎて素子の小型化が阻害される。一方、電位安定用抵抗の値は、スイッチング素子の高周波動作時に十分に高抵抗が確保できる程度でよく、通常は１０ｋΩ程度である。この場合は、ｎ＋層の実効的な抵抗を１０ｋΩより小さくすることになる。しかし、今度は、ｎ＋層の幅を５μｍ以上としなければならず、これではスイッチとしての挿入損失が大きくなってしまう。またトランジスタの占有面積増大の観点からも不利である。
【００６６】
ここで、ｎ＋層の抵抗は、その上限をｎ＋層に流れる電流による電圧降下が無視しうる値となる抵抗として決めてよい。オフ状態のトランジスタでｎ＋層に流れる電流はゲートリーク電流である。通常、逆方向ゲートリーク電流は１μＡ／ｍｍ程度以下となるように半導体中のドーピング量等が設計されている。今、単位ゲート幅当たりのゲートリーク電流をＩｇ、ゲート幅をＷｇとし、ゲート幅方向の単位長さあたりのｎ＋層の抵抗をＲとする。ｎ＋層の長さはゲート幅とほぼ等しいので、ここではゲート幅と等しいとする。ｎ＋層の一端に給電する場合、ゲート幅間のＩｇによる電圧降下Ｖｄｒｏｐは以下の式で与えられる。
【００６７】
Ｖｄｒｏｐ＝（１／２）・Ｒ・Ｉｇ・Ｗｇ２
＝（Ｒ・Ｗｇ／２）・（Ｉｇ・Ｗｇ）
＝Ｒｅｆｆ・Ｉｇｔｏｔａｌ
Ｒｅｆｆ＝Ｒ・ＷＧ／２が上でも述べた実効的な抵抗である。
【００６８】
ここで、ｎ＋層のシート抵抗を５０Ω／□、幅を０．５μｍに設定すると、ゲート幅方向の単位長さあたりの抵抗Ｒは１０ｋΩ／ｍｍとなり、Ｉｇ＝１μＡ／ｍｍとすると、ゲート幅＝２ｍｍではＶｄｒｏｐは０．２Ｖとなる。Ｗｇ＝１ｍｍではこの１／４で０．０５Ｖとなる。電界効果トランジスタスイッチのオフ状態は、通常Ｖｔｈより１Ｖから２Ｖ近く深い電圧に設定されるので、Ｖｄｒｏｐが０．０５から０．２Ｖ程度であれば、このＶｔｈより１Ｖから２Ｖ近い深さの電圧に対して十分許容される。即ち、ｎ＋層の長さを１〜２ｍｍとしたときの抵抗１０〜２０ｋΩは、電位安定用抵抗の通常の１０ｋΩ程度よりも大きくなっても良いことが示され、ｎ＋層の抵抗が大きくても幅０．５μｍ程度に抑える方が好ましいことが示される。ゲート幅が更に大きくなるなどして電圧降下Ｖｄｒｏｐが無視できないような場合は本発明のｎ＋層とオーミック電極との電位安定用抵抗の接続を図６に示した第２の実施形態のようにゲート電極の一方だけに設けるのでなく、図１９のようにゲート電極の両方に設けることによってＶｄｒｏｐを最小に抑えることができる。
【００６９】
以上の実施形態ではｐＨＥＭＴトランジスタ又はｍＨＥＭＴトランジスタを用い、ゲート電極の両側にｎ＋層（キャップ層）が配置される構造（リセスゲート構造）について説明した。しかし、本発明はキャップ層が配置される場合に限定されるものではない。キャップ層が配置されない場合は、ゲート電極間の給電は、ゲート電極間部分に設けられるチャネル層に対して行なえば良い。ゲート間距離もｎ＋層のシート抵抗の代わりにこの部分のチャネル層のシート抵抗を用いて上記の考え方に従って設計すればよい。
【００７０】
図１５に本発明の第４の実施形態を示す。本実施形態は、本発明のスイッチング素子を用いたアンテナスイッチ回路、及び同アンテナスイッチ回路を搭載した、クアッドバンド対応の携帯電話に用いられる高周波モジュールである。図１５において、７６はアンテナスイッチ回路、５８は高周波モジュールを示す。クアッドバンドとは、欧州のＧＳＭ（Global System for Mobile communications）、米国のＧＳＭ、ＰＣＳ（Personal Communication Services）、ＤＣＳ（Digital Communication System）の４つの携帯電話規格（通信方式）によるバンドを指す。なお、便宜上、欧州のＧＳＭをＧＳＭ１、米国のＧＳＭをＧＳＭ２とする。高周波モジュール５８は、これに対応するためＧＳＭの送信は共通で１系統（ＧＳＭ１／２）、受信２系統（ＧＳＭ１及びＧＳＭ２）、ＰＣＳとＤＣＳの送信は共通で１系統、ＰＣＳ受信１系統、ＤＣＳ受信１系統の各端子を具備する。ＧＳＭは９００ＭＨｚ帯、ＰＣＳ及びＤＣＳは１８００ＭＨｚ帯である。
【００７１】
アンテナスイッチ回路７６は、この７系統と１個のアンテナ７５を切り替える。図１５に示すアンテナスイッチ回路７６において、７９〜８６はスイッチング素子、９６〜１０３は、スイッチング素子７９〜８６の導通、非導通を制御するための制御信号が入力される制御端子、８７は高周波結合用の容量である。更に、８８はＰＣＳ/ＤＣＳ送信端子（第１の端子）、８９はＧＳＭ送信端子（第１の端子）、９０はアンテナ端子（第２の端子）、９１は接地端子、９２はＧＳＭ１用受信端子（第３の端子）、９３はＧＳＭ２受信端子（第３の端子）、９４はＰＣＳ受信端子（第３の端子）、９５はＤＣＳ受信端子（第３の端子）である。接地端子９１はモジュール５８の接地面と接続される。スイッチング素子７９，８０に第１又は第２の実施形態のスイッチング素子が用いられ、スイッチング素子８１に第３の実施形態のスイッチング素子が用いられる。
【００７２】
図１５に示す高周波モジュール５８において、１０４はＧＳＭ送信信号の入力端子、１０５はＰＣＳ／ＤＣＳ送信信号の入力端子、１０６はアンテナ接続端子、１０７はＧＳＭ１受信信号の出力端子、１０８はＧＳＭ２受信信号の出力端子、１０９はＰＣＳ受信信号の出力端子、１１０はＤＣＳ受信信号の出力端子である。また、７８は、制御端子９６〜１０３への制御信号を生成する制御回路である。更に、５９，６１は電力増幅器（第１の増幅器）、６０，６２はローパスフィルタ、７７ａ〜７７ｆは高周波結合用の容量、６５，６８，７１，７４は周波数変換器、６４，６７，７０，７３は低雑音増幅器（第２の増幅器）、６３，６６，６９，７２はＳＡＷ（Surface Acoustic Wave）フィルタである。送信側のフィルタ６０，６２は、電力増幅器５９，６０の整合回路の一部として電力増幅器５９，６０の内部に設けられることもある。
【００７３】
送信時、外部のＧＳＭ送信回路から出力されたＧＳＭ送信信号は、入力端子１０４に入力され、電力増幅器５９で増幅され、ローパスフィルタ６０で高調波成分を除去され、スイッチング素子７６の送端子８９に入力される。このとき、制御回路７８により、制御端子９７，９９に正電圧、制御端子９６，９８，１００〜１０３には０電圧が印加されることにより、スイッチング素子８０，８２は導通状態、スイッチング素子７９，８１，８３〜８６は非導通状態となる。これにより、増幅後のＧＳＭ送信信号は、スイッチング素子８０及びアンテナ端子９０を介して、アンテナ接続端子１０６に接続されたアンテナ７５から送信される。
【００７４】
このとき、スイッチング素子８０，８２は、本発明の適用によってｎ＋層とオーミック電極が抵抗接続され、かつゲート電極間が狭く設定されているため、導通時の抵抗が抵抗化されている。従って、低い挿入損失が実現されている。スイッチング素子８２の低挿入損失は、アンテナスイッチ回路７６のアンテナ端子９０と受信端子９２〜９５間のアイソレーションを向上させる。
【００７５】
次に、外部のＰＣＳ／ＤＣＳ送信回路から出力された信号は、入力端子１０５に入力され、電力増幅器６１で増幅され、ローパスフィルタ６２で高調波成分が除去され、送信端子８８に入力される。このとき、制御回路７８により、スイッチング素子７９、８２は導通状態、スイッチング素子８０，８１，８３〜８６は非導通状態となり、スイッチング素子７９及びアンテナ端子９０を介してアンテナ端子１０６に接続されたアンテナ７５から送信される。
【００７６】
このとき、スイッチング素子７９，８２は、本発明の適用によってｎ＋層とオーミック電極が抵抗接続され、かつゲート電極間が狭く設定されているため、導通時の抵抗が抵抗化されている。従って、低い挿入損失が実現されている。上述のように、スイッチング素子８２の低挿入損失は、アンテナスイッチ回路７６のアンテナ端子９０と受信端子９２〜９５間のアイソレーションを向上させる。
【００７７】
特に、ＰＣＳ送信周波数とＤＣＳ受信周波数のうち、１８５０ＭＨｚから１８７５ＭＨｚの周波数帯は動作周波数が重なっているために、高出力のＰＣＳ送信信号がＤＣＳ受信端子９５にリークしたとき、送信側とのアイソレーションが十分に高くないとＳＡＷフィルタ７２が破壊されるおそれがある。しかし、本発明では高アイソレーションが実現されるので、ＳＡＷフィルタが破壊されるようなことはない。
【００７８】
受信時の動作は、代表的にＤＣＳ受信について説明する。アンテナ７５で受信されたＤＣＳ受信信号は、アンテナ端子１０６を経てアンテナ端子９０へ入力される。このとき、制御回路７８により、スイッチング素子７９，８０，８２〜８５は非導通状態、スイッチ８１，８６が導通状態となる。それにより、受信信号は、ＳＡＷ７２で帯域外のスプリアスが除去されて雑音を低下されてから低雑音増幅回路７３で信号増幅され、周波数変換器７４でＩＦ信号または復調信号に変換され、出力端子１１０に出力される。
【００７９】
以上、本実施形態により、送受信の動作において挿入損失が低く、かつ送受信間で高いアイソレーションが得られるアンテナスイッチ回路及び高周波モジュールを実現することができる。
【００８０】
なお、本実施形態においては、送信時にスイッチング素子に印加する正電圧を大きくすることで非導通状態のスイッチング素子のバイアスが深くなるため耐電力性が向上する他、容量のバイアス依存性が小さい点にバイアスされるため高調波歪みも改善される。そのため、本発明は、ＷＣＤＭＡ（Wideband Code Division Multiplex Access）やＥＤＧＥ（Enhanced Data rates for GSM Evolution）、無線ＬＡＮ（Local Area Network）などの高線形性が要求されるデジタル変調を採用した通信方式に対しても対応が可能である。
【００８１】
また、携帯電話がシングルバンド対応である場合は、アンテナスイッチ回路７６において、スイッチング素子８２〜８６は省略され、高周波モジュール５８における送受信回路は云うまでもなく１系統になる。
【図面の簡単な説明】
【００８２】
【図１Ａ】本発明に係るスイッチング素子による第１の実施形態を説明するための平面図。
【図１Ｂ】本発明のスイッチング素子による第１の実施形態を説明するための回路図。
【図２】第１の実施形態のスイッチング素子の製造工程を説明するための第１の断面図。
【図３】第１の実施形態のスイッチング素子の製造工程を説明するための第２の断面図。
【図４】第１の実施形態のスイッチング素子の製造工程を説明するための第３の断面図。
【図５】第１の実施形態のスイッチング素子の製造工程を説明するための第４の断面図。
【図６】本発明のスイッチング素子による第２の実施形態を説明するための平面図。
【図７】本発明のスイッチング素子による第２の実施形態を説明するための鳥緻図。
【図８Ａ】本発明のスイッチング素子による第３の実施形態を説明するための平面図。
【図８Ｂ】本発明のスイッチング素子による第３の実施形態を説明するための回路図。
【図９】ｎ＋層の幅を変えてゲート間距離を変えたときの挿入損失の変化を説明するための曲線図。
【図１０Ａ】ｎ＋層に給電したときの２次高調波歪みの実測結果を示す曲線図。
【図１０Ｂ】ｎ＋層に給電したときの３次高調波歪みの実測結果を示す曲線図。
【図１０Ｃ】ｎ＋層に給電しないときの２次高調波歪みの実測結果を示す曲線図。
【図１０Ｄ】ｎ＋層に給電しないときの３次高調波歪みの実測結果を示す曲線図。
【図１１】ｎ＋層に給電ありのスイッチング素子を用いた測定回路図。
【図１２】ｎ＋層に給電なしのスイッチング素子を用いた測定回路図。
【図１３】オーミック電極−ゲート電極問容量の電圧依存性を説明するための曲線図。
【図１４】ゲート電極−ｎ＋層問容量の電圧依存性を説明するための曲線図。
【図１５】本発明のアンテナスイッチ回路及び高周波モジュールによる第４の実施形態を説明するための回路構成図。
【図１６】従来のスイッチング素子を説明するための平面図。
【図１７】一般的なＳＰＤＴスイッチを説明するための回路図。
【図１８】従来のスイッチング素子における容量増加の問題を説明するための平面図。
【図１９】本発明のスイッチング素子による第２の実施形態を説明するための別の平面図。
【符号の説明】
【００８３】
３９，４０…オーミック電極、４１，４２，４７…ゲート電極、４３…素子分離領域、４４，４６…電位安定用抵抗、４５，４８…ｎ＋電極（ｎ＋層）、５８…高周波モジュール、５９，６１…電力増幅器、６４，６７，７０，７３…低雑音増幅器、６０，６２…ローパスフィルタ、６３，６６，６９，７２…ＳＡＷフィルタ、６５，６８，７１，７４…周波数変換器、７６…アンテナスイッチ回路、７８…制御回路、７９〜８６…スイッチング素子。
【図１Ａ】
2006165224.tif 000003
【図１Ｂ】
2006165224.tif 000004
【図２】
2006165224.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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