(57)【要約】【課題】  ノイズの発生が少なく周辺回路や電子部品の誤動作を減少させることができるクロック生成回路およびそれを内蔵した半導体集積回路を提供する。【解決手段】  電圧制御発振器（１１６）を有し基準となる信号と出力発振信号を分周したフィードバック信号の位相を比較して前記電圧制御発振器の発振周波数を制御するＰＬＬ回路を備え、出力発振信号の周波数を所定の周期で変調させる機能を有するクロック生成回路（１１０）を内蔵した半導体集積回路において、ディジタル制御信号で前記変調周期を変化、またはフィードバック経路において所定の制御信号を与えることで変調周期を変化させるようにした。【選択図】  図１
2006074306.tif 000002
【特許請求の範囲】
【請求項１】
所定の回路に供給する為のクロックの発振周波数を所定の変調周期で変調させる機能を有するクロック生成回路を内蔵した半導体集積回路であって、
上記クロック生成回路は基準となる信号と電圧制御発振器の出力発振信号を分周したフィードバック信号との位相を比較する比較回路からの位相差に応じて前記電圧制御発振器の上記発振周波数を制御するＰＬＬ回路を備え、
上記PLL回路は上記電圧制御発振器と上記比較回路とを有し、
ディジタル制御信号で前記変調周期を変化させるように構成されていることを特徴とする半導体集積回路。
【請求項２】
所定の回路に供給する為のクロックの発振周波数を所定の変調周期で変調させる機能を有するクロック生成回路を内蔵した半導体集積回路であって、
上記クロック生成回路は基準となる信号と電圧制御発振器の出力発振信号を分周したフィードバック信号との位相を比較する比較回路からの位相差に応じて前記電圧制御発振器の上記発振周波数を制御するＰＬＬ回路を備え、
上記PLL回路は上記電圧制御発振器と上記比較回路とを有し、
上記フィードバック信号のフィードバック経路において所定の制御信号を与えることで前記変調周期を変化させるように構成されていることを特徴とする半導体集積回路。
【請求項３】
前記出力発振信号を分周して前記フィードバック信号を生成する分周回路の分周比を変化させることで前記出力発振信号の周波数を所定の周期で変調させることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記分周回路の分周比を変化させるタイミングを変化させることで前記変調周期を変化させる変調周期切替え回路を備えることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記変調周期切替え回路は、前記分周回路の出力信号または入力信号を分周する可変分周回路と、該可変分周回路の分周比を変更することで前記変調周期を変化させる調整回路とからなることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記変調周期切替え回路は、前記分周回路の出力信号または入力信号を分周する可変分周回路と、該可変分周回路の出力をデコードするデコーダと、該デコーダのデコード値を変更することで前記変調周期を変化させる調整回路とからなることを特徴とする請求項４に記載の半導体集積回路。
【請求項７】
前記フィードバック信号を生成する前記分周回路の分周比を変化させるための制御信号を入力するための外部端子を有することを特徴とする請求項３に記載の半導体集積回路。
【請求項８】
前記変調周期切替え回路に対して前記分周回路の分周比を変化させるタイミングを変化させることを指示するための第２制御信号を入力するための外部端子を有することを特徴とする請求項４に記載の半導体集積回路。
【請求項９】
固有振動数を有する振動子が接続可能な外部端子と、該外部端子に接続された上記振動子の上記固有振動数に応じた周波数で変化する発振信号を出力する発振回路とを備え、前記基準となる信号は、前記発振回路から出力される発振信号であることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項１０】
所定の回路に供給する為の第１クロック信号の発振周波数を所定の変調周期で変調させる機能を有するクロック生成回路を内蔵した半導体集積回路であって
上記クロック生成回路は基準となる信号と電圧制御発振器の出力発振信号を分周したフィードバック信号との位相を比較する比較回路からの位相差に応じて前記電圧制御発振器の上記発振周波数を制御するＰＬＬ回路を備え、
上記ＰＬＬ回路は上記電圧制御発振器と上記比較回路とを有し、
上記半導体集積回路はディジタル制御信号で前記変調周期を変化させるように構成され、
上記第１クロック信号により動作する第１論理回路と、前記基準となる信号もしくはそれに基づいて生成された周波数変調されていない第２クロック信号により動作する第２論理回路とを内蔵した半導体集積回路。
【請求項１１】
請求項７に記載のクロック生成回路と、該クロック生成回路により生成された上記クロックにより動作する制御回路とを内蔵し、前記制御信号は前記制御回路により生成されることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振器を備えたクロック生成回路さらにはスペクトラム拡散機能を備えたＰＬＬ（フェーズ・ロックド・ループ）回路からなるクロック生成回路を内蔵した半導体集積回路に適用して有効な技術に関し、例えばマイクロコンピュータやシステムＬＳＩなど内部回路の動作クロック信号を生成するクロック生成回路を内蔵した半導体集積回路に利用して有効な技術に関する。
【背景技術】
【０００２】
マイクロコンピュータ等の論理ＬＳＩに内蔵され動作クロック信号を生成するクロック生成回路として、水晶発振器の発振信号を基準クロックとしてそれを逓倍した高周波数のクロック信号を生成するＰＬＬ回路を使用したものがある。かかるＰＬＬ回路を使用したクロック生成回路を内蔵したＬＳＩでは、クロックの高周波数化に伴って発振回路からの放射ノイズによりコンピュータ本体や、周辺回路、外部機器等の誤動作を誘発するおそれがある。このような事態への対策として、ＰＬＬ回路にスペクトラム拡散機能を設けてクロックの周波数を変動させるようにしたＳＳＣＧと呼ばれるクロック生成用ＩＣが提供されている。
【０００３】
スペクトラム拡散は、電子部品や電子機器が放射する電磁雑音のエネルギーのスペクトルが狭い帯域に集中しないように、クロック信号の周波数を若干変調させるようなジッタを与え、放射電磁雑音のエネルギーをある周波数の帯域幅に分散させることによってそのピーク値を抑圧する技術である。図２（Ａ）には従来のＳＳＣＧ回路における周波数制御の説明図が、また図３にはそれによるスペクトラム拡散効果を表わす特性図が示されている。従来の一般的なＳＳＣＧ回路における周波数制御は、図２（Ａ）に示されているように、生成するクロックの周期よりも充分に長い所定の周期Ｔで発振周波数を所定の割合（例えば±１．５％）で変化させるというものである。
【特許文献１】特開２００３−１０１４０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の一般的なＳＳＣＧ回路における図２（Ａ）に示されているような周波数制御によるスペクトラム拡散では、一定の周期Ｔで発振周波数を変化させているため、その変調周波数によって図５（Ａ）にスペクトラム特性を拡大して示すように凹凸が生じ、特定周波数の放射ノイズのピーク値PEAKが大きくなったり、システムで使用されている他のクロック信号との配線間複合ノイズやＥＭＩ（電磁干渉）ノイズが増大したりして、周辺回路や電子部品の誤動作を招くおそれがあることが明らかになった。
【０００５】
なお、本発明に関連する技術して、特許文献１に開示されている発明がある。ただし、この先願発明は、ＰＬＬ回路のループフィルタとＶＣＯとの間に周波数変調のための加算器を設けて、ＶＣＯの制御電圧を制御することで変調を行なうとともに制御量を変化させることで変調周期を変化させるようにしている。すなわち、スペクトラム拡散のための変調制御をアナログ信号でしかもＰＬＬのフォワードパス上にて行なっており、後に明らかにされるように、スペクトラム拡散のための変調制御をディジタル信号でしかもＰＬＬのフィードバックパス上にて行なう本願発明とは、実現の仕方が異なっている。
【０００６】
本発明の目的は、ノイズの発生が少なく周辺回路や電子部品の誤動作を減少させることができるクロック生成回路およびそれを内蔵した半導体集積回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、電圧制御発振器を有し基準となる信号と出力発振信号を分周したフィードバック信号の位相を比較して前記電圧制御発振器の発振周波数を制御するＰＬＬ回路を備え、出力発振信号の周波数を所定の周期で変調させる機能を有するクロック生成回路を内蔵した半導体集積回路において、ディジタル制御信号で前記変調周期を変化、またはフィードバック経路において所定の制御信号を与えることで前記変調周期を変化させるように構成したものである。
【０００８】
上記した手段によれば、発振信号の周波数を所定の周期で変調させるため周波数スペクトラムを拡散させることができるとともに、生成されるクロック信号の周波数の変調周期が変化されるため周波数スペクトラムのピーク値を小さくすることができ、これによって、特定周波数の放射ノイズを抑え、システムで使用されている他のクロック信号との配線間複合ノイズやＥＭＩノイズを低減することができるようになる。
【発明の効果】
【０００９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本願発明に従うと、ノイズの発生が少なく周辺回路や電子部品の誤動作を減少させることができるクロック生成回路およびそれを内蔵した半導体集積回路を実現することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１は本発明に係るスペクトラム拡散機能を有するＰＬＬ型クロック生成回路の第１の実施の形態を示す回路ブロック図である。この実施例のクロック生成回路は、特に制限されるものでないが、単結晶シリコンのような１個の半導体チップに半導体集積回路として形成されている。Ｐ１〜Ｐ５は該半導体チップに設けられた外部端子（電極パッド）であり、このうちＰ１，Ｐ２は水晶振動子等の振動子１０１が接続される端子、Ｐ３，Ｐ４は外部からの制御信号が入力される端子、Ｐ５は生成されたクロックが出力される端子である。
【００１１】
この実施例のクロック生成回路１１０は、振動子１０１が接続される端子Ｐ１，Ｐ２に結合され振動子１０１にバイアス電圧を与えて該振動子の固有振動数に応じた周波数で変化する発振信号を出力する発振回路１１１、該発振回路１１１の出力をＭ分周する固定分周回路１１２、該固定分周回路１１２の分周信号とフィードバック信号との位相差を検出する位相比較回路１１３、位相差に応じた電流を出力するチャージポンプ１１４、チャージポンプ１１４の出力を平滑するループフィルタ１１５、平滑電圧に応じた周波数で発振する電圧制御発振回路（ＶＣＯ）１１６、ＶＣＯの出力をＮ分周して前記位相比較回路１１３へフィードバックする分周回路１１７からなるＰＬＬ回路により構成されている。１１８はＶＣＯの発振出力を増幅して生成クロックφ０として外部端子Ｐ４よりチップ外部へ出力するバッファである。この実施例のクロック生成回路１１０は、固定分周回路１１２の分周比Ｍを切り替えることで生成クロックφ０の周波数を切り替えることができる。
【００１２】
本実施例のクロック生成回路１１０には、さらに、カウンタ回路からなり前記分周回路１１７で分周された信号を任意の分周比で分周する可変分周回路１２１と、前記分周回路１１７の分周比Ｎに対して与える所定の変動量ΔＮを生成する変調振幅調整回路１２２と、所定の分周比Ｎに対して前記変調振幅調整回路１２２で生成された変動量ΔＮを加算したものを現在の分周比として前記分周回路１１７へ与える加算回路１２３と、前記可変分周回路１２１の計数値すなわち分周比を変化させることで変調周期を調整する変調周期調整回路１２４が設けられている。前記可変分周回路１２１は、分周比Ｎに対して前記変調振幅調整回路１２２から出力される変動量ΔＮを加算するタイミングを、加算回路１２３へ与える信号を生成する回路として動作する。
【００１３】
本実施例では、前記外部端子Ｐ３からの制御信号Ｃ０が前記変調振幅調整回路１２２に供給され、変調振幅調整回路１２２がＰ３からの制御信号Ｃ０に応じて変調振幅すなわち分周比Ｎを変化させる量ΔＮを生成するかしないかが設定されるように構成されている。また、前記外部端子Ｐ４からの制御信号Ｃ１が前記変調周期調整回路１２４に供給され、変調周期調整回路１２２がＰ４からの制御信号Ｃ１に応じて変調周期すなわち分周比ＮにΔＮを加算させるタイミングを変化させるかしないかが設定されるように構成されている。ΔＮは生成クロックφ０の周波数ｆ０を数％（例えば３％）だけ変化させるような値が選択される。
【００１４】
なお、図１の実施例では、外部端子Ｐ３，Ｐ４がそれぞれ１つずつ設けられているが、それぞれ複数個の外部端子を設ける、つまり制御信号Ｃ０，Ｃ１を複数ビットの信号として入力させて、分周比Ｎの変化量ΔＮを複数段階に設定可能にしたり、変調周期を複数段階に設定可能にしたりできるように構成しても良い。また、外部端子Ｐ３，Ｐ４をそれぞれ１つとしシリアルコードの制御信号Ｃ０，Ｃ１を与えて、ΔＮや変調周期を複数段階に設定できるように構成することも可能である。
【００１５】
次に、本実施例のクロック生成回路１１０の動作を説明する。理解を容易にするため、変調振幅調整回路１２２による制御動作と変調周期調整回路１２４による制御動作を分けて説明する。
【００１６】
図２には、変調周期調整回路１２４の出力が固定すなわち変調周期調整回路１２４がない場合に、変調振幅調整回路１２２が動作したときの生成クロックφ０の周波数ｆ０の変化の様子を示す。このうち、図２（Ａ）は変調振幅調整回路１２２によりΔＮがプラス方向とマイナス方向に同じ量だけ変化された場合つまりマクロ的な平均周波数は一定にされる場合が、また図２（Ｂ）は変調振幅調整回路１２２によりΔＮがマイナス方向へのみ変化された場合が示されている。
【００１７】
図２（Ａ），（Ｂ）より、変調振幅調整回路１２２により分周比ＮにΔＮを加算して変化させて分周回路１１７の分周比Ｎを変化させることで、生成クロックφ０の周波数ｆ０が所定の周期Ｔ０で変調されることが分かる。そして、このときの変調周期Ｔ０が可変分周回路１２１によって与えられる。生成クロックφ０の周波数ｆ０が変調されることによって、φ０のスペクトラムは図３（Ａ），（Ｂ）に示すように、変調をかけないときはそれぞれ実線のように周波数ｆ０に集中していたものが、変調振幅調整回路１２２により変調をかけるとそれぞれ破線で示すように数％だけ拡散されるようになる。
【００１８】
なお、図２（Ｂ）のようなマイナス方向のみの変調は、例えば生成されるクロックの周波数がクロックの供給を受けて動作する回路の最大動作周波数に近い場合に、動作マージンを低下させずにφ０の周波数スペクトラムを拡散させることができるという利点がある。したがって、図２（Ａ）または(Ｂ)のいずれの変調方式を適用するかは、クロックが使用される回路に応じて、その回路が動作マージンよりも動作速度を優先する場合には図２（Ａ）の変調方式を適用し、回路が動作速度よりも動作マージンを優先する場合には図２(Ｂ)の変調方式を適用すればよい。
【００１９】
図４には、変調振幅調整回路１２２と変調周期調整回路１２４が動作したときの生成クロックφ０の周波数ｆ０の変化の様子を示す。このうち、図４（Ａ）は変調周期調整回路１２４により変調周期Ｔがプラス方向とマイナス方向に同じ量ａだけ変化された場合つまりマクロ的な平均周期は一定にされる場合が、また図４（Ｂ）は変調周期調整回路１２４により変調周期Ｔがプラス方向へのみ変化された場合が示されている。クロックが使用される回路に応じて、その回路が動作マージンよりも動作速度を優先する場合には図４（Ａ）の変調周期制御を適用し、回路が動作速度よりも動作マージンを優先する場合には図４(Ｂ)の変調周期制御を適用すればよい。
【００２０】
図５には、変調振幅調整回路１２２のみ動作し変調周期調整回路１２４が動作しないときの生成クロックφ０の周波数スペクトラム分布を、また図６には、変調振幅調整回路１２２と変調周期調整回路１２４の両方が動作したときの生成クロックφ０の周波数スペクトラム分布を示す。図５および図６において、（Ｂ）はそれぞれ（Ａ）の分布の一部を拡大して示すものである。図５および図６より、変調周期調整回路１２４により変調周期Ｔを変化させることで、生成クロックφ０の周波数スペクトラム分布のピーク値PEAKを小さくできることが分かる。そして、このようにピーク値PEAKを小さくすることによって、システムで使用されている他のクロック信号との配線間複合ノイズやＥＭＩ（電磁干渉）ノイズを低減することができるようになる。
【００２１】
図７は本発明に係るスペクトラム拡散機能を有するＰＬＬ型クロック生成回路の第２の実施の形態を示す回路ブロック図である。図７において、図１と同一の回路ブロックには同一の符号を付して重複した説明は省略する。
この実施例のクロック生成回路は、変調周期を変化させるタイミングを与える可変分周回路１２１の入力を、Ｎ分周器１１７の出力でなく入力すなわち生成クロックφ０とするとともに、可変分周回路１２１の後段にデコーダ１２５を設け変調周期調整回路１２４からの制御信号によってこのデコーダ１２５のデコード値を変更することで変調周期を変化させるタイミングを変えるようにしたものである。
【００２２】
本実施例においても、第１の実施例とほぼ同様な効果が得られる。ただし、第２の実施例では可変分周回路１２１が分周する信号は周波数が一定であるのに対し、第１の実施例では変調振幅調整回路１２２により変化された分周比Ｎで分周された信号つまり周波数が変化する信号を可変分周回路１２１が分周するため、第１の実施例の方が第２の実施例よりもクロックφ０の周波数スペクトラム分布のピーク値PEAKを小さくできるという利点がある。
【００２３】
なお、図７の実施例では、デコーダ１２５を設ける代わりに、第１の実施例と同様に変調周期調整回路１２４からの制御信号によって可変分周回路１２１の計数値を変更して変調周期を変化させるタイミングを変えるようにしても良い。これとは逆に、図１の実施例において、変調周期調整回路１２４からの制御信号によってデコード値が変更されるデコーダ１２５を可変分周回路１２１の後段に設けるようにしても良い。
【００２４】
次に、上記実施例のクロック生成回路を、内部動作クロックを生成する回路として内蔵した半導体集積回路の一例としてシステムＬＳＩの構成例を、図８を用いて説明する。図８においては、図１や図７に示されているクロック生成回路１１０を構成する回路ブロックのうち発振回路１１１を除いたものが１つのブロック１１０’として示されている。
【００２５】
この実施例のシステムＬＳＩ２００は、例えば携帯型の電子機器に搭載されてシステム全体の制御や動画像のデータ処理等を行なうものある。この実施例のシステムＬＳＩには、プログラムを実行するプロセッサ２１０、外部接続されるＳＤＲＡＭ（Synchronous DRAM）等の主記憶に対してデータアクセス制御を行うメモリインターフェース２２０、動画像データのエンコードやデコードに必要な演算処理を行うコプロセッサ２３０、動画像の伸縮や符号化復号化に必要なデータ処理等を行なうビデオスケーラ２４０、外部接続される入出力機器とのデータのやり取りを行なうＩＯユニット２５０、プロセッサ２１０を介さずに直接周辺モジュール・主記憶間等のデータ転送を行なうＤＭＡ（Direct Memory Access）コントローラ２６０、プロセッサ２１０に対するタイマ割込み信号を生成したり現在時刻の計時を行なったりするタイマ回路２７０、外部デバイスとの間のシリアル通信を行なうシリアル通信インタフェース２８０などが設けられている。
【００２６】
この実施例のシステムＬＳＩ２００においては、クロック生成回路１１０’により生成された周波数可変なクロック信号φ０が、周期すなわち動作速度が変動してもかまわないプロセッサ２１０やコプロセッサ２３０、ＤＭＡコントローラ２６０に供給される一方、周期が変動すると困るタイマ回路２７０やシリアル通信インタフェース２８０には、発振回路（ＯＳＣ）１１１で生成されたクロック生成回路１１０’により周波数が変更される前のクロック信号φｓが供給されるようにされている。
【００２７】
ビデオスケーラ２４０に供給されるクロック信号もその周波数が変動すると画像の揺れのような現象として人間の目に見えてしまうおそれがあるので、発振回路（ＯＳＣ）１１１で生成されたクロック信号φｓを供給するのが望ましい。図８のシステムＬＳＩ２００においては、プロセッサ２１０やコプロセッサ２３０に供給される動作クロックφ０の周波数が変化されてスペクトラムが拡散されるため、特定周波数の放射ノイズを抑えることができるようになる。
【００２８】
さらに、この実施例においては、クロック生成回路１１０’がオンチップの回路であるため、プロセッサ２１０がプログラムに従ってクロック生成回路１１０’内の変調振幅調整回路１２２および変調周期調整回路１２４による変調振幅と変調周期を調整するための制御信号Ｃ０，Ｃ１を切り替えることで、ダイナミックに変調周期を変化させることができ、それによって周波数スペクトラムのピーク値を一層小さくすることができる。ただし、変調周期を調整するための制御信号Ｃ０，Ｃ１をプロセッサ２１０する代わりに、制御信号Ｃ０，Ｃ１を入力するための外部端子Ｐ３，Ｐ４を設けて、外部から制御信号Ｃ０，Ｃ１を変調振幅調整回路１２２および変調周期調整回路１２４に与えるように構成しても良い。
【００２９】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例においては、振動子を接続する外部端子を有するクロック生成回路に適用したものを説明したが、マイクロコンピュータやＳＳＣ方式のクロック生成用ＩＣの中には水晶振動子を接続する外部端子を有するとともにその外部端子に水晶振動子を接続せずに外部で生成されたクロック信号が入力された場合にも所望の内部クロック信号を生成することができるクロック生成回路を備えているものがあり、本発明のクロック生成回路においてもそのような回路として構成することが可能である。
【００３０】
また、前記実施例においては、生成クロックの変調が図２に示されているような三角波に従って行なわれる場合を説明したが、三角波でなくサイン波あるいは図２の三角波の斜辺の部分がサイン波状に変化する擬似三角波等に従って変調される場合にも適用することができる。
【００３１】
さらに、前記実施例においては、可変分周回路１２１とその計数値すなわち分周比を変化させることで変調周期を調整する変調周期調整回路１２４を設けてクロックの周期を変調させているが、これらの回路の代わりに乱数発生器もしくはシグマデルタ変調器を設けることで変調させるようにしても良い。シグマデルタ変調器を用いる場合には、その次数を大きくすることで一層周波数スペクトラムのピーク値を小さくすることができる。
【産業上の利用可能性】
【００３２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるシステムＬＳＩを例にとって説明したが、本発明はそれに限定されるものでなく、マイクロコンピュータやマイクロプロセッサ、ＤＳＰ（ディジタルシグナルプロセッサ）その他クロック信号によって動作する論理回路を内蔵する半導体集積回路に広く利用することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明に係るスペクトラム拡散機能を有するＰＬＬ型クロック生成回路の第１の実施の形態を示す回路ブロック図である。
【図２】（Ａ），（Ｂ）は、変調周期調整回路の出力が固定の場合に、変調振幅調整回路が動作したときの生成クロックの周波数の変化の様子をそれぞれ示すタイミングチャートである。
【図３】図２の（Ａ），（Ｂ）に対応した生成クロックのスペクトラム分布を示す特性図である。
【図４】（Ａ），（Ｂ）は、変調振幅調整回路と変調周期調整回路が動作したときの生成クロックの周波数の変化の様子をそれぞれ示すタイミングチャートである。
【図５】変調振幅調整回路のみ動作し変調周期調整回路が動作しないときの生成クロックの周波数スペクトラム分布を示す特性図である。
【図６】変調振幅調整回路と変調周期調整回路の両方が動作したときの生成クロックの周波数スペクトラム分布を示す特性図である。
【図７】本発明に係るスペクトラム拡散機能を有するＰＬＬ型クロック生成回路の第２の実施の形態を示す回路ブロック図である。
【図８】実施例のクロック生成回路を内部動作クロックを生成する回路として内蔵した半導体集積回路の一例としてシステムＬＳＩの構成例を示すブロック図である。
【符号の説明】
【００３４】
１０１  振動子
１１０  クロック生成回路
１１１  発振回路
１１２  固定分周回路
１１３  位相比較回路
１１４  チャージポンプ
１１５  ループフィルタ
１１６  電圧制御発振回路（ＶＣＯ）
１１７  フィードバック用分周回路
１１８  バッファ
１２１  可変分周回路
１２２  変調振幅調整回路
１２３  加算回路
１２４  変調周期調整回路
１２５  デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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