(57)【要約】【課題】  システムバスを介して接続される集積回路の起動時に誤動作が生じることを防ぐ。【解決手段】  システムバスを介して接続されるＡＳＩＣ−Ａ３及びＡＳＩＣ−Ｂ４を有する画像処理装置１において、電源ＩＣ１９２からの電圧の供給が停止されたＡＳＩＣ−Ｂ４を起動させるよう電圧の供給を行おうとした場合、システムバス１４０に接続されるＡＳＩＣ−Ａ３からＡＳＩＣ−Ｂ４へ電流が供給されないようにする。【選択図】  図１
2006040233.tif 000002
【特許請求の範囲】
【請求項１】
システムバスを介して接続される第１の集積回路及び第２の集積回路を有する情報処理装置であって、
前記第２の集積回路へ電圧を供給する電圧供給手段と、
前記電圧供給手段により前記第２の集積回路へ供給される電圧が所定電圧以下であるか否かを検知する検知手段と、
前記第２の集積回路へ供給される電圧が所定電圧以下であると前記検知手段が検知している場合、前記システムバスを介して前記第１の集積回路から前記第２の集積回路へ電流が供給されないよう前記システムバスの前記第２の集積回路への出力端を高インピーダンス状態とする設定手段と、
を有することを特徴とする情報処理装置。
【請求項２】
前記第１の集積回路は、前記電圧供給手段により前記第２の集積回路へ電圧を供給するか否かを制御するための制御信号を送信する制御信号送信手段を有し、
前記電圧供給手段は、前記制御信号送信手段からの制御信号に基づいて、前記第２の集積回路へ電圧を供給するか否かを切り換えることを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記第２の集積回路は、前記第２の集積回路を駆動する基準信号として所定周期のクロック信号を出力するＰＬＬ発振手段を有し、
前記ＰＬＬ発振手段は、前記電圧供給手段から前記第２の集積回路に供給される電圧が接地電圧から所定電圧になるのに応じて前記所定周期のクロック信号を出力することを特徴とする請求項１又は２のいずれかに記載の情報処理装置。
【請求項４】
前記第１の集積回路及び前記第２の集積回路は、同一の基板上に前記システムバスと共に設けられていることを特徴とする請求項１乃至３のいずれかに記載の情報処理装置。
【請求項５】
システムバスを介して接続される第１の集積回路及び第２の集積回路を有する画像処理装置であって、
前記第２の集積回路に設けられ、画像信号を入力する画像入力手段と、
前記第２の集積回路に設けられ、前記画像入力手段により入力された画像信号を処理する画像処理手段と、
前記第２の集積回路へ電圧を供給する電圧供給手段と、
前記電圧供給手段により前記第２の集積回路へ供給される電圧が所定電圧以下であるか否かを示す信号を前記第１の集積回路へ送信する送信手段と、
前記第１の集積回路に設けられ、前記送信手段から前記所定電圧以下の電圧状態であることを示す信号を受信している場合、前記システムバスを介して前記第１の集積回路から前記第２の集積回路へ電流が供給されないよう前記システムバスの前記第２の集積回路への出力端を高インピーダンス状態とする設定手段と、
を有することを特徴とする画像処理装置。
【請求項６】
前記第２の集積回路に設けられ、前記画像処理手段により画像処理された画像信号を送信する画像信号送信手段と、
前記画像信号送信手段から送信された画像信号に基づいて記録媒体に画像を形成する画像形成手段とを有することを特徴とする請求項５に記載の画像処理装置。
【請求項７】
前記第１の集積回路は、前記電圧供給手段により前記第２の集積回路へ電圧を供給するか否かを制御するための制御信号を送信する制御信号送信手段を有し、
前記電圧供給手段は、前記制御信号送信手段からの制御信号に基づいて、前記第２の集積回路へ電圧を供給するか否かを切り換えることを特徴とする請求項５又は６のいずれかに記載の画像処理装置。
【請求項８】
前記第１の集積回路に設けられ、前記画像入力手段に画像信号が入力されるか否かを判定する判定手段を有し、
前記制御信号送信手段は、前記画像入力手段に対して所定時間に渡って前記画像信号が入力されないと前記判定手段が判定したことに応じて前記第２の集積回路への電圧供給を停止させるよう前記電圧供給手段に制御信号を送信し、前記画像入力手段に対して前記画像信号が入力される前記判定手段が判定したことに応じて前記第２の集積回路への電圧供給を開始させるよう前記電圧供給手段に制御信号を送信することを特徴とする請求項７に記載の画像処理装置。
【請求項９】
前記画像入力手段は、外部装置から受信した画像信号を入力することを特徴とする請求項５乃至８のいずれかに記載の画像処理装置。
【請求項１０】
原稿画像を画像信号として読取る原稿読取り手段を有し、
前記画像入力手段は、前記原稿読取り手段が読取った前記画像信号を入力することを特徴とする請求項５乃至８のいずれかに記載の画像処理装置。
【請求項１１】
前記第２の集積回路は、前記第２の集積回路を駆動する基準信号として所定周期の発振クロック信号を出力するＰＬＬ発振手段を有し、
前記ＰＬＬ発振手段は、前記電圧供給手段から前記第２の集積回路に供給される電圧が接地電圧から所定電圧になるのに応じて前記所定周期のクロック信号を出力することを特徴とする請求項５乃至１０のいずれかに記載の画像処理装置。
【請求項１２】
前記第１の集積回路及び前記第２の集積回路は、同一の基板上に前記システムバスと共に設けられていることを特徴とする請求項５乃至１１のいずれかに記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置及び画像処理装置に関する。
【背景技術】
【０００２】
従来から、演算プロセッサ等を有する複数の集積回路（例えばＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を、共通のシステムバスを介して接続することで、集積回路システムを構成することが知られている。このような集積回路システムにおいては、システムバスに接続される特定の集積回路を、例えばバージョンアップのためにシステムバスから切り離すことが要求される場合がある。そして、特定の集積回路をシステムバスから切り離す場合に、その集積回路を切り離すことによるシステム全体への影響がないように、切り離すべき集積回路がシステムバスに出力する出力信号を高インピーダンス状態（集積回路への出力端子が内部回路から切り離されたのと同じ状態）にすることが知られている（例えば、特許文献１参照。）。
【特許文献１】特開平６−３３７７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年は、システムバスに接続される複数の集積回路のうち、動作をさせる必要のない集積回路については電源の供給を停止させることで、システム全体としての消費電力を低減させることが望まれている。ところが、電源の供給が停止された集積回路を再び動作させるよう電源の供給を行おうとした場合、システムバスに接続される他の集積回路からシステムバスを介して電流が流入する場合があり、電流が流入したことにより停止中の集積回路の電源ラインが０Ｖではなく所定の電圧まで上昇してしまうことがある。そして、このことにより、停止中の集積回路の起動がうまくいかず、当該集積回路が誤動作してしまうという問題がある。
【０００４】
本発明は、上記の問題点を鑑みてなされたものであり、システムバスを介して接続される第１の集積回路及び第２の集積回路を有する情報処理装置又は画像処理装置において、電源の供給が停止された第２の集積回路を再び動作させるよう電源の供給を行おうとした場合、システムバスに接続される第１の集積回路から第２の集積回路へ電流が供給されないようにすることで、第２の集積回路の起動時に誤動作が生じることを防ぐことを目的とする。
【課題を解決するための手段】
【０００５】
上記の目的を達成するために本発明は、システムバスを介して接続される第１の集積回路及び第２の集積回路を有する情報処理装置であって、第２の集積回路へ電圧を供給する電圧供給手段と、電圧供給手段により第２の集積回路へ供給される電圧が所定電圧以下であるか否かを検知する検知手段と、第２の集積回路へ供給される電圧が所定電圧以下であると検知手段が検知している場合、システムバスを介して第１の集積回路から第２の集積回路へ電流が供給されないようシステムバスの第２の集積回路への出力端を高インピーダンス状態とする設定手段とを有することを特徴とする。
【０００６】
また、本発明は、システムバスを介して接続される第１の集積回路及び第２の集積回路を有する画像処理装置であって、第２の集積回路に設けられ、画像信号を入力する画像入力手段と、第２の集積回路に設けられ、画像入力手段により入力された画像信号を処理する画像処理手段と、第２の集積回路へ電圧を供給する電圧供給手段と、電圧供給手段により第２の集積回路へ供給される電圧が所定電圧以下であるか否かを示す信号を第１の集積回路へ送信する送信手段と、第１の集積回路に設けられ、送信手段から所定電圧以下の電圧状態であることを示す信号を受信している場合、システムバスを介して第１の集積回路から第２の集積回路へ電流が供給されないようシステムバスの第２の集積回路への出力端を高インピーダンス状態とする設定手段とを有することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、システムバスを介して接続される第１の集積回路及び第２の集積回路を有する情報処理装置又は画像処理装置において、電源の供給が停止された第２の集積回路を再び動作させるよう電源の供給を行おうとした場合、システムバスに接続される第１の集積回路から第２の集積回路へ電流が供給されないようにすることで、第２の集積回路の起動時に誤動作が生じることを防ぐことができる。
【発明を実施するための最良の形態】
【０００８】
以下に、本発明の好適な実施形態について図面を参照しつつ説明する。
【０００９】
図１は、画像処理装置の構成を示すブロック図である。
【００１０】
図１において、１は画像処理装置であり、ネットワーク等のインターフェースを介して外部装置であるホストコンピュータ１１３から受信した画像データを後述する画像処理部２にて処理するとともに、画像処理部２にて画像処理された画像データを画像形成部１１５にて記録用紙に例えばトナー像やインク像として形成する装置である。
【００１１】
また、図１において３は、画像処理部２に設けられるＡＳＩＣ−Ａであり、画像処理部２の全体を制御するためのものである。そして、ＡＳＩＣ−Ａ３は、画像処理部２の全体を制御するためのＣＰＵ１０８、ＡＳＩＣ−Ａ３の各部を駆動するための基準動作クロックを生成するためのＰＬＬ発振器１５０、ＡＳＩＣ−Ａ３に接続されるＲＯＭ１０５からデータを読み出すためのＲＯＭコントローラ１１７、ＡＳＩＣ−Ａ４に接続されるＲＡＭ１０６へのデータの送受信を制御するためのＲＡＭコントローラ１１８等を有する。なお、ＡＳＩＣ−Ａ３におけるＣＰＵ１０８、ＲＯＭコントローラ１０７、ＲＡＭコントローラ１１８は、後述するＡＳＩＣ−Ｂ４へとデータの送受信をするためのＡＳＩＣ−Ａシステムバス１０３へと接続されている。
【００１２】
また、図１において４は、画像処理部２に設けられるＡＳＩＣ−Ｂであり、ホストコンピュータ１１３から受信した画像データを処理するとともに、後述する画像形成部１１５へ画像形成すべき画像データを送信する。１９２は電源ＩＣであり、電源供給線１９１を介してＡＳＩＣ−Ａ３へ電源を供給し、電源供給線１９３、ＦＥＴスイッチ１９７及び電源供給線１９４を介してＡＳＩＣ−Ｂ４へ電源を供給するためのＩＣである。ここで、ＦＥＴスイッチ１９７は、電源ＩＣ１９２からＡＳＩＣ−Ｂ４へ電源電圧を供給するか否かを切り換えるためのスイッチであり、ＡＳＩＣ−Ａから制御信号線１９５を介して入力される電源供給のための制御信号に応じて電源電圧を供給するか否かが切り換えられる。
【００１３】
１０１は画像処理装置１とホストコンピュータ１１３との通信を行うためのホストＩ／Ｆ部（ホストインターフェース部）であり、ホストコンピュータ１１３からプリンタ固有の言語（ページ記述言語）で記述された印刷コードデータや画像データを受信するとともに、画像処理装置１からホストコンピュータ１１３へ画像処理装置１の装置状態を示すステータス信号を送信するためのものである。１０２はスキャナＩ／Ｆ部であり、画像処理装置１が備えるスキャナ部１１４から入力される画像データを画像処理部２へ入力するためのインターフェースを行うものである。ここで、スキャナ部１１４とは、原稿上の原稿画像を画像信号として読取るものであり、読取った画像信号をスキャナＩ／Ｆ１０２を介して画像処理部２へ入力するためのものである。１０４は画像識別部であり、画像データ（画像信号）の種類すなわちカラー画像かモノクロ画像か、テキスト画像かイメージ画像か、或いは図形データかなどの判別を行うためのものである。１０５はＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）であり、画像処理部２の全体を制御するための制御プログラムが格納されている。そして、画像処理部２を制御するＣＰＵ１０８は、ＲＯＭコントローラ１１７を介してＲＯＭ１０５から読み出された制御プログラムに基づいて画像処理部２を制御する。１０６はＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であり、ＣＰＵ１０８が各種処理をする際のワークメモリとして利用される。また、ＲＡＭ１０６は、ホストＩ／Ｆ部１０１からＡＳＩＣ−Ｂシステムバス１１６、システムバス１４０、ＡＳＩＣ−Ａシステムバス１０３という相互に電気的に接続されたバスを介して入力される画像データを格納するためのバッファ等としても利用される。なお、入力される画像データとしては、ホストＩ／Ｆ１０１を介して入力されるホストコンピュータ１１３からの画像データ、及びスキャナＩ／Ｆ１０２を介して入力されるスキャナ部１１４からの画像データがある。そして、ＲＡＭ１０６へのアクセスはＲＡＭコントローラ１１８により制御される。１０７は操作パネルであり、コピー動作（スキャナ部１１４から入力される画像データを画像形成部１１５にて用紙上に画像として形成する動作）やプリント動作（ホストコンピュータ１１３から入力される画像データを画像形成部１１５にて用紙上に画像として形成する動作）をする際に、画像処理装置２の操作者（ユーザ）が各種の設定（例えば、コピー動作におけるコピー部数の設定や拡大・縮小率の設定）をするために用いられるものである。なお、操作パネル１０７は、コピー動作時のコピー動作状況（設定されたコピー部数についての進捗状況等）やプリント動作時のプリント動作状況（ホストコンピュータ１１３におけるプリンタドライバにて設定されたプリント部数についての進捗状況等）、その他の画像処理装置２の動作状況（画像形成部１１５における用紙詰まりのエラー状態等）を操作者（ユーザ）に報知することができる。１０９は圧縮・伸張部であり、スキャナ部１１４にて読取った画像データをＲＡＭ１０６へ格納するために圧縮する処理や、ＲＡＭ１０６に格納された圧縮された画像データを画像形成部１１５にて出力するために伸張する���理を行うものである。また、圧縮・伸張部１０９は、ホストＩ／Ｆ部１０１を介してホストコンピュータ１１３から受信したページ記述言語にて記述された画像データを画像形成部１１５にて画像形成可能な画像データへ展開する過程で一時的に画像データを圧縮・伸張したりする。１１０は画像データの回転器であり、例えばスキャナ部１１４で読取った画像データを、９０度、１８０度、２７０度回転するためのものである。１１１はエンジンＩ／Ｆ部であり、画像形成部１１５に対して画像データを出力するためのものである。１０３はＡＳＩＣ−Ａ３のシステムバスであり、１１６はＡＳＩＣ−Ｂ４のシステムバスであり、両者はシステムバス１４０によって互いに接続される。１２１は画像処理部２の外部に設けられる外部記憶装置であり、外部記憶装置コントローラ１２０によって制御される。外部記憶装置１２１には、ホストＩ／Ｆ１０１を介して入力されるホストコンピュータ１１３からの画像データや、スキャナＩ／Ｆ１０２を介して入力されるスキャナ部１１４からの画像データなどが記憶される。１５０はＡＳＩＣ−Ａ３に内蔵されたＰＬＬ発振器であり、１６０はＡＳＩＣ−Ｂ４に内蔵されたＰＬＬ発振器であり、各々の発振器は、ＡＳＩＣ外部から供給されるリファレンスクロックを元にＡＳＩＣ−Ｂ４を動作させるための所定周期のクロック信号を生成し、ＡＳＩＣ―Ｂ４の内部モジュールに供給している。そして、ＡＳＩＣ−Ｂ４の内部モジュールは、ＰＬＬ発振器１６０からの所定周期のクロック信号を基準信号として動作する。なお、ＰＬＬ発振器１６０は、ＡＳＩＣ―Ｂ４の電源端子電圧が電源ＩＣ１９２及びＦＥＴスイッチ１９７からなる電圧供給部からＡＳＩＣ−Ｂ４に供給される電圧が接地電圧から所定電圧（電源ＩＣ１９２の電源電圧Ｖｄｄ）になるのに応じて所定周期のクロック信号を出力するものである。
【００１４】
１７０はＡＳＩＣ−Ａ３用のリセットＩＣであり、１８０はＡＳＩＣ−Ｂ４用のリセットＩＣである。リセットＩＣ１７０は電源ＩＣ１９２からＡＳＩＣ−Ａ３に供給される電源電圧（Ｖｄｄ）が電源ＩＣが供給し得る電源電圧（Ｖｄｄ）より低い所定のリセット電圧以下であるか否かを検知するものである。そして、リセットＩＣ１７０は、電源ＩＣ１９２からＡＳＩＣ−Ａ３に供給される電源電圧（Ｖｄｄ）が所定のリセット電圧以下である場合はリセット状態を示す信号をＡＳＩＣ−Ａ３へ通知するとともに、リセット電圧より大きい場合はリセット解除状態を示す信号をＡＳＩＣ−Ａ３へ通知する。また、リセットＩＣ１８０は電源ＩＣ１９２からＡＳＩＣ−Ｂ４に供給される電源電圧（Ｖｄｄ）が電源ＩＣ１９２が供給し得る電源電圧（Ｖｄｄ）より低い所定のリセット電圧以下であるか否かを検知するものである。そして、リセットＩＣ１８０は、電源ＩＣ１９２からＡＳＩＣ−Ｂ４に供給される電源電圧（Ｖｄｄ）が所定のリセット電圧以下である場合はリセット状態を示す信号をＡＳＩＣ−Ｂ４及びＡＳＩＣ−Ａ３へ通知するとともに、リセット電圧より大きい場合はリセット解除状態を示す信号をＡＳＩＣ−Ｂ４及びＡＳＩＣ−Ａ３へ通知する。
【００１５】
なお、ＡＳＩＣ−Ａ３及びＡＳＩＣ−Ｂ４は、同一の基板状にシステムバス（ＡＳＩＣ−Ａシステムバス１０３、システムバス１４０及びＡＳＩＣ−Ｂシステムバス１１６が電気的に接続されたもの）とともに設けられている。
【００１６】
次に、ＡＳＩＣ−Ａ３の詳細について、図２を用いつつ説明する。
【００１７】
図２において、ＡＳＩＣ−Ａ３はＩ／Ｏバッファ部２０１と機能ロジック部２０２を有する。機能ロジック部２０２は、図１に示すＣＰＵ１０８、ＲＯＭコントローラ１１７、ＲＡＭコントローラ１１８等のＡＳＩＣ−Ａシステムバス１０３を介して互いに接続された機能ブロックを含むものである。ＡＳＩＣ−Ａ３における出力信号２０４は、Ｉ／Ｏバッファ部２０１の双方向バッファ２０８を介して機能ロジック部２０２からシステムバス１４０へ送信される。ここで、双方向バッファ１０８を介してＡＳＩＣ−Ａ３から出力される信号とは、後述するシステムバス１４０上で双方向の送受信がなされるデータ信号４０３に相当するものである。
【００１８】
また、ＡＳＩＣ−Ａ３における出力信号２０６は、Ｉ／Ｏバッファ部２０１の出力バッファ２１２を介して機能ロジック部２０２からシステムバス１４０へ送信される。ここで、出力バッファ２１２を介してＡＳＩＣ−Ａ３から出力される信号とは、後述するシステムバス１４０上でＡＳＩＣ−Ａ３からＡＳＩＣ−Ｂ４へ送信されるトランザクション開始信号４００、アドレス信号４０１、リード／ライト信号４０２に相当する。すなわち、図２に記載された出力バッファ２１２はＩ／Ｏバッファ部２０１が有する複数の出力バッファ２１２を代表して１つのみ記載したものであり、前述のトランザクション開始信号４００、アドレス信号４０１、リード／ライト信号４０２に対応する出力バッファ２１２が各々設けられているものとする。
【００１９】
２０５は、双方向バッファ２０８を介した出力信号２０４の出力を行うか否かを設定する双方向バッファ出力イネーブル信号であり、機能ロジック部２０２からＩ／Ｏバッファ部２０１のＯＲゲート２２０に出力される信号である。また、２０７は、出力バッファ２１２を介した出力信号２０６の出力を行うか否かを設定する双方向バッファ出力イネーブル信号であり、機能ロジック部２０２からＩ／Ｏバッファ部２０１のＯＲゲート２２１に出力される信号である。
【００２０】
２１３は、入力バッファでありＡＳＩＣ−Ａ３の電源電圧を検知するリセットＩＣ１７０からのリセット信号が入力されるとともに、リセットＩＣ１７０からの信号を機能ロジック部２０２及びＯＲゲート２２０、２２１へ出力する。２１６は、入力バッファでありＡＳＩＣ−Ｂ４の電源電圧を検知するリセットＩＣ１８０からの信号が入力されるとともに、リセットＩＣ１８０からの信号を機能ロジック部２０２及びＯＲゲート２２０、２２１へ出力する。
【００２１】
ここで、ＯＲゲート２２０は入力される３種の信号（リセットＩＣ１７０からの信号２１４、リセットＩＣ１８０からの信号２１５、機能ロジック部２０２からの双方向バッファ出力イネーブル信号２０５）のいずれか１つがインアクティブ（ローアクティブの信号における“Ｈ（ハイ）”）であれば、双方向出力バッファ２０８からの出力信号２０４の出力をイネーブルにする。従って、機能ロジック部２０２が双方向バッファからの出力を許可しており（双方向バッファ出力イネーブル信号が“Ｌ”）、ＡＳＩＣ−Ａ３へ電源ＩＣ１９２からリセット電圧より大きい電圧が供給されている（リセット信号２１４が“Ｌ”）場合において、ＡＳＩＣ−Ｂ４へ電源ＩＣ１９２からリセット電圧以下の電圧しか供給されていない状態であれば（リセット信号２１５が“Ｈ”）、ＯＲゲート２２０からスリーステートの出力バッファ２２２へは、ディセーブル信号が出力される。これにより、出力バッファ２２２は、ＡＳＩＣ−Ａシステムバス１０３の出力信号２０４が送信される信号線とシステムバスのデータ信号４０３が送信される信号線とを電気的に切り離された状態（高インピーダンス状態）とする。この場合、ＡＳＩＣ−Ａ３のシステムバス１０３の終端であるＩ／Ｏバッファ部２０１からＡＳＩＣ−Ｂ４へ電流が供給されないような状態となるので、ＡＳＩＣ−Ｂ４のリセット状態が解除される場合に、ＡＳＩＣ−Ｂ４の電源電圧が接地電位から立ち上がり、ＰＬＬ発振器１６０の誤動作等を引き起こすことを防止できる。
【００２２】
また、ＯＲゲート２２０と同様に、ＯＲゲート２２１は入力される３種の信号（リセットＩＣ１７０からの信号２１４、リセットＩＣ１８０からの信号２１５、機能ロジック部２０２からの出力バッファ出力イネーブル信号２０７）のいずれか１つがインアクティブ（ローアクティブの信号における“Ｈ（ハイ）”）であれば、出力バッファ２２１からの出力信号２０６の出力をイネーブルにする。従って、機能ロジック部２０２が出力バッファからの出力を許可しており（出力バッファ出力イネーブル信号が“Ｌ”）、ＡＳＩＣ−Ａ３へ電源ＩＣ１９２からリセット電圧より大きい電圧が供給されている（リセット信号２１４が“Ｌ”）場合において、ＡＳＩＣ−Ｂ４へ電源ＩＣ１９２からリセット電圧以下の電圧しか供給されていない状態であれば（リセット信号２１５が“Ｈ”）、ＯＲゲート２２１からスリーステートの出力バッファ２１２へは、ディセーブル信号が出力される。これにより、出力バッファ２１２は、ＡＳＩＣ−Ａシステムバス１０３の出力信号２０６が送信される信号線とシステムバスのトランザクション開始信号４００、アドレス信号４０１又はリード／ライト信号４０２が送信される信号線とを電気的に切り離された状態（高インピーダンス状態）とする。この場合、ＡＳＩＣ−Ａ３のシステムバス１０３の終端であるＩ／Ｏバッファ部２０１からＡＳＩＣ−Ｂ４へ電流が供給されないような状態となるので、ＡＳＩＣ−Ｂ４のリセット状態が解除される場合に、ＡＳＩＣ−Ｂ４の電源電圧が接地電位から立ち上がり、ＰＬＬ発振器１６０の誤動作等を引き起こすことを防止できる。
【００２３】
ここで、図７及び図８を用いてＡＳＩＣ−Ｂ４を起動する際におけるＰＬＬ発振器１６０等の誤動作の原因について説明する。
【００２４】
図７は、ＡＳＩＣ−Ｂ４への電源供給が停止されているときにＡＳＩＣ−Ａ３のシステムバス１４０への出力端を低インピーダンス状態とする場合のＡＳＩＣ−Ｂ４の電源端子電圧を示す図である。図８は、ＡＳＩＣ−Ｂ４への電源供給が停止されているときにＡＳＩＣ−Ａ３のシステムバス１４０への出力端を高インピーダンス状態とする場合のＡＳＩＣ−Ｂ４の電源端子電圧を示す図である。
【００２５】
図７で、Ｉ／Ｏバッファ部２０１は、双方向バッファ２０８及び出力バッファ２１２をＡＳＩＣ−Ａ３システムバス１０３とシステムバス１４０が電気的に接続された状態（低インピーダンス状態）に設定するので、ＡＳＩＣ−Ａ３のＡＳＩＣ−Ａシステムバス１０３の出力端から、ＡＳＩＣ−Ｂ４へシステムバス１４０を介して電流が供給されうる状態となる。そして、このような状態においては、電源ＩＣ１９２からＡＳＩＣ−Ｂ４への電源供給を停止してもＡＳＩＣ−Ｂ４の電源端子電圧が０Ｖとはならず、システムバス１４０を介してＡＳＩＣ−Ａ３から入力される電流により所定電圧だけ高い電源端子電圧となってしまう。そして、このような状態にあっては、ＡＳＩＣ−Ｂ４を起動させるべく電源ＩＣ１９２からＡＳＩＣ−Ｂ４への電源供給を開始するときにＡＳＩＣ−Ｂ４の電源端子電圧は所定電圧から立ち上がることとなり、０Ｖから立ち上がることを前提として設計されるＰＬＬ発振器１６０等は誤動作をして（例えば、一定の周波数を発振しない）しまうという問題が生じえる。
【００２６】
これに対し、図８では、Ｉ／Ｏバッファ部２０１は、双方向バッファ２０８及び出力バッファ２１２をＡＳＩＣ−Ａ３システムバス１０３とシステムバス１４０が電気的に接続されない状態（高インピーダンス状態）に設定するので、ＡＳＩＣ−Ａ３のＡＳＩＣ−Ａシステムバスの出力端から、ＡＳＩＣ−Ｂ４へシステムバス１４０を介して電流が供給されない状態となる。そして、このような状態においては、電源ＩＣ１９２からＡＳＩＣ−Ｂ４への電源供給を停止するとＡＳＩＣ−Ｂ４の電源端子電圧は０Ｖとなり、システムバス１４０を介してＡＳＩＣ−Ａ３から入力される電流により所定電圧だけ高い電源端子電圧となってしまうことはない。そして、このような状態にあっては、ＡＳＩＣ−Ｂ４を起動させるべく電源ＩＣ１９２からＡＳＩＣ−Ｂ４への電源供給を開始するときにＡＳＩＣ−Ｂ４の電源端子電圧は０Ｖから立ち上がることとなり、０Ｖから立ち上がることを前提として設計されるＰＬＬ発振器１６０等は誤動作をしない。なお、システムバス１４０を介してＡＳＩＣ−Ａ３からＡＳＩＣ−Ｂへ電流が流れる場合にＡＳＩＣ−Ｂ４の電源端子電圧が所定電圧だけ０Ｖより高くなってしまうのは、ＡＳＩＣ−Ｂ４システムバス１１６とＡＳＩＣ−Ｂ４の電源端子とは回路上のいずれかの箇所にて電気的に接続された状態となりうるからである。
【００２７】
ここで、前述したＡＳＩＣ−Ｂ４の機能ロジック（例えば、ＰＬＬ発振器）の誤動作を防止するために、ＡＳＩＣ−Ｂ４がスリープ状態のときにＡＳＩＣ−Ａ３からシステムバス１４０への出力端を高インピーダンス状態とする方法ではなく、ＡＳＩＣ−Ａ３とＡＳＩＣ−Ｂ４を接続するシステムバス１４０の途中にバッファＩＣ１９６を設け、ＳＩＣ−Ｂ４へ電源が供給されるときは、ＦＥＴスイッチをＯＦＦ状態とする制御信号１９５に連動させてバッファＩＣ１９６を高インピーダンス状態とする方法も有効である（図９参照）。しかし、この方法では、システムバス１４０にバッファＩＣ１９６を設ける必要があることから、コストの観点・小型化の観点では不利であるので前述した方法がより望ましい。
【００２８】
次に、図３を用いてＡＳＩＣ−Ａ３とＡＳＩＣ−Ｂ４の接続構成について説明する。
【００２９】
図３において１４０はシステムバスであり、ＡＳＩＣ−Ａ３からＡＳＩＣ−Ｂ４内部の機能ロジック部にアクセスする信号線として、バストランザクションの開始を指示するトランザクション開始信号４００、リードトランザクションかライトトランザクションかを示すリード／ライト信号４００、アドレス信号４０２、データ信号４０３を有する。
【００３０】
そして、図４は、図３で示す接続構成に基づいてＡＳＩＣ−Ａ３からＡＳＩＣ−Ｂ４へデータの書き込みを行うライトトランザクションにおける各信号線の出力信号のタイミングチャートである。
【００３１】
図４においてシステムクロックとは、ＰＬＬ発振器１５０から生成される所定周期のクロック信号を示すものであり、Ｔ１、Ｔ２・・・の各々が１周期に相当する。なお、ＡＳＩＣ−Ａ３の各部は、システムクロックを基準信号として動作する。図４のＴ１サイクルにおいて、ＡＳＩＣ―Ａ３はトランザクションの開始を示すトランザクション開始信号４００を確定すると共に、アドレス信号４０１、リード／ライト信号４０２をシステムバス１４０上へ送信する。続くＴ２サイクルで、ＡＳＩＣ−Ａ３はデータ信号４０３をシステムバス１４０上へ送信する。そして、Ｔ２、Ｔ３、Ｔ４期間ではＡＳＩＣ−Ｂ４からＡＳＩＣ−Ａ３へのレディ信号が確定されないため、ＡＳＩＣ−Ａ３は書き込みデータをシステムバス１４０上に保持したまま待機状態となる。Ｔ５サイクルにおいて、ＡＳＩＣ−Ｂ４はＡＳＩＣ−Ａ３からの信号を受信可能な状態になったことを示すレディ信号４０４を確定する。そして、ＡＳＩＣ−Ｂ４は、Ｔ５サイクルの終わりでＡＳＩＣ−Ａ３からの書き込みデータ４０３を取り込む。以上の動作により、ＡＳＩＣ−Ａ３からＡＳＩＣ−Ｂ４へのライトトランザクションサイクルが終了する。
【００３２】
次にＡＳＩＣ−Ｂ４からのデータのＡＳＩＣ−Ａ３への読み込みを行うリードトランザクションのタイミングチャートを図５に示す。
【００３３】
図５のＴ１サイクルにおいて、ＡＳＩＣ−Ａ３はトランザクションの開始を示すトランザクション開始信号４００を確定すると共に、アドレス信号４０１、リード／ライト信号４０２をシステムバス１４０上へ送信する。続くＴ２、Ｔ３、Ｔ４期間ではＡＳＩＣ−Ｂ４からＡＳＩＣ−Ａ３へのレディ信号が確定されないため、ＡＳＩＣ−Ａ３は書き込みデータをシステムバス１４０条に保持したまま待機状態となる。Ｔ５サイクルにおいて、ＡＳＩＣ−Ｂ４はＡＳＩＣ−Ａ３へのデータを送信可能な状態になったことを示すレディ信号４０４を確定する。そして、ＡＳＩＣ−Ａ３は、Ｔ５サイクルの終わりでＡＳＩＣ−Ｂ４からの読み込みデータ４０３を取り込む。以上の動作により、ＡＳＩＣ−Ｂ４からのリードランザクションサイクルが終了する。
【００３４】
次に、ＡＳＩＣ−Ｂ４を非動作状態とすることについて図６のフローチャートを用いつつ説明する。
【００３５】
近年は、システムバスに接続される複数の集積回路のうち、動作をさせる必要のない集積回路については電源の供給を停止させることで、システム全体としての消費電力を低減させることが望まれている。そして、画像処理装置１は、ホストＩ／Ｆ部１０１やスキャナＩ／Ｆ部１０２に入力される画像データに基づいて、画像形成部１１５にて用紙上に画像を形成するものである。画像処理装置１は、必ずしも常時動作をしているわけではなく、ＡＳＩＣ−Ｂ４における画像データの処理や、画像形成部１１５における画像形成処理をしている時間は、何らそれらの動作をすることなく画像データがホストＩ／Ｆ部１０１やスキャナＩ／Ｆ部１０２に入力されるのを待機している時間よりも短いことが多い。そして、待機している時間に、ＡＳＩＣ―Ｂ４や画像形成部１１５に電源を供給し続けることは、電力を消費しつづけることとなり、省電力の観点からは望ましくない。そこで、画像処理装置１に所定時間（例えば、１５分）に渡って画像データが入力されない場合に、画像処理装置１を非動作状態（以下スリープ状態）へ移行させる動作について、図６のフローチャートを用いて説明する。
【００３６】
図６は、ＡＳＩＣ−Ａ３のＣＰＵ１０８により制御される、画像処理装置の動作状態の移行を示すフローチャートである。
【００３７】
ステップＳ６０１で、ＣＰＵ１０８は、画像処理装置１がスリープ状態であるか否かを判定し、画像処理装置１がスリープ状態であればステップＳ６０４へ移行し、画像処理装置１が準備状態（以下、スタンバイ状態）であればステップＳ６０２へ移行する。ここで、スリープ状態とは、電源ＩＣ１９２からＡＳＩＣ−Ｂ４へ電源電圧が供給されておらず、画像形成部１１５へも電源電圧が供給されていない状態をいい、スタンバイ状態とは、電源ＩＣ１９２からＡＳＩＣ−Ｂ４へ電源電圧が供給されており、画像形成部１１５へも電源電圧が供給されている状態をいう。
【００３８】
ステップＳ６０２で、ＣＰＵ１０８は、スタンバイ状態にある画像処理装置１をスリープ状態へ移行させる必要があるか否かを判定すべく、ホストコンピュータ１１３からホストＩ／Ｆ部１０１へ画像データが入力されるか否かを判定する。詳細には、信号線１９８を介してＡＳＩＣ−Ａ３に入力されるホストコンピュータ１１３からの信号に基づいてＣＰＵ１０８が判定する。そして、ＣＰＵ１０８は、信号線１９８を介してＡＳＩＣ−Ａ３に入力されるホストコンピュータ１１３からの画像データ又は画像形成に関する制御コマンドが所定時間（例えば、１５分）に渡って入力されないと判定した場合はステップＳ６０３へ移行する。一方、ＣＰＵ１０８は、画像データ又は画像形成に関する制御コマンドが入力されない時間が所定時間に満たない場合は、再びステップＳ６０２を実行する。
【００３９】
ステップＳ６０３で、ＣＰＵ１０８は、制御信号線１９５を介してＦＥＴスイッチをＯＦＦ状態へ移行させる信号を送信する。その信号を受信したＦＥＴスイッチ１９７は、電源ＩＣ１９２からＡＳＩＣ−Ｂ４へ電源を供給する状態から供給しない状態へ切り換える。また、ＡＳＩＣ−Ａ３は、ＡＳＩＣ−Ｂ４を電源供給停止状態に移行させるのに先立って、画像形成部１１５に対する電源（不図示）からの電源供給を停止させるための制御信号を、システムバス１４０を介してＡＳＩＣ−Ｂ４へ送信する。なお、前述したように、ＡＳＩＣ−Ａ３のＩ／Ｏバッファ部２０１は、画像処理装置１がスリープ状態へ移行してＡＳＩＣ−Ｂ４への電源の供給が停止されたことにより（ＡＳＩＣ−Ｂ４からのリセット信号が“Ｌ”となったことにより）、双方向バッファ２０８及び出力バッファ２１２の出力端を高インピーダンス状態とする。
【００４０】
一方、ステップＳ６０１にて画像処理装置１がスリープ状態であると判定された場合、ステップＳ６０４でＣＰＵ１０８は、ホストコンピュータ１１３から画像データ又は画像形成に関する制御コマンドの入力があるか否かを信号線１９８からの信号に基づいて判定する。ＣＰＵ１０８は、画像データまたは画像形成に関する制御コマンドの入力があると判定した場合は、画像処理装置１をスリープ状態からスタンバイ状態へ移行させるべく、ステップＳ６０５へ移行する。
【００４１】
ステップＳ６０５で、ＣＰＵ１０８は、制御信号線１９５を介してＦＥＴスイッチをＯＮ状態へ移行させる信号を送信することで、電源ＩＣ１９２からＡＳＩＣ−Ｂ４への電源供給を開始させる。また、ＡＳＩＣ−Ａ３は、ＡＳＩＣ−Ｂ４を電源供給状態に移行させた後、画像形成部１１５に対する電源（不図示）からの電源供給を開始させるための制御信号を、システムバス１４０を介してＡＳＩＣ−Ｂ４へ送信する。
【００４２】
ステップＳ６０６で、ＣＰＵ１０８は、スタンバイ状態へ移行した画像処理装置１による画像データの用紙への画像形成を行わせるため、所定のコマンドをＡＳＩＣ−Ｂ４へ送信することにより、ＡＳＩＣ−Ｂ４における画像データの画像処理、および画像形成部１１５における画像データの用紙への画像形成を行わせる。
【００４３】
以上説明したように、本実施形態によれば、システムバスを介して接続される第１の集積回路（ＡＳＩＣ−Ａ３）及び第２の集積回路（ＡＳＩＣ−Ｂ４）を有する画像処理装置１において、電源ＩＣ１９２からの電圧の供給が停止された第２の集積回路（ＡＳＩＣ−Ｂ４）を再び動作させるよう電圧の供給を行おうとした場合、システムバス１４０に接続される第１の集積回路（ＡＳＩＣ−Ａ３）から第２の集積回路（ＡＳＩＣ−Ｂ４）へ電流が供給されないようにすることで、第２の集積回路（ＡＳＩＣ−Ｂ４）の起動時に誤動作が生じることを防ぐことができる。
【００４４】
また、第１の集積回路（ＡＳＩＣ−Ａ３）は、電圧供給手段（電源ＩＣ１９２及びＦＥＴスイッチ１９７）により第２の集積回路（ＡＳＩＣ−Ｂ４）へ電圧を供給するか否かを制御するための制御信号を送信し、電圧供給手段（電源ＩＣ１９２及びＦＥＴスイッチ１９７）は、ＡＳＩＣ−Ａ３からの制御信号に基づいて、第２の集積回路（ＡＳＩＣ−Ｂ４）へ電圧を供給するか否かを切り換えるので、第２の集積回路（ＡＳＩＣ−Ｂ４）の起動時に誤動作が生じることを第１の集積回路（ＡＳＩＣ−Ａ３）からの制御信号に基づいて適切に防ぐことができる。
【００４５】
以上、発明の好適な実施形態について説明したが、本発明はこれらに限定されるものではなく、種々の変形が可能であることは言うまでもない。
【図面の簡単な説明】
【００４６】
【図１】画像処理装置の構成を示すブロック図である。
【図２】ＡＳＩＣ−Ａ３の詳細を示すブロック図である。
【図３】ＡＳＩＣ−Ａ３とＡＳＩＣ−Ｂ４の接続構成を示す図である。
【図４】ライトトランザクションにおける各信号線の出力信号のタイミングチャートである。
【図５】ＡＳＩＣ−Ｂ４からのデータのＡＳＩＣ−Ａ３への読み込みを行うリードトランザクションのタイミングチャートである。
【図６】画像処理装置の動作状態の移行を示すフローチャートである。
【図７】ＡＳＩＣ−Ｂ４への電源供給が停止されているときにＡＳＩＣ−Ａ３のシステムバス１４０への出力端を低インピーダンス状態とする場合のＡＳＩＣ−Ｂ４の電源端子電圧を示す図である。
【図８】ＡＳＩＣ−Ｂ４への電源供給が停止されているときにＡＳＩＣ−Ａ３のシステムバス１４０への出力端を高インピーダンス状態とする場合のＡＳＩＣ−Ｂ４の電源端子電圧を示す図である。
【図９】画像処理装置の構成を示すブロック図である。
【符号の説明】
【００４７】
１  画像処理装置
２  画像処理部
３  ＡＳＩＣ−Ａ
４  ＡＳＩＣ−Ｂ
１０１  ホストＩ／Ｆ部
１０２  スキャナＩ／Ｆ部
１０３  ＡＳＩＣ−Ａシステムバス
１０８  ＣＰＵ
１１３  ホストコンピュータ
１１４  スキャナ部
１１５  画像形成部
１１６  ＡＳＩＣ−Ｂシステムバス
１１７  ＲＯＭコントローラ
１４０  システムバス
１９２  電源ＩＣ
１９７  ＦＥＴスイッチ
２０４、２０６  出力信号
２０５  双方向バッファ出力イネーブル信号
２０７  出力バッファ出力イネーブル信号
２０８  双方向バッファ
２１２  出力バッファ
２２０、２２１  ＯＲゲート
２２２  出力バッファ
４００  トランザクション開始信号
４０１  アドレス信号
４０２  リード／ライト信号
４０３  データ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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