(57)【要約】【課題】  リーク電流を低減させたＲＯＭを備えた半導体集積回路装置を提供する。【解決手段】  ワード線とビット線の交点に設けられ、記憶情報に対応して上記ビット線に選択的にメモリ電流を流すようにされたＭＯＳＦＥＴからなる複数のメモリセルと、アドレス信号に従って１つのワード線を選択するアドレス選択回路とを備えたＲＯＭにおいて、ゲート電圧制御回路又はアドレス選択回路とワード線との間にスイッチ素子を設け、スタンバイ状態のとき上記ゲート電圧制御回路により全ワード線を非選択レベルにし、又は上記スイッチ素子をオフ状態にして全ワード線をフローティング状態にする。【選択図】  図１
2006040496.tif 000002
【特許請求の範囲】
【請求項１】
ワード線とビット線の交点に設けられ、記憶情報に対応して上記ビット線に選択的にメモリ電流を流すようにされたＭＯＳＦＥＴからなる複数のメモリセルと、
アドレス信号に従って１つのワード線を選択するアドレス選択回路とを備え、
上記メモリセルから読み出し動作を行わないスタンバイ状態のとき、上記アドレス選択回路に対して全ワード線を非選択レベルにするゲート電圧制御回路を設けてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記ビット線と共通データ線との間に、ビット線選択信号によりスイッチ制御されるビット線選択ＭＯＳＦＥＴと、
上記共通データ線と電源電圧との間には設けられた負荷手段とを更に備え、
上記負荷手段に選択されたメモリセルのメモリ電流を流して読み出し信号を得るものであり、
上記スタンバイ状態のときには上記ビット線選択ＭＯＳＦＥＴを全てオフ状態にして上記ビット線をフローティング状態にしてなることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記メモリセルを構成するＭＯＳＦＥＴは、ゲートと基板又はソース，ドレイン間に流れるゲートリーク電流が、ソースとドレイン間に流れるチャネルリーク電流よりも大きくなる素子サイズであることを特徴とする半導体集積回路装置。
【請求項４】
ワード線とビット線の交点に設けられ、記憶情報に対応して上記ビット線に選択的にメモリ電流を流すようにされたＭＯＳＦＥＴからなる複数のメモリセルと、
アドレス信号に従って１つのワード線を選択するアドレス選択回路と、
上記アドレス選択回路とワード線との間に設けられたスイッチ素子とを備え、
上記メモリセルから読み出し動作を行わないスタンバイ状態のとき、上記スイッチ素子をオフ状態にして全ワード線をフローティング状態にしてなることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記ビット線と共通データ線との間に、ビット線選択信号によりスイッチ制御されるビット線選択ＭＯＳＦＥＴと、
上記共通データ線と電源電圧との間には設けられた負荷手段とを更に備え、
上記負荷手段に選択されたメモリセルのメモリ電流を流して読み出し信号を得るものであり、
上記スタンバイ状態のときには上記ビット線選択ＭＯＳＦＥＴを全てオフ状態にして上記ビット線をフローティング状態にしてなることを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記メモリセルを構成するＭＯＳＦＥＴは、ゲートと基板又はソース，ドレイン間に流れるゲートリーク電流が、ソースとドレイン間に流れるチャネルリーク電流よりも大きくなる素子サイズであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えばＲＯＭ（リード・オンリー・メモリ）を備えたものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
ＲＯＭのサブスレッショルドリーク電流を低減させる技術に関しては、ＷＯ０３／０７１５５３公報がある。
【特許文献１】ＷＯ０３／０７１５５３公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
最近の１チップマイクロコンピュータ等のようなシステムＬＳＩでは、素子の微細化に伴い動作電圧の低下、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）のしきい値電圧の低下が進められている。上記しきい値電圧の低下は、ゲート絶縁膜の膜厚を薄くすることにより達成されるものであり、従来では問題とされていないゲート絶縁膜でのリーク電流が無視できなくなる。つまり、本願発明者等においては、前記ソース，ドレイン間の前記特許文献１のようなサブスレッショルドリーク電流よりも、ゲート絶縁膜で発生するリーク電流の方が大きくなってしまうという逆転現象の生じる可能性が極めて高いことに気が付いた。
【０００４】
この発明の目的は、リーク電流を低減させたＲＯＭを備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。ワード線とビット線の交点に設けられ、記憶情報に対応して上記ビット線に選択的にメモリ電流を流すようにされたＭＯＳＦＥＴからなる複数のメモリセルと、アドレス信号に従って１つのワード線を選択するアドレス選択回路とを備えたＲＯＭにおいて、ゲート電圧制御回路又はアドレス選択回路とワード線との間にスイッチ素子を設け、スタンバイ状態のとき上記ゲート電圧制御回路により全ワード線を非選択レベルにし、又は上記スイッチ素子をオフ状態にして全ワード線をフローティング状態にする。
【発明の効果】
【０００６】
スタンバイ時においてＲＯＭメモリセルを構成するＭＯＳＦＥＴのゲートと基板との間のゲートリーク電流を低減することができる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係るＲＯＭの一実施例の回路図が示されている。同図には、ＲＯＭアレイとしてビット線Ｂ１〜Ｂ３及びＢｍと、ワード線Ｗ１〜Ｗ３及びＷｎと、これらの交点に設けられた合計１６個のメモリセルが代表として例示的に示されている。メモリセルは、ビット線Ｂ１とワード線Ｗ１の交点に設けられたＮチャネルＭＯＳＦＥＴＱＭ１１のように、ビット線Ｂ１にメモリ電流を流さないようにされたものと、ビット線Ｂ１とワード線Ｗ２の交点に設けられたＮチャネルＭＯＳＦＥＴＱＭ２１のようにビット線Ｂ１にメモリ電流を流すようにされたものの２通りとされる。
【０００８】
上記ワード線Ｗ１を選択レベルにしたときにビット線Ｂ１にメモリ電流が流れないような記憶情報を持つＭＯＳＦＥＴＱＭ１１は、そのしきい値電圧が上記ワード線Ｗ１の選択レベルよりも大きくされること、あるいはドレインとビット線の間の接続（コンタクト）が白丸で示したように形成されないことより電気的な非接続状態となり、ワード線Ｗ１の選択レベルによってＭＯＳＦＥＴＱＭ１１がオン状態にされても、かかるＭＯＳＦＥＴＱＭ１１のメモリ電流がビット線Ｂ１には流れないようにされる。
【０００９】
この他、ワード線Ｗ１とＭＯＳＦＥＴＱＭ１１のゲートとの間を電気的に接続しないものとしてもよい。また、上記ワード線Ｗ１を選択レベルにしたときにビット線Ｂ１にメモリ電流が流れるような記憶情報を持つＭＯＳＦＥＴＱＭ２１は、そのしきい値電圧が上記ワード線Ｗ１の選択レベルよりも小さくされること、あるいはドレインとビット線の間の接続（コンタクト）が黒丸で示したように形成されて電気的な接続状態となり、ワード線Ｗ１の選択レベルによってＭＯＳＦＥＴＱＭ２１がオン状態にされ、かかるメモリ電流がビット線Ｂ１には流れるようにされる。
【００１０】
上記ＭＯＳＦＥＴＱＭ１１とＱＭ２１のように、ワード線の選択レベルに対して異なるしきい値電圧を持つようにする手段としては、ＭＯＳＦＥＴＱＭ１１のゲート絶縁膜を上記ＭＯＳＦＥＴＱＭ２１よりも厚く形成して、上記のようなしきい値電圧に差も持たせるもの、あるいはイオン打ち込み技術によりゲート絶縁膜下のチャネル領域表面の不純物濃度を異ならせるようにして上記のようなしきい値電圧に差を持たせるようにするものであってよい。記憶情報に対応して上記のような２通りのしきい値電圧を形成するために、マスクを用いて行われる。また、上記のようなビット線とＭＯＳＦＥＴのドレインとのコンタクトの選択的な形成もマスクによって実現される。それ故、本願のＲＯＭは、マスクＲＯＭと呼ばれるものである。
【００１１】
上記ビット線Ｂ１〜Ｂ３及びＢｎは、Ｙ選択信号Ｙ１〜Ｙ３及びＹｍによってスイッチ制御されるＮチャネルＭＯＳＦＥＴを介して共通データ線ＣＤに接続される。共通データ線ＣＤと電源電圧ＶＤＤとの間には、ＮチャネルＭＯＳＦＥＴＱＤからなる負荷手段が設けられる。そして、この共通データ線ＣＤの電位は、差動増幅回路からなるセンスアンプの反転入力（−）に供給される。このセンスアンプを構成する差動増幅回路の非反転入力（＋）には、ダミーアレイで形成された参照電圧が供給される。
【００１２】
ダミーアレイは、上記ＲＯＭアレイのＭＯＳＦＥＴＱＭ２１と同様なＭＯＳＦＥＴＱＭＤから構成される。ただし、そのサイズが上記ＭＯＳＦＥＴＱＭ２１に比べて半分にされてコンダクタンスが半分にされる。つまり、ダミーアレイにおいても、１つのビット線分に対応したダミービット線ＤＢが設けられ、上記ダミーＭＯＳＦＥＴＱＭＤと同じｎ個のダミーＭＯＳＦＥＴが設けられており、ワード線Ｗ１〜Ｗｎが選択レベルにされると、それに対応していずれか１つがオン状態にされる。ダミービット線ＤＢは、Ｙスイッチと同様なダミースイッチを通してセンスアンプの非反転入力（＋）と接続される。この非反転入力（＋）と電源電圧ＶＤＤとの間にも、上記同様な負荷ＭＯＳＦＥＴＱＤ’が設けられる。
【００１３】
上記メモリセルＱＭ１１等の選択動作によって負荷ＭＯＳＦＥＴＱＤにメモリ電流が流れないときには、ハイレベルの出力信号が形成される。これに対して、上記メモリセルＱＭ２１等の選択動作によって負荷ＭＯＳＦＥＴＱＤにメモリ電流が流れるときには、負荷ＭＯＳＦＥＴＱＤとオン状態のメモリセルＱＭ２１とのコンダクタンス比に対応したロウレベルが形成される。上記メモリセルの半分のメモリ電流が上記ダミーＭＯＳＦＥＴＱＭＤにより形成されて上記負荷ＭＯＳＦＥＴＱＤ’に流れて参照電圧を形成するので、かかる参照電圧は上記ハイレベル／ロウレベルの中間電圧とされる。これにより、上記メモリセルのメモリ電流に対応したハイレベルとロウレベルの判定が行われる。
【００１４】
ワードドライバは、複数のワード線Ｗ１〜Ｗｎのうちアドレス信号に対応した１つのワード線を選択状態にする。つまり、アドレス信号はアドレスデコーダに入力されて、１つのワード線の選択信号を形成する。上記ワードドライバは、上記アドレスデコーダによって形成されたワード線の選択信号に従って１つのワード線を選択状態にさせるものである。この実施例では、ゲート電位制御回路が設けられる。ゲート電位制御回路は、ワード線Ｗ１、Ｗ２、Ｗ３〜Ｗｎと回路の接地電位との間に設けられたＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３〜Ｑｎからなり、制御信号φＮによってスタンバイ状態のときに、かかるＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３〜Ｑｎがオン状態となって全てのワード線Ｗ１〜Ｗｎを回路の接地電位のようなロウレベルにする。
【００１５】
上記のように全ワード線Ｗ１〜Ｗｎを非選択レベル（＝接地電位）にすることにより、ＲＯＭアレイ及びダミーアレイのＭＯＳＦＥＴにおいてゲートと基板（ウェル）との間はワード線Ｗ１〜Ｗｎの全非選択レベルにより基板電位（＝接地電位）と同電位となるからゲート絶縁膜を通して基板との間で流れるリーク電流が発生しないようにできる。
【００１６】
もしも、上記ＭＯＳＦＥＴＱ１〜Ｑｎのオン状態[によって]に於いて、ワードドライバが１つのワード線をハイレベルにする選択レベルを形成した場合、大きな直流電流が流れてしまうという不都合が生じる。そこで、かかる直流電流の発生を防止するためにスタンバイ状態ワードドライバは出力ハイインピーダンス状態にされることが望ましい。このように出力ハイインピーダンス状態にするために、ワードドライバはトライステートバッファ回路からなり、制御信号によって動作状態にされる。あるいは、次の図２に説明するようなワードドライバの出力端子とワード線との間にスイッチ素子を設けて、かかるスイッチ素子をオフ状態にするものであってもよい。
【００１７】
図２には、この発明に係るＲＯＭの他の一実施例の回路図が示されている。前記図１と異なる点は、ゲート電位制御回路に代えて、ゲートフローティング回路が設けられることである。同図では、ダミーアレイの構成は省略しているが前記図１と同様である。この実施例では、ワードドライバの出力端子とワード線Ｗ１〜Ｗｎの間にゲートフローティング回路としてのスイッチＭＯＳＦＥＴＱ１１〜Ｑ１ｎが設けられる。特に制限されないが、これらのＭＯＳＦＥＴＱ１１〜Ｑ１ｎは、ＰチャネルＭＯＳＦＥＴから構成されており、ゲートに制御信号／φＰが供給される。
【００１８】
この実施例では、スタンバイ状態のときには制御信号／φＰがハイレベルにされる。これにより、ＭＯＳＦＥＴＱ１１〜Ｑ１ｎがオフ状態にされて各ワード線Ｗ１〜Ｗｎがフローティング状態にされる。したがって、メモリセルを構成するＭＯＳＦＥＴにおいてゲート絶縁膜を通して基板との間で流れるリーク電流の経路を遮断させることができる。このようにＭＯＳＦＥＴのゲート電極をフローティング状態にすると、メモリセルのＭＯＳＦＥＴのゲート電圧が中間電位となり、ソース−ドレイン経路で発生するリーク電流が増加する可能性がある。この実施例では、Ｙ選択信号Ｙ１〜Ｙ３及びＹｍによってスイッチ制御されるＮチャネルＭＯＳＦＥＴは全てオフ状態にされる。したがって、ビット線Ｂ１〜Ｂｍもフローティング状態となり、上記メモリセルを構成するＭＯＳＦＥＴがウィークリィにオン状態にされていても上記ソース−ドレイン経路でのリーク電流経路を遮断させることができる。
【００１９】
図３には、この発明に係るＲＯＭの一実施例の全体ブロック図が示されている。ＲＯＭセルアレイは、前記ＲＯＭアレイとダミーアレイから構成される。アドレス信号のうちＸ系アドレス信号はＸデコーダに供給され、ここでワード線の選択信号が形成される。ワードドライバは、上記デコーダで形成された選択信号を受けて、１つのワード線の選択状態にさせる。この実施例では、ワードドライバとＲＯＭセルアレイのワード線との間に、ワード非活性回路が設けられる。このワード非活性回路は、図１のようなゲート電位制御回路又は図２のようなゲートフローティング回路から構成される。
【００２０】
アドレス信号のうちＹ系アドレス信号は、Ｙデコーダに供給されてここでビット線の選択動作が行われる。つまり、同図のＹデコーダは、Ｙ系アドレス信号を解読してビット線選択信号を形成するデコーダ回路と、かかるビット線選択信号に従って１つのビット線を共通データ線に接続するスイッチＭＯＳＦＥＴから構成される。センスアンプは、選択されたビット線からの読み出し信号とダミーセルで形成された基準電圧を参照電圧としてハイレベル／ロウレベルの判定を行う。特に制限されないが、上記基準電圧は、ダミーセルを用いるもの他、適当な基準電圧発生回路で形成されたものであってもよい。
【００２１】
チップセレクト信号ＣＳは、制御部に供給されてスタンバイ状態のときに制御信号φＮ又は／φＰを形成して上記ワード非活性回路を制御する。図２の実施例のように、ビット線の選択スイッチＭＯＳＦＥＴをスタンバイ状態のときにオフ状態にさせるものは、かかる制御信号／φＰは上記Ｙデコーダにも供給されて、全ビット線が非選択状態に、言い換えるならば、全ビット線がフローティング状態にされる。
【００２２】
図４には、図３のＲＯＭの動作の一例を説明するためのタイミング図が示されている。チップセレクト信号ＣＳがハイレベルのときには、ＲＯＭはアクティブ状態にされる。このときには、制御信号／φＰ（φＮ）はロウレベル（ハイレベル）にされる。これにより、ワードドライバに対応してアドレス信号に対応した１つのワード線と１つのビット線が選択状態にされて上記メモリセルの読み出し動作が行われる。ＲＯＭがスタンバイ状態にされるときには、チップセレクト信号ＣＳがロウレベルにされる。これに対応して、制御信号／φＰ（φＮ）はハイレベル（ロウレベル）にされる。これにより、前記メモリセルを構成するＭＯＳＦＥＴのゲート絶縁膜を通したリーク電流が遮断される。
【００２３】
以下、図５〜図８を参照して微細化されたＭＯＳＦＥＴのリーク電流について説明する。図５には、ＭＯＳＦＥＴにおけるリーク電流の説明図が示されている。同図においては、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴを一般化したウェル、ドレイン及びソースとゲートと素子分離部分と、リーク電流ＡとＢの電流経路が矢印によって示されている。リーク電流Ａは、ゲート絶縁膜を通して流れる電流を示している。リーク電流Ｂは、ＭＯＳＦＥＴがオフ状態のときにドレインとソース間に流れる電流を矢印によって示している。以下、電流Ａはゲートリーク電流Ｉg のように表し、電流Ｂはチャネルリーク電流Ｉoff のように表す。
【００２４】
図６には、本願発明者によって検討されたゲート酸化膜厚とリーク電流の関係を示した特性図が示されている。これまで９０ｎｍ以上の技術ノード（Technology Node)、つまり９０ｎｍプロセス、１３０ｎｍプロセス、１８０ｎｍプロセス（ゲート長が９０ｎｍ、１３０ｎｍ及び１８０ｎｍ）ではそれぞれゲート酸化膜厚は２ｎｍ前後、２．５〜３ｎｍ程度、３．５〜４ｎ程度にされる。同図において、点線で示した特性Ｂのようにチャネルリーク（Ｉoff ）がスタンバイ（リーク）電流の大半を占めていたが、９０ｎｍ以降の次世代技術ノード（Technology Node)では同図に実線で示した特性ＡのようにゲートリークＩg が大幅に大きくなり、Ｉg ＞Ｉoff となることが予測される。このことは、チャネルリーク電流Ｉoff のみに着目した前記特許文献１のような手法では解決できないことを示唆している。
【００２５】
図７にはＮチャネルＭＯＳＦＥＴを例にしたドレイン電流Ｉdsとゲート酸化膜の膜厚Ｔoxとの特性図が示され、図８にはリーク電流Ｉとゲート酸化膜の膜厚Ｔoxとの特性図が示されている。これら図７、図８は、いずれも本願発明者等においてコンピュータシミュレーションにより求められたものである。図７のように膜厚Ｔoxを薄くすると、ドレイン電流Ｉdsが増加することが解る。しかしながら、図８に示したようにゲート長が９０ｎｍ以降の最先端ノード、つまりは次世代の微細化された半導体技術の下では、膜厚Ｔoxが２ｎｍに達し、ゲートリーク電流Ｉg が指数関数的に増加してチャネルリーク電流Ｉoff と逆転することが予測される。
【００２６】
つまり、図８においては、前記メモリセルの記憶部におけるＮチャネルＭＯＳＦＥＴのＬｇ＝０．１ｕｍ、Ｗｇ＝１ｕｍのゲートリーク電流Ｉg 及びチャネルリークＩoff と膜厚Ｔoxとの依存性を調べた特性図が示されている。この評価では、膜厚Ｔoxが約２．６ｎｍでＩg ＞Ｉoff となり、ゲート薄膜化により、これまでリーク電流の主な原因として考えてきたチャネルリークＩoff よりも、ゲートリーク電流Ｉg が支配的となることが解る。
【００２７】
前記実施例のようにゲートリーク電流Ｉg を低減させることにより、この発明に係るＲＯＭにおいては待機時におけるスタンバイ電流の低減させることができる。システムＬＳＩ等のような半導体集積回路装置に搭載されるＲＯＭモジュールに本願発明を適用することにより、スタンバイ電流を低減できることから、システムＬＳＩ全体の低スタンバイ化に効果がある。
【００２８】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図１、図２のＲＯＭは、ビット線にプリチャージ回路を設け、メモリ電流によってディチャージされるか否かをセンスアンプでセンスするものであってもよい。複数ビットの単位での読み出しを行うものは、Ｘデコーダ、ワードドライバ及びＹデコーダ等を共通にして、複数ビット分に対応した複数個のＲＯＭアレイを設けるようにすれればよい。半導体集積回路装置に搭載されるＲＯＭのメモリセルアレイを構成するワード線やビット線の本数は、種々の実施形態を採ることができる。ＲＯＭをスタンバイ状態にする制御信号は、上記チップセレクト信号の他に何であってもよい。ＲＯＭは、システムＬＳＩに混載されるＲＯＭの他に、単体のＲＯＭにも同様に適用することができる。この発明は、ＲＯＭを含む半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００２９】
【図１】この発明に係るＲＯＭの一実施例を示す回路図である。
【図２】この発明に係るＲＯＭの他の一実施例を示す回路図である。
【図３】この発明に係るＲＯＭの一実施例を示す全体ブロック図である。
【図４】図３のＲＯＭの動作の一例を説明するためのタイミング図である。
【図５】この発明に用いられるＭＯＳＦＥＴにおけるリーク電流の説明図である。
【図６】本願発明者によって検討されたゲート酸化膜厚とリーク電流の関係を示した特性図である。
【図７】ＮチャネルＭＯＳＦＥＴを例にしたドレイン電流Ｉdsとゲート酸化膜の膜厚Ｔoxとの関係を示した特性図である。
【図８】リーク電流とゲート酸化膜の膜厚との関係を示した特性図である。
【符号の説明】
【００３０】
Ｑ１〜Ｑｎ，Ｑ１１〜Ｑ１ｎ…ＭＯＳＦＥＴ、ＱＭ１１，ＱＭ２１…メモリセル、ＱＭＤ…ダミーセル、ＱＤ，ＱＤ’…負荷ＭＯＳＦＥＴ、Ｗ１〜Ｗｎ…ワード線、Ｂ１〜Ｂｍ…ビット線、ＤＢ…ダミービット線、ＣＤ…共通データ線。
【図１】
2006040496.tif 000003
【図２】
2006040496.tif 000004
【図３】
2006040496.tif 000005
【図４】
2006040496.tif 000006
【図５】
2006040496.tif 000007
【図６】
2006040496.tif 000008
【図７】
2006040496.tif 000009
【図８】
2006040496.tif 000010