(57)【要約】【課題】３以上のフィールドでインタレース読み出しを行う撮像素子を有する電子カメラにおいて、黒レベル補正を正確に行う画像処理装置を提供すること。【解決手段】同期信号発生器により伝送される垂直同期信号ＶＤよりフィールドを、水平同期信号より水平ラインを、クロックパルスより１画素のカラーをＯＢ画素積分回路に識別させることによって各々独立に補正量を設定することができる。又、前記補正量は各々特定の格納手段に保持することができ、ＤＲＡＭからＯＢ補正回路に転送される有効画素信号に対応する前記補正量を前記格納手段から選択し、有効画素信号から前記補正量を減算することにより、正確な黒レベル補正を行うことができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
映像信号を複数の色フィルタに透過させ光電変換した電気信号を３以上のフィールドでインタレース読み出しを行う撮像素子と、前記撮像素子による光電変換後の電気信号をデジタル画像信号に変換する変換手段と、前記変換手段によりデジタル化されたデジタル画像信号を記憶する記憶手段と、前記デジタル画像信号に含まれるオプティカルブラック値をフィールド及びカラーの種類によって独立に積分し複数の補正値信号を得る積分手段と、前記積分手段で得た値を正規化した補正値を格納する補正値格納手段と、前記補正値格納手段を選択する選択手段と、前記記憶手段に格納されている補正対象となるデジタル画像信号から前記選択手段で選択された対応する補正値を減算して黒レベル補正を行う第１の処理手段を有し、前記第１の処理手段をフィールド及びカラーの種類によって独立に行うよう前記選択手段を制御することを特徴とする画像処理装置。
【請求項２】
前記第１の処理手段により黒レベル補正された画素信号にフィールド及びカラーの種類によって独立にピクセル・ゲインを施す第２の処理手段を有することを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記補正値格納手段は、第１レジスタ、第２レジスタで構成され、第１レジスタには基本フィールドのＯＢ補正値を、第２レジスタにはそれ以外のフィールドのＯＢ補正偏差値を格納し、前記選択手段において基本フィールド時には第１レジスタを、それ以外のフィールド時には第１及び第２レジスタの加算値を選択してＯＢ補正値として第１の処理手段に出力するように制御することを特徴とする請求項１記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル電子カメラ等の画像処理装置に関する。
【背景技術】
【０００２】
従来の画像処理装置には、図２に示すように撮像信号１７を読み出す際に奇数フィールドと偶数フィールドの２フィールドでインタレース読み出しを行う撮像素子を用いて画像処理を行うことにより、原色フィルタの場合、奇数フィールドではＧｂ１及びＢ１、偶数フィールドではＲ２及びＧｒ２に分けられて読み出され、Ｇｂ１，Ｂ１，Ｒ２，Ｇｒ２各々のＯ＠ｔｉｃａｌ  Ｂｌａｃｋ（以下、ＯＢと略す）積分値を算出して映像信号の黒レベル補正を行う装置がある（特許文献１参照）。
【０００３】
【特許文献１】特開平８−１１６５５０号公報
【特許文献２】特開平１０−１５５１００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、近年、高画質化が進み、３以上のフィールドでインタレース読み出しを行う撮像装置が用いられるようになり、フィールド毎によるＯＢのばらつきがあるため、１つのＯＢ補正値を用いて全フィールドの有効画素信号を正確に黒レベル補正することは難しい。
【０００５】
本発明は、３以上のフィールドでインタレース読み出しを行う撮像素子において、黒レベル補正を正確に行うことができる画像処理装置を提供ことを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１記載の発明は、映像信号を複数の色フィルタに透過させ光電変換した電気信号を３以上のフィールドでインタレース読み出しを行う撮像素子と、前記撮像素子による光電変換後の電気信号をデジタル画像信号に変換する変換手段と、前記変換手段によりデジタル化されたデジタル画像信号を記憶する記憶手段と、前記デジタル画像信号に含まれるオプティカルブラック値をフィールド及びカラーの種類によって独立に積分し複数の補正値信号を得る積分手段と、前記積分手段で得た値を正規化した補正値を格納する補正値格納手段と、前記補正値格納手段を選択する選択手段と、前記記憶手段に格納されている補正対象となるデジタル画像信号から前記選択手段で選択された対応する補正値を減算して黒レベル補正を行う第１の処理手段を有し、前記第１の処理手段をフィールド及びカラーの種類によって独立に行うよう前記選択手段を制御することを特徴とする。
【０００７】
請求項２記載の発明は、請求項１記載の発明において、前記第１の処理手段により黒レベル補正された画素信号にフィールド及びカラーの種類によって独立にピクセル・ゲインを施す第２の処理手段を有することを特徴とする。
【０００８】
請求項３記載の発明は、請求項１記載の発明において、前記補正値格納手段は、第１レジスタ、第２レジスタで構成され、第１レジスタには基本フィールドのＯＢ補正値を、第２レジスタにはそれ以外のフィールドのＯＢ補正偏差値を格納し、前記選択手段において基本フィールド時には第１レジスタを、それ以外のフィールド時には第１及び第２レジスタの加算値を選択してＯＢ補正値として第１の処理手段に出力するように制御することを特徴とする。
【発明の効果】
【０００９】
請求項１記載の画像処理装置によれば、フィールドとカラーフィルタの組み合わせによって、対応するＯＢ補正値と同フィールド且つ同色フィルタのそれぞれの有効画素信号に対して各々独立に補正量を設定し補正を行うことができる。又、ＯＢ補正値をフィールド及びカラーの組み合わせによって特定の補正値信号格納レジスタに格納し、更に補正を行う有効画素に対応するＯＢ補正値が格納されている補正値信号格納レジスタから選択を行う処理が可能である。その結果、３以上のフィールドでインタレース読み出しを行う撮像素子で高精度の黒レベル補正ができ、更なる高画質の画像を生成することができる。
【００１０】
請求項２記載の画像処理装置によれば、黒レベル補正された画素信号にピクセル・ゲインを施すことにより、更に高精度の画素信号を得ることができる。
【００１１】
請求項３記載の画像処理装置によれば、或る所定のフィールドのＯＢ補正値を第１のレジスタに格納するが、その他のフィールドのＯＢ補正値を格納する第２のレジスタに関してはｆ１のＯＢ補正値との差分を表すため、第１のレジスタよりも少ない容量で格納することが可能であり、差分の値とｆ１のＯＢ補正値と加算することによって、その他のフィールドのＯＢ補正値を算出して有効画素信号をＯＢ補正を行うことができる。その結果、３よりも多フィールド時に回路規模の増加を抑えることができる。
【発明を実施するための最良の形態】
【００１２】
以下に本発明の実施の形態を添付図面に基づいて説明する。
【００１３】
＜実施の形態１＞
３フィールドでインタレース読み出しを行う撮像素子ＣＣＤ４を用いた画像処理装置の概念的な構成を図１に示す。
【００１４】
図１において、同期信号発生器第１ＳＳＧ１は、撮像素子駆動回路ＴＧ２及びＯＢ画素積分回路８に画像信号の読み出し及び処理に必要なタイミング信号（ＨＤ、ＶＤ、クロックパルス）を供給する。撮像素子駆動回路ＴＧ２は、同期信号発生器第１ＳＳＧ１から受け取ったタイミング信号に従って撮像素子ＣＣＤ４を駆動させる。レンズ３で被写体の光を結像させ、ＣＣＤ４において光を電気信号に変換する。
【００１５】
ＣＤＳ５は、相関二重サンプリングを行う。Ａ／Ｄ変換器６は、アナログ・ デジタル変換を行う。記録媒体ＤＲＡＭ７は、デジタル変換された画素信号を記憶する。ＯＢ画素積分回路８は、ＯＢ値の積分を行う。ライトDirect Memory Access Controller （以下、ＤＭＡＣと略す）２１及びリードＤＭＡＣ２２はＤＲＡＭ７の書き込み及び読み出しの動作を制御する。システムコントロール９は、ＯＢ補正値の算出を行う。補正値格納レジスタ１０は、ＯＢ補正値を格納する。
【００１６】
選択回路１１は、補正値格納レジスタ１０の中から補正対象となるレジスタの選択を行う。ＯＢ補正回路１２は、有効画素からＯＢ補正値を減算してＯＢ補正を行う。ピクセル・ゲイン回路１３は、階調を滑らかにする等の補正を行う。ゲイン・レジスタ１４にはピクセル・
ゲインを行うためのフィールド及びカラーの種類ごとの補正値が格納されている。選択回路１５は、ピクセル・ゲインを行う信号のフィールド及びカラーの種類に対応した補正値が格納されているゲイン・レジスタを選択する。同期信号発生器第２ＳＳＧ１９は、有効画素信号が読み出されるタイミングをリードＤＭＡＣから受信し、選択回路１１及び選択回路１５にレジスタを選択するタイミング信号（ＨＤ、ＶＤ、クロックパルス）を供給する。信号処理回路１６は、デジタルＣＣＤ信号をＹＵＶ信号として出力する。圧縮回路１７は、ＹＵＶ信号を圧縮し、圧縮データ１８が生成される。
【００１７】
次に、その動作について説明する。
【００１８】
図１において、第１ＳＳＧ１よりＨＤ、ＶＤ、クロックパルスをＴＧ２に搬送し、ＴＧ２はＣＣＤ４を駆動させる。レンズ３を通過した撮像信号２０が３フィールドのＣＣＤ４の原色フィルタごとに垂直同期信号ＶＤに伴って上段からフィールド２段置きごとに光電変換される（図３及び図４）。即ち、図４において、フィールド１（以下、ｆ１と略す）はＧＢＧＢ…ＲＧＲＧ…ＧＢＧＢ…ＲＧＲＧ…といった順序でフィールドが読み出される。続いてフィールド２（以下、ｆ２と略す）が読み出される際にはＲＧＲＧ…ＧＢＧＢ…ＲＧＲＧ…ＧＢＧＢ…、最後にフィールド３（以下、ｆ３と略す）が読み出される際にはＧＢＧＢ…ＲＧＲＧ…ＧＢＧＢ…ＲＧＲＧ…という順序になる。
【００１９】
図１において、光電変換された映像信号はＣＤＳ５において相関二重サンプリングされ、Ａ／Ｄ変換器６でデジタル画像信号に変換される。Ａ／Ｄ変換後の映像信号は、ＤＲＡＭ７に記憶され、同時にＯＢ画素積分回路８にも伝送される。
【００２０】
デジタル画像信号のフレームの読み出しは２ライン置きに行われたが、ＤＲＡＭ７のメモリにフィールドの信号を記録する際には、システムコントロール９がライトＤＭＡＣ２１を制御し、ｆ１，ｆ２，ｆ３それぞれの有効画素信号の配列が画像データの時と同様の配列になるようにＤＲＡＭ７内のメモリに格納される。つまり、図５におけるＤＲＡＭ７に、上段のメモリからｆ１の１段目（ＧＢＧＢ…）を、そのメモリの２段下にｆ１の２段目（ＲＧＲＧ…）を、その後も同様にメモリ１段ごとにｆ１を順次格納し、続いてｆ２の格納はｆ１の１段目を格納したメモリの下段にｆ２の１段目（ＲＧＲＧ…）を、ｆ１の２段目を格納したメモリの下段にｆ２の２段目（ＧＢＧＢ…）を、その後も同様にｆ２を順次格納し、最後に空席のメモリの上段からｆ３の１段目（ＧＢＧＢ…）を、ｆ３の２段目（ＲＧＲＧ…）を、その後も同様にｆ３を順次格納する、という形に記録する。
【００２１】
図１のＯＢ積分回路８は、第１ＳＳＧ１から搬送されるＶＤを読むことにより、Ａ／Ｄ変換器６からＯＢ画素積分回路８へ搬送されてくるデジタル画像信号のフィールドの種類を認識するため、フィールド毎にＯＢ値を積分することができる。又、デジタル画像信号のＯＢ値は、ＯＢ積分回路８において３フィールド及び４カラーを識別され各々独立に積分される。ＯＢ画素積分回路８で積分されたＯＢ積分値をシステムコントロール９が読み取り、３フィールド及び４カラー毎に識別されたＯＢ値の画素数で割って１画素当たりの補正値を求める。
【００２２】
図１のシステムコントロール９は、１２個のＯＢ補正値を、図６の補正値格納レジスタ１０の中の１２個のレジスタに各々設定する。システムコントロール９は、リードＤＭＡＣ２２を制御し、ＤＲＡＭから格納した有効画素信号をＯＢ補正回路１２に転送する。
【００２３】
図６は選択回路１１において、ＤＲＡＭ７７に格納されているデジタル画像信号の有効画素信号と同フィールド及び同カラーの補正値が格納されている補正値格納レジスタ１０の中から対象となる１つのレジスタを選択する回路の構成を示している。
【００２４】
ＤＲＡＭの最上段に格納されているフィールドは、ＯＢ積分回路８で最初に積分されるＯＢ値のフィールドに相当し、リードＤＭＡＣ２２にて行われるデータ転送によって第２ＳＳＧのＶＤ、ｈＤ、クロックパルスのカウンタがそれぞれインクリメントされる。選択回路１１は、第２ＳＳＧ１９から受信したＶＤ、ＨＤ、クロックパルスによってＤＲＡＭ７から送られてくる有効画素信号に対応したレジスタを選択する。例えば、補正値格納レジスタ１０はそれぞれ８ｂｉｔで構成される。
【００２５】
図６における（１）の詳細を図７に、（２）の詳細を図８に示す。図７及び図８のカウンタの初期値は、ＤＲＡＭ上の画像配列に合わせて設定できるものとする。
【００２６】
図７において、ＤＲＡＭ７からの有効画素のフィールドがｆ１の時にカウンタが０となりＨｉｇｈを出力し、ｆ２の時にカウンタが１となってＨｉｇｈを出力し、ｆ３の時にカウンタが２となってＨｉｇｈを出力する。上記のＶＤに伴うカウンタによってＨｉｇｈを出力するフィールドはＤＲＡＭ７からの有効画素と同種のフィールドが選択されることになる。
【００２７】
図８において、第２ＳＳＧ１９からのＨＤ、クロックパルスの信号がそれぞれ２つのカウンタに供給されている。ＤＲＡＭ７からの有効画素が奇数フィールド（ＧＢＧＢ…のライン）の場合、ＨＤに伴うカウンタが０の時にＨｉｇｈを出力する。且つ、奇数番目の画素（Ｇｂ）の場合、クロックに伴うカウンタが０の時にＨｉｇｈが出力され、又は偶数番目の画素（Ｂ）の場合、クロックに伴うカウンタが１の時にＨｉｇｈが出力される。一方、偶数フィールド（ＲＧＲＧ…のライン）の場合、ＨＤに伴うカウンタが１の時にＨｉｇｈを出力する。且つ、奇数番目の画素（Ｒ）の場合、クロックに伴うカウンタが０の時にＨｉｇｈが出力され、又は偶数番目の画素（Ｇｒ）の場合、クロックに伴うカウンタが１の時にＨｉｇｈが出力される。上記のＨＤに伴うカウンタ及びクロックに伴うカウンタの双方が共にＨｉｇｈを出力する画素はＤＲＡＭ７からの有効画素と同種のカラーのレジスタが選択されることになる。
【００２８】
ＤＲＡＭ７から送信される有効画素信号と選択回路１１において選択された同種のＯＢ補正値は、ＯＢ補正回路１２において、有効画素信号から補正値が減算され、ＯＢ補正された画像信号が生成される。
【００２９】
更に、図１の選択回路１５によってゲイン・レジスタ１４から補正対象の信号と同フィールド及び同カラーのゲイン値を選択し、ピクセル・ゲイン回路１３において、ＯＢ補正された画像信号をフィールド及びカラー毎にピクセル・ゲインを行う。ゲイン・レジスタから対応するゲイン・レベルを選択する回路は図６〜図８と同様である。
【００３０】
ピクセル・ゲイン１３において補正されたデジタル信号は、信号処理回路１６においてＹＵＶ信号として出力され、圧縮回路１７を経て圧縮データ１８が作成される。図示はしていないが、圧縮データ１８はＤＲＡＭに蓄積され、最終的にはメモリカード等の媒体に転送される。
【００３１】
＜実施の形態２＞
次に、本発明の実施の形態２を図９に基づいて説明する。
【００３２】
図９において、図１における補正値格納レジスタ１０に格納されているｆ１の４つのレジスタはそれぞれ８ｂｉｔであり、ｆ２，ｆ３のレジスタはそれぞれ３ｂｉｔで構成する。ｆ２，ｆ３のレジスタには、ＣＰＵによって計算されたｆ１のＯＢ補正値とｆ２，ｆ３のＯＢ補正値との差分を設定する。ｆ１のＯＢ補正値とｆ２，ｆ３のＯＢ補正値との差は十進数で−８〜＋７の範囲であり、３ｂｉｔで十分に表現可能である。ｆ２，ｆ３のレジスタに格納されている差値３ｂｉｔをｆ１のＯＢ補正値の下位３ｂｉｔに加算することによって、ｆ２，ｆ３のＯＢ補正値の算出を行う。ｆ１のＯＢ補正値と差値の加算は第２ＳＳＧ１９より伝送される信号に従ってカラーを識別して行う。尚、図９における（１），（２）は実施の形態の図７及び図８と同様である。
【００３３】
尚、以上の実施の形態１，２において、補色フィルタの撮像素子及び３以上のフィールドでインタレース読み出しを行う撮像素子についても同様に適用可能であり、フィールド及びカラーについて各々独立に黒レベル補正することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態１に係る画像処理装置の概念的な構成を示すブロック図である。
【図２】従来のフレーム読み出しとＯＢ積分を示す図である。
【図３】垂直同期信号に伴うフィールドの読み出しを説明する図である。
【図４】本発明の３フィールドのインタレース読み出しとＯＢ積分を示す図である。
【図５】ＤＲＡＭに格納されるフィールドの配列を示す図である。
【図６】第２ＳＳＧから送られるＨＤ、ＶＤ、クロックパルスの信号によって１２個の補正値格納レジスタに格納されている補正値を選択する回路の構成を示す図である。
【図７】有効画素に対応するフィールドにＨｉｇｈを出力する回路の構成を示す図である。
【図８】有効画素に対応するカラーにＨｉｇｈを出力する回路の構成を示す図である。
【図９】本発明の実施の形態２に係る画像処理装置の概念的な構成を示すブロック図である。
【符号の説明】
【００３５】
１    同期信号発生器（第１ＳＳＧ）
２    撮像素子駆動回路（ＴＧ）
３    撮像レンズ
４    撮像素子（ＣＣＤ）
５    相関二重サンプリング回路（ＣＤＳ）
６    Ａ／Ｄ変換器
７    記録媒体（ＤＲＡＭ）
８    ＯＢ画素積分回路
９    システムコントロール
１０    補正値格納レジスタ
１１    選択回路
１２    ＯＢ補正回路
１３    ピクセル・ゲイン回路
１４    ゲイン・レジスタ
１５    選択回路
１６    信号処理回路
１７    圧縮回路
１８    圧縮データ
１９    同期信号発生器（第２ＳＳＧ）
２０    映像信号
２１    ライトＤＭＡＣ
２２    リードＤＭＡＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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