(57)【要約】【課題】  設計に費やす時間を極力短縮した半導体集積回路の自動設計方法縮を提供する。【解決手段】  複数の配線層が積層されて成る半導体集積回路の自動設計方法であって、以下の特徴を有する。即ち、半導体チップ１０上に、Ｉ／Ｏセル１１、メモリセル１２、スタンダードセル１３を配置する。そして、互いに接続される予定の上記各セル間に配線を配置する前に、当該セル間に、半導体集積回路を構成する複数の配線層の中の最下層を除くいずれかの配線層を用いたダミーセル１４を配置する。そして、このダミーセル１４を経由して配線を配置することにより、複数の配線１５を、それぞれ異なる配線層を用いて配置する。このような配線１５の配置により、同一の配線層の配線１５が、平面的に平行に隣接する距離が極力短縮される。【選択図】  図２
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【特許請求の範囲】
【請求項１】
複数の配線層が積層されて成る半導体集積回路の自動設計方法であって、
前記半導体集積回路を構成する複数のセルを配置するステップと、
互いに接続される予定のセル間に、前記複数の配線層の中の最下層を除くいずれかの配線層、入力端子、及び出力端子を有するダミーセルを配置するステップと、
互いに接続される予定の前記セル間に配置された前記ダミーセルの前記入力端子及び前記出力端子を経由して当該セル間を接続するように、当該ダミーセルが配置された前記配線層と同層の配線層を用いた配線を配置するステップと、を含むことを特徴とする半導体集積回路の自動設計方法。
【請求項２】
前記配線を配置するステップの後、
前記ダミーセルを消去するステップと、
前記ダミーセルの前記入力端子及び前記出力端子と接続されていた前記配線の２つの端子を短絡するように再配線処理するステップと、
再配線処理された前記配線の前記セル間の配線長が、プロセスアンテナ効果による影響を受けない所定の長さ以下となるように、当該配線長を調整するステップと、を含むことを特徴とする請求項１記載の半導体集積回路の自動設計方法。
【請求項３】
前記ダミーセルを配置するステップは、
前記複数の配線層の中の最下層を除くいずれかの配線層をランダムに選択するステップと、
選択された前記配線層を用いたダミーセルを配置するステップと、を含むことを特徴とする請求項１記載の半導体集積回路の自動設計方法。
【請求項４】
前記ダミーセルを配置するステップは、
互いに接続される予定の前記セル間を接続する配線を予測するステップと、
平面的に隣接する予定の前記配線が互いに異なる配線層となるように、前記複数の配線層の中の最下層を除くいずれかの配線層を選択するステップと、
選択された前記配線層を用いたダミーセルを配置するステップと、を含むことを特徴とする請求項１記載の半導体集積回路の自動設計方法。
【請求項５】
前記ダミーセルを配置する前に、当該ダミーセル及び前記複数のセルの接続関係を示す接続情報を取得するステップを含むことを特徴とする請求項１記載の半導体集積回路の自動設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の自動設計方法に関し、特に、半導体チップ上にセル及び配線を配置する半導体集積回路の自動設計方法に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）にみられるような半導体集積回路の大規模化に伴い、半導体集積回路を構成するセルや配線の高密度化や多層化の傾向が益々高まっている。そのような半導体集積回路は、電子計算機を用いたＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）システムによる自動設計、即ち、機能設計、論理設計、及びレイアウト設計等を経て設計される。機能設計では、ハードウェア記述言語によって所望の半導体集積回路の機能を指定し、論理設計では、機能設計で指定した機能を実現するように論理合成を行って論理回路データを生成する。レイアウト設計では、論理設計で論理合成された論理回路データに基づいて、半導体チップ上に論理回路をレイアウトする。
【０００３】
次に、電子計算機を用いた半導体集積回路の自動設計方法のうち、従来のレイアウト設計の一例の概略について、図面を参照して説明する。図４は、従来例に係る半導体集積回路の自動設計方法を説明するフロー図である。図４に示すように、最初に、半導体集積回路を構成するセル（半導体集積回路を構成する回路の単位ブロック）の回路パターン情報（各セルの回路パターンのデータ群）から成るデータベースであるセルライブラリと、上記セル間の回路接続情報から成るデータベースであるネットリストとを準備する。
【０００４】
そして、ステップＢ１では、セルライブラリ及びネットリストから回路パターン情報及び回路接続情報を読み込む。次に、ステップＢ２では、読み込んだ上記回路パターン情報に基づいて、半導体チップの所定の領域に複数のセルを配置する。そして、ステップＢ３では、上記回路接続情報に基づいて、各セル間を接続するようにして配線を配置する。
【０００５】
次に、ステップＢ４では、あるセル内のトランジスタを構成するゲート電極と接続される配線に、いわゆるプロセスアンテナ効果が生じないように、当該配線の配線長を所定の長さ以下となるように調整する。
【０００６】
ここで、プロセスアンテナ効果とは、トランジスタを構成するゲート電極と接続された配線の配線長が長い場合、半導体集積回路を製造する際の例えばエッチング工程において、当該配線を通してゲート電極に電荷が蓄積して、その電荷によりゲート絶縁膜の絶縁破壊等が生じる現象である。
【０００７】
さらに、ステップＢ５では、半導体集積回路内の信号のタイミングの整合性である信号整合性（Ｓｉｇｎａｌ  Ｉｎｔｅｇｒｉｔｙ）を解析する。ここで、所望の信号整合性が得られない場合、ステップＢ６で上記配線の調整（配置位置の移動等）を行う。この配線の調整にも関わらず所望の信号整合性が得られない場合、当該配線に、信号の遅延時間を調整するためのバッファを挿入する。
【０００８】
このような信号整合性の解析、及び配線の調整や信号の遅延時間を調整するためバッファの挿入、即ちステップＢ５及びステップＢ６は、上記所望の信号整合性が得られようになるまで繰り返される。
【０００９】
次に、上述したような従来例に係る半導体集積回路の自動設計方法により設計された半導体集積回路の平面的なレイアウトの概略について、図面を参照して説明する。図５は、従来例に係る半導体集積回路の自動設計方法により設計された半導体集積回路の概略平面図である。
【００１０】
図５に示すように、半導体チップ２０の端部には、入出力ポートであるＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）セル２１が配置されている。また、半導体チップ２０の所定の領域に、複数のメモリセル２２及びスタンダードセル２３が配置されている。ここで、スタンダードセル２３とは、標準化された基本論理ゲートやその組み合わせから成る論理回路の単位ブロックである。そして、上記各セルの間にそれらを接続する配線２５が配置されている。また、スタンダードセル２３と接続される配線の一方の端には、スタンダードセル領域で論理を組むＮＡＮＤ回路、ＮＯＲ回路やＦＦ回路やバッファ２６等が配置されている。
【００１１】
なお、関連する技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開２００４−２８８６８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した従来例に係る半導体集積回路の自動設計方法によれば、半導体集積回路の高密度化に伴い、隣接する配線２５同士が、狭い間隔で互いに平行に配置される区間が長くなる場合があった。この場合、図５に示すように、互いに平行に配置される配線の区間が長くなるに従って、当該隣接する配線間には、より大きな寄生容量３０が存在する。この寄生容量３０により、当該隣接する配線間に、当該配線を伝播する信号の歪みの要因となる電圧変化、即ちクロストークが誘起される。このクロストークは、論理誤りや信号の遅延時間の増加を引き起こして、半導体集積回路の信号整合性の劣化や誤動作を招いていた。
【００１３】
半導体集積回路の信号整合性の劣化等を解消するためには、設計された半導体集積回路の信号整合性を、専用の解析ツールを用いて解析し、クロストークを招く箇所の配線間の距離を大きくするように当該配線の配置を調整していた。もしくは、信号の遅延時間を調整するためのバッファ２６を配置していた。このような信号整合性の解析や配線の調整を行うために、結果として、半導体集積回路の設計に費やす時間が増大するという問題が生じていた。
【００１４】
そこで本発明は、設計に費やす時間を極力短縮した半導体集積回路の自動設計方法縮を提供する。
【課題を解決するための手段】
【００１５】
本発明の半導体集積回路の自動設計方法は、上述の課題に鑑みて為されたものであり、複数の配線層が積層されて成る半導体集積回路の自動設計方法であって、以下の特徴を有する。即ち、本発明の半導体集積回路の自動設計方法は、半導体集積回路を構成する複数のセルを配置するステップと、互いに接続される予定のセル間に、複数の配線層の中の最下層を除くいずれかの配線層、入力端子、及び出力端子を有するダミーセルを配置するステップと、互いに接続される予定のセル間に配置されたダミーセルの入力端子及び出力端子を経由して当該セル間を接続するように、当該ダミーセルが配置された配線層と同層の配線層を用いた配線を配置するステップと、を含むことを特徴とする。
【００１６】
また、本発明の半導体集積回路の自動設計方法は、上記配線を配置するステップの後、ダミーセルを消去するステップと、ダミーセルの入力端子及び出力端子と接続されていた配線の２つの端子を短絡するように再配線処理するステップと、再配線処理された配線のセル間の配線長が、プロセスアンテナ効果による影響を受けない所定の長さ以下となるように、当該配線長を調整するステップと、を含むことを特徴とする。
【００１７】
ここで、上記ダミーセルを配置するステップは、複数の配線層の中の最下層を除くいずれかの配線層をランダムに選択するステップと、選択された配線層を用いたダミーセルを配置するステップと、を含む。
【００１８】
もしくは、上記ダミーセルを配置するステップは、互いに接続される予定のセル間を結ぶ配線を予測するステップと、平面的に隣接する予定の配線が互いに異なる配線層となるように、複数の配線層の中の最下層を除くいずれかの配線層を選択するステップと、選択された配線層を用いたダミーセルを配置するステップと、を含む。
【００１９】
さらに、本発明の半導体集積回路の自動設計方法は、ダミーセルを配置する前に、当該ダミーセル及び上記複数のセルの接続関係を示す接続情報を取得するステップを含む。
【発明の効果】
【００２０】
本発明の半導体集積回路の自動設計方法によれば、互いに接続される予定のセル間に配線を配置する前に、当該セル間に、半導体集積回路を構成する複数の配線層の中の最下層を除くいずれかの配線層を用いたダミーセルを配置した。そして、このダミーセルを経由して配線を配置することにより、複数の配線が、それぞれ異なる配線層を用いて配置される。
【００２１】
これにより、同じ配線層の配線が平行に隣接して配置される距離が従来例に比して短縮される。即ち、従来例にみられたような平行に隣接する配線間に寄生容量を極力小さく抑えることが可能となる。そのため、上記寄生容量を起因とする配線間のクロストークを従来例に比して低く抑えることが可能となる。従って、クロストークによる信号整合性の劣化を解消するために要する時間が従来例に比して短縮される。結果として、半導体集積回路の自動設計に費やす時間を極力短縮することが可能となる。
【発明を実施するための最良の形態】
【００２２】
次に、本発明の実施形態に係る半導体集積回路の自動設計方法ついて説明する。本実施形態の自動設計方法は、機能設計及び論理設計を経た後の、レイアウト設計の自動設計方法である。機能設計及び論理設計は、従来例と同様に行われる。また、本発明の実施形態に係る半導体集積回路の自動設計方法は、電子計算機を用いたＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）システムによって行われるものである。また、本実施形態に係る半導体集積回路の自動設計方法によって設計される半導体集積回路は、半導体チップ上に複数の配線層が積層される多層配線構造を有するものとする。
【００２３】
次に、本実施形態の半導体集積回路の自動設計方法について、図面を参照して説明する。図１は、本実施形態の半導体集積回路の自動設計方法を説明するフロー図である。また、図２及び図３は、本発明の実施形態に係る半導体集積回路の自動設計方法を説明する概略平面図である。図２及び図３は、ＣＡＤシステムにより自動設計された半導体チップ上のレイアウトを概略的に示すものである。
【００２４】
最初に、図１に示すように、半導体集積回路を構成する回路の単位ブロックであるセルの回路パターン情報（各セルの回路パターンのデータ群）から成るデータベース、即ちセルライブラリと、上記セル間の回路接続情報から成るデータベース、即ちネットリストとを準備する。
【００２５】
そして、図１及び図２に示すように、ステップＡ１では、セルライブラリ及びネットリストから回路パターン情報及び回路接続情報を読み込む。次に、ステップＡ２では、読み込んだ上記回路パターン情報に基づいて、半導体チップの所定の領域に複数のセルを配置する。即ち、半導体チップ１０の端部には、入出力ポートであるＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）セル１１が配置される。
【００２６】
また、半導体チップ１０の所定の領域に、複数のメモリセル１２及びスタンダードセル１３が配置されている。ここで、スタンダードセル１３とは、標準化された基本論理ゲートやその組み合わせから成る論理回路の単位ブロックである。当該スタンダードセル１３は、不図示のトランジスタ等の電子素子から成る。図２では、複数のスタンダードセル１３が、所定のスタンダードセル領域に配置されているものとする。
【００２７】
次に、ステップＡ３では、互いに接続される予定のセル間にダミーセルを配置する。即ち、Ｉ／Ｏセル１１とスタンダードセル１３との間、メモリセル１２とスタンダードセル１３との間に、論理機能を持たないダミーセル１４を配置する。ダミーセル１４は、入力端子１４Ａ及び出力端子１４Ｂを有し、多層配線構造を有する半導体チップ１０を構成する複数の配線層の中の最下層を除くいずれかの配線層を用いて配置される。例えば、半導体集積回路が５層の配線層から成る多層構造を有している場合、２層目以上のいずれかの配線層を用いて、ダミーセル１４を配置する。
【００２８】
ここで、上記ダミーセル１４を配置するステップＡ３は、次に示すステップを経て行われる。即ち、最初に、多層配線構造を有する半導体チップ１０を構成する複数の配線層の中の最下層を除くいずれかの配線層をランダムに選択する。その後、選択された当該配線層を用いたダミーセル１４を配置する。こうして、複数のダミーセル１４が、それぞれ異なる配線層を用いて配置される。
【００２９】
もしくは、上記ダミーセル１４を配置するステップＡ３は、次に示すステップを経て行われてもよい。即ち、最初に、互いに接続される予定のセル間（Ｉ／Ｏセル１１とスタンダードセル１３との間や、メモリセル１２とスタンダードセル１３との間）を接続する配線の配置を予測する。そして、平面的に隣接して配置される予定の配線が互いに異なる配線層となるように、上記複数の配線層の中の最下層を除くいずれかの配線層を選択する。その後、選択された当該配線層を用いたダミーセル１４を配置する。こうして、複数のダミーセル１４が、それぞれ異なる配線層を用いて配置される。
【００３０】
なお、ダミーセル１４を配置する前には、当該ダミーセル１４、Ｉ／Ｏセル１１、メモリセル１２、及びスタンダードセル１３に、ステップＡ１で読み込んだ回路接続情報を付与するステップが含まれる。
【００３１】
次に、ステップＡ４では、上記回路接続情報に基づいて、互いに接続される予定のセル間を接続するようにして配線を配置する。即ち、Ｉ／Ｏセル１１とスタンダードセル１３との間、メモリセル１２とスタンダードセル１３との間に、配線１５を配置する。ここで、配線１５は、ステップＡ３で配置されたダミーセル１４を経由して（一旦ダミーセル１４の入力端子１４Ａに入力された後に当該出力端子１４Ｂから出力されて）、上記セル間を接続するようにして配置される。即ち、上記セル間を接続する配線１５は、当該ダミーセル１４を構成する配線層と同層の配線層を用いて配置される。なお、半導体チップ１０を構成する複数の配線層の中の最下層、即ち第１層目の配線層は、例えば半導体集積回路の電源線として用いられる。
【００３２】
このような配線１５の配置により、平面的に隣接して配置される配線１５は、極力異なる配線層を用いて配置される。言い換えれば、同一の配線層を用いた配線１５が平行に隣接して配置される距離が、従来例に比して短縮される。即ち、従来例にみられたような平行に隣接して配置される配線間に寄生容量を極力小さく抑えることが可能となる。そのため、上記寄生容量を起因とする配線間のクロストークを従来例に比して低く抑えることが可能となる。従って、クロストークによる信号整合性の劣化を解消するために要する時間が従来例に比して短縮される。結果として、半導体集積回路の自動設計に費やす時間を極力短縮することが可能となる。
【００３３】
さらに、あるスタンダードセル１３内の不図示のトランジスタを構成する不図示のゲート電極と接続される配線１５に、いわゆるプロセスアンテナ効果が生じないように、当該配線１５の配線長を所定の長さ以下となるように調整する。
【００３４】
ここで、プロセスアンテナ効果とは、上記トランジスタを構成するゲート電極と接続された配線１５の配線長が長い場合、半導体集積回路を製造する際の例えばエッチング工程において、当該配線１５を通してゲート電極に電荷が蓄積して、その電荷によりゲート絶縁膜の絶縁破壊等が生じる現象である。
【００３５】
しかしながら、プロセスアンテナ効果が生じないように、当該配線１５の配線長を所定の長さ以下となるように調整する際には、ＣＡＤシステムは、セル間を結ぶ配線の長さを検出するアルゴリズムを有しているため、ダミーセル１４とスタンダードセル１３とを結ぶ配線の長さを検出する。そのため、本来検出されるべき、あるセルからスタンダードセル１３内の不図示のトランジスタを構成するゲート電極に至る配線の長さが検出されずに、プロセスアンテナ効果に対処するための上記配線長の調整が正確に行われない。
【００３６】
そこで、本発明では、上述したステップにより配置された配線１５に対して、次のようなステップを経て、プロセスアンテナ効果に対処するための上記配線長の調整を行う。即ち、図１及び図３に示すように、ステップＡ５では、ステップＡ３で配置したダミーセル１４を除去する。
【００３７】
次に、ステップＡ６では、ダミーセル１４の入力端子１４Ａ及び出力端子１４Ｂと接続していた配線１５の接続点１５Ａ，１５Ｂとを短絡するように再配線処理する。即ち、配線１５の接続点１５Ａ，１５Ｂとの間に、再配線１７を配置する。
【００３８】
そして、ステップＡ７では、再配線１７を含む配線１５に対して、プロセスアンテナ効果に対処するための上記配線長の調整を行う。即ち、上記再配線処理により、あるセルからスタンダードセル１３内の不図示のトランジスタを構成するゲート電極に至る配線の長さが正常に検出されて、上記プロセスアンテナ効果に対処するための上記配線長の調整が正常に行われる。
【００３９】
さらに、次のようなステップが追加されてもよい。即ち、ステップＡ８では、半導体集積回路内の信号整合性を解析する。ここで、所望の信号整合性が得られない場合、ステップＡ９において、配線１５の調整（配置位置の移動等）を行う。この配線１５の調整にも関わらず所望の信号整合性が得られない場合、当該配線１５に、その信号の遅延時間を調整するためのバッファ１６を挿入する。
【００４０】
このような信号整合性の解析、及び配線の調整やバッファの挿入、即ちステップＡ８及びステップＡ９は、上記所望の信号整合性が得られようになるまで繰り返される。
【００４１】
ここで、本発明では、上述したようにクロストークが従来例に比して低く抑えられている。そのため、信号整合性の解析、及び配線の調整やバッファの挿入、即ちステップＡ８及びステップＡ９から成るループ処理の繰り返し回数を、従来例に比して極力少なく抑えることが可能となる。結果として、半導体集積回路の自動設計に費やす時間を極力短縮することが可能となる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態に係る半導体集積回路の自動設計方法を説明するフロー図である。
【図２】本発明の実施形態に係る半導体集積回路の自動設計方法を説明する概略平面図である。
【図３】本発明の実施形態に係る半導体集積回路の自動設計方法を説明する概略平面図である。
【図４】半導体集積回路の自動設計方法を説明するフロー図である。
【図５】従来例に係る半導体集積回路の自動設計方法により設計された半導体集積回路の概略平面図である。
【符号の説明】
【００４３】
１０，２０  半導体チップ
１１，２１  Ｉ／０セル
１２，２２  メモリセル
１３，２３  スタンダードセル
１４  ダミーセル
１４Ａ  入力端子
１４Ｂ  出力端子
１５  配線
１５Ａ，１５Ｂ  接続点
１７  再配線
２６  バッファ
３０  寄生容量
【図１】
2006165085.tif 000003
【図２】
2006165085.tif 000004
【図３】
2006165085.tif 000005
【図４】
2006165085.tif 000006
【図５】
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