(57)【要約】【課題】  電界効果トランジスタのキャリアの移動度を向上させる。【解決手段】  半導体部と絶縁部を備える電界効果トランジスタであって、絶縁部が強誘電性及び強磁性をともに有する物質と非磁性物質を含有することを特徴とする電界効果トランジスタ。【選択図】なし【特許請求の範囲】
【請求項１】
少なくとも半導体部と、
絶縁部を備える電界効果トランジスタであって、
絶縁部が、強誘電性及び強磁性をともに有する物質及び非磁性物質を含有することを特
徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果トランジスタに関するものである。
【背景技術】
【０００２】
従来、電界効果トランジスタ（以下適宜「ＦＥＴ」と呼ぶ）においては、材料、特にチャネルを形成する半導体部の材料を選択することでキャリアの移動度を上昇させ、大きなオン電流や大きなスイッチング周波数を得ることが図られてきた（例えば、特許文献１）。ここで「オン電流」とは、チャネルに電流を流すためにゲート電極に適切なゲート電圧を印加した時（即ち、オン時）に、チャネルを流れる出力電流のことである。
【特許文献１】特開２００３−３０１１１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来行なわれてきたような半導体材料を選択するという手段で達成できる移動度は不十分である。そこで、別の手段によってＦＥＴのキャリアの移動度をより一層向上させ、オン電流やスイッチング周波数の向上を図ることが求められていた。特にこれは、有機物を半導体層の材料として用いた有機ＦＥＴにおいて、重要な課題であった。
本発明は上記の課題に鑑みて創案されたもので、従来よりもキャリアの移動度を向上させることにより、オン電流及びスイッチング周波数の少なくともいずれかを改善した電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の要旨は、少なくとも半導体部と、絶縁部を備える電界効果トランジスタであって、絶縁部が、強誘電性及び強磁性をともに有する物質及び非磁性物質を含有することを特徴とする電界効果トランジスタに存する。
【発明の効果】
【０００５】
本発明の電界効果トランジスタによれば、キャリアの移動度を向上させることができる。これにより、電界効果トランジスタのオン電流及びスイッチング周波数の少なくともいずれかを大きくすることが可能となる。
【発明を実施するための最良の形態】
【０００６】
以下、本発明の実施の形態について説明するが、本発明は以下の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、任意に変形して実施することができる。
［Ｉ．概要］
ＦＥＴは、ソース電極、ドレイン電極、ゲート電極、半導体部及び絶縁部を備え、ソース電極とドレイン電極との間の半導体部内にチャネルが形成されるものである。半導体部は半導体により形成され、チャネルが形成される部分である。また、チャネルとは、ゲート電極に電圧が印加された際に生ずるキャリアが分布している部分のことで、通常は、ソース−ドレイン方向に沿って形成される。さらに、横型ＦＥＴや静電誘導トランジスタ（以下適宜、「ＳＩＴ」という）などの多くのＦＥＴは、基板上に各構成要素を設けることにより構成される。
【０００７】
また、ＦＥＴは、ソース電極−ドレイン電極間の電流を、チャネルのキャリアの寄与により生じさせることを原理としている。即ち、ソース電極とドレイン電極との間をキャリアが移動することにより、チャネルに電流が流れる。なお、ソース−ドレイン方向とは、
ソース電極及び半導体部の接触部とドレイン電極及び半導体部の接触部との最短距離を結ぶ線分の方向で定義される。
【０００８】
以下、本発明のＦＥＴの各構成要素について詳細に説明する。
［１．基板］
上記のように、多くのＦＥＴにおいては、層、部材、電極などの構成要素は基板上に設けられる。特に、半導体部の材料に有機物を用いた場合に基板を用いれば、比較的低温のプロセスでＦＥＴを製造することが可能となり、好ましい。
【０００９】
基板を形成する材料について特に制限は無く、任意の材料によって形成することができる。基板の材料の具体例を挙げると、Ｓｉ、ＳｉＯ２、金属等の無機材料、合成樹脂等の有機材料、無機材料と有機材料との複合材などが挙げられる。また、基材の材料は１種を単独で用いても良く、２種以上を任意の組み合わせ及び比率で併用しても良い。例えば、無機物質の基板の表面を合成樹脂等の絶縁体によりコーティングすることで表面に絶縁性を持たせたもの等を用いることができる。
【００１０】
また、基板の形状も任意であり、例えば板状、フィルム状など、様々な形状のものを用いることができる。ただし、可撓性があるという点から、基板には樹脂フィルムを用いることが好ましい。
さらに、基板の寸法についても制限は無く、その用途に応じて任意に設定することができる。
【００１１】
また、上記のように、横型ＦＥＴ等のＦＥＴにおいては、半導体部の材料として特に有機物を用いた場合、比較的低温のプロセスでの製造が可能になる。そのため、基板にプラスチックフィルムを使用することができ、軽量で柔軟性に優れた壊れにくいデバイスを作製できる利点を有する。したがって、薄膜で可撓性のあるトランジスタの製造が可能になるので、これを各セルのスイッチング素子に利用することで、可撓性のあるアクティブマトリクス液晶ディスプレイが作製できる等、広い応用が期待できる。
【００１２】
さらに、基板は、複数の層からなる積層体として形成されていても良い。複数の層からなる場合は、各層は、互いに異なる材料であっても良い。
ところで、基板に所定の表面処理を行なうことで、ＦＥＴの特性を向上できる場合がある。例えば、基板表面の親水性、疎水性の度合いを調整することで、基板の上に成膜される膜の膜質を改良することができる場合がある。特に、基板上に半導体部として半導体層を成膜した場合には、半導体材料は分子の配向等の膜の状態によって特性を大きく変える。これを利用すれば、基板の表面処理によって基板と半導体層との界面部分における分子配向を制御することによって、ＦＥＴの特性を改善することが可能となる。
【００１３】
このような表面処理としては、例えば、ヘキサメチルジシラザン、シクロヘキセン、オクタデシルトリクロロシラン等による疎水化処理、塩酸、硫酸、酢酸等による酸処理、水酸化ナトリウム、水酸化カリウム、水酸化カルシウム、アンモニア等によるアルカリ処理、オゾン処理、フッ素化処理、酸素やアルゴン等のプラズマ処理、Ｌａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ膜（ＬＢ膜）の形成処理、その他の絶縁体や半導体の薄膜の形成処理、機械的処理、コロナ放電等の電気的処理などが挙げられる。
［２．ゲート電極］
ゲート電極は、絶縁部にゲート電圧を印加するもので、このゲート電極から印加されるゲート電圧によりＦＥＴのオン、オフが制御されるようになっている。
【００１４】
ゲート電極の材料は導電性を有するものであれば他に制限は無く、任意の材料を用いることができる。例えば、金属、合金、導電性高分子、及びこれらの複合材料等の導電性材
料を用いることができる。具体例を挙げると、白金、金、アルミニウム、クロム、ニッケル、銅、チタン、マグネシウム、カルシウム、バリウム、ナトリウム等の金属；ポリアニリン、ポリピロール、ポリチオフェン、ポリアセチレン等の導電性高分子；及び、それらに塩酸、硫酸、スルホン酸等の酸、ＰＦ6、ＡｓＦ6、ＦｅＣｌ3等のルイス酸、ヨウ素等
のハロゲン原子、ナトリウムカリウム等の金属原子等のドーパントを添加したもの、カーボンブラックや金属粒子を分散させた導電性の複合材料などが挙げられる。
【００１５】
なお、ゲート電極は、１種の材料を単独で用いて形成しても良く、２種以上の材料を任意の組み合わせ及び比率で併用して形成しても良い。
また、ゲート電極の形状は任意であるが、通常は、上記の材料を積層した薄膜形状に形成される。なお、この場合、薄膜は単層構造としても良く、２以上の層が積層された積層構造としてもよい。
【００１６】
さらに、ゲート電極の寸法も任意である。例えばその厚さとしては、通常１ｎｍ以上、好ましくは１０ｎｍ以上、また、通常１００ｎｍ以下、好ましくは５０ｎｍ以下である。
ゲート電極の作製方法に制限は無く、公知の各種方法を任意に用いることができる。例えば、ゲート真空蒸着法、スパッタ法、塗布法、印刷法、ゾルゲル法等を用いて材料を成膜することによりゲート電極を作製することができる。
【００１７】
また、成膜によりゲート電極を作製する場合には、成膜後、所望の形状になるよう必要に応じてパターニングを行なうことが好ましい。パターニング方法も公知の各種方法を用いうるが、例えば、フォトレジストのパターニングとエッチング（エッチング液によるウエットエッチングや反応性のプラズマによるドライエッチング）とを組み合わせたフォトリソグラフィー法、インクジェット印刷、スクリーン印刷、オフセット印刷、凸版印刷等の印刷法、マイクロコンタクトプリンティング法等のソフトリソグラフィーの手法、及びこれら手法を複数組み合わせた手法などを利用できる。また、レーザーや電子線等のエネルギー線を照射して材料を除去したり、材料の導電性を変化させたりすることにより、直接パターンを作製することもできる。さらに、ゲート電極の周りにゲート絶縁膜をパターニングして作製することも可能である。
【００１８】
また、ゲート電極は半導体部から絶縁されるようになっている。絶縁の方法に制限は無く任意であるが、通常はゲート電極と半導体部の間に絶縁部を設け、キャリアが出入りすることを防止する。具体的には、絶縁層として絶縁部を薄膜状に形成して用いることが好ましい。
［３．ソース電極及びドレイン電極］
ソース電極は配線を通じて外部から電流が流入する電極であり、ドレイン電極は配線を通じて外部に電流を送りだす電極である。キャリアが正孔の場合、チャネルを通ってソース電極からドレイン電極にキャリアが移動することにより、ソース電極とドレイン電極との間にオン電流が流れるようになっている。同様に、キャリアが電子の場合、ドレイン電極からソース電極へとキャリアが移動することでオン電流が流れるようになっている。
【００１９】
ソース電極、ドレイン電極の材料は導電性を有するものであれば他に制限は無く、任意の材料を用いることができる。例えば、金属、合金、導電性高分子、及びこれらの複合材料等の導電性材料を用いることができる。具体例としては、ゲート電極の材料として例示したものと同様のものを挙げることができる。
なお、ソース電極及びドレイン電極は、それぞれ独立に、１種の材料単独により形成しても良く、２種以上の材料を任意の組み合わせ及び比率で併用して形成しても良い。
【００２０】
また、ソース電極、ドレイン電極の形状は任意であるが、通常は、材料を島状に形成した島状構造薄膜として成形して用いられる。なお、この場合、薄膜は単層構造としても良
く、２以上の層が積層された積層構造としてもよい。
さらに、ソース電極、ドレイン電極の寸法も任意であるが、例えばその厚さとしては、通常１ｎｍ以上、好ましくは１０ｎｍ以上、また、通常１００ｎｍ以下、好ましくは５０ｎｍ以下である。
【００２１】
また、ソース電極、ドレイン電極の作製方法は任意であるが、例えば、ゲート電極と同
様にして作製することができる。
［４．半導体部］
（構成）
半導体部は、ソース電極とドレイン電極との間でキャリアが移動するチャネルを構成する部分であり、ソース電極とドレイン電極とを連結するように形成される。
【００２２】
半導体部を形成する半導体材料に制限は無く、公知の半導体材料を任意に用いることができる。半導体材料は、有機物であっても無機物であっても良いが、有機物であることが好ましい。簡便かつ安価な製造方法にＦＥＴを製造できること、可撓性のあるＦＥＴを製造できること等の利点を有するからである。
半導体材料が有機物である場合、例えば、ナフタセン、ペンタンセン、ピレン、フラーレン等の縮合芳香族炭化水素；α−セキシチオフェン等のオリゴマー類；フタロシアニンやポルフィリン等の大環状化合物；α−セキシチオフェン、ジアルキルセキシチオフェンに代表されるチオフェン環を４個以上含むオリゴチオフェン類；チオフェン環、ベンゼン環、フルオレン環、ナフタレン環、アントラセン環、チアゾール環、チアジアゾール環、ベンゾチアゾール環を合計４個以上連結したもの；アントラジチオフェン、ジベンゾチエノビスチオフェン、α，α′−ビス（ジチエノ［３，２−ｂ′：２′，３′−ｄ］チオフェン）等の縮合チオフェン及びその誘導体；ナフタレンテトラカルボン酸無水物、ナフタレンテトラカルボン酸ジイミド、ペリレンテトラカルボン酸無水物、ペリレンテトラカルボン酸ジイミド等の芳香族カルボン酸無水物やそのイミド化物；銅フタロシアニン、パーフルオロ銅フタロシアニン、テトラベンゾポルフィリン及びその金属塩等の大環状化合物；ポリチオフェン、ポリフルオレン、ポリチエニレンビニレン、ポリフェニレンビニレン、ポリフェニレン、ポリアセチレン、ポリピロール、ポリアニリン等を用いることができる。
【００２３】
これらの中でも特に、レジオレギュラーポリチオフェンのような自己組織化を示すものや、ポリフルオレンやその共重合体に代表される液晶性を示す高分子等が好ましい。
また、有機半導体材料の中でも、ペンタセン、ポルフィリン骨格を持つ化合物（ポルフィリン類化合物）等も好ましく、ポルフィリン骨格を有する化合物がより好ましい。例えば、ＦＥＴの一種である横型ＦＥＴの動作特性は、半導体部のキャリア移動度μ及び電導度σ、ゲート絶縁膜の静電容量、横型ＦＥＴの構成（ソース・ドレイン電極間距離及び幅、ゲート絶縁膜の膜厚等）などにより決まるが、ポルフィリン骨格を有する化合物を用いたＦＥＴは、キャリア移動度μやオンオフ比を大きくすることが可能となり、好ましい。
【００２４】
ポルフィリン骨格を有する化合物の中で、特に好ましいものとしては、例えば下記式１又は式２で表される構造を有するものが挙げられる。
【００２５】
【化１】
2006041127.tif 000002
【００２６】
【化２】
2006041127.tif 000003
【００２７】
上記式１及び式２中、Ｚｉａ及びＺｉｂ（ｉは１以上４以下の整数）は、それぞれ独立に、水素原子、水酸基、ハロゲン原子、アミノ基、ニトロ基又は１価の有機基を表す。
Ｚｉａ及びＺｉｂとなり得る１価の有機基の例としては、アルキル基、アルコキシ基、メルカプト基（アルキルチオ基）、アシル基、カルボキシル基と炭素数１〜１０のアルコールとのエステル、ホルミル基、カルバモイル基等が挙げられる。
【００２８】
Ｚｉａ及びＺｉｂが１価の有機基である場合、その炭素数は通常１以上、また、通常１０以下である。さらに、これらの有機基は置換基を有していても良い。
また、Ｚｉａ及びＺｉｂがアミノ基又はニトロ基である場合には、そのアミノ基又はニトロ基はアルキル基等の炭化水素基で置換されていても良い。アミノ基又はニトロ基に置換する炭化水素基の炭素数は通常１以上１０以下である。
【００２９】
さらに、Ｚｉａ及びＺｉｂがハロゲン原子である場合、その具体例としては、フッ素、塩素、臭素、ヨウ素等が挙げられる。
また、Ｚｉａ及びＺｉｂは結合して環を形成していても良い。この場合に形成される環の例としては、ベンゼン環、ナフタレン環、アントラセン環等の芳香環；ピリジン環、キノリン環、フラン環、チオフェン環等の複素環；シクロヘキセン等の非芳香族環等が挙げられる。
【００３０】
さらに、上記式１及び式２中、Ｒ１〜Ｒ４はそれぞれ独立に、水素原子、ハロゲン原子又は１価の有機基を表す。この有機基としては、アルキル基、アリール基、アルコキシ基、メルカプト基、カルボキシル基と炭素数１〜１０のアルコールとのエステル等が挙げられる。さらに、これらの有機基は置換基を有していても良い。また、Ｒ１〜Ｒ４がハロゲ
ン原子である場合、その具体例としてはフッ素、塩素、臭素、ヨウ素等が挙げられる。
【００３１】
以下に、ポルフィリン類化合物の例を挙げる。ただし、ここでは無金属体の構造を例示しているが、以下の例に対応する金属塩や、置換基を有する分子であっても同様に好ましい有機半導体材料として使用することができる。また、対称性の良い分子構造を主に例示しているが、部分的な構造の組み合わせによる非対称構造であっても使用できる。さらに、ポルフィリン類化合物はこれらの例示化合物に限定されるわけではない。
【００３２】
【化３】
2006041127.tif 000004
【００３３】
【化４】
2006041127.tif 000005
【００３４】
一方、無機半導体材料としては、例えば、単体の半導体や化合物半導体が挙げられる。
単体の半導体としては、Ｓｉ，Ｇｅ等のＩＶ（Ｂ）族半導体や、それら単体の半導体に
Ｂ等をドーピングをしたものなどが挙げられる。
また、化合物半導体としては、ＧａＮ、ＧａＰ、ＧａＡｓ、ＩｎＧａＮ、ＩｎＧａＰ等のＩＩＩ−Ｖ族化合物半導体；ＺｎＴｅ、ＣｄＳｅ等のＩＩ−ＶＩ族半導体；ＦｅＳ、Ｆｅ3Ｆ4、ＣｕＳ等のカルコゲン化合物；磁鉄鉱などの酸化物半導体；それら化合物半導体にドーピングをしたものなどが挙げられる。
【００３５】
なお、半導体材料は、１種を単独で用いても良く、２種以上を任意の組み合わせ及び比率で併用しても良い。
さらに、半導体部には、半導体材料の他、特性を改善したり他の特性を付与したりするために、各種添加剤を混合してもよい。添加剤の例としては、酸化防止剤などが挙げられる。
【００３６】
また、半導体部の形状についても特に制限は無く、ソース電極とドレイン電極とを連結することができれば、任意の形状に形成して用いることができる。ただし、通常は、半導体部は半導体を積層した半導体層として構成される。
半導体部を半導体層として形成する場合、半導体層は単一の層から形成されていてもよく、２以上の層から形成されていても良い。
【００３７】
さらに、半導体層の膜厚は、必要な機能を果たせる範囲で薄いほど好ましい。半導体層の膜厚が大きくなるほど、漏れ電流が増加する虞が大きくなるからである。半導体層の膜厚の具体的な範囲を挙げると、通常１ｎｍ以上、好ましくは５ｎｍ以上、より好ましくは１０ｎｍ以上であり、また、通常１０μｍ以下、好ましくは１μｍ以下、より好ましくは５００ｎｍ以下、最も好ましくは５０ｎｍ以下である。
【００３８】
（形成方法）
半導体部の形成方法について制限は無く、公知の方法を任意に用いて形成することができる。以下、半導体部の形成方法の例として、半導体層の成形方法について説明する。
半導体層を形成する方法について制限は無く、公知の方法を任意に用いることができるが、例えば、スパッタリング法、真空蒸着法等の真空プロセスでの形成方法、塗布法、印刷法等の溶液プロセスでの形成方法などが挙げられる。なお、これらの半導体層を形成方法は、１種を単独で行なってもよく、２種以上の方法を適宜組み合わせて行なってもよい。
【００３９】
（真空プロセス）
以下、半導体材料を真空プロセスによって成膜し、半導体層を得る方法について詳しく説明する。真空プロセスによる成膜では、真空又は減圧環境下、半導体材料を基板に付着させることにより成膜を行なう。
例えば真空蒸着法では、半導体材料を真空中で加熱し、蒸発させ、蒸発した半導体材料を基板に付着させることにより半導体層を形成する。
【００４０】
真空蒸着法では、圧力条件は通常１×１０-3Ｔｏｒｒ（１．３×１０-1Ｐａ）以下、好ましくは１×１０-6Ｔｏｒｒ（１．３×１０-4Ｐａ）以下とする。
また、基板の温度によって半導体層、ひいてはＦＥＴの特性が変化するので、基板の温度を最適な基板温度にする。具体的には、通常０℃以上、好ましくは１０℃以上、また、通常２００℃以下、好ましくは５０℃以下とする。
【００４１】
さらに、蒸着速度は任意であるが、通常０．００１ｎｍ／ｓ以上、好ましくは０．０１ｎｍ／ｓ以上、また、通常１０ｎｍ／ｓ以下、好ましくは１ｎｍ／ｓ以下である。
また、例えばスパッタリング法によって半導体層を得るようにしてもよい。スパッタリング法では、半導体材料を、加熱により蒸発させる代わりに、加速したアルゴン等のイオンを半導体材料ターゲットに衝突させて半導体材料原子を叩きだし、基板に付着させる以外は真空蒸着法と同様にして、半導体層を形成する。
【００４２】
一般に、半導体材料として比較的低分子量の有機半導体材料を用いる場合、及び、無機半導体材料を用いる場合には、このような真空プロセスを用いることが好ましい。また、真空プロセスには、高価な設備が必要であるものの、半導体層を形成する際の成膜性が良
く、均一な膜が得られやすいという利点がある。
（溶液プロセス）
次に、半導体材料を溶液プロセスによって成膜し、半導体層を得る方法について詳しく説明する。溶液プロセスによる成膜では、半導体材料を溶媒に溶かして溶液とし、その溶液を基板上に塗布して半導体層を得る。
【００４３】
半導体材料を溶解させる溶媒に制限は無く、半導体材料の種類等に応じて任意の溶媒を用いることができる。
また、塗布の方法についても制限はなく、例えば、溶液をたらすだけのキャスティング、スピンコーティング、ディップティング、ブレードコーティング、ワイヤバーコーティング、スプレーコーティング等のコーティング法（塗布法）や、インクジェット印刷、スクリーン印刷、オフセット印刷、凸版印刷等の印刷法や、マイクロコンタクトプリンティング法等のソフトリソグラフィーの手法等が挙げられる。また、これらの手法は１種を単独で行なっても良く、適宜２種以上を組み合わせて用いても良い。
【００４４】
さらに、塗布に類似の技術として、水面上に形成した半導体材料の単分子膜を基板に移して積層するＬａｎｇｍｕｉｒ−Ｂｌｏｄｇｅｔｔ法、液晶や融液状態の半導体材料を２枚の基板で挟んだり毛管現象で２枚の基板間に導入したりする方法等も挙げられる。
このような溶液プロセスを用いると、比較的安価な設備で、大面積の半導体層を作製しやすいという利点がある。
【００４５】
また、半導体層の材料の中でも、有機化合物、例えばポルフィリン類化合物等は、溶液プロセスにより有機半導体層を形成する場合、有機半導体材料自体を溶媒に溶解した溶液を基板に塗布する他に、次の、前駆体を用いる方法を取ることができる。すなわち、有機半導体材料の前駆体を溶媒に溶解して前駆体溶液を調製し、この前駆体溶液を基板に塗布し、基板上で前駆体の化学構造を変化させて最終的な有機半導体材料とし、半導体層を形成する方法である。この方法は、特に溶媒に難溶な半導体層の材料を溶液プロセスにより膜形成して有機半導体層を作製する際に有用である。
【００４６】
前駆体としては、例えば、次に示すビシクロ構造を有するものが挙げられる。なお、下記ビシクロ構造及びそれが変化したベンゼン環の２本の結合手は、ポルフィリン等に連結するための結合手である。
【００４７】
【化５】
2006041127.tif 000006
【００４８】
このビシクロ構造は、下記反応式に示すように、加熱によりエチレン分子が解離して、ベンゼン環に変化する。
【００４９】
【化６】
2006041127.tif 000007
【００５０】
ビシクロ構造は立体的にかさ高いため、結晶性が低い。そのため、ビシクロ構造を有する分子は溶解性が良好であり、その溶液を塗布した際に、結晶性が低い、又は無定形な塗布膜が得られやすい。また、ビシクロ構造は、加熱工程を経ることによりベンゼン環に変化すると平面性の良好な分子構造になるために、結晶性が良好になる。したがって、ビシクロ構造を有する前駆体からの化学変化を利用することにより、溶媒への溶解性が低い有機半導体材料を用いて有機半導体層を溶液プロセスで作製する場合でも、結晶性の良好な有機物よりなる半導体層を、塗布により得ることができる。なお、この加熱工程は、塗布溶媒を留去する等の他の目的を兼ねていても良い。
【００５１】
前駆体を用いた方法に好適な半導体の具体例を挙げると、ポルフィリン類化合物の中では、ベンゾポルフィリン類と呼ばれるピロール環、チオフェン環、フラン環にベンゼン環が縮合している化合物は、ビシクロ構造を有する前駆体から生成することができるので、上記の方法を用いて塗布により半導体層を形成するのに有利である。
また、溶液プロセスでは、塗布工程と乾燥工程とを必要な回数だけ繰り返して、半導体層の膜厚を大きくすることができるという利点を有する。さらに、前駆体を用いて半導体層を形成する場合には、前駆体溶液の塗布工程と、化学構造変化工程とを繰り返せば、前駆体と有機半導体材料との溶解性が異なることを利用して半導体層が前駆体溶液に溶解しないようにしながら積層し、厚い膜を形成することができるという利点もある。
【００５２】
一般に、溶液プロセスによると、成膜性が高くならず、結晶性の高い半導体膜が得られにくいとされている。しかし、上記前駆体を用いる方法によれば、簡便な溶液プロセスで結晶性の高い特性の良い半導体膜が得られるので、好ましい。
このようにして形成された半導体層を備えたＦＥＴは、キャリア移動度が高く、且つオンオフ比が高いという好ましい特性を有する。なお、上記前駆体を用いる方法は、ポルフィリン類化合物に限らず、広く有機材料一般に適用しうる方法である。
【００５３】
また、半導体層の結晶の向きを制御したい場合には、エピタキシャル成長法、塗布後のラビング等の手法を用いることにより、その結晶の向きを制御することができる。これらの手法によって半導体の結晶の向きを適宜調整すれば、チャネルの電気抵抗率を低下させること等が可能となる。
さらに、半導体部には、微量の原子や原子団、分子、高分子等の不純物を含有させても良い。このように半導体部に不純物を含有させることをドーピングといい、これにより半導体部の特性を変化させ好ましいものにすることができる。
【００５４】
不純物としては、形成しようとする半導体部の特性等に応じて公知のものを任意に用いることができる。具体例を挙げると、酸素、水素、塩酸、硫酸、スルホン酸等の酸、ＰＦ6、ＡｓＦ5、ＦｅＣｌ3等のルイス酸、ヨウ素等のハロゲン原子、ナトリウム、カリウム
等の金属原子等が挙げられる。
また、ドーピングの手法も任意であるが、例えば、半導体部を不純物のガスに接触させたり、不純物の溶液に浸したり、電気化学的な処理をしたりすることによれば良い。
【００５５】
さらに、ドーピングは半導体部の形成後でなくても、半導体部の形成前や、半導体部の形成中に行なうこともできる。例えば、半導体部形成前の半導体材料合成時に不純物を混合すること等によりドーピングを行なうことができる。また、スパッタリングや蒸着等の気相法により半導体部を形成する場合は、ターゲットやソース等の原料にドープしたい不純物を予め混入させたものを用いることによりドーピングができる。さらに、溶液プロセスにより半導体部を形成する場合は、半導体材料や前駆体の溶液に不純物を混合したり、前駆体膜の段階で不純物のガスや溶液を用いたりすることにより、ドーピングを行なうことが可能である。また、真空プロセスにより半導体部を形成する場合は、蒸着時に不純物を共蒸着したり、真空プロセスの雰囲気に不純物を混合したり、さらには不純物のイオンを真空中で加速して半導体部に衝突させたりすることでドーピングを行なうことも可能である。
【００５６】
ドーピングの効果としては、様々な効果が得られるが、代表的なものとしては、例えば、キャリア密度の増加あるいは減少による電気伝導度の変化、キャリアの極性（ｐ型またはｎ型）の変化、Ｆｅｒｍｉ準位の変化等が挙げられる。
また、このように作製された半導体部は、後処理により、さらに特性を改良することが可能である。例えば、加熱処理により、成膜時に生じた半導体部中の歪みを緩和することができ、特性の向上を図ることができる。さらに、酸素や水素等の酸化性あるいは還元性の気体や液体にさらすことにより、酸化あるいは還元による特性変化を誘起することもできる。これは、例えば、半導体部中のキャリア密度の増加、あるいは減少の目的に利用される。また、後処理の例としては、その他にも、ＬＢ膜の形成処理、その他の絶縁体や半導体の薄膜の形成処理、機械的処理、コロナ放電等の電気的処理などが挙げられる。
【００５７】
［５．絶縁部］
本発明のＦＥＴにおいて、絶縁部は、強誘電性及び強磁性をともに有する物質（以下、「共存系物質」と呼ぶことがある。）及び非磁性物質を含有する。
ここで、強誘電性とは、外電場がゼロの状態でも自発電気分極を生ずる性質のことを言
う。自発電気分極を有するかどうかは、次のようにして知ることができる。まず、測るべき物質（対象物質）の温度Ｔを変化させながら電気感受率χeを測定し、１／χe −Ｔプ
ロット（１／χeとＴとを軸とするプロット）を描く。この時、１／χe−Ｔプロットは直線となるが、この直線がＴ軸のＴ＞０の領域で切片を有する場合、この対象物質は強誘電性を有すると言う。また、この切片の温度を強誘電体のＣｕｒｉｅ温度と言う。
【００５８】
なお、これに関連して、電気双極子モーメント−電場曲線（誘電分極曲線）がヒステリシスを有する物質は強誘電性を示す物質であるが、電気双極子モーメント−電場曲線（誘電分極曲線）がヒステリシスを有さない物質でも強誘電性を示す物質である場合がある。通常は、電気双極子モーメント−電場曲線（誘電分極曲線）がヒステリシスを有さないが強誘電性を示す物質を本発明のＦＥＴの共存系物質に用いることが望ましい。
【００５９】
同様に、強磁性とは、自発磁化を生ずる性質のことである。強磁性を有するかどうかについても、強誘電性と同様にして知ることができる。即ち、測るべき物質（対象物質）の温度Ｔを変化させながら帯磁率χmを測定し、１／χm−Ｔプロット（１／χmとＴとを軸
とするプロット）を描く。このとき、Ｔ＞０の領域に切片を有する場合、この対象物質は強磁性を有すると言う。また、この切片の温度を強磁性体のＣｕｒｉｅ温度と言う。
【００６０】
また、これに関連して、磁気双極子モーメント−磁場曲線（磁化曲線）がヒステリシス
を有する物質は強磁性を示す物質であるが、磁気双極子モーメント−磁場曲線（磁化曲線）がヒステリシスを有さない物質でも強磁性を示す物質である場合がある。通常は、強誘電性と同様、磁気双極子モーメント−磁場曲線（磁化曲線）がヒステリシスを有さないが
強磁性を示す物質を本発明のＦＥＴの共存系物質に用いることが望ましい。
【００６１】
本発明のＦＥＴにおいて共存系物質として用いるには、強誘電性及び強磁性をともに有
する物質であれば他に制限は無く、公知の物質を任意に用いることができる。その具体例としては、（ＢｉＦｅＯ3）x（ＢａＴｉＯ3）1-x、（ＢｉＦｅＯ3）x（ＰｂＴｉＯ3）1-x、（ＰＬＺＴ）x（ＢｉＦｅＯ3）1-x等を用いれば良い。ただし、ここでｘはそれぞれ独
立に０≦ｘ≦１を満たす数である。また、ＰＬＺＴとは、Ｐｂ1-k-l-mＬａkＺｒlＴｉmＯ3のことを表わす。ただし、ｋ、ｌ、ｍはそれぞれｋ＋ｌ＋ｍ≦１を満たす、０以上１以
下の数である。中でも、透明性を有する（ＰＬＺＴ）x（ＢｉＦｅＯ3）1-xを用いること
が好ましい。
【００６２】
また、ここで例示した共存系物質の製造方法は任意であるが、例えば、硝酸塩等の出発物質を混合し、熱分解させることで製造することができる。具体例を挙げると、（ＰＬＺＴ）x（ＢｉＦｅＯ3）1-xを製造する場合、出発物質としてＰｂ（ＮＯ3）2，Ｌａ（ＮＯ3）3・６Ｈ2Ｏ，ＺｒＯ（ＮＯ3）2・２Ｈ2Ｏ，Ｔｉ［ＯＣＨ（ＣＨ3）2］4，Ｂｉ（ＮＯ3
）3・５Ｈ2Ｏ，Ｆｅ（ＮＯ3）3・９Ｈ2Ｏを用意する。これらの出発物質を有機溶媒等の
溶媒に溶かし、絶縁部を形成したい場所に、例えばスピンコート等により膜状に塗布する。有機溶媒を蒸発させた後、電気炉等による加熱によって反応させる。この場合、反応温度は６００℃程度に保つことが好ましい。これにより、絶縁部として共存系物質の薄膜を得ることができる。製法の詳細については、Ｊｏｕｒｎａｌ  ｏｆ  Ｐｈｙｓｉｃｓ  ａｎｄ  Ｃｈｅｍｉｓｔｒｙ  ｏｆ  Ｓｏｌｉｄｓ  ６４，３９１（２００３）等を参照することができる。
【００６３】
なお、共存系物質は、１種を単独で用いても良く、２種以上を任意の組み合わせ及び比
率で併用しても良い。
非磁性物質とは、ＦＥＴを使用する環境下において、強磁性状態にならない物質のこと
である。すなわち、Ｃｕｒｉｅ温度を持たない物質、およびＣｕｒｉｅ温度がＦＥＴを使用する環境の温度よりも低い物質のことである。
【００６４】
非磁性物質は、導電性を有さない物質であることが好ましい。絶縁部における漏れ電流
増大を抑制するためである。
非磁性である物質としては、例えば、ポリメチルメタクリレート、ポリスチレン、ポリ
ビニルフェノール、ポリイミド、ポリカーボネート、ポリエステル、ポリビニルアルコール、ポリ酢酸ビニル、ポリウレタン、ポリスルホン、エポキシ樹脂、フェノール樹脂等のポリマー及びこれらを組み合わせた共重合体、二酸化珪素、酸化アルミニウム、酸化チタン等の酸化物、ＳｒＴｉＯ3、ＢａＴｉＯ3等の強誘電性酸化物、窒化珪素等の窒化物、硫化物、フッ化物などの誘電体を用いることができる。
【００６５】
非磁性物質は、１種を単独で用いても良く、２種以上を任意の組み合わせ及び比率で併
用しても良い。
絶縁部中には、共存系物質、非磁性物質以外にも、特性を損なわない範囲で他の物質、
例えば、強磁性のみを有する物質等が少量含まれていても良い。
チャネルは前記の半導体部に形成されるため、絶縁部は半導体部に直接接するように設けられる。半導体部が２個以上の部材によって構成されている場合には、そのうちの少なくとも一つの部材に直接に接することが好ましい。
【００６６】
さらに、絶縁部の形状も任意であり、薄膜状、ブロック状、板状、棒状等、様々な形状に形成することが可能であるが、通常は、半導体部に沿って薄膜状に形成されることが好ましい。なお、この場合、薄膜は単層構造としても良く、２以上の層が積層された積層構造としてもよい。
また、絶縁部の寸法も任意であるが、例えば薄膜状に形成する場合には、必要な機能を果たせる範囲で薄い方が好ましい。膜厚は、通常１ｎｍ以上、好ましくは５ｎｍ以上、より好ましくは１０ｎｍ以上、また、通常１０μｍ以下、好ましくは１μｍ以下、より好ましくは５００ｎｍ以下である。膜厚が薄い方がより大きなキャリア注入効果が得られるが、膜厚が薄すぎると絶縁破壊の虞があるためである。
【００６７】
絶縁部の作製方法に制限は無く、任意の方法により作製可能である。具体例としては、絶縁部を薄膜状に形成する場合には、スピンコーティングやブレードコーティング等の塗布法、スクリーン印刷やインクジェット等の印刷法、真空蒸着法、スパッタリング法、その他、アルミニウム上のアルマイトのように金属上に酸化物膜を形成する方法等の薄膜形成方法を用いることができる。
【００６８】
また、絶縁部、半導体部の順で各部を形成する場合には、絶縁部と半導体部との界面で半導体材料の結晶配向、分子配向を良好にさせるために、絶縁部に所定の表面処理を行なうことが好ましい。表面処理の手法の例としては、基板の表面処理と同様の手法が挙げられる。
本発明のＦＥＴにおいて、発明の趣旨を満たす範囲であれば、絶縁部は、１個でも良く、また２以上の部位からなっていても良い。層状である場合は、１層でも良く、２以上の層からなっていても良い。
【００６９】
なお、基板に表面処理を行なう場合と同様に、絶縁部に表面処理を行ない、ＦＥＴの特性を向上させてもよい。表面処理の手法は、基板の表面処理と同様のものを用いることができる。
なお、本発明のＦＥＴの効果を大きくする目的で、必要に応じてＦＥＴの使用環境の温度を室温よりも低温又は高温に保つようにしても良い。特に、格子振動によるキャリア散乱を低減したりする等の目的のためには、室温よりも低温に保つことが好ましい。
【００７０】
ここで、ＧＭＲ効果について説明する。
本発明のＦＥＴの絶縁部に電圧（ゲート電圧）を印加すると、チャネルの内部にキャリア（電子及び／又は正孔）が誘起される。ソース電極とドレイン電極の間に電圧が印加されている場合、誘起されたキャリアがチャネルを流れる。
一般に、キャリアは、磁気双極子モーメントによるスピン散乱の影響を受ける。一旦ス
ピン散乱を受けたキャリアは、平均自由行程の範囲内では、その散乱の履歴を保っている。散乱の履歴を保ちながら、その後、始めに散乱を受けた磁気双極子モーメントと同じ向きの磁気双極子モーメントと相互作用する場合、スピン散乱が低下する。そのため、金属、半導体等、キャリアが流れる部位の電気抵抗率が低下する。ここで、始めの散乱に寄与する磁気双極子モーメントと次の散乱に寄与する磁気双極子モーメント同士の内積が最大の場合（磁気双極子モーメントの向きが互いに揃っている場合）、スピン散乱の効果が低下する。これは、強磁性物質と非磁性物質が両方とも存在した物質中で、磁気双極子モーメントの向きを互いに揃えることで実現される。この効果は、Ｇｉａｎｔ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ（ＧＭＲ）効果として知られ、固体物理，３８（９），６１２（２００４）、Ａｎｎｕａｌ  Ｒｅｖｉｅｗ  ｏｆ  Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ，２５，３５７（１９９５）等に記載がある。
【００７１】
本発明のＦＥＴにおいては、絶縁部に共存系物質が用いられている。共存系物質は、電
場等の外場によって電気双極子モーメントの向きが制御されると同時に磁気双極子モーメントの向きも制御される。そのため、絶縁部にゲート電圧が印加されると、共存系物質の電気双極子モーメントが揃い、磁気双極子モーメントの向きも揃う。一方、半導体部中、絶縁部と接した部位には、キャリアが誘起されチャネルが形成される。チャネル中を流れるキャリア（出力電流（ドレイン電流）の担体となる。）は、絶縁部で実現されている、
強磁性物質と非磁性物質が両方とも存在した状態により、スピン散乱の影響を受ける。強磁性物質でもある共存系物質が用いられているためである。この時、ゲート電圧が印加されていることにより共存系物質の磁気双極子モーメントの向きが互いに揃っているため、キャリアのスピン散乱の効果が低減する。結果としてキャリアの移動度が上昇する。
【００７２】
共存系物質の絶縁部に対する含有量は、好ましくは１体積％以上、より好ましくは１０
体積％以上である。また、好ましくは８０体積％以下、より好ましくは４０体積％以下である。小さすぎると、スピン散乱間におけるキャリアの移動距離が大きくなり、移動中でスピン散乱の情報を維持することができなくなるからである。また、大きすぎると、共存系物質粒子同士の連続経路が形成されてしまい、ＧＭＲ効果が発現しないからである。非磁性物質の絶縁体部に対する含有量は、１００−（共存系物質の絶縁部に対する含有量）（体積％）であることが好ましい。共存系物質以外の絶縁部は、非磁性物質によりなることが好ましいからである。上記共存系物質、非磁性物質の含有量は、ＴＥＭ像の画像処理から決定される。すなわち、当該部分のＴＥＭ像での平均面積分率を３／２乗することによって、体積分率が定義される。
【００７３】
［７．その他］
本発明のＦＥＴには、上述した部材以外にも、他の部材を設けても良い。
例えば、ＦＥＴの各部（ソース電極、ドレイン電極、半導体部、強磁性部、ゲート電極及び絶縁部）の間やＦＥＴの外面に、必要に応じて他の層を設けることができる。他の層の例としては、半導体部上に直接または他の層を介して保護層を形成すると、湿度等の外気の影響を最小限にできる利点がある。また、保護層によりＦＥＴのオンオフ比を向上させる等、電気的特性を安定化できる利点もある。
【００７４】
保護層の材料は特に限定されず、目的に応じて任意の材料を用いることができるが、例えば、エポキシ樹脂、ポリメチルメタクリレート等のアクリル樹脂、ポリウレタン、ポリイミド、ポリビニルアルコール、フッ素樹脂、ポリオレフィン等の各種樹脂や、酸化珪素、酸化アルミニウム、窒化珪素等、無機酸化膜や窒化膜等の誘電体等が好ましく挙げられる。これらの中でも、特に、酸素や水分の透過率や吸水率が小さい樹脂（ポリマー）を用いることが好ましい。
【００７５】
保護層を成膜する方法について制限は無く、公知の各種方法を任意に用いうるが、保護層が樹脂からなる場合は、例えば樹脂溶液を塗布後乾燥させて樹脂膜とする方法、樹脂モノマーを塗布あるいは蒸着したのち重合する方法等が挙げられる。また、成膜後に適宜後処理を行なってもよく、例えば、成膜後に架橋処理を行なっても良い。また、例えば、保護層が無機物からなる場合は、例えば、スパッタリング法、蒸着法等の真空プロセスでの形成方法や、ゾルゲル法に代表される溶液プロセスでの形成方法を用いることができる。
【００７６】
また、ソース電極、ドレイン電極及びゲート電極には、通常、配線が連結される。この配線の素材は任意であるが、通常は、ソース電極、ドレイン電極及びゲート電極とほぼ同様の材料により作製される。
さらに、ＦＥＴを構成する材料、特に、半導体部に用いられる半導体材料の中には、光を吸収して電荷を発生するものがあるため、必要であれば、そのように光により電荷を生じる部分（例えばトランジスタ部分）を遮光することが好ましい。これは、例えば、所望の領域に光の透過率の小さいパターン（いわゆるブラックマトリクス）を形成することで実現される。このパターンには、通常は、クロムやアルミニウム、銀、金等の金属の膜、カーボンブラック等の顔料を分散した樹脂膜、有機色素の膜等が用いられる。
【００７７】
さらに、本発明のＦＥＴのオンオフ比は任意である。ただし、通常は高いほど好ましく、具体的には、オンオフ比は通常８００以上、好ましくは１０００以上である。ここで、
オンオフ比の定義について説明する。ドレイン電圧ＶD（ソース電極に対するドレイン電
極の電圧）を−３０Ｖに固定し、ゲート電圧ＶGを、半導体層がｐ型半導体である場合、
−５０Ｖ、＋３０Ｖにした時のソース−ドレイン間に流れる電流ＩD（−５０Ｖ）、ＩD（＋３０Ｖ）をそれぞれ測定し、これらのＩD（−５０Ｖ）／ＩD（＋３０Ｖ）によってオンオフ比を定義する。一方、ｎ型半導体の場合、ＩD（＋５０Ｖ）、ＩD（−３０Ｖ）をそれぞれ測定し、ＩD（＋５０Ｖ）／ＩD（−３０Ｖ）によってオンオフ比を定義する。
【００７８】
［ＩＩ．横型ＦＥＴ］
以下、本発明の一実施形態としてＦＥＴの一例である横型ＦＥＴに本発明を適用した場合を例に挙げて、図を用いて詳細に説明する。
図１は、本発明の一実施形態に係る横型ＦＥＴの要部を示す縦断面図である。横型ＦＥＴ１０では、絶縁体で形成された基板１１上に、ソース電極１２及びドレイン電極１３が形成されている。さらに、それらの上には半導体材料で形成された半導体部として半導体層１５が形成され、更にその上には絶縁部としての絶縁層１６が形成されている。
絶縁層１６の上には、ゲート電極１７が設けられ、このゲート電極１７から印加するゲート電圧（入力電圧）によってソース電極１２及びドレイン電極１３の間を流れる電流を制御するようになっている。ただし、ゲート電極１７は絶縁層１６によって、半導体層１５から絶縁されている。なお、図１においては、ソース電極１２、ドレイン電極１３及びゲート電極１７に接続される配線は図示を省略する。
【００７９】
絶縁層は、共存系物質及び非磁性物質を含有している。
この構成でゲート電極１７にゲート電極を印加すると、ソース電極１２とドレイン電極１３との間の半導体層１５には、キャリアが誘起される。すなわち、チャネルが形成される。同時に、絶縁層中の共存系物質の磁気モーメントの向きが揃い、チャネル内のキャリアの移動度が上昇する。横型ＦＥＴにおいては、チャネルの厚さは通常５ｎｍ〜５０ｎｍ程度である。
【００８０】
また、横型ＦＥＴの各構成要素の態様は前記の横型ＦＥＴ１０の構成に制限されず、例えば本発明のＦＥＴの概要の説明の中で説明したように変形して実施しても良い。
さらに、横型ＦＥＴの構成は上記実施形態で説明したものに限定されず、各部の配置等は任意に設定することができる。
例えば、図２（ａ）に示すように、基板１１の上にゲート電極１７絶縁層１６、ソース電極１２及びドレイン電極１３、半導体層１５の順に配置した横型ＦＥＴ１０Ａとして構成してもよい。なお、図２（ａ）において、図１と同符号を用いて示す部分は、それぞれ同様のものを表わす。
【００８１】
さらに、例えば横型ＦＥＴを、図２（ｂ）に示すように、基板１１の上にゲート電極１
７、絶縁層１６、半導体層１５、並びに、ソース電極１２、ドレイン電極１３の順に配置した横型ＦＥＴ１０Ｂとして構成しても良い。なお、図２（ｂ）において、図１及び図２（ａ）と同符号を用いて示す部分は、それぞれ同様のものを表わす。
また、例えば横型ＦＥＴを、図２（ｃ）に示すように、半導体層１５、ソース電極１２及びドレイン電極１３、共存系絶縁層１６並びにゲート電極１７の順に配置した横型ＦＥＴ１０Ｃとして構成しても良い。なお、図２（ｃ）において、図１及び図２（ａ）、ｂ）と同符号を用いて示す部分は、それぞれ同様のものを表わす。
また、上記の各横型ＦＥＴの構成において、それぞれ別の部材や層を設けてもよい。
【００８２】
［ＩＩＩ．静電誘導トランジスタ］
また、本発明のＦＥＴの他の実施形態としては、例えば、静電誘導トランジスタ（ＳＩＴ）を挙げることができる。以下、図３を用いてこのＳＩＴを説明する。
横型ＦＥＴ１０，１０Ａ〜１０Ｃでは、ソース電極１２及びドレイン電極１３が基板１
１上に並べて配置され、電流の流れる方向がゲート電極１７により誘起される電場に垂直方向であるのに対し、ＳＩＴでは、ソース電極１２とドレイン電極１３との間の適当な位置にゲート電極１７がグリッド状に配置され、電流の方向がゲート電極１７により誘起される電場に平行方向となる｛図３（ａ），（ｂ）の矢印参照｝。
【００８３】
図３（ａ）は、本発明の一実施形態としてのＳＩＴの要部を示す断面図である。図３（ａ）に示すように、ＳＩＴ２０Ａでは絶縁体で形成された基板２１上に、ソース電極２２、有機半導体材料で形成された半導体部としての半導体層２３及びドレイン電極２４が積層されている。また、半導体層２３中のソース電極２２とドレイン電極２４との間には、絶縁部としての絶縁層２５により全周面を被覆されることで半導体層２３から絶縁されたゲート電極２６が複数設けられている。
【００８４】
このような構成のＳＩＴ２０Ａにおいて、ゲート絶電圧が印加されると半導体層中にキャリアが誘起される。ソース電極、ドレイン電極間にも電圧（ソース−ドレイン間電圧）が印加されているため、ソース−ドレイン間電圧によって生じた電場により、ソース電極２２からドレイン電極２４へと、半導体層２３の部分をキャリアが移動して電流が流れる（矢印で示す。）。同時に、絶縁部内に含有されている共存系物質の磁気モーメントの向きが揃い、半導体層の電気抵抗率が低下する。
【００８５】
また、ＳＩＴの各構成要素の態様は前記のＳＩＴ２０Ａの構成に制限されず、例えば本発明のＦＥＴの概要の説明の中で説明したように変形して実施しても良い。
さらに、図３（ｂ）に示すように、ＳＩＴ２０Ｂを、ソース電極２２よりもドレイン電極２４の方が基板２１に対して近くに設けられるようにしてもよい。なお、図３（ｂ）において図３（ａ）と同様の符号で示す部分は、それぞれ同様のものを表わす。
【００８６】
また、ＳＩＴ２０Ａ，２０Ｂにおいては、電流がソース電極２２からドレイン電極２４へとゲート電極２６同士の間を通って流れるようにするため、ゲート電極２６の形状を、網目状、縞状、格子状等のように、所定の間隔を有する形状にすることが望ましい。この際、ゲート電極２６同士の間隔の大きさは任意であるが、通常は、ソース電極２２とドレイン電極２４との距離（ここでは、半導体層２３の厚さに相当）よりも小さいことが好ましい。
【００８７】
また、ゲート電極の厚さ（即ち、ソース−ドレイン方向の大きさ）は、半導体層の厚さより薄い範囲で、大きいことが好ましい。絶縁体層の半導体層との界面のうち、ソース−ドレイン方向への射影成分が大きくなり、共存系物質の磁気モーメントが揃うことによる移動度の上昇効果が大きくなるからである。ゲート電極の厚さは、通常、半導体層の厚さの１／１００以上、好ましくは１／１０以上、より好ましくは１／２以上、最も好ましくは、９／１０以上である。また、通常９９／１００以下である。
【００８８】
ところで、上述したようなＳＩＴ２０Ａ，２０Ｂのチャネルは、横型ＦＥＴ１０，１０Ａ〜１０Ｃに比べ大きな断面積をとることができる。ここで、チャネルの断面積とは、チャネル領域のソース−ドレイン方向に垂直な平面による断面の面積の総和のことである。そのため、ＳＩＴ構造をとることで、一度に多数のキャリアをソース電極２２からドレイン電極２４へ、又はドレイン電極２４からソース電極２２へ、移動させることができる。
【００８９】
また、ＳＩＴ２０Ａ，２０Ｂにおいては、ソース電極２２とドレイン電極２４とが縦に配されているので、ソース電極２２とドレイン電極２４との間の距離を小さくでき、応答を高速化することができる。
したがって、ＳＩＴ２０Ａ，２０Ｂは、大電流を流したり、高速のスイッチングを行なったりする用途に好ましく適用される。
【００９０】
また、上記の各ＳＩＴの構成において、それぞれ別の部材や層を設けてもよい。
以上、本発明の実施形態について説明したが、本発明は以上の実施形態に限定されるものではなく、前述したとおり、本発明の要旨を逸脱しない範囲において、任意に変形して実施することができる。
例えば、上述した各構成を組み合わせて実施しても良い。
【００９１】
また、例えば、横型ＦＥＴやＳＩＴ以外の任意のＦＥＴに本発明の構成を適用しても良い。
【産業上の利用可能性】
【００９２】
本発明のＦＥＴは、例えば、電子デバイスを用いる広い産業分野において使用することができる。具体例としては、液晶表示素子、高分子分散型液晶表示素子、電子ペーパー、有機ＬＥＤ表示素子、電気泳動表示素子、無機ＥＬ表示素子、エレクトロクロミック素子等のディスプレイのアクティブマトリクスとして用いることができる他、ＩＣタグ、ＩＣチップ、センサなどにも用いることができる。
【図面の簡単な説明】
【００９３】
【図１】本発明の一実施形態に係る横型ＦＥＴの要部を示す縦断面図である。
【図２】（ａ）〜（ｃ）はいずれも、本発明の一実施形態に係る横型ＦＥＴの要部を示す縦断面図である。
【図３】（ａ），（ｂ）はともに、本発明の一実施形態に係るＳＩＴの要部を示す縦断面図である。
【符号の説明】
【００９４】
１０，１０Ａ，１０Ｂ，１０Ｃ  横型ＦＥＴ
１１，２１  基板
１２，２２  ソース電極
１３，２４  ドレイン電極
１５，２３  半導体層（半導体部）
１６，２５  絶縁層（絶縁部）
１７，２６  ゲート電極
２０Ａ，２０Ｂ  ＳＩＴ
【図１】
2006041127.tif 000008
【図２】
2006041127.tif 000009
【図３】
2006041127.tif 000010