(57)【要約】【課題】  半導体装置に於いて、高い短チャネル効果耐性並びに高い電流駆動能力を保ちつつ、ゲート絶縁膜中の電場の緩和を図る。その結果として高電流駆動能力且つ高信頼性の、高性能な微細半導体装置を提供する。【解決手段】  チャネルの形成される領域が稜を持つ電界効果トランジスターに於いて、稜の近傍に於いてはゲート絶縁膜が他の領域よりも厚く形成されている、ないしゲート絶縁膜は積層であり、積層を形成する層の内で誘電率の低い層が稜の近傍に於いて他の領域よりも厚く形成されている。それ故、チャネル領域の電位に対するゲート電極の制御性は良好に保たれたままでゲート絶縁膜中に生ずる電場強度の緩和が図られ、その結果として高電流駆動能力且つ高信頼性の高性能微細半導体装置を実現する。【選択図】  図２２
2006093216.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、前記半導体層上に形成され且つ前記半導体層と少なくとも二つの面で接する絶縁体層と、前記絶縁体層を介して前記半導体層と対向して形成された導電体層と、を有し、且つ前記半導体層と前記絶縁体層との接する前記少なくとも二つの面の境界線の近傍に於ける前記絶縁体層の厚さが、前記境界線近傍以外の領域に於ける厚さよりも厚い電界効果トランジスターを備えることを特徴とする半導体装置。
【請求項２】
前記半導体層中に、前記導電体と一部が重なり且つ前記導電体層を挟む様に形成された二つの金属領域を有する事を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記境界線の近傍に於いては前記絶縁体層が少なくとも二層の積層からなり、且つ積層を成す層の内で最も誘電率の低い層の前記境界線の近傍に於ける厚さが、前記境界線の近傍以外の領域に於ける厚さよりも厚い事を特徴とする請求項１ないし２に記載の半導体装置。
【請求項４】
前記誘電率の最も低い層よりも前記半導体層に近いところに、前記積層絶縁体層を成す層の内で最も誘電率の高い層が存在する事を特徴とする請求項３に記載の半導体装置。
【請求項５】
前記境界線の近傍に於いては前記絶縁体層が少なくとも三層の積層からなり、且つ積層を成す層の内で最も誘電率の低い層の前記境界線の近傍に於ける厚さが、前記境界線の近傍以外の領域に於ける厚さよりも厚く、且つ前記積層絶縁体層を成す層の内で最も誘電率の低い層よりも前記半導体層に近いところにも前記導電体層に近いところにも、前記積層絶縁体層を成す層の内で前記最も誘電率の低い層以外の層が存在する事を特徴とする請求項１ないし２に記載の半導体装置。
【請求項６】
前記絶縁体層が金属を含む事を特徴とする請求項１ないし５いずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果トランジスターを備える半導体装置に関する。
【背景技術】
【０００２】
図３６は従来のトライゲート型電界効果トランジスターの模式図である。ここではNチャネル電界効果トランジスターを例に取って示す。
【０００３】
図３６に示すように、従来のトライゲート型電界効果トランジスターは、基板１上にフィン状の、チャネルの形成される半導体領域２が存在し、チャネルの形成される半導体領域２の上にゲート絶縁膜３が形成されている。チャネルの形成される半導体領域２にはP型の不純物がドープされており、Nチャネル領域を形成する。そしてゲート絶縁膜３を介してチャネルの形成される半導体領域２と対向する様にゲート電極４が形成されている。そしてチャネルの形成される半導体領域２中にはゲート電極４を挟む様にソース・ドレイン領域５が形成されている。なお、この図に於いては配線金属、ゲート電極４ないしソース・ドレイン領域５に対して配線金属を結合させる為のコンタクト領域、層間絶縁膜、等は省略してある。
【０００４】
上述した従来のトライゲート型電界効果トランジスターに於いては、チャネルの形成される半導体領域２とゲート絶縁膜３とは、チャネルの形成される半導体領域２の上面と側面とで接しており、それらの面の境界に稜（多面体の隣り合う面の交わる直線）が存在する。一般に導電性物質の凸形状となる角の近傍に於いて電場は極めて強くなるので、それらの稜の近傍に於いてはゲート絶縁膜中(図３６の図中に点線の丸で示す箇所)の電場は極めて強くなる。この事に依り、その近傍に於いてゲート絶縁膜の絶縁破壊を引き起こしやすくなり、素子の信頼性を低下させると言う問題が生ずる。一般に導電性物質の凸形状となる角の近傍に於ける電場は、その凸形状を形成する導電性物質の抵抗率が低い程、強い値となる。ソース・ドレイン領域５はその抵抗率を下げる為に高い濃度で不純物を導入するので、上に記した稜の近傍に於けるゲート絶縁膜中の電場は極めて強くなる。更にショットキー型電界効果トランジスター等の様に通常構造の電界効果トランジスターのソース・ドレイン領域に相当する箇所を金属で形成する素子が在るが、特にこの様な場合には稜の近傍に於けるゲート絶縁膜中の電場は極めて強い値となるので、上に記した信頼性の低下の問題は深刻である。上述のトライゲート型電界効果トランジスターに於いてはチャネルの形成される半導体領域２の両側面ならびに上面にゲート電極が存在するので、通常の構造の電界効果トランジスターと比べてチャネル領域の電位に対するゲート電極の制御性を向上させ、短チャネル効果を抑制しつつ素子の微細化を計る事が可能であり、素子の高速動作が進められている。しかしその様な、チャネルの形成される領域が稜を持つ構造に於いては上に記した様な信頼性の低下をもたらす現象が有り、この事が素子の高速動作を実現する事の障害となっていた。つまり、例えばゲート絶縁膜中の電場を緩和するにはゲート絶縁膜を厚く形成することが考えられるが、ゲート絶縁膜を厚く形成する事はチャネル領域とゲート電極との間の容量結合を弱める事になるので、チャネル領域の電位に対するゲート電極の制御性を低め、素子の短チャネル効果に対する耐性を弱めると共に、素子の電流駆動能力の低下をも引き起こしてしまう。この様に、トライゲート型電界効果トランジスターの様にチャネルの形成される半導体領域とゲート絶縁膜が複数の面で接しており、それらの面の境界に稜が存在するタイプの電界効果トランジスターにおいては、ゲート電極の制御性の向上と信頼性の向上の間に上記トレードオフが存在しており、この事は素子の高速動作化の障害となっていた。
【０００５】
上記の稜が存在しないタイプのトランジスターにおいては、導電性電極と半導体基板の間に誘電率の異なる複数の絶縁膜を介在させ、電極側の絶縁膜の誘電率を高くする方法（特許文献１参照）、ゲート電極を比較的誘電率の高い物質で囲むことで、電場を緩和する方法（特許文献２参照）がある。
【特許文献１】特開平４−１３７５６２号公報
【特許文献２】特開平８−２６４７７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記問題点を解決するために成されたもので、その目的はチャネル領域を形成する半導体領域の稜の近傍に於けるゲート絶縁膜中の強電場を緩和して素子の信頼性を高めると共に、十分な高速動作の可能な微細半導体装置を提供する事にある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の半導体装置は、半導体層と、前記半導体層上に形成され且つ前記半導体層と少なくとも二つの面で接する絶縁体層と、前記絶縁体層を介して前記半導体層と対向して形成された導電体層と、を有し、且つ前記半導体層と前記絶縁体層との接する前記少なくとも二つの面の境界線の近傍に於ける前記絶縁体層の厚さが、前記境界線近傍以外の領域に於ける厚さよりも厚い電界効果トランジスターを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、チャネルの形成される領域が稜を持つ半導体装置においてチャネルの電位に対するゲート電極の制御性劣化を最小限にしつつ、ゲート絶縁膜中の電場が緩和されて素子の信頼性が増す。つまり、短チャネル効果耐性や電流駆動能力を良好に保ったままで素子の信頼性が増す。その結果として高電流駆動能力且つ高信頼性の、高性能な微細半導体装置が実現される。
【発明を実施するための最良の形態】
【０００９】
上記目的を達成する為に本発明は、例えばトライゲート型電界効果トランジスターの様なチャネルの形成される領域に稜の在る構造に於いて、稜の近傍に於けるゲート絶縁膜が稜の近傍以外の領域に於けるゲート絶縁膜よりも厚く形成された電界効果トランジスターを提供する。
【００１０】
本発明の電界効果トランジスターに於いてはゲート絶縁膜の厚さが、チャネルの形成される領域の稜の近傍では厚く、それ以外の領域では薄く形成されている。それ故、稜の近傍以外の領域に於いてはチャネル領域とゲート電極との容量結合は強く保たれるので短チャネル効果に対する耐性は強く且つ電流駆動能力は高い。それと同時に稜の近傍に於けるゲート絶縁膜中の電場は緩和が図られ高い信頼性が実現される。
【００１１】
一つの例として図１に示す様なゲート‐オール‐アラウンド(GAA)型電界効果トランジスターを考える。この電界効果トランジスターは図３６に示す構造とは異なってチャネルの形成される半導体領域２をゲート電極４が取り囲んでいる。この構造に於いてはチャネルは半導体領域２の上下と左右との４つの面上に形成される。そしてそれらの４本の境界が稜となる。この様な構造のゲート絶縁膜中の電場強度がどの様になるかをシミュレーションに依り検討した。シミュレーションに用いた素子の断面構造を図２に示す。なお、この構造はチャネルの形成される半導体領域２の中心線の周りに４回対称性を持つので実際のシミュレーションは図１の点線で切った、構造の1/4に対して行った。また各端子の電位はゲート電位（VG）= 0.6 V、ドレイン電位（VD）= 0.6 V、ソース電位（VS）= 0 Vとした。チャネル中の電位はソース側からドレイン側に近づくにつれて0 Vから0.6 Vへと増大していくのでチャネルとゲート電極との電位差はソース側からドレイン側へと単調に減少する。それ故、ゲート絶縁膜中の電場はソース端に於いて最も強くなる。ゲート電極のソース端の面に於ける、絶縁膜中の電場強度の分布を図３に示す。「ゲート電極のソース端の面」を内挿模式図に矢印で示す。この図に於いて、z軸(縦軸)は電場の大きさを表し、x‐y面（z軸に垂直な面）は上に記した「ゲート電極のソース端の面」の内での位置を表している。座標の原点はチャネルの形成される半導体領域２の中心線に取ってある。すなわち図３はチャネルの形成される半導体領域の中心線の方からゲート絶縁膜ないしゲート電極の方を見る向きに座標取りされている。平面内の座標x、yが何れも10 nm以下の領域がチャネルの形成される半導体領域２であり、10 nmと15 nmとの間の領域がゲート絶縁膜、15 nmと20 nmとの間の領域がゲート電極である。この図を見るとゲート絶縁膜中の電場強度が大きな値となるのはチャネルの形成される半導体領域の稜(x座標もy座標も10 nmの点)の近傍の極めて狭い領域のみである事が解る。すなわち、ここのシミュレーションに於いてはGAA構造の電界効果トランジスターを仮定したが、この結果ならびに以下に示す結果はGAA構造の素子に限る事ではなく、図４ないし図８に模式的に示す様なメサ分離SOI素子、トライゲート素子、パイゲート素子、オメガゲート素子、縦型構造素子、等に於ける稜(図中に点線の丸で示す)に対しても同様に成り立つ。そしてここで行うシミュレーションは図１及び図４ないし図８に模式的に構造を示した様な稜を持つ構造の素子に於ける稜の近傍のみを抽出した電場強度のシミュレーションと解釈する事ができる。つまり、例えば図１及び図４ないし図８に模式的に構造を示した様な稜を持つ構造のゲート絶縁膜中の電場は稜の極めて近傍に於いて極めて強い値となる事が解る。これは今回の検討で新たに得られた知見である。図３に結果を示したシミュレーションに於いてはゲート絶縁膜の厚さは5 nmとしたが、この構造に於いてゲート絶縁膜の厚さのみを 10 nmに変えた構造をも調べた。この構造の素子に対してゲート電極のソース端の面内に於ける電場強度を調べると、図２に構造を示した素子に於いては稜の近傍で約3 MV/cmであるのに対して、約0.8 MV/cmにまで低減されている。上に記した様にこのシミュレーションは稜を持つ素子の稜の近傍のみを抽出したシミュレーションと解釈する事ができるので、ここに得られた結果は、稜の近傍に於いてゲート絶縁膜を厚く形成する事はゲート絶縁膜中の電場の緩和に有効である、と解釈される。これも今回の検討で新たに得られた知見である。チャネルの形成される半導体領域の稜の近傍のみゲート電極の厚く形成されている構造としては、例えば、チャネルを流れる電流の主方向に垂直な、稜の近傍の断面を図９に模式的に示す様な構造が考えられる。
【００１２】
図１０にチャネルを流れる電流の主方向に垂直な、稜の近傍の断面を模式的に示す様な構造を考える。この構造のゲート絶縁膜３は例えばHfO2(二酸化ハフニウム)等の金属酸化物よりなる、従来の酸化シリコンに比べて誘電率の高い材料で形成されたゲート絶縁膜６と酸化シリコン膜７との積層構造となっている。そして稜の近傍のみは酸化シリコン膜７が厚く形成されている。ここで、電場の値に対しては幾何学的な意味での膜の厚さよりも、幾何学的な意味の厚さと酸化シリコンの誘電率との積をその物質の誘電率で割った酸化膜換算膜厚の方が本質的である。絶縁膜に金属酸化物等の高誘電率材料を用いる事はゲート絶縁膜を貫いて流れるトンネル電流を抑制しつつチャネル領域とゲート電極との間の容量結合を高める事に効果的ではあるもののゲート絶縁膜全体を金属酸化物等の高誘電率材料で形成すると、図９に断面構造を模式的に示した様な構造に依って稜の近傍に於けるゲート絶縁膜中の電場の緩和を図る為には、その近傍に於いてのみゲート絶縁膜を大幅に厚く形成する必要がある。それに対して図１０に断面構造を模式的に示した様な構造は酸化シリコン等の比較的誘電率の低い材料をも含んでいる。その様な材料は厚さを少し変えるだけで上に述べた酸化膜換算膜厚を大きく変化させる事ができるので、稜の近傍に於ける誘電率の低い材料の厚さを少し厚くするだけで、稜の近傍に於けるゲート絶縁膜中の電場を大幅に緩和する事が可能となると言う利点がある。つまりゲート絶縁膜を金属酸化物等の絶縁膜と酸化シリコン等の絶縁膜との積層で形成すると、ゲート絶縁膜を貫いて流れるトンネル電流を抑制しつつチャネル領域とゲート電極との間の容量結合を高める事と、ゲート絶縁膜中の電場の緩和が容易に行える事とが同時に実現されると言う利点がある。また、図１０に断面を模式的に示した様な積層のゲート絶縁膜構造に於いてはチャネルと直接に接しているのは酸化シリコンであり、金属酸化物等の高誘電率材料がチャネルと直接に接している場合と比べると、ゲート絶縁膜とチャネルとの界面が良好になる、つまり界面準位が低減するという別の利点も得られる。また、図１０に断面を模式的に示す様な積層絶縁膜に於いてチャネル側の層に酸化窒化シリコンを用いると、不純物を含む多結晶シリコンでゲート電極を形成する場合にゲート電極中の不純物の基板中への拡散が抑制されると言う別の利点も得られる。また、図１０に断面を模式的に示した様にゲート絶縁膜全体を積層にするのではなく、図１１に断面を模式的に示す様に稜の近傍に於いてのみ、ゲート絶縁膜３を金属酸化物等の高誘電率材料よりなるゲート絶縁膜６と酸化シリコン等よりなるゲート絶縁膜７との積層としてもよい。この様にするとゲート絶縁膜全体を積層膜とした場合と比べて、稜の近傍以外はゲート絶縁膜の合計の酸化膜換算膜厚が薄くなる。この事はチャネル領域とゲート電極との間の容量結合が強まる事を意味するので、チャネル領域の電位に対するゲート電極の制御性が向上し、短チャネル効果がより効果的に抑制され且つ電流駆動能力がより高まると言う別の利点が得られる。
【００１３】
次に図１２にチャネルを流れる電流の主方向に垂直な、稜の近傍の断面を模式的に示す様な構造を考える。この構造のゲート絶縁膜３は例えばHfO2等の金属酸化物よりなる、従来の酸化シリコンに比べて誘電率の高い材料で形成されたゲート絶縁膜６と酸化シリコン膜７との積層構造となっている。そして稜の近傍のみは酸化シリコン膜７が厚く形成されている。図１０に断面を模式的に示した構造に於いては積層絶縁膜を構成する膜の内でより誘電率の高い膜がゲート電極側に在り、より誘電率の低い膜がチャネル側に在るのに対し、この構造に於いてはより誘電率の高い膜がチャネル側に在り、より誘電率の低い膜がゲート電極側に在る。一般に異なる絶縁体の界面に於いては電場の垂直成分と誘電率との積が連続となるので、より誘電率の低い絶縁体内の電場よりも、より誘電率の高い絶縁体内の電場の方が弱くなる。それ故、この様な構造にすると稜の近傍に於けるゲート絶縁膜中の電場は更に効果的に抑制されると言う利点が得られる。また、図１２に断面を模式的に示す様な積層絶縁膜に於いてチャネル側の層に酸化窒化シリコンを用いると、不純物を含む多結晶シリコンでゲート電極を形成する場合にゲート電極中の不純物の基板中への拡散が抑制されると言う別の利点も得られる。また、図１２に断面を模式的に示した様にゲート絶縁膜全体を積層にするのではなく、図１３に断面を模式的に示す様に稜の近傍に於いてのみ、ゲート絶縁膜３を金属酸化物等の高誘電率材料よりなるゲート絶縁膜６と酸化シリコン等よりなるゲート絶縁膜７との積層としてもよい。この様にするとゲート絶縁膜全体を積層膜とした場合と比べて、稜の近傍以外はゲート絶縁膜の合計の酸化膜換算膜厚が薄くなる。この事はチャネル領域とゲート電極との間の容量結合が強まる事を意味するのでチャネル領域の電位に対するゲート電極の制御性が向上し、短チャネル効果がより効果的に抑制され且つ電流駆動能力がより高まると言う別の利点が得られる。またチャネルの形成される半導体領域２の稜は図１２ないし図１３に示す様に角となっている必要はなく図１４に示す様に曲面であってもよい。図１４に示す様に稜を曲面とすると、その近傍に於けるゲート絶縁膜が厚くなる為、電場が更に緩和されるので好ましい。
【００１４】
図１に示したGAA型電界効果トランジスターに於いて、稜の近傍の模式的断面図を図１５に示す様にゲート絶縁膜を稜の近傍のみ金属酸化物等よりなるゲート絶縁膜６(比誘電率は k = 19.5)と酸化シリコン膜７(比誘電率は k = 3.9)との積層とした場合と、稜の近傍の模式的断面図を図１６に示す様にゲート絶縁膜全体を金属酸化物等よりなるゲート絶縁膜６(比誘電率は k = 19.5)と酸化シリコン膜７(比誘電率は k = 3.9)との積層とした場合とに対して、ゲート電位 = 0.6 V、ドレイン電位 = 0.6 V、ソース電位 = 0 Vに於ける、稜の近傍に於けるゲート絶縁膜３の内の電場強度と、素子を流れる電流値とをシミュレーションに依り調べた。その結果を図１７に示す。図１５と図１６とに示した何れの構造の場合も酸化シリコン膜７が厚くなるのに伴って絶縁膜中の電場強度は減少している。そして電流値は図１６に示す構造の場合は大幅に減少しているのに対して、図１５に示す構造の場合はわずかな減少に留まっている。それ故、図１０ないし図１４に示した様に稜の近傍のみに於いてゲート絶縁膜を積層とする、ないしは積層ゲート絶縁膜の内でより誘電率の低い膜を稜の近傍のみに於いて厚くする事は電流駆動能力の低下を抑制しつつゲート絶縁膜中の電場を緩和する事に極めて効果的である事が判る。
【００１５】
また、稜近傍の断面を図９ないし図１６に模式的に示した構造に於いては、ゲート絶縁膜は、稜の近傍以外の領域に於けるゲート絶縁膜３とゲート電極４との界面を延長して得られる矩形領域に含まれているが、この事は本質ではなく例えば図１８に稜近傍の断面を模式的に示す様にこの矩形領域にゲート絶縁膜３が収まらなくても良い。図１８に示す様な構造とすると稜の近傍に於けるゲート絶縁膜はそれ以外の領域と比較して更に厚くなるので稜の近傍に於けるゲート絶縁膜中の電場が更に効果的に緩和される。
【００１６】
なお、以上の説明では積層のゲート絶縁膜は２層の積層としたが、この事は本質的ではなく例えば図１９ないし図２０に示す様に３層以上の積層でもよい。図１９ないし図２０には金属酸化物等の絶縁膜６/酸化シリコン膜７/金属酸化物等の絶縁膜６と言う積層構造を示したが、この様にするとゲート電極のソース・ドレイン端の稜近傍等に於いてゲート絶縁膜３中に生ずる強電場も緩和されると言う別の利点も得られる。なお図１９に於いてはゲート電極に近い方の酸化シリコン膜７は一様な厚さとし、図２０に於いてはチャネルの形成される半導体領域に近い方の酸化シリコン膜は一様な厚さとしているが、この事は本質的ではなく、例えば図２１に示す様にいずれの酸化シリコン膜も一様な厚さではないとしても同様の効果が得られる。また、図１９ないし図２１に示した例では、ゲート絶縁膜の内で最もゲート電極に近い層と最もチャネルを形成する半導体領域に近い層とは同一の物質で形成されているとしているが、この事は本質的ではなく異なる物質で形成されていてもよい。
【００１７】
以上に説明した様に、本発明の電界効果トランジスターに於いては、チャネル形成領域の稜の近傍に於いてのみゲート絶縁膜を厚く形成する、ないしは積層構造のゲート絶縁膜に於いて積層を成す膜の内で誘電率の低い膜を稜の近傍のみ厚く形成する。この様にする事に依りチャネル領域とゲート電極との間に形成される容量結合の低下を殆ど伴わずに、稜の近傍に於けるゲート絶縁膜中の電場強度の緩和を図る事が可能となる。その結果として短チャネル効果に対する良好な耐性が得られると共に高い電流駆動能力が実現され、且つ高い信頼性が得られる。従って高速動作可能且つ高信頼性の高性能且つ微細な素子が提供される。
【００１８】
以下図面を用いて本発明の実施形態を詳細に説明する。なお本発明は以下の実施形態に限定されるものではなく、種々変更して用いる事ができる。
【００１９】
（第１の実施形態）
図２２は本発明のトライゲート型電界効果トランジスターの模式図である。本実施形態ではNチャネル電界効果トランジスターを例に取って示す。不純物の導電型を逆にすればPャネル電界効果トランジスターの場合にもまったく同様であり、また光蝕刻法等の方法を用いて基板内の特定の領域にのみ不純物を注入する等の方法を用いれば相補型電界効果トランジスターの場合も全く同様の効果が得られる。
【００２０】
この電界効果トランジスターはトライゲート型であり、チャネルの形成される半導体領域２の稜の近傍に於いてゲート絶縁膜３が金属酸化物等の高誘電率膜６と酸化シリコン等の低誘電率膜７との積層となっている。それ故、上に記した理由に依り、図
３６に示した従来構造の半導体装置に比べてゲート絶縁膜中の電場が緩和される。その結果として、十分な高速動作が可能で且つ高い信頼性を有する高性能の微細半導体装置が実現される。
【００２１】
またこの電界効果トランジスターは、支持基板８上に埋め込み絶縁膜９を介してP型SOI層１０が積層された半導体基板１１上に形成されており、SOI層１０はチャネルの形成される半導体領域２に加工されている。チャネルの形成される半導体領域２には、Bイオン注入に依りNチャネル領域が形成されている。チャネルの形成される半導体領域２上には酸化シリコンよりも高い誘電率を有する金属酸化物等の絶縁膜６によりゲート絶縁膜３が形成されており、その上のチャネルを形成する半導体領域２の稜の近傍のみは酸化シリコンよりなるゲート絶縁膜７が形成されており、それらによりゲート絶縁膜３が形成されている。ゲート絶縁膜３上には、高融点金属が堆積されゲート電極４が形成されている。また、チャネルの形成される半導体領域２にはゲート電極４を挟む様に、Asイオン注入に依りソース・ドレイン領域５が形成されている。なお、この図に於いては配線金属、ゲート電極４ないしソース・ドレイン領域５に対して配線金属を結合させる為のコンタクト領域、層間絶縁膜、等は省略してある。
【００２２】
次にこの電界効果トランジスターの製造方法について以下に説明する。
【００２３】
先ず図２３に示す様に、SOI層１０に対し例えばB(硼素)イオンを100 keV、2.0×1012 cm-2で注入し、その後に例えば1050℃、30秒の熱工程を施す。続いて例えばRIE法(反応性イオンエッチング法)等の異方性エッチングを施す事によりチャネルの形成される半導体領域２以外の領域のSOI層１０を除去し、チャネルの形成される半導体領域２を形成する。
【００２４】
次に図２４に示す様に、例えばCVD法(化学的気相成長法)等の方法を用いる事に依り、例えば厚さ5 nmのHfO2膜１２を形成する。
【００２５】
次に図２５に示す様に、例えばCVD法等の方法に依り、全面に例えば酸化シリコン膜１３を堆積し、例えばCMP法(ケミカル‐メカニカル‐ポリッシング法)等の方法を用いる事により表面の平坦化を行う。
【００２６】
次に図２６に示す様に、例えばRIE法等の方法を用いる事により、前記酸化シリコン膜１３を加工し、前記チャネルの形成される半導体領域２の稜の近傍にのみ残存させる。
【００２７】
次に図２７に示す様に、HfO2膜１２及び酸化シリコン膜１３の上に例えばCVD法に依り例えば厚さ100 nmの例えばタングステン等の高融点金属膜を堆積し、例えばRIE法等の異方性エッチングを施す事に依り高融点金属膜を加工してゲート電極４を形成する。続いて例えばRIE法等の異方性エッチングを施す事に依りHfO2膜１２及び酸化シリコン膜１３を加工して、金属酸化物よりなるゲート絶縁膜６と酸化シリコン膜７とよりなるゲート絶縁膜３を形成する。
【００２８】
次に、例えばAs(砒素)イオンを30 keV、5.0×1015 cm-2で注入する。そして熱工程に依りソース・ドレイン領域５を形成する事に依り図２２に示す電界効果トランジスターが形成される。以後は通常の層間絶縁膜形成工程、配線孔開孔工程、配線工程等を経て半導体装置が形成される。
【００２９】
本実施形態に於いてはN型電界効果トランジスターを例に取って示したが、不純物の導電型を逆にすればP型電界効果トランジスターの場合にも、そして光蝕刻法等の方法を用いて基板内の特定の領域にのみ不純物を導入すれば相補型電界効果トランジスターに対しても同様である。また、それらを一部として含む半導体装置にも用いる事ができる。
【００３０】
また、電界効果トランジスターの他に、バイポーラー型トランジスターや単一電子トランジスター等の他の能動素子、ないしは抵抗体やダイオードやインダクターやキャパシター等の受動素子、ないしは例えば強誘電体を用いた素子や磁性体を用いた素子をも含む半導体装置の一部として電界効果トランジスターを形成する場合にも用いる事ができる。OEIC(オプト‐エレクトリカル‐インテグレーテッド‐サーキット)やMEMS(マイクロ‐エレクトロ‐メカニカル‐システム)の一部として電界効果トランジスターを形成する場合もまた同様である。
【００３１】
また、本実施形態ではトライゲート型電界効果トランジスターを例に取って説明したが、メサ分離SOI素子、ゲート‐オール‐アラウンド型素子、パイゲート素子、オメガゲート素子、縦型構造素子、等に対しても同様の効果が得られる。
【００３２】
また、本実施形態では、N型半導体層を形成する為の不純物としてはAsを、P型半導体層を形成する為の不純物としてはBを用いたが、N型半導体層を形成する為の不純物として他のV族不純物を用いる、ないしはP型半導体層を形成する為の不純物として他のIII族不純物を用いてもよい。また、III族やV族の不純物の導入はそれらを含む化合物の形で行ってもよい。
【００３３】
また、本実施形態では、不純物の導入はイオン注入を用いて行ったが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いて行ってもよい。また、不純物を含有する半導体を堆積するないしは成長させる等の方法を用いてもよい。
【００３４】
また、本実施形態ではチャネルの形成される半導体領域の形成はRIE法を用いて行ったが、例えばアルカリ溶液等のエッチングに異方性を持つ溶液に浸漬する等の方法を用いて行ってもよい。
【００３５】
また、本実施形態では、ウエルを形成したのみでチャネル領域の不純物濃度を調節する為の不純物導入は行っていないが、ウエル形成の為の不純物導入とは別の工程で新たに不純物をチャネル領域に導入してもよい。この様にするとしきい値電圧を所望の値に設定しやすくなると言う利点が得られる。
【００３６】
また、本実施形態では、シングルドレイン構造の素子を示したが、シングルドレイン構造以外の例えばエクステンション構造ないしLDD(ライトリードープト  ソース・ドレイン)構造やGDD(グレイデッド  ディフーズド  ソース・ドレイン)構造等の構造の素子を構築したとしてもよい。またハロー構造ないしポケット構造やエレベート構造等の素子を用いてもよい。これらの様な構造とすると素子の短チャネル効果に対する耐性が向上するので好ましい。
【００３７】
また、本実施形態では、ソース・ドレイン領域の形成をゲート電極ないしゲート絶縁膜の加工の後に行っているが、これらの順序は本質ではなく、逆の順序で行ってもよい。ゲート電極ないしゲート絶縁膜の材質によっては熱工程を施す事が好ましくない場合がある。その様な場合にはソース・ドレイン領域への不純物の導入ないし活性化の熱工程をゲート電極ないしゲート絶縁膜の加工に先立って行う事が好ましい。
【００３８】
また、本実施形態では、ゲート電極を形成する為の金属の厚さはチャネルの形成される半導体領域の厚さよりも薄いとしているがこの事は本質的ではなく、チャネルの形成される半導体領域と同等ないしはそれよりも厚い厚さに設定してもよい。また十分に厚く堆積し、表面を平坦化してから加工の工程を行ってもよい。その様にするとリソグラフィー工程を行う時に表面が平坦であるので、リソグラフィーの解像能が向上するないしは要求される焦点深度が浅くて済むと言う利点があるので好ましい。
【００３９】
また、本実施形態では、ゲート電極は高融点金属を用いたが、多結晶シリコンや単結晶シリコンや非晶質シリコン等の半導体、ないしは必ずしも高融点とは限らない金属、金属を含む化合物等、ないしはそれらの積層等で形成してもよい。金属ないし金属を含む化合物でゲート電極を形成するとゲート抵抗が低減するので素子の高速動作が得られ、好ましい。また金属でゲートを形成すると酸化反応が進みにくいので、ゲート絶縁膜とゲート電極との界面の制御性が良いと言う利点も有る。また、ゲート電極の少なくとも一部に多結晶シリコン等の半導体を用いると仕事関数の制御が容易であるので素子のしきい値電圧の調節が容易になると言う別の利点がある。
【００４０】
また、本実施形態では、ゲート電極の形成はゲート電極材料を堆積した後に異方性エッチングを施すと言う方法で形成しているが、例えばダマシンプロセス等のような埋め込み等の方法を用いてゲート電極を形成してもよい。ゲート電極の形成に先立ってソース・ドレイン領域を形成する場合には、ダマシンプロセスを用いるとソース・ドレイン領域とゲート電極とが自己整合的に形成されるので好ましい。
【００４１】
また、本実施形態では、素子を流れる電流の主方向に測ったゲート電極の長さは、ゲート電極の上部も下部も等しいが、この事は本質的ではない。例えばゲート電極の上部を測った長さの方が下部を測った長さよりも長いアルファベットの「T」の字の様な形であってもよい。この場合にはゲート抵抗を低減する事ができると言う他の利点も得られる。
【００４２】
また、チャネル領域の不純物濃度は素子のオン状態に於いてチャネルの形成される半導体領域が完全に空乏化される様に設定しても部分的に空乏化される様に設定しても良い。完全に空乏化される様に設定するとチャネル領域の不純物濃度が低く抑えられるのでモビリティーが向上し、電流駆動能力が更に向上すると言う利点が得られるし、寄生バイポーラー効果が抑制されると言う別の利点も得られるので好ましい。
【００４３】
また、本実施形態では明記していないが、配線の為の金属層の形成は例えばスパッタ法等を用いて行ってもよいし堆積法等の方法を用いて行ってもよい。また、金属の選択成長等の方法を用いてもよいしダマシン法等の方法を用いてもよい。また、配線金属の材料は例えばSiを含有するAl等を用いても、例えばCu(銅)等の金属を用いてもよい。殊にCuは低効率が低いので好ましい。
【００４４】
また、本実施形態では、チャネルの形成される半導体領域形成に引き続いてHfO2膜の堆積を行ったが、堆積に先立ってチャネルの形成される半導体領域を酸化して稜を丸める等の工程を施してもよい。この様にすると稜の近傍に於けるゲート絶縁膜中の電場が更に緩和されるので好ましい。
【００４５】
また、本実施形態では、シリサイド工程には言及しなかったが、ソース・ドレイン領域上にシリサイド層を形成してもよい。また、ソース・ドレイン領域上に金属を含む層を堆積ないしは成長させる等の方法を用いてもよい。この様にするとソース・ドレイン領域の抵抗が低減されるので好ましい。また、ゲート電極を多結晶シリコン等で形成する場合にはゲート電極に対してのシリサイド化を施してもよい。その場合にシリサイド化を施すとゲート抵抗が低減されるので好ましい。
【００４６】
また、本実施形態では、ゲート電極の上部は電極が露出する構造であるが、上部に例えば酸化シリコンや窒化シリコンや酸化窒化シリコン等の絶縁物を設けてもよい。殊にゲート電極が金属を含む材料で形成されており、且つソース・ドレイン領域上にシリサイド層を形成する場合等、製造工程の途中でゲート電極を保護する必要が在る場合等はゲート電極の上部に酸化シリコンや窒化シリコンや酸化窒化シリコン等の保護材料を設ける事は必須である。
【００４７】
また、本実施形態ではゲート側壁には言及していないが、ゲート電極に側壁を設けてもよい。殊に高誘電率材料でゲート側壁を設けると特開2003-209247（本願と同じ発明者）に記されている様にゲート電極下端角近傍のゲート絶縁膜中の電場が緩和され、ゲート絶縁膜の信頼性が向上すると言う利点が得られるので好ましい。
【００４８】
また、本実施形態では、稜の近傍以外のゲート絶縁膜は単層の構造としたが、この事に必然性はなく、積層構造としても良い。殊に基板との界面の近傍に酸化シリコンないし窒化シリコンないし酸化窒化シリコン等の膜を設けるとキャリアのモビリティーが向上するので電流駆動能力が更に向上すると言う利点がある。他方、酸化シリコン等の膜を設ける事はゲート電極のチャネル電位に対する制御性を弱めると言う欠点をも持つが、酸化シリコン等の膜を設けるか否かないし設けるとして厚さをいくらと設定するかは、チャネルの電位に対するゲート電極の制御性とキャリアのモビリティーとに対する最適化を行って決めれば良い。この様に積層構造とすると最適化を計る自由度が増すと言う利点がある。なお、絶縁膜中や半導体基板との界面に存在する電荷や準位等が少ない事が望ましいので、この事に鑑みると半導体基板と接する層には酸化シリコンを用いる事が好ましい。一方、ゲート電極に半導体を用いた場合に於いて不純物がチャネル領域に拡散する事を防ぐと言う観点から考えると、窒素の存在に依り不純物の拡散が抑制される事が知られているので窒化シリコンないし酸化窒化シリコンを用いる事が好ましい。またこれらの膜の形成方法は例えば昇温状態の酸素気体に曝すないしは堆積等の方法を用いる事に依り可能であるし、必ずしも昇温を伴わない励起状態の酸素気体に曝してもよい。昇温を伴わない励起状態の酸素気体に曝すと言う方法で形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。更に酸化窒化シリコンを用いる場合には、先ず酸化シリコン膜を形成し、その後に昇温状態ないし励起状態の窒素を含む気体に曝す事に依り絶縁膜中に窒素を導入してもよい。この場合に於いて昇温を伴わない励起状態の窒素気体に曝すと言う方法で形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。
【００４９】
また、本実施形態では、ゲート絶縁膜としてCVD法に依り形成したHfO2膜を用いたが、Hf(ハフニウム)の異なる価数の酸化物ないしは、Zr(ジルコニウム)、Ti(チタン)、Sc(スカンジウム)、Y(イットリウム)、Ta(タンタル)、Al、La(ランタン)、Ce(セリウム)、Pr(プラセオジム)、ないしはランタノイド系列の元素等の他の金属等の酸化物等ないしはこれらの元素を初めとする様々な元素を含むシリケート材料等、ないしはそれらに窒素をも含有させた絶縁膜等、他の高誘電体膜ないしはそれらの積層等の他の絶縁膜をゲート絶縁膜として用いてもよい。絶縁膜中に窒素が存在すると、特定の元素のみが結晶化して析出する事が抑制されるので好ましい。また、絶縁膜中に窒素が存在すると、ゲート電極として不純物を含有する多結晶シリコンを用いる場合には不純物が基板中に拡散する事を抑制すると言う別の利点もあるので好ましい。また、絶縁膜の形成方法はCVD法に限るものではなく、蒸着法ないしスパッタ法ないしエピタキシャル成長法等の他の方法を用いてもよい。また、絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。
【００５０】
また、ゲート絶縁膜を形成する絶縁膜等の厚さは本実施形態の値に限るものではない。更に、稜の近傍以外の領域に於けるゲート絶縁膜は一様な厚さを持つとしたが、この事は本質的ではない。
【００５１】
また、本実施形態では、素子分離はメサ型素子分離法を用いて行ったが、例えば局所酸化法やトレンチ素子分離法等の他の方法を用いて素子分離を行ってもよい。
【００５２】
また、本実施形態では、素子はSOI基板上に形成したが、通常のバルク基板上に形成してもよい。SOI基板上に形成するとチャネルの形成される半導体領域形成時のエッチングに対して埋め込み絶縁膜をエッチングストッパーに用いる事が可能になると言う利点がある。またバルク基板上に形成すると基板を通じてウエル領域の電位を制御する端子を設ける事が可能になる為に例えば寄生バイポーラー効果が有効に抑制されると言う利点がある。
【００５３】
また、本実施形態では、ゲート電極形成後の後酸化には言及していないが、ゲート電極やゲート絶縁膜材料等に鑑みて可能であれば、後酸化工程を行ってもよい。また、必ずしも後酸化に限らず、例えば薬液処理ないしは反応性の気体に曝す等の方法でゲート電極下端の角を丸める処理を行ってもよい。これらの工程が可能な場合にはそれに依りゲート電極下端角部の電場が緩和されるので好ましい。
【００５４】
また、本実施形態では明記していないが、層間絶縁膜としては酸化シリコン膜を用いてもよいし、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。層間絶縁膜の誘電率を低くすると素子の寄生容量が低減されるので素子の高速動作が得られると言う利点がある。
【００５５】
また、本実施形態では明記していないが、コンタクト孔に関しては自己整合コンタクトを形成する事も可能である。自己整合コンタクトを用いると素子の面積を低減する事ができるので、集積度の向上が図られ、好ましい。
【００５６】
また、本実施形態に於いてはゲート電極下以外のソース・ドレイン領域上のゲート絶縁膜は除去したが、除去せずに残してもよい。例えばソース・ドレイン領域を、ゲート電極形成後にイオン注入に依り形成する場合等は、ドーズロスが防止されるので、ソース・ドレイン領域上のゲート絶縁膜は除去する方が好ましい。また、ソース・ドレイン領域に対してシリサイド化を行う場合には、除去する事が必須である。また、除去の方法はRIE法に限るものではなく、例えばCDE法(化学的気相エッチング法)ないし湿式処理法等の方法を用いてもよい。
【００５７】
また、本実施形態に於いては図２２に示す様にゲート絶縁膜の側面はゲート電極に合わせて加工されているが、例えばゲート電極の下端角近傍の断面を図２８に示す様にゲート絶縁膜がゲート電極よりも張り出す様に加工してもよい。この様にするとソース・ドレイン領域とゲート電極との間の容量結合が強まるのでソース・ドレイン領域の抵抗が低減され、寄生抵抗が抑制されて更なる高速動作が可能になると言う利点が得られる。また図２９に示す様にゲート絶縁膜をゲート電極よりも内側に入り込む様に加工してもよい。この様にすると、前出の特開2003-209247に記されている様にゲート電極下端角近傍のゲート絶縁膜中に於ける電場が緩和されると言う別の利点も得られる。更にソース側とドレイン側とでゲート絶縁膜のゲート電極からの張り出し長さや、ゲート電極の内側への入り込み長さが、ソース側とドレイン側とで非対称であってもよい。
なお、本実施形態ないし変形例に於いては単一のトランジスターのみの構造を示したが、ここに示した実施形態は単一のトランジスターの場合に限定されるものではなく、かつ同様の効果が得られる事は無論である。
【００５８】
（第２の実施形態）
次に本発明の電界効果トランジスターの他の製造方法を説明する。
【００５９】
第１の実施形態の図２３に示す工程に引き続いて図３０に示す様に、例えばCVD法等の方法を用いる事に依り、例えば厚さ5 nmのシリコンを過剰に含むハフニウムシリケート膜１４を形成する。
【００６０】
次に図３１に示す様に、前記シリコンを過剰に含むハフニウムシリケート膜１４を酸化する。するとハフニウムシリケート膜１４に過剰に含まれていたシリコンが酸化されるが、稜の近傍は酸化が促進されるのでその辺りの酸化シリコン膜１５が厚く形成される。
【００６１】
以後は第１の実施形態の図２７以降に示す工程と同様である。
【００６２】
本実施形態の方法で素子を形成すると、酸化シリコン膜の厚い領域は自己整合的にチャネルの形成される半導体領域の稜の近傍に形成されると言う利点を持つ。
【００６３】
本実施形態に於いても第１の実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【００６４】
（第３の実施形態）
次に本発明の電界効果トランジスターの更に他の製造方法を説明する。
【００６５】
第１の実施形態の図２３に示す工程に引き続いて図３２に示す様に、チャネルの形成される半導体領域２の表面を酸化する。すると稜の近傍は酸化が促進されるのでその辺りのみ酸化シリコン膜１６が厚く形成される。
【００６６】
次に図３３に示す様に、例えばCVD法等の方法を用いる事に依り、例えば厚さ5 nmのHfO2膜１２を形成する。
【００６７】
以後は第１の実施形態の図２７以降に示す工程と同様である。
【００６８】
本実施形態の方法で素子を形成すると、酸化シリコン膜の厚い領域は自己整合的にチャネルの形成される半導体領域の稜の近傍に形成されると言う利点を持つ。
【００６９】
本実施形態に於いても第１の実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【００７０】
（第４の実施形態）
次に本発明の電界効果トランジスターの更に他の製造方法を説明する。
【００７１】
第１の実施形態の図２３に示す工程に引き続いて図３４に示す様に、例えばCVD法等の方法を用いる事に依り、例えば厚さ5 nmの酸素を過剰に含むハフニウムシリケート膜１７を形成する。
【００７２】
次に図３５に示す様に、基板全体に熱工程を施す。するとハフニウムシリケート膜１７に過剰に含まれていた酸素によりチャネルの形成される半導体領域２が酸化されるが、稜の近傍は酸化が促進されるのでその辺りのみ酸化シリコン膜１８が厚く形成される。
【００７３】
以後は第１の実施形態の図２７以降に示す工程と同様である。
【００７４】
本実施形態の方法で素子を形成すると、酸化シリコン膜の厚い領域は自己整合的にチャネルの形成される半導体領域の稜の近傍に形成されると言う利点を持つ。
【００７５】
本実施形態に於いても第１の実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【図面の簡単な説明】
【００７６】
【図１】ゲート‐オール‐アラウンド型電界効果トランジスターの構造図。
【図２】シミュレーションに用いた素子の構造を説明する断面図。
【図３】ゲート電極のソース端の面内に於ける電場強度の分布を示す図。
【図４】メサ分離SOI素子の模式図。
【図５】トライゲート素子の模式図。
【図６】パイゲート素子の模式図。
【図７】オメガゲート素子の模式図。
【図８】縦型構造素子の模式図。
【図９】本発明の半導体装置を説明するための断面図（１／６）。
【図１０】本発明の半導体装置を説明するための断面図（２／６）。
【図１１】本発明の半導体装置を説明するための断面図（３／６）。
【図１２】本発明の半導体装置を説明するための断面図（４／６）。
【図１３】本発明の半導体装置を説明するための断面図（５／６）。
【図１４】本発明の半導体装置を説明するための断面図（６／６）。
【図１５】シミュレーションに用いた素子の構造を説明する断面図（１／２）。
【図１６】シミュレーションに用いた素子の構造を説明する断面図（２／２）。
【図１７】本発明の半導体装置を説明するための特性図。
【図１８】本発明の半導体装置を説明するための断面図（１／４）。
【図１９】本発明の半導体装置を説明するための断面図（２／４）。
【図２０】本発明の半導体装置を説明するための断面図（３／４）。
【図２１】本発明の半導体装置を説明するための断面図（４／４）。
【図２２】本発明の第１の実施形態に係る電界効果トランジスターの構造を説明する為の模式図。
【図２３】本発明の第１の実施形態に係る電界効果トランジスターの製造工程を説明するための模式図（１／５）。
【図２４】本発明の第１の実施形態に係る電界効果トランジスターの製造工程を説明するための模式図（２／５）。
【図２５】本発明の第１の実施形態に係る電界効果トランジスターの製造工程を説明するための模式図（３／５）。
【図２６】本発明の第１の実施形態に係る電界効果トランジスターの製造工程を説明するための模式図（４／５）。
【図２７】本発明の第１の実施形態に係る電界効果トランジスターの製造工程を説明するための模式図（５／５）。
【図２８】本発明の第１の実施形態に係る電界効果トランジスターの変形例を説明するための断面図（１／２）。
【図２９】本発明の第１の実施形態に係る電界効果トランジスターの変形例を説明するための断面図（２／２）。
【図３０】本発明の第２の実施形態に係る電界効果トランジスターの製造工程を説明するための模式図（１／２）。
【図３１】本発明の第２の実施形態に係る電界効果トランジスターの製造工程を説明するための模式図（２／２）。
【図３２】本発明の第３の実施形態に係る電界効果トランジスターの製造工程を説明するための模式図（１／２）。
【図３３】本発明の第３の実施形態に係る電界効果トランジスターの製造工程を説明するための模式図（２／２）。
【図３４】本発明の第４の実施形態に係る電界効果トランジスターの製造工程を説明するための模式図（１／２）。
【図３５】本発明の第４の実施形態に係る電界効果トランジスターの製造工程を説明するための模式図（２／２）。
【図３６】従来の電界効果トランジスターの断面図。
【符号の説明】
【００７７】
１…基板
２…チャネルの形成される半導体領域
３…ゲート絶縁膜
４…ゲート電極
５…ソース・ドレイン領域
６…HfO2(二酸化ハフニウム)膜［金属酸化物よりなるゲート絶縁膜］
７…酸化シリコン膜
８…支持基板
９…埋め込み絶縁膜
１０…SOI層
１１…半導体基板
１２…HfO2(二酸化ハフニウム)膜
１３…酸化シリコン膜
１４…シリコンを過剰に含むハフニウムシリケート膜
１５…酸化シリコン膜
１６…酸化シリコン膜
１７…酸素を過剰に含むハフニウムシリケート膜
１８…酸化シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2006093216.tif 000007
【図６】
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【図７】
2006093216.tif 000009
【図８】
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【図９】
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【図１０】
2006093216.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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