(57)【要約】【課題】  高精度にフォトリソグラフィを行うことができる下地面が得られる半導体装置の製造方法を提供すること。【解決手段】  ロコス領域２を形成した半導体層１上の表面に、ポジレジスト５を塗布し、フォトマスク６を用いて露光・現像を行って、ロコス領域２の縁部とナイトライド膜４とを覆うレジストパターンを形成する。レジスト５の開口を介してエッチングを行って、ロコス領域２の内側部分を除去する。ポジレジスト５を除去した後、ネガレジストを塗布し、フォトマスク６を用いて露光・現像を行って、ロコス領域２の内側部分を覆うレジストパターンを形成する。レジストを配置した部分以外であるロコス領域２およびナイトライド膜４をエッチングで除去する。フォトマスク６は、ロコス領域２を形成するときに使用したフォトマスクと同じものであるから、ロコス領域２による下地段差を簡単かつ正確に軽減できる。【選択図】図１Ａ
2006093214.tif 000002
【特許請求の範囲】
【請求項１】
半導体層の表面部分に、フォトリソグラフィ技術を用いてロコス領域を形成するロコス領域形成工程と、
上記ロコス領域により形成された段差を、フォトリソグラフィ技術を用いて軽減する段差軽減工程とを備え、
上記ロコス領域形成工程で用いるフォトマスクと、上記段差軽減工程で用いるフォトマスクとを共用することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
上記段差軽減工程は、
上記フォトマスクを用いて、ポジレジストおよびネガレジストのうちの一方からなると共に、上記ロコス領域の縁部を覆う第１レジストパターンを形成する工程と、
上記第１レジストパターンで覆われていない上記ロコス領域の内側部をエッチングする工程と、
上記フォトマスクを用いて、ポジレジストおよびネガレジストのうちの他方からなると共に、上記ロコス領域の内側部を覆う第２レジストパターンを形成する工程と、
上記第２レジストパターンで覆われていない上記ロコス領域の縁部をエッチングする工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
基体上に、フォトリソグラフィ技術を用いて配線を形成する配線形成工程と、
上記基体および配線上に、絶縁膜を形成する絶縁膜形成工程と、
上記絶縁膜の上記配線上に形成された段差を、フォトリソグラフィ技術を用いて軽減する段差軽減工程とを備え、
上記配線形成工程で用いるフォトマスクと、上記段差軽減工程で用いるフォトマスクとを共用することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
上記段差軽減工程は、上記絶縁膜の上記配線上の部分以外の部分を覆うレジストパターンを形成して、上記絶縁膜の上記配線上の部分をエッチングする工程であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項３に記載の半導体装置の製造方法において、
上記配線はゲート配線であり、
上記絶縁膜は層間絶縁膜である
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項３に記載の半導体装置の製造方法において、
上記基体は第１層間絶縁膜であり、
上記配線は第１アルミニウム配線であり、
上記絶縁膜は第２層間絶縁膜である
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
上記第２層間絶縁膜上に、第２アルミニウム配線を形成する工程
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＵＬＳＩ（Ultra Large Scale Integration：極超大規模集積回路）規模の半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、例えばＵＬＳＩ規模の半導体装置の製造工程において、配線パターンの寸法精度を満たすために、フォトリソグラフィの高精度化を行う技術が提案されている。
【０００３】
そのような技術としては、フォトリソグラフィを施す下地面の平坦化技術があり、平坦化技術の一例として、ターンテーブル上の研磨布（研磨パッド）にウェハを押し付け、研磨剤（スラリー)を用いて、上記ウェハの表面に露出する下地段差を研磨により除去するＣＭＰ（Chemical Mechanical Polishing)技術がある。
【０００４】
また、他の平坦化技術としては、段差を有する下地の表面に、液状のシリコン材料を塗布して、表面が平滑な絶縁膜を形成するＳＯＧ（Spin on Glass)技術がある。図４は、ＳＯＧ膜を用いて作製された半導体装置の一部を示す断面図である。図４に示すように、第１層間絶縁膜１１０上の第１アルミニウム配線１１１によって形成されたナイトライド膜１１３の段差を埋めるように、ＳＯＧ膜１１４を形成する。このＳＯＧ膜１１４の平坦な表面上に形成された平坦な酸化膜１１５の表面で、フォトリソグラフィを行うことにより、適切な寸法のレジストパターンを形成し、適切な寸法のスルーホール１１７を形成して、このスルーホール１１７内に形成する第２アルミニウム配線１１６を適切な線幅にしている。
【０００５】
また、ＳＯＧ技術を用いて作製された他の半導体装置の例としては、図５に示すようなものがある。この半導体装置は、ゲート電極材料１０９を覆う第１層間絶縁膜１１０と、この第１層間絶縁膜１１０上に形成された第１アルミニウム配線１１１との表面にナイトライド膜１１３を形成し、このナイトライド膜１１３に形成された段差を埋めるように、ＳＯＧ膜１１４を成膜する。この表面に酸化膜１１５を形成する。この酸化膜１１５と、ナイトライド膜１１３の上記ゲート電極材料１０９による隆起部分とが接する部分にスルーホール１１７を形成し、このスルーホール１１７内に第２アルミニウム配線１１６を形成している。上記スルーホール１１７を、上記酸化膜１１５とナイトライド膜１１３とが接する部分に形成することにより、このスルーホール１１７の内面にＳＯＧ膜１１４が露出しないようにして、ＳＯＧ膜１１４に含まれる水分によって、第２アルミニウム配線１１６が腐食する等の不都合を防止するようにしている。つまり、ＳＯＧ膜１１４からのガス対策として、ゲート電極材料１０９によるナイトライド膜１１３の段差を利用している。
【０００６】
また、特開平１０−２１４８３５号公報に開示されているように、スルーホールにＳＯＧが露出しないように、ＳＯＧをエッチバックして、アルミ配線直上の上記ＳＯＧの部分を除去する方法がある。
【０００７】
また、他の平坦化技術としては、例えば配線による下地の段差以上の厚みに絶縁膜を堆積し、この絶縁膜上にフォトレジストを塗布した後、エッチバックによって上記絶縁膜による段差部分およびフォトレジストを同時に除去するエッチバック法がある。
【０００８】
上記各技術により、フォトリソグラフィを施す面を平坦化することによって、下地段差により露光光の反射光がフォトレジスト膜の特定の領域に集中することを防止している。これにより、いわゆるハレーションによるパターン幅の変動や断線といった不都合を防止するようにしている。また、下地段差に起因するレジスト膜厚差によって、レジストパターンの幅方向の寸法が変動する不都合を防止するようにしている。
【０００９】
一方、平坦化技術以外の技術により、フォトリソグラフィの高精度化を図る技術としては、図６の模式断面図に示すように、吸光性膜２００を、レジスト塗布前に下地に塗布するＡＲＣ(反射防止膜：Anti reflective Coating)技術がある。上記吸光性膜２００で、基体１１８およびこの基体１１８上の突起１１９による露光光の反射を抑制する。これにより、上記基体１１８と突起１１９で形成される下地段差に起因して、露光光の反射光がフォトレジスト膜の特定領域に集中して、パターン幅が変動する等の不都合を防止している。
【００１０】
しかしながら、上記従来のＣＭＰ技術では、スクラッチ（ウェハ表面の引っ掻き傷）等の問題が生じるという不都合がある。このスクラッチは、研磨パッドのドレッシング（目立て）に起因している。すなわち、研磨パッドとして微細な空孔を有するものを用いた場合、加工屑やスラリーによる目詰まりによって低下した研削レートを回復するため、上記研磨パッドの目詰まり部分を削り取るドレッシング作業を行う必要がある。このドレッシング作業で、上記研磨パッドを削り取るためのダイヤモンド砥粒が脱粒し、この脱粒したダイヤモンド砥粒が研磨パッドに付着した状態でウェハ研磨を行うことにより、ウェハにスクラッチが生じてしまう。
【００１１】
また、図４に示したＳＯＧによる平坦化技術では、第１アルミニウム配線１１１と第２アルミニウム配線１１６を接続するためのスルーホール１１７の内側面に、ＳＯＧ膜１１４が露出しているので、このＳＯＧ膜１１４からの水蒸気等のガスにより、上記スルーホール１１７内のアルミニウム配線が腐食して空隙が生じ、接触抵抗が大きくなって導電不良を引き起こす問題がある。
【００１２】
また、図５に示した他のＳＯＧによる平坦化技術では、ＳＯＧ膜１１４からのガス対策として、ゲート電極材料１０９によるナイトライド膜１１３の段差を利用して、上記ＳＯＧ膜１１４のスルーホール１１７内側面への露出を防止しているが、第１アルミニウム配線１１１の形成時に、上記ゲート電極材料１０９に起因する第１層間絶縁膜１１０の段差により、レジストパターンの寸法精度が悪化するという問題がある。
【００１３】
また、エッチバック法による平坦化技術では、絶縁膜とレジストを略同じ速度でエッチングすることが必要となり、上記絶縁膜およびレジストの使用材料や、エッチング条件に制限が生じるという問題がある。
【００１４】
また、図６に示したＡＲＣ技術では、段差上の反射防止膜２００の膜厚Ｄ１が、段差の間の膜厚Ｄ３や、基体１１８表面の膜厚Ｄ２よりも薄くなるので、十分な反射防止効果を得るためには反射防止膜２００の膜厚を厚く設定する必要がある。これにより、レジストパターン幅に対する反射防止膜２００およびレジスト膜の膜厚の比（アスペクト比)が非常に大きくなり、形成したパターンが倒れて不良となるという問題がある。
【特許文献１】特開平１０−２１４８３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
そこで、本発明の課題は、ＣＭＰ技術におけるスクラッチの問題やＳＯＧ技術におけるガスの問題が無く、また、ＡＲＣ技術のパターン不良の問題が無くて、高精度にフォトリソグラフィを行うことができる下地面が得られる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、本発明の半導体装置の製造方法は、
半導体層の表面部分に、フォトリソグラフィ技術を用いてロコス（素子分離用酸化膜：local oxidation of silicon）領域を形成するロコス領域形成工程と、
上記ロコス領域により形成された段差を、フォトリソグラフィ技術を用いて軽減する段差軽減工程とを備え、
上記ロコス領域形成工程で用いるフォトマスクと、上記段差軽減工程で用いるフォトマスクとを共用することを特徴としている。
【００１７】
上記構成によれば、半導体層の表面部分に、フォトリソグラフィ技術を用いてロコス領域を形成し、このロコス領域により形成された段差を、フォトリソグラフィ技術を用いて軽減する。したがって、例えばＣＭＰ技術やＡＲＣ技術等のように他の半導体製造装置を用いることなく、上記ロコス領域で形成される段差を、このロコス領域を形成した装置と同じ装置を用いて比較的簡単に軽減できる。また、ＳＯＧ技術やＡＲＣ技術のように他の層を設ける必要も無い。したがって、ＣＭＰ技術のようなスクラッチの問題や、ＳＯＧ技術のようなガスによる配線の腐食の問題や、ＡＲＣ技術のようなパターン不良の問題等を確実に防止でき、しかも、比較的簡易な工程で下地段差を軽減できる。その結果、上記半導体層上の表面を、高精度のフォトリソグラフィを行うことが可能な表面にできる。
【００１８】
なお、段差を軽減するとは、段差の少なくとも一部を除去することにより、この段差の少なくとも一部が除去された面の上に施すフォトリソグラフィについて、レジストパターンの不良が生じないようにすることをいう。
【００１９】
また、上記ロコス領域形成工程で用いるフォトマスクと、上記段差軽減工程で用いるフォトマスクとを共用するので、上記ロコス領域による段差を正確に軽減でき、また、段差の軽減用に別個のフォトマスクを用意する必要も無い。したがって、上記半導体層上の表面を、比較的簡易かつ安価に、高精度のフォトリソグラフィを施すことができる表面にできる。
【００２０】
一実施形態の半導体装置の製造方法は、上記段差軽減工程は、
上記フォトマスクを用いて、ポジレジストおよびネガレジストのうちの一方からなると共に、上記ロコス領域の縁部を覆う第１レジストパターンを形成する工程と、
上記第１レジストパターンで覆われていない上記ロコス領域の内側部をエッチングする工程と、
上記フォトマスクを用いて、ポジレジストおよびネガレジストのうちの他方からなると共に、上記ロコス領域の内側部を覆う第２レジストパターンを形成する工程と、
上記第２レジストパターンで覆われていない上記ロコス領域の縁部をエッチングする工程と
を含む。
【００２１】
上記実施形態によれば、上記フォトマスクを用いて、ポジレジストおよびネガレジストのうちの一方からなると共に、上記ロコス領域の縁部を覆う第１レジストパターンを形成し、この第１レジストパターンで覆われていない上記ロコス領域の内側部をエッチングする。さらに、上記フォトマスクを用いて、ポジレジストおよびネガレジストのうちの他方からなると共に、上記ロコス領域の内側部を覆う第２レジストパターンを形成し、この第２レジストパターンで覆われていない上記ロコス領域の縁部をエッチングする。これにより、上記ポジレジストおよびネガレジストを形成するときに用いるフォトマスクを、１つにできる。したがって、ロコス領域による段差を比較的安価に除去できる。
【００２２】
本発明の半導体装置の製造方法は、基体上に、フォトリソグラフィ技術を用いて配線を形成する配線形成工程と、
上記基体および配線上に、絶縁膜を形成する絶縁膜形成工程と、
上記絶縁膜の上記配線上に形成された段差を、フォトリソグラフィ技術を用いて軽減する段差軽減工程とを備え、
上記配線形成工程で用いるフォトマスクと、上記段差軽減工程で用いるフォトマスクとを共用することを特徴としている。
【００２３】
上記構成によれば、基体上に、フォトリソグラフィ技術を用いて配線を形成し、上記基体および配線上に、絶縁膜を形成し、上記絶縁膜の上記配線上に形成された段差を、フォトリソグラフィ技術を用いて軽減する。したがって、例えばＣＭＰ技術やＡＲＣ技術等のように他の半導体製造装置を用いることなく、絶縁膜の上記配線上の部分に形成された段差を、上記配線を形成した装置と同じ装置を用いて比較的簡単に軽減できる。また、ＣＭＰ技術のようなスクラッチの問題も生じない。さらに、ＳＯＧ技術やＡＲＣ技術のように他の層を設ける必要が無いので、ＳＯＧ技術のようなガスによる配線の腐食の問題や、ＡＲＣ技術のようなパターン不良の問題等を確実に防止でき、しかも、比較的簡易な工程で下地段差を軽減できる。その結果、上記絶縁膜の表面を、高精度のフォトリソグラフィが可能な表面にできる。
【００２４】
なお、段差を軽減するとは、段差の少なくとも一部を除去することにより、この段差の少なくとも一部が除去された面の上に施すフォトリソグラフィについて、レジストパターンの不良が生じないようにすることをいう。
【００２５】
また、上記配線形成工程で用いるフォトマスクと、上記段差軽減工程で用いるフォトマスクとを共用するので、上記配線による段差を正確に軽減でき、また、段差の軽減用に別個のフォトマスクを用意する必要も無い。したがって、上記絶縁膜の表面を、比較的簡易かつ安価に、高精度のフォトリソグラフィを施すことができる表面にできる。
【００２６】
一実施形態の半導体装置の製造方法は、上記段差軽減工程は、上記絶縁膜の上記配線上の部分以外の部分を覆うレジストパターンを形成して、上記絶縁膜の上記配線上の部分をエッチングする工程である。
【００２７】
上記実施形態によれば、上記段差軽減工程では、上記絶縁膜の上記配線上の部分以外の部分を覆うレジストパターンを形成して、上記絶縁膜の上記配線上の部分をエッチングする。上記レジストパターンは、上記配線形成工程で配線を形成するときに用いたフォトマスクを用いて形成するので、上記絶縁膜の上記配線上の部分を正確にエッチングできる。したがって、上記絶縁膜の上記配線上の部分で形成される段差を正確に軽減できる。
【００２８】
一実施形態の半導体装置の製造方法は、上記配線はゲート配線であり、
上記絶縁膜は層間絶縁膜である。
【００２９】
上記実施形態によれば、上記層間絶縁膜の上記ゲート配線上に形成された段差を、比較的簡易かつ安価に、しかも、正確に軽減することができる。
【００３０】
一実施形態の半導体装置の製造方法は、上記基体は第１層間絶縁膜であり、
上記配線は第１アルミニウム配線であり、
上記絶縁膜は第２層間絶縁膜である。
【００３１】
上記第１層間絶縁膜上に形成された第１アルミニウム配線によって、上記第２層間絶縁膜に形成された段差を、比較的簡易かつ安価に、しかも、正確に軽減することができる。
【００３２】
一実施形態の半導体装置の製造方法は、上記第２層間絶縁膜上に、第２アルミニウム配線を形成する工程を備える。
【００３３】
上記第２層間絶縁膜の表面の段差が軽減されているので、この第２層間絶縁膜上に高精度のフォトリソグラフィを行って、第２アルミニウム配線を高精度の寸法に形成することができる。
【発明の効果】
【００３４】
以上のように、本発明の半導体装置の製造方法は、半導体層の表面部分に、フォトリソグラフィ技術を用いてロコス領域を形成するロコス領域形成工程と、上記ロコス領域により形成された段差を、フォトリソグラフィ技術を用いて軽減する段差軽減工程とを備え、上記ロコス領域形成工程で用いるフォトマスクと、上記段差軽減工程で用いるフォトマスクとを共用するので、ロコス領域により形成される段差を、比較的簡単かつ安価に、しかも、正確に、軽減することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明を図示の実施の形態により詳細に説明する。
【００３６】
（第１実施形態）
本実施形態の半導体装置の製造方法は、半導体層としての半導体基板１の表面部分にロコス領域２を形成し、このロコス領域２が形成された半導体基板１上に、フォトリソグラフィ技術により配線を形成する。下地加工となるロコス領域２の形成工程では、ポジ型レジストを使用する。
【００３７】
図１Ａ乃至１Ｆは、上記半導体基板１上に形成されたロコス領域２による段差を軽減する様子を示した工程図である。図１Ａ乃至１Ｆにおいて、３は酸化膜、４はナイトライド膜である。
【００３８】
先ず、図１Ａに示すように、ロコス領域２が表面部分に形成された半導体基板１上の表面にポジレジスト５を塗布し、このポジレジスト５にフォトマスク６を介して露光を行い、現像する。これにより、上記ロコス領域２の縁部とナイトライド膜４とを覆う第１レジストパターンを形成する。
【００３９】
この後、図１Ｂに示すように、パターニングされた上記ポジレジスト５をマスクにして、矢印Ｌ１に示すようにエッチャントを導入して、ロコス領域２の内側部分をエッチングする。この後、上記ポジレジスト５を除去すると、図１Ｃに示すように縁部に段差が残った状態のロコス領域２が得られる。
【００４０】
次に、上記ロコス領域２およびナイトライド膜４上にネガレジスト７を塗布して、フォトマスク６を介した露光および現像を行い、図１Ｄに示すように、先にエッチングされた上記ロコス領域２の内側部分を覆う第２レジストパターンを形成する。
【００４１】
この後、図１Ｅに示すように、パターニングされた上記ネガレジスト７をマスクにして、矢印Ｌ２に示すようにエッチャントを導入して、ロコス領域２の縁部をナイトライド膜４と共にエッチングする。この後、上記ネガレジスト７を除去すると、図１Ｆに示すように、酸化膜３の表面に対して突出したロコス領域２の部分が除去される。すなわち、上記ロコス領域２によって形成された段差が軽減されて、略平坦な下地が得られる。
【００４２】
図１Ａに示す工程において、ポジレジスト５を露光するときに用いたフォトマスク６は、図１Ｄに示す工程において、ネガレジスト７を露光するときに用いたフォトマスク６と同じものであり、また、上記ロコス領域２をフォトリソグラフィ技術によって形成するときに使用したフォトマスクと同じものである。つまり、ロコス領域２の段差を軽減するときに用いるフォトマスク６を、このロコス領域２を形成するときに用いたフォトマスクと共用している。したがって、上記ポジレジスト５については、上記ロコス領域２に対応した部分を正確に除去するパターニングができ、また、上記ネガレジスト７については、上記ロコス領域２に対応した部分を正確に残すパターニングができる。その結果、上記ロコス領域２によって形成された段差に対して、正確に選択的にエッチングすることができる。また、上記ロコス領域２の形成工程と、このロコス領域２の段差の軽減工程とに亘って、１つのフォトマスク６を用いることができるので、段差軽減用の他のフォトマスクを用意する必要が無いから、段差を比較的安価に軽減することができる。
【００４３】
このように、比較的簡単かつ正確に、しかも、安価に平坦化した絶縁膜３およびロコス領域２上には、高精度のフォトリソグラフィを行うことができるので、例えばＵＬＳＩ規模の配線等を高精度の寸法に形成することができる。
【００４４】
（第２実施形態）
本実施形態の半導体装置の製造方法は、基体としての半導体基板１上に配線としてのゲート配線９を形成し、このゲート配線９上に形成される絶縁膜としての第１層間絶縁膜１０上に、フォトリソグラフィ技術により第１アルミニウム配線を形成する。本実施形態において下地加工となる上記ゲート配線９の形成工程では、ポジレジストを使用する。
【００４５】
図２Ａおよび２Ｂは、上記ゲート配線９上の第１層間絶縁膜１０による段差を軽減する様子を示した工程図である。図２Ａおよび２Ｂにおいて、２は第１実施形態において平坦化されたロコス領域であり、８はゲート絶縁膜である。第１層間絶縁膜１０は、２層の絶縁膜１０ａ，１０ｂで構成されている。
【００４６】
まず、下地として、第１実施形態において平坦化した半導体基板１上に、ゲート酸化膜８を形成し、その上にポリシリコン成膜し、フォトエッチング工程によってゲート配線９を形成する。この後、上記ゲート酸化膜８およびゲート配線９上に、絶縁膜１０ａ，１０ｂを形成して第１層間絶縁膜１０を形成する。
【００４７】
上記ゲート配線９がゲート絶縁膜８の表面に対する段差となることにより、上記第１層間絶縁膜１０の上記ゲート配線９上の部分に段差が生じる。このゲート配線９上の第１層間絶縁膜１０の部分を選択的にエッチングすることにより、上記ゲート配線９に起因する段差を軽減する。
【００４８】
まず、第１層間絶縁膜１０上にネガレジスト７を塗布し、図示しないフォトマスクを介して露光を行い、現像する。上記フォトマスクはゲート配線９を形成するときに使用したフォトマスクと同一である。これにより、図２Ａに示すように、上記第１層間絶縁膜１０のゲート配線９上の部分である段差部分に対応して、上記ネガレジスト７の部分を除去することが可能となる。このレジスト７の除去部分を介して、矢印Ｌ３に示すようにエッチャントを導入して、層間絶縁膜１０の段差部分をエッチングする。これにより、図２Ｂに示すように、上記ゲート配線９に起因する層間絶縁膜１０の段差を、選択的かつ正確に軽減することができる。こうして表面が平坦化された第１層間絶縁膜１０の表面には、高精度のフォトリソグラフィを行うことができるので、例えばＵＬＳＩ規模の配線等を高精度の寸法に形成することができる。
【００４９】
（第３実施形態）
本実施形態の半導体装置の製造方法は、基体としての第１層間絶縁膜１０上に、配線としての第１アルミニウム配線１１を形成し、この第１アルミニウム配線１１上に形成される絶縁膜としての第２層間絶縁膜１２上に、フォトリソグラフィ技術により第２アルミニウム配線を形成する。第１層間絶縁膜１０は、第２実施形態の半導体装置の製造方法によって平坦化されている。本実施形態において下地加工となる上記第１アルミニウム配線１１の形成工程では、ポジレジストを使用する。
【００５０】
図３Ａおよび３Ｂは、上記アルミニウム配線１１上の第２層間絶縁膜１２による段差を軽減する様子を示した工程図である。図３Ａおよび３Ｂにおいて、２は第１実施形態において平坦化されたロコス領域であり、８はゲート絶縁膜であり、９はゲート配線材料である。
【００５１】
まず、下地として、第２実施形態において平坦化した第１層間絶縁膜１０上に、第１アルミニウム配線１１を形成し、その上に第２層間絶縁膜１２を形成する。上記第１アルミニウム配線１１が第１層間絶縁膜１０の表面に対する段差となることにより、上記第２層間絶縁膜１２の上記第１アルミニウム配線１１上の部分に段差が生じる。この第１アルミニウム配線１１上の第２層間絶縁膜１２の部分を選択的にエッチングすることにより、上記第１アルミニウム配線１１に起因する段差を軽減する。
【００５２】
まず、第２層間絶縁膜１２上にネガレジスト７を塗布し、図示しないフォトマスクを介して露光を行い、現像する。上記フォトマスクは第１アルミニウム配線１１を形成するときに使用したフォトマスクである。これにより、図３Ａに示すように、上記第２層間絶縁膜１２の第１アルミニウム配線１１上の部分である段差部分に対応して、上記ネガレジスト７の部分を除去することが可能となる。このレジスト７の除去部分を介して、矢印Ｌ４に示すようにエッチャントを導入して、第２層間絶縁膜１２の段差部分をエッチングする。これにより、図３Ｂに示すように、上記第１アルミニウム配線１１に起因する第２層間絶縁膜１２の段差を、選択的かつ正確に軽減することができる。こうして表面が平坦化された第２層間絶縁膜１２の表面には、高精度のフォトリソグラフィを行うことができるので、例えばＵＬＳＩ規模の第２アルミニウム配線等を高精度の寸法に形成することができる。
【００５３】
以上のように、本発明の半導体装置の製造方法によれば、ロコス領域２の段差や、配線材料９等に起因する層間絶縁膜１０，１２の段差を正確かつ簡単に軽減することができる。したがって、下地表面を効果的に平坦化して、この下地表面にフォトリソグラフィを行う際に、露光光のハレーションが生じて寸法精度が低下する問題を効果的に防止できる。また、上記段差の除去には、ＣＭＰ技術やＡＲＣ技術等のように他の半導体製造装置を用いる必要が無いので、簡易な工程で下地表面の平坦化を行うことができる。また、ＣＭＰ技術のようなスクラッチの問題も生じない。さらに、ＳＯＧ技術やＡＲＣ技術のように他の層を設ける必要が無いので、ＳＯＧ技術のようなガスによる配線の腐食の問題や、ＡＲＣ技術のようなパターン不良の問題等を確実に防止できる。
【図面の簡単な説明】
【００５４】
【図１Ａ】ロコス領域による段差を軽減する様子を示した工程図である。
【図１Ｂ】図１Ａに続く工程を示す図である。
【図１Ｃ】図１Ｂに続く工程を示す図である。
【図１Ｄ】図１Ｃに続く工程を示す図である。
【図１Ｅ】図１Ｄに続く工程を示す図である。
【図１Ｆ】図１Ｅに続く工程を示す図である。
【図２Ａ】第１層間絶縁膜による段差を軽減する様子を示した工程図である。
【図２Ｂ】図２Ａに続く工程を示した図である。
【図３Ａ】第２層間絶縁膜による段差を軽減する様子を示した工程図である。
【図３Ｂ】図３Ａに続く工程を示した図である。
【図４】ＳＯＧ膜を用いた半導体装置の一部を示す断面図である。
【図５】ＳＯＧ膜を用いた他の半導体装置の一部を示す断面図である。
【図６】ＡＲＣ技術を用いた半導体装置の一部を示す断面図である。
【符号の説明】
【００５５】
１  半導体基板
２  ロコス領域
３  酸化膜
４  ナイトライド膜
５  ポジレジスト
６  フォトマスク
７  ネガレジスト
８  酸化膜
９  ゲート電極材料
１０  第１層間絶縁膜
１０ａ  第１層間絶縁膜を構成する膜
１０ｂ  第１層間絶縁膜を構成する膜
１１  第１アルミニウム配線
１２  第２層間絶縁膜
１１０  第１層間絶縁膜
１１１  第１アルミニウム配線
１１３  ナイトライド膜
１１４  ＳＯＧ膜
１１５  第２層間絶縁膜
１１６  第２アルミニウム配線
１１７  スルーホール
１１８  半導体基板
１１９  基板上の突起
２００  吸光性膜
Ｄ１  段差上の反射防止膜厚
Ｄ２  基体表面の反射防止膜厚
Ｄ３  段差間の反射防止膜厚
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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