(57)【要約】【課題】ＨＥＭＴのゲートのリセスエッチングのマスクとなる窒化膜は、所定の耐圧を確保するためキャップ層をサイドエッチすることにより、ひさし部が形成される。このひさし部を除去するためプラズマエッチングを行うと、このとき露出している動作領域表面の障壁層にダメージを与え、オン抵抗が増大する問題があった。【解決手段】キャップ層の下層として安定層を設け、ひさし部のプラズマエッチング時においてプラズマにさらされる動作領域表面は、安定層が露出するようにしておく。これにより動作領域表面は安定層で保護され、ひさし部をプラズマエッチングにより除去しても、チャンネルがプラズマダメージを受けることは無いため、オン抵抗が増大するのを防ぐことができる。【選択図】    図７
2006165019.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にバッファ層、電子供給層、チャネル層、安定層およびキャップ層を積層し、動作領域を形成する工程と、
前記動作領域の前記キャップ層の一部とコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、
全面に絶縁膜を形成する工程と、
前記第１ソース電極および第１ドレイン電極間の前記絶縁膜の一部を除去して開口部を形成し、該絶縁膜をマスクとして前記キャップ層の一部を前記開口部より大きく除去し前記安定層を露出する工程と、
前記キャップ層から張り出した前記絶縁膜のひさし部を除去する工程と、
前記第１ソース電極及び第１ドレイン電極間の前記動作領域の一部とショットキー接合するゲート電極を形成する工程と、
前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記ひさし部は、ドライエッチングにより除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ひさし部を除去する際ドライエッチングのプラズマにさらされる前記動作領域の表面は前記安定層で覆われていることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
安定層の下に障壁層を積層することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極は、露出した前記安定層を除去して前記障壁層上に形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極は、前記安定層上に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極の最下層金属はＰｔであり、熱処理により前記Ｐｔの一部を前記動作領域の一部に埋め込むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記安定層は、ＩｎＧａＰ層であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記電子供給層、チャネル層、およびキャップ層は、それぞれｎ＋ＡｌＧａＡｓ層、ノンドープＩｎＧａＡｓ層、およびｎ＋ＧａＡｓ層であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記障壁層はノンドープＡｌＧａＡｓ層であることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関わり、特にＨＥＭＴのオン抵抗の増大を抑制する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）に代表されるヘテロ接合を有するデバイスは、ＧａＡｓ  ＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）、ＧａＡｓ  ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）と比較して効率性、利得性、歪特性が優れているため、ＭＭＩＣの主流デバイスに成りつつある。
【０００３】
図１３から図１６の断面図を参照し、ＨＥＭＴの製造方法の一例を説明する。
【０００４】
半絶縁性ＧａＡｓ基板２３１上にノンドープのバッファ層２３２、電子供給層のｎ＋ＡｌＧａＡｓ層２３３、スペーサ層２３４、チャネル層のノンドープＩｎＧａＡｓ層２３５、スペーサ層２３４、電子供給層のｎ＋ＡｌＧａＡｓ層２３３、障壁層となるノンドープのＡｌＧａＡｓ層２３６、キャップ層となるｎ＋ＧａＡｓ層２３７の複数の半導体層を積層する。
【０００５】
絶縁化層を形成するため、全面にスルーイオン注入用の窒化膜２５１を形成する。レジストのマスクにより所望のパターンにボロン（Ｂ＋）をイオン注入し、レジスト除去、アニールを行うことにより絶縁化層２５０を形成する。バッファ層２３２に達する絶縁化層２５０を設けることにより、ＨＥＭＴを構成する動作領域３００としての不純物領域が分離される。ここで、動作領域３００とは、絶縁化層２５０で分離され、ＨＥＭＴのソース電極、ドレイン電極およびゲート電極が配置される領域の半導体層をいう（図１３）。
【０００６】
次に、オーミック金属層による電極を形成するため、レジストＰＲのマスクを設け、スルーイオン注入用窒化膜２５１の所望の領域をエッチングにより除去する（図１４（Ａ））。全面にオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）３１０を蒸着し（図１４（Ｂ））、リフトオフ後、アロイする。これにより、キャップ層２３７にコンタクトする第１ソース電極３１５および第１ドレイン電極３１６が形成される（図１４（Ｃ））。
【０００７】
次に、ゲート電極形成のために新たなレジストＰＲを設ける。レジストＰＲのゲート電極の形成領域を開口し、露出した窒化膜２５１を除去して開口部ＯＰを形成する（図１５（Ａ））。その後リセスエッチングを行う。すなわち耐圧を確保するためキャップ層２３７を、窒化膜２５１の開口部ＯＰより大きく、所定の寸法になるまでサイドエッチングを続ける（図１５（Ｂ））。エッチングによりキャップ層２３７は分離され、第１ソース電極３１５および第１ドレイン電極３１６にそれぞれコンタクトするソース領域２３７ｓ、ドレイン領域２３７ｄとなる。ゲート電極の形成領域には障壁層２３６が露出する。
【０００８】
さらに、キャップ層２３７のサイドエッチングによりひさし状に張り出した窒化膜２５１のひさし部Ｅを除去する（図１５（Ｃ））。
【０００９】
次に、全面にゲート金属層３２０を蒸着する（図１６（Ａ））。その後、リフトオフし、障壁層２３６とショットキー接合を形成するゲート電極３２７を形成する。そして、全面に保護膜となる窒化膜２５２を形成する（図１６（Ｂ））。その後、窒化膜にコンタクトホールを形成し、新たなレジストにより所望の形状にパッド金属層３３０（Ｔｉ／Ｐｔ／Ａｕ）を蒸着、リフトオフし、第２ソース電極３３５、第２ドレイン電極３３６を形成する（図１６（Ｃ））（例えば特許文献１参照。）。
【特許文献１】特開平６−８４９５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記の従来の製造方法において、図１５（Ａ）のごとく窒化膜２５１はゲートのリセスエッチングのマスクとして開口される。そしてその開口部ＯＰから露出したキャップ層２３７は、所定の耐圧を確保するため、ゲート長（ゲート電極３２７の長さ）より若干大きめ（例えば０．３μｍ程度）にサイドエッチングされる。
【００１１】
この結果窒化膜２５１の開口部ＯＰ付近は、図１５（Ｂ）のごとくキャップ層２３７から張り出し、ひさし部Ｅとなる。
【００１２】
このひさし部Ｅを除去せず、以降の工程を行うとゲート電極３２７形成の際レジストが均一に塗布できず、ゲート電極３２７が正常に形成できない。またゲート電極３２７が形成できても、パッシベーション膜となる窒化膜２５２が、ひさし部Ｅの下に形成されない。従ってゲート電極３２７周囲に空洞が形成されるため信頼性上問題となる。
【００１３】
そこで、図１５（Ｃ）の如く、ひさし部Ｅをエッチングにより除去する。すなわちサイドエッチングにより窒化膜２５１の開口部ＯＰより後退したキャップ層２３７、障壁層２３６、窒化膜２５１、レジストにより形成される袋状の部分にフッ素ラジカルを滞留させることにより、ひさし部Ｅを裏側からプラズマエッチングし、これを除去する。
【００１４】
しかし、このエッチングの際、動作領域３００表面に露出しているのは障壁層２３６となるノンドープのＡｌＧａＡｓ層である。ＡｌＧａＡｓはＡｌが含まれており酸化しやすいため、プラズマによりダメージを受けやすい。実験によれば、プラズマエッチング前後でＨＥＭＴのソース−ドレイン間電流（チャネル電流）が著しく減少した。すなわち障壁層２３６となるノンドープのＡｌＧａＡｓ層が変質することにより表面空乏層が電子供給層のｎ＋ＡｌＧａＡｓ層２３３、またはチャネル層のノンドープＩｎＧａＡｓ層２３５にまで達し、具体的には、特性としてオン抵抗Ｒｏｎが著しく増加し大きな問題となっていた。
【００１５】
一方、ひさし部Ｅをウエットエッチングで除去すれば、障壁層３６へのダメージが発生することは無い。しかし、ウェットエッチングはオーバーエッチになりやすく、窒化膜２５１のオーバーエッチによりオーミック電極である第１ソース電極３１５および第１ドレイン電極３１６が露出してしまう場合もある。オーミック電極が露出すると、ガルバニック効果によりオーミック電極の両端のキャップ層２３７が工程中にエッチングされ、結局オン抵抗Ｒｏｎが増大してしまう。つまり、ひさし部Ｅのみを除去するにはウェットエッチングは不適当である。
【課題を解決するための手段】
【００１６】
本発明は上述した諸々の事情に鑑み成されたもので、第１に、半導体基板上にバッファ層、電子供給層、チャネル層、安定層およびキャップ層を積層し、動作領域を形成する工程と、前記動作領域の前記キャップ層の一部とコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、全面に絶縁膜を形成する工程と、前記第１ソース電極および第１ドレイン電極間の前記絶縁膜の一部を除去して開口部を形成し、該絶縁膜をマスクとして前記キャップ層の一部を前記開口部より大きく除去し前記安定層を露出する工程と、前記キャップ層から張り出した前記絶縁膜のひさし部を除去する工程と、前記第１ソース電極及び第１ドレイン電極間の前記動作領域の一部とショットキー接合するゲート電極を形成する工程と、前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、を具備することにより解決するものである。
【００１７】
また、前記ひさし部は、ドライエッチングにより除去することを特徴とするものである。
【００１８】
また、前記ひさし部を除去する際ドライエッチングのプラズマにさらされる前記動作領域の表面は前記安定層で覆われていることを特徴とするものである。
【００１９】
また、安定層の下に障壁層を積層することを特徴とするものである。
【００２０】
また、前記ゲート電極は、露出した前記安定層を除去して前記障壁層上に形成することを特徴とするものである。
【００２１】
また、前記ゲート電極は、前記安定層上に形成することを特徴とするものである。
【００２２】
また、前記ゲート電極の最下層金属はＰｔであり、熱処理により前記Ｐｔの一部を前記動作領域の一部に埋め込むことを特徴とするものである。
【００２３】
また、前記安定層は、ＩｎＧａＰ層であることを特徴とするものである。
【００２４】
また、前記電子供給層、チャネル層、およびキャップ層は、それぞれｎ＋ＡｌＧａＡｓ層、ノンドープＩｎＧａＡｓ層、およびｎ＋ＧａＡｓ層であることを特徴とするものである。
【００２５】
また、前記障壁層はノンドープＡｌＧａＡｓ層であることを特徴とするものである。
【発明の効果】
【００２６】
本発明に依れば、窒化膜のひさし部のエッチングの際に、プラズマにさらされる動作領域表面が安定層（ＩｎＧａＰ層）で覆われているため、プラズマエッチングのダメージから動作領域を保護できる。
【００２７】
またプラズマエッチングにより、キャップ層から張り出したひさし部分のみ除去することができる。従ってオーバーエッチングによるオーミック電極の露出およびそれに伴うオン抵抗の増大を抑制できる。
【００２８】
そして、プラズマエッチングであっても動作領域が十分に保護される。従って、ＨＥＭＴのソース−ドレイン間電流はドライエッチング前後で全く変動なく、チャネルへのダメージが無いことが実験により確かめられた。
【発明を実施するための最良の形態】
【００２９】
図１から図１２を参照して本発明の実施の形態を詳細に説明する。
【００３０】
まず、図１から図９を用いて、本発明の第１の実施形態を説明する。
【００３１】
図１は、本実施形態のＨＥＭＴにより構成されたＭＭＩＣを説明する図であり、一例としてＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）スイッチ回路装置を示す。図１（Ａ）は回路図であり、図１（Ｂ）は図１（Ａ）の回路を１チップに集積化したスイッチ回路装置の平面図である。
【００３２】
図１（Ａ）ごとく、本実施形態のＨＥＭＴはスイッチ回路装置等を構成する。図は、基本的なＳＰＤＴスイッチ回路装置であり、第１のＦＥＴであるＦＥＴ１と第２のＦＥＴであるＦＥＴ２のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ１、Ｃｔｌ２に接続され、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あるいはソース電極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。
【００３３】
第１と第２の制御端子Ｃｔｌ１、Ｃｔｌ２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴがＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【００３４】
そして、出力端子ＯＵＴ１に信号を通すときには制御端子Ｃｔｌ１に例えば３Ｖ、制御端子Ｃｔｌ２に０Ｖを印加し、逆に出力端子ＯＵＴ２に信号を通すときには制御端子Ｃｔｌ２に３Ｖ、Ｃｔｌ１に０Ｖのバイアス信号を印加している。
【００３５】
図１（Ｂ）のごとく、基板に、スイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置する。なお、本実施形態では基本デバイスがＨＥＭＴの場合を例に説明する。基板の周辺でＦＥＴ１およびＦＥＴ２の周囲には複数の電極パッドＰが配置される。電極パッドＰは具体的には共通入力端子ＩＮ、第１および第２出力端子ＯＵＴ１、ＯＵＴ２、第１および第２制御端子Ｃｔｌ１、Ｃｔｌ２に対応するパッドＩＣ、Ｏ１、Ｏ２、Ｃ１、Ｃ２である。各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続される。なお、点線で示した第２層目金属層は各ＦＥＴのゲート電極１２７形成時に同時に形成されるゲート金属層（Ｐｔ／Ｍｏ）１２０である。実線で示した第３層目金属層は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）１３０である。第１層目金属層は基板にオーミックに接合するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり、各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するが、図では、パッド金属層と重なるために図示されていない。
【００３６】
ＦＥＴ１のゲート電極１２７と、制御端子パッドＣ１は抵抗Ｒ１で接続され、ＦＥＴ２のゲート電極１２７と制御端子パッドＣ２は抵抗Ｒ２で接続されている。
【００３７】
チップ中心に向かって伸びる櫛歯状のパッド金属層１３０が出力端子パッドＯ１に接続されるドレイン電極１３６（あるいはソース電極）であり、この下にオーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。またチップ中心から外側に伸びる櫛歯状のパッド金属層１３０が共通入力端子パッドＩＣに接続されるソース電極１３５（あるいはドレイン電極）であり、この下にオーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。
【００３８】
すなわち、ＨＥＭＴの動作領域１００は一点鎖線で示す領域に設けられ、動作領域１００には、ソース電極１３５、１１５およびドレイン電極１３６、１１６が櫛歯をかみ合わせた形状に配置される。またソース電極１３５、１１５およびドレイン電極１３６、１１６間に、ゲート金属層１２０で形成されるゲート電極１２７が櫛歯形状に配置され、動作領域１００の一部とショットキー接合を形成する。
【００３９】
上記の如きスイッチ回路装置などに採用されるＨＥＭＴの製造方法について、以下図２〜図９を参照してディプレッション型ＨＥＭＴを例に説明する。尚、以下の断面図は、図１のＡ−Ａ線断面図である。
【００４０】
第１の実施形態の半導体装置の製造方法は、半導体基板上にバッファ層、電子供給層、スペーサ層、チャネル層、障壁層、安定層およびキャップ層を積層し、動作領域を形成する工程と、前記動作領域の前記キャップ層の一部とコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、全面に絶縁膜を形成する工程と、前記第１ソース電極および第１ドレイン電極間の前記絶縁膜の一部を除去して開口部を形成し、該絶縁膜をマスクとして前記キャップ層の一部を前記開口部より大きく除去し前記安定層を露出する工程と、前記キャップ層から張り出した前記絶縁膜のひさし部を除去する工程と、前記第１ソース電極及び第１ドレイン電極間の前記動作領域の一部とショットキー接合するゲート電極を形成する工程と、前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、から構成される。
【００４１】
第１工程（図２、図３）：半導体基板上にバッファ層、電子供給層、チャネル層、障壁層、安定層およびキャップ層を積層し、動作領域を形成する工程。
【００４２】
図２のごとく、半絶縁性ＧａＡｓ基板３１上に複数の半導体層を積層する。半導体層は、バッファ層３２、電子供給層３３、チャネル（電子走行）層３５、電子供給層３３、障壁層３６、安定層３８、キャップ層３７であり、電子供給層３３とチャネル層３５間には、スペーサ層３４が配置される。
【００４３】
ノンドープのバッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度で、複数の層で形成される場合が多い。
【００４４】
バッファ層３２上に、電子供給層のｎ＋ＡｌＧａＡｓ層３３、スペーサ層３４、チャネル層のノンドープＩｎＧａＡｓ層３５、スペーサ層３４、電子供給層のｎ＋ＡｌＧａＡｓ層３３を順次形成する。電子供給層３３は、チャネル層３５よりバンドギャップが大きい材料が用いられ、ｎ型不純物（例えばＳｉ）が２〜４×１０１８ｃｍ−３程度に添加されている。
【００４５】
電子供給層３３上には、所定の耐圧とピンチオフ電圧を確保するため、障壁層３６となるノンドープのＡｌＧａＡｓ層を積層する。更に、酸化しにくいため外部からの化学的ストレスに強く信頼性上安定な安定層３８を設ける。安定層３８は、ノンドープＩｎＧａＰ層またはｎ＋ＩｎＧａＰ層であり、エッチストップ層としても機能する。最上層にはキャップ層となるｎ＋ＧａＡｓ層３７を積層する。
【００４６】
そして、このような構造により、電子供給層３３であるｎ＋ＡｌＧａＡｓ層のドナー不純物から発生した電子が、チャネル層３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層３５を走行するが、チャネル層３５にはドナー・イオンが存在しないためクーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。
【００４７】
次に、図３の如く絶縁化層を形成し、動作領域を分離する。
【００４８】
上記の基板全面に、スルーイオン注入用窒化膜５１をデポジションする。レジスト（不図示）を設けてフォトリソグラフィプロセスによりアライメントマークのパターンを有するマスクを形成する。このマスクにより窒化膜５１およびキャップ層３７の一部をエッチングしてアライメントマーク（不図示）を形成する。
【００４９】
レジスト除去後新たなレジスト（不図示）を設けてフォトリソグラフィプロセスにより絶縁化層を形成するためのマスクを形成する。窒化膜５１上からボロン（Ｂ＋）をイオン注入し、レジストを除去した後、５００℃、３０秒程度のアニールを行う。これにより、バッファ層３２に達する絶縁化層５０が形成される。
【００５０】
絶縁化層５０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化層５０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。
【００５１】
すなわち、所定のパターンに絶縁化層５０を形成することにより、ＨＥＭＴの動作領域や、他の構成要素を分離する（図３（Ａ））。
【００５２】
ここで、動作領域１００とは、絶縁化層５０で分離され、ＨＥＭＴのソース電極１１５、１３５、ドレイン電極１１６、１３６およびゲート電極１２７（図１参照）が配置される領域の半導体層をいう。すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、障壁層３６、安定層３８、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。
【００５３】
その後、全面のスルーイオン注入用の窒化膜５１を除去する。これは、ゲートのリセスエッチングのためのマスクとなる窒化膜をソースおよびドレイン電極形成後に形成することにより膜厚および膜質を均一に形成するためである（図３（Ｂ））。
【００５４】
第２工程（図４）：動作領域のキャップ層の一部とコンタクトする第１ソース電極および第１ドレイン電極を形成する工程。
【００５５】
新たなレジストＰＲを全面に塗布し、フォトリソグラフィプロセスによりオーミック電極を形成するためのマスクを形成する。全面にオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）１１０を蒸着する（図４（Ａ））。
【００５６】
その後、リフトオフし、アロイする。これにより、ＨＥＭＴの動作領域１００の一部にコンタクトする第１ソース電極１１５および第１ドレイン電極１１６が形成される。（図４（Ｂ））。
【００５７】
第３工程（図５）：全面に絶縁膜を形成する工程。
【００５８】
全面に、窒化膜５２を形成する。この窒化膜５２は、ゲートのリセスエッチングのマスクとなる。またこの窒化膜５２はほぼ均一な膜厚および膜質で、第１ソース電極１１５および第１ドレイン電極１１６の表面および側面と、これらの付近のキャップ層３７表面に密着し、まんべんなく覆う。従って、製造工程中、またはウェハ完成後において薬液及び水分から、第１ソース電極１１５および第１ドレイン電極１１６電極の付近のキャップ層３７表面を完全に保護することができる。
【００５９】
第４工程（図６）：第１ソース電極および第１ドレイン電極間の絶縁膜の一部を除去して開口部を形成し、絶縁膜をマスクとしてキャップ層の一部を前記開口部より大きく除去し安定層を露出する工程。
【００６０】
ゲート電極形成のために新たなレジストＰＲを設ける。フォトリソグラフィプロセスによりゲート電極の形成領域がパターンニングされたマスクを形成する。そして、マスクの開口部分に露出した窒化膜５２を除去して開口部ＯＰを形成する。この開口部ＯＰの開口幅がゲート長となる（図６（Ａ））。
【００６１】
その後、ゲートのリセスエッチングを行う。すなわち窒化膜５２の開口部ＯＰに露出したキャップ層３７を更にウエットエッチングにより除去する。開口部ＯＰには安定層であるＩｎＧａＰ層３８が露出する。
【００６２】
また、キャップ層３７は耐圧を確保するため、開口部ＯＰより大きい所定の寸法にサイドエッチングされる。所定の寸法とは、例えば後に形成されるゲート電極から０．３μｍの距離である。このときキャップ層のＧａＡｓ層とその下の安定層のＩｎＧａＰ層とは選択エッチングされるため、サイドエッチングの際ＩｎＧａＰ層がエッチングされることは無い。キャップ層３７のエッチングにより動作領域１００のキャップ層３７が分離され、第１ソース電極１１５にコンタクトするソース領域３７ｓ、および第１ドレイン電極１１６にコンタクトするドレイン領域３７ｄとなる。また、キャップ層３７のサイドエッチングにより、キャップ層３７の端部から張り出した開口部ＯＰ付近の窒化膜５２は、ひさし部Ｅとなる（図６（Ｂ））。
【００６３】
第５工程（図７）：キャップ層から張り出した絶縁膜のひさし部を除去する工程。
【００６４】
キャップ層３７から張り出した窒化膜５２のひさし部Ｅは表面にレジストが密着しているため、裏側からプラズマエッチングにより除去する。すなわち、サイドエッチにより窒化膜５２の開口部ＯＰより後退したキャップ層３７、安定層３８、窒化膜５２、レジストにより形成される袋状の部分にフッ素ラジカルを滞留させることにより、ひさし部Ｅを裏側からプラズマエッチングし、これを除去する。
【００６５】
このとき本実施形態ではひさし部を除去する際ドライエッチングのプラズマにさらされる動作領域１００表面は安定なＩｎＧａＰ層３８で覆われているため、動作領域１００にダメージを与えずに、エッチングができる。すなわち安定層のＩｎＧａＰ層３８はＡｌＧａＡｓ層とは異なりプラズマによる変質がわずかであるため、プラズマダメージにより表面空乏層が電子供給層のｎ＋ＡｌＧａＡｓ層３３、またはチャネル層のノンドープＩｎＧａＡｓ層３５にまで達することが無くプラズマエッチングによりオン抵抗Ｒｏｎを増加させることは無い。
【００６６】
また、ドライエッチングであるので、ひさし部Ｅのみ除去することができ、窒化膜５２はオーバエッチングされることはない。従って、第１ソース電極１１５および第１ドレイン電極１１６が露出せず、ガルバニック効果によるオン抵抗の増大を回避できる。
【００６７】
第６工程（図８）：第１ソース電極及び第１ドレイン電極間の動作領域の一部とショットキー接合するゲート電極を形成する工程。
【００６８】
まず、レジストＰＲをそのままに、露出したＩｎＧａＰ層３８をエッチングし障壁層３６を露出させる（図８（Ａ））。
【００６９】
その後、全面にゲート金属層１２０を蒸着する。ゲート金属層１２０は、例えばＰｔ／Ｍｏであり、それぞれ厚みはＰｔ：４５Å、Ｍｏ：５０Åである。（図８（Ｂ））。
【００７０】
その後、リフトオフし、障壁層３６とショットキー接合を形成するゲート電極１２７を形成する。ゲート電極１２７は、熱処理により最下層金属であるＰｔの一部が障壁層３６内に１０８Å埋め込まれる（図８（Ｃ））。
【００７１】
尚、図１のスイッチ回路装置の場合には、ゲート電極１２７が束ねられるゲート配線も本工程により形成される。
【００７２】
第１の実施形態では、第５工程のひさし部Ｅのプラズマエッチングの際、動作領域１００表面がＩｎＧａＰ層３８により保護されている。そして、本工程で、プラズマダメージを受けたＩｎＧａＰ層３８を除去することにより、清浄な障壁層３６にゲート電極１２７を形成できる。
【００７３】
またゲート金属層１２０としてＰｔの上にはＭｏなどＰｔ埋め込み熱処理においてＧａＡｓと反応しない金属を、Ｐｔに引き続き連続して蒸着することが望ましい。ゲート電極をＰｔのみで形成すると、Ｐｔ蒸着後、Ｐｔ埋め込み熱処理までの間にＰｔ表面に異物が付着した場合、その異物までＰｔ埋め込み熱処理反応に関与することになり、ＨＥＭＴの特性が劣化する。従って熱によりＧａＡｓと反応しないＭｏでＰｔの上を覆うことによりＭｏ上に同様の異物が付着したとしても、Ｍｏがバリアとなりその異物がＰｔ埋め込み熱処理反応に関与することは無い。
【００７４】
またウエハ完成後においても実装時に半田付けの熱が加わることなどが有る。この場合、ゲート電極をＰｔのみで形成するとＰｔの上に異物が付着している場合、その異物が半田付けの熱などによってＧａＡｓと反応しＨＥＭＴの特性が劣化する場合がある。その際にもＭｏでＰｔの上を覆うことによりＭｏ上に異物があってもＭｏがバリアとなりその異物が半田付けの熱などによってＧａＡｓと反応することは無い。Ｍｏの厚みはあまり厚くするとＰｔとの間でストレスが発生するため、最大でもＰｔの厚みと同程度とすることが望ましい。Ｐｔ厚みは４５ÅであるためＭｏも同程度の５０Åとする。
【００７５】
スイッチＭＭＩＣの場合、ゲート電極から制御端子までの間に１０ＫΩ程度以上の抵抗が挿入されるため、ゲート電極自体の抵抗値は高くても問題なく、Ｐｔ／Ｍｏというゲート金属層の構造が最適である。
【００７６】
また熱によりＧａＡｓと反応しない金属としてＭｏの替わりにＷも考えられるが、Ｗは融点が高いため一般にはスパッタで形成しており蒸着では形成できない。従ってＰｔの蒸着と連続してＷは形成できず、またスパッタの場合高熱が発生するためレジストが耐えられずリフトオフによる形成も不可能である。
【００７７】
尚、ゲート金属層１２０にＴｉ／Ｐｔ／Ａｕを採用し、ゲート埋め込みの熱処理を行わず、障壁層３６とショットキー接合を形成するゲート電極１２７を形成してもよい。
【００７８】
第７工程（図９）：  第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程。
【００７９】
全面にパッシベーション膜５３となる窒化膜をデポジションする。ゲート電極１２７およびその周辺に露出した安定層３８および障壁層３６は、パッシベーション膜５３により被覆される（図９（Ａ））。
【００８０】
その後、新たなレジスト（不図示）を設けてコンタクトホール形成のためのマスクを形成し、窒化膜５３、５２をエッチングする。これにより、第１ソース電極１１５、第２ドレイン電極１１６（および他の所定の領域）上にコンタクトホールＣＨを形成する（図９（Ｂ））。
【００８１】
新たなレジスト（不図示）を設けてマスクを形成し、パッド金属層（Ｔｉ／Ｐｔ／Ａｕ）１３０を蒸着、リフトオフする。これにより、第１ソース電極１１５および第１ドレイン電極１１６にそれぞれコンタクトする第２ソース電極１３５および第２ドレイン電極１３６が形成される（図９（Ｃ））。
【００８２】
また、図１に示すスイッチ回路装置の場合、各電極パッドＰや配線も本工程により所望のパターンに形成される。
【００８３】
図１０〜図１２を参照して、本発明の第２の実施形態を説明する。第２の実施形態は、安定層としてノンドープのＩｎＧａＰ層３８を採用するものである。またゲート電極は安定層の上に、Ｐｔ埋め込みにより形成する。
【００８４】
尚、第１の実施形態と同様の工程は、その図示および詳細な説明を省略する。
【００８５】
第１から第３工程は、第１の実施形態と同様である。すなわち、半導体基板３１上にバッファ層３２、電子供給層３３、スペーサ層３４、チャネル層３５、障壁層３６、ノンドープＩｎＧａＰ層３８およびキャップ層３７を積層し、動作領域１００を形成する。そして動作領域１００のキャップ層３７の一部とコンタクトする第１ソース電極１１５および第１ドレイン電極１１６を形成する。その後、全面に窒化膜５２を形成する（図２〜図５参照）。
【００８６】
第４工程（図１０）：第１ソース電極および第１ドレイン電極間の絶縁膜の一部を除去し、絶縁膜をマスクとしてキャップ層の一部を前記開口部より大きく除去し安定層を露出する工程。
【００８７】
ゲート電極形成のために新たなレジストＰＲを設ける。フォトリソグラフィプロセスによりゲート電極の形成領域がパターンニングされたマスクを形成する。そして、マスクの開口部分に露出した窒化膜５２を除去して開口部ＯＰを形成する。この開口部ＯＰの開口幅がゲート長となる（図１０（Ａ））。
【００８８】
その後、ゲートのリセスエッチングを行う。すなわち窒化膜５２の開口部ＯＰに露出したキャップ層３７を更にウエットエッチングにより除去する。開口部ＯＰには安定層であるノンドープＩｎＧａＰ層３８が露出する。
【００８９】
また、キャップ層３７は耐圧を確保するため、開口部ＯＰより大きい所定の寸法にサイドエッチングされる。所定の寸法とは、例えば後に形成されるゲート電極から０．３μｍの距離である。このときキャップ層のＧａＡｓ層とその下の安定層のＩｎＧａＰ層とは選択エッチングされるため、サイドエッチングの際ＩｎＧａＰ層がエッチングされることは無い。キャップ層３７のエッチングにより動作領域１００のキャップ層３７が分離され、第１ソース電極１１５にコンタクトするソース領域３７ｓ、および第１ドレイン電極１１６にコンタクトするドレイン領域３７ｄとなる。また、キャップ層３７のサイドエッチングにより、キャップ層３７の端部から張り出した開口部ＯＰ付近の窒化膜５２は、ひさし部Ｅとなる（図１０（Ｂ））。
【００９０】
第５工程（図１１）：キャップ層から張り出した絶縁膜のひさし部を除去する工程。
【００９１】
キャップ層３７の端部から張り出した窒化膜５２のひさし部Ｅは表面にレジストが密着しているため、裏側からプラズマエッチングにより除去する。すなわち、サイドエッチにより窒化膜５２の開口部ＯＰより後退したキャップ層３７、安定層３８、窒化膜５２、レジストにより形成される袋状の部分にフッ素ラジカルを滞留させることにより、ひさし部Ｅを裏側からプラズマエッチングし、これを除去する。
【００９２】
このときひさし部を除去する際ドライエッチングのプラズマにさらされる動作領域１００表面はノンドープの安定なＩｎＧａＰ層３８で覆われているため、動作領域１００にダメージを与えずに、エッチングができる。すなわち安定層のＩｎＧａＰ層３８はＡｌＧａＡｓ層とは異なりプラズマによる変質がわずかであるため、表面空乏層が電子供給層のｎ＋ＡｌＧａＡｓ層３３、またはチャネル層のノンドープＩｎＧａＡｓ層３５にまで達することが無くプラズマエッチングによりオン抵抗Ｒｏｎを増加させることは無い。
【００９３】
また、ドライエッチングであるので、ひさし部Ｅのみ除去することができ、窒化膜５２はオーバエッチングされることはない。従って、第１ソース電極１１５および第１ドレイン電極１１６が露出せず、ガルバニック効果によるオン抵抗の増大を回避できる。
【００９４】
第６工程（図１２）：第１ソース電極及び第１ドレイン電極間の動作領域の一部とショットキー接合するゲート電極を形成する工程。
【００９５】
まず、レジストＰＲをそのままに、全面にゲート金属層１２０を蒸着する。ゲート金属層１２０は、例えばＰｔ／Ｍｏである（図１２（Ａ））。
【００９６】
その後、リフトオフし、ゲート金属層１２０の最下層金属のＰｔを埋め込む熱処理を施す。これにより、ＰｔはノンドープＩｎＧａＰ層３８とのショットキー接合を保ったまま一部が例えば１０８Åの深さまで埋設される。埋め込まれたＰｔはゲート電極１２７として機能する（図１２（Ｂ））。
【００９７】
第２の実施形態では、ゲート電極１２７は、安定層であるノンドープＩｎＧａＰ層３８上に形成される。ノンドープＩｎＧａＰ層３８の上部は多少のプラズマダメージがあることが考えられる。またノンドープＩｎＧａＰ層３８上部はキャップ層（ｎ＋ＧａＡｓ）３７との界面となるためＩｎＧａＰ／ＧａＡｓ遷移層としてＡｓが含まれている。従って、第２の実施形態ではこれらの影響が電気的特性に及ばないようにするため、ゲート電極１２７の一部を埋め込み、ゲート電極１２７底部の位置をＩｎＧａＰ層表面より下げる必要がある。図１２（Ｂ）ではゲート電極１２７底部の位置は安定層（ノンドープＩｎＧａＰ層）３８内となっているが、Ｐｔが熱処理によりノンドープＩｎＧａＰ層３８を突き抜けて埋め込まれ、Ｐｔの底部、すなわちゲート電極１２７底部が障壁層のノンドープＡｌＧａＡｓ層３６に達しても良い。
【００９８】
ゲート電極１２７底部の位置をノンドープＩｎＧａＰ層３８内とするか、障壁層のノンドープＡｌＧａＡｓ層３６内とするかはピンチオフ電圧の値を何Ｖとするか、またはノンドープＩｎＧａＰ層３８の厚みと障壁層のノンドープＡｌＧａＡｓ層３６の厚みをそれぞれ何Åとするかの設計による。さらに障壁層のノンドープＡｌＧａＡｓ層３６が無くても良い。すなわち上の電子供給層のｎ＋ＡｌＧａＡｓ層３３の上に直接安定層のノンドープＩｎＧａＰ層３８、続いてキャップ層のｎ＋ＧａＡｓ層が積層されていても良い。その場合はゲート電極１２７底部の位置はノンドープＩｎＧａＰ層３８内となる。
【００９９】
第７工程は、第１の実施形態と同様であり、第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する（図９参照）。
【０１００】
尚、本実施形態では、ＨＥＭＴの平面図の一例としてスイッチＭＭＩＣを示したが、これに限るものではなく、基本素子であるＨＥＭＴの製造方法に適用できるものである。
【０１０１】
また、上記の例はディプレッション型ＨＥＭＴについて説明したが、エンハンスメント型ＨＥＭＴでも同様に実施できる。
【０１０２】
更にディプレッション型ＨＥＭＴとエンハンスメント型ＨＥＭＴを同一基板に集積化した半導体装置であってもよい。すなわち、第４工程から第６工程を第１のゲート電極形成条件（第１のＰｔ／Ｍｏの蒸着膜厚）で形成し、引き続き同一の半導体層に対して第２のゲート電極形成条件（第２のＰｔ／Ｍｏの蒸着膜厚）で第４工程から第６工程を行う。これにより、埋め込まれたＰｔの深さにより異なるピンチオフ電圧を得ることができ、ディプレッション型ＨＥＭＴとエンハンスメント型ＨＥＭＴを同一基板に集積化した半導体装置が実現する。本発明はこのような半導体装置の製造方法にも適用でき、同様の効果が得られる。
【図面の簡単な説明】
【０１０３】
【図１】本発明を説明するための（Ａ）回路概要図、（Ｂ）平面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための断面図である。
【図９】本発明を説明するための断面図である。
【図１０】本発明を説明するための断面図である。
【図１１】本発明を説明するための断面図である。
【図１２】本発明を説明するための断面図である。
【図１３】従来技術を説明するための断面図である。
【図１４】従来技術を説明するための断面図である。
【図１５】従来技術を説明するための断面図である。
【図１６】従来技術を説明するための断面図である。
【符号の説明】
【０１０４】
３１      ＧａＡｓ基板
３２      バッファ層
３３      電子供給層
３４      スペーサ層
３５      電子走行層
３６      障壁層
３７      キャップ層
３８      安定層
３７ｓ    ソース領域
３７ｄ    ドレイン領域
５０      絶縁化層
５１、５２、５３      窒化膜
１００    動作領域
１１０      オーミック金属層
１１５、１３５      ソース電極
１１６、１３６      ドレイン電極
１２０      ゲート金属層
１２７      ゲート電極
１３０      パッド金属層
２３１      ＧａＡｓ基板
２３２      バッファ層
２３３      電子供給層
２３４      スペーサ層
２３５      チャネル層
２３６      障壁層
２３７      キャップ層
２３７ｓ    ソース領域
２３７ｄ    ドレイン領域
２５０      絶縁化層
２５１、２５２、      窒化膜
３００    動作領域
３１０      オーミック金属層
３１５、３３５      ソース電極
３１６、３３６      ドレイン電極
３２０      ゲート金属層
３２７      ゲート電極
３３０      パッド金属層
Ｅ        ひさし部
ＰＲ      レジスト
ＯＰ      開口部
ＣＨ      コンタクトホール
ＩＮ        共通入力端子
Ｃｔｌ１  制御端子
Ｃｔｌ２  制御端子
ＯＵＴ１    出力端子
ＯＵＴ２    出力端子
ＩＣ          共通入力端子パッド
Ｃ１        第１制御端子パッド
Ｃ２        第２制御端子パッド
Ｏ１        第１出力端子パッド
Ｏ２        第２出力端子パッド
Ｐ          電極パッド
【図１】
2006165019.tif 000003
【図２】
2006165019.tif 000004
【図３】
2006165019.tif 000005
【図４】
2006165019.tif 000006
【図５】
2006165019.tif 000007
【図６】
2006165019.tif 000008
【図７】
2006165019.tif 000009
【図８】
2006165019.tif 000010
【図９】
2006165019.tif 000011
【図１０】
2006165019.tif 000012
【図１１】
2006165019.tif 000013
【図１２】
2006165019.tif 000014
【図１３】
2006165019.tif 000015
【図１４】
2006165019.tif 000016
【図１５】
2006165019.tif 000017
【図１６】
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