(57)【要約】【課題】  低電圧動作及び高電圧動作ＭＯＳＦＥＴを同一半導体基板上に混載し種々の回路動作に相応しい閾値電圧設定できる半導体装置を提供する。【解決手段】  半導体基板に形成され、同じ導電型で同じゲート絶縁材料を有し、複数種類の膜厚のうちいずれかの膜厚を有するゲート絶縁膜を備えた複数のＭＯＳＦＥＴとを具備し、薄いゲート絶縁膜（第１のゲート絶縁膜）６を有するＭＯＳＦＥＴのゲート電極９がシリサイド１５ａで構成され、第１のゲート絶縁膜より厚いゲート絶縁膜（第２のゲート絶縁膜）５を有するＭＯＳＦＥＴのゲート電極１０が多結晶又は非晶質ＳｉもしくはＳｉＧｅ７及び前記多結晶又は非晶質ＳｉもしくはＳｉＧｅ上に形成されたシリサイド７ａから構成されている。１半導体基板に混載された低電圧動及び高電圧動作ＭＯＳＦＥＴの各々に最適なゲート電極を提供でき、種々の回路動作に相応しい閾値電圧設定できる。【選択図】  図３
2006165435.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、同じ導電型で同じゲート絶縁材料を有し、複数種類の膜厚のうちいずれかの膜厚を有するゲート絶縁膜を備えた複数のＭＯＳＦＥＴとを具備し、
膜厚の薄い第１のゲート絶縁膜を有するＭＯＳＦＥＴのゲート電極が実質的にシリサイドで構成され、前記第１のゲート絶縁膜よりも膜厚が厚い第２のゲート絶縁膜を有するＭＯＳＦＥＴ以外のＭＯＳＦＥＴのゲート電極が多結晶又は非晶質シリコンもしくはシリコンゲルマニウム及び前記多結晶又は非晶質シリコンもしくはシリコンゲルマニウム上に形成されたシリサイドから構成された構造であることを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜には窒素が添加されており、前記第１のゲート絶縁膜中の総窒素含有量は、第２のゲート絶縁膜中の総窒素含有量より多いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート絶縁膜を有するＭＯＳＦＥＴは、完全空乏型ＳＯＩ構造であり、前記第２のゲート絶縁膜を有するＭＯＳＦＥＴは、部分空乏型ＳＯＩ構造であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１のゲート絶縁膜を有するＭＯＳＦＥＴの前記ゲート電極中には、Ｂ、Ａｓ、Ｐ、Ｓｂの少なくとも１つの不純物が１Ｅ18／ｃｍ3 以上含まれていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
半導体基板の半導体基板表面の薄いゲート絶縁膜を形成する領域と厚いゲート絶縁膜を形成する領域に酸化膜を形成する工程と、
前記薄いゲート絶縁膜を形成する領域の前記酸化膜を前記半導体基板から剥離し、その領域に薄いゲート絶縁膜となる薄い酸化膜を形成すると共に前記酸化膜を膜厚にして厚いゲート酸化膜とする工程と、
前記半導体基板上に多結晶又は非晶質シリコンもしくはシリコンゲルマニウム膜を堆積させる工程と、
前記多結晶又は非晶質シリコンもしくはシリコンゲルマニウム膜に絶縁膜を堆積させる工程と、
前記薄いゲート絶縁膜を形成する領域の前記絶縁膜を除去する工程と、
前記多結晶又は非晶質シリコンもしくはシリコンゲルマニウム膜及びその上の前記絶縁膜をパターニングして前記薄いゲート絶縁膜を形成する領域に多結晶又は非晶質シリコンもしくはシリコンゲルマニウムの第１のゲート電極を形成し、前記厚いゲート絶縁膜を形成する領域に前記絶縁膜に被覆された多結晶又は非晶質シリコンもしくはシリコンゲルマニウムの第２のゲート電極を形成する工程と、
前記半導体基板に、前記第１及び第２のゲート電極をマスクとして、ソース／ドレイン領域となる不純物拡散領域を形成する工程と、
前記半導体基板上に、前記不純物拡散領域、前記第１のゲート電極及び前記第２のゲート電極上に形成されている前記絶縁膜を被覆するように第１の金属膜を堆積させる工程と、
前記第１の金属膜を熱処理して、前記不純物拡散領域表面及び前記第１のゲート電極表面をシリサイド化する工程と、
前記半導体基板上に、前記表面がシリサイド化された不純物拡散領域、前記表面がシリサイド化された第１のゲート電極及び前記表面が絶縁膜に被覆された第２のゲート電極を被覆するように層間絶縁膜を堆積させる工程と、
前記層間絶縁膜をＣＭＰ処理して、前記表面がシリサイド化された第１のゲート電極表面を露出させ、且つ前記絶縁膜を除去して多結晶シリコンからなる第２のゲート電極表面を露出させる工程と、
前記半導体基板上に、前記表面がシリサイド化された第１のゲート電極及び前記絶縁膜を除去した第２のゲート電極の多結晶又は非晶質シリコンもしくはシリコンゲルマニウムに第２の金属膜を堆積させる工程と、
前記半導体基板を熱処理して、前記表面がシリサイド化された第１のゲート電極の多結晶又は非晶質シリコンもしくはシリコンゲルマニウムを実質的に全てシリサイド化し、前記絶縁膜を除去した第２のゲート電極の多結晶又は非晶質シリコンもしくはシリコンゲルマニウムを部分的にシリサイド化する工程とを具備したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、とくに半導体基板に形成されたＭＯＳＦＥＴを構成するゲート電極及びゲート絶縁膜の構造及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来から半導体装置に用いられるＭＯＳＦＥＴは、半導体素子の高集積化、低コスト化、高性能化を実現するために、定常的にサイズの縮小化が行われている。これは一般にスケーリング則という法則に従って、ゲート長やゲート絶縁膜だけでなくソース／ドレイン領域のような拡散層の接合深さも対象となる。ＭＯＳＦＥＴがゲート長を縮小しても動作出来るようにするためには、ゲート絶縁膜の薄膜化以外に拡散層の接合深さを浅くすること（shallow 化）が必須となる。拡散層は、一般的に、イオン注入及び活性化熱処理により形成される。接合深さを浅くするにはイオン注入エネルギーを下げると同時に熱処理温度を低温化し、熱処理による拡散を抑制しなければならない。しかし熱処理温度を下げると、不純物の活性化率が低下するという問題が生じる。特にゲート電極中の不純物活性化率が低下すると、電源電圧を印加したときにゲート絶縁膜界面に空乏層が形成され、実効的なゲート絶縁膜厚が厚くなり、ＭＯＳＦＥＴの性能が低下する。空乏層が形成されると、これがゲート絶縁膜として機能するので、本来のゲート絶縁膜の厚さ（物理的厚さ）に空乏層が実質的にゲート絶縁膜の厚さに加わって見掛けの厚さになる。
【０００３】
これはゲート電極材料が半導体であるために起こる現象であり、金属であればこの様な問題は生じない。ゲート電極に金属を用いることは、ＬＳＩ開発の初期に行われており、アルミニウムなどが用いられていた。しかしアルミニウムは、耐熱性が低く、ソース／ドレイン領域を自己整合的に形成することが困難で微細化に向かず、多結晶シリコンに取って代わられた経緯がある。
近年になってダマシーンゲートプロセス（Damascene gate process）という方法（非特許文献１）により、多結晶シリコンで形成したゲート電極をソース／ドレイン領域の形成後に置き換えるという方式が提案されている。この方式では、まず、ダミーゲート構造を形成し、これを絶縁膜により被覆してからこれをＣＭＰ処理してダミーゲートを露出し、更にこのダミーゲートを除去して半導体基板が露出するようにゲート溝を形成する。そして、ゲート溝の中の半導体基板表面にゲート絶縁膜を形成してからゲート溝の中及び絶縁膜上にゲート材料の金属を堆積させる。この堆積した金属をＣＭＰ処理して絶縁膜上の金属を除去してゲート溝に金属を埋め込む。この方式を用いれば、高温の熱処理を避けることが出来るが、金属を狭い溝に埋め込むことが困難で微細化には向かないという問題があった。
【０００４】
更に、従来のサリサイドプロセスを用いて、ゲート電極部分をすべてシリサイド化し金属ゲートとする方式も提案されている（非特許文献２）。この方式は、完全空乏型ＳＯＩ（ＦＤＳＯＩ（Fully Depleted Silicon On Insulator ））構造の半導体装置に関するものであり、ポリシリコンのゲート電極にゲート側壁を形成する。ゲート側壁を含めてゲート電極をＣＭＰ処理してゲート電極を露出させる。このゲート電極にニッケルを接触させて、ゲート電極の多結晶シリコンを全てシリサイド化するものである。この方式によると、すべてのゲート電極が金属となるために、閾値電圧の制御が難しく、特に入出力（Ｉ／Ｏ）等に用いられる高電圧動作ＭＯＳＦＥＴに対する考慮が全くなされていない。そのため従来の発明では、低電圧動作ＭＯＳＦＥＴと高電圧動作ＭＯＳＦＥＴを同一の半導体基板上に混載し、種々の回路動作に相応しい閾値電圧設定をしたいという回路設計、システム設計の要求を満足することが出来ないという問題があった。
【０００５】
また、ＭＯＳＦＥＴの微細化を進めて完全空乏型（ＦＤ（Full Depleted)−ＳＯＩ）構造の半導体装置を用いた場合において、ゲート電極にはエネルギーギャップが中間ギャップ（Mid-gap ）近傍のメタルゲートを使用することが望ましい。しかしながら入出力回路（Ｉ／Ｏ）やアナログ回路等の電源電圧が高いＭＯＳＦＥＴは、部分空乏型ＳＯＩ（ＰＤ(Partially Depleted)−ＳＯＩ）構造もしくはＢｕｌｋ構造の半導体装置が望ましく、メタルゲートを適用すると閾値制御が難しいという問題があった。
【０００６】
従来、１つの半導体基板に動作電圧の異なる複数の半導体素子を搭載した半導体装置は、例えば、半導体基板のメモリセル部と周辺部ＰＭＯＳのゲート酸化膜表面に窒化膜を形成し、メモリセル部のゲート電極として金属層、多結晶Ｓｉ層、シリサイド層であって仕事関数が４．８〜５．０ｅＶのものを用い、周辺回路のＮＭＯＳゲート電極を多結晶Ｓｉ層、シリサイド層で形成する（特許文献１）。また、特許文献２には、ＣＭＯＳデバイスのＰＭＯＳとＮＭＯＳに異なるゲート絶縁膜と、仕事関数が異なる金属をゲート電極に用いる半導体装置が開示されている。また、特許文献３には、酸化膜又は酸窒化膜などの厚さの異なるゲート絶縁膜上に、拡散障壁層をもつ低電圧動作領域と、拡散障壁層がない高電圧動作領域のデュアルゲート構造の半導体装置が開示されている。
【特許文献１】特開２００３−１４２６０１号公報
【特許文献２】特開２００２−３５９２９５号公報
【特許文献３】特開２００１−３５８２２５号公報
【非特許文献１】ＩＥＤＭ‘９８（A.Yagishita,et.Al.）(Fig.1)
【非特許文献２】ＩＥＤＭ‘０３（J.Kedzierski,et.Al.)(Fig.1)
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、低電圧動作ＭＯＳＦＥＴと高電圧動作ＭＯＳＦＥＴを同一の半導体基板上に混載し、種々の回路動作に相応しい閾値電圧設定をすることができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の一態様は、半導体基板と、前記半導体基板に形成され、同じ導電型で同じゲート絶縁材料を有し、複数種類の膜厚のうちいずれかの膜厚を有するゲート絶縁膜を備えた複数のＭＯＳＦＥＴとを具備し、膜厚の薄い第１のゲート絶縁膜を有するＭＯＳＦＥＴのゲート電極が実質的にシリサイドで構成され、前記第１のゲート絶縁膜よりも膜厚が厚い第２のゲート絶縁膜を有するＭＯＳＦＥＴ以外のＭＯＳＦＥＴのゲート電極が多結晶又は非晶質シリコンもしくはシリコンゲルマニウム及び前記多結晶又は非晶質シリコンもしくはシリコンゲルマニウム上に形成されたシリサイドから構成された構造であることを特徴としている。
【０００９】
本発明の半導体装置の製造方法の一態様は、半導体基板の半導体基板表面の薄いゲート絶縁膜を形成する領域と厚いゲート絶縁膜を形成する領域に酸化膜を形成する工程と、前記薄いゲート絶縁膜を形成する領域の前記酸化膜を前記半導体基板から剥離し、その領域に薄いゲート絶縁膜となる薄い酸化膜を形成すると共に前記酸化膜を膜厚にして厚いゲート酸化膜とする工程と、前記半導体基板上に多結晶又は非晶質シリコンもしくはシリコンゲルマニウム膜を堆積させる工程と、前記多結晶又は非晶質シリコンもしくはシリコンゲルマニウム膜に絶縁膜を堆積させる工程と、前記薄いゲート絶縁膜を形成する領域の前記絶縁膜を除去する工程と、前記多結晶又は非晶質シリコンもしくはシリコンゲルマニウム膜及びその上の前記絶縁膜をパターニングして前記薄いゲート絶縁膜を形成する領域に多結晶又は非晶質シリコンもしくはシリコンゲルマニウムの第１のゲート電極を形成し、前記厚いゲート絶縁膜を形成する領域に前記絶縁膜に被覆された多結晶又は非晶質シリコンもしくはシリコンゲルマニウムの第２のゲート電極を形成する工程と、前記半導体基板に、前記第１及び第２のゲート電極をマスクとして、ソース／ドレイン領域となる不純物拡散領域を形成する工程と、前記半導体基板上に、前記不純物拡散領域、前記第１のゲート電極及び前記第２のゲート電極上に形成されている前記絶縁膜を被覆するように第１の金属膜を堆積させる工程と、前記第１の金属膜を熱処理して、前記不純物拡散領域表面及び前記第１のゲート電極表面をシリサイド化する工程と、前記半導体基板上に、前記表面がシリサイド化された不純物拡散領域、前記表面がシリサイド化された第１のゲート電極及び前記表面が絶縁膜に被覆された第２のゲート電極を被覆するように層間絶縁膜を堆積させる工程と、前記層間絶縁膜をＣＭＰ処理して、前記表面がシリサイド化された第１のゲート電極表面を露出させ、且つ前記絶縁膜を除去して多結晶シリコンからなる第２のゲート電極表面を露出させる工程と、前記半導体基板上に、前記表面がシリサイド化された第１のゲート電極及び前記絶縁膜を除去した第２のゲート電極の多結晶又は非晶質シリコンもしくはシリコンゲルマニウムに第２の金属膜を堆積させる工程と、前記半導体基板を熱処理して、前記表面がシリサイド化された第１のゲート電極の多結晶又は非晶質シリコンもしくはシリコンゲルマニウムを完全にシリサイド化し、前記絶縁膜を除去した第２のゲート電極の多結晶又は非晶質シリコンもしくはシリコンゲルマニウムを部分的にシリサイド化する工程とを具備したことを特徴としている。
【発明の効果】
【００１０】
１つの半導体基板に混載された低電圧動作ＭＯＳＦＥＴ及び高電圧動作ＭＯＳＦＥＴの各々に最適なゲート電極を提供することが可能となり、種々の回路動作に相応しい閾値電圧設定をすることができる。
【発明を実施するための最良の形態】
【００１１】
本発明は、２種類以上の電源電圧に対応する様、複数のＭＯＳＦＥＴを同一半導体基板上に混載する半導体装置において、ゲート絶縁膜（第２のゲート絶縁膜）の厚い（高電圧系）ＭＯＳＦＥＴのゲート電極で絶縁膜に接している側が多結晶又は非晶質シリコン（Ｓｉ）もしくはシリコンゲルマニウム（ＳｉＧｅ）であり、ゲート絶縁膜（第１のゲート絶縁膜）の薄い（低電圧系）ＭＯＳＦＥＴのゲート電極で絶縁膜に接している側で金属を１Ｅ18／ｃｍ3 以上含む材料を用いることを特徴としている。即ち低電圧（ＬＶ）系がメタルゲートを用い、高電圧（ＨＶ）系がポリシリコン又はポリシリコンゲルマニウムゲートを用いる。
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１２】
まず、図１乃至図４を参照して本発明の一実施例である実施例１を図面を参照して説明する。
図１乃至図４は、この実施例における半導体装置の製造工程を説明する断面図である。表面領域にＳＴＩ(Shallow Trench Isolation)などの素子分離領域２が形成されたシリコンなどの半導体基板に酸化処理により膜厚１〜１０ｎｍ程度の犠牲酸化層３を形成する。そして、所定の素子領域をフォトレジスト４によりマスクしてイオン注入を行ってウェル領域の形成及び閾値電圧の調整を行う（図１（ａ））。次に犠牲酸化膜３を半導体基板１から剥離し、あらためて半導体基板１を熱処理してゲート絶縁膜となる膜厚０．１〜１０ｎｍ程度のシリコン酸化膜５を形成する。このシリコン酸化膜５は、後に高電圧動作ＭＯＳＦＥＴ用の厚膜ゲート絶縁膜（第２のゲート絶縁膜）となる。続いて薄膜ゲート絶縁膜（第１ゲート絶縁膜）を形成する部分のシリコン酸化膜５を剥離し、低電圧動作ＭＯＳＦＥＴ用の薄膜ゲート絶縁膜となる膜厚０．１〜３ｎｍ程度の厚膜ゲート絶縁膜より薄い薄膜シリコン酸化膜６を形成する（図１（ｂ））。
【００１３】
このときゲートリーク電流を低減させるためと不純物がゲート電極から半導体基板へ突き抜けるのを抑制するためにゲート絶縁膜中に窒素を含有させても良い。含有される窒素の濃度は、５Ｅ２０／ｃｍ3 以上が適当である。窒素を含有させる方式は、酸化膜形成時に窒素を含むガスを流しても良いし、絶縁膜形成後に酸化膜表面を窒化する処理を施しても良い。この方式の違いにより本発明の本質が失われることはない。薄膜シリコン酸化膜６を形成してから、半導体基板１上にゲート電極となる膜厚５０〜２００ｎｍ程度の多結晶シリコン膜７を堆積させる。この実施例では多結晶シリコン膜を堆積するが、非晶質シリコン膜でも、ゲルマニウムを含む多結晶シリコン（多結晶シリコンゲルマニウム）膜でも、またこれら膜の積層構造でもよい。
【００１４】
その後、多結晶シリコン膜７上に膜厚１０〜２００ｎｍ程度のシリコン窒化膜もしくはシリコン酸化膜などの絶縁膜８を堆積させる。次に、この絶縁膜８の低電圧動作ＭＯＳＦＥＴ形成領域（以下、低電圧動作領域という）を被覆している部分をエッチングなどにより除去する（図２（ａ））。したがって、絶縁膜８は、高電圧動作ＭＯＳＦＥＴ形成領域（以下、高電圧動作領域という）にのみ形成されている。続いて、通常のフォトリソグラフィー技術を用いて、多結晶シリコン膜７と絶縁膜８とをパターニングして、低電圧動作領域に多結晶シリコン膜からなるゲート電極９、高電圧動作領域に絶縁膜８に被覆された多結晶シリコン膜からなるゲート電極１０を形成する（図２（ｂ））。即ち、このとき厚膜ゲート絶縁膜を有する高電圧動作ＭＯＳＦＥＴのみゲート電極上に絶縁膜を積層した構造となる。
【００１５】
次に、ゲート電極９、１０をマスクにして、不純物のイオン注入及び熱拡散などの方法により浅い不純物拡散領域１１を形成し、その後、ゲート電極９、１０横にシリコン窒化膜などの側壁絶縁膜１２、１３を形成する。その後、側壁絶縁膜１２、１３をマスクにして、不純物のイオン注入及び熱拡散などの方法を用いて深い不純物拡散領域１４を形成する。浅い不純物拡散領域１１及び深い不純物拡散領域１４は、ＭＯＳＦＥＴのソース／ドレイン領域を構成する。
【００１６】
次に、ゲート絶縁膜、ゲート電極及び側壁絶縁膜で構成されるゲート構造が形成されている領域以外のシリコン酸化膜５、６を半導体基板１表面から剥離する。その後、半導体基板１表面の不純物拡散領域１４上、ゲート電極９上などにＮｉ、Ｐｔ、Ｔｉ、Ｃｏなどの金属膜を１〜２０ｎｍ程度堆積させ、熱処理を施して、不純物拡散領域１４上及び低電圧動作領域の薄膜ゲート絶縁膜を有するＭＯＳＦＥＴのゲート電極９上にシリサイド層１５を形成する（図３（ａ））。この時、高電圧動作領域の厚膜ゲート絶縁膜を有するＭＯＳＦＥＴのゲート電極１０には、絶縁膜８に被覆されているので、シリサイド層が形成されない。本実施例では、シリサイドを形成する金属としてＮｉ、Ｐｔ、Ｔｉ、Ｃｏを一例として用いているが、必要な仕事関数が得られるシリサイドを形成することが出来る金属膜であれば他の材料を用いても良く、材料の違いにより本発明の効果が失われることは無い。
【００１７】
次に、半導体基板１の全面にシリコン酸化膜などの絶縁膜１６を堆積させ、ついで、ＣＭＰ(Chemical Mechanical Polishing) などの平坦化プロセスによりＭＯＳＦＥＴのゲート電極が露出するまで堆積した絶縁膜１６を除去する。この時厚膜ゲート絶縁膜を有するＭＯＳＦＥＴのゲート電極上の絶縁膜８も同時に除去する。その後、シリサイド層を形成するためのＮｉ、Ｐｔ、Ｔｉ、Ｃｏなどの金属膜１７を再度堆積させて（図３（ｂ））、ゲート電極のみシリサイド反応を生じさせる。このとき、堆積する金属膜１７の膜厚と反応熱処理温度、時間を最適化することにより、高電圧動作領域の厚膜ゲート絶縁膜を有するＭＯＳＦＥＴのゲート電極１０はすべてシリサイドにならずに多結晶シリコンの部分が残り、低電圧動作領域の薄膜ゲート絶縁膜を有するＭＯＳＦＥＴのゲート電極９はすべてシリサイド化されてシリサイド層１５ａが形成される。これは、薄膜ゲート絶縁膜を有するＭＯＳＦＥＴのゲート電極にはあらかじめシリサイドが形成されているため、厚膜ゲート絶縁膜を有するＭＯＳＦＥＴより短時間もしくは薄い金属膜でゲート電極が完全にシリサイド化されるためである。したがって、ゲート電極１０は、多結晶シリコン膜７及びその上のシリサイド層７ａから構成される。
【００１８】
次に、半導体基板１の全面にシリコン酸化膜などの絶縁膜１８を堆積させて半導体基板１に形成されたＭＯＳＦＥＴを被覆する。絶縁膜１８を平坦化処理してからゲート電極９、１０や不純物拡散領域１４上のシリサイド層１５を露出するように所定の位置にコンタクト孔をＲＩＥなどの異方性エッチングなどを用いて形成する。そして、コンタクト孔に、例えば、タングステンなどの金属を接続配線１９として埋め込み、外部との接続を行う。次に、平坦化された絶縁膜１８表面に配線パターン２０を形成する。配線パターン２０は、外部接続端子を含み、接続配線１９を介してゲート電極９、１０や不純物拡散領域１４に電気的に接続される。その後は、通常のＭＯＳＦＥＴ製造プロセスによって、半導体装置を完成させる（図４）。
【００１９】
この実施例により、１つの半導体基板に形成された低電圧動作ＭＯＳＦＥＴ及び高電圧動作ＭＯＳＦＥＴに最適なゲート電極を提供することが可能となり、微細化を進めることによる素子の性能低下を避けることができる。例えば、１つのシリコンチップに、例えば、１〜１．２Ｖ程度の低電圧動作ＭＯＳＦＥＴを論理回路やメモリ回路などの主回路に形成し、これより動作電圧の高い、例えば、２．５〜３．３Ｖ程度の高電圧動作ＭＯＳＦＥＴをＩ／Ｏなどの周辺回路に形成することができ、しかもこれらを実施例１で説明した最適な条件で作り込むことができる。
【実施例２】
【００２０】
次に、図５を参照して実施例２を説明する。
図５は、この実施例における半導体装置の製造工程を説明する断面図である。この実施例は、ゲート電極材料として多結晶シリコンにゲルマニウムを含有させた膜と多結晶シリコン膜とを用い、これらの膜厚の違いによって、シリサイド化をゲート電極全部に対して行うか、シリサイド化を部分的に行うか作り分けることに特徴がある。この実施例は、複数のゲート絶縁膜を形成し、ゲート電極材料となる多結晶シリコン膜を堆積する工程までは、実施例１と同様である。
【００２１】
ＳＴＩなどの素子分離領域２２が形成されたシリコンなどの半導体基板２１の表面に、低電圧動作領域には薄膜ゲート絶縁膜（第１のゲート絶縁膜）となる膜厚０．１〜３ｎｍ程度のシリコン酸化膜２６が形成され、高電圧動作領域には薄膜ゲート絶縁膜より厚い厚膜ゲート絶縁膜（第２のゲート絶縁膜）となる膜厚０．１〜１０ｎｍ程度のシリコン酸化膜２５が形成されている。薄膜シリコン酸化膜２６を形成してから、半導体基板２１上にゲート電極となる膜厚２０〜１００ｎｍ程度の第１の多結晶シリコン膜２７を堆積させる。その後、多結晶シリコン膜２７上に膜厚２０〜１００ｎｍ程度の多結晶シリコンゲルマニウム膜２８を堆積させる。多結晶シリコンゲルマニウム膜２８は、Ｓｉx Ｇｅ1-x （０＜ｘ＜１）なる一般式で表される。膜中のＧｅ濃度はｘの範囲で適宜選べばよい。次に、この多結晶シリコンゲルマニウム膜２８の低電圧動作領域を被覆している部分をエッチングなどにより除去する（図５（ａ））。
【００２２】
そして、通常のフォトリソグラフィー技術を用いて、多結晶シリコン膜２７と多結晶シリコンゲルマニウム膜２８とをパターニングして、低電圧動作領域に多結晶シリコン膜２７からなるゲート電極２３、高電圧動作領域に多結晶シリコン膜２７とこの上に積層された多結晶シリコンゲルマニウム膜２８からなるゲート電極２４を形成する。つまり低電圧動作領域の薄膜ゲート絶縁膜を有するＭＯＳＦＥＴのゲート電極高さは、高電圧動作領域の厚膜ゲート絶縁膜を有するＭＯＳＦＥＴのゲート電極高さより低くなる（図５（ｂ））。本実施例では、ゲート電極上に第１の実施例で示した様な絶縁膜を堆積していないが、必要で有れば堆積しても良く、ゲート電極上の絶縁膜の有無で本発明の効果が失われることはない。
【００２３】
次に、ゲート電極２３、２４をマスクにして、不純物のイオン注入及び熱拡散などの方法により浅い不純物拡散領域２１ａを形成し、その後、ゲート電極２３、２４横にシリコン窒化膜などの側壁絶縁膜２９、３０を形成する。その後、側壁絶縁膜２９、３０をマスクにして、不純物のイオン注入及び熱拡散などの方法を用いて深い不純物拡散領域２１ｂを形成する。浅い不純物拡散領域２１ａ及び深い不純物拡散領域２１ｂは、ＭＯＳＦＥＴのソース／ドレイン領域を構成する。
【００２４】
次に、ゲート絶縁膜、ゲート電極及び側壁絶縁膜で構成されるゲート構造が形成されている領域以外のシリコン酸化膜２５、２６を半導体基板２１表面から剥離する。そして、半導体基板２１表面の不純物拡散領域２１ｂ上、ゲート電極２３、２４上にＮｉ、Ｐｔ、Ｔｉ、Ｃｏなどの金属膜を堆積させ、熱処理を施して、不純物拡散領域２１ｂ上にシリサイド層２１ｃを形成し、低電圧動作領域の薄膜ゲート絶縁膜を有するＭＯＳＦＥＴのゲート電極２３の多結晶シリコン膜を全てシリサイド化し、高電圧動作領域の厚膜ゲート絶縁膜を有するＭＯＳＦＥＴのゲート電極２４を構成する多結晶シリコンゲルマニウム膜及び多結晶シリコン膜の一部をシリサイド化（シリサイド層２７ａ、２８ａ）し多結晶シリコン膜２７のゲート絶縁膜２５に接する部分はシリサイド化しないで多結晶シリコン膜が残るようにする。不純物拡散領域２１ｂ上のシリサイド層２１ｃは、ゲート電極を構成するシリサイドと同じ材料である（図５（ｃ））。
【００２５】
このように、この実施例では、薄膜ゲート絶縁膜を有するＭＯＳＦＥＴは、厚膜ゲート絶縁膜を有するＭＯＳＦＥＴよりゲート電極膜厚が薄いために、サリサイドプロセスを通常通り行っても、先にゲート電極がすべてシリサイド化される。堆積する金属膜と熱処理温度、時間を最適化することで、十分マージンのあるプロセスとすることが出来る。また、この実施例によれば、実施例１のように平坦化によりゲート電極上部を露出させる工程（図３（ｂ）参照）が不要になるため、工程が簡略化される。
【実施例３】
【００２６】
次に、図６を参照して実施例３を説明する。
図６は、半導体装置を説明する断面図である。この実施例は、部分ＳＯＩ基板にＭＯＳＦＥＴを形成することに特徴がある。図６（ａ）に示された半導体装置は、低電圧動作領域に部分ＳＯＩ基板が設けられている。シリコンなどの半導体基板３１の表面領域にはＳＴＩなどの素子分離領域３２が形成されており、低電圧動作領域には部分ＳＯＩ基板に薄膜ゲート絶縁膜（第１のゲート絶縁膜）を有するＭＯＳＦＥＴが形成され、高電圧動作領域には、通常のバルク基板に薄膜ゲート絶縁膜より厚い厚膜ゲート絶縁膜（第２のゲート絶縁膜）を有するＭＯＳＦＥＴが形成されている。
【００２７】
低電圧動作領域の部分ＳＯＩ基板は、半導体基板３１に形成されたシリコン酸化膜などの絶縁層３８とその上に形成されたシリコンのエピタキシャル層４１から構成されている。このエピタキシャル層４１にはソース／ドレイン領域を構成する浅い不純物拡散領域４３と深い不純物拡散領域４４とが１対形成され、その不純物拡散領域間の上に膜厚０．１〜３ｎｍ程度のシリコン酸化膜からなる薄膜ゲート絶縁膜３６が形成され、その上にＮｉ、Ｐｔ、Ｔｉ、Ｃｏなどのいずれかの金属のシリサイド層４８から構成されたゲート電極３３が形成されている。ゲート電極３３の側面（横）にはシリコン窒化膜などの側壁絶縁膜３９が設けられている。また、深い不純物拡散領域４４上にはゲート電極のシリサイドと同じ材料からなるシリサイド層４７が形成されている。
【００２８】
高電圧動作領域には、ソース／ドレイン領域を構成する浅い不純物拡散領域３１ａと深い不純物拡散領域３１ｂとが形成され、その不純物拡散領域間の上に膜厚０．１〜１０ｎｍ程度のシリコン酸化膜からなり前記薄膜ゲート絶縁膜３６より厚い厚膜ゲート絶縁膜３５が形成され、その上に多結晶シリコン膜３７及びその上のＮｉ、Ｐｔ、Ｔｉ、Ｃｏなどから選ばれた金属のシリサイド層４９から構成されたゲート電極３４が形成されている。ゲート電極３４の側面（横）にはシリコン窒化膜などの側壁絶縁膜４０が設けられている。また、深い不純物拡散領域３１ｂ上にはゲート電極３４のシリサイド層と同じ材料からなるシリサイド層４７が形成されている。
【００２９】
次に、図６（ｂ）に示された半導体装置は、低電圧動作領域及び高電圧動作領域に部分ＳＯＩ基板が設けられている。シリコンなどの半導体基板３１の表面領域にはＳＴＩなどの素子分離領域３２が形成されており、低電圧動作領域及び高電圧動作領域の夫々には部分ＳＯＩ基板にＭＯＳＦＥＴが形成されている。
低電圧動作領域のＳＯＩ基板は、図６（ａ）と同じ構造である。
【００３０】
高電圧動作領域のＳＯＩ基板は、半導体基板３１に形成されたシリコン酸化膜などの絶縁層３８とその上に形成されたシリコンのエピタキシャル層４２から構成されている。エピタキシャル層４２は、低電圧動作領域のエピタキシャル層４１より厚く堆積している。このエピタキシャル層４２にはソース／ドレイン領域を構成する浅い不純物拡散領域４５と深い不純物拡散領域４６とが形成され、その不純物拡散領域間の上に膜厚０．１〜１０ｎｍ程度のシリコン酸化膜からなり前記薄膜ゲート絶縁膜３６より厚い厚膜ゲート絶縁膜３５が形成され、その上に多結晶シリコン３７及びその上に積層され、Ｎｉ、Ｐｔ、Ｔｉ、Ｃｏなどから選択された金属のシリサイド層４９から構成されたゲート電極３４が形成されている。ゲート電極３４の側面（横）にはシリコン窒化膜などの側壁絶縁膜４０が設けられている。また、深い不純物拡散領域４５上にはゲート電極のシリサイド層４８、４９と同じ材料からなるシリサイド層４７が形成されている。
【００３１】
この実施例において、ゲート電極のシリサイド化工程は、実施例１、２において説明したいずれを用いて良い。また、部分ＳＯＩ基板上のＭＯＳＦＥＴは、部分空乏型でも良く完全空乏型でも良いが、安定した閾値電圧が得られるという点からは完全空乏型の方が望ましい。完全空乏型のＭＯＳＦＥＴの場合、ゲート電極の仕事関数はMid-gap 付近が望ましくこの実施例で容易に実現可能である。また、Ｉ／Ｏ部などの周辺回路では、より高い電源電圧での動作と複数の閾値電圧を必要とするため、ゲート電極に金属を用いるよりも従来の多結晶シリコン系のゲート電極を用いた方が都合がよい。
この実施例により、異なる電源電圧に最適化したＭＯＳＦＥＴを安価に提供することが可能となる。またＩ／Ｏ等の高い電源電圧で使用される厚いゲート絶縁膜を有するＭＯＳＦＥＴも部分空乏型のＳＯＩ基板としてもよい。このような構成によって不純物拡散領域の寄生容量が低減され、従来より高速に動作することが可能となる。
【００３２】
前述のように、本発明のＭＯＳＦＥＴを構成するゲート絶縁膜には窒素が添加されており、第１のゲート絶縁膜中のピーク窒素濃度は、第２のゲート絶縁膜中のピーク窒素濃度より高いようにすることができる。また、本発明は、ＭＯＳＦＥＴを構成する拡散層上にはシリサイド層が形成され、ゲート電極全体もしくは一部を構成するシリサイドの材料と前記拡散層上に形成されたシリサイド層とは同じ材料であるようにすることができる。また、本発明は、第１のゲート絶縁膜を有するＭＯＳＦＥＴのゲート長は、第２のゲート絶縁膜を有するＭＯＳＦＥＴのゲート長より短くすることができる。また、本発明は、第１のゲート絶縁膜を有するＭＯＳＦＥＴが半導体基板に形成された酸化層上のシリコン単結晶層に形成されたＳＯＩ構造であり、それ以外のゲート電極がすべてシリサイドで形成されていないＭＯＳＦＥＴは、半導体基板に形成されるようにすることができる。また、本発明は、ゲート電極がすべてシリサイドで形成されているＭＯＳＦＥＴのゲート電極の高さをそれ以外のゲート電極がすべてシリサイドで形成されていないＭＯＳＦＥＴの前記ゲート電極の高さより低いようにすることができる。また、本発明は、第１のゲート絶縁膜の半導体基板とは反対側の界面には少なくとも金属原子が１Ｅ19／ｃｍ3 以上存在するように構成することができる。また、本発明は、第２のゲート絶縁膜上部界面では金属原子が１Ｅ17／ｃｍ3 以下存在するようにすることができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施例である実施例１における半導体装置の製造工程を説明する断面図。
【図２】本発明の一実施例である実施例１における半導体装置の製造工程を説明する断面図。
【図３】本発明の一実施例である実施例１における半導体装置の製造工程を説明する断面図。
【図４】本発明の一実施例である実施例１における半導体装置の製造工程を説明する断面図。
【図５】本発明の一実施例である実施例２における半導体装置の製造工程を説明する断面図。
【図６】本発明の一実施例である実施例３の半導体装置の断面図。
【符号の説明】
【００３４】
１、２１、３１・・・半導体基板
２、２２、３２・・・素子分離領域
３・・・犠牲酸化層
４・・・フォトレジスト
５、６、２５、２６、３５、３６・・・ゲート絶縁膜
７、２７、３７・・・多結晶シリコン膜
７ａ、１５、１５ａ、２１ｃ、２７ａ、２８ａ、４７、４８、４９・・・シリサイド層
８、１６、１８・・・絶縁膜
９、１０、２３、２４、３３、３４・・・ゲート電極
１１、２１ａ、３１ａ、４３、４５・・・浅い不純物拡散領域
１２、１３、２９、３０、３９、４０・・・側壁絶縁膜
１４、２１ｂ、３１ｂ、４４、４６・・・深い不純物拡散領域
１７・・・金属膜
２８・・・多結晶シリコンゲルマニウム膜
【図１】
2006165435.tif 000003
【図２】
2006165435.tif 000004
【図３】
2006165435.tif 000005
【図４】
2006165435.tif 000006
【図５】
2006165435.tif 000007
【図６】
2006165435.tif 000008
【手続補正書】
【提出日】平成18年1月30日(2006.1.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板、前記半導体基板に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成されシリサイドからなる第１のゲート電極とを備えた第１のＭＯＳＦＥＴ、及び、前記半導体基板上に形成され、前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、少なくとも前記第２のゲート絶縁膜に接触する部分が多結晶シリコン、非晶質シリコン又はシリコンゲルマニウムからなる第２のゲート電極を備えた第２のＭＯＳＦＥＴを備えたことを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜には窒素が添加されており、前記第１のゲート絶縁膜中の総窒素含有量は、第２のゲート絶縁膜中の総窒素含有量より多いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のＭＯＳＦＥＴは、完全空乏型ＳＯＩ構造であり、前記第２のＭＯＳＦＥＴは、部分空乏型ＳＯＩ構造であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１のＭＯＳＦＥＴの前記ゲート電極中には、Ｂ、Ａｓ、Ｐ、Ｓｂの少なくとも１つの不純物が１Ｅ18／ｃｍ3 以上含まれていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
半導体基板の半導体基板表面の薄いゲート絶縁膜を形成する領域と厚いゲート絶縁膜を形成する領域に酸化膜を形成し、
前記薄いゲート絶縁膜を形成する領域の前記酸化膜を前記半導体基板から剥離し、その領域に薄いゲート絶縁膜となる薄い酸化膜を形成すると共に前記酸化膜を膜厚にして厚いゲート酸化膜とし、
前記半導体基板上に多結晶又は非晶質シリコンもしくはシリコンゲルマニウム膜を堆積し、
前記多結晶又は非晶質シリコンもしくはシリコンゲルマニウム膜に絶縁膜を堆積し、
前記薄いゲート絶縁膜を形成する領域の前記絶縁膜を除去し、
前記多結晶又は非晶質シリコンもしくはシリコンゲルマニウム膜及びその上の前記絶縁膜をパターニングして前記薄いゲート絶縁膜を形成する領域に多結晶又は非晶質シリコンもしくはシリコンゲルマニウムの第１のゲート電極を形成し、前記厚いゲート絶縁膜を形成する領域に前記絶縁膜に被覆された多結晶又は非晶質シリコンもしくはシリコンゲルマニウムの第２のゲート電極を形成し、
前記半導体基板に、前記第１及び第２のゲート電極をマスクとして、ソース／ドレイン領域となる不純物拡散領域を形成し、
前記半導体基板上に、前記不純物拡散領域、前記第１のゲート電極及び前記第２のゲート電極上に形成されている前記絶縁膜を被覆するように第１の金属膜を堆積し、
前記第１の金属膜を熱処理して、前記不純物拡散領域表面及び前記第１のゲート電極表面をシリサイド化し、
前記半導体基板上に、前記表面がシリサイド化された不純物拡散領域、前記表面がシリサイド化された第１のゲート電極及び前記表面が絶縁膜に被覆された第２のゲート電極を被覆するように層間絶縁膜を堆積し、
前記層間絶縁膜をＣＭＰ処理して、前記表面がシリサイド化された第１のゲート電極表面を露出させ、且つ前記絶縁膜を除去して多結晶シリコンからなる第２のゲート電極表面を露出させ、
前記半導体基板上に、前記表面がシリサイド化された第１のゲート電極及び前記絶縁膜を除去した第２のゲート電極の多結晶又は非晶質シリコンもしくはシリコンゲルマニウムに第２の金属膜を堆積し、
前記半導体基板を熱処理して、前記表面がシリサイド化された第１のゲート電極の多結晶又は非晶質シリコンもしくはシリコンゲルマニウムを実質的に全てシリサイド化し、前記絶縁膜を除去した第２のゲート電極の多結晶又は非晶質シリコンもしくはシリコンゲルマニウムを部分的にシリサイド化することを特徴とする半導体装置の製造方法。