(57)【要約】【課題】微細化の進行と共に減少するドレイン（またはソース）領域の抵抗を所定抵抗値以上に維持することができる半導体装置を提供する。【解決手段】半導体基板１１上には、ｎ+型半導体領域１３Ａ、１４Ａ、１４Ｃが形成されている。ｎ+型半導体領域１４Ａは、ｎ+型半導体領域１３Ａと離隔して形成され、ｎ+型半導体領域１４Ｃはｎ+型半導体領域１４Ａと離隔して形成されている。ｎ+型半導体領域１４Ａとｎ+型半導体領域１４Ｃとの間の半導体基板１１には、ｎ+型半導体領域より電気抵抗が高いｎ-型半導体領域１４Ｂが形成されている。さらに、ゲート絶縁膜１５、ゲート電極１６が形成され、ｎ+型半導体領域１３Ａの表面、ｎ+型半導体領域１４Ａの表面、ｎ+型半導体領域１４Ｃの表面、及びゲート電極１６上には、シリサイド層１７が形成されている。ｎ-型半導体領域１４Ｂのチャネル幅方向の長さは、チャネル幅よりも短く形成されている。【選択図】      図１
2006165481.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１半導体領域と、
前記半導体基板上に、前記第１半導体領域と離隔して形成された第２半導体領域と、
前記半導体基板上に、前記第２半導体領域と離隔して形成された第３半導体領域と、
前記第２半導体領域と前記第３半導体領域との間の前記半導体基板に形成され、前記第１、第２、第３半導体領域より電気抵抗が高い第４半導体領域と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１半導体領域の表面、前記第２半導体領域の表面、前記第３半導体領域の表面、及び前記ゲート電極上に形成されたシリサイド層とを具備し、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板にチャネルが形成され、前記第４半導体領域のチャネル幅方向の長さは前記チャネルのチャネル幅よりも短いことを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された第１半導体領域と、
前記半導体基板上に、前記第１半導体領域と離隔して形成された第２半導体領域と、
前記半導体基板上に、前記第２半導体領域と離隔して形成された第３半導体領域と、
前記第２半導体領域と前記第３半導体領域との間の前記半導体基板に形成され、前記第１、第２、第３半導体領域より電気抵抗が高い第４半導体領域と、
前記第４半導体領域内に形成された絶縁領域と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１半導体領域の表面、前記第２半導体領域の表面、前記第３半導体領域の表面、及び前記ゲート電極上に形成されたシリサイド層と、
を具備することを特徴とする半導体装置。
【請求項３】
半導体基板上に形成された第１半導体領域と、
前記半導体基板上に、前記第１半導体領域と離隔して形成された第２半導体領域と、
前記半導体基板上に、前記第２半導体領域と離隔して形成された第３半導体領域と、
前記第２半導体領域と前記第３半導体領域との間の前記半導体基板に形成され、前記第１、第２、第３半導体領域より電気抵抗が高い第４半導体領域と、
前記第４半導体領域に形成され、前記第４半導体領域と逆の導電型を持つ第５半導体領域と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１半導体領域の表面、前記第２半導体領域の表面、前記第３半導体領域の表面、及び前記ゲート電極上に形成されたシリサイド層と、
を具備することを特徴とする半導体装置。
【請求項４】
半導体基板上に形成された第１半導体領域と、
前記半導体基板上に、前記第１半導体領域と離隔して形成された第２半導体領域と、
前記半導体基板上に、前記第２半導体領域と離隔して形成された第３半導体領域と、
前記第２半導体領域と前記第３半導体領域との間の前記半導体基板に形成され、前記第１、第２、第３半導体領域より電気抵抗が高い第４半導体領域と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１半導体領域の表面、前記第２半導体領域の表面、前記第３半導体領域の表面、及び前記ゲート電極上に形成されたシリサイド層とを具備し、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板に形成されるチャネルのチャネル長方向において、前記第４半導体領域の長さは前記ゲート電極と前記第４半導体領域との間の距離よりも長いことを特徴とする半導体装置。
【請求項５】
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板に、前記第１、第２半導体領域とそれぞれ接触するように形成され、前記第１、第２半導体領域より電気抵抗が高い第５、第６半導体領域をさらに具備し、
前記第４半導体領域の厚さは、前記第５、第６半導体領域の厚さより薄いことを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関するものであり、例えば半導体装置にサージなどにより過電流が流れ込むことを防ぐ保護素子を含む半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴと記す）の微細化や低電圧化によるゲート絶縁膜の薄膜化に伴い、静電破壊（ＥＳＤ；Electro-Static Destroy)からゲート絶縁膜を保護する静電破壊(ＥＳＤ)保護素子の重要性が増している。
【０００３】
この静電破壊保護素子には、ＭＯＳＦＥＴから構成され、そのドレイン拡散層の一部にサリサイドで覆われないサリサイドブロック領域を設けた構造を持つものがある。例えば、特許文献１に記載された、保護素子を構成するＭＯＳＦＥＴは、ＥＳＤによるゲート絶縁膜の破壊を保護するため、特許文献１中の図１（ｂ）に示されているように、サリサイドブロック領域を設けることでゲート電極に隣接するドレイン拡散層上のサリサイド長Ｌ２をゲート長Ｌ１よりも短くし、サリサイドによる電流集中を抑制することを特徴としている。
【０００４】
図４に、複数のＭＯＳＦＥＴにて形成されるフィンガー構造の保護素子の回路構成を示す。複数の前記ＭＯＳＦＥＴを用いて、図４に示すフィンガー構造の保護素子を形成した場合、各ＭＯＳＦＥＴのトリガー電圧Ｖｔ１にばらつきが存在するため、複数のＭＯＳＦＥＴを均一にオンすることができない場合が多い。このため、一部のＭＯＳＦＥＴのみに過電流が流れ込み、ＭＯＳＦＥＴが破壊されてしまい、また、過電流を放電できないという問題がある。
【０００５】
複数のＭＯＳＦＥＴを均一にオンさせて一部のＭＯＳＦＥＴのみに過電流が流れ込むのを防ぐには、ドレイン領域の抵抗を所定抵抗値以上に維持し、一部のＭＯＳＦＥＴに流れる電流が破壊電流に至る前に複数のＭＯＳＦＥＴをオンさせる必要がある。しかしながら、前記構造を有するＭＯＳＦＥＴにおいても、ＭＯＳＦＥＴの微細化と共に減少するドレイン領域の抵抗を維持することは困難である。
【特許文献１】特許第３３１９４４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこでこの発明は、前記課題に鑑みてなされたものであり、微細化の進行と共に減少するドレイン（またはソース）領域の抵抗を所定抵抗値以上に維持することができる半導体装置を提供することを目的とする。また、この発明は、保護素子内のトランジスタの破壊を防ぐことができ、静電破壊に対する耐圧（ＥＳＤ耐圧）を向上させることができる保護素子を含む半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、この発明の一実施形態の半導体装置は、半導体基板上に形成された第１半導体領域と、前記半導体基板上に、前記第１半導体領域と離隔して形成された第２半導体領域と、前記半導体基板上に、前記第２半導体領域と離隔して形成された第３半導体領域と、前記第２半導体領域と前記第３半導体領域との間の前記半導体基板に形成され、前記第１、第２、第３半導体領域より電気抵抗が高い第４半導体領域と、前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１半導体領域の表面、前記第２半導体領域の表面、前記第３半導体領域の表面、及び前記ゲート電極上に形成されたシリサイド層とを具備し、前記第１半導体領域と前記第２半導体領域との間の前記半導体基板にチャネルが形成され、前記第４半導体領域のチャネル幅方向の長さは前記チャネルのチャネル幅よりも短いことを特徴とする。
【０００８】
この発明の他の実施形態の半導体装置は、半導体基板上に形成された第１半導体領域と、前記半導体基板上に、前記第１半導体領域と離隔して形成された第２半導体領域と、前記半導体基板上に、前記第２半導体領域と離隔して形成された第３半導体領域と、前記第２半導体領域と前記第３半導体領域との間の前記半導体基板に形成され、前記第１、第２、第３半導体領域より電気抵抗が高い第４半導体領域と、前記第４半導体領域内に形成された絶縁領域と、前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１半導体領域の表面、前記第２半導体領域の表面、前記第３半導体領域の表面、及び前記ゲート電極上に形成されたシリサイド層とを具備することを特徴とする。
【０００９】
この発明の他の実施形態の半導体装置は、半導体基板上に形成された第１半導体領域と、前記半導体基板上に、前記第１半導体領域と離隔して形成された第２半導体領域と、前記半導体基板上に、前記第２半導体領域と離隔して形成された第３半導体領域と、前記第２半導体領域と前記第３半導体領域との間の前記半導体基板に形成され、前記第１、第２、第３半導体領域より電気抵抗が高い第４半導体領域と、前記第４半導体領域に形成され、前記第４半導体領域と逆の導電型を持つ第５半導体領域と、前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１半導体領域の表面、前記第２半導体領域の表面、前記第３半導体領域の表面、及び前記ゲート電極上に形成されたシリサイド層とを具備することを特徴とする。
【００１０】
この発明の他の実施形態の半導体装置は、半導体基板上に形成された第１半導体領域と、前記半導体基板上に、前記第１半導体領域と離隔して形成された第２半導体領域と、前記半導体基板上に、前記第２半導体領域と離隔して形成された第３半導体領域と、前記第２半導体領域と前記第３半導体領域との間の前記半導体基板に形成され、前記第１、第２、第３半導体領域より電気抵抗が高い第４半導体領域と、前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１半導体領域の表面、前記第２半導体領域の表面、前記第３半導体領域の表面、及び前記ゲート電極上に形成されたシリサイド層とを具備し、前記第１半導体領域と前記第２半導体領域との間の前記半導体基板に形成されるチャネルのチャネル長方向において、前記第４半導体領域の長さは前記ゲート電極と前記第４半導体領域との間の距離よりも長いことを特徴とする。
【００１１】
この発明の他の実施形態の半導体装置は、半導体基板上に形成された第１半導体領域と、前記半導体基板上に、前記第１半導体領域と離隔して形成された第２半導体領域と、前記半導体基板上に、前記第２半導体領域と離隔して形成された第３半導体領域と、前記第２半導体領域と前記第３半導体領域との間の前記半導体基板に形成され、前記第１、第２、第３半導体領域より電気抵抗が高い第４半導体領域と、前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１半導体領域の表面、前記第２半導体領域の表面、前記第３半導体領域の表面、及び前記ゲート電極上に形成されたシリサイド層と、前記第１半導体領域と前記第２半導体領域との間の前記半導体基板に、前記第１、第２半導体領域とそれぞれ接触するように形成され、前記第１、第２半導体領域より電気抵抗が高い第５、第６半導体領域をさらに具備し、前記第１半導体領域と前記第２半導体領域との間の前記半導体基板に形成されるチャネルのチャネル長方向において、前記第４半導体領域の長さは前記ゲート電極と前記第４半導体領域との間の距離よりも長く、前記第４半導体領域の厚さは、前記第５、第６半導体領域の厚さより薄いことを特徴とする。
【発明の効果】
【００１２】
この発明によれば、微細化の進行と共に減少するドレイン（またはソース）領域の抵抗を所定抵抗値以上に維持することができる半導体装置を提供できる。また、この発明は、保護素子内のトランジスタの破壊を防ぐことができ、静電破壊に対する耐圧（ＥＳＤ耐圧）を向上させることができる保護素子を含む半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照してこの発明の実施形態の半導体装置について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
［第１の実施形態］
まず、この発明の第１の実施形態の保護素子を含む半導体装置について説明する。ここでは、保護素子がｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタと記す）にて形成される場合を例に取る。
【００１５】
図１は、第１の実施形態の保護素子が含むｎＭＯＳトランジスタの構成を示す平面図である。図２は、ｎＭＯＳトランジスタにおける２−２線に沿った断面図であり、図３はｎＭＯＳトランジスタにおける３−３線に沿った断面図である。
【００１６】
図２に示すように、ｐ型シリコン半導体基板１１には、素子分離領域１２が配置されている。素子分離領域１２は、例えば、ｐ型半導体基板１１に形成されたトレンチ内にシリコン酸化膜などを埋め込んだＳＴＩ(Shallow Trench Isolation)からなり、ｐ型半導体基板１１上に形成されるｎＭＯＳトランジスタ（素子）間を電気的に絶縁分離して、ｎＭＯＳトランジスタが形成される素子領域を定める。
【００１７】
素子領域におけるｐ型半導体基板１１の表面領域には、ｎ+型半導体領域１３Ａからなるソース領域と、ｎ+型半導体領域１４Ａ、ｎ-型半導体領域１４Ｂ、ｎ+型半導体領域１４Ｃからなるドレイン領域とが離隔して形成されている。ｎ-型半導体領域１４Ｂは、ｎ+型半導体領域１４Ａに接触するように配置され、さらにｎ+型半導体領域１４Ｃはｎ-型半導体領域１４Ｂに接触するように配置されている。すなわち、ｎ+型半導体領域１４Ａとｎ+型半導体領域１４Ｃとの間に、ｎ-型半導体領域１４Ｂが配置されている。なお、ｎ-型半導体領域１４Ｂは、ｎ+型半導体領域１４Ａ及び１４Ｃより不純物濃度が低く、抵抗値が高い拡散層である。
【００１８】
さらに、ｎ+型半導体領域（ソース領域）１３Ａとｎ+型半導体領域（ドレイン領域）１４Ａとの間には、これらｎ+型半導体領域より不純物濃度が低いｎ-型半導体領域からなるエクステンション領域１３Ｂ、１４Ｄが形成されている。エクステンション領域１３Ｂ、１４Ｄは、ＬＤＤ（Lightly-doped drain）構造を有している。ｎ+型半導体領域１３Ａとｎ+型半導体領域１４Ａとの間のｐ型半導体領域１１上には、ゲート絶縁膜１５が形成されている。このゲート絶縁膜１５上にはゲート電極１６が形成されている。さらに、ゲート電極１６の側面上には側壁絶縁膜１５Ａが形成されている。
【００１９】
また、ｎ+型半導体領域１３Ａの表面領域、ｎ+型半導体領域１４Ａの表面領域、及びｎ+型半導体領域１４Ｃの表面領域、及びゲート電極１６上には、シリサイド（サリサイド）層１７が形成されている。一方、ｎ-型半導体領域１４Ｂの表面領域には、シリサイド層が形成されていない。以下、このシリサイド（サリサイド）層が形成されていないｎ-型半導体領域１４Ｂを、サリサイドブロック領域という。
【００２０】
なお、シリサイド層１７としては、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）などの高融点金属とシリコンとを反応させた高融点金属シリサイド層が用いられる。このシリサイド（サリサイド）層１７は、以下のような方法により製造される。ゲート電極１６、ソース領域及びドレイン領域を形成した後、ｎ-型半導体領域１４Ｂ上をマスク材にて保護し、ｐ型半導体基板１１上に高融点金属を堆積する。続いて、熱処理を行い、シリコンと高融点金属を反応させる。その後、未反応の高融点金属を除去し、ｎ+型半導体領域１３Ａ上、ｎ+型半導体領域１４Ａ上、及びｎ+型半導体領域１４Ｃ上に高融点金属シリサイド層を残す。
【００２１】
また、ソース領域であるｎ+型半導体領域１３Ａ上にはコンタクトプラグ１８が形成され、ドレイン領域であるｎ+型半導体領域１４Ｃ上にはコンタクトプラグ１９が形成されている。
【００２２】
前記構造を有するｎＭＯＳトランジスタにおいて、ｎ+型半導体領域１３Ａとｎ+型半導体領域１４Ａとの間のゲート絶縁膜１５下のｐ型半導体基板１１には、チャネル幅Ｗを持つチャネルが形成される。サリサイドブロック領域（ｎ-型半導体領域１４Ｂ）のチャネル幅方向の長さＷＳＢは、ｎＭＯＳトランジスタのチャネル幅Ｗより短く設定されている。すなわち、サリサイドブロック領域のチャネル幅方向の長さＷＳＢは、ｎ+型半導体領域１３Ａ及びｎ+型半導体領域１４Ａのチャネル幅方向の長さよりも短い。言い換えると、ｎ+型半導体領域１３Ａとｎ+型半導体領域１４Ａとの間のｐ型半導体基板１１に形成されるチャネルのチャネル幅は、ｎ-型半導体領域１４Ｂのチャネル幅方向の長さよりも長い。さらに、サリサイドブロック領域のｎ-型半導体領域１４Ｂを、低不純物濃度のＬＤＤ（lightly-doped drain）構造にしているため、高不純物濃度のｎ+型半導体領域にした場合に比べて、少ない面積でサリサイドブロック領域の抵抗Ｒｓｂを高めることができ、抵抗Ｒｓｂを所望の抵抗値に設定することが可能になる。
【００２３】
この第１の実施形態の半導体装置では、ドレイン領域の一部がｎ-型半導体領域１４Ｂにて形成され、このｎ-型半導体領域１４Ｂ上にはシリサイド層が形成されておらず、さらにｎ-型半導体領域１４Ｂのチャネル幅方向の長さがｎＭＯＳトランジスタのチャネル幅よりも短い。これにより、ドレイン領域の電気抵抗を高めることができ、トランジスタの微細化と共に減少するドレイン領域の電気抵抗を所定の抵抗値以上に維持することが可能となる。
【００２４】
また、素子分離領域（ＳＴＩ）１２と接するドレイン領域おいては、図１及び図３に示すように、ｎ-型半導体領域１４Ｂのチャネル幅方向の長さＷＳＢが、ｎＭＯＳトランジスタのチャネル幅Ｗより狭くなっている。このため、ドレイン領域上のコンタクトプラグ１９からサージによる過電流が流れ込んだ場合でも、ゲート電極１６近傍において、素子分離領域１２と接触するドレイン領域端部に生じる電流集中を緩和することができる。これにより、ｎＭＯＳトランジスタから形成される保護素子における静電破壊（ＥＳＤ）に対する耐圧を向上させることができる。
【００２５】
図４に、第１の実施形態の保護素子を含む半導体装置の回路構成を示す。この半導体装置は、複数のｎＭＯＳトランジスタから形成されたフィンガー構造の保護素子２０、外部から信号が入力されるパッド２１、及び所定の機能を持つ内部回路２２を含んでいる。フィンガー構造の保護素子２０は、パッド２１と内部回路２２との間に接続されている。複数のｎＭＯＳトランジスタのドレインＤは、パッド２１と内部回路２２との間のノードに接続され、それらのゲートＧとソースＳには接地電位Ｖssが供給されている。
【００２６】
前記フィンガー構造の保護素子では、一部のＭＯＳトランジスタがオンした後、他のＭＯＳトランジスタがオンする前に、保護素子に流れる電流が破壊電流Ｉｓに至ると、オンしたｎＭＯＳトランジスタに破壊電流Ｉｓが全て流れるため、このｎＭＯＳトランジスタが破壊されてしまう。このような破壊から保護回路を守るには、保護回路を構成する複数のＭＯＳトランジスタを均一にオンさせ、保護素子に流れ込む電流を複数のｎＭＯＳトランジスタに分散する必要がある。
【００２７】
図５は、フィンガー構造の保護素子２０における電流−電圧特性を示す図である。図５中に１点鎖線にて示すフィンガー構造の保護素子では、基板のフローティング効果などのためフィンガー構造の複数のｎＭＯＳトランジスタのうち、一部のｎＭＯＳトランジスタがオンし、前述したように、保護素子を流れる電流が破壊電流Ｉｓに至ると、他のｎＭＯＳトランジスタはオンしていないため、オン状態にある一部のｎＭＯＳトランジスタが破壊されてしまう。
【００２８】
フィンガー構造の保護素子２０内のｎＭＯＳトランジスタを均一にオンさせるためには、図５に実線にて示すように、ドレインにトリガー電圧Ｖｔ１が印加されたときのｎＭＯＳトランジスタを流れる電流が破壊電流Ｉｓよりも低くなければならない。言い換えると、フィンガー構造の保護回路２０内の一部のｎＭＯＳトランジスタがオンし、オンしたｎＭＯＳトランジスタに流れる電流が破壊電流Ｉｓに至る前に、他のｎＭＯＳトランジスタがオンするように、電圧Ｖｔ１が低くならなければならない。このためには、サリサイドブロック領域の抵抗Ｒｓｂが（１）式に示すように、所定抵抗値以上、例えば３００Ω・μｍ以上でなければならない。
【００２９】
Ｒｓｂ  ＞  （Ｖｔ１−Ｖｈ）／（Ｉｓ−Ｉｈ）≒  ３００Ω・μｍ  …  （１）
ここで、電圧Ｖｔ１と保持電圧Ｖｈの差を２Ｖとし、ｎＭＯＳトランジスタの単位幅当たりの破壊電流Ｉｓを７ｍＡ／μｍとした。
【００３０】
サリサイドブロック領域の抵抗Ｒｓｂを３００Ω・μｍ以上にすれば、過電流が入力されても、フィンガー構造の保護素子２０内のｎＭＯＳトランジスタを均一にオンすることができる。このため、保護素子２０内のｎＭＯＳトランジスタの破壊を防ぐことができる。
【００３１】
前述したように、第１の実施形態のｎＭＯＳトランジスタから構成された保護素子を用いれば、静電気放電などにより過電流が流れ込んでも、初期にオンした一部のｎＭＯＳトランジスタに破壊電流Ｉｓが流れる前に、その他のｎＭＯＳトランジスタをオンさせることができる。このように、複数のｎＭＯＳトランジスタを均一にオンさせることにより、保護素子に流れ込む電流を分散できるため、保護素子の破壊を防ぐことができる。これにより、保護素子における過電流及び過電圧に対する耐性（ＥＳＤ耐圧など）を向上させることができる。
【００３２】
［第２の実施形態］
次に、この発明の第２の実施形態の保護素子を含む半導体装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００３３】
図６は、第２の実施形態の保護素子が含むｎＭＯＳトランジスタの構成を示す平面図である。図７は、ｎＭＯＳトランジスタにおける７−７線に沿った断面図である。この第２の実施形態は、サリサイドブロック領域内に絶縁領域を形成することにより、サリサイドブロック領域の抵抗を高めている。
【００３４】
図６及び図７に示すように、ｎ+型半導体領域１４Ａとｎ+型半導体領域１４Ｃとの間には、サリサイドブロック領域としてのｎ-型半導体領域１４Ｂが形成されている。このｎ-型半導体領域１４Ｂには、複数の島状の絶縁領域３１が所定間隔を空けて形成されている。絶縁領域３１は、ｎ-型半導体領域１４Ｂ及びｐ型半導体領域１１に形成されたトレンチに、シリコン酸化膜などの絶縁膜を埋め込んだものである。例えば、絶縁領域３１の形成には、素子分離絶縁膜１２の形成と同様の工程を用いればよい。
【００３５】
前記構造を有するｎＭＯＳトランジスタでは、サリサイドブロック領域（ｎ-型半導体領域１４Ｂ）が低不純物濃度のＬＤＤ構造を有し、さらにｎ-型半導体領域１４Ｂには絶縁領域３１が形成されている。これにより、少ない面積でサリサイドブロック領域の抵抗Ｒｓｂを高めることができ、抵抗Ｒｓｂを所望の抵抗値に設定することが可能になる。
【００３６】
第２の実施形態では、ドレイン領域の一部がｎ-型半導体領域１４Ｂにて形成され、このｎ-型半導体領域１４Ｂ上にはシリサイド層が形成されておらず、さらにｎ-型半導体領域１４Ｂ内に絶縁領域３１を形成することにより、サリサイドブロック領域の抵抗Ｒｓｂを高めている。これにより、ドレイン領域の電気抵抗を高めることができ、トランジスタの微細化と共に減少するドレイン領域の電気抵抗を所定の抵抗値以上に維持することが可能となる。この結果、図４に示したフィンガー構造の保護素子２０内に静電気放電などにより過電流が流れ込んでも、複数のｎＭＯＳトランジスタを均一にオンさせることができ、保護素子に流れ込む電流を分散できる。これにより、保護素子の破壊を防ぐことができ、保護素子における過電流及び過電圧に対する耐性（ＥＳＤ耐圧など）を向上させることができる。
【００３７】
また、素子分離領域（ＳＴＩ）１２と接するドレイン領域おいては、図６に示すように、ｎ-型半導体領域１４Ｂと素子分離領域１２との境界に絶縁領域３１を形成している。このため、ドレイン領域上のコンタクトプラグ１９からサージ等による過電流が流れ込んだ場合でも、ゲート電極１６近傍において、素子分離領域１２と接触するドレイン領域端部に生じる電流集中を緩和することができる。これにより、保護素子における過電流及び過電圧に対する耐性（ＥＳＤ耐圧など）をさらに向上させることができる。
【００３８】
なお、図６には、サイサイドブロック領域のチャネル幅方向の長さがこのｎＭＯＳトランジスタのチャネル幅と同じ例を示したが、前記第１の実施形態と同様に、サイサイドブロック領域のチャネル幅方向の長さをｎＭＯＳトランジスタのチャネル幅より短くしてもよい。
【００３９】
［第３の実施形態］
次に、この発明の第３の実施形態の保護素子を含む半導体装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００４０】
図８は、第３の実施形態の保護素子が含むｎＭＯＳトランジスタの構成を示す平面図である。図９は、ｎＭＯＳトランジスタにおける９−９線に沿った断面図である。この第３の実施形態は、サリサイドブロック領域内に、ドレイン領域と逆の導電型の不純物領域を形成することにより、サリサイドブロック領域の抵抗を高めている。
【００４１】
図８及び図９に示すように、ｎ+型半導体領域１４Ａとｎ+型半導体領域１４Ｃとの間には、サリサイドブロック領域としてのｎ-型半導体領域１４Ｂが形成されている。このｎ-型半導体領域１４Ｂには、複数の島状のｐ+型半導体領域３２が所定間隔を空けて形成されている。ｐ+型半導体領域３２は、ｎ-型半導体領域１４Ｂ内の複数の所定領域に、ドレイン領域（ｎ型）と逆導電型のｐ型不純物（例えば、ボロン（Ｂ））を導入することにより形成される。ｐ型不純物の導入には、例えばイオン注入法などが用いられる。このｐ+型半導体領域３２形成のためのイオン注入は、短チャネル効果防止のためのイオン注入工程（ｐポケット・イオン注入工程）を用いて行えばよい。これらｐ+型半導体領域３２及び短チャネル効果防止のためのイオン注入工程は、ソース領域及びドレイン領域を形成した後、すなわちｎ-型半導体領域１４Ｂを形成した後に行われる。
【００４２】
前記構造を有するｎＭＯＳトランジスタでは、サリサイドブロック領域（ｎ-型半導体領域１４Ｂ）が低不純物濃度のＬＤＤ構造を有し、さらにｎ-型半導体領域１４Ｂにはｐ+型半導体領域３２が形成されている。これにより、少ない面積でサリサイドブロック領域の抵抗Ｒｓｂを高めることができ、抵抗Ｒｓｂを所望の抵抗値に設定することが可能になる。
【００４３】
第３の実施形態では、ドレイン領域の一部がｎ-型半導体領域１４Ｂにて形成され、このｎ-型半導体領域１４Ｂ上にはシリサイド層が形成されておらず、さらにｎ-型半導体領域１４Ｂ内にｐ+型半導体領域３２を形成することにより、サリサイドブロック領域の抵抗Ｒｓｂを高めている。これにより、ドレイン領域の電気抵抗を高めることができ、トランジスタの微細化と共に減少するドレイン領域の電気抵抗を所定の抵抗値以上に維持することが可能となる。この結果、図４に示したフィンガー構造の保護素子２０内に静電気放電などにより過電流が流れ込んでも、複数のｎＭＯＳトランジスタを均一にオンさせることができ、保護素子に流れ込む電流を分散できる。これにより、保護素子の破壊を防ぐことができ、保護素子における過電流及び過電圧に対する耐性（ＥＳＤ耐圧など）を向上させることができる。
【００４４】
また、素子分離領域（ＳＴＩ）１２と接するドレイン領域おいては、図８に示すように、ｎ-型半導体領域１４Ｂと素子分離領域１２との境界にｐ+型半導体領域３２を形成している。このため、ドレイン領域上のコンタクトプラグ１９からサージ等による過電流が流れ込んだ場合でも、ゲート電極１６近傍において、素子分離領域１２と接触するドレイン領域端部に生じる電流集中を緩和することができる。これにより、保護素子における過電流及び過電圧に対する耐性（ＥＳＤ耐圧など）をさらに向上させることができる。
【００４５】
また、サリサイドブロック領域としてのｎ−型半導体領域１４Ｂに、カウンターとしてｐ型不純物をイオン注入してもよい。これにより、サリサイドブロック領域の抵抗Ｒｓｂを高めることができ、前述と同様の効果を得ることができる。
【００４６】
なお、図８には、サイサイドブロック領域のチャネル幅方向の長さがこのｎＭＯＳトランジスタのチャネル幅と同じ例を示したが、前記第１の実施形態と同様に、サイサイドブロック領域のチャネル幅方向の長さをｎＭＯＳトランジスタのチャネル幅より短くしてもよい。
【００４７】
［第４の実施形態］
次に、この発明の第４の実施形態の保護素子を含む半導体装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００４８】
図１０は、第４の実施形態の保護素子が含むｎＭＯＳトランジスタの構成を示す平面図である。図１１は、ｎＭＯＳトランジスタにおける１１−１１線に沿った断面図である。この第４の実施形態は、サリサイドブロック領域のチャネル長方向の長さを、ゲート電極とサリサイドブロック領域との間の距離よりも長く設定することにより、サリサイドブロック領域の抵抗を高めている。
【００４９】
図１０及び図１１に示すように、ｎ+型半導体領域１４Ａとｎ+型半導体領域１４Ｃとの間には、サリサイドブロック領域としてのｎ-型半導体領域１４Ｂが形成されている。ここで、ｎ−型半導体領域１４Ｂのチャネル長方向の長さＬｓｂは、ゲート電極１６とｎ−型半導体領域１４Ｂとの間の距離ＳＢＧＣよりも長い。
【００５０】
前記構造を有するｎＭＯＳトランジスタでは、サリサイドブロック領域（ｎ-型半導体領域１４Ｂ）が低不純物濃度のＬＤＤ構造を有し、さらにｎ-型半導体領域１４Ｂのチャネル長方向の長さＬｓｂを、ゲート電極１６とｎ-型半導体領域１４Ｂとの間の距離ＳＢＧＣよりも長く設定している。これにより、サリサイドブロック領域の抵抗Ｒｓｂを高めることができ、抵抗Ｒｓｂを所望の抵抗値に設定することが可能になる。
【００５１】
第４の実施形態では、ドレイン領域の一部がｎ-型半導体領域１４Ｂにて形成され、このｎ-型半導体領域１４Ｂ上にはシリサイド層が形成されておらず、さらにｎ-型半導体領域１４Ｂのチャネル長方向の長さＬｓｂを距離ＳＢＧＣよりも長く形成することにより、サリサイドブロック領域の抵抗Ｒｓｂを高めている。これにより、ドレイン領域の電気抵抗を高めることができ、トランジスタの微細化と共に減少するドレイン領域の電気抵抗を所定の抵抗値以上に維持することが可能となる。この結果、図４に示したフィンガー構造の保護素子２０内に静電気放電などにより過電流が流れ込んでも、複数のｎＭＯＳトランジスタを均一にオンさせることができ、保護素子に流れ込む電流を分散できる。これにより、保護素子の破壊を防ぐことができ、保護素子における過電流及び過電圧に対する耐性（ＥＳＤ耐圧など）を向上させることができる。
【００５２】
また、素子分離領域（ＳＴＩ）１２と接するドレイン領域おいては、前述したように、サリサイドブロック領域のチャネル長方向の長さＬｓｂを、ゲート電極とサリサイドブロック領域との間の距離ＳＢＧＣよりも長く形成している。このため、ドレイン領域上のコンタクトプラグ１９からサージ等による過電流が流れ込んだ場合でも、ゲート電極１６近傍において、素子分離領域１２と接触するドレイン領域端部に生じる電流集中を緩和することができる。これにより、保護素子における過電流及び過電圧に対する耐性（ＥＳＤ耐圧など）をさらに向上させることができる。
【００５３】
なお、図１０には、サイサイドブロック領域のチャネル幅方向の長さがこのｎＭＯＳトランジスタのチャネル幅と同じ例を示したが、前記第１の実施形態と同様に、サイサイドブロック領域のチャネル幅方向の長さをｎＭＯＳトランジスタのチャネル幅より短くしてもよい。
【００５４】
［第５の実施形態］
次に、この発明の第５の実施形態の保護素子を含む半導体装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
【００５５】
図１２は、第５の実施形態の保護素子が含むｎＭＯＳトランジスタの構成を示す平面図である。図１３は、ｎＭＯＳトランジスタにおける１３−１３線に沿った断面図である。この第５の実施形態は、第４の実施形態において、サリサイドブロック領域であるｎ-型半導体領域１４Ｂの層の厚さを薄くすることにより、サリサイドブロック領域の抵抗を高めている。
【００５６】
図１２及び図１３に示すように、ｎ+型半導体領域１４Ａとｎ+型半導体領域１４Ｃとの間には、サリサイドブロック領域としてのｎ-型半導体領域１４Ｂが形成されている。ここで、ｎ-型半導体領域１４Ｂのチャネル長方向の長さＬｓｂは、ゲート電極１６とｎ-型半導体領域１４Ｂとの間の距離ＳＢＧＣよりも長い。さらに、ｎ-型半導体領域１４Ｂの層の厚さを、前記第４の実施形態よりも薄くしている。ｎ-型半導体領域１４Ｂの層厚を薄くするには、マスク材を用いてｎ-型半導体領域１４Ｂのみを開口し、ｎ-型半導体領域１４Ｂの上層をＲＩＥ法などによりエッチングする。これにより、ｎ+型半導体領域（ソース領域）１３Ａとｎ+型半導体領域（ドレイン領域）１４Ａとの間のｎ-型半導体領域からなるエクステンション領域１３Ｂ、１４Ｄより、ｎ-型半導体領域１４Ｂの厚さを薄くする。
【００５７】
前記構造を有するｎＭＯＳトランジスタでは、サリサイドブロック領域（ｎ-型半導体領域１４Ｂ）が低不純物濃度のＬＤＤ構造を有し、かつｎ-型半導体領域１４Ｂの厚さを薄くしている。これにより、サリサイドブロック領域の抵抗Ｒｓｂを高めることができ、抵抗Ｒｓｂを所望の抵抗値に設定することが可能になる。
【００５８】
第５の実施形態では、ドレイン領域の一部がｎ-型半導体領域１４Ｂにて形成され、このｎ-型半導体領域１４Ｂ上にはシリサイド層が形成されておらず、さらにｎ-型半導体領域１４Ｂのチャネル長方向の長さＬｓｂを距離ＳＢＧＣよりも長くし、かつｎ-型半導体領域１４Ｂの厚さをエクステンション領域より薄くすることにより、サリサイドブロック領域の抵抗Ｒｓｂを高めている。これにより、ドレイン領域の電気抵抗を高めることができ、トランジスタの微細化と共に減少するドレイン領域の電気抵抗を所定の抵抗値以上に維持することが可能となる。この結果、図４に示したフィンガー構造の保護素子２０内に静電気放電などにより過電流が流れ込んでも、複数のｎＭＯＳトランジスタを均一にオンさせることができ、保護素子に流れ込む電流を分散できる。これにより、保護素子の破壊を防ぐことができ、保護素子における過電流及び過電圧に対する耐性（ＥＳＤ耐圧など）を向上させることができる。
【００５９】
また、素子分離領域（ＳＴＩ）１２と接するドレイン領域おいては、前述したように、サリサイドブロック領域のチャネル長方向の長さＬｓｂを、ゲート電極とサリサイドブロック領域との間の距離ＳＢＧＣよりも長くし、かつサリサイドブロック領域の厚さをエクステンション領域より薄く形成している。このため、ドレイン領域上のコンタクトプラグ１９からサージ等による過電流が流れ込んだ場合でも、ゲート電極１６近傍において、素子分離領域１２と接触するドレイン領域端部に生じる電流集中を緩和することができる。これにより、保護素子における過電流及び過電圧に対する耐性（ＥＳＤ耐圧など）をさらに向上させることができる。
【００６０】
なお、図１２には、サイサイドブロック領域のチャネル幅方向の長さがこのｎＭＯＳトランジスタのチャネル幅と同じ例を示したが、前記第１の実施形態と同様に、サイサイドブロック領域のチャネル幅方向の長さをｎＭＯＳトランジスタのチャネル幅より短くしてもよい。
【００６１】
図１４に、前記第１〜第５の実施形態の半導体装置における電流−電圧特性を示す。パルス状のサージを印加するＴＬＰ(transmission line pulse)評価装置による測定結果である。図１４に示す従来例では、サージによる過電流が印加されると、フィンガー構造の保護素子内のｎＭＯＳトランジスタが不均一にオンする。このため、保護素子内の一部のｎＭＯＳトランジスタを流れる電流が破壊電流を越えてしまい、そのｎＭＯＳトランジスタが破壊されてしまう。
【００６２】
一方、図１４に示す実施形態では、図５に示したように、サリサイドブロック領域の抵抗Ｒｓｂが大きくなっていることにより、保護素子内の一部のｎＭＯＳトランジスタがオンした場合でも、そのｎＭＯＳトランジスタを流れる電流が破壊電流に至る前に他のｎＭＯＳトランジスタもオンし、保護回路２０内のｎＭＯＳトランジスタは破壊されることなく機能している。これにより、フィンガー構造の保護回路におけるＥＳＤに対する耐圧を向上させることができる。
【００６３】
なお、前記第１〜第５の実施形態では、保護素子を構成するｎＭＯＳトランジスタについて説明したが、これに限るわけではなく、ｐチャネルＭＯＳ電界効果トランジスタにも適用できることは言うまでもない。
【００６４】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００６５】
【図１】この発明の第１の実施形態の半導体装置の構成を示す平面図である。
【図２】前記第１の実施形態の半導体装置における２−２線に沿った断面図である。
【図３】前記第１の実施形態の半導体装置における３−３線に沿った断面図である。
【図４】この発明の実施形態のフィンガー構造の保護素子を含む半導体装置の回路構成を示す図である。
【図５】この発明の実施形態の半導体装置における電圧−電流特性を示す図である。
【図６】この発明の第２の実施形態の半導体装置の構成を示す平面図である。
【図７】前記第２の実施形態の半導体装置における７−７線に沿った断面図である。
【図８】この発明の第３の実施形態の半導体装置の構成を示す平面図である。
【図９】前記第３の実施形態の半導体装置における９−９線に沿った断面図である。
【図１０】この発明の第４の実施形態の半導体装置の構成を示す平面図である。
【図１１】前記第４の実施形態の半導体装置における１１−１１線に沿った断面図である。
【図１２】この発明の第５の実施形態の半導体装置の構成を示す平面図である。
【図１３】前記第５の実施形態の半導体装置における１３−１３線に沿った断面図である。
【図１４】この発明の実施形態の半導体装置における電流−電圧特性を示す図である。
【符号の説明】
【００６６】
１１…ｐ型シリコン半導体基板、１２…素子分離領域、１３Ａ…ｎ+型半導体領域、１３Ｂ…エクステンション領域、１４Ａ…ｎ+型半導体領域、１４Ｂ…ｎ-型半導体領域、１４Ｃ…ｎ+型半導体領域、１４Ｄ…エクステンション領域、１５…ゲート絶縁膜、１５Ａ…側壁絶縁膜、１６…ゲート電極、１７…シリサイド（サリサイド）層、１８…コンタクトプラグ、１９…コンタクトプラグ。
【図１】
2006165481.tif 000003
【図２】
2006165481.tif 000004
【図３】
2006165481.tif 000005
【図４】
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【図５】
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【図６】
2006165481.tif 000008
【図７】
2006165481.tif 000009
【図８】
2006165481.tif 000010
【図９】
2006165481.tif 000011
【図１０】
2006165481.tif 000012
【図１１】
2006165481.tif 000013
【図１２】
2006165481.tif 000014
【図１３】
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【図１４】
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