(57)【要約】【課題】ＬＣ共振を用いたソフトスイッチングの電源装置において、スイッチング素子のドレイン電圧の振れによる制御回路の誤動作を防止し、安定に動作するスイッチング電源装置を提供する。【解決手段】本発明のスイッチング電源装置において、スイッチング素子１とスイッチング素子１を駆動する制御回路３は同一の半導体チップ２０上に形成されている。半導体チップ２０はＳＯＩ基板であり、スイッチング素子１と制御回路３とは基板内の絶縁層１２６およびシリコン酸化膜が埋め込まれた分離溝１２７によって電気的に分離されている。【選択図】図１
2006093184.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に高耐圧トランジスタ領域と制御回路領域とが形成された半導体装置であって、
前記半導体基板は、絶縁層の上下を半導体層で挟んだ構造であり、
前記高耐圧トランジスタ領域と前記制御回路領域とは、前記絶縁層の上の前記半導体層に形成されており、かつ互いの領域の間に分離溝が設けられており、
前記分離溝には絶縁体が埋め込まれ、前記分離溝および前記絶縁層によって前記高耐圧トランジスタ領域と前記制御回路領域とを電気的に分離することを特徴とする半導体装置。
【請求項２】
前記分離溝は、前記半導体基板表面から前記絶縁層に到達するように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記高耐圧トランジスタ領域は、
第二導電型の延長ドレイン領域と、
第二導電型のソース領域と、
前記延長ドレイン領域と前記ソース領域の間に設けられたチャネル領域と、
前記チャネル領域上にゲート酸化膜を介して設けられたゲート電極と、
前記延長ドレイン領域内であって基板表面に設けられたドレインコンタクト領域と、
前記延長ドレイン領域内に設けられた第一導電型の埋め込み領域を備えた構造であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
トランスの励磁インダクタとスイッチング素子に並列に接続された容量によるＬＣ共振を利用したスイッチング電源装置であって、
前記スイッチング素子と前記スイッチング素子の動作を制御する制御回路とが形成されたスイッチング電源用半導体装置を備え、
前記スイッチング電源用半導体装置は請求項１ないし３のいずれかに記載の半導体装置であることを特徴とするスイッチング電源装置。
【請求項５】
前記高耐圧トランジスタ領域に前記スイッチング素子が設けられていることを特徴とする請求項４記載のスイッチング電源装置。
【請求項６】
前記スイッチング素子がターンオンする前に、前記スイッチング素子に並列に接続された前記容量の電荷をＬＣ共振によって放電させることを特徴とする請求項４または５記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧ＭＯＳＦＥＴとこれを駆動する制御回路とを備えた半導体装置およびそれを用いたスイッチング電源装置に関するものである。
【背景技術】
【０００２】
近年、スイッチング電源の小型化の要求が高まり、スイッチング素子とその制御回路を同一半導体チップ上に形成した半導体装置の需要が高まっている。このようなスイッチング電源に使用される半導体装置として、高耐圧ＭＯＳＦＥＴと制御回路部を同一半導体チップ上に形成した従来例がある（例えば、特許文献１参照）。
【０００３】
この技術ではｐ型の半導体基板に高耐圧ＭＯＳＦＥＴと制御回路部を形成し、それぞれを分離する手段として自己分離をおこなっており、さらに、高耐圧ＭＯＳＦＥＴの延長ドレイン領域に逆バイアスされた埋め込み領域を設けることによって、ＭＯＳＦＥＴの耐圧を向上させている。
【０００４】
以下、図４を参照しながら従来の技術について説明する。
【０００５】
図４は、従来の技術におけるスイッチング電源用半導体装置の断面模式図である。
【０００６】
この半導体装置では、ｐ型半導体基板１００上にｎ型低耐圧ＭＯＳＦＥＴ領域１１７、ｐ型低耐圧ＭＯＳＦＥＴ領域１１８とｎ型高耐圧ＭＯＳＦＥＴ領域１３１とが形成されている。
【０００７】
高耐圧ＭＯＳＦＥＴ領域１３１は、半導体基板１００中に低不純物濃度のｎ型（以下、ｎ-という）延長ドレイン領域１２５と、延長ドレイン領域１２５が形成されたのとは別の基板表面領域に、高不純物濃度のｎ型（以下、ｎ+という）ソース領域１２２とを備えている。
【０００８】
延長ドレイン領域１２５とソース領域１２２の間にはゲート絶縁膜１１６を介してゲート電極１１２が形成されており、延長ドレイン領域１２５とソース領域１２２との間の低不純物濃度のｐ型（以下、ｐ-という）半導体層領域は、チャネル領域として機能する。
【０００９】
延長ドレイン領域１２５にはｐ-埋め込み領域１３２が形成されており、この埋め込み領域１３２は半導体基板１００と同電位になるよう設定されている。
【００１０】
延長ドレイン領域１２５の表面部には、ｎ+ドレインコンタクト領域１２４が形成されており、このドレインコンタクト領域１２４は層間絶縁膜１４０を貫通して延びるドレイン電極１０６と接続されている。
【００１１】
ｎ型低耐圧ＭＯＳＦＥＴ領域１１７、ｐ型低耐圧ＭＯＳＦＥＴ領域１１８も半導体基板１００上に形成されており、ｎ型高耐圧ＭＯＳＦＥＴ領域１３１とは、半導体基板１００自身の耐圧で分離する自己分離構造をとっている。
【００１２】
上記のような半導体装置を用いたスイッチング電源装置は、電源の小型化、低コスト化の要求から急速に市場を拡大しており、このようなスイッチング電源装置はスイッチング周波数を高くするほど、必要とされるＬＣ定数が小さく設定できるため、より小型の電源にすることができるという利点がある。しかし、スイッチング周波数の高周波化は、スイッチングロスの増大による効率の低下を招く。
【００１３】
従来のスイッチング電源装置のスイッチング方式はハードスイッチングと呼ばれ、スイッチング素子の電圧と電流が同位相で切り替わるために、電流波形と電圧波形に重なりができ、スイッチングロスが大きくなる。
【００１４】
この課題を解決する手段として、共振型回路や、部分共振型回路がある（例えば特許文献２参照）。
【００１５】
これらはソフトスイッチングと呼ばれ、スイッチング素子の電圧と電流の切り替えの位相をずらすことにより、スイッチングロスを低減させている。
【００１６】
例えば、部分共振型回路では、スイッチング素子と並列に容量を接続すると、ターンオフのとき、電圧はゆっくり上昇し、その間に電流が急速にゼロになる。さらに、ターンオンする前にＬＣ共振によってスイッチング素子に並列接続された容量の電荷を放電させてスイッチングロスを低減させている。
【００１７】
このターンオンのとき、スイッチング素子の両端の電圧は、正弦波状に振動し、よりスイッチングロスを小さくするために、マイナスにまで振れる。この結果、スイッチング素子のドレイン端子には、逆電流が流れることになる。
【特許文献１】特開平４−１０７８７７号公報（第１図）
【特許文献２】特開２００２−３１５３３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、特許文献１に開示されたように、制御回路と高耐圧ＭＯＳＦＥＴを同一半導体チップ上に形成し、自己分離をおこなった半導体装置を特許文献２に開示されたスイッチング電源を構成する場合、高耐圧ＭＯＳＦＥＴのドレイン電圧がマイナスに振れると制御回路の寄生素子が動作したり、誤動作や、破壊につながる恐れがある。
【００１９】
また、ドレイン電圧がマイナスに振れないように設計するには、トランスのばらつき等を考慮しなければならず、設計コストが大きくなる上に、ソフトスイッチングによるスイッチングロス低減の効果が小さくなってしまう。
【００２０】
本発明は上記課題を解決するもので、高耐圧ＭＯＳＦＥＴ領域の電位変動が制御回路領域に影響を及ぼすことなく、誤動作や素子破壊を生じない半導体装置及びそれを用いたスイッチング電源装置を提供する。
【課題を解決するための手段】
【００２１】
上記課題を解決するため、本発明の半導体装置は、半導体基板上に高耐圧トランジスタ領域と制御回路領域とが形成された半導体装置であって、前記半導体基板は、絶縁層の上下を半導体層で挟んだ構造であり、前記高耐圧トランジスタ領域と前記制御回路領域とは、前記絶縁層の上の前記半導体層に形成されており、かつ互いの領域の間に分離溝が設けられており、前記分離溝には絶縁体が埋め込まれ、前記分離溝および前記絶縁層によって前記高耐圧トランジスタ領域と前記制御回路領域とを電気的に分離することを特徴とする。
【００２２】
前記分離溝は、前記半導体基板表面から前記絶縁層に到達するように形成されていることが好ましい。
【００２３】
前記高耐圧トランジスタ領域は、第二導電型の延長ドレイン領域と、第二導電型のソース領域と、前記延長ドレイン領域と前記ソース領域の間に設けられたチャネル領域と、
前記チャネル領域上にゲート酸化膜を介して設けられたゲート電極と、前記延長ドレイン領域内であって基板表面に設けられたドレインコンタクト領域と、前記延長ドレイン領域内に設けられた第一導電型の埋め込み領域を備えた構造であることがさらに好ましい。
【００２４】
本発明のスイッチング電源装置は、トランスの励磁インダクタとスイッチング素子に並列に接続された容量によるＬＣ共振を利用したスイッチング電源装置であって、前記スイッチング素子と前記スイッチング素子の動作を制御する制御回路とが形成されたスイッチング電源用半導体装置を備え、前記スイッチング電源用半導体装置は上記本発明の半導体装置であることを特徴とする。
【００２５】
前記高耐圧トランジスタ領域に前記スイッチング素子が設けられている。
【００２６】
前記スイッチング素子がターンオンする前に、前記スイッチング素子に並列に接続された前記容量の電荷をＬＣ共振によって放電させることが好ましい。
【発明の効果】
【００２７】
本発明のスイッチング電源装置は、高耐圧ＭＯＳＦＥＴの特性を維持しつつ、かつ制御回路部と電気的に分離された半導体装置を用いるため、共振型回路や部分共振型回路に用いた場合、ドレインのマイナス電流による誤動作や、破壊を防ぐことができるため、高信頼性を有するスイッチング電源装置を実現できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２９】
図１は、本発明の実施の形態における半導体装置の断面模式図である。
【００３０】
半導体基板１１０はＳＯＩ（シリコン・オン・インシュレータ）基板であり、ｐ-半導体基板１００上にシリコン酸化膜からなる絶縁層１２６が形成されており、さらにその上にｐ-半導体層１２０が積層されている。
【００３１】
ｐ-半導体層１２０の表面は層間絶縁膜１４０によって覆われており、ｐ-半導体層１２０は、さらにシリコン酸化膜によって埋め込まれた分離溝１２７によって高耐圧ＭＯＳＦＥＴ領域１２０ａと制御回路領域１２０ｂとに電気的に分離されている。
【００３２】
高耐圧ＭＯＳＦＥＴ領域１２０ａには、ｎ-延長ドレイン領域１２５が形成されているとともに、ｎ+ソース領域１２２が形成されている。延長ドレイン領域１２５とソース領域１２２の間にはゲート絶縁膜１１６を介してゲート電極１１２が形成されており、ｐ-半導体層１２０における延長ドレイン領域１２５とソース領域１２２との間の領域は、チャネル領域として機能する。
【００３３】
延長ドレイン領域１２５にはｐ-埋め込み領域１３２が形成されており、この埋め込み領域１３２は、高耐圧ＭＯＳＦＥＴ領域１２０ａにおけるｐ-半導体層１２０と同電位になるように設定されている。
【００３４】
延長ドレイン領域１２５の表面部には、ｎ+ドレインコンタクト領域１２４が形成されており、このドレインコンタクト領域１２４は層間絶縁膜１４０を貫通して延びるドレイン電極１０６と接続されている。
【００３５】
高耐圧ＭＯＳＦＥＴ領域１２０ａでは、さらにｐ+基板コンタクト領域１２１がソース領域１２２と隣接するように形成されており、基板コンタクト領域１２１は高耐圧ＭＯＳＦＥＴ領域１２０ａにおけるｐ-半導体層１２０と電気的に接続されている。
【００３６】
基板コンタクト領域１２１とソース領域１２２とは絶縁膜１４０を貫通して延びるソース電極１０５に接続される。
【００３７】
ソース領域１２２および基板コンタクト領域１２１を覆うようにｐ型アンチパンチスルー領域１２３が形成されており、このアンチパンチスルー領域１２３は、延長ドレイン領域１２５に高電圧が印加された場合に、チャネル領域の方に延びてくる空乏層がソース領域と接触してパンチスルー現象が発生するのを防止する。
【００３８】
制御回路領域１２０ｂには、通常の半導体装置で使用されるものと同じ構造をしたｎ型低耐圧ＭＯＳＦＥＴ１１７とｐ型低耐圧ＭＯＳＦＥＴ１１８がそれぞれ形成されている。
【００３９】
本実施の形態によると、高耐圧ＭＯＳＦＥＴ領域１２０ａと制御回路領域１２０ｂの電位は絶縁層１２６および分離溝１２７によって電気的に完全に分離されているため、高耐圧ＭＯＳＦＥＴ領域１２０ａの電位がマイナスに触れた場合でも制御回路領域１２０ｂの基板電位が影響を受けることはなく安定した動作が可能となる。
【００４０】
図２は、図１に示した上記の半導体装置を用いたスイッチング電源装置の構成を示す図である。
【００４１】
図２に示したスイッチング電源装置において、スイッチング素子１とスイッチング素子１を駆動する制御回路３は同一の半導体チップ２０上に形成されており、半導体チップ２０は、トランスリセット検出端子４２、ソース端子４３、ドレイン端子４１、フィードバック端子４４を備えている。
【００４２】
スイッチング素子１はドレイン端子４１とソース端子４３に接続され、スイッチング素子１のゲート電極には、制御回路３が接続されている。
【００４３】
スイッチング素子１のドレイン−ソース間には共振用容量２が接続されている。スイッチング素子１のドレイン端子４１には、トランス４の一次巻き線４ａが接続され、トランス４の補助巻線４ｂは抵抗２１を介して制御回路３のトランスリセット検出端子４２に接続されている。
【００４４】
トランス４の一次巻線４ａには、商用電源３２を整流するブリッジダイオード３０と入力平滑コンデンサ２５が接続されており、トランス４の二次巻線４ｃには、整流ダイオード２２と出力平滑コンデンサ２３とフォトカプラ等の出力電圧検出回路２４が接続され、出力電圧検出回路２４の出力が半導体チップ２０のフィードバック端子４４に出力される。なお、本実施の形態では、出力電圧検出回路２４として発光素子２４ａと受光素子２４ｂとを組み合わせたフォトカプラを用いた。
【００４５】
以下、本実施の形態におけるスイッチング電源装置の動作について説明する。
【００４６】
図３は本実施の形態におけるスイッチング電源装置の各部の電圧・電流波形のタイミングチャートであり、ＧＡＴＥはスイッチング素子１のゲート電圧、ＶＤＳはスイッチング素子１のソース−ドレイン間電圧、ＩＤＳはスイッチング素子１のソース−ドレイン間電流、ＶＴＲはトランスリセット検出端子４２の入力電圧を示す。
【００４７】
図３の期間（Ｉ）に示すように、スイッチング素子１がオフの間、トランスの一次巻線４ａに電圧が印加されると、補助巻線４ｂにも電圧が発生し、トランスの励磁インダクタとスイッチング素子１に並列接続された共振用容量２によって共振する。その結果、ＶＤＳが変動するが、この信号がトランスリセット検出回路１４に入力され、共振波形の立下りエッジを検出する。
【００４８】
一方、出力電圧検出回路２４の電流信号が、フィードバック端子４４に入力されると、電流／電圧変換回路１０によって電圧信号に切り替えられた後、トランスリセット検出回路１４の出力信号ＶＴＲとともにＡＮＤ回路１２に入力された後、ラッチ回路１３のセットパルスとして入力される。
【００４９】
また、電流／電圧検出回路１０の出力信号は、オン時間設定回路１１にも入力され、オン時間設定回路１１の出力が、ラッチ回路１３のリセットパルスとなる。ラッチ回路１３の出力は、ゲートドライバー１５に入力され、スイッチング素子１のゲートを駆動する。
【００５０】
この制御回路によると、出力電圧検出回路２４の帰還信号により、二次側出力電圧が高い場合には、長いオフ期間を設け、二次側出力電圧が低い場合には、短いオフ期間を設けた後に、トランスリセット検出回路１４により補助巻線４ｂの電圧が落ちきったタイミングで、スイッチング素子１のゲートにオン信号ＶＴＲを出力する。
【００５１】
また、スイッチング素子１のオン期間は、フィードバック端子４４に入力される帰還信号によって制御され、二次側出力電圧が設定値より高い場合には、オン時間を短くし、二次側出力電圧が設定値より低い場合にはオン時間を長くする。
【００５２】
図３の期間（ＩＩ）に示すように、ターンオフの際には、スイッチング素子１に並列接続された共振用容量２によってドレイン電圧ＶＤＳは緩やかに立ち下がり、その後にドレイン電流ＩＤＳが急速に立ち上がる。
【００５３】
このようにして、二次側出力電圧を定電圧に制御しながら、スイッチングロスを極力抑えることができる。
【００５４】
本実施の形態によれば、図２のようなソフトスイッチングを行う部分共振型回路においても、スイッチング素子と制御回路が電気的に分離されているため、スイッチング素子のドレイン電圧がマイナスに振れたとしても制御回路への影響が小さく、それによる誤動作や破壊を防ぐことができる。
【００５５】
なお、本実施の形態では絶縁層１２６としてＳｉＯ2を用いたが、他の絶縁体、例えば、ＳｉＣ等であってもよい。
【００５６】
また、分離溝を埋め込む物質も他の絶縁膜であってもよい。
【産業上の利用可能性】
【００５７】
本発明の半導体装置は、スイッチング素子の電位変動が制御回路に影響を及ぼすのを防止でき、ソフトスイッチングを行うスイッチング電源装置に用いられる半導体装置として有用である。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態における半導体装置の断面模式図
【図２】本発明の実施の形態におけるスイッチング電源装置の構成を示す図
【図３】本発明の実施の形態におけるスイッチング電源装置の各部の電圧・電流波形のタイミングチャート
【図４】従来の技術における半導体装置の断面模式図
【符号の説明】
【００５９】
１  スイッチング素子
２  共振用容量
３  制御回路
４  トランス
４ａ  一次巻線
４ｂ  補助巻線
４ｃ  二次巻線
１０  電流／電圧検出回路
１１  オン時間設定回路
１２  ＡＮＤ回路
１３  ラッチ回路
１４  トランスリセット検出回路
１５  ゲートドライバー
２０  半導体チップ
２２  整流ダイオード
２３  出力平滑コンデンサ
２４  出力電圧検出回路
２５  入力平滑コンデンサ
３０  ブリッジダイオード
３２  商用電源
４１  ドレイン端子
４２  トランスリセット検出端子
４３  ソース端子
４４  フィードバック端子
１００  半導体基板
１０５  ソース電極
１０６  ドレイン電極
１１０  ＳＯＩ基板
１１２  ゲート電極
１１６  ゲート絶縁膜
１１７  ｎ型低耐圧ＭＯＳＦＥＴ
１１８  ｐ型低耐圧ＭＯＳＦＥＴ
１２０  ｐ-半導体層
１２０ａ  高耐圧ＭＯＳＦＥＴ領域
１２０ｂ  制御回路領域
１２１  基板コンタクト領域
１２２  ソース領域
１２３  アンチパンチスルー領域
１２４  ドレインコンタクト領域
１２５  延長ドレイン領域
１２６  絶縁層
１２７  分離溝
１３１  高耐圧ＭＯＳＦＥＴ
１３２  ｐ-埋め込み領域
１４０  層間絶縁膜
【図１】
2006093184.tif 000003
【図２】
2006093184.tif 000004
【図３】
2006093184.tif 000005
【図４】
2006093184.tif 000006