(57)【要約】【課題】  データ・ペイロードを第１のセクタ・フォーマットから第２のセクタ・フォーマットに変換する装置及び方法を提供すること。【解決手段】  本方法は、各々が複数の第１のセクタを含む複数のＤＭＡデータ・ペイロードを形成し、これらのＤＭＡデータ・ペイロードの１つ以上をセクタ・フォーマット変換装置に送信する。次に、本方法は、（ｉ）番目のＤＭＡデータ・ペイロードを複数の第２のセクタの一部又は全部に上書きして（ｉ）番目の変換済みＤＭＡデータ・ペイロードを形成し、その（ｉ）番目の変換済みＤＭＡデータ・ペイロードをデータ・キューに入れ、その（ｉ）番目の変換済みＤＭＡデータ・ペイロードをデータ記憶装置に伝送し、その（ｉ）番目の変換済みＤＭＡデータ・ペイロードを情報記憶媒体に書き込む。【選択図】      図３
2006065856.tif 000002
【特許請求の範囲】
【請求項１】
データ・ペイロードを第１のセクタ・フォーマットから第２のセクタ・フォーマットに変換する方法であって、
第１のセクタ・フォーマットで書き込まれた複数の第１のセクタを含む情報と、デバイス・コントローラと、各々が第２のセクタ・フォーマットを有する複数の第２のセクタを含む情報記憶媒体を備えるデータ記憶装置と、データ・キュー、バッファ、及び不揮発性メモリを備えるセクタ・フォーマット変換装置と、前記セクタ・フォーマット変換装置及び前記デバイス・コントローラを相互接続する通信リンクとを含み、該セクタ・フォーマット変換装置が前記データ記憶装置と相互接続される、情報記憶検索システムを準備するステップと、
電源異常警告時間間隔を設定するステップと、
各々が複数の第１のセクタを含み、各々が開始論理ブロック・アドレス及び終了論理ブロック・アドレスを含む、複数のＤＭＡデータ・ペイロードを形成するステップと、
前記複数のＤＭＡデータ・ペイロードの１つ以上を前記セクタ・フォーマット変換装置に送信するステップと、
前記セクタ・フォーマット変換装置によって、（ｉ）番目のＤＭＡデータ・ペイロードを複数の第２のセクタの一部又は全部に上書きして、（ｉ）番目の変換済みＤＭＡデータ・ペイロードを形成するステップと、
前記（ｉ）番目の変換済みＤＭＡデータ・ペイロードを前記データ・キューに入れるステップと、
前記（ｉ）番目の変換済みＤＭＡデータ・ペイロードを前記データ記憶装置に伝送するステップと、
前記（ｉ）番目の変換済みＤＭＡデータ・ペイロードを前記情報記憶媒体に書き込むステップと、
を含む方法。
【請求項２】
前記１つ以上のＤＭＡデータ・ペイロードを前記バッファに格納するステップと、
前記バッファから前記（ｉ）番目のＤＭＡデータ・ペイロードを検索するステップと、
をさらに含む、請求項１に記載の方法。
【請求項３】
複数のインフライト・インジケータであって、各々が第１の値又は第２の値のいずれかを含み、（ｉ）番目のインフライト・インジケータが前記（ｉ）番目の変換済みＤＭＡデータ・ペイロードに関連付けられた、複数のインフライト・インジケータを準備するステップと、
前記（ｉ）番目の変換済みＤＭＡデータ・ペイロードを前記データ記憶装置に伝送するときに、前記（ｉ）番目のインフライト・インジケータを前記第２の値に設定するステップと、
前記（ｉ）番目の変換済みＤＭＡデータ・ペイロードを前記情報記憶媒体に書き込んだ後に、前記データ記憶装置によって（ｉ）番目の書き込み完了信号を生成するステップと、
前記（ｉ）番目の書き込み完了信号を受けて、前記（ｉ）番目のインフライト・インジケータを前記第１の値にリセットするステップと、
をさらに含む、請求項１に記載の方法。
【請求項４】
前記複数のインフライト・インジケータを構成する複数のフラグを含むマイクロコードを有するセクタ・フォーマット変換装置を準備するステップをさらに含む、請求項３に記載の方法。
【請求項５】
前記複数のインフライト・インジケータを構成する複数のビットを含むマイクロコードを有するセクタ・フォーマット変換装置を準備するステップをさらに含む、請求項３に記載の方法。
【請求項６】
前記リセットするステップは、前記セクタ・フォーマット変換装置によって前記（ｉ）番目のインフライト・インジケータをリセットするステップをさらに含む、請求項３に記載の方法。
【請求項７】
電源異常警告を受信したかどうかを判断するステップと、
電源異常警告を受信した場合には、
前記電源異常警告の時間間隔を開始するステップと、
前記電源異常警告の時間間隔の間に、１つ以上の変換済みＤＭＡデータ・ペイロードを、データ・キューに入れられた（Ｐ）個の変換済みＤＭＡデータ・ペイロードを含む前記データ・キューから前記データ記憶装置に与えるステップと、
前記電源異常警告の時間間隔が終了したかどうかを判断するステップを有効にし、
前記電源異常警告の時間間隔が終了した場合には、
（ｊ）が１より大きいか１に等しく、かつ、（Ｐ）より小さいか（Ｐ）に等しいものとして、（ｊ）番目の変換済みＤＭＡデータ・ペイロードが前記情報記憶媒体に書き込まれたかどうかを判断するステップを有効にし、
前記電源異常警告の時間間隔の終了時に前記（ｊ）番目の変換済みＤＭＡデータ・ペイロードが前記情報記憶媒体に書き込まれていない場合には、
前記（ｊ）番目の変換済みＤＭＡデータ・ペイロードを不揮発性メモリに保存するステップと、
前記情報記憶検索システムへの外部電力を失わせるステップと、
前記情報記憶検索システムへの外部電力を回復させるステップと、
（Ｑ）個の変換済みＤＭＡデータ・ペイロードが外部電力喪失時にインフライトのままであることを判断するステップと、
外部電力の喪失前に前記情報記憶媒体に書き込まれなかった各変換済みＤＭＡデータ・ペイロードを、前記不揮発性メモリから検索するステップと、
外部電力の喪失前に前記情報記憶媒体に書き込まれなかった各変換済みＤＭＡデータ・ペイロードを、前記データ記憶装置に与えるステップを有効にすること、
をさらに含む、請求項３に記載の方法。
【請求項８】
すでに変換済みのＤＭＡデータ・ペイロードを前記データ記憶装置に伝送する間に前記電源異常警告を受信したときに、該伝送を完了するステップと、
伝送された前記すでに変換済みのＤＭＡデータ・ペイロードについてインフライト・インジケータを設定するステップと、
をさらに含む、請求項７に記載の方法。
【請求項９】
前記情報記憶検索システムへの外部電力の回復の際に、（ｋ）番目のインフライト・インジケータが前記第２の値に設定されているかどうかを判断するステップと、
前記（ｋ）番目のインフライト・インジケータが前記第２の値に設定されている場合には、前記不揮発性メモリから（ｋ）番目の変換済みＤＭＡデータ・ペイロードを検索するステップが動作可能であること、
をさらに含む、請求項７に記載の方法。
【請求項１０】
前記第１のセクタ・フォーマットを、５２０バイトのセクタ、５２４バイトのセクタ、及び５２８バイトのセクタからなる群から選択するステップをさらに含む、請求項１に記載の方法。
【請求項１１】
５１２バイトのセクタを含むように前記第２のセクタ・フォーマットを設定するステップをさらに含む、請求項１に記載の方法。
【請求項１２】
前記電源異常警告の時間間隔を約３ミリ秒に等しく設定するステップをさらに含む、請求項１に記載の方法。
【請求項１３】
ＲＡＩＤコントローラを含むデバイス・コントローラを準備するステップをさらに含む、請求項１に記載の方法。
【請求項１４】
Ｓ−ＡＴＡデータ記憶装置を準備するステップをさらに含む、請求項１に記載の方法。
【請求項１５】
前記電源異常警告を受信した後に、４ミリ秒以上の間、前記情報記憶検索システムに対して外部電力を供給するステップをさらに含む、請求項１１に記載の方法。
【請求項１６】
データ・ペイロードを第１のセクタ・フォーマットから第２のセクタ・フォーマットに変換するコンピュータ可読プログラム・コードが配置されたコンピュータ使用可能媒体を備えるシステムであって、前記システムは、第１のセクタ・フォーマットで書き込まれた複数の第１のセクタを含む情報と、デバイス・コントローラと、各々が第２のセクタ・フォーマットを有する複数の第２のセクタを含む情報記憶媒体を備えるデータ記憶装置と、データ・キュー、バッファ、及び不揮発性メモリを備えるセクタ・フォーマット変換装置と、前記セクタ・フォーマット変換装置及び前記デバイス・コントローラを相互接続する通信リンクとを含み、該セクタ・フォーマット変換装置は前記データ記憶装置と相互接続され、前記コンピュータ可読プログラム・コードは、
各々が複数の第１のセクタを含み、各々が開始論理ブロック・アドレス及び終了論理ブロック・アドレスを含む、複数のＤＭＡデータ・ペイロードを形成するステップと、
前記複数のＤＭＡデータ・ペイロードの１つ以上を前記セクタ・フォーマット変換装置に送信するステップと、
前記セクタ・フォーマット変換装置によって、（ｉ）番目のＤＭＡデータ・ペイロードを複数の第２のセクタの一部又は全部に上書きして、（ｉ）番目の変換済みＤＭＡデータ・ペイロードを形成するステップと、
前記（ｉ）番目の変換済みＤＭＡデータ・ペイロードを前記データ・キューに入れるステップと、
前記（ｉ）番目の変換済みＤＭＡデータ・ペイロードを前記データ記憶装置に伝送するステップと、
前記（ｉ）番目の変換済みＤＭＡデータ・ペイロードを前記情報記憶媒体に書き込むステップと、
を実行する一連のコンピュータ可読プログラム・ステップを含むシステム。
【請求項１７】
前記コンピュータ可読プログラム・コードは、
前記１つ以上のＤＭＡデータ・ペイロードを前記バッファに格納するステップと、
前記バッファから前記（ｉ）番目のＤＭＡデータ・ペイロードを検索するステップと、
を実行する一連のコンピュータ可読プログラム・ステップをさらに含む、請求項１６に記載のシステム。
【請求項１８】
前記システムは、各々が第１の値又は第２の値のいずれかを含む複数のインフライト・インジケータをさらに含み、前記コンピュータ可読プログラム・コードは、
（ｉ）番目のインフライト・インジケータを前記（ｉ）番目の変換済みＤＭＡデータ・ペイロードに関連付けるステップと、
前記（ｉ）番目の変換済みＤＭＡデータ・ペイロードを前記データ記憶装置に伝送するときに、前記（ｉ）番目のインフライト・インジケータを前記第２の値に設定するステップと、
前記（ｉ）番目の変換済みＤＭＡデータ・ペイロードを前記情報記憶媒体に書き込んだ後に、前記データ記憶装置によって（ｉ）番目の書き込み完了信号を生成するステップと、
前記（ｉ）番目の書き込み完了信号を受けて、前記（ｉ）番目のインフライト・インジケータを前記第１の値にリセットするステップと、
を実行する一連のコンピュータ可読プログラム・ステップをさらに含む、請求項１６に記載のシステム。
【請求項１９】
前記セクタ・フォーマット変換装置はマイクロコードを含み、前記マイクロコードは複数のフラグを含み、前記複数のフラグは前記複数のインフライト・インジケータを構成する、請求項１８に記載のシステム。
【請求項２０】
前記セクタ・フォーマット変換装置はマイクロコードを含み、前記マイクロコードは複数のビットを含み、前記複数のビットは前記複数のインフライト・インジケータを構成する、請求項１８に記載のシステム。
【請求項２１】
前記コンピュータ可読プログラム・コードは、
電源異常警告を受信したかどうかを判断するステップと、
電源異常警告を受信した場合には、
電源異常警告の時間間隔を取得するステップと、
前記電源異常警告の時間間隔を開始するステップと、
前記電源異常警告の時間間隔の間に、１つ以上の変換済みＤＭＡデータ・ペイロードを、（Ｐ）個の変換済みＤＭＡデータ・ペイロードを含む前記データ・キューから前記データ記憶装置に与えるステップと、
前記電源異常警告の時間間隔が終了したかどうかを判断するステップを有効にし、
前記電源異常警告の時間間隔が終了した場合には、
（ｊ）が１より大きいか１に等しく、かつ、（Ｐ）より小さいか（Ｐ）に等しいものとして、（ｊ）番目の変換済みＤＭＡデータ・ペイロードが前記情報記憶媒体に書き込まれたかどうかを判断するステップを有効にし、
前記電源異常警告の時間間隔の終了時に前記（ｊ）番目の変換済みＤＭＡデータ・ペイロードが前記情報記憶媒体に書き込まれていない場合には、
前記（ｊ）番目の変換済みＤＭＡデータ・ペイロードを不揮発性メモリに保存するステップと、
情報記憶検索システムへの外部電力の回復の際に、外部電力の喪失前に前記情報記憶媒体に書き込まれなかった各変換済みＤＭＡデータ・ペイロードを、前記不揮発性メモリから検索するステップと、
外部電力の喪失前に前記情報記憶媒体に書き込まれなかった各変換済みＤＭＡデータ・ペイロードを、前記データ記憶装置に与えるステップを有効にして、
実行する一連のコンピュータ可読プログラム・ステップをさらに含む、請求項１６に記載のシステム。
【請求項２２】
前記コンピュータ可読プログラム・コードは、
すでに変換済みのＤＭＡデータ・ペイロードを前記データ記憶装置に伝送する間に前記電源異常警告を受信したときに、該伝送を完了するステップと、
伝送された前記すでに変換済みのＤＭＡデータ・ペイロードについてインフライト・インジケータを設定するステップと、
を実行する一連のコンピュータ可読プログラム・ステップをさらに含む、請求項２１に記載のシステム。
【請求項２３】
前記コンピュータ可読プログラム・コードは、
前記情報記憶検索システムへの外部電力の回復の際に、（ｋ）番目のインフライト・インジケータが前記第２の値に設定されているかどうかを判断するステップと、
前記（ｋ）番目のインフライト・インジケータが前記第２の値に設定されている場合には、（ｋ）番目の変換済みＤＭＡデータ・ペイロードを検索するステップと、
を実行する一連のコンピュータ可読プログラム・ステップをさらに含む、請求項２１に記載のシステム。
【請求項２４】
前記コンピュータ可読プログラム・コードは、前記第１のセクタ・フォーマットを、５２０バイトのセクタ、５２４バイトのセクタ、及び５２８バイトのセクタからなる群から選択するステップを実行する一連のコンピュータ可読プログラム・ステップをさらに含む、請求項１６に記載のシステム。
【請求項２５】
前記コンピュータ可読プログラム・コードは、５１２バイトのセクタを含むように前記第２のセクタ・フォーマットを設定するステップを実行する一連のコンピュータ可読プログラム・ステップをさらに含む、請求項１６に記載のシステム。
【請求項２６】
前記コンピュータ可読プログラム・コードは、前記電源異常警告の時間間隔を約３ミリ秒に等しく設定するステップを実行する一連のコンピュータ可読プログラム・ステップをさらに含む、請求項１６に記載のシステム。
【請求項２７】
前記デバイス・コントローラはＲＡＩＤコントローラを含む、請求項１６に記載のシステム。
【請求項２８】
前記データ記憶装置はＳ−ＡＴＡ装置を含む、請求項１６に記載のシステム。
【請求項２９】
第１のセクタ・フォーマットで書き込まれた複数の第１のセクタを含む情報と、デバイス・コントローラと、各々が第２のセクタ・フォーマットを有する複数の第２のセクタを含む情報記憶媒体を備えるデータ記憶装置と、データ・キュー、バッファ、及び不揮発性メモリを備えるセクタ・フォーマット変換装置と、前記セクタ・フォーマット変換装置及び前記デバイス・コントローラを相互接続する通信リンクとを含み、該セクタ・フォーマット変換装置が前記データ記憶装置と相互接続される情報記憶検索システムにおいて、データ・ペイロードを第１のセクタ・フォーマットから第２のセクタ・フォーマットに変換するコンピュータ可読プログラム・コードが組み込まれた、プログラム可能コンピュータ・プロセッサで使用可能なコンピュータ・プログラムであって、
各々が複数の第１のセクタを含み、各々が開始論理ブロック・アドレス及び終了論理ブロック・アドレスを含む、複数のＤＭＡデータ・ペイロードを形成する動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
前記複数のＤＭＡデータ・ペイロードの１つ以上を前記セクタ・フォーマット変換装置に送信する動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
前記セクタ・フォーマット変換装置によって、（ｉ）番目のＤＭＡデータ・ペイロードを複数の第２のセクタの一部又は全部に上書きして、（ｉ）番目の変換済みＤＭＡデータ・ペイロードを形成する動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
前記（ｉ）番目の変換済みＤＭＡデータ・ペイロードを前記データ・キューに入れる動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
前記（ｉ）番目の変換済みＤＭＡデータ・ペイロードを前記データ記憶装置に伝送する動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
前記（ｉ）番目の変換済みＤＭＡデータ・ペイロードを前記情報記憶媒体に書き込む動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
を含むコンピュータ・プログラム。
【請求項３０】
前記１つ以上のＤＭＡデータ・ペイロードを前記バッファに格納する動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
前記バッファから前記（ｉ）番目のＤＭＡデータ・ペイロードを検索する動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
をさらに含む、請求項２９に記載のコンピュータ・プログラム。
【請求項３１】
前記コンピュータ・プログラムは、各々が第１の値又は第２の値のいずれかを含む複数のインフライト・インジケータをさらに含み、
（ｉ）番目のインフライト・インジケータを前記（ｉ）番目の変換済みＤＭＡデータ・ペイロードに関連付ける動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
前記（ｉ）番目の変換済みＤＭＡデータ・ペイロードを前記データ記憶装置に伝送するときに、前記（ｉ）番目のインフライト・インジケータを前記第２の値に設定する動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
前記（ｉ）番目の変換済みＤＭＡデータ・ペイロードを前記情報記憶媒体に書き込んだ後に、前記データ記憶装置によって（ｉ）番目の書き込み完了信号を生成する動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
前記（ｉ）番目の書き込み完了信号を受けて、前記（ｉ）番目のインフライト・インジケータを前記第１の値にリセットする動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
をさらに含む、請求項２９に記載のコンピュータ・プログラム。
【請求項３２】
前記セクタ・フォーマット変換装置はマイクロコードを含み、前記マイクロコードは複数のフラグを含み、前記複数のフラグは前記複数のインフライト・インジケータを構成する、請求項３１に記載のコンピュータ・プログラム。
【請求項３３】
前記セクタ・フォーマット変換装置はマイクロコードを含み、前記マイクロコードは複数のビットを含み、前記複数のビットは前記複数のインフライト・インジケータを構成する、請求項３１に記載のコンピュータ・プログラム。
【請求項３４】
電源異常警告を受信したかどうかを判断する動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
電源異常警告を受信した場合には、
電源異常警告の時間間隔を取得し、
前記電源異常警告の時間間隔を開始し、
前記電源異常警告の時間間隔の間に、１つ以上の変換済みＤＭＡデータ・ペイロードを、（Ｐ）個の変換済みＤＭＡデータ・ペイロードを含む前記データ・キューから前記データ記憶装置に与え、
前記電源異常警告の時間間隔が終了したかどうかを判断する、
動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
前記電源異常警告の時間間隔が終了した場合には、
（ｊ）が１より大きいか１に等しく、かつ、（Ｐ）より小さいか（Ｐ）に等しいものとして、（ｊ）番目の変換済みＤＭＡデータ・ペイロードが前記情報記憶媒体に書き込まれたかどうかを判断する動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
前記電源異常警告の時間間隔の終了時に前記（ｊ）番目の変換済みＤＭＡデータ・ペイロードが前記情報記憶媒体に書き込まれていない場合には、
前記（ｊ）番目の変換済みＤＭＡデータ・ペイロードを不揮発性メモリに保存する動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
外部電力の回復後に、外部電力の喪失前に前記情報記憶媒体に書き込まれなかった各変換済みＤＭＡデータ・ペイロードを、前記不揮発性メモリから検索する動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
外部電力の喪失前に前記情報記憶媒体に書き込まれなかった各変換済みＤＭＡデータ・ペイロードを前記データ記憶装置に与える動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
をさらに含む、請求項２９に記載のコンピュータ・プログラム。
【請求項３５】
すでに変換済みのＤＭＡデータ・ペイロードを前記データ記憶装置に伝送する間に前記電源異常警告を受信したときに該伝送を完了する動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
伝送された前記すでに変換済みのＤＭＡデータ・ペイロードについてインフライト・インジケータを設定する動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
をさらに含む、請求項３４に記載のコンピュータ・プログラム。
【請求項３６】
情報記憶検索システムに対する外部電力の回復後に、（ｋ）番目のインフライト・インジケータが前記第２の値に設定されているかどうかを判断する動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
前記（ｋ）番目のインフライト・インジケータが前記第２の値に設定されている場合には、（ｋ）番目の変換済みＤＭＡデータ・ペイロードを検索する動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードと、
をさらに含む、請求項３４に記載のコンピュータ・プログラム。
【請求項３７】
前記第１のセクタ・フォーマットを、５２０バイトのセクタ、５２４バイトのセクタ、及び５２８バイトのセクタからなる群から選択する動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードをさらに含む、請求項２９に記載のコンピュータ・プログラム。
【請求項３８】
前記第２のセクタ・フォーマットを５１２バイトのセクタを含むように設定する動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードをさらに含む、請求項２９に記載のコンピュータ・プログラム。
【請求項３９】
前記電源異常警告の時間間隔を約４ミリ秒に等しく設定する動作を前記プログラム可能コンピュータ・プロセッサが行うようにするコンピュータ可読プログラム・コードをさらに含む、請求項２９に記載のコンピュータ・プログラム。
【請求項４０】
前記デバイス・コントローラはＲＡＩＤコントローラを含む、請求項２９に記載のコンピュータ・プログラム。
【請求項４１】
前記データ記憶装置はＳ−ＡＴＡ装置を含む、請求項２９に記載のコンピュータ・プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、停電時に、データ保全性を保持しながら、データ・ペイロード（有効搭載量）を第１のセクタ・フォーマットから第２のセクタ・フォーマットに変換するための装置及び方法に関する。
【背景技術】
【０００２】
１つ以上のホスト・コンピュータ・システムによって提供される情報を格納するために、データ記憶検索システムが用いられる。こうしたデータ記憶検索システムは、情報を１つ以上の二次記憶装置に書き込む要求と、これらの１つ以上の二次記憶装置から情報を検索する要求とを受信する。書き込み要求を受信すると、システムは、ホスト・コンピュータから受信した情報をデータ・キャッシュに格納する。ある実施形態においては、その情報の複製も不揮発性記憶装置に格納される。読み取り要求を受信すると、システムは、１つ以上の二次記憶装置から情報を呼び戻し、その情報をデータ・キャッシュに移動させる。このように、システムは、記憶装置との間で、及びデータ・キャッシュとの間で、連続的に情報を移動させている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、データ・キャッシュに配置されたデータが第１のセクタ・フォーマットで書き込まれ、１つ以上の記憶装置に配置されたデータが第２のセクタ・フォーマットで書き込まれる場合には、該データ・キャッシュと該１つ以上記憶装置との間にセクタ・フォーマット変換装置が必要となる。本出願人は、停電イベント時に、データ保全性を保持しながら、データ・ペイロードを第１のセクタ・フォーマットから第２のセクタ・フォーマットに変換するセクタ・フォーマット変換装置及びその装置を用いる方法が必要であることを見出した。本出願人の装置及び方法は、停電イベント時に、データ保全性を保持しながら、データ・ペイロードを第１のセクタ・フォーマットから第２のセクタ・フォーマットに変換する。ある実施形態においては、本出願人の装置及び方法は、ＳＦＦ−８０４５仕様の電源異常警告（Ｐｏｗｅｒ  Ｆａｉｌｕｒｅ  Ｗａｒｎｉｎｇ）プロトコルに準拠するものである。
【課題を解決するための手段】
【０００４】
本出願人の発明は、停電時に、データ保全性を保持しながら、データ・ペイロードを第１のセクタ・フォーマットから第２のセクタ・フォーマットに変換する装置及び方法を含む。本方法は、第１のセクタ・フォーマットで書き込まれた複数の第１のセクタを含む情報と、デバイス・コントローラと、各々が第２のセクタ・フォーマットを有する複数の第２のセクタを含む情報記憶媒体を備えるデータ記憶装置と、データ・キュー、バッファ、及び不揮発性メモリを備えるセクタ・フォーマット変換装置と、該セクタ・フォーマット変換装置及び該デバイス・コントローラを相互接続する通信リンクとを含み、該セクタ・フォーマット変換装置が前記データ記憶装置と相互接続された情報記憶検索システムを提供する。
【０００５】
本方法はさらに、電源異常警告の時間間隔を設定し、各々が複数の第１のセクタを含み、かつ、各々が開始論理ブロック・アドレス及び終了論理ブロック・アドレスを含む、複数のＤＭＡデータ・ペイロードを形成し、それらのＤＭＡデータ・ペイロードの１つ以上をセクタ・フォーマット変換装置に送信する。
【０００６】
次に、本方法は、（ｉ）番目のＤＭＡデータ・ペイロードを複数の第２のセクタの一部又は全部に上書きして（ｉ）番目の変換済みＤＭＡデータ・ペイロードを形成し、該（ｉ）番目の変換済みＤＭＡデータ・ペイロードをデータ・キューに入れ、該（ｉ）番目の変換済みＤＭＡデータ・ペイロードをデータ記憶装置に伝送し、該（ｉ）番目の変換済みＤＭＡデータ・ペイロードを情報記憶媒体に書き込む。
【発明を実施するための最良の形態】
【０００７】
本発明は、同様の参照番号が同様の要素を表すのに用いられる図面と併せて以下の詳細な説明を読むことによって、より良く理解されるであろう。
【０００８】
本発明は、以下の説明において、同様の番号が同じ又は類似の要素を表す図を参照して、好ましい実施形態に関して説明される。本発明は、２つのクラスタと、複数のホスト・アダプタと、複数の装置アダプタと、データ・キャッシュとを含む情報記憶検索システムにおいて実施されるものとして説明されることになる。しかしながら、停電時にデータ保全性を保持する本出願人の方法についての以下の説明は、本出願人の発明をデータ処理用途に限定することを意図するものではなく、本明細書の発明は、セクタ・フォーマット変換一般に適用することができる。
【０００９】
ここで図１を参照すると、情報記憶検索システム１００は、通信リンク３９５を介してホスト・コンピュータ３９０と通信することができる。図１の例示的な実施形態は、単一のホスト・コンピュータを示す。他の実施形態においては、本出願人の情報記憶検索システムは、複数のホスト・コンピュータと通信することができる。
【００１０】
ホスト・コンピュータ３９０は、Ｗｉｎｄｏｗｓ（Ｒ）、ＡＩＸ（Ｒ）、Ｕｎｉｘ（Ｒ）、ＭＶＳ（Ｒ）、ＬＩＮＵＸ（Ｒ）などといったオペレーティング・システムを含む、メインフレーム、パーソナル・コンピュータ、ワークステーション、及びそれらの組み合わせなどのコンピュータ・システムを含む。（Ｗｉｎｄｏｗｓは、マイクロソフト社の商標であり、ＡＩＸ及びＭＶＳはＩＢＭ社の商標であり、ＵＮＩＸは、Ｏｐｅｎ  Ｇｒｏｕｐによって独占的にライセンスされた米国及び他の国における商標である。）ある実施形態においては、ホスト・コンピュータ３９０はさらに、記憶管理プログラムを含む。ホスト・コンピュータ３９０の記憶管理プログラムは、データ記憶検索システムに対するデータの転送を管理する技術分野において知られている、ＩＢＭ  ＭＶＳオペレーティング・システムに実装されるＩＢＭ  ＤＦＳＭＳなどの記憶管理型プログラムの機能を含むことができる。
【００１１】
ある実施形態においては、本出願人の情報記憶検索システム１００は、４つのホスト・ベイ１０１、１０６、１１１、及び１１６に配置される複数のホスト・アダプタ１０２〜１０５、１０７〜１１０、１１２〜１１５、及び、１１７〜１２０を含む。他の実施形態においては、本出願人の情報記憶検索システムは、１６未満のホスト・アダプタを含む。本出願人のシステムのいずれかの実施形態において配置されるホスト・アダプタの数にかかわらず、これらのホスト・アダプタの各々は、中央処理／キャッシュ要素１３０及び１４０の両方に等しくアクセスする共有リソースを備える。各々のホスト・アダプタは、１つ以上のファイバー・チャネル（Ｆｉｂｒｅ  Ｃｈａｎｎｅｌ）ポート、１つ以上のＦＩＣＯＮ（Ｒ）ポート、１つ以上のＥＳＣＯＮ（Ｒ）ポート、又は、１つ以上のＳＣＳＩポートを備えることができる。各々のホスト・アダプタは、各々のクラスタがあらゆるホスト・アダプタからのＩ／Ｏを処理できるように、相互接続バス１２１を介して両方のクラスタに接続される。
【００１２】
プロセッサ部１３０はプロセッサ１３２及びキャッシュ１３４を含む。ある実施形態においては、プロセッサ部１３０はさらに、メモリ１３３を含む。ある実施形態においては、メモリ装置１３３はランダム・アクセス・メモリを含む。ある実施形態においては、メモリ装置１３３は不揮発性メモリを含む。
【００１３】
プロセッサ部１４０はプロセッサ１４２及びキャッシュ１４４を含む。ある実施形態においては、プロセッサ部１４０はさらに、メモリ１４３を含む。ある実施形態においては、メモリ装置１４３はランダム・アクセス・メモリを含む。ある実施形態においては、メモリ装置１４３は不揮発性メモリを含む。
【００１４】
Ｉ／Ｏ部１６０は、装置アダプタ１６５、１６６、１６７、及び１６８などの複数の装置アダプタを含む。さらに、Ｉ／Ｏ部１７０は、装置アダプタ１７５、１７６、１７７、及び１７８などの複数の装置アダプタを含む。
【００１５】
本出願人のシステムのある実施形態においては、１つ以上のホスト・アダプタ、プロセッサ部１３０、及び、１つ以上の装置アダプタは、本出願人の情報記憶検索システムに配置される単一のカード上に一つにまとめられる。同様に、ある実施形態においては、１つ以上のホスト・アダプタ、プロセッサ部１４０、及び、１つ以上の装置アダプタは、本出願人の情報記憶検索システムに配置される別のカード上に配置される。これらの実施形態においては、本出願人のシステム１００は、複数のデータ記憶装置と相互接続される２つのカードを含む。
【００１６】
図１の例示的な実施形態においては、１６のデータ記憶装置が、２つのアレイ、すなわちアレイ「Ａ」及びアレイ「Ｂ」に編成される。図１の例示的な実施形態は、２つの記憶装置アレイを示す。他の実施形態においては、本出願人の情報記憶検索システムは、３つ以上の記憶装置アレイを含む。各々の記憶装置アレイは、ホスト・コンピュータからは１つ以上の論理装置のように見える。
【００１７】
ある実施形態においては、データ記憶装置の１つ以上は、複数のハード・ディスク・ドライブ・ユニットを含む。図１の例示的な実施形態においては、ディスク・アレイ「Ａ」は、ディスク・ドライブ１８１、１８２、１８３、１９１、１９２、１９３、及び１９４を含む。ディスク・アレイ「Ｂ」は、ディスク・ドライブ１８５、１８６、１８７、１８８、１９６、１９７、及び１９８を含む。ある実施形態においては、アレイ「Ａ」及び「Ｂ」は、ＲＡＩＤプロトコルを利用する。ある実施形態において、アレイがＲＡＩＤによって構成されない場合には、アレイ「Ａ」及び「Ｂ」は、ＪＢＯＤアレイ、すなわち「Ｊｕｓｔ  ａ  Ｂｕｎｃｈ  Ｏｆ  Ｄｉｓｋｓ」と呼ばれることがあるものを構成する。当業者であれば分かるように、ＲＡＩＤ（Ｒｅｄｕｎｄａｎｃｙ  Ａｒｒａｙ  ｏｆ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｄｉｓｋｓ）列（ｒａｎｋ）は、単一の大きなドライブに勝る性能、容量、及び／又は信頼性を獲得するために、アレイ状のディスク・ドライブとして構成された独立ディスク・ドライブを含む。
【００１８】
図１の例示的な実施形態は、２つの記憶装置アレイを示す。他の実施形態においては、本出願人のシステムは、単一の記憶装置アレイを含む。さらに他の実施形態においては、本出願人のシステムは、３つ以上の記憶装置アレイを含む。
【００１９】
ここで図２を参照すると、本出願人の情報記憶検索システムに用いられるデータ記憶媒体、例えば複数のハード・ディスクにかかわらず、これらの記憶媒体の１つ以上を含む各々のデータ記憶装置は、通信リンク２１５によってデバイス・コントローラ２１０に相互接続される。ある実施形態においては、デバイス・コントローラ２１０はプロセッサ２１２及びメモリ２１４を含む。ある実施形態においては、メモリ２１４は不揮発性メモリを含む。
【００２０】
ある実施形態においては、デバイス・コントローラ２１０は、例えば装置アダプタ１６５（図１）などの装置アダプタを含む。ある実施形態においては、デバイス・コントローラ２１０はＲＡＩＤコントローラを含む。ある実施形態においては、通信リンク２１５は、ファイバー・チャネル・アービトレーテッド・ループ（Ｆｉｂｒｅ  Ｃｈａｎｎｅｌ  Ａｒｂｉｔｒａｔｅｄ  Ｌｏｏｐ）を含む。図２の例示的な実施形態においては、通信リンク２１５は、リンク・セグメント２２５、２４５、２６５、及び２８５を含む。
【００２１】
図２に示されるループ構造は、本出願人のシステムの１つの実施形態を構成する。他の実施形態においては、リンク２１５は、スイッチ・ファブリック（ｓｗｉｔｃｈｅｄ  ｆａｂｒｉｃ）、又は、スイッチ・トポロジーとループ・トポロジーとの組み合わせを含む。他の実施形態においては、リンク２１５は、デバイス・コントローラ２１０が２つのＦＣ−ＡＬループに接続されるスイッチの二重ＦＣ−ＡＬループを含む。各々のループは、１つ以上のファイバー・チャネル・スイッチを含む。変換装置２２０、２４０などは、各々のループ上のスイッチにポイントツーポイントで接続する。他の実施形態においては、各々のループは、多数のポイントツーポイント装置が各々のループ上に現れるようにする切り換え機能を実行する単一の変換装置を含む。
【００２２】
いくつかの実施形態においては、変換装置は、第１のセクタ・フォーマットから第２のセクタ・フォーマットへのセクタ・サイズ変換（「セクタ・サイズ変換」）を実行する要素を含み、この場合は、通信プロトコルは、該第１のセクタ・フォーマット及び第２のセクタ・フォーマットについて同一である。他の実施形態においては、変換装置は、「セクタ・サイズ変換」と、第１の通信プロトコルから第２の通信プロトコルへの変換（「プロトコル変換」）との両方を実行する要素を含む。いくつかの実施形態においては、第１の通信プロトコルはファイバー・チャネル・プロトコル（Ｆｉｂｒｅ  Ｃｈａｎｎｅｌ  Ｐｒｏｔｏｃｏｌ）であり、第２の通信プロトコルはシリアルＡＴＡ（Ｓｅｒｉａｌ  ＡＴＡ）又はＡＴＡである。他の実施形態においては、第１の通信プロトコルはシリアル・アタッチドＳＣＳＩ（Ｓｅｒｉａｌ  Ａｔｔａｃｈｅｄ  ＳＣＳＩ）であり、第２の通信プロトコルはシリアルＡＴＡ又はＡＴＡである。
【００２３】
すべての実施形態において、本出願人のセクタ・フォーマット変換装置は、セクタ・サイズ変換が可能である。ある実施形態においては、本出願人のセクタ・フォーマット変換装置は、プロトコル変換も可能である。本明細書では、セクタ・フォーマット変換装置に対する言及には、セクタ・フォーマット変換が可能な装置、並びに、セクタ・フォーマット変換及びプロトコル変換が可能な装置をも含む。
【００２４】
各々の記憶装置は、装置２２０、２４０、２６０、及び２８０などのセクタ・フォーマット変換装置によって通信リンク２１５に相互接続され、該セクタ・フォーマット変換装置は、それぞれ記憶装置２３０、２５０、２７０、及び２９０を通信ループ２１５に相互接続する。セクタ・フォーマット変換装置２２０は、通信リンク２３２によって記憶装置２３０をループ２１５に相互接続する。
【００２５】
通信リンク２２５は、セクタ・フォーマット変換装置２２０及びセクタ・フォーマット変換装置２４０を相互接続する。セクタ・フォーマット変換装置２４０は、通信リンク２５２によって記憶装置２５０をループ２１５に相互接続する。通信リンク２４５は、セクタ・フォーマット変換装置２４０及びセクタ・フォーマット変換装置２６０を相互接続する。セクタ・フォーマット変換装置２６０は、通信リンク２７２によって記憶装置２７０をループ２１５に相互接続する。
【００２６】
通信リンク２６５は、セクタ・フォーマット変換装置２６０及びセクタ・フォーマット変換装置２８０を相互接続する。セクタ・フォーマット変換装置２８０は、通信リンク２９２によって記憶装置２９０をループ２１５に相互接続する。通信リンク２８５は、セクタ・フォーマット変換装置２８０及び通信ループ２１５を相互接続する。通信リンク２３２、２５２、２７２、及び２９２は個々に、ＡＴＡ又はＳ−ＡＴＡなどの固有の（ｎａｔｉｖｅ）ドライブ・ラインから選択される。各々のセクタ・フォーマット変換装置は、データ・バッファ２２２、２４２、２６２、及び２８２などのデータ・バッファを含む。各々のセクタ・フォーマット変換装置はさらに、プロセッサ２２４、２４４、２６４、及び２８４などのプロセッサを含む。各々のセクタ・フォーマット変換装置はさらに、永続メモリ２２６、２４６、２６６、及び２８６などの永続メモリを含む。本出願人は、永続メモリを、不揮発性メモリ、すなわち、外部電力の喪失にも生き残るメモリの意味で用いる。ある実施形態においては、不揮発性メモリ装置２２６、２４６、２６６、及び２８６の各々は、個々に、１つ以上のＥＥＰＲＯＭ（電気的消却・プログラム可能読取専用メモリ）、１つ以上のフラッシュ・メモリ、バッテリ・バックアップＲＡＭ、ハード・ディスク・ドライブ、及びそれらの組み合わせなどを含むグループから選択される。ある実施形態においては、各々のセクタ・フォーマット変換装置はさらに、データ・キュー２２８、２４８、２６８、及び２８８などのデータ・キューを含む。
【００２７】
ある実施形態においては、１つ以上のホスト・コンピュータから受信したデータは、最初は、システム１００（図１）などの本出願人の情報記憶検索システムに配置された、例えばデータ・キャッシュ１３４（図１）などのデータ・キャッシュに書き込まれる。ある実施形態においては、そのデータは、第１のセクタ・フォーマットを用いてデータ・キャッシュに書き込まれる。ある実施形態においては、ホスト・コンピュータは、ディスクの固有セクタ・サイズ以外のセクタ・サイズを用いるリンク３９５上のブロック・ストレージ・プロトコルを利用して、データを記憶サブシステムに書き込む。他の実施形態においては、記憶サブシステムは、ホストによって書き込まれたデータに独自のデータを追加して、独自のセクタ・サイズを生成する。これは、ホストがＳＣＳＩのようなブロック化ベースのプロトコルを用いている場合には、セクタの先頭にデータを付加すること及び／又はセクタの末尾にデータを付加することによって、あるいは、ｚＳｅｒｉｅｓ（Ｒ）システムで用いられるＥＣＫＤデータ・フォーマットなどのレコード・ベースのデータを固定長ブロック・セクタに分割することによって、行われる。
【００２８】
ある実施形態においては、その第１のセクタ・フォーマットは、セクタあたり５２０バイトのデータを含む。ある実施形態においては、その第１のセクタ・フォーマットは、セクタあたり５２４バイトのデータを含む。ある実施形態においては、その第１のセクタ・フォーマットは、セクタあたり５２８バイトのデータを含む。本出願人の方法のある実施形態においては、１つ以上の接続された記憶装置にデータを準備する前に、データを上述の第１のセクタ・フォーマットから第２のセクタ・フォーマットに変換する。ある実施形態においては、その第２のセクタ・フォーマットは、セクタあたり５１２バイトのデータを含む。
【００２９】
図３は、データを第１のセクタ・フォーマットから第２のセクタ・フォーマットに変換する本出願人の方法のステップの概要を示す。ステップ３１０において、本出願人の方法は、（Ｎ）個の第１のセクタを含む直接メモリ・アクセス（ｄｉｒｅｃｔ  ｍｅｍｏｒｙ  ａｃｃｅｓｓ）（「ＤＭＡ」）データ・ペイロードを準備する。本出願人は、「第１のセクタ」を、第１のセクタ・フォーマットで書き込まれたデータを含むセクタの意味で用いる。ある実施形態においては、その第１のセクタ・フォーマットは、５２０バイトのセクタを含む。他の実施形態においては、その第１のセクタ・フォーマットは、５２４バイトのセクタを含む。さらに他の実施形態においては、その第１のセクタ・フォーマットは、５２８バイトのセクタを含む。
【００３０】
ある実施形態においては、（Ｎ）個の第１のセクタを含むＤＭＡデータ・ペイロードは、例えばホスト・コンピュータ３９０（図１）などの１つ以上のホスト・コンピュータによって、例えばシステム１００（図１）などの情報記憶検索システムに配置される装置２２０（図２）などのセクタ・フォーマット変換装置に準備される。ある実施形態においては、（Ｎ）個の第１のセクタを含むＤＭＡデータ・ペイロードは、例えばシステム１００（図１）などの情報記憶検索システム内に配置される、例えばデータ・キャッシュ１３４（図１、図２）などのデータ・キャッシュから、同じ情報記憶検索システムに配置される装置２２０（図２）などのセクタ・フォーマット変換装置に与えられる。
【００３１】
ステップ３２０において、本出願人の方法は、（Ｎ）個の第１のセクタを含むＤＭＡデータ・ペイロードを、（Ｍ）個の第２のセクタを含む変換済みＤＭＡデータ・ペイロードに変換する。本出願人は、「第２のセクタ」を、第２のセクタ・フォーマットで書き込まれたデータを含むセクタの意味で用いる。ある実施形態においては、その第２のセクタ・フォーマットは、５１２バイトのセクタを含む。ある実施形態においては、ステップ３２０は、装置２２０（図２）などのセクタ・フォーマット変換装置によって実行される。当業者であれば、第１のセクタ・フォーマットがセクタあたり（Ｘ）バイトを含み、第２のセクタ・フォーマットがセクタあたり（Ｙ）バイトを含み、（Ｘ）が（Ｙ）より大きい場合には、（Ｎ）は（Ｍ）より小さいことが分かるであろう。逆に、（Ｘ）が（Ｙ）より小さい場合には、（Ｎ）は（Ｍ）より大きい。
【００３２】
ある実施形態においては、本出願人の方法は、ステップ３２０において、ステップ３１０において準備されたＤＭＡデータ・ペイロードを、第１のセクタ・フォーマットから、第２のセクタ・フォーマットで書き込まれたデータを含む変換済みＤＭＡデータ・ペイロードに変換する。ある実施形態においては、ステップ３２０は、上書き動作を用いて変換済みＤＭＡデータ・ペイロードを形成する。
【００３３】
ここで図３及び図５を参照すると、ステップ３１０において、本出願人の方法は、全部でＡ＋１個の連続する第１のセクタに書き込まれたデータを含む親ＤＭＡデータ・ペイロード、すなわちＤＭＡデータ・ペイロード５１０を準備する。連続する第１のセクタを準備することによって、さらに、親ＤＭＡデータ・ペイロードを正確に構築するための順序依存性データが準備される。親ＤＭＡデータ・ペイロードを構成するこのデータは、データ・キャッシュ上にあるか、ホスト・コンピュータ内にあるか、又は、前述の動作で生成される場合がある。
【００３４】
ステップ３２０において、本出願人の方法は、ステップ３１０において受信した親ＤＭＡデータ・ペイロードを複数の連続する第２のセクタに上書きして、変換済みＤＭＡデータ・ペイロード５４０を形成する。ステップ３２０において、本出願人の方法は、ＤＭＡデータ・ペイロード５１０を複数の連続する第２のセクタに上書きして変換済みＤＭＡデータ・ペイロード５４０を形成する前に、開始第２のセクタ、すなわちセクタ５５０と、終了第２のセクタ、すなわちセクタ５６０とのみを事前取り出し（プリフェッチ）をし、読み込む。ある実施形態においては、ステップ３２０は、装置２２０（図２）などのセクタ・フォーマット変換装置によって実行される。
【００３５】
以下の実施例１は、当業者に対して、本発明をどのように構成し、使用するかをさらに示し、本発明の現在の好ましい実施形態を特定するように提示される。しかしながら、この例は、特許請求の範囲によってのみ定められる本発明の範囲に限定するように意図されるものではない。
【実施例１】
【００３６】
この実施例１においては、ＤＭＡデータ・ペイロード５１０は、約８．４キロバイトのデータを含む。さらにこの実施例においては、第１のセクタ・フォーマットは、セクタあたり約５２４バイトを含む。次に、この実施例１においては、ＤＭＡデータ・ペイロード５１０は約１６の第１のセクタを含み、すなわち図５における「Ａ」は１５に等しい。ＤＭＡデータ・ペイロード５１０は、（ｉ）番目の第１のセクタ、すなわち、第１のセクタ・フォーマットで書き込まれたセクタ５２０で始まり、（ｉ）＋１５番目の第１のセクタ、すなわち、第１のセクタ・フォーマットで書き込まれたセクタ５３０で終わる。
【００３７】
この実施例１においては、第２のセクタ・フォーマットは、セクタあたり約５１２バイトを含む。さらにこの実施例においては、変換済みＤＭＡデータ・ペイロード５４０は、約８．４キロバイトのデータを含む。したがって、この実施例１においては、変換済みＤＭＡデータ・ペイロード５４０は、約１６．４の連続する第２のセクタを含む。このように、この実施例１においては、変換済みＤＭＡデータ・ペイロード５４０は、第２のセクタ・フォーマットで書き込まれた（ｊ）番目のセクタ、すなわちセクタ５５０で始まり、１７番目の連続する第２のセクタ、すなわちセクタ５６０まで及ぶ。
【００３８】
この実施例を用いて、再び図５の例示的な実施形態を参照すると、変換済みＤＭＡデータ・ペイロード５４０が開始する（ｊ）番目の第２のセクタ、すなわちセクタ５５０は、２つのデータ部、すなわちデータ部５５２及びデータ部５５４を含む。データ部５５２は、「古い」データ、すなわち以前にセクタ５５０に書き込まれたデータを含む。データ部５５４は、ＤＭＡデータ・ペイロード５４０の開始部としてセクタ５５０に書き込まれた「新しい」データを含む。
【００３９】
同様に、再び図５の例示的な実施形態を参照すると、変換済みＤＭＡデータ・ペイロード５４０が終わる（ｊ）＋１６番目の第２のセクタ、すなわちセクタ５６０は、２つのデータ部、すなわちデータ部５６２及びデータ部５６４を含む。データ部５６２はセクタ５６０に書き込まれた「新しい」データを含み、データ部５６４は、「古い」データ、すなわち、ＤＭＡデータ・ペイロード５４０の終了部として以前にセクタ５６０に書き込まれたデータを含む。
【００４０】
いかなるデータ記憶検索システムも同様に、ホストの動作から見て矛盾しないように格納データを維持することが要求される。動作の順番は、データがホストによってデータ記憶検索システムに書き込まれる順序で記憶装置に適用されるように維持されなければならない。したがって、ＤＭＡデータ・ペイロードの形成に用いられる「古い」データは、以前に形成されたエンキュー（待ち行列に入れる）動作によってどういったデータが記憶装置に書き込まれることになるかを考慮し、ホストから見たデータの一貫性を維持するために、適切なデータ（以前のエンキュー動作によるデータ、又は記憶装置から取り出されるデータ）を使用しなければならない。
【００４１】
再び図３を参照すると、ステップ３３０において、本出願人の方法は、ステップ３２０において形成された変換済みＤＭＡデータ・ペイロードを、記憶装置２３０（図２）などの対象記憶装置に準備する。ステップ３４０において、対象記憶装置は、変換済みＤＭＡデータ・ペイロードを、データ記憶装置内に配置された記憶媒体に第２のセクタ・フォーマットで書き込む。
【００４２】
ある実施形態においては、ステップ３１０のＤＭＡデータ・ペイロードは、装置２２０などのセクタ・フォーマット変換装置によって受信され、そのセクタ・フォーマット変換装置内に配置された、バッファ２２２などのバッファに格納される。ある実施形態においては、ステップ３３０において、変換済みＤＭＡデータ・ペイロードは、ステップ３２０のセクタ変換と実質的に同時に記憶装置に準備される。他の実施形態においては、変換済みＤＭＡデータ・ペイロードは、後で記憶装置に伝送するためにキューに入れられる。
【００４３】
ある実施形態においては、図３の方法は、図４に示されるステップを用いて実施される。ステップ４１０において、本出願人の方法は、複数の連続する第１のセクタを含む、例えばＤＭＡデータ・ペイロード５１０（図５）などのＤＭＡデータ・ペイロードを準備する。
【００４４】
ある実施形態においては、ステップ４１０において、コントローラ２１０（図２）などのコントローラが、データ・キャッシュ１３４（図１、図２）から通信リンク２０５を介して、（ｉ）番目から（ｉ）＋Ａ番目までの第１のセクタを検索する。当業者であれば分かるように、その複数の第１のセクタの各々は、そのデータ・キャッシュ上に、開始及び終了論理ブロック・アドレス（Ｌｏｇｉｃａｌ  Ｂｌｏｃｋ  Ａｄｄｒｅｓｓ）を有する。さらにステップ４１０において、コントローラ２１０（図２）などのコントローラは、その複数の第１のセクタをセクタ・フォーマット変換装置に準備する。ある実施形態においては、受信側のセクタ・フォーマット変換装置は、ＤＭＡデータ・ペイロードを、例えばバッファ２２２（図２）などのバッファに格納する。
【００４５】
ステップ４２０において、本出願人の方法は、ステップ３２０（図３）に関連して上述したように、ステップ４１０のＤＭＡデータ・ペイロードを複数の連続する第２のセクタに上書きして、（ｋ）番目の変換済みＤＭＡデータ・ペイロード５４０を形成する。ある実施形態においては、ステップ４２０は、装置２２０（図２）などのセクタ・フォーマット変換装置によって実行される。
【００４６】
ステップ４３０において、本出願人の方法は、ステップ４２０における（ｋ）番目の変換済みＤＭＡデータ・ペイロードをキューに入れる（エンキューする）。ある実施形態においては、ステップ４３０は、装置２２０などのセクタ・フォーマット変換装置に配置されたキュー２２８などのキューに、（ｋ）番目の変換済みＤＭＡデータ・ペイロードを入れるステップを含む。ある実施形態においては、ステップ４３０は、装置２２０などのセクタ・フォーマット変換装置によって実行される。
【００４７】
ステップ４４０において、本出願人の方法は、ステップ４２０において形成された（ｋ）番目の変換済みＤＭＡデータ・ペイロードを、キュー２２８などのキューから、データ記憶装置２３０などの対象（ターゲット）データ記憶装置に供給する。ある実施形態においては、ステップ４４０は、装置２２０などのセクタ・フォーマット変換装置によって実行される。
【００４８】
ステップ４５０において、本出願人の方法は、（ｋ）番目の変換済みＤＭＡデータ・ペイロードがインフライト（Ｉｎ  Ｆｌｉｇｈｔ：未完了）であることを示す（ｋ）番目のインフライト・インジケータ（Ｉｎｆｌｉｇｈｔ  Ｉｎｄｉｃａｔｏｒ）を準備し、設定する。この用途に用いることを目的として、「インフライト」ＤＭＡデータ・ペイロードは、書き込み完了（Ｗｒｉｔｅ  Ｃｏｍｐｌｅｔｅ）信号をまだ受信していない対象データ記憶装置に準備される変換済みＤＭＡデータ・ペイロードである。
【００４９】
ある実施形態においては、本出願人の方法は、データ記憶装置に準備される各々の変換済みＤＭＡデータ・ペイロードについて、個別のインフライト・インジケータを生成する。ある実施形態においては、本出願人のインフライト・インジケータは、オン又はオフにすることができるフラグを含む。ある実施形態においては、こうしたフラグは、セクタ・フォーマット変換装置に配置される装置（デバイス）マイクロコードに配置される。ある実施形態においては、本出願人のインフライト・インジケータは、「０」又は「１」のいずれかに設定することができるビットを含む。ある実施形態においては、こうしたビットは、セクタ・フォーマット変換装置に配置される装置マイクロコードに配置される。さらにステップ４５０において、本出願人の方法は、（ｋ）番目の変換済みＤＭＡデータ・ペイロードが「インフライト」であることを示すために、（ｋ）番目のインフライト・インジケータ、すなわち、該（ｋ）番目の変換済みＤＭＡデータ・ペイロードに関連付けられたインフライト・インジケータを設定する。ある実施形態においては、ステップ４５０は、装置２２０などのセクタ・フォーマット変換装置によって実行される。
【００５０】
ある実施形態においては、ステップ４４０及び４５０は実質的に同時に実行される。他の実施形態においては、ステップ４４０はステップ４５０に先行する。さらに他の実施形態においては、ステップ４５０はステップ４４０に先行する。
【００５１】
ステップ４６０において、データ記憶装置２３０などの対象データ記憶装置は、（ｋ）番目の変換済みＤＭＡデータ・ペイロードを受信し、その（ｋ）番目の変換済みＤＭＡデータ・ペイロードを、データ記憶媒体２３６などの、該データ記憶装置に配置されたデータ記憶媒体に書き込む。
【００５２】
ステップ４７０において、対象データ記憶装置は、（ｋ）番目の変換済みＤＭＡデータ・ペイロードが媒体に書き込まれたことを報告する。この報告は、当業者に知られたいずれかの信号伝達方法を含むものとすることができる。例えば、対象データ記憶ドライブは、通信インターフェースを介して、発信側のセクタ・フォーマット変換装置に接続することができる。ある実施形態においては、対象データ記憶ドライブは、書き込み完了信号を発信側のセクタ・フォーマット変換装置に与える。代替的に、ある実施形態においては、発信側のセクタ・フォーマット変換装置は、（ｋ）番目の変換済みＤＭＡデータ・ペイロードの状態を確認するために、対象データ記憶装置に対してポーリングする。
【００５３】
ステップ４８０において、本出願人のセクタ・フォーマット変換装置は、対象データ記憶装置から、（ｋ）番目の変換済みＤＭＡデータ・ペイロードが媒体に書き込まれたことについての報告を受信する。ある実施形態においては、ステップ４７０及び４８０は、実質的に同時に行われる。
【００５４】
ステップ４９０において、本出願人の方法は、（ｋ）番目のＤＭＡデータ・ペイロードが媒体に書き込まれたことを示すために、（ｋ）番目のインフライト・インジケータをリセットする。ある実施形態においては、ステップ４９０は、（ｋ）番目のインフライト・インジケータを削除するステップを含む。他の実施形態においては、ステップ４９０は、（ｋ）番目のインフライト・ビットを「１」から「０」に設定するステップを含む。さらに他の実施形態においては、ステップ４９０は、（ｋ）番目のインフライト・インジケータ・フラグをオフにするステップを含む。
【００５５】
図４の本出願人の方法は、複数のステップを同時に実行する。例えば、第１のセクタ・フォーマットのＤＭＡデータ・ペイロードは、ステップ４２０において第２のセクタ・フォーマットを有するＤＭＡデータ・ペイロードに変換され、それと同時に、以前に変換されたＤＭＡデータ・ペイロードはステップ４３０においてキューに入れられ、それと同時に、変換済みＤＭＡデータ・ペイロードは、ステップ４４０において１つ以上のデータ記憶装置に与えられ、それと同時に、キューに入れられたＤＭＡデータ・ペイロードは、ステップ４６０において、１つ以上のデータ記憶装置によって１つ以上のデータ記憶媒体に書き込まれ、それと同時に、ステップ４７０において、１つ以上のデータ記憶装置は書き込み完了信号を準備する。
【００５６】
ＤＭＡデータ・ペイロードを第１のセクタ・フォーマットから第２のセクタを含む変換済みＤＭＡデータ・ペイロードに変換する本出願人の方法は、ＳＦＦ仕様（ＳＦＦ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ）ＳＦＦ−８０４５の「Ｐｏｗｅｒ  Ｆａｉｌｕｒｅ  Ｗａｒｎｉｎｇ」と題されたＳｅｃｔｉｏｎ６．４．８．２（これ以降、「ＰＦＷ仕様（ＰＦＷ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ）」と呼び、これは引用により本明細書に組み入れられる）に準拠する。当業者であれば分かるように、ＳＦＦ委員会（ＳＦＦ  Ｃｏｍｍｉｔｔｅｅ）は、ディスク業界のニーズに早急に対処するために構成された特別団体である。１９９０年に構成されたとき、本来の目標は、ラップトップ・コンピュータ及び他の小型製品に適合するように、ディスク・ドライブのためのデファクトの機械的エンベロープ（ｅｎｖｅｌｏｐｅ）を定めることに限定されていた。１９９２年１１月に、ＳＦＦ委員会の目的は、迅速な業界の行動を要する他の領域を含むように拡大された。ＳＦＦ仕様は、開発期間を短くするために、対象範囲が狭いものである。いくつかある要件の中で特に、ＰＦＷ仕様は、書き込みキャッシング時に、データ記憶装置がブロック境界上で不揮発性記憶装置に対するデータの書き込みを停止しなければならないことを義務づけている。
【００５７】
ある実施形態においては、例えばデータ記憶装置２３０などの本出願人のデータ記憶装置の１つ以上は、「Ｓ−ＡＴＡ」装置と呼ばれることもあるものを含む。当業者であれば分かるように、Ｓ−ＡＴＡ装置は、シリアルＡＴＡディスクインターフェース技術を採用するものである。
【００５８】
Ｓ−ＡＴＡは、シリアル信号伝達技術に基づいている。シリアルＡＴＡは、二点間（ポイントツーポイント）接続であり、多数のポートを、例えばコントローラ２１０（図２）などの単一のコントローラに集約することを可能にする。Ｓ−ＡＴＡ記憶装置は、必ずしもＰＦＷ仕様をサポートする必要はない。本出願人の方法は、１つ以上のＳ−ＡＴＡ記憶装置を用いるときであっても、ＰＦＷ仕様に準拠する。
【００５９】
変換済みＤＭＡデータ・ペイロードを形成している間に、及び／又は、これらの変換済みＤＭＡデータ・ペイロードを処理している間に、本出願人の装置がＰＦＷ信号を受信した場合には、本出願人の方法は、ＰＦＷアルゴリズムに移行する。そのＰＦＷアルゴリズムを用いて、ＰＦＷ信号を受信した後に、本出願人の方法はＰＦＷ時間間隔を開始し、そのＰＦＷ時間間隔の間に、以前変換されたＤＭＡデータ・ペイロードをデータ記憶装置にできるだけ送信し続けながら、すでに変換済みのＤＭＡデータ・ペイロードの伝送を完了する。ＰＦＷ時間間隔の終了の際に、本出願人の方法は、ＰＦＷ時間間隔が終了したときにインフライトのままとなっている各々のＤＭＡデータ・ペイロードについて、ＤＭＡペイロード・メタデータを保存する。
【００６０】
本出願人の装置が、図４の方法を実行している間にＰＦＷ信号を生成及び／又は受信した場合には、本出願人の方法は、本出願人のＰＦＷアルゴリズムに移行する。本出願人のＰＦＷアルゴリズムの概要を図６に示す。ここで図４及び図６を参照すると、本出願人の方法は、ＰＦＷ信号を検出するとステップ６１０に移行する。ステップ６２０は、そのＰＦＷ信号を受信するステップを含む。
【００６１】
図４は、ステップ４２０からステップ６１０に移行する本出願人の方法を示す。上述のように、本出願人の方法は、ステップ４１０、４２０、４３０、４４０、４５０、４６０、４７０、４８０、及び／又は、４９０を同時に実行することができる。ステップ４１０、４２０、４３０、４４０、４５０、４６０、４７０、４８０、及び／又は、４９０のいずれか１つ以上が実行され、ＰＦＷ信号が受信された場合には、本出願人の方法は、ステップ６１０に移行する。
【００６２】
ステップ６１０において、本出願人の方法は、電源異常警告の時間間隔を設定する。ＰＦＷ仕様は、とりわけ、ＰＦＷ信号がアサートになった後少なくとも４ミリ秒の間、１つ以上の記憶装置に対して全出力を供給することを要求している。本出願人の方法のある実施形態においては、ＰＦＷ時間間隔は、４ミリ秒より短くなるように設定される。ある実施形態においては、本出願人の方法は、ＰＦＷ時間間隔が約３ミリ秒となるように設定する。このＰＦＷ時間間隔の間、本出願人の方法は、できるだけ多くの変換済みＤＭＡデータ・ペイロードを１つ以上のデータ記憶装置に準備しながら、すでに変換済みのＤＭＡデータ・ペイロードについて処理中の伝送を完了する。
【００６３】
図６の例示的な実施形態においては、ステップ６１０は、ステップ６２０におけるＰＦＷ信号の受信に先行した状態で示されている。ある実施形態においては、ステップ６１０は、ＰＦＷ信号の受信前のいずれかの時点で実行することができる。ある実施形態においては、ＰＦＷ時間間隔は、本出願人のセクタ・フォーマット変換装置に配置されたファームウェアにエンコードされる。ある実施形態においては、ＰＦＷ時間間隔は、システム始動時に設定される。ある実施形態においては、ＰＦＷ時間間隔は、システム所有者／オペレータが調整することができる。
【００６４】
ある実施形態においては、ステップ６１０は、ステップ６２０におけるＰＦＷ信号の受信と実質的に同時に実行される。これらの実施形態においては、ＰＦＷ信号を受信すると、本出願人の方法は直ちに、キューに入れられた変換済みＤＭＡデータ・ペイロードの数を判断し、装置アダプタの帯域幅などのシステム能力を判断する。これらの判断に基づいて、本出願人の方法は、適切なＰＦＷ時間間隔を設定する。これらの同時的な実施形態においては、ステップ６１０は、装置２２０（図２）などのセクタ・フォーマット変換装置によって実行される。
【００６５】
ステップ６２０においてＰＦＷ信号を受信した後は、本出願人の方法は、ステップ６２５及びステップ６３０の両方に移行する。ステップ６３０において、本出願人の方法は、ステップ６１０において設定されたＰＦＷ時間間隔を開始する。ある実施形態においては、ステップ６３０は、装置２２０（図２）などのセクタ・フォーマット変換装置によって実行される。本出願人の方法は、ステップ６３０からステップ６４０に移行する。
【００６６】
ステップ６２５において、本出願人の方法は、すでに変換済みのＤＭＡデータ・ペイロードの伝送を完了する。ある実施形態においては、ステップ６２５は、装置２２０（図２）などのセクタ・フォーマット変換装置によって実行される。本出願人の方法はステップ６２５からステップ６３５に移行し、ステップ６３５において、本方法は、ステップ６２５のＤＭＡデータ・ペイロードについてインフライト・インジケータを設定する。ある実施形態においては、ステップ６３５は、装置２２０（図２）などのセクタ・フォーマット変換装置によって実行される。本出願人の方法は、ステップ６３５からステップ６４０に移行する。
【００６７】
ステップ６４０において、本出願人の方法は、キュー２２８（図２）などのデータ・キューから、データ記憶装置２３０（図２）などの１つ以上の対象データ記憶装置に対して、変換済みＤＭＡデータ・ペイロードを与え続ける。ある実施形態においては、ステップ６４０はさらに、ステップ６２０においてＰＦＷ信号を受信したときに変換済みＤＭＡデータ・ペイロードをキューに入れた数（Ｐ）を判断するステップを含む。ある実施形態においては、ステップ６４０は、装置２２０（図２）などのセクタ・フォーマット変換装置によって実行される。
【００６８】
以下の実施例は、当業者に対して、本発明をどのように形成し、使用するかをさらに示し、本発明の現在の好ましい実施形態を特定するように提示される。しかしながら、この実施例は、特許請求の範囲によってのみ定められる本発明の範囲に限定するように意図されるものではない。
【実施例２】
【００６９】
ここで図７を参照すると、（ｋ）番目、（ｋ＋１）番目、及び（ｋ）＋２番目の変換済みＤＭＡデータ・ペイロードである変換済みＤＭＡデータ・ペイロード７１０、７２０、及び７３０は、インフライトであり、インフライト・キュー内に未処理のまま残されている。（ｋ）番目の変換済みＤＭＡデータ・ペイロードは、時間Ｔ０に送信された。（ｋ）＋１番目の変換済みＤＭＡデータ・ペイロードは、時間Ｔ１に送信された。（ｋ）＋２番目の変換済みＤＭＡデータ・ペイロードは、時間Ｔ２に送信された。
【００７０】
時間Ｔ３において、本出願人の方法は、（ｋ）＋３番目の変換済みＤＭＡデータ・ペイロード、すなわち変換済みペイロード７４０を記憶装置に送信し始める。変換済みＤＭＡデータ・ペイロード７４０を送信している間、変換済みペイロード７４０の送信を完了する前に、時間Ｔ４においてＰＦＷ信号が受信される。
【００７１】
図６の本出願人の電源異常警告アルゴリズムを用いると、ステップ６２５において、本出願人の方法は、変換済みＤＭＡデータ・ペイロード７４０の送信を完了し、ステップ６３５において、本出願人の方法は、変換済みＤＭＡデータ・ペイロード７４０をインフライト状態に置く。
【００７２】
本出願人の方法がステップ６２５及び６３５を実行している間、本出願人の方法は同時に、ステップ６４０において、インフライトの変換済みＤＭＡデータ・ペイロード７１０、７２０、及び７３０の状態を、１つ以上の対象データ記憶装置に追跡記録している。
【００７３】
再び図６を参照すると、ステップ６５０において、本出願人の方法は、ＰＦＷ時間間隔が終了したかどうかを判断する。ある実施形態においては、ステップ６５０は、装置２２０（図２）などのセクタ・フォーマット変換装置によって実行される。ステップ６５０において、本出願人の方法が、ＰＦＷ時間間隔が終了していないと判断した場合には、本方法はステップ６５０からステップ６４０に移行して継続する。
【００７４】
あるいは、ステップ６５０において、本出願人の方法が、ＰＦＷ時間間隔が終了したと判断した場合には、本方法はステップ６５０からステップ６６０に移行し、ステップ６６０において、本方法は、ＰＦＷ時間間隔の終了時にインフライトのままである各々の変換済みＤＭＡデータ・ペイロードを保存する。
【００７５】
ある実施形態においては、ステップ６６０は、装置２２０（図２）などのセクタ・フォーマット変換装置によって実行される。ある実施形態においては、ステップ６６０において格納されたインフライトの変換済みＤＭＡデータ・ペイロードは、装置２２０などのセクタ・フォーマット変換装置に配置された、メモリ２２６などの不揮発性メモリに書き込まれる。ある実施形態においては、ステップ６６０において格納されたインフライトの変換済みＤＭＡデータ・ペイロードは、デバイス・コントローラ２１０などのデバイス・コントローラに配置された、メモリ２１４などの不揮発性メモリに書き込まれる。
【００７６】
ステップ６７０において、外部電力が本出願人の情報記憶検索システムに復元（リストア）させる。本出願人は、「外部電力」を、本出願人の情報記憶検索システムの外部にある商用及び／又は自家用の発電施設によって連続的に供給される電力の意味で用いる。
【００７７】
ステップ６８０において、本出願人の方法は、ステップ６６０において保存されたインフライトの変換済みＤＭＡデータ・ペイロードを検索する。ある実施形態においては、ステップ６８０は、データ・キャッシュ１３４などのデータ・キャッシュと相互接続され、かつ、装置２２０などの１つ以上のセクタ・フォーマット変換装置と相互接続された、コントローラ２１０などのコントローラによって実行される。他の実施形態においては、ステップ６８０は、１つ以上のセクタ・フォーマット変換装置によって実行される。
【００７８】
本出願人の方法はステップ６８０からステップ６９０に移行し、ステップ６９０において、本方法は、ステップ６８０において検索された変換済みＤＭＡデータ・ペイロードをデータ記憶装置に与える。本出願人の方法はステップ６９０からステップ４３０に移行し、上述の通り継続する。
【００７９】
図３、図４、及び／又は図６において挙げられた本出願人の方法の実施形態は、別々に実施することができる。さらに、ある実施形態においては、図３、図４、及び／又は図６において挙げられた個々のステップは、結合するか、削除するか、又は順番を変えることができる。
【００８０】
ある実施形態においては、本出願人の発明は、例えばメモリ２１４（図２）、メモリ２２６（図２）、メモリ２４６（図２）、メモリ２６６（図２）、及び／又はメモリ２８６（図２）などのメモリにある命令を含み、これらの命令は、それぞれプロセッサ２１２（図２）、２２４（図２）、２４４（図２）、２６４（図２）、及び／又は２８４（図２）によって実行され、図３に挙げられたステップ３１０、３２０、３３０、及び３４０、及び／又は、図４に挙げられたステップ４１０、４２０、４３０、４４０、４５０、４６０、４７０、４８０、及び／又は４９０、及び／又は、図６に挙げられたステップ６１０、６２０、６２５、６３０、６３５、６４０、６５０、６６０、６７０、６８０、及び／又は６９０を実施する。
【００８１】
他の実施形態においては、本出願人の発明は、他のいずれかのコンピュータ・プログラム内にある命令を含み、これらの命令は、システム１００の外部又は内部にあるコンピュータによって実行され、図３に挙げられたステップ３１０、３２０、３３０、及び３４０、及び／又は、図４に挙げられたステップ４１０、４２０、４３０、４４０、４５０、４６０、４７０、４８０、及び／又は４９０、及び／又は、図６に挙げられたステップ６１０、６２０、６２５、６３０、６３５、６４０、６５０、６６０、６７０、６８０、及び／又は６９０を実施する。いずれの場合も、命令は、例えば磁気情報記憶媒体、光学式情報記憶媒体、電子情報記憶媒体などを含む情報記憶媒体にエンコードすることができる。
本出願人は、「電子記憶媒体」を、例えば、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＰＲＯＭ、コンパクトフラッシュ、スマートメディアなどのような装置の意味で用いる。
【００８２】
本発明の好ましい実施形態を詳細に説明したが、当業者であれば、特許請求の範囲に記載される本発明の範囲から逸脱することなく、これらの実施形態に対する変更及び改造を行うことができることを理解すべきである。
【図面の簡単な説明】
【００８３】
【図１】本出願人のデータ記憶検索システムの１つの実施形態を示すブロック図である。
【図２】複数のデータ記憶装置をコントローラに相互接続する複数のセクタ・フォーマット変換装置を示すブロック図である。
【図３】本出願人の方法の第１の実施形態の概要を示すフローチャートである。
【図４】本出願人の方法の第２の実施形態の概要を示すフローチャートである。
【図５】第１のセクタ・フォーマットで書き込まれた複数のセクタを含むＤＭＡデータ・ペイロードを、第２のセクタ・フォーマットを有する複数のセクタにマッピングすることを示すブロック図である。
【図６】本出願人の電源異常警告アルゴリズムのステップの概要を示すフローチャートである。
【図７】図６の電源異常警告アルゴリズムの一部を示すブロック図である。
【符号の説明】
【００８４】
１０１、１０６、１１１、１１６  ホスト・ベイ
１０２〜１０５、１０７〜１１０、１１２〜１１５、１１７〜１２０  ホスト・アダプタ
１２１  相互接続バス
１３０、１４０  プロセッサ部
１３２、１４２  プロセッサ
１３３、１４３  メモリ
１３４、１４４  キャッシュ
１６０、１７０  Ｉ／Ｏ部
１６５〜１６８、１７５〜１７８  装置アダプタ
１８１〜１８８、１９１〜１９８  ディスク・ドライブ
２０５、２１５、３９５  通信リンク
２１０  デバイス・コントローラ
２１２  プロセッサ
２１４  メモリ
２２０、２４０、２６０、２８０  セクタ・フォーマット変換装置
２２２、２４２、２６２、２８２  データ・バッファ
２２４、２４４、２６４、２８４  プロセッサ
２２５、２４５、２６５、２８５  リンク・セグメント
２２６、２４６、２６６、２８６  永続メモリ
２２８、２４８、２６８、２８８  データ・キュー
２３０、２５０、２７０、２９０  記憶装置
２３２、２３４、２５２、２５４、２７２、２７４、２９２、２９４  通信リンク
２３６、２５６、２７６、２９６  データ記憶媒体
３９０  ホスト・コンピュータ
５１０  ＤＭＡデータ・ペイロード
５２０、５３０、５５０、５６０  セクタ
５４０  変換済みＤＭＡデータ・ペイロード
５５２、５５４、５６２、５６４  データ部
７１０、７２０、７３０、７４０  変換済みＤＭＡデータ・ペイロード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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