(57)【要約】【課題】    変換精度を改善したＲ−２Ｒ型、セグメントＲ−２Ｒ型Ｄ／Ａコンバータを提供する。【解決手段】  Ｒ−２Ｒ型のＤ／Ａコンバータ１００において、複数のスイッチは、デジタル入力信号のビットが１桁上がるごとにその抵抗値ｒｏｎが略１／２倍となり、かつ、複数のスイッチを介して複数の抵抗のノードと基準電圧源２０間を接続する複数の配線も、デジタル入力信号のビットが１桁上がるごとにその抵抗値ｒｗが略１／２倍となるよう形成される。【選択図】  図２
2006165736.tif 000002
【特許請求の範囲】
【請求項１】
Ｒ−２Ｒ型のデジタルアナログ変換器であって、
複数の抵抗が接続されたラダーネットワーク抵抗網と、
前記複数の抵抗の接続ノードに基準電圧を供給する基準電圧源と、
前記複数の抵抗の接続ノードと前記基準電圧源間に設けられ、デジタル入力信号に対応付けてオンオフされる複数のスイッチと、を備え、
前記複数のスイッチは、前記デジタル入力信号のビットが１桁上がるごとにその抵抗値が略１／２倍となり、かつ、前記複数のスイッチを介して前記複数の抵抗の接続ノードと前記基準電圧源を接続する複数の配線は、前記デジタル入力信号のビットが１桁上がるごとにその抵抗値が略１／２倍となるよう形成されることを特徴とするデジタルアナログ変換器。
【請求項２】
前記複数の抵抗の接続ノードと前記基準電圧源を接続する前記複数の配線は、配線長が略同一とされ、かつ、前記デジタル入力信号のビットが１桁上がるごとに配線幅が略２倍となるよう形成されることを特徴とする請求項１に記載のデジタルアナログ変換器。
【請求項３】
前記複数の配線は、配線幅が所定の上限値に達したときには、その上限値にて形成されることを特徴とする請求項２に記載のデジタルアナログ変換器。
【請求項４】
セグメントＲ−２Ｒ型のデジタルアナログ変換器であって、
複数の抵抗が接続されたラダーネットワーク抵抗網と、
前記複数の抵抗の接続ノードに基準電圧を供給する基準電圧源と、
前記複数の抵抗の接続ノードと前記基準電圧源間に設けられ、デジタル入力信号に対応付けてオンオフされる複数のスイッチと、を備え、
前記デジタル入力信号の下位ｍビットのデータによりオンオフが制御されるｍ個のスイッチは、前記デジタル入力信号のビットが１桁上がるごとにその抵抗値が略１／２倍となるように形成され、かつ、前記ｍ個のスイッチを介して前記複数の抵抗の接続ノードと前記基準電圧源を接続する複数の配線は、デジタル入力信号のビットが１桁上がるごとにその抵抗値が略１／２倍となるように形成される一方、
上位ｎビットのデータによりオンオフが制御される２ｎ−１個のスイッチは、その抵抗値が略同一となるように形成され、かつ、前記２ｎ−１個のスイッチを介して前記複数の抵抗の接続ノードと前記基準電圧源を接続する複数の配線は、その抵抗値が略同一となるように形成されることを特徴とするデジタルアナログ変換器。
【請求項５】
前記ｍ個のスイッチを介して前記複数の抵抗の接続ノードと前記基準電圧源を接続する複数の配線は、配線幅が略同一に設定され、デジタル入力信号のビットが１桁上がるごとにその配線幅が略２倍となるように形成される一方、
前記２ｎ−１個のスイッチを介して前記複数の抵抗の接続ノードと前記基準電圧源を接続する複数の配線は、配線幅および配線長が略同一となるように形成されることを特徴とする請求項４に記載のデジタルアナログ変換器。
【請求項６】
入力アナログ信号を積分する積分器と、
前記積分器の出力をデジタル値に変換するアナログデジタル変換器と、
前記アナログデジタル変換器の出力をアナログ値に変換し、前記積分器へと出力する請求項１から５のいずれかに記載のデジタルアナログ変換器と、
を含むことを特徴とするΔΣ変調型アナログデジタル変換器。
【請求項７】
請求項６に記載のΔΣ変調型アナログデジタル変換器を含むことを特徴とする移動体通信端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルアナログ変換器に関する。
【背景技術】
【０００２】
デジタル入力信号をアナログ出力信号に変換するデジタルアナログ変換器（以下、Ｄ／Ａコンバータ）は、さまざまなデジタル信号処理回路の基本となる重要な回路ブロックのひとつである。特に携帯電話などの通信機器や、オーディオ機器などの内部に使用されるＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）においては、Ｄ／Ａコンバータの精度や処理速度によってその性能が左右される。
【０００３】
これらのＤ／Ａコンバータは、単独で使用される場合と、アナログデジタル変換器（以下Ａ／Ｄコンバータという）に内蔵されて使用される場合がある。Ｄ／Ａコンバータには、Ｒ−２Ｒ型、セグメントＲ−２Ｒ型、容量アレイ型など、回路形式の異なるいくつかのバリエーションが存在し、変換精度や変換速度など要求される特性によって使い分けられている（特許文献１、特許文献２）。
【０００４】
Ｄ／ＡコンバータがＡ／Ｄコンバータに内蔵される例として、デジタルオーディオや通信用のＤＳＰに多用されるΔΣ変調型Ａ／Ｄコンバータ（以下ΔΣＡ／Ｄコンバータという）がある。図７は、一般的なΔΣＡ／Ｄコンバータの構成を示す図である。ΔΣＡ／Ｄコンバータ５００は、ΔΣ変調回路５２０、およびデシメーションフィルタ５３０から構成される。ΔΣ変調回路５２０は、積分器６００、Ｄ／Ａコンバータ６１０およびＡ／Ｄコンバータ６２０を含んでいる。
【０００５】
デジタルオーディオの用途では、ΔΣＡ／Ｄコンバータ５００としてたとえば１２ビット程度の性能が要求される。このようなΔΣＡ／Ｄコンバータ５００に用いられるＤ／Ａコンバータ６１０としてはビット数は４ビット程度でよいが、１２ビット程度に相当する高い変換精度が要求される。そこで、Ｄ／Ａコンバータ６１０には、Ｒ−２Ｒ型あるいはセグメントＲ−２Ｒ型ではなく、容量アレイ型のＤ／Ａコンバータを用いるのが適している。
【０００６】
【特許文献１】特開２００１−３４５７０２
【特許文献２】特開２００３−２５８６４２
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここで、しかしながら、容量アレイ型のＤ／Ａコンバータは、高性能のアンプが必要な上、この高性能なアンプにより回路の消費電流が大きくなるという欠点があった。
【０００８】
もし、Ｒ−２Ｒ型、あるいはセグメントＲ−２Ｒ型のＤ／Ａコンバータの精度を向上することができれば、ΔΣＡ／Ｄコンバータにおいて、上記の容量アレイ型のＤ／Ａコンバータと置き換えることができるため、アンプが不要となり、回路の消費電流を減らすことができる。
【０００９】
本発明は係る課題に鑑みてなされたものであり、その目的は、変換精度を改善したＲ−２Ｒ型、セグメントＲ−２Ｒ型Ｄ／Ａコンバータの提供にある。
【課題を解決するための手段】
【００１０】
本発明のある態様はデジタルアナログ変換器に関する。このデジタルアナログ変換器は、Ｒ−２Ｒ型のデジタルアナログ変換器であって、複数の抵抗が接続されたラダーネットワーク抵抗網と、複数の抵抗の接続ノードに基準電圧を供給する基準電圧源と、複数の抵抗の接続ノードと基準電圧源間に設けられ、デジタル入力信号に対応付けてオンオフされる複数のスイッチと、を備える。複数のスイッチは、デジタル入力信号のビットが１桁上がるごとにその抵抗値が略１／２倍となり、かつ、複数のスイッチを介して複数の抵抗の接続ノードと基準電圧源を接続する複数の配線は、デジタル入力信号のビットが１桁上がるごとにその抵抗値が略１／２倍となるよう形成される。
【００１１】
この態様によると、Ｒ−２Ｒ型のデジタルアナログ変換器において、スイッチおよび配線の抵抗も含めてラダーネットワーク抵抗網の抵抗値の整合をとることができるため、変換精度を向上することができる。ここで、「略１／２」とは、プロセスばらつきによる抵抗値の変動、配線幅などの設計ルールによる抵抗値の制約などにより完全に１／２とならない場合を許容する趣旨であり、デジタルアナログ変換器に求められる精度が得られる範囲で１／２に近ければよい。
【００１２】
複数の抵抗の接続ノードと基準電圧源を接続する複数の配線は、配線長が略同一とされ、かつ、デジタル入力信号のビットが１桁上がるごとに配線幅が略２倍となるよう形成されてもよい。
配線の抵抗値を配線幅により調節することで、スイッチのサイズと配線幅が比例することになるため、半導体集積回路上のレイアウトの効率を上げることができる。「略同一」についても、上述の「略１／２」と同様の趣旨である。
【００１３】
複数の配線は、配線幅が所定の上限値に達したときには、その上限値にて形成されてもよい。
配線幅が太くなるほど配線の抵抗値は小さくなるため、デジタルアナログ変換器の精度に及ぼす影響は小さくなっていく。そこで、デジタルアナログ変換器に要求される精度から決まる配線の上限値を設定することにより、必要以上に配線幅を太くすることを防止することができ、省面積化を図ることができる。特に、デジタルアナログ変換器のデジタル入力信号のビット数が増えると、配線幅は太くなっていくため、デジタルアナログ変換器に要求される精度に応じて上限値を設定することにより、効率的な設計を行うことができる。
【００１４】
本発明の別の態様もまた、デジタルアナログ変換器である。このデジタルアナログ変換器は、セグメントＲ−２Ｒ型のデジタルアナログ変換器であって、複数の抵抗が接続されたラダーネットワーク抵抗網と、複数の抵抗の接続ノードに基準電圧を供給する基準電圧源と、複数の抵抗の接続ノードと基準電圧源間に設けられ、デジタル入力信号に対応付けてオンオフされる複数のスイッチと、を備える。デジタル入力信号の下位ｍビットのデータによりオンオフが制御されるｍ個のスイッチは、デジタル入力信号のビットが１桁上がるごとにその抵抗値が略１／２倍となるように形成され、かつ、ｍ個のスイッチを介して複数の抵抗の接続ノードと基準電圧源を接続する複数の配線は、デジタル入力信号のビットが１桁上がるごとにその抵抗値が略１／２倍となるように形成される一方、上位ｎビットのデータによりオンオフが制御される２ｎ−１個のスイッチは、その抵抗値が略同一となるように形成され、かつ、２ｎ−１個のスイッチを介して複数の抵抗の接続ノードと基準電圧源を接続する複数の配線は、その抵抗値が略同一となるように形成される。
【００１５】
この態様によると、セグメント型の上位ビットに対応するスイッチおよび配線の抵抗値は等しく設定しておき、Ｒ−２Ｒ型の下位ビットに対応するスイッチおよび配線の抵抗値をビット毎に略１／２倍に設定していくことにより、スイッチおよび配線も含めてラダーネットワーク抵抗網の抵抗値の整合をとることができるため、変換精度を向上することができる。
【００１６】
ｍ個のスイッチを介して複数の抵抗の接続ノードと基準電圧源を接続する複数の配線は、配線幅が略同一に設定され、デジタル入力信号のビットが１桁上がるごとにその配線幅が略２倍となるように形成される一方、２ｎ−１個のスイッチを介して複数の抵抗の接続ノードと基準電圧源を接続する複数の配線は、配線幅および配線長が略同一となるように形成されてもよい。
【００１７】
本発明のさらに別の態様は、ΔΣ変調型アナログデジタル変換器である。このΔΣ変調型アナログデジタル変換器は、入力アナログ信号を積分する積分器と、積分器の出力をデジタル値に変換するアナログデジタル変換器と、アナログデジタル変換器の出力をアナログ値に変換し、積分器へと出力する上述のＲ−２Ｒ型、あるいはセグメントＲ−２Ｒ型のデジタルアナログ変換器と、を含む。
ΔΣ変調型アナログデジタル変換器に用いられるデジタルアナログ変換器は、大きなビット数は必要とされないが、高い変換精度が要求されるため、高精度が得られる上述のＲ−２Ｒ型、あるいはセグメントＲ−２Ｒ型のデジタルアナログ変換器を用いることができる。その結果、容量アレイ型のデジタルアナログ変換器を用いた場合に比べて、消費電流を低減し、回路規模を小さくすることができる。
【００１８】
本発明のさらに別の態様は、移動体通信端末である。この移動体通信端末は、上記のΔΣ変調型アナログデジタル変換器を含む。
ΔΣ変調型アナログデジタル変換器に消費電流の少ないＲ−２Ｒ型、セグメントＲ−２Ｒ型のデジタルアナログ変換器を用いることにより、移動体通信端末の消費電流を低減することができる。
【００１９】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２０】
本発明に係るＤ／Ａコンバータによれば、変換精度を改善することができる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＤ／Ａコンバータ１００の構成を示す回路図である。以降の図において、同一の構成要素には同一の符号を付し、適宜重複した説明を省略するものとする。
このＤ／Ａコンバータ１００は、Ｒ−２Ｒ型のＤ／Ａコンバータであって、４ビットのデジタル入力信号をアナログ出力信号に変換し、出力端子１０４から出力する。
【００２２】
Ｄ／Ａコンバータ１００は、ネットワーク抵抗網１０、スイッチＳＷ、基準電圧源２０を含む。
【００２３】
ネットワーク抵抗網１０は、複数の抵抗をはしご状に接続することにより構成される。接地端子ＧＮＤと出力端子１０４の間には、抵抗値がＲに設定された３つの抵抗、抵抗値が２Ｒに設定された１つの抵抗、およびスイッチＳＷ０が直列に接続されている。抵抗値がＲに設定された３つの抵抗の接続ノードＮＤ１〜ＮＤ４は、抵抗値が２Ｒに設定された抵抗およびスイッチＳＷ１〜ＳＷ４を介して基準電圧源２０と接続される。
スイッチＳＷ０は、抵抗値の整合用に設けられたスイッチである。このスイッチＳＷ０は、デジタルアナログ変換動作を行うときには、常時オンしている。
【００２４】
基準電圧源２０は、基準電圧Ｖｒｅｆを出力し、スイッチＳＷ１〜ＳＷ４を介して各接続ノードＮＤ１〜ＮＤ４に基準電圧Ｖｒｅｆを印加する。
【００２５】
各スイッチＳＷ１〜ＳＷ４は、各接続ノードＮＤ１〜ＮＤ４に基準電圧源２０または接地端子ＧＮＤのいずれかを接続するためのスイッチであり、４ビットのデジタル入力信号の各ビットに応じてオンオフが制御される。スイッチＳＷ１が最下位ビットＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）に対応しており、スイッチＳＷ４が最上位ビットＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）に対応する。これらのスイッチＳＷ１〜ＳＷ４は、対応するデジタル入力信号のビット値が１のとき基準電圧源２０側にオンし、ビット値が０のとき、接地端子ＧＮＤ側にオンする。
【００２６】
たとえば、４ビットのデジタル入力信号が１１１１であれば、スイッチＳＷ１〜ＳＷ４はすべて基準電圧源２０側に接続され、１１０１であれば、スイッチＳＷ１、ＳＷ２、ＳＷ４が基準電圧源２０側にオンし、スイッチＳＷ３のみが接地端子ＧＮＤ側にオンする。
【００２７】
ネットワーク抵抗網１０において、接続ノードＮＤ１には、下側（左側を含まない）および左側にそれぞれ２Ｒの抵抗が接続されている。したがって、接続ノードＮＤ１より下側（左側を含む）を見たインピーダンスはこれらの抵抗を合成した合成抵抗Ｒとなる。
【００２８】
接続ノードＮＤ２から下側を見たインピーダンスは、この合成抵抗Ｒと、接続ノードＮ１およびＮＤ２間の抵抗Ｒを直列に合成したものとなるため、Ｒ＋Ｒ＝２Ｒとなる。つまり、この接続ノードＮＤ２にも、下側（左側を含まない）および左側いずれも２Ｒの抵抗が接続されていることになる。したがって、接続ノードＮＤ２より下側（左側を含む）を見たインピーダンスもＲとなる。
同様に接続ノードＮＤ３またはＮＤ４から下側（左側を含まない）を見たインピーダンスも２Ｒとなっている。
【００２９】
このように、Ｒ−２Ｒ型のネットワーク抵抗網１０は、抵抗値２Ｒと抵抗値２Ｒが並列に合成されて抵抗値Ｒとなり、この抵抗値Ｒに直列に抵抗値Ｒが合成されて再度２Ｒとなるように構成されている。
【００３０】
接続ノードＮＤ４から左側を見たインピーダンスは２Ｒであり、下側を見たインピーダンスも２Ｒである。したがって、スイッチＳＷ４が基準電圧源２０側にオンしたとき、出力端子１０４からはＶｒｅｆ×１／２が出力される。
【００３１】
つぎに接続ノードＮＤ３について検討する。接続ノードＮＤ３から上側を見たインピーダンスは、２Ｒ＋Ｒ＝３Ｒである。また、接続ノードＮＤ３から下側（左側を含まない）を見たインピーダンスは、２Ｒである。したがって、スイッチＳＷ３が基準電圧源２０側にオンしたとき、接続ノードＮＤ３には、Ｖｒｅｆ×３／８が現れ、出力端子１０４からはＶｒｅｆ×３／８×（２Ｒ／３Ｒ）＝Ｖｒｅｆ×１／４が出力される。
【００３２】
同様の計算から、スイッチＳＷ２が基準電圧源２０側にオンしたとき、出力端子１０４からはＶｒｅｆ×１／８が出力され、スイッチＳＷ１が基準電圧源２０側にオンしたとき、出力端子１０４からはＶｒｅｆ×１／１６が出力される。
【００３３】
したがって、デジタル入力信号の各ビットをｂ１〜ｂ４で表すとき、出力端子１０４から出力されるアナログ出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｒｅｆ×（ｂ４×１／２＋ｂ３×１／４＋ｂ２×１／８＋ｂ１×１／１６）となり、デジタルアナログ変換器として動作する。
【００３４】
図２は、図１のＤ／Ａコンバータ１００の等価回路図であり、抵抗成分を図示している。
図１のスイッチＳＷ０〜ＳＷ４を、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）で構成した場合、各スイッチＳＷ０〜ＳＷ４は、抵抗成分としてオン抵抗ｒｏｎ０〜ｒｏｎ４を有することになる。
また、各抵抗Ｒ、２Ｒと基準電圧源２０の間をスイッチＳＷを介して接続する配線も抵抗成分ｒｗを有している。
図２には、ラダーネットワーク抵抗網を構成する抵抗Ｒ、２Ｒとあわせて、これらのスイッチＳＷ０〜ＳＷ４のオン抵抗ｒｏｎ０〜ｒｏｎ４および配線抵抗ｒｗ０〜ｒｗ４が示されている。
【００３５】
本実施の形態に係るＤ／Ａコンバータ１００では、スイッチＳＷ０〜ＳＷ４のオン抵抗ｒｏｎ１〜ｒｏｎ４は、関係式ｒｏｎ０＝ｒｏｎ１＝ｒｘ、ｒｏｎ２＝ｒｘ／２、ｒｏｎ３＝ｒｘ／４、ｒｏｎ４＝ｒｘ／８を満たすように設計される。すなわち、スイッチＳＷ１〜ＳＷ４は、デジタル入力信号のビットが１桁上がるごとにその抵抗値ｒｏｎが略１／２倍となるように設計されている。
スイッチＳＷ０〜ＳＷ４をＭＯＳＦＥＴにより構成した場合、そのオン抵抗ｒｏｎ１〜ｒｏｎ４は、トランジスタサイズ、すなわちゲート長とゲート幅により調節することができる。
【００３６】
さらに、本実施の形態に係るＤ／Ａコンバータ１００では、各抵抗Ｒ、２Ｒおよび基準電圧源２０を接続する配線の配線抵抗ｒｗ０〜ｒｗ４も、関係式ｒｗ０＝ｒｗ１＝ｒｙ、ｒｗ２＝ｒｙ／２、ｒｗ３＝ｒｙ／４、ｒｗ４＝ｒｙ／８を満たすように設計される。すなわち、スイッチＳＷ０〜ＳＷ４を介して複数の抵抗の接続ノードＮＤ１〜ＮＤ４と接地端子あるいは基準電圧源２０間を接続する複数の配線も、デジタル入力信号のビットが１桁上がるごとにその抵抗値が略１／２倍となるよう形成されることになる。
【００３７】
図３は、半導体集積回路上における図２のＤ／Ａコンバータ１００のレイアウトの一例を示す図である。
図３に示すように、スイッチＳＷ０〜ＳＷ４のトランジスタサイズ比は、１：１：２：４：８に設定されており、オン抵抗ｒｏｎ０〜ｒｏｎ４の比が８：４：２：１：１となるように設定されている。
【００３８】
図３において、Ｗ０〜Ｗ４は、それぞれスイッチＳＷ０〜ＳＷ４を介して抵抗の接続ノードＮＤ１〜ＮＤ４と接地端子間あるいは基準電圧源２０を接続する配線を示す。
図３に示すように、配線Ｗ０〜Ｗ４は配線長が略同一に設定され、かつ配線幅が１：１：２：４：８となるように設定される。したがって、配線Ｗ０〜Ｗ４の抵抗値ｒｗ０〜ｒｗ４は、８：４：２：１：１となっている。
【００３９】
図２に戻り、以上のように構成されたＤ／Ａコンバータ１００の精度について検討する。スイッチＳＷ０〜ＳＷ４のオン抵抗および配線Ｗ０〜Ｗ４の抵抗値を上述のように設定した場合、接続ノードＮＤ１から下側を見たインピーダンスと、左側を見たインピーダンスはいずれも、Ｒｚ１＝２Ｒ＋ｒｘ＋ｒｙであり等しい。
【００４０】
つぎに、接続ノードＮＤ２から下側を見たインピーダンスは、Ｒｚ２＝Ｒ＋Ｒｚ１／２＝２×Ｒ＋（ｒｘ＋ｒｙ）／２となっており、接続ノードＮＤ２から左側を見たインピーダンスと等しくなっている。したがって、接続ノードＮＤ２についてもインピーダンスの整合がとれている。
さらに、接続ノードＮＤ３についても、下側を見たインピーダンスは、Ｒｚ３＝Ｒ＋Ｒｚ２／２＝２×Ｒ＋（ｒｘ＋ｒｙ）／４であり、左側を見たインピーダンスと等しくなっている。
さらに接続ノードＮＤ４についても、下側を見たインピーダンスは、Ｒ＋Ｒｚ３／２＝２×Ｒ＋（ｒｘ＋ｒｙ）／８であり、左側を見たインピーダンスと等しくなっている。
【００４１】
このように、本実施の形態に係るＤ／Ａコンバータ１００では、ネットワーク抵抗網１０のインピーダンスを、スイッチＳＷ０〜ＳＷ４および配線Ｗ０〜Ｗ４の抵抗値を含めて調節することにより、高精度なラダーネットワーク抵抗網を有するＲ−２Ｒ型のデジタルアナログ変換器を構成することができ、高精度なデジタルアナログ変換が可能となる。
【００４２】
たとえば、ネットワーク抵抗網１０を構成する抵抗の抵抗値がＲ＝１０ｋΩ、２Ｒ＝２０ｋΩであり、スイッチＳＷ０のオン抵抗ｒｏｎ０＝ｒｘ＝５００Ωである場合を考える。もし、配線Ｗ０〜Ｗ４の抵抗値ｒｗ０〜ｒｗ４がすべて等しく、１０Ω程度だと仮定すると、本実施の形態に係るＤ／Ａコンバータ１００のように理想的に配線を形成した場合に比べて、Ｒ、２Ｒの抵抗の整合には、数Ωの誤差が発生することになる。１０ｋΩに対して数Ωの不整合が発生するということは、電圧誤差ΔＶとして、ΔＶ＝Ｖｆｓｒ／１０００程度の変換誤差が発生することを意味する。ここでＶｆｓｒは、フルスケールレンジに相当する電圧を表す。Ｖｆｓｒ／１０００の誤差は、１０ビット（１０２４）のデジタルアナログ変換器において１ＬＳＢ程度の誤差に相当するため、より高精度なデジタルアナログ変換が要求される場合には問題となる。
【００４３】
本実施の形態に係るＤ／Ａコンバータ１００によれば、配線抵抗まで含めてＲ、２Ｒの抵抗の整合を行っているため、誤差を小さく抑えることが可能となる。すなわち、配線Ｗ０〜Ｗ４の抵抗値ｒｗ０〜ｒｗ４が、８：４：２：１：１に設定されるとき、Ｒ、２Ｒの抵抗の不整合を１Ω以下とすることが可能となる。その結果、１２ビット程度の精度を有するＤ／Ａコンバータ１００を実現することができる。
【００４４】
（第２の実施形態）
図４は、第２の実施形態に係るＤ／Ａコンバータ２００の構成を示す回路図である。このＤ／Ａコンバータ２００は、セグメントＲ−２Ｒ型の４ビットデジタルアナログ変換器であって、上位２ビットをセグメント型により構成し、下位２ビットをＲ−２Ｒ型により構成している。
【００４５】
Ｄ／Ａコンバータ２００は、ネットワーク抵抗網１０、スイッチＳＷ、基準電圧源２０を含む。
【００４６】
接地端子ＧＮＤと出力端子１０４の間には、抵抗値がＲに設定された抵抗と、抵抗値が２Ｒに設定された抵抗と、スイッチＳＷ０が直列に接続されている。
接続ノードＮＤ１〜ＮＤ５は、抵抗値がＲまたは２Ｒに設定された抵抗およびスイッチＳＷ１〜ＳＷ５を介して基準電圧源２０と接続される。
【００４７】
基準電圧源２０は、基準電圧Ｖｒｅｆを出力し、スイッチＳＷ１〜ＳＷ５を介して各接続ノードＮＤ１〜ＮＤ５に基準電圧Ｖｒｅｆを印加する。
【００４８】
スイッチＳＷ１およびスイッチＳＷ２は、第１の実施形態同様、Ｒ−２Ｒ型デジタルアナログ変換器を構成しており、下位２ビットに対応してオンオフされる。
【００４９】
第２の実施形態に係るＤ／Ａコンバータ２００において、スイッチＳＷ３〜ＳＷ５の３つのスイッチは、デジタル入力信号の上位２ビットにもとづいて制御される。
第１の実施形態で説明したように、接続ノードＮＤ２から下側（左側を含む）を見たインピーダンスは、Ｒに設定されている。接続ノードＮＤ５に着目した場合、下側を見たときのインピーダンスは、Ｒ／３となる。
したがって、スイッチＳＷ５をオンした場合、出力端子１０４からは、出力電圧ＶｏｕｔとしてＶｏｕｔ＝Ｖｒｅｆ×１／４が出力されることになる。スイッチＳＷ４およびスイッチＳＷ３についても同様であり、オンした状態では、Ｖｒｅｆ／４が出力電圧Ｖｏｕｔとして出力される。
【００５０】
その結果、出力端子１０４から出力される出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｒｅｆ×（ｂ５×１／４＋ｂ４×１／４＋ｂ３×１／４＋ｂ２×１／８＋ｂ１×１／１６）となり、デジタルアナログ変換器として動作する。ここで、ｂ３〜ｂ５は、上位２ビットを分解したデータであり、ｂ２、ｂ１は下位２ビットを表す。
【００５１】
図５は、図４のＤ／Ａコンバータ２００の等価回路図であり、抵抗成分を図示している。
図５には、ラダーネットワーク抵抗網を構成する抵抗Ｒ、２Ｒとあわせて、スイッチＳＷ０〜ＳＷ５のオン抵抗ｒｏｎ０〜ｒｏｎ５および配線抵抗ｒｗ０〜ｒｗ５が示されている。
【００５２】
本実施の形態に係るＤ／Ａコンバータ２００では、スイッチＳＷ０〜ＳＷ５のオン抵抗ｒｏｎ０〜ｒｏｎ５は、関係式ｒｏｎ０＝ｒｏｎ１＝ｒｘ、ｒｏｎ２＝ｒｘ／２、ｒｏｎ３＝ｒｏｎ４＝ｒｏｎ５＝ｒｘ／４を満たすように設計される。すなわち、Ｒ−２Ｒ型で構成される領域スイッチＳＷ１〜ＳＷ２は、デジタル入力信号のビットが１桁上がるごとにその抵抗値ｒｏｎが略１／２倍となるように設計されている。またセグメント型で構成されるスイッチＳＷ３〜ＳＷ５については、すべてのオン抵抗が等しく設定される。
【００５３】
さらに、本実施の形態に係るＤ／Ａコンバータ２００では、各抵抗Ｒ、２Ｒおよび基準電圧源２０の間を接続する配線の配線抵抗ｒｗ０〜ｒｗ５も、関係式ｒｗ０＝ｒｗ１＝ｒｙ、ｒｗ２＝ｒｙ／２、ｒｗ３＝ｒｗ４＝ｒｗ５＝ｒｙ／４を満たすように設計される。すなわち、スイッチＳＷ０〜ＳＷ５を介して複数の抵抗の接続ノードＮＤ０〜ＮＤ５と接地端子間あるいは基準電圧源２０間を接続する複数の配線も、抵抗値の整合をとるように設計される。
【００５４】
図６は、半導体集積回路上における図５のＤ／Ａコンバータ２００のレイアウトの一例を示す図である。
図６に示すように、スイッチＳＷ０〜ＳＷ５のトランジスタサイズ比は、１：１：２：４：４：４に設定されており、オン抵抗ｒｏｎ０〜ｒｏｎ５の比が４：４：４：２：１：１となるように設計されている。
【００５５】
図６において、Ｗ０〜Ｗ５は、それぞれスイッチＳＷ０〜ＳＷ５を介して抵抗の接続ノードＮＤ１〜ＮＤ５と接地端子あるいは基準電圧源２０を接続する配線を示す。
図３に示すように、配線Ｗ０〜Ｗ５は配線長が略同一に設定され、かつ配線幅が１：１：２：４：４：４となるように設定されており、配線Ｗ０〜Ｗ５の抵抗値ｒｗ０〜ｒｗ５も、４：４：４：２：１：１となっている。
【００５６】
図５に戻り、以上のように構成されたＤ／Ａコンバータ２００の精度について検討する。スイッチＳＷ０〜ＳＷ５のオン抵抗および配線Ｗ０〜Ｗ５の抵抗値を上述のように設定した場合、接続ノードＮＤ１から下側を見たインピーダンスと、左側を見たインピーダンスはいずれも、Ｒｚ１＝２Ｒ＋ｒｘ＋ｒｙであり等しい。また、接続ノードＮＤ２から下側を見たインピーダンスと左側を見たインピーダンスも、いずれもＲｚ２＝２Ｒ＋（ｒｘ＋ｒｙ）／２となり等しい。
【００５７】
つぎに、セグメント型で構成される部分に着目する。接続ノードＮＤ３から下側を見たインピーダンスは、Ｒｚ２／２＝Ｒ＋（ｒｘ＋ｒｙ）／２となる。また、接続ノードＮＤ３から左側を見たインピーダンスも、Ｒ＋ｒｘ／４＋ｒｙ／４となるため、下側を見たインピーダンスと等しくなっている。
接続ノードＮＤ４、ＮＤ５についても同様である。
【００５８】
このように、本実施の形態に係るＤ／Ａコンバータ２００では、ネットワーク抵抗網１０のインピーダンスを、スイッチＳＷ０〜ＳＷ５および配線Ｗ０〜Ｗ５の抵抗値を含めて調節することにより、高精度でインピーダンス整合のとれたセグメントＲ−２Ｒ型のデジタルアナログ変換器を構成することができ、高精度なデジタルアナログ変換が可能となる。
【００５９】
（第３の実施形態）
第３の実施形態は、第１、第２の実施形態で説明したＲ−２Ｒ型、またはセグメントＲ−２Ｒ型デジタルアナログ変換器を用いたΔΣ型アナログデジタル変換器である。
図７は、ΔΣ型アナログデジタル変換器の構成を示すブロック図である。
ΔΣＡ／Ｄコンバータ５００は、ΔΣ変調回路５２０、およびデシメーションフィルタ５３０の２つのブロックから構成される。ΔΣ変調回路５２０は、積分器６００、Ｄ／Ａコンバータ６１０およびＡ／Ｄコンバータ６２０を含んでいる。
【００６０】
このようなΔΣＡ／Ｄコンバータ５００のΔΣ変調回路５２０には、低ビット数で高精度で動作するデジタルアナログ変換器が要求される。
第１、第２の実施形態に係るＤ／Ａコンバータ２００は、上述のように、低ビット数で高精度なデジタルアナログ変換器として利用することができるため、ΔΣ変調回路５２０内部のＤ／Ａコンバータ６１０としての用途に適している。たとえば、１２ビットのΔΣＡ／Ｄコンバータ５００に第１、第２の実施形態に係る４ビットのＤ／Ａコンバータ１００、２００を用いた場合、ΔΣＡ／Ｄコンバータ５００全体として１２ビットの精度を実現することができる。
【００６１】
第１、第２の実施形態に係るＤ／Ａコンバータ１００、２００は、Ｒ−２Ｒ型、セグメントＲ−２Ｒ型のデジタルアナログ変換器であるため、アンプなどの能動素子が必要ないため、低消費電流かつ回路規模が小さくて済むという利点を有しており、Ｄ／Ａコンバータ１００、２００をΔΣ変調回路５２０内部のＤ／Ａコンバータ６１０として用いた場合、ΔΣＡ／Ｄコンバータ５００の消費電流を低減し、回路規模を削減することができる。
【００６２】
（第４の実施形態）
第１、第２の実施形態に係るＤ／Ａコンバータ１００、２００、およびそれらを用いた第３の実施形態に係るΔΣＡ／Ｄコンバータ５００は、携帯電話をはじめとする移動体通信端末装置に好適に用いることができる。
図８は、移動体通信端末８００の構成を示すブロック図である。移動体通信端末８００は、ＤＳＰ８１０、アナログフロントエンド回路８２０、ＲＦ回路８３０、パワーアンプ８４０、ローノイズアンプ８５０、デュプレクサ８６０、アンテナ８７０を含む。
ＤＳＰ８１０は、ベースバンド回路などであって、音声信号などをコーディングするなど、さまざまな信号処理を行うブロックである。このＤＳＰ８１０は、ＣＤＭＡ変調やＧＭＳＫ変調などの変調がかけられた変調信号ＩＱｄを出力する。
アナログフロントエンド回路８２０は、ＤＳＰ８１０から出力される変調信号ＩＱｄをＡ／Ｄ変換し、ＲＦ回路８３０へと出力する。ＲＦ回路８３０は、アナログフロントエンド回路８２０から出力されたアナログの変調信号ＩＱａを、ミキサーにより搬送周波数とミキシングし、高周波信号に変換する。パワーアンプ８４０は、この高周波信号を増幅し、増幅された高周波信号はデュプレクサ８６０を介してアンテナ８７０から送出される。
【００６３】
アンテナ８７０より受信した高周波信号は、ローノイズアンプ８５０によって増幅され、ＲＦ回路８３０に入力される。ＲＦ回路８３０は、受信した高周波信号をローカル周波数に変換し、アナログフロントエンド回路８２０へと出力する。アナログフロントエンド回路８２０は、ローカル周波数の受信信号をアナログデジタル変換して、ＤＳＰ８１０へと出力する。
【００６４】
このように、移動体通信端末８００のアナログフロントエンド回路８２０においては、デジタルアナログ変換、アナログデジタル変換の両方を行っている。そこで、デジタルアナログ変換を行うブロックに、第１、第２の実施形態に係るＤ／Ａコンバータ１００、２００を好適に用いることができる。同様に、アナログデジタル変換を行うブロックには第３の実施形態に係るΔΣＡ／Ｄコンバータ５００を用いることができる。
【００６５】
このようなアナログフロントエンド回路８２０では１２ビット程度のデジタル信号を扱う場合が多いため、第１、第２の実施形態に係る４ビットのＤ／Ａコンバータ１００、２００を適用できる場合が多い。上述したように、Ｄ／Ａコンバータ１００、２００は、消費電流が少ないため、バッテリ駆動される移動体通信端末８００に使用した場合には、駆動時間を延ばすことが可能となる。さらに、Ｄ／Ａコンバータ１００、２００は、回路規模も小さくて済むため、移動体通信端末８００の小型化にも資することになる。
【００６６】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００６７】
たとえば、実施形態では４ビットのＤ／Ａコンバータについて説明を行ったがこれには限定されない。たとえば、６ビットのＤ／ＡコンバータをＲ−２Ｒ型で構成する場合、スイッチＳＷのオン抵抗は、ｒｏｎ５＝ｒｘ／１６、ｒｏｎ６＝ｒｘ／３２のように設定すればよい。同様に配線抵抗も、ｒｗ５＝ｒｙ／１６、ｒｗ６＝ｒｙ／３２とすればよい。セグメントＲ−２Ｒ型についても同様である。
【００６８】
本実施の形態において、Ｄ／Ａコンバータ１００を構成する素子はすべて一体集積化されていてもよく、複数の集積回路に分けて構成されていてもよい。どの部分を集積化するかは、コストや占有面積などによって決めればよい。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１の実施形態に係るＤ／Ａコンバータの構成を示す回路図である。
【図２】図１のＤ／Ａコンバータの等価回路図である。
【図３】半導体集積回路上における図２のＤ／Ａコンバータのレイアウトの一例を示す図である。
【図４】第２の実施形態に係るＤ／Ａコンバータの構成を示す回路図である。
【図５】図４のＤ／Ａコンバータの等価回路図である。
【図６】半導体集積回路上における図５のＤ／Ａコンバータのレイアウトの一例を示す図である。
【図７】ΔΣＡ／Ｄコンバータの構成を示す図である。
【図８】移動体通信端末８００の構成を示すブロック図である。
【符号の説明】
【００７０】
１０  ネットワーク抵抗網、  ２０  基準電圧源、  ＳＷ  スイッチ、  Ｗ  配線、  １００  Ｄ／Ａコンバータ、  ２００  Ｄ／Ａコンバータ、  ΔΣＡ／Ｄコンバータ５００、  移動体通信端末８００。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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