(57)【要約】【課題】  微細化された構造において仕事関数の異なるゲート電極を同一半導体基板上に形成したＭＯＳ型半導体装置を提供する。【解決手段】  ＭＯＳ型半導体装置の製造方法が、半導体基板に、第１および第２半導体素子形成領域を規定する工程と、半導体基板上に、ゲート絶縁膜、モリブデン膜、および窒素含有膜を順次積層する工程と、窒素含有膜からモリブデン膜に窒素を導入する工程と、窒素含有膜を選択的に除去し、第１半導体素子形成領域上に窒素含有膜を残す工程と、半導体基板上に、多結晶シリコン膜を形成する工程と、エッチングにより第１ゲート電極、第２ゲート電極を形成する工程と、第１および第２ゲート電極の側壁にサイドウォールを形成する工程と、熱処理により第２ゲート電極に含まれるモリブデン膜中の窒素を減少させて、第１ゲート電極に含まれるモリブデン膜中の窒素量との間に差異を設ける工程とを含む。【選択図】図４
2006165090.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を準備する工程と、
該半導体基板に、第１半導体素子形成領域と第２半導体素子形成領域とを規定する工程と、
該半導体基板上に、ゲート絶縁膜、モリブデン膜、および該モリブデン膜に窒素を導入するための窒素含有膜とを順次積層する工程と、
該窒素含有膜から該モリブデン膜に窒素を導入する窒素導入工程と、
該第２半導体素子形成領域上の該窒素含有膜を選択的に除去し、該第１半導体素子形成領域上に該窒素含有膜を残す工程と、
該半導体基板上に、多結晶シリコン膜を形成する工程と、
エッチングにより、該多結晶シリコン膜、該窒素含有膜、および該モリブデン膜からなる第１ゲート電極を、該ゲート絶縁膜を介して該第１半導体素子形成領域上に形成するとともに、該多結晶シリコン膜、および該モリブデン膜からなる第２ゲート電極を、該ゲート絶縁膜を介して該第２半導体素子形成領域上に形成する工程と、
該第１ゲート電極および該第２ゲート電極の側壁に、サイドウォールを形成する工程と、
熱処理により該第２ゲート電極に含まれるモリブデン膜中の窒素を減少させて、該第１ゲート電極に含まれるモリブデン膜中の窒素量との間に差異を設ける工程とを含むことを特徴とするＭＯＳ型半導体装置の製造方法。
【請求項２】
上記窒素含有膜が、窒化チタン、窒化タンタル、および窒化タングステンから選択される材料からなることを特徴とする請求項１に記載の製造方法。
【請求項３】
上記窒素導入工程が、熱処理による窒素の固層拡散工程であることを特徴とする請求項１に記載の製造方法。
【請求項４】
上記ゲート電極におけるモリブデン膜厚とゲート長との比（アスペクト比）が、０．１以下であることを特徴とする請求項１に記載の製造方法。
【請求項５】
半導体基板と、
該半導体基板に設けられた、第１ウエル領域および第２ウエル領域と、
該第１ウエル領域上にゲート絶縁膜を介して設けられた、モリブデン膜、窒素含有膜、および多結晶シリコン膜の積層構造からなる第１ゲート電極と、
該第２ウエル領域上にゲート絶縁膜を介して設けられた、モリブデン膜、および多結晶シリコン膜からなる第２ゲート電極と、
該第１ゲート電極および該第２ゲート電極の側壁に設けられたサイドウォールとを含み、
該第２ゲート電極のモリブデン膜中に含まれる窒素量が、該第１ゲート電極のモリブデン膜に含まれる窒素量より少ないことを特徴とするＭＯＳ型半導体装置。
【請求項６】
上記ゲート電極におけるモリブデン膜厚とゲート長との比（アスペクト比）が、０．１以下であることを特徴とする請求項５に記載のＭＯＳ型半導体装置。
【請求項７】
上記第２ゲート電極の仕事関数と上記第１ゲート電極の仕事関数とが、異なることを特徴とする請求項５に記載のＭＯＳ型半導体装置。
【請求項８】
上記窒素含有膜が、窒化チタン、窒化タンタル、および窒化タングステンから選択される材料からなることを特徴とする請求項５に記載のＭＯＳ型半導体装置。
【請求項９】
上記モリブデン膜に含まれる窒素が、上記窒素含有膜から拡散させた窒素であることを特徴とする請求項５に記載のＭＯＳ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型半導体装置およびその製造方法に関し、特に、微細構造においてもゲート金属電極の仕事関数が制御可能なＭＯＳ型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来のＣＭＯＳ集積回路では、ｎ型多結晶シリコンをゲート電極に用いたｎ型ＭＯＳＦＥＴと、ｐ型多結晶シリコンをゲート電極に用いたｐ型ＭＯＳＦＥＴとを組み合わせた、デュアルゲート構造が用いられていた。このように、多結晶シリコンをゲート電極に用いて多結晶シリコン中の不純物の量や濃度を調整することにより、ゲート電極の仕事関数の制御が可能となる。
【０００３】
しかし、かかるＣＭＯＳ集積回路では、半導体装置の微細化が進むと多結晶シリコンゲート電極中に形成される空乏層の影響が顕著となった。即ち、多結晶シリコンゲート電極中の空乏層の厚みは非常に薄いが、ゲート酸化膜の膜厚が２ｎｍ以下のように薄くなると、空乏層の厚みも無視できなくなり、ゲート酸化膜の１０％以上に相当する容量の増加をもたらす場合もあった。
【０００４】
このような問題を回避するために、多結晶シリコンゲート電極に代えて、モリブデン等の金属材料をゲート電極に用いる半導体装置が提案されている（例えば、非特許文献１参照）。
【非特許文献１】R. J. P. Lander et al; Mat. Res. Soc. Symp. Proc. Vol. 716, 2002, pp.B5.11.1-B5.11.6
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、モリブデン等の金属材料をゲート電極に用いる半導体装置において、互いに異なる仕事関数を有するゲート電極を同一半導体基板上に形成する方法は見出されていなかった。
【０００６】
また、モリブデン等のゲート電極に窒素を導入して、ゲート電極の仕事関数をシフトさせようとしても、十分なシフトが得られない場合もあった。
【０００７】
そこで、本発明は、特に、微細化された構造において、互いに異なる仕事関数を有するゲート電極を同一半導体基板上に形成したＭＯＳ型半導体装置およびその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００８】
そこで、発明者らは鋭意研究の結果、モリブデン膜中に窒素を拡散させた後に、熱処理によりかかる窒素導入の影響を選択的に除去することにより、同一半導体基板上に仕事関数の異なるゲート電極を備えたＭＯＳ型半導体装置が作製できることを見出すとともに、ゲート電極に含まれるモリブデン膜のアスペクト比を所定の範囲に制御することにより十分な仕事関数のシフトが可能となることを見出し、本発明を完成した。
【０００９】
即ち、本発明は、半導体基板を準備する工程と、半導体基板に、第１半導体素子形成領域と第２半導体素子形成領域とを規定する工程と、半導体基板上に、ゲート絶縁膜、モリブデン膜、およびモリブデン膜に窒素を導入するための窒素含有膜とを順次積層する工程と、窒素含有膜からモリブデン膜に窒素を導入する窒素導入工程と、第２半導体素子形成領域上の窒素含有膜を選択的に除去し、第１半導体素子形成領域上に窒素含有膜を残す工程と、半導体基板上に、多結晶シリコン膜を形成する工程と、エッチングにより、多結晶シリコン膜、窒素含有膜、およびモリブデン膜からなる第１ゲート電極を、ゲート絶縁膜を介して第１半導体素子形成領域上に形成するとともに、多結晶シリコン膜、およびモリブデン膜からなる第２ゲート電極を、ゲート絶縁膜を介して第２半導体素子形成領域上に形成する工程と、第１ゲート電極および第２ゲート電極の側壁に、サイドウォールを形成する工程と、熱処理により第２ゲート電極に含まれるモリブデン膜中の窒素を減少させて、第１ゲート電極に含まれるモリブデン膜中の窒素量との間に差異を設ける工程とを含むことを特徴とするＭＯＳ型半導体装置の製造方法である。
【００１０】
また、本発明は、半導体基板と、半導体基板に設けられた、第１ウエル領域および第２ウエル領域と、第１ウエル領域上にゲート絶縁膜を介して設けられた、モリブデン膜、窒素含有膜、および多結晶シリコン膜の積層構造からなる第１ゲート電極と、第２ウエル領域上にゲート絶縁膜を介して設けられた、モリブデン膜、および多結晶シリコン膜からなる第２ゲート電極と、第１ゲート電極および第２ゲート電極の側壁に設けられたサイドウォールとを含み、第２ゲート電極のモリブデン膜中に含まれる窒素量が、第１ゲート電極のモリブデン膜に含まれる窒素量より少ないことを特徴とするＭＯＳ型半導体装置でもある。
【発明の効果】
【００１１】
このように、本発明では、微細構造においてもゲート電極の仕事関数の制御が可能なＭＯＳ型半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１２】
図１は、全体が１００で表される、本発明の実施の形態にかかるＭＯＳ型半導体装置の断面図である。
ＭＯＳ型半導体装置１００は、シリコン基板１を含む。シリコン基板１には、素子分離領域２により電気的に分離された、ｐ型ウエル領域３とｎ型ウエル領域４が設けられている。
【００１３】
ｐ型ウエル領域３には、ゲート電極１０を挟むようにソース／ドレイン領域１４（エクステンション領域１１を含む）が設けられている。ゲート電極１０は、ゲート酸化膜５を介して設けられ、モリブデン膜６、窒化チタン膜７、および多結晶シリコン膜８の積層構造となっている。
【００１４】
一方、ｎ型ウエル領域４には、ゲート電極２０を挟むようにソース／ドレイン領域１５（エクステンション領域１２を含む）が設けられている。ゲート電極２０は、ゲート酸化膜５を介して設けられ、モリブデン膜６、および多結晶シリコン膜８の積層構造となっており、窒化チタン膜は含まない。
【００１５】
ゲート電極１０、２０の側壁には、窒化シリコンからなるサイドウォール１３が形成されている。また、ソース／ドレイン領域１４、１５の表面、ゲート電極１０、２０の上面には、それぞれ、ＣｏＳｉ２やＮｉＳｉなどのシリサイド膜１６で覆われている。
図１では省略されているが、ソース／ドレイン電極や金属配線等は、適宜形成されている。
【００１６】
また、図２は、ゲート電極のゲート長と、モリブデン膜に窒素を導入することによるしきい値電圧変化量との関係を表したグラフであり、図３は、ゲート電極のアスペクト比と、しきい値電圧変化量との関係を表したグラフである。
【００１７】
図２からわかるように、ゲート電極に含まれるモリブデン膜の膜厚を一定にして、ゲート長を変化させると、ゲート長が０．５μｍ近傍より短くなる領域でしきい値電圧の変化量が小さくなっている。
【００１８】
図３は、横軸をアスペクト比（モリブデン膜の膜厚／ゲート長）として、図２を書き換えたグラフであるが、アスペクト比が０．１以下（更に好適には０．０５以下）で安定したしきい値電圧変化量が得られることがわかる。具体的には、例えばゲート長が０．０５μｍのＭＯＳ型半導体装置では、モリブデン膜の膜厚を５ｎｍ以下とすれば、良好なしきい値電圧の変化が得られることがわかる。
【００１９】
このように、アスペクト比が０．１より大きい領域でしきい値電圧変化量が小さくなるのは、窒化チタン膜からモリブデン膜に拡散させた窒素の効果が十分に維持されていないためと考えられる。
【００２０】
図４は、ＭＯＳ型半導体装置の仕事関数が変化するメカニズムを表す模式図であり、ＭＯＳ型半導体装置のゲート電極近傍の断面を表している。図４において、（ａ）はアスペクト比（モリブデン膜の膜厚／ゲート長）の小さい場合、（ｂ）はアスペクトの大きい場合である。図４においてＬＧはゲート長、ＴＭｏはモリブデン膜の膜厚をそれぞれ表す。
【００２１】
窒化チタン（ＴｉＮ）膜からモリブデン（Ｍｏ）膜に拡散した窒素は、モリブデン（Ｍｏ）膜とゲート酸化膜（ＳｉＯ２）との界面近傍にパイルアップされ、かかるパイルアップされた窒素が、ゲート電極の仕事関数の変化に寄与すると考えられる。
一方、窒化チタン（ＴｉＮ）膜からモリブデン（Ｍｏ）膜に拡散した窒素は、モリブデン（Ｍｏ）膜とゲート酸化膜（ＳｉＯ２）との界面近傍以外に、モリブデン（Ｍｏ）膜の側壁近傍にもパイルアップされる。このようにモリブデン膜の側壁近傍にパイルアップされた窒素は、ゲート電極の仕事関数の変化に寄与しない。
【００２２】
図４（ａ）に示すように、アスペクト比が小さな場合、モリブデン膜とゲート酸化膜との界面近傍にパイルアップされる窒素量は、モリブデン（Ｍｏ）膜の側壁近傍にパイルアップされる窒素量に比べて十分に多く、ゲート電極の仕事関数が十分に変化する。
【００２３】
これに対して、図４（ｂ）に示すように、アスペクト比が大きな場合、モリブデン（Ｍｏ）膜の側壁近傍にパイルアップされる窒素量が、モリブデン膜とゲート酸化膜との界面近傍にパイルアップされる窒素量に比較して無視できない量となり、この結果、十分なゲート電極の仕事関数の変化が得られなくなる。
【００２４】
このように、モリブデン膜の側壁近傍にパイルアップされる窒素量が無視できなくなるのが、図３に示すように、アスペクト比が０．１のゲート電極である。
【００２５】
次に、図５を参照しながら、ＭＯＳ型半導体装置１００の製造方法について説明する。かかる製造方法は、以下の工程１〜７を含む。
【００２６】
工程１：図５（ａ）に示すように、まず、シリコン基板１を準備する。続いて、例えばＬＯＣＯＳ酸化膜のような素子分離領域２を形成する。素子分離領域２は、トレンチに酸化膜を埋め込んだトレンチアイソレーションでも良い。更に、イオン注入法や拡散法を用いて、ｐ型ウエル領域３、ｎ型ウエル領域４を形成する。ｐ型ウエル領域３の形成には、例えばホウ素（Ｂ）が用いられ、ｎ型ウエル領域４の形成には、例えばリン（Ｐ）が用いられる。
【００２７】
工程２：図５（ｂ）に示すように、シリコン基板１の表面に、酸化シリコンからなるゲート酸化膜５を形成する。ゲート酸化膜５は、例えば熱酸化法により形成し、その膜厚は２ｎｍ程度である。続いて、スパッタ法を用いて、例えば膜厚５０ｎｍのモリブデン（Ｍｏ）膜６、例えば膜厚３０ｎｍの窒化チタン（ＴｉＮ）膜７を順次積層する。窒化チタン膜７に代えて、窒化タンタル（ＴａＮ）膜や窒化タングステン（ＷＮ）膜等を使用しても構わない。
【００２８】
かかる積層構造を形成した後、８００〜９００℃、好適には８００℃で１分間程度、窒素、アルゴン等の不活性ガス中で熱処理を行う。この結果、窒化チタン膜７中の窒素が、モリブデン膜６中に固層拡散し、モリブデン膜６とゲート酸化膜５との界面近傍にパイルアップする。
バックサイドＳＩＭＳ法により分析した結果、モリブデン膜６中に拡散した窒素は、ゲート酸化膜５との界面近傍で２×１０２１／ｃｍ３であった。
【００２９】
工程３：図５（ｃ）に示すように、窒化チタン膜７をエッチングして、ｎ型ウエル領域４上方の窒化チタン膜７を選択的に除去し、ｐ型ウエル領域３上方に窒化チタン膜７を残す。
【００３０】
工程４：図５（ｄ）に示すように、例えばＣＶＤ法で、膜厚１００ｎｍの多結晶シリコン膜８を全面に形成する。続いて、ゲート電極形成用のレジストマスク９を、ｐ型ウエル領域３、ｎ型ウエル領域４の上に形成する。
【００３１】
工程５：図５（ｅ）に示すように、レジストマスク９を用いて、多結晶シリコン膜８、窒化チタン膜７、モリブデン膜６、およびゲート酸化膜５をエッチングし、ゲート電極１０、２０を形成する。エッチングは、エッチングする材料に適したエッチングガスを、適宜選択して行われる。レジストマスク９を除去した後、多結晶シリコン膜８等からなるゲート電極１０、２０をマスクに用いたイオン注入を行いて、エクステンション領域１１、１２を形成する。ｐ型ウエル領域３のエクステンション領域１１はｎ型イオンを注入して、またｎ型ウエル領域４のエクステンション領域１２はｐ型イオンを注入して、それぞれ形成する。エクステンション領域１１、１２の不純物濃度は、例えば１×１０２０／ｃｍ３である。
【００３２】
なお、ゲート電極１０、２０が多結晶シリコン膜８を含むことにより、ゲート電極１０、２０をマスクに用いたイオン注入工程おいて、注入イオンが注入マスクを通過する、いわゆるチャネリングを防止できる。これは、次の工程６におけるイオン注入工程においても同じである。
【００３３】
工程６：図５（ｆ）に示すように、ゲート電極１０、２０の側壁に、例えば窒化シリコンからなるサイドウォール１３を形成する。サイドウォール１３は、全面に窒化シリコン膜を形成した後、ドライエッチングすることにより、ゲート電極１０、２０の側壁にのみ窒化シリコン膜を残して形成する。
【００３４】
続いて、例えばイオン注入法を用いて、不純物イオンを注入した後、アニールを行ってソース／ドレイン領域１４、１５を形成する。ソース／ドレイン領域１４、１５の不純物濃度は、例えば１×１０２１／ｃｍ３となる。
【００３５】
アニールは、例えば、窒素雰囲気中で、９００℃で１分間行う。かかるアニール工程で、窒化チタン膜７の無いゲート電極２０においては、モリブデン膜６中の窒素が外方に拡散し、窒化チタン膜７からモリブデン膜６中に拡散した窒素の影響が消失する。
一方、窒化チタン膜７を含むゲート電極１０においては、かかる外方への拡散が起きずに窒素拡散の影響が維持され、アニール条件にかかわらず、約−０．５ｅＶ程度の仕事関数の変化が認められる。
【００３６】
工程７：図５（ｇ）に示すように、例えばスパッタ法で、ＣｏやＮｉを全面に堆積させた後、熱処理を行う。この結果、ＣｏやＮｉはＳｉと反応してＣｏＳｉ２やＮｉＳｉ（シリサイド）を形成する。続いて、シリサイド化しなかったＣｏやＮｉを選択的にエッチングして、ソース／ドレイン領域１４、１５の表面、およびゲート電極１０、２０の上面にシリサイド膜１６を形成する。
【００３７】
最後に、ソース／ドレイン電極や金属配線（図示せず）を適宜形成し、本実施の形態にかかるＭＯＳ型半導体装置１００が完成する。
【００３８】
このように、本実施の形態にかかる製造方法では、ゲート電極１０、２０の双方のモリブデン膜６に窒素を拡散させた後、ゲート電極２０のモリブデン膜６から選択的に窒素を外部に拡散させて減少させる。これにより、ゲート電極１０とゲート電極２０に含まれる窒素量が異なり、ゲート電極の仕事関数が互いに異なったＭＯＳ型半導体装置１００を得ることができる。
【００３９】
特に、ゲート電極のゲート長が短いＭＯＳ型半導体装置に対しても、アスペクト比を制御することにより、有効な仕事関数の変化が可能となる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態にかかるＭＯＳ型半導体装置の断面図である。
【図２】本発明の実施の形態にかかるＭＯＳ型半導体装置のゲート電極の、ゲート長としきい値電圧変化量との関係である。
【図３】本発明の実施の形態にかかるＭＯＳ型半導体装置のゲート電極の、アスペクト比としきい値電圧変化量との関係である。
【図４】本発明にかかるＭＯＳ型半導体装置の仕事関数の変化のメカニズムを示す模式図である。
【図５】本発明の実施の形態にかかるＭＯＳ型半導体装置の製造工程の断面図である。
【符号の説明】
【００４１】
１  シリコン基板、２  素子分離領域、３  ｎ型ウエル領域、４  ｐ型ウエル領域、５  ゲート酸化膜、６  モリブデン膜、７  窒化チタン膜、８  多結晶シリコン膜、１０  ゲート電極、１１、１２  エクステンション領域、１３  サイドウォール、１４、１５  ソース／ドレイン領域、１６  シリサイド膜、２０  ゲート電極、１００  ＭＯＳ型半導体装置。
【図１】
2006165090.tif 000003
【図２】
2006165090.tif 000004
【図３】
2006165090.tif 000005
【図４】
2006165090.tif 000006
【図５】
2006165090.tif 000007