(57)【要約】【課題】  製造工程を単純化し、製造費用を最少化でき、かつ安定した特性を確保できる薄膜トランジスタ表示板及びその製造方法を提供する。【解決手段】  本発明の薄膜トランジスタ表示板は、画素部と駆動部を有する絶縁基板、絶縁基板上に形成され、ソース領域及びドレイン領域、チャンネル領域及び低濃度ドーピング領域を有する多結晶シリコン層、多結晶シリコン層を覆うゲート絶縁膜、ゲート絶縁膜を介在してチャンネル領域と重畳し、不純物がドーピングされているケイ素を有する不純物層、不純物層上部に形成されているゲート電極、ゲート電極を覆い、各々ソース領域及びドレイン領域を露出させる第１及び第２コンタクトホールを有する層間絶縁膜、層間絶縁膜上に形成され、第１コンタクトホールを介してソース領域と接続されるソース電極、層間絶縁膜上に形成され、第２コンタクトホールを介してドレイン領域と接続されるドレイン電極を有する。【選択図】  図４
2006093714.tif 000002
【特許請求の範囲】
【請求項１】
画素部と駆動部とを有する絶縁基板と、
前記絶縁基板上に形成され、ソース領域及びドレイン領域、チャンネル領域及び低濃度ドーピング領域を有する多結晶シリコン層と、
前記多結晶シリコン層を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介在して前記チャンネル領域と重畳し、不純物がドーピングされているケイ素を有する不純物層と、
前記不純物層上部に形成されているゲート電極と、
前記ゲート電極を覆い、前記ソース領域を露出させる第１コンタクトホールおよび前記ドレイン領域を露出させる第２コンタクトホールを有する層間絶縁膜と、
前記層間絶縁膜上に形成され、前記第１コンタクトホールを介して前記ソース領域と接続されるソース電極と、
前記層間絶縁膜上に形成され、前記第２コンタクトホールを介して前記ドレイン領域と接続されるドレイン電極と
を有する薄膜トランジスタ表示板。
【請求項２】
前記多結晶シリコン層が前記画素部に位置している、請求項１に記載の薄膜トランジスタ表示板、
【請求項３】
前記ゲート電極に接続されているゲート線と、
前記ソース電極に接続され、前記ゲート線と交差するデータ線と、
前記画素部の前記ドレイン電極に接続されている画素電極と
をさらに有する請求項２に記載の薄膜トランジスタ表示板。
【請求項４】
前記ドレイン電極と前記画素電極との間に形成されている保護膜をさらに有する請求項３に記載の薄膜トランジスタ表示板。
【請求項５】
前記多結晶シリコン層が前記駆動部に位置している、請求項１に記載の薄膜トランジスタ表示板。
【請求項６】
前記多結晶シリコン層は、前記画素部及び前記駆動部にそれぞれ位置し、前記ソース領域及びドレイン領域が第１及び第２導電型の不純物としてそれぞれドーピングされている第１及び第２多結晶シリコン層を有する請求項１に記載の薄膜トランジスタ表示板。
【請求項７】
前記不純物層は前記第１導電型にドーピングされており、前記第１多結晶シリコン層と重畳する第１不純物層と、前記第２多結晶シリコン層と重畳する第２不純物層とを有する請求項６に記載の薄膜トランジスタ表示板。
【請求項８】
低濃度ドーピング領域が、前記第１多結晶シリコン層または前記第２多結晶シリコン層に形成されており、前記低濃度ドーピング領域は、前記第１導電型または第２導電型にドーピングされている、請求項７に記載の薄膜トランジスタ表示板。
【請求項９】
前記低濃度ドーピング領域は、前記第１多結晶シリコン層にのみ形成されている請求項８に記載の薄膜トランジスタ表示板。
【請求項１０】
前記不純物層は前記低濃度ドーピング領域と重畳している請求項８または９に記載の薄膜トランジスタ表示板。
【請求項１１】
前記ゲート絶縁膜は前記不純物層と同一の平面パターンに構成される請求項１に記載の薄膜トランジスタ表示板。
【請求項１２】
絶縁基板上に多結晶シリコン層を形成する段階と、
前記多結晶シリコン層上にゲート絶縁膜を積層する段階と、
前記ゲート絶縁膜上部に不純物がドーピングされたケイ素層を積層する段階と、
前記ドーピングされたケイ素層上部に金属膜を積層する段階と、
前記金属膜上に感光膜パターンを形成する段階と、
前記感光膜パターンをマスクとして用いた等方性エッチング工程で前記金属膜をパターニングしてゲート電極を形成する段階と、
前記感光膜パターンをマスクとして用いた異方性エッチング工程で前記ドーピングされたケイ素層をエッチングして不純物層を形成する段階と、
前記多結晶シリコン層に、前記不純物層をドーピングマスクとして導電型不純物を高濃度にドーピングしてソース領域及びドレイン領域を形成し、且つ不純物がドーピングされていないチャンネル領域を形成する段階と、
前記ゲート電極をマスクとして前記多結晶シリコン層をドーピングして、前記チャンネル領域の両側に低濃度ドーピング領域を形成する段階と、
前記ゲート線を覆い、前記ソース領域を露出させる第１コンタクトホールと、前記ドレイン領域を露出させる第２コンタクトホールとを有する層間絶縁膜を形成する段階と、
前記層間絶縁膜上に前記第１コンタクトホールを介して前記ソース領域と接続されるソース電極と、前記第２コンタクトホールを介して前記ドレイン領域と接続されるドレイン電極を形成する段階と、
を含む薄膜トランジスタ表示板の製造方法。
【請求項１３】
前記ドレイン電極と接続される画素電極を形成する段階をさらに含む請求項１２に記載の薄膜トランジスタ表示板の製造方法。
【請求項１４】
前記のソース領域及びドレイン領域を形成する段階は、ＰＥＣＶＤ方法またはプラズマイマージョン方法を利用する請求項１２または１３に記載の薄膜トランジスタ表示板の製造方法。
【請求項１５】
前記不純物層を形成する段階は前記ゲート絶縁膜も共にエッチングする、請求項１２ないし１４の何れかに記載の薄膜トランジスタ表示板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ表示板及びその製造方法に関し、特に半導体層として多結晶シリコンを用いる薄膜トランジスタ表示板の製造方法に関する。
【背景技術】
【０００２】
一般に、薄膜トランジスタ（ＴＦＴ）は、液晶表示装置や有機発光表示装置などの平板表示装置で、各画素を独立的に駆動するためのスイッチング素子として用いられる。薄膜トランジスタを有する薄膜トランジスタ表示板は、薄膜トランジスタと、これに接続されている画素電極の他に、薄膜トランジスタに走査信号を伝達する走査信号線（またはゲート線）とデータ信号を伝達するデータ線などを有する。
【０００３】
薄膜トランジスタは、ゲート線に接続されているゲート電極と、データ線に接続されているソース電極と、画素電極に接続されているドレイン電極、及びソース電極とドレイン電極との間ゲート電極上に位置する半導体層などからなり、ゲート線からの走査信号によってデータ線からのデータ信号を画素電極に伝達する。この時、薄膜トランジスタの半導体層は、多結晶シリコンまたは非晶質シリコンからなる。
【０００４】
多結晶シリコンは、非晶質シリコンに比して電子移動度が大きいため、多結晶シリコン薄膜トランジスタを用いれば高速駆動が可能となる。また、薄膜トランジスタ表示板を駆動するための駆動回路のための別途の集積回路を付着せず、薄膜トランジスタの形態で基板上に設けることができる。
【０００５】
多結晶シリコンを有する薄膜トランジスタのゲート電極は、通常、多結晶シリコン層の上部に位置し、このような多結晶シリコン層は、パンチスルーなどの問題点を減少させるため、チャンネル領域とソース領域及びドレイン領域の間に低濃度ドーピング領域を形成することが好ましい。
【０００６】
このような低濃度ドーピング領域の形成方法では、薄膜トランジスタの特性を安定的に確保するために、低濃度ドーピング領域をゲート電極と重畳させて配置するが、このような構造では、漏洩電流が大きくなり、ゲート電極と半導体層との間で寄生容量が増加し、これによって信号の歪曲が発生する。
【０００７】
また、製造工程時、半導体層上にゲート電極を二重の導電膜を用いてパターニングするが、一つの導電膜は、低濃度ドーピング領域を定義するマスクとして用い、もう一つの導電膜は、低濃度ドーピング領域を形成した後、ソース領域とドレイン領域を定義するマスクとして用いる。しかし、１度のフォトエッチング工程で二つの導電膜を異なるパターンで形成するなど、工程が複雑になり、低濃度ドーピング領域の幅を定義するのが難しいという問題点がある。その結果、工程時間が長くなり、製造効率が低下する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、製造工程を単純化し、製造費用を最少化することができ、かつ安定な特性を確保できる薄膜トランジスタ表示板及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
このような課題を達成するために本発明では、ゲート絶縁膜とゲート電極との間に不純物が高濃度にドーピングされている不純物層を形成するが、ゲート電極は等方性でエッチングし、ゲート電極をパターニングするための感光膜パターンをエッチングマスクとして用い、異方性エッチングでパターニングして、ソース領域及びドレイン領域を形成するためのイオン注入マスクとして用いる。この時、ゲート絶縁膜を不純物層と共にエッチングすることができる。
【００１０】
本発明の実施形態に係る薄膜トランジスタ表示板では、絶縁基板の上部に位置し、ソース領域及びドレイン領域、チャンネル領域及び低濃度ドーピング領域を有する多結晶シリコン層が形成されている。多結晶シリコン層を覆うゲート絶縁膜上部にはチャンネル領域と重畳し、不純物がドーピングされているケイ素を含む不純物層が形成されており、不純物層上部にはゲート電極が形成されている。その上部にはゲート電極を覆う層間絶縁膜が形成されており、この層間絶縁膜は、ソース領域を露出させる第１コンタクトホールと、ドレイン領域を露出させる第２コンタクトホールとを有し、層間絶縁膜の上部には第１コンタクトホールを介してソース領域と接続されるソース電極と第２コンタクトホールを介してドレイン領域と接続されるドレイン電極とが形成されている。
【００１１】
多結晶シリコン層は、画像を表示するための複数の画素が配置されている画素部に位置することが好ましい。この時、薄膜トランジスタ表示板は、ゲート電極に接続されているゲート線と、ソース電極に接続され、ゲート線と交差するデータ線と、ドレイン電極に接続されている画素電極とをさらに備えることが好ましい。ドレイン電極と画素電極との間には、保護膜がさらに形成されることができる。
【００１２】
多結晶シリコン層は、複数の駆動素子が配置されている駆動部に位置することもできる。
多結晶シリコン層は、駆動部及び画素部にそれぞれ位置し、ソース領域及びドレイン領域が、第１及び第２導電型の不純物としてそれぞれドーピングされている第１及び第２多結晶シリコン層（Ｎ型のソースおよびドレイン領域を有する１５１Ｄ、Ｐ型のソースおよびドレイン領域を有する１５１Ｐ）を有することができる。
【００１３】
この時、不純物層は、第１導電形でドーピングされており、第１多結晶シリコン層と重畳する第１不純物層（１４０）と、第２多結晶シリコン層と重畳する第２不純物層（１４８）とを有することが好ましい。
【００１４】
低濃度ドーピング領域が、第１多結晶シリコン層または第２多結晶シリコン層に形成されており、第１導電形または第２導電形でドーピングされることもできる（即ち、必要に応じて、図２０に示すようにＮ型の低濃度領域を形成する方法と同様に形成することができる）が、第１多結晶シリコン層にのみ形成されていることが好ましい。
【００１５】
この構成において、不純物層は、低濃度ドーピング領域と重畳することが好ましく、ゲート絶縁膜も不純物層と同一の平面パターン形状を有することができる。
本発明の実施形態に係る薄膜トランジスタ表示板の製造方法では、絶縁基板上に多結晶シリコン層を形成し、多結晶シリコン層上にゲート絶縁膜を積層する。次に、ゲート絶縁膜上部に不純物がドーピングされたケイ素層及び金属膜を順次に積層し、金属膜上に感光膜パターンを形成する。次に、感光膜パターンをマスクとして用いた等方性エッチング工程で金属膜をパターニングして、ゲート電極を有するゲート線を形成し、感光膜パターンをマスクとして用いた異方性エッチング工程でドーピングされたケイ素層をエッチングして不純物層を形成する。多結晶シリコン層に、不純物層をドーピングマスクとして導電型不純物を高濃度にドーピングして、ソース領域及びドレイン領域を形成し、且つ不純物がドーピングされていないチャンネル領域を定義し、その後、ゲート電極をマスクとして多結晶シリコン層をドーピングして、チャンネル領域の両側に低濃度ドーピング領域を形成する。次に、ゲート線を覆い、ソース領域を露出させる第１コンタクトホールと、ドレイン領域を露出させる第２コンタクトホールとを有する層間絶縁膜を形成し、層間絶縁膜上に第１コンタクトホールを介してソース領域と接続されるソース電極を有するデータ線と、第２コンタクトホールを介してドレイン領域と接続されるドレイン電極とを形成する。
【００１６】
データ線及びドレイン電極を覆い、第３コンタクトホールを有する保護膜を形成し、この保護膜上に第３コンタクトホールを介してドレイン電極と接続される画素電極を形成する工程を追加することが好ましい。
【００１７】
ソース領域及びドレイン領域を形成する段階は、ＰＥＣＶＤ方法またはプラズマイマージョン方法を用いて導電型不純物を高濃度にドーピングすることが好ましい。
不純物層を形成する際に、ゲート絶縁膜を一緒にパターニングすることができる。
【発明の効果】
【００１８】
本発明によれば、不純物がドーピングされたケイ素からなる不純物層をゲート電極の下部に追加することによって薄膜トランジスタのオフ電流を調節することができ、低濃度ドーピング領域を不純物層と重畳して配置することによって薄膜トランジスタの特性を安定的に確保することができる。
【００１９】
また、フォトエッチング工程を行わず、低濃度ドーピング領域とソース領域及びドレイン領域を定義するドーピングマスクを用いて不純物層を形成することによって、製造工程を単純化することができ、これによって製造コストを最少化することができる。
【発明を実施するための最良の形態】
【００２０】
以下、添付した図面を参照して、本発明の実施形態を、本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。しかし、本発明は、多様な形態で実現することができ、ここで説明する実施形態に限定されない。
【００２１】
図面は、各種層及び領域を明確に表現するために、厚さを拡大して示している。明細書全体を通じて類似した部分については同じ参照符号を付けている。層、膜、領域、板などの部分が、他の部分の「上に」あるとする時、これは他の部分の「すぐ上に」ある場合に限らず、その中間に更に他の部分がある場合も含む。ある部分が他の部分の「すぐ上に」あるとする時、これは中間に他の部分がない場合を意味する。
【００２２】
図１は、本発明の一実施形態に係る表示装置のブロック図であり、図２は、本発明の一実施形態に係る液晶表示装置の一つの画素に対する等価回路図である。
図１に示すように、本発明の一実施形態に係る表示装置は、表示板部３００及びこれに接続されたゲート駆動部４００とデータ駆動部５００、データ駆動部５００に接続された階調電圧生成部８００、並びにこれらを制御する信号制御部６００を備える。
【００２３】
表示板部３００は、等価回路的に見れば、複数の表示信号線Ｇ１−Ｇｎ、Ｄ１−Ｄｍと、これに接続されてほぼ行列状に配列された複数の画素を有する。
表示信号線Ｇ１−Ｇｎ、Ｄ１−Ｄｍは、ゲート信号（スキャニング信号とも言う）を伝達する複数のゲート線Ｇ１−Ｇｎとデータ信号を伝達するデータ線Ｄ１−Ｄｍを有する。ゲート線Ｇ１−Ｇｎは、ほぼ行方向に延びて、互いにほぼ平行であり、データ線Ｄ１−Ｄｍは、ほぼ列方向に延びて、互いにほぼ平行である。
【００２４】
各画素は、表示信号線Ｇ１−Ｇｎ、Ｄ１−Ｄｍに接続されたスイッチング素子Ｑと、これに接続された画素回路とを有する。ストレージキャパシタは、必要に応じて省略することができる。
【００２５】
スイッチング素子Ｑは、三端子素子として、その制御端子及び入力端子は、各々ゲート線Ｇ１−Ｇｎ及びデータ線Ｄ１−Ｄｍに接続されており、出力端子は、画素回路に接続されている。また、スイッチング素子Ｑは、薄膜トランジスタであることが好ましく、特に非晶質シリコンを有するのが良い。
【００２６】
平板表示装置を代表している液晶表示装置の場合、図２に示すように、表示板部３００が下部表示板１００、上部表示板２００、及びその間の液晶層３を備え、表示信号線Ｇ１−Ｇｎ、Ｄ１−Ｄｍとスイッチング素子Ｑは、下部表示板１００に備えられている。液晶表示装置の画素回路は、スイッチング素子Ｑに並列に接続された液晶キャパシタＣｌｃ及びストレージキャパシタＣｓｔを有する。ストレージキャパシタＣｓｔは、必要に応じて省略することができる。
【００２７】
液晶キャパシタＣｌｃは、下部表示板１００の画素電極１９０と上部表示板２００の共通電極２７０とを二つの端子とし、二つの電極１９０、２７０の間の液晶層３は誘電体として機能する。画素電極１９０は、スイッチング素子Ｑに接続され、共通（コモン）電極２７０は、上部表示板２００の全面に形成されて、共通（コモン）電圧Ｖｃｏｍの印加を受ける。図２の構成とは異なる構成として、共通電極２７０が下部表示板１００に備えられる場合もあり、その場合には、二つの電極１９０、２７０が全て線状または棒状に作られる。
【００２８】
ストレージキャパシタＣｓｔは、下部表示板１００に備えられた別個の信号線（図示せず）と画素電極１９０とが重畳してなり、この別個の信号線には共通電圧Ｖｃｏｍなどの定められた電圧が印加される。しかし、ストレージキャパシタＣｓｔは、画素電極１９０が絶縁体を媒介としてすぐ上の前段ゲート線と重畳してなることもできる。
【００２９】
一方、色表示を実現するため、各画素が色相を表示できる必要があるが、これは画素電極１９０に対応する領域に三原色、例えば、赤色、緑色、青色のカラーフィルタ２３０を備えることによって可能である。図２で、カラーフィルタ２３０は、上部表示板２００に形成されているが、これとは異なる構成として、下部表示板１００の画素電極１９０上または下に形成することもできる。
【００３０】
液晶表示装置の表示板部３００の二つの表示板１００、２００のうちの少なくとも一つの外側面には、光を偏光させる偏光子（図示せず）が付着されている。
再び図１を参照すれば、階調電圧生成部８００は、画素の輝度に関連する一組または二組の複数階調電圧を生成する。二組である場合、そのうちの一組は、共通電圧Ｖｃｏｍに対してプラスの値を有し、もう一組は、マイナスの値を有する。
【００３１】
ゲート駆動部４００は、表示板部３００のゲート線Ｇ１−Ｇｎに接続されて、スイッチング素子Ｑを導通させることができるゲートオン電圧Ｖｏｎと、スイッチング素子Ｑを遮断させることができるゲートオフ電圧Ｖｏｆｆの組み合わせからなるゲート信号をゲート線Ｇ１−Ｇｎに印加する。
【００３２】
データ駆動部５００は、表示板部３００のデータ線Ｄ１−Ｄｍに接続され、階調電圧生成部８００からの階調電圧を選択してデータ信号として画素に印加する。
信号制御部６００は、ゲート駆動部４００及びデータ駆動部５００などの動作を制御する。
【００３３】
次に、図面を参照して本発明の実施形態に係る薄膜トランジスタ表示板について詳細に説明する。
図３は、本発明の一実施形態に係る薄膜トランジスタ表示板において画素部の構造を示す配置図であり、図４は、図３の薄膜トランジスタ表示板のＩＶ−ＩＶ’線に沿う画素部の断面図であり、図５は、図１及び図２の駆動部におけるトランジスタ構造を示す断面図である。
【００３４】
図４に示すように、透明な絶縁基板１１０上に酸化ケイ素または窒化ケイ素からなる遮断層１１１が形成されており、遮断層１１１上の画素部には、Ｎ型不純物が高濃度にドーピングされているソース領域１５３Ｄとドレイン領域１５５Ｄ、及びこれらの間に位置して不純物がドーピングされていないチャンネル領域１５４Ｄを有する薄膜トランジスタの多結晶シリコン層１５１Ｄが形成されている。そして、ソース領域１５３Ｄとチャンネル領域１５４Ｄの間、ドレイン領域１５５Ｄとチャンネル領域１５４Ｄの間には、Ｎ型不純物が低濃度にドーピングされている低濃度ドーピング領域１５２Ｄが各々形成されている。また、図５に示すように、駆動部にもＮ型不純物が高濃度にドーピングされているソース領域１５３Ｎ、ドレイン領域１５５Ｎ、及び不純物がドーピングされていないチャンネル領域１５４Ｎを有するＮ型トランジスタと、Ｐ型不純物が高濃度にドーピングされているソース領域１５３Ｐ、ドレイン領域１５５Ｐ、及び不純物がドーピングされていないチャンネル領域１５４Ｐを有するＰ型トランジスタとを有する相補型トランジスタの多結晶シリコン層１５１Ｎ、１５１Ｐが各々形成されている。Ｎ型トランジスタのチャンネル領域１５４Ｎの両側には、低濃度ドーピング領域１５２Ｎが形成されている。
【００３５】
多結晶シリコン層１５１Ｄ、１５１Ｎ、１５１Ｐを有する基板１１０上にはゲート絶縁膜１４０が形成されている。
そして、画素部のゲート絶縁膜１４０上部には、Ｎ型不純物が高濃度にドーピングされており、チャンネル領域１５４Ｄ及び保持容量領域１５７とそれぞれ重畳する不純物層１４２、１４４が各々形成されている。また、駆動部のゲート絶縁膜１４０上部にも、図５のように、Ｎ型トランジスタ及びＰ型トランジスタのチャンネル領域１５４Ｎ、１５４Ｐと重畳する不純物層１４６、１４８が形成されている。この時、不純物層１４２、１４６、１４８、１４４は、低濃度ドーピング領域１５２Ｄ、１５２Ｎ、の上部まで拡張されて、これら１５２Ｄ、１５２Ｎ、と重畳している（なお、１４８については、１５４Ｐが低濃度ドーピング領域を有する場合）。
【００３６】
なお、画素部のゲート絶縁膜１４０上には、一方向に長く延びるゲート線１２１が形成されており、ゲート線１２１の一部が突出して延びて多結晶シリコン層１５１Ｄのチャンネル領域１５４Ｄと重畳し、重畳するゲート線１２１の一部分は、薄膜トランジスタのゲート電極１２４Ｄとして用いられる。
【００３７】
また、画素部のゲート絶縁膜１４０上部には、画素の保持容量を増加させるための維持電極線１３１が、ゲート線１２１と平行に、同一の物質で同一層に形成されている。多結晶シリコン層１５１と重畳する維持電極線１３１の一部分が維持電極１３７となり、維持電極１３７と重畳する多結晶シリコン層１５１Ｄが維持電極領域１５７となり、維持電極領域１５７の両側にも低濃度ドーピング領域１５６Ｄが各々形成され、維持電極領域１５７の一側には高濃度ドーピング領域１５８が位置している。ゲート線１２１の一端部分は、外部回路と接続するため、ゲート線１２１の幅より広く形成することができ、ゲート駆動回路の出力端に電気的に接続されている。
【００３８】
一方、駆動部において、ゲート絶縁膜１４０それぞれの上部には、駆動部に位置する薄膜トランジスタのゲート電極１２４Ｎ、１２４Ｐが各々形成され、半導体層１５１Ｎ、１５１Ｐのチャンネル領域１５４Ｎ、１５４Ｐと各々重畳している。
【００３９】
この時、画素部と駆動部において、ゲート電極１２４Ｄ、１２４Ｎ及び維持電極１３７よりも不純物層１４２、１４６、１４４、が広い幅を有し、低濃度ドーピング領域１５２Ｄ、１５２Ｎ、１５６Ｄと重畳している。
【００４０】
画素部及び駆動部において、ゲート線１２１、維持電極線１３１、ゲート電極１２４Ｄ、１２４Ｎ、１２４Ｐが形成されているゲート絶縁膜１４０及び半導体層１５１Ｄ、１５１Ｎ、１５１Ｐ上には、層間絶縁膜１６０が形成されている。層間絶縁膜１６０は、ソース領域１５３Ｄ、１５３Ｎ、１５３Ｐとドレイン領域１５５Ｄ、１５５Ｎ、１５５Ｐをそれぞれ露出させる第１コンタクトホール１６３Ｄ、１６３Ｎ、１６３Ｐ及び第２コンタクトホール１６５Ｄ、１６５Ｎ、１６５Ｐを有している。
【００４１】
画素部の層間絶縁膜１６０上には、ゲート線１２１と交差して画素領域を定義するデータ線１７１が形成されている。データ線１７１の一部分または分枝状部分は、第１コンタクトホール１６３Ｄを介してソース領域１５３Ｄと接続されており、ソース領域１５３Ｄと接続されている部分は、薄膜トランジスタのソース電極１７３Ｄとして用いられる。データ線１７１の一端部は、外部回路と接続するため、データ線１７１幅より広く形成（図示せず）することができ、データ駆動回路の出力端に直接接続できる。
【００４２】
なお、データ線１７１と同一層の画素部には、ソース電極１７３Ｄと一定の距離だけ離れて形成され、第２コンタクトホール１６５Ｄを介してドレイン領域１５５Ｄと接続されているドレイン電極１７５Ｄが形成されている。
【００４３】
駆動部の層間絶縁膜１６０には、Ｎ型及びＰ型トランジスタのソース電極１７３Ｎ及び１７３Ｐが形成されて、コンタクトホール１６３Ｎ及び１６３Ｐを介してソース領域１５３Ｎ及び１５３Ｐに各々接続されており、また、チャンネル領域１５４Ｎ及び１５４Ｐをそれぞれ中心にして、ソース電極１７３Ｎ及び１７３Ｐの向い側には、コンタクトホール１６５Ｎ及び１６５Ｐを介してドレイン領域１５５Ｎ及び１５５Ｐに各々接続されているドレイン電極１７５Ｎ及び１７５Ｐが形成されている。
【００４４】
ソース電極１７３Ｎ、１７３Ｄ、１７３Ｐ、ドレイン電極１７５Ｎ、１７５Ｄ、１７５Ｐ及びデータ線１７１を有する層間絶縁膜１６０上に、保護膜１８０が形成されている。画素部において保護膜１８０は、ドレイン電極１７５Ｄを露出させる第３コンタクトホール１８５を有する。
【００４５】
画素部の保護膜１８０上には、第３コンタクトホール１８５を介してドレイン電極１７５Ｄと接続されている画素電極１９０が、それぞれの画素領域に形成されている。
前述した本発明の実施形態に係る薄膜トランジスタ表示板の製造方法を、添付した図を参照して詳細に説明する。
【００４６】
図６、図１１、図１４、図２３、図２６及び図２９は、各々図３及び図４に示した薄膜トランジスタ表示板の画素部を本発明の一実施形態によって製造する方法の中間段階における配置図であり、工程順に示す図であり、図７は、図６の薄膜トランジスタ表示板のＶＩＩ−ＶＩＩ’線に沿った断面図であり、図８は、図６及び図７の製造段階での駆動部の構造を示す断面図であり、図９は、図６の薄膜トランジスタ表示板のＶＩＩ−ＶＩＩ’線に沿った断面図であり、図７及び図８に続く段階を示すものであり、図１０は、図９の段階におけるトランジスタを示す駆動部の断面図であり、図１２は、図１１の薄膜トランジスタ表示板のＸＩＩ−ＸＩＩ’線に沿った断面図であり、図１３は、図１１及び図１２に続く段階におけるトランジスタ構造を示す断面図であり、図１５は、図１４の薄膜トランジスタ表示板のＸＶ−ＸＶ’線に沿った断面図であり、図１６は、図１４及び図１５の段階における駆動部のトランジスタ構造を示す断面図であり、図１７は、図１５に続く段階を示す画素部の断面図であり、図１８は、図１７の段階における駆動部のトランジスタ構造を示す断面図であり、図１９は、図１７及び図１８に続く段階を示す画素部の断面図であり、図２０は、図１９の段階における駆動部のトランジスタ構造を示す断面図であり、図２１は、図２０に続く段階における駆動部のトランジスタ構造を示す断面図であり、図２２は、本発明の他の実施形態に係る製造方法であり、図２０に続く段階における駆動部のトランジスタ構造を示す断面図であり、図２４は、図２３の薄膜トランジスタ表示板のＸＸＩＶ−ＸＸＩＶ’線に沿った断面図で、図１９に続く段階を示すものであり、図２５は、図２３及び図２４の段階における駆動部のトランジスタ構造を示す断面図であり、図２７は、図２６の薄膜トランジスタ表示板のＸＸＶＩＩ−ＸＸＶＩＩ’線に沿った断面図であり、図２８は、図２６及び図２７の段階における駆動部のトランジスタ構造を示す断面図であり、図３０は、図２９の薄膜トランジスタ表示板のＸＸＸ−ＸＸＸ’線に沿った断面図であり、図３１は、図２９及び図３０の段階におけるトランジスタ構造を示す駆動部の断面図である。
【００４７】
まず、図６乃至図８に示すように、透明な絶縁基板１１０上に遮断層１１１を形成する。この時に用いられる透明絶縁基板１１０には、ガラス、石英またはサファイアなどが挙げられ、遮断層１１１は、酸化ケイ素（ＳｉＯ２）または窒化ケイ素（ＳｉＮｘ）を蒸着して形成する。なお、遮断層１１１上には非晶質シリコンを蒸着して非晶質シリコン膜を形成する。
【００４８】
その後、非晶質シリコン膜をレーザー熱処理（ｌａｓｅｒ ａｎｎｅａｌｉｎｇ）、炉熱処理（ｆｕｒｎａｃｅ ａｎｎｅａｌｉｎｇ）、または固相結晶化工程によって非晶質シリコンを結晶化した後、フォトエッチング法でパターニングして、画素部及び駆動部に多結晶シリコン層１５１Ｄ、１５１Ｎ、１５１Ｐを形成する。
【００４９】
次に、図９及び図１０に示すように、多結晶シリコン層１５１Ｄ、１５１Ｎ、１５１Ｐが形成されている基板１１０上部に、窒化ケイ素または酸化ケイ素の絶縁物質を２００〜５００Å範囲の厚さに蒸着してゲート絶縁膜１４０を形成する。そして、ゲート絶縁膜１４０の上部にＮ型不純物が高濃度にドーピングされているドーピングされたケイ素層１４１を５００〜１０００Å範囲の厚さに形成し、次いで、導電物質を積層してゲート用金属膜１２０を形成した後、ゲート用金属膜１２０上に感光膜を形成し、光マスクを用いてフォト工程で感光膜を露光及び現像して、感光膜パターン５７、５４Ｄ、５４Ｎ、５４Ｐを形成する。
【００５０】
この時、ゲート用金属膜１２０は、物理的性質が異なる二つの膜を有することが好ましい。一つの膜は、ゲート信号の遅延や電圧降下を減らすことができるように低い比抵抗の金属、例えばアルミニウム（Ａｌ）やアルミニウム合金（例：アルミニウム−ネオジム（ＡｌＮｄ）合金）などのアルミニウム系の金属からなる。これとは異なって、もう一つの膜は、他の物質、特にＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）またはＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）との物理的、化学的、電気的接触特性が優れた物質、例えばモリブデン（Ｍｏ）、モリブデン合金（例：モリブデン−タングステン（ＭｏＷ）合金）、クロム（Ｃｒ）などからなる。
【００５１】
次に、図１１乃至図１３に示すように、感光膜パターン５７、５４Ｄ、５４Ｎ、５４Ｐをマスクとしてゲート金属膜１２０を等方性エッチング条件で０．５〜１．０μｍ程度のアンダーカットが発生するようにパターニングして、画素部にゲート電極１２４Ｄを有するゲート線１２１及び維持電極１３７を有する維持電極線１３１を形成し、駆動部にＮＭＯＳ素子のゲート電極１２４Ｎを形成し、ＰＭＯＳ素子領域には半導体層１５１Ｐ上部に導電体パターン１２６Ｐを残す。この時、導電体パターン１２６Ｐは、半導体層１５１Ｐを完全に覆う必要がある。
【００５２】
ゲート線１２１及び維持電極線１３１の側壁は、後で形成される上部層との密着性を増加させるため、傾斜するように形成することが好ましい。
次に、図１４乃至図１６に示すように、感光膜パターン５７、５４Ｄ、５４Ｎ、５４Ｐをエッチングマスクとしてドーピングされたケイ素層１４１（図１２、１３）を異方性エッチングで順次にパターニングして、ゲート電極１２４Ｄ、１２４Ｎ、維持電極１３７および導電体パターン１２６Ｐの幅より少し広い幅を有する不純物層１４２、１４６、１４４、１４９を形成する。この時、ゲート絶縁膜１４０及び不純物層１４２、１４４、１４９、１４６は、多結晶シリコン層１５１Ｄ、１５１Ｎ、１５１Ｐとゲート電極１２４Ｄ、１２４Ｎ、導電体パターン１２６Ｐ及び維持電極１３７の間に各々位置して、多結晶シリコン層１５１Ｄ、１５１Ｎ、１５１Ｐとゲート電極１２４Ｄ、１２４Ｎ、導電体パターン１２６Ｐ及び維持電極１３７を各々絶縁させる役割を果たし、不純物層１４２、１４４、１４６は、後述するソース領域及びドレイン領域を形成するための導電型不純物をドーピングする場合、イオン注入マスクの役割も果たす。
【００５３】
次に、図１７及び図１８に示すように、感光膜パターン５３、５４Ｄ、５４Ｎ、５４Ｐ（図１５、１６）を除去した後、不純物層１４２、１４４、１４９、１４６をドーピングマスクとして用いて、ＰＥＣＶＤ方法またはプラズマイマージョン方法を利用して３〜４０ｅＶの低エネルギーでＮ型不純物イオンを高濃度にドーピングして、画素部と駆動部の半導体層１５１Ｄ、１５１Ｎにソース領域１５３Ｄ、１５３Ｎとドレイン領域１５５Ｄ、１５５Ｎとチャンネル領域１５４Ｄ、１５４Ｎとを形成する。この時、チャンネル領域１５４Ｄ、１５４Ｎは、ゲート電極１２４Ｄ、１２４Ｎの下に位置した多結晶シリコン層１５１Ｄ、１５１Ｎ（図１５、１６）であって、不純物がドーピングされず、ソース領域１５３Ｎ、１５３Ｄとドレイン領域１５５Ｎ、１５５Ｄとを分離し、維持電極領域１５７及び高濃度ドーピング領域１５８も形成される。
【００５４】
次に、図１９及び図２０に示すように、ゲート電極１２４Ｄ、１２４Ｎ及び維持電極１３７をドーピングマスクとして用い、高エネルギーを使用して、Ｎ型導電型不純物をスキャニング設備またはイオンビーム設備を利用して低濃度にドーピングして、低濃度ドーピング領域１５２Ｄ、１５２Ｎを形成する。
【００５５】
このような本発明の実施形態に係る薄膜トランジスタ表示板及びその製造方法は、ゲート電極をパターニングするための感光膜パターンを用いてドーピングマスクである不純物層を形成する。別途のフォトエッチング工程を追加せず、このような不純物層を低濃度ドーピング領域とソース領域及びドレイン領域を定義するためのドーピングマスクとして用いることで、製造工程を単純化し、これによって製造コストを最少化することができる。また、同一のフォトエッチング工程において、アンダーカット構造にパターニングしてゲート電極１２４Ｄ、１２４Ｎと不純物層１４２、１４６を形成することによって、低濃度ドーピング領域１５２Ｄ、１５２Ｎの幅を均一にかつ容易に調節することができる。また、不純物層１４６、１４２は、ゲート絶縁膜１４０と同様にケイ素からなり、ソース領域１５３Ｎ、１５３Ｄとドレイン領域１５５Ｎ、１５５Ｄ及び低濃度ドーピング領域１５２Ｎ、１５２Ｄを形成する際に、ドーピングエネルギーを調節して、選択的なドーピングを容易に実施することができる。
【００５６】
また、このような本実施形態に係る製造方法は、不純物層１４２、１４６、１４９、１４４を形成することによって、低濃度ドーピング領域を形成するための別個の工程を必要としなくなる。
【００５７】
この時、Ｐ型薄膜トランジスタの半導体層１５１Ｐには、その上部に半導体層１５１Ｐより広い幅を有するゲート絶縁膜パターン１４０Ｐ及び導電体パターン１２６Ｐが形成されており、Ｎ型の不純物を注入しない。
【００５８】
次に、図２１に示すように、基板１１０の上部に感光膜を形成し、光マスクを用いたフォト工程で感光膜を露光及び現像して感光膜パターン６４Ｐ、６４Ｄを形成した後、感光膜パターン６４Ｐ、６４Ｄをエッチングマスクとして導電体パターン１２６Ｐ（図２０）をエッチングしてＰ型薄膜トランジスタのゲート電極１２４Ｐを形成する。次いで、感光膜パターン６４Ｐ、６４Ｄを除去したり、そのままの状態で感光膜パターン６４Ｐ、６４Ｄまたはゲート電極１２４Ｐをエッチングマスクとして用いて、露出した不純物層１４８（図２０の１４９）をエッチングしてＰ型薄膜トランジスタの半導体層１５１Ｐの一部を露出させた後、感光膜パターン６４Ｐ、６４Ｄまたはゲート電極１２４Ｐをイオン注入エッチングマスクとして用いてＰＥＣＶＤ方法またはプラズマイマージョン方法を利用して３〜４０ｅＶの低エネルギーで、ｐ型不純物イオンを高濃度にドーピングしてＰ型薄膜トランジスタの半導体層１５１Ｐにソース領域１５３Ｐとドレイン領域１５５Ｐを形成し、チャンネル領域１５４Ｐを形成する。この時、感光膜パターン６４Ｐは、ＮＭＯＳ領域と画素部も一緒に覆う。
【００５９】
本発明の他の実施形態においては、図２２に示すように、Ｐ型薄膜トランジスタのゲート電極１２４ＰもＮ型薄膜トランジスタのゲート電極１２４Ｎと同様に、感光膜パターン６４Ｐの下部までエッチングしてアンダーカットが発生するようにパターニングし、ｐ型不純物を低濃度にドーピングして、Ｐ型薄膜トランジスタの半導体層１５１ＰにＮ型薄膜トランジスタと類似するように低濃度領域１５２Ｎを形成することもできる。
【００６０】
次に、図２３乃至図２５に示すように、多結晶シリコン層１５１Ｄ、１５１Ｎ、１５１Ｐを覆うように、基板１１０全面の上部に絶縁物質を積層して第１層間絶縁膜１６０を形成する。その後、層間絶縁膜１６０をマスクとして用いたフォトエッチング工程でパターニングして、ソース領域１５３Ｄ、１５３Ｎ、１５３Ｐとドレイン領域１５５Ｄ、１５５Ｎ、１５５Ｐを露出させる第１コンタクトホール１６３Ｄ、１６３Ｎ、１６３Ｐ及び第２コンタクトホール１６５Ｄ、１６５Ｎ、１６５Ｐを形成する。
【００６１】
次に、図２６乃至図２８に示すように、層間絶縁膜１６０上にデータ用金属膜を形成した後、マスクを用いたフォトエッチング工程でパターニングして、データ線１７１とドレイン電極１７５Ｄ、１７５Ｎ、１７５Ｐとソース電極１７３Ｄ、１７３Ｎ、１７３Ｐを形成する。ソース電極１７３Ｄ、１７３Ｎ、１７３Ｐは、第１コンタクトホール１６３Ｄ、１６３Ｎ、１６３Ｐを介してソース領域１５３Ｄ、１５３Ｎ、１５３Ｐとそれぞれ接続し、ドレイン電極１７５Ｄ、１７５Ｎ、１７５Ｐは、第２コンタクトホール１６５Ｄ、１６５Ｎ、１６５Ｐを介してドレイン領域１５５Ｄ、１５５Ｎ、１５５Ｐとそれぞれ接続する。
【００６２】
図２９乃至図３１に示すように、データ線１７１及びドレイン電極１７５を含めて層間絶縁膜１６０上に、平坦化特性が優れてかつ感光性を有する有機物質またはプラズマ化学気相蒸着（ＰＥＣＶＤ）で形成されるａ−Ｓｉ：Ｃ：Ｏ、ａ−Ｓｉ：Ｏ：Ｆなどの低誘電率絶縁物質などを積層して、保護膜１８０を形成する。その後、保護膜１８０をマスクを用いたフォトエッチング工程でパターニングして、画素部のドレイン電極１７５Ｄを露出させる第３コンタクトホール１８５を形成する。
【００６３】
第３コンタクトホール１８５内部を含む保護膜１８０上に、透明な物質であるＩＴＯ、ＩＺＯなどを蒸着した後、これをパターニングして、図４に示すように画素電極１９０を形成する。画素電極１９０は、第３コンタクトホール１８５を介してドレイン電極１７５Ｄと接続する。
【００６４】
図３２は、本発明の他の実施形態に係る薄膜トランジスタ表示板における画素部構造を示す配置図であり、図３３は、図３２の薄膜トランジスタ表示板のＸＸＸＩＩＩ−ＸＸＸＩＩＩ’線に沿う画素部の断面図であり、図３４は、図３２の薄膜トランジスタ表示板における薄膜トランジスタを有する駆動部構造を示す断面図である。
【００６５】
図３２乃至図３４に示す本実施形態に係る薄膜トランジスタ表示板において、画素部及び駆動部の構造は図３乃至図５のものとほぼ同じである。即ち、絶縁基板１１０上の遮断層１１１上部の画素部及び駆動部には、多結晶シリコン層１５１Ｄ、１５０Ｎ、１５０Ｐが形成されており、その上部には、ゲート絶縁膜１４０Ｄ、１４３、１４０Ｎ、１４０Ｐがそれぞれ形成されている。各々のゲート絶縁膜１４０Ｄ、１４３、１４０Ｎ、１４０Ｐ上部には、不純物層１４２、１４４、１４６、１４８がそれぞれ形成されており、その上部には、画素部ではゲート電極１２４Ｄを有するゲート線１２１と維持電極線１３１（１３７）が形成されており、駆動部ではＰＭＯＳ及びＮＭＯＳ素子のゲート電極１２４Ｎ、１２４Ｐが形成されている。その上部に形成されている層間絶縁膜には、ソース領域１５３Ｄ、１５３Ｎ、１５３Ｐとドレイン領域１５５Ｄ、１５５Ｎ、１５５Ｐをそれぞれ露出させる第１コンタクトホール１６３Ｄ、１６３Ｎ、１６３Ｐ及び第２コンタクトホール１６５Ｄ、１６５Ｎ、１６５Ｐが形成されており、層間絶縁膜１６０の画素部上部には、ソース電極１７３Ｄを有するデータ線１７１及びドレイン電極１７５Ｄが形成されており、駆動部には、ＮＭＯＳ及びＰＭＯＳ素子のソース電極１７３Ｎ、１７３Ｐとドレイン電極１７５Ｎ、１７５Ｐが形成されている。これらを覆う保護膜１８０の上部には、ドレイン電極１７５Ｄと接続されている画素電極１９０が形成されている。
【００６６】
しかし、図３乃至図５の実施形態と異なって、ゲート絶縁膜１４０Ｄ、１４３、１４０Ｎ、１４０Ｐは、不純物層１４２、１４４、１４６、１４８と同一の平面パターン形状を有する。
【００６７】
図３５は、本発明の他の実施形態に係る薄膜トランジスタ表示板の製造方法で画素部の製造の中間段階を示す配置図であり、図３６は、図３５のＸＸＶＩ−ＸＸＸＶＩ’線に沿った断面図であり、図３７は、図３５及び図３６の段階における駆動部構造を示す断面図であり、図３８は、本発明の他の実施形態に係る製造方法における駆動部の薄膜トランジスタ構造を示す断面図であり、図３９は、本発明の他の実施形態に係る製造方法における駆動部の薄膜トランジスタ構造を示す断面図である。
【００６８】
図３５乃至図３７に示す大部分の製造工程が図１４乃至図１６に示した実施形態と同様である。
ただし、図３５乃至図３７に示すように、感光膜パターン５７、５４Ｄ、５４Ｎ、５４Ｐを形成した後、これをエッチングマスクとしてドーピングされたケイ素層をエッチングする際に、ゲート絶縁膜を異方性エッチングで順次に共にパターニングして、ゲート電極１２４Ｄ、１２４Ｎ及び維持電極１３７と導電体パターン１２６Ｐとの幅より少し広い幅を有する不純物層１４２、１４６、１４４、１４９及びゲート絶縁膜１４０Ｄ、１４０Ｎ、１４３、１４０Ｐを形成する。
【００６９】
このような本発明の他の実施形態に係る製造方法は、図３８に示すように、感光膜パターン６４Ｐ、６４Ｄを形成した後、感光膜パターン６４Ｐ、６４Ｄをエッチングマスクとして導電体パターン１２６Ｐ（図３７）をエッチングして、Ｐ型薄膜トランジスタのゲート電極１２４Ｐを形成する。次に、感光膜パターン６４Ｐ、６４Ｄを除去したり、そのままの状態で感光膜パターン６４Ｐ、６４Ｄまたはゲート電極１２４Ｐをエッチングマスクとして用いて、露出した不純物層１４８（図３７の１４９）をエッチングして、Ｐ型薄膜トランジスタの半導体層１５１Ｐの一部を露出させた後、感光膜パターン６４Ｐ、６４Ｄまたはゲート電極１２４Ｐをイオン注入エッチングマスクとして用いて、ｐ型不純物イオンを高濃度にドーピングする。
【００７０】
一方、本発明の他の実施形態では、図３９に示すように、感光膜パターン６４Ｐをエッチングマスクとして用いて導電体パターン１２６Ｐをエッチングする際に、画素部と同様にゲート電極１２４Ｐは、等方性エッチングでアンダーカットが発生するようにパターニングし、不純物層１４８は、異方性エッチングでパターニングして、感光膜パターン６４Ｐと同一な幅で形成することができる。ここで、図示するように、ゲート絶縁膜１４０Ｐをエッチングせずに、そのままにすることもできる。
【００７１】
以上のように、本発明によれば、不純物がドーピングされたケイ素からなる不純物層をゲート電極の下部に追加することによって薄膜トランジスタのオフ電流を調節することができ、低濃度ドーピング領域を不純物層と重畳して配置することによって薄膜トランジスタの特性を安定的に確保することができる。
【００７２】
また、フォトエッチング工程を行わず、低濃度ドーピング領域とソース領域及びドレイン領域を定義するドーピングマスクを用いて不純物層を形成することによって、製造工程を単純化することができ、これによって製造コストを最少化することができる。
【００７３】
以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されるものではなく、特許請求の範囲で定義している本発明の基本概念を利用した様々な変形及び改良形態も本発明の権利範囲に属するものである。
【図面の簡単な説明】
【００７４】
【図１】本発明の一実施形態に係る液晶表示装置の概念図である。
【図２】本発明の一実施形態に係る液晶表示装置の一つの画素に対する等価回路図である。
【図３】本発明の一実施形態に係る薄膜トランジスタ表示板のうちの一つの画素部の配置図である。
【図４】図３の薄膜トランジスタ表示板のＩＶ−ＩＶ’線に沿った断面図である。
【図５】薄膜トランジスタ表示板における駆動部のトランジスタ構造を示す断面図である。
【図６】図３及び図４に示した薄膜トランジスタ表示板の画素部を本発明の一実施形態によって製造する方法の中間段階における配置図であり、図６、図１１、図１４、図２３、図２６及び図２９と工程順に示す図である。
【図７】図６の薄膜トランジスタ表示板のＶＩＩ−ＶＩＩ’線に沿った断面図である。
【図８】図６及び図７の製造段階における駆動部構造を示す断面図である。
【図９】図６の薄膜トランジスタ表示板のＶＩＩ−ＶＩＩ’線に沿った断面図であり、図７及び図８に続く段階を示す。
【図１０】図９の段階におけるトランジスタを示す駆動部の断面図である。
【図１１】図３及び図４に示した薄膜トランジスタ表示板の画素部を本発明の一実施形態によって製造する方法の中間段階における配置図であり、図６、図１１、図１４、図２３、図２６及び図２９と工程順に示す図である。
【図１２】図１１の薄膜トランジスタ表示板のＸＩＩ−ＸＩＩ’線に沿った断面図である。
【図１３】図１１及び図１２に続く段階における駆動部のトランジスタ構造を示す断面図である。
【図１４】図３及び図４に示した薄膜トランジスタ表示板の画素部を本発明の一実施形態によって製造する方法の中間段階における配置図であり、図６、図１１、図１４、図２３、図２６及び図２９と工程順に示す図である。
【図１５】図１４の薄膜トランジスタ表示板のＸＶ−ＸＶ’線に沿った断面図である。
【図１６】図１４及び図１５の段階における駆動部のトランジスタ構造を示す断面図である。
【図１７】図１５に続く段階を示す画素部の断面図である。
【図１８】図１７の段階における駆動部のトランジスタ構造を示す断面図である。
【図１９】図１７及び図１８に続く段階を示す画素部の断面図である。
【図２０】図１９の段階における駆動部のトランジスタ構造を示す断面図である。
【図２１】図２０に続く段階における駆動部のトランジスタ構造を示す断面図である。
【図２２】本発明の他の実施形態に係る製造方法で、図２０に続く段階における駆動部のトランジスタの構造を示す断面図である。
【図２３】図３及び図４に示した薄膜トランジスタ表示板の画素部を本発明の一実施形態によって製造する方法の中間段階における配置図であり、図６、図１１、図１４、図２３、図２６及び図２９と工程順に示す図である。
【図２４】図２３の薄膜トランジスタ表示板のＸＸＩＶ−ＸＸＩＶ’線に沿った断面図であり、図１９に続く段階を示す。
【図２５】図２３及び図２４の段階における駆動部のトランジスタ構造を示す断面図である。
【図２６】図３及び図４に示した薄膜トランジスタ表示板の画素部を本発明の一実施形態によって製造する方法の中間段階における配置図であり、図６、図１１、図１４、図２３、図２６及び図２９と工程順に示す図である。
【図２７】図２６の薄膜トランジスタ表示板のＸＸＶＩＩ−ＸＸＶＩＩ’線に沿った断面図である。
【図２８】図２６及び図２７の段階における駆動部のトランジスタ構造を示す断面図である。
【図２９】図３及び図４に示した薄膜トランジスタ表示板の画素部を本発明の一実施形態によって製造する方法の中間段階における配置図であり、図６、図１１、図１４、図２３、図２６及び図２９と工程順に示す図である。
【図３０】図２９の薄膜トランジスタ表示板のＸＸＸ−ＸＸＸ’線に沿った断面図である。
【図３１】図２９及び図３０の段階におけるトランジスタ構造を示す駆動部の断面図である。
【図３２】本発明の他の実施形態に係る薄膜トランジスタ表示板のうちの一つの画素部の配置図である。
【図３３】図３２の薄膜トランジスタ表示板のＸＸＸＩＩＩ−ＸＸＸＩＩＩ’線に沿った断面図である。
【図３４】図３２の薄膜トランジスタ表示板における駆動部構造を示す断面図である。
【図３５】本発明の他の実施形態に係る薄膜トランジスタ表示板の製造方法で画素部の中間段階を示す配置図である。
【図３６】図３５のＸＸＶＩ−ＸＸＸＶＩ’線に沿った断面図である。
【図３７】図３５及び図３６の段階における駆動部構造を示す断面図である。
【図３８】本発明の他の実施形態に係る製造方法による駆動部の薄膜トランジスタ構造を示す断面図である。
【図３９】本発明の他の実施形態に係る製造方法による駆動部の薄膜トランジスタ構造を示す断面図である。
【符号の説明】
【００７５】
１００、２００  表示板
３００  表示板部
４００  ゲート駆動部
５００  データ駆動部
８００  階調電圧生成部
６００  信号制御部
１９０  画素電極
２７０  共通電極
３  液晶層
１１０  絶縁基板
１４０  ゲート絶縁膜
１５３Ｄ、１５３Ｎ、１５３Ｐ  ソース領域
１５５Ｄ、１５５Ｎ、１５５Ｐ  ドレイン領域
１５４Ｄ、１５４Ｎ、１５４Ｐ  チャンネル領域
１５１Ｄ、１５１Ｎ、１５１Ｐ  多結晶シリコン層
１５２Ｎ、１５２Ｄ  低濃度ドーピング領域
１４２、１４６、１４８、１４４  不純物層
１２１  ゲート線
１２４Ｄ、１２４Ｎ、１２４Ｐ  ゲート電極
１５１Ｄ、１５１Ｎ、１５１Ｐ  半導体層
１６０  層間絶縁膜
１６３Ｄ、１６３Ｎ、１６３Ｐ、１６５Ｄ、１６５Ｎ、１６５Ｐ、１８５  コンタクトホール
１７１  データ線
１７５Ｎ、１７５Ｐ  ドレイン電極
１７３Ｎ、１７３Ｐ  ソース電極
１８０  保護膜
【図１】
2006093714.tif 000003
【図２】
2006093714.tif 000004
【図３】
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【図４】
2006093714.tif 000006
【図５】
2006093714.tif 000007
【図６】
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【図７】
2006093714.tif 000009
【図８】
2006093714.tif 000010
【図９】
2006093714.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
2006093714.tif 000015
【図１４】
2006093714.tif 000016
【図１５】
2006093714.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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