(57)【要約】      （修正有）【課題】漏洩電流及びリフレッシュ特性を向上させる半導体素子のＤＲＡＭ及びその製造方法を提供する。【解決手段】ＤＲＡＭはセル領域を含む第１の領域１０００ａと、ｐＭＯＳ領域１４０及びｎＭＯＳ領域１５０を備えた第２の領域１０００ｂとを含む半導体基板１００と、少なくとも前記第１の領域１０００ａの半導体基板１００の上部に備えられた下部ゲート酸化膜２００及び電子／正孔トラップを含む中間ゲート絶縁膜２１０の積層構造と、前記中間ゲート絶縁膜２１０の上部、及び少なくともｎＭＯＳ領域１５０の半導体基板１００の上部に備えられた上部ゲート酸化膜２３０とゲート電極パターンの積層構造２４０，２５０と、前記ゲート電極の下部の半導体基板１００に備えられたチャンネル領域１６０，１７０，１８０とを含む。【選択図】図１１
2006041510.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）セル領域である第１の領域と、ｐＭＯＳ領域及びｎＭＯＳ領域を備えた第２の領域と、前記第１及び第２の領域に備えられたチャンネル領域とを含む半導体基板を提供する段階と、
（ｂ）前記半導体基板の上部に下部ゲート酸化膜、電子／正孔トラップを含む中間ゲート絶縁膜及びバッファ酸化膜を順次形成する段階と、
（ｃ）前記第２の領域のｐＭＯＳ領域及びｎＭＯＳ領域のうち、少なくともｎＭＯＳ領域のバッファ酸化膜及び中間ゲート絶縁膜を取り除き、前記第２の領域の一部の下部ゲート酸化膜を露出させる段階と、
（ｄ）少なくとも所定厚さの前記バッファ酸化膜、及び前記第２の領域の露出した下部ゲート酸化膜の全てを取り除く段階と、
（ｅ）前記中間ゲート絶縁膜の上部、及び前記第２の領域のｐＭＯＳ領域及びｎＭＯＳ領域のうち少なくともｎＭＯＳ領域の半導体基板の上部に上部ゲート酸化膜を形成する段階と、
（ｆ）前記第１及び第２の領域の前記上部ゲート酸化膜にゲート電極パターンを形成する段階とを含むことを特徴とする半導体素子のＤＲＡＭ製造方法。
【請求項２】
前記（ａ）段階は
前記半導体基板の上部に活性領域を定義する素子分離膜を形成する段階と、
前記第１の領域に深いｎ−ウェル及びセルｐ−ウェルを形成する段階と、
前記第２の領域にｎ−ウェル及びｐ−ウェルを形成してそれぞれの前記ｐＭＯＳ領域及びｎＭＯＳ領域を定義する段階と、
前記第１及び第２の領域に前記チャンネル領域をそれぞれ形成する段階とを含むことを特徴とする請求項１に記載の半導体素子のＤＲＡＭ製造方法。
【請求項３】
前記下部ゲート絶縁膜の厚さは１００Å以下であることを特徴とする請求項１に記載の半導体素子のＤＲＡＭ製造方法。
【請求項４】
前記中間ゲート絶縁膜は窒化膜、Ａｌ２Ｏ３膜、ＨｆＯ２膜及びその組合せのうち選択されたいずれか一つであることを特徴とする請求項１に記載の半導体素子のＤＲＡＭ製造方法。
【請求項５】
前記中間ゲート絶縁膜の厚さは５〜１００Åであることを特徴とする請求項１及び４のいずれかに記載の半導体素子のＤＲＡＭ製造方法。
【請求項６】
前記第１の領域の上部ゲート酸化膜の厚さは１０〜４００Åの厚さを有する第２の領域の上部ゲート酸化膜の厚さと同一であるか薄いことを特徴とする請求項１に記載の半導体素子のＤＲＡＭ製造方法。
【請求項７】
前記（ｆ）段階は
前記半導体基板の上部にゲート電極用導電層及びＣＶＤ絶縁膜の積層構造を形成する段階と、
前記積層構造をパターニングし、前記ゲート電極パターンを形成する段階とを含むことを特徴とする請求項１に記載の半導体素子のＤＲＡＭ製造方法。
【請求項８】
前記ゲート電極用導電層は多結晶シリコン層及び多結晶ＳｉＧｅ層のうち選択されたいずれか一つを含む下部導電層及びＷＳｉＸ層、ＮｉＳｉＸ層、ＣｏＳｉＸ層、ＷＮ／Ｗ層及びＴｉＮ／Ｗ層のうち選択されたいずれか一つを含む上部導電層の積層構造で形成することを特徴とする請求項７に記載の半導体素子のＤＲＡＭ製造方法。
【請求項９】
前記積層構造パターニング工程は少なくとも前記第１の領域及び前記第２の領域のｐＭＯＳ領域の上部ゲート酸化膜及び中間ゲート絶縁膜をパターニングする段階をさらに含むことを特徴とする請求項７に記載の半導体素子のＤＲＡＭ製造方法。
【請求項１０】
前記ゲート電極パターンの両側の半導体基板にソース／ドレーン領域を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子のＤＲＡＭ製造方法。
【請求項１１】
前記第２の領域は、コア／周辺回路領域を含むことを特徴とする請求項１に記載の半導体素子のＤＲＡＭ製造方法。
【請求項１２】
前記（ｃ）段階は、前記第２の領域のｐＭＯＳ領域及びｎＭＯＳ領域のバッファ酸化膜及び中間ゲート絶縁膜を全て取り除く段階を含むことを特徴とする請求項１に記載の半導体素子のＤＲＡＭ製造方法。
【請求項１３】
前記（ｃ）段階は、前記第２の領域のｎＭＯＳ領域のバッファ酸化膜及び中間ゲート絶縁膜だけを取り除く段階を含むことを特徴とする請求項１に記載の半導体素子のＤＲＡＭ製造方法。
【請求項１４】
前記（ｄ）段階は、前記バッファ酸化膜は所定厚さのみを取り除いて一定厚さが残るようにし、前記下部ゲート酸化膜は全て取り除くことを特徴とする請求項１に記載の半導体素子のＤＲＡＭ製造方法。
【請求項１５】
第１の領域と、ｐＭＯＳ領域及びｎＭＯＳ領域を備えた第２の領域とを含む半導体基板と、
前記第１の領域及び第２の領域のｐＭＯＳ領域のうち少なくとも前記第１の領域の半導体基板の上部に備えられた下部ゲート酸化膜及び電子／正孔トラップを含む中間ゲート絶縁膜の積層構造と、
前記中間ゲート絶縁膜の上部、及び前記第２の領域のｐＭＯＳ領域及びｎＭＯＳ領域のうち、少なくともｎＭＯＳ領域の半導体基板の上部に備えられた上部ゲート酸化膜とゲート電極パターンの積層構造と、
前記ゲート電極の下部の半導体基板に備えられたチャンネル領域とを含むことを特徴とする半導体素子のＤＲＡＭ。
【請求項１６】
前記ゲート電極パターンの両側の半導体基板に備えられたソース／ドレーン領域をさらに含むことを特徴とする請求項１５に記載の半導体素子のＤＲＡＭ。
【請求項１７】
前記第１の領域及び第２の領域は、それぞれのセル領域及びコア／周辺回路領域であることを特徴とする請求項１５に記載の半導体素子のＤＲＡＭ。
【請求項１８】
前記中間ゲート絶縁膜は窒化膜、Ａｌ２Ｏ３膜、ＨｆＯ２膜及びその組合せのうち選択されたいずれか一つであることを特徴とする請求項１５に記載の半導体素子のＤＲＡＭ。
【請求項１９】
前記ゲート電極パターンは多結晶シリコン層及び多結晶ＳｉＧｅ層のうち選択されたいずれか一つを含む下部導電層及びＷＳｉｘ層、ＮｉＳｉｘ層、ＣｏＳｉｘ層、ＷＮ／Ｗ層及びＴｉＮ／Ｗ層のうち選択されたいずれか一つを含む上部導電層及びＣＶＤ絶縁膜の積層構造を含むことを特徴とする請求項１５に記載の半導体素子のＤＲＡＭ。
【請求項２０】
前記下部ゲート絶縁膜、中間ゲート絶縁膜、前記第１の領域及び第２の領域の上部ゲート酸化膜の厚さはそれぞれ１００Å以下、５〜１００Å、１００Å以下及び１０〜４００Åであることを特徴とする請求項１５に記載の半導体素子のＤＲＡＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子のＤＲＡＭ及びその製造方法に関し、特にＯＮＯ（Oxide-Nitride-Oxide）構造のゲート絶縁膜を形成することにより、チャンネル領域及びウェル領域のドーピング濃度を低減させ、漏洩電流及びリフレッシュ特性を向上させる半導体素子のＤＲＡＭ及びその製造方法に関するものである。
【背景技術】
【０００２】
図１は、従来の技術に係る半導体素子のＤＲＡＭセル構造を示す断面図である。
図１に示されているように、従来の技術に係るＤＲＡＭセルは半導体基板１０の上部に素子分離膜２０と深いｎ−ウェル１５及びｐ−ウェル２５を含む。さらに、ゲート酸化膜４０及びゲート電極４５の積層構造を含み、ゲート電極４５の下部の半導体基板１０にチャンネル領域３５を備えている。ゲート電極４５の両側の半導体基板１０にはソース／ドレーン領域３０が備えられている。
【０００３】
前記の従来の技術に係る半導体素子のＤＲＡＭセルは素子の大きさが減少するに伴い、素子のチャンネルの長さ及び幅が減少するようになった。これに伴い、セルトランジスタのしきい値電圧（threshold voltage）が減少し、パンチスルーが生じやすくなるという問題点がある。このような問題点を克服するため、チャンネル領域及びウェル領域のドーピング濃度を増加させる方法が提案された。
【０００４】
一般に、セルトランジスタのしきい値電圧は次のような［数１］により定義される。
【０００５】
【数１】
2006041510.tif 000003
【０００６】
ここで、ＱＥＦＦは［数２］のように表示されるので
【０００７】
【数２】
2006041510.tif 000004
【０００８】
セルトランジスタのしきい値電圧は次の［数３］で表示され得る。
【０００９】
【数３】
2006041510.tif 000005
【００１０】
チャンネル領域及びウェル領域のドーピング濃度が増加されるに伴い前記［数３］のＮＡが増加し、しきい値電圧及びパンチスルー電圧が増加することにより、従来の技術の問題点を克服することができる。しかし、このような方法は図２及び図３に示されているように、ソース／ドレーンの電界を増加させ漏洩電流を増加させてＤＲＡＭ素子のリフレッシュ特性を悪化させるという問題点がある。従って、チャンネル領域及びウェル領域のドーピング濃度を増加させる方法は限界に至り、漏洩電流特性、リフレッシュ特性などを考慮して折衷的なドーピング濃度を選択してＤＲＡＭ素子を製造している。
【００１１】
しかし、素子の大きさが１００ｎｍ以下に減少するに伴い、しきい値電圧、パンチスルー特性及びリフレッシュ特性を全て満足させる素子の製造はさらに困難な実情である。
【００１２】
図４は、従来の技術に係る非揮発性メモリセルの断面図である。
【００１３】
図４に示されているように、図４の非揮発性メモリは半導体基板５０の上部に素子分離膜６０と深いｎ−ウェル５５及びｐ−ウェル６５を含む。さらに、下部ゲート酸化膜８０、中間ゲート窒化膜８５、上部ゲート酸化膜９０及びゲート電極９５の積層構造を含み、ゲート電極９５の下部の半導体基板にチャンネル領域７５を備えている。ゲート電極９５の両側の半導体基板５０にはソース／ドレーン領域７０が備えられている。
【００１４】
前記の非揮発性メモリセルは、中間ゲート窒化膜に電子（electron）又は正孔（hole）をトラッピングさせデータを格納することになる電子又は正孔が格納されたか否かにより、しきい値電圧が変化することになる。即ち、中間ゲート窒化膜に電子がトラッピングされた場合はしきい値電圧が増加することになり、正孔がトラッピングされた場合はしきい値電圧が減少することになる。このような原理を利用すれば、前記非揮発性メモリセルに「１」又は「０」を格納することができるようになる。
【００１５】
例えば、電子がトラッピングされる場合を「１」とし、正孔がトラッピングされた場合を「０」とすれば（電子がトラッピングされる場合を「０」とし、正孔がトラッピングされた場合を「１」とすることができる）非揮発性メモリセルの動作は以下の表１の通りである。
【００１６】
【表１】
2006041510.tif 000006
【００１７】
ＥＲＡＳＥ動作では、ゲートと他の端子等との電位差がＶＰ（＞０）となるようゲートにＶＰを印加し、ドレーン、ソース及びバルクにはＯＶを印加してドレーン、ソース及びバルクから電子がＯＮＯゲート絶縁膜に流入し、中間ゲート窒化膜に電子がトラッピングされる。従って、［数３］に従いしきい値電圧が増加され「１」が格納される。
【００１８】
ＰＲＯＧＲＡＭ動作では、ゲートと他の端子等との電位差が−ＶＰ（＜０）となるようゲートにＯＶを印加し、ドレーン、ソース及びバルクにはＶＰを印加してドレーン、ソース及びバルクから正孔がＯＮＯゲート絶縁膜に流入して中間ゲート窒化膜に正孔がトラッピングされる。従って、［数３］に従いしきい値電圧が減少し「０」が格納される。
【００１９】
ＲＥＡＤ動作では、ドレーンにＶＲＤを印加した状態で「１」が格納された場合はセルトランジスタのしきい値電圧がＶＲＧより大きく、「０」が格納された場合はセルトランジスタのしきい値電圧がＶＲＧより小さいので、ＶＲＧを印加するとセルトランジスタのしきい値電圧の差によりトランジスタが「オフ」又は「オン」になるので、「１」又は「０」を読み出すことができる。
【００２０】
非揮発性メモリセルの場合、セルトランジスタに印加された電源が取り除かれた場合でも、中間ゲート窒化膜にトラッピングされた電子又は正孔はその状態が維持されるので再度電源を印加したときデータを読み出すことができるようになるのである。
【００２１】
しかし、非揮発性メモリセルは書込み動作であるＥＲＡＳＥ又はＰＲＯＧＲＡＭ動作時に電子、又は正孔をトラッピングするため高いＶＰを印加しなければならず、このような書込み動作はＲＥＡＤ動作に比べ１０００倍以上の長時間を要する。さらに、中間ゲート窒化膜にトラッピングされる電子又は正孔の量はＥＲＡＳＥ又はＰＲＯＧＲＡＭ動作が繰り返えされるに伴い減少されるという問題点がある。従って、非揮発性メモリは一般にデータの書込み／読出し動作が頻繁なＤＲＡＭ素子には用いられないという問題点がある。
【非特許文献１】「DRAMのリテンションタイム分配に関する研究（“On the Retention Time Distribution of Dynamic Random Access Memory (DRAM)) ”、 p. 1300〜1309、 IEEE ED-45、 No. 6、 1999
【非特許文献２】「規格化されたプログラミング電圧を有し、リテンション信頼性が強化されたSONOS NVSM（“Retention reliability enhanced SONOS NVSM with scaled programming voltage) ”、 Aerospace Conference Proceedings、 9-16 March、 2002、 p. 5-2383〜5-2390、 vol. 5
【発明の開示】
【発明が解決しようとする課題】
【００２２】
前記問題点を解決するため、フラッシュメモリに用いられるＯＮＯゲート絶縁膜の構造をＤＲＡＭセルに利用することにより、チャンネルのドーピング濃度を低減させ、漏洩電流及びリフレッシュ特性を向上させる半導体素子のＤＲＡＭ及びその製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００２３】
本発明に係る半導体素子のＤＲＡＭ製造方法は、（ａ）セル領域である第１の領域と、ｐＭＯＳ領域及びｎＭＯＳ領域を備えた第２の領域と、前記第１及び第２の領域に備えられたチャンネル領域とを含む半導体基板を提供する段階と、（ｂ）前記半導体基板の上部に下部ゲート酸化膜、電子／正孔トラップを含む中間ゲート絶縁膜及びバッファ酸化膜を順次形成する段階と、（ｃ）前記第２の領域のｐＭＯＳ領域及びｎＭＯＳ領域のうち、少なくともｎＭＯＳ領域のバッファ酸化膜及び中間ゲート絶縁膜を取り除き、前記第２の領域の一部の下部ゲート酸化膜を露出させる段階と、（ｄ）少なくとも所定厚さの前記バッファ酸化膜、及び前記第２の領域の露出した下部ゲート酸化膜の全てを取り除く段階と、（ｅ）前記中間ゲート絶縁膜の上部、及び前記第２の領域のｐＭＯＳ領域及びｎＭＯＳ領域のうち少なくともｎＭＯＳ領域の半導体基板の上部に上部ゲート酸化膜を形成する段階と、（ｆ）前記第１及び第２の領域の前記上部ゲート酸化膜にゲート電極パターンを形成する段階とを含むことを特徴とする。
【００２４】
本発明に係る半導体素子のＤＲＡＭは、セル領域を備えた第１の領域及びｐＭＯＳ領域及びｎＭＯＳ領域を備えた第２の領域を含む半導体基板と、前記第２の領域のｐＭＯＳ領域及び第１の領域のうち、少なくとも前記第１の領域の半導体基板の上部に備えられた下部ゲート酸化膜及び電子／正孔トラップを含む中間ゲート絶縁膜の積層構造と、前記中間ゲート絶縁膜の上部及び前記第１の領域及び第２の領域のｐＭＯＳ領域のうち少なくとも前記第１の領域の半導体基板の上部に備えられた下部ゲート酸化膜、及び電子／正孔トラップを含む中間ゲート絶縁膜の積層構造及び前記ゲート電極の下部の半導体基板に備えられたチャンネル領域とを含むことを特徴とする。
【発明の効果】
【００２５】
本発明に係る半導体素子のＤＲＡＭ及びその製造方法はＯＮＯ構造のゲート絶縁膜を利用してしきい値電圧を調節することにより、チャンネル領域及びウェル領域のドーピング濃度を低減させて漏洩電流及びリフレッシュ特性を向上させるという効果が得られる。さらに、製造工程終了後に所定の電圧を印加してしきい値電圧を任意に調節することにより素子の最適化が可能となるという効果が得られる。
【発明を実施するための最良の形態】
【００２６】
以下では、本発明の実施の形態を図を参照して詳しく説明する。
【００２７】
図５〜図１０は、本発明に係る半導体素子のＤＲＡＭ製造方法の第１の実施の形態を示す断面図等である。
【００２８】
図５に示されているように、半導体基板１００に素子分離膜１１０を形成して活性領域を定義する。次には、半導体基板１００に不純物を注入して深いｎ−ウェル１２０及びｐ−ウェル１３０を形成し、セルトランジスタが形成されるセル領域を備えた第１の領域１０００ａを定義し、ｎ−ウェル１４０及びｐ−ウェル１５０を形成してそれぞれｐＭＯＳ領域１０００ｂ―１及びｎＭＯＳ領域１０００ｂ−２を含むコア／周辺回路領域である第２の領域１０００ｂを定義する。その次に、半導体基板１００の表面に不純物を注入して第１の領域１０００ａ及び第２の領域１０００ｂにそれぞれセルチャンネル領域１６０、ｐＭＯＳチャンネル領域１７０及びｎＭＯＳチャンネル領域１８０を形成する。
【００２９】
図６に示されているように、第１の領域１０００ａ及び第２の領域１０００ｂを含む半導体基板１００の上部に下部ゲート酸化膜２００、電子トラップを含む中間ゲート絶縁膜２１０及びバッファ酸化膜２２０を順次形成する。ここで、後続工程で第２の領域１０００ｂの半導体基板１００の上部に形成される上部のゲート酸化膜２３０の厚さが第１の領域１０００ａの中間ゲート絶縁膜２１０の上部に形成される上部ゲート酸化膜２３０の厚さより大きくなるので、第２の領域１０００ｂに形成される上部ゲート酸化膜２３０の厚さと第１の領域１０００ａに形成される下部ゲート酸化膜２００、中間ゲート絶縁膜２１０及び上部ゲート酸化膜２２０でなる３層の絶縁膜の等価酸化膜の厚さを望む厚さに合わせることができるよう、下部ゲート酸化膜２００及び中間ゲート窒化膜２１０の厚さを調節しなければならない。下部ゲート絶縁膜２００の厚さは１００Å以下であるのが好ましく、中間ゲート絶縁膜２１０は窒化膜、Ａｌ２Ｏ３膜及びＨｆＯ２膜で５〜１００Åの厚さに形成されるのが好ましい。
【００３０】
図７に示されているように、第１の領域１０００ａを覆う感光膜パターン（図示省略）を形成し、第２の領域１０００ｂのｐＭＯＳ領域１０００ｂ−１及びｎＭＯＳ領域１０００ｂ―２のバッファ酸化膜２２０及び中間ゲート絶縁膜２１０を取り除き、第２の領域１０００ｂの下部ゲート酸化膜２００を露出させる。
【００３１】
図８に示されているように、前記感光膜パターンを取り除き、第１の領域１０００ａのバッファ酸化膜２２０及び第２の領域１０００ｂの露出した下部ゲート酸化膜２００をエッチングして取り除く。ここで、前記図６のバッファ酸化膜２２０の形成時にバッファ酸化膜２２０を下部ゲート酸化膜２００より厚く形成し、バッファ酸化膜２２０は所定厚さのみエッチングされて一定厚さが残るようにし、下部ゲート酸化膜２００は全てエッチングされるように行なうことも可能である。
【００３２】
図９に示されているように、第１の領域１０００ａの中間ゲート絶縁膜２１０、第２の領域１０００ｂのｐＭＯＳ領域１０００ｂ−１及びｎＭＯＳ領域１０００ｂ−２の領域のうち少なくともｎＭＯＳ領域１０００ｂ−２の半導体基板の上部に上部ゲート酸化膜２３０を形成する。第１の領域１０００ａ及び第２の領域１０００ｂの上部の上部ゲート酸化膜２３０の厚さはそれぞれ１００Å以下及び１０〜４００Åであるのが好ましい。
【００３３】
図１０に示されているように、第１の領域１０００ａ及び第２の領域１０００ｂの上部ゲート酸化膜２３０の上部にゲート電極用導電層（図示省略）及びＣＶＤ絶縁膜（図示省略）の積層構造を形成してパターニングし、導電層パターン２４０及びＣＶＤ絶縁膜パターン２５０の積層構造でなるゲート電極パターンを形成する。ここで、前記ゲート電極用導電層はｎ+多結晶シリコン層、ｐ+多結晶シリコン層又はｐ+多結晶ＳｉＧｅ層を含む下部導電層及びＷＳｉｘ層、ＮｉＳｉｘ層、ＣｏＳｉｘ層、ＷＮ／Ｗ層又はＴｉＮ／Ｗ層を含む上部導電層の積層構造に形成するのが好ましい。さらに、前記ゲート電極用導電層及びＣＶＤ絶縁膜の積層構造のパターニング時、第１の領域１０００ａの上部ゲート酸化膜２３０及び中間ゲート絶縁膜２１０を共にパターニングすることもできる。
【００３４】
図示されてはいないが、後続工程で前記ゲート電極パターンの両側の半導体基板１００にソース／ドレーン領域を形成し、通常のランディングプラグ形成工程、ビットラインコンタクト形成工程、格納電極コンタクト工程、キャパシタ形成工程、金属配線コンタクト形成工程及び金属配線形成工程などを進めることができる。
【００３５】
図１１は、図５〜図１０に示されている本発明の第１の実施の形態に係る半導体素子のＤＲＡＭを示す断面図である。
【００３６】
図１１に示されているように、半導体基板１００には素子分離膜１１０が備えられて活性領域が定義されている。セル領域を備えた第１の領域１０００ａには下部ゲート酸化膜２００、中間ゲート絶縁膜２１０及び上部ゲート酸化膜２３０の積層構造が備えられており、前記積層構造の上部には導電層パターン２４０及びＣＶＤ絶縁膜パターン２５０の積層構造でなるゲート電極パターンが備えられている。さらに、ゲート電極パターンの下部の半導体基板にはセルチャンネル領域１６０が備えられている。
【００３７】
ｐＭＯＳ領域１０００ｂ−１及びｎＭＯＳ領域１０００ｂ−２を備えた第２の領域１０００ｂには上部ゲート酸化膜２３０が備えられており、その上部には導電層パターン２４０及びＣＶＤ絶縁膜パターン２５０の積層構造でなるゲート電極パターンが備えられている。前記ゲート電極パターンの下部にはｐＭＯＳチャンネル領域１７０及びｎＭＯＳチャンネル領域１８０が形成されている。
【００３８】
図示されてはいないが、本発明に係る半導体素子のＤＲＡＭは前記ゲート電極パターンの両側の半導体基板にソース／ドレーン領域を含むことができ、下部ゲート酸化膜、ゲート電極パターンなどの厚さや材質は図５〜図１０に示されている本発明の製造方法と同一なので詳しい説明は省略する。
【００３９】
図１２〜図１５は、本発明に係る半導体素子のＤＲＡＭ製造方法の第２の実施の形態を示した断面図等である。
【００４０】
先ず、図５及び図６に示されている工程を進める。
【００４１】
図１２に示されているように、第１の領域１０００ａ及び第２の領域１０００ｂのｐＭＯＳ領域１０００ｂ−１を覆う感光膜パターン（図示省略）を形成し、第２の領域１０００ｂのｎＭＯＳ領域１０００ｂ−２のバッファ酸化膜２２０及び中間ゲート絶縁膜２１０を取り除き、ｎＭＯＳ領域１０００ｂ−２の下部ゲート酸化膜２００を露出させる。
【００４２】
図１３に示されているように、前記感光膜パターンを取り除き、第１の領域１０００ａ及び第２の領域１０００ｂのバッファ酸化膜２２０及び第２の領域１０００ｂの露出した下部ゲート酸化膜２００を同時にエッチングして取り除く。ここで、前記図６のバッファ酸化膜２２０の形成時にバッファ酸化膜２２０を下部ゲート酸化膜２００より厚く形成し、バッファ酸化膜２２０は所定厚さだけエッチングされ一定厚さが残るようにし、下部ゲート酸化膜２００は全部エッチングされるように行なうことも可能である。
【００４３】
図１４に示されているように、第１の領域１０００ａの中間ゲート絶縁膜２１０の上部及び第２の領域１０００ｂの半導体基板１００の上部に上部ゲート酸化膜２３０を形成する。
【００４４】
図１５に示されているように、図１０に示されている方法と類似の方法で、導電層パターン２４０及びＣＶＤ絶縁膜パターン２５０の積層構造でなるゲート電極パターンを形成する。
【００４５】
図１６は、本発明の前記第２の実施の形態に係る半導体素子のＤＲＡＭを示す断面図である。
【００４６】
図１６に示されているように、半導体基板１００には素子分離膜１１０が備えられ活性領域が定義されている。セル領域を備えた第１の領域１０００ａには下部ゲート酸化膜２００、中間ゲート絶縁膜２１０及び上部ゲート酸化膜２３０の積層構造が備えられており、前記積層構造の上部には導電層パターン２４０及びＣＶＤ絶縁膜パターン２５０の積層構造でなるゲート電極パターンが備えられている。さらに、ゲート電極パターンの下部の半導体基板にはセルチャンネル領域１６０が備えられている。
【００４７】
第２の領域１０００ｂのｐＭＯＳ領域１０００ｂ−１には下部ゲート酸化膜２００、中間ゲート絶縁膜２１０及び上部ゲート酸化膜２３０の積層構造が備えられており、第２の領域１０００ｂのｎＭＯＳ領域１０００ｂ−２には上部ゲート酸化膜２３０が備えられている。ｐＭＯＳ領域１０００ｂ−１及びｎＭＯＳ領域１０００ｂ−２には導電層パターン２４０及びＣＶＤ絶縁膜パターン２５０の積層構造でなるゲート電極パターンが備えられている。ｐＭＯＳ領域１０００ｂ−１及びｎＭＯＳ領域１０００ｂ−２のゲート電極パターンの下部には、それぞれｐＭＯＳチャンネル領域１７０及びｎＭＯＳチャンネル領域１８０が備えられている。
【００４８】
図示されてはいないが、本発明に係る半導体素子のＤＲＡＭは前記ゲート電極パターンの両側の半導体基板にソース／ドレーン領域を含むことができ、下部ゲート酸化膜、ゲート電極パターンなどの厚さや材質は図５、図６及び図１２〜図１５に示されている本発明の製造方法と同一なので詳しい説明は省略する。 
【００４９】
以下では、本発明に係る半導体素子のＤＲＡＭの動作方法に対して詳しく説明する。
【００５０】
本発明に係る半導体素子のＤＲＡＭは、製造工程で中間ゲート絶縁膜に電子がトラッピングされ、前記［数３］に従ってしきい値電圧が増加することになる。ここで、チャンネル領域の不純物濃度を低減させることになると、前記［数３］でＮＡが減少することになり電子トラッピングによって増加したしきい値電圧が再度減少する。従って、素子のリフレッシュ特性が向上される。非揮発性メモリの場合、中間ゲート窒化膜に電子又は正孔をトラッピングしてＥＲＡＳＥ及びＰＲＯＧＲＡＭ動作を行なうが、本発明は中間ゲート絶縁膜内に電子又は正孔をトラッピングしてデータを記録することではなく、製造工程で既にトラッピングされた電子をチャンネル領域の不純物濃度を低減させる手段にのみ用い、読出し及び書込み動作は従来の技術に係る半導体素子のＤＲＡＭと同一に行う。従って、高速の読出し及び書込み動作が可能である。
【００５１】
さらに、本発明に係る半導体素子のＤＲＡＭの製造工程が終了したあと、ワードラインに所定の電圧を印加してトラッピングされる電子又は正孔の量を調節すればしきい値電圧を任意に調節することもできる。
【００５２】
表２は、本発明に係る半導体素子のＤＲＡＭの製造工程が終了したあと、しきい値電圧を調節する印加電圧を説明した表である。
【００５３】
【表２】
2006041510.tif 000007
【００５４】
本発明に係る半導体素子のＤＲＡＭの製造工程が終了したあと、表２の電圧を印加するとしきい値電圧を調節することができる。中間ゲート絶縁膜にトラッピングされた電子は引き続き維持されるので、前記電圧を製造工程終了後に一度だけ印加してトラッピングされた電子の量を調節すれば、しきい値電圧は引き続き維持することができる。
【００５５】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００５６】
【図１】従来の技術に係る半導体素子のＤＲＡＭセル構造を示す断面図である。
【図２】図１のＤＲＡＭセル構造でチャンネル濃度による漏洩電流の量を示すグラフである。
【図３】図１のＤＲＡＭセル構造でチャンネル濃度によるＤＲＡＭリフレッシュ特性を示すグラフである。
【図４】従来の技術に係る非揮発性メモリセルの断面図である。
【図５】本発明に係る半導体素子のＤＲＡＭ製造方法の第１の実施の形態を示す断面図である。
【図６】本発明に係る半導体素子のＤＲＡＭ製造方法の第１の実施の形態を示す断面図である。
【図７】本発明に係る半導体素子のＤＲＡＭ製造方法の第１の実施の形態を示す断面図である。
【図８】本発明に係る半導体素子のＤＲＡＭ製造方法の第１の実施の形態を示す断面図である。
【図９】本発明に係る半導体素子のＤＲＡＭ製造方法の第１の実施の形態を示す断面図である。
【図１０】本発明に係る半導体素子のＤＲＡＭ製造方法の第１の実施の形態を示す断面図である。
【図１１】本発明の第１の実施の形態に係る半導体素子のＤＲＡＭを示す断面図である。
【図１２】本発明に係る半導体素子のＤＲＡＭ製造方法の第２の実施の形態を示す断面図である。
【図１３】本発明に係る半導体素子のＤＲＡＭ製造方法の第２の実施の形態を示す断面図である。
【図１４】本発明に係る半導体素子のＤＲＡＭ製造方法の第２の実施の形態を示す断面図である。
【図１５】本発明に係る半導体素子のＤＲＡＭ製造方法の第２の実施の形態を示す断面図である。
【図１６】本発明の第２の実施の形態に係る半導体素子のＤＲＡＭを示す断面図である。
【符号の説明】
【００５７】
１００   半導体基板
１１０   素子分離膜
１２０、１４０   ｎ−ウェル
１３０、１５０   ｐ−ウェル
１６０   セルチャンネル領域
１７０   ｐＭＯＳチャンネル領域
１８０   ｎＭＯＳチャンネル領域
２００   下部ゲート酸化膜
２１０   中間ゲート絶縁膜
２２０   バッファ酸化膜
２３０   上部ゲート酸化膜
２４０   導電層パターン
２５０   ＣＶＤ絶縁膜パターン
１０００ａ   第１の領域
１０００ｂ   第２の領域
１０００ｂ−１   ｐＭＯＳ領域
１０００ｂ−２   ｎＭＯＳ領域
【図１】
2006041510.tif 000008
【図２】
2006041510.tif 000009
【図３】
2006041510.tif 000010
【図４】
2006041510.tif 000011
【図５】
2006041510.tif 000012
【図６】
2006041510.tif 000013
【図７】
2006041510.tif 000014
【図８】
2006041510.tif 000015
【図９】
2006041510.tif 000016
【図１０】
2006041510.tif 000017
【図１１】
2006041510.tif 000018
【図１２】
2006041510.tif 000019
【図１３】
2006041510.tif 000020
【図１４】
2006041510.tif 000021
【図１５】
2006041510.tif 000022
【図１６】
2006041510.tif 000023