(57)【要約】【課題】  第１層導電性膜のパターン上に第２層導電性膜を形成し、第１層導電性膜上の第２層導電性膜を除去して平坦化することにより形成される単層電極構造の電荷転送電極をもつ固体撮像素子において、周辺回路部を構成するアンプ部の特性変動を防止し、信頼性の高い光電変換装置を提供する。【解決手段】  光電変換部と、前記光電変換部で生起せしめられた電荷を転送する電荷転送電極を備えた電荷転送部と、前記電荷転送部に接続される周辺回路部とを具備し、前記電荷転送部が、第１層導電性膜からなる第１の電極と、電極間絶縁膜を介して並置され、第２層導電性膜からなる第２の電極とで構成された単層構造の電荷転送電極で構成される固体撮像素子において、前記周辺回路部の電極配線の少なくとも一部が第１層導電性膜で構成される。【選択図】図２
2006041484.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部と、前記光電変換部で生起せしめられた電荷を転送する電荷転送電極を備えた電荷転送部と、前記電荷転送部に接続される周辺回路部とを具備し、
前記電荷転送部が、第１層導電性膜からなる第１の電極と、電極間絶縁膜を介して並置され、第２層導電性膜からなる第２の電極とで構成された単層構造の電荷転送電極で構成される固体撮像素子において、
前記周辺回路部の電極配線の少なくとも一部が前記第１層導電性膜で構成されたことを特徴とする固体撮像素子。
【請求項２】
請求項１に記載の固体撮像素子であって、
前記周辺回路部のうちアンプを構成するトランジスタのゲート電極が前記第１層導電性膜で構成されたことを特徴とする固体撮像素子。
【請求項３】
請求項１または２に記載の固体撮像素子であって、
前記第１層導電性膜および第２層導電性膜は、シリコン系導電性膜であることを特徴とする固体撮像素子。
【請求項４】
請求項３に記載の固体撮像素子であって、
前記シリコン系導電性膜はドープトアモルファスシリコン膜であることを特徴とする固体撮像素子。
【請求項５】
請求項３に記載の固体撮像素子であって、
前記シリコン系導電性膜はドープトポリシリコン膜であることを特徴とする固体撮像素子。
【請求項６】
請求項１に記載の固体撮像素子であって、
前記光電変換部の有効撮像領域を囲むように、周辺回路部および前記電荷転送部に設けられたフィールド酸化膜の表面レベルが、前記光電変換部の表面レベルと同程度であることを特徴とする固体撮像素子。
【請求項７】
請求項６に記載の固体撮像素子であって、
前記フィールド酸化膜は、選択酸化（ＬＯＣＯＳ）によって形成された膜であることを特徴とする固体撮像素子。
【請求項８】
光電変換部と、前記光電変換部で生起せしめられた電荷を転送する単層電極構造の電荷転送電極を備えた電荷転送部と、前記電荷転送部に接続される周辺回路部とを具備した固体撮像素子の製造方法において、
ゲート酸化膜の形成された半導体基板表面に、第１の電極、前記光電変換部および前記周辺回路部の第１層配線を構成する第１層導電性膜のパターンを形成する工程と、
前記第１の電極の少なくとも側壁に電極間絶縁膜となる絶縁膜を形成する工程と、
前記第１の電極および前記電極間絶縁膜の形成された前記半導体基板表面に第２の電極を構成する第２層導電性膜を形成する工程と、
前記第１の電極上に突出する前記第２層導電性膜の突出部を除去し、表面を平坦化する工程と、
前記光電変換部に残留する前記第２層導電性膜を除去するようにパターニングする工程とを含む固体撮像素子の製造方法。
【請求項９】
請求項８に記載の固体撮像素子の製造方法であって、
前記第１層導電性膜のパターンを形成する工程は、前記周辺回路部のアンプを構成するトランジスタのゲート電極のパターンを形成する工程を含むことを特徴とする固体撮像素子の製造方法。
【請求項１０】
請求項８に記載の固体撮像素子の製造方法であって、
前記第１層導電性膜のパターンを形成する工程は、前記周辺回路部のアンプを構成するトランジスタのゲート電極およびジャンパー配線のパターンを形成する工程を含むことを特徴とする固体撮像素子の製造方法。
【請求項１１】
請求項８乃至１０のいずれかに記載の固体撮像素子の製造方法であって、
前記第１層導電性膜および第２層導電性膜はシリコン系導電性膜を含むことを特徴とする固体撮像素子。
【請求項１２】
請求項１１に記載の固体撮像素子であって、
前記シリコン系導電性膜はドープトアモルファスシリコン膜であることを特徴とする固体撮像素子。
【請求項１３】
請求項１１に記載の固体撮像素子であって、
前記シリコン系導電性膜はドープトポリシリコン膜であることを特徴とする固体撮像素子。
【請求項１４】
請求項８乃至１３のいずれかに記載の固体撮像素子の製造方法であって、
前記平坦化する工程は、ＣＭＰ（化学的機械研磨）工程であることを特徴とする固体撮像素子の製造方法。
【請求項１５】
請求項８乃至１３のいずれかに記載の固体撮像素子の製造方法であって、
前記平坦化する工程は、前記半導体基板表面にレジストを塗布する工程と、
前記レジストと前記第２層導電性膜とが同程度のエッチング速度を持つ条件でエッチバックする工程とを含む固体撮像素子の製造方法。
【請求項１６】
請求項８に記載の固体撮像素子の製造方法であって、
前記電荷転送部の形成に先立ち、
半導体基板表面に、前記光電変換部の有効撮像領域を囲むように、周辺回路部および前記電荷転送部に設けられるフィールド酸化膜の形成領域に、トレンチを形成する工程と、
前記トレンチ内にフィールド酸化膜を形成する工程と、
前記フィールド酸化膜の形成された前記半導体基板表面を平坦化する工程と、
前記半導体基板表面に、前記電荷転送電極、前記光電変換部および前記周辺回路部などの素子部を形成する工程とを含むことを特徴とする固体撮像素子の製造方法。
【請求項１７】
請求項１６に記載の固体撮像素子の製造方法であって、
前記フィールド酸化膜を形成する工程は、選択酸化（ＬＯＣＯＳ）工程を含むことを特徴とする固体撮像素子の製造方法。
【請求項１８】
請求項１６に記載の固体撮像素子の製造方法であって、
前記フィールド酸化膜を形成する工程は、前記トレンチにＣＶＤ法により絶縁膜を充填する工程を含むことを特徴とする固体撮像素子の製造方法
【請求項１９】
請求項１６に記載の固体撮像素子の製造方法であって、
前記第１層導電性膜のパターンを形成する工程は、前記レジストの表面レベルが前記半導体基板上で所定の値以下とならないように、ダミーパターンを含む前記パターンを形成する工程を含む固体撮像素子の製造方法。
【請求項２０】
請求項１６に記載の固体撮像素子の製造方法であって、
前記第１層導電性膜のパターンを形成する工程は、前記第２層導電性膜の表面レベルが前記半導体基板上で所定の値以下とならないように、ダミーパターンを含む前記パターンを形成する工程を含む固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子およびその製造方法にかかり、特に単層電極構造ＣＣＤ（電荷結合素子）の固体撮像素子に関する。
【背景技術】
【０００２】
エリアセンサ等に用いられるＣＣＤを用いた固体撮像素子は、フォトダイオードなどの光電変換部と、この光電変換部からの信号電荷を転送するための電荷転送電極を備えた電荷転送部とを有する。電荷転送電極は、半導体基板に形成された電荷転送路上に複数個隣接して配置され、順次駆動される。
【０００３】
近年、固体撮像素子においては、高解像度化、高感度化への要求は高まる一方であり、ギガピクセル以上まで撮像画素数の増加が進んでいる。固体撮像素子の作りこまれた基板（シリコン基板）は、フィルタやレンズを積層して、実装される。このため、レンズと光電変換部との位置精度が重要となり、またその距離すなわち高さ方向の距離も、製造工程における位置精度と、使用時における感度（光電変換効率）面での大きな問題となる。
【０００４】
さらにまた、このような状況の中で、チップサイズを大型化することなく高解像度を得るためには、単位画素あたりの面積を縮小し、高集積化を図る必要がある。一方光電変換部を構成するフォトダイオードの面積を小さくすると感度が低下するため、フォトダイオード領域の面積は確保しなければならない。
そこで、電荷転送部および周辺回路の配線の微細化をはかり、配線の面積比率を低減することにより、フォトダイオード領域の占有面積を確保しつつチップの微細化をはかるべく種々の研究がなされている。
【０００５】
このような状況の中で配線の微細化により、高集積化を実現するためには配線層間の層間絶縁膜の平坦性を保つことは重要な技術課題となる。そこで平坦性の向上のために、電荷転送部を単層電極構造とした構造が提案されている（例えば特許文献１）。
【０００６】
ところで、従来の単層構造の電荷転送電極を用いた固体撮像素子では、電荷転送電極として多結晶シリコンあるいはアモルファスシリコン層を用い、第１層配線を形成した後に、この第１層配線のパターン表面を酸化し、第２層目の転送電極となる多結晶シリコンあるいはアモルファスシリコン層を堆積し、ＣＭＰ（化学的機械研磨）法により研磨を行うあるいは、レジストを塗布し、レジストエッチバック法により全面エッチングを行うことにより電極の単層化を実施している。
【０００７】
例えば、従来の方法では、ｎ型シリコン基板１表面に、膜厚１５〜３５ｎｍの酸化シリコン膜２ａと、膜厚５０ｎｍの窒化シリコン膜２ｂと、膜厚５〜１０ｎｍの酸化シリコン膜２ｃを形成し、３層構造のゲート酸化膜２を形成する。
【０００８】
続いて、このゲート酸化膜２上に、第１層ドープトアモルファスシリコン膜３ａを形成し、酸化シリコン膜４ａと、窒化シリコン膜４ｂとを形成する。
続いて、そしてこの上層にレジストを塗布する。
【０００９】
そして、フォトリソグラフィにより所望のマスクを用いて露光し、現像、水洗を行い、パターン幅０．３から数μｍのレジストパターンＲ１を形成する（図６（ａ））。ここでこのパターン幅は０．３μｍ以下でもよい。
【００１０】
この後、このレジストパターンをマスクとし、酸化シリコン膜４ａと、窒化シリコン膜４ｂとをエッチングし、第１の電極のパターニング用のマスクパターンを形成する（図６（ｂ））。なおこのようにマスクパターンを形成することなくレジストパターンを直接マスクとして用いてもよい。
そしてアッシングによりレジストパターンＲ１を剥離除去し（図６（ｃ））、このマスクパターンをマスクとし、ゲート酸化膜２の窒化シリコン膜２ｂをエッチングストッパとして第１層ドープトアモルファスシリコン膜３ａを選択的にエッチング除去し、第１の電極を形成する（図６（ｄ））。
【００１１】
続いて、熱酸化法により第１の電極のパターンの表面に電極間絶縁膜５を形成し（図６（ｅ））、この上層に第２層ドープトアモルファスシリコン膜３ｂを形成する（図７（ｆ））。
こののち、ＣＭＰにより第２層ドープトアモルファスシリコン膜３ｂの平坦化を行う（図７（ｇ））。このときＣＭＰによる電極の膜厚ばらつきを抑制するために、固体撮像素子の動作に寄与しないダミーパターンを配列しているが、アクティブ領域にダミーパターンは配列できないため、第２層転送電極をＣＭＰで平坦化する際にアクティブ領域では皿状に凹部を生じるいわゆるディッシングが発生している。
【００１２】
そして、図７（ｈ）に示すように、所望のレジストパターンＲ３で被覆する。
この後、このレジストパターンＲ３をマスクとして、光電変換部を構成するフォトダイオード３０上の第２層ドープトアモルファスシリコン膜３ｂを選択的にエッチング除去するとともに周辺回路部のパターニングを行なう。
【００１３】
そして、図７（ｉ）に示すように、アッシングによりレジストパターンＲ３を除去する。
このようにして、第２層ドープトアモルファスシリコン膜３ｂからなる第２の電極を形成し、表面の平坦な電荷転送電極が形成される。
【００１４】
この方法の場合、第２層ドープトアモルファスシリコン膜をＣＭＰ法を用いて平坦化することにより、分離して、単層構造の電荷転送電極を製造する。またＣＭＰ法に代えて、レジストエッチバックを用いる場合には、第２層多結晶シリコン膜３ｂの上層にスピンコートによりレジストを塗布し、レジストとこの第２層ドープトアモルファスシリコン膜とのエッチング速度が同程度となるようにエッチングし、表面の平坦化をはかる。
【００１５】
しかしながら、このようにＣＭＰやレジストエッチバック工程における膜厚ばらつきを抑制するために、固体撮像素子の動作に寄与しないダミーパターンを配列しているが、アクティブ領域では静電容量の問題もあり、ダミーパターンを配列することは困難である。このためアクティブ領域にはダミーパターンを形成することなしにレイアウト形成を行なっているが、周辺回路、特にアンプ部はパターン密度が疎になっている。従来、このアンプ部は第２層ドープトアモルファスシリコン膜で構成しているが、第２層ドープトアモルファスシリコン膜を平坦化する際に凹部が形成され皿状になるいわゆるディッシングが発生し、ディッシングによる膜厚のばらつきの影響で、アンプ回路のゲート電極膜厚にばらつきが生じ検出感度不良を生じたり、あるいは配線抵抗にばらつきが生じたりすることがあり、これが電荷転送効率低下の大きな原因となる。
【００１６】
また、半導体基板上における第１層を構成する第１の電極のパターン密度の小さい領域、では、第２層ドープトアモルファスシリコン膜の膜厚が小さくなることがあった。
図８に固体撮像素子チップの平面構造を示す概略図を示すように、光電変換部と垂直電荷転送電極とからなる受光領域Ａと、受光領域Ａで受光されて光電変換された電荷を転送する水平転送路Ｂと、アンプを含む出力回路Ｃと、外部接続用のパッドＰとで構成されている。ここでは受光領域Ａと水平転送路Ｂとを含めて素子部Ｔとする。
例えば水平転送路は図９に図８のａ−ａ断面図を示すように、水平方向の電荷転送電極３Ｓが電極間絶縁膜５を介して配列されており、密接した構造となっている。一方受光領域は図１０に図８のｂ−ｂ断面図を示すように、遮光膜の開口部に位置するフォトダイオードの受光部を除く領域に電荷転送電極である第１および第２の電極が配列されている。このように受光領域も水平転送路もある程度の密度を有している。これに対し出力回路の電極密度は、図１１に図８のｃ−ｃ断面図を示すように電極３ｅが形成されているが他の領域に対して極めて密度が小さい状態になっている。
このため、図７（ｇ）に示したようなデッシング現象を免れることができず、膜厚が小さくなる方向にばらつきが生じるという問題があった。
【００１７】
【特許文献１】特開平８−２７４３０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
このように、従来の固体撮像素子では、ダミーパターンを形成することのできないアクティブ領域にデッシングが生じ、配線層の膜厚にばらつきが生じることになり、高精度のパターンを必要とするアンプ部などではゲート電極膜厚にばらつきが生じ、これが特性変動の原因となっていた。
【００１９】
本発明は前記実情に鑑みてなされたもので、第１層導電性膜のパターン上に第２層導電性膜を形成し、第１層導電性膜上の第２層導電性膜を除去して平坦化することにより形成される単層電極構造の電荷転送電極をもつ固体撮像素子において、周辺回路部を構成するアンプ部の特性変動を防止し、信頼性の高い固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【００２０】
そこで本発明の固体撮像素子では、光電変換部と、前記光電変換部で生起せしめられた電荷を転送する電荷転送電極を備えた電荷転送部と、前記電荷転送部に接続される周辺回路部とを具備し、前記電荷転送部が、第１層導電性膜からなる第１の電極と、電極間絶縁膜を介して並置され、第２層導電性膜からなる第２の電極とで構成された単層構造の電荷転送電極で構成される固体撮像素子において、前記周辺回路部の電極配線の少なくとも一部が第１層導電性膜で構成されたことを特徴とする。
この構成によれば、周辺回路部例えば出力回路のアンプ等の電極配線が第１層導電性膜で構成されるため、第２層導電性膜の膜減りによる抵抗のばらつきを招くことなく、特性変動のない、優れた固体撮像素子を提供することができる。また第１層導電性膜でこれら周辺回路部の少なくとも一部を構成しているため、ダミーパターンの形成しにくい領域にもダミーパターンが存在するのと同様の効果を得ることができ、周辺回路部の周辺、特に、チップ周縁部の第２層シリコン系導電性膜の膜減りを防止することもできる。
【００２１】
また、本発明の固体撮像素子では、前記周辺回路部のうちアンプを構成するトランジスタのゲート電極が前記第１層導電性膜で構成されたものを含む。
この構成によれば、ゲート電極が高精度に形成され、出力特性のばらつきを低減することができる。
【００２２】
また、本発明の固体撮像素子では、前記第１層導電性膜および第２層導電性膜は、シリコン系導電性膜であるものを含む。
【００２３】
また、本発明の固体撮像素子では、前記シリコン系導電性膜はドープトアモルファスシリコン膜であるものを含む。
【００２４】
また、本発明の固体撮像素子では、前記シリコン系導電性膜はドープトポリシリコン膜であるものを含む。
【００２５】
また、本発明の固体撮像素子では、前記光電変換部の有効撮像領域を囲むように、周辺回路部および前記電荷転送部に設けられたフィールド酸化膜の表面レベルが、前記光電変換部の表面レベルと同程度であるものを含む。
この構成によれば、容易に表面の平坦化をはかることができる。。
【００２６】
また、本発明の固体撮像素子では、前記フィールド酸化膜は、選択酸化（ＬＯＣＯＳ）によって形成された膜であるものを含む。
【００２７】
また、本発明の固体撮像素子の製造方法では、光電変換部と、前記光電変換部で生起せしめられた電荷を転送する単層電極構造の電荷転送電極を備えた電荷転送部と、前記電荷転送部に接続される周辺回路部とを具備した固体撮像素子の製造方法において、ゲート酸化膜の形成された半導体基板表面に、第１の電極、前記光電変換部および前記周辺回路部の第１層配線を構成する第１層導電性膜のパターンを形成する工程と、前記第１の電極の少なくとも側壁に電極間絶縁膜となる絶縁膜を形成する工程と、前記第１の電極および前記電極間絶縁膜の形成された前記半導体基板表面に第２の電極を構成する第２層導電性膜を形成する工程と、前記第１の電極上に突出する前記第２層導電性膜の突出部を除去し、表面を平坦化する工程と、光電変換部に残留する前記第２層導電性膜を除去するようにパターニングする工程とを含む。
【００２８】
この構成により、第１層導電性膜によるパターンのパターン密度が疎であり、アクティブ領域であるためにダミーパターンを形成しにくい周辺回路部の第１層配線を第１層導電性膜で形成するようにしているため、ディッシングによる膜厚の低下を抑制することができ、高精度のパターンを形成することができるため、特性ばらつきを低減することができる。
【００２９】
また本発明の固体撮像素子の製造方法は、前記第１層導電性膜のパターンを形成する工程が、前記周辺回路部のアンプを構成するトランジスタのゲート電極のパターンを形成する工程を含むものを含む。
この構成により、特性変動の原因となるゲート電極膜厚を設計通りに形成することができる。
【００３０】
また本発明の固体撮像素子の製造方法は、前記第１層導電性膜のパターンを形成する工程は、前記周辺回路部のアンプを構成するトランジスタのゲート電極およびジャンパー配線のパターンを形成する工程を含むものを含む。
この構成により、特性変動の原因となる主たる構成を第１層導電性膜で構成しているためゲート長を設計通りに形成することができる。
【００３１】
また本発明の固体撮像素子の製造方法は、前記第１層導電性膜のパターンおよび第２層導電性膜はシリコン系導電性膜を含むものを含む。
【００３２】
また本発明の固体撮像素子の製造方法は、前記シリコン系導電性膜はドープトアモルファスシリコン膜であるものを含む。
【００３３】
また本発明の固体撮像素子の製造方法は、前記シリコン系導電性膜はドープトポリシリコン膜であるものを含む。
【００３４】
また本発明の固体撮像素子の製造方法は、前記平坦化する工程が、ＣＭＰ（化学的機械研磨）工程であるものを含む。
ＣＭＰを用いた場合ディッシングを生じることがあるが、この構成によればディッシングを生じることなく信頼性の高いアンプ回路および周辺回路部を形成することが可能となる。
【００３５】
また本発明の固体撮像素子の製造方法は、前記平坦化する工程が、前記半導体基板表面にレジストを塗布する工程と、前記レジストと前記第２層導電性膜とが同程度のエッチング速度を持つ条件でエッチバックする工程とを含むものを含む。
【００３６】
このように、半導体基板上の配線部、フォトダイオード部以外の領域などパターン密度の小さい領域、特に周辺回路部では、アンプを構成するトランジスタのゲートなど高度のパターン精度を必要とするにもかかわらずデッシング現象により第２層シリコン系導電性膜の膜減りを生じ易く、特性ばらつきを生じ易いという問題があったが、本発明によれば、第１層導電性膜によってアンプを構成しているため、高精度のパターン形成が可能となる。またジャンパー配線などの配線部についても、さらに均一な膜厚の配線部を形成することができる。
【００３７】
また、本発明の方法は、半導体基板表面に、前記光電変換部の有効撮像領域を囲むように、周辺回路部および前記電荷転送部に設けられるフィールド酸化膜の形成領域に、トレンチを形成する工程と、前記トレンチ内にフィールド酸化膜を形成する工程と、前記フィールド酸化膜の形成された前記半導体基板表面を平坦化する工程と、前記半導体基板表面に、前記電荷転送電極、前記光電変換部および前記周辺回路部などの素子部を形成する工程とを含むものを含む。
この方法により容易に表面の平坦化をはかることができる。この場合トレンチの深さとフィールド酸化膜の厚さとが一致するように形成できる場合には、特に平坦化工程は不要となる場合もある。
【００３８】
また、本発明の固体撮像素子の製造方法は、前記フィールド酸化膜を形成する工程は、選択酸化（ＬＯＣＯＳ）工程を含むものを含む。
この方法によれば長時間を要するが膜質の良好なフィールド酸化膜を形成することが可能となる。
【００３９】
また、本発明の固体撮像素子の製造方法は、前記フィールド酸化膜を形成する工程は、前記トレンチにＣＶＤ法により絶縁膜を充填する工程を含むものを含む。
この方法によれば、フィールド酸化膜の形成に要する時間の短縮を図ることができる。  なお、ＬＯＣＯＳとＣＶＤとを併用し、素子分離を重視するアンプ部付近ではＬＯＣＯＳ、平坦性を重視する部分ではＣＶＤというように同一基板面内で複数の方法を併用してもよい。
【００４０】
また、本発明の固体撮像素子の製造方法は、前記第１層導電性膜のパターンを形成する工程は、前記レジストの表面レベルが前記半導体基板上で所定の値以下とならないように、ダミーパターンを含む前記パターンを形成する工程を含むものを含む。
【００４１】
また、本発明の固体撮像素子の製造方法は、前記第１層導電性膜のパターンを形成する工程は、前記第２層導電性膜の表面レベルが前記半導体基板上で所定の値以下とならないように、ダミーパターンを含む前記パターンを形成する工程を含む。
【発明の効果】
【００４２】
本発明の固体撮像素子およびその製造方法によれば、例えばＣＭＰ法あるいはレジストエッチバック法等により平坦化を行なう際、ダミーパターンを形成できないアクティブ領域における周辺回路部でも、第１層導電性膜でこれら周辺回路部を構成しているため、ダミーパターンの形成しにくい領域にもダミーパターンが存在するのと同様の効果を得ることができ、周辺回路部の周辺特に、チップ周縁部の第２層シリコン系導電性膜の膜減りを防止し、特性が均一で電荷転送効率の良好な固体撮像素子を形成することが可能となる。なおこの固体撮像素子は、微細化により有効である。
【発明を実施するための最良の形態】
【００４３】
以下本発明の実施の形態について図面を参照しつ説明する。
（第１の実施の形態）
【００４４】
この固体撮像素子は、図１乃至図２にその電極形成工程を示すように、単層電極構造の電荷転送電極を備えた固体撮像素子において、出力回路（周辺回路）を構成するアンプ部のゲート電極を第１層導電性膜である第１層アモルファスシリコン膜で構成したことを特徴とする。これにより、寄生容量の形成を防ぐためにダミーパターンを形成できないアクティブ領域Ｔ（図３参照）に、第１層導電性膜のパターンによってアンプ部のゲート電極３ｇを構成しているため、膜厚のばらつきもなく高精度のパターンを形成することができる。
これにより、アンプ部の特性ばらつきを抑制できるだけでなく、レジストエッチバックによる平坦化処理によって第２層アモルファスシリコンで形成される第２の電極およびチップ周縁部の配線についても、膜減りもない。したがって、電荷転送部および周辺回路部において、膜減りもなく、良好に表面の平坦化をはかることができる。
【００４５】
なお、図３に全体の概要説明図、図４および図５に受光領域の概要説明図（この図では周縁部は示されていない）を示すように、シリコン基板１には、光電変換部を構成する複数のフォトダイオード領域３０が形成され、フォトダイオードで検出した信号電荷を転送するための電荷転送部４０が、フォトダイオード領域３０の間に形成される。ここで図１および図２は図３のｄ−ｄ断面図に相当する領域の製造工程図を示す図である。図５は図４のＡ−Ａ線に沿って切断して得られる断面である。
【００４６】
電荷転送電極によって転送される信号電荷が移動する電荷転送チャネル３３は、図４では図示していないが、電荷転送部４０が延在する方向と交差する方向に、形成される。
【００４７】
なお、図４においては、電極間絶縁膜５の内、フォトダイオード領域と電荷転送部４０との境界近傍に形成されるものの記載を省略してある。
【００４８】
図５に示すように、シリコン基板１内には、フォトダイオード領域３０、電荷転送チャネル３３、チャネルストップ領域３２、電荷読み出し領域３４が形成され、シリコン基板１表面には、ゲート酸化膜２が形成される。ゲート酸化膜２表面には、酸化シリコン膜からなる電極間絶縁膜５と電荷転送電極３（第１層ドープトアモルファスシリコン膜３ａからなる第１の電極、第２層ドープトアモルファシリコン膜３ｂからなる第２の電極）が形成される。
【００４９】
電荷転送部４０は、上述したとおりであるが、図５に示すように、電荷転送部４０の電荷転送電極上面には中間層７０が形成される。７１は遮光膜、７２はＢＰＳＧ（borophospho  silicate  glass）からなる絶縁膜、７３はＰ−ＳｉＮからなる絶縁膜（パッシベーション膜）、７４は透明樹脂膜からなる平坦化層である。
【００５０】
固体撮像素子の上方には、フォトダイオード領域３０の光検知部分を除いて遮光膜７１が設けられ、さらにカラーフィルタ５０、マイクロレンズ６０が設けられる。また、カラーフィルタ５０とマイクロレンズ６０との間は、絶縁性の透明樹脂等からなる平坦化層６１が充填される。
また、図５では、いわゆるハニカム構造の固体撮像素子を示しているが、正方格子型の固体撮像素子にも適用可能であることはいうまでもない。
【００５１】
次にこの固体撮像素子の製造工程について図１（ａ）乃至図２（ｉ）を参照しつつ詳細に説明する。
まず、不純物濃度１．０×１０１６ｃｍ−３程度のｎ型のシリコン基板１表面に、膜厚
１５〜３５ｎｍの酸化シリコン膜２ａと、膜厚５０ｎｍの窒化シリコン膜２ｂと、膜厚５〜１０ｎｍの酸化シリコン膜２ｃを形成し、３層構造のゲート酸化膜２を形成する。
【００５２】
続いて、このゲート酸化膜２上に、ＰＨ３とＮ２とを添加したＳｉＨ４を反応性ガスと
して用いた減圧ＣＶＤ法により、膜厚０．４μｍのリンドープの第１層ドープトアモルファスシリコン膜３ａを形成する。このときの基板温度は６００〜７００℃とする。
【００５３】
この後、減圧ＣＶＤ法により膜厚１５ｎｍの酸化シリコン膜４ａと、膜厚５０ｎｍの窒化シリコン膜４ｂとを形成する。
【００５４】
続いて、そしてこの上層にポジレジストを厚さ０．５〜１．４μｍとなるように塗布し、フォトリソグラフィにより所望のマスクを用いて露光し、現像、水洗を行い、レジストパターンＲ１を形成する（図１（ａ））。ここでシリコン基板１の周縁部にはダミーパターンＲＤが形成されており、ここでは図１１との比較から明らかなようにレジストパター
ンＲ１はダミーパターンＲＤとの間にアンプ部のトランジスタのゲート電極形成のための
レジストパターンＲ１Ａを含んでいる。ダミーパターンは、レジストパターンＲ１からの
間隔が所定幅（第１の電極の間隔）以上とならないようにレイアウト時に形成される。
【００５５】
この後、ＣＨＦ３とＣ２Ｆ６とＯ２とＨｅとの混合ガスを用いた反応性イオンエッチン
グにより、酸化シリコン膜４ａと、窒化シリコン膜４ｂとをエッチングし、第１層ドープトアモルファスシリコン膜３ａのパターニング用のマスクパターンを形成する。ここでもダミーのマスクパターンが、本来の第１の電極形成用マスクパターンの左手に形成されている。
そしてアッシングによりレジストパターンを剥離除去する（図１（ｃ））。
【００５６】
この後、ＨＢｒとＯ２との混合ガスを用いた反応性イオンエッチングによりこのマスク
パターンをマスクとし、ゲート酸化膜２の窒化シリコン膜２ｂをエッチングストッパとして第１層導電性膜としての第１層ドープトアモルファスシリコン膜３ａを選択的にエッチング除去し、第１の電極および周辺回路の配線を形成する（図１（ｄ））。本実施の形態では、周辺回路部に、電極配線としてアンプ部を構成するトランジスタのゲート電極およびジャンパ配線（図示せず）を第１層導電性膜によって形成する。ここではＥＣＲ(電子
サイクロトロン共鳴：Electron Cycrotoron Resonance)方式あるいはＩＣＰ（誘導結合Inductively Coupled Plasma）方式のなどのエッチング装置を用いるのが望ましい。
【００５７】
続いて、熱酸化法により第１の電極のパターンの側面を含む周りに膜厚８０ｎｍの酸化シリコン膜からなる電極間絶縁膜５を形成する（図１（ｅ））。ここでは熱酸化の温度は９００℃程度とする。望ましくは８５０℃である。これにより拡散長の伸びを防ぐことができる。
【００５８】
次に、ＳｉＨ４ガスにＰＨ３とＮ２とを添加した反応性ガスを用いた減圧ＣＶＤ法によ
り膜厚０．４〜０．７μｍの第２層ドープトアモルファスシリコン膜３ｂを形成する。このとき第２層ドープトアモルファスシリコン膜３ｂの膜厚は第１層ドープトアモルファスシリコン膜およびその上層の酸化シリコン膜４ａおよび窒化シリコン膜４ｂの膜厚の合計膜厚と同程度かそれよりも厚くなるように形成する必要がある。（図２（ｆ））
【００５９】
そして、図２（ｇ）に示すように、レジストＲ２（図示せず）を塗布し、このレジストと第２層ドープトアモルファスシリコン膜３ｂのエッチング速度がほぼ同一となる条件で、全面エッチングを行い、第２層ドープトアモルファスシリコン膜３ｂの平坦化を行う。
【００６０】
この後、図２（ｈ）に示すように、アンプ部のゲート電極形成のためのレジストパターンＲ３Ａを含むアクティブ領域および周辺回路形成のためのレジストパターンＲ３を形成する。ここでは、固体撮像素子形成部および周辺回路部の一部を覆うようにレジストパターンＲ３を形成する。
【００６１】
そして、図２（ｉ）に示すように、このレジストパターンＲ３をマスクとして、フォトダイオード領域３０上の第２層ドープトアモルファスシリコン膜３ｂをエッチング除去するとともに周辺回路の他のパターン（図示せず）を残留させる。
そして、アッシングによりレジスト除去を行なうことにより、固体撮像素子形成部および（アンプ部のゲート電極３ｇを含む）周辺回路部の一部を構成する第２層ドープトアモルファスシリコン膜３ｂが形成される。
【００６２】
このようにして、第２層導電性膜としての第２層ドープトアモルファスシリコン膜３ｂからなる第２の電極を形成し、表面の平坦な電荷転送電極が形成される。このとき基板周縁部には図示しないダミーパターンが残留している。このダミーパターンは網目状をなしており、望ましくは接地電位に接続しておく。これにより安定な接続が可能となる。
またこの方法によれば、アンプ部を第１層ドープトアモルファスシリコン膜で構成しているためアンプ部の膜厚のばらつきが抑制されるだけでなく、その近傍のダミーパターンＲＤの膜減りも抑制可能となる。
【００６３】
そしてこの上層に遮光膜のパターン７１、膜厚７００ｎｍのＢＰＳＧ膜７２を形成し、８５０℃でリフローし平坦化する。そしてＰ−ＳｉＮからなる絶縁膜（パッシベーション膜）７３、透明樹脂膜からなる平坦化層７４を形成する。
この後、カラーフィルタ５０、平坦化層６１、マイクロレンズ６０などを形成して、図４および図５に示すような固体撮像素子を得る。
【００６４】
この方法によれば、アンプ部のゲート電極およびジャンパー配線を第１層導電性膜で形成することにより、平坦化工程における第２層導電性膜の膜減りを防止するとともに、周辺領域における膜減り防止のためのダミーパターンとしての役割をも果たし、特性のばらつきを低減することができる。また、信頼性の高い固体撮像素子を得ることができることから、微細でかつ高感度の固体撮像素子を形成することができる。
なお、この第１層導電性膜は、上層に酸化シリコン膜４ａと窒化シリコン膜４ｂとからなるストッパで被覆されているため、エッチバック工程においても、エッチングされることなく、所望の膜厚を維持することができる。
【００６５】
さらにまた、アクティブ領域の第２層ドープトアモルファスシリコン膜上に除去抑制層のパターンを形成してもよい。この構成により、エッチバックのためのレジストの表面レベルを中心部と同一に形成することができ、周縁部での膜減りのない、高精度のパターン形成を実現することができる。また、機能的にも信頼性の高い動作特性を得ることができる。
【００６６】
以上のように、かかる構成によれば、アンプ部のゲート電極およびジャンパー配線を第１層導電性膜で構成しているため、平坦化工程における第２層導電性膜の膜減りに起因する抵抗のばらつきを抑制することができ、アンプ特性の均一性の向上をはかることができる。また基板周縁部など、第１の電極のパターン密度が小さいところ、特に基板周縁部など、スピン塗布によりレジストを塗布する際にレジストの表面レベルが低くなることがないように、ダミーパターンを付加形成すればよく、特性のばらつきがなく、信頼性の高い固体撮像素子を形成することができる。さらにダミーパターンに対しては膜減りを抑制するいわゆるダミーとしての役割をもつことになる。
なお、周辺回路部は２回の酸化工程を経ることになるため、酸化温度を９００℃以下に低温化したプロセスを用いるようにすれば、拡散長の伸びを生じることもなく、ゲートとソース・ドレインとのオフセットを防止することができより有効である。
【００６７】
また前記実施の形態では、電極間絶縁膜５を第１の電極の周りに熱酸化によって形成した。すなわち、第１の電極のパターニング用マスクおよび第２の電極の平坦化に際してエッチングストッパとして用いる酸化シリコン膜および窒化シリコン膜の２層膜の窒化シリコン膜を酸化防止膜として、第１の電極の熱酸化を行うことにより、第１の電極の側壁に選択的に酸化シリコン膜を形成し、これを電極間絶縁膜とする。この場合は、あらかじめこの酸化される領域分、第１の電極幅が大きくなるようにレジストパターンを形成する必要がある。なお、この熱酸化に代えて、減圧ＣＶＤ法によって電極間絶縁膜を形成するようにしてもよい。
【００６８】
（第２の実施の形態）
前記第１の実施の形態では、第２層アモルファスシリコン膜の平坦化をレジストエッチバック法を用いて行なうようにしたが、ＣＭＰ法を用いてもよいことはいうまでもない。  ＣＭＰ法を用いた場合にも同様の効果を得ることができる。
また加えて、ダミーパターンを、受光領域特に光電変換部の第１層配線の密度と同程度以上となるように形成することにより、配線層の膜厚のばらつきを招くことなく形成可能である。
【００６９】
なお前記実施の形態では、第１層および第２層導電性膜としてドープトアモルファスシリコンを用いたが、ドープトポリシリコン、金属、金属シリサイドなど適宜変更可能である。
またアンプ部について説明したが、アンプ部に限定されることなく、パターン密度が疎な領域については適用可能である。
またアクティブ領域のみならず、フィールド酸化膜上でも第１層導電性膜を用いたパターン形成を行なうようにしてもよい。
【００７０】
なお、前記実施の形態では詳細には述べていないが、チップ周縁部には、その有効撮像領域を囲むように枠状にフィールド酸化膜が形成されるが、フォトセンサを備えた光電変換部と電荷転送部の表面レベルと同一となるようにリセスロコス（Recess  LOCOS）法によって形成するのが望ましい。
【産業上の利用可能性】
【００７１】
以上説明してきたように、本発明の固体撮像素子によれば、第１層導電性膜のパターンの上に電極間絶縁膜を介して第２層導電性膜を形成し、この第２層導電性膜を平坦化して単層電極構造の電荷転送電極を形成するに際し、周辺回路特にアンプ部を第１層導電性膜で形成することにより、膜減りを防止し、特性のばらつきを低減し、信頼性の高い固体撮像素子を得ることができることから、微細でかつ高感度の固体撮像素子の形成に有効である。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施の形態の固体撮像素子の製造工程を示す図である。
【図２】本発明の第１の実施の形態の固体撮像素子の製造工程を示す図である。
【図３】本発明の第１の実施の形態の固体撮像素子の全体概要説明図である。
【図４】本発明の第１の実施の形態の固体撮像素子を示す要部説明図である。
【図５】本発明の第１の実施の形態の固体撮像素子を示す断面図である。
【図６】従来例の固体撮像素子の製造工程を示す図である。
【図７】従来例の固体撮像素子の製造工程を示す図である。  本発明の第２の実施の形態の固体撮像素子の製造工程を示す図である。
【図８】従来例の固体撮像素子の全体概要図である。
【図９】従来例の固体撮像素子の水平転送路を示す断面図である。
【図１０】従来例の固体撮像素子の受光領域を示す断面図である。
【図１１】従来例のアンプ部を示す断面図である。
【符号の説明】
【００７３】
１  シリコン基板
２  ゲート酸化膜
３ａ  第１の電極（第１層ドープトアモルファスシリコン膜）
３ｂ  第２の電極（第２層ドープトアモルファスシリコン膜）
３  電荷転送電極
４ａ  酸化シリコン膜
４ｂ  窒化シリコン膜
５  電極間絶縁膜
８  除去抑制層
３０  フォトダイオード領域
４０  電荷転送部
５０  カラーフィルタ
６０  マイクロレンズ
７０  中間層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006041484.tif 000011
【図１０】
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【図１１】
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