(57)【要約】【課題】  印加電圧に対する容量変化が緩やかであり、かつ形成するのが容易な可変容量装置を提供する。【解決手段】  複数のトランジスタ型の容量素子１，２を並列に接続して構成し、ゲート絶縁膜の膜厚Ｔｏｘやチャネル濃度の相違により、しきい値電圧Ｖｔｈが互いに異なるように形成する。これにより、ゲート電圧に対する容量変化を緩やかにすることができ、容量の電圧制御が容易となる。また、個々の容量素子を特殊な形状にしたり、その形状や大きさが互いに異なるようにする必要がなく、容易に形成することができる。【選択図】  図１
2006108603.tif 000002
【特許請求の範囲】
【請求項１】
第１電極および第２電極を有する複数のトランジスタ型容量素子を並列に接続して構成される可変容量装置において、
前記複数のトランジスタ型容量素子は、それぞれ、第１導電型の半導体層上に絶縁膜を間にして第１電極としての導電膜を備えると共に、前記半導体層内における前記導電膜の両端に対応する位置に、第２電極として第２導電型で、かつ互いに同電位の一対の不純物層を有し、かつ、互いに前記絶縁膜の膜厚が異なる
ことを特徴とする可変容量装置。
【請求項２】
前記半導体層内における前記導電膜に対応する位置の一部に、前記一対の不純物層に接した第２導電型のオーバラップ領域を有する
ことを特徴とする請求項１に記載の可変容量装置。
【請求項３】
第１電極および第２電極を有する複数のトランジスタ型容量素子を並列に接続して構成される可変容量装置において、
前記複数のトランジスタ型容量素子は、それぞれ、第１導電型の半導体層上に絶縁膜を間にして第１電極としての導電膜を備えると共に、前記半導体層内における前記導電膜の両端に対応する位置に、第２電極として第２導電型で、かつ互いに同電位の一対の不純物層を有し、かつ、互いに前記半導体層の濃度が異なる
ことを特徴とする可変容量装置。
【請求項４】
前記半導体層内における前記導電膜に対応する位置の一部に、前記一対の不純物層に接した第２導電型のオーバラップ領域を有する
ことを特徴とする請求項３に記載の可変容量装置。
【請求項５】
第１電極および第２電極を有する複数のトランジスタ型容量素子を並列に接続して構成される可変容量装置において、
前記複数のトランジスタ型容量素子は、それぞれ、第１導電型の半導体層上に絶縁膜を間にして第１電極としての導電膜を備えると共に、前記半導体層内における前記導電膜の両端に対応する位置に、第２電極として第２導電型で、かつ互いに同電位の一対の不純物層を有し、かつ、互いに前記絶縁膜の膜厚および前記半導体層の濃度の少なくとも一方が異なる
ことを特徴とする可変容量装置。
【請求項６】
前記半導体層内における前記導電膜に対応する位置の一部に、前記一対の不純物層に接した第２導電型のオーバラップ領域を有する
ことを特徴とする請求項５に記載の可変容量装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のトランジスタ型容量素子から構成された可変容量装置に関する。
【背景技術】
【０００２】
従来より、ＭＯＳ（Metal Oxide Semiconductor）型トランジスタ構造の素子を用いて、そのゲート電極とソースおよびドレイン領域との間の容量を利用した可変容量素子が、例えばチューナ等のＲＦ回路を含むＩＣ（Integrated Circuit）などに使用されている。
【０００３】
このようにゲート電極とソースおよびドレイン領域との間の容量を可変容量素子とした場合、例えば図１４に模式的に示したように、容量Ｃがゲート電圧ＶGにおけるしきい値電圧Ｖｔｈを境に急峻に変化してしまい、容量の電圧制御が困難であるという問題があった。
【０００４】
これは、しきい値電圧Ｖｔｈ以下のゲート電圧では、ゲート電極の領域とソースおよびドレイン領域とのオーバラップ部分が小さいため、容量Ｃの値もごく小さいものであるが、しきい値Ｖｔｈ以上のゲート電圧になると、ソース領域とドレイン領域とがチャネル領域により導通し、ゲート電極の面積分に相当するゲート絶縁膜の容量が寄与するようになるからである。
【０００５】
このようなＭＯＳ型容量素子における容量の電圧制御の困難性に鑑み、その容量変化を緩やかなものとするため、様々な試みがなされている。
【０００６】
例えば、特許文献１には、ＭＯＳ型容量素子を用いた可変容量装置において、ゲート電極下のチャネル領域に形成されたゲート幅やゲート長を多段階に形成し、以下の（ａ）〜（ｃ）のような構成とすることでしきい値Ｖｔｈを調整し、ゲート電圧に対する容量変化を緩やかなものとする技術が開示されている。
（ａ）ゲート幅の形状を多段階に形成し、狭チャネル効果を利用する（同文献の図４）
（ｂ）ゲート幅の異なる複数のＭＯＳ型容量素子を並列に接続することで、同じく狭チャネル効果を利用する（同文献の図５）
（ｃ）ゲート電極を細分化してゲート長のサイズを不均一とすることで、短チャネル効果を利用する（同文献の図６，図７）
【０００７】
【特許文献１】特開２００３−２８２７２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記した特許文献１の技術では、ＭＯＳ型容量素子において、上記の（ａ）〜（ｃ）のそれぞれに対応して、以下の（ａ）〜（ｃ）のような特殊なゲート電極構造の形成を行わなければならず、製造工程におけるパターニングが困難であるという問題があった。
（ａ）多段階型のゲート幅構造の形成
（ｂ）ＭＯＳ型容量素子ごとに異なるサイズのゲート幅構造の形成
（ｃ）特殊なゲート細分化構造の形成
【０００９】
さらに、このようなパターニングの困難性に起因して、各素子間の容量特性のばらつきが大きく、所望の容量特性を得るのが容易ではないという問題があった。
【００１０】
このように、ＭＯＳ型容量素子において特殊なゲート電極構造の形成を行わなければならない従来の技術では、ゲート電圧に対する容量変化が緩やかであるＭＯＳ型容量素子からなる可変容量装置を簡易に形成するのが困難であった。
【００１１】
本発明はかかる問題点に鑑みてなされたもので、その目的は、トランジスタ型容量素子から構成され、印加電圧に対する容量変化が緩やかであり、かつ形成するのが容易な可変容量装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の第１の可変容量装置は、以下の構成要素（Ａ）〜（Ｃ）をそれぞれ備えた複数のトランジスタ型容量素子を有するものである。
（Ａ）第１導電型の半導体層上に絶縁膜を間にして設けられた、第１電極としての導電膜
（Ｂ）半導体層内における導電膜の両端に対応する位置に第２電極として設けられた、第２導電型で、かつ互いに同電位の一対の不純物層
（Ｃ）互いに絶縁膜の膜厚が異なること
【００１３】
本発明の第１の可変容量装置では、複数のトランジスタ型容量素子における絶縁膜の膜厚が互いに異なるようにしたので、複数のしきい値を有し、印加電圧に対する容量変化が緩やかになる。
【００１４】
本発明の第２の可変容量装置は、以下の構成要素（Ａ）〜（Ｃ）をそれぞれ備えた複数のトランジスタ型容量素子を有するものである。
（Ａ）第１導電型の半導体層上に絶縁膜を間にして設けられた、第１電極としての導電膜
（Ｂ）半導体層内における導電膜の両端に対応する位置に第２電極として設けられた、第２導電型で、かつ互いに同電位の一対の不純物層
（Ｃ）互いに半導体層の濃度が異なること
【００１５】
本発明の第２の可変容量装置では、複数のトランジスタ型容量素子における半導体層の濃度が互いに異なるようにしたので、複数のしきい値を有し、印加電圧に対する容量変化が緩やかになる。
【００１６】
本発明の第３の可変容量装置は、以下の構成要素（Ａ）〜（Ｃ）をそれぞれ備えた複数のトランジスタ型容量素子を有するものである。
（Ａ）第１導電型の半導体層上に絶縁膜を間にして設けられた、第１電極としての導電膜
（Ｂ）半導体層内における導電膜の両端に対応する位置に第２電極として設けられた、第２導電型で、かつ互いに同電位の一対の不純物層
（Ｃ）互いに絶縁膜の膜厚および半導体層の濃度の少なくとも一方が異なること
【００１７】
本発明の第３の可変容量装置では、複数のトランジスタ型容量素子における絶縁膜の膜厚および半導体層の濃度の少なくとも一方が互いに異なるようにしたので、複数のしきい値を有し、印加電圧に対する容量変化が緩やかになる。
【発明の効果】
【００１８】
本発明の可変容量装置によれば、並列に接続されたトランジスタ型容量素子の形状を複雑にすることなく複数のしきい値を有するようにしたので、印加電圧に対する容量変化が緩やかな可変容量装置を容易に得ることが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２０】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る可変容量装置の一例を平面図で表したものである。この可変容量装置は、ゲート電極Ｇ１，Ｇ２、ソース電極Ｓ１，Ｓ２、ならびにドレイン領域Ｄ１，Ｄ２をそれぞれ有する複数のトランジスタ型の容量素子１，２を並列に接続して構成される。
【００２１】
また、これら容量素子１，２におけるゲート電極Ｇ１，Ｇ２（第１電極）は、それぞれ共通のゲート接続線Ｇに接続され、同様にソース電極Ｓ１，Ｓ２、ならびにドレイン電極Ｄ１，Ｄ２（第２電極）は、共通のソース・ドレイン接続線ＳＤに接続されている。このゲート接続線Ｇとソース・ドレイン接続線ＳＤとの間にゲート電圧を印加し、その電圧値を変化させることで、図２に示したように、ゲート電極とソース電極およびドレイン電極との間の容量を可変容量として利用することができる。また、これら複数の容量素子１，２を並列に接続して可変容量装置を構成することで、可変可能な容量値の範囲を拡大するようになっており、さらに後述するように、これら複数の容量素子１，２のしきい値電圧は互いに異なるように設定されており、これによりゲート電圧に対して緩やかな容量変化を得るようになっている。
【００２２】
ここで、容量素子１，２の形状は、通常のＭＯＳ型の構造となっており、従来のような特殊形状の形成は必要としない。つまり、図１のように、それぞれのゲート電極Ｇ１，Ｇ２の形状は単一であり、ゲート長はＬ、ゲート幅はＷとなっている。このような構成とすることで、容量素子１，２を容易に形成することが可能となる。
【００２３】
なお、この例では、可変容量装置が２つの容量素子１，２を並列に接続することで構成されているが、複数の容量素子が並列に接続されているのであれば、その数は問わず、他の構成でもよい。また、容量素子１，２のゲート長Ｌおよびゲート幅Ｗは同一の大きさであるとは限らず、互いに異なっていてもよい。以下の例においても同様である。
【００２４】
次に、このような容量素子１，２の素子構造について説明する。
【００２５】
図３および図４はそれぞれ、容量素子１，２を断面図で表したものであり、それぞれ、図１におけるＡ−Ａ，Ｂ−Ｂ部分に対応するものである。
【００２６】
これら容量素子１，２はそれぞれ、ｐ型Ｓｉ基板１１，２１（半導体層）上に、例えば酸化ケイ素（ＳｉＯ2）などからなるゲート絶縁膜１２，２２（絶縁膜）を間にして、多結晶シリコン（ｐ−Ｓｉ）などからなる前述のゲート電極Ｇ１，Ｇ２が形成された構造を有する。また、ｐ型Ｓｉ基板１１，２１内にはそれぞれ、ゲート電極Ｇ１，Ｇ２の両端に対応する位置に、例えばリン（Ｐ）などのｎ型不純物が添加された一対のｎ型不純物層１３，２３（ソース領域およびドレイン領域）が形成されている。
【００２７】
容量素子１，２はそれぞれ、前述のようにその形状は特殊形状ではない。本実施の形態の容量素子１，２においては、ゲート絶縁膜の膜厚が異なっている。つまり、容量素子１におけるゲート絶縁膜１２の膜厚がＴｏｘ１であるのに対し、容量素子２におけるゲート絶縁膜２２の膜厚はそれよりも厚いＴｏｘ２となっている。この違いにより、前述のように型容量素子１，２のしきい値電圧が互いに異なっている。
【００２８】
例えば、図５は、ゲート絶縁膜の膜厚に対するしきい値電圧変化の一例を表すものである。この図において、縦軸はしきい値電圧Ｖｔｈを表し、横軸はゲート長Ｌを表している。また、Ａ１はゲート絶縁膜の膜厚Ｔｏｘが５．５ｎｍの場合（例えば、本実施の形態における容量素子１）のしきい値電圧変化を表し、Ａ２はゲート絶縁膜の膜厚Ｔｏｘが９．０ｎｍの場合（例えば、本実施の形態における容量素子２）のしきい値電圧変化を表している。
【００２９】
このように、ゲート絶縁膜の膜厚Ｔｏｘが互いに異なるように形成することで、しきい値電圧Ｖｔｈが互いに異なっている。つまり、ゲート絶縁膜の膜厚Ｔｏｘを厚くすることで、Ａ２のようにＡ１に対してしきい値電圧Ｖｔｈを高く設定することができる。
【００３０】
なお、個々のトランジスタ型の容量素子におけるゲート絶縁膜の膜厚が互いに異なるようにするには、例えば製造工程のゲート絶縁膜の形成条件を変えることで実現できるので、従来例のように複雑なパターニング工程などは不要であり、簡易に形成することが可能である。
【００３１】
次に、以上のような構成の本発明の可変容量装置の特性を、従来例の可変容量装置と比較して説明する。
【００３２】
図６は、本実施の形態の可変容量装置におけるＱ値（Quality factor）の特性を説明するためのものであり、模式的に表している。図６（Ａ）は、ゲート長Ｌに対するＱ値の変化を、図６（Ｂ）は、ゲート幅Ｗに対するＱ値の変化を、それぞれ表している。また、これらの図におけるゲート長Ｌmin，Ｌmax、およびゲート幅Ｗmin，Ｗmaxはそれぞれ、製造工程において形成することが可能なゲート長Ｌおよびゲート幅Ｗの最小値，最大値を表し（それぞれの範囲をＬ１およびＷ１として示している）、Ｑmin1，Ｑmax1およびＱmin2，Ｑmax2はそれぞれ、これらの最小値，最大値に対応するＱ値を表している（それぞれの範囲をＱ１およびＱ２として示している）。ここで、製造工程において形成することが可能なゲート長Ｌおよびゲート幅Ｗとは、製造工程の世代（プロセス・ルール）ごとに設定されているものであり、それぞれの世代の限界値を示している。
【００３３】
このように、従来例のようにゲート長Ｌやゲート幅Ｗを多段階に形成することでトランジスタ型の容量素子のしきい値電圧Ｖｔｈを調整した場合、Ｌ１やＷ１のように世代ごとにゲート電極を形成することが可能な大きさが限定されてしまうため、このような容量素子から構成される可変容量装置の特性も必然的に範囲が限定されてしまう（例えば図６のように、Ｑ値の特性がそれぞれ、Ｐ１，Ｐ４の実線で示されたＱ１，Ｑ２の範囲に限定されてしまう）。
【００３４】
これに対して、本実施の形態におけるトランジスタ型の容量素子は、前述のように基本的にゲート長Ｌやゲート幅Ｗは同一の大きさを有するものである。つまり、ゲート電極の大きさの相違によりしきい値電圧Ｖｔｈを調整するのではなく、前述のようにゲート絶縁膜の膜厚Ｔｏｘの相違により調整することで、従来例では示すことが不可能であった特性の範囲（例えば、図６におけるＰ２，Ｐ３，Ｐ５，Ｐ６の破線で示された範囲）の可変容量装置を形成することが可能となる。
【００３５】
なお、図示していないが、本実施の形態の可変容量装置では、Ｑ値だけではなく容量値など他の特性についても、図６と同様、従来例では示すことが不可能であった範囲の特性を示すようにすることが可能である。
【００３６】
以上のように、本実施の形態の可変容量装置では、複数のトランジスタ型の容量素子１，２を並列に接続して構成し、ゲート絶縁膜の膜厚Ｔｏｘの相違によりしきい値電圧Ｖｔｈが互いに異なるようにしたので、ゲート電圧に対する容量変化を緩やかにすることができ、容量の電圧制御を容易にすることが可能となる。
【００３７】
また、ゲート電極の形状や大きさの相違ではなく、ゲート絶縁膜の膜厚Ｔｏｘの相違によりしきい値電圧Ｖｔｈを調整するようにしたので、個々のトランジスタ容量素子を特殊な形状にしたり、その形状や大きさが互いに異なるようにする必要がなく、容易に形成することが可能となる。
【００３８】
また、これにより特性のばらつきがより小さく、所望の特性を有する可変容量装置を容易に得ることが可能となり、さらに従来よりも格段に広範囲の特性を示すような可変容量装置を容易に得ることが可能となる。
【００３９】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。
【００４０】
上記第１の実施の形態においては、複数のトランジスタ型の容量素子におけるゲート絶縁膜の膜厚の相違により、しきい値電圧Ｖｔｈが互いに異なるように構成した可変容量装置について説明したが、本実施の形態では、チャネル濃度の相違により、しきい値電圧Ｖｔｈが互いに異なるように構成した可変容量装置について説明する。なお、説明の簡潔化を図るため、以下、第１の実施の形態と同様の部位については、同じ符号を付して説明する。
【００４１】
図７は、本実施の形態に係る可変容量装置の一例を平面図で表したものである。この可変容量装置は、ゲート電極Ｇ１，Ｇ３、ソース電極Ｓ１，Ｓ３、ならびにドレイン領域Ｄ１，Ｄ３をそれぞれ有する複数のトランジスタ型の容量素子１，３を並列に接続して構成される。
【００４２】
また、この容量素子１，３におけるゲート電極Ｇ１，Ｇ３（第１電極）は、第１の実施の形態における図１と同様、それぞれ共通のゲート接続線Ｇに接続され、ソース電極Ｓ１，Ｓ３、ならびにドレイン電極Ｄ１，Ｄ３（第２電極）も、共通のソース・ドレイン接続線ＳＤに接続されている。また、第１の実施の形態における図２と同様に、図８に示したようにゲート電極とソース電極およびドレイン電極との間の容量を可変容量として利用することができる。
【００４３】
また、後述するように、容量素子１，３のしきい値電圧は、そのチャネル濃度の相違により互いに異なるように設定されており、これにより第１の実施の形態と同様、ゲート電圧に対して緩やかな容量変化を得るようになっている。
【００４４】
なお、この容量素子１，３は、第１の実施の形態と同様、通常のＭＯＳ型の構造となっている。このような構成とすることで、容量素子１，３を容易に形成することが可能となる。
【００４５】
次に、このような容量素子１，３の素子構造について説明する。
【００４６】
図９は、容量素子３を断面図で表したものであり、図７におけるＣ−Ｃ部分に対応するものである。
【００４７】
この容量素子３は、第１の実施の形態における容量素子１，２と同様に、ｐ型Ｓｉ基板３１（半導体層）上にゲート絶縁膜３２（絶縁膜）を間にしてゲート電極Ｇ３が形成され、ｐ型Ｓｉ基板３１内のゲート電極Ｇ３の両端に対応する位置に、一対のｎ型不純物層３３が形成された構造を有する。
【００４８】
本実施の形態の容量素子１，３においては、ｐ型Ｓｉ基板１１，３１におけるチャネル濃度が異なっており、その形状は互いに同一のものとなっている。つまり、図示しないが、容量素子３におけるｐ型Ｓｉ基板３１のチャネル濃度が、容量素子１におけるｐ型Ｓｉ基板１１のチャネル濃度よりも値が大きくなっている。なお、この例では、ｐ型Ｓｉ基板３１にはｐ型不純物であるホウ素（Ｂ）のみが添加され、一方ｐ型Ｓｉ基板１１にはＢに加えてｎ型不純物であるＰが添加されることにより、ｐ型Ｓｉ基板１１に比べてｐ型Ｓｉ基板３１のチャネル濃度（ホール濃度）のほうが値が大きくなっているものとする。
【００４９】
この場合、例えば図１０に示したように、Ｂのみが添加されたＡ３（例えば、本実施の形態における容量素子３）のほうが、Ｂに加えＰが添加されたＡ１（例えば、本実施の形態における容量素子１）よりもしきい値電圧Ｖｔｈが高くなる。
【００５０】
このように、チャネル濃度が互いに異なるように形成することで、しきい値電圧Ｖｔｈが互いに異なっている。つまり、チャネル濃度の値を大きくすることで、Ａ３のようにＡ１に対してしきい値電圧Ｖｔｈを高く設定することができ、これにより第１の実施の形態と同様、ゲート電圧に対する容量変化を緩やかな可変容量装置を簡易に形成することが可能となる。
【００５１】
なお、個々のトランジスタ型の容量素子におけるチャネル濃度が互いに異なるようにするには、例えば製造工程のイオン注入条件を設定するのみでよいので、従来例のように複雑なパターニング工程などは不要であり、簡易に形成することが可能である。
【００５２】
以上のように、本実施の形態の可変容量装置では、複数のトランジスタ型の容量素子１，３を並列に接続して構成し、チャネル濃度の相違によりしきい値電圧Ｖｔｈが互いに異なるようにしたので、第１の実施の形態と同様、ゲート電圧に対する容量変化を緩やかにすることができ、容量の電圧制御を容易にすることが可能となる。また、その他第１の実施の形態と同様の効果を得ることが可能である。
【００５３】
以上、第１および第２の実施の形態を挙げて本発明を説明したが、本発明はこれらの実施の形態に限定されるものではなく、種々の変形が可能である。
【００５４】
例えば、実施の形態では、複数のトランジスタ型の容量素子におけるゲート絶縁膜の膜厚またはチャネル濃度の相違により、しきい値が互いに異なるように構成した可変容量装置について説明してきたが、これらの容量素子を組み合わせ、ゲート絶縁膜の膜厚およびチャネル濃度の少なくとも一方が相違することにより、しきい値が互いに異なるように構成することも可能である。
【００５５】
また、実施の形態では、トランジスタ型の容量素子の素子構造において、ｐ型Ｓｉ基板にソースおよびドレイン領域からなるｎ型不純物層を形成した場合の例について説明してきたが、逆に図１１に示したように、ｎ型Ｓｉ基板１４にソースおよびドレイン領域からなるｐ型不純物層１５を形成するように構成することも可能である。
【００５６】
また、実施の形態では、トランジスタ型の容量素子の素子構造において、Ｓｉ基板における半導体層内にソースおよびドレイン領域からなる不純物層を形成した場合の例について説明してきたが、図１２に示したように、半導体層におけるゲート電極に対応した位置に、ｐ型不純物層１３と同一導電型の不純物層からなるオーバラップ領域１６を形成するように構成してもよい。この場合、しきい値電圧Ｖｔｈ以下のゲート電圧であっても、オーバラップ領域１６に相当する部分のゲート絶縁膜の容量が発生することになる。なお、上記のようにｎ型Ｓｉ基板１４におけるｐ型不純物層１５の場合も同様に、オーバラップ領域１６を形成するように構成してもよい。
【００５７】
また、図１３に示したように、ｐ型Ｓｉ基板１１またはｎ型Ｓｉ基板１４と、ソースおよびドレイン領域からなる不純物層（ｐ型不純物層１５またはｎ型不純物層１３）との間にそれぞれ、いわゆるウェルと呼ばれるｎ型不純物層１７またはｐ型不純物層１８を形成するように構成してもよい。この場合ももちろん、上記のようにオーバラップ領域を形成するように構成してもよい。
【００５８】
さらに、本発明の可変容量装置では、Ｓｉ基板、ウェル、ソースおよびドレイン領域、ならびにゲート電極を、全て同一極性の不純物（ｐ型またはｎ型）を用いて構成するようにしてもよい。このように構成した場合にも、上記実施の形態と同様に、ゲート絶縁膜の膜厚またはチャネル濃度の相違により、しきい値が互いに異なるようにすることができる。なお、この場合ももちろん、上記のようにオーバラップ領域を形成するように構成してもよい。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施の形態に係る可変容量装置の一例を表した平面図である。
【図２】図１における可変容量の配置を説明するための模式図である。
【図３】図１の容量素子の一例を表した断面図である。
【図４】図１の容量素子の他の例を表した断面図である。
【図５】ゲート絶縁膜の膜厚に対するしきい値電圧変化を説明するための特性図である。
【図６】本発明の可変容量装置におけるＱ値の特性を説明するための模式図である。
【図７】本発明の第２の実施の形態に係る可変容量装置の一例を表した平面図である。
【図８】図７における可変容量の配置を説明するための模式図である。
【図９】図７の容量素子の一例を表した断面図である。
【図１０】チャネル濃度に対するしきい値電圧変化を説明するための特性図である。
【図１１】本発明の容量素子の他の例を表した断面図である。
【図１２】本発明の容量素子の他の例を表した断面図である。
【図１３】本発明の容量素子の他の例を表した断面図である。
【図１４】従来のトランジスタ型の容量素子のゲート電圧に対する容量変化を表す特性図である。
【符号の説明】
【００６０】
１，２，３…容量素子、１１…ｐ型Ｓｉ基板、１２…ゲート絶縁膜、１３，１７…ｎ型不純物層、１４…ｎ型Ｓｉ基板、１５，１８…ｐ型不純物層、１６…オーバラップ領域、Ｖｔｈ…しきい値電圧、Ｇ１〜Ｇ３…ゲート電極、Ｓ１〜Ｓ３…ソース電極、Ｄ１〜Ｄ３…ドレイン電極、Ｇ…ゲート接続線、ＳＤ…ソース・ドレイン接続線、Ｌ…ゲート長、Ｗ…ゲート幅、Ｃ１〜Ｃ３…可変容量、Ｔｏｘ１〜Ｔｏｘ３…ゲート絶縁膜の膜厚。
【図１】
2006108603.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006108603.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2006108603.tif 000013
【図１２】
2006108603.tif 000014
【図１３】
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【図１４】
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