(57)【要約】      （修正有）【課題】  ソースおよびドレインにおける接合リークを抑制し、膜厚が互いに異なるシリサイドをゲート電極に含むトランジスタを同一半導体基板上に備えた半導体装置を提供する。【解決手段】  半導体基板１０の表面に形成された第１のソース層１３ａおよび第１のドレイン層２３ａとこの上に形成された第１のシリサイド層１４ａと、半導体基板表面に設けられた第１のゲート絶縁膜５ａ上に形成され、第２のシリサイド層２０ａを有する第１のゲート電極６ａと、前記第１のゲート電極の側壁に設けられたシリコン窒化膜９ａとを含む第１のトランジスタ１０１および、半導体基板１０の表面に形成された第２のソース層１３ｂおよび第２のドレイン層２３ｂと、この上に形成され、第１のシリサイド層１４ａと膜厚が同じである第３のシリサイド層１４ｂと、半導体基板表面に設けられたゲート絶縁膜５ｂ上に形成され、第２のシリサイド層２０ａと膜厚が異なる第４のシリサイド層２０ｂを有する第２のゲート電極６ｂとを含む第２のトランジスタ１０２、を備えている。【選択図】  図１
2006093233.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に形成された第１のソース層および第１のドレイン層と、前記第１のソース層および前記第１のドレイン層上に形成された第１のシリサイド層と、前記半導体基板表面に設けられた第１のゲート絶縁膜上に形成され、第２のシリサイド層を有する第１のゲート電極と、前記第１のゲート電極の側壁に設けられたシリコン窒化膜とを含む第１のトランジスタおよび、
前記半導体基板の表面に形成された第２のソース層および第２のドレイン層と、前記第２のソース層および前記第２のドレイン層上に形成され、前記第１のシリサイド層と膜厚が同じである第３のシリサイド層と、前記半導体基板表面に設けられた第２のゲート絶縁膜上に形成され、前記第２のシリサイド層よりも膜厚が薄い第４のシリサイド層を有する第２のゲート電極とを含む第２のトランジスタ、
を備えた半導体装置。
【請求項２】
前記第２のシリサイド層は、前記第１のゲート絶縁膜に到達していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のトランジスタは、前記第１のゲート電極の側壁に設けられたシリコン酸化膜と、前記第１のゲート電極の側壁に前記シリコン酸化膜に隣接して設けられたシリコン窒化膜とをさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１から第４のシリサイド層はニッケルシリサイドからなることを特徴とする請求項1に記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に複数のゲート電極を形成するステップと、
前記複数のゲート電極のうち第１のゲート電極の側壁にシリコン窒化膜を形成するステップと、
前記複数のゲート電極のうち側壁にシリコン窒化膜を有しない第２のゲート電極の側壁にシリコン酸化膜を形成するステップと、
前記複数のゲート電極上および前記半導体基板上に金属層を堆積するステップと、
前記半導体基板を熱処理することによって前記複数のゲート電極の少なくとも上部をシリサイド化するステップとを具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置のスイッチングを高速化するために、ポリシリコンよりも低抵抗のシリサイド層をゲート電極に設けることが頻繁にある。ゲート電極上にシリサイド層を形成するために、半導体基板上にゲート電極およびソース／ドレイン拡散層を形成した後、金属層を半導体基板上に堆積し、さらに半導体基板を熱処理する。このとき、一般に、シリサイド層の膜厚は、金属層の膜厚に依存する。
【０００３】
近年、ゲート電極全体をシリサイド化するＭＯＳＦＥＴ（以下、フルシリサイドＭＯＳＦＥＴという）と、ゲート電極の上部のみをシリサイド化するＭＯＳＦＥＴ（以下、ノンフルシリサイドＭＯＳＦＥＴという）とを同一の半導体基板上に製造することが考えられている。従来、フォトリソグラフィ技術によって所望の領域にシリコン酸化膜などのマスク材を残すプロセスを用いて、フルシリサイドＭＯＳＦＥＴが形成される領域（以下、フルシリサイド領域という）に比較的厚い金属層を、ノンフルシリサイドＭＯＳＦＥＴが形成される領域（以下、ノンフルシリサイド領域という）に比較的薄い金属層を形成していた。これにより、フルシリサイド領域のゲート電極は全体的にシリサイド化され、ノンフルシリサイド領域のゲート電極は上部のみシリサイド化される。このようにフルシリサイドＭＯＳＦＥＴおよびノンフルシリサイドＭＯＳＦＥＴを同一の半導体基板上に作り分けていた。
【０００４】
しかし、金属層の形成後に、マスク材の剥離を行うと、ゲート電極の側壁保護膜およびシリサイド層がエッチングされてしまうという問題があった。
【０００５】
また、ＭＯＳＦＥＴのソースおよびドレイン層上にもシリサイド層が形成されるため、フルシリサイドＭＯＳＦＥＴのソースおよびドレイン層上のシリサイド層は、ノンフルシリサイドＭＯＳＦＥＴのそれに比べ厚く形成される。それによって、フルシリサイドＭＯＳＦＥＴのソースおよびドレインでは、接合リークが生じる虞がある。
【０００６】
さらに、ゲート電極のみを露出させてシリサイドを形成するプロセスが考えられる。しかし、このプロセスでは、ソースおよびドレイン層上にシリサイドを形成することができないという問題がある。
【非特許文献１】Kedzierski等による“Issues in NiSi-gated FDSOI device integration（ＮｉＳｉゲートＦＤＳＯＩ装置の集積に関する発表）”ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．，  ２００３，ｐｐ．４４１−４４４
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ソースおよびドレインにおける接合リークを抑制し、膜厚が互いに異なるシリサイドをゲート電極に含むトランジスタを同一半導体基板上に備えた半導体装置を提供する。
【課題を解決するための手段】
【０００８】
本発明に係る実施形態に従った半導体装置は、半導体基板の表面に形成された第１のソース層および第１のドレイン層と、前記第１のソース層および前記第１のドレイン層上に形成された第１のシリサイド層と、前記半導体基板表面に設けられた第１のゲート絶縁膜上に形成され、第２のシリサイド層を有する第１のゲート電極と、前記第１のゲート電極の側壁に設けられたシリコン窒化膜とを含む第１のトランジスタおよび、
前記半導体基板の表面に形成された第２のソース層および第２のドレイン層と、前記第２のソース層および前記第２のドレイン層上に形成され、前記第１のシリサイド層と膜厚が同じである第３のシリサイド層と、前記半導体基板表面に設けられた第２のゲート絶縁膜上に形成され、前記第２のシリサイド層よりも膜厚が薄い第４のシリサイド層を有する第２のゲート電極とを含む第２のトランジスタ、を備えている。
【０００９】
本発明に係る実施形態に従った半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に複数のゲート電極を形成するステップと、前記複数のゲート電極のうち第１のゲート電極の側壁にシリコン窒化膜を形成するステップと、前記複数のゲート電極のうち側壁にシリコン窒化膜を有しない第２のゲート電極の側壁にシリコン酸化膜を形成するステップと、前記複数のゲート電極上および前記半導体基板上に金属層を堆積するステップと、前記半導体基板を熱処理することによって前記複数のゲート電極の少なくとも上部をシリサイド化するステップとを具備する。
【発明の効果】
【００１０】
本発明による半導体装置は、ソースおよびドレインにおける接合リークを抑制し、膜厚が互いに異なるシリサイドをゲート電極に含むトランジスタを同一半導体基板上に備える。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下に説明する実施の形態において、フルシリサイドとは、必ずしもゲート電極が１００％シリサイド化されている必要は無く、その一部がドープトポリシリコンであってもよい。例えば、ゲート電極中のシリサイド層がゲート絶縁膜に到達してはいるものの、ゲート電極とゲート絶縁膜との接触部の一部がシリサイド化されていなくともよい。
【００１２】
（第１の実施形態）
図１（Ａ）は、本発明に係る第１の実施形態に従った半導体装置のフルシリサイド領域における第１のトランジスタ１０１の断面図である。図１（Ｂ）は、本発明に係る第１の実施形態に従った半導体装置のノンフルシリサイド領域における第２のトランジスタ１０２の断面図である。第１のトランジスタ１０１および第２のトランジスタ１０２は、同一の半導体チップ上に形成されている。
【００１３】
第１のトランジスタ１０１は、第１のソース層１３ａ、第１のドレイン層２３ａ、第１のシリサイド層１４ａ、第２のシリサイド層２０ａ、第１のゲート電極６ａ、シリコン酸化膜７ａ、シリコン窒化膜９ａおよびシリコン酸化膜１２ａを備えている。第２のトランジスタ１０２は、第２のソース層１３ｂ、第２のドレイン層２３ｂ、第３のシリサイド層１４ｂ、第４のシリサイド層２０ｂ、第２のゲート電極６ｂ、シリコン酸化膜７ｂ、シリコン窒化膜９ｂおよびシリコン酸化膜１２ｂを備えている。
【００１４】
第１のトランジスタ１０１において、第１のソース層１３ａおよび第１のドレイン層２３ａは、ｐ型またはｎ型のシリコン基板１０の表面に設けられたウェル拡散層３ａ内に形成されている。第１のソース層１３ａおよび第１のドレイン層２３ａの導電型はｐ型またはｎ型のいずれでもよい。短チャネル効果を防止するために、エクステンション層８ａが、第１のソース層１３ａおよび第１のドレイン層２３ａの間のチャネル領域４ａの近傍に設けられている。エクステンション層８ａの導電型は、第１のソース層１３ａおよび第１のドレイン層２３ａと同じ導電型である。
【００１５】
第１のシリサイド層１４ａは、第１のソース層１３ａおよび第１のドレイン層２３ａ上に形成されている。第１のシリサイド層１４ａは、例えば、ニッケルシリサイドから成り、その膜厚はＤ１である。膜厚Ｄ１は、第１のソース層１３ａおよび第１のドレイン層２３ａの深さが８０ｎｍ以下であることを考慮し、接合リークを抑制するために３０ｎｍ以下に設定される。
【００１６】
チャネル領域４ａの表面上にはゲート絶縁膜５ａが形成されている。ゲート電極６ａは、チャネル領域４ａから絶縁されるようにゲート絶縁膜５ａ上に設けられている。ゲート電極６ａは、例えば、ニッケルシリサイドから成る。ゲート電極６ａは、その全体がシリサイド化されていることが好ましい。少なくとも、第２のシリサイド層２０ａの膜厚Ｄ２は、第２のトランジスタ１０２における第４のシリサイド層２０ｂの膜厚Ｄ３よりも厚い。これにより、第１のトランジスタ１０１は、第２のトランジスタ１０２よりもゲート抵抗において低くなる。その結果、第１のトランジスタ１０１は、スイッチング速度において高速化される。代表的には、第１のトランジスタ１０１は、低ゲート抵抗が求められるアナログ回路領域、高速スイッチングが求められる論理回路領域、あるいは、ＳＲＡＭ領域に用いられる。
【００１７】
シリコン酸化膜７ａは、ゲート電極６ａの側壁に形成されている。シリコン窒化膜９ａは、シリコン酸化膜７ａに隣接するようにゲート電極６ａの側壁に形成されている。シリコン酸化膜１２ａはシリコン窒化膜９ａを被覆するようにゲート電極６ａの側壁に形成されている。
【００１８】
シリコン窒化膜９ａをゲート電極６ａの側壁に設けることによって、ゲート電極６ａのシリサイド化が促進される。ゲート電極６ａのフルシリサイド化の条件は後述する。
【００１９】
第２のトランジスタ１０２において、第２のソース層１３ｂおよび第２のドレイン層２３ｂは、シリコン基板１０の表面に形成されたウェル拡散層３ｂ内に形成されている。第２のソース層１３ｂおよび第２のドレイン層２３ｂの導電型はｐ型またはｎ型のいずれでもよい。エクステンション層８ｂがチャネル領域４ｂの近傍に設けられている。エクステンション層８ｂの導電型は、第２のソース層１３ｂおよび第２のドレイン層２３ｂと同じ導電型である。
【００２０】
第３のシリサイド層１４ｂは、第２のソース層１３ｂおよび第２のドレイン層２３ｂ上に形成されている。第３のシリサイド層１４ｂは、例えば、ニッケルシリサイドから成る。第３のシリサイド層１４ｂの膜厚は第１のシリサイド層１４ａの膜厚と同じＤ１である。
【００２１】
チャネル領域４ｂの表面上にはゲート絶縁膜５ｂが形成されている。ゲート電極６ｂは、チャネル領域４ｂから絶縁されるようにゲート絶縁膜５ｂ上に設けられている。ゲート電極６ｂの上部には、第４のシリサイド層２０ｂが形成されている。第４のシリサイド層２０ｂは、例えば、ニッケルシリサイドから成る。第４のシリサイド層２０ｂの下のゲート電極６ｂの下部はドープトポリシリコンから成る。前述の通り、第４のシリサイド層２０ｂの膜厚Ｄ３は、第２のシリサイド層２０ａの膜厚Ｄ２よりも薄い。第４のシリサイド層２０ｂは、ゲート絶縁膜５ｂに到達していないので、ゲート絶縁膜５ｂの信頼性を比較的高く維持することができる。代表的には、第２のトランジスタ１０２は、高い信頼性が求められるＤＲＡＭ、あるいは、既存の回路領域をそのまま組み込む場合などに用いられる。
【００２２】
シリコン酸化膜７ｂは、ゲート電極６ｂの側壁に形成されている。さらに、シリコン酸化膜１２ｂがシリコン酸化膜７ｂを被覆するようにゲート電極６ａの側壁に形成されている。第２のトランジスタ１０２では、シリコン窒化膜がゲート電極６ｂの側壁に設けられていないので、ゲート電極６ｂの上部のみがシリサイド化されている。
【００２３】
図２（Ａ）は、第１のトランジスタ１０１のゲート長Ｌｇに対する第２のシリサイド層２０ａのシート抵抗を示すグラフである。図２（Ｂ）は、第２のトランジスタ１０２のゲート長Ｌｇに対する第４のシリサイド層２０ｂのシート抵抗を示すグラフである。
【００２４】
ゲート長Ｌｇが５０ｎｍより大きい場合、第２のシリサイド層２０ａおよび第４のシリサイド層２０ｂのそれぞれのシート抵抗はほぼ等しい。しかし、図２（Ａ）に示すようにゲート長Ｌｇが５０ｎｍ以下になると、第２のシリサイド層２０ａのシート抵抗が低下し始める。これは、ゲート電極６ａのゲート長Ｌｇが短い場合に、ゲート電極６ａの側壁に設けられたシリコン窒化膜９ａがゲート電極６ａのシリサイド化を促進し、それによって第２のシリサイド層２０ａの膜厚が厚くなるからである。以下、これを“逆細線効果”という。
【００２５】
ゲート長Ｌｇが５０ｎｍよりも長い場合には、シリサイド膜２０ａおよび２０ｂの膜厚は、シリサイド膜２０ａおよび２０ｂを形成する際に堆積される金属層の膜厚に依存する。しかし、ゲート長Ｌｇが５０ｎｍ以下になるとゲート電極６ａの側面部分からのシリサイド形成が顕著になるので、金属層のスパッタリング膜厚（例えば、ニッケル層の膜厚）が一定であっても、シリコン窒化膜９ａをゲート電極６ａの側壁に設けることによって、シリサイド膜２０ａの膜厚が変化し得る。尚、ゲート電極６ｂの側壁にはシリコン窒化膜が設けられていない。よって、図２（Ｂ）に示すように第２のトランジスタ１０２では、逆細線効果が生じていない。
【００２６】
さらに、ゲート長Ｌｇが２０ｎｍ以下になるとゲート電極６ａは、その全体がシリサイド化（フルシリサイド化）される。
【００２７】
以上から、第２のシリサイド層２０ａの膜厚を第４のシリサイド層２０ｂの膜厚よりも厚くするためには、ゲート電極６ａのゲート長Ｌｇは５０ｎｍ以下であることが好ましいことがわかる。さらに、ゲート電極６ａをフルシリサイド化するためには、ゲート電極６ａのゲート長Ｌｇは２０ｎｍ以下であることが好ましい。
【００２８】
図３は、シリコン酸化膜７ａの膜厚とシリサイド膜２０ａの抵抗との関係を示すグラフである。尚、ゲート長Ｌｇは２０ｎｍである。シリコン酸化膜７ａの膜厚は、ゲート電極６ａの側壁に形成された膜厚であり、かつ、ゲート電極６ａとゲート絶縁膜５ａとの境界近傍での膜厚である。
【００２９】
ゲート電極６ａとシリコン窒化膜９ａとの間には、シリコン酸化膜７ａが介在している。シリコン酸化膜７ａは、ゲート絶縁膜５ａの端部に電界が集中することを抑制するために、即ち、第１のトランジスタ１０１の信頼性を向上させるために設けられている。しかし、シリコン酸化膜７ａの膜厚が厚すぎると、ゲート電極６ａとシリコン窒化膜９ａとの間の距離が大きくなるので、逆細線効果が生じなくなる。
【００３０】
図３に示すように、シリコン酸化膜７ａの膜厚が２８ｎｍよりも大きい場合には、シリサイド膜２０ａの抵抗は比較的高い。これは、逆細線効果が生じていないことを意味する。シリコン酸化膜７ａの膜厚が２８ｎｍ以下になると、逆細線効果が生じ、シリサイド膜２０ａの抵抗が低下する。さらに、シリコン酸化膜７ａの膜厚が約１０ｎｍ以下になると、シリサイド膜２０ａの抵抗は低い状態で安定する。これは、ゲート電極６ａがフルシリサイド化されていることを意味する。
【００３１】
以上から、逆細線効果を発生させるためには、シリコン酸化膜７ａの膜厚は２８ｎｍ以下であることが好ましいことがわかる。さらに、ゲート電極６ａをフルシリサイド化するためには、シリコン酸化膜７ａの膜厚は約１０ｎｍ以下であることが好ましい。
【００３２】
本実施形態は、フルシリサイド領域のトランジスタ上に厚い金属層を堆積させる必要がないので、フルシリサイド領域およびノンフルシリサイド領域のそれぞれのソースおよびドレイン層上に膜厚の等しいシリサイド層を有する。従って、ソースおよびドレイン層における接合リークを抑制することができる。さらに、本実施形態は、フルシリサイド領域およびノンフルシリサイド領域のそれぞれのゲート電極上に膜厚の異なるシリサイド層を有する。従って、スイッチング速度の速いフルシリサイドＭＯＳＦＥＴとゲート絶縁膜の信頼性が高いノンフルシリサイドＭＯＳＦＥＴとを同一基板上に作り分けることができる。
【００３３】
また、ゲート電極のシリサイド層の膜厚は、堆積させる金属層の膜厚に依存しないので、従来のように別個に金属層を堆積する必要がなく、その際に発生するマスク剥離等の工程も必要ない。従って、製造工程の容易化、および、トランジスタの性能の向上を図ることができる。
【００３４】
図４（Ａ）から図１３（Ｂ）は、本発明に係る第１の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図である。図４（Ａ）、図５（Ａ）、図６（Ａ）、図７（Ａ）、図８（Ａ）、図９（Ａ）、図１０（Ａ）、図１１（Ａ）、図１２（Ａ）および図１３（Ａ）は、フルシリサイド領域の断面を示す。図４（Ｂ）、図５（Ｂ）、図６（Ｂ）、図７（Ｂ）、図８（Ｂ）、図９（Ｂ）、図１０（Ｂ）、図１１（Ｂ）、図１２（Ｂ）および図１３（Ｂ）は、ノンフルシリサイド領域の断面を示す。
【００３５】
図４（Ａ）および図４（Ｂ）に示すように、まず、深さ２００ｎｍ〜３５０ｎｍの素子分離絶縁膜ＳＴＩがｐ型またはｎ型のシリコン基板１０に埋めこみ素子分離法により形成される。次に、２０ｎｍ以下のシリコン酸化膜（図示せず）がシリコン基板１０の表面に形成される。
【００３６】
次に、ウェル領域３ａ、３ｂおよびチャネル領域４ａ、４ｂを形成するために、不純物注入および活性化ＲＴＡ（Rapid Thermal Annealing）を行う。代表的には、ｎ型ウェルの不純物注入の条件は、リンを３．０＊１３ｃｍ−２の濃度、５００ｋｅＶのエネルギーでイオン注入する。ｎ型チャネル領域の不純物注入の条件は、ボロンを１．５＊１３ｃｍ−２の濃度、１０ｋｅＶのエネルギーでイオン注入する。ｐ型ウェルの不純物注入の条件は、ボロンを２．０＊１３ｃｍ−２の濃度、２６０ｋｅＶのエネルギーでイオン注入する。ｐ型チャネル領域の不純物注入の条件は、砒素を１．０＊１３ｃｍ−２の濃度、８０ｋｅＶのエネルギーでイオン注入する。次に、先に形成したシリコン酸化膜（図示せず）を除去する。
【００３７】
その後、０．５〜６ｎｍのゲート絶縁膜５ａおよび５ｂを熱酸化法またはＬＰＣＶＤ（Low Presser Chemical Vapor Deposition）法によって形成する。ゲート絶縁膜５ａおよび５ｂ上に、５０ｎｍ〜２００ｎｍのポリシリコンまたはポリシリコンゲルマニウムを堆積する。次に、光リソグラフィ法、Ｘ線リソグラフィ法または電子ビームリソグラフィ法によって、１０ｎｍ〜１５０ｎｍのゲート長のパターニングを行う。さらに、ＲＩＥ（Reactive Ion Etching）法により、ポリシリコンまたはポリシリコンゲルマニウムをエッチングする。これにより、５０ｎｍ以下のゲート長Ｌｇを有するゲート電極６ａおよび６ｂが形成される。ここで、ゲート絶縁膜５ａおよび５ｂは、シリコン酸化膜（ＳｉＯ２）、シリコン酸窒化膜（ＳｉＯＮ）、シリコン窒化膜（ＳｉＮ）、高誘電体膜（例えば、Ｔａ２Ｏ５等）のいずれでもよい。
【００３８】
図５（Ａ）および図５（Ｂ）に示すように、次に、熱酸化法によってゲート電極６ａおよび６ｂの側壁に１ｎｍ〜６ｎｍのシリコン酸化膜を形成する。その後、ＬＰＣＶＤ法によってシリコン酸化膜を堆積する。さらに、ＲＩＥ法によりエッチバックを行うことで、１０ｎｍ以下の膜厚を有するシリコン酸化膜７ａおよび７ｂが形成される。シリコン酸化膜７ａおよび７ｂは、エクステンション層８ａおよび８ｂを形成する際にオフセットスペーサして用いられる。
【００３９】
次に、エクステンション層８ａおよび８ｂを形成する。代表的には、ｎ型エクステンション層の不純物注入の条件は、砒素を ５．０＊１４ｃｍ−２〜１．５＊１５ｃｍ−２の濃度、１〜５ｋｅＶのエネルギーでイオン注入する。ｐ型エクステンション層の不純物注入の条件は、ＢＦ２を５．０＊１４ｃｍ−２〜１．５＊１５ｃｍ−２ の濃度、１〜３ｋｅＶのエネルギーでイオン注入する。エクステンション層８ａおよび８ｂは、シリコン酸化膜７ａおよび７ｂをオフセットスペーサとして用いて、自己整合的に形成される。
【００４０】
図６（Ａ）および図６（Ｂ）に示すように、次に、シリコン窒化膜３０を堆積する。続いて、図７（Ａ）および図７（Ｂ）に示すように、ゲート電極６ａおよび６ｂの側壁にシリコン窒化膜９ａおよび９ｂが残存するように、ＲＩＥ法によりシリコン窒化膜３０に異方性のエッチングを施す。
【００４１】
図８（Ａ）および図８（Ｂ）に示すように、次に、ＴＥＯＳ膜４０を堆積し、さらに、フォトレジスト１１を塗布する。続いて、フォトレジスト１１を塗布し、フルシリサイド領域のフォトレジスト１１を残存させたまま、ノンフルシリサイド領域のフォトレジスト１１を除去して、パターニングする。
【００４２】
図９（Ａ）および図９（Ｂ）に示すように、次に、ノンフルシリサイド領域のＴＥＯＳ膜４０をエッチングし、さらに、レジストを除去する。
【００４３】
図１０（Ａ）および図１０（Ｂ）に示すように、次に、フルシリサイド領域を被覆するＴＥＯＳ膜４０をマスクとして用いて、ノンフルシリサイド領域のシリコン窒化膜９ｂをエッチングする。代表的には、シリコン窒化膜９ｂのエッチングは、１６０℃に加熱された熱燐酸液にシリコン窒化膜９ｂを晒すことにより処理される。
【００４４】
図１１（Ａ）および図１１（Ｂ）に示すように、ＴＥＯＳ膜４０を希弗酸で除去する。このように、フルシリサイド領域のゲート電極６ａの側壁にはシリコン窒化膜９ａが残存し、一方で、ノンフルシリサイド領域のゲート電極６ｂの側壁ではシリコン窒化膜９ｂが除去される。
【００４５】
図１２（Ａ）および図１２（Ｂ）に示すように、次に、シリコン酸化膜１２ａおよび１２ｂをゲート電極６ａおよび６ｂの側壁にさらに形成する。シリコン酸化膜１２ａおよび１２ｂは、フルシリサイド領域では、シリコン窒化膜９ａを被覆するように形成されている。
【００４６】
シリコン酸化膜１２ａおよび１２ｂは、単層のＴＥＯＳ膜でもよい。また、シリコン酸化膜１２ａおよび１２ｂは二層構造でもよい。例えば、シリコン酸化膜１２ａおよび１２ｂは、ライナー膜としてＴＥＯＳを有し、このライナー膜の外側にシリコン窒化膜を有してもよい。さらに、シリコン酸化膜１２ａおよび１２ｂは三層構造でもよい。例えば、シリコン酸化膜１２ａおよび１２ｂは、ライナー膜としてＴＥＯＳを有し、ライナー膜の外側にシリコン窒化膜を有し、さらにこのシリコン窒化膜の外側にシリコン酸化膜を有してもよい。シリコン酸化膜１２ａおよび１２ｂは三層以上の構造でもよい。シリコン酸化膜１２ａおよび１２ｂは下地にシリコン酸化膜を含む任意の膜でよい。
【００４７】
図１３（Ａ）および図１３（Ｂ）に示すように、次に、第１のソース層１３ａ、２３ａおよび第２のドレイン層１３ｂ、２３ｂを形成する。ソースおよびドレイン層１３ａ、２３ａ、１３ｂおよび２３ｂをＲＴＡにより活性化する。
【００４８】
次に、弗酸処理を行って自然酸化膜を除去し、ニッケル層をシリコン基板１０の表面に均一にスパッタリングする。次に、シリサイデーションのために４００℃〜５００℃のＲＴＡを実行する。これにより、ソースおよびドレイン層１３ａ、２３ａ、１３ｂおよび２３ｂの表面およびゲート電極６ａおよび６ｂの表面がシリサイド化される。続いて、硫酸と過酸化水素水との混合溶液に晒して、未反応のニッケルを除去する。尚、ニッケル層のスパッタ後に、窒化チタン（ＴｉＮ）膜の堆積工程を追加してもよい。また、一旦、２５０℃〜４００℃の低温ＲＴＡを行い、硫酸と過酸化水素水の混合溶液に晒した後に、再度、シート抵抗を低減させるために４００℃〜５００℃のＲＴＡを行う２ステップアニールプロセスでもよい。
【００４９】
このシリサイデーション工程により第１〜第４のシリサイド層１４ａ、１４ｂ、２０ａおよび２０ｂが形成される。このとき、フルシリサイド領域では、シリコン窒化膜９ａがゲート電極６ａの側壁に形成されているので、ゲート電極６ａ中の第２のシリサイド層２０ａの膜厚は逆細線効果によって厚く形成される。さらに、第２のシリサイド層２０ａがゲート絶縁膜５ａに到達すると、第１のトランジスタ１０１は、フルシリサイドＭＯＳＦＥＴになる。尚、ゲート電極６ａとシリコン窒化膜９ａとの間に１〜１０ｎｍのシリコン酸化膜７ａが介在するが、図３で示したとおり、薄膜であるため、シリコン酸化膜７ａは逆細線効果を抑制する働きはない。
【００５０】
一方、ノンフルシリサイド領域では、ゲート電極６ｂの近傍にシリコン窒化膜がない。よって、ゲート電極６ｂ中の第４のシリサイド層２０ｂは比較的薄く形成される。これにより第２のトランジスタ１０２はノンフルシリサイドＭＯＳＦＥＴになる。
【００５１】
シリサイデーション工程の前に、ソースおよびドレイン層１３ａ、２３ａ、１３ｂおよび２３ｂ上にシリコンをエピタキシャル成長させてもよい。あるいは、ソースおよびドレイン層１３ａ、２３ａ、１３ｂおよび２３ｂ上にシリコンゲルマニウムをエピタキシャル成長させてもよい。
【００５２】
その後、第１および第２のシリサイド層１４ａおよび１４ｂを保護する保護膜（図示せず）が堆積される。さらに、この保護膜上に層間膜（図示せず）が堆積される。コンタクトホールを形成する際に、この層間膜がＲＩＥ法によりエッチングされる。このときに、保護膜は、第１および第２のシリサイド層１４ａおよび１４ｂを保護し、ソースおよびドレイン層１３ａ、２３ａ、１３ｂおよび２３ｂのＲＩＥ法による基板のえぐれにより生じる接合リークを未然に防止する。従って、保護膜は層間膜よりもエッチング選択比が高い材料から成る。
【００５３】
コンタクトホール形成後、バリアメタルとしてチタン（Ｔｉ）または窒化チタン（ＴｉＮ）を堆積し、さらにタングステン（Ｗ）を堆積する。最後に、金属配線が形成され、半導体装置が完成する。
【００５４】
本実施形態による製造方法は、フルシリサイド領域およびノンフルシリサイド領域のそれぞれのソースおよびドレイン層上に膜厚の等しいシリサイド層を有し、かつ、フルシリサイド領域およびノンフルシリサイド領域のそれぞれのゲート電極上に膜厚の異なるシリサイド層を有する半導体装置を同一基板上に簡単に製造することができる。
【００５５】
本実施形態による半導体装置の製造方法の変形例を次に説明する。図４（Ａ）から図６（Ｂ）に示す工程を経た後、ＴＥＯＳ膜を堆積する。次に、フォトリソグラフィ技術およびＲＩＥ法あるいはウェットエッチングを用いて、ノンフルシリサイド領域に堆積されたＴＥＯＳ膜を除去する。フルシリサイド領域に残存するＴＥＯＳ膜をマスクとして、１６０℃の熱燐酸液でノンフルシリサイド領域のシリコン窒化膜３０を総てエッチングする。さらに、ノンフルシリサイド領域をフォトレジストで被覆して、弗酸処理でＴＥＯＳ膜を除去した後、ＲＩＥ法によりフルシリサイド領域のシリコン窒化膜３０を異方的にエッチングする。これにより、図１１（Ａ）および図１１（Ｂ）に示す形態を形成することができる。
【００５６】
（第２の実施形態）
図１４（Ａ）本発明に係る第２の実施形態に従った半導体装置のフルシリサイド領域における第１のトランジスタ１０１の断面図である。図１４（Ｂ）は、本発明に係る第２の実施形態に従った半導体装置のノンフルシリサイド領域における第２のトランジスタ１０２の断面図である。
【００５７】
第２の実施形態は、オフセットスペーサとしてシリコン窒化膜１５ａを用いている点で第１の実施形態と異なる。第１の実施形態では、シリコン酸化膜７ａがオフセットスペーサとして設けられていた。さらに、シリコン酸化膜７ａを被覆するようにシリコン窒化膜９ａが形成されていた。しかし、第２の実施形態では、オフセットスペーサ自体がシリコン窒化膜１５ａであるので、シリコン窒化膜９ａは不要である。
【００５８】
シリコン窒化膜１５ａは、ゲート電極６ａの側壁に直接接していてもよい。しかし、通常、ゲート電極６ａの表面には、薄い自然酸化膜（図示せず）が形成される。シリコン窒化膜１５ａは、この自然酸化膜を介してゲート電極６ａの側壁に形成されていてもよい。
【００５９】
第２の実施形態では、シリコン窒化膜１５ａはフルシリサイド領域のゲート電極６ａのみに形成されている。よって、第２のシリサイド層２０ａは、第４のシリサイド層２０ｂよりも厚く形成される。その結果、第２の実施形態は、第１の実施形態と同様の効果を有する。
【００６０】
図１５（Ａ）から図１６（Ｂ）は、第２の実施形態に従った半導体装置の製造方法の流れを示す断面フロー図である。図１５（Ａ）および図１６（Ａ）は、フルシリサイド領域の断面を示す。図１５（Ｂ）および図１６（Ｂ）は、ノンフルシリサイド領域の断面を示す。
【００６１】
ゲート電極６ａおよび６ｂは、図４（Ａ）および図４（Ｂ）に示す方法で形成される。図１５（Ａ）および図１５（Ｂ）に示すように、次に、シリコン窒化膜１５ａおよび１５ｂがゲート電極６ａおよび６ｂの側壁に形成される。シリコン窒化膜１５ａおよび１５ｂは、エクステンション層８ａおよび８ｂを形成するときに、オフセットスペーサとして作用する。エクステンション層８ａおよび８ｂの形成後、ＴＥＯＳ膜４０をシリコン基板１０上に堆積する。フォトリソグラフィ技術およびＲＩＥ法あるいはウェットエッチングを用いて、フルシリサイド領域にＴＥＯＳ膜４０を残存させ、ノンフルシリサイド領域のシリコン窒化膜１５ｂを露出させる。続いて、シリコン窒化膜１５ｂを１６０℃の熱燐酸液に晒し、シリコン窒化膜１５ｂを除去する。さらに、フルシリサイド領域のＴＥＯＳ膜４０を除去する。これにより、図１６（Ａ）および１６（Ｂ）に示すように、フルシリサイド領域のゲート電極６ａの側壁にシリコン窒化膜１５ａを形成することができる。
【００６２】
その後、第１の実施形態の製造方法と同様に、シリコン酸化膜１２ａおよび１２ｂを形成し、シリサイデーション工程を経ることによって、図１４（Ａ）および図１４（Ｂ）に示す半導体基板を形成することができる。
【００６３】
第２の実施形態による半導体装置の製造方法は、第１の実施形態による半導体装置の製造方法と同様の効果を有する。
【００６４】
第２の実施形態による半導体装置の製造方法に関しても、第１の実施形態と同様に変形例が考えられる。即ち、シリコン窒化膜１５ａおよび１５ｂの材料を堆積した後、ＴＥＯＳ膜を堆積する。次に、フォトリソグラフィ技術およびＲＩＥ法あるいはウェットエッチングを用いて、ノンフルシリサイド領域に堆積されたＴＥＯＳ膜を除去する。フルシリサイド領域に残存するＴＥＯＳ膜をマスクとして、１６０℃の熱燐酸液でノンフルシリサイド領域のシリコン窒化膜を総てエッチングする。さらに、ノンフルシリサイド領域をフォトレジストで被覆して、弗酸処理でＴＥＯＳ膜を除去した後、ＲＩＥ法によりフルシリサイド領域のシリコン窒化膜を異方的にエッチングする。これにより、図１５（Ａ）および図１５（Ｂ）に示す形態を形成することができる。
【００６５】
図１７は、フルシリサイドＭＯＳＦＥＴおよびノンフルシリサイドＭＯＳＦＥＴを同一基板上に備えたデジタル・アナログ混載回路のブロック図である。低いゲート抵抗が求められるアナログ回路領域、高速スイッチングが求められる論理回路領域およびＳＲＡＭ領域では、フルシリサイドＭＯＳＦＥＴが形成される。一方、信頼性の高いゲート絶縁膜が求められるＤＲＡＭ領域、あるいは、既存の回路をそのまま組み込んだ領域では、ノンフルシリサイドＭＯＳＦＥＴが形成される。
【００６６】
以上説明した第１および第２の実施の形態は、フルシリサイドおよびノンフルシリサイドのゲート電極のトランジスタを同一基板上に備えた半導体装置に関するものであった。しかし、ゲート電極全体がシリサイド化されなくとも、本発明に基づいて、単に、シリサイド層の膜厚が異なるトランジスタを同一基板上に形成することができることは、当業者にとって明白である。
【図面の簡単な説明】
【００６７】
【図１】本発明に係る第１の実施形態に従った半導体装置の断面図。
【図２】ゲート長Ｌｇに対するゲート電極上のシリサイド層のシート抵抗を示すグラフ。
【図３】シリコン酸化膜７ａの膜厚とゲート電極上のシリサイド膜２０ａの抵抗との関係を示すグラフ。
【図４】本発明に係る第１の実施形態に従った半導体装置の製造方法を示す断面図。
【図５】図４に続く半導体装置の製造方法を示す断面図。
【図６】図５に続く半導体装置の製造方法を示す断面図。
【図７】図６に続く半導体装置の製造方法を示す断面図。
【図８】図７に続く半導体装置の製造方法を示す断面図。
【図９】図８に続く半導体装置の製造方法を示す断面図。
【図１０】図９に続く半導体装置の製造方法を示す断面図。
【図１１】図１０に続く半導体装置の製造方法を示す断面図。
【図１２】図１１に続く半導体装置の製造方法を示す断面図。
【図１３】図１２に続く半導体装置の製造方法を示す断面図。
【図１４】本発明に係る第２の実施形態に従った半導体装置の断面図。
【図１５】第２の実施形態に従った半導体装置の製造方法を示す断面図。
【図１６】図１５に続く半導体装置の製造方法を示す断面図。
【図１７】フルシリサイドＭＯＳＦＥＴおよびノンフルシリサイドＭＯＳＦＥＴを同一基板上に備えたデジタル・アナログ混載回路のブロック図。
【符号の説明】
【００６８】
１０…半導体基板
１０１…第１のトランジスタ
１０２…第２のトランジスタ
１３ａ…第１のソース層
１３ｂ…第２のソース層
２３ａ…第１のドレイン層
２３ｂ…第２のドレイン層
１４ａ…第１のシリサイド層
２０ａ…第２のシリサイド層
１４ｂ…第３のシリサイド層
２０ｂ…第４のシリサイド層
５ａ、５ｂ…ゲート絶縁膜
６ａ…第１のゲート電極
６ｂ…第２のゲート電極
９ａ…シリコン窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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