(57)【要約】【課題】論理回路について入力負荷および活性化率の双方を低減し、高速かつ低消費電力での動作が可能な論理回路を実現する。【解決手段】論理回路は、信号源（１００）から出力されたデータの変化を検出し、当該データが変化したことを示すイベントを発生させるイベント発生器（１０）と、イベントを連鎖的に伝搬する複数の伝搬素子（２０）と、初段が信号源（１００）から出力されたデータを受け、入力されたデータを評価して評価結果を連鎖的に伝搬する複数の評価素子（３０）とを備えている。各伝搬素子（２０）は、イベントを受けたとき、入力されたデータの評価を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
信号源から出力されたデータの変化を検出し、当該データが変化したことを示すイベントを発生させるイベント発生器と、
前記イベントを連鎖的に伝搬する複数の伝搬素子と、
初段が前記信号源から出力されたデータを受け、入力されたデータを評価して評価結果を連鎖的に伝搬する複数の評価素子とを備え、
前記複数の評価素子のそれぞれは、前記イベントを受けたとき、入力されたデータの評価を行う
ことを特徴とする論理回路。
【請求項２】
請求項１に記載の論理回路において、
前記複数の評価素子の少なくとも一つは、前記評価結果として、入力されたデータを記憶する記憶素子である
ことを特徴とする論理回路。
【請求項３】
請求項１に記載の論理回路において、
前記複数の評価素子の少なくとも一つは、
キャパシタと、
入力されたデータについて論理演算を行い、当該演算結果に基づいて、前記キャパシタの放電パスの開閉を行う評価論理回路と、
前記イベントに基づいて、前記キャパシタの充電、および前記放電パスを通じての前記キャパシタの放電を制御する充放電制御器とを有する
ことを特徴とする論理回路。
【請求項４】
請求項１に記載の論理回路において、
前記複数の評価素子の少なくとも一つは、
入力されたデータの評価を行う評価部と、
前記イベントを受けてから所定期間、前記評価部に、相対的に正方向の基板バイアスを与える評価制御器とを有する
ことを特徴とする論理回路。
【請求項５】
請求項１に記載の論理回路において、
前記複数の評価素子の少なくとも一つは、
前記イベントを受けてから所定期間、入力端に与えられたデータの通過の可否を指示する制御信号を生成する評価制御器と、
前記制御信号に基づいて、前記入力端に与えられたデータの通過および保持を切り替えるゲート回路と、
前記ケート回路を通過したデータについて論理演算を行う評価論理回路とを有する
ことを特徴とする論理回路。
【請求項６】
請求項１に記載の論理回路において、
前記複数の評価素子の回路トポロジと前記複数の伝搬素子の回路トポロジとは、同一であり、
前記複数の評価素子のそれぞれは、前記複数の伝搬素子のうちトポロジ的に対応するものからイベントを受けたとき、入力されたデータの評価を行う
ことを特徴とする論理回路。
【請求項７】
請求項１に記載の論理回路において、
前記複数の伝搬素子は、前記複数の評価素子の回路トポロジにおいて前記信号源から最長となるパスに対応して、縦続接続されたものであり、
前記複数の評価素子のうち最終段から起算してｌ段目（ｌは自然数）のものは、前記複数の伝搬素子のうち最終段から起算してｌ段目のものからイベントを受けたとき、入力されたデータの評価を行うものである
ことを特徴とする論理回路。
【請求項８】
請求項７に記載の論理回路において、
前記伝搬素子の内部回路構成と前記評価素子の内部回路構成とは、実質的に等しい
ことを特徴とする論理回路。
【請求項９】
請求項１に記載の論理回路において、
前記複数の評価素子のそれぞれは、制御信号が与えられたとき、入力されたデータの評価を行う評価部を有するものであり、
当該論理回路は、
前記複数の評価素子のうち少なくとも二つ以上のものに共用され、イベントを受けたとき、前記制御信号を生成する評価制御器を備えた
ことを特徴とする論理回路。
【請求項１０】
請求項１に記載の論理回路において、
前記複数の評価素子の少なくとも一つは、
制御信号が与えられたとき、入力されたデータについて論理演算を行う評価論理回路と、
前記イベントを受けたとき、前記制御信号を出力する評価制御器とを有する
ことを特徴とする論理回路。
【請求項１１】
請求項１に記載の論理回路において、
少なくとも２系統のイベントを受け、これらイベントを新たな一のイベントとして出力する統合素子を備えた
ことを特徴とする論理回路。
【請求項１２】
請求項１に記載の論理回路において、
前記複数の伝搬素子のいずれか一つは、前記イベントを受けたとき、イベント初期化信号を出力するものであり、
当該論理回路は、
前記イベント初期化信号を受けたとき、前記複数の伝搬素子のうち初段に入力されたイベントを初期化するイベント初期化回路を備えた
ことを特徴とする論理回路。
【請求項１３】
請求項１に記載の論理回路において、
テスト信号を出力するテスト制御器を備え、
前記イベント発生器は、前記テスト信号を受けたとき、前記イベントを発生させる
ことを特徴とする論理回路。
【請求項１４】
請求項１に記載の論理回路において、
前記複数の評価素子のそれぞれは、
入力されたデータの評価を行う評価部と、
前記イベントを受けたとき、前記評価部を初期化するための初期化制御信号を出力する評価制御器とを有するものであり、
前記初期化制御信号の到着よりもデータの到着の方が時系列的に早い評価素子における前記評価制御器は、さらに、前記評価部に、入力されたデータの評価を行わせるための評価制御信号を出力する
ことを特徴とする論理回路。
【請求項１５】
請求項１に記載の論理回路において、
前記信号源と前記初段の評価素子との間に設けられたデータ線、および前記複数の評価素子のいずれか二つの間に設けられたデータ線は、いずれも単線であり、
前記信号源から前記初段の評価素子に出力されるデータは、双方向遷移の論理に基づくものであり、
前記初段の評価素子以降に伝搬されるデータは、単方向遷移の論理に基づくものである
ことを特徴とする論理回路。
【請求項１６】
請求項１に記載の論理回路において、
前記複数の評価素子の最終段から出力されたデータについて、論理反転を含む論理演算を行う評価部と、前記評価部による評価結果を記憶する記憶部とを有する評価記憶素子を備えた
ことを特徴とする論理回路。
【請求項１７】
請求項１６に記載の論理回路において、
前記評価記憶素子は、
前記複数の伝搬素子の最終段から出力されたイベントを受けたとき、前記評価部を初期化するための初期化制御信号を出力する初期化制御器を有するものであり、
前記評価部は、与えられた評価制御信号に基づいて、前記論理演算を行う
ことを特徴とする論理回路。
【請求項１８】
請求項１に記載の論理回路において、
前記複数の評価素子の少なくとも一つは、
前記イベントを受け、これを遅延させた遅延イベントを発生させる遅延発生回路と、
前記イベントを受けたとき、当該評価素子における所定のノードのプリチャージ動作を開始し、前記遅延イベントを受けたとき、当該プリチャージ動作を停止するプリチャージ回路と、
入力されたデータについて論理演算を行い、当該演算結果に基づいて、前記所定のノードの放電パスを構成する評価論理回路とを有するものであり、
前記遅延発生回路は、前記プリチャージ回路によって前記所定のノードがプリチャージされたとき、前記遅延イベントを発生させるものである
ことを特徴とする論理回路。
【請求項１９】
請求項１８に記載の論理回路において、
前記遅延発生回路は、
前記イベントを受けたときオンとなる第１のスイッチ回路と、
前記所定のノードの電圧が所定レベルに達したときオンとなる第２のスイッチ回路とを有し、
前記第１および第２のスイッチ回路がいずれもオンとなったとき、前記遅延イベントを発生させる
ことを特徴とする論理回路。
【請求項２０】
請求項１９記載の論理回路において、
前記遅延発生回路は、前記第２のスイッチ回路に並列に接続され、前記評価論理回路と同じ論理構成および同じ入力のレプリカ回路を有する
ことを特徴とする論理回路。
【請求項２１】
請求項２０記載の論理回路において、
前記評価論理回路を構成するトランジスタと前記レプリカ回路を構成するトランジスタとは対構成されており、
前記評価論理回路およびレプリカ回路のデータ入力端は、前記対構成されたトランジスタ間にレイアウトされている
ことを特徴とする論理回路。
【請求項２２】
請求項１に記載の論理回路において、
前記初段の評価素子は、前記信号源から出力されたデータの各ビットに対応して設けられ、前記イベント発生器から前記イベントを受けたとき、当該対応するビットの値を評価して評価結果を出力する複数のビット値評価回路を有するものであり、
前記イベント発生器は、
当該イベント発生器における所定のノードをプリチャージするプリチャージ回路と、
前記信号源から出力されたデータの各ビットに対応して設けられ、かつ、並列に接続され、当該対応するビットの値の変化を検出したとき、前記所定のノードの放電パスを構成する複数のビット変化検出回路とを有し、
前記所定のノードが放電したとき、前記イベントを発生させるものであり、
前記複数のビット変化検出回路のそれぞれは、
前記複数のビット値評価回路のうち対応するものから評価結果を受け、当該評価結果を記憶する記憶回路と、
前記対応するビットの値が第１の論理値であり、かつ、前記記憶回路の記憶値が第２の論理値のとき、前記所定のノードの放電パスを構成する第１の評価論理回路と、
前記第１の評価論理回路に並列に接続され、前記対応するビットの値が前記第２の論理値であり、かつ、前記記憶回路の記憶値が前記第１の論理値のとき、前記所定のノードの放電パスを構成する第２の評価論理回路とを有するものである
ことを特徴とする論理回路。
【請求項２３】
請求項２２に記載の論理回路において、
前記複数のビット値評価回路のそれぞれは、
前記評価結果が真のとき、前記イベント発生器から受けた前記イベントに同期した信号を出力する第１の出力端と、
前記評価結果が偽のとき、前記イベント発生器から受けた前記イベントに同期した信号を出力する第２の出力端とを有する
ことを特徴とする論理回路。
【請求項２４】
請求項２２に記載の論理回路において、
前記複数のビット変化検出回路のそれぞれは、当該ビット変化検出回路における記憶回路に記憶されている値を出力する出力端を有する
ことを特徴とする論理回路。
【請求項２５】
請求項１１に記載の論理回路において、
前記統合素子は、
前記少なくとも２系統のイベントのそれぞれに対応して設けられ、当該対応するイベントが活性化したとき、当該統合素子における所定のノードに第１の電圧を供給する複数の活性検知回路と、
前記少なくとも２系統のイベントのそれぞれに対応して設けられ、当該対応するイベントが非活性化したとき、前記所定のノードに第２の電圧を供給する複数の非活性検知回路とを有し、
前記所定のノードの電圧が前記第１の電圧となったとき、前記新たな一のイベントを活性化する一方、前記所定のノードの電圧が前記第２の電圧となったとき、前記新たな一のイベントを非活性化するものである
ことを特徴とする論理回路。
【請求項２６】
請求項２５に記載の論理回路において、
前記複数の活性検知回路の少なくとも一つは、前記対応するイベントが活性化してから所定期間、前記所定のノードに前記第１の電圧を供給する
ことを特徴とする論理回路。
【請求項２７】
請求項２５に記載の論理回路において、
前記複数の非活性検知回路の少なくとも一つは、前記対応するイベントが非活性化してから所定期間、前記所定のノードに前記第２の電圧を供給する
ことを特徴とする論理回路。
【請求項２８】
請求項２５に記載の論理回路において、
前記複数の非活性検知回路の少なくとも一つは、
入力されたイベントを遅延させた遅延イベントを発生させる遅延発生回路と、
前記イベントを受けたとき、前記所定のノードのプリチャージ動作を開始し、前記遅延イベントを受けたとき、当該プリチャージ動作を停止するプリチャージ回路とを有するものであり、
前記遅延発生回路は、
前記イベントを受けたときオンとなる第１のスイッチ回路と、
前記所定のノードの電圧が所定レベルに達したときオンとなる第２のスイッチ回路と、
前記統合素子に入力されるイベントのうち前記第１のスイッチ回路に入力されるもの以外に対応して設けられ、かつ、前記第２のスイッチ回路に並列に接続され、当該対応するイベントを受けたときオンとなる複数のスイッチ回路とを有し、
前記第１のスイッチ回路がオンとなり、かつ、前記第２のスイッチ回路および前記複数のスイッチ回路のいずれかがオンとなったとき、前記遅延イベントを発生させるものである
ことを特徴とする論理回路。
【請求項２９】
請求項１に記載の論理回路において、
前記複数の伝搬素子のそれぞれは、前記複数の評価素子のうち当該伝搬素子からのイベントを受けるものよりも、前記信号源に近い側にレイアウトされている
ことを特徴とする論理回路。
【請求項３０】
請求項２２記載の論理回路を備えた並列加算器において、
前記初段の評価素子は、演算対象のレジスタであり、
前記イベント発生器は、前記レジスタの値が変化したとき、前記イベントを発生させるものであり、
前記複数の評価素子のそれぞれは、前記イベントを受けたとき、前記評価結果として、キャリー生成信号またはキャリー伝播信号を生成するものである
ことを特徴とする並列加算器。
【請求項３１】
半導体集積回路を備えた通信装置であって、
前記半導体集積回路は、請求項１に記載の論理回路を有する
ことを特徴とする通信装置。
【請求項３２】
半導体集積回路を備えた情報再生装置であって、
前記半導体集積回路は、請求項１に記載の論理回路を有する
ことを特徴とする情報再生装置。
【請求項３３】
半導体集積回路を備えた画像表示装置であって、
前記半導体集積回路は、請求項１に記載の論理回路を有する
ことを特徴とする画像表示装置。
【請求項３４】
半導体集積回路を備えた電子装置であって、
前記半導体集積回路は、請求項１に記載の論理回路を有する
ことを特徴とする電子装置。
【請求項３５】
半導体集積回路を備えた電子制御装置であって、
前記半導体集積回路は、請求項１に記載の論理回路を有する
ことを特徴とする電子制御装置。
【請求項３６】
電子制御装置を備えた移動体であって、
前記電子制御装置は、請求項３５に記載の電子制御装置である
ことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路に関するものであり、特に、順序回路の遅延および消費電力を低減するための回路構成技術に関する。
【背景技術】
【０００２】
現在の半導体集積回路では、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を中心とするスタティック回路が広く用いられている。ＣＭＯＳ回路には、入力が変化しない限り出力は変化せず、かつ、電流消費は微小なリーク成分および値遷移時に発生するアクティブ成分のみであり、消費電流が比較的小さいという長所がある。一方、ＣＭＯＳ回路の欠点として、高速動作実現時における電力遅延積が比較的大きくなると点が挙げられる。
【０００３】
図６２は、ＣＭＯＳ回路を概念的に表したものである。一般に、ＣＭＯＳ回路は、実現したい関数、すなわち、評価関数ｆ、およびその相補的な関数ｆ＊の論理演算を実現する回路をそれぞれ有する。通常、関数ｆおよびｆ＊は、それぞれ、Ｎ型およびＰ型トランジスタで構成される。そして、それぞれの関数から生成された信号が次段の関数に伝播することによって回路動作が実現される。このように、ＣＭＯＳ回路では、一つの関数に対して二重の回路が構成されるため、回路規模および信号の入力負荷が比較的大きくなる。特に、Ｐ型トランジスタについては、キャリア移動度の差から、そのトランジスタサイズをＮ型トランジスタの２倍程度にする必要があるため、入力負荷の増加が顕著となる。この問題は、ＣＭＯＳ回路以外に、ＤＣＶＳＬ（Differential Cascode Voltage Switch Logic）などを含むスタティック回路全般に共通するものである。
【０００４】
スタティック回路の欠点を補う回路構成として、ダイナミック回路が知られている（たとえば、特許文献１参照）。図６３は、ダイナミック回路を概念的に表したものである。一般に、ダイナミック回路では、初期化関数ｇによる出力の初期化フェーズと、実現したい関数、すなわち、評価関数ｆによる入力の評価フェーズとが時分割動作する。評価関数ｆおよび初期化関数ｇによる動作は、それぞれ、評価動作およびプリチャージ動作と呼ばれる。そして、評価動作によって信号が生成、伝搬され、かつ、次段の関数がプリチャージ動作および評価動作を行うことによって回路動作が実現される。このように、ダイナミック回路は、一つの関数に対して初期化関数を追加するのみでよいため、回路規模および信号の入力負荷が比較的小さくて済む。特に、初期化動作はクロックを用いて行われるため、入力負荷は評価関数ｆのみに左右され、ＣＭＯＳ回路の１／３程度となる。
【０００５】
しかし、ダイナミック回路では常に初期化フェーズと評価フェーズとが交互に動作するため、活性化率がスタティック回路よりも高くなるという問題点が指摘されている。そのためクロックゲーティング制御を導入するなどして活性化率の低減が必要となる。また、ダイナミック回路では組み合わせ回路の動作にクロックを用いるため、クロックツリーの構成およびクロック波形の調整など設計制約が複雑となり、設計難易度が高くなる。なお、ダイナミック回路の活性化率を低減する技術として、非同期回路を用いたもの（たとえば、非特許文献１参照）、および入力信号の変化に応じてクロック制御を行うもの（たとえば、特許文献２参照）が公知である。
【特許文献１】米国特許第５５３２６２５号明細書（第３Ａ図）
【特許文献２】特開平５―２０６７９１号公報（第１図）
【非特許文献１】Scott Hauck, “Asynchronous Design Methodologies: An Overview”, Proceedings of IEEE, Vol.83, No.1, Jan.,1995, pp69-93（第７―８図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、非同期回路では一般に要求信号および応答信号のハンドシェイクによって動作が完結するため、ハンドシェイクのための回路が必要となる。また、組み合わせ回路の動作にハンドシェイクを伴うため、設計難易度が極めて高くなる。一方、入力信号の変化に応じたクロック制御は、入力信号の変化を検出するという原理上、その適用範囲がフリップフロップやメモリなどの順序素子に限定されてしまう。
【０００７】
このように、スタティック回路における入力負荷の増加、ダイナミック回路における活性化率の増加および設計の高難度化、非同期回路におけるハンドシェイク回路のオーバーヘッドの発生および設計の高難度化、および入力信号の変化によるクロック制御における適用制限などにより、論理回路について高速かつ低消費電力を両立することが困難となっている。回路動作が、スタティック回路のように信号入力を逐次関数評価した結果を伝搬するか、または、ダイナミック回路のように信号入力をある時間ごとに関数評価した結果を伝搬するかのいずれか一方に基づく限り、信号負荷、活性化率および回路規模などの問題を同時に解決することは困難である。
【０００８】
上記問題に鑑み、本発明は、論理回路について入力負荷および活性化率の双方を低減し、高速かつ低消費電力での動作が可能な論理回路を実現することを課題とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために本発明が講じた手段は、論理回路として、信号源から出力されたデータの変化を検出し、当該データが変化したことを示すイベントを発生させるイベント発生器と、イベントを連鎖的に伝搬する複数の伝搬素子と、初段が信号源から出力されたデータを受け、入力されたデータを評価して評価結果を伝搬する複数の評価素子とを備えたものとする。そして、複数の評価素子のそれぞれは、イベントを受けたとき、入力されたデータの評価を行うものとする。
【００１０】
図１は、本発明に係る論理回路を概念的に表したものである。信号源１００から出力されたデータはイベント発生器１０および初段の評価素子３０に伝わる。イベント発生器１０は信号源１００の出力の変化を検出してイベントを発生させる。イベントは伝搬素子２０によって伝搬される。また、イベントの伝搬に伴って各伝搬素子２０から評価素子３０にイベントが発せられる。各評価素子３０は、対応付けられた伝搬素子２０から発せられたイベントに基づいて、入力されたデータの評価を行う。従来の論理回路ではデータが評価素子を通じて伝搬されることによって回路が動作するのに対して、上記のように本発明に係る論理回路では、データとイベントとがそれぞれ異なるパスで伝播し、イベントを受けた評価素子のみが活性化して入力されたデータの評価を行う。
【００１１】
図２は、本発明に係る論理回路をダイナミック回路に拡張した場合の概念図である。各信号源１００から出力された各データは、各イベント発生器１０および初段の各評価素子３０に伝わる。各イベント発生器１０において発生した各イベントは、伝搬素子群２００を伝播する。これに伴い伝搬素子群２００から各イベントが発せられ、各評価制御器４０に与えられる。イベントを受けた各評価制御器４０は対応する各評価素子３０（評価部）に制御信号を出力する。
【発明の効果】
【００１２】
本発明によると、スタティック回路およびダイナミック回路のそれぞれに固有の問題点が同時に解消され、イベント伝播による評価制御に関する動作、およびデータ伝播による関数評価に関する動作のそれぞれについて、互いに独立して回路要素および接続構成が最適化される。したがって、論理回路の入力負荷および活性化率の双方が同時に低減され、高速かつ低消費電力動作が可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００１４】
（第１の実施形態）
図３は、本発明の第１の実施形態に係る論理回路の概略構成を示す。本実施形態に係る論理回路は、評価素子として、入力データを記憶する記憶素子３１を備えている。本実施形態に係る論理回路の動作は次のとおりである。まず、信号源１００の出力変化に伴い、イベント発生器１０で発生したイベントが各伝搬素子２０を伝播する。初段の記憶素子３１は、初段の伝搬素子２０から発せられたイベントに基づいて、信号源１００から出力されたデータを記憶する。初段の記憶素子３１に記憶されたデータは組み合わせ回路３２によって論理演算が行われ、演算結果が次段の記憶素子３１に与えられる。次段の記憶素子３１は、対応付けられた伝搬素子２０から発せられたイベントに基づいて、組み合わせ回路３２から受けたデータを記憶する。
【００１５】
以上、本実施形態によると、信号源の出力が変化したときに影響を受ける記憶素子のみが動作する。したがって、論理回路全体の活性化率が低減される。
【００１６】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る評価素子の回路構成を示す。本実施形態に係る評価素子は、キャパシタ３０１、イベントに基づいてキャパシタ３０１への電荷の充放電を制御する充放電制御器３０２、充放電制御器３０２の制御によってキャパシタ３０１を充電する充電デバイス３０３および放電する放電デバイス３０４、関数による放電パスを決定する評価論理回路３０５、およびインバータなどのスタティックゲート３０６を備えている。なお、キャパシタ３０１は強誘電体のものを用いるのが好ましい。
【００１７】
次に、本実施形態に係る評価素子の動作について、図５のタイミングチャートを参照しながら説明する。まず、イベントが発生することによって充電デバイス３０３が動作し、キャパシタ３０１の電荷保持状態が初期化される。次に、放電デバイス３０４が活性化し、評価論理回路３０５による入力データの評価状態に応じてキャパシタ３０１の電荷が放電され、出力データが確定状態となる。そして、確定状態の出力データはインバータなどのスタティックゲート３０６を経由して次段の評価素子に伝播する。
【００１８】
以上、本実施形態によると、評価結果を保持する手段としてキャパシタを用いているため、論理回路が小型化される。
【００１９】
（第３の実施形態）
図６は、本発明の第３の実施形態に係る論理回路の概略構成を示す。本実施形態に係る論理回路において評価素子３０は、伝搬素子２０からイベントを受け、各種制御信号および基板バイアスを出力する評価制御器４０と、評価制御器４０による制御に従って、入力されたデータの評価を行う評価部３０´とを備えている。
【００２０】
図７は、本実施形態に係る評価素子の回路構成を示す。なお、評価制御器の記載は省略している。本実施形態に係る評価素子は、与えられた初期化制御信号に基づいてプリチャージ動作を制御するデバイス３０３、与えられた評価制御信号に基づいて評価動作を制御するデバイス３０４、関数による放電パスを決定する評価論理回路３０５、インバータなどのスタティックゲート３０６、および充放電した電位を保持するレベルキーパー３０７を備えている。デバイス３０４には、評価制御器によって制御される基板バイアスが印加されている。また、評価論理回路３０５を構成する各Ｎ型トランジスタについても同様の基板バイアスが印加されている。
【００２１】
次に、本実施形態に係る評価素子の動作について、図８のタイミングチャートを参照しながら説明する。イベントが発生することによって、各評価素子３０が動作する間、各評価部３０´に正方向の基板バイアスが印加される。イベントは順次評価素子３０に発せられ、これに伴い、正方向の基板バイアスは順次評価部３０´に印加される。
【００２２】
以上、本実施形態によると、イベントが発せられたときに、その制御対象の評価素子における評価部に正方向の基板バイアスが印加され、評価部を構成するトランジスタの性能が向上する。なお、評価部に逆方向の基板バイアスを常時印加しておいて、イベントに基づいてこの逆方向の基板バイアスの印加を停止するようにしてもよい。
【００２３】
ところで、初期化（プリチャージ）制御および評価制御が行われるダイナミック回路では、一般に、プリチャージが完全に終わるための十分なパルス幅、評価素子の入力データと各段の評価タイミングとの間のセットアップを確保する必要がある。
【００２４】
図９は、図４に示した評価素子のタイミングチャートである。この評価素子はプリチャージ期間以外では常に評価動作しており、さらに、ある評価素子のプリチャージが完全に終了することで次段の評価素子に出力されるデータが確定するため、制御信号生成時に、制御信号の最小パルス幅、および次段の制御信号との最小離隔の両方を制御する必要がある。このため、プリチャージ制御と評価制御とのタイミング調整が比較的困難である。
【００２５】
一方、図１０は、図７に示した評価素子のタイミングチャートである。この評価素子では、プリチャージ制御および評価制御が互いに独立して行われる。すなわち、評価制御信号が非活性状態（図１０では論理レベルＬｏ）のとき、初期化制御信号が活性化（図１０では論理レベルＬｏ）すればプリチャージ制御が行われる。したがって、初期化制御信号のパルス幅のみをその生成時に制御し、評価制御信号については別途制御可能である。したがって、タイミング調整が比較的容易である。
【００２６】
なお、これら二つの評価素子の制御方法については、回路および配線のオーバーヘッド、ならびに設計生産性などを考慮して適宜選択するとよい。
【００２７】
（第４の実施形態）
図１１は、本発明の第４の実施形態に係る評価素子の回路構成を示す。本実施形態に係る評価素子は、図６の評価素子３０と同様に、評価制御器と評価部とを備えている。なお、ここでは、評価制御器の記載は省略している。本実施形態に係る評価素子は、与えられた制御信号に基づいて入力データの通過および保持を切り替えるゲート回路３０８、および関数による放電パスを決定する評価論理回路３０５および３０９を備えたスタティック回路である。評価論理回路３０５および３０９は、それぞれ、複数のＮ型およびＰ型トランジスタで構成されている。また、ゲート回路３０８は、入力データを通過させる伝達デバイス３１０、および伝達デバイス３１０がオフのときに電位を保持するレベルキーパー３１１を備え、制御信号が活性化状態のとき、入力データを通過させる一方、それ以外のとき、直前の電位を保持する。なお、ゲート回路３０８に与えられる制御信号は、図６に示したような評価制御器４０から出力されたものである。
【００２８】
次に、本実施形態に係る評価素子の動作について、図１２のタイミングチャートを参照しながら説明する。イベントが発生することによって、各評価素子３０が動作する間、制御信号が活性化し、入力データはゲート回路３０８を通過する。各評価素子３０の制御信号は順次活性化し、これに伴い、各評価素子３０の入力データは順次ゲート回路３０８を通過する。
【００２９】
以上、本実施形態によると、イベントが発せられたときに、評価素子において入力データがゲート回路を通過し、各評価論理回路によって評価される。これにより、各評価論理回路への入力のグリッチが抑制され、消費電力が低減する。
【００３０】
なお、ダイナミック回路形式の評価素子に上記のゲート回路を設けてもよい。特に、ダイナミック回路はグリッチに弱いため、上記のゲート回路を設けてグリッチの抑制をすることは大変効果がある。
【００３１】
ところで、本発明の特徴は、回路動作を、関数評価のきっかけとなるイベントの伝播と関数評価の入力となるデータの伝播とに分離し、イベント伝播による評価制御に関する動作およびデータ伝播による関数評価に関する動作のそれぞれについて、回路要素および接続構成を独立して最適化することにある。以下、いくつかの実施形態を示しながら、この特徴について詳細に説明する。
【００３２】
（第５の実施形態）
図１３は、本発明の第５の実施形態に係る論理回路の概略構成を示す。本実施形態に係る論理回路は、イベント発生器１０、およびｍ段（ｍは自然数）に縦続接続された伝搬素子２０および評価素子３０を備えている。以下、本実施形態に係る論理回路を例に、本発明の遅延パスの特性について説明する。
【００３３】
一般に、回路の最大遅延は、各要素の遅延の組み合わせ、すなわち、遅延パスで決定される。本発明に係る論理回路では、イベントの伝播とデータの伝播とが分離されているため、伝搬素子２０および評価素子３０のそれぞれを経由する遅延パスが存在する。ここで、各要素の遅延を表すために、Tdata[k]（ｋは、初段の評価素子３０から起算した評価素子３０の段数、または、初段の評価素子２０から起算した伝搬素子２０の段数である。）、Tevent[k]、Tdata#[k]、Tevent#[k]という変数を定義する。Tdata[k]は、ｋ段目の評価素子３０のデータ入力から次段の評価素子３０のデータ入力の直前までの遅延を表す。Tdata[0]は、信号源１００から初段の評価素子３０までの遅延を表す。Tevent[k]は、ｋ段目の伝搬素子２０のイベント入力から次段の伝搬素子２０のイベント入力の直前までの遅延を表す。Tevent[0]は、信号源１００からイベント発生器１０を経由して初段の伝搬素子２０までの遅延を表す。Tdata#[k]は、ｋ段目の評価素子３０のイベント入力から次段の評価素子３０のデータ入力の直前までの遅延を表す。Tevent#[k]は、ｋ段目の伝搬素子２０のイベント入力からこの伝搬素子２０に接続されている評価素子３０のイベント入力の直前までの遅延を表す。
【００３４】
まず、イベント発生器１０によってイベントが生成される際に遅延が生じるため、次の関係式が成り立つ。
Tevent[0]＞Tdata[0]
なお、イベント発生器１０の回路構成によっては遅延が改善され、Tevent[0]＞Tdata[0]とはならない場合もあるが、ここでは、イベント発生器１０における遅延が最悪の場合を想定して、上記の関係式を導いている。
【００３５】
次に、伝搬素子２０は論理演算を行わないため、評価素子３０よりも十分に遅延が少ないと考えられる。したがって、次の関係式が成り立つ。
Tevent[k]＜＜Tdata[k]
そして、イベントおよびデータの伝播遅延について、伝搬素子２０および評価素子３０の構造によって変化するものの、概ね次の関係式が成り立つ。
Tevent[k]≒Tevent#[k]
Tdata[k]≒Tdata#[k]
上記のことから、伝搬素子２０を経由する伝播遅延は、評価素子３０を経由する伝播遅延に比べて少なく、ある時点（ｋ0段目）まではイベント発生器１０による遅延のために評価素子３０を経由する遅延の方が少ないが、それ以降は伝搬素子２０を経由する遅延の方が少ないと言える。したがって、次の関係式が成り立つ。
ΣTdata[0..k0]≦ΣTevent[0..k0-1]+Tevent#[k0]+Tdata#[k0]
ΣTdata[0..k0+1]＞ΣTevent[0..k0]+Tevent#[k0+1]+Tdata#[k0+1]
ここで、評価素子３０の段数の最大値はｍであるから、本実施形態に係る論理回路の最大遅延（Max-Delay）は次式のようになる。
Max-Daley[0..m]＝ΣTevent[0..k0-1]+Tevent#[k0]+Tdata#[k0]+ΣTdata[k0+1..m]
従来のＣＭＯＳ回路では論理演算に使用する関数の構成によって信号の入力負荷が大きくなるのに対して、本発明に係る論理回路では、イベントが独立して伝播するため、評価素子３０におけるデータ遅延は、従来のＣＭＯＳ回路と比較して十分に小さい。したがって、従来のデータ伝播の遅延をTdata0として、次の関係式が成り立つ。
Tdata＜＜Tdata0
したがって、従来のＣＭＯＳ回路の最大遅延をMax-Delay0として、次の関係式が成り立つ。
Max-Delay[0..m]＜＜Max-Delay0
図１４は、本発明の論理回路の最大遅延分布を表す。縦軸はパス個数を表し、横軸は最大遅延を表す。本発明に係る論理回路にはイベント遅延およびデータ遅延の二つが存在し、これら二つを総合したものが最大遅延分布となる。上述したように、本発明に係る論理回路の最大遅延は従来よりも十分に小さいため、その分布もまた、従来よりも遅延が小さくなる方向に移動している。
【００３６】
（第６の実施形態）
一般に、論理回路には、回路構造の不均一性に起因する回路遅延のばらつきが存在する。クロックスキューによるオーバーヘッドやホールドタイム違反などを考慮した場合、最小遅延と最大遅延との差が小さいことが好ましい。そこで、本発明に係る論理回路について、回路構造が不均一な場合の遅延特性について説明する。
【００３７】
図１５は、本発明の第６の実施形態に係る論理回路の概略構成を示す。本実施形態に係る論理回路では、評価素子３０の回路構造が不均一であり、縦続接続された評価素子３０について、ｍ段（ｍは自然数）の最大遅延パスおよびｎ段（ｎはｍよりも小さい自然数）の最小遅延パスが存在する。伝搬素子２０は、評価素子３０の最大遅延パスに対応して縦続接続されている。最大遅延パスおよび最小遅延パスの別にかかわらず、最終段から数えて等しい段数に位置する評価素子３０は、同じ伝搬素子２０からイベントを受ける。すなわち、初段の伝搬素子２０から起算してｋ段目の伝搬素子２０から発せられたイベントは、着目したデータ伝播パスにおいて、初段の評価素子３０から起算して（ｋ−ｍ＋ｎ）段目の評価素子３０に供給される。
【００３８】
ここで、ｋ1段目のとき、（ｋ1−ｍ＋ｎ）＝１となるとする。この場合、最小遅延パスは、１段目から（ｋ1−１）段目までは伝搬素子２０のみで構成され、ｋ1段目以降は伝搬素子２０および評価素子３０で構成される。したがって、最小遅延（Min-Delay）は次式のようになる。なお、各変数は、第５の実施形態で説明したとおりである。
Min-Delay[0..m]＝ΣTevent[0..k1-1]+Tevent#[k1]+Tdata#[k1]+ΣTdata[k1+1..m]
この式からわかるように、最小遅延は最小遅延パスの段数（ｎ）とは無関係となる。従来のＣＭＯＳ回路では、評価素子３０の段数に応じて遅延が決定される。したがって、回路構造に不均一性がある場合、遅延分布は分散し、最大遅延パスと最小遅延パスとの差が比較的大きくなる。これに対して、本発明に係る論理回路では、最小遅延パスの段数と最大遅延パスの段数とが等しくなり、かつ、最小遅延パスおよび最大遅延パスに与えられるイベントの伝播パスが同じであるため、最小遅延は従来よりも十分に大きくなる。したがって、従来の最小遅延をMin-Delay0として、次の関係式が成り立つ。
Min-Delay[0..m]＞＞Min-Delay0
図１６は、本発明に係る論理回路について不均一な回路構造を有する場合の遅延分布を表す。縦軸はパス個数を表し、横軸は遅延を表す。データ伝播パスの遅延分布は、回路構造の不均一性に起因して分散したものとなる。従来の論理回路の遅延分布もこれと同様である。一方、イベント伝播パスの遅延分布は、回路構造の不均一性に関わらず局在的なものとなる。そして、総合的な遅延分布は、イベント伝播パスの遅延特性が大きく影響し、局在的なものとなる。すなわち、本発明に係る論理回路では、回路構造が不均一であっても、最大遅延と最小遅延との差は比較的小さくなる。
【００３９】
（第７の実施形態）
次に、第５の実施形態で説明した本発明の遅延パスの特徴をより効果的にすることを考える。これには、評価素子および伝搬素子の内部回路構成を実質的に等しくし、伝搬素子の遅延特性を評価素子の遅延特性と近似させることが好ましい。図１７は、本発明の第７の実施形態に係る評価素子および伝搬素子の回路構成を示す。具体的には、図１７（ａ）に示した評価素子の入力の一部を固定信号に置き換えることにより、図１７（ｂ）に示した伝搬素子を構成する。これにより、評価素子および伝搬素子について、プロセスや温度などの各種ばらつきに対してそれぞれの特性が近似する。
【００４０】
図１８は、本発明に係る論理回路において、評価素子および伝搬素子の内部回路構成を等しくした場合の遅延分布を表す。縦軸はパス個数を表し、横軸は遅延を表す。イベント伝播パスの遅延分布について、上記近似を行った場合、上記近似を行わない場合と比較して、より局在的な分布となる。したがって、本発明に係る論理回路の総合的な遅延分布もまたより局在的となる。すなわち、最大遅延と最小遅延との差がより小さくなる。
【００４１】
ところで、本発明に係る論理回路において、伝搬素子の回路要素および接続構成を工夫することで新たな利点が生じる。以下、この特徴についていくつかの例を示しながら説明する。
【００４２】
（第８の実施形態）
回路動作を、関数評価のきっかけとなるイベントの伝播と関数評価の入力となるデータの伝播とに分離した場合、伝搬素子および評価制御器について、回路および配線のオーバーヘッドを極力抑える工夫が必要となる。図１９は、本発明の第８の実施形態に係る論理回路の概略構成を示す。本実施形態に係る論理回路では、一の評価制御器４０に複数の評価部３０´が対応付けられている。本実施形態では、いずれか一つの評価部３０´および複数の評価部３０´に共用された評価制御器４０から一の評価素子が構成される。なお、伝搬素子２０と評価部３０´との対応関係は、第６の実施形態で説明した考え方に基づくことが好ましい。
【００４３】
以上、本実施形態によると、評価制御器の総数が削減され、回路面積および消費電力が低減される。なお、一の評価制御器に接続される評価部の個数は、配線負荷に伴う遅延の増加およびレイアウト効率などを考慮して決定することが望ましい。
【００４４】
（第９の実施形態）
回路動作をイベント伝播とデータ伝播とに分離した場合、評価素子に有効なデータが到着した後にイベントによる評価制御が行われるようにする必要がある。このため、イベントとデータとの間にタイミング制約が発生する。設計効率化を図ってセルベース設計を行う場合、このタイミング制約を自動設計で検証する工夫が必要となる。そこで、一の評価制御器に複数の評価部を対応付ける（たとえば、図１９参照。）のではなく、評価制御器と評価部とを一対一に対応付けて回路構成を行うようにする。図２０は、本発明の第９の実施形態に係る論理回路の概略構成を示す。各評価素子３０は、評価制御器４０および図１９に示した評価部３０´を備えている。なお、伝搬素子２０と評価素子３０との対応関係は、第６の実施形態で説明した考え方に基づくことが好ましい。
【００４５】
図２１は、本実施形態に係る評価素子３０のライブラリモデルを概念的に表したものである。データおよびイベントに関するセットアップ／ホールド制約３００Ａ、データ入力を起点とする遅延３００Ｂ、およびイベント入力を起点とする遅延３００Ｃを定義することによって、評価素子３０のライブラリモデルが、フリップフロップやラッチなどの順序素子と類似したものとなる。これにより、自動設計ツールでの検証が容易になる。
【００４６】
なお、本実施形態に係る論理回路の設計思想と第８の実施形態に係る論理回路の設計思想とは相反する関係にあるため、設計対象によってこれらを使い分け、あるいは組み合わせるとよい。
【００４７】
（第１０の実施形態）
一の評価素子から複数の評価素子にデータが伝播する場合、回路の活性化率が増大するおそれがある。図２２は、評価素子が不要な動作を起こすおそれのある論理回路の概略構成を示す。この論理回路では、信号源１０１の出力が変化した場合、信号源１０２に接続された評価素子３０にもイベントが発せられる。この結果、信号源１０２の出力が変化していないにもかかわらず、この評価素子３０が不要に動作し、電力を無駄に消費してしまう。
【００４８】
図２３は、本発明の第１０の実施形態に係る論理回路の概略構成を示す。本実施形態に係る論理回路は、２以上のイベントを統合する統合素子５０を備えている。信号源１０１および１０２のそれぞれの出力変化によって発生したイベントは、統合素子５０に入力され、一の新たなイベントとして出力される。信号源１０１の出力変化によって発生したイベントは、信号源１０２に接続された評価素子３０に与えられることはない。したがって、この評価素子３０が不要に動作することはない。
【００４９】
なお、本実施形態に係る論理回路では、伝搬素子２０および統合素子５０の増加により、回路要素および配線が増加したり、レイアウト効率が低下したりするおそれがある。本実施形態に係る論理回路の設計思想と図２２の論理回路の設計思想とは相反する関係にあるため、設計対象によってこれらを使い分け、あるいは組み合わせるとよい。
【００５０】
（第１１の実施形態）
イベントの実体であるイベント信号について、イベントの初期状態を論理レベルＨｉとし、論理レベルがＨｉからＬｏに遷移することをもってイベントの発生として定義したとき、イベントの発生後、何らかのタイミングでイベント信号を初期状態の論理レベルＨｉに戻す必要がある。このようなイベントの初期化にクロックを用いることも可能であるが、クロック負荷に伴い消費電力が増加するため好ましくない。そこで、クロック以外によるイベントの初期化を考える。
【００５１】
図２４は、本発明の第１１の実施形態に係る論理回路の概略構成を示す。本実施形態に係る論理回路は、イベント初期化回路６０を備えている。イベント初期化回路６０は、伝搬素子２０のいずれかからイベント初期化信号を受け、イベント発生器１０が発生させたイベントを初期化する。
【００５２】
図２５は、本実施形態に係る論理回路のタイミングチャートである。２段目の伝搬素子２０からイベント初期化信号を受けることによって、イベント発生器１０が発生させたイベントは初期化される。このように、伝搬素子２０とイベント発生器１０とのハンドシェイク動作によって、イベントの伝播が終了した後に初期化を行うといった非同期動作が可能となる。これにより、回路の消費電力が低減する。
【００５３】
なお、イベント初期化回路６０は、初段の伝搬素子２０からイベント初期化信号を受けるようにしてもよい。また、イベント初期化信号として、伝搬素子２０が出力するイベントを用いることが可能である。
【００５４】
（第１２の実施形態）
イベント発生器に不具合が発生すると、信号源の出力が変化してもイベントが発生されなくなり、論理回路が動作しなくなるおそれがある。そこで、イベント発生器が正常か否かを判定可能にすることを考える。図２６は、本発明の第１２の実施形態に係る論理回路の概略構成を示す。本実施形態に係る論理回路は、テスト制御器７０を備えている。テスト制御器７０はイベント発生器１０にテスト信号を出力する。イベント発生器１０は、テスト信号を受けると、信号源１００の出力変化の有無にかかわらずイベントを発生させる。これにより、イベント発生器１０が正常にイベントを発生させることができるか否かが判定できる。
【００５５】
（第１３の実施形態）
一般に、ドミノ回路に代表されるダイナミック回路では、プリチャージ期間における貫通電流を防ぐために評価制御を行う必要がある。具体的には、入力データの評価を行う評価論理回路と直列に、評価制御を行うデバイスを接続して、貫通電流が流れるのを防いでいる。しかし、評価制御を行うことにより遅延が増大するため、評価制御が不要な部分では評価制御を行うデバイスを省略することが望ましい。
【００５６】
図２７は、本発明の第１３の実施形態に係る論理回路の概略構成を示す。すでに述べたように、本発明に係る論理回路では、ある時点（ｋ0段目）までは、イベント発生器１０による遅延のため、イベントよりもデータの方が各評価素子３０に先着するが、それ以降は、イベントの方が先着する。さらに、ｋ0＋１段目以降については、入力データが初期化状態になってからイベントが到着する場合と、入力データが初期化状態になる前にイベントが到着する場合とがある。したがって、図２７に示したように、本発明に係る論理回路は、データが先着する部分Ｘと、イベントが先着する部分Ｙとに区分することができる。イベントが先着する部分Ｙは、さらに、入力データ初期化がイベント到着よりも先行する部分Ｙ１と、イベント到着が入力データ初期化よりも先行する部分Ｙ２とに区分することができる。
【００５７】
部分Ｘおよび部分Ｙ２に属する評価素子３０Ａ（以下、タイプＩと呼ぶ。）は、貫通電流が流れるのを防ぐため、たとえば、図７に示した評価素子と同様に、評価部３０´は評価制御器４０から評価制御信号を受け、評価動作を行う。一方、部分Ｙ１に属する評価素子３０Ｂ（以下、タイプＩＩと呼ぶ。）については、イベントが到着したときには入力データが初期化されており、かつ、データが到着したときにはすでにプリチャージが完了しているため、制御制御を特に行わなくても貫通電流が流れることはない。図２８は、評価素子３０Ｂの回路構成図である。なお、評価制御器の記載は省略している。評価素子３０Ｂでは評価制御を行うデバイスが省略されている。
【００５８】
評価素子のタイプの別は次の方法に従って決定するとよい。すなわち、初段の評価素子から数えてｐ段目（ｐは自然数）の評価素子について、プリチャージ後の入力データ到達時間をTdtp[p]、出力データの確定時間をTdt[p]、そして、評価制御の開始時間をTev[p]とする。ここで、ｐ＝１のとき、次の関係式が成り立つ。
Tdt[p]＜Tev[p]
なお、イベント発生器１０の回路構成によっては遅延が改善され、Tdt[p]＞Tev[p]（ただし、ｐ＝１）とはならない場合もあるが、ここでは、イベント発生器１０における遅延が最悪の場合を想定して、上記の関係式を導いている。また、ｐ≧２のとき、次の関係式が成り立つ。
Tdtp[p]＜Tev[p]
Tdtp[p]＜Tdt[p]
そして、ｐ≧２においてTev[p]、Tdt[p]およびTdtp[p]の関係が、Tdt[p]≦Tev[p]またはTev[p]≦Tdtp[p]の場合にはタイプＩを選択し、Tdtp[p]＜Tev[p]＜Tdt[p]の場合にはタイプＩＩを選択する。
【００５９】
図２９は、本実施形態に係る論理回路のタイミングチャートである。ｋ0段目までの評価素子にはイベントよりもデータの方が先に到着しており、また、ｋ0＋１段目以降でイベント到着が入力データ初期化よりも先行する部分Ｙ２に属する評価素子（本例では、ｍ段目の評価素子）については、イベントが到着したときに入力データの初期化はまだ行われていない。しかし、評価制御が有効であるため、たとえ入力データによって貫通電流が流れるパスが形成され、プリチャージが行われても、貫通電流が流れることはない。
【００６０】
一方、ｋ0＋１段目以降で入力データ初期化がイベントの到着よりも先行する部分Ｙ１に属する評価素子（本例では、ｋ0＋１段目の評価素子）については、データよりもイベントの方が先に到着し、かつ、イベントが到着したときには入力データが初期化されている。このため、データが初期化されてから到着するまでの間にプリチャージが行われ、その後に到着したデータが評価されることとなる。したがって、この場合にも、貫通電流は流れない。
【００６１】
以上、本実施形態によると、論理回路を構成する評価素子の一部について評価制御用のデバイスが省略となるため、遅延の増大が抑制される。また、論理回路の回路規模がより小さくなる。
【００６２】
（第１４の実施形態）
一般に、加算器などの回路では最終段に排他的論理和（ＸＯＲ）を代表とする反転論理が必要となる。そこで、本発明に係る論理回路によって反転論理を実現することを考える。図３０は、本発明の第１４の実施形態に係る論理回路の概略構成を示す。本実施形態に係る論理回路は、データ伝播の最終段に評価記憶素子８０を備えている。評価記憶素子８０は、評価部８１０および記憶部８２０を備えている。
【００６３】
図３１は、評価記憶素子８０の回路構成を示す。評価部８１０は、入力の極性反転および非反転を出力する極性反転回路８１１、および極性反転回路８１１の出力について論理演算を行う評価論理回路８１２を備えたダイナミック回路である。なお、極性反転回路８１１および評価論理回路８１２によって入力データの排他的論理和が演算される。また、記憶部８２０は、ダイナミック回路のインバータなどのスタティックゲートのプルダウンパスに設けられたプルダウン制御デバイス８２１、および出力データを記憶する記憶回路８２２を備えている。
【００６４】
評価部８１０および記憶部８２０は、いずれも、イベントとは異なるクロックによって制御される。クロックの論理レベルがＬｏのとき、評価部８１０はプリチャージ制御され、Ｈｉのとき評価制御される。プリチャージ期間中は、記憶部８２０におけるプルダウン制御デバイス８２１がオフになるため、出力データはプリチャージ前の状態が保持される。そして、評価期間にプルダウン制御デバイス８２１がオンとなり、出力データが更新される。なお、評価部８１０による評価結果が確定してからわずかに遅れてプルダウン制御デバイス８２１をオンにすることが好ましいため、記憶部８２０にバッファ８２３を設けている。
【００６５】
図３２は、本実施形態に係る評価記憶素子のタイミングチャートである。評価記憶素子８０は、実質的に論理評価機能を有するレジスタとして動作する。したがって、評価記憶素子８０の動作には、クロックの立ち上がりエッジに対してデータのセットアップ制約が存在する。また、図３１に示した評価記憶素子８０の構成では、クロックが論理レベルＨｉの期間は常に評価部８１０が評価動作しているため、クロックの立ち下がりエッジに対してデータのホールド制約が存在する。
【００６６】
以上、本実施形態によると、排他的論理和を実現する論理が構築されるため、加算器などの論理回路が実現される。
【００６７】
（第１５の実施形態）
第１４の実施形態に係る評価記憶素子８０には、図３２に示したように、データのホールド制約が存在するため、クロックの半周期の間は、入力データが確定している必要がある。入力データの最小遅延が半周期以上でない場合、ホールド制約を満たすことができなくなる。しかし、一般に、クロック周期は用途に応じて変更されるものであるため、第１４の実施形態に係る評価記憶素子８０の場合、動作周波数が限定されてしまう。そこで、評価記憶素子のタイミング制約の緩和について考える。
【００６８】
図３３は、本発明の第１５の実施形態に係る論理回路の概略構成を示す。本実施形態に係る論理回路において評価記憶素子８０Ａは、初期化制御器４１、評価部８１０Ａ、および記憶部８２０を備えている。初期化制御器４１は、評価制御器４０と同様の構成をしており、伝搬素子２０からイベントを受けたとき、初期化制御信号を出力する。
【００６９】
図３４は、評価記憶素子８０Ａの回路構成を示す。評価部８１０Ａは、初期化制御器４１から出力された初期化制御信号に従ってプリチャージ動作をする一方、与えられた評価制御信号に従って評価動作をする。なお、記憶部８２０におけるプルダウン制御デバイス８２１は、この評価制御信号をバッファ８２３によってわずかに遅延させた信号に従って動作する。
【００７０】
図３５は、本実施形態に係る評価記憶素子のタイミングチャートである。評価制御信号は初期化制御信号とは独立しており、活性化（本例の場合、論理レベルＨｉ）の期間は任意である。評価制御信号の活性化期間を比較的短く設定した場合、評価制御信号の活性化によって評価動作を行う評価部８１０Ａについて、評価制御信号の立ち下がりエッジに対するデータのホールド制約が存在しない。
【００７１】
以上、本実施形態によると、評価記憶素子に係るプリチャージ制御と評価制御との間のタイミング制約が緩和される。
【００７２】
（第１６の実施形態）
一般に、ＣＭＯＳ回路に代表されるスタティック回路では、データの論理値は一のデータ線上の論理レベルに対応している。すなわち、論理レベルがＨｉのとき、論理値はたとえば“１”であり、論理レベルがＬｏのとき、論理値はたとえば“０”である。したがって、データ線上での論理レベルは、ＬｏからＨｉへ、または、ＨｉからＬｏへと双方向に遷移する。これに対して、ドミノ回路に代表されるダイナミック回路では、データの論理値に対応してデータ線が存在する。各データ線の論理レベルは、常に初期状態（たとえば、論理レベルＬｏ）を起点とし、ＬｏからＨｉへと単方向に遷移するのみである。したがって、ダイナミック回路によって反転論理を含むすべての論理を構成するには、デュアル・レイル構成のように正極性および負極性信号およびこれら信号に対応した回路が必要となり、ダイナミック回路によって得られる利点の一部が失われてしまう。そこで、本発明に係る論理回路にシングル・レイル構成を適用することを考える。
【００７３】
図３６は、本発明の第１６の実施形態に係る論理回路の概略構成を示す。本実施形態に係る論理回路では、信号源１００から初段の評価素子３０に出力されるデータは双方向遷移の論理に基づく一方、２段目以降の評価素子３０内部におけるデータおよび伝搬されるデータは単方向遷移の論理に基づく。これにより、初段の評価素子３０において反転論理が実現でき、加法標準形の論理が構築可能となる。
【００７４】
図３７は、本実施形態の論理回路のタイミングチャートである。初段の評価素子３０では、入力データの確定後、十分なセットアップを確保してから評価制御が行われる。２段目以降の評価素子３０では、入力データが単方向遷移の論理に基づいているため、入力データの初期値に対して十分なセットアップを確保してから評価制御が行われる。なお、図３７に示した各変数については、第１３の実施形態で説明したとおりである。
【００７５】
以上、本実施形態によると、シングル・レイル構成のままで反転論理を含むすべての論理が表現可能となる。したがって、データ線および回路の増大が抑制され、ダイナミック回路によって得られる利点が最大限に生かされる。
【００７６】
（第１７の実施形態）
図３６に示した論理回路において、信号源１００にフリップフロップの正極性出力および負極性出力を用いた場合、初段の評価素子３０は、入力データについて十分なセットアップを確保してから評価を行う必要がある。一般に、このようなセットアップを確保する場合、クロックスキューや波形なまりなどを考慮してマージンを設定する必要があるが、これは速度スペックの観点からして好ましくない。したがって、このようなマージンを削減すべく、初段の評価素子３０にデータを出力する回路として、単方向遷移をし、かつ、正極性および負極性の両方の出力を有するデュアル・レイル論理に基づいた回路を使用することが望ましい。しかし、そのような回路は、フリップフロップとは異なり、出力が更新されるごとに初期状態となるため、出力変化の検出が困難である。そこで、本発明に係る論理回路における最終段の評価素子はまた新たな信号源となることに着目し、この最終段の評価素子と、この評価素子を信号源とするイベント発生器とを組にして回路構成することを考える。
【００７７】
図３８は、本発明の第１７の実施形態に係る評価素子の回路構成を示す。なお、評価制御器の記載は省略している。評価素子３０Ｄは、正論理評価部３２０、負論理評価部３３０およびインバータなどのスタティックゲート３４０を備え、さらに、イベント発生器１０Ａを備えている。正論理評価部３２０は、入力データの論理評価を行う評価論理回路３２１を有する。負論理評価部３３０は、入力データの論理反転を行う論理反転回路３３１、およびこの反転したデータの論理評価を行う評価論理回路３３２を有する。一方、イベント発生器１０Ａは、ゲート回路１１、記憶回路１２および区間比較回路１３を備えている。記憶回路１２は、プリチャージ直前の評価素子３０Ｄの出力を記憶する。区間比較回路１３は、記憶回路１２に記憶された評価素子３０Ｄの出力と、評価制御後の評価素子３０Ｄの出力とを比較して、出力に変化が生じたか否かを検出する。
【００７８】
正論理評価部３２０および負論理評価部３３０は、図示しない評価制御器から与えられる初期化制御信号に従ってプリチャージ制御される。また、ゲート回路１１は、初期化制御信号を受けたとき、評価素子３０Ｄの出力を通過させて記憶回路１２に与える。なお、記憶回路１２に評価素子３０Ｄの出力が記憶される状態更新制御のタイミングは、正論理評価部３２０および負論理評価部３３０のプリチャージ制御のタイミングよりもわずかに前であることが好ましいため、バッファ３５０を設けて、プリチャージ制御を遅らせている。
【００７９】
一方、正論理評価部３２０および負論理評価部３３０は、図示しない評価制御器から与えられる評価制御信号に従って評価制御される。また、区間比較回路１３は、評価制御信号を受けたとき、評価素子３０Ｄの出力変化の検出結果を出力する。なお、区間比較回路１３の比較区間制御のタイミングは、正論理評価部３２０および負論理評価部３３０の評価制御のタイミングよりもわずかに後であることが好ましいため、バッファ１４を設けて、比較区間制御を遅らせている。
【００８０】
図３９は、本実施形態の評価素子のタイミングチャートである。評価素子３０Ｄは、実質的に論理評価機能を有するレジスタとして動作する。したがって、評価素子３０Ｄの動作には、クロックの立ち上がりエッジに対してデータのセットアップ制約、およびホールド制約が存在する。評価素子３０Ｄの出力ＱおよびＮＱは、プリチャージ制御によって初期化され、評価制御後に確定状態となる。そして、評価制御の直後に出力変化の検出が行われ、検出結果Ｍが出力される。その後、次サイクルのプリチャージ制御の直前に状態更新制御が行われ、記憶回路１２の記憶内容が評価後の内容に更新される。
【００８１】
図４０は、本発明の第１７の実施形態に係る論理回路の概略構成を示す。本実施形態に係る論理回路は、イベント発生器拡張１１０およびクロック生成器１２０を備えている。イベント発生器拡張１１０は、実質的に、第１０の実施形態で説明した統合素子と、第１１の実施形態で説明したイベント初期回路とを組み合わせたものである。本実施形態に係るイベント発生器拡張１１０は、信号源１０１としての評価素子３０Ｄ、および信号源１０２としての評価素子３０Ｄのそれぞれから出力されたイベントＡおよびＢを、新たな一のイベントＤに統合するとともに、イベント初期化信号Ｃを受けたとき、イベントＤを初期化する。一方、クロック生成器１２０は、評価素子２０からイベントを受けたとき、原クロックから所定のパルス幅の評価制御信号を生成し、評価素子３０Ｄに出力する。この評価素子３０Ｄはまた信号源１０３として機能する。
【００８２】
なお、図４０では、伝搬素子２０はバッファで構成されるものとしているが、第７の実施形態で説明したように、評価素子３０と実質的に同様の回路構成にすることが好ましい。これにより、論理回路の遅延特性が改善される。
【００８３】
（第１８の実施形態）
第３の実施形態に関して、図７に示したプリチャージ方式にすることでタイミング調整が比較的容易になること、また、第１３の実施形態に関して、図２７に示した回路構成にすることで貫通電流を発生させずに、評価制御を行うデバイスを省略可能であることを説明した。しかし、ここでプリチャージ制御についてさらに考慮すべき点が２点ある。
【００８４】
第１に、一定時間のパルスによってプリチャージを行う場合、評価素子の動作条件のばらつき、および、プリチャージに係る電荷を蓄えるダイナミックノードの容量ばらつきに対応すべく、十分なパルス幅を確保する必要がある。特に、遅延バッファによってパルス幅を確保する場合、動作条件によってダイナミックノードの充電時間が異なるため、最悪条件でもプリチャージができるように遅延量のマージンを設ける必要がある。このため、回路オーバーヘッドが大きくなる傾向にある。
【００８５】
第２に、本発明に係る論理回路に関して、イベントを発生させるための信号検出の粒度を決定する際、活性化率およびクロック負荷といった電力増加要因を削減するために、次のトレードオフが発生する。
１）活性化率：粒度を細かくするほど、活性化率を削減することができる。
２）クロック負荷：粒度を荒くするほど、ゲートの全入力がＬｏとなる条件が成立しやすくなり、評価制御を行うデバイス（以下、「フットデバイス」という）を削除した評価素子を適用しやすくなる。
【００８６】
上記の２点を本質的に解決するためには、プリチャージ制御を適応的に行い、条件に応じたパルス幅の制御、および、貫通電流が発生しない条件でのみプリチャージ動作を行う制御を行うことが望ましい。そこで、第１８および第１９の実施形態では、そのような適応的なプリチャージ制御が可能な評価素子を提供する。
【００８７】
図４１は、本発明の第１８の実施形態に係る評価素子の回路構成を示す。本実施形態に係る評価素子は、遅延発生回路３１２、プリチャージ回路３１３、評価論理回路３０５を備えている。
【００８８】
遅延発生回路３１２は、直列に接続されたＰ型トランジスタ３１２１、および第１および第２のスイッチ回路としてのＮ型トランジスタ３１２２および３１２３を備えており、Ｐ型トランジスタ３１２１およびＮ型トランジスタ３１２３のゲートにはイベントが与えられる。また、Ｎ型トランジスタ３１２２のゲートはダイナミックノードｄｎに接続されている。そして、Ｐ型トランジスタ３１２１およびＮ型トランジスタ３１２２の接続点からイベントとは正負逆論理の遅延イベントを出力する。この構成によると、遅延イベントは、イベントを受けてから、ダイナミックノードｄｎの電圧レベルがＮ型トランジスタ３１２２の閾値レベルに達してＮ型トランジスタ３１２２がターンオンするまでの間だけ遅延して発生する。なお、遅延イベントの電圧レベルを維持するためのレベルキーパーや、イベントを受けたとき、当該電圧レベルを初期化するキーパープルダウン制御回路などを適宜設けてもよい。
【００８９】
プリチャージ回路３１３は、直列に接続されたＰ型トランジスタ３１３１および３１３２を備えている。Ｐ型トランジスタ３１３１のゲートにはイベントの反転が与えられる。また、Ｐ型トランジスタ３１３２のゲートには遅延イベントの反転が与えられる。
【００９０】
評価論理回路３０５は、図４などに示したものと同様に、入力データに対する論理演算結果に基づいてダイナミックノードｄｎの放電パスを構成するＮ型トランジスタツリーである。
【００９１】
なお、図４１に示したように、正論理に基づくデータを出力するインバータなどのスタティックゲート３０６や、ダイナミックノードｄｎの電圧レベルを維持するレベルキーパー３０７Ａを適宜設けてもよい。
【００９２】
また、イベントは正論理、すなわち、Ｈｉレベルがイベント発生を表すものとして説明したが、本発明はイベントの論理極性にはかかわらず適用可能である。イベントが負論理、すなわち、Ｌｏレベルがイベント発生を表す場合には、たとえば、Ｐ型トランジスタ３１３１にはイベントを反転せずにそのまま与え、遅延発生回路３１２にイベントの反転論理を与えるようにするとよい。
【００９３】
次に、本実施形態に係る評価素子の適応プリチャージ制御について、図４２のタイミングチャートを参照しながら説明する。時刻ｔ１でイベントが活性化したことにより、プリチャージ回路３１３によるダイナミックノードｄｎへのプリチャージが始まる。ここで、プリチャージ回路３１３の駆動能力が比較的高い場合またはダイナミックノードｄｎの容量が比較的小さい場合（ケースＡ）、ダイナミックノードｄｎの電圧レベルがＮ型トランジスタ３１２２の閾値レベルＶｔｈに達するまでには比較的短い時間で済む（時刻ｔ２）。一方、プリチャージ回路３１３の駆動能力が比較的低い場合またはダイナミックノードｄｎの容量が比較的大きい場合（ケースＢ）、ダイナミックノードｄｎの電圧レベルがＮ型トランジスタ３１２２の閾値レベルＶｔｈに達するまでには比較的長い時間を要する（時刻ｔ３）。すなわち、ケースＢよりもケースＡの方がプリチャージの期間が短くなっており、適応的なプリチャージ制御が行われている。
【００９４】
（第１９の実施形態）
図４３は、第１９の実施形態に係る評価素子の回路構成を示す。本実施形態に係る評価素子における遅延発生回路３１２Ａは、図４１に示した遅延発生回路３１２に、さらにレプリカ回路３１２４を追加したものである。
【００９５】
レプリカ回路３１２４は、Ｎ型トランジスタ３１２２に並列に接続されており、その論理構成および入力は、評価論理回路３０５と同じである。すなわち、評価論理回路３０５が放電パスを構成するとき、レプリカ回路３１２４も同様に両端が導通状態となる。
【００９６】
次に、評価論理回路３０５による放電パスが構成される評価条件成立時における、本実施形態に係る評価素子の適応プリチャージ制御について、図４４のタイミングチャートを参照しながら説明する。時刻ｔ１でイベントが活性化したことにより、プリチャージ回路３１３はダイナミックノードｄｎへのプリチャージを開始しようとするが、レプリカ回路３１２４において評価条件が成立しているため、すぐさま遅延イベントが活性化し、プリチャージは行われない。これにより、貫通電流の発生が抑制される。換言すると、本実施形態に係る評価素子では、貫通電流が発生しない条件でのみプリチャージ制御が行われる。
【００９７】
なお、レプリカ回路３１２４において評価条件が成立している場合に、遅延発生回路３１２がイベントを受けて遅延イベントを発生させるタイミングは、イベントが活性化してプリチャージが開始されるタイミングよりも、レプリカ回路３１２４での遅延時間相当だけ遅れている。このため、本来評価条件が不成立であるべきところが、データの到着遅延のために評価条件成立状態で先にイベントが入力された場合であっても、遅延イベントが活性化する前にデータが到着することにより評価条件は不成立となり、プリチャージ制御が行われる。すなわち、イベントとデータのタイミング制約に若干の余裕が存在することになる。従来のダイナミック回路では評価サイクルで入力データが確定していなければ誤動作となるが、本発明に係る論理回路では、誤動作に至るまでに若干の時間的余裕が存在する。現在のＬＳＩは微細化が進み、経時劣化、ランダムばらつきなどによる遅延変動が大きな問題となっているが、本発明は、上述したように、イベントとデータのタイミング制約に時間的余裕をもたらし、遅延変動に対してロバスト性を付加するといった副次的効果を奏するものである。
【００９８】
（第２０の実施形態）
本発明に係るイベント駆動型の論理回路について、データおよびイベントの出力波形について考慮すべき点が３点ある。
【００９９】
第１に、信号源のデータ更新前後の値の比較を行い、更新が検出された場合にイベントを発生させる場合、データ伝播経路よりもイベント伝播経路の方が論理段数が多くなる。ここで、初段の評価素子はイベントを受けてから動作を始めるため、イベント伝播経路における論理段数の増加は論理回路全体の動作遅延の要因となる。
【０１００】
第２に、二つ以上の信号源から出力されたデータが初段の評価素子に入力される場合、各信号源に対応するイベントが統合素子（図２３参照）を経由した後に初段の評価素子に入力される。前述したように、初段の評価素子はイベントを受けてから動作を始めるため、イベントが統合素子を経由することによる遅延増加は論理回路全体の動作遅延に影響する。
【０１０１】
第３に、イベント発生器からのイベント出力において、配線容量、抵抗による波形なまりなどによってパルス波形が消失する可能性がある。パルス波形消失を防ぐためには、十分なパルス幅を確保する必要がある。
【０１０２】
上記の３点を本質的に解決するには、１）データ出力過程での状態変化検出、２）ワイヤードＯＲ構成による論理段数削減、および、３）クロックのＨｉ、Ｌｏレベルに応じてそれぞれ動作してパルス状の信号を出力するダイナミック回路の使用、などを考慮する必要がある。そこで、第２０の実施形態では、イベント発生遅延のない論理回路を提供する。
【０１０３】
図４５は、本発明の第２０の実施形態に係る論理回路の概略構成を示す。評価素子３０は、初段の評価素子であり、信号源から出力されたｎビットデータの各ビットｂ［０］〜ｂ［ｎ−１］に対応して設けられたｎ個のビット値評価回路３３を備えている。イベント発生器１０Ｂは、図示しない信号源から出力されたｎビットデータの各ビットｂ［０］〜ｂ［ｎ−１］に対応して設けられたｎ個のビット変化検出回路１５、プリチャージ回路としてのＰ型トランジスタ１６、およびこれに直列に接続されたＮ型トランジスタ１７を備えている。Ｐ型トランジスタ１６およびＮ型トランジスタ１７は、ゲートに下記のクロックＣＬＫを遅延させた遅延クロックｄｃｌｋを受けて、プリチャージ制御および評価制御を行う。なお、イベント発生器１０Ｂに、正論理に基づくイベントＭを出力するインバータなどのスタティックゲート１８や、ダイナミックノードｄｎ１の電圧レベルを維持するレベルキーパー１９を適宜設けてもよい。
【０１０４】
本実施形態に係る論理回路は、さらに、ダイナミック回路９０を備えている。ダイナミック回路９０は、クロックＣＬＫに同期して、図示しない信号源からのデータＩＮを評価して各ビットｂ［ｉ］（ただし、０≦ｉ≦ｎ−１）を、イベント発生器１０Ｂにおける各ビット変化検出回路１５および評価素子１０Ｅにおける各ビット値評価回路３３に与える。
【０１０５】
なお、スキャンテスト可能にするためにデータ選択回路９１を設けてもよい。データ選択回路９１において、スキャンデータ選択信号ＳＥＮがＬｏのとき、ダイナミック回路９０には通常のデータＩＮが入力され、スキャンデータ選択信号ＳＥＮがＨｉのとき、ダイナミック回路９０にはスキャンデータＳＩが入力される。
【０１０６】
図４６は、ビット変化検出回路１５およびビット値評価回路３３の回路構成を示す。以下、図４６に示したダイナミック回路９０、ビット変化検出回路１５およびビット値評価回路３３を含む回路を、イベント出力機能付きの評価素子３０Ｅとして参照する。イベントＭが非活性状態（ここではＬｏレベル）のとき、ビット値評価回路３３におけるダイナミックノードｄｎ２およびｄｎ３はプリチャージされ、イベントＭが活性化（ここではＨｉレベル）したとき、入力されたデータｂ［ｉ］を評価して、信号ＯＵＴおよびＮＯＵＴのいずれか一方のパルスが出力される。たとえば、データｂ［ｉ］が論理値“１”（ここではＬｏレベル）のとき、信号ＯＵＴのパルスが出力され、論理値“０”（ここではＨｉレベル）のとき、出力ＮＯＵＴのパルスが出力される。なお、ここでは、信号ＯＵＴおよびＮＯＵＴは正論理に基づいているが、負論理に基づくものであってもよい。
【０１０７】
一方、ビット変化検出回路１５は、記憶回路１５１、および評価論理回路１５２および１５３を備えている。記憶回路１５１は、たとえば、図４６に示したように２入力ＮＡＮＤをリング状に接続したＲＳラッチ回路で実現することができる。記憶回路１５１は、ビット値評価回路３３におけるダイナミックノードｄｎ２およびｄｎ３の論理レベルをそれぞれセット信号およびリセット信号として受け、ビット値評価回路３３の評価結果を記憶するとともに、記憶内容を信号ｑおよびその反転／ｑとして出力する。なお、スキャンテスト可能にするために記憶回路１５の記憶内容を信号ＳＯとして、また、スタティックデータとしての信号Ｑを、それぞれ外部に出力するようにしてもよい。
【０１０８】
評価論理回路１５２は、直列に接続されたＮ型トランジスタ１５２１および１５２２を備えている。トランジスタ１５２１および１５２２は、それぞれ、ゲートにデータｂ［ｉ］および記憶回路１５１の出力ｑを受ける。たとえば、データｂ［ｉ］が論理値“０”（ここではＨｉレベル）であり、記憶回路１５１に記憶されている論理値が“１”、すなわち、信号ｑがＨｉレベルのとき、トランジスタ１５２１および１５２２はいずれもオンとなり、評価論理回路１５２は、ダイナミックノードｄｎ１の放電パスを構成する。
【０１０９】
同様に、評価論理回路１５３は、直列に接続されたＮ型トランジスタ１５３１および１５３２を備えている。トランジスタ１５３１および１５３２は、それぞれ、ゲートに反転されたデータｂ［ｉ］および記憶回路１５１の信号／ｑを受ける。たとえば、データｂ［ｉ］が論理値“１”（ここではその反転がＨｉレベル）であり、記憶回路１５１に記憶されている論理値が“０”、すなわち、信号／ｑがＨｉレベルのとき、トランジスタ１５３１および１５３２はいずれもターンオンして評価論理回路１５３は、ダイナミックノードｄｎ１の放電パスを構成する。
【０１１０】
評価論理回路１５２および１５３は並列に接続されているため、いずれか一方が放電パスを構成することによって、ダイナミックノードｄｎ１にプリチャージされた電荷が放電され、その結果、イベントＭが発生する。すなわち、ビット変化検出回路１５は、記憶しているビットデータと入力されたビットデータが異なるとき、換言すると、信号源から出力されたデータが更新されたとき、イベントＭが発生する。
【０１１１】
図４６に示した評価素子３０Ｅから出力される信号ＳＯが別の評価素子３０Ｅの信号ＳＩとして入力されるように接続することで、図４７に示したようなシフトレジスタが構成される。各評価素子３０Ｅは、ダイナミック回路またはスタティック回路から信号ＩＮを受け、ダイナミック回路には信号ＯＵＴおよびＮＯＵＴを、スタティック回路には信号Ｑを出力する。このように、当該レジスタは、信号Ｑがスタティック回路用の信号として利用可能なため、特にインタフェース用の回路を設けなくとも、ダイナミック回路とスタティック回路との間でデータを受け渡しすることができ、ダイナミック回路とスタティック回路とを混在させた回路設計が容易となる。
【０１１２】
次に、本実施形態に係る論理回路の動作について、図４８のタイミングチャートを参照しながら説明する。図４８では、クロックＣＬＫの４周期（期間Ａ〜Ｄ）でデータｂ［ｉ］が“１”、“１”、“０”、“０”と変化したことを想定している。
【０１１３】
まず、期間Ａにおいて遅延クロックｄｃｌｋがＬｏの間、ダイナミックノードｄｎ１はプリチャージされ、これにより、ダイナミックノードｄｎ２およびｄｎ３もまたプリチャージされる。遅延クロックｄｃｌｋがＨｉとなったとき、記憶回路１５１の記憶値ｏｌｄは“０”（信号／ｑがＨｉレベル）であり、データｂ［ｉ］は“１”（その反転論理がＨｉレベル）であることにより、ダイナミックノードｄｎ１の放電パスが構成され、ダイナミックノードｄｎ１は放電してＬｏとなる。これにより、イベントＭが出力される。また、このとき、ダイナミックノードｄｎ２も放電し、イベントＭの出力とほぼ同時に信号ＯＵＴのパルスが出力されるとともに、記憶値ｏｌｄが“１”に更新される。
【０１１４】
次に、期間Ｂにおいて遅延クロックｄｃｌｋがＨｉとなったとき、記憶値ｏｌｄおよびデータｂ［ｉ］はいずれも“１”であるため、プリチャージされたダイナミックノードｄｎ１の電圧レベルは変化しない。したがって、イベントＭ、ならびに信号ＯＵＴおよびＮＯＵＴのいずれも出力されない。
【０１１５】
次に、期間Ｃにおいて、ダイナミックノードｄｎ１〜ｄｎ３のプリチャージ後に、遅延クロックｄｃｌｋがＨｉとなったとき、記憶回路１５１の記憶値ｏｌｄは“１”（信号ｑがＨｉレベル）であり、データｂ［ｉ］は“０”（Ｈｉレベル）であることにより、ダイナミックノードｄｎ１の放電パスが構成され、ダイナミックノードｄｎ１は放電してＬｏとなる。これにより、イベントＭが出力される。また、このとき、ダイナミックノードｄｎ３も放電し、イベントＭの出力とほぼ同時に信号ＮＯＵＴのパルスが出力されるとともに、記憶値ｏｌｄが“０”に更新される。
【０１１６】
そして、期間Ｄにおいて遅延クロックｄｃｌｋがＨｉとなったとき、記憶値ｏｌｄおよびデータｂ［ｉ］はいずれも“０”であるため、プリチャージされたダイナミックノードｄｎ１の電圧レベルは変化しない。したがって、イベントＭ、ならびに信号ＯＵＴおよびＮＯＵＴのいずれも出力されない。
【０１１７】
以上のように、本実施形態に係る論理回路によると、ビット値評価回路によるデータ出力と同時に信号源のデータ変化が検出され、データ伝播に対してイベント伝播が遅れることがない。また、ビット変化検出回路はワイヤードＯＲ構成されるため、統合素子は不要であり、また、論理段数が削減される。さらに、イベントの論理レベルの遷移はクロックの派生信号（遅延クロック）に基づいているため、この派生信号を適切なクロック波形にすることで十分なパルス幅を有するイベントを生成することができる。
【０１１８】
なお、上記の説明は正論理に基づくものであるが、負論理に基づくものであっても同様の効果を得られる。
【０１１９】
（第２１の実施形態）
図２３に示した統合素子５０は、ＣＭＯＳ回路によるＯＲ論理構成で容易に実現可能である。しかし、単純なＯＲ論理構成では、入力されるイベントが多い場合、Ｐ型トランジスタの直列段数が増加することによって入力容量が増大し、結果として、回路遅延を招くこととなる。
【０１２０】
上記の問題を本質的に解決するには、Ｎ型およびＰ型トランジスタで相補論理を形成することなくＯＲ論理を実現する必要がある。そこで、第２１の実施形態では、相補論理を用いないＯＲ論理を実現する統合素子を提供する。
【０１２１】
図４９は、第２１の実施形態に係る統合素子の回路構成を示す。本実施形態に係る統合素子５０Ａは、入力されるｍ個のイベントｅｖ［０］〜ｅｖ［ｍ−１］のそれぞれに対応するｍ個の活性検出回路５１、およびｍ個の非活性検出回路５２を備えている。これら活性検出回路５１および非活性検出回路５２は、いずれも共通のダイナミックノードｄｎに接続されている。なお、統合素子５０Ａに、正論理に基づくイベントＭを出力するインバータなどのスタティックゲート５３や、ダイナミックノードｄｎの電圧レベルを維持するレベルキーパー５４を適宜設けてもよい。統合素子５０から出力されるイベントＭは、ダイナミックノードｄｎがＬｏレベルとなったときに活性化し、Ｈｉレベルとなったとき非活性化する。
【０１２２】
本実施形態に係る活性検出回路５１は、プルダウン回路として動作し、対応するイベントｅｖ［ｊ］が活性化（ここではＨｉレベル）してから所定期間、ダイナミックノードｄｎにグランド電圧を供給する。具体的には、活性検出回路５１は、直列に接続されたＮ型トランジスタ５１０１および５１０２、および遅延反転回路５１０３を備えている。Ｎ型トランジスタ５１０１のゲートには対応するイベントｅｖ［ｊ］（ただし、０≦ｊ≦ｍ−１）が与えられる。遅延反転回路５１０３は、イベントｅｖ［ｊ］を受け、これを反転して遅延させた遅延反転イベントを出力する。Ｎ型トランジスタ５１０２のゲートには遅延反転イベントが与えられる。なお、Ｎ型トランジスタ５１０２および遅延反転回路５１０３を省略して、単にＮ型トランジスタ５１０１のみで活性検出回路５１を構成するようにしてもよい。
【０１２３】
同様に、本実施形態に係る非活性検出回路５２は、プリチャージ回路として動作し、対応するイベントｅｖ［ｊ］が非活性化（ここではＬｏレベル）してから所定期間、ダイナミックノードｄｎに電源電圧を供給する。具体的には、非活性検出回路５２は、直列に接続されたＰ型トランジスタ５２０１および５２０２、および遅延反転回路５２０３を備えている。Ｐ型トランジスタ５２０１のゲートには対応するイベントｅｖ［ｊ］が与えられる。遅延反転回路５２０３は、イベントｅｖ［ｊ］を受け、遅延反転イベントを出力する。Ｐ型トランジスタ５２０２のゲートには遅延反転イベントが与えられる。なお、Ｐ型トランジスタ５２０２および遅延反転回路５２０３を省略して、単にＰ型トランジスタ５２０１のみで非活性検出回路５２を構成するようにしてもよい。
【０１２４】
次に、本実施形態に係る統合素子の動作について、図５０のタイミングチャートを参照しながら説明する。時刻ｔ１以前はダイナミックノードｄｎはＨｉレベルとなっており、時刻ｔ１にイベントｅｖ［ｊ］が活性化（ここではＨｉレベル）したことにより活性検出回路５１によるディスチャージが開始され、イベントＭが発生する。このディスチャージは、時刻ｔ２に遅延反転イベントｄｎｅｖ［ｊ］が活性化（ここではＬｏレベル）するまで継続する。そして、時刻ｔ３にイベントｅｖ［ｊ］が非活性化（ここではＬｏレベル）したことにより活性検出回路５１によるディスチャージが終了し、非活性検出回路５２によるプリチャージが開始され、イベントＭは非活性化する。このプリチャージは、時刻ｔ４に遅延反転イベントのｄｎｅｖ［ｊ］が非活性化（ここではＨｉレベル）するまで継続する。こうして、ダイナミックノードｄｎは元のＨｉレベルに戻る。
【０１２５】
以上、本実施形態によると、統合素子に入力されるイベントの活性化および非活性化をそれぞれ検出する活性検出回路および非活性化検出回路がワイヤードＯＲ構成されるため、複数のイベントが入力される場合であっても、Ｐ型トランジスタの直列接続段数が増えることがない。したがって、複数のイベント入力に対する統合した新たなイベント出力の応答性がよくなる。
【０１２６】
（第２２の実施形態）
図５０に示した統合素子５０Ａにおいて、活性検出回路５１および非活性検出回路５２のうちいずれかを１個のトランジスタで構成した場合、回路構成が簡易となり回路規模が削減される。しかし、この回路構成では、複数のイベントの発生タイミングによっては貫通電流が発生してしまうことがある。たとえば、あるイベントが活性状態にあり、１個のＮ型トランジスタで構成された活性検出回路５１がプルダウン動作中に、別のイベントが非活性状態となり、ある非活性検出回路５２がプリチャージ動作を行うことにより、貫通電流が発生する。そこで、第２２の実施形態では、貫通電流の発生を抑制した統合素子を提供する。
【０１２７】
図５１は、本実施形態に係る統合素子の回路構成を示す。本実施形態に係る統合素子５０Ｂは、活性検出回路５１、遅延発生回路５５およびプリチャージ回路５６を備えている。
【０１２８】
遅延発生回路５５は、直列に接続されたＰ型トランジスタ５５０１、および第１および第２のスイッチ回路としてのＮ型トランジスタ５５０２および５５０３を備えている。ここでは、遅延発生回路５５は、イベントｅｖ［ｊ］に対応したものとして説明する。Ｐ型トランジスタ５５０１およびＮ型トランジスタ５５０２のゲートにはイベントｅｖ［ｊ］が与えられる。Ｎ型トランジスタ５５０３のゲートはダイナミックノードｄｎに接続されている。また、Ｎ型トランジスタ５５０３に並列に複数のスイッチ回路としての複数のＮ型トランジスタ５５０４が接続されている。これらＮ型トランジスタ５５０４のそれぞれのゲートには、イベントｅｖ［ｊ］以外のイベントが与えられる。そして、遅延発生回路５５は、Ｐ型トランジスタ５５０１およびＮ型トランジスタ５５０３の接続点からイベントとは正負逆論理の遅延イベントを出力する。この構成によると、遅延イベントは、イベントｅｖ［ｊ］以外のイベントが発生していない場合には、イベントｅｖ［ｊ］を受けてから、ダイナミックノードｄｎの電圧レベルがＮ型トランジスタ５５０３の閾値レベルに達してＮ型トランジスタ３１２２がターンオンするまでの間だけ遅延して発生する。一方、イベントｅｖ［ｊ］以外にいずれかのイベントが発生している場合には、遅延発生回路５５は、イベントｅｖ［ｊ］を受けると即座に遅延イベントを発生させる。なお、遅延イベントの電圧レベルを維持するためのレベルキーパーや、イベントを受けたとき、当該電圧レベルを初期化するキーパープルダウン制御回路などを適宜設けてもよい。
【０１２９】
プリチャージ回路５６は、直列に接続されたＰ型トランジスタ５６０１および５６０２を備えている。Ｐ型トランジスタ５６０１のゲートにはイベントｅｖ［ｊ］が与えられる。また、Ｐ型トランジスタ５６０２のゲートには遅延イベントの反転が与えられる。
【０１３０】
活性化検出回路５１は、単体のＮ型トランジスタ５１０１で構成され、ダイナミックノードｄｎに対するプルダウン回路として動作する。
【０１３１】
次に、本実施形態に係る統合素子の動作について、図５２のタイミングチャートを参照しながら説明する。ここで、時刻ｔ１以前において、イベントｅｖ［ｊ］およびｅｖ［ｋ］が活性状態にあるとする。時刻ｔ１にイベントｅｖ［ｊ］が非活性化（ここではＬｏレベル）したとき、プリチャージ回路５６はダイナミックノードｄｎのプリチャージを開始しようとするが、遅延反転イベントｄｎｅｖ［ｊ］がすぐさま活性化（ここではＬｏレベル）するため、プリチャージは行われない。そして、時刻ｔ２にイベントｅｖ［ｋ］が非活性化（ここではＬｏレベル）したとき、統合素子に入力されるすべてのイベントが非活性となり、遅延反転イベントｅｖ［ｋ］が活性化する時刻ｔ３までプリチャージが行われる。こうして、ダイナミックノードｄｎは元のＨｉレベルに戻る。
【０１３２】
以上、本実施形態によると、統合素子に関して、貫通電流の発生を防ぎつつ、動作条件に応じたプリチャージ動作が実現される。
【０１３３】
（第２３の実施形態）
統合素子と評価素子との対応関係をどのようにするかによって回路全体の活性化率が左右される。また、どのような対応関係が活性化率を削減できるかについては回路構成に依存する。次に、並列加算器（Parallel Prefix Adder）に関して、本発明に係る論理回路を適用して活性化率を削減する構成について説明する。
【０１３４】
並列加算器では、半加算値（Half Sum）とキャリー（Carry）とに分離して加算を行い、さらに、キャリーを生成（Generate）と伝播（Propagate）とに分解してそれぞれ計算し、最後にキャリーと半加算値を加算して加算結果を得る。特に、キャリー計算について４ビットごとに計算する形態をＲａｄｉｘ−４並列加算器と呼ぶ。
【０１３５】
図５３は、第２３の実施形態に係るＲａｄｉｘ−４並列加算器の構成を示す。本実施形態に係る並列加算器は、キャリー生成信号（Ｇ）、キャリー伝播信号（Ｐ）、半加算信号（ＨＳ）、加算信号（ＳＵＭ）の生成および計算を行う評価素子１０１０、各信号をバッファリングするだけの評価素子１０２０、値を保持する記憶素子１０３０、および各素子を繋ぐ信号経路１０４０から構成される。図５３において、たとえば、１段目のキャリー生成信号および伝播信号の計算（Ｐ／Ｇ計算）を行う評価素子１０１０ａは、ビット３１〜２８に関するＰ／Ｇ計算を行うことを表す。また、２段目のＰ／Ｇ計算を行う評価素子１０１０ｂは、１段目における評価素子１０１０ａを含む４つの評価素子１０１０の出力からビット３１〜１６に関するＰ／Ｇ計算を行うことを表す。
【０１３６】
さらに、本実施形態に係る並列加算器では、キャリー計算についてはイベント駆動型の評価素子を使用し、加算信号の計算を行う評価素子１０１０については一般的なＣＭＯＳ回路を用いるものとする。図５４は、本実施形態に係る並列加算器のイベントネットワークの構成を示す。本実施形態に係る並列加算器のイベントネットワークは、伝搬素子２０、統合素子５０および各素子を繋ぐイベント信号経路１０５０から構成される。また、本実施形態に係る並列加算器は、８個の４ビットレジスタ１０６０を備えている。各レジスタ１０６０は、図４６に示した評価素子３０Ｅで構成される。各レジスタ１０６０の各ビットの値は図４６に示した記憶回路１５１が記憶している。また、各レジスタ１０６０における統合素子５０は、４ビットのうちいずれかのビットの値が変化したときイベントを発生させる。これにより、１段目の各評価素子１０１０のデータが確定する前に、これら評価素子１０１０にイベントを供給することができる。
【０１３７】
また、図５３に示したように、評価素子１０１０ａを含む４つの評価素子１０１０からデータを受ける評価素子１０１０ｂに対応して統合素子５０を設け、データ信号経路とイベント信号経路とが同じトポロジとなるようにする。すなわち、Ｐ／Ｇ計算を行う評価素子１０１０に入力されるキャリー生成信号またはキャリー伝播信号を計算する評価素子１０１０に入力されるイベントを統合素子５０によって統合し、この統合した新たなイベントを当該Ｐ／Ｇ計算を行う評価素子１０１０に与えるようにする。これにより、各評価素子１０１０の活性化率が削減される。
【０１３８】
以上、本実施形態に係る並列加算器によると、ゲート遅延およびクロック負荷を削減しつつ評価素子の活性化率を削減することができる。これにより、ダイナミック回路特有の電力増加要因が削減される。
【０１３９】
（本発明に係る論理回路のレイアウト）
本発明に係るイベント駆動型論理回路は、図４などに示したようにＮ型トランジスタで評価論理回路が構成される。したがって、本発明に係る論理回路をレイアウトするにあたって、Ｐ型およびＮ型トランジスタの数が同じことを前提とするＣＭＯＳセルのレイアウト方法をそのまま適用したのではゲート電極長が長くなりセルの入力容量が大きくなってしまうという不都合な点があるため、イベント駆動型論理回路に最適なレイアウト方法を適用することが望ましい。以下、イベント駆動型論理回路に好適なセルレイアウトについて説明する。
【０１４０】
図５５は、図４３に示した評価素子を構成するトランジスタのレイアウトを示す。評価論理回路３０５を構成するＮ型トランジスタＴｒ１とレプリカ回路３１２４を構成するＮ型トランジスタＴｒ２とは対構成され、一のゲート電極ＧＴで接続されている。そして、これらトランジスタＴｒ１およびＴｒ２は、Ｐｃｈ領域とＮｃｈ領域との境界に対して垂直方向に延びるようにレイアウトされている。トランジスタＴｒ１およびＴｒ２の間のゲート電極上には入力端子ＩＮが設けられている。
【０１４１】
このようなレイアウトによると、トランジスタＴｒ１およびＴｒ２を接続するゲート電極長が最短となり、ゲート入力容量が削減される。これにより、論理回路の動作の高速化および低消費電力化が実現される。また、入力端子ＩＮをトランジスタＴｒ１およびＴｒ２の間に設けることにより、入力端子ＩＮからトランジスタＴｒ１およびＴｒ２のいずれに対してもゲート電極長が最小化される。入力端子からトランジスタまでの距離が短い方がトランジスタは速く動作するため、上記のレイアウトにより、論理回路がより高速に動作するようになる。
【０１４２】
ところで、本発明に係るイベント駆動型論理回路では、まずイベントを受けてから所定のノードのプリチャージを行い、次にデータを評価して評価論理成立時にはディスチャージを行う。したがって、プリチャージのトリガーとなるイベントは、データよりも早く評価素子に到着することが好ましい。また、イベントよりも先にデータの評価が行われた場合、プリチャージ時に貫通電流が発生してしまうことはすでに説明したとおりである。そこで、イベント駆動型論理回路では、伝搬素子を評価素子よりもデータの入力側、すなわち、信号源に近い側に配置して、イベント入力に係る配線長を少しでも短くすることが好ましい。
【０１４３】
図５６は、本発明に係るイベント駆動型論理回路のレイアウトを示す。伝搬素子２０は、前段の伝搬素子２０または図示しないイベント発生器からのイベントを入力端子ＩＮに受け、出力端子ＯＵＴから次段の伝搬素子２０にイベントを出力する。評価素子３０は、前段の伝搬素子２０または図示しないイベント発生器からのイベントを入力端子ＩＮｅに受け、また、前段の評価素子３０または図示しない信号源からのデータを入力端子ＩＮｄに受け、出力端子ＯＵＴｄから次段の評価素子３０にデータを出力する。このように、伝搬素子２０を、この伝搬素子２０からイベントを受ける評価素子３０よりも信号源に近い側にレイアウトすることにより、評価素子３０へのイベント入力に係る信号経路が短くなり、より早く評価素子３０にイベントが入力されるようになる。これにより、貫通電流の発生が抑制され、論理回路全体としての消費電力が低減する。
【０１４４】
（本発明の応用形態）
以下、本発明に係る論理回路の応用形態についていくつか例示する。図５７は、本発明に係る論理回路を備えた通信装置の概観を示す。携帯電話５００は、ベースバンドＬＳＩ５０１およびアプリケーションＬＳＩ５０２を備えている。ベースバンドＬＳＩ５０１およびアプリケーションＬＳＩ５０２は、本発明に係る論理回路を有する半導体集積回路である。本発明に係る論理回路は従来よりも少ない消費電力で動作可能であるため、ベースバンドＬＳＩ５０１およびアプリケーションＬＳＩ５０２ならびにこれらを備えた携帯電話５００についてもまた低電力動作が可能となる。さらに、携帯電話５００が備えている半導体集積回路であってベースバンドＬＳＩ５０１およびアプリケーションＬＳＩ５０２以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る論理回路とすることによって、上記と同様の効果を得ることができる。
【０１４５】
なお、本発明に係る論理回路を備えた通信装置は、携帯電話に限定されるべきではなく、これ以外にも、たとえば、通信システムにおける送信機・受信機やデータ伝送を行うモデム装置などを含むものである。すなわち、本発明によって、有線・無線や光通信・電気通信の別を問わず、また、デジタル方式・アナログ方式の別を問わず、あらゆる通信装置について消費電力低減の効果を得ることができる。
【０１４６】
図５８は、本発明に係る論理回路を備えた情報再生装置の概観を示す。光ディスク装置５１０は、光ディスクから読み取った信号を処理するメディア信号処理ＬＳＩ５１１と、その信号の誤り訂正や光ピックアップのサーボ制御を行う誤り訂正・サーボ処理ＬＳＩ５１２とを備えている。そして、メディア信号処理ＬＳＩ５１１および誤り訂正・サーボ処理ＬＳＩ５１２は、本発明に係る論理回路を有する半導体集積回路である。本発明に係る順序回路は従来よりも少ない消費電力で動作可能であるため、メディア信号処理ＬＳＩ５１１および誤り訂正・サーボ処理ＬＳＩ５１２ならびにこれらを備えた光ディスク装置５１０もまた低電力動作が可能となる。さらに、光ディスク装置５１０が備えている半導体集積回路であってメディア信号処理ＬＳＩ５１１および誤り訂正・サーボ処理ＬＳＩ５１２以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る論理回路とすることによって、上記と同様の効果を得ることができる。
【０１４７】
なお、本発明に係る論理回路を備えた情報再生装置は、光ディスク装置に限定されるべきではなく、これ以外にも、たとえば、磁気ディスクを内蔵した画像録画再生装置や半導体メモリを媒体とした情報記録再生装置などを含むものである。すなわち、本発明によって、情報が記録されたメディアの別を問わず、あらゆる情報再生装置（情報記録機能を含んでいてもよい）について消費電力低減の効果を得ることができる。
【０１４８】
図５９は、本発明に係る論理回路を備えた画像表示装置の概観を示す。テレビジョン受像機５２０は、画像信号や音声信号を処理する画像・音声処理ＬＳＩ５２１と、表示画面やスピーカなどのデバイスを制御するディスプレイ・音源制御ＬＳＩ５２２とを備えている。そして、画像・音声処理ＬＳＩ５２１およびディスプレイ・音源制御ＬＳＩ５２２は、本発明に係る論理回路を有する半導体集積回路である。本発明に係る論理回路は従来よりも少ない消費電力で動作可能であるため、画像・音声処理ＬＳＩ５２１およびディスプレイ・音源制御ＬＳＩ５２２ならびにこれらを備えたテレビジョン受像機５２０もまた低電力動作が可能となる。さらに、テレビジョン受像機５２０が備えている半導体集積回路であって画像・音声処理ＬＳＩ５２１およびディスプレイ・音源制御ＬＳＩ５２２以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る論理回路とすることによって、上記と同様の効果を得ることができる。
【０１４９】
なお、本発明に係る論理回路を備えた画像表示装置は、テレビジョン受像機に限定されるべきではなく、これ以外にも、たとえば、電気通信回線を通じて配信されるストリーミングデータを表示する装置をも含むものである。すなわち、本発明によって、情報の伝送方法の別を問わず、あらゆる画像表示装置について消費電力低減の効果を得ることができる。
【０１５０】
図６０は、本発明に係る論理回路を備えた電子装置の概観を示す。デジタルカメラ５３０は、本発明に係る論理回路を有する半導体集積回路である信号処理ＬＳＩ５３１を備えている。本発明に係る論理回路は従来よりも少ない消費電力で動作可能であるため、信号処理ＬＳＩ５３１およびこれを備えたデジタルカメラ５３０もまた低電力動作が可能となる。さらに、デジタルカメラ５３０が備えている半導体集積回路であって信号処理ＬＳＩ５３１以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る論理回路とすることによって、上記と同様の効果を得ることができる。
【０１５１】
なお、本発明に係る論理回路を備えた電子装置は、デジタルカメラに限定されるべきではなく、これ以外にも、たとえば、各種センサ機器や電子計算機など、およそ半導体集積回路を備えた装置全般を含むものである。そして、本発明によって、電子装置全般について消費電力低減の効果を得ることができる。
【０１５２】
図６１は、本発明の論理回路を備えた電子制御装置およびその電子制御装置を備えた移動体の概観を示す。自動車５４０は、電子制御装置５５０を備えている。電子制御装置５５０は、本発明に係る論理回路を有する半導体集積回路であって、自動車５４０のエンジンやトランスミッションなどを制御するエンジン・トランスミッション制御ＬＳＩ５５１を備えている。また、自動車５４０は、ナビゲーション装置５４１を備えている。ナビゲーション装置５４１もまた電子制御装置５５０と同様に、本発明に係る論理回路有する半導体集積回路であるナビゲーション用ＬＳＩ５４２を備えている。
【０１５３】
本発明に係る順序回路は従来よりも少ない消費電力で動作可能であるため、エンジン・トランスミッション制御ＬＳＩ５５１およびこれを備えた電子制御装置５４０もまた低電力動作が可能となる。同様に、ナビゲーションＬＳＩ５４２およびこれを備えたナビゲーション装置５４１もまた低電力動作が可能となる。さらに、電子制御装置５５０が備えている半導体集積回路であってエンジン・トランスミッション制御ＬＳＩ５５１以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る論理回路とすることによって、上記と同様の効果を得ることができる。ナビゲーション装置５４１についても同様のことが言える。そして、電子制御装置５５０の低消費電力化によって、自動車５４０における消費電力も低減することができる。
【０１５４】
なお、本発明に係る論理回路を備えた電子制御装置は、上記のエンジンやトランスミッションを制御するものに限定されるべきではなく、これ以外にも、たとえば、モータ制御装置など、およそ半導体集積回路を備え、動力源を制御する装置全般を含むものである。そして、本発明によって、そのような電子制御装置について消費電力低減の効果を得ることができる。
【０１５５】
また、本発明に係る論理回路を備えた移動体は、自動車に限定されるべきではなく、これ以外にも、たとえば、列車や飛行機など、およそ動力源であるエンジンやモータなどを制御する電子制御装置を備えたもの全般を含むものである。そして、本発明によって、そのような移動体について消費電力低減の効果を得ることができる。
【産業上の利用可能性】
【０１５６】
本発明に係る論理回路は、その入力負荷および活性化率がいずれも低いため、高速かつ低消費電力動作が要求される用途への適用が可能である。
【図面の簡単な説明】
【０１５７】
【図１】本発明に係る論理回路の概念図である。
【図２】本発明に係る論理回路をダイナミック回路に拡張した場合の概念図である。
【図３】第１の実施形態に係る論理回路の概略構成図である。
【図４】第２の実施形態に係る評価素子の回路構成図である。
【図５】図４に示した評価素子のタイミングチャートである。
【図６】第３の実施形態に係る論理回路の概略構成図である。
【図７】第３の実施形態に係る評価素子の回路構成図である。
【図８】図７に示した評価素子のタイミングチャートである。
【図９】図４に示した評価素子のタイミングチャートである。
【図１０】図８に示した評価素子のタイミングチャートである。
【図１１】第４の実施形態に係る評価素子の回路構成図である。
【図１２】図１１に示した評価素子のタイミングチャートである。
【図１３】第５の実施形態に係る論理回路の概略構成図である。
【図１４】本発明に係る論理回路の最大遅延分布図である。
【図１５】第６の実施形態に係る論理回路の概略構成図である。
【図１６】本発明に係る論理回路の遅延分布図である。
【図１７】第７の実施形態に係る評価素子および伝搬素子の回路構成図である。
【図１８】本発明に係る論理回路の遅延分布図である。
【図１９】第８の実施形態に係る論理回路の概略構成図である。
【図２０】第９の実施形態に係る論理回路の概略構成図である。
【図２１】図２０に示した評価素子のライブラリモデルを概念図である。
【図２２】評価素子が不要な動作を起こすおそれのある論理回路の概略構成図である。
【図２３】第１０の実施形態に係る論理回路の概略構成図である。
【図２４】第１１の実施形態に係る論理回路の概略構成図である。
【図２５】図２４に示した論理回路のタイミングチャートである。
【図２６】第１２の実施形態に係る論理回路の概略構成図である。
【図２７】第１３の実施形態に係る論理回路の概略構成図である。
【図２８】図２７においてイベントが先着する部分に属する評価素子の回路構成図である。
【図２９】図２７に示した論理回路のタイミングチャートである。
【図３０】第１４の実施形態に係る論理回路の概略構成図である。
【図３１】図３０に示した評価記憶素子の回路構成図である。
【図３２】図３０に示した評価記憶素子のタイミングチャートである。
【図３３】第１５の実施形態に係る論理回路の概略構成図である。
【図３４】図３３に示した評価記憶素子の回路構成図である。
【図３５】図３３に示した評価記憶素子のタイミングチャートである。
【図３６】第１６の実施形態に係る論理回路の概略構成図である。
【図３７】図３６に示した論理回路のタイミングチャートである。
【図３８】第１７の実施形態に係る評価素子の回路構成図である。
【図３９】図３８に示した評価素子のタイミングチャートである。
【図４０】第１７の実施形態に係る論理回路の概略構成図である。
【図４１】第１８の実施形態に係る評価素子の回路構成図である。
【図４２】図４１に示した評価素子のタイミングチャートである。
【図４３】第１９の実施形態に係る評価素子の回路構成図である。
【図４４】図４３に示した評価素子のタイミングチャートである。
【図４５】第２０の実施形態に係る論理回路の概略構成図である。
【図４６】図４５に示したビット変化検出回路およびビット値評価回路の回路構成図である。
【図４７】図４５に示した論理回路を用いて構成されたレジスタの構成図である。
【図４８】図４６に示した論理回路のタイミングチャートである。
【図４９】第２１の実施形態に係る統合素子の回路構成図である。
【図５０】図４９に示した統合素子のタイミングチャートである。
【図５１】第２２の実施形態に係る統合素子の回路構成図である。
【図５２】図５１に示した統合素子のタイミングチャートである。
【図５３】第２３の実施形態に係るＲａｄｉｘ−４並列加算器の構成図である。
【図５４】図５３に示した並列加算器のイベントネットワークの構成図である。
【図５５】図４３に示した評価素子を構成するトランジスタのレイアウト図である。
【図５６】イベント駆動型論理回路のレイアウト図である。
【図５７】本発明に係る論理回路を備えた通信装置の概観図である。
【図５８】本発明に係る論理回路を備えた情報再生装置の概観図である。
【図５９】本発明に係る論理回路を備えた画像表示装置の概観図である。
【図６０】本発明に係る論理回路を備えた電子装置の概観図である。
【図６１】本発明に係る論理回路を備えた電子制御装置およびその電子制御装置を備えた移動体の概観図である。
【図６２】ＣＭＯＳ回路の概念図である。
【図６３】ダイナミック回路の概念図である。
【符号の説明】
【０１５８】
１０，１０Ａ，１０Ｂ  イベント発生器
１５  ビット変化検出回路
１５１  記憶回路
１５２  評価論理回路（第１の評価論理回路）
１５３  評価論理回路（第２の評価論理回路）
１６  プリチャージ回路
２０  伝搬素子
３０，３０Ａ，３０Ｂ，３０Ｄ，３０Ｅ  評価素子
３０´  評価部
３０５  評価論理回路
３１２，３１２Ａ  遅延発生回路
３１２２  Ｎ型トランジスタ（第２のスイッチ回路）
３１２３  Ｎ型トランジスタ（第１のスイッチ回路）
３１２４  レプリカ回路
３１３  プリチャージ回路
３１  記憶素子
３３  ビット値評価回路
４０  評価制御器
４１  初期化制御器
５０，５０Ａ，５０Ｂ  統合素子
５１  活性検出回路
５２  非活性検出回路
５５  遅延発生回路
５５０２  Ｎ型トランジスタ（第１のスイッチ回路）
５５０３  Ｎ型トランジスタ（第２のスイッチ回路）
５５０４  Ｎ型トランジスタ（複数のスイッチ回路）
５６  プリチャージ回路
６０  イベント初期化回路
７０  テスト制御器
８０，８０Ａ  評価記憶素子
８１０，８１０Ａ  評価部
８２０  記憶部
１０６０  レジスタ
ｄｎ，ｄｎ１  ダイナミックノード（所定のノード）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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