(57)【要約】  【課題】ショートチャネル効果を防止してメモリ素子のしきい電圧の調整を容易にし、ストレージノード接合領域で発生する接合漏れ電流を減少させてメモリ素子のデータ保持時間を増大させることのできるメモリ素子及びその製造方法を提供すること。  【解決手段】凹部（６００）が形成された半導体基板（６１０）と、凹部内部の半導体基板の表面下部に形成された第１接合領域（６７０Ａ）と、凹部外部の半導体基板の表面下部に形成された複数の第２接合領域（６７０Ｂ）と、第１接合領域と第２接合領域との間の半導体基板の上に形成され、少なくとも一部分が凹部内部の半導体基板の上に形成されるゲート構造（６５５）と、ゲート構造間の埋込により第１接合領域上に形成される第１コンタクトプラグ（６９０Ａ）と、ゲート構造間の埋込により第２接合領域上に形成される複数の第２コンタクトプラグ（６９０Ｂ）とを備えることを特徴とするメモリ素子を提供する。【選択図】      図６
2006041475.tif 000002
【特許請求の範囲】
【請求項１】
凹部が形成された半導体基板と、
前記凹部内部の前記半導体基板の表面下部に形成されたビットライン接合領域と、
前記凹部外部の前記半導体基板の表面下部に形成された複数のストレージノード接合領域と、
前記ビットライン接合領域と前記ストレージノード接合領域との間の前記半導体基板の上に形成され、少なくとも一部分が前記凹部内部の前記半導体基板の上に形成されるゲート構造とを備えることを特徴とするメモリ素子。
【請求項２】
前記ビットライン接合領域が、前記凹部内部の前記半導体基板の表面下部に形成され、前記凹部の側壁の前記半導体基板がチャネル領域の一部を構成することを特徴とする請求項1に記載のメモリ素子。
【請求項３】
前記凹部の対向する側壁の間隔が、前記凹部の底部へ行くほど狭くなるポジティブ傾斜形状を有することを特徴とする請求項１に記載のメモリ素子。
【請求項４】
前記凹部の側壁が、前記凹部の底面とほぼ垂直をなすことを特徴とする請求項１に記載のメモリ素子。
【請求項５】
前記ゲート構造、前記ビットライン接合領域及び前記ストレージノード接合領域が、前記凹部側壁の前記半導体基板の表面下部が前記チャネル領域の中央部分に位置するように形成されることを特徴とする請求項１に記載のメモリ素子。
【請求項６】
前記ゲート構造が、前記半導体基板上に順に積層されたゲート絶縁膜、ポリシリコン膜、金属膜及びマスク絶縁膜から構成されることを特徴とする請求項１に記載のメモリ素子。
【請求項７】
前記ゲート構造が、前記半導体基板上に順に積層されたゲート絶縁膜、平坦化されたポリシリコン膜、金属膜及びマスク絶縁膜から構成されることを特徴とする請求項１に記載のメモリ素子。
【請求項８】
前記ゲート絶縁膜がシリコン酸化膜であり、前記マスク絶縁膜がシリコン窒化膜であることを特徴とする請求項６または請求項７に記載のメモリ素子。
【請求項９】
凹部が形成された半導体基板と、
前記凹部内部の前記半導体基板の表面下部に形成された第１接合領域と、
前記凹部外部の前記半導体基板の表面下部に形成された複数の第２接合領域と、
前記第１接合領域と前記第２接合領域との間の前記半導体基板の上に形成され、少なくとも一部分が前記凹部内部の前記半導体基板の上に形成されるゲート構造と、
前記ゲート構造間の埋込により前記第１接合領域上に形成される第１コンタクトプラグと、
前記ゲート構造間の埋込により前記第２接合領域上に形成される複数の第２コンタクトプラグとを備えることを特徴とするメモリ素子。
【請求項１０】
前記第１接合領域が、前記凹部内部の前記半導体基板の表面下部に形成されて、前記凹部側壁の前記半導体基板がチャネル領域の一部を構成することを特徴とする請求項９に記載のメモリ素子。
【請求項１１】
前記凹部の対向する側壁の間隔が、前記凹部の底部へ行くほど狭くなるポジティブ傾斜形状を有することを特徴とする請求項９に記載のメモリ素子。
【請求項１２】
前記凹部の側壁が、前記凹部の底面とほぼ垂直をなすことを特徴とする請求項９に記載のメモリ素子。
【請求項１３】
前記ゲート構造、前記第１接合領域及び前記第２接合領域が、前記凹部側壁の前記半導体基板の表面下部が前記チャネル領域の中央部分に位置するように形成されることを特徴とする請求項９に記載のメモリ素子。
【請求項１４】
前記ゲート構造が、前記半導体基板上に順に積層されたゲート絶縁膜、ポリシリコン膜、金属膜及びマスク絶縁膜から構成されることを特徴とする請求項９に記載のメモリ素子。
【請求項１５】
前記ゲート構造が、前記半導体基板上に順に積層されたゲート絶縁膜、平坦化されたポリシリコン膜、金属膜及びマスク絶縁膜から構成されることを特徴とする請求項９に記載のメモリ素子。
【請求項１６】
前記ゲート絶縁膜がシリコン酸化膜であり、前記マスク絶縁膜がシリコン窒化膜であることを特徴とする請求項１４または請求項１５に記載のメモリ素子。
【請求項１７】
前記ゲート構造の各側壁に形成される絶縁膜スペーサをさらに備えることを特徴とする請求項９に記載のメモリ素子。
【請求項１８】
前記第１コンタクトプラグを介して前記第１接合領域に接続するビットラインと、
前記第２コンタクトプラグを介して前記第２接合領域に接続する複数のストレージノードとをさらに備えることを特徴とする請求項９に記載のメモリ素子。
【請求項１９】
半導体基板をエッチングして凹部を形成するステップと、
少なくとも一部分が前記凹部内部の前記半導体基板の上に形成されるゲート構造を形成するステップと、
前記凹部内部の前記半導体基板の表面下部に第１接合領域が形成され、前記凹部外部の前記半導体基板の表面下部に複数の第２接合領域が形成されるように前記ゲート構造をマスクとしてイオン注入を実施するステップと、
前記ゲート構造の各側壁に絶縁膜スペーサを形成するステップと、
前記第１接合領域上に第１コンタクトプラグを形成し、前記第２接合領域上に複数の第２コンタクトプラグを形成するステップとを含むことを特徴とするメモリ素子の製造方法。
【請求項２０】
前記ゲート構造を形成するステップが、
前記半導体基板上にゲート絶縁膜、ポリシリコン膜、金属膜及びマスク絶縁膜を順に積層するステップと、
積層された前記ゲート絶縁膜、前記ポリシリコン膜、前記金属膜及び前記マスク絶縁膜をゲートマスク及びエッチング工程によりパターンニングするステップとを含むことを特徴とする請求項１９に記載のメモリ素子の製造方法。
【請求項２１】
前記ゲート構造を形成するステップが、
前記半導体基板上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上にポリシリコン膜を形成するステップと、
前記ポリシリコン膜の上部を研磨して平坦なポリシリコン膜を得るステップと、
前記平坦なポリシリコン膜の上に金属膜を形成するステップと、
前記金属膜上にマスク絶縁膜を形成するステップと、
積層された前記ゲート絶縁膜、前記ポリシリコン膜、前記金属膜及び前記マスク絶縁膜をゲートマスク及びエッチング工程によりパターンニングするステップとを含むことを特徴とする請求項１９に記載のメモリ素子の製造方法。
【請求項２２】
前記第１コンタクトプラグ及び複数の前記第２コンタクトプラグを形成するステップが、
前記ゲート構造が形成された基板全体の構造上にコンタクトプラグ用導電膜を形成するステップと、
前記マスク絶縁膜が露出するように前記コンタクトプラグ用導電膜を化学的機械的研磨するステップとを含むことを特徴とする請求項１９に記載のメモリ素子の製造方法。
【請求項２３】
前記ゲート構造を形成するステップの後、且つ前記イオン注入を実施するステップの前に、ゲート再酸化工程を行うステップをさらに含むことを特徴とする請求項１９に記載のメモリ素子の製造方法。
【請求項２４】
前記第１接合領域及び前記第２接合領域が、各々ビットライン接合領域及びストレージノード接合領域として使用されることを特徴とする請求項１９に記載のメモリ素子の製造方法。
【請求項２５】
前記第１コンタクトプラグ及び複数の前記第２コンタクトプラグを形成するステップの後に、前記第１コンタクトプラグを介して前記第１接合領域に接続するビットラインを形成するステップと、
前記第２コンタクトプラグを介して前記第２接合領域に接続する複数のストレージノードを形成するステップとをさらに含むことを特徴とする請求項１９に記載のメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子及びその製造方法に関し、特に、データ保持時間を向上させることのできるメモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
技術発展にともなう半導体素子の集積度が増大するにしたがって、各パターンの大きさがますます小さくなる傾向にある。特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のようなメモリ素子は、高集積化によるセルトランジスタの縮小に比例して、ゲート電極の長さが 急激に縮小されており、このようなゲート電極の縮小により、セルトランジスタのボディーに及ぼす電界や電位に対するソース／ドレイン領域の影響が顕著となる。
【０００３】
図１は、従来技術に係るメモリ素子の構造を示す断面図である。
【０００４】
図１に示すように、半導体基板１１０に素子間隔離のための素子分離膜１２０を形成する。以後、ゲート絶縁膜１３０、第１ゲート導電膜１４０、第２ゲート導電膜１５０、及びマスク絶縁膜１６０を順に蒸着により形成した後、ゲートマスク及びエッチング工程により積層された薄膜をパターンニングして、ゲート構造１５５を形成する。
【０００５】
次に、不純物をイオン注入して複数のビットライン接合領域１７０Ａ及び複数のストレージノード接合領域１７０Ｂを形成した後、ゲート構造１５５の側面に絶縁膜スペーサ１７１を形成する。以後、ビットライン接合領域１７０Ａ及びストレージノード接合領域１７０Ｂと接続する複数のビットラインコンタクトプラグ１９０Ａ及び複数のストレージノードコンタクトプラグ１９０Ｂを形成する。ビットラインコンタクトプラグ１９０Ａにはビットライン（図示せず）を接続し、ストレージノードコンタクトプラグ１９０Ｂにはストレージノード（図示せず）を接続する。図１には１つのビットライン接合領域と１つのビットラインコンタクトプラグのみを示す。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来のメモリ素子では、ゲート電極の長さが短くなるにしたがって、チャネル領域がゲート電圧だけでなくソース／ドレイン領域の電界、電位分布の影響を大きく受けるようになるショートチャネル効果が発生する。そのため、しきい電圧が急激に低くなり、メモリ素子のしきい電圧の調節が難しくなるという問題点がある。
【０００７】
また、素子の集積度が増大するにしたがって、ビットライン接合領域１７０Ａ及びストレージノード接合領域１７０Ｂに高濃度のイオン注入が必要となる。しかし、このような過大なイオン注入により、セル領域においてストレージノード接合領域１７０Ｂのエッジ部分Ａの電界が非常に高くなる。そのため、接合部において接合漏れ電流が増大して、データ保持時間が減少する。すなわち、ＤＲＡＭ素子でのリフレッシュ特性が低下するという問題点がある。
【０００８】
本発明は、前記した従来技術の問題点を解決するためになされたものであり、その目的は、ストレージノード接合領域で発生する接合漏れ電流を減少させることによって、メモリ素子のデータ保持時間を増大させ得るメモリ素子及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明の一態様によると、凹部が形成された半導体基板と、前記凹部内部の前記半導体基板の表面下部に形成されたビットライン接合領域と、前記凹部外部の前記半導体基板の表面下部に形成された複数のストレージノード接合領域と、前記ビットライン接合領域と前記ストレージノード接合領域との間の前記半導体基板の上に形成され、少なくとも一部分が前記凹部内部の前記半導体基板の上に形成されるゲート構造とを備えることを特徴としている。
【００１０】
また、本発明の別の態様によると、凹部が形成された半導体基板と、前記凹部内部の前記半導体基板の表面下部に形成された第１接合領域と、前記凹部外部の前記半導体基板の表面下部に形成された複数の第２接合領域と、前記第１接合領域と前記第２接合領域との間の前記半導体基板の上に形成され、少なくとも一部分が前記凹部内部の前記半導体基板の上に形成されるゲート構造と、前記ゲート構造間の埋込により前記第１接合領域上に形成される第１コンタクトプラグと、前記ゲート構造間の埋込により前記第２接合領域上に形成される複数の第２コンタクトプラグとを備えることを特徴としている。
【００１１】
また、本発明のさらに別の態様によると、半導体基板をエッチングして凹部を形成するステップと、少なくとも一部分が前記凹部内部の前記半導体基板の上に形成されるゲート構造を形成するステップと、前記凹部内部の前記半導体基板の表面下部に第１接合領域が形成され、前記凹部外部の前記半導体基板の表面下部に複数の第２接合領域が形成されるように前記ゲート構造をマスクとしてイオン注入を実施するステップと、前記ゲート構造の各側壁に絶縁膜スペーサを形成するステップと、前記第１接合領域上に第１コンタクトプラグを形成し、前記第２接合領域上に複数の第２コンタクトプラグを形成するステップとを含むことを特徴としている。
【発明の効果】
【００１２】
本発明によれば、ビットライン接合領域の半導体基板に凹部を形成して凹部側壁がチャネルの一部になるようにすることにより、メモリセルトランジスタのチャネル長を増大させ、ストレージノード接合領域部に発生する漏れ電流を減少させて、メモリ素子のデータ保持時間を増大させることができる効果を奏する。
【００１３】
特に、本発明の第２、第３、第５及び第６の実施の形態によると、ゲートパターン工程におけるミスアライメントに対するマージンを改善することができる効果を奏する。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の最も好ましい実施の形態を添付した図面を参照して説明する。
【００１５】
図２は、本発明の第１の実施の形態に係るメモリ素子の構造を示す断面図である。
【００１６】
図２に示すように、素子分離膜２２０を形成した半導体基板２１０の所定領域に凹部２００が形成されている。凹部２００内部の半導体基板２１０の表面下部には第１接合領域２７０Ａが形成され、凹部２００外部の半導体基板２１０の表面下部には複数の第２接合領域２７０Ｂが形成されている。複数の第１接合領域２７０Ａが形成されているが、１つの第１接合領域２７０Ａのみを図示する。
【００１７】
第１接合領域２７０Ａと第２接合領域２７０Ｂとの間の半導体基板２１０の上部にゲート構造２５５が形成され、ゲート構造２５５の少なくとも一部分が凹部２００の内部に形成されている。ここで、凹部２００の内部に一部が形成されているゲート構造２５５は、ゲート絶縁膜２３０、窪みがあるポリシリコン膜２４０、窪みがある金属膜２５０及びマスク絶縁膜２６０から形成されている。
【００１８】
ゲート構造２５５の各側壁に絶縁膜スペーサ２７１が形成されている。凹部２００内部に形成された各ゲート構造２５５間に形成された空間が埋め込まれて、第１接合領域２７０Ａ上に第１コンタクトプラグ２９０Ａが形成されている。同様に、凹部２００外部に形成された各ゲート構造２５５間に形成された空間が埋め込まれて、各第２接合領域２７０Ｂ上に第２コンタクトプラグ２９０Ｂが形成されている。
【００１９】
ビットライン（図示せず）は、第１コンタクトプラグ２９０Ａを介して第１接合領域２７０Ａに接続され、ストレージノード（図示せず）は、第２コンタクトプラグ２９０Ｂを介して第２接合領域２７０Ｂに接続される。すなわち、第１コンタクトプラグ２９０Ａ及び第２コンタクトプラグ２９０Ｂはそれぞれ、ビットラインコンタクトプラグ及びストレージノードコンタクトプラグであり、第１接合領域２７０Ａ及び第２接合領域２７０Ｂはそれぞれ、ビットライン接合領域及びストレージノード接合領域である。
【００２０】
このように、本発明の第１の実施の形態に係るメモリ素子は、セルトランジスタのビットライン接合領域が凹部内部に形成され、ストレージノード接合領域が凹部外部に形成されている。そして、これらの間に複数のチャネルが構成される。したがって、少なくとも凹部の側壁がチャネルを構成するようになるため、セルトランジスタのチャネル長は長くなり、ストレージノード接合領域とチャネル領域との距離は、従来の構造よりさらに遠くなる。その結果、ストレージノード接合領域の漏れ電流を減少させて、メモリ素子のデータ保持時間を増大させることができる。
【００２１】
図３Ａ〜図３Ｆは、本発明の第１の実施の形態に係るメモリ素子の製造方法を説明する断面図である。ここで、図２と同じ構成要素には図２と同じ参照符号を付す。
【００２２】
まず、図３Ａに示すように、シリコン等からなる半導体基板２１０に素子分離膜２２０を形成する。
【００２３】
次に、図３Ｂに示すように、半導体基板２１０の所定領域を選択的にエッチングして凹部２００を形成する。ここで、凹部２００の深さＤは、素子のデザインルールによって決められるが、好ましくは約２０〜１５０ｎｍの範囲である。
【００２４】
次に、図３Ｃに示すように、シリコン酸化膜等から成るゲート絶縁膜２３０を形成し、半導体基板２１０上にポリシリコン膜２４０を蒸着により形成する。この時点で、ポリシリコン膜２４０は凹部２００と同様の窪みを有する。
【００２５】
次に、図３Ｄに示すように、金属又は金属シリサイドから成る金属膜２５０を形成する。この時点で、金属膜２５０はポリシリコン膜２４０と同様の窪みを有する。その後、金属膜２５０上にマスク絶縁膜２６０を蒸着により形成する。通常、マスク絶縁膜２６０にはシリコン窒化物を用いる。
【００２６】
次に、図３Ｅに示すように、ゲートマスク及びエッチング工程により積層された薄膜をパターンニングして、ゲート構造２５５を形成する。次いで、エッチング工程にともなう基板の損傷の修復とゲート絶縁膜の特性向上などを目的として、ゲート再酸化工程が実施され得る。その後、凹部２００下部の半導体基板２１０の表面下部に第１接合領域２７０Ａを形成し、且つ凹部外部の半導体基板２１０の表面下部に複数の第２接合領域２７０Ｂを形成するために、ゲート構造２５５をマスクとしてソース／ドレインイオン注入を実施する。
【００２７】
以後、図３Ｆに示すように、ゲート構造２５５の側壁に窒化物または酸化物から成る絶縁膜スペーサ２７１を形成する。絶縁膜スペーサ２７１が形成された基板全面にコンタクトプラグ用導電膜（図示せず）を蒸着により形成し、マスク絶縁膜２６０が露出するまでコンタクトプラグ用導電膜を化学的機械的研磨（ＣＭＰ）工程により除去する。ＣＭＰ工程後、第１接合領域２７０Ａ上に第１コンタクトプラグ２９０Ａを、各第２接合領域２７０Ｂ上に第２コンタクトプラグ２９０Ｂを形成する。１つの第１接合領域２７０Ａ及び第１コンタクトプラグ２９０Ａのみが図示されているが、複数の第１接合領域２７０Ａ及び第１コンタクトプラグ２９０Ａを形成する。
【００２８】
最後に、第１コンタクトプラグ２９０Ａを介して第１接合領域２７０Ａに接続するビットライン（図示せず）を形成し、第２コンタクトプラグ２９０Ｂを介して第２接合領域２７０Ｂに接続するストレージノードライン（図示せず）を形成する。一方、第１接合領域２７０Ａ及び第２接合領域２７０Ｂには、第１コンタクトプラグ２９０Ａ及び第２コンタクトプラグ２９０Ｂなしにビットライン及びストレージノードラインをそれぞれ接続することができる。
【００２９】
本発明の第１の実施の形態では、ビットラインが接合する第１接合領域２７０Ａを、凹部２００内部の半導体基板２１０の表面下部に形成し、凹部の側壁部分がセルトランジスタのチャネルの一部を構成するようになる。
【００３０】
図４は、本発明の第２の実施の形態に係るメモリ素子の構造を示す断面図である。
【００３１】
第２の実施の形態に係るメモリ素子の構造は、図２に示す第１の実施の形態と同様であるが、第２実施の形態では、凹部３００の側壁Ｂが凹部３００の底面とほぼ垂直をなし、凹部側壁Ｂ部分の半導体基板の表面下部がチャネル領域の中央部分を構成するように、ゲート構造３５５、第１接合領域３７０Ａ及び第２接合領域３７０Ｂが位置している。
【００３２】
図５は、本発明の第３の実施の形態に係るメモリ素子の構造を示す断面図である。
【００３３】
第３の実施の形態に係るメモリ素子の構造は、図２に示す第１の実施の形態と同様であるが、第３の実施の形態では、凹部４００の対向する側壁Ｃの間隔が凹部の底部へ行くほど狭くなるポジティブ傾斜形状を有する。
【００３４】
図６は、本発明の第４の実施の形態に係るメモリ素子の構造を示す断面図である。
【００３５】
図６に示すように、素子分離膜６２０が形成された半導体基板６１０の所定領域に凹部６００が形成されている。凹部６００内部の半導体基板６１０の表面下部には第１接合領域６７０Ａが形成され、凹部５００外部の半導体基板６１０の表面下部には複数の第２接合領域６７０Ｂが形成されている。複数の第１接合領域６７０Ａが形成されているが、１つの第１接合領域６７０Ａのみを図示する。
【００３６】
第１接合領域６７０Ａと第２接合領域６７０Ｂとの間の半導体基板６１０の上にゲート構造６５５が形成され、ゲート構造６５５の少なくとも一部分が凹部６００の内部に形成されている。ゲート構造６５５の各側壁に絶縁膜スペーサ６７１が形成されている。凹部６００内部に形成された各ゲート構造６５５間に形成された空間を埋め込み、第１接合領域６７０Ａ上に第１コンタクトプラグ６９０Ａが形成されている。同様に、凹部６００外部に形成された各ゲート構造６５５間に形成された空間を埋め込み、各第２接合領域６７０Ｂ上に複数の第２コンタクトプラグ６９０Ｂが形成されている。
【００３７】
ビットライン（図示せず）は、第１コンタクトプラグ６９０Ａを介して第１接合領域６７０Ａに接続され、ストレージノード（図示せず）は第２コンタクトプラグ６９０Ｂを介して第２接合領域６７０Ｂに接続される。すなわち、第１コンタクトプラグ６９０Ａ及び第２コンタクトプラグ６９０Ｂはそれぞれ、ビットラインコンタクトプラグ及びストレージノードコンタクトプラグであり、第１接合領域６７０Ａ及び第２接合領域６７０Ｂはそれぞれ、ビットライン接合領域及びストレージノード接合領域である。
【００３８】
このように、本発明の第４の実施の形態に係るメモリ素子は、セルトランジスタのビットライン接合領域が凹部内部に形成され、ストレージノード接合領域が凹部外部に形成されている。そして、これらの間に複数のチャネルが構成される。したがって、少なくとも凹部の側壁がチャネルを構成するようになるため、セルトランジスタのチャネル長は長くなり、ストレージノード接合領域とチャネル領域との距離は従来の構造より遠くなる。その結果、ストレージノード接合領域の漏れ電流を減少させて、メモリ素子のデータ保持時間を増大させることができる。
【００３９】
図７Ａ〜図７Ｇは、本発明の第４の実施の形態に係るメモリ素子の製造方法を説明する断面図である。ここで、図６と同じ構成要素には図６と同じ参照符号を付して説明する。
【００４０】
まず、図７Ａに示すように、シリコン等からなる半導体基板６１０に素子分離膜６２０を形成する。
【００４１】
次に、図７Ｂに示すように、半導体基板６１０の所定領域を選択的にエッチングして凹部６００を形成する。ここで、凹部６００の深さＤは素子のデザインルールによって決められるが、好ましくは約２０〜１５０ｎｍの範囲である。
【００４２】
次に、図７Ｃに示すように、シリコン酸化膜等から成るゲート絶縁膜６３０を形成し、半導体基板６１０上にポリシリコン膜６４０を蒸着により形成する。この場合、形成するポリシリコン膜６４０は、約１０００ｎｍ（約１０、０００Å）またはそれより小さな厚さを有することが好ましい。この時点で、ポリシリコン膜６４０は凹部６００と同様の窪みを有する。つまり、ポリシリコン膜６４０の上部には、その下部の半導体基板６１０に形成された窪みがそのまま保持されるようになる。このようなポリシリコン膜６４０上の窪みは、その上に金属膜６５０を蒸着により形成した場合、ポリシリコン膜６４０の窪みに対応して金属膜６５０の上部にも窪みを発生させる。
【００４３】
しかし、金属膜６５０に形成される凹部には、金属固有の特性によってボイド（ｖｏｉｄ）が発生し、このようなボイドには後続するエッチング工程により発生するポリマーなどが侵入して、後続するエッチング工程を妨害するという問題がある。
【００４４】
したがって、本発明に係る第４の実施の形態では、このような問題を解決するために、図７Ｄに示すように、金属膜６５０をポリシリコン膜６４０上に蒸着する前に化学的機械的研磨（ＣＭＰ）工程により、ポリシリコン膜６４０上に形成された窪みを予め除去し、ポリシリコン膜６４０の上部を平坦にする。この場合、平坦化されたポリシリコン膜を６４０Ａとする。このようなＣＭＰ工程で利用される研磨パッドは、ポリマー系高分子物質であり、研磨粒子の平均粒度は約１０ｎｍ〜１０００ｎｍの範囲のものが好ましい。また、研磨パッドの表面は、気孔の直径が約１００μｍ以下である海綿体構造を有し、スラリー研磨粒子の濃度は約０．５重量％〜５重量％の範囲であることが好ましい。
【００４５】
次に、図７Ｅに示すように、平坦化されたポリシリコン膜６４０Ａの上に、金属又は金属シリサイドから成る金属膜６５０を形成する。この場合、金属膜６５０は、特にタングステンまたはタングステン化合物であることが好ましい。次いで、金属膜６５０上にマスク絶縁膜６６０を蒸着する。通常、マスク絶縁膜６６０にはシリコン窒化膜を用いる。
【００４６】
次に、図７Ｆに示すように、ゲートマスク及びエッチング工程により積層された薄膜をパターンニングして、ゲート構造６５５を形成する。次いで、エッチング工程にともなう基板の損傷の修復とゲート絶縁膜の特性向上などを目的として、ゲート再酸化工程が実施され得る。以後、凹部６００下部の半導体基板６１０の表面下部に第１接合領域６７０Ａを形成し、凹部６００外部の半導体基板６１０の表面下部に複数の第２接合領域６７０Ｂが形成されるように、ゲート構造６５５をマスクとしてソース／ドレインイオン注入を実施する。
【００４７】
以後、図７Ｇに示すように、ゲート構造６５５の側壁に窒化物または酸化物から成る絶縁膜スペーサ６７１を形成する。絶縁膜スペーサ６７１が形成された基板全面にコンタクトプラグ用導電膜（図示せず）を蒸着により形成し、マスク絶縁膜６６０が露出するまでコンタクトプラグ用導電膜を化学的機械的研磨（ＣＭＰ）工程により除去する。ＣＭＰ工程後、第１接合領域６７０Ａ上に第１コンタクトプラグ６９０Ａを、各第２接合領域６７０Ｂ上に第２コンタクトプラグ６９０Ｂを形成する。１つの第１接合領域６７０Ａ及び第１コンタクトプラグ６９０Ａのみが図示されているが、複数の第１接合領域６７０Ａ及び第１コンタクトプラグ６９０Ａを形成する。
【００４８】
最後に、第１コンタクトプラグ６９０Ａを介して第１接合領域６７０Ａに接続するビットライン（図示せず）を形成し、第２コンタクトプラグ６９０Ｂを介して第２接合領域６７０Ｂに接続するストレージノードライン（図示せず）を形成する。一方、第１接合領域６７０Ａ及び第２接合領域６７０Ｂには、第１コンタクトプラグ６９０Ａ及び第２コンタクトプラグ６９０Ｂなしにビットライン及びストレージノードラインをそれぞれ接続することができる。
【００４９】
本発明の第４の実施の形態では、ビットラインが接合する第１接合領域６７０Ａを、凹部６００内部の半導体基板６１０の表面下部に形成し、凹部の側壁部分がセルトランジスタのチャネルの一部を構成するようになる。
【００５０】
図８は、本発明の第５の実施の形態に係るメモリ素子の構造を示す断面図である。
【００５１】
第５の実施の形態に係るメモリ素子の構造は、図６に示す第４の実施の形態と同様であるが、第５の実施の形態では、凹部７００の側壁Ｂが凹部７００の底面とほぼ垂直をなし、凹部側壁Ｂ部分の半導体基板の表面下部がチャネル領域の中央部分を構成するように、ゲート構造７５５、第１接合領域７７０Ａ及び第２接合領域７７０Ｂが位置している。
【００５２】
図９は、本発明の第６の実施の形態に係るメモリ素子の構造を示す断面図である。
【００５３】
第６の実施の形態に係るメモリ素子の構造は、図６に示す第４の実施の形態と同様であるが、凹部８００の対向する側壁Ｃの間隔が凹部の底部へ行くほど狭くなるポジティブ傾斜形状を有する場合を示すものである。
【００５４】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５５】
【図１】従来技術に係るメモリ素子の構造を示す断面図である。
【図２】本発明の第１の実施の形態に係るメモリ素子の構造を示す断面図である。
【図３Ａ】本発明の第１の実施の形態に係るメモリ素子の製造方法を説明する断面図である。
【図３Ｂ】本発明の第１の実施の形態に係るメモリ素子の製造方法を説明する断面図である。
【図３Ｃ】本発明の第１の実施の形態に係るメモリ素子の製造方法を説明する断面図である。
【図３Ｄ】本発明の第１の実施の形態に係るメモリ素子の製造方法を説明する断面図である。
【図３Ｅ】本発明の第１の実施の形態に係るメモリ素子の製造方法を説明する断面図である。
【図３Ｆ】本発明の第１の実施の形態に係るメモリ素子の製造方法を説明する断面図である。
【図４】本発明の第２の実施の形態に係るメモリ素子の構造を示す断面図である。
【図５】本発明の第３の実施の形態に係るメモリ素子の構造を示す断面図である。
【図６】本発明の第４の実施の形態に係るメモリ素子の構造を示す断面図である。
【図７Ａ】本発明の第４の実施の形態に係るメモリ素子の製造方法を説明する断面図である。
【図７Ｂ】本発明の第４の実施の形態に係るメモリ素子の製造方法を説明する断面図である。
【図７Ｃ】本発明の第４の実施の形態に係るメモリ素子の製造方法を説明する断面図である。
【図７Ｄ】本発明の第４の実施の形態に係るメモリ素子の製造方法を説明する断面図である。
【図７Ｅ】本発明の第４の実施の形態に係るメモリ素子の製造方法を説明する断面図である。
【図７Ｆ】本発明の第４の実施の形態に係るメモリ素子の製造方法を説明する断面図である。
【図７Ｇ】本発明の第４の実施の形態に係るメモリ素子の製造方法を説明する断面図である。
【図８】本発明の第５の実施の形態に係るメモリ素子の構造を示す断面図である。
【図９】本発明の第６の実施の形態によって製造されたメモリ素子の構造を示す断面図である。
【符号の説明】
【００５６】
６１０      半導体基板
６２０      素子分離膜
６３０      ゲート絶縁膜
６４０      ポリシリコン膜
６４０Ａ    平坦化されたポリシリコン膜
６５０      金属膜
６５５      ゲート構造
６６０      マスク絶縁膜
６７０Ａ    第１接合領域
６７０Ｂ    第２接合領域
６７１      絶縁膜スペーサ
６９０Ａ    第１コンタクトプラグ
６９０Ｂ    第２コンタクトプラグ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
2006041475.tif 000008
【図３Ｅ】
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【図３Ｆ】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図８】
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【図９】
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