(57)【要約】【課題】  半導体記憶装置においてアレイ面積を増大させることなくアレイ内の短絡不良を検出して分離する。【解決手段】  複数のメモリセルを有するメモリマット（ＭＭ）内において、不良列救済単位（ＲＢＵ）ごとにローカルプリチャージ電圧伝達線（１３ｕ，１３ｌ）を配設する。各ローカルプリチャージ電圧伝達線に対して短絡検出回路（２０）を設ける。短絡検出回路は、電源投入時に対応のローカルプリチャージ電圧伝達線の電圧レベルを検出し、その検出結果に従ってメインプリチャージ電圧伝達線（１５ｕ、１５ｌ）と対応のローカルプリチャージ電圧伝達線と接続または分離する。【選択図】        図２
2006040345.tif 000002
【特許請求の範囲】
【請求項１】
内部電圧伝達線を伝達される内部電圧を受ける部分の不良を検出する不良検出回路であって、
電源投入に応答して、前記内部電圧伝達線の電圧レベルを検出する電圧レベル検出手段、および
前記電源投入に応答して動作可能とされ、動作時、前記電圧レベル検出手段の出力信号に応答して前記内部電圧伝達線への前記内部電圧の供給を制御する電圧制御回路を備える、不良検出回路。
【請求項２】
前記電源投入に応答して、前記内部電圧伝達線に電圧を供給するプリチャージ回路をさらに備える、請求項１記載の不良検出回路。
【請求項３】
前記プリチャージ回路は、前記内部電圧伝達線に伝達される電圧のレベルを変更する手段を含む、請求項２記載の不良検出回路。
【請求項４】
動作モードに応じて前記電圧レベル検出回路の活性化期間を変更する判定期間調整回路をさらに備える、請求項１記載の不良検出回路。
【請求項５】
前記電圧レベル検出回路は、レベル判定基準レベルを変更する手段を含む、請求項１記載の不良検出回路。
【請求項６】
内部電圧を伝達するメイン内部電圧線、
行列状に配列される複数のメモリセルを有するメモリアレイ、
前記メモリアレイの所定数の列ごとに配置されるローカル内部電圧線、
各列に配置され、スタンバイ時に対応の列のメモリセルに対応のローカル内部電圧線上の電圧を伝達する列プリチャージ回路、および
各前記ローカル内部電圧線に対応して設けられ、電源投入に応答して、対応のローカル内部電圧線の電圧レベルを検出し、該検出結果に従って、前記対応のローカル内部電圧線と前記メイン内部電圧線とを電気的に接続する検出判定回路を備える、半導体記憶装置。
【請求項７】
前記メモリアレイにおいて不良存在時、前記所定数の列単位で不良を救済する冗長救済回路をさらに備える、請求項６記載の半導体記憶装置。
【請求項８】
各前記ローカル内部電圧線に対応して配置され、各々が、前記電源投入に応答して対応のローカル内部電圧線にプリチャージ電圧を供給する内部電圧線プリチャージ回路をさらに備える、請求項６記載の半導体記憶装置。
【請求項９】
各前記内部電圧線プリチャージ回路は、前記対応のローカル内部電圧線に伝達されるプリチャージ電圧のレベルを変更する手段を含む、請求項８記載の半導体記憶装置。
【請求項１０】
動作モードに応じて前記検出判定回路の電圧レベル判定期間を変更する判定期間調整回路をさらに備える、請求項６記載の半導体記憶装置。
【請求項１１】
前記検出判定回路は、対応のローカル内部電圧線の電圧レベルの判定基準を変更する手段を含む、請求項６記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不良を検出するための回路に関し、特に、半導体記憶装置における短絡不良を検出するための不良検出回路の構成に関する。より特定的には、ビット線およびワード線の短絡不良における電流消費の発生を防止するための不良検出回路および該検出回路を備える半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置においては、アレイ内に複数のメモリセルが行列状に配列される。メモリセルアレイ内に不良が存在する場合、冗長メモリセルとの置換を行なって、不良の救済が行なわれる。この冗長置換による不良救済では、不良自体は修復されずにアレイ内に残存する。このようなアレイ内の不良の一例として、ビット線とワード線との間の短絡を考える。ワード線は、メモリセル行に対応して配置され、ビット線はメモリセル列に対応して配置される。ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）においては、スタンバイサイクル時、ビット線が所定レベルのプリチャージ電圧にプリチャージされる。したがって、このような短絡不良が生じた場合、ビット線プリチャージ電圧供給線からビット線、および短絡を介してワード線へ電流が流れ、ビット線プリチャージ電圧が低下する。ＤＲＡＭにおいては、ビット線プリチャージ電圧がメモリセルデータ読出時の参照電圧として利用される。したがって、参照電圧レベルが変動すると、正確なデータの読出を行なうことができなくなる。
【０００３】
また、ビット線プリチャージ電圧供給部から電流が、ビット線、および短絡を介して、ワード線に流れる。したがって、スタンバイサイクル時において、このリーク電流により消費電流が増大する。特に、超低スタンバイ電流が要求される携帯機器については、その仕様規格を満たすことができず、製品歩留りが低下するという問題が生じる。
【０００４】
このようなビット線とワード線との間の短絡によるリーク電流の問題を解決することを図る構成が、特許文献１（特開平８−１８０６９９号公報）に示されている。この特許文献１に示される構成においては、メモリアレイを、複数の列ブロックに分割する。不良救済は、列ブロック単位での冗長置換により行なう。これらの複数の列ブロックに共通に、プリチャージ電圧を伝達するメインプリチャージ電圧線が配設され、各列ブロックに対してローカルプリチャージ電圧線が配設される。各ローカルプリチャージ電圧線が、対応の列ブロックに対してプリチャージ電圧を供給する。これらのローカルプリチャージ電圧線は、それぞれ、ヒューズ素子を介してメインプリチャージ電圧線に結合される。
【０００５】
不良救済時においては、この不良を含む列ブロック（不良列ブロック）が、スペア列ブロックと置換される。この不良列ブロックに対して設けられるローカルプリチャージ電圧線は、対応のヒューズ素子が溶断されて、メインプリチャージ電圧線から分離される。
【０００６】
不良列ブロックのローカルプリチャージ電圧線をメインプリチャージ電圧線から分離することにより、メインプリチャージ電圧線から不良列ブロックへ電流が流れる経路は遮断される。不良列ブロックにおいてビット線とワード線との間の短絡が存在する場合においても、この短絡を介してのリーク電流は生じない。また、正常な他の列ブロックに対しては、対応のヒューズ素子が導通状態に維持され、対応のローカルプリチャージ電圧線がメインプリチャージ電圧線に結合されてプリチャージ電圧を供給される。これにより、プリチャージ電圧レベルの低下およびスタンバイサイクル時の消費電流の増大を抑制することを図る。
【０００７】
また、特許文献２（特開平５−５４６９３号公報）においては、ワード線とビット線との短絡による消費電流を低減することを目的として、不良列アドレス信号に基づいて、電源が供給されている間、この不良アドレスが指定する不良ビット線対と対応のビット線プリチャージ／イコライズ回路とをスイッチングゲートにより分離する。このスイッチング分離ゲートにより、ビット線プリチャージ／イコライズ回路からワード線／ビット線短絡部への電流経路が遮断され、消費電流を低減することを図る。
【特許文献１】特開平８−１８０６９９号公報
【特許文献２】特開平５−５４６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１に示される構成においては、各ローカルプリチャージ電圧線に対し、ヒューズ素子が設けられる。ローカルプリチャージ電圧線は、各列ブロックにおいて、ビット線と平行に配設され、各ビット線対に対して設けられたビット線プリチャージ／イコライズ回路にプリチャージ電圧を伝達する。したがって、このヒューズ素子を利用する場合、通常のトランジスタを利用するゲート回路よりもその占有面積が大きくなり、メモリアレイのレイアウト面積が増大するという問題が生じる。
【０００９】
また、ヒューズ素子は、溶断時、レーザなどのエネルギ線の照射により溶断するため、ヒューズ素子上層および下層には、回路および／または配線を配置することができない。したがって、このようなヒューズ素子の配置場所は、たとえばメモリアレイの端部などのアレイ周辺回路およびアレイ内回路の配置に影響を及ぼさない領域に限定され、回路レイアウトの自由度が低いという問題が生じる。
【００１０】
また、列ブロック単位で不良救済を行なう場合、列ブロックごとに、ローカルプリチャージ電圧線を配置し、それぞれに対してヒューズ素子を配置する必要がある。このヒューズ素子は、列選択線または列アドレス信号線と錯綜しないように配置することが要求される。例えば、列デコーダに対しては列アドレス線および列選択線が結合されるため、列選択信号を生成する列デコーダに隣接してヒューズ素子を配置する場合、そのレイアウトが極めて困難となる。このため、ヒューズ素子は、回路素子が配置されていないアレイ一方端に、列デコーダと対向して配置することが要求される。この構成においては、ローカルプリチャージ電圧線が列ブロック内を列方向に連続的に延在する。したがって、列選択が複数の行ブロックのうちの選択行ブロックに対して行われるブロック分割構成の場合、このローカルプリチャージ電圧線を各行ブロックに対応して分割することができず、全行ブロック共通に、１つの列ブロックを置換する必要が生じ、不良列救済効率が低いという問題が生じる。
【００１１】
また、特許文献２に示される構成においては、電源投入時、不良列アドレス信号に従って、不良列アドレス信号をデコードし、そのデコード結果に従って、不良列に対して設けられた冗長ラッチをセットして、ビット線プリチャージ／イコライズ回路と対応のビット線対とを分離している。したがって、この特許文献２に示される構成においては、電源投入時、この冗長ラッチ回路により、ビット線プリチャージ／イコライズ回路とビット線を分離するまでに、不良列アドレスの発生および不良列アドレスのデコード動作期間が必要となり、この動作は電源電圧が安定化した後に行うことが、正確なデコード動作のために必要となる。このデコード動作完了までの期間、ビット線プリチャージ／イコライズ回路は対応のビット線と接続されている。この期間中に、ビット線プリチャージ／イコライズ回路に対するプリチャージ電圧は、ワード線とビット線との短絡を介して接地ノードへ放電される。従って、特許文献２に示される構成においては、不良列のビット線対とビット線プリチャージ／イコライズ回路との分離までに長時間を要し、電源投入後動作開始までの時間が長くなるという問題が生じる。また、この短絡によるリーク電流によりビット船プリチャージ電圧が目標電圧レベルに到達するまでの時間が長くなり、内部回路動作開始までの時間が長くなるという問題が生じる。
【００１２】
また、この特許文献２に示される構成においては、ビット線プリチャージ／イコライズ回路と対応のビット線対との分離は、プログラムされた不良列アドレスに基づいて行われる。この不良列アドレス情報をデコードする回路は、通常動作時に外部からの列アドレス信号をデコードする列デコーダとして用いられる。したがって、プログラムされた不良列アドレス情報と通常動作時の列アドレス信号とは同一構成のアドレス信号であることが要求される。従って、列デコーダからの列選択信号線が、メモリアレイ上にわたって延在して複数の行ブロックに共通に利用される構成の場合、不良列アドレス情報に行ブロック情報を含ませることができない。このため、各行ブロック単位または所定数の行ブロック単位で、不良救済を行なうことができず、不良救済効率が低いという問題が生じる。これを避けるために、不良列アドレスをデコードする不良列アドレスデコード回路を、各不良救済単位の行ブロックごとに配置することが考えられる。しかしながら、この場合、不良救済用のデコード回路が別途必要となり、デコーダの回路占有面積が増大し、応じてアレイレイアウト面積が増大する。
【００１３】
それゆえ、この発明の目的は、小占有面積で不良部のリーク電流を抑制することのできる配線自由度の高い不良検出回路を提供することである。
【００１４】
この発明の他の目的は、小占有面積で短絡不良救済を行なうことのできる不良救済効率の高い半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１５】
この発明に係る不良検出回路は、内部電圧線を伝達される内部電圧を受ける部分の不良を検出する不良検出回路であって、電源投入に応答して、この内部電圧線の電圧レベルを検出する電圧レベル検出手段と、電源投入に応答して動作可能とされ、動作時、電圧レベル検出手段の出力信号に応答して内部電圧線への内部電圧の供給を制御する電圧制御回路を備える。
【００１６】
この発明に係る半導体記憶装置は、内部電圧を伝達するメイン内部電圧線と、行列状に配列される複数のメモリセルを有するメモリアレイと、メモリアレイの所定数の列ごとに配置されるローカル内部電圧線と、各メモリセル列に対応して配置され、スタンバイ時に、対応の列のメモリセルに対応のローカル内部電圧線上の電圧を伝達する列プリチャージ回路と、ローカル内部電圧線に対応して設けられ、電源投入に応答して、対応のローカル内部電圧線の電圧レベルを検出し、該検出結果に従って、対応のローカル内部電圧線とメイン内部電圧線とを電気的に接続する判定回路とを備える。
【発明の効果】
【００１７】
この発明に係る不良検出回路においては、内部電圧線の電圧レベルを検出し、その検出結果に基づいて、内部電圧線への内部電圧の供給を制御している。したがって、この内部電圧線上の電圧を利用する回路部分において短絡不良が存在する場合、この内部電圧線への内部電圧の供給を停止することにより、短絡不良によるリーク電流を確実に防止することができる。また単に電圧レベル検出回路を用いており、ヒューズ素子による電流経路の遮断を行なうプログラムは必要とされず、トランジスタゲート回路を利用して、内部電圧線の電圧レベル制御を行なうことができ、回路占有面積を低減することができる。また、ヒューズ素子を用いていないため、配線の自由度が改善される。
【００１８】
また、この発明に係る半導体記憶装置においては、不良救済単位の列ブロックそれぞれに対応してローカル内部電圧線を設け、このローカル内部電圧線の電源投入時の電圧レベルを検出し、その検出結果に従って、メイン内部電圧線とローカル内部電圧線との接続を制御している。したがって、ローカル内部電圧線とメイン内部電圧線との間には、トランジスタを利用する回路が配置されるだけであり、ヒューズ素子が設けられず、配線および回路の配置の自由度が改善される。また、回路のレイアウト面積を低減することができる。これにより、ローカル内部電圧線を任意の位置で分割して電圧レベルの検出を行なうことができ、不良救済単位をさらに小さくすることができ、不良救済効率が改善される。
【発明を実施するための最良の形態】
【００１９】
［実施の形態１］
図１は、この発明に従う不良検出回路を備える半導体記憶装置の要部の構成を概略的に示す図である。図１において、メモリマットＭＭは、複数の行ブロックＲＢＵ０−ＲＢＵｍおよびＲＢＬ０−ＲＢＬｍに分割される。これらの行ブロックＲＢＵ０−ＲＢＵｍおよびＲＢＬ０−ＲＢＬｍそれぞれにおいて、メモリセルが行列状に配列される。これらの行ブロックＲＢＵ０−ＲＢＵｍおよびＲＢＬ０−ＲＢＬｍそれぞれにおいて、データを記憶するメモリセル（ノーマルセル）と、不良ノーマルセルを救済するスペアセルが配置される。
【００２０】
行ブロックＲＢＵ０−ＲＢＵｍおよびＲＢＬ０−ＲＢＬｍそれぞれに対応して、センスアンプ帯ＳＡＢＵ０−ＳＡＢＵｍ、ＳＡＢｃ、およびＳＡＢＬ１−ＳＡＢＬｍ＋１が配置される。これらのセンスアンプ帯ＳＡＢＵ０−ＳＡＢＵｍ、ＳＡＢｃおよびＳＡＢＬ１−ＳＡＢＬｍ＋１は、いわゆる「シェアードセンスアンプ」構成に配置され、隣接行ブロックによりセンスアンプ帯が共有される。
【００２１】
図１には明確には示さないが、列選択線が、メモリマットＭＭの列方向に延在して行ブロックＲＢＵ０−ＲＢＵｍおよびＲＢＬ０−ＲＢＬｍに共通に配置される。不良列救済時においては、行ブロックＲＢＵ０−ＲＢＵｍのブロック（上側行ブロック）および行ブロックＲＢＬ０−ＲＢＬｍのブロック（下側行ブロック）をそれぞれ置換単位として不良救済が行なわれる。
【００２２】
行ブロックＲＢＵｍおよびＲＢＬ０によりセンスアンプ帯ＳＡＢｃが共有される。しかしながら、このメモリマットＭＭが、マルチバンク構成を実現する場合には、行ブロックＲＢＵｍおよびＲＢＬ０それぞれに対して、センスアンプ帯が別々に配置され、上側の行ブロックＲＢＵ０−ＲＢＵｍが１つのバンクを構成し、下側の行ブロックＲＢＬ０−ＲＢＬｍが、別のバンクを構成するマルチバンク構成が用いられてもよい。
【００２３】
この半導体記憶装置は、さらに、図示しないアドレス信号に従って、デコード動作を行なって、アドレス指定された行に対応するワード線（図示せず）を選択状態へ駆動するロウデコード信号を生成するロウデコーダ３と、ロウデコーダ３からのロウデコード信号に従って選択ワード線を所定電圧レベルの選択状態へ駆動するワード線ドライブ回路４と、図示しない列アドレス信号をデコードするコラムデコーダ５と、コラムデコーダ５からの列選択信号に従って、選択列に対応する列選択線（ＣＳＬ）を選択状態へ駆動するＣＳＬドライブ回路６を含む。コラムデコーダ５は、メモリマットＭＭの不良列を救済するための冗長列（スペア列）を選択するスペアデコーダおよびノーマルセル列に対応して配置される列選択線を選択状態へ駆動するノーマルデコーダ両者を含む。
【００２４】
この半導体記憶装置は、さらに、所定のプリチャージ電圧ＶＢＬを生成するプリチャージ電圧発生回路１と、列アクセス時、不良列がアクセス指定されたときの冗長置換を行なう冗長制御回路７と、行ブロックＲＢＵ０−ＲＢＵｍに対して設けられる短絡検出回路帯ＳＤＢＵと、行ブロックＲＢＬ０−ＲＢＬｍに対して設けられる短絡検出回路帯ＳＤＢＬと、電源電圧ＶＣＣの投入に従って、判定制御信号ＺＰＯＲおよびＺＣＨＫを生成して短絡検出回路帯ＳＤＢＵおよびＳＤＢＬに含まれる短絡検出回路（不良検出回路）の動作を制御する判定制御回路１０を含む。
【００２５】
行ブロックＲＢＵ０−ＲＢＵｍに対しては、それぞれ各列選択線に対応してローカルプリチャージ電圧線が配設され、また、行ブロックＲＢＬ０−ＲＢＬｍに対しても、図示しない列選択線に対応して、ローカルプリチャージ電圧線が配置される。行ブロックＲＢＵ０−ＲＢＵｍに対するローカルプリチャージ電圧線と行ブロックＲＢＬ０−ＲＢＬｍに対して設けられるローカルプリチャージ電圧線とは、互いに分離される。
【００２６】
冗長制御回路７は、列アクセス時、上側行ブロックＲＢＵ０−ＲＢＵｍと下側行ブロックＲＢＬ０−ＲＢＬｍをそれぞれ単位として、不良列のアクセスの有無の判定および不良列アクセス時の冗長置換による不良救済の制御を行なう。
【００２７】
短絡検出回路帯ＳＤＢＵおよびＳＤＢＬにおいては、電源投入時、判定制御回路１０からの制御信号ＺＰＯＲおよびＺＣＨＫに従って、各ローカルプリチャージ電圧線上の電圧レベルを検出し、その検出電圧レベルに基づいて、対応のローカルプリチャージ電圧線からプリチャージ電圧ＶＢＬを受けるビット線とワード線の間の短絡の有無を判定する。この判定結果に基づいて、これらの短絡検出回路帯ＳＤＢＵおよびＳＤＢＬは、メインプリチャージ電圧線２からのプリチャージ電圧ＶＢＬを、選択的に対応のローカルプリチャージ電圧線に伝達する。
【００２８】
短絡検出回路帯ＳＤＢＵおよびＳＤＢＬには、トランジスタを構成要素とする短絡検出回路（不良検出回路）が配置されているだけであり、ヒューズ素子は用いられない。したがって、これらの短絡検出回路帯ＳＤＢＵおよびＳＤＢＬの占有面積を低減することができ、またその配置位置も制約を受けず、ＣＳＬドライブ回路６に隣接して、短絡検出回路帯を配置することができ、不良列救済時、列選択線（ＣＳＬ）全体を１つの救済単位とする構成に代えて、分割列選択線に対応して、不良列救済を行なうことができる。したがって、上側行ブロックおよび下側行ブロックそれぞれにおいて、個々に不良列救済を行なうことができ、不良列救済の効率を改善することができる。
【００２９】
図２は、図１に示す半導体記憶装置のメモリマットＭＭの構成を具体的に示す図である。図２において、メモリマットＭＭは、情報を記憶するノーマルメモリセルＭＣが配置されるノーマルセルアレイ１１と、不良を救済するスペアセルＳＭＣが配置されるスペアアレイ１２を含む。図２においては、メモリマットＭＭの行ブロックＲＢＵｍ−１、ＲＢＵｍおよびＲＢＬ０の部分を代表的に示す。ノーマルセルアレイ１１においては、ノーマルセルＭＣの各列に対応してビット線対ＢＬＰが配置され、ビット線対ＢＬＰそれぞれに対応して、センス周辺回路ＰＳ／Ａが配置される。このセンス周辺回路ＰＳ／Ａは、その構成については後に詳細に説明するが、センスアンプ、ビット線分離ゲート、ビット線プリチャージ／イコライズ回路、および共通ビット線プリチャージ／イコライズ回路を含む。
【００３０】
メモリマットＭＭの列方向に延在して、行ブロックに共通に列選択線ＣＳＬが配置される。図２においては、列選択線ＣＳＬ０およびＣＳＬ１を代表的に示す。これらの列選択線ＣＳＬ０およびＣＳＬ１は、それぞれ、ＣＳＬドライブ回路６に含まれるＣＳＬドライバＮＣＶ０およびＮＣＶ１により、コラムデコーダ５からの列デコード信号に従って、選択状態へ駆動される。
【００３１】
センスアンプが、隣接行ブロックにより共有されるシェアードセンスアンプ構成であり、１つの列選択線ＣＳＬにより、１つの行ブロックにおいて、４つのビット線対ＢＬＰが選択され、選択行ブロックの上側および下側それぞれに配置される２つのセンス周辺回路ＰＳ／Ａに結合される。
【００３２】
スペアアレイ１２においても、同様、スペア列選択線ＳＣＳＬが配置される。このスペア列選択線ＳＣＳＬは、ＣＳＬドライブ回路６に含まれるスペアＣＳＬドライバＳＣＶにより選択状態へ駆動指される。このスペア列選択線の活性化は、不良列アクセス時、コラムデコーダ５に含まれるスペアデコーダの出力信号に従って選択状態に駆動される構成が用いられてもよく、列アクセス時に不良列と並行してスペア列選択線が選択状態へ駆動され、不良列アドレス情報に基づいてＩＯ選択回路により不良列とスペア列との置換が行われる構成が用いられても良い（この構成については後に説明する）。
【００３３】
行ブロックＲＢＵｍ−１、ＲＢＵｍ、ＲＢＬ０各々において、ワード線ＷＬが行方向に連続的延在して配設され、ノーマルアレイ１１およびスペアアレイ１２により共有される。ワード線ＷＬは、それぞれワード線ドライバＷＶにより、ロウデコーダからの行選択信号に従って選択状態へ駆動される。
【００３４】
このメモリマットＭＭにおいて、上側の行ブロックおよび下側の行ブロックそれぞれに対応して、ローカルプリチャージ電圧線１３ｕおよび１３ｌが各列選択線ＣＳＬに対応して配置される。これらのローカルプリチャージ電圧線１３ｕおよび１３ｌ各々に対応して、短絡検出回路（不良検出回路）２０が配設される。短絡検出回路２０は、メインプリチャージ電圧線２に結合される分割メインプリチャージ電圧線１５ｕおよび１５ｌからのプリチャージ電圧ＶＢＬを、対応のローカルプリチャージ電圧線１３上の電圧レベルに応じて選択的に対応のローカルプリチャージ電圧線１３上に伝達する。
【００３５】
スペアアレイ１２においても、同様、ローカルプリチャージ電圧線１３ｕおよび１３ｌがそれぞれ配設される。列選択線ＣＳＬ単位で不良を検出する場合においても、上側の行ブロックおよび下側の行ブロック個々に、不良列のスペア列との置換により救済が行なわれる。このため、ローカルプリチャージ電圧線１３が上側行ブロックおよび下側行ブロックで別々に設けられる。
【００３６】
プリチャージ電圧発生回路１からのメインプリチャージ電圧線２は、また、分割メインプリチャージ電圧線１４ｓを介してセンスアンプ帯ＳＡＢｍおよびＳＡＢｃに含まれるセンス周辺回路ＰＳ／Ａにプリチャージ電圧ＶＢＬを伝達する。このプリチャージ電圧ＶＢＬを受ける回路は、センス共通ビット線プリチャージ回路およびセンスソース線プリチャージ回路を含む。
【００３７】
ビット線対ＢＬＰそれぞれに対して設けられるビット線プリチャージ／イコライズ回路へは、対応のローカルプリチャージ電圧線１３からプリチャージ電圧ＶＢＬが伝達される。
【００３８】
短絡検出回路帯ＳＤＢＵおよびＳＤＢＬの各短絡検出回路２０へは、制御信号ＺＰＯＲおよびＺＣＨＫが、図１に示す判定制御回路１０から与えられる。
【００３９】
この図２に示す構成の場合、破線のブロックで示す不良救済単位ブロックＲＰＵ単位で、不良列とスペア列との置換が行なわれて不良列の救済が行われる。
【００４０】
したがって、１つの列選択線ＣＳＬ全体を単位として冗長置換を行なう構成に比べて、１つの列選択線に対し、２つの異なる不良列アドレスを割当てることができ（上側行ブロックおよび下側行ブロックそれぞれに１不良列アドレス）、不良救済効率を改善することができる。
【００４１】
図３は、図２に示すセンス周辺回路ＰＳ／Ａの構成をより具体的に示す図である。図３においては、行ブロックＲＢｒおよびＲＢｌに対して設けられるセンス周辺回路ＰＳ／Ａの構成を代表的に示す。この行ブロックＲＢｒおよびＲＢｌは、図１に示す行ブロックＲＢＵ０−ＲＢＵｍおよびＲＢＬ０−ＲＢＬｍのうちの任意の隣接行ブロックである。
【００４２】
行ブロックＲＢｒにおいて、メモリセル列に対応してビット線ＢＬＲおよび／ＢＬＲが配設され、行ブロックＲＢｌにおいて、ビット線ＢＬＬおよび／ＢＬＬが、メモリセル列に対応して配置される。ビット線ＢＬＲおよび／ＢＬＲの対およびビット線ＢＬＬおよび／ＢＬＬの対それぞれにおいて、一方のビット線とワード線との交差部に対応してメモリセルが配置される。図３においては、行ブロックＲＢｒのビット線ＢＬＲとワード線ＷＬの交差部に対応して配置されるメモリセルＭＣを代表的に示す。このメモリセルＭＣは、情報を記憶するキャパシタＣＱと、ワード線ＷＬ上の信号に従って、キャパシタＣＱをビット線ＢＬＲに接続するアクセストランジスタＡＱを含む。このアクセストランジスタＡＱは、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される。
【００４３】
ビット線ＢＬＲおよび／ＢＬＲに対して、ビット線イコライズ指示信号ＢＬＥＱＲの活性化に応答してローカルプリチャージ電圧線１３上のプリチャージ電圧ＶＢＬをビット線ＢＬＲおよび／ＢＬＲに伝達するビット線プリチャージ／イコライズ回路３０ｒと、ビット線分離指示信号ＢＬＩＲに従ってビット線ＢＬＲおよび／ＢＬＲを共通ビット線ＢＬＣおよび／ＢＬＣにそれぞれ接続するビット線分離ゲート３１ｒが設けられる。
【００４４】
ビット線プリチャージ／イコライズ回路３０ｒは、ビット線イコライズ指示信号ＢＬＥＱＲの活性化時導通し、ローカルプリチャージ電圧線１３上のプリチャージ電圧ＶＢＬをビット線ＢＬＲおよび／ＢＬＲにそれぞれ伝達するＮチャネルＭＯＳトランジスタＱ１およびＱ２と、ビット線イコライズ指示信号ＢＬＥＱＲの活性化時導通し、ビット線ＢＬＲおよび／ＢＬＲを電気的に短絡するＮチャネルＭＯＳトランジスタＱ３を含む。
【００４５】
ビット線分離ゲート３１ｒは、ビット線分離指示信号ＢＬＩＲの非活性化時（Ｈレベル）のとき導通し、ビット線ＢＬＲおよび／ＢＬＲをそれぞれ共通ビット線ＢＬＣおよび／ＢＬＣに電気的に結合するＮチャネルＭＯＳトランジスタＱ７およびＱ８を含む。
【００４６】
ビット線ＢＬＬおよび／ＢＬＬに対しても、同様、ビット線イコライズ指示信号ＢＬＥＱＬに応答してローカルプリチャージ電圧線１３上のプリチャージ電圧ＶＢＬをビット線ＢＬＬおよび／ＢＬＬに伝達するビット線プリチャージ／イコライズ回路３０ｌと、ビット線分離指示信号ＢＬＩＬの非活性化時（Ｈレベルのとき）導通し、ビット線ＢＬＬおよび／ＢＬＬを共通ビット線ＢＬＣおよび／ＢＬＣに接続するビット線分離ゲート３１ｌが設けられる。
【００４７】
ビット線プリチャージ／イコライズ回路３０ｌは、導通時、プリチャージ電圧ＶＢＬをそれぞれビット線ＢＬＬおよび／ＢＬＬに伝達するＮチャネルＭＯＳトランジスタＱ４およびＱ５と、導通時、ビット線ＢＬＬおよび／ＢＬＬを電気的に短絡するＮチャネルＭＯＳトランジスタＱ６を含む。
【００４８】
ビット線分離ゲート３１ｌは、導通時、ビット線ＢＬＬおよび／ＢＬＬを、共通ビット線ＢＬＣおよび／ＢＬＣに電気的に結合するＮチャネルＭＯＳトランジスタＱ９およびＱ１０を含む。
【００４９】
共通ビット線ＢＬＣおよび／ＢＬＣに対しては、列選択線ＣＳＬ上の列選択信号に従って共通ビット線ＢＬＣおよび／ＢＬＣをローカルデータ線ＬＩＯおよびＺＬＩＯにそれぞれ結合する列選択ゲート３３と、センス共通ソース線Ｓ２ＰおよびＳ２Ｎ上の電位に従って選択的に活性化されてセンス共通ビット線ＢＬＣおよび／ＢＬＣ上の電位を差動的に増幅するセンスアンプ３２と、共通ビット線イコライズ指示信号ＢＬＥＱＣの活性化に応答して共通ビット線ＢＬＣおよび／ＢＬＣへプリチャージ電圧ＶＢＬを伝達する共通ビット線プリチャージ回路３４が設けられる。
【００５０】
列選択ゲート３３は、列選択信号ＣＳＬに応答して共通ビット線ＢＬＣおよび／ＢＬＣをそれぞれローカルデータ線ＬＩＯおよびＺＬＩＯに接続するＮチャネルＭＯＳトランジスタＱ１１およびＱ１２を含む。
【００５１】
センスアンプ３２は、交差結合されるＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２と、交差結合されるＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２を含む。ＭＯＳトランジスタＰＱ１およびＰＱ２のソースが共通ソース線Ｓ２Ｐに結合され、ＭＯＳトランジスタＮＱ１およびＮＱ２のソースが共通ソース線Ｓ２Ｎに接続される。共通ソース線Ｓ２ＰおよびＳ２Ｎは、スタンバイ状態時、中間電圧ＶＢＬレベルにプリチャージされ、センスアンプ３２の活性化時、それぞれ電源電圧および接地電圧レベルに駆動される。
【００５２】
共通ビット線プリチャージ回路３４は、それぞれ、共通ビット線ＢＬＣおよび／ＢＬＣにプリチャージ電圧ＶＢＬを導通時伝達するＮチャネルＭＯＳトランジスタＱ１３およびＱ１４を含む。この共通ビット線プリチャージ回路３４へは、図２に示すＢ分割メインプリチャージ電圧線１４ｓからプリチャージ電圧ＶＢＬが伝達される。
【００５３】
センス周辺回路ＰＳ／Ａにおいて、スタンバイ状態時においては、ビット線イコライズ指示信号ＢＬＥＱＲ、ＢＬＥＱＬおよびＢＬＥＱＣは、すべてＨレベルであり、ビット線プリチャージ／イコライズ回路３０ｒおよび３０ｌと共通ビット線プリチャージ回路３４が活性化され、ローカルプリチャージ電圧線１３上のプリチャージ電圧ＶＢＬが、ビット線ＢＬＲ、／ＢＬＲ、ＢＬＬおよび／ＢＬＬに伝達され、また、分割メインプリチャージ電圧線１４ｓ上のプリチャージ電圧ＶＢＬが共通ビット線ＢＬＣおよび／ＢＬＣに伝達される。
【００５４】
一方、ビット線分離指示信号ＢＬＩＲおよびＢＬＩＬは、スタンバイ状態時においては、活性状態のＬレベルであり、ビット線分離ゲート３１ｒおよび３１ｌが非導通状態であり、ビット線ＢＬＲおよび／ＢＬＲは共通ビット線ＢＬＣおよび／ＢＬＣから分離され、また、ビット線ＢＬＬおよび／ＢＬＬも、共通ビット線ＢＬＣおよび／ＢＬＣから分離される。
【００５５】
列選択線ＣＳＬ上の列選択信号もＬレベルであり、列選択ゲート３３も非導通状態である。センスアンプ３２においては、共通ソース線Ｓ２ＰおよびＳ２Ｎが、それぞれ図示しないプリチャージ／イコライズ回路により、プリチャージ電圧ＶＢＬにプリチャージされており、したがって、ＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ２は、すべてゲート−ソース間電圧が、同一電圧であり、オフ状態を維持する。
【００５６】
この状態において、たとえば行ブロックＲＢｒにおいてワード線ＷＬとビット線ＢＬＲの間に、短絡不良Ｚｒが存在する場合、ビット線プリチャージ／イコライズ回路３０ｒにより、ローカルプリチャージ電圧線１３からワード線ＷＬに対して電流が流れる。この場合、ローカルプリチャージ電圧線１３をフローティング状態に設定することにより、ワード線ＷＬとビット線ＢＬＲの間に短絡不良Ｚｒが存在する場合でも、電流経路は存在しないため、消費電流は低減される。
【００５７】
一方、共通ビット線ＢＬＣおよび／ＢＬＣは、ビット線ＢＬＲおよび／ＢＬＲからビット線分離ゲート３１ｒにより分離されており、共通ビット線プリチャージ回路３４からのプリチャージ電圧ＶＢＬが、短絡不良Ｚｒへ伝達されるのが防止される。スタンバイ時に共通ビット線ＢＬＣおよび／ＢＬＣから分離することにより、ビット線に短絡不良が存在する場合においても、短絡不良の影響を受けることなく共通ビット線を所定のプリチャージ電圧レベルに維持することができる。従って、短絡不良Ｚｒの抵抗値が十分に大きく、データの記憶動作に対して悪影響を及ぼさず、また、スタンバイ時のリーク電流条件を満たす場合においても、確実にスタンバイ時にリーク電流経路を遮断してスタンバイ時の消費電流を低減することができる。
【００５８】
なお、図３に示す各制御信号は、その構成は明確には示さないが、前述の特許文献１に示される構成と同様、行ブロック選択信号と行アクセス指示信号とに従ってセンスアンプ帯に対応して配置されるローカルロウ系制御回路から生成される。
【００５９】
図４は、この発明の実施の形態１に従う短絡検出回路２０の構成を示す図である。図４において、短絡検出回路２０は、ローカルプリチャージ電圧線１３上の電圧レベルを電源投入時に検出し、該検出結果に従ってメインプリチャージ電圧線１５とローカルプリチャージ電圧線１３とを選択的に電気的に結合する検出判定回路２１と、電源投入検出信号ＺＰＯＲに応答してローカルプリチャージ電圧線１３へ電荷を供給するプリチャージ用ＰチャネルＭＯＳトランジスタ４５を含む。
【００６０】
メインプリチャージ電圧線１５は、図３に示す分割メインプリチャージ電圧線１５ｕまたは１５ｌに対応する。ビット線ＢＬは、図３に示すビット線ＢＬＬまたはＢＬＲに対応する。ビット線プリチャージ／イコライズ回路３０は、図３に示すビット線プリチャージ／イコライズ回路３０ｒまたは３０ｌに対応する。
【００６１】
検出判定回路２１は、メインプリチャージ電圧線１５とローカルプリチャージ電圧線１３の間に直列に接続されるＮチャネルＭＯＳトランジスタ４３および４４と、判定制御信号ＺＣＨＫおよびＣＨＫに応答して選択的に活性化され、活性化時、ローカルプリチャージ電圧線１３上の電圧レベルに応じた信号を出力するトライステートインバータ４０と、トライステートインバータ４０の出力信号を反転するインバータ４１と、インバータ４１の出力信号を受けてインバータ４１の入力へ伝達するインバータ４２を含む。
【００６２】
ＭＯＳトランジスタ４３のゲートへは、判定制御信号ＺＣＨＫが与えられ、ＭＯＳトランジスタ４４のゲートへは、インバータ４１の出力信号が与えられる。この判定制御信号ＺＣＨＫおよびＣＨＫは、互いに相補な信号であり、電源投入後所定期間、判定制御信号ＺＣＨＫがＬレベルに維持される。
【００６３】
電源投入検出信号ＺＰＯＲは、電源投入時、所定期間Ｌレベルに維持される。したがって、電源投入時、このローカルプリチャージ電圧線１３は、ＭＯＳトランジスタ４５により、電源電圧ＶＣＣを受ける電源ノードから電荷を供給される。
【００６４】
このローカルプリチャージ電圧線１３に、所定数（不良列救済単位）のビット線プリチャージ／イコライズ回路３０が接続される。図４においては、１つのビット線ＢＬおよび／ＢＬの対に対して設けられるビット線プリチャージ／イコライズ回路３０を代表的に示す。
【００６５】
また、ビット線ＢＬおよび／ＢＬと直交する方向にワード線ＷＬが配設され、ワード線ＷＬとビット線ＢＬの交差部に対応して（ノーマル）メモリセルＭＣが配設される。メモリセルＭＣのキャパシタには、所定電圧レベルのセルプレート電圧ＶＣＰが与えられる。
【００６６】
図５は、図４に示す短絡検出回路２０の動作を示す信号波形図である。以下、図５を参照して、図４に示す短絡検出回路２０の動作について説明する。
【００６７】
電源が投入されると、電源電圧ＶＣＣの電圧レベルが上昇する。この電源投入に従って、電源投入検出信号ＺＰＯＲが、初期においてその電圧レベルが電源電圧ＶＣＣとともに上昇した後、Ｌレベルに維持される。判定制御信号ＺＣＨＫも、この電源投入検出信号ＺＰＯＲと同様に変化し、Ｌレベルに維持される。
【００６８】
電源投入検出信号ＺＰＯＲがＬレベルに維持されると、ＭＯＳトランジスタ４５が導通し、ローカルプリチャージ電圧線１３は電源ノードから電荷を供給されて、その電圧レベルが電源電圧ＶＣＣとともに上昇する。
【００６９】
同様、図１に示すプリチャージ電圧発生回路１において、プリチャージ電圧ＶＢＬが、この電源電圧ＶＣＣに基づいて生成され、プリチャージ電圧ＶＢＬの電圧レベルが上昇する。図５においては、プリチャージ電圧ＶＢＬが、電源電圧ＶＣＣの１／２の電圧レベルに設定される場合を一例として示す。
【００７０】
判定制御信号ＺＣＨＫがＬレベルであるため、トライステートインバータ４０が活性化され、ローカルプリチャージ電圧線１３上の電圧レベルに応じた信号を出力する。
【００７１】
電源投入後、ビット線プリチャージイコライズ指示信号ＢＬＥＱは、電源電圧ＶＣＣの上昇に伴って、Ｈレベルへ移行し、ビット線プリチャージ／イコライズ回路３０においてプリチャージおよびイコライズ用のＭＯＳトランジスタがそれぞれ導通し、ビット線ＢＬおよび／ＢＬが、ローカルプリチャージ電圧線１３に結合される。
【００７２】
電源投入検出信号ＺＰＯＲがＨレベルに立ち上がると、ＭＯＳトランジスタ４５がオフ状態となり、ローカルプリチャージ電圧線１３への電荷供給動作が停止する。ワード線ＷＬとビット線ＢＬの間に短絡不良Ｚｒが存在しない場合、ローカルプリチャージ電圧線１３は、このＭＯＳトランジスタ４５によりプリチャージされた電圧レベルを維持する。したがって、この場合、ローカルプリチャージ電圧線１３のプリチャージ電圧レベルが、トライステートバッファ４０の入力論理しきい値よりも高い電圧レベルであれば、トライステートバッファ４０の出力信号がＬレベルとなり、応じてインバータ４１の出力信号がＨレベルとなり、ＭＯＳトランジスタ４４が導通する。一方、この短絡不良Ｚｒにより、ローカルプリチャージ電圧線１３の電圧レベルが、ビット線プリチャージ／イコライズ回路３０を介しての放電により低下し、トライステートインバータ４０の入力論理しきい値よりも低下すると、トライステートインバータ４０の出力信号がＨレベルとなり、インバータ４１の出力信号がＬレベルとなり、ＭＯＳトランジスタ４４はオフ状態に維持される。
【００７３】
この電源投入検出信号ＺＰＯＲの立ち上がりから時間Ｔ経過後、判定制御信号ＺＣＨＫがＨレベルに駆動される。トライステートインバータ４０が非活性化されて出力ハイインピーダンス状態となり、そのときの出力信号はインバータ４１および４２によりラッチされる。また、ＭＯＳトランジスタ４３が導通する。ＭＯＳトランジスタ４４は、インバータ４１の出力信号に従ってオン状態またはオフ状態に設定される。このインバータ４１の出力信号は、判定期間Ｔにおけるトライステートインバータ４０によるローカルプリチャージ電圧線１３上のレベル判定動作により生成される。従って、判定期間Ｔにおけるローカルプリチャージ電圧線１３の電圧レベル判定結果に従って、メインプリチャージ電圧線１５とローカルプリチャージ電圧線１３とが、選択的に電気的に結合される。
【００７４】
すなわち、短絡不良Ｚｒが存在しない場合には、ローカルプリチャージ電圧線１３は、ＭＯＳトランジスタ４３および４４を介してメインプリチャージ電圧線１５に結合され、その電圧レベルが、中間電圧ＶＣＣ／２の電圧レベルに駆動される。一方、短絡不良Ｚｒが存在する場合、ローカルプリチャージ電圧線１３は、ＭＯＳトランジスタ４４がオフ状態に維持されているため、メインプリチャージ電圧線１５と分離される。この状態において、ビット線プリチャージ／イコライズ回路３０のＭＯＳトランジスタがオン状態であるため、この短絡不良Ｚｒにより、ワード線ＷＬにより、最終的に、ローカルプリチャージ電圧線１３が接地電圧レベルにまで放電される。
【００７５】
電源投入検出信号ＺＰＯＲがＨレベルとなってから判定制御信号ＺＣＨＫがＨレベルとなるまでの期間Ｔの長さを適当な値に設定することにより、ローカルプリチャージ電圧線１３上のプリチャージ電圧が放電されるか否かを識別することができ、この識別結果に基づいて、ワード線／ビット線間短絡不良が存在するかを識別することができる。この識別結果に基づいて、プリチャージ電圧線１５とローカルプリチャージ電圧線１３とを選択的に結合することにより、短絡不良に対するリーク電流の経路は確実に遮断され、消費電流の低減を実現することができ、またメインプリチャージ電圧線１５上のプリチャージ電圧ＶＢＬの電圧レベルの低下を抑制でき、確実なデータの読出を行なうことができる。
【００７６】
トライステートインバータ４０が非活性状態となると、出力ハイインピーダンス状態となり、この判定結果は、インバータ４１および４２によるインバータラッチにより保持され、電源電圧ＶＣＣが供給されている間、この短絡検出回路２０におけるＭＯＳトランジスタ４３および４４の導通／非導通状態は維持される。したがって、通常アクセス動作時において、確実に、この短絡不良の生じるビット線に対して設けられるビット線プリチャージ／イコライズ回路に対するプリチャージ電圧の供給を停止させることができる。
【００７７】
この短絡不良Ｚｒが存在する場合、ワード線およびビット線がともに冗長（スペア）ワード線および冗長（スペア）ビット線で置換される。従って、この短絡不良のワード線は、通常動作時においては、常時非選択レベルに維持される。従って、確実にこのローカルプリチャージ電圧線１３は、スタンバイサイクル時にワード線ＷＬによりビット線イコライズ／プリチャージ回路３０を介して接地電圧レベルに維持される。
【００７８】
ＭＯＳトランジスタ４４と相補的に導通状態となるリセットトランジスタが、ローカルプリチャージ電圧線１３に設けられても良い。確実に、短絡不良に対して配置されるローカルプリチャージ電圧線１３を接地電圧レベルまたは非選択ワード線と同一電圧レベルに設定して、このローカルプリチャージ電圧線１３がフローティング状態となるのを防止することができる。
【００７９】
図６は、図１に示す判定制御回路１０の構成の一例を概略的に示す図である。図６において、判定制御回路１０は、電源ノードに結合され、電源電圧ＶＣＣの投入を検出する電源投入検出回路５０と、電源投入検出回路５０からの電源投入検出信号ＺＰＯＲの立上がりを所定時間遅延する立上がり遅延回路５２と、立上がり遅延回路５２の出力信号を判定するインバータ５４を含む。立上がり遅延回路５２から、判定制御信号ＺＣＨＫが出力され、インバータ５４から、判定制御信号ＺＣＨＫが出力される。
【００８０】
立上がり遅延回路５２を用いて電源投入検出回路５０からの電源投入検出信号ＺＰＯＲの立上がりを遅延することにより、この立上がり遅延回路５２の遅延時間により確実に、判定期間Ｔ（図５参照）を所望の値に設定することができる。
【００８１】
なお、電源投入検出回路５０は、通常の、容量結合を利用する内部ノードの電源電圧ＶＣＣの上昇に従った上昇を検出する回路構成が利用されればよい。
【００８２】
また、電源電圧ＶＣＣは、外部電源電圧であってもよく、また、内部で外部電源電圧を降圧して生成される内部電源電圧であっても良い。
【００８３】
図７は、この発明の実施の形態１における半導体記憶装置の冗長置換による不良救済の構成を概略的に示す図である。図７において、メモリマットにおいて上側の１つの行ブロックＲＢＵと下側の行ブロックＲＢＬにおいて同時にメモリセルへのデータアクセス（列選択）が行なわれる場合が一例として示される。行ブロックＲＢＵは、ノーマルセルが配置されるノーマル行ブロックＮＲＢＵとスペアセルが配置されるスペア行ブロックＳＲＢＵとを含む。行ブロックＲＢＬは、ノーマルセルが配列されるノーマル行ブロックＮＲＢＬと、スペアセルが配置されるスペア行ブロックＳＲＢＬを含む。
【００８４】
ノーマル行ブロックＮＲＢＵにおいては、対応のローカルデータ線対ＬＩＯＵがブロック選択ゲートＢＳＧＵを介してグローバルデータ線対ＧＩＯＵに接続される。スペア行ブロックＳＲＢＵにおいて、スペアローカルデータ線対ＳＬＩＯＵが、ブロック選択ゲートＳＢＳＧＵを介してスペアグローバルデータ線対ＳＧＩＯＵに結合される。
【００８５】
ノーマル行ブロックＮＲＢＬの選択列は、対応のローカルデータ線対ＬＩＯＬおよびブロック選択ゲートＢＳＧＬを介してグローバルデータ線対ＧＩＯＬに結合される。スペア行ブロックＳＲＢＬの選択列は、対応のスペアローカルデータ線対ＳＬＩＯＬおよびスペアブロック選択ゲートＳＢＳＧＬを介してスペアグローバルデータ線対ＳＧＩＯＬに結合される。
【００８６】
ブロック選択ゲートＢＳＧＵおよびＳＢＳＧＵは、共通に、行ブロック選択信号φＢＵにより選択的に導通する。ブロック選択ゲートＢＳＧＬおよびＳＢＳＧＬは、共通に行ブロック選択信号φＢＬに従って選択的に導通する。
【００８７】
グローバルデータ線対ＧＩＯＵおよびＳＧＩＯＵは、マルチプレクサ（ＭＵＸ）６０に結合され、グローバルデータ線対ＧＩＯＬおよびＳＧＩＯＬは、マルチプレクサ（ＭＵＸ）６２に結合される。マルチプレクサ６０および６２の選択動作を制御するために、冗長制御回路７において、不良列アドレスを格納する不良アドレスプログラム回路６４と、不良アドレスプログラム回路６４の格納する不良アドレスと、ブロックアドレスＢＡＢおよび列アドレスＹＡＤとに従って選択信号ＳＥＬＬおよびＳＥＬＵを生成するアドレス判定回路６６が設けられる。選択信号ＳＥＬＵおよびＳＥＬＬは、マルチプレクサ６０および６２にそれぞれ与えられ、これらのマルチプレクサ６０および６２の接続経路を指定する。
【００８８】
ブロックアドレスＢＡＢは、行ブロックを特定し、列アドレスＹＡＤは、列選択線を指定する。
【００８９】
ノーマル行ブロックＮＲＢＵおよびＮＲＢＬに共通に列選択線ＣＳＬが配置され、スペア行ブロックＳＲＢＵおよびＳＲＢＬに共通に、スペア列選択線ＳＣＳＬが配置される。
【００９０】
列選択線ＣＳＬの選択時、ノーマル行ブロックＮＲＢＵに不良列が存在し、一方、ノーマル行ブロックＮＲＢＬは正常セルが選択される状態を考える。この場合、不良アドレスプログラム回路６４においては、ノーマル行ブロックＮＲＢＵにおける不良列のアドレスがプログラムされる。アドレス判定回路６６が、ブロックアドレスＢＡＢおよび列アドレスＹＡＤと不良アドレスプログラム回路６４の格納（プログラムされた）不良アドレスとに基づいて、選択信号ＳＥＬＬおよびＳＥＬＵを生成する。列選択線ＣＳＬおよびＳＣＳＬは、並行して選択状態へ駆動されている（図１のコラムデコーダ参照）。また、行ブロックＲＢＵおよびＲＢＬにおいて共通に、メモリセルが選択されてデータアクセスが行なわれる（データの書込／読出が行なわれる）。この場合、マルチプレクサ６０が、選択信号ＳＥＬＵに従って、スペアグローバルデータ線対ＳＧＩＯＵ上のデータを選択し、一方、マルチプレクサ６２は、選択信号ＳＥＬＬに従ってグローバルデータ線対ＧＩＯＬを選択する。これにより、ノーマル行ブロックＮＲＢＵの不良列はスペア行ブロックＳＲＢＵのスペア列により置換されて救済される。ノーマル行ブロックＮＲＢＬにおいては、正常セルが選択されており、スペアとの置換は行なわれない。
【００９１】
したがって、このグローバルデータ線対ＧＩＯＵおよびＧＩＯＬが、それぞれ、列救済単位の上側行ブロックおよび下側行ブロックにそれぞれ設けられており、各列救済単位ごとに不良アドレスをプログラムすることにより、上側行ブロックおよび下側行ブロック個々に、不良列の救済を行なうことができる。
【００９２】
なお、列選択線ＣＳＬ全体にわたって不良列の置換および救済が行なわれる場合、コラムデコーダのデコード動作として、そのアドレス判定結果に基づいて、スペア列選択線のみを選択状態へ駆動する構成が用いられてもよい。
【００９３】
また、上述の構成においては、センスアンプの共通ソース線へは、図示しないプリチャージ電圧発生回路からのプリチャージ電圧が供給されており、ビット線プリチャージ電圧ＶＢＬを伝達する経路とは別の経路からプリチャージ電圧が供給されている。これは、ビット線分離ゲートが、スタンバイサイクル時オフ状態にあり、センスアンプとビット線とが分離されているためであり、特に、センスアンプのセンス共通ソース線Ｓ２ＰおよびＳ２Ｎに対するプリチャージ電圧供給を停止することは要求されない。
【００９４】
しかしながら、ビット線分離ゲート（図３の３１ｒおよび３１ｌ）が、スタンバイサイクル時にオン状態に維持される場合には、センスアンプを介してセンス共通ソース線のプリチャージ電圧源からビット線、短絡不良およびワード線の経路を介して電荷が流れる。この場合、センスアンプの共通ソース線Ｓ２ＰおよびＳ２Ｎも、各行ブロックにおいて、不良列救済単位の列に対応して分割し、各分割共通ソース線にセンス共通ソース線イコライズ／プリチャージ回路を配置し、対応のローカルプリチャージ電圧線からプリチャージ電圧ＶＢＬを供給する。これにより、センスアンプが、スタンバイサイクル時、ビット線とビット線分離ゲートを介して接続される構成においても、ビット線／ワード線短絡不良に起因するリーク電流の経路を確実に遮断することができる。
【００９５】
なお、短絡不良が検出され、その後、この短絡不良がパーティクルなどが原因であり、その不良原因が除去された場合、通常動作時（実使用時）、短絡検出回路によりプリチャージ電圧線にプリチャージ電圧ＶＢＬが供給される。この場合には、既に、製造後のテスト工程において冗長置換が行なわれ、テストモード時に不良列と判定された列はスペア列と置換されている。従って、この不良列に対応するローカルプリチャージ電圧線にプリチャージ電圧ＶＢＬが供給されても、データアクセスは何ら行なわれないため、何ら問題は生じない。
【００９６】
以上のように、この発明の実施の形態１に従えば、不良列救済単位で、ビット線プリチャージ電圧を伝達するローカルプリチャージ電圧線を配置し、電源投入時このローカルプリチャージ電圧線の電圧レベルを検出しその検出結果に従ってメインプリチャージ電圧線からローカルプリチャージ電圧線に電荷を供給している。したがって、ヒューズ素子などを用いて、プリチャージ電圧線を分離する必要がなく、アレイのレイアウト面積を低減することができる。また短絡検出回路帯の配置時の制限を受けないため、列選択線を分割して、ローカルプリチャージ電圧線の分割に応じて、不良列救済単位を設定することができ、不良列救済効率を改善することができる。
【００９７】
［実施の形態２］
図８は、この発明の実施の形態２に従う半導体記憶装置における判定制御信号の発生シーケンスの一例を概略的に示す図である。図８において、判定制御信号ＺＣＨＫは、通常モード時においては、電源投入検出信号ＺＰＯＲがＨレベルとなってから、時間Ｔｎ経過後に、Ｈレベルとなり、ローカルプリチャージ電圧線とメインプリチャージ電圧線との接続／分離が実行される。
【００９８】
テストモード時においては、電源投入検出信号ＺＰＯＲがＨレベルとなってから時間Ｔｔ経過後に、判定制御信号ＺＣＨＫがＨレベルに立上がる。この判定制御信号ＺＣＨＫは、図４に示す短絡検出回路２０のＭＯＳトランジスタ４３およびトライステートインバータ４０へそれぞれ与えられる。
【００９９】
テストモード時に判定制御信号ＺＣＨＫの立上がり時間を長くし（Ｔｎ＜Ｔｔ）、十分長い時間、ローカルプリチャージ電圧線の短絡不良を介しての放電時間を確保する。これにより、短絡不良の抵抗値が大きく、ローカルプリチャージ電圧線の電圧低下速度が遅い場合においても、この時間Ｔｔを十分長くすることにより、短絡不良を検出することができる。
【０１００】
この短絡不良検出後、ローカルプリチャージ電圧線は、メインプリチャージ電圧線から分離されているため、通常のデータの書込／読出を行なうテストを行なうことにより、この短絡不良に起因する不良セルを検出することができる。
【０１０１】
図９は、この図８に示す判定制御信号発生のシーケンスを実現するための構成の一例を示す図である。この図９においては、図６に示す立上がり遅延回路５２の構成を示す。図９において、立上がり遅延回路５２は、電源投入検出信号ＺＰＯＲをテストモード指示信号ＴＭに従って経路を切換えるデマルチプレクサ７０と、デマルチプレクサ７０の出力信号をそれぞれ時間ＴｎおよびＴｔ遅延する遅延回路７２および７４と、テストモード指示信号ＴＭに従って遅延回路７２および７４の出力信号の一方を選択するマルチプレクサ７６と、マルチプレクサ７６の出力信号と電源投入検出信号ＺＰＯＲを受けるＡＮＤ回路７８を含む。
【０１０２】
デマルチプレクサ７０は、テストモード指示信号ＴＭがＨレベル（“１”）であり、テストモードが指定されたときは、電源投入検出信号ＺＰＯＲを遅延回路７４へ伝達し、テストモード指示信号ＴＭがＬレベル（“０”）のときには、電源投入検出信号ＺＰＯＲを遅延回路７２へ伝達する。
【０１０３】
マルチプレクサ７６は、テストモード指示信号ＴＭが、それぞれＬレベルおよびＨレベルのときに、遅延回路７２および７４の出力信号をそれぞれ選択する。ＡＮＤ回路７８は、その両入力信号がともにＨレベルとなると、判定制御信号ＺＣＨＫをＨレベルに立上げる。
【０１０４】
テストモード指示信号ＴＭに従って電源投入検出信号ＺＰＯＲの伝達経路を切換えることにより、電源投入検出信号ＺＰＯＲが立上ってから判定制御信号ＺＣＨＫがＨレベルとなるまでの時間を設定することができ、判定期間Ｔを所望の値に設定することができる。
【０１０５】
不良メモリセル検出テストは、ウェハ工程で行なわれるため、テストモード指示信号ＴＭは、適当な空きパッドを用いてテスタから直接プローブを介して印加される。このテストモード指示信号ＴＭをＨレベルに設定した状態で、各ウェハ上のチップに形成された半導体記憶装置への電源投入が実行される。
【０１０６】
これに代えて、テストモード指示信号ＴＭは、デフォルト値として、たとえばヒューズプログラム回路により、Ｈレベルに設定され、テスト工程完了後、このプログラム回路のヒューズをプログラムして、テストモード指示信号ＴＭをＬレベルに設定する構成が用いられてもよい。テストモード指示信号ＴＭのヒューズプログラムは、不良セルのアドレスプログラムの工程を利用して行なわれればよい。
【０１０７】
［変更例］
図１０は、この発明の実施の形態２に従う半導体記憶装置の変更例の構成を概略的に示す図である。図１０においては、判定制御信号ＺＣＨＫおよび電源投入検出信号ＺＰＯＲを発生する判定制御回路１０の構成を概略的に示す。この図１０に示す判定制御回路１０においては、外部からのコマンドＣＭＤに従ってテストモード指示信号ＴＭおよびテストモード電源制御信号ＴＭＰＣを生成するテストモード設定回路８０と、このテストモード電源制御信号ＴＭＰＣに従って電源ノードと電源投入検出回路５０とを分離する電源制御トランジスタ８２が設けられる。立上がり遅延回路５２の構成は図９に示す構成と同じである。電源制御トランジスタ８２は、一例として、ＰチャネルＭＯＳトランジスタで構成される。
【０１０８】
図１１は、図１０に示す判定制御回路１０の動作を示すタイミング図である。以下、図１１を参照して、図１０に示す判定制御回路１０の動作について説明する。
【０１０９】
外部からのコマンドＣＭＤに従ってテストモードが指定されると、テストモード設定回路８０は、テストモード電源制御信号ＴＭＰＣをＨレベルに立上げ、またテストモード指示信号ＴＭをＨレベルに立上げる。このテストモード電源制御信号ＴＭＰＣの立上がりに応答して電源制御トランジスタ８２がオフ状態となり、電源投入検出回路５４への電源電圧ＶＣＣの供給が停止される。応じて電源投入検出信号ＺＰＯＲがＬレベルとなり、また判定制御信号ＺＣＨＫがＬレベルとなる。このとき、立上がり遅延回路５２へは、電源電圧ＶＣＣが供給されていてもよい。他回路に対しては電源電圧ＶＣＣが供給される。
【０１１０】
したがって、この状態においては、単に電源投入検出回路５４への電源電圧の供給が停止されているだけであり、図４に示すプリチャージトランジスタ４５はオン状態であり、ローカルプリチャージ電圧線（１３）が、所定の電圧レベルにプリチャージされる。
【０１１１】
予め定められた一定の時間が経過すると、テストモード電源制御信号ＴＭＰＣがＬレベルとなり、電源制御トランジスタ８２がオン状態となり、電源投入検出回路５０が電源投入を検出し、所定時間経過後、電源投入検出信号ＺＰＯＲがＨレベルとなると、ローカルプリチャージ電圧線のプリチャージ動作が完了する。続いて、判定期間に対応する所定時間経過後、立上がり遅延回路５２からの判定制御信号ＺＣＨＫがＨレベルとなる。
【０１１２】
この図１０に示す構成の場合、電源投入検出回路５０に対してのみ、電源電圧ＶＣＣの供給を停止し、他回路に対し電源電圧ＶＣＣを供給する。したがって、確実に、制御信号ＴＭを生成して、立上がり遅延回路５２における遅延時間をテストモード時調整することができる。また、ローカルプリチャージ電圧線も、確実に所定の電圧レベルにプリチャージすることができ、また中間電圧（プリチャージ電圧）ＶＢＬも、安定に所定の電圧レベルとなっている状態で、ワード線／ビット線間の短絡不良によるローカルプリチャージ電圧線の電圧低下を検出することができる。
【０１１３】
なお、メモリセルの良／不良の検出動作時においては、テストモード指示信号ＴＭは、Ｌレベルに維持されてもよい。判定制御信号ＺＣＨＫがＨレベルに維持されていればローカルプリチャージ電圧線に対するプリチャージ電圧ＶＢＬの伝達を行なって、メモリセルデータの書込／読出を行なってメモリセルの不良検出動作を行なうことができる。
【０１１４】
以上のように、この発明の実施の形態２に従えば、テストモード時、ローカルプリチャージ電圧線の電圧レベルの判定時間を通常動作モード時（パッケージ実装後）よりも長くしており、確実に、ワード線とビット線との間の短絡不良を、その短絡不良の抵抗値が大きい場合でも検出することができる。
【０１１５】
［実施の形態３］
図１２は、この発明の実施の形態３に従う半導体記憶装置の要部の構成を示す図である。この図１２においては、短絡検出回路２０において、電源投入時、ローカルプリチャージ電圧線１３に対して初期化電圧を伝達するプリチャージ回路を示す。
【０１１６】
図１２において、ローカルプリチャージ電圧線プリチャージ回路は、電源投入検出信号ＺＰＯＲに従って活性化信号ＺＥＮ０およびＺＥＮ１の一方を活性状態へ駆動するレベル設定回路８５と、レベル設定回路８５からの活性化信号ＺＥＮ０の活性化時導通し電源電圧ＶＣＣを伝達するＰチャネルＭＯＳトランジスタＰＱ１０と、ＭＯＳトランジスタＰＱ１０とローカルプリチャージ電圧線１３の間に接続されるダイオード接続されたＮチャネルＭＯＳトランジスタＮＱ１０と、活性化信号ＺＥＮ１の活性化時導通し電源電圧ＶＣＣを伝達するＰチャネルＭＯＳトランジスタＰＱ１２と、ＭＯＳトランジスタＰＱ１２とローカルプリチャージ電圧線１３の間に直列に接続されるＮチャネルＭＯＳトランジスタＮＱ１２およびＮＱ１４を含む。ＭＯＳトランジスタＮＱ１２およびＮＱ１４は、そのゲートおよびドレインが相互接続されて、ダイオードモードで動作する。
【０１１７】
これらのＭＯＳトランジスタＮＱ１０、ＮＱ１２およびＮＱ１４は、導通時、しきい値電圧ＶＴＨの電圧降下を生じさせる。したがって、活性化信号ＺＥＮ０の活性化時、ローカルプリチャージ電圧線１３は、電圧ＶＣＣ−ＶＴＨの電圧レベルにプリチャージされる。一方、活性化信号ＺＥＮ１の活性化時、ローカルプリチャージ電圧線１３は、電圧ＶＣＣ−２・ＶＴＨの電圧レベルにプリチャージされる。
【０１１８】
ローカルプリチャージ電圧線１３のプリチャージ電圧レベルを変更することにより、等価的にローカルプリチャージ電圧線１３の放電時間を変更することができ、不良検出基準を等価的に変更することができる。すなわち、同一の電圧降下量であっても、初期電圧レベルが異なれば、判定期間Ｔにおいてローカルプリチャージ電圧線１３の電圧が検出判定回路２１の検出トライステートインバータの入力論理しきい値を超える場合と超えない場合とが生じる。この初期プリチャージ電圧レベルを変更することにより、判定期間Ｔが一定であれば、検出基準の短絡の抵抗値を変更することができ、高抵抗状態の短絡のみを異常として判定する場合および比較的抵抗値の小さい場合をも異常状態と判定することができる。
【０１１９】
すなわち、ワード線／ビット線間短絡不良の抵抗値が大きい状態をも異常と判定する場合には、ローカルプリチャージ電圧線１３のプリチャージ電圧レベルを低くし、一方、このワード線／ビット線間短絡不良の抵抗値が小さい状態のみを異常と判定する場合には、ローカルプリチャージ電圧線１３のプリチャージ電圧レベルを高くする。これにより、同一判定時間で、そのワード線／ビット線短絡不良の抵抗値に対する検出基準値を設定して、不良を検出することができる。
【０１２０】
図１３は、図１２に示すレベル設定回路８５の構成の一例を示す図である。図１３において、レベル設定回路８５は、制御信号ＶＴ０と電源投入検出信号ＺＰＯＲを受け、活性化信号ＺＥＮ０を生成するＯＲ回路８７と、レベル設定信号ＶＴ１と電源投入検出信号ＺＰＯＲを受けて活性化信号ＺＥＮ１を生成するＯＲ回路８９を含む。これらの設定信号ＶＴ０およびＶＴ１は、金属配線によりその電圧レベルが固定的に設定されてもよく、また特定のボンディングパッドの電圧レベルによりその電圧レベルが設定されてもよく、またヒューズプログラム回路を用いてその電圧レベルが設定されてもよい。
【０１２１】
テストモード時においてこれらのレベル設定信号ＶＴ０およびＶＴ１の電圧レベルを設定する場合、図１０に示すテストモード設定回路と同様の構成を利用して、外部制御信号により設定することができ、または特定のパッドの電位を設定することにより設定することができ、テストモード時、レベル設定信号ＶＴ０およびＶＴ１の電圧レベルを変更して、ローカルプリチャージ電圧線１３のプリチャージ電圧レベルを所望のテスト電圧レベルに設定することができる。
【０１２２】
これにより、スタンバイ電流異常規格に応じた短絡不良の検出および分離を実現することができ、超低スタンバイ電流規格、および低スタンバイ電流規格などの規格に対応するスタンバイ電流を実現することができる。
【０１２３】
［変更例］
図１４は、この発明の実施の形態３の短絡検出回路の検出判定回路２１の構成を示す図である。この図１４に示す構成においては、ローカルプリチャージ電圧線１３に対し、２つのトライステートバッファ９０および９２が並列に配置される。これらのトライステートインバータ９０および９２の出力は、インバータ４１の入力に与えられる。インバータ４１および４２は、図４に示す検出判定回路２１に含まれるインバータ４１および４２と同じであり、このインバータ４１の出力信号が図４に示すＭＯＳトランジスタ４４のゲートへ与えられる。
【０１２４】
トライステートインバータ９０は、入力論理しきい値Ｖｉｔ０を有し、判定制御信号ＺＣＨＫ０およびＣＨＫ０の活性化に応答して、ローカルプリチャージ電圧線１３上の信号を反転する。
【０１２５】
トライステートインバータ９２は、入力論理しきい値Ｖｉｔ１を有し、判定制御信号ＺＣＨＫ１およびＣＨＫ１の活性化時イネーブルされ、ローカルプリチャージ電圧線１３上の信号を反転する。
【０１２６】
図１５は、図１４に示す検出判定回路２１の動作を概略的に示す信号波形図である。以下、図１５を参照して、図１４に示す検出判定回路２１の動作について説明する。
【０１２７】
今、トライステートインバータ９０の入力論理しきい値Ｖｉｔ０が、トライステートインバータ９２の入力論理しきい値Ｖｉｔ１よりも高い状態を考える。また、ローカルプリチャージ電圧線１３は、電源電圧ＶＣＣレベルにプリチャージされている状態を想定する。この場合、時刻ｔ０において、短絡不良により、ローカルプリチャージ電圧線の電圧が低下し、この入力論理しきい値Ｖｉｔ０に等しい電圧レベルに到達し、一方、時刻ｔ１において、短絡不良により、ローカルプリチャージ電圧線１３上の電圧が入力論理しきい値Ｖｉｔ１の電圧レベルに到達する。
【０１２８】
判定制御信号ＺＣＨＫを時刻ｔ０およびｔ１の間でＨレベルに立上げた場合、トライステートインバータ９０の活性化時には、このトライステートインバータ９０の出力信号はＨレベルとなり、一方トライステートインバータ９２の活性化時には、このトライステートインバータ９２の出力信号がＬレベルとなる。従って、同一抵抗値の短絡が存在する場合においても、この短絡を異常として検出する場合および正常として識別する場合を選択的に実現することができる。すなわち、この検出トライステートインバータの入力論理しきい値を変更することにより、等価的に判定期間を変更することができ異常短絡抵抗値の検出基準を変更することができる。これにより、スタンバイ電流以上のみが存在し、メモリセルデータが正確に記憶される場合に対して、スタンバイ電流異常の仕様規格に応じた短絡異常を検出することができる。
【０１２９】
電源投入検出信号がＨレベルに立上がってから判定制御信号ＺＣＨＫがＨレベルとなるまでの期間が一定の場合、これらのトライステートインバータ９０および９２の一方を選択的に動作させることにより、ローカルプリチャージ電圧線１３の電圧判定基準を、短絡不良の検出基準抵抗値に応じた電圧レベルに設定することができる。正確に、検出基準以上の抵抗値の短絡不良を検出して、ローカルプリチャージ電圧線への電荷の供給を停止することができる。
【０１３０】
図１６は、図１４に示す検出判定回路２１に対する判定制御信号を発生する部分の構成の一例を示す図である。図１６において、判定制御信号発生部は、判定制御信号ＺＣＨＫとしきい値設定信号ＶＴ０を受けるＯＲ回路９５と、判定制御信号ＺＣＨＫとしきい値設定信号ＶＴ１とを受けるＯＲ回路９７を含む。ＯＲ回路９５から判定制御信号ＺＣＨＫ０が生成され、ＯＲ回路９７から、判定制御信号ＺＣＨＫ１が出力される。
【０１３１】
これらのしきい値設定信号ＶＴ０およびＶＴ１は、図１３に示すしきい値設定信号と同様であり、メタル配線（アルミニウムスイッチ）、ボンディングパッドまたはヒューズプログラム回路により、その電圧レベルが設定される。しきい値設定信号ＶＴ０およびＶＴ１の一方がＨレベル、他方がＬレベルに設定される。
【０１３２】
このしきい値設定信号ＶＴ０およびＶＴ１を、テストモード時において、その電圧レベルを変更する場合、図１０に示す構成と同様、テストモード設定回路を用いることにより、しきい値設定信号ＶＴ０およびＶＴ１をテストモード時に、一方をＨレベル他方をＬレベルに設定してテストを行なうことができる。
【０１３３】
以上のように、この発明の実施の形態３に従えば、ローカルプリチャージ電圧線上のプリチャージ電圧レベルの変更または電圧レベルの検出基準の変更または判定期間の変更により、短絡不良の検出基準抵抗値を調整しており、正確に、目標抵抗値の短絡不良を検出して、ローカルプリチャージ電圧線の選択的分離を行なうことができる。
【０１３４】
なお、上述の説明において、プリチャージ電圧ＶＢＬは、電源電圧ＶＣＣの１／２倍の電圧、すなわち中間電圧ＶＣＣ／２の電圧レベルであるとして説明している。しかしながら、このプリチャージ電圧ＶＢＬは、たとえば電源電圧レベルであってもよい。
【０１３５】
また、この半導体記憶装置としては、ＤＲＡＭが説明されている。しかしながら、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）においても、ビット線負荷回路によりカラム電流が供給されており、ワード線とビット線との間の短絡不良によりメモリセル不良が生じため、同様本発明を適用することができる。
【０１３６】
［実施の形態４］
図１７は、この発明の実施の形態４に従う半導体装置の構成を概略的に示す図である。図１７において、メイン電圧線１００上の電圧Ｖｍを受ける内部回路が、ローカル回路１０４ａ−１０４ｎとして、複数のブロックに分割される。ローカル回路１０４ａ−１０４ｎそれぞれに対応して、ローカル電圧線１０２ａ−１０２ｎが配設される。ローカル電圧線１０２ａ−１０２ｎとメイン電圧線１００の間には、それぞれ、不良検出回路１０６ａ−１０６ｎが配設される。これらの不良検出回路１０６ａ−１０６ｎは、同一構成を有するため、図１７においては、不良検出回路１０６ａの構成を概略的にブロック図で示す。この不良検出回路１０６ａ−１０６ｎの各々は、対応のローカル電圧線１０２ａ−１０２ｎ上の電圧レベルを検出する検出判定回路１１０と、この検出判定回路１１０の出力信号に従ってメイン電圧線１００と対応のローカル電圧線１０２ａ−１０２ｎの間の接続を選択的に形成する接続スイッチ回路（ＳＷ）１１２を含む。
【０１３７】
検出回路１１０は、先の実施の形態１におけるインバータ４１および４２で構成されるラッチ回路および入力部のトライステートインバータおよびプリチャージ用のトランジスタ（４５）を含む。接続スイッチ回路（ＳＷ）１１２は、先の実施の形態１におけるＭＯＳトランジスタ４３および４４に対応する。
【０１３８】
ローカル回路１０４ａ−１０４ｎは、それぞれ同一の動作を行なってもよく、またそれぞれの処理内容が異なっていてもよい。動作時には、対応のローカル電圧線１０２ａ−１０２ｎ上の電圧を使用して、所定の動作をこれらのローカル回路１０４ａ−１０４ｎが行なう。
【０１３９】
この図１７に示す構成においても、ローカル回路１０４ａ−１０４ｎにおいて、短絡不良が存在する場合、対応の不良検出回路１０６ａ−１０６ｎによりローカル電圧線１０２ａ−１０２ｎとメイン電圧線１００との間の接続を選択的に形成することにより、短絡不良に起因するリーク電流を防止することができる。
【０１４０】
このメイン電圧線１００上を伝達される電圧Ｖｍは、半導体装置内部で生成される内部電圧であってもよく、外部から与えられる電源電圧であってもよい。
【０１４１】
以上のように、この発明の実施の形態４に従えば、半導体装置において内部回路を複数のローカル回路に分割し各ローカル回路に対応してローカル電圧線を分割し、そのローカル電圧線の電源投入時の電圧レベルに応じて選択的にメイン電圧線との接続を行なっており、確実に、短絡不良存在時、短絡不良をメイン電圧線から分離することができ、スタンバイ時におけるリーク電流の抑制を行なうことができ、また各ローカル回路に対して安定に、内部電圧を伝達することができる。
【産業上の利用可能性】
【０１４２】
この発明は、一般に、内部回路を複数のグループに分割して、各回路グループごとに、電圧線を配設する構成の半導体装置の短絡不良を検出する部分に対して適用することができる。特に、携帯機器用途などの超低スタンバイ電流が要求される半導体メモリ装置に対し、本発明を適用することにより、確実に、短絡不良を電圧源から分離することができ、スタンバイ電流を低減することができる。
【図面の簡単な説明】
【０１４３】
【図１】この発明の実施の形態１に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図２】図１に示す半導体記憶装置のメモリマットの構成を具体的に示す図である。
【図３】図２に示すセンス周辺回路の構成を具体的に示す図である。
【図４】図２に示す短絡検出回路の構成を示す図である。
【図５】図４に示す短絡検出回路の動作を示す信号波形図である。
【図６】図４に示す制御信号を発生する部分の構成の一例を概略的に示す図である。
【図７】この発明の実施の形態１に従う半導体記憶装置の冗長置換に関連する部分の構成を概略的に示す図である。
【図８】この発明の実施の形態２に従う短絡検出回路の動作を示す信号波形図である。
【図９】この発明の実施の形態２に従う短絡検出回路の制御信号発生部の構成の一例を概略的に示す図である。
【図１０】この発明の実施の形態２の変更例の制御信号発生部の構成を概略的に示す図である。
【図１１】図１０に示す制御信号発生部の動作を示す信号波形図である。
【図１２】この発明の実施の形態３に従う短絡検出回路のプリチャージ部の構成の一例を示す図である。
【図１３】図１２に示すレベル設定回路の構成の一例を示す図である。
【図１４】この発明の実施の形態３の変更例のレベル検出判定回路の構成を概略的に示す図である。
【図１５】図１４に示すレベル検出判定回路の動作を示す信号波形図である。
【図１６】図１４に示す判定制御信号を発生する部分の構成の一例を示す図である。
【図１７】この発明の実施の形態４に従う半導体装置の構成を概略的に示す図である。
【符号の説明】
【０１４４】
１  プリチャージ電圧発生回路、２  メインプリチャージ電圧線、７  冗長制御回路、１０  判定制御回路、１３ｕ，１３ｌ，１３  ローカルプリチャージ電圧線、１４ｓ，１５ｕ，１５ｌ  分割メインプリチャージ電圧線、２０  短絡検出回路、２１  検出判定回路、ＲＰＵ  不良救済単位、３０ｒ，３０ｌ  ビット線プリチャージ／イコライズ回路、３１ｒ，３１ｌ  ビット線分離ゲート、３２  センスアンプ、３３  列選択ゲート、３４  共通ビット線プリチャージ回路、４０  トライステートインバータ、４１，４２  インバータ、４３，４５  ＰチャネルＭＯＳトランジスタ、４４  ＮチャネルＭＯＳトランジスタ、５０  電源投入検出回路、５２  立上がり遅延回路、６０，６２  マルチプレクサ、６４  不良アドレスプログラム回路、６６  アドレス判定回路、７０  デマルチプレクサ、７６  マルチプレクサ、７８  ＡＮＤ回路、８０  テストモード設定回路、ＰＱ１０，ＰＱ１２  ＰチャネルＭＯＳトランジスタ、ＮＱ１０，ＮＱ１２，ＮＱ１４  ＮチャネルＭＯＳトランジスタ、８５  レベル設定回路、９０，９２  トライステートインバータ、１００  メイン電圧線、１０２ａ−１０２ｎ  ローカル電圧線、１０４ａ−１０４ｎ  ローカル回路、１０６ａ−１０６ｎ  不良検出回路。
【図１】
2006040345.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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