(57)【要約】【課題】  動作に不要な部分の充電によって動作時間が遅くなることを防止するもので、ゲート酸化膜の構造によるゲート容量への影響を減少させた半導体装置を提供する。【解決手段】  半導体基板の表面に形成したトレンチの表面にゲート酸化膜を具えるとともにそのトレンチ内にゲート電極が形成される半導体装置の製造方法において、トレンチの表面に犠牲酸化膜を形成したのちに半導体基板の表面からイオン打ち込みを行い、犠牲酸化膜を除去した後に当該トレンチ表面にゲート酸化膜を形成し、当該トレンチ内にゲート電極となる導体を充填する。【選択図】  図５
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【特許請求の範囲】
【請求項１】
半導体基板の表面に形成したトレンチの表面にゲート酸化膜を具えるとともにそのトレンチ内にゲート電極が形成される半導体装置の製造方法において、
トレンチの表面に犠牲酸化膜を形成したのちに半導体基板の表面からイオン打ち込みを行い、犠牲酸化膜を除去した後に当該トレンチ表面にゲート酸化膜を形成し、当該トレンチ内にゲート電極となる導体を充填することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の表面に形成したトレンチの表面にゲート酸化膜を具えるとともにそのトレンチ内にゲート電極が形成される半導体装置の製造方法において、
トレンチの表面に犠牲酸化膜を形成したのちに半導体基板の表面からイオン打ち込みを行ってトレンチの底部にイオン打ち込み層を形成し、犠牲酸化膜を除去した後に当該トレンチ表面を酸化して底部が他の部分よりも厚いゲート酸化膜を形成し、当該トレンチ内にゲート電極となる導体を充填することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板の表面に形成したトレンチの表面にゲート酸化膜を具えるとともにそのトレンチ内にゲート電極が形成される半導体装置の製造方法において、
半導体基板の表面からイオン打ち込みを行ってトレンチの底部にイオン打ち込み層を形成し、当該トレンチ表面を酸化して底部が他の部分よりも厚いゲート酸化膜を形成することを特徴とする半導体装置の製造方法
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー用のMOS−FETなどとして使用されるトレンチゲート型の半導体装置の製造方法に係るもので、特にゲート酸化膜の製造方法に関するものである。
【背景技術】
【０００２】
トレンチパワーMOS−FETは、その名のとおり、シリコン基板表面にトレンチを掘り、そこに縦構造の電界効果型のトランジスタを形成するものである。そのトランジスタをMOS構造とするために、トレンチを掘った後にゲート酸化膜を酸化炉において形成する。このときに形成されたゲート酸化膜は、この酸化膜を挟んで形成されるMOSキャパシタの容量を決定する。このキャパシタの容量が大きくなると、充電するための時間がかかり、トランジスタの動作が遅くなる。
【０００３】
従来のゲート酸化膜の形成方法によると、トレンチの表面に沿ってほぼ均一な酸化膜が形成されて成長する。このとき、トランジスタの動作に必要なトレンチの側壁表面以外のトレンチの底面にも均一な酸化膜が形成される。トランジスタを動作させるためには、トランジスタの動作には不要であるトレンチの底面の容量まで充電しなければならず、この部分の充電時間の分だけ動作時間が遅くなるという問題を生じている。
【特許文献１】特開平１１−３３０４６６号公報
【特許文献２】特表２００４−５０４７１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、動作に不要な部分の充電によって動作時間が遅くなることを防止するもので、ゲート酸化膜の構造によるゲート容量への影響を減少させた半導体装置を提供するものである。
【課題を解決するための手段】
【０００５】
本発明は、ゲート酸化膜の構造を改良するための製造方法を採用することによって、上記の課題を解決するものである。すなわち、半導体基板の表面に形成したトレンチの表面にゲート酸化膜を具えるとともにそのトレンチ内にゲート電極が形成される半導体装置の製造方法において、トレンチの表面に犠牲酸化膜を形成したのちに半導体基板の表面からイオン打ち込みを行い、犠牲酸化膜を除去した後に当該トレンチ表面にゲート酸化膜を形成し、当該トレンチ内にゲート電極となる導体を充填することに特徴を有するものである。
【発明の効果】
【０００６】
トレンチ構造のMOS−FETではトレンチの側壁部分をトランジスタのチャネルとして使用するので、トレンチの側壁以外の部分の酸化膜を同じ厚さにする必要はない。また、ゲート酸化膜はMOSキャパシタの容量の大きさを決定し、容量が小さいほうがトランジスタの動作時間は早くなる。本発明によってトレンチ底部の酸化膜の膜厚を厚くすることによってトランジスタのゲート容量を小さくすることができる。したがって、トランジスタの動作時間を早くすることが可能となる。
【発明を実施するための最良の形態】
【０００７】
本発明による半導体装置の製造方法は以下のプロセスを有する。
（１）シリコン基板にトレンチエッチングの処理を行う。
（２）トレンチの表面を含むシリコン基板表面に犠牲酸化膜を形成する。
（３）イオンインプランターによってトレンチの底面にイオン注入を行う。
（４）犠牲酸化膜を除去する。
（５）ゲート酸化膜を形成する。
（６）ゲートポリシリコンをトレンチ内に堆積させる。
【実施例】
【０００８】
以下、図面を参照して、本発明の実施例について説明する。図１〜図6は本発明による半導体装置の製造方法を示す正面断面図である。シリコン基板11のゲートとなるトレンチを形成する部分をエッチング処理して所定の面積の深さでトレンチ12を形成する。面積と深さはマスクの形状とエッチングの処理時間によって制御する（図１）。続いて、トレンチ12内を含むシリコン基板11の表面全体に犠牲酸化膜13を形成する。この犠牲酸化膜13の厚みは100nm程度とする（図２）。
【０００９】
次に砒素AsまたはリンPイオンをイオンインプランターによってトレンチ12の底面に注入する。この際、トレンチ12の底部には側壁面に比較して深くイオン注入層が形成される。通常130nm程度の深さまでイオン注入を行う（図３）。その後に犠牲酸化膜13を除去する（図４）。続いて、ゲート酸化膜14を形成するが、通常酸化炉内で熱処理を行うことによって所定の厚みのガート酸化膜14を形成するが、トレンチの底部には深いイオン注入層が形成されているので、この部分の酸化膜は厚くなる（図５）。
【００１０】
ゲート酸化膜14が形成されとトレンチ11内にゲート電極とするポリシリコン15を堆積させる。ポリシリコンは半導体基板の表面全面に堆積されるが、エッチングしてゲート領域にのみに残される（図6）。この、ポリシリコン層をゲートとする半導体素子が得られるが、ゲートとして機能するトレンチの側壁部分には薄い酸化膜が、ゲートとして機能しない底部には厚い酸化膜が形成される。したがって、ゲートのトレンチの側壁の薄い酸化膜が形成された部分のみがゲートとして動作し、全体としてゲート容量が減少してトランジスタの動作速度を早くすることができる。
【産業上の利用可能性】
【００１１】
本発明はパワーＭＯＳ−ＦＥＴ等として用いられるトレンチゲート構造の半導体装置全般に利用することができ、高速動作を必要とする素子に有用である。
【図面の簡単な説明】
【００１２】
【図１】本発明の工程を示す正面断面図
【図２】本発明の工程を示す正面断面図
【図３】本発明の工程を示す正面断面図
【図４】本発明の工程を示す正面断面図
【図５】本発明の工程を示す正面断面図
【図６】本発明の工程を示す正面断面図
【符号の説明】
【００１３】
11：シリコン基板
12：トレンチ
13：犠牲酸化膜
14：ゲート酸化膜
15：ゲートポリシリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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