(57)【要約】【課題】  フローティングゲートとコントロールゲート間の層間絶縁膜をエッチングする際に下地の絶縁膜がエッチングされることに起因するデバイス特性劣化を防止することができる不揮発性半導体記憶装置を提供する。【解決手段】  半導体基板１と、ゲート絶縁膜２と、半導体基板１の主表面の法線と成す角度θが０度より大きく４５度以下となるように傾斜する側面を含み、上方に向かうに従って幅寸法が漸次狭くなるように形成された複数のフローティングゲート８ａ〜８ｃと、フローティングゲート８ａ〜８ｃ間に形成された絶縁膜３０と、層間絶縁膜９と、コントロールゲートとを備え、絶縁膜３０上でフローティングゲート８ａ〜８ｃが分断され、層間絶縁膜９の厚みをＴとした場合に絶縁膜３０の厚みが、Ｔ/ｓｉｎθ以上である。【選択図】        図２
2006093502.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されると共に、前記半導体基板の主表面の法線との成す角度が０度より大きく４５度以下となるように傾斜する側面を含み、上方に向かうに従って幅寸法が漸次狭くなるように形成された複数のフローティングゲートと、
前記フローティングゲート間に形成された絶縁膜と、
前記フローティングゲート上に形成された層間絶縁膜と、
前記層間絶縁膜を介して、前記フローティングゲートの上方に形成されたコントロールゲートとを備え、
前記絶縁膜上で隣り合う前記フローティングゲートが分断され、前記法線方向に対する前記フローティングゲートの側面の傾斜角度と前記層間絶縁膜の厚みに応じて、前記絶縁膜の厚みを設定した、不揮発性半導体記憶装置。
【請求項２】
前記フローティングゲートの側面の傾斜角度をθとし、前記層間絶縁膜の厚みをＴとした場合に、前記絶縁膜の厚みをＴ/ｓｉｎθ以上とした、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記層間絶縁膜が、第１酸化膜と、窒化膜と、第２酸化膜との積層を含む、請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記絶縁膜中に形成され、所定電圧が印加されることにより前記半導体基板内に反転層を形成するアシストゲートをさらに備える、請求項１から請求項３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板の主表面側に絶縁膜を形成する工程と、
前記絶縁膜を覆うように第１導電膜を形成する工程と、
前記第１導電膜をパターニングすることにより前記絶縁膜の一部表面を露出させると共に、前記半導体基板の主表面の法線とのなす角度が０度より大きく４５度以下となるように傾斜する側面を有する導電膜パターンを形成する工程と、
前記導電膜パターンを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜を覆うように第２導電膜を形成する工程と、
前記第２導電膜をパターニングすることによりコントロールゲートを形成する工程と、
前記コントロールゲートをマスクとして前記層間絶縁膜を選択的に除去する工程と、
前記コントロールゲートをマスクとして、前記導電膜パターンをパターニングすることによりフローティングゲートを形成する工程と、
を備えた、不揮発性半導体記憶装置の製造方法。
【請求項６】
印加されることにより前記半導体基板内に反転層を形成するアシストゲートを前記半導体基板の主表面上に形成する工程をさらに備え、
前記絶縁膜を形成する工程は、前記アシストゲートを覆うように前記絶縁膜を形成する工程を含む、請求項５に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記層間絶縁膜の厚みをＴとし、前記半導体基板の主表面の法線方向に対する前記フローティングゲートの側面のなす角度をθとしたときに、前記絶縁膜の厚みがＴ/ｓｉｎθ以上となるように前記絶縁膜を形成する工程を含む、請求項５または請求項６に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、特に、コントロールゲートとフローティングゲートとを備えた不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、半導体基板上にて柱状に形成されたフローティングゲートと、層間絶縁膜を介してフローティングゲート上に形成されたコントロールゲートとを備えた不揮発性半導体記憶装置が知られている（特許文献１参照）。
【０００３】
上記従来の不揮発性半導体記憶装置は、半導体基板と、半導体基板の主表面上に形成されたＳＴＩ（Shallow Trench Isolation)分離領域と、ＳＴＩ分離領域間に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成され、柱状に形成されたフローティングゲートと、フローティングゲート上に形成された層間誘電層と、層間誘電層を介してフローティングゲートの上面側に形成されたコントロールゲートとから構成されている。
【０００４】
上記従来の不揮発性半導体記憶装置を製造する際には、まず、半導体基板の主表面側にＳＴＩ分離領域を形成して、半導体基板の主表面上にトンネル絶縁膜を形成する。そして、半導体基板の主表面上にフローティングゲート用の導電膜を形成する。次に、フローティングゲート用の導電膜に溝部を形成する。そして、溝部が形成されたフローティングゲート用の導電膜の上面に層間絶縁膜を形成する。さらに、層間絶縁膜の上面上にコントロールゲートを形成する。次に、このコントロールゲートをマスクとして、層間絶縁膜とフローティングゲートとにエッチングを施し、フローティングゲートを形成する。
【０００５】
このようにして構成された不揮発性半導体記憶装置においては、フローティングゲートが柱状に形成されているため、フローティングゲートとコントロールゲートとの対向面積が大きくなり、フォローティングゲートとコントロールゲートとの間に形成される容量を大きくすることができ、カップリング比を向上させることができる。
【特許文献１】特開２０００−１８８３４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の不揮発性半導体記憶装置においては、フローティングゲートの側壁高さを増加させているので、フローティングゲートの側壁上に形成された層間絶縁膜の、半導体基板の主表面の法線方向の厚みが厚くなる。その一方で、ＳＴＩ分離領域上に形成された層間絶縁膜は、フローティングゲートの側壁に形成された層間絶縁膜より遥かに薄くなる。
【０００７】
コントロールゲート間に形成された上記の層間絶縁膜は除去されるが、該層間絶縁膜を除去する場合には、フローティングゲートの側壁上に形成された層間絶縁膜の上記法線方向の厚み分のエッチングを施す必要がある。このようなエッチングを行なった場合には、ＳＴＩ分離領域を構成する絶縁膜にもエッチングが施され、所望のデバイス特性が得られないという場合が生じる。
【０００８】
かかる問題に鑑み、フローティングゲートの側壁上に形成された層間絶縁膜を残留させて、絶縁膜に施されるエッチングの量を抑えることも考えられるが、この場合には、残留した層間絶縁膜が半導体基板上にリフトオフして、異物が残るという問題や、フローティングゲートのエッチングの際にマスクずれが生じた場合には、層間絶縁膜下にエッチング残渣が生じるという問題が生じる。
【０００９】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的はフローティングゲートとコントロールゲート間の層間絶縁膜をエッチングする際に下地の絶縁膜がエッチングされることに起因するデバイス特性劣化を防止することができる不揮発性半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板の主表面上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されると共に、半導体基板の主表面の法線との成す角度が０度より大きく４５度以下となるように傾斜する側面を含み、上方に向かうに従って幅寸法が漸次狭くなるように形成された複数のフローティングゲートと、フローティングゲート間に形成された絶縁膜と、フローティングゲート上に形成された層間絶縁膜と、層間絶縁膜を介して、フローティングゲートの上方に形成されたコントロールゲートとを備え、絶縁膜上で隣り合うフローティングゲートが分断され、法線方向に対するフローティングゲートの側面の傾斜角度と層間絶縁膜の厚みに応じて、絶縁膜の厚みが設定される。
【発明の効果】
【００１１】
本発明によれば、上記のようにフローティングゲートの側面の傾斜角度と層間絶縁膜の厚みとに応じて、絶縁膜の厚みを適切に調整しているので、層間絶縁膜のエッチングの際に、絶縁膜がエッチングされることに起因するデバイス特性劣化を防止することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図１から図２８を用いて、本発明の実施の形態について説明する。
【００１３】
（実施の形態１）
図１は、本実施の形態１に係る不揮発性半導体記憶装置であるＡＧ−ＡＮＤ型のフラッシュメモリ２０のメモリセル部の断面図である。図１に示されるように、本実施の形態に係るＡＧ−ＡＮＤ型のフラッシュメモリ２０は、半導体基板１と、半導体基板１の主表面上に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成されると共に、半導体基板１の主表面の法線との成す角度が０度より大きく４５度以下となるように傾斜する側面を含み、上方に向かうに従って幅寸法が漸次狭くなるように形成された複数のフローティングゲート８ａ〜８ｃと、フローティングゲート８ａ〜８ｃ間に形成されたキャップ絶縁膜（絶縁膜）３０と、フローティングゲート８ａ〜８ｃ上に形成された層間絶縁膜９と、層間絶縁膜９を介して、フローティングゲート８ａ〜８ｃの上方に形成されたコントロールゲート１０とを備えている。なお、本実施の形態においては、アシストゲート３ａ〜３ｄは、半導体基板１上に４箇所形成されているが、これに限られず、また、フローティングゲート８ａ〜８ｃは、３箇所形成されているが、この数に限られない。
【００１４】
半導体基板１は、例えば、Ｐ型シリコン（Ｓｉ）単結晶からなる基板と、基板の上面側に形成され、例えば、リン（Ｐ）が導入されたｎ型の埋込領域と、ｎ型の埋込領域の上面側に形成され、例えば、ホウ素（Ｂ）が導入されて形成されたウエルとを備える。半導体基板１上には、コントロールゲート１０が延在する方向と交差する方向に延在するアシストゲート３ａ〜３ｄが形成されている。このアシストゲート３ａ〜３ｄを覆うキャップ絶縁膜（絶縁膜）３０が形成されている。キャップ絶縁膜３０は、アシストゲート３ａ〜３ｄの側面に形成されたサイドウォール絶縁膜５と、アシストゲート３ａ〜３ｄの上面側に形成された絶縁膜４と、絶縁膜４とサイドウォール絶縁膜５の側面側に形成された絶縁膜６とから構成されている。絶縁膜４とサイドウォール絶縁膜５と絶縁膜６とは、例えば、酸化シリコンから構成されている。フローティングゲート８ａ〜８ｃは、キャップ絶縁膜３０間に形成されている。
【００１５】
隣り合うフローティングゲート３ａ〜３ｄは、キャップ絶縁膜３０上で分断されている。フローティングゲート８ａ〜８ｃ上端部は、キャップ絶縁膜３０の上端部より上方に位置している。キャップ絶縁膜３０の上端部より上方に位置するフローティングゲート８ａ〜８ｃの側面は、上方に向かうにしたがって、フローティングゲート８ａ〜８ｃの幅の寸法が漸次狭くなるように傾斜している。フローティングゲート８ａ〜８ｃ間には、溝部が形成されており、この溝部の底面は、キャップ絶縁膜３０の上端面で構成されている。
【００１６】
フローティングゲート８ａ〜８ｃの上面から、キャップ絶縁膜３０の上面上にわたって、層間絶縁膜９が形成されている。この層間絶縁膜９は、下層から順次酸化膜、窒化膜および、酸化膜を順次積層することにより形成された、いわゆるＯＮＯ膜で構成されている。層間絶縁膜９の厚さは、例えば、１６ｎｍ程度に形成されている。コントロールゲート１０は、層間絶縁膜９の上面に形成され、例えば、低抵抗な多結晶シリコン膜から構成された導電膜と、例えば、タングステンシリサイド等から構成された高融点シリサイド膜とから構成されている。このように構成されたコントロールゲート１０上面上には、例えば、酸化シリコンから構成された絶縁膜１１が形成されている。
【００１７】
図２に示されるように、フローティングゲート８ａ〜８ｃの側面は、半導体基板１の主表面の法線と成すテーパ角θが、０度より大きく４５度より小さくなるように形成されている。このため、フローティングゲート８ａ〜８ｃは、キャップ絶縁膜３０の上端部から上方に向かうに従って、漸次幅が狭くなるように形成されている。形成された層間絶縁膜９のうち、半導体基板１の主表面の法線方向の膜厚が最も厚く形成される部分は、フローティングゲート８ａ〜８ｃの側面上に形成された部分となる。そして、層間絶縁膜９の膜厚をＴとした場合には、フローティングゲート８ａ〜８ｃの側面上に形成された層間絶縁膜９の半導体基板１の主表面の法線方向の膜厚Ｉは、Ｔ／ｓｉｎθ（但し、０度＜θ≦４５度）となる。そこで本実施の形態では、アシストゲート３ａ〜３ｄの上端面より上方に形成されたキャップ絶縁膜３０の膜厚ｔを、ｔ＞Ｔ／ｓｉｎθとしている。すなわち、キャップ絶縁膜３０を構成する絶縁膜のうち、アシストゲート３ａ〜３ｄの上面上に形成された絶縁膜４は、膜厚がＴ／ｓｉｎθ以上となるように形成されている。なお、キャップ絶縁膜３０は、アシストゲート３ａ〜３ｄと、コントロールゲート１０とを分離する機能を有している。この機能を発揮するために最低限必要なアシストゲート３ａ〜３ｄの膜厚をＫとすると、キャップ絶縁膜の膜厚ｔをＫ＋Ｔ/ｓｉｎθ−Ｔとするのが好ましい。
【００１８】
図３は、フローティングゲート８ａの傾斜する側面部分の拡大断面図である。この図３に示されるように、フローティングゲート８ａの側面上には、酸化膜（第１酸化膜）９ａと、窒化膜９ｂと、酸化膜（第２酸化膜）９ｃとから構成された層間絶縁膜９が形成されている。図４は、図１に示されたＡＧ−ＡＮＤ型のフラッシュメモリ２０の断面の位置より、アシストゲート３ａ〜３ｄが延在する方向にずれた位置の断面図である。この断面では、半導体基板１上には、ゲート絶縁膜２と、アシストゲート３ａ〜３ｄと、キャップ絶縁膜３０とが形成され、キャップ絶縁膜３０の上端面には、凹部が形成されている。
【００１９】
次に、このように構成されたＡＧ−ＡＮＤ型のフラッシュメモリ２０の書込み、読出しおよび消去の動作について説明する。図５に示されるように、データ書込み動作時においては、選択されたメモリセルに接続されているコントロールゲート１０に例えば、１５Ｖ程度印加され、他のコントロールゲートには、例えば０Ｖを印加する。また、選択されたメモリセルのソース形成用のアシストゲート３ｂに１Ｖ程度を印加して、選択メモリセルのドレイン形成用のアシストゲート３ｃに７Ｖ程度を印加する。
【００２０】
これにより、１Ｖが印加されたアシストゲート３ｂの半導体基板１内には、ソース形成用のｎ型反転層４０ａが形成される。そして、７Ｖが印加されたアシストゲート３ｃの半導体基板１内には、ドレイン形成用のｎ型反転層４０ｂが形成される。
【００２１】
この際、他のアシストゲート３ａ、３ｄには、ＯＶが印加される。これにより、選択されなかったアシストゲート３ａ〜３ｄの下面には、反転層が形成されず、選択メモリセルと非選択メモリセルとのアイソレーションがなされる。この状態で、形成された反転層４０ｂに接続された共有ドレイン配線に４Ｖ程度印加する一方で、形成された反転層４０ａに接続されたグローバルビット線に０Ｖを印加する。
【００２２】
このため、形成された反転層４０ａから反転層４０ｂに向かい書き込み用の電流が流れる。なお、図５の矢印ｊ１は、データ用の電荷の注入の様子を模式的に示している。
【００２３】
図６は、書き込み時におけるフローティングゲート８ｂに形成される容量を示した図である。この図６に示されるように、フローティングゲート８ｂには、コントロールゲート１０とフローティングゲート８ｂとの間に形成された容量Ｃ１と、フローティングゲート８ｂと半導体基板１との間に形成された容量Ｃ２と、隣接するフローティングゲート８ａ、８ｃ間に形成された容量Ｃ３と、ｎ型反転層４０ａとフローティングゲート８ｂとの間に形成された容量Ｃ４と、ｎ型反転層４０ｂとフローティングゲート８ｂとの間に形成された容量Ｃ５とが形成される。
【００２４】
ここで、コントロールゲート１０の電位をＶＣＧ、フローティングゲート８ｂの電位をＶＦＧ、形成されたｎ型反転層４０ａの電位をＶａ、さらに、形成されたｎ型反転層４０ｂの電位をＶｂ、ｎ型反転層４０ａとｎ型反転層４０ｂとの間の半導体基板１の電位をＶｃｈａｍｍｅｌ、隣接するフローティングゲートの電位ＶＦＧ２とすると、ＡＧ−ＡＮＤ型のフラッシュメモリ２０においてフローティングゲート８ｂに蓄積される電荷Ｑは、次の式（１）により示される。
Ｑ＝Ｃ１（ＶＦＧ−ＶＣＧ）＋Ｃ２（ＶＦＧ−Ｖｃｈａｎｎｅｌ）＋Ｃ３（ＶＦＧ−ＶＦＧ２）＋Ｃ４（ＶＦＧ−Ｖａ）＋Ｃ５（ＶＦＧ−Ｖｂ）・・・（１）ここで、式（１）において、メモリセルの書き込み動作時には、Ｖａ、Ｖｃｈａｎｎｅｌ、Ｖｂ、ＶＦＧ２は、いずれも定数をとるので、式（１）は、下記式（２）のように簡略化して示すことができる。
Ｑ＋Ｗ＝Ｃ１（ＶＦＧ−ＶＣＧ）＋ＶＦＧ×（Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５）・・・（２）但し、Ｗ（＝Ｃ２×Ｖｃｈａｎｎｅｌ＋Ｃ３×ＶＦＧ２＋Ｃ４×Ｖａ＋Ｃ５×Ｖｂ）は定数。ここで、ＣＴ＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５とすると、上記式（２）は、下記式（３）となる。
Ｑ＋Ｗ＝ＣＴ×ＶＦＧ−Ｃ１×ＶＣＧ・・・（３）
上記式（３）を変形すると、下記式（４）が得られる。
ＶＦＧ＝（Ｑ＋Ｗ＋Ｃ１×ＶＣＧ）／ＣＴ・・・（４）ここで、Ｃ１／ＣＴは、カップリング比といわれる。また、書き込み時フローティングゲート８ｂへの電子の輸送は、ファウラー・ノルドハイム電流（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ  ｃｕｒｒｅｎｔ）の式にしたがう。ｊ＝Ａ・ＶＦＧ２・ｅｘｐ（−Ｂ／ＶＦＧ）・・・（５）
上記式（５）からも明らかなように、フローティングゲート電位ＶＦＧが大きくなるほど、電流ｊは大きくなり、書き込み速度は速くなる。すなわち、カップリング比を向上させることにより、書き込み速度を向上させることができる。
【００２５】
ここで、本実施の形態においては、キャップ絶縁膜３０の膜厚ｔがＴ／ｓｉｎθ以上とされており、薄く形成されている。このため、フローティングゲート８ｂの高さを高く形成せずとも、コントロールゲート１０とフローティングゲート８ｂとの対向面積を確保することができ、フローティングゲート８ｂとコントロールゲート１０との間の容量Ｃ１を確保することができる。また、フローティングゲート８ｂの高さを抑えることにより、フローティングゲート８ｂとフローティングゲート８ａ、８ｃとの間の対向面積を小さくすることができ、容量Ｃ３を低く抑えることができる。このため、ＣＴを低くすることができる。したがって、カップリング比を向上させることができ、書き込み速度を確保することができる。
【００２６】
フローティングゲート８ａ〜８ｃの側面と、半導体基板１の主表面との成す角度θが０度の場合には、フローティングゲート８ａ〜８ｃの側面が半導体基板１に対して略垂直となり、フローティングゲート８ａ〜８ｃの側面に形成された層間絶縁膜９の半導体基板１の法線方向の厚みＩが厚くなる。このため、層間絶縁膜９にエッチングを施す際に、アシストゲート３ａ〜３ｄが露出することを防止するため、キャップ絶縁膜３０の厚みを厚く形成する必要がある。このように、キャップ絶縁膜３０の膜厚を厚く形成した場合でも、コントロールゲート１０とフローティングゲート８ａ、８ｃとの対向面積を確保して容量Ｃ１を確保する必要がため、フローティングゲート８ａ〜８ｃを高く形成する必要がある。フローティングゲート８ａ〜８ｃを高く形成すると、フローティングゲート８ｂとフローティングゲート８ａ、８ｃとの間の容量Ｃ３が大きくなり、結果として、カップリング比が悪くなる。
【００２７】
さらに、フローティングゲート８ａ〜８ｃの側面と、半導体基板１の主表面との成す角度θが４５度より大きくした場合には、コントロールゲート１０と、フローティングゲート８ａ〜８ｃとが対向する面積が小さくなりカプリング比が悪くなる。以上より、前述のように、フローティングゲート８ａ〜８ｃの側面と、半導体基板１の主表面との成す角度θを０度より大きく４５度以下としている。なお、フローティングゲート８ａ〜８ｃの側面と、半導体基板１の主表面の法線方向との成す角度θは、１０度以上４５度以下の範囲が好ましい。角度θが１０度以上４５度以下の場合には、キャップ絶縁膜３０が厚くなり過ぎず、カップリング比を少なくとも、０．５５程度にすることができる。
【００２８】
次に、図７を用いて、データの読み出し動作について説明する。図７に示すように、データ読み出しでは、読み出しの電流ｊ２の方向が上記書込動作と逆である。すなわち、読み出しの電流ｊ２はグローバルビット線から共通ドレイン線に流れることとなる。このデータの読出し動作では、選択されたメモリセルが接続されるコントロールゲート１０に例えば、２〜５Ｖ程度印加する。また、選択されたメモリセルのソースおよびドレイン形成用のアシストゲート３ｂ、３ｃに例えば、５Ｖ程度を印加することにより、アシストゲート３ｂに対向する半導体基板１０の主表面部分に、ソース形成用の反転層４０ｃを形成し、アシストゲート３ｃに対向する半導体基板１０の主表面には、ドレイン形成用の反転層４０ｄを形成する。このとき、他のアシストゲート３ａ、３ｄには、例えば、０Ｖを印加することで、これらアシストゲート３ａ、３ｄに対向する半導体基板１０の主表面部分には、反転層が形成されないようにしてアイソレーションを行う。
【００２９】
ここで、選択メモリセルのソース用のｎ型反転層４０ｃが接続されるグローバルビット線に、例えば、０Ｖ程度を印加する。この状態で、共通ドレイン配線に印加された１Ｖ程度の電圧を上記ｎ型の反転層４０ｄを通じて選択メモリセルのドレインに供給する。このようにして、選択されたメモリセルの読出しを行う。
【００３０】
すなわち、フローティングゲート８ａ〜８ｃの蓄積電荷の状態で、各メモリセルのしきい値電圧が変わるので、選択されたメモリセルのソースおよびドレイン間に流れる電流の状況で、選択されたメモリセルのデータを判断できる。
【００３１】
次に、図８を用いて、データの消去動作について説明する。データの消去動作は、選択対象のコントロールゲート１０に負電圧を印加することにより、フローティングゲート８ａ〜８ｃから半導体基板１へのＦ−Ｎ（Fowlor Nordheim）トンネル放出により行う。
【００３２】
図８に示されるように、選択対象のコントロールゲート１０に例えば、−１６Ｖ程度を印加する一方、半導体基板１に正の電圧を印加する。それにより、Ｆ−Ｎトンネル現象を利用してフローティングゲート８ａ〜８ｃ内に蓄積された電荷を絶縁体膜２を介して半導体基板１に放出して、複数のメモリセルのデータを一括消去する。
【００３３】
次に上記のように構成されたＡＧ−ＡＮＤ型のフラッシュメモリ２０の製造方法について、図９〜図２０を用いて説明する。
【００３４】
図９に示されるように、まず、半導体基板１の主表面上に、例えば酸化シリコン等からなるゲート絶縁膜２を、例えば二酸化シリコン換算膜厚で９ｎｍ程度の厚さとなるように、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成する。
【００３５】
その上に、例えば低抵抗な多結晶シリコンからなる導体膜３Ａを、例えば５０ｎｍ程度の厚さとなるようにＣＶＤ（Chemical Vapor Deposition）法等により堆積する。さらにその上に、絶縁膜４を堆積する。
【００３６】
そして、絶縁膜４の上に、例えばアモルファス（Amorphous）シリコン膜からなるハードマスク膜４ａを、ＣＶＤ法等により堆積する。
【００３７】
絶縁膜４上に、アシストゲート形成用のレジストパターンを形成する。そして、レジストパターンをエッチングマスクとして、そこから露出するハードマスク膜４ａをエッチングする。該エッチング処理によりアシストゲート３ａ〜３ｄを形成するためのパターンをハードマスク膜４ａに形成する。
【００３８】
続いて、図１０に示されるように、ハードマスク膜４ａをエッチングマスクとして、そこから露出する絶縁膜４、導体膜３Ａをエッチングする。導電膜３Ａがエッチングされると、半導体基板１上にアシストゲート３ａ〜３ｄが形成される。このエッチング処理では、絶縁膜４、導体膜３Ａがエッチングされる時にハードマスク４ａもエッチングされる。
【００３９】
図１１に示されるように、アシストゲート３ａ〜３ｄ間の半導体基板１内に、例えばホウ素等のようなＰ型不純物を通常のイオン注入法等により導入する。なお、この不純物導入処理は、このホウ素導入工程を、後述するキャップ絶縁膜の形成後に行うことも可能である。
【００４０】
続いて、図１２に示されるように、半導体基板１に対して、例えばＩＳＳＧ酸化法等のような熱酸化処理を施す。該熱酸化処理により、アシストゲート３ａ〜３ｄの側面に、例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜が形成される。絶縁膜の厚さ（半導体基板１の主表面に水平な方向の寸法）は、二酸化シリコン換算膜厚で、１０ｎｍ程度である。また、この熱酸化処理により、アシストゲート３ａ〜３ｄの幅方向の寸法は、例えば６５ｎｍ程度になり、アシストゲート３ａ〜３ｄの側面には、サイドウォール絶縁膜５が形成される。
【００４１】
続いて、図１３に示されるように、半導体基板１の主表面上に、例えば酸化シリコンからなる絶縁膜を、例えばＣＶＤ法により堆積した後、これをエッチバックする。この絶縁膜のエッチバック処理により、絶縁膜５と、絶縁膜４との側面に絶縁膜６が形成され、絶縁膜５と絶縁膜４と絶縁膜６とからなるキャップ絶縁膜３０が形成される。
【００４２】
すなわち、キャップ絶縁膜３０は、アシストゲート３の周囲を覆うように形成される。アシストゲート３ａ〜３ｄの上端面より上方に形成されたキャップ絶縁膜３０の膜厚ｔは、前述のようにＴ／ｓｉｎθ以上である。このようにして形成された隣接するキャップ絶縁膜３０間にて、外方に露出するゲート絶縁膜２をエッチングし、半導体基板１の主表面を露出させる。なお、この際、不純物導入処理を行なってもよい。
【００４３】
図１４に示されるように半導体基板１に対して、例えば、ＩＳＳＧ酸化法等にような酸化処理を施すことにより、隣接するキャップ絶縁膜３０間の半導体基板１の主表面上にて、例えば、酸化シリコンからなる絶縁膜を形成する。その後、窒素（Ｎ）を含む雰囲気ガス中で熱処理（酸窒化処理）を施すことにより、隣接するキャップ絶縁膜３０間にて半導体基板１との界面に窒素を偏析させて酸窒化シリコン（ＳｉＯＮ）からなる絶縁膜２を形成する。この絶縁膜２は、メモリセルのゲート絶縁膜として機能する膜で、その厚さは、二酸化シリコン換算膜厚で、例えば９ｎｍ程度である。
【００４４】
続いて、図１４に示されるように、半導体基板１の主表面上に例えば、低抵抗体な多結晶シリコンからなるシリコン膜（第１導電膜）８Ａを堆積する。この際、キャップ絶縁膜３０の側面は、略垂直に形成されているため、シリコン膜８Ａを堆積する際に、隙間が生じることを防止することができる。そして、図１５に示されるように、堆積されたシリコン膜８Ａにいわゆるテーパエッチング等のエッチング処理を施し、シリコン膜８Ａに溝部を形成して、導電膜パターン８Ｂを形成する。
【００４５】
この際、キャップ絶縁膜３０より上方に位置する導電膜パターン８Ｂの側面の半導体基板１の主表面の法線となす角度θが、０度より大きく４５度以下の範囲となるように溝部を形成する。また、キャップ絶縁膜３０の一部表面である上端面は、シリコン膜８Ａがエッチングされることにより、露出する。
【００４６】
続いて、図１６に示されるように、エッチングが施された導電膜パターン８Ｂ上から露出したキャップ絶縁膜３０の上端面上にわたって層間絶縁膜９が形成される。この層間絶縁膜９を形成する際には、まず、酸化膜（第２酸化膜）を５ｎｍ程度の厚みで形成し、そして、この酸化膜上に窒化膜を８ｎｍ程度の厚みで形成する。さらに、この窒化膜上に、酸化膜（第１酸化膜）を５ｎｍ程度形成することにより、ＯＮＯ膜からなる層間絶縁膜９を形成する。このようにして形成された層間絶縁膜９の上面側には、導電膜１０ＡをＣＶＤ法等により堆積する。導電膜１０Ａは、例えば、不純物をドープトしたポリシリコンとタングステンシリサイド等からなる。そして、この導電膜１０Ａ上に絶縁膜１１を形成する。
【００４７】
図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線における断面図であり、この図１７に示されるように、絶縁膜１１と導電膜１０Ａにパターニングを施して、コントロールゲート１０を形成する。図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線における断面図であり、この図１８に示されるように、形成されたコントロールゲート１０間においては、層間絶縁膜９が露出した状態となる。そして、図１９に示されるように、露出した層間絶縁膜９を除去する。アシストゲート３ａ〜３ｄ間に形成された層間絶縁膜９のうち、半導体基板１の主表面の法線方向に最も厚く形成された部分は、導電膜パターン８Ｂの側面に形成された部分であり、この部分における層間絶縁膜９の半導体基板１の主表面の法線方向の膜厚Ｉは、Ｔ／ｓｉｎθとで表すことができる。
【００４８】
このように厚い部分を有する層間絶縁膜９にエッチングを施して、除去する際には、層間絶縁膜９上に形成されたキャップ絶縁膜３０の上端面も、例えば、Ｔ／ｓｉｎθ−Ｔ程度エッチングされる。この際、キャップ絶縁膜３０のアシストゲート３ａ〜３ｄ上の膜厚ｔは、Ｔ／ｓｉｎθより厚く形成されているため、キャップ絶縁膜３０中でエッチングを止めることができ、キャップ絶縁膜３０に埋設されているアシストゲート３が露出することを防止できる。なお、キャップ絶縁膜３０のアシストゲート３ａ〜３ｄ上の膜厚ｔを、Ｋ＋Ｔ／ｓｉｎθ−Ｔ以上に設定した場合には、上記エッチング後においても、キャップ絶縁膜３０のアシストゲート３ａ〜３ｄ上の膜厚を最低限必要な膜厚Ｋ以上とすることができる。
【００４９】
このようにして、層間絶縁膜９が除去される共に、キャップ絶縁膜３０の上端面には、凹部が形成され、さらに、コントロールゲート１０間に位置する導電膜パターン８Ｂが外部に露出する。
【００５０】
そして、図２０に示されるように、コントロールゲート１０間に位置する導電膜パターン８Ｂを除去する。この際、フローティングゲート８ａ〜８ｃが形成される。
【００５１】
なお、溝部の位置がずれることにより、溝部の底部にて導電膜パターン８Ｂ上に層間絶縁膜９が形成された場合においても、導電膜パターン８Ｂにエッチングを施す際には、コントロールゲート１０間に形成された層間絶縁膜９は全て除去される。このため、導電膜パターン８Ｂにエッチングが施される際には、層間絶縁膜９が導電膜パターン８Ｂのシリコン膜のマスクとなることが防止され、導電膜パターン８Ａが良好に除去される。
【００５２】
上記のように構成されたＡＧ−ＡＮＤ型のフラッシュメモリ２０によれば、コントロールゲート１０間の層間絶縁膜９を除去することができるため、半導体基板１上に層間絶縁膜９がリフトオフして、半導体基板１上に異物として残ることを防止することができる。
【００５３】
上記のＡＧ−ＡＮＤ型のフラッシュメモリ２０の製造方法によれば、キャップ絶縁膜３０のアシストゲート３ａ〜３ｄ上の厚みが、Ｔ／ｓｉｎθ以上とされているので、層間絶縁膜９にエッチングを施す際に、アシストゲート３ａ〜３ｄが露出することを防止することができ、ＡＧ−ＡＮＤ型のフラッシュメモリ２０の特性劣化を防止することができる。
【００５４】
また、キャップ絶縁膜３０のアシストゲート３ａ〜３ｄ上の膜厚ｔが、Ｋ＋Ｔ／ｓｉｎθ−Ｔ以上とされている場合には、キャップ絶縁膜３０のアシストゲート３ａ〜３ｄ上の膜厚をＫ以上に維持することができ、コントロールゲート１０とアシストゲート３ａ〜３ｄとの分離する機能を良好に維持することができ、ＡＧ−ＡＮＤ型のフラッシュメモリ２０の特性劣化を防止することができる。
【００５５】
その上、導電膜パターン８Ｂに形成された溝部がキャップ絶縁膜１０の上端面からずれた場合においても、コントロールゲート１０間に層間絶縁膜９が残留しないため、層間絶縁膜９がマスクとなり、半導体基板１上にシリコン膜が残留することを防止することができ、ＡＧ−ＡＮＤ型のフラッシュメモリ２０の特性劣化を防止することができる。
【００５６】
さらに、カップリング比を向上させることができ、書き込み速度の向上を図ることができる。
【００５７】
（実施の形態２）
図２１から図２８を用いて、本発明の実施の形態２について説明する。
【００５８】
図２１は、本実施の形態２に係る不揮発性半導体記憶装置であるＮＯＲ型のフラッシュメモリ５０のメモリセル部の断面図である。この図２１に示されるように、ＮＯＲ型のフラッシュメモリ５０は、半導体基板１と、半導体基板１の主表面上に形成されたゲート絶縁膜６２と、ゲート絶縁膜６２の上面側に形成されると共に、半導体基板１の主表面の法線と成す角度θが０度より大きく４５度以下となるように傾斜する側面を含み、上方に向かうに従って幅寸法が漸次狭くなるように形成された複数のフローティングゲート６３ａ、６３ｂと、フローティングゲート６３ａ、６３ｂ間に形成されたＳＴＩ(Shallow Trench Insulation)分離領域（絶縁膜）６１と、フローティングゲート６３ａ、６３ｂ上に形成された層間絶縁膜６４と、層間絶縁膜６４を介して、フローティングゲート６３ａ、６３ｂの上方に形成されたコントロールゲート６３ａ、６３ｂとを備えている。
【００５９】
ＳＴＩ分離領域６１は、トレンチ分離のための溝６１Ａと、溝６１Ａ内に埋め込んだ絶縁膜６１Ｂとから構成されている。絶縁膜６１Ｂは、半導体基板１の主表面に突出するように形成されている。ここで、ＳＴＩ分離領域６１の絶縁膜６１Ｂの厚みは、例えば、不純物領域を形成する際に、ホウ素等の不純物が突き抜けることを防止するために最低限必要な膜厚Ｚ以上と必要がある。このため、層間絶縁膜６４の厚みをＴとした場合に、絶縁膜６１Ｂの膜厚ｔを、Ｚ＋Ｔ/ｓｉｎθ−Ｔ以上とする。なお、本実施の形態においては、絶縁膜６１Ｂは、半導体基板１の主表面上に突出するように形成されているが、半導体基板１の主表面と面一に形成されていてもよい。ゲート絶縁膜６２は、隣り合うＳＴＩ分離領域間の半導体基板１の主表面上に形成されている。隣り合うフローティングゲート６３ａ、６３ｂは、ＳＴＩ分離領域６１上で分断されている。コントロールゲート６５は、層間絶縁膜６４を介して、フローティングゲート６３ａ、６３ｂ上に形成されている。コントロールゲート６５は、不純物をドープトしたシリコン膜６５ｂと、タングステンシリコン膜６５ａとから構成されている。
【００６０】
上記のように構成されたＮＯＲ型のフラッシュメモリ５０の製造方法について、図２２から図２６を用いて説明する。図２２に示されるように、ＮＯＲ型のフラッシュメモリ５０を製造するには、まず、半導体基板１上にＳＴＩ分離領域６１を形成する。ＳＴＩ分離領域６１を形成するには、まず、半導体基板１の主表面に、異方性エッチングを施して、トレンチ分離用の溝６１Ａを形成する。次に、形成された溝６１Ａ内に絶縁膜６１Ｂを埋め込むことで、ＳＴＩ分離領域６１を形成する。ここで、絶縁膜６１Ｂの膜厚ｔが、前述のようにＺ＋Ｔ/ｓｉｎθ以上となるように絶縁膜６１Ｂを形成する。
【００６１】
上記ＳＴＩ分離領域６１を形成した後には、図２３に示されるように、酸化シリコン膜を、例えば二酸化シリコン換算膜厚で９ｎｍ程度の厚さとなるように、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成する。次に、図２４に示すように、ＳＴＩ分離領域６１および、ゲート絶縁膜６２上に低抵抗体な多結晶シリコンからなるシリコン膜（第１導電膜）６３Ａを堆積する。続いて、図２５に示されるように、導電膜６３Ａをパターニングし、ＳＴＩ分離領域６１Ａ上に凹部を形成すると共に、導電膜パターン６３Ｂを形成する。また、上記パターニングにより、絶縁膜６１Ｂの上端面の一部が露出する。導電膜パターン６３Ｂの側面の半導体基板１の主表面の法線との成す角度θが、０度より大きく４５度以下となるように導電膜パターン６３Ｂの側面を傾斜させる。
【００６２】
導電膜パターン６３Ｂを形成した後には、図２６に示されるように、導電膜パターン６３Ｂを覆うように層間絶縁膜６４を形成する。この層間絶縁膜６４を形成する際には、まず、酸化膜（第２酸化膜）を５ｎｍ程度の厚みで形成し、そして、この酸化膜上に窒化膜を８ｎｍ程度の厚みで形成する。さらに、この窒化膜上に、酸化膜（第２酸化膜）を５ｎｍ程度形成することにより、ＯＮＯ膜からなる層間絶縁膜６４を形成する。
【００６３】
この際、層間絶縁膜６４の膜厚をＴとすると、フローティングゲート６３ａ、６３ｂの側面に形成された層間絶縁膜６４の前記法線方向の膜厚は、Ｔ／ｓｉｎθとなる。
【００６４】
次に、層間絶縁膜６４上にポリ（Ｐｏｌｙ）シリコン膜（第２導電膜）６５ｂと、タングステンシリコン膜６５ａとを順次形成する。これら、シリコン膜６５ｂと、タングステンシリコン膜６５ａとにパターニングを施して、コントロールゲート６５を形成する。
【００６５】
図２７に示されるように、コントロールゲート６５を形成した後には、コントロールゲート６５をマスクとして、層間絶縁膜６４にエッチングを施す。このとき、導電膜パターン６３Ｂの側面に形成された層間絶縁膜６４の前記法線方向の膜厚はＴ／ｓｉｎθと厚くなっているため、層間絶縁膜６４にエッチングを施して、コントロールゲート６５間に形成されている層間絶縁膜６４を除去する際には、ＳＴＩ分離領域６１の絶縁膜６１Ｂもエッチングされ、例えば、深さが略Ｔ／ｓｉｎθ−Ｔ程度の凹部が形成され得る。
【００６６】
しかし、絶縁膜６１Ｂの厚みは、Ｚ＋Ｔ／ｓｉｎθ−Ｔ以上とされているため凹部の下に絶縁膜６１Ｂとして最低限必要な厚みを確保することができる。
【００６７】
次に、図２８に示されるように、導電膜パターン６３Ｂにエッチングを施して、導電膜パターン６３Ｂを選択的に除去して、フローティングゲート６３ａ、６３ｂを形成する。
【００６８】
続いて、半導体基板１の主表面に所定の不純物を注入して不純物領域を形成する。この際、ＳＴＩ分離領域６１の絶縁膜６１Ａの上端面には、凹部が形成されているが、常住のように凹部下の絶縁膜６１Ｂの厚みは、Ｚ以上としている、不純物が絶縁膜６１Ｂの下面側に突き抜けることが防止される。上記のようなＮＯＲ型のフラッシュメモリ５０の製造方法によれば、コントロールゲート１０間の層間絶縁膜６１Ｂの厚みを確保することができる。また、不純物領域を形成する際に、絶縁膜６１Ｂを不純物が突き抜けることを防止することもできる。このため、ＳＴＩ分離領域６１の下部でパンチスルーが生じたり、動作不良が生じたりすること等、ＮＯＲ型のフラッシュメモリ５０の特性劣化を防止することができる。
【００６９】
なお、本実施の形態に係るＮＯＲ型のフラッシュメモリ５０においても、上記実施の形態１と同様に、フローティングゲート６３ａ、６３ｂが傾斜する側面を含むため、上記実施の形態１と同様の作用・効果を得ることができる。
【００７０】
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組み合わせることは、当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。また、以上の説明では、本発明をＡＧ−ＡＮＤ型のフラッシュメモリや、ＮＯＲ型のフラッシュメモリに適用した場合について説明したが、これ以外の不揮発性半導体記憶装置にも本発明の思想を適用可能である。つまり、本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【産業上の利用可能性】
【００７１】
本発明は、不揮発性の半導体記憶装置とその製造方法に有効に適用され得る。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施の形態１に係るＡＧ−ＡＮＤ型のフラッシュメモリを示した断面図である。
【図２】図１に示されたＡＧ−ＡＮＤ型のフラッシュメモリの一部を抽出した断面図である。
【図３】フローティングゲートの傾斜する側面部分の拡大断面図である。
【図４】図１の位置より、アシストゲートが延在する方向にずれた位置の断面図である。
【図５】データ書込み動作を示す断面図である。
【図６】書き込み時におけるフローティングゲートに形成される容量を示す説明図である。
【図７】データの読み出し動作を示す断面図である。
【図８】データの消去動作を示す断面図である。
【図９】本発明の実施の形態１に係るＡＧ−ＡＮＤ型のフラッシュメモリの製造方法における第１工程を示した断面図である。
【図１０】本発明の実施の形態１に係るＡＧ−ＡＮＤ型のフラッシュメモリの製造方法における第２工程を示した断面図である。
【図１１】本発明の実施の形態１に係るＡＧ−ＡＮＤ型のフラッシュメモリの製造方法における第３工程を示した断面図である。
【図１２】本発明の実施の形態１に係るＡＧ−ＡＮＤ型のフラッシュメモリの製造方法における第４工程を示した断面図である。
【図１３】本発明の実施の形態１に係るＡＧ−ＡＮＤ型のフラッシュメモリの製造方法における第５工程を示した断面図である。
【図１４】本発明の実施の形態１に係るＡＧ−ＡＮＤ型のフラッシュメモリの製造方法における第６工程を示した断面図である。
【図１５】本発明の実施の形態１に係るＡＧ−ＡＮＤ型のフラッシュメモリの製造方法における第７工程を示した断面図である。
【図１６】本発明の実施の形態１に係るＡＧ−ＡＮＤ型のフラッシュメモリの製造方法における第８工程を示した断面図である。
【図１７】本発明の実施の形態１に係るＡＧ−ＡＮＤ型のフラッシュメモリの製造方法における第９工程を示した断面図である。
【図１８】図１７のＸＶＩＩＩ−ＸＶＩＩＩ線における断面図である。
【図１９】本発明の実施の形態１に係るＡＧ−ＡＮＤ型のフラッシュメモリの製造方法における第１０工程を示した断面図である。
【図２０】本発明の実施の形態１に係るＡＧ−ＡＮＤ型のフラッシュメモリの製造方法における第１１工程を示した断面図である。
【図２１】本発明の実施の形態２に係るＮＯＲ型のフラッシュメモリを示した断面図である。
【図２２】本発明の実施の形態２に係るＮＯＲ型のフラッシュメモリの製造方法における第１工程を示した断面図である。
【図２３】本発明の実施の形態２に係るＮＯＲ型のフラッシュメモリの製造方法における第２工程を示した断面図である。
【図２４】本発明の実施の形態２に係るＮＯＲ型のフラッシュメモリの製造方法における第３工程を示した断面図である。
【図２５】本発明の実施の形態２に係るＮＯＲ型のフラッシュメモリの製造方法における第４工程を示した断面図である。
【図２６】本発明の実施の形態２に係るＮＯＲ型のフラッシュメモリの製造方法における第５工程を示した断面図である。
【図２７】本発明の実施の形態２に係るＮＯＲ型のフラッシュメモリの製造方法における第６工程を示した断面図である。
【図２８】本発明の実施の形態２に係るＮＯＲ型のフラッシュメモリの製造方法における第７工程を示した断面図である。
【符号の説明】
【００７３】
１  半導体基板、２  ゲート絶縁膜、３ａ、３ｂ、３ｃ、３ｄ  アシストゲート、８ａ、８ｂ、８ｃ  フローティングゲート、９  層間絶縁膜、１０  コントロールゲート、３０  キャップ絶縁膜（絶縁膜）、６１  ＳＴＩ分離領域、６１Ｂ  絶縁膜。
【図１】
2006093502.tif 000003
【図２】
2006093502.tif 000004
【図３】
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【図４】
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【図５】
2006093502.tif 000007
【図６】
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【図７】
2006093502.tif 000009
【図８】
2006093502.tif 000010
【図９】
2006093502.tif 000011
【図１０】
2006093502.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2006093502.tif 000016
【図１５】
2006093502.tif 000017
【図１６】
2006093502.tif 000018
【図１７】
2006093502.tif 000019
【図１８】
2006093502.tif 000020
【図１９】
2006093502.tif 000021
【図２０】
2006093502.tif 000022
【図２１】
2006093502.tif 000023
【図２２】
2006093502.tif 000024
【図２３】
2006093502.tif 000025
【図２４】
2006093502.tif 000026
【図２５】
2006093502.tif 000027
【図２６】
2006093502.tif 000028
【図２７】
2006093502.tif 000029
【図２８】
2006093502.tif 000030