(57)【要約】【課題】  伝送速度の制限、性能向上の制限を緩和すると共に、消費電力の低減を実現することのできる集積回路搭載基板のバス構造を提供する。【解決手段】  マザーボード基板に搭載されるＬＳＩ／ＩＣチップ１１〜１９に対し、任意の１点から等長の配線パターンを形成したスター型バスによって接続する。スター型バスを採用したとしても、共振（定在波）により実用にならない組み合わせがある。そこで、共振ピークを押さえ込むために、定在波と逆特性を持つ信号（逆定在波）を生じさせる手法として、λ／４オープンスタブ２１を中心点から延設し、これによってピーク周波数にカウンターを当てて抑圧する。また、ピーク周波数が生じる配線パターンに、アイソレーション抵抗２２を挿入して、バスに接続されていないかのように見せかける。【選択図】      図６
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【特許請求の範囲】
【請求項１】
複数の集積回路が搭載される基板であって、前記複数の集積回路が共通に接続されるバスとして、任意に決められた中心点から前記複数の集積回路との間にそれぞれ等長の配線パターンによる伝送線路を形成してなることを特徴とする集積回路搭載基板のバス構造。
【請求項２】
前記配線パターンそれぞれのパターン長は、前記バス上で伝送する信号帯域／スペクトラムから前記伝送線路のオープンモードとショートモードでの共振を含む総ての定在波の分布を解析し、その分布解析結果から求まるモード間で干渉しない範囲に調整されることを特徴とする請求項１記載の集積回路搭載基板のバス構造。
【請求項３】
さらに、前記定在波の分布解析結果から求められる逆定在波に相当する長さの配線パターンが前記中心点から延設されるオープンスタブを備えることを特徴とする請求項２記載の集積回路搭載基板のバス構造。
【請求項４】
前記範囲に調整されない長さの配線パターンには、前記バスから接続されていないように見せかけるアイソレーション抵抗が接続されることを特徴とする請求項２記載の集積回路搭載基板のバス構造。
【請求項５】
前記範囲に調整できない長さの配線パターンが存在するとき、その配線パターンにより生じる定在波を相殺するように、他の複数の配線パターンの長さが調整されることを特徴とする請求項２記載の集積回路搭載基板のバス構造。
【請求項６】
さらに、前記定在波の分布解析結果から求められる逆定在波に相当する長さより短い配線パターンが前記中心点から延設され、その端部で不足した長さ相当の容量素子を介して基準電位ラインに接続してなる波長圧縮型オープンスタブを備えることを特徴とする請求項２記載の集積回路搭載基板のバス構造。
【請求項７】
複数の集積回路が搭載され、前記複数の集積回路が共通に接続されるバスを有する基板に対し、前記バスとして、任意に決められた中心点から前記複数の集積回路との間にそれぞれ等長の配線パターンによる伝送線路を形成することを特徴とする集積回路搭載基板の定在波抑圧方法。
【請求項８】
前記バス上で伝送する信号帯域／スペクトラムから前記伝送線路のオープンモードとショートモードでの共振を含む総ての定在波の分布を解析し、その分布解析結果から求まるモード間で干渉しない範囲に前記配線パターンそれぞれのパターン長を調整することを特徴とする請求項７記載の集積回路搭載基板の定在波抑圧方法。
【請求項９】
さらに、前記分布解析結果から逆定在波を求め、この逆定在波に相当する配線パターンを前記中心点から延設してオープンスタブを形成するようにしたことを特徴とする請求項８記載の集積回路搭載基板の定在波抑圧方法。
【請求項１０】
前記範囲にパターン長を調整することができない配線パターンがあるとき、当該配線パターンに前記バスから接続されていないように見せかけるアイソレーション抵抗を接続することを特徴とする請求項８記載の集積回路搭載基板の定在波抑圧方法。
【請求項１１】
前記範囲にパターン長を調整することができない配線パターンがあるとき、その配線パターンにより生じる定在波を相殺するように、他の複数の配線パターンの長さを調整することを特徴とする請求項８記載の集積回路搭載基板の定在波抑圧方法。
【請求項１２】
さらに、前記定在波の分布解析結果から求められる逆定在波に相当する長さより短い配線パターンを前記中心点から延設し、その端部を不足した長さ相当の容量素子を介して基準電位ラインに接続することで波長圧縮型オープンスタブを形成することを特徴とする請求項８記載の集積回路搭載基板の定在波抑圧方法。
【請求項１３】
複数の集積回路が搭載され、前記複数の集積回路が共通に接続されるバスを有する基板に対し、前記バスとして、任意に決められた中心点から前記複数の集積回路との間にそれぞれ配線パターンを調整してなる伝送線路を形成する際のバス上の合成共振周波数を解析する方法であって、
前記中心点から各集積回路までの配線長それぞれについて共振周波数を求める第１のステップと、
前記配線長が長い順にソートする第２のステップと、
前記ソート結果からλ／２の共振を指定して合成共振周波数を求める第３のステップとを備えることを特徴とする集積回路搭載基板のバス共振周波数解析方法。
【請求項１４】
複数の集積回路が搭載され、前記複数の集積回路が共通に接続されるバスを有する基板に対し、前記バスとして、任意に決められた中心点から前記複数の集積回路との間にそれぞれ配線パターンを調整してなる伝送線路を形成すると共に、前記中心点から１以上のスタブを形成して前記線路長を補助する際のバス上の合成共振周波数を解析する方法であって、
前記中心点から見た全スタブのインピーダンスを求める第１のステップと、
前記全スタブの並列合成インピーダンスを計算する第２のステップと、
前記並列合成インピーダンスがプラスからマイナスに変化する周波数を共振周波数としてサーチする第３のステップとを備え、
前記第１乃至第３のステップの処理を前記１以上のスタブの各集積回路の出力毎に変わる全ての共振モードの組み合わせについて実行することを特徴とする集積回路搭載基板のバス共振周波数解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータやネットワーク通信機材の中枢であるＣＰＵあるいはＤＳＰ等の集積回路に対して高速データ転送を行うマルチドロップバス実現を目指す集積回路搭載基板のバス構造に係り、さらに高速伝送の障害となる定在波を抑圧し、高速通信を可能とするための方法と、定在波抑圧のために必要なバス共振周波数を解析するための方法に関する。
【背景技術】
【０００２】
従来のＣＰＵあるいはＤＳＰ等の集積回路を搭載する基板に用いられるバス構造にあっては、信号伝送時の反射や定在波による影響を軽減するために、信号の立ち上がり／立ち下がり時間（スルーレート）が比較的緩やかにするための波形成形処理を施している。しかしながら、この手法では、伝送速度に制限を与え、性能に上限を与えるため、信号伝送速度をＣＰＵあるいはＤＳＰの演算処理速度に追従させることが極めて困難な状況になってきている。また、信号反射による定在波を抑圧するために、終端抵抗を多用して、信号電力を全て抵抗に消費させている。この結果、消費電力増加を招き、電源能力増設の必要性も出てきている。
【０００３】
尚、本発明に関連するデータバス構造の一例が非特許文献１に記載されている。しかしながら、この文献には、単に一諸条件の環境下での最適設計を実現した結果として、3inch(58mm)±250mil(6mm)のスターバスを、２２層基板で実現するように指示しているにすぎず、技術的根拠の説明がない。
【非特許文献１】ＡＤＩ社のホームページより「Ｐｌｅｘｕｓ社の試作レポート」（ADSP-TS101S MP System）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以上述べたように、従来のデータバス構造では、伝送速度の制限、性能向上の制限、消費電力の増加を引き起こしており、ＣＰＵあるいはＤＳＰ等の集積回路搭載基板において、高速化、省電力化の弊害となりつつある。
【０００５】
本発明は上記の問題を解決するためになされたもので、伝送速度の制限、性能向上の制限を緩和すると共に、消費電力の低減を実現することのできる集積回路搭載基板のバス構造とその定在波抑圧方法及びバス共振周波数解析方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記問題を解決するために、本発明に係る集積回路搭載基板のバス構造は、以下のような特徴的構成を備える。
【０００７】
（１）複数の集積回路が搭載される基板であって、前記複数の集積回路が共通に接続されるバスとして、任意に決められた中心点から前記複数の集積回路との間にそれぞれ等長の配線パターンによる伝送線路を形成してなることを特徴とする。
【０００８】
（２）（１）の構成において、前記配線パターンそれぞれのパターン長は、前記バス上で伝送する信号帯域／スペクトラムから前記伝送線路のオープンモード（1/2λ）とショートモード（1/4λ）での共振を含む総ての定在波の分布を解析し、その分布解析結果から求まるモード間で干渉しない範囲に調整されることを特徴とする。
【０００９】
（３）（２）の構成において、さらに、前記定在波の分布解析結果から求められる逆定在波に相当する長さの配線パターンが前記中心点から延設されるオープンスタブを備えることを特徴とする。
【００１０】
（４）（２）の構成において、前記範囲に調整されない長さの配線パターンには、前記バスから接続されていないように見せかけるアイソレーション抵抗が接続されることを特徴とする。
【００１１】
（５）（２）の構成において、前記範囲に調整できない長さの配線パターンが存在するとき、その配線パターンにより生じる定在波を相殺するように、他の複数の配線パターンの長さが調整されることを特徴とする。
【００１２】
（６）（２）の構成において、さらに、前記定在波の分布解析結果から求められる逆定在波に相当する長さより短い配線パターンが前記中心点から延設され、その端部で不足した長さ相当の容量素子を介して基準電位ラインに接続してなる波長圧縮型オープンスタブを備えることを特徴とする。
【００１３】
また、本発明に係る集積回路搭載基板の定在波抑圧方法は、以下のような特徴的構成を備える。
【００１４】
（７）複数の集積回路が搭載され、前記複数の集積回路が共通に接続されるバスを有する基板に対し、前記バスとして、任意に決められた中心点から前記複数の集積回路との間にそれぞれ等長の配線パターンによる伝送線路を形成することを特徴とする。
【００１５】
（８）（７）の構成において、前記バス上で伝送する信号帯域／スペクトラムから前記伝送線路のオープンモード（1/2λ）とショートモード（1/4λ）での共振を含む総ての定在波の分布を解析し、その分布解析結果から求まるモード間で干渉しない範囲に前記配線パターンそれぞれのパターン長を調整することを特徴とする。
【００１６】
（９）（８）の構成において、さらに、前記分布解析結果から逆定在波を求め、この逆定在波に相当する配線パターンを前記中心点から延設してオープンスタブを形成するようにしたことを特徴とする。
【００１７】
（１０）（８）の構成おいて、前記範囲にパターン長を調整することができない配線パターンがあるとき、当該配線パターンに前記バスから接続されていないように見せかけるアイソレーション抵抗を接続することを特徴とする。
【００１８】
（１１）（８）の構成において、前記範囲にパターン長を調整することができない配線パターンがあるとき、その配線パターンにより生じる定在波を相殺するように、他の複数の配線パターンの長さを調整することを特徴とする。
【００１９】
（１２）（８）の構成において、さらに、前記定在波の分布解析結果から求められる逆定在波に相当する長さより短い配線パターンを前記中心点から延設し、その端部を不足した長さ相当の容量素子を介して基準電位ラインに接続することで波長圧縮型オープンスタブを形成することを特徴とする。
【００２０】
また、本発明に係る集積回路搭載基板のバス共振周波数解析方法は、以下のような特徴的構成を備える。
【００２１】
（１３）複数の集積回路が搭載され、前記複数の集積回路が共通に接続されるバスを有する基板に対し、前記バスとして、任意に決められた中心点から前記複数の集積回路との間にそれぞれ配線パターンを調整してなる伝送線路を形成する際のバス上の合成共振周波数を解析する方法であって、前記中心点から各集積回路までの配線長それぞれについて共振周波数を求める第１のステップと、前記配線長が長い順にソートする第２のステップと、前記ソート結果からλ／２の共振を指定して合成共振周波数を求める第３のステップとを備えることを特徴とする。
【００２２】
（１４）複数の集積回路が搭載され、前記複数の集積回路が共通に接続されるバスを有する基板に対し、前記バスとして、任意に決められた中心点から前記複数の集積回路との間にそれぞれ配線パターンを調整してなる伝送線路を形成すると共に、前記中心点から１以上のスタブを形成して前記線路長を補助する際のバス上の合成共振周波数を解析する方法であって、前記中心点から見た全スタブのインピーダンスを求める第１のステップと、前記全スタブの並列合成インピーダンスを計算する第２のステップと、前記並列合成インピーダンスがプラスからマイナスに変化する周波数を共振周波数としてサーチする第３のステップとを備え、前記第１乃至第３のステップの処理を前記１以上のスタブの各集積回路の出力毎に変わる全ての共振モードの組み合わせについて実行することを特徴とする。
【発明の効果】
【００２３】
本発明によれば、伝送速度の制限、性能向上の制限を緩和すると共に、消費電力の低減を実現することのできる集積回路搭載基板のバス構造とその定在波抑圧方法及びバス共振周波数解析方法を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２５】
（第１の実施形態）
図１は、本発明に係る集積回路搭載基板のバス構造の一実施形態を示すブロック図である。図１において、ブリッジ（ＦＰＧＡ）１１、５個のＤＳＰ（ＳＨＡＲＣ＃０〜＃５）１２〜１５、２個のメモリ（ＮｔＲＡＭ＃０〜＃１）１６，１７はマザーボード基板（図示せず）に搭載されるＬＳＩ／ＩＣチップであり、これらは任意の１点から等長の配線パターンを形成したスター型バスによって接続される。
【００２６】
今、上記構造において、各チップを全て接続して１００ＭＨｚで動かす必要があるとする。しかも、消費電力低減のため、終端は使用できないものとする。この場合のバス構造を図２に模式的に示し、その解析結果を以下に説明する。
【００２７】
まず、１点からスターバス全体をクロック周波数１００ＭＨｚでＮＲＺ駆動する。但し、シングルエッジレートの場合、主要信号成分は波長λの基本周波数５０ＭＨｚとなる。このため、高次高調波は、１次（基本波）：５０ＭＨｚ、３次：１５０ＭＨｚ、５次：２５０ＭＨｚ、７次：３５０ＭＨｚ、９次：４５０ＭＨｚ、…となる。但し、波長λは基板の誘電率による波長圧縮率を考慮する必要がある。
【００２８】
次に、『中心から受信端』までは、信号ディップ（共振）を防ぐため、１／（Ｎ・λ／４）（Ｎは、奇数次）の伝送路長となることを避けたパターンとする。これは図３（ａ）に示すショートスタブに相当する。
【００２９】
また、『受信端〜受信端』までは、信号ピーク（共振）を防ぐため、１／（Ｍ・λ／２）（Ｍは、整数次）の伝送路長となることを避けたパターンとする。これは図３（ｂ）に示すオープンスタブに相当する。
【００３０】
現実的には、基板材質の比誘電率εrが３．８５の場合、物理的な配線長から２５０ＭＨｚ以上（６５ｍｍ以上）／３５０ＭＨｚ以下（９５ｍｍ以下）の共振点の範囲内に追い込む。しかし、全てのパターンに対して長さを決め、共振点（共振長）を避けて、上記の範囲でのパターン長の配線基板を設計する事は極めて困難である。
【００３１】
例えば、図４の受信端での波形、図５の周波数特性に示すように、スター型バスを採用したとしても、共振（定在波）により実用にならない組み合わせがある。上記の数値例では、ＲＡＭ受信端における２５０ＭＨｚの共振が問題となる。
【００３２】
そこで、上記の対策として、以下の手法で対処する。
【００３３】
（１）共振（定在波）の分布解析結果から求められる逆定在波に相当する配線パターンを中心点から延設してオープンスタブを形成する。
【００３４】
（２）上記の範囲に調整されない長さの配線パターンには、バスから接続されていないように見せかけるアイソレーション抵抗を中心点近傍に直列に接続する。
【００３５】
（３）上記の範囲に調整できない長さの配線パターンが存在するとき、その配線パターンにより生じる定在波を相殺するように、他の複数の配線パターンの長さを調整する。
【００３６】
図６は（１）のオープンスタブ２１、（２）のアイソレーション抵抗２２を用いる場合の概念図である。（１）のオープンスタブ２１の場合は、２５０ＭＨｚのピークを押さえ込むために、定在波と逆特性を持つ信号（逆定在波）を生じさせる手法として、λ／４オープンスタブ２１を中心点から延設し、これによってピーク周波数にカウンターを当てて抑圧する。また、（２）の場合は、ピーク周波数が生じる配線パターンに、アイソレーション抵抗２２を挿入して、バスに接続されていないかのように見せかける。
【００３７】
上記の手法を組み合わせた結果、例えば、図４、図５に示した波形図、周波数特性図はそれぞれ図７、図８に示すようになり、２５０ＭＨｚの共振を抑圧することができる。
【００３８】
さらに、具体的に説明する。
【００３９】
（１）スタブの最大配線長を以下のように設定して、５次共振周波数２５０ＭＨｚ以上にする。尚、ＦＰＧＡの場合は、入力容量が大きいため、見かけ上は大きく圧縮される。  
ＳＨＡＲＣ／ＳＲＡＭ：中心点から９５mm以下  
ＦＰＧＡ            ：中心点から８５mm以下
（２）最大スタブ長を確保できない場合の共振回避方法として、以下のように配線パターン長（ＳＨＡＰＣ／ＳＲＡＭ）の調整で対応する。  
１番目       ２番目以降  
１１０ｍｍ     ７０ｍｍ以下  
１０５ｍｍ     ７５ｍｍ以下  
１００ｍｍ     ８０ｍｍ以下  
９５ｍｍ     ８５ｍｍ以下
（３）スタブの最小配線長を以下のように設定して、７次共振周波数３５０ＭＨｚ以下にする。  
ＳＨＡＲＣ／ＳＲＡＭ：両端から６０ｍｍ以上  
ＦＰＧＡ            ：両端から５２ｍｍ以上
（４）（１）または（２）の条件を満足できない場合には、オープンスタブを利用して、スターバス中心点より１５２．８ｍｍのパターンを引く。
【００４０】
（５）さらに、（３）の条件を満足できない場合には、オープンスタブを利用して、スターバス中心点より１０９．３ｍｍのパターンを引く。
【００４１】
（６）（１）または（２）の条件を満足できない場合には、アイソレーション抵抗を利用してもよい。この場合は、満足できないラインに対して、スターバス中心点側に抵抗（概ねＺ0 ／２：Ｚ0はスタブパターンのインピーダンス）を直列に挿入する。但し、同抵抗をデバイス（ＳＨＡＲＣ，ＦＰＧＡ，ＳＲＡＭ）側に挿入しても効果なしとなることに注意する。その他のラインについては、（１），（２），（３）を適用する。
【００４２】
（７）（１）または（２）の条件を満足できない場合には、波長圧縮型オープンスタブを利用してもよい。これは、（４）のオープンスタブの代替として、配線＋コンデンサによる波長圧縮型のオープンスタブを形成するというものである。配線の引き出しはオープンスタブと同様であり、コンデンサの片側はＧＮＤに接続する。図９に波長圧縮型オープンスタブのコンデンサ値と配線長の関係を示す。
【００４３】
（８）（１）または（２）の条件を満足できない場合には、スター結線自身を利用して、高調波成分に対するカウンターを当てるようにしてもよい。１又は２ラインの仕様外配線長による発振が発生してしまう場合、それらの配線を含む３ラインで高調波と同じ共振周波数となる配線長を構成する。図１０に高調波周波数と同等の共振周波数となる各デバイスへの配線長の例を示す。この例は、１０４ｍｍ（ＳＨＡＲＣ），９８ｍｍ（ＳＨＡＲＣ），９０ｍｍ（ＳＲＡＭ）…という構成で発振した場合に、１０２．５ｍｍ（ＳＨＡＲＣ），１０２．５ｍｍ（ＳＨＡＲＣ），１０２ｍｍ（ＳＲＡＭ）という構成に変更した場合を示している。尚、３ラインとするのは、何れのデバイス（集積回路）がドライブとなった場合でも、最低２ラインのカウンターを当てることが可能であるためである。
【００４４】
尚、以上のスタブ長調整において、終端開放線路のリアクタンスを考慮する必要がある。例として、図１１（ａ）に示すように、分布定数線路の一端を開放した状態で、開放端から距離１にある場所から開放端側を見たときの線路上のインピーダンスを同図（ｂ）に示し、リアクタンスを同図（ｃ）に示す。これらの図から明らかなように、線路上ではλ／４ごとに共振、反共振が生じることとなり、電気的性質が容量性、誘導性へと交互に変化する。したがって、λ／４以上の長さの線路は、分布定数的に取り扱う必要がある。
【００４５】
以上の手法を用いて最適なスターバスを解析するには、スタブ数、信号種類の全ての組み合わせを漏れなく検証する必要がある。そこで、本発明では、伝送路長合成複素インピーダンスから共振モードを解析して、問題となる共振点をサーチする簡易な解析方法を提案する。図１２を参照してその解析方法を説明する。
【００４６】
図１２において、まず、ステップＳ１で、中心点から各集積回路までの配線長とその入力容量からそれぞれのパターンの共振周波数を求める（λ／４共振の近似式（高次多項式）、ＳＰＩＣＥ等の回路シミュレータより計算する。）。次に、ステップＳ２で、配線長が長い順（共振周波数が低い順）にソートし、ステップＳ３で、λ／２の共振を指定して合成共振周波数［ＭＨｚ］＝１／（（１／ｆ0 ＋１／ｆ1 ）／２）を求める。これはｆ0 −ｆ1 間のλ／２の周波数を求めているに他ならない。
【００４７】
上記の簡易解析手法を用いた場合の処理例を図１３に示す。図１３（ａ）は各線路について配線長から共振周波数への換算した様子を示しており、同図（ｂ）は配線長が長い順にソートした様子を示しており、同図（ｃ）は合成共振周波数を演算した結果を示している。最終的に規格外（２３５〜２７０ＭＨｚ，３４０〜３６０ＭＨｚ）となる合成共振周波数を特定すればよい。
【００４８】
以上、簡易な解析方法について説明したが、さらに高精度に共振周波数をサーチする解析方法として、図１４に示す手法が考えられる。
【００４９】
この解析方法は、基本的には、集積回路数１０素子について１００種の信号の組み合わせてなる１０００組に対して１００ＭＨｚ〜１ＧＨｚの範囲を１ＭＨｚステップで計算して、定在波が発生する組み合わせを抽出し、その後、詳細・検証及び対策を行うというものである。
【００５０】
まず、ステップＳ４で中心点から見た全スタブのインピーダンスを求め、ステップＳ５で全スタブの並列合成インピーダンスを計算し、ステップＳ６でインピーダンス（Ｊ）がプラスからマイナスに変化する周波数を共振周波数としてサーチする。この処理を全ての組み合わせについて行う（Ｓ７）ことで、極めて高精度な共振周波数が求められる。この様子を図１５に示す。図１５の例では、共振点（Ｚ0 のゼロクロス点）として２７９，３４０，３５９，３９０，７２１，９４１ＭＨｚが得られている。
【００５１】
尚、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５２】
【図１】本発明に係る集積回路搭載基板のバス構造の一実施形態を示すブロック図。
【図２】図１のバス構造を模式的に示すブロック図。
【図３】図２に示すバス構造の配線パターンとスタブの特性との関係を示す図。
【図４】図２のようにスター型バスを採用したとしても、共振（定在波）により実用にならない組み合わせがあることを示す波形図。
【図５】図２のようにスター型バスを採用したとしても、共振（定在波）により実用にならない組み合わせがあることを示す周波数特性図。
【図６】図２の構成において、オープンスタブまたはアイソレーション抵抗を用いる場合の構成を示す概念図。
【図７】図６に示すオープンスタブまたはアイソレーション抵抗を用いた場合の図４の波形変化の様子を示す波形図。
【図８】図６に示すオープンスタブまたはアイソレーション抵抗を用いた場合の図５の周波数変化の様子を示す周波数特性図。
【図９】本発明の他の実施例として採用される、波長圧縮型オープンスタブのコンデンサ値と配線長の関係を示す図。
【図１０】本発明の他の実施例として採用される、高調波周波数と同等の共振周波数となる各デバイス（集積回路）への配線長の例を示す図。
【図１１】本発明のスタブ長調整において必要となる、終端開放線路のリアクタンスについて説明するため図。
【図１２】本発明に係るバス構造の共振点をサーチする簡易な解析方法を説明するためのフローチャート。
【図１３】図１２に示した簡易解析手法を用いた場合の処理例を示す図。
【図１４】本発明に係るバス構造の共振点を高精度にサーチする解析方法を説明するためのフローチャート。
【図１５】図１４に示した解析手法を用いた場合の処理例を示す図。
【符号の説明】
【００５３】
１１…ブリッジ（ＦＰＧＡ）、１２〜１５…ＤＳＰ（ＳＨＡＲＣ＃０〜＃５）、１６，１７…メモリ（ＮｔＲＡＭ＃０〜＃１）、２１…オープンスタブ、２２…アイソレーション抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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