(57)【要約】【課題】  良質でかつ良好な形状のサイドウォールを備えた半導体装置を形成する。【解決手段】  ゲート電極側壁のサイドウォールを炭素含有シリコン窒化酸化膜を用いて形成する。炭素含有シリコン窒化酸化膜は、ＢＴＢＡＳと酸素を原料に用い、ＢＴＢＡＳ流量／酸素流量比を適当に設定すると共に、例えば約５３０℃等の低成膜温度のＣＶＤ法で成膜することができる。炭素含有シリコン窒化酸化膜を用いてサイドウォールを形成することで、窒素原子や炭素原子の寄与により、ＨＦ耐性向上やフリンジ容量低減を図れる。また、低温条件で成膜することにより、半導体基板内に導入されている不純物の不要な拡散が抑えられるようになる。これにより、トランジスタ特性を高めかつ安定化させ、半導体装置の高性能化、高品質化を図れるようになる。【選択図】  図１
2006165081.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極にサイドウォールを備えた半導体装置の製造方法において、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁と接する部分に一のサイドウォールを形成する工程と、
前記一のサイドウォールより外側であって表面となる部分に他のサイドウォールを形成する工程と、
前記他のサイドウォールをマスクにして前記半導体基板に不純物を導入し不純物領域を形成する工程と、
を有し、
前記一のサイドウォールと前記他のサイドウォールのうち少なくとも前記他のサイドウォールを炭素含有シリコン窒化酸化膜を用いて形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記炭素含有シリコン窒化酸化膜をビスターシャリーブチルアミノシランと酸素とを用いたＣＶＤ法により成膜することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記酸素の流量に対する前記ビスターシャリーブチルアミノシランの流量の比を１／３〜４０００の範囲とすることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記炭素含有シリコン窒化酸化膜の成膜温度を３００℃〜６５０℃の範囲とすることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記炭素含有シリコン窒化酸化膜をビスターシャリーブチルアミノシランと亜酸化窒素とを用いたＣＶＤ法により成膜することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記炭素含有シリコン窒化酸化膜をビスターシャリーブチルアミノシランと一酸化窒素とを用いたＣＶＤ法により成膜することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記炭素含有シリコン窒化酸化膜を用いて形成される前記他のサイドウォールをマスクにして前記半導体基板に不純物を導入し前記不純物領域を形成する工程後に、
前記ゲート電極表面および前記不純物領域表面を清浄化する工程と、
清浄化された前記ゲート電極表面および前記不純物領域表面をサリサイド化する工程と、
を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
ゲート電極にサイドウォールを備えた半導体装置において、
サイドウォールが炭素含有シリコン窒化酸化膜を用いて形成されており、前記炭素含有シリコン窒化酸化膜は、少なくとも前記サイドウォールの表面となる部分に形成されていることを特徴とする半導体装置。
【請求項９】
前記炭素含有シリコン窒化酸化膜は、炭素原子を３原子％〜２０原子％の範囲で含有することを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記炭素含有シリコン窒化酸化膜は、屈折率が１．６以上２．０未満であることを特徴とする請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法および半導体装置に関し、特にゲート電極にサイドウォールを備えた半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体装置において、サイドウォールは、ゲート電極の側壁に設けられ、シリコン基板等の半導体基板上に形成されたゲート電極とその基板内に形成されたソース・ドレイン領域やエクステンション領域等の不純物領域とをトランジスタ内で電気的に分離する役割を果たしている。一般に、このようなサイドウォールには、絶縁性のシリコン酸化膜（主にＳｉＯ2）やシリコン窒化膜（主にＳｉ3Ｎ4）あるいはこれらの積層膜等が用いられる。サイドウォールを構成するこのような膜は、従来、化学気相成長（Chemical Vapor Deposition，ＣＶＤ）法を用いて成膜されてきたが、以前は、緻密な膜を得るため、比較的高温の条件で成膜が行われていた。
【０００３】
ところが、高温条件での成膜は、例えばそれに先立ってゲート電極内や半導体基板内に導入されている不純物の必要以上の拡散を招く等、トランジスタ特性の低下を引き起こす原因となる場合があった。特に、近年はトランジスタ構造の微細化が進み、高性能、高品質の半導体装置を得るためには、そのような不純物拡散を防止することがいっそう重要になってきている。
【０００４】
これに対し、シリコン酸化膜やシリコン窒化膜をより低温条件で成膜する方法も提案されている（特許文献１参照）。この提案では、原料に、それまで一般的に用いられていたテトラエトキシシラン（tetraethoxysilane，ＴＥＯＳ）やジクロロシラン（dichlorosilane，ＤＣＳ）に代え、ビスターシャリーブチルアミノシラン（bis(tertiarybutylamino)silane，ＢＴＢＡＳ）を用いることにより、成膜条件の低温化が図られている。
【０００５】
また、これまで、このようなＢＴＢＡＳを原料に用いてＣＶＤ法で成膜を行った例としては、このほかにも、窒素を含有するシリコン化合物膜を成膜するもの（特許文献２参照）や、炭素を含有するシリコン酸化膜を成膜するもの（特許文献３参照）等がある。
【特許文献１】特開２００４−１５３０６６号公報
【特許文献２】特開２００４−１８６２１０号公報
【特許文献３】特開２００４−１１９９８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように、シリコン酸化膜やシリコン窒化膜等の成膜について種々の手法が検討されているが、それらをサイドウォールとして用いるときには、未だ次のような問題点が残っている。
【０００７】
例えば、成膜方法に依らずシリコン窒化膜をサイドウォールの全部または一部に用いた場合には、シリコン窒化膜の比誘電率がシリコン酸化膜のそれに比べて大きいことから、ゲート電極と不純物領域との間に形成されているサイドウォールには動作時にフリンジ容量が生じ易い。このフリンジ容量は、トランジスタの高速化を妨げる一因となる。また、シリコン窒化膜は、通常、シリコン酸化膜に比べてより高温条件で成膜されるため、フリンジ容量を低下させ、かつ、前述のような不純物拡散の問題をできる限り回避するという点では、低温条件で成膜可能なシリコン酸化膜をサイドウォールに用いる方が好ましいと言える。
【０００８】
しかし、シリコン酸化膜をサイドウォールに用いた場合にも、次のような問題点がある。通常、サイドウォールは、例えば、ゲート絶縁膜を介してゲート電極が形成されたシリコン基板にエクステンション領域等のイオン注入を行った後、全面にシリコン酸化膜を成膜し、フルオロカーボン系のガスを用いてドライエッチングすることによって形成される。その後は、そのサイドウォールをマスクにしてシリコン基板にソース・ドレイン領域のイオン注入が行われ、ＲＴＡ（Rapid Thermal Annealing）、そして必要に応じシリサイド化が行われる。シリサイド化を行う場合は、その前処理として、シリコン基板上に生成している自然酸化膜やドライエッチング後に残るカーボンをフッ酸（ＨＦ）溶液等を用いて除去し、シリコン基板表面を清浄化する処理が行われる。
【０００９】
図３９はＨＦ処理後の要部断面模式図である。
この図３９には、シリコン基板１００上にゲート絶縁膜１０１を介してゲート電極１０２が形成され、その側壁にサイドウォール１０３が設けられるとともに、シリコン基板１００内にエクステンション領域１０４およびソース・ドレイン領域１０５が形成されたトランジスタ構造を示している。なお、図中点線は、サイドウォール１０３のＨＦ処理前の形状を示している。
【００１０】
サイドウォール１０３をシリコン酸化膜で形成すると、自然酸化膜等を除去するためのＨＦ処理により、その材質上、このサイドウォール１０３もＨＦ溶液によって一部エッチングされてしまう。その結果、サイドウォール１０３は、図中矢印で示したように、ＨＦ処理前の形状（図中点線）に比べて、ゲート電極１０２側に大きく後退してしまうようになる。
【００１１】
このようなサイドウォール１０３の後退は、例えば、ゲート電極１０２とソース・ドレイン領域１０５等との間に、リークが発生し易くなるといった問題を引き起こす。これは、サイドウォール１０３が後退することでゲート電極１０２とソース・ドレイン領域１０５等との間のサイドウォール１０３表面に沿った距離が短くなるためであり、シリサイド化したときのコバルト（Ｃｏ）等の金属がサイドウォール１０３表面に微量であっても残っているときなどは特に起こり易くなる。
【００１２】
このようなＨＦ処理によるサイドウォール１０３の後退の問題は、サイドウォール１０３となるシリコン酸化膜を高温条件で成膜して緻密化することで回避することも可能になる。しかし、その場合は前述のような不純物拡散の問題が生じ得るため、結局、トランジスタ特性の低下を招くおそれがある。そして、これらのＨＦ処理によるサイドウォール１０３の後退の問題や高温処理による不純物拡散の問題は、トランジスタが微細になるほどいっそう顕著なものになる。
【００１３】
本発明はこのような点に鑑みてなされたものであり、ゲート電極にサイドウォールを備える高性能かつ高品質の半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明では上記課題を解決するために、ゲート電極にサイドウォールを備えた半導体装置の製造方法において、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁と接する部分に一のサイドウォールを形成する工程と、前記一のサイドウォールより外側であって表面となる部分に他のサイドウォールを形成する工程と、前記他のサイドウォールをマスクにして前記半導体基板に不純物を導入し不純物領域を形成する工程と、を有し、前記一のサイドウォールと前記他のサイドウォールのうち少なくとも前記他のサイドウォールを炭素含有シリコン窒化酸化膜を用いて形成することを特徴とする半導体装置の製造方法が提供される。
【００１５】
このような半導体装置の製造方法によれば、一のサイドウォールと他のサイドウォールのうち少なくとも、表面となる部分に形成される他のサイドウォールを、炭素含有シリコン窒化酸化膜を用いて形成する。そのため、そこに含有されている窒素原子や炭素原子の寄与により、清浄化時の薬液に対する耐性向上やフリンジ容量の低減等が図られるようになる。また、この炭素含有シリコン窒化酸化膜は、低温条件で成膜することができるので、サイドウォールの形成に先立って半導体基板内に導入されている不純物の不要な拡散が抑えられるようになる。
【００１６】
また、本発明では上記課題を解決するために、ゲート電極にサイドウォールを備えた半導体装置において、サイドウォールが炭素含有シリコン窒化酸化膜を用いて形成されており、前記炭素含有シリコン窒化酸化膜は、少なくとも前記サイドウォールの表面となる部分に形成されていることを特徴とする半導体装置が提供される。
【００１７】
このような半導体装置によれば、少なくともサイドウォールの表面となる部分に炭素含有シリコン窒化酸化膜が形成されているので、清浄化時の薬液耐性やフリンジ容量低減効果等を有するサイドウォールを備えた半導体装置が得られる。また、炭素含有シリコン窒化酸化膜が低温条件で成膜可能であるため、不純物の不要な拡散が抑えられた半導体装置が得られるようになる。
【発明の効果】
【００１８】
本発明では、炭素含有シリコン窒化酸化膜を用いてサイドウォールを形成するようにしたので、清浄化時のサイドウォールの後退を抑え、また、フリンジ容量の低減を図ることができる。さらに、このような炭素含有シリコン窒化酸化膜は低温条件で成膜することができるため、不要な不純物拡散を抑えることが可能になる。それにより、トランジスタ特性を高め、かつ、安定化させて、半導体装置の高性能化、高品質化を図ることが可能になる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は炭素含有シリコン窒化酸化膜の成膜メカニズムを示す図、図２は半導体基板上に成膜された炭素含有シリコン窒化酸化膜の一部断面模式図である。
【００２０】
炭素含有シリコン窒化酸化膜は、図１に示すようにＢＴＢＡＳと酸素（Ｏ2）を原料とし、成膜室内圧力約０．１Ｐａ〜約１０００Ｐａ、好ましくは約５Ｐａ〜１００Ｐａ、成膜温度約３００℃〜約６５０℃の低温条件、好ましくは約４５０℃〜約５８０℃の低温条件で、熱ＣＶＤ法により形成することができる。成膜時間は、成膜室内圧力や成膜温度に応じて設定される。
【００２１】
また、成膜時のＢＴＢＡＳ流量および酸素流量は、炭素含有シリコン窒化酸化膜の使用形態（半導体装置への適用形態、半導体装置の仕様等）に応じ、適当に設定される。これは、ＢＴＢＡＳ流量と酸素流量の比（ＢＴＢＡＳ流量／酸素流量比）が小さくなるほどシリコン酸化膜が形成され易くなり、ＢＴＢＡＳ流量／酸素流量比が大きくなるほど炭素含有シリコン窒化酸化膜が形成され易くなるためである。
【００２２】
例えば、上記の成膜室内圧力と成膜温度の条件で、ＢＴＢＡＳ流量約２０ｓｃｃｍ（standard cubic centimeter per minute）に対して酸素流量が約１００ｓｃｃｍ〜約３００ｓｃｃｍの範囲である場合には、ＢＴＢＡＳ内のＳｉ−Ｎ結合が切断されてＳｉ−Ｏ結合が形成され、主にシリコン酸化膜が形成されるようになる。これに対し、ＢＴＢＡＳ流量約２０ｓｃｃｍ〜約４００ｓｃｃｍに対して酸素流量を約０．１ｓｃｃｍ〜約６０ｓｃｃｍの範囲とし、ＢＴＢＡＳ流量／酸素流量比を大きくした場合には、ＢＴＢＡＳ内のＳｉ−Ｎ結合やＣ−Ｎ結合が切断されずに残る確率が高くなる。その結果、図１に示したように、一定数のアミノシラン、あるいはアミノシランに近い構造を持ったものが、酸素原子（Ｏ）や炭素原子（Ｃ）を介して結合し、アミノシラングループ（amino-silane group）が生成されるようになる。
【００２３】
ただし、ＢＴＢＡＳ流量／酸素流量比に応じてアミノシラングループの分子組成は変化し、ＢＴＢＡＳ流量／酸素流量比が大きくなるほど窒素原子（Ｎ）が多く残るようになる。また、ここでは図示を省略しているが、アミノシラングループ内には、シリコン酸化膜の成膜と同様の成膜メカニズムでＳｉ−Ｏ結合も生成される。
【００２４】
このように、アミノシラングループの生成においては、ＢＴＢＡＳ流量を約２０ｓｃｃｍ〜約４００ｓｃｃｍ、好ましくは約８０ｓｃｃｍ〜約２００ｓｃｃｍとし、酸素流量を約０．１ｓｃｃｍ〜約６０ｓｃｃｍ、好ましくは約１ｓｃｃｍ〜約２０ｓｃｃｍとする。すなわち、ＢＴＢＡＳ流量／酸素流量比を約１／３〜約４０００、好ましくは約４〜約２００とすることにより、アミノシラングループを生成して良好な炭素含有シリコン窒化酸化膜を成膜することが可能になる。
【００２５】
なお、炭素含有シリコン窒化酸化膜の成膜に当たり、ＢＴＢＡＳ流量／酸素流量比を約１／３〜約４０００の範囲とするのは、約１／３を下回る場合および約４０００を上回る場合には、後述するような炭素含有シリコン窒化酸化膜として有利な特性が得られない可能性が高くなるためである。また、その成膜温度を約３００℃〜約６５０℃の範囲とするのは、約３００℃を下回る場合には良好な膜質の炭素含有シリコン窒化酸化膜を成膜することが難しく、約６５０℃を上回る場合には炭素含有シリコン窒化酸化膜の成膜時に不要な不純物拡散を引き起こす可能性が高くなるためである。
【００２６】
また、炭素含有シリコン窒化酸化膜を形成するための原料中、酸素を亜酸化窒素（Ｎ2Ｏ）や一酸化窒素（ＮＯ）に代えても同様の反応が起こり、アミノシラングループが生成される。
【００２７】
原料にＢＴＢＡＳと亜酸化窒素を用いた場合には、ＢＴＢＡＳ流量／亜酸化窒素流量比を約１／１５０〜約８、好ましくは約１／２０〜約２とすることにより、アミノシラングループを生成して良好な炭素含有シリコン窒化酸化膜を成膜することが可能になる。約１／１５０を下回る場合および約８を上回る場合には、炭素含有シリコン窒化酸化膜として有利な特性が得られない可能性が高くなる。また、その成膜温度は、炭素含有シリコン窒化酸化膜の膜質および不要な不純物拡散の発生を考慮し、約３００℃〜約７００℃の低温条件の範囲とする。
【００２８】
原料にＢＴＢＡＳと一酸化窒素を用いた場合には、ＢＴＢＡＳ流量／一酸化窒素流量比を約１／１００〜約２０、好ましくは約１／２０〜約２とすることにより、アミノシラングループを生成して良好な炭素含有シリコン窒化酸化膜を成膜することが可能になる。約１／１５０を下回る場合および約８を上回る場合には、炭素含有シリコン窒化酸化膜として有利な特性が得られない可能性が高くなる。また、その成膜温度は、亜酸化窒素を用いた場合と同様、炭素含有シリコン窒化酸化膜の膜質および不要な不純物拡散の発生を考慮し、約３００℃〜約７００℃の低温条件の範囲とする。
【００２９】
ＣＶＤの際には、図２に示すように、各アミノシラングループ１ａ，１ｂ，１ｃが均一性良くシリコン基板２上に堆積されていき、それにより、シリコン基板２上に炭素含有シリコン窒化酸化膜１が成膜されるようになる。この炭素含有シリコン窒化酸化膜１の炭素源、シリコン源、窒素源は、いずれも実質的にＢＴＢＡＳである。また、この炭素含有シリコン窒化酸化膜１を構成するアミノシラングループ１ａ，１ｂ，１ｃは、少なくとも上記の低温成膜条件で形成する限りは、シリコン基板２との整合性が良好である。したがって、例えばこれを用いてサイドウォールを形成しても、サイドウォールとシリコン基板２との間に大きな界面準位が発生するのを抑えることができる。
【００３０】
なお、図２にはアミノシラングループ１ａ，１ｂ，１ｃを３つだけ図示しているが、これは単なる例であり、実際には多数のアミノシラングループが堆積して炭素含有シリコン窒化酸化膜１が構成される。
【００３１】
図３は赤外スペクトルの一例である。
この図３に示すＩＲスペクトル（Infrared spectrum）はフーリエ変換赤外分光法（Fourier Transform Infrared Spectroscopy）により取得し、図３の横軸は波数（ｃｍ-1）を表し、縦軸は吸光度（ａ．ｕ．）を表している。この図３には、ＢＴＢＡＳ流量／酸素流量比を変化させて得られた種々の炭素含有シリコン窒化酸化膜のＩＲスペクトル（ａ），（ｂ），（ｃ）のほか、ＢＴＢＡＳと酸素を原料にして成膜されたシリコン酸化膜のＩＲスペクトル（ｄ）、熱酸化法によりシリコン基板表面に形成された熱酸化膜のＩＲスペクトル（ｅ）、および原料中の酸素に代えてアンモニア（ＮＨ3）を用いて成膜されたシリコン窒化膜のＩＲスペクトル（ｆ）を示している。
【００３２】
なお、ＩＲスペクトル（ａ）〜（ｆ）の取得に用いた各膜は、次のような条件で成膜を行っている。まず、ＩＲスペクトル（ａ）〜（ｄ）の取得には、成膜室内圧力を約１０Ｐａ、成膜温度を約５３０℃とし、ＢＴＢＡＳ流量／酸素流量比を（ａ）では約５，（ｂ）では約１５，（ｃ）では約３０とし、また（ｄ）では約１／４として成膜したものを用いた。ＩＲスペクトル（ｅ）の取得には、温度約１０００℃でシリコン基板表面を酸化することによって成膜したものを用いた。ＩＲスペクトル（ｆ）の取得には、成膜室圧力を約１０Ｐａ、成膜温度を約６００℃とし、ＢＴＢＡＳ流量／アンモニア流量比を約１／４として成膜したものを用いた。いずれの膜もその膜厚は約９０ｎｍとした。
【００３３】
図３より、まず、熱酸化膜のＩＲスペクトル（ｅ）には、１０７６．２ｃｍ-1に比較的鋭いピークが見られる。このピークはＳｉ−Ｏ結合の存在を示している。一方、シリコン窒化膜のＩＲスペクトル（ｆ）はブロードであり、８３０．０ｃｍ-1にピークが見られる。このピークはＳｉ−Ｎ結合の存在を示している。
【００３４】
シリコン酸化膜のＩＲスペクトル（ｄ）にも１０６０．８ｃｍ-1にＳｉ−Ｏ結合のピークが見られる。これに対し、炭素含有シリコン窒化酸化膜のＩＲスペクトル（ａ），（ｂ），（ｃ）は、そのＢＴＢＡＳ流量／酸素流量比が大きくなるにつれてよりブロードになっていき、ピークが１０４５ｃｍ-1，１０１４．５ｃｍ-1，９５２．８ｃｍ-1と低波数側にシフトしていく。このように、ＩＲスペクトル（ａ），（ｂ），（ｃ）のピークは、熱酸化膜のＩＲスペクトル（ｅ）の１０７６．２ｃｍ-1のピークとシリコン窒化膜のＩＲスペクトル（ｆ）の８３０．０ｃｍ-1のピークの間にあり、これらの炭素含有シリコン窒化酸化膜にはＳｉ−Ｏ結合とＳｉ−Ｎ結合が共に存在しているということができる。
【００３５】
ここでは原料にＢＴＢＡＳと酸素を用いて成膜された炭素含有シリコン窒化酸化膜について述べたが、原料にＢＴＢＡＳと亜酸化窒素を用いた場合、ＢＴＢＡＳと一酸化窒素を用いた場合も同様に、成膜された各炭素含有シリコン窒化酸化膜はＳｉ−Ｏ結合とＳｉ−Ｎ結合が共に存在している膜になる。
【００３６】
図４は炭素含有シリコン窒化酸化膜の組成分析結果の一例である。
この図４には、（ｇ）ＢＴＢＡＳ流量／酸素流量比を約１／４で成膜したシリコン酸化膜、（ｈ）これにソース・ドレイン領域形成相当のリン（Ｐ+）およびボロン（Ｂ+）のイオン注入とＲＴＡを行ったシリコン酸化膜、（ｉ）ＢＴＢＡＳ流量／酸素流量比を約３０で成膜した炭素含有シリコン窒化酸化膜、（ｊ）これにソース・ドレイン領域形成相当のリンおよびボロンのイオン注入とＲＴＡを行った炭素含有シリコン窒化酸化膜の４種類の膜について、組成分析を行った結果を示している。なお、シリコン酸化膜、炭素含有シリコン窒化酸化膜いずれの場合も、リンのイオン注入は加速エネルギー約１０ｋｅＶ，ドーズ量約１×１０16ｃｍ-2、ボロンのイオン注入は加速エネルギー約３ｋｅＶ，ドーズ量約５×１０15ｃｍ-2の条件で行い、ＲＴＡは温度約１０００℃，約１０秒の条件で行った。また、成膜室内圧力は約１０Ｐａ、成膜温度は約５３０℃、膜厚は約９０ｎｍとした。
【００３７】
組成分析は、ＮＲＡ法（Nuclear Reaction Analysis）とＲＢＳ法（Rutherford Back scattering Spectroscopy）を組み合わせた方法で行った。図４には、酸素原子（Ｏ），窒素原子（Ｎ），炭素原子（Ｃ），シリコン原子（Ｓｉ）の各原子について、シリコン原子数を１．０としたときの膜中の平均原子数比（上段）とその割合（下段）を示している。なお、この組成分析の測定精度は、シリコン原子数比で、シリコン酸化膜の場合、酸素原子：±５％，窒素原子：±１００％，炭素原子：±１０％、炭素含有シリコン窒化酸化膜の場合、酸素原子：±５％，窒素原子：±１０％，炭素原子：±５％である。
【００３８】
図４より、シリコン酸化膜のサンプル（ｇ），（ｈ）については、イオン注入およびＲＴＡの有無に依らず、炭素原子は１原子％未満である。これに対し、炭素含有シリコン窒化酸化膜のサンプル（ｉ），（ｊ）については、イオン注入およびＲＴＡの有無に依らず、炭素原子は１０原子％以上になる。また、炭素含有シリコン窒化酸化膜については、シリコン酸化膜に比べて、酸素原子が減少し、窒素原子が増加していることも確認することができる。
【００３９】
このように、ＢＴＢＡＳと酸素を原料に用い、ＢＴＢＡＳ流量／酸素流量比を適当に設定して成膜を行うことにより、一定の割合で炭素原子を含有する炭素含有シリコン窒化酸化膜が形成されるようになる。また、酸素に代えて亜酸化窒素や一酸化窒素を用いた場合も、ＢＴＢＡＳ流量比／亜酸化窒素流量比やＢＴＢＡＳ流量比／一酸化窒素流量比を適当に設定することにより、一定の割合で炭素原子を含有する炭素含有シリコン窒化酸化膜が形成されるようになる。
【００４０】
なお、「炭素含有」とは、図１に示したアミノシラングループの構造式や図４の組成分析結果に示したように、膜中に一定の割合で炭素原子が含まれている場合をいうものとする。また、「炭素原子を含有しない」あるいは「炭素原子が含有されない」というとき、および炭素原子を含有するか否かについて特に明記しないときは、炭素原子が全く含有されていない場合のほか、例えば１原子％未満のようなごく微量の炭素原子が含有されているのみである場合が含まれるものとする。
【００４１】
次に、炭素含有シリコン窒化酸化膜の特性について、より詳細に説明する。
まず、炭素含有シリコン窒化酸化膜のＨＦ耐性について説明する。ここでは、上記図１に示したような方法において、その成膜条件、具体的にはＢＴＢＡＳ流量／酸素流量比を約１／４〜約３０の範囲で変化させることによって、シリコン基板上に種々の膜を形成し、それらのＨＦ溶液（濃度約０．５％）によるエッチングレートを検討した。ただし、各膜の成膜に当たってはＢＴＢＡＳ流量／酸素流量比以外の条件は同じにし、成膜室内圧力約１０Ｐａ、成膜温度約５３０℃、膜厚約９０ｎｍ、トランジスタ形成時の熱履歴と合わせるためイオン注入は行わずに約１０００℃で約１０秒のＲＴＡを行い、ＨＦエッチングレートを調べた。
【００４２】
図５は屈折率とＨＦエッチングレートとの関係を示す図である。
この図５において、横軸は膜の屈折率を表し、縦軸はＨＦエッチングレート比を表している。前述のように、成膜時には、ＢＴＢＡＳ流量／酸素流量比が小さくなるほどシリコン酸化膜が形成され易くなり、ＢＴＢＡＳ流量／酸素流量比が大きくなるほど炭素含有シリコン窒化酸化膜が形成され易くなる。膜の屈折率は、膜中の窒素原子濃度と良好な対応関係を示すことが知られており、図５においては、ＢＴＢＡＳ流量／酸素流量比が小さい条件で成膜したものほど膜中の窒素原子濃度が低くなり、屈折率は小さくなる。逆に、ＢＴＢＡＳ流量／酸素流量比が大きい条件で成膜したものほど膜中の窒素原子濃度が高くなり、屈折率は大きくなる。また、図５において、成膜した各膜のＨＦエッチングレートは、シリコン基板上に形成した熱酸化膜を同じＨＦ溶液でエッチングしたときのエッチングレートを１．０とし、この熱酸化膜のＨＦエッチングレートに対する比（ＨＦエッチングレート比）で評価している。
【００４３】
図５より、ＢＴＢＡＳ流量／酸素流量比が小さい条件で屈折率約１．４８のシリコン酸化膜を成膜した場合には、熱酸化膜に比べて３倍以上も速くＨＦエッチングが進行した。そして、ＢＴＢＡＳ流量／酸素流量比を大きくしていく、すなわち膜中の窒素原子濃度を増加させて屈折率を大きくしていくと、ＨＦエッチングレートは小さくなる傾向を示した。屈折率が１．６５を超えるような窒素原子濃度の炭素含有シリコン窒化酸化膜を成膜すれば、そのＨＦエッチングレートは熱酸化膜のそれを下回るようになる。
【００４４】
このように、膜中に適量の窒素原子が含有されることで、含有されていない場合に比べて、ＨＦ耐性は向上するようになり、このような炭素含有シリコン窒化酸化膜を用いてサイドウォールを形成すれば、シリサイド化の前にＨＦ処理を行う場合にも、サイドウォールの後退を抑制することが可能になる。さらに、この炭素含有シリコン窒化酸化膜は、約５３０℃という低温条件で成膜されるため、不要な不純物拡散を抑え、トランジスタ特性の低下を防ぐことができる。
【００４５】
図６は屈折率とエッチング量の関係を示す図である。
この図６には、原料とその組成を変えて形成した種々の膜に対し、ｎ型不純物のイオン注入（リン，加速エネルギー約１０ｋｅＶ，ドーズ量約１×１０16ｃｍ-2）またはｐ型不純物のイオン注入（ボロン，加速エネルギー約３ｋｅＶ，ドーズ量約５×１０15ｃｍ-2）を行って、約１０００℃で約１０秒のＲＴＡを行い、ＨＦ溶液（濃度約０．５％）によるエッチングを一定時間行ったとき、ここでは熱酸化膜が厚さ６ｎｍエッチングされる時間だけＨＦ溶液に晒したときの、各膜のＨＦエッチング量の測定結果を示している。
【００４６】
図６において、横軸は膜の屈折率を表し、縦軸はＨＦエッチング量（ｎｍ）を表している。また、実線はリンのイオン注入を行った場合の屈折率とＨＦエッチング量の関係（図中ｎ）を表し、点線はボロンのイオン注入を行った場合の屈折率とＨＦエッチング量の関係（図中ｐ）を表している。また、図６には、比較のため、不純物のイオン注入を行わずにＲＴＡのみ行った場合の屈折率とＨＦエッチング量の関係（図中non-dope）を一点鎖線にて併せて図示している。
【００４７】
トランジスタ形成時には、サイドウォールをマスクにしてシリコン基板内にソース・ドレイン領域を形成するためのイオン注入を行う際、サイドウォール内にもある程度の不純物が導入される。したがって、このようなイオン注入後のＨＦエッチング量を調べることにより、サイドウォールに導入された不純物がＨＦエッチングレートに与える影響を知ることができる。
【００４８】
図６より、まず、ＢＴＢＡＳ流量／酸素流量比約１／４、成膜室内圧力約１０Ｐａ、成膜温度約５３０℃で成膜した屈折率約１．４８のシリコン酸化膜の場合には、イオン注入の有無に依らず、ＨＦエッチング量は比較的大きい。さらに、このシリコン酸化膜の場合、ボロンをイオン注入したとき（ｐ）とリンをイオン注入したとき（ｎ）とで、両者のＨＦエッチング量に１０ｎｍ程度の差が生じた。すなわち、このようにして成膜したシリコン酸化膜でサイドウォールを形成した場合には、ＨＦエッチング後（ＨＦ処理後）ではサイドウォールの後退が生じるだけでなく、ｐ型とｎ型のトランジスタでサイドウォールの後退量、すなわちゲート電極の側壁に残るサイドウォールの厚みが違ってくることになる。
【００４９】
これに対し、上記原料中の酸素に代えてアンモニアを用い、ＢＴＢＡＳ流量／アンモニア流量比約１／４、成膜室内圧力約１０Ｐａ、成膜温度約６００℃で成膜した屈折率２．０程度のシリコン窒化膜の場合について見る。この場合には、ボロンとリンのいずれをイオン注入したとき（ｐ，ｎ）でも、ＨＦエッチング量が５ｎｍ以下とエッチングが良好に抑えられており、さらに、両者にエッチング量の差はほとんどない。ただし、このようにしてシリコン窒化膜を成膜する場合には、通常はシリコン酸化膜のときよりも高温条件が必要になるため、成膜時に不要な不純物拡散を引き起こす可能性は高くなる。
【００５０】
一方、ＢＴＢＡＳ流量／酸素流量比約３０、成膜室内圧力約１０Ｐａ、成膜温度約５３０℃として屈折率約１．６５となるよう窒素原子を残すようにして成膜した炭素含有シリコン窒化酸化膜の場合について見る。この場合には、シリコン窒化膜と同様、ボロンとリンのいずれをイオン注入したとき（ｐ，ｎ）でも、ＨＦエッチング量が５ｎｍ以下とエッチングが良好に抑えられるようになり、かつ、両者のエッチング量の差がほとんどなくなる。さらに、この炭素含有シリコン窒化酸化膜は、シリコン酸化膜と同様、低温条件で成膜を行うことができるという利点がある。
【００５１】
このように、膜中に適量の窒素原子が含有される炭素含有シリコン窒化酸化膜は、主にその窒素原子の寄与により、高いＨＦ耐性を有するとともに、低温条件で成膜が行え、かつ、ｐ型とｎ型のトランジスタ間に差（形状、特性）を生じさせず、サイドウォールの構成材料として好適である。
【００５２】
次に、炭素含有シリコン窒化酸化膜の比誘電率について説明する。
図７はシリコン窒化酸化膜の屈折率と比誘電率の関係を示す図である。
この図７において、横軸は膜の組成および屈折率を表し、縦軸は比誘電率を表している。また、点線は炭素を含有しない膜の屈折率と比誘電率の関係を表し、実線は炭素を含有する膜の屈折率と比誘電率の関係を表している。
【００５３】
図７より、膜中に炭素が含有されるか否かに関わらず、膜中の窒素原子濃度が増加すれば屈折率は大きくなり、屈折率の増加に伴い比誘電率が大きくなる。上記の方法で成膜される炭素含有シリコン窒化酸化膜の場合、その成膜メカニズム上、炭素原子濃度が増加すれば窒素原子濃度も増加するということができる。したがって、図７においては、窒素原子濃度が高く屈折率が大きいものほど炭素原子濃度も高いことになる。
【００５４】
ここで注目すべきは、膜が同じ屈折率、すなわち同程度の窒素原子濃度であっても、膜中に炭素原子が含有されている場合（実線）には、含有されていない場合（点線）に比べて、比誘電率が小さくなる点である。そのため、このような炭素含有シリコン窒化酸化膜でサイドウォールを形成した場合には、炭素原子を含有しないものを用いた場合に比べて、フリンジ容量を低減することが可能になり、低温条件で成膜が行える効果と相俟って、トランジスタ特性の向上を図ることができるようになる。
【００５５】
次に、炭素含有シリコン窒化酸化膜のエッチング選択性について説明する。
最近は、ゲート電極とシリコン基板内の不純物領域とを１つのコンタクトで接続するシェアードコンタクト技術を用いたＳＲＡＭ（Static Random Access Memory）等も提案されてきている。
【００５６】
図８はＳＲＡＭメモリセル内のトランジスタ配置の概略模式図、図９はシェアードコンタクト構造の断面模式図である。
この図８に示すＳＲＡＭのメモリセル１０は、セレクトトランジスタ（Ｓｅ）１１ａ，１１ｂと、データの書き込み・読み出しのためのドライバトランジスタ（Ｄｒ）１２ａ，１２ｂおよびロードトランジスタ（Ｌｏ）１３ａ，１３ｂが各２個、計６個のトランジスタで構成されている。そして、このメモリセル１０において、一方のロードトランジスタ１３ａのゲート電極１４ａはもう一方のロードトランジスタ１３ｂのソース・ドレイン領域１５ｂに、また、ロードトランジスタ１３ｂのゲート電極１４ｂはロードトランジスタ１３ａのソース・ドレイン領域１５ａに、それぞれ接続される（接続部Ｘ，Ｙ）。このような接続部Ｘ，Ｙをシェアードコンタクト構造とすることにより、セル面積の縮小化を図ることができる。
【００５７】
例えば接続部Ｙについて見ると、図９に示すようなシェアードコンタクト構造とすることができる。この図９に示したように、シリコン基板２０内はＳＴＩ２１で適所を素子分離されている。さらに、シリコン基板２０内には、ポケット領域やエクステンション領域を含む不純物領域２２とソース・ドレイン領域１５ａとなる深い不純物領域が形成されている。一方、シリコン基板２０上には、ゲート絶縁膜２３を介してゲート電極１４ｂが形成され、その側壁にはサイドウォール２４が形成されている。不純物領域２２は、一方のサイドウォール２４の直下に形成されている。そして、ソース・ドレイン領域１５ａとゲート電極１４ｂは、コンタクト金属２５によって直接接続されている。シリコン基板２０上のその他の領域には、シリコン窒化膜２６、その上に層間絶縁膜としてシリコン酸化膜２７が形成されている。
【００５８】
このようなシェアードコンタクト構造を形成する場合には、まず、シリコン基板２０上にゲート絶縁膜２３およびゲート電極１４ｂを形成した後、公知の方法を用いて適当に不純物領域２２のイオン注入およびサイドウォール２４を形成する。その後、サイドウォール２４をマスクにしてソース・ドレイン領域１５ａのイオン注入を行い、全面にシリコン窒化膜２６およびシリコン酸化膜２７を形成する。そして、コンタクト金属２５を形成すべき領域のシリコン酸化膜２７およびシリコン窒化膜２６を順にドライエッチングで除去し、そこをコンタクト金属２５で埋める。
【００５９】
ここで、サイドウォール２４がシリコン窒化膜で形成されていたとすると、シリコン酸化膜２７のエッチングに続いてその下層のシリコン窒化膜２６をエッチングする際、サイドウォール２４との境界、すなわちエッチングの停止位置を判別することが非常に難しい。そのため、サイドウォール２４を過剰にエッチングしてしまってゲート電極１４ｂ側への後退を招き易い。
【００６０】
また、サイドウォール２４がシリコン酸化膜で形成されていたとすると、シリコン窒化膜２６をエッチングする際、エッチングの停止位置の判別は可能になる。しかし、この場合には、次の図１０に示すような別の問題が発生してしまうことがある。
【００６１】
図１０はシェアードコンタクト構造で発生し得る問題点を説明する図である。ただし、図１０では、図９に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００６２】
シェアードコンタクト構造を形成する場合には、接続を確保するため、シリコン窒化膜２６をエッチングする際は、通常、シリコン基板２０表面のソース・ドレイン領域１５ａの表層が若干削られる程度までエッチングを行う。このとき何らかの原因でエッチングが過剰に行われてしまうと、図１０に示したように、シリコン酸化膜のサイドウォール２４がゲート電極１４ｂ側へ後退し、ソース・ドレイン領域１５ａの表層と共に不純物領域２２までもが削られてしまうことが起こり得る。不純物領域２２を貫通してシリコン基板２０内部が露出する程度までエッチングが進行してしまうと、その後、コンタクト金属２５を形成したときに、コンタクト金属２５とシリコン基板２０が接触することで大きなジャンクションリーク（図中矢印）が発生してしまうようになる。
【００６３】
このようにシェアードコンタクト構造を形成する場合においても、エッチングによるサイドウォール２４の後退を抑えることが重要な課題になっている。そこで、このようなシェアードコンタクト構造のサイドウォール２４を、炭素含有シリコン窒化酸化膜を用いて形成すると、次のような利点が得られるようになる。
【００６４】
まず、第１に、シリコン窒化膜２６をエッチングする際、異なる２種のシリコン窒化膜２６と炭素含有シリコン窒化酸化膜との間でエッチングの停止位置を容易に判別することができる。それにより、サイドウォール２４の過剰なエッチングを防ぎ、その後退を抑制することが可能になる。
【００６５】
そして、第２に、ソース・ドレイン領域１５ａの表層までエッチングする際、炭素含有シリコン窒化酸化膜はこれに炭素原子が含まれていることでエッチング耐性が高まり、エッチング選択比を確保してサイドウォール２４の後退を抑制することができる。それにより、エッチングの際、不純物領域２２はサイドウォール２４によって保護され、リークの発生を防止することが可能になる。
【００６６】
このような点からも、炭素含有シリコン窒化酸化膜は、主にその炭素原子の寄与により、高性能トランジスタを形成する上で、そのサイドウォールの構成材料として好適であるということができる。その場合、炭素含有シリコン窒化酸化膜中の炭素含有量は、約３原子％〜約２０原子％、好ましくは約５原子％〜約１５原子％であれば、上記のような比誘電率の低減効果と共に、適当なエッチング耐性を得ることが可能である。炭素含有量が約３原子％を下回る場合および約２０原子％を上回る場合には、上記のような炭素を含有することによる効果が得られないか、得られてもその効果が小さくなってしまう。
【００６７】
次に、炭素含有シリコン窒化酸化膜の成膜性について説明する。
図１１は炭素含有シリコン窒化酸化膜でサイドウォールを形成したときのパターン端部の断面模式図、図１２は炭素含有シリコン窒化酸化膜でサイドウォールを形成したときのパターン中央部の断面模式図である。また、図１３はシリコン酸化膜でサイドウォールを形成したときのパターン端部の断面模式図である。
【００６８】
ここでは、成膜性をサイドカバレッジ（Side coverage）Ｘと疎密依存性Ｙによって評価する。サイドカバレッジＸおよび疎密依存性Ｙは、ゲート電極８０形成後のシリコン基板８１の全面に炭素含有シリコン窒化酸化膜８２またはシリコン酸化膜８３を形成したときのゲート電極８０側壁部の幅をｓ、ゲート電極８０上の膜厚をｔ、ゲート電極８０側壁部端のシリコン基板８１上の膜厚をｕとして、次式（１），（２）のようにして求められる。
【００６９】
Ｘ＝ｓ／ｔ×１００  …（１）
Ｙ＝ｕ／ｔ×１００  …（２）
例えば、ゲート電極８０を０．２２μｍピッチで形成後のあるパターンについて、それを覆う炭素含有シリコン窒化酸化膜を形成した場合（図１１，図１２）、パターン端部でのサイドカバレッジＸは約９９％、パターン中央部でのサイドカバレッジＸは約９７％であった。また、同じパターンについての疎密依存性Ｙは、パターン端部で９９％、パターン中央部で９７％であった。一方、同様にしてゲート電極８０を０．２２μｍピッチで形成後のあるパターンについて、それを覆うシリコン酸化膜を形成した場合には（図１３）、膜厚の不均一な部分が形成され、さらに、パターン端部でのサイドカバレッジＸは約８４％、パターン中央部でのサイドカバレッジＸは約７３％であった。
【００７０】
このことから、サイドウォール形成に炭素含有シリコン窒化酸化膜を用いると、パターン端部と中央部の別なく、成膜時のゲート電極８０側壁部の幅ｓを均一性良く、かつ、十分に確保することが可能になる。これに対し、シリコン酸化膜を用いた場合には、炭素含有シリコン窒化酸化膜を用いた場合に比べると成膜時のゲート電極８０側壁部の幅ｓを確保することができていないことが分かる。この傾向は、密集パターンでより顕著になる。
【００７１】
このように、炭素含有シリコン窒化酸化膜は、シリコン酸化膜に比べて段差被覆性が良好であり、サイドウォール、特に微細な高性能トランジスタのサイドウォールの構成材料として好適である。
【００７２】
以下では、炭素含有シリコン窒化酸化膜を用いた半導体装置の製造方法について説明する。ここでは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）形成工程を例に、図１４から図３２を参照して順に説明する。
【００７３】
図１４はトレンチ用レジストパターンの形成工程の要部断面模式図である。
炭素含有シリコン窒化酸化膜を用いた半導体装置の製造においては、まず、シリコン基板３０の表面に、熱酸化法によりシリコン酸化膜３１を、例えば膜厚約１０ｎｍで形成する。次いで、このシリコン酸化膜３１上に、素子分離領域の確定に用いるシリコン窒化膜３２を、例えば膜厚約１００ｎｍ〜１５０ｎｍで形成する。そして、このシリコン窒化膜３２上に、素子分離領域を形成する領域に開口部３３ａを有するトレンチ用レジストパターン３３を形成する。
【００７４】
図１５はトレンチの形成工程の要部断面模式図である。
トレンチ用レジストパターン３３の形成後、これをマスクにシリコン窒化膜３２、シリコン酸化膜３１およびシリコン基板３０を順次エッチングし、シリコン基板３０内にトレンチ３４を形成する。その後、トレンチ用レジストパターン３３は除去する。
【００７５】
図１６はトレンチ側壁の酸化工程の要部断面模式図である。
トレンチ３４の形成後は、露出するシリコン基板３０の表面を熱酸化法により酸化し、トレンチ３４の側壁にシリコン酸化膜３５を、例えば膜厚約１０ｎｍで形成する。
【００７６】
図１７は埋め込み酸化膜の形成工程の要部断面模式図である。
トレンチ３４の側壁にシリコン酸化膜３５を形成した後は、埋め込み用のシリコン酸化膜３６を、例えば膜厚約５００ｎｍで形成する。この埋め込み用のシリコン酸化膜３６は、例えば高密度プラズマＣＶＤ（ＨＤＰ(High Density Plasma)−ＣＶＤ）法により形成する。
【００７７】
図１８は平坦化およびアニール工程の要部断面模式図である。
トレンチ３４のシリコン酸化膜３６による埋め込み後は、まず、ＣＭＰ（Chemical Mechanical Polishing）により、シリコン窒化膜３２が露出するまでシリコン酸化膜３６の平坦化を行う。次いで、残るシリコン酸化膜３６を緻密化するため、例えば窒素ガス雰囲気中で約１０００℃のアニールを行う。
【００７８】
図１９はシリコン窒化膜の除去工程の要部断面模式図である。
アニールまで行った後は、シリコン窒化膜３２を除去する。このシリコン窒化膜３２の除去は、例えば熱リン酸を用いてエッチングすることにより行うことができる。
【００７９】
図２０はウェル領域およびゲート絶縁膜の形成工程の要部断面模式図である。
シリコン窒化膜３２の除去後は、犠牲酸化を行った後、シリコン基板３０内に不純物をイオン注入し、ｎＭＯＳ，ｐＭＯＳトランジスタを形成する領域にそれぞれ、ウェル領域３７ａ，３７ｂを形成する。例えば、ｎＭＯＳトランジスタを形成する領域には、ボロンを加速エネルギー約２００ｋｅＶ，ドーズ量約３×１０13ｃｍ-2の条件でイオン注入してウェル領域３７ａを形成する。また、ｐＭＯＳトランジスタを形成する領域には、リンを加速エネルギー約３５０ｋｅＶ，ドーズ量約３×１０13ｃｍ-2の条件でイオン注入してウェル領域３７ｂを形成する。その後、ＨＦ処理を行って犠牲酸化膜等を除去した後、清浄化されたシリコン基板３０の表面を熱酸化法により酸化し、ゲート絶縁膜３８を形成する。このゲート絶縁膜３８は、例えば膜厚約２ｎｍで形成する。
【００８０】
図２１は多結晶シリコンの成膜工程の要部断面模式図である。
ゲート絶縁膜３８の形成後は、全面に、ゲート電極用の多結晶シリコン３９を成膜する。この多結晶シリコン３９は、例えば６００℃程度の減圧ＣＶＤ（ＬＰ(Low Pressure)−ＣＶＤ）法を用い、例えば膜厚約１００ｎｍで形成する。
【００８１】
図２２はゲート電極用レジストパターンの形成工程の要部断面模式図である。
多結晶シリコン３９の成膜後は、ゲート電極を形成する領域にのみレジストを残したゲート電極用レジストパターン４０を形成する。
【００８２】
図２３はゲート電極の形成工程の要部断面模式図である。
ゲート電極用レジストパターン４０をマスクにして異方性エッチングを行い、多結晶シリコン３９を加工し、ゲート長約４０ｎｍのゲート電極４１ａ，４１ｂを形成する。その後、ゲート電極用レジストパターン４０は除去する。
【００８３】
図２４は第１のサイドウォールの形成工程の要部断面模式図である。
ゲート電極４１ａ，４１ｂの形成後は、全面に、公知の成膜条件または上記の低温成膜条件で、シリコン酸化膜、シリコン窒化膜または炭素含有シリコン窒化酸化膜を、例えば膜厚約１０ｎｍで成膜し、それを異方性エッチングにより加工して、ゲート電極４１ａ，４１ｂの側壁に、最下部の厚みが約５ｎｍ〜約１０ｎｍの第１のサイドウォール４２ａ，４２ｂを形成する。
【００８４】
図２５はｎＭＯＳトランジスタの浅い不純物領域の形成工程の要部断面模式図である。
第１のサイドウォール４２ａ，４２ｂの形成後は、ｐＭＯＳトランジスタを形成する領域にレジスト膜４３ｂを形成し、ｎＭＯＳトランジスタを形成する領域のシリコン基板３０に、ゲート電極４１ａおよび第１のサイドウォール４２ａをマスクにして、まず、例えばボロンを加速エネルギー約７ｋｅＶ，ドーズ量約４×１０13ｃｍ-2の条件でイオン注入する。これにより、ｎＭＯＳトランジスタのゲート電極４１ａ両側のシリコン基板３０内にポケット領域４４ａが形成される。なお、ここではボロンに代えてインジウム（Ｉｎ+）をイオン注入するようにしてもよい。
【００８５】
ポケット領域４４ａの形成後は、シリコン基板３０に、例えば砒素（Ａｓ+）を加速エネルギー約３ｋｅＶ，ドーズ量約１．５×１０15ｃｍ-2の条件でイオン注入する。これにより、ｎＭＯＳトランジスタのゲート電極４１ａ両側のシリコン基板３０内にエクステンション領域４５ａが形成される。その後、レジスト膜４３ｂは除去する。
【００８６】
図２６はｐＭＯＳトランジスタの浅い不純物領域の形成工程の要部断面模式図である。
同様にして、今度はｎＭＯＳトランジスタを形成する領域にレジスト膜４３ａを形成し、ｐＭＯＳトランジスタを形成する領域のシリコン基板３０に、ゲート電極４１ｂおよび第１のサイドウォール４２ｂをマスクにして、まず、例えば砒素を加速エネルギー約５０ｋｅＶ，ドーズ量約２×１０13ｃｍ-2の条件でイオン注入する。これにより、ｐＭＯＳトランジスタのゲート電極４１ｂ両側のシリコン基板３０内にポケット領域４４ｂが形成される。なお、ここでは砒素に代えてアンチモン（Ｓｂ+）をイオン注入するようにしてもよい。
【００８７】
ポケット領域４４ｂの形成後は、シリコン基板３０に、例えばボロンを加速エネルギー約０．５ｋｅＶ，ドーズ量約１．５×１０15ｃｍ-2の条件でイオン注入する。これにより、ｐＭＯＳトランジスタのゲート電極４１ｂ両側のシリコン基板３０内にエクステンション領域４５ｂが形成される。その後、レジスト膜４３ａは除去する。
【００８８】
図２７は第２のサイドウォールの形成工程の要部断面模式図である。
ポケット領域４４ａ，４４ｂおよびエクステンション領域４５ａ，４５ｂの形成後は、第１のサイドウォール４２ａ，４２ｂを形成したときと同様にして、全面に、公知の成膜条件または上記の低温成膜条件で、シリコン酸化膜、シリコン窒化膜または炭素含有シリコン窒化酸化膜を、例えば膜厚約３０ｎｍで成膜する。そして、それを異方性エッチングにより加工し、ゲート電極４１ａ，４１ｂ側壁の第１のサイドウォール４２ａ，４２ｂの外側に、最下部の厚みが約２０ｎｍ〜約３０ｎｍの第２のサイドウォール４６ａ，４６ｂを形成する。
【００８９】
図２８はｎＭＯＳトランジスタの第１のソース・ドレイン領域の形成工程の要部断面模式図である。
第２のサイドウォール４６ａ，４６ｂの形成後は、再びｐＭＯＳトランジスタを形成する領域にレジスト膜４７ｂを形成し、ｎＭＯＳトランジスタを形成する領域のシリコン基板３０に、ゲート電極４１ａおよび第１，第２のサイドウォール４２ａ，４６ａをマスクにして、例えば砒素を加速エネルギー約１５ｋｅＶ，ドーズ量約１×１０15ｃｍ-2の条件でイオン注入する。これにより、ｎＭＯＳトランジスタのゲート電極４１ａ両側のシリコン基板３０内に比較的浅い第１のソース・ドレイン領域４８ａが形成される。その後、レジスト膜４７ｂは除去する。
【００９０】
図２９はｐＭＯＳトランジスタの第１のソース・ドレイン領域の形成工程の要部断面模式図である。
同様にして、今度はｎＭＯＳトランジスタを形成する領域にレジスト膜４７ａを形成し、ｐＭＯＳトランジスタを形成する領域のシリコン基板３０に、ゲート電極４１ｂおよび第１，第２のサイドウォール４２ｂ，４６ｂをマスクにして、例えばボロンを加速エネルギー約１ｋｅＶ，ドーズ量約１×１０15ｃｍ-2の条件でイオン注入する。これにより、ｐＭＯＳトランジスタのゲート電極４１ｂ両側のシリコン基板３０内に比較的浅い第１のソース・ドレイン領域４８ｂが形成される。その後、レジスト膜４７ａは除去する。
【００９１】
図３０は第３のサイドウォールの形成工程の要部断面模式図である。
第１のソース・ドレイン領域４８ａ，４８ｂの形成後は、全面に、上記の低温成膜条件で、炭素含有シリコン窒化酸化膜を、例えば膜厚約１００ｎｍで成膜する。そして、それを異方性エッチングにより加工し、第２のサイドウォール４６ａ，４６ｂの外側に、最下部の厚みが約３０ｎｍ〜約４０ｎｍの第３のサイドウォール４９ａ，４９ｂを形成する。第１のサイドウォール４２ａ，４２ｂあるいは第２のサイドウォール４６ａ，４６ｂは、シリコン酸化膜、シリコン窒化膜または炭素含有シリコン窒化酸化膜のいずれで構成されていても構わないが、この第３のサイドウォール４９ａ，４９ｂは、炭素含有シリコン窒化酸化膜で構成する。
【００９２】
図３１は第２のソース・ドレイン領域の形成工程の要部断面模式図である。
第３のサイドウォール４９ａ，４９ｂの形成後は、ｐＭＯＳトランジスタを形成する領域にレジスト膜（図示せず。）を形成し、ｎＭＯＳトランジスタを形成する領域のシリコン基板３０に、ゲート電極４１ａおよび第１，第２，第３のサイドウォール４２ａ，４６ａ，４９ａをマスクにして、例えばリンを加速エネルギー約１０ｋｅＶ，ドーズ量約８×１０15ｃｍ-2の条件でイオン注入する。これにより、ｎＭＯＳトランジスタのゲート電極４１ａ両側のシリコン基板３０内に、第１のソース・ドレイン領域４８ａよりも深い領域に、第２のソース・ドレイン領域５０ａが形成される。その後、レジスト膜は除去する。
【００９３】
同様にして、今度はｎＭＯＳトランジスタを形成する領域にレジスト膜（図示せず。）を形成し、ｐＭＯＳトランジスタを形成する領域のシリコン基板３０に、ゲート電極４１ｂおよび第１，第２，第３のサイドウォール４２ｂ，４６ｂ，４９ｂをマスクにして、例えばボロンを加速エネルギー約５ｋｅＶ，ドーズ量約４×１０15ｃｍ-2の条件でイオン注入する。これにより、ｐＭＯＳトランジスタのゲート電極４１ｂ両側のシリコン基板３０内に、第１のソース・ドレイン領域４８ｂよりも深い領域に、第２のソース・ドレイン領域５０ｂが形成される。その後、レジスト膜は除去する。
【００９４】
そして、この第２のソース・ドレイン領域５０ａ，５０ｂの形成後は、例えば約１０００℃，約１０秒のＲＴＡを行い、シリコン基板３０内にイオン注入した不純物を活性化する。
【００９５】
図３２はシリサイド化工程の要部断面模式図である。
ＲＴＡ後は、シリサイド化に先立ち、ＨＦ処理を行って自然酸化膜やエッチング残渣等を除去する。このとき、ゲート電極４１ａ，４１ｂの側壁に設けられたサイドウォールのうち、少なくとも最も外側の部分に形成されている第３のサイドウォール４９ａ，４９ｂが炭素含有シリコン窒化酸化膜で構成されているため、ＨＦ処理時のサイドウォールの後退が効果的に抑制される。
【００９６】
そして、このＨＦ処理後は、全面に、例えばスパッタ法により膜厚約５ｎｍのコバルトを堆積し、約４００℃で熱処理する。それにより、コバルトと接するシリコン基板３０および多結晶シリコン３９、すなわち第２のソース・ドレイン領域５０ａ，５０ｂおよびゲート電極４１ａ，４１ｂの表層に膜厚約１５ｎｍのコバルトシリサイド（ＣｏＳｉx）層５１ａ，５１ｂが形成される。未反応のコバルトは、その後、ＨＦ処理等を行って除去する。その際にも、炭素含有シリコン窒化酸化膜で構成された第３のサイドウォール４９ａ，４９ｂが効果的に機能する。
【００９７】
なお、ここではコバルトシリサイド層を形成するようにしたが、コバルトに代えてニッケル（Ｎｉ）を堆積し、ニッケルシリサイド（ＮｉＳｉx）層を形成するようにしてもよい。
【００９８】
以上の工程により、ＣＭＯＳの基本構造が完成する。以降は、半導体装置の形態に応じ、従来公知の工程に従って層間絶縁膜形成、コンタクトホール形成、電極形成等が行われる。
【００９９】
以上、炭素含有シリコン窒化酸化膜を適用した半導体装置の製造方法の一例を説明したが、このように、炭素含有シリコン窒化酸化膜は、半導体装置のサイドウォールに好適であり、その適用形態は、例えば次の図３３および図３４に示すようなものとすることもできる。
【０１００】
図３３および図３４は炭素含有シリコン窒化酸化膜の適用例を説明する要部断面模式図である。
上記のような３重構造のサイドウォールを形成する場合には、例えば図３３に示したような構成とすることが可能である。すなわち、シリコン基板６０上にゲート絶縁膜６１を介して形成されているゲート電極６２側壁の第１，第２のサイドウォール６３，６４を従来のシリコン酸化膜等で形成し、最も外側に形成されている第３のサイドウォール６５のみを炭素含有シリコン窒化酸化膜で構成する。あるいは図３４に示したように、第１，第２，第３のサイドウォール６３，６４，６５すべてを炭素含有シリコン窒化酸化膜で構成するようにしてもよい。このように、少なくともＨＦ処理時に最も外側にあってＨＦ溶液に晒されるようになる部分が炭素含有シリコン窒化酸化膜で構成されていれば、低温条件で成膜できるためサイドウォール形成時の不純物拡散を抑えることができるという効果のほか、ＨＦ処理時のサイドウォールの後退を抑制するという効果を得ることができる。
【０１０１】
なお、ここでは３重構造のサイドウォールを例にして述べたが、シリサイド化前にＨＦ溶液に晒される部分が炭素含有シリコン窒化酸化膜で構成されていれば、勿論、形成するトランジスタの形態（不純物領域の構成等）に応じて、１層の炭素含有シリコン窒化酸化膜のみ、あるいは炭素含有シリコン窒化酸化膜を含む２重構造等であっても構わない。
【０１０２】
図３５は２重構造のサイドウォールへの炭素含有シリコン窒化酸化膜の適用例を説明する要部断面模式図である。
図３５に示すようなトランジスタを形成する場合は、まず、シリコン基板９０上にゲート絶縁膜９１を介してゲート電極９２を形成した後、このゲート電極９２をマスクにしてポケット領域９３およびエクステンション領域９４のイオン注入を順次行う。その後、少なくとも上層側が炭素含有シリコン窒化酸化膜となるように２層の絶縁膜を成膜し、これをエッチバックして第１，第２のサイドウォール９５，９６を形成する。そして、第１，第２のサイドウォール９５，９６をマスクにしてソース・ドレイン領域９７のイオン注入を行い、ＲＴＡを行う。シリサイド化を行う場合は、このイオン注入およびＲＴＡ後にＨＦ処理を行い、通常のシリサイド層形成工程に移る。
【０１０３】
サイドウォールをこのような２重構造とする場合、少なくとも第２のサイドウォール９６は、炭素含有シリコン窒化酸化膜で形成する。このようにサイドウォールの表面部分に炭素含有シリコン窒化酸化膜が形成されていることにより、シリサイド化前にＨＦ処理が行われた場合でも、サイドウォールの後退が抑制されることになる。
【０１０４】
さらに、サイドウォールをこのような２重構造とする場合には、ゲート電極９２の側壁部分に形成される第１のサイドウォール９５は、炭素含有シリコン窒化酸化膜であっても、シリコン酸化膜であってもよい。例えば、第１のサイドウォール９５をシリコン酸化膜、第２のサイドウォール９６を炭素含有シリコン窒化酸化膜で形成する場合、シリコン酸化膜と炭素含有シリコン窒化酸化膜とは共にＢＴＢＡＳと酸素を原料にして、同じ成膜温度で成膜することが可能である。そのため、成膜時のＢＴＢＡＳ流量／酸素流量比を調整することにより、これら２層を連続成膜することが可能である。さらにまた、これら２層とも例えば５３０℃といった低温条件での成膜が可能であるため、サイドウォール形成時の不純物拡散も抑えられるようになる。勿論、第１のサイドウォール９５を炭素含有シリコン窒化酸化膜で形成する場合も同様である。
【０１０５】
このように、２重構造のサイドウォールに炭素含有シリコン窒化酸化膜を適用した場合には、例えば従来行われているように外側のサイドウォールにシリコン窒化膜を用いた場合等に比べ、不要な不純物拡散を回避しつつより効率的にサイドウォールを形成することが可能になり、ＨＦ処理時のサイドウォールの後退も抑制することが可能になる。
【０１０６】
また、炭素含有シリコン窒化酸化膜は、サリサイド化前のＨＦ処理工程のほか、ＨＦ耐性が必要になるその他の工程にも有効に利用することができる。
図３６から図３８は炭素含有シリコン窒化酸化膜を適用した別の例を説明する要部断面模式図である。ただし、図３６から図３８では、図３３および図３４に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【０１０７】
図３６に示すトランジスタを形成する場合は、まず、シリコン基板６０上にゲート絶縁膜６１、ゲート電極６２および第１のサイドウォール６３を形成した後、ポケット領域６６およびエクステンション領域６７を形成する。さらに、第２のサイドウォール６４、浅い第１のソース・ドレイン領域６８および第３のサイドウォール６５の形成を行って、シリコン基板６０内に深い第２のソース・ドレイン領域６９を形成する。その後、その第２のソース・ドレイン領域６９内にトレンチを形成し、そこに不純物を含有するシリコンゲルマニウム層７０をエピタキシャル成長により形成する。このシリコンゲルマニウム層７０のように、シリコン基板６０と異なる格子定数を有する化合物半導体層を第２のソース・ドレイン領域６９内に形成することにより、シリコン基板６０内のチャネル領域に歪みが生じ、トランジスタの高速化を図ることができるようになる。
【０１０８】
このような構造を形成する場合には、シリコンゲルマニウム層７０のエピタキシャル成長前に、トレンチ内壁をＨＦ処理等で清浄化する必要がある。このＨＦ処理の際、最も外側の第３のサイドウォール６５が例えばシリコン酸化膜で構成されていると、その後退が避けられない。そこで、少なくとも第３のサイドウォール６５に炭素含有シリコン窒化酸化膜を用いることで、その後退が抑制される。さらに、この図３６に示したように、サイドウォールを炭素含有シリコン窒化酸化膜で形成することにより、ＨＦ耐性を有するシリコン窒化膜等を用いた場合に比べて、フリンジ容量の低減も図られるようになる。これにより、高く安定したトランジスタ特性が得られるようになる。
【０１０９】
なお、サイドウォールを上記図３５に示したような２重構造とする場合にも、この図３６に示した例と同様にして、シリコンゲルマニウム層形成によるトランジスタの高速化を図ることが可能である。すなわち、第１，第２のサイドウォール９５，９６とソース・ドレイン領域９７の形成後に、このソース・ドレイン領域９７内にトレンチを形成し、ＨＦ処理を行って、シリコンゲルマニウム層をエピタキシャル成長により形成すればよい。
【０１１０】
また、図３７に示す例では、ゲート電極６２の側壁と接する部分に炭素含有シリコン窒化酸化膜を形成する。この例では、まず、炭素含有シリコン窒化酸化膜で第１のサイドウォール６３を形成した後、その外側に第２，第３のサイドウォール６４，６５に相当する形状のサイドウォールを形成する。この第１のサイドウォール６３の外側に形成されるサイドウォールは、１層構造でも２重構造であっても構わない。また、このサイドウォールは、炭素含有シリコン窒化酸化膜以外の膜、例えばシリコン酸化膜であって構わない。
【０１１１】
そして、これらのサイドウォールをマスクにして、まず、シリコン基板６０内に深い第２のソース・ドレイン領域６９を形成する。その後は、第１のサイドウォール６３の外側に形成されたサイドウォールをＨＦ処理によって除去する。ここまでの工程で、図中実線部分の構造が形成される。
【０１１２】
そして、除去後に表面が露出したシリコン基板６０内に、図中点線で示すポケット領域６６、エクステンション領域６７、第２のサイドウォール６４、浅い第１のソース・ドレイン領域６８および第３のサイドウォール６５を順に形成する。その際、第２，第３のサイドウォール６４，６５は、炭素含有シリコン窒化酸化膜以外の膜であっても構わない。ただし、その後にシリサイド化を行う場合や上記図３６に示したようなシリコンゲルマニウム層７０の形成を行う場合には、少なくとも第３のサイドウォール６５については炭素含有シリコン窒化酸化膜で形成することが望ましい。
【０１１３】
この図３７の例では、第１のサイドウォール６３の外側に形成するサイドウォールは、シリコン酸化膜等を用いた構造とすることができるが、最も内側の第１のサイドウォール６３には炭素含有シリコン窒化酸化膜を用いるようにする。それにより、外側のサイドウォールＨＦ処理で除去された後でも、そのＨＦ処理時に内側の第１のサイドウォール６３によってゲート絶縁膜６１のＨＦ溶液による浸食が防止され、安定したトランジスタ特性が得られるようになる。
【０１１４】
さらに、このような方法、すなわち第２のソース・ドレイン領域６９の形成後にポケット領域６６、エクステンション領域６７および第１のソース・ドレイン領域６８の各不純物領域を形成する方法によれば、不純物領域の分布や第１，第２，第３のサイドウォール６３，６４，６５の寸法をより細かく制御することができるようになる。例えば、ＣＭＯＳ構造を形成する場合に、ｐＭＯＳトランジスタ側とｎＭＯＳトランジスタ側のそれぞれの不純物種やアニール温度、あるいはｐＭＯＳトランジスタとｎＭＯＳトランジスタのそれぞれの要求特性等に応じて、適切な寸法の第１，第２，第３のサイドウォール６３，６４，６５を形成することが可能になる。
【０１１５】
また、図３８に示す例では、図３６に示した例と同様、シリコンゲルマニウム層７０を用いてトランジスタの高速化を図るものであるが、その形成方法が異なる。すなわち、この例では、まず、炭素含有シリコン窒化酸化膜で第１のサイドウォール６３を形成した後、その外側に第２，第３のサイドウォール６４，６５に相当する形状のサイドウォールを形成する。この第１のサイドウォール６３の外側に形成されるサイドウォールは、１層構造でも２重構造であっても構わない。また、このサイドウォールは、炭素含有シリコン窒化酸化膜以外の膜、例えばシリコン酸化膜であって構わない。
【０１１６】
そして、これらのサイドウォールをマスクにして、まず、シリコン基板６０内に深い第２のソース・ドレイン領域６９を形成した後、その第２のソース・ドレイン領域６９内にトレンチを形成する。次いで、ＨＦ処理を行って外側の第２，第３のサイドウォール６４，６５の除去および露出表面の清浄化を行い、トレンチ内にシリコンゲルマニウム層７０をエピタキシャル成長により形成する。ここまでの工程で、図中実線部分の構造が形成される。
【０１１７】
そして、シリコン基板６０内に、図中点線で示すポケット領域６６、エクステンション領域６７、第２のサイドウォール６４、浅い第１のソース・ドレイン領域６８および第３のサイドウォール６５を順に形成する。その際、第２，第３のサイドウォール６４，６５は、炭素含有シリコン窒化酸化膜以外の膜であっても構わない。ただし、その後にシリサイド化を行う場合には、少なくとも第３のサイドウォール６５については炭素含有シリコン窒化酸化膜で形成することが望ましい。
【０１１８】
この図３８の例では、第１のサイドウォール６３に炭素含有シリコン窒化酸化膜を用いることでゲート絶縁膜６１のＨＦ溶液による浸食を防止するとともに、シリコンゲルマニウム層７０を形成することによってトランジスタの高速化を図ることができる。さらに、第２のソース・ドレイン領域６９の形成後にポケット領域６６、エクステンション領域６７および第１のソース・ドレイン領域６８の各不純物領域を形成するため、不純物領域の分布や第１，第２，第３のサイドウォール６３，６４，６５の寸法を細かく制御することができる。これにより、高く安定したトランジスタ特性が得られるようになる。
【０１１９】
以上説明したように、ＢＴＢＡＳと酸素を原料に用いて低温で成膜することのできる炭素含有シリコン窒化酸化膜は、高いＨＦ耐性、エッチング選択性、良好な成膜性を備え、半導体装置の構成材料、特にサイドウォールの構成材料として好適に使用することができる。このような炭素含有シリコン窒化酸化膜を半導体装置に用いることにより、トランジスタ特性を高め、かつ、安定化させ、半導体装置の高性能化、高品質化を図ることができるようになる。
【０１２０】
なお、上記図３３から図３８に示した例において、各構成要素の形成時の膜厚や形成後の寸法、形成条件等は、形成する半導体装置の形態に応じて任意に設定可能であるが、例えば、上記図１４から図３２において例示したようなものとすることが可能である。
【０１２１】
また、以上の説明では、炭素含有シリコン窒化酸化膜をゲート電極のサイドウォールに用いる場合について述べたが、勿論、炭素含有シリコン窒化酸化膜を半導体装置内のその他の構成材料として用いてもよい。
【０１２２】
（付記１）  ゲート電極にサイドウォールを備えた半導体装置の製造方法において、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁と接する部分に一のサイドウォールを形成する工程と、
前記一のサイドウォールより外側であって表面となる部分に他のサイドウォールを形成する工程と、
前記他のサイドウォールをマスクにして前記半導体基板に不純物を導入し不純物領域を形成する工程と、
を有し、
前記一のサイドウォールと前記他のサイドウォールのうち少なくとも前記他のサイドウォールを炭素含有シリコン窒化酸化膜を用いて形成することを特徴とする半導体装置の製造方法。
【０１２３】
（付記２）  前記ゲート電極の側壁と接する部分に前記一のサイドウォールを形成する工程において、前記一のサイドウォールを前記炭素含有シリコン窒化酸化膜を用いて形成する場合には、前記ゲート電極の側壁と接する部分と共に、前記ゲート絶縁膜の側壁と接する部分に前記一のサイドウォールを形成することを特徴とする付記１記載の半導体装置の製造方法。
【０１２４】
（付記３）  前記炭素含有シリコン窒化酸化膜をビスターシャリーブチルアミノシランと酸素とを用いたＣＶＤ法により成膜することを特徴とする付記１記載の半導体装置の製造方法。
【０１２５】
（付記４）  前記酸素の流量に対する前記ビスターシャリーブチルアミノシランの流量の比を１／３〜４０００の範囲とすることを特徴とする付記３記載の半導体装置の製造方法。
【０１２６】
（付記５）  前記ビスターシャリーブチルアミノシランの流量を２０ｓｃｃｍ〜４００ｓｃｃｍの範囲とし、前記酸素の流量を０．１ｓｃｃｍ〜６０ｓｃｃｍの範囲とすることを特徴とする付記３記載の半導体装置の製造方法。
【０１２７】
（付記６）  前記炭素含有シリコン窒化酸化膜の成膜温度を３００℃〜６５０℃の範囲とすることを特徴とする付記３記載の半導体装置の製造方法。
（付記７）  前記炭素含有シリコン窒化酸化膜を成膜する際の成膜室内圧力を０．１Ｐａ〜１０００Ｐａの範囲とすることを特徴とする付記３記載の半導体装置の製造方法。
【０１２８】
（付記８）  前記炭素含有シリコン窒化酸化膜をビスターシャリーブチルアミノシランと亜酸化窒素とを用いたＣＶＤ法により成膜することを特徴とする付記１記載の半導体装置の製造方法。
【０１２９】
（付記９）  前記亜酸化窒素の流量に対する前記ビスターシャリーブチルアミノシランの流量の比を約１／１５０〜約８の範囲とすることを特徴とする付記８記載の半導体装置の製造方法。
【０１３０】
（付記１０）  前記ビスターシャリーブチルアミノシランの流量を２０ｓｃｃｍ〜４００ｓｃｃｍの範囲とし、前記亜酸化窒素の流量を５０ｓｃｃｍ〜３０００ｓｃｃｍの範囲とすることを特徴とする付記８記載の半導体装置の製造方法。
【０１３１】
（付記１１）  前記炭素含有シリコン窒化酸化膜の成膜温度を３００℃〜７００℃の範囲とすることを特徴とする付記８記載の半導体装置の製造方法。
（付記１２）  前記炭素含有シリコン窒化酸化膜をビスターシャリーブチルアミノシランと一酸化窒素とを用いたＣＶＤ法により成膜することを特徴とする付記１記載の半導体装置の製造方法。
【０１３２】
（付記１３）  前記一酸化窒素の流量に対する前記ビスターシャリーブチルアミノシランの流量の比を約１／１００〜約２０の範囲とすることを特徴とする付記１２記載の半導体装置の製造方法。
【０１３３】
（付記１４）  前記ビスターシャリーブチルアミノシランの流量を２０ｓｃｃｍ〜４００ｓｃｃｍの範囲とし、前記一酸化窒素の流量を２０ｓｃｃｍ〜２０００ｓｃｃｍの範囲とすることを特徴とする付記１２記載の半導体装置の製造方法。
【０１３４】
（付記１５）  前記炭素含有シリコン窒化酸化膜の成膜温度を３００℃〜７００℃の範囲とすることを特徴とする付記１２記載の半導体装置の製造方法。
（付記１６）  前記炭素含有シリコン窒化酸化膜を用いて形成される前記他のサイドウォールをマスクにして前記半導体基板に不純物を導入し前記不純物領域を形成する工程後に、
前記ゲート電極表面および前記不純物領域表面を清浄化する工程と、
清浄化された前記ゲート電極表面および前記不純物領域表面をサリサイド化する工程と、
を有することを特徴とする付記１記載の半導体装置の製造方法。
【０１３５】
（付記１７）  前記ゲート電極表面および前記不純物領域表面を清浄化する工程においては、前記ゲート電極表面および前記不純物領域表面をフッ酸を用いて清浄化することを特徴とする付記１６記載の半導体装置の製造方法。
【０１３６】
（付記１８）  清浄化された前記ゲート電極表面および前記不純物領域表面をサリサイド化する工程においては、前記ゲート電極表面および前記不純物領域表面にコバルトサリサイドまたはニッケルサリサイドを形成することを特徴とする付記１６記載の半導体装置の製造方法。
【０１３７】
（付記１９）  前記他のサイドウォールをマスクにして前記半導体基板に不純物を導入し前記不純物領域を形成する工程後に、
前記不純物領域内にトレンチを形成する工程と、
前記トレンチ内壁を清浄化する工程と、
清浄化された前記トレンチに前記半導体基板と異なる格子定数を有する半導体層を形成する工程と、
を有することを特徴とする付記１記載の半導体装置の製造方法。
【０１３８】
（付記２０）  前記半導体基板はシリコン基板であり、前記半導体層は不純物を含有したシリコンゲルマニウム層であることを特徴とする付記１９記載の半導体装置の製造方法。
【０１３９】
（付記２１）  ゲート電極にサイドウォールを備えた半導体装置の製造方法において、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁と接する部分に炭素含有シリコン窒化酸化膜を用いて一のサイドウォールを形成する工程と、
前記一のサイドウォールより外側に他のサイドウォールを形成する工程と、
前記他のサイドウォールをマスクにして前記半導体基板に不純物を導入し不純物領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１４０】
（付記２２）  前記ゲート電極の側壁と接する部分に前記炭素含有シリコン窒化酸化膜を用いて前記一のサイドウォールを形成する工程においては、前記ゲート電極の側壁と接する部分と共に、前記ゲート絶縁膜の側壁と接する部分に前記一のサイドウォールを形成することを特徴とする付記２１記載の半導体装置の製造方法。
【０１４１】
（付記２３）  前記他のサイドウォールをマスクにして前記半導体基板に不純物を導入し前記不純物領域を形成する工程後に、
前記他のサイドウォールを除去する工程と、
前記他のサイドウォールの除去後に残る前記一のサイドウォールをマスクにして前記半導体基板に不純物を導入し前記不純物領域よりも浅い領域に他の不純物領域を形成する工程と、
を有することを特徴とする付記２１記載の半導体装置の製造方法。
【０１４２】
（付記２４）  ゲート電極にサイドウォールを備えた半導体装置の製造方法において、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板の全面にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に炭素含有シリコン窒化酸化膜を形成する工程と、
前記シリコン酸化膜と前記炭素含有シリコン窒化酸化膜とをエッチングして前記ゲート電極の両側にサイドウォールを形成する工程と、
前記サイドウォールをマスクにして前記半導体基板に不純物を導入し不純物領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１４３】
（付記２５）  前記半導体基板の全面に前記シリコン酸化膜を形成する工程と前記シリコン膜上に前記炭素含有シリコン窒化酸化膜を形成する工程においては、前記シリコン酸化膜の形成と前記炭素含有シリコン窒化酸化膜の形成とに同じ原料を用い、前記シリコン酸化膜の形成後に原料組成を変化させ、前記シリコン酸化膜の形成に連続して前記炭素含有シリコン窒化酸化膜を形成することを特徴とする付記２４記載の半導体装置の製造方法。
【０１４４】
（付記２６）  ゲート電極にサイドウォールを備えた半導体装置において、
サイドウォールが炭素含有シリコン窒化酸化膜を用いて形成されており、前記炭素含有シリコン窒化酸化膜は、少なくとも前記サイドウォールの表面となる部分に形成されていることを特徴とする半導体装置。
【０１４５】
（付記２７）  前記炭素含有シリコン窒化酸化膜は、炭素原子を３原子％〜２０原子％の範囲で含有することを特徴とする付記２６記載の半導体装置。
（付記２８）  前記炭素含有シリコン窒化酸化膜は、屈折率が１．６以上２．０未満であることを特徴とする付記２６記載の半導体装置。
【０１４６】
（付記２９）  前記炭素含有シリコン窒化酸化膜は、ビスターシャリーブチルアミノシランと酸素とを用いたＣＶＤ法により成膜されることを特徴とする付記２６記載の半導体装置。
【０１４７】
（付記３０）  前記炭素含有シリコン窒化酸化膜は、ビスターシャリーブチルアミノシランと亜酸化窒素とを用いたＣＶＤ法により成膜されることを特徴とする付記２６記載の半導体装置。
【０１４８】
（付記３１）  前記炭素含有シリコン窒化酸化膜は、ビスターシャリーブチルアミノシランと一酸化窒素とを用いたＣＶＤ法により成膜されることを特徴とする付記２６記載の半導体装置。
【０１４９】
（付記３２）  前記炭素含有シリコン窒化酸化膜は、シリコン原子−酸素原子結合とシリコン原子−窒素原子結合を共に有していることを特徴とする付記２６記載の半導体装置。
【０１５０】
（付記３３）  ＣＭＯＳ構造を有している場合に、前記サイドウォールは、不純物が導入されたｐＭＯＳ側のサイドウォールと不純物が導入されたｎＭＯＳ側のサイドウォールとが略均等の形状で形成されていることを特徴とする付記２６記載の半導体装置。
【０１５１】
（付記３４）  前記サイドウォールが形成された前記ゲート電極が、前記ゲート電極を備えたトランジスタと同一半導体基板に構成された他のトランジスタのソース・ドレイン領域と接続された構造を有していることを特徴とする付記２６記載の半導体装置。
【０１５２】
（付記３５）  前記ゲート電極が形成された半導体基板内に前記サイドウォールをマスクにして不純物が導入された不純物領域を有し、前記不純物領域内に前記半導体基板と異なる格子定数を有する半導体層が形成されていることを特徴とする付記２６記載の半導体装置。
【０１５３】
（付記３６）  前記半導体基板はシリコン基板であり、前記半導体層は不純物を含有したシリコンゲルマニウム層であることを特徴とする付記３５記載の半導体装置。
（付記３７）  ゲート電極にサイドウォールを備えた半導体装置において、
サイドウォールが炭素含有シリコン窒化酸化膜を用いて形成されており、前記炭素含有シリコン窒化酸化膜は、前記サイドウォールの前記ゲート電極の側壁と接する部分にのみ形成されていることを特徴とする半導体装置。
【０１５４】
（付記３８）  前記炭素含有シリコン窒化酸化膜は、前記ゲート電極の側壁と接する部分と共に、前記ゲート電極と前記ゲート電極が形成される半導体基板との間に設けられるゲート絶縁膜の側壁と接する部分に形成されていることを特徴とする付記３７記載の半導体装置。
【０１５５】
（付記３９）  前記炭素含有シリコン窒化酸化膜は、炭素原子を３原子％〜２０原子％の範囲で含有することを特徴とする付記３７記載の半導体装置。
（付記４０）  前記炭素含有シリコン窒化酸化膜は、屈折率が１．６以上２．０未満であることを特徴とする付記３７記載の半導体装置。
【０１５６】
（付記４１）  前記炭素含有シリコン窒化酸化膜は、ビスターシャリーブチルアミノシランと酸素とを用いたＣＶＤ法により成膜されることを特徴とする付記３７記載の半導体装置。
【０１５７】
（付記４２）  前記炭素含有シリコン窒化酸化膜は、ビスターシャリーブチルアミノシランと亜酸化窒素とを用いたＣＶＤ法により成膜されることを特徴とする付記３７記載の半導体装置。
【０１５８】
（付記４３）  前記炭素含有シリコン窒化酸化膜は、ビスターシャリーブチルアミノシランと一酸化窒素とを用いたＣＶＤ法により成膜されることを特徴とする付記３７記載の半導体装置。
【０１５９】
（付記４４）  前記炭素含有シリコン窒化酸化膜は、シリコン原子−酸素原子結合とシリコン原子−窒素原子結合を共に有していることを特徴とする付記３７記載の半導体装置。
【０１６０】
（付記４５）  前記ゲート電極が形成された半導体基板内に前記サイドウォールをマスクにして不純物が導入された不純物領域を有し、前記不純物領域内に前記半導体基板と異なる格子定数を有する半導体層が形成されていることを特徴とする付記３７記載の半導体装置。
【０１６１】
（付記４６）  前記半導体基板はシリコン基板であり、前記半導体層は不純物を含有したシリコンゲルマニウム層であることを特徴とする付記４５記載の半導体装置。
【図面の簡単な説明】
【０１６２】
【図１】炭素含有シリコン窒化酸化膜の成膜メカニズムを示す図である。
【図２】半導体基板上に成膜された炭素含有シリコン窒化酸化膜の一部断面模式図である。
【図３】赤外スペクトルの一例である。
【図４】炭素含有シリコン窒化酸化膜の組成分析結果の一例である。
【図５】屈折率とＨＦエッチングレートとの関係を示す図である。
【図６】屈折率とエッチング量の関係を示す図である。
【図７】シリコン窒化酸化膜の屈折率と比誘電率の関係を示す図である。
【図８】ＳＲＡＭメモリセル内のトランジスタ配置の概略模式図である。
【図９】シェアードコンタクト構造の断面模式図である。
【図１０】シェアードコンタクト構造で発生し得る問題点を説明する図である。
【図１１】炭素含有シリコン窒化酸化膜でサイドウォールを形成したときのパターン端部の断面模式図である。
【図１２】炭素含有シリコン窒化酸化膜でサイドウォールを形成したときのパターン中央部の断面模式図である。
【図１３】シリコン酸化膜でサイドウォールを形成したときのパターン端部の断面模式図である。
【図１４】トレンチ用レジストパターンの形成工程の要部断面模式図である。
【図１５】トレンチの形成工程の要部断面模式図である。
【図１６】トレンチ側壁の酸化工程の要部断面模式図である。
【図１７】埋め込み酸化膜の形成工程の要部断面模式図である。
【図１８】平坦化およびアニール工程の要部断面模式図である。
【図１９】シリコン窒化膜の除去工程の要部断面模式図である。
【図２０】ウェル領域およびゲート絶縁膜の形成工程の要部断面模式図である。
【図２１】多結晶シリコンの成膜工程の要部断面模式図である。
【図２２】ゲート電極用レジストパターンの形成工程の要部断面模式図である。
【図２３】ゲート電極の形成工程の要部断面模式図である。
【図２４】第１のサイドウォールの形成工程の要部断面模式図である。
【図２５】ｎＭＯＳトランジスタの浅い不純物領域の形成工程の要部断面模式図である。
【図２６】ｐＭＯＳトランジスタの浅い不純物領域の形成工程の要部断面模式図である。
【図２７】第２のサイドウォールの形成工程の要部断面模式図である。
【図２８】ｎＭＯＳトランジスタの第１のソース・ドレイン領域の形成工程の要部断面模式図である。
【図２９】ｐＭＯＳトランジスタの第１のソース・ドレイン領域の形成工程の要部断面模式図である。
【図３０】第３のサイドウォールの形成工程の要部断面模式図である。
【図３１】第２のソース・ドレイン領域の形成工程の要部断面模式図である。
【図３２】シリサイド化工程の要部断面模式図である。
【図３３】炭素含有シリコン窒化酸化膜の適用例を説明する要部断面模式図（その１）である。
【図３４】炭素含有シリコン窒化酸化膜の適用例を説明する要部断面模式図（その２）である。
【図３５】２重構造のサイドウォールへの炭素含有シリコン窒化酸化膜の適用例を説明する要部断面模式図である。
【図３６】炭素含有シリコン窒化酸化膜を適用した別の例を説明する要部断面模式図（その１）である。
【図３７】炭素含有シリコン窒化酸化膜を適用した別の例を説明する要部断面模式図（その２）である。
【図３８】炭素含有シリコン窒化酸化膜を適用した別の例を説明する要部断面模式図（その３）である。
【図３９】ＨＦ処理後の要部断面模式図である。
【符号の説明】
【０１６３】
１，８２  炭素含有シリコン窒化酸化膜
１ａ，１ｂ，１ｃ  アミノシラングループ
２，２０，３０，６０，８１  シリコン基板
１０  メモリセル
１１ａ，１１ｂ  セレクトトランジスタ
１２ａ，１２ｂ  ドライバトランジスタ
１３ａ，１３ｂ  ロードトランジスタ
１４ａ，１４ｂ，４１ａ，４１ｂ，６２，８０  ゲート電極
１５ａ，１５ｂ  ソース・ドレイン領域
２１  ＳＴＩ
２２  不純物領域
２３，３８，６１  ゲート絶縁膜
２４  サイドウォール
２５  コンタクト金属
２６，３２  シリコン窒化膜
２７，３１，３５，３６，８３  シリコン酸化膜
３３  トレンチ用レジストパターン
３３ａ  開口部
３４  トレンチ
３７ａ，３７ｂ  ウェル領域
３９  多結晶シリコン
４０  ゲート電極用レジストパターン
４２ａ，４２ｂ，６３  第１のサイドウォール
４３ａ，４３ｂ，４７ａ，４７ｂ  レジスト膜
４４ａ，４４ｂ，６６  ポケット領域
４５ａ，４５ｂ，６７  エクステンション領域
４６ａ，４６ｂ，６４  第２のサイドウォール
４８ａ，４８ｂ，６８  第１のソース・ドレイン領域
４９ａ，４９ｂ，６５  第３のサイドウォール
５０ａ，５０ｂ，６９  第２のソース・ドレイン領域
５１ａ，５１ｂ  コバルトシリサイド層
７０  シリコンゲルマニウム層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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