(57)【要約】【課題】トランジスタの電気的特性を精度よく再現できる半導体集積回路のシミュレーション方法を提供する。【解決手段】半導体集積回路のシミュレーション方法は、ＴＥＧに搭載した実デバイスの測定値を用いて実デバイスのＤＣ特性とＡＣ特性を再現する回路情報を抽出し、抽出した回路情報をネットリストに反映するステップと、回路シミュレーションを行うステップとを含んでいる。設計寸法と実仕上がり寸法の誤差に起因する回路シミュレーション誤差を低減できる。【選択図】図１
2006329824.tif 000002
【特許請求の範囲】
【請求項１】
ゲートを有するトランジスタを含む半導体集積回路の設計レイアウト情報を用いる回路シミュレーション方法であって、
前記設計レイアウト情報から前記トランジスタの特性情報を含むネットリストを抽出するステップ（ａ）と、
前記トランジスタのＤＣ特性を実測するステップ（ｂ）と、
前記ステップ（ｂ）で得られたＤＣ特性の実測値に基づいてＤＣ特性に応じた電気的ゲート長Ｌｇ1および電気的ゲート幅Ｗ1を抽出するステップ（ｃ）と、
前記ネットリストを前記電気的ゲート長Ｌｇ1および前記電気的ゲート幅Ｗ1に基づいて修正ネットリストに変換するステップ（ｄ）と、
前記修正ネットリストを用いて前記半導体集積回路のシミュレーションを行うステップ（ｅ）とを備えていることを特徴とする回路シミュレーション方法。
【請求項２】
前記トランジスタのＡＣ特性を実測するステップ（ｆ）と、
前記ステップ（ｆ）で得られたＡＣ特性の実測値に基づいてゲート長Ｌｇ2とゲート幅Ｗ2とを抽出するとともに、前記電気的ゲート長Ｌｇ1と前記ゲート長Ｌｇ2との差分δＬｇと前記電気的ゲート幅Ｗ1と前記ゲート幅Ｗ2との差分δＷとを抽出するステップ（ｇ）とをさらに備え、
前記ステップ（ｄ）では、前記差分δＬｇおよび前記差分δＷをさらに用いて前記ネットリストを前記修正ネットリストに変換することを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項３】
前記ステップ（ｆ）では、前記トランジスタの容量特性を測定し、
前記ステップ（ｇ）では前記トランジスタの容量値の影響を加味して前記ゲート長Ｌｇ2と前記ゲート幅Ｗ2とを抽出することを特徴とする請求項２に記載の回路シミュレーション方法。
【請求項４】
前記ステップ（ｆ）は、複数個の前記トランジスタで構成される第１の半導体装置の遅延時間を測定し、前記トランジスタにおける遅延時間を得るステップを含むことを特徴とする請求項３に記載の回路シミュレーション方法。
【請求項５】
前記第１の半導体装置は、リングオシレータであることを特徴とする請求項４に記載の回路シミュレーション方法。
【請求項６】
前記ステップ（ｃ）の後に、前記電気的ゲート長Ｌｇ1および前記電気的ゲート幅Ｗ1を用いて前記半導体集積回路のシミュレーションを行って前記トランジスタにおける遅延時間の計算値を得るステップ（ｈ）をさらに備え、
前記ステップ（ｆ）および前記ステップ（ｈ）の後、前記遅延時間の計算値と前記ステップ（ｆ）で得られた前記トランジスタにおける遅延時間との差が、あらかじめ設定された値を以上になる場合には前記ステップ（ｇ）、前記ステップ（ｄ）および前記ステップ（ｅ）を行い、前記あらかじめ設定された値を下回る場合には前記ステップ（ｄ）および前記ステップ（ｅ）を行わないことを特徴とする請求項４に記載の回路シミュレーション方法。
【請求項７】
前記ステップ（ｆ）および前記ステップ（ｈ）の後で且つ前記ステップ（ｅ）の前に、前記トランジスタの容量特性を測定するステップ（ｉ）をさらに備え、
前記ステップ（ｇ）では前記トランジスタの容量値の影響を加味して前記ゲート長Ｌｇ2と前記ゲート幅Ｗ2とを抽出することを特徴とする請求項６に記載の回路シミュレーション方法。
【請求項８】
前記ステップ（ｆ）は、複数個の前記トランジスタで構成されるリングオシレータの消費電流を測定するステップを含むことを特徴とする請求項２に記載の回路シミュレーション方法。
【請求項９】
前記ステップ（ｂ）では、前記トランジスタを有する第２の半導体装置についてＤＣ特性を実測するステップを含むことを特徴とする請求項１に記載の回路シミュレーション方法。
【請求項１０】
前記第２の半導体装置は単体のＭＯＳトランジスタまたはＣＭＯＳであることを特徴とする請求項９に記載の回路シミュレーション方法。
【請求項１１】
前記ネットリストは、前記電気的ゲート長Ｌｇ1と前記電気的ゲート幅Ｗ1と前記差分δＬｇ、前記差分δＷおよび長チャネルＭＯＳトランジスタでのしきい値電圧Ｖｔｈ０をパラメータとして含んでいることを特徴とする請求項２に記載の回路シミュレーション方法。
【請求項１２】
前記ステップ（ｇ）で抽出された前記差分δＬｇと前記差分δＷとを含む参照テーブルをメモリに格納するステップをさらに備え、
前記ステップ（ｄ）では前記参照テーブルを用いて前記ネットリストの変換を行うことを特徴とする請求項２に記載の回路シミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計において用いられる回路情報を、実デバイスの電気特性から抽出し、抽出された回路情報を用いる回路シミュレーション方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路（ＬＳＩ）は、プロセス技術や設計技術の進歩に伴い、その性能や集積度を急速に高めている。微細化の進展に伴い、ＬＳＩに含まれるトランジスタのゲート長およびゲート幅はますます短くなり、ゲート長およびゲート幅のばらつきや設計寸法と実デバイス寸法とのずれが増大している。それにより、回路の伝播遅延時間のばらつきや実測とシミュレーションとのずれが増大し、設計マージンが増大する。この結果、高性能なＬＳＩを提供することが困難になっている。
【０００３】
現在、回路シミュレーションは一般的に次のようにして実施される。
【０００４】
図７は、一般的な回路シミュレーション方法を示すフローチャートである。まず、第１ステップでは、ネットリスタ１１０２が、設計レイアウト情報１１０１を入力としてネットリスト変換を行い、能動素子（トランジスタ等）、寄生素子（配線抵抗等）などの接続情報や素子寸法情報からネットリスト１１０３を作成する。次に、第２ステップでは、回路シミュレータ１１０４が、ネットリスタ１１０２から出力されたネットリスト１１０３を入力として回路シミュレーションを行い、遅延時間やリーク電流などの回路特性情報１１０５を出力する。
【０００５】
一方、一般的に半導体製造プロセスでは、レジスト塗布、露光、現像を含むフォトリソグラフィ工程と、レジストマスクを用いて要素のパターニングを行なうためのエッチング工程と、レジスト除去工程とを繰り返すことにより、半導体基板上に集積回路が形成される。
【０００６】
図８は、半導体集積回路において、ゲートおよび活性領域の設計レイアウトパターンと実際の仕上がり形状とを示す図である。同図に示すようなトランジスタのゲート１１１１および活性領域１１１２を形成する際にも、フォトリソグラフィ工程、エッチング工程、およびレジスト除去工程が適用される。このフォトリソグラフィ工程の露光の際に、パターン寸法が露光波長以下であると、回折光や干渉光の影響による光近接効果によって、設計時のレイアウト寸法と半導体基板上の実パターン寸法との誤差が大きくなる。
【０００７】
このような不具合を解決する技術として、位相シフトマスクを用いた超解像技術や、マスクに描かれた回路パターンを修正することにより光近接効果の影響を補正するＯＰＣ（Optical Proximity Correction）技術などがある。しかし、光近接効果は原理的に避けることができないため、超解像技術やＯＰＣなどの製造、プロセス技術だけでは回避することが困難である。そのため、光近接効果の影響を受けにくい半導体装置のレイアウト設計やリソシミュレーションを用いた実仕上がり形状予測など、設計段階からの取り組み（例えば、特許文献１参照）がなされ、これらの取り組みを通して、回路シミュレーション精度の向上を図ろうとしている。
【特許文献１】特開２００２−２０３９０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
先に述べたように、トランジスタの微細化の進展に伴いゲート長およびゲート幅は短くなり、ゲートおよび活性領域を露光する際、回折光による光近接効果の影響が大きくなる。ゲート形成時の光近接効果は、トランジスタのゲートおよび活性領域のレイアウトパターンに依存して生じる。つまり、レイアウトに依存したゲート長およびゲート幅の誤差（設計寸法と実仕上がり形状の誤差）が生じる。これらのゲート長およびゲート幅の誤差の増加は、トランジスタの駆動能力、容量特性などのばらつきを大きくさせ、直接回路性能に影響を与えるため、回路シミュレーションの誤差を増大させる。その結果、設計マージンの増加や動作不良といった不具合の原因となる。
【０００９】
この不具合を軽減するために、リソシミュレーションを用いた実仕上がり形状予測技術などの技術開発がなされている。しかしながら、回路シミュレーションにおけるトランジスタの駆動能力を実際のデバイスの駆動能力と合致するようにトランジスタサイズを変更すると、回路シミュレーションと実デバイスの容量特性の誤差が増大し、容量特性を実デバイスと合致するようトランジスタサイズを変更すると、駆動能力の誤差が増大し、結果として高い精度で回路シミュレーションを実施することができない。
【００１０】
本発明の目的は、上記の不具合に鑑み、トランジスタの電気的特性を精度よく再現できる半導体集積回路のシミュレーション方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の回路シミュレーション方法は、設計レイアウト情報からトランジスタの特性情報を含むネットリストを抽出するステップ（ａ）と、前記トランジスタのＤＣ特性を実測するステップ（ｂ）と、前記ステップ（ｂ）で得られたＤＣ特性の実測値に基づいてＤＣ特性に応じた電気的ゲート長Ｌｇ1および電気的ゲート幅Ｗ1を抽出するステップ（ｃ）と、前記トランジスタのＡＣ特性を実測するステップ（ｄ）と、前記ステップ（ｄ）で得られたＡＣ特性の実測値に基づいてゲート長Ｌｇ2とゲート幅Ｗ2とを抽出するとともに、前記電気的ゲート長Ｌｇ1と前記ゲート長Ｌｇ2との差分δＬｇと前記電気的ゲート幅Ｗ1と前記ゲート幅Ｗ2との差分δＷとを抽出するステップ（ｅ）と、前記ネットリストを前記電気的ゲート長Ｌｇ1、前記電気的ゲート幅Ｗ1、前記差分δＷおよび前記差分δＷに基づいて修正ネットリストに変換するステップ（ｆ）と、前記修正ネットリストを用いて前記半導体集積回路のシミュレーションを行うステップ（ｇ）とを備えている。
【００１２】
この方法によれば、トランジスタのＤＣ特性だけでなく遅延時間や容量の影響などのＡＣ特性を考慮に入れたシミュレーションが可能になるので、従来よりも精度の高い回路シミュレーションを実行することが可能になる。なお、実際の測定は、ＴＥＧ（Test Elementary Group)に含まれるＮチャネル型ＭＯＳトランジスタおよびＰチャネル型トランジスタや、ＣＭＯＳなどに対して行われることが好ましい。
【発明の効果】
【００１３】
本発明によれば、ＬＳＩの最小寸法の微細化により顕在化している、トランジスタの設計寸法と実仕上がり寸法の誤差に起因する回路シミュレーション誤差を低減し、設計マージンの増大、動作不良による歩留まり低下を回避することで、低コストで高性能なＬＳＩを提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について図面を適宜参照しながら説明する。
【００１５】
図１は、本発明の実施形態に係る回路シミュレーション方法を示すフローチャートである。同図に示すように、本実施形態に係る回路シミュレーション方法では、測定されたトランジスタのＤＣ特性（直流電流印加時の特性）と合致するＤＣ特性を示すトランジスタのゲート長およびゲート幅を、電気的ゲート長Ｌｇ1、ゲート幅Ｗ1として抽出し、トランジスタのＡＣ特性（交流電流印加時の特性）から得られたトランジスタの容量特性を再現するように容量特性を加味した補正ゲート長δＬｇ、補正ゲート幅δＷを抽出する。ここで測定されるＤＣ特性は、ドレイン電流Ｉｄｓや閾値電圧Ｖｔｈ、コンダクタンスＧｄｓ、Ｇｍなどである。そして、本実施形態に係る回路シミュレーション方法は、これらＬｇ1、Ｗ1、δＬｇ、δＷをネットリストに反映させることにより、回路シミュレーションの精度を向上させるものである。本明細書では、容量特性を加味した補正ゲート長Ｌｇ2、および補正ゲート幅Ｗ2をそれぞれ「容量的ゲート長Ｌｇ2」、および「容量的ゲート幅Ｗ2」と呼ぶものとする。
【００１６】
まず、図１における回路シミュレーション方法におけるデータの流れを説明する。
【００１７】
ネットリスタ１０２は、設計レイアウト情報１０１からトランジスタ部の形状、寄生素子、接続情報などを抽出し、ネットリスト１０３にこれらの情報を出力する。
【００１８】
ネットリスト１０３は、回路情報パラメータ修正値１２３に基づいて修正ネットリスト１２６に変換される。このステップは、例えばシミュレーションソフトを実行するコンピュータなどにより行われる。
【００１９】
ここで、回路情報パラメータ修正値１２３は、ＴＥＧ（Test Elementary Group)に搭載されたトランジスタのＤＣ特性、ＡＣ特性から得ることができる。電気的Ｌｇ、Ｗ抽出手段１２２は、ＴＥＧに搭載されたトランジスタのＤＣ特性を再現する電気的ゲート長Ｌｇ1および電気的ゲート幅Ｗ1を抽出し、回路情報パラメータ修正値１２３に反映する。また、容量的Ｌｇ、Ｗ抽出手段１２５は、ＴＥＧに搭載されたトランジスタのＡＣ特性を再現する容量的ゲート長Ｌｇ2および容量的ゲート幅Ｗ2を抽出し、電気的ゲート長Ｌｇ1、電気的ゲート幅Ｗ1との差分δＬｇ、δＷを回路情報パラメータ修正値１２３に反映する。
【００２０】
次に、以上のステップによって得られた修正ネットリスト１２６を入力として回路シミュレータ１０４を用いて回路シミュレーションを実行し、回路特性情報１０５を出力する。
【００２１】
次に、図１に示す各構成要素について詳細に説明する。
【００２２】
まず、ＤＣ特性実測値１２１について説明する。ＤＣ特性実測値１２１はＴＥＧに搭載されたトランジスタのＤＣ特性を測定することにより得ることができる。ＤＣ特性評価に用いるトランジスタの適用範囲は制限されず、すべてのトランジスタについて適用可能である。例えば、セルベース設計されるＬＳＩでは、標準セルごとにセル内のトランジスタのＮチャネルＭＩＳトランジスタの電気的ゲート長Ｌｇ1、電気的ゲート幅Ｗ1をそれぞれ平均した電気的Ｌｇ1、電気的ゲート幅Ｗ1、ＰチャネルＭＩＳトランジスタの電気的ゲート長Ｌｇ1、ゲート幅Ｗ1を平均した電気的ゲート長Ｌｇ1および電気的ゲート幅Ｗ1を抽出することで、標準セルレベルでの回路情報パラメータの特徴付けが可能である。もちろん、標準セル内のすべてのトランジスタについてＤＣ特性を評価し、電気的ゲート長Ｌｇ1および電気的ゲート幅Ｗ1を抽出することも可能である。
【００２３】
図２は、標準セルなどに用いられるトランジスタのＤＣ特性評価パターンの一例を示す図である。例えばＮチャネル型ＭＩＳトランジスタとＰチャネル型ＭＩＳトランジスタとで構成されるＣＭＯＳのＤＣ特性を評価する際には、図２に示すように、ゲート１４３と基板のうちゲート１４３の両側方に位置する領域に形成された活性領域１４１とコンタクト１４５とをそれぞれ有するＮチャネル型ＭＩＳトランジスタ（図２下側）、およびＰチャネル型ＭＯＳＦＥＴ（図２上側）の特性を個別に測定して評価を行えばよい。
【００２４】
なお、個別のトランジスタについて評価を行う代わりにＣＭＯＳ構造を有する標準セルを用いて評価を行ってもよい。この場合、Ｐチャネル型ＭＩＳトランジスタのソースおよびドレイン端子がＮチャネル型ＭＩＳトランジスタのソースおよびドレインとが短絡していると各ＭＩＳトランジスタの特性を個別に評価できない。そこで、Ｎチャネル型ＭＩＳトランジスタを評価する際は、Ｐチャネル型ＭＩＳトランジスタのソースおよびドレイン端子を電源電圧に短絡し、Ｐチャネル型ＭＩＳトランジスタを評価する際は、Ｎチャネル型ＭＩＳトランジスタのソースおよびドレイン端子をグランド端子に短絡することで、Ｎチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタのＤＣ特性を個別に評価することが可能となる。
【００２５】
次に、ＡＣ特性実測値１２４について説明する。ＡＣ特性実測値１２４はＴＥＧに搭載されたトランジスタのＡＣ特性を測定することにより得ることができる。ＡＣ特性を実測する際にも、図２に示すようにＮチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタについてのＡＣ特性を個別に測定する。
【００２６】
また、ＣＭＯＳパターンを用いてＣＭＯＳ構造を有するトランジスタのＡＣ特性を評価することもできる（図示せず）。この場合、トランジスタのオーバーラップ容量などによって容量成分を十分評価できないことがあるので、測定しない方のＭＩＳトランジスタの活性領域を設けないパターンをＴＥＧに搭載しておくことが好ましい。これにより、各ＭＩＳトランジスタのチャネル容量を個別に評価することができる。
【００２７】
次に、上記ＤＣ特性実測値１２１とＡＣ特性実測値１２４とを用いて電気的ゲート長Ｌｇ1、電気的ゲート幅Ｗ1、容量的ゲート長Ｌｇ2、容量的ゲート幅Ｗ2を抽出し、回路情報パラメータ修正値１２３を作成する方法について説明する。
【００２８】
電気的ゲート長Ｌｇ1および電気的ゲート幅Ｗ1を抽出するには、例えば、ＳＰＩＣＥなどの回路シミュレータを用いてシミュレーションを行い、ＤＣ特性実測値１２１とシミュレーションで得られたＤＣ特性とが合致するゲート長Ｌｇおよびゲート幅Ｗを求めればよい。また、ゲート長Ｌｇおよびゲート幅Ｗの設計寸法が十分大きく、設計寸法のＬｇ、Ｗと実仕上がり寸法のＬｇ、Ｗとの誤差が無視できるようなトランジスタのＤＣ特性を基準とし、評価したいトランジスタのＤＣ特性から電気的ゲート長Ｌｇ1、電気的ゲート幅Ｗ1を求めてもよい。容量的ゲート長Ｌｇ2および容量的ゲート幅Ｗ2も、電気的ゲート長Ｌｇ1、電気的ゲート幅Ｗ1と同様に、ＳＰＩＣＥなどの回路シミュレーションを用いて、ＡＣ特性実測値１２４とシミュレーションで得られたＡＣ特性とが合致するゲート長Ｌｇおよびゲート幅Ｗを求めてもよい。また、基準となるトランジスタのＡＣ特性から評価したいトランジスタの容量的ゲート長Ｌｇ2および容量的ゲート幅Ｗ2を推測してもよい。以上のようにして求めた、電気的ゲート長Ｌｇ1、電気的ゲート幅Ｗ1と容量的ゲート長Ｌｇ2、容量的ゲート幅Ｗ2から、電気的ゲート長Ｌｇ1と容量的ゲート長Ｌｇ2との差分δＬｇと、電気的ゲート幅Ｗ1と容量的ゲート幅Ｗ2との差分δＷとを求めることができる。式で表すと、
δＬｇ＝（容量的ゲート長Ｌｇ2）−（電気的ゲート長Ｌｇ1）
δＷ＝（容量的ゲート幅Ｗ2）−（電気的ゲート幅Ｗ1）
となる。回路情報パラメータ修正値１２３は、各トランジスタ、または標準セルに対して、電気的ゲート長Ｌｇ1、電気的ゲート幅Ｗ1とδＬｇ、δＷの参照テーブルとして作成される。あるいは、電気的ゲート長Ｌｇ1、電気的ゲート幅Ｗ1とδＬｇ、δＷは遅延ライブラリを構成するネットリストに含まれていてもよい。ネットリストには、長チャネルＭＩＳトランジスタでのしきい値電圧Ｖｔｈ０がさらに含まれていてもよい。
【００２９】
回路シミュレーションは、回路情報パラメータ修正値１２３を反映した修正ネットリスト１２６を用いて実行される。ここで、回路情報パラメータ修正値１２３のネットリスト１０３への反映方法について説明する。
【００３０】
図３は、図１に示す回路情報パラメータ修正値１２３に含まれる電気的ゲート長Ｌｇ1および電気的ゲート幅Ｗ1のネットリストへの反映方法を示す図である。設計レイアウト情報１０１をネットリスタ１０２によってネットリスト１０３に変換する際、設計レイアウト情報中のトランジスタＴｒｎ＿１、Ｔｒｎ＿２、Ｔｒｐ＿１、Ｔｒｐ＿２はサブサーキットとして認識される。このとき、各トランジスタごとに設計寸法のゲート長、ゲート幅も同時に抽出される。
【００３１】
また、回路情報パラメータ修正値１２３は、図３の左側に示す各トランジスタＴｒｎ＿１、Ｔｒｎ＿２、Ｔｒｐ＿１、Ｔｒｐ＿２に対する、電気的ゲート長Ｌｎ＿１、Ｌｎ＿２、Ｌｐ＿１、Ｌｐ＿２、電気的ゲート幅Ｗｎ＿１、Ｗｎ＿２、Ｗｐ＿１、Ｗｐ＿２、電気的ゲート長Ｌｇ1と容量的ゲート長Ｌｇ2の差であるＤＬＣｎ＿１、ＤＬＣｎ＿２、ＤＬＣｐ＿１、ＤＬＣｐ＿２、電気的ゲート幅Ｗ1と容量的ゲート幅Ｗ2との差であるＤＷＣｎ＿１、ＤＷＣｎ＿２、ＤＷＣｐ＿１、ＤＷＣｐ＿２を補正テーブルとして格納している。ここで、ＤＬＣｎ＿１、ＤＬＣｎ＿２、ＤＬＣｐ＿１、ＤＬＣｐ＿２、ＤＷＣｎ＿１、ＤＷＣｎ＿２、ＤＷＣｐ＿１、ＤＷＣｐ＿２は、ＳＰＩＣＥのパラメータである。
【００３２】
ネットリスト１０３に回路情報パラメータ修正値１２３を反映させるには、ネットリスト１０３から、サブサーキット名を読み込み、サブサーキット中のトランジスタを認識させる。そして、回路情報パラメータ修正値１２３の補正テーブルから、認識したトランジスタを検索し、そのトランジスタに対応する電気的ゲート長Ｌｇ1、電気的ゲート幅Ｗ1を読み込み、元のネットリスト１０３の設計ゲート長、ゲート幅を電気的ゲート長、電気的ゲート幅に置き換え、さらに電気的ゲート長Ｌｇ1、電気的ゲート幅Ｗ1と容量的ゲート長Ｌｇ2、容量的ゲート幅Ｗ2との差を反映させることで修正ネットリスト１２６が作成される。
【００３３】
その後は、通常の回路シミュレーション方法に従って、修正ネットリスト１２６を入力として、回路シミュレータ１０４により回路シミュレーションが実施される。
【００３４】
図４は、本実施形態の回路シミュレーション方法において、ＤＣ特性に基づく電気的ゲート長Ｌｇ1および電気的ゲート幅Ｗ1の抽出と、ＡＣ特性から得られたδＬｇ、δＷを用いた電気的ゲート長Ｌｇ1および電気的ゲート幅Ｗ1の補正とを行う手順の一例を示すフローチャートである。
【００３５】
まず、ステップ１７１では、セルに含まれるトランジスタのＤＣ特性を測定する。本ステップにおいて、図１に示す「ＤＣ特性実測値１２１」を得る。
【００３６】
次に、ステップ１７２では、ステップ１７１で得られたＤＣ特性実測値からＤＣ特性に基づいた電気的ゲート長Ｌｇ1および電気的ゲート幅Ｗ1の抽出を行う。
【００３７】
次いで、ステップ１７３では、リングオシレータにおいて、ステップ１７２で抽出した電気的ゲート長Ｌｇ1および電気的ゲート幅Ｗ1をネットリストの入力値として、ＳＰＩＣＥによる回路シミュレーションを行い、１段あたりのゲート遅延の計算値を算出する。
【００３８】
ここで、図６は、本ステップで用いられるリングオシレータのレイアウトおよび回路構成を示す図である。同図に示すリングオシレータは、例えば４Ｎ個のインバータと１個のＮＡＮＤゲートから構成される。ＮＡＮＤゲートのＲｅｓｅｔ端子はリングオシレータの発振を制御する端子である。
【００３９】
次に、ステップ１７４ではリングオシレータの測定を行い、得られた実測値からインバータ１段あたりの遅延時間の実測値を算出する。インバータ１段あたりの遅延時間ｔｄは、リングオシレータが４Ｎ個のインバータで構成されている場合、Ｔをリングオシレータの発振周期とするとＴ／８Ｎで求められる。本ステップでは、図１に示す「ＡＣ特性実測値」としてリングオシレータにおける遅延時間を得ている。本ステップでは、リングオシレータにおける消費電流の測定値を得てもよい。リングオシレータにおける消費電流は、リングオシレータが発振しているときに、図６に示す電源線（Ｖｄｄ）に流れる電流を測定することで求めることができる。
【００４０】
続いて、ステップ１７５では、ゲート遅延の計算値と実測値とを比較し、計算値と実測値との差がある基準値εを下回れば、フローを完了する。一方、計算値と実測値との差がある基準値ε以上であれば、ステップ１７６において、ＤＬＣ、ＤＷＣを変更する。ここで、ＤＬＣ、ＤＷＣは、それぞれδＬｇおよびδＷを表すＳＰＩＣＥパラメータである。
【００４１】
次に、ステップ１７７では、変更されたＤＬＣ、ＤＷＣを含むリングオシレータのネットリスト（修正ネットリスト１２６）を用いてＳＰＩＣＥによる回路シミュレーションを行い、ゲート遅延の計算値と実測値の差異がある基準値以下であることを確認する。この例のように、ＤＣ特性の測定値を用いて誤差の小さい回路シミュレーションを行うことができる。
【００４２】
次に、本実施形態の回路シミュレーションのもう一つの実施例を説明する。
【００４３】
図５は、本実施形態の回路シミュレーション方法において、ＤＣ特性に基づく電気的ゲート長Ｌｇ1および電気的ゲート幅Ｗ1の抽出と、ＡＣ特性から得られたδＬｇ、δＷを用いた電気的ゲート長Ｌｇ1および電気的ゲート幅Ｗ1の補正とを行う手順の第２の例を示すフローチャートである。
【００４４】
本実施例では、ステップ１７１〜ステップ１７５までは図４に示す実施例と同じである。ステップ１７５において、ゲート遅延の計算値と実測値を比較し、ある基準値ε以上であれば、ステップ１８６において、セルに含まれるトランジスタの容量特性を測定する。本ステップでは、図１に示すＡＣ特性実測値１２４が得られる。本ステップにおいては単体のＮチャネル型ＭＩＳトランジスタおよびＰチャネル型ＭＩＳトランジスタについて測定してもよいし、ＣＭＯＳについて測定してもよい。ＣＭＯＳの場合、ゲート電圧が０Ｖのときの容量値、すなわち、第１のＰチャネル型ＭＯＳトランジスタのチャネル容量値と第１のＮチャネル型ＭＯＳトランジスタのオーバーラップ容量値との和を測定する。また、ゲート電圧が電源電圧のときの容量値、すなわち第１のＮチャネル型ＭＯＳトランジスタのチャネル容量値と第１のＰチャネル型ＭＯＳトランジスタのオーバーラップ容量値との和を測定する。その上で、先に測定した第１のＮチャネル型ＭＯＳトランジスタとレイアウトパターンが異なる第２のＮチャネル型ＭＯＳトランジスタでのオーバーラップ容量値を別途測定し、そのオーバーラップ容量値をゲート電圧が０Ｖのときの第１のＮチャネル型ＭＯＳトランジスタの容量値から引き算することで第１のＰチャネル型ＭＯＳトランジスタのチャネル容量値を抽出する。また、第１のＰチャネル型ＭＯＳトランジスタとレイアウトパターンが異なる第２のＰチャネル型ＭＯＳトランジスタでのオーバーラップ容量値を別途測定し、そのオーバーラップ容量値をゲート電圧が電源電圧のときの第１のＰチャネル型ＭＯＳトランジスタの容量値から引き算することで、第１のＮチャネル型ＭＯＳトランジスタのチャネル容量値を抽出する。
【００４５】
次に、ステップ１８７では、容量特性の測定結果に基づいてＤＬＣ、ＤＷＣの補正を行う。
【００４６】
続いて、ステップ１８８において、補正されたＤＬＣ、ＤＷＣを含むリングオシレータのネットリストでＳＰＩＣＥによる回路シミュレーションを行い、ステップ１８９において、ゲート遅延の計算値と実測値の差異がある基準値εより小さいことを確認する。
【００４７】
以上説明してきたように、本実施形態の回路シミュレーション方法によれば、ＴＥＧに搭載した実デバイスから実デバイスのＤＣ特性とＡＣ特性を再現する回路情報を抽出し、抽出した回路情報をネットリストに反映し、回路シミュレーションを行うことで、設計寸法と実仕上がり寸法の誤差に起因する回路シミュレーション誤差を低減することができる。そのため、設計マージンの増大、動作不良による歩留まり低下を回避でき、高性能なＬＳＩを低コストで提供することが可能となる。
【００４８】
特に、図４および図５に示す回路シミュレーション方法では、ゲート１段分（あるいはインバータ１段分）の遅延時間を測定し、実測値に基づいて行った回路シミュレーション結果との誤差が小さくなるように確認しているので、シミュレーションの精度をより向上させることができる。
【００４９】
なお、本実施形態ではＤＣ特性およびＡＣ特性の実測値に基づいて修正されたネットリストを用いて回路シミュレーションを行う例を説明したが、ＤＣ特性の測定値のみで修正されたネットリストを用いても従来の方法よりもシミュレーション精度を向上させることは可能である。
【００５０】
また、ＡＣ特性として遅延時間と容量特性のいずれか一方のみの測定値を用いてネットリストを修正しても従来よりも精度の高い回路シミュレーションを実行することができる。
【産業上の利用可能性】
【００５１】
本発明は、各種電子機器に搭載される半導体集積回路の設計において、回路シミュレーションを高精度化するために利用される。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施形態に係る回路シミュレーション方法を示すフローチャートである。
【図２】標準セルなどに用いられるトランジスタのＤＣ特性評価パターンの一例を示す図である。
【図３】図１に示す回路情報パラメータの修正値に含まれる電気的ゲート長Ｌｇ1および電気的ゲート幅Ｗ1のネットリストへの反映方法を示す図である。
【図４】本発明の実施形態に係る回路シミュレーション方法において、ＤＣ特性に基づく電気的ゲート長Ｌｇ1および電気的ゲート幅Ｗ1の抽出と、ＡＣ特性から得られたδＬｇ、δＷを用いた電気的ゲート長Ｌｇ1および電気的ゲート幅Ｗ1の補正とを行う手順の一例を示すフローチャートである。
【図５】本発明の実施形態に係る回路シミュレーション方法において、ＤＣ特性に基づく電気的ゲート長Ｌｇ1および電気的ゲート幅Ｗ1の抽出と、ＡＣ特性から得られたδＬｇ、δＷを用いた電気的ゲート長Ｌｇ1および電気的ゲート幅Ｗ1の補正とを行う手順の第２の例を示すフローチャートである。
【図６】本発明の実施形態に係る回路シミュレーション方法で用いられるリングオシレータのレイアウトおよび回路構成を示す図である。
【図７】一般的な回路シミュレーション方法を示すフローチャートである。
【図８】半導体集積回路において、ゲートおよび活性領域の設計レイアウトパターンと実際の仕上がり形状とを示す図である。
【符号の説明】
【００５３】
１０１      設計レイアウト情報
１０２      ネットリスタ
１０３      ネットリスト
１０４      回路シミュレータ
１０５      回路特性情報
１２１      ＤＣ特性実測値
１２２      電気的Ｌｇ、Ｗ抽出手段
１２３      回路情報パラメータ修正値
１２４      ＡＣ特性実測値
１２５      容量的Ｌｇ、Ｗ抽出手段
１２６      修正ネットリスト
１４１      活性領域
１４３      ゲート
１４５      コンタクト
【図１】
2006329824.tif 000003
【図２】
2006329824.tif 000004
【図３】
2006329824.tif 000005
【図４】
2006329824.tif 000006
【図５】
2006329824.tif 000007
【図６】
2006329824.tif 000008
【図７】
2006329824.tif 000009
【図８】
2006329824.tif 000010