(57)【要約】【課題】  半導体素子を基板に形成した後に、インピーダンス整合を簡易かつ適切に調整可能にした高周波回路を提供する。【解決手段】  高周波回路４０は、チャネル領域１８を含む半導体基板８と、前記チャネル領域１８を挟んで互いに離間して前記半導体基板８の表面に形成されるソース領域１０及びドレイン領域１１と、前記チャネル領域１８の直下の前記半導体基板８により構成されたボディ領域９と、前記ソース領域１０に接続されたソース電極１４と、前記ドレイン領域１１に接続されたドレイン電極１５と、前記ボディ領域９に接続されたボディ電極１６と、前記チャネル領域１８の上に配置されたゲート電極１３と、を有する電界効果トランジスタ６と、前記ソース電極１４、前記ドレイン電極１５および前記ゲート電極１３の各々に接続された整合回路２、３、４と、を備え、前記ボディ電極１６にインピーダンス整合するバイアス電圧が印加される。【選択図】  図１ 
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【特許請求の範囲】
【請求項１】
チャネル領域を含む半導体基板と、前記チャネル領域を挟んで互いに離間して前記半導体基板の表面に形成されるソース領域およびドレイン領域と、前記チャネル領域の直下における前記半導体基板により構成されたボディ領域と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極と、前記ボディ領域に接続されたボディ電極と、前記チャネル領域の上に配置されたゲート電極と、を有する電界効果トランジスタと、
前記ソース電極、前記ドレイン電極および前記ゲート電極の各々に接続された整合回路と、を備え
前記ボディ電極にインピーダンス整合するためのバイアス電圧が印加される高周波回路。
【請求項２】
前記バイアス電圧を発生する電圧発生回路を備えた請求項１記載の高周波回路。
【請求項３】
前記電圧発生回路は、抵抗分割により電圧を発生する回路である請求項２記載の高周波回路。
【請求項４】
前記電圧発生回路は、レギュレータにより電圧を発生する回路である請求項２記載の高周波回路。
【請求項５】
前記電界効果トランジスタは、ショットキー接合型電界効果トランジスタである請求項１記載の高周波回路
【請求項６】
前記半導体基板がＧａＡｓ基板であり、前記ボディ電極が前記ＧａＡｓ基板の裏面に配置される請求項５記載の高周波回路。
【請求項７】
前記半導体基板の厚みが、５μｍ以上、１００μｍ以下である請求項６記載の高周波回路。
【請求項８】
前記電界効果トランジスタと前記整合回路と前記電圧発生回路とが各々別個の基板に実装される請求項２記載の高周波回路。
【請求項９】
前記電界効果トランジスタと少なくとも一つの整合回路とが、同一の基板に実装された集積回路であり、前記集積回路と前記電圧発生回路とが各々別個の基板に実装される請求項２記載の高周波回路。
【請求項１０】
前記電界効果トランジスタと前記整合回路と前記電圧発生回路とが、同一の基板に実装される集積回路である請求項２記載の高周波回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波回路に関し、特に半導体素子を基板に形成した後に、その整合調整を可能にする高周波回路に関する。
【背景技術】
【０００２】
図６は、移動体通信装置や無線ＬＡＮの用途に使用される従来の高周波回路（高周波増幅器）の回路構成を示した図である。
【０００３】
従来の高周波回路３０は、図６に示すように、ソース端子Ｓおよびドレイン端子Ｄ並びにゲート端子Ｇを含む電界効果トランジスタ１を有して、ゲート端子Ｇに高周波信号Ｖｉｎを入力することによりドレイン端子Ｄから増幅した出力信号Ｖｏｕｔを得るように構成された回路である。そして、入力信号Ｖｉｎのインピーダンス整合をとる入力整合回路２と、出力信号Ｖｏｕｔのインピーダンス整合をとる出力整合回路３と、線形性を改善するための整合回路４とが、各々ゲート端子Ｇ、ドレイン端子Ｄおよびソース端子Ｓに接続されている。また、サージ対策のためのサージ用バイアス回路５が、電源電圧Ｖｄｄの端子とドレイン端子Ｄとの間に配置されている。
【０００４】
各整合回路２、３、４およびサージ用バイアス回路５は、インダクタ素子および抵抗素子並びにキャパシタ素子並びにダイオード素子における適宜の組み合わせ回路である。
【０００５】
より詳しくは、入力整合回路２の一例は、入力信号Ｖｉｎの端子と接地部とに接続するインダクタ素子と、ゲート端子Ｇと接地部とに接続する抵抗素子と、インダクタ素子の入力信号Ｖｉｎの端子に接続された端と抵抗素子のゲート端子Ｇと接続された端とに接続されたキャパシタ素子と、によって構成されている。
【０００６】
また、出力整合回路３の一例は、ドレイン端子Ｄと出力信号Ｖｏｕｔの端子の間に配置したキャパシタ素子と、このキャパシタ素子の一端（Ｖｏｕｔの端子と反対側の一端）と電源電圧Ｖｄｄの端子との間に配置したインダクタ素子と、によって構成されている。
【０００７】
また、線形性を改善するための整合回路４の一例は、ソース端子Ｓに互いに並列に接続された抵抗素子およびキャパシタ素子と、この抵抗素子およびキャパシタ素子と接地部とに接続されたインダクタ素子と、によって構成されている。
【０００８】
また、サージ用バイアス回路５の一例は、出力整合回路３を構成するインタスタンス素子の一端（ドレイン端子Ｄと反対側の一端であり、電源電圧Ｖｄｄの端子とも接続されている。）と接地部との間に配置したキャパシタ素子と、このキャパシタ素子と並列に配置された抵抗素子およびダイオード素子と、によって構成され、抵抗素子を電源電圧Ｖｄｄの端子側に接続しかつダイオード素子を接地部の側に接続するようにこれらの素子が直列に繋がれている。
【０００９】
ここで、こうした電界効果トランジスタ１および各整合回路２、３、４並びにサージ用バイアス回路５を１チップに内蔵するマイクロ波モノリシック集積回路（ＭＭＩＣ）構成を採用する場合には、これらの回路が同一半導体基板に適宜の半導体プロセスにより形成される。
【００１０】
一方、これらの回路を別個にモジュールに構成すれば、能動回路や受動回路の各々はチップ部品であって、これらのチップ部品が、プリント基板に半田付け実装される。
【００１１】
こうした回路を１チップに集積する範囲は、各々の回路の特性ばらつき度合いや歩留の良否に依存する。例えば、出力整合回路３のみを電界効果トランジスタ１と共に１チップに内蔵して集積し、これ以外の回路を外付けチップ部品とするモジュール構成によって歩留を改善する対応が実行されている。
【００１２】
なお、こうした高周波回路の開発例として、サージ静電破壊を防止する保護回路のインピーダンスがバイアス電圧により変化せずに、これにより高周波回路の動作時にインピーダンス整合のずれ発生を抑制する回路が提案されている（特許文献１参照）。
【特許文献１】特開２００３−２７４５５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、図６に記載の高周波回路３０を構成する半導体素子を基板に形成する際に、そのインピーダンス整合を調整するため、整合回路２、３、４のコンデンサ素子（チップ部品）、インダクタ素子（チップ部品）および抵抗素子（チップ部品）を実装しつつこれらの最適な組合せを探る必要があるにもかかわらず、こうした素子の組合せ数は無数にある。このため、整合回路２、３、４のインピーダンス整合の調整作業は、製造コストにおいて多大の負担となっている。
【００１４】
また近年、このようなモジュール構成よりも寧ろＭＭＩＣ構成を採用することにより、上記調整作業を止めて高周波回路のコスト削減を図ることも検討されているが、整合回路２、３、４毎のインピーダンス整合特性のばらつきが大きく、安定的に高歩留を維持したＭＭＩＣ構成の高周波回路は得られていない。
【００１５】
本発明は、上記の事情に鑑みてなされたものであり、基板に形成した各種の半導体素子から構成される高周波回路であって、これらの半導体素子を基板に形成した後に、そのインピーダンス整合を簡易かつ適切に調整可能にした高周波回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、本発明に係る高周波回路は、チャネル領域を含む半導体基板と、前記チャネル領域を挟んで互いに離間して前記半導体基板の表面に形成されるソース領域およびドレイン領域と、前記チャネル領域の直下における前記半導体基板により構成されたボディ領域と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極と、前記ボディ領域に接続されたボディ電極と、前記チャネル領域の上に配置されたゲート電極と、を有する電界効果トランジスタと、前記ソース電極、前記ドレイン電極および前記ゲート電極の各々に接続された整合回路と、を備え前記ボディ電極にインピーダンス整合するためのバイアス電圧を印加するものである。なおここで、この高周波回路は、前記バイアス電圧を発生する電圧発生回路を備えるものであっても良い。
【００１７】
これにより、基板に形成した各種の半導体素子から構成される高周波回路であって、これらの半導体素子を基板に形成した後に、ボディ電極に対するインピーダンス整合用のバイアス電圧印加によって、そのインピーダンス整合を簡易かつ適切に調整可能にした高周波回路が得られる。
【００１８】
前記電圧発生回路の一例は、抵抗分割により電圧を発生する回路である。これにより、簡易にバイアス電圧を発生させ得る。
【００１９】
前記電圧発生回路の一例は、レギュレータにより電圧を発生する回路である。これにより、バイアス電圧が任意に可変できる。
【００２０】
また、前記電界効果トランジスタは、ショットキー接合型電界効果トランジスタであっても良い。そして、前記半導体基板がＧａＡｓ基板であり、前記ボディ電極が前記ＧａＡｓの裏面に配置されるものであっても良い。
【００２１】
こうした構成では、前記半導体基板の厚みが、５μｍ以上、１００μｍ以下にすることにより、チャネル領域直下のボディ領域に有効なバイアス電圧が印加され得る。
【００２２】
なお、前記電界効果トランジスタと前記整合回路と前記電圧発生回路とが各々別個の基板に実装されても良く、前記電界効果トランジスタと少なくとも一つの整合回路とが、同一の基板に実装された集積回路であり、前記集積回路と前記電圧発生回路とが各々別個の基板に実装されても良く、前記電界効果トランジスタと前記整合回路と前記電圧発生回路とが、同一の基板に実装される集積回路であっても良い。
【発明の効果】
【００２３】
本発明によれば、基板に形成した各種の半導体素子から構成される高周波回路であって、これらの半導体素子を基板に形成した後に、そのインピーダンス整合を簡易かつ適切に調整可能にした高周波回路が得られる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２５】
図１は、本発明の実施の形態に係る高周波回路の回路図である。
【００２６】
図１（実施の形態）と図６（従来例）との対比から理解されるとおり、図１に示した高周波回路４０は、図６に示した高周波回路３０に対し、電界効果トランジスタ６のボディ電極（後ほど説明）に接続してボディ領域（後ほど説明）に所定のバイアス電圧を印加するボディ端子Ｂと共に、ここに接続してインピーダンス整合用のバイアス電圧を印加する電圧発生回路７を付加して配置されるものである。
【００２７】
即ち、図１に示す高周波増幅器４０は、ソース端子Ｓおよびドレイン端子Ｄ並びにゲート端子Ｇ並びにボディ端子Ｂを含む電界効果トランジスタ１を有して、ゲート端子Ｇに高周波信号Ｖｉｎを入力することによりドレイン端子Ｄから増幅した出力信号Ｖｏｕｔを得るように構成された回路である。そして、入力信号Ｖｉｎのインピーダンス整合をとる入力整合回路２と、出力信号Ｖｏｕｔのインピーダンス整合をとる出力整合回路３と、線形性を改善するための整合回路４と、電圧発生回路７とが、各々ゲート端子Ｇ、ドレイン端子Ｄ、ソース端子Ｓおよびボディ端子Ｂに接続されている。
【００２８】
また、サージ対策のためのサージ用バイアス回路５が、電源電圧Ｖｄｄの端子とドレイン端子Ｄとの間に配置されている。
【００２９】
勿論、高周波回路４０の構成例として、高周波回路４０にボディ端子Ｂのみが具備され、ボディ端子４０にバイアス電圧を印加する電圧発生回路が別途に設けられるものであっても良い。
【００３０】
なお、図１に示した各整合回路２、３、４およびサージ用バイアス回路５の内部構成は、図６に示したそれと同じであるため、ここではその説明は省略する。
【００３１】
電圧発生回路７は、抵抗分割により電圧を発生する簡易な回路により構成され、詳しくは、電源電圧Ｖｄｄの端子と接地部との間で直列に配置された電圧分割用の２つの抵抗素子７Ｒによって構成され、両抵抗素子７Ｒの間を繋ぐ部分がボディ端子Ｂに接続されている。そして、抵抗素子７Ｒの抵抗比率を変えることにより電源電圧Ｖｄｄが抵抗素子７Ｒにより適宜の割合で分割され、これによりボディ端子Ｂ（より具体的には図２又は図３に示すボディ電極１６）にインピーダンス整合用のバイアス電圧が印加される。
【００３２】
電界効果トランジスタ６の例としては、ＭＯＳ型電界効果トランジスタやショットキー接合型電界効果トランジスタがあり、以下、図面を参照してこれらの構成を説明する。
【００３３】
まず、ＭＯＳ型電界効果トランジスタの構成例を説明する。
【００３４】
図２は、本実施の形態におけるＭＯＳ型トランジスタの構造を模式的に示す断面図である。
【００３５】
図２に示した電界効果トランジスタ６は、チャネル領域１８を含むシリコン基板８（半導体基板）と、このチャネル領域１８を挟んで互いに離間してシリコン基板８の表面に形成されたソース領域１０およびドレイン領域１１と、チャネル領域１８およびソース領域１０並びにドレイン領域１１を包むようにシリコン基板８に形成され、ソース領域１０およびドレイン領域１１と異なった導電型を有するボディ領域９と、チャネル領域１８およびソース領域１０の一部並びにドレイン領域１１の一部を覆ってシリコン基板８の表面に形成されたゲート酸化膜１２と、ソース領域１０の電圧を制御するためにソース領域１０に接続してシリコン基板８の表面に配置されたソース電極１４と、ドレイン領域１１の電圧を制御するためにドレイン領域１１に接続してシリコン基板８の表面に配置されたドレイン電極１５と、ボディ領域９の電圧を制御するためにボディ領域９に接続してシリコン基板８の表面に配置されたボディ電極１６と、チャネル領域１８の電圧を制御するためにチャネル領域１８に対向してゲート酸化膜１２の上に配置されたゲート電極１３と、を有している。
【００３６】
なお、ゲート電極１３、ソース電極１４、ドレイン電極１５およびボディ電極１６は各々、図１に示すゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄ、ボディ端子Ｂに接続されており、ここではこれらの端子Ｇ、Ｓ、Ｄ、Ｂの図示は省略している。
【００３７】
ここで、ボディ領域９における不純物キャリアの濃度は、１０17ｃｍ-3〜１０18ｃｍ-3程度であり、これにより、ボディ電極１６に印加した電圧によりチャネル領域１８の直下におけるボディ領域９（シリコン基板８の表層部分）にインピーダンス整合を取るための有効な電界を発生することが可能になる。
【００３８】
次に、ショットキー接合型電界効果トランジスタの構成例を説明する。
【００３９】
図３は、本実施の形態におけるショットキー接合型電界効果トランジスタの構造を模式的に示す断面図である。
【００４０】
図３に示した電界効果トランジスタ６は、チャネル領域１８を含むＧａＡｓ（ガリウムヒ素）基板１７（半導体基板）と、このチャネル領域１８を挟んで互いに離間してＧａＡｓ基板１７の表面に形成されたソース領域１０およびドレイン領域１１と、ＧａＡｓ基板１７の、ソース領域１０およびドレイン領域１１並びにチャネル領域１８の以外の部分により構成されたボディ領域９と、ソース領域１０の電圧を制御するためにソース領域１０に接続してＧａＡｓ基板１７の表面に配置されたソース電極１４と、ドレイン領域１１の電圧を制御するためにドレイン領域１１に接続してＧａＡｓ基板１７の表面に配置されたドレイン電極１５と、ボディ領域９の電圧を制御するためにボディ領域９に接続してＧａＡｓ基板１７の裏面に配置されたボディ電極１６と、チャネル領域１８の電圧を制御するためにチャネル領域１８に対向してＧａＡｓ基板１７の表面に配置されたゲート電極１３と、を有している。
【００４１】
なお、ゲート電極１３、ソース電極１４、ドレイン電極１５およびボディ電極１６は各々、図１に示すゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄ、ボディ端子Ｂに接続されており、ここではこれらの端子Ｇ、Ｓ、Ｄ、Ｂの図示は省略している。
【００４２】
また、ボディ電極１６は、ＧａＡｓ基板１７を流れる電流容量に応じて発生する熱を放熱するための放熱板（金属板）としての役割も兼ね備えている。
【００４３】
また、ＧａＡｓ基板１７は半絶縁基板であり、ＧａＡｓ基板１７が全体としてボディ領域９に相当する。このため、ＧａＡｓ基板１７の裏面に配置したボディ電極１６に印加した電圧によってチャネル領域１８の直下のボディ領域９（ＧａＡｓ基板１７）に対してインピーダンス整合を取るための有効な電界を印加するには、ＧａＡｓ基板１７の厚みを薄くする必要がある。そして、ＧａＡｓ基板１７の厚みを約８０μｍにまで薄く研磨すると、有効な電界が得られることが確認された。この結果からＧａＡｓ基板１７の厚みを、少なくとも１００μｍ以下、望ましくは８０μｍ以下、更に望ましくは５０μｍ以下になるように薄く研磨する必要があると言える。もっとも、５μｍ未満の厚みにＧａＡｓ基板１７を製造することは困難であるため、ＧａＡｓ基板１７の厚みの範囲は、１００μｍ以下、５μｍ以上、望ましくは８０μｍ以下、５μｍ以上、更に望ましくは５０μｍ以下、５μｍ以上である。
【００４４】
こうした高周波回路４０のボディ電極１６に対してバイアス電圧を印加すると、以下に説明するように高周波回路４０のインピーダンス整合を取ることが可能になる。
【００４５】
図４は、ボディ電極に対する電圧印加により高周波回路のインピーダンス整合を取り得ることを説明するスミスチャートであり、図３に示したショットキー接合型電界効果トランジスタを使用してそのインピーダンスを測定したものである。
【００４６】
図４に示したＶｄはボディ電極１６に印加する電圧であり、図４にはＶｄ＝０ＶおよびＶｄ＝−１Ｖ（ＧａＡｓ基板の裏面に負バイアス印加）におけるインピーダンス特性が比較して示されている。また、Ｓ２２は、Ｓパラメータにおける入力側を整合した場合の出力側から見た電力反射係数であり、Ｓ２１は、その電力透過係数であり電力増幅率（利得）に相当するものである。
【００４７】
図４から理解されるとおり、電界効果トランジスタ６のボディ電極１６（図３に示すＧａＡｓ基板１７の側）にバイアスを印加すると、電界効果トランジスタ６のインピーダンスを可変させ得ることが見出された。
【００４８】
より詳しくは、ボディ電極１６に負バイアス（Ｖｄ＝−１Ｖ）を印加すれば、Ｓ２２は、特性インピーダンス（５０オーム）を示す点Ｐから外れて、バイアスゼロ（Ｖｄ＝０Ｖ）に比べて外側に動き、正バイアスを印加すれば、それが点Ｐに近づき、バイアスゼロ（Ｖｄ＝０Ｖ）に比べて内側に動く（図示せず）。こうして、ボディ電極１６に適宜のバイアスを印加することによって、出力側のＳ２２を制御でき、ひいては電界効果トランジスタ６のインピーダンスを制御することが可能になる。
【００４９】
よって、整合回路２、３、４における各種素子の最適化という従来の煩雑なインピーダンス整合の調整作業を止めて、ボディ電極１６の電圧調整のみによりインピーダンス整合の調整でき、インピーダンス整合の調整作業が簡素化され得る。また、製造の済みのＭＭＩＣまたは単体トランジスタであっても、インピーダンス整合に調整が可能である。
【００５０】
なお、図４によれば、ボディ電極１６に負バイアス（Ｖｄ＝−１Ｖ）を印加することによって、利得Ｓ２１が増加することが分かる。このことは、ＧａＡｓ基板１７の厚みを薄くして負バイアスを印加することにより、ＧａＡｓ基板１７の側に流れるＡＣ電流が増大してドレインコンダクタンスが小さくなって、ゲート容量が小さくなることによるものである。
【００５１】
また、以上に説明した電界効果トランジスタ６および各整合回路２、３、４並びにサージ用バイアス回路５並びに電圧発生回路７をいずれも、１チップに内蔵して、同一基板に集積した集積回路として構成しても良く、これらを各々、別個の基板に実装してそれらを集積回路として構成しても良い。もしくは、電界効果トランジスタ６と少なくとも一つの整合回路とが１チップ内に内蔵され、同一基板に集積した集積回路として構成し、この集積回路と電圧発生回路７とが各々別個の基板に実装されるように構成しても良い。
【００５２】
〔変形例〕
ここまで、高周波回路におけるボディ端子Ｂへの印加電圧発生用の電圧発生回路として、簡易な抵抗分割により電圧を発生する回路を例示したが、この変形例として、図５に示すように、電圧発生回路７が、レギュレータ２０により電圧を発生する回路であっても良い。即ち、ボディバイアスコントロール端子ＢＣに対する入力信号に応じて、電源電圧Ｖｄｄの端子に接続するレギュレータ２０が適宜のバイアス電圧を生成して、これにより、ボディ端子Ｂにインピーダンス整合用のバイアス電圧を任意に可変しつつ印加され得る。
【００５３】
なお、図５に示した高周波回路５０の構成は、この電圧発生回路７を除き図１に示した高周波回路４０と同じため、その説明は省略する。
【産業上の利用可能性】
【００５４】
本発明に係る高周波回路によれば、高周波電界効果トランジスタのボディ領域にバイアス電圧を印加することにより、電界効果トランジスタのインピーダンス整合の調整が可能になり、例えば、移動体通信装置や無線ＬＡＮ等の高周波増幅器やミキサー等の高周波回路の用途に適用できる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態に係る高周波回路の回路図である。
【図２】本実施の形態におけるＭＯＳ型トランジスタの構造を模式的に示す断面図である。
【図３】本実施の形態におけるショットキー接合型電界効果トランジスタの構造を模式的に示す断面図である。
【図４】ボディ電極に対する電圧印加により高周波回路のインピーダンス整合を取り得ることを説明するスミスチャートである。
【図５】高周波回路における電圧発生回路の変形例を示す図である。
【図６】従来の高周波回路（高周波増幅器）の回路構成を示した図である。
【符号の説明】
【００５６】
１、６            電界効果トランジスタ
２                入力整合回路
３                出力整合回路
４                整合回路
５                サージ用バイアス回路
７                電圧発生回路
８                シリコン基板
９                ボディ領域
１０              ソース領域
１１              ドレイン領域
１２              ゲート酸化膜
１３              ゲート電極
１４              ソース電極
１５              ドレイン電極
１６              ボディ電極
１７              ＧａＡｓ基板
１８              チャネル領域
２０              レギュレータ
３０、４０、５０  高周波回路
【図１】
2006041232.tif 000003
【図２】
2006041232.tif 000004
【図３】
2006041232.tif 000005
【図４】
2006041232.tif 000006
【図５】
2006041232.tif 000007
【図６】
2006041232.tif 000008