(57)【要約】【課題】  非格子整合半導体素子を有する半導体装置において、半導体素子におけるメタモルフィックバッファ層による大きな段差の発生による段切れ等の改善を図る。【解決手段】  基体１上のメタモルフィックバッファ層２０を、素子間分離溝４１を挟んで半導体素子の形成部の外側に、メタモルフィックバッファ層２０の延在領域２０Ｒを形成して、半導体素子部と、これに隣接する他部との実質的段差の緩和を図って、この段差に基づく絶縁層、配線等の信頼性の向上を図るものである。【選択図】        図２ 
2006041057.tif 000002
【特許請求の範囲】
【請求項１】
基体上にメタモルフィックバッファ層を介して半導体エピタキシャル成長層が形成されて成る半導体素子を有するメタモルフィック半導体装置であって、
上記メタモルフィックバッファ層に、第１の素子間分離溝が形成され、該第１の素子間分離溝を挟んで上記半導体素子の形成部の外側に、上記メタモルフィックバッファ層の延在領域を有することを特徴とするメタモルフィック半導体装置。
【請求項２】
上記メタモルフィックバッファ層の延在領域上に、受動素子が設けられたことを特徴とする請求項１に記載のメタモルフィック半導体装置。
【請求項３】
上記受動素子が、上記メタモルフィックバッファ層上に無機絶縁膜または／および有機絶縁膜を介して形成されたことを特徴とする請求項２に記載のメタモルフィック半導体装置。
【請求項４】
上記受動素子が、上記半導体素子を構成するエピタキシャル成長層と同一エピタキシャル成長層によって、少なくとも一部が構成されて成ることを特徴とする請求項２に記載のメタモルフィック半導体装置。
【請求項５】
上記半導体素子が、ヘテロ接合バイポーラトランジスタであることを特徴とする請求項１に記載のメタモルフィック半導体装置。
【請求項６】
上記半導体素子が、ヘテロ接合バイポーラトランジスタであり、上記メタモルフィックバッファ層上に上記ヘテロ接合バイポーラトランジスタのサブコレクタ層が積層されて成ることを特徴とする請求項３に記載のメタモルフィック半導体装置。
【請求項７】
上記半導体素子が、ヘテロ接合バイポーラトランジスタであり、上記受動素子が、ヘテロ接合バイポーラトランジスタを構成するサブコレクタ層と同一エピタキシャル成長層を抵抗層とする抵抗素子であることを特徴とする請求項４に記載のメタモルフィック半導体装置。
【請求項８】
上記第１の素子間分離溝が、上記基体に達する深さに選定されたことを特徴とする請求項１に記載のメタモルフィック半導体装置。
【請求項９】
上記第１の素子間分離溝は、その幅Ｗ及び深さＤが、W≦Ｄに選定されて成ることを特徴とする請求項１に記載のメタモルフィック半導体装置。
【請求項１０】
上記半導体エピタキシャル成長層に第２の素子間分離溝が形成され、該第２の素子間分離溝と独立して上記第１の素子間分離溝が形成されて成ることを特徴とする請求項１に記載のメタモルフィック半導体装置。
【請求項１１】
表面に有機絶縁膜が形成されたて成ることを特徴とする請求項１または２に記載のメタモルフィック半導体装置。
【請求項１２】
上記半導体素子がＩｎＰ格子整合型のヘテロ接合バイポーラトランジスタであり、上記基体がＩｎＰに対する非格子整合半導体基体であることを特徴とする請求項１に記載のメタモルフィック半導体装置。
【請求項１３】
上記ヘテロ接合バイポーラトランジスタのコレクタ層が、ＩｎＰ系半導体層であることを特徴とする請求項１２に記載のメタモルフィック半導体装置。
【請求項１４】
上記ヘテロ接合バイポーラトランジスタのコレクタ層が、ＩｎＧａＡｓまたはＩｎＧａＰ半導体層であることを特徴とする請求項１２に記載のメタモルフィック半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基体上にメタモルフィックバッファ層を介して半導体素子が形成されて成るメタモルフィック半導体装置に関する。
【背景技術】
【０００２】
半導体装置例えばヘテロ接合バイポーラトランジスタ(以下ＨＢＴという)を有する半導体集積回路等においては、そのコレクタにおいて図１０にその概略断面図を示すように、半導体基体１００上に、必要に応じてバッファ層１０１を介して、順次、ＨＢＴ素子を構成するサブコレクタ層１０２、コレクタ層１０３、ベース層１０４、エミッタ層１０５、エミッタキャップ層（エミッタコンタクト層）１０６が順次エピタキシャル成長され、エミッタキャップ層１０６、エミッタ層１０５、ベース層１０４、コレクタ層１０３がエッチングされてサブコレクタ層１０２の一部が表面に露呈され、此処にコレクタ電極１０７Ｃが形成され、エミッタキャップ層１０６、エミッタ層１０５がエッチングされてベース層１０４の一部が表面に露呈され、此処に、ベース電極１０７Ｂが形成され、エミッタキャップ層１０５にエミッタ電極１０７Ｅが形成されて成る。
【０００３】
このＨＢＴにおいて、いわゆる格子整合ＨＢＴを構成する場合、すなわち例えばＩｎＰによる基体１００上に、これに対して格子整合する各半導体層がエピタキシャル成長される。そして、例えばＩｎＰ系格子整合ＨＢＴを構成する場合は、半導体基体１００上には、バッファ層１０１を介在させないとか、充分薄いバッファ層１０１を成膜すればよい。
そして、従来構造においては、ＨＢＴの他との分離は、ＨＢＴ素子の形成部以外のサブコレクタ層１０２を、バッファ層１０１とともに、エッチング除去することによってなされている。
【０００４】
例えばＨＢＴにおいて、その素子分離は、コレクタ層において分離溝の形成がなされる(特許文献１参照)。
また、例えばＨＥＭＴ（High Electron Mobility Transistor）において、素子間分離のエッチングと同時にバッファ層を横切ってエッチングがなされている（特許文献２参照）。
しかし、従来構造においては、素子形成部以外においては、バッファ層が除去された構造がとられる。
【０００５】
ところで、例えばＩｎＰ系ＨＢＴにおいて、半導体基体１００が例えばＧａＡｓ基体であって、これに格子不整合の半導体層をエピタキシャル成長する場合は、例えば図１１にその概略断面図を示すように、バッファ層１０１としては、メタモルフィックバッファ層２０１(例えば特許文献１参照)が用いられて、このメタモルフィックバッファ層２０１の介在によって、格子整合がなされる。
【０００６】
メタモルフィックバッファ層としては、例えばＩｎＡｌＡｓ、あるいはＩｎＧａＡｓ、またはＩｎＰによって構成され、その組成が順次厚さ方向に変化する構成とされる。
しかし、このようなメタモルフィックバッファ層２０１にあっては、その厚さが例えば１．５μｍという大なる厚さを有する。
通常、ＨＢＴのトランジスタ構成を有するエピタキシャル成長の厚さは、１μｍ程度であることから、図１０の格子整合ＩｎＰ系ＨＢＴの基体１００から、エミッタキャップ層１０６までの厚さｈ0に比し、図１１の格子不整合ＨＢＴの同様の厚さｈ1は、格子整合ＨＢＴにおける厚さの約２倍にも及ぶ。
【０００７】
したがって、例えばこのＨＢＴを覆って、層間絶縁層、あるいは表面保護層としてポリイミドや、ＢＣＢ（ベンゾシクロブテン）などの有機絶縁層を塗布した場合に、大きな段差によって、この絶縁層に段切れが生じたり、さらに、この上に例えば上層配線を形成する場合において、この段差によって配線に段切れが発生するなど信頼性の低下を来たす。  また、この場合、その表面の平坦化をはかるように、上述したポリイミドや、ＢＣＢの膜厚を十分大とするときは、スクライブラインの開口において段差が大となり、次工程の膜形成のカバレージに問題を来たす。
【特許文献１】特開２０００−１１４２７１号公報（図２）。
【特許文献２】特開２００２―２５２３４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上述した非格子整合のエピタキシャル成長がなされる下地層として、充分なお歪み緩和がなされる必要があることから、その厚さが大となるメタモルフィックバッファ層が用いられるメタモルフィック半導体装置において、上述したメタモルフィックバッファ層の存在による段差に基く、信頼性の低下を回避することができるようにしたメタモルフィック半導体装置を提供するものである。
【課題を解決するための手段】
【０００９】
本発明によるメタモルフィック半導体装置は、基体上にメタモルフィックバッファ層を介して半導体エピタキシャル成長層が形成されて成る半導体素子を有するメタモルフィック半導体装置であって、上記メタモルフィックバッファ層に、第１の素子間分離溝が形成され、該第１の素子間分離溝を挟んで上記半導体素子の形成部の外側に、上記メタモルフィックバッファ層の延在領域を有することを特徴とする。
【００１０】
また、本発明は、上記メタモルフィックバッファ層の延在領域上に、受動素子が設けられたことを特徴とする。
また、本発明は、上記受動素子が、上記メタモルフィックバッファ層上に無機絶縁膜または／および有機絶縁膜を介して形成されたことを特徴とする。
また、本発明は、上記受動素子が、上記半導体素子を構成するエピタキシャル成長層と同一エピタキシャル成長層によって、少なくとも一部が構成されて成ることを特徴とする。
【００１１】
また、本発明は、上記半導体素子が、ヘテロ接合バイポーラトランジスタであることを特徴とする。
また、本発明は、上記半導体素子が、ヘテロ接合バイポーラトランジスタであり、上記メタモルフィックバッファ層上に上記ヘテロ接合バイポーラトランジスタのサブコレクタ層が積層されて成ることを特徴とする。
また、本発明は、上記半導体素子が、ヘテロ接合バイポーラトランジスタであり、上記受動素子が、ヘテロ接合バイポーラトランジスタを構成するサブコレクタ層と同一エピタキシャル成長層を抵抗層とする抵抗素子であることを特徴とする。
【００１２】
また、本発明は、上記第１の素子間分離溝が、上記基体に達する深さに選定されたことを特徴とする。
また、本発明は、上記第１の素子間分離溝は、その幅Ｗ及び深さＤが、W≦Ｄに選定されて成ることを特徴とする。
また、本発明は、上記半導体エピタキシャル成長層に第２の素子間分離溝が形成され、該第２の素子間分離溝と独立して上記第１の素子間分離溝が形成されて成ることを特徴とする。
更に、本発明は、表面に有機絶縁膜が形成されたことを特徴とする。
【００１３】
本発明は、上記半導体素子がＩｎＰ格子整合型のヘテロ接合バイポーラトランジスタであり、上記基体がＩｎＰに対する非格子整合半導体基体であることを特徴とする。
本発明は、上記ヘテロ接合バイポーラトランジスタのコレクタ層が、ＩｎＰ系半導体層であることを特徴とする。
本発明は、上記ヘテロ接合バイポーラトランジスタのコレクタ層が、ＩｎＧａＡｓ系またはＩｎＧａＰ系半導体層であることを特徴とする。
【発明の効果】
【００１４】
上述したように、本発明においては、メタモルフィック半導体装置において、そのメタモルフィックバッファ層を、通常のように、単に格子整合を行って半導体素子を形成する部分のみならず、素子間分離溝を形成し、この素子間分離溝を挟んで半導体素子の形成部の外側に、すなわち半導体素子の形成部に隣接して、メタモルフィックバッファ層を延在させる構成としたことから、冒頭に述べたように、厚いメタモルフィックバッファ層が半導体素子の形成部において存在していても、この厚いメタモルフィックバッファ層が半導体素子の形成部に隣接して配置されていることから、半導体素子の形成部とその外側との段差を、半導体素子本体、すなわち他ＨＢＴにおいては、図１０のサブコレクタ層１０２より上層の厚さにとどめることができる。
このため、表面に例えば層間絶縁層となる例えば有機絶縁層を被覆した場合において、この段差による、層間絶縁層の欠陥の発生、これによる上層配線との短絡、上層配線における段切れの発生を回避でき、信頼性の向上、歩留まりの向上を図ることができる。
【００１５】
また、本発明においては、メタモルフィックバッファ層の延在部に、受動素子すなわち例えば抵抗、容量、インダクタ等を配置することができ、この場合、此処にメタモルフィックバッファ層が存在することから、この上に、安定した半導体層を形成することができるので、設計どおりの信頼性の高い受動素子を構成することができる。
すなわち、例えば半導体素子のＨＢＴのコレクタ層と同一半導体層の成長によって同時に形成した安定した半導体層、すなわち安定した比抵抗を有する。
【００１６】
そして、メタモルフィックバッファ層に形成する素子間分離溝は、その幅をその深さ以下とすることによって、この素子間分離溝の存在によってこの上に形成する例えば絶縁層において、凹凸が発生することを効果的に回避できる。
【発明を実施するための最良の形態】
【００１７】
図面を参照して本発明によるメタモルフィック半導体装置の実施の形態を説明する。
図１は、本発明によるメタモルフィック半導体装置のＩｎＰ系ＨＢＴに適用した場合の一実施形態例の概略平面図で、図２は、そのＸ−Ｘ線上の概略断面図である。
尚、ＩｎＰ系ＨＢＴとは、通常のように、トランジスタ動作部を構成する各半導体層が、ＩｎＰに対して格子整合することができる構成を有することを指称するものである。
【００１８】
図１及び図２の例では、ＧａＡｓ半導体基板による基体１上に、ＩｎＡｌＡｓ、あるいはＩｎＧａＡｓ、またはＩｎＰによるメタモルフィックバッファ層２０を、例えば厚さ１．５μｍ程度にエピタキシャル成長する。このメタモルフィックバッファ層２０は、良く知られているように、その組成が下方から上方に向かって順次変化して、この上にエピタキシャル成長される半導体層の基体１との非格子整合の歪みを緩和する構成を有するものである。
【００１９】
続いて、メタモルフィックバッファ層２０上に、順次第１導電型例えばｎ型の高不純物濃度の例えばＩｎＧａＡｓまたはＩｎＰによる厚さ３００ｎｍ程度のサブコレクタ層２、ｎ型の例えばＩｎＧａＡｓまたはＩｎＰによる厚さ例えば５００ｎｍ程度のコレクタ層３、第２導電型例えばｐ型のＩｎＧａＡｓまたはＩｎＧａＳｂによる厚さ例えば５０ｎｍのベース層４、ｎ型のＩｎＰまたはＩｎＡｌＡｓによる厚さ例えば５０ｎｍのエミッタ層５、高不純物濃度のｎ型の例えばＩｎＧａＡｓによる厚さ１５０ｎｍ程度のエミッタキャップ層（エミッタコンタクト層）６を例えば連続ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）によって成膜する。
【００２０】
エミッタキャップ層６及びエミッタ層５に対して所定のパターンにエッチングしてエミッタメサＥＭを形成する。
また、ベース層４およびコレクタ層５を、エミッタメサＥＭを上面に残してエッチングして、ベースメサＢＭを形成する。
更に、サブコレクタ層２にベースメサＢＭを囲んで通常におけるように素子間分離溝(第２の素子間分離溝と呼称する)をサブコレクタ層２の全厚さに渡る深さにエッチングによって形成する。
【００２１】
そして、本発明においては、メタモルフィックバッファ層２０に対して、第２の素子間分離溝３２の外側において素子間分離溝(第１の素子間分離溝と呼称する)３１を、基体１に達する深さに形成し、この素子間分離溝３１の内外において、メタモルフィックバッファ層２０を残存させる。
【００２２】
このようにして、基体１上にメタモルフィックバッファ層２０を介して、サブコレクタ層２、ベースメサＢＭ、エミッタメサＥＭが形成されて成る能動素子としての半導体素子、すなわちこの例ではＨＢＴが、サブコレクタ層２の第２の素子間分離溝３２によって、通常のように、他と分離されて形成される。
そして、本発明においては、このＨＢＴによる半導体素子の外側例えば全外周に、第１の素子間分離溝３１によって分離された、メタモルフィックバッファ層２０による延在領域２０Ｒが配置された構成を有するものである。
【００２３】
メタモルフィックバッファ層２０の第１の素子間分離溝２１は、その幅Ｗを、素子間の絶縁性が保たれる範囲例えば１μｍ以上において、狭く選定できるものであり、この幅は、３．５μｍ以下、例えば１．５μｍ〜２μｍ、もしくは深さＤに対し、Ｗ≦Ｄとすることが望ましい。
これは、後述する絶縁層例えばＢＣＢ等の塗布において、この第１の素子間分離溝２１の存在によって絶縁層表面に溝が発生することがないようにするためである。
【００２４】
ＨＢＴにおけるサブコレクタ層２、ベース層４、エミッタキャップ層６に対する、コレクタ電極７Ｃ、ベース電極７Ｂ、エミッタ電極７Ｅは、通常のように、それぞれ例えばＴｉ／Ｐｔ／Ａｕ構造の金属層によるオーミックコンタクト電極によって構成することができる。
【００２５】
また、上述したように、ＨＢＴの作製方法は、サブコレクタ層２に対するエッチング工程までは、通常の方法によることができる。
メタモルフィックバッファ層２０に対する第１の素子間分離溝２１の形成は、異方性エッチングのドライエッチングによることが望ましく、このようにすることによって幅狭の第１の素子間分離溝２１を形成することができる。これは、メタモルフィックバッファ層は、結晶性に劣ることからウエットエッチングによるときは、サイドエッチングによって、幅狭で良好な第１の素子間分離溝２１が形成しにくいことによる。そして、引き続き基体１を１００ｎｍ以上エッチングする。
【００２６】
この本発明による非格子整合によるＨＢＴは、このＨＢＴにおいて厚いメタモルフィックバッファ層２０が存在するにもかかわらず、その周囲に、このメタモルフィックバッファ層による延在領域２０Ｒが存在することから、ＨＢＴとその周囲との高さの差は、実質、素子本体の厚さによる図１０で示した小なる高さｈoにおけるバッファ層１０１を含まない厚さとなる。
【００２７】
そして、基体1上に図３に示すように、例えば有機塗布膜ＢＣＢを塗布して、例えば層間絶縁膜を構成する絶縁層４０を、ＨＢＴを覆って全面的に形成する。
このとき、第１の素子間分離溝３１は、その幅Ｗを上述したように、１μｍ以上において、３．５μｍ以下、例えば１．５μｍ〜２μｍ、もしくは深さＤに対し、Ｗ≦Ｄとすることにより、絶縁層４０に第１の素子間分離溝３１が形成された部分において絶縁層４０の表面に凹部が生じることが回避された。
尚、図３において、図２と対応する部分には同一符号を付して重複説明を省略する。
【００２８】
上述したように、本発明構成によれば、ＨＢＴの形成部と他部との段差の縮小が図られ、また、絶縁層４０の表面がなだらかに形成できることから、絶縁層自体段差による欠陥の発生が回避され、またこの上に形成される例えば配線の段切れが回避されることによって信頼性の高い半導体装置を構成することができるものである。
【００２９】
このようにして、本発明によれば、信頼性の高い非格子整合の例えばＩｎＰ系ＨＢＴを構成することができるので、例えばこの絶縁層４０上に形成される配線等の段切れ等を回避でき信頼性の高い、半導体装置が構成される。
【００３０】
上述したように、本発明によれば、信頼性の高い非格子整合を有するＩｎＰ系ＨＢＴを有する半導体装置を構成することができることから、例えばコレクタ層３としてバンドギャップが大で耐圧が高いＩｎＰを用いて、ＩｎＰ系ＨＢＴを構成することにより、耐圧の向上を図ることができ、また、コレクタ層３として高速性に優れたＩｎ０．４７Ｇａ０．５３ＡｓによるＩｎＰ系ＨＢＴを構成とするときは、高速性に優れたＨＢＴを有する半導体装置を構成することができる。
すなわち、使用目的に応じた特性にすぐれたＩｎＰ系ＨＢＴを構成することができることから、本発明は、このようなＩｎＰ系ＨＢＴを半導体素子として有する各種半導体集積回路に適用して好適なものである。  
【００３１】
また、本発明による半導体装置においては、例えば図４に示すように、メタモルフィックバッファ層の延在領域２０Ｒが形成される部分上の絶縁層４０上に、例えば半導体集積回路の回路素子としての受動素子４１、例えば抵抗Ｒ、キャパシタＣ、インダクタＬ等を形成することができる。
【００３２】
図４に示す例においては抵抗Ｒを形成した場合で、この場合、所要の比抵抗を有する半導体層等によって所要のパターンの抵抗層４１Ｒを形成し、その例えば両端に電極４２を形成する。
この例においては、絶縁層４０を、ＢＣＢ等の有機絶縁層による平坦化下層絶縁層４０Ａを形成し、この上にＳｉＮ、ＳｉＯ２による上層絶縁層４０Ｂを形成した２層構造とした場合で、この場合、絶縁層４０の表面を全面的に、より平坦に形成することができる。
したがって、この場合、メタモルフィックバッファ層２０の延在領域２０Ｒ上の平坦な絶縁層４０上に受動素子４１例えば図示の抵抗Ｒにおける抵抗層や、そのほかの受動素子における誘電体層、インダクタンス等の構成層に段切れ等が発生することが回避され、信頼性に優れた回路素子としての受動素子４１を構成することができる。
【００３３】
あるいは、図５に示すように、絶縁層４０として、例えばＳｉＮやＳｉＯ２等の無機絶縁層を被覆し、メタモルフィックバッファ層の延在部２０Ｒ上に平坦面を形成し、此処に上述した受動素子４１を形成することができる。
この場合においても、本発明においては、上述したように半導体素子のＨＢＴと他部との段差が小とされていることによって絶縁層４０の信頼性は高いことから半導体装置としての信頼性を高めることができる。
【００３４】
また、本発明は、図６に示すように、半導体素子のＨＢＴの形成部を覆って例えばＢＣＢによる有機絶縁層による下層絶縁層４０Ａを形成し、この上に上述した例えば無機絶縁層による上層絶縁層４０Ｂを形成して、メタモルフィックバッファ層２０の延在領域２０Ｒ上においては、上述した例えばＳｉＮやＳｉＯ２等の無機絶縁層による絶縁層４０Ｂの単層構造とした場合である。
このようにして、下層絶縁層４０Ａによって表面の凹凸の緩和をはかり、この上に有機絶縁層を形成することにより、絶縁層４０のカバレージを良好にすることができる。
【００３５】
上述したように、メタモルフィックバッファ層の延在領域２０Ｒ上に回路素子を形成した場合、メタモルフィックバッファ層２０がある程度導電性を有していても、第１及び第２の素子間分離溝３１及び３２が形成されていることにより、半導体素子のＨＢＴと受動素子４１との寄生容量は無視できる。
【００３６】
また、図７に示すように、メタモルフィックバッファ層の延在領域２０Ｒ上に、絶縁層を介することなく、直接的に受動素子４１を形成することもできる。この場合、例えばＨＢＴのサブコレクタ層２を、残存させておき、これによって例えば抵抗素子Ｒの抵抗層４１Ｒを構成することができる。この場合においても素子間分離溝３１によって、ＨＢＴと受動素子との間のリーク電流が発生することなく、ＨＢＴと受動素子との回路動作になんら支障は生じない。
【００３７】
また、ある場合は、図８に示すように、メタモルフィックバッファ層２０の延在領域２０Ｒ上において、サブコレクタ層２を残存させたサブコレクタの延在領域２Ｒを形成した構成とし、第１及び第２の素子間分離溝３１及び３２を例えばＨＢＴの製造工程において同時に、すなわち、同一位置に形成することもできる。
このように、ＨＢＴすなわち半導体素子の形成部の外側にメタモルフィックバッファ層とサブコレクタ層との積層部を形成することによって、より、半導体素子の形成部と他部との段差の緩和を図ることができる。
【００３８】
尚、図４〜図８において、図１〜図３に対応する部分には同一符号を付して重複説明を省略する。
上述したように、本発明構成によれば、段差の改善が図られることによって信頼性の向上を図ることができ、また、絶縁層の厚さの改善がはかれることからスクライブラインの問題の改善が図られるものである。
【００３９】
また、上述した各例においては、半導体素子がＨＢＴについて説明したが、半導体素子としては、ＨＢＴに限定されるものではなく、例えばＨＥＭＴ（High Electron Mobility Transistor）に適用することができる。
図９は、この場合の一例の概略断面図で、この場合、基体１に対して非格子整合のＩｎＰ系ＨＥＭＴによる場合であり、この場合においてもメタモルフィックバッファ層２０上に、ＨＥＭＴを構成する例えばＩｎＡｌＡｓによるバッファ層５０、ＩｎＧａＡｓによるチャンネル層５１、例えばＩｎＡｌＡｓによる電子供給層及びコンタクト層５２がエピタキシャル成長されて構成される。
【００４０】
５３Ｇ，５３Ｓ及び５３Ｄは、それぞれ例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕによるゲート電極、ＡｕＧｅ／Ｎｉによるソース電極及びドレイン電極である。
この場合においても、例えばＧａＡｓによる基体１上に形成されるメタモルフィックバッファ層２０に、上述したＨＢＴにおけると同様に第１の素子間分離溝２１を形成し、ＨＢＴによる半導体素子の周囲に、メタモルフィックバッファ層２０による延在領域２０Ｒを設けることによって同様の効果を奏することができる。
図９において、図１〜図８に対応する部分には同一符号を付して重複説明を省略する。
【００４１】
また、本発明は、上述したＨＢＴやＨＥＭＴ以外の、メタモルフィックバッファ層が形成される各種半導体素子を有する半導体装置に適用して同様の効果を得ることができるものである。
また、基体１は、例えばＳｉを用い、メタモルフィックバッファ層としては、ＧａＡｓを用いる場合にも適用できるなど本発明において、種々の態様をとることができることはいうまでもない。
【００４２】
上述したように、本発明構成においては、半導体素子の形成部の外側にこれに近接して半導体素子の、いわば下地となるメタモルフィックバッファ層と同一の半導体層を形成することにより、全体として段差の抑制が図られた半導体装置を構成することができ、信頼性の高いメタモルフィック半導体装置を構成することができるものである。
【図面の簡単な説明】
【００４３】
【図１】本発明によるメタモルフィック半導体装置の一例の概略平面図である。
【図２】図１のＸ−Ｘ線の断面図である。
【図３】本発明によるメタモルフィック半導体装置の一例の概略平面図である。
【図４】本発明によるメタモルフィック半導体装置の一例の概略平面図である。
【図５】本発明によるメタモルフィック半導体装置の一例の概略平面図である。
【図６】本発明によるメタモルフィック半導体装置の一例の概略平面図である。
【図７】本発明によるメタモルフィック半導体装置の一例の概略平面図である。
【図８】本発明によるメタモルフィック半導体装置の一例の概略平面図である。
【図９】本発明によるメタモルフィック半導体装置の一例の概略平面図である。
【図１０】従来のヘテロ接合型半導体装置の概略平面図である。
【図１１】従来のヘテロ接合型半導体装置の概略平面図である。
【符号の説明】
【００４４】
１，１００・・・基体、２，１０２・・・サブコレクタ層、２Ｒ・・・サブコレクタ層の延在領域、３，１０３・・・コレクタ層、４，１０４・・・ベース層、５，１０５・・・エミッタ層、６，１０６・・・エミッタキャップ層、７Ｂ，１０７Ｂ・・・ベース電極、７Ｃ，１０７Ｃ・・コレクタ電極、２０，２０１・・・メタモルフィックバッファ層、２０Ｒ・・・メタモルフィックバッファ層の延在領域、７Ｅ，１０７Ｅ・・・エミッタ電極、３１・・・第１の素子間分離溝、３２・・・第２の素子間分離溝、４０・・・絶縁層、４０Ａ及び４０Ｂ・・・上層及び下層絶縁層、４２・・・電極、４１・・・受動素子、４１Ｒ・・・抵抗層、ＢＭ・・・ベースメサ、ＥＭ・・・エミッタメサ
【図１】
2006041057.tif 000003
【図２】
2006041057.tif 000004
【図３】
2006041057.tif 000005
【図４】
2006041057.tif 000006
【図５】
2006041057.tif 000007
【図６】
2006041057.tif 000008
【図７】
2006041057.tif 000009
【図８】
2006041057.tif 000010
【図９】
2006041057.tif 000011
【図１０】
2006041057.tif 000012
【図１１】
2006041057.tif 000013