(57)【要約】【課題】より低減した等価直列インダクタンスを有する積層型チップキャパシタを開示する。【解決手段】積層型チップキャパシタは、複数の誘電体層12〜14が積層された本体21と；誘電体層上に各々形成され、少なくとも一辺に貫通孔を有する複数の第１及び第２内部電極22、23と；リード部32b、33b、ビヤ接触部32a、33aを有する最下部電極層32、33と；貫通孔の内周面と接触せず貫通孔を通過して延長され、各々は上記第１及び第２内部電極中いずれか一方にのみ連結され、ビア接触部と接する複数の導電性ビア22a、23aと；本体の外側面に形成され最下部電極層のリード部を通して導電性ビアと連結された複数の外部端子電極26、27とを含み、第１及び第２内部電極にそれぞれ連結された各々の導電性ビアは第１極性及び第２極性の外部端子電極にそれぞれ連結される。【選択図】図３ａ
2006165538.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電体層が積層されて形成されたキャパシタ本体; 
上記複数の誘電体層上に各々形成され、各々少なくとも一辺に少なくとも一つの貫通孔を有する複数の第１内部電極及び第２内部電極; 
上記誘電体層の一側端に向かって延長されたリード部と、ビア接触部とを有する最下部電極層; 
上記貫通孔の内周面と接触しないよう上記貫通孔を通過して垂直に延長され、各々は上記第１及び第２内部電極中いずれか一方にのみ連結され、上記ビア接触部と接する複数の導電性ビア; 及び
上記キャパシタ本体の外側面に形成され上記最下部電極層のリード部を通して上記導電性ビアと連結された複数の外部端子電極を含み、
上記第１内部電極に連結された導電性ビアは第１極性の外部端子電極と連結され、上記第２内部電極に連結された導電性ビアは第２極性の外部端子電極と連結される積層型チップキャパシタ。
【請求項２】
上記第１内部電極及び第２内部電極各々は対向する両辺に同数の貫通孔を有し、上記第１内部電極の貫通孔は上記第２内部電極の貫通孔と隣接して交互に配置する請求項１に記載の積層型チップキャパシタ。
【請求項３】
上記第１内部電極及び第２内部電極各々は対向する両辺に総数４個の貫通孔を有する請求項２に記載の積層型チップキャパシタ。
【請求項４】
上記第１内部電極及び第２内部電極各々は３辺に同数の貫通孔を有し、上記第１内部電極の貫通孔は上記第２内部電極の貫通孔と隣接して交互に配置される請求項１に記載の積層型チップキャパシタ。
【請求項５】
貫通孔を有する上記第１内部電極の上記３辺中１辺は、貫通孔を有する上記第２内部電極の上記３辺中１辺と相互対向するよう配置される請求項４に記載の積層型チップキャパシタ。
【請求項６】
上記３辺中２辺は各辺毎に２個ずつの貫通孔を有し残りの１辺は１個の貫通孔を有する請求項５に記載の積層型チップキャパシタ。
【請求項７】
上記第１内部電極及び第２内部電極各々は４辺に同数の貫通孔を有し、上記第１内部電極の貫通孔は上記第２内部電極の貫通孔と隣接して交互に配置される請求項１に記載の積層型チップキャパシタ。
【請求項８】
上記４辺中対向する２辺は各辺毎に２個ずつの貫通孔を有し残りの対向する２辺は各辺毎に１個の貫通孔を有する請求項７に記載の積層型チップキャパシタ。
【請求項９】
上記外部端子電極は総数８個である請求項１に記載の積層型チップキャパシタ。
【請求項１０】
上記キャパシタ本体の相互対向する２個の側面上に各面毎に４個ずつの外部端子電極が形成されている請求項９に記載の積層型チップキャパシタ。
【請求項１１】
上記外部端子電極は総数１０個である請求項１に記載の積層型チップキャパシタ。
【請求項１２】
上記キャパシタ本体の相互対向する２個の側面上に各面毎に４個ずつの外部端子電極が形成され、相互対向する残りの他の２個の側面上に各面毎に１個ずつの外部端子電極が形成される請求項１１に記載の積層型チップキャパシタ。
【請求項１３】
上記外部端子電極は総数１２個である請求項１に記載の積層型チップキャパシタ。
【請求項１４】
上記キャパシタ本体の相互対向する２個の側面上に各面毎に４個ずつの外部端子電極が形成され、相互対向する残りの２個の側面上に各面毎に２個ずつの外部端子電極が形成される請求項１３に記載の積層型チップキャパシタ。
【請求項１５】
上記積層型チップキャパシタは上記最下部電極層と同一な電極パターンを有する最上部電極層をさらに含む請求項１に記載の積層型チップキャパシタ。
【請求項１６】
上記最上部電極層は上記導電性ビアと接触するビア接触部と、上記外部端子電極と連結されたリード部とを含む請求項１５に記載の積層型チップキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層型チップキャパシタに関する。とりわけ、高周波回路に適するよう低減された等価直列インダクタンス（ＥＳＬ）を具現可能な積層型チップキャパシタに関する。
【背景技術】
【０００２】
一般に積層型チップキャパシタ（ＭＬＣＣ）は、セラミックグリーンシートと呼ばれる複数個の誘電体層と、この複数個の誘電体層間に挿入された内部電極とを具備する。こうした積層型チップキャパシタは大きさが小型でありながらも高い静電容量を具現（実現）可能で基板上に容易に実装されることが可能であり、多様な電子装置の容量性部品に幅広く使用されている。とりわけ、積層型チップキャパシタはＬＳＩなどの電源回路において半導体チップと電源間に接続されたデカップリングキャパシタによく使用されている。
【０００３】
デカップリングキャパシタに使用される積層型チップキャパシタは、急激な電流変動の抑制と電源回路の安定化のために、より低い等価直列インダクタンス値を有さなければならない。こうした要求は電子装置の高周波、高電流化の傾向につれて一層高まってきている。
【０００４】
従来の、積層型チップキャパシタのＥＳＬを低減させる方策として、特許文献１には（＋）内部電極と（−）内部電極のリード構造を隣接して指を組ませた形態の配列（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ  ａｒｒａｇｅｍｅｎｔ）で配置させる方策が提案されている。こうした従来の実施形態の一例として、図１ａ及び１ｂには他の極性を有する第１内部電極及び第２内部電極の隣接したリードが交互に配列された積層型チップキャパシタが示してある。
【０００５】
図１ａは従来の積層型チップキャパシタに用いられる多数の誘電体層と内部電極形状を示す分解斜視図で、図１ｂは従来の積層型チップキャパシタの概略斜視図である。図１ａによると、いわゆるセラミックグリーンシートと呼ばれる複数の誘電体層（１１ａ‐１１ｈ）各々に第１内部電極（１２）または第２内部電極（１３）が形成されている。第１内部電極（１２）及び第２内部電極の対向する両辺には各々２個のリード（１４、１５）が形成されている。内部電極（１２、１３）が形成されている誘電体層（１１ａ‐１１ｈ）は積層されキャパシタ本体（図１ｂの参照番号１１参照）を形成する。このキャパシタ本体を加圧及び焼成処理し、さらに各リード（１４、１５）に連結された外部端子電極（１６、１７）を形成して積層型チップキャパシタ（１０）を完成する。
【０００６】
ここで、第１内部電極（１２）のリード（１４）は第２内部電極（１３）のリード（１５）と隣接して指を組ませた配列で配置されるので、隣接した内部電極（１２、１３）において電流方向が矢印で示されたように互いに逆となる。したがって、高周波電流によって発生する磁束が部分的に相殺し、結局積層型チップキャパシタが有するＥＳＬが減少することになる。
【０００７】
しかし、上記従来の積層型チップキャパシタにおいてはＥＳＬを充分に減少させ難い。即ち、リードが交互に配置されているので、互いに逆のインダクタンス成分が部分的でしかない。また、内部電極を外部端子電極と連結させるために各々の内部電極にはリードが形成されるので、上記リード自体がキャパシタのＥＳＬを大きく増加させる原因として作用する。
【特許文献１】米国特許第５、８８０、９２５号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は上記問題点を解決するためのもので、その目的は寄生インダクタンスであるＥＳＬを増加させる原因となるリード自体を除去し、その代わりにビア構造を通して同一極性の内部電極を連結させることによって、寄生インダクタンスをより低減することの可能な積層型チップキャパシタを提供することである。
【課題を解決するための手段】
【０００９】
上述した技術的課題を成し遂げるために、本発明による積層型チップキャパシタは、複数の誘電体層が積層され形成されたキャパシタ本体と；上記複数の誘電体層上に各々形成され、各々少なくとも一辺に少なくとも一つの貫通孔を有する複数の第１内部電極及び第２内部電極と；上記誘電体層の一側端に向かって延長されたリード部とビア接触部とを有する最下部電極層と；上記貫通孔の内周面と接触しないよう上記貫通孔を通過して垂直に延長され、各々は上記第１及び第２内部電極中いずれか一方にのみ連結され、上記ビア接触部と接する複数の導電性ビアと；上記キャパシタ本体の外側面に形成され上記最下部電極層のリード部を通して上記導電性ビアと連結された複数の外部端子電極とを含み、上記第１内部電極に連結された導電性ビアは第１極性の外部端子電極と連結され 上記第２内部電極に連結された導電性ビアは第２極性の外部端子電極と連結される。
【００１０】
本発明の具体的な実施形態において、上記第１内部電極及び第２内部電極各々は対向する両辺に同数の貫通孔を有し、上記第１内部電極の貫通孔は上記第２内部電極の貫通孔と隣接して交互に配置され得る。さらに、好ましくは、上記第１内部電極及び第２内部電極各々は対向する両辺に総数４個の貫通孔を有することが可能である。
【００１１】
本発明の他の実施形態においては、上記第１内部電極及び第２内部電極各々は３辺に同数の貫通孔を有し、上記第１内部電極の貫通孔は上記第２内部電極の貫通孔と隣接して交互に配置され得る。この場合、貫通孔を有する上記第１内部電極の上記３辺中１辺は、貫通孔を有する上記第２内部電極の上記３辺中１辺と相互対向するよう配置され得る。さらに、上記３辺が有する貫通孔総数は５個であり得る。例えば、上記３辺中２辺は各辺毎に２個ずつの貫通孔を有し残りの１辺は１個の貫通孔を有することが可能である。
【００１２】
本発明のさらに他の実施形態においては、上記第１内部電極及び第２内部電極各々は４辺に同数の貫通孔を有し、上記第１内部電極の貫通孔は上記第２内部電極の貫通孔と隣接して交互に配置され得る。この場合、上記４辺が有する貫通孔総数は６個であり得る。例えば、上記４辺中対向する２辺は各辺毎に２個ずつの貫通孔を有し残りの対向する２辺は各辺毎に１個の貫通孔を有することが可能である。
【００１３】
本発明によると、上記積層型チップキャパシタの外部端子電極は総数８個であり得る。この場合、上記キャパシタ本体の相互対向する２個の側面上に各面毎に４個ずつの外部端子電極が形成され得る。
【００１４】
他の方案として、上記積層型チップキャパシタの外部端子電極は総数１０個であり得る。この場合、上記キャパシタ本体の相互対向する２個の側面上に各面毎に４個ずつの外部端子電極が形成され、相互対向する残りの２個の側面上に各面毎に１個ずつの外部端子電極が形成され得る。
【００１５】
さらに他の方案として、上記積層型チップキャパシタの外部端子電極は総数１２個であり得る。この場合、上記キャパシタ本体の相互対向する２個の側面上に各面毎に４個ずつの外部端子電極が形成され、相互対向する残りの２個の側面上に各面毎に２個ずつの外部端子電極が形成され得る。
【００１６】
本発明の一実施形態によると、上記積層型チップキャパシタは上記最下部電極層と同一な電極パターンを有する最上部電極層をさらに含むことが可能である。この場合、上記最上部電極層は上記導電性ビアと接触するビア接触部と、外部端子電極と連結されるリード部とを具備する。したがって、上記導電性ビアは最下部電極層及び最上部電極層のビア接触部と接してリード部を通して外部端子電極と連結され得る。
【００１７】
本発明によると、内部電極にリードを形成して内部電極と外部端子電極とを連結する代わりに、貫通孔と導電性ビアを使用して同一極性を有する内部電極を電気的に連結させ、最下部電極層のリード部を利用して上記導電性ビアを外部端子電極と連結する。こうして内部電極はリードを具備する必要が無くなりリード自体による寄生インダクタンスを完全に除去し得るようになる。さらに、垂直に延長された導電性ビアによっては寄生インダクタンスが殆ど発生しなく、上記ビアにより少量の寄生インダクタンスが発生しても、互いに他の極性を有する導電性ビアを隣接して交互に配置させることにより上記少量の寄生インダクタンスを相殺させることが可能である。
【発明の効果】
【００１８】
本発明によると、各内部電極はリードを有さない。代わりに同一極性の内部電極を連結する導電性ビアと、導電性ビアを外部端子電極に連結させる最下部電極層とが提供される。したがって、内部電極のリードによる寄生インダクタンスを除去することが可能になる。さらに、互いに他の極性の導電性ビアが互いに隣接し交互に配置されることによりビアを通して流れる磁束が相殺し、寄生インダクタンスをより減少させることが可能になる。結局、低減したＥＳＬを有する積層型チップキャパシタを具現することが可能になる。
【発明を実施するための最良の形態】
【００１９】
以下、添付の図を参照に本発明の実施形態を説明する。しかし、本発明の実施形態は様々な他の形態に変形されることが可能で、本発明の範囲が以下説明する実施形態に限定されるわけではない。本発明の実施形態は当業界において平均的な知識を有する者に対し本発明をより完全に説明するため提供されるものである。したがって、図における要素の形状及び大きさなどはより明確な説明のために誇張されることもあり、図において同一符合で示される要素は同一要素である。
【００２０】
図２は本発明の一実施形態による積層型チップキャパシタの第１内部電極、第２内部電極及び最下部電極を示す平面図である。図２によると、２個の誘電体層（１２、１３）上に各々第１内部電極（２２）と第２内部電極（２３）が形成されている。この内部電極（２２、２３）は誘電体層（１２、１３）上に導電性ペースト物質をスクリーンプリントして形成することが可能である。上記２個の誘電体層（１２、１３）は、積層型チップキャパシタの本体を構成する複数の誘電体層中隣接した２個の誘電体層と理解され得る。積層型チップキャパシタの本体の全構造が形成されるためには上記２個の誘電体層（１２、１３）が交互に数回繰り返し積層される。
【００２１】
図２に示すように、内部電極（２２、２３）はリード構造を有さない。代わりに、内部電極（２２、２３）の対向する２辺には各辺毎に２個ずつの貫通孔が形成される。第１内部電極（２２）に形成された貫通孔は第２内部電極（２３）に形成された貫通孔と隣接して交互に配列される。即ち、第２内部電極の貫通孔は第１内部電極の貫通孔から所定の距離だけ離隔して配置されることにより第１内部電極の貫通孔が第２内部電極の貫通孔と整列しないようにさせる。換言すれば、第１内部電極の貫通孔と第２内部電極の貫通孔とは重り合わないよう配置されている。この貫通孔内には誘電体層を貫通する導電性ビア層（２２ａ、２３ａ）が形成される。内部電極が形成された誘電体層（１２、１３）が交互に積層されキャパシタ本体を形成する際、この導電性ビア層（２２ａ、２３ａ）は全誘電体層（１２、１３）を通して垂直（誘電体層の厚さ方向）に延長された導電性ビアを成す。上記導電性ビア層（２２ａ、２３ａ）は上記内部電極（１２、１３）に形成された貫通孔の内周面には接触しない点に留意しなければならない。
【００２２】
例えば、第１内部電極（２２）の導電性ビア層（２２ａ）は第１内部電極（１２）とは接触せず、第２内部電極（２３）の電極面と接触する。さらに、導電性ビア層（２２ａ）と接触する第２内部電極（２３）の電極面部分には誘電体層（１３）を貫通する導電性ビア層（図示せず）が形成されており、結局全ての誘電体層（１２、１３）を貫通して垂直（誘電体層の厚さ方向）に延長された導電性ビアが存在するようになる。即ち、上記導電性ビア層（図示せず）は、上記導電性ビア層（２２ａ）に重なる位置関係にあって、第２内部電極（２３）の裏面の各誘電体層（１３）に貫通して形成されていて、ある第１内部電極（２２）が設けられた一誘電体層１２を貫通する上側の一導電性ビア層（２２ａ）−その下側の第２内部電極（２３）−その第２内部電極（２３）が設けられた一誘電体層１３を貫通する上記導電性ビア層（図示せず）−更にその下側の他の第１内部電極（２２）の貫通孔内にある下側の導電性ビア層（２２ａ）−最終的に最下部電極層３３に至る一連の連結がなされている。また、同様に、上記導電性ビア層（２３ａ）と接触する第１内部電極（２２）の裏面の各誘電体層（１２）にも、これを貫通する導電性ビア層（図示せず）が設けられ、その下側に重なり合う関係位置にある別の導電性ビア層（２３ａ）に連結されるようになっていて、最終的に最下部電極層３２に至る一連の連結がなされる。したがって、第１内部電極（２２）の貫通孔を通過する導電性ビア（２２ａ）は第１内部電極（２２）とは連結されないが全ての第２内部電極（２３）とは連結される。同様に、第２内部電極（２３）の貫通孔を通過する導電性ビア（２３ａ）は全ての第１内部電極（２２）にのみ連結される。
【００２３】
本発明によると、積層型チップキャパシタは第１内部電極（２２）と第２内部電極（２３）の他に、導電性ビアを外部端子電極に連結させるための最下部電極層（３２、３３）をさらに具備する。即ち、図２に示すように、誘電体層（１４）上に導電性のビア接触部（３２ａ、３３ａ）とリード部（３２ｂ、３３ｂ）とを含む最下部電極層（３２、３３）が最下内部電極の下に配置される。この最下部電極層（３２、３３）のビア接触部（３２ａ、３３ａ）は各々第１内部電極（２２）及び第２内部電極（２３）と連結された導電性ビアと接触する。これと共にビア接触部（３２ａ、３３ａ）は各々リード部（３２ｂ、３３ｂ）を通して外部の端子電極（図３ｂの参照番号２６及び２７参照）と連結される。
【００２４】
図３ａは上記誘電体層（１２、１３、１４）、内部電極（２２、２３）及び最下部電極層（３２、３３）の形状を示す分解斜視図である。図３ａに示すように、貫通孔が各々形成された複数の第１内部電極（２２）と第２内部電極（２３）とが交互に配列され積層される。各貫通孔内部にはその貫通孔の内周面と接触しない導電性ビア層（２２ａ、２３ａ）が形成される。各々の導電性ビア層（例えば、２２ａ）は各々の誘電体（１２）層を貫通して隣接した内部電極（２３）の電極面と接触する。導電性ビア層（２２ａ）と接触する内部電極（２３）の電極面部分には誘電体層（１３）を貫通する導電性ビア層（図示せず）がさらに形成される。したがって、全体的に全ての誘電体層（１２、１３）を貫通し垂直に延長された導電性ビアが形成される。
【００２５】
この導電性ビアは最下に位置する電極である最下部電極層（３２、３３）のビア接触部（３２ａ、３３ａ）と接触する。さらに、最下部電極層（３２、３３）のリード部（３２ｂ、３３ｂ）を通して導電性ビアは外部端子電極に連結される。第１内部電極（２２）の貫通孔は第２内部電極（２３）の貫通孔と隣接して交互に配置されるので、各々の導電性ビアは第１内部電極と第２内部電極中いずれか一方にのみ連結される。複数の第１内部電極（２２）とこれに連結された導電性ビア及び外部端子電極は一つの極性（例えば、（＋）極性）を示し、複数の第２内部電極（２３）とこれに連結された導電性ビア及び外部端子電極は他の極性（例えば、（−）極性）を示す。
【００２６】
したがって、内部電極（２２、２３）には従来のリードが別に存在せず、導電性ビアを通して同一極性の内部電極同士が連結される。さらに、最下部電極層（３２、３３）のビア接触部（３２ａ、３３ａ）及びリード部（３２ｂ、３３ｂ）と導電性ビアを通して、上記同一極性の内部電極は同一極性の外部端子電極と連結される。こうして多数のキャパシタが並列で連結された積層型チップキャパシタを成すようになる。本実施形態によると、ＥＳＬを増加させる原因となる各内部電極のリードを除去することによって一層減少した寄生インダクタンスを得ることが可能になる。さらに、第１内部電極の貫通孔を第２内部電極の貫通孔と隣接し交互に配置して互いに他の極性を有する導電性ビアが隣接し交互に配置されることにより、寄生インダクタンスをより減少することが可能になる。
【００２７】
図３ｂは本発明の一実施形態による積層型チップキャパシタの概略斜視図である。図３ｂに示すキャパシタ（２０）は、例えば図３ａに示す電極構造（２２、２３、３２、３３）の形成された誘電体層（１２、１３、１４）を積層後、この積層物を加圧及び焼成し外部電極端子を形成することにより製造され得る。図３ｂによると、図３ａに示した内部電極（２２、２３）及び最下部電極層（３２、３３）が形成された誘電体層（１２、１３、１４）が積層されキャパシタ本体（２１）を形成する。さらに、キャパシタ本体（２１）の外側面には、最下部電極層（３２、３３）のリード部（３２ｂ、３３ｂ）に連結された外部端子電極（２６、２７）が形成される。こうして、図３ｂに示すような低ＥＳＬ特性を有する積層型チップキャパシタ（２０）が完成する。
【００２８】
ここで、全ての第１内部電極（図３ａの参照番号２２参照）を連結させる導電性ビアは最下部電極層のビア接触部（３２ａ）及びリード部（３２ｂ）を通して外部端子電極（２６）に連結されることにより全て４個の外部電極（２６）は一つの同一極性を有する。同様に、全ての第２内部電極（２３）を連結させる導電性ビアは最下部電極層のビア接触部（３３ａ）及びリード部（３３ｂ）を通して外部電極（２７）に連結されることにより全て４個の外部電極（２７）は他の同一極性を有する。結局、本実施形態によると、４個の（＋）極性の外部端子電極と４個の（−）極性の外部端子を有する８端子積層型チップキャパシタ（２０）が製造される。
【００２９】
先述した実施形態においては導電性ビアと連結されたビア接触部とリード部を最下部電極層にのみ形成した。しかし、他の方案として、最下部電極層と同一な電極パターンを有する最上部電極層がさらに提供されることも可能である。即ち、最上部に位置する内部電極の直上に最上部電極層（図示せず）が形成された誘電体層をさらに積層することが可能である。この際、最上部電極層は最下部電極層と同様に導電性ビアと接触するビア接触部とリード部を具備することが可能である。最上部電極層のリード部は外部端子電極（２６、２７）と連結される。こうして、最上部電極層と最下部電極層間には導電性ビアにより同一極性同士で連結された内部電極が位置し、導電性ビアは最上部電極層及び最下部電極層のリード部により外部電極と連結される。
【００３０】
図４ａは本発明の他の実施形態による積層型チップキャパシタの第１内部電極、第２内部電極及び最下部電極を示す平面図である。図４ａに示す実施形態においては、各々の内部電極（４２、４３）は相互対向する２辺の他に第３辺にも貫通孔が各々１個さらに形成される。したがって、本実施形態においては図２を参照して説明した実施形態より導電性ビアが２個多く提供され、このことから外部端子電極も２個多く提供される。
【００３１】
図４ａによると、貫通孔を有する第１内部電極（４２）及び第２内部電極（４３）が誘電体層（１２、１３）上に各々形成されている。貫通孔は各内部電極の３辺に形成されている。各内部電極（４２、４３）の対向する２辺には各辺当たり２個の貫通孔が形成され第３辺には１個の貫通孔が形成されている。さらに、第１内部電極（４２）の貫通孔は第２内部電極（４３）の貫通孔に隣接して交互に配置される。第１内部電極（４２）の貫通孔内部にはこの貫通孔の内周面と接触しない導電性ビア層（４２ａ）が形成されている。この導電性ビア層（４２ａ）は誘電体層（１２）を貫通して隣接した第２内部電極（４３）の電極面と接触する。導電性ビア層（４２ａ）は垂直に延長され第１極性の導電性ビアを成し、この導電性ビアは第２内部電極（４３）にのみ連結される。同様に、他の極性の導電性ビア層（４３ａ）は垂直に延長された第２極性の導電性ビアを成し、この導電性ビアは第１内部電極（４２）にのみ連結される。こうした導電性ビア（４２ａ、４３ａ）は、誘電体層（１４）上に形成された最下部電極層（５２、５３）のビア接触部（５２ａ、５３ａ）に接触し、リード部（５２ｂ、５３ｂ）を通して外部端子電極（図４ｂの参照番号４６及び４７参照）に連結される。
【００３２】
図４ｂは図４ａの各電極（４２、４３、５２、５３）が形成された誘電体層（１２、１３、１４）を積層して製造した積層型チップキャパシタ（４０）を示す概略斜視図である。図４ｂに示すように、キャパシタ本体（４１）には１０個の外部端子電極（４６、４７）が形成される。一極性を示す外部端子電極（４６）は図４ａの最下部電極層の一リード部（５２ｂ）と連結され、他の極性を示す外部端子電極（４７）は図４ａの最下部電極層の他のリード部（５３ｂ）と連結される。こうして、５個の（＋）極性の外部端子電極と５個の（−）極性の外部端子電極とを具備する１０端子積層型チップキャパシタ（４０）が製造される。本実施形態によると、先述した実施形態と同様に各内部電極のリードを除去することによって一層減少した寄生インダクタンスを具現することが可能になる。さらに、互いに他の極性を有する導電性ビアが隣接し交互に配置されることにより寄生インダクタンスをより減少させることが可能になる。本実施形態の１０端子積層型チップキャパシタにおいても、先述したように最下部電極層と同一な電極パターンを有する最上部電極層がさらに提供され得る。
【００３３】
図５ａは本発明のさらに他の実施形態による積層型チップキャパシタの第１内部電極、第２内部電極及び最下部電極を示す平面図である。図５ａによると、誘電体層（１２、１３）上の第１内部電極（６２）及び第２内部電極（６３）は各々４個の全ての辺に貫通孔及び導電性ビア（６２ａ、６３ａ）が形成されている。具体的には、各々の内部電極（６２、６３）の相互対向する２個の辺には各辺毎に２個ずつの貫通孔が形成され、残りの２辺には各辺毎に１個ずつの貫通孔が形成される。したがって、本実施形態においては図２を参照に説明した実施形態より導電性ビアが４個多く提供される。こうして外部端子電極も４個多く提供され、１２端子の積層型チップキャパシタが具現される。
【００３４】
先述した実施形態と同様に、一極性の内部電極（６２または６３）の貫通孔内部には貫通孔の内周面と接触しない導電性ビア層（６２ａまたは６３ａ）が形成されている。この導電性ビア層（６２ａまたは６３ａ）は誘電体層（１２または１３）を貫通して隣接した同一極性の内部電極（６３または６２）の電極面と接触する。こうした導電性ビア層（６２ａ、６３ａ）は垂直に延長され導電性ビアを成す。各々の導電性ビアは同一極性の内部電極にのみ連結され、誘電体層（１４）上に形成された最下部電極層（７２、７３）のビア接触部（７２ａ、７３ａ）に接触する。ビア接触部（７２ａ、７３ａ）に接触した各々の導電性ビアはリード部（７２ｂ、７３ｂ）を通して外部端子電極（図５ｂの参照番号６６及び６７参照）に連結される。
【００３５】
図５ｂは図５ａの各電極が形成された誘電体層（１２、１３、１４）を積層して製造した積層型チップキャパシタ（６０）を示す概略斜視図である。図５ｂに示すように、キャパシタ本体（６１）には１２個の外部端子電極（６６、６７）が形成される。外部端子電極（６６）は例えば（＋）極性の外部端子を成し、他の外部端子電極（６７）は（−）極性を示す。本実施形態においても、先述した実施形態のように各々の内部電極はリードを有さない。さらに、互いに他の極性の導電性ビアが隣接して交互に配置されることによりビアを通して流れる磁束が相殺する。
【００３６】
本発明は上述した実施形態及び添付の図に限定されるものではなく、添付の請求範囲により限定されるもので、請求範囲に記載された本発明の技術的思想を外れない範囲内において多様な形態の置換、変形及び変更が可能であることは当技術分野において通常の知識を有する者にとっては自明である。例えば、各々の内部電極に形成されている貫通孔の個数と位置は先述した実施形態と異なり得る。さらに、積層型チップキャパシタの外部端子電極の数は先述した実施形態の外部端子電極数より多くても少なくてもよい。
【図面の簡単な説明】
【００３７】
【図１ａ】従来の積層型チップキャパシタに用いられる多数の誘電体層と内部電極形状を示す分解斜視図である。
【図１ｂ】従来の積層型チップキャパシタの概略斜視図である。
【図２】本発明の一実施形態による積層型チップキャパシタの第１内部電極、第２内部電極及び最下部電極を示す平面図である。
【図３ａ】本発明の一実施形態による積層型チップキャパシタに用いられる多数の誘電体層と内部電極形状を示す分解斜視図である。
【図３ｂ】本発明の一実施形態による積層型チップキャパシタの概略斜視図である。
【図４ａ】本発明の他の実施形態による積層型チップキャパシタの第１内部電極、第２内部電極及び最下部電極を示す平面図である。
【図４ｂ】本発明の他の実施形態による積層型チップキャパシタの概略斜視図である。
【図５ａ】本発明のさらに他の実施形態による積層型チップキャパシタの第１内部電極、第２内部電極及び最下部電極を示す平面図である。
【図５ｂ】本発明のさらに他の実施形態による積層型チップキャパシタの概略斜視図である。
【符号の説明】
【００３８】
１２、１３、１４  誘電体層
２２  第１内部電極
２３  第２内部電極
２２ａ、２３ａ  導電性ビア層
３２、３３  最下部電極層
３２ａ、３３ａ  ビア接触部
３２ｂ、３３ｂ  リード部
【図１ａ】
2006165538.tif 000003
【図１ｂ】
2006165538.tif 000004
【図２】
2006165538.tif 000005
【図３ａ】
2006165538.tif 000006
【図３ｂ】
2006165538.tif 000007
【図４ａ】
2006165538.tif 000008
【図４ｂ】
2006165538.tif 000009
【図５ａ】
2006165538.tif 000010
【図５ｂ】
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