(57)【要約】  【課題】  素子容量をほとんで増加させることなく、またドレイン・ソース間耐圧をほとんど低下させることなく、ＥＳＤ耐量を向上させる。  【解決手段】  ゲート電極３８のドレイン領域３５側端とドレイン領域３５との間のシリコン層３３の表面に、ゲート電極３８から離間し、かつ、ドレイン領域３５から離間して、ドレイン・ソース間耐圧に影響しない程度にシリコン層３３より高い不純物濃度の複数のＮ＋型不純物領域４２が互いに離れて形成されている。【選択図】  図１
2006041154.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体層と、半導体層に形成された他導電型ベース領域と、ベース領域に形成された一導電型ソース領域と、半導体層にベース領域から所定距離離間して形成された一導電型ドレイン領域と、ソース領域および半導体層間に挟まれたベース領域の表面にゲート絶縁膜を介して形成されたゲート電極とを有する横型ＭＯＳトランジスタにおいて、
前記ゲート電極のドレイン領域側端とドレイン領域との間の前記半導体層の表面層に、前記ゲート電極から離間し、かつ、前記ドレイン領域から離間して、一導電型不純物濃度が前記半導体層より高く前記ドレイン領域より低い一導電型不純物領域を設けたことを特徴とする横型ＭＯＳトランジスタ。
【請求項２】
前記一導電型不純物領域が前記ゲート電極からドレイン領域の方向に離散的に設けられたことを特徴とする請求項１記載の横型ＭＯＳトランジスタ。
【請求項３】
前記半導体層が半導体支持基板上に埋込絶縁膜を介して形成されたことを特徴とする請求項１記載の横型ＭＯＳトランジスタ。
【請求項４】
前記ベース領域が前記埋込絶縁膜まで到達していることを特徴とする請求項３記載の横型ＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は横型ＭＯＳトランジスタに関する。
【背景技術】
【０００２】
低容量のＭＯＳトランジスタとして、ＳＯＩ（Silicon On Insulator）基板を用いた横型ＭＯＳトランジスタが従来より知られている（例えば、特許文献１を参照。）。以下、ＳＯＩ基板を用いた従来のＮチャネル型の横型ＭＯＳトランジスタ１００について、図５を参照して説明する。ＳＯＩ基板２０は、Ｎ型またはＰ型のシリコン基板１の上にシリコン酸化膜２が形成され、このシリコン酸化膜２の上にシリコン層３が形成されて構成されている。シリコン層３は、後述する各領域が形成されていない状態で、Ｎ−型不純物層を形成している。シリコン層３には、シリコン酸化膜２まで到達したＰ型ベース領域４とＮ＋＋型ドレイン領域５とが所定距離離間して形成されている。そして、ベース領域４の表面層にベース領域４端からチャネル長として所定距離離間してＮ＋＋型ソース領域６が形成されている。ソース領域４およびシリコン層３間に挟まれたベース領域４の表面にゲート絶縁膜としての薄いシリコン酸化膜７を介してポリシリコンからなるゲート電極８が形成されている。ゲート電極８から層間絶縁膜９により絶縁されて、ドレイン領域５に電気的接触するアルミニウムやその合金からなるドレイン電極１０が形成され、ベース領域４とソース領域６とに電気的接触するアルミニウムやその合金からなるソース電極１１が形成されている。
【特許文献１】特開２００２−７６３５５号公報（図８）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上述のＭＯＳトランジスタ１００において、静電気放電（Electro Static Discharge：以下、ＥＳＤと記す）耐量を向上させることが要求されている。ＥＳＤ耐量は、シリコン層３のＮ型不純物濃度を高くすると向上する傾向にある。しかし、ＥＳＤ耐量を向上させるために、シリコン層３のＮ型不純物濃度を高くすると、ベース領域４とシリコン層３間ＰＮ接合での空乏層の延びが少なくなり、ドレイン・ソース間容量やゲート・ドレイン間容量の素子容量（Ｖｇ＝０ｖかつＶds＝０ｖ時の容量）が増加し、また、Ｎ型不純物濃度が一定濃度以上では、ドレイン・ソース間耐圧も低下するという問題がある。
【０００４】
本発明は、上記問題点に鑑みてなされたもので、素子容量をあまり増加させることなく、またドレイン・ソース間耐圧の低下を少なくして、ＥＳＤ耐量を向上させることができる横型ＭＯＳトランジスタを提供することにある。
【課題を解決するための手段】
【０００５】
（１）本発明の横型ＭＯＳトランジスタは、一導電型半導体層と、半導体層に形成された他導電型ベース領域と、ベース領域に形成された一導電型ソース領域と、半導体層にベース領域から所定距離離間して形成された一導電型ドレイン領域と、ソース領域および半導体層間に挟まれたベース領域の表面にゲート絶縁膜を介して形成されたゲート電極とを有する横型ＭＯＳトランジスタにおいて、前記ゲート電極のドレイン領域側端とドレイン領域との間の前記半導体層の表面層に、前記ゲート電極から離間し、かつ、前記ドレイン領域から離間して、一導電型不純物濃度が前記半導体層より高く前記ドレイン領域より低い一導電型不純物領域を設けたことを特徴とする。
（２）本発明の横型ＭＯＳトランジスタは、上記（１）項の横型ＭＯＳトランジスタにおいて、前記一導電型不純物領域が前記ゲート電極からドレイン領域の方向に離散的に設けられたことを特徴とする。
（３）本発明の横型ＭＯＳトランジスタは、上記（１）項の横型ＭＯＳトランジスタにおいて、前記半導体層が半導体支持基板上に埋込絶縁膜を介して形成されたことを特徴とする。
（４）本発明の横型ＭＯＳトランジスタは、上記（３）項の横型ＭＯＳトランジスタにおいて、前記ベース領域が前記埋込絶縁膜まで到達していることを特徴とする。
【０００６】
上記（１）項の手段によれば、ゲート電極のドレイン領域側端とドレイン領域との間の半導体層の表面にドレイン領域から離間して一導電型不純物領域を形成しているので、ＥＳＤ時において、ドレイン領域へのリーチスルーを防ぎ、半導体層の一導電型不純物濃度を高くしなくても、ＥＳＤ耐量を向上させることができる。また、上記一導電型不純物領域はゲート電極から離間して配置されるので、素子容量はあまり増加しない。また、ＥＳＤ耐量を向上させるために半導体層の一導電型不純物濃度を高くしなくてもよいので、ドレイン・ソース間耐圧の低下は一導電型不純物領域によるわずかな低下だけに抑えることができる。また、上記（２）項の手段によれば、半導体層の表面に複数の一導電型不純物領域を離散的に設けることで、空乏層の伸びを段階的に防ぐことができるため、一導電型不純物領域を一つだけ設けた場合に対して、ドレイン領域側への急激な電界集中をより緩和することができ、さらに高いＥＳＤ耐量を得ることができる。
【発明の効果】
【０００７】
本発明の横型ＭＯＳトランジスタによれば、素子容量をあまり増加させることなく、またドレイン・ソース間耐圧の低下を少なくして、ＥＳＤ耐量を向上させることができ、素子の破壊を防止することができる。
【発明を実施するための最良の形態】
【０００８】
以下に、本発明の一実施形態の一導電チャネル型であるＮチャネル型の横型ＭＯＳトランジスタ２００について、図１を参照して説明する。ＳＯＩ基板３０は、半導体支持基板としての一導電型であるＮ型または他導電型であるＰ型のシリコン基板３１の上に埋込絶縁膜としてのシリコン酸化膜３２が形成され、このシリコン酸化膜３２の上に半導体層としてのシリコン層３３が形成されて構成されている。シリコン層３３は、初期層として（後述する各領域が形成されていない状態で）、低不純物濃度のＮ−型不純物層を形成している。シリコン層３３には、シリコン酸化膜３２まで到達したＰ型ベース領域３４と、Ｎ＋＋型ドレイン領域３５とが所定距離離間して形成されている。そして、ベース領域３４の表面層にベース領域３４端からチャネル長として所定距離離間して、Ｎ＋＋型ソース領域３６が形成されている。ソース領域３６およびシリコン層３３間に挟まれたベース領域３４の表面にゲート絶縁膜としての薄いシリコン酸化膜３７を介してポリシリコンからなるゲート電極３８が形成されている。ゲート電極３８から層間絶縁膜３９により絶縁されて、ドレイン領域３５に電気的接触するアルミニウムやその合金からなるドレイン電極４０が形成され、ベース領域３４とソース領域３６とに電気的接触するアルミニウムやその合金からなるソース電極４１が形成されている。そして、ゲート電極３８のドレイン領域３５側端とドレイン領域３５との間のシリコン層３３の表面に、ゲート電極３８から離間し、かつ、ドレイン領域３５から離間して、ドレイン・ソース間耐圧に影響しない程度にシリコン層３３より不純物濃度が高いＮ＋型不純物領域４２がゲート電極３８からドレイン領域３５の方向に離散的に（図１では２つを図示）設けられている。
【０００９】
ＭＯＳトランジスタ２００の望ましい一典型例を以下に記載しておく。シリコン基板３１は、厚さ３００μｍ程度のＮ型シリコン（燐添加）基板（抵抗値は５Ωｃｍ程度）で構成される。シリコン酸化膜３２の厚さは２μｍ程度である。シリコン層３３は、厚さ１μｍ程度のＮ−型不純物層（燐添加）であり、その抵抗値が０．３Ωｃｍ（不純物濃度が１．９×１０１６ｃｍ−３）程度である。Ｐ型ベース領域３４は、ボロン（Ｂ）がドープされ、その不純物濃度が１．０×１０１８ｃｍ−３程度である。Ｎ＋＋型ドレイン領域３５およびＮ＋＋型ソース領域３６は、ヒ素（Ａｓ）がドープされ、その深さが０．２μｍ程度であり、その不純物濃度が１．０×１０２０ｃｍ−３程度である。Ｎ＋型不純物領域４２は、リン（Ｐ）がドープされ、その深さが０．４μｍ程度であり、その不純物濃度が１．０×１０１７ｃｍ−３程度である。ゲート絶縁膜としてのシリコン酸化膜３７の厚さは５０ｎｍ程度であり、ポリシリコンからなるゲート電極３８の厚さは０．６μｍ程度である。層間絶縁膜３９の厚さは１μｍ程度である。ドレイン電極４０およびソース電極４１の厚さは１μｍ程度である。
【００１０】
上記構成によれば、Ｎ＋型不純物領域４２はゲート電極３８端から離れた位置に形成するため、Ｖds＝０ｖ時のベース領域３４とシリコン層３３間ＰＮ接合による空乏層のシリコン層３３での延びはＮ＋型不純物領域４２を形成しない場合とほとんど変わらず、従って、ドレイン・ソース間容量やゲート・ドレイン間容量の素子容量（Ｖｇ＝０ｖかつＶds＝０ｖ時の容量）もほとんど上昇しない。また、Ｎ＋型不純物領域４２はシリコン層３３の表面にのみ形成されており、ドレイン・ソース間耐圧の低下を最小限に抑えることができる。
【００１１】
一方、ＥＳＤ時において、定格以上の電圧がドレイン電極４０に印加されると、ベース領域３４とシリコン層３３間ＰＮ接合による空乏層はドレイン領域３５のほうに延びるが、Ｎ＋型不純物領域４２を形成しているため、シリコン層３３の表面における空乏層の延びがＮ＋型不純物領域４２により抑えられ、ドレイン領域３５へのリーチスルーを防ぎ、ドレイン領域３５の端部におけるアバランシェ降伏による熱的な暴走を防止することができ、ＥＳＤ耐量を向上させることができる。Ｎ＋型不純物領域４２は、ゲート電極３８からドレイン領域３５の方向に一つ設けてもＥＳＤ耐量を向上させることができるが、複数のＮ＋型不純物領域４２を離散的に設けたほうが、空乏層の伸びを段階的に防ぐことができるため、ドレイン領域側への急激な電界集中をより緩和することができ、さらに高いＥＳＤ耐量を得ることができる。
【００１２】
上記構成のＭＯＳトランジスタ２００の製造方法について説明する。先ず、第１工程は、この工程の完了後を図２に示すように、Ｎ型またはＰ型のシリコン基板３１の上にシリコン酸化膜３２が形成され、このシリコン酸化膜３２の上にＮ−型シリコン層３３が形成されたＳＯＩ基板３０を準備する。このシリコン層３３の表面には、図示しないが、ＬＯＣＯＳ酸化法によりパターン化されたフィールド酸化膜が形成される。次に、シリコン層３３の表面層に、フォトリソグラフィ技術によるレジストパターン４３をマスクにして、リン（Ｐ）などのＮ型不純物をイオン注入した後、レジストパターン４３を除去して後、熱処理を行い、Ｎ＋型不純物領域４２を形成する。
【００１３】
次に、第２工程は、この工程の完了後を図３に示すように、第１工程完了後、このシリコン層３３の表面に熱酸化によりゲート絶縁膜としての薄いシリコン酸化膜３７を形成する。そして、その上からＣＶＤ法とリン拡散によりリンを含むポリシリコン膜を成長させる。続いて、フォトリソグラフィ技術とＲＩＥ（Reactive Ion Etching）法によりポリシリコン膜の不要部分を除去してゲート電極３８を形成する。ゲート電極３８は、Ｎ＋型不純物領域４２がゲート電極３８端から離れた位置に配置されるように形成される。その後、ゲート電極３８とフォトリソグラフィ技術によるレジストパターン４４とをマスクにして、シリコン層３３の表面層にボロン（Ｂ）などのｐ型不純物をイオン注入した後、レジストパターン４４を除去して後、熱処理を行いシリコン酸化膜３２まで到達したＰ型ベース領域３４を形成する。
【００１４】
次に、第３工程は、この工程の完了後を図４に示すように、第２工程完了後、ゲート電極３８とフォトリソグラフィ技術によるレジストパターン４５とをマスクにして、シリコン層３３およびベース領域３４の表面層にヒ素（Ａｓ）などのＮ型不純物をイオン注入した後、レジストパターン４５を除去して後、熱処理を行い、シリコン層３３の表面層にＮ＋＋型ドレイン領域３５およびベース領域３４の表面層にＮ＋＋型ソース領域３６を形成する。ドレイン領域３５は、Ｎ＋型不純物領域４２から離れた位置に配置されるように形成される。
【００１５】
次に、第４工程は、この工程の完了後を図１に示すように、第３工程完了後、常圧ＣＶＤ法によりＳＯＩ基板３０上の全体にＢＰＳＧ（Boron-doped PhosphoSilicate Glass）層を堆積させて、層間絶縁膜３９を形成する。その後、フォトリソグラフィ技術およびＲＩＥ法により、層間絶縁膜３９を選択的にエッチングして、ベース領域３４、ドレイン領域３５およびソース領域３６の表面を露出させて後、その上からスパッタ法によりアルミニウムやその合金からなる金属膜で被覆し、この金属膜をフォトリソグラフィ技術およびＲＩＥ法により選択的に除去して、ドレイン領域３５と電気的接触するドレイン電極４０と、ベース領域３４およびソース領域３６と電気的接触するソース電極４１とを形成する。
【００１６】
尚、上記実施の形態では、一導電チャネル型のＭＯＳトランジスタとしてＮチャネル型のＭＯＳトランジスタで説明したが、Ｐチャネル型のＭＯＳトランジスタで実施することもできる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態のＭＯＳトランジスタの要部断面図。
【図２】図１に示すＭＯＳトランジスタを製造する最初の工程を示す要部断面図。
【図３】図２に続く工程を示す要部断面図。
【図４】図３に続く工程を示す要部断面図。。
【図５】従来のＭＯＳトランジスタの要部断面図。
【符号の説明】
【００１８】
３０  ＳＯＩ基板
３１  シリコン基板（半導体支持基板）
３２  シリコン酸化膜（埋込絶縁膜）
３３  シリコン層（半導体層）
３４  Ｐ型ベース領域
３５  Ｎ＋＋型ドレイン領域
３６  Ｎ＋＋型ソース領域
３７  シリコン酸化膜（ゲート絶縁膜）
３８  ゲート電極
３９  層間絶縁膜
４０  ドレイン電極
４１  ソース電極
４２  Ｎ＋型不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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