(57)【要約】  【課題】  プロセッサの処理速度の低下をもたらすことなく、不要な電力供給を削減でき、発熱量を抑え、プロセッサの安定動作を助け、高信頼性を実現するとともに、消費電力量を抑えることで環境的に優れるセカンドキャッシュ駆動制御回路、セカンドキャッシュ、ＲＡＭ、及びセカンドキャッシュ駆動制御方法を提供する。  【解決手段】  プロセッサに内蔵され、複数のＲＡＭにより構成されるセカンドキャッシュを駆動制御するセカンドキャッシュ駆動制御回路であって、セカンドキャッシュに対するアクセス要求を受付け、該アクセス要求の種類およびアドレスの少なくとも一方の情報に基づいて、前記複数のＲＡＭのうち、動作不要となるＲＡＭを判断するセカンドキャッシュ制御部１Ａと、セカンドキャッシュ制御部１Ａにより判断されたＲＡＭに対してマクロ内部動作停止指示ＳＭを出力するチップイネーブル制御部６１とを備える。  【選択図】  図３
2006040089.tif 000002
【特許請求の範囲】
【請求項１】
プロセッサに内蔵され、複数のＲＡＭにより構成されるセカンドキャッシュを駆動制御するセカンドキャッシュ駆動制御回路であって、
セカンドキャッシュに対するアクセス要求を受付け、該アクセス要求の種類およびアドレスの少なくとも一方の情報に基づいて、前記複数のＲＡＭのうち、動作不要となるＲＡＭを判断する判断手段と、
前記判断手段により判断されたＲＡＭに対してマクロ内部動作停止指示を出力する動作停止指示出力手段と、
を備えるセカンドキャッシュ駆動制御回路。
【請求項２】
請求項１に記載のセカンドキャッシュ駆動制御回路において、
前記判断手段は、前記アクセス要求に基づいて、ＷＡＹとＢＡＮＫの組み合わせによって、前記動作不要となるＲＡＭを判断することを特徴とするセカンドキャッシュ駆動制御回路。
【請求項３】
プロセッサに内蔵され、複数のＲＡＭにより構成されるセカンドキャッシュであって、
セカンドキャッシュに対するアクセス要求を受付け、該アクセス要求の種類およびアドレスの少なくとも一方の情報に基づいて、前記複数のＲＡＭのうち、動作不要となるＲＡＭを判断する判断手段と、
前記判断手段により判断されたＲＡＭに対してマクロ内部動作停止指示を出力する動作停止指示出力手段と、
各ＲＡＭ内に設けられ、前記動作停止指示出力手段からのマクロ内部動作停止指示を受けて、該ＲＡＭの動作停止を行わせる動作停止手段と、
を備えるセカンドキャッシュ。
【請求項４】
請求項３に記載のセカンドキャッシュにおいて、
前記ＲＡＭは、メモリセルアレイと、各種の外部データをＲＡＭ内に入力させるための第１ラッチ群と、前記第１ラッチ群から得られるデータに基づいて所定のタイミングで前記メモリセルアレイにアクセスするための第２ラッチ群とを備え、
前記動作停止手段は、アクセス要求の種類に応じて、前記第１ラッチ群と前記第２ラッチ群の間を電気信号的に遮断し、又は、前記データラッチ群と前記メモリセルアレイとの間を電気信号的に遮断することを特徴とするセカンドキャッシュ。
【請求項５】
請求項３又は請求項４に記載のセカンドキャッシュにおいて、
複数のＲＡＭのうちの一部についての使用を制限する場合に、該制限範囲を規定する制限情報に基づいて、前記一部のＲＡＭについて、そのクロックの入力制限を行うクロック入力制限手段を備えていることを特徴とするセカンドキャッシュ。
【請求項６】
請求項３乃至請求項５のいずれかに記載のセカンドキャッシュにおいて、
前記ＲＡＭはパイプラインＲＡＭによって構成されていることを特徴とするセカンドキャッシュ。
【請求項７】
データを記憶するためのメモリセルアレイと、
各種の外部データを入力させるための第１ラッチ群と、
前記第１ラッチ群から得られるデータに基づいて所定のタイミングで前記メモリセルアレイにアクセスするための第２ラッチ群と、
外部からのマクロ内部動作停止指示を受け、少なくとも前記メモリセルアレイを含む所定範囲の動作を停止させる動作停止手段と、
を備えるＲＡＭ。
【請求項８】
請求項７に記載のＲＡＭにおいて、
前記動作停止手段は、前記第１ラッチ群と前記第２ラッチ群の間、及び前記第２ラッチ群と前記メモリセルアレイとの間の少なくともいずれか一方において、外部からの指示信号に基づいて、これらの間を電気信号的に遮断することを特徴とするＲＡＭ。
【請求項９】
請求項８に記載のＲＡＭにおいて、
前記外部からの指示信号を入力させるためのチップイネーブル端子を備えていることを特徴とするＲＡＭ。
【請求項１０】
プロセッサに内蔵され、複数のＲＡＭにより構成されるセカンドキャッシュを駆動制御するセカンドキャッシュ駆動制御方法であって、
セカンドキャッシュに対するアクセス要求を受付け、該アクセス要求の種類およびアドレスの少なくとも一方の情報に基づいて、前記複数のＲＡＭのうち、動作不要となるＲＡＭを判断する判断ステップと、
前記判断手段により判断された前記ＲＡＭのマクロ内部動作停止指示を出力する動作停止指示出力ステップと
を備えているセカンドキャッシュ駆動制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プロセッサに内蔵され、複数のＲＡＭのブロックから構成されているセカンドキャッシュを駆動制御するセカンドキャッシュ駆動制御回路、セカンドキャッシュ、ＲＡＭ、及びセカンドキャッシュ駆動制御方法に関し、特に処理の高速化に伴う消費電力対策に関するものである。
【背景技術】
【０００２】
かつては、プロセッサ上にはＬＢＳ（ファーストキャッシュ）しか存在しなかったが、その後、更なるアクセスの高速化要求に応えるべく、セカンドキャッシュを備えるものが普及してきた。そして、セカンドキャッシュの容量およびそのアクセス性能がプロセッサの性能を決定する程までに至り、その容量は増加の一途をたどり、かつ、その高速、効果的なアクセス制御方法にのみ重点がおかれてきた結果、搭載するＲＡＭの容量に応じてプロセッサの消費電力量も増大する傾向にあった。
【０００３】
このため、最近になって、消費電力削減のための種々の試みがなされている。その一例として、セカンドキャッシュに対しての有効なリクエストの有／無に応じて、アクセスが不要なＲＡＭへのクロック印加を抑えることで、セカンドキャッシュの消費電力を抑えたセカンドキャッシュが知られている。
【０００４】
図６は、セカンドキャッシュの構成を示しており、セカンドキャッシュは、ワード（Ｗｏｒｄ０〜７）までの８つのワードブロックのそれぞれに、ＷＡＹ０〜３、ＢＡＮＫ０〜３の組み合わせからなる１６個のＲＡＭを備えている。これらＲＡＭはセカンドキャッシュ制御部１により制御される。
【０００５】
そして、従来の技術によれば、図７に示すように、制御部から何も有効なアクセス要求が無いときは、全ＲＡＭへのクロック印加を抑えるようにしていた。また、セカンドキャッシュに対して有効なアクセス要求があった場合は、アクセス要求アドレスの値により、クロック印加が必要なＢＡＮＫが決定できるので、それ以外の使用しないＲＡＭへのクロックの印加を抑えていた。
【０００６】
例えば、アクセス要求は、ＲｅａＤ要求（ＲＤ＿ＭＯＤＥ）、ＷｒｉＴｅ要求（ＷＴ＿ＭＯＤＥ）、ＭｏＤｉｆｙ要求（ＭＤ＿ＭＯＤＥ）の３種類があり、プロセッサからセカンドキャッシュ制御部を通して送られ、各モードに応じて、以下のような個数のＲＡＭのみが駆動されるようにされていた。
【０００７】
ＲＤ＿ＭＯＤＥの時にアクセスされるＲＡＭの個数＝４ＷＡＹ×１ＢＡＮＫ×８Ｗｏｒｄ＝３２個
ＷＴ＿ＭＯＤＥの時にアクセスされるＲＡＭの個数＝１ＷＡＹ×１ＢＡＮＫ×８Ｗｏｒｄ  ＝ ８個
ＭＤ＿ＭＯＤＥの時にアクセスされるＲＡＭの個数＝１ＷＡＹ×１ＢＡＮＫ×８Ｗｏｒｄ  ＝ ８個
また、図８にそのクロック供給制御回路を示す。ＢＡＮＫ値は、セカンドキャッシュをアクセスするアドレスのうち、ＡＤＲＳ＜１９：１８＞によって示される。そこで、クロック供給制御回路２は、このＡＤＲＳのビット内容からクロックを供給しない（もしくは供給する）ＲＡＭについてのＢＡＮＫ値を決定し、このＢＡＮＫ値とアクセスの種類（図ではＲＤ＿ＭＯＤＥ）を用いて最終的にクロックを供給しない（もしくは供給する）ＲＡＭ（ＷＡＹとＢＡＮＫ）を決定し、当該ＲＡＭ３のイネーブル端子にイネーブル不許可（もしくは許可）信号を供給する。図８の場合、ＷＡＹ０〜３におけるＢＡＮＫ１，２，３のＲＡＭが動作停止されることが示されている。
【０００８】
なお、上記従来技術に関連する技術としては、必要に応じてキャッシュメモリの動作の高速化と低消費電力の何れを優先させるかを選択可能にした半導体集積回路も知られる（例えば下記特許文献１参照）。
【特許文献１】特開２００３−２４２０２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、プロセッサへの処理の高速化要求は益々厳しくなる傾向にあり、セカンドキャッシュのＲＡＭ自体へのアクセスも、プロセッサのパイプラインに同期して行われるようになってきた。このため、ＲＡＭへのクロック印加を従来のように抑えることがタイミング的に難しくなってきた。
【００１０】
すなわち、従来のＲＡＭでは、プロセッサのリクエストパイプラインの２τ（τは単位時間）に１回の割合でアクセスされていたため、クロック制御信号は２τ間に到着していればよかったが、プロセッサのリクエストパイプラインに同期して毎τアクセスが可能なパイプラインＲＡＭ（ｐｉｐｅｌｉｎｅｄ−ＲＡＭ）においては、クロック制御信号は、リクエストが到着するタイミングで届いていなければならなくなる。
【００１１】
このような高速化ＲＡＭについては、ＲＡＭへの入力信号のセット要求タイミングが厳しく、従来の技術で実現していたような、ＲＡＭへのクロック印加を抑えることは困難である。
【００１２】
また、上記特許文献１に知られる技術では消費電力削減のために処理速度を抑えるという意味において、処理の高速化を維持しつつ消費電力を削減しようとする本発明の目的を達成することはできない。
【００１３】
本発明は上述した問題点を解決するためになされたものであり、プロセッサの処理速度の低下をもたらすことなく、不要な電力供給を削減でき、発熱量を抑え、プロセッサの安定動作を助け、高信頼性を実現するとともに、消費電力量を抑えることで環境的に優れるセカンドキャッシュ駆動制御回路、セカンドキャッシュ、ＲＡＭ、及びセカンドキャッシュ駆動制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決するため、本発明は、プロセッサに内蔵され、複数のＲＡＭにより構成されるセカンドキャッシュを駆動制御するセカンドキャッシュ駆動制御回路であって、セカンドキャッシュに対するアクセス要求を受付け、該アクセス要求の種類およびアドレスの少なくとも一方の情報に基づいて、前記複数のＲＡＭのうち、動作不要となるＲＡＭを判断する判断手段と、前記判断手段により判断されたＲＡＭに対してマクロ内部動作停止指示を出力する動作停止指示出力手段とを備えるものである。
【００１５】
ここで、前記判断手段は、前記アクセス要求に基づいて、ＷＡＹとＢＡＮＫの組み合わせによって、前記動作不要となるＲＡＭを判断することを特徴とする。
また、前記アクセス要求の種類には、リード、ライト、モディファイを含んでいることを特徴とすることができる。
【００１６】
また、本発明は、プロセッサに内蔵され、複数のＲＡＭにより構成されるセカンドキャッシュであって、セカンドキャッシュに対するアクセス要求を受付け、該アクセス要求の種類およびアドレスの少なくとも一方の情報に基づいて、前記複数のＲＡＭのうち、動作不要となるＲＡＭを判断する判断手段と、前記判断手段により判断されたＲＡＭに対してマクロ内部動作停止指示を出力する動作停止指示出力手段と、各ＲＡＭ内に設けられ、前記動作停止指示出力手段からのマクロ内部動作停止指示を受けて、該ＲＡＭの動作停止を行わせる動作停止手段と、を備えるものである。
【００１７】
ここで、前記ＲＡＭは、メモリセルアレイと、各種の外部データをＲＡＭ内に入力させるための第１ラッチ群と、前記第１ラッチ群から得られるデータに基づいて所定のタイミングで前記メモリセルアレイにアクセスするための第２ラッチ群とを備え、前記動作停止手段は、アクセス要求の種類に応じて、前記第１ラッチ群と前記第２ラッチ群の間を電気信号的に遮断し、又は、前記データラッチ群と前記メモリセルアレイとの間を電気信号的に遮断することを特徴とする。
【００１８】
また、本発明のセカンドキャッシュにおいて、複数のＲＡＭのうちの一部についての使用を制限する場合に、該制限範囲を規定する制限情報に基づいて、前記一部のＲＡＭについて、そのクロックの入力制限を行うクロック入力制限手段を備えていることを特徴とする。
【００１９】
また、本発明のセカンドキャッシュにおいて、前記ＲＡＭはパイプラインＲＡＭによって構成されていることを特徴とする。
【００２０】
また、本発明は、データを記憶するためのメモリセルアレイと、各種の外部データを入力させるための第１ラッチ群と、前記第１ラッチ群から得られるデータに基づいて所定のタイミングで前記メモリセルアレイにアクセスするための第２ラッチ群と、外部からのマクロ内部動作停止指示を受け、少なくとも前記メモリセルアレイを含む所定範囲の動作を停止させる動作停止手段とを備えるものである。
【００２１】
ここで、前記動作停止手段は、前記第１ラッチ群と前記第２ラッチ群の間、及び前記第２ラッチ群と前記メモリセルアレイとの間の少なくともいずれか一方において、外部からの指示信号に基づいて、これらの間を電気信号的に遮断することを特徴とする。また、前記外部からの指示信号を入力させるためのチップイネーブル端子を備えていることを特徴とする。さらに、前記ＲＡＭはパイプラインラムであることを特徴とすることができる。
【００２２】
また、本発明は、プロセッサに内蔵され、複数のＲＡＭにより構成されるセカンドキャッシュを駆動制御するセカンドキャッシュ駆動制御方法であって、セカンドキャッシュに対するアクセス要求を受付け、該アクセス要求の種類およびアドレスの少なくとも一方の情報に基づいて、前記複数のＲＡＭのうち、動作不要となるＲＡＭを判断する判断ステップと、前記判断手段により判断された前記ＲＡＭのマクロ内部動作停止指示を出力する動作停止指示出力ステップとを備えているものである。
【発明の効果】
【００２３】
以上に詳述したように本発明によれば、プロセッサチップ上において相対的に非常に大きな面積を占めるに至ったセカンドキャッシュについて、クロック印加とともにＲＡＭにおけるマクロ内部の動作停止を細かく制御することにより、その処理速度の低下をもたらすことなく、不要な電力供給を削減でき、発熱量を抑え、プロセッサの安定動作を助け、高信頼性を実現するとともに、消費電力量を抑えることで環境的に優れるセカンドキャッシュ駆動制御回路、セカンドキャッシュ、ＲＡＭ、及びセカンドキャッシュ駆動制御方法を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について図面を参照しつつ説明する。
【００２５】
図１は本発明の実施の形態において適用されるプロセッサチップの概略構成図である。このプロセッサは、演算制御ユニットＩＵと、演算実行ユニットＥＵと、記憶制御ユニットＳＵと、セカンドキャッシュ制御部（ユニット）ＳＸと、ＬＢＳ−ＴＡＧ部（ファーストキャッシュタグ部）ＯＰ−ＴＡＧ／ＩＦ−ＴＡＧと、ＬＢＳ−ＤＡＴＡ部（ファーストキャッシュデータ部）ＯＰ−ＬＢＳ／ＩＦ−ＬＢＳと、セカンドキャッシュ−ＴＡＧ部ＸＲ−ＴＡＧと、セカンドキャッシュ−ＤＡＴＡ部ＸＲとを備えている。
【００２６】
セカンドキャッシュの構造は、図６に示したものと同じであり、ワード（Ｗｏｒｄ０〜７）までの８つのワードブロックのそれぞれに、ＷＡＹ０〜３、ＢＡＮＫ０〜３の組み合わせからなる１６個のＲＡＭ（パイプラインＲＡＭ）を備えている。容量は４ＭＢであり、４ＢＡＮＫ、４ＷＡＹから成り、４Ｋ−ＲＡＭが１２８個で構成される。
【００２７】
なお、ＢＡＮＫは、セカンドキャッシュをアクセスするアドレスのうち、ＡＤＲＳ＜１９：１８＞によって示される。本実施の形態においては、セカンドキャッシュはプロセッサチップの約半分の面積を占めている。プロセッサからのアクセス要求は、制御ユニットを通して送られ、ＲｅａＤ要求（ＲＤ＿ＭＯＤＥ）、ＷｒｉＴｅ要求（ＷＴ＿ＭＯＤＥ）、ＭｏＤｉｆｙ要求（ＭＤ＿ＭＯＤＥ）の３種類がある。
【００２８】
図２は、セカンドキャッシュを構成する一つのＲＡＭの構成を示したブロック図である。このＲＡＭ３Ａは、データを記憶するためのメモリセルアレイ３０と、各種の外部データを入力させるためのラッチ群（第１ラッチ群）３１〜３４と、ラッチ群３１〜３４から得られるデータをメモリセルアレイ３０に与えるためにセットする（第１ラッチ群から得られるデータに基づいて所定のタイミングでメモリセルアレイ３０にアクセスするための）セット用ラッチ群（第２ラッチ群）４１〜４４と、ラッチ群３１〜３４とセット用ラッチ群４１〜４４の間、及びセット用ラッチ群４１〜４４とメモリセルアレイ３０との間の少なくともいずれか一方において、外部からの指示信号に基づいて、これらの間を電気信号的に遮断することにより、ＲＡＭマクロ内部にて（その本質的）動作の停止を制御する電気信号遮断手段としてのスイッチング素子５１，５２とから構成されている。なお、セット用ラッチ群４１〜４４は、パイプラインに同期して動作可能なＲＡＭであり、パイプライン動作タイミングを調整してメモリセルアレイにアクセス（リード／ライト）することができる。
【００２９】
そして、上述の指示信号を外部よりＲＡＭ内に取り入れる（入力させる）ためのチップイネーブル端子５３を備えている。なお、各ラッチ３１〜３３はそれぞれアドレス（ＡＤＲＳ）、ライトイネーブル（ＷＥ）、ライトデータ（ＷＤ）をスキャンラッチする。また、クロック（ＣＬＯＣＫ）がクロック入力端子６１に与えられる。またメモリセルアレイ３０から読み出されたデータはラッチ３５を介してＲＡＭ外部に出力される。
実施の形態１．
図３は本発明の実施の形態１を示すブロック図である。
【００３０】
実施の形態１は、リクエストの種類としてＲＤ＿ＭＯＤＥが要求された場合について説明する。図３に示されるセカンドキャッシュ駆動制御回路６０は、セカンドキャッシュ制御部（ユニットＳＸ）１Ａと、セカンドキャッシュ制御部１Ａからの制御信号に基づいてチップイネーブル信号の供給制御を行うチップイネーブル制御部６１を備える。
【００３１】
ここで、セカンドキャッシュ制御部１Ａは、セカンドキャッシュに対するアクセス要求を受付け、該アクセス要求の種類およびアドレスの情報に基づいて、前記複数のブロックから構成されるＲＡＭのうち、動作不要となる（アクセス不要である）ＲＡＭを集合的に判断し、そのブロックに該当するＢＡＮＫ値とリクエストをチップイネーブル制御部６１に出力する本発明の判断手段を構成している。
【００３２】
また、チップイネーブル制御部６１は、セカンドキャッシュ制御部１Ａから出力されたリクエストとＢＡＮＫ値により判断された所定のＲＡＭ集合に動作停止指示に係る信号であるチップイネーブル信号（不許可信号）を出力し、本発明の動作停止指示出力手段を構成している。
【００３３】
以下、実施の形態１の動作について、図３に従って説明する。本例では、要求リクエストがセカンドキャッシュに対するリード要求であり、セカンドキャッシュ制御部１Ａは、リクエスト信号としてＲＤ＿ＭＯＤＥ信号をチップイネーブル制御部６１に出力すると共に、リクエストアドレスとしてＢＡＮＫ値（例えば「０」）をチップイネーブル制御部６１に出力する。
【００３４】
これを受けて、チップイネーブル制御部６１では、ＲＤ＿ＭＯＤＥに対して定められているＷＡＹを決定し（ここでは全ＷＡＹ０〜３：ＲＤ＿ＭＯＤＥに対してセカンドキャッシュ制御部はタイミング的にＷＡＹを指定できないため全ＷＡＹを対象とする）、ＷＡＹ０〜３におけるＢＡＮＫ０のＲＡＭのみを動作させると共にそれ以外のＲＡＭの動作停止を行わせるべく、ＷＡＹ０〜３におけるＢＡＮＫ１，２，３のＲＡＭに対して動作停止指示信号ＳＭを出力する。
【００３５】
この動作停止指示信号ＳＭを受けたＲＡＭにおいては、それらのセット用ラッチ群４１〜４４とメモリセルアレイ３０との間のスイッチング素子５２が駆動されて駆動が停止される。
【００３６】
実施の形態１によれば、高速化を図ることができるパイプラインＲＡＭにおいて、動作するＲＡＭの個数を３２個（４ＷＡＹ×１ＢＡＮＫ×８Ｗｏｒｄ ＝３２個）とすることができ、高速化を図りつつ消費電力を小さく抑えることが可能となる。
実施の形態２．
実施の形態４は、リクエストの種類としてＷＴ＿ＭＯＤＥ又はＭＤ＿ＭＯＤＥの場合について説明する。
【００３７】
図４は実施の形態２を示すブロック図であり、基本構成は図３と同じであり、ここでの説明を省略する。
【００３８】
以下、実施の形態２の動作について図４に従って説明する。本例では、アクセス要求がセカンドキャッシュに対するライト要求又はモディファイ要求であり、セカンドキャッシュ制御部１Ａは、リクエスト信号としてＷＴ＿ＭＯＤＥ信号又はＭＤ＿ＭＯＤＥ信号をチップイネーブル制御部６１に出力すると共に、これらリクエストアドレスをタグ部（ＸＲ−ＴＡＧ）より判断し、その判断結果（ここでは、一例としてＢＡＮＫ３及びＷＡＹ０）をチップイネーブル制御部６１に出力する。
【００３９】
これを受けて、チップイネーブル制御部６１では、ＷＡＹ０におけるＢＡＮＫ３のみのＲＡＭを駆動し、その他のＲＡＭの駆動を停止すべく動作停止指示信号ＳＭを出力する。
【００４０】
この動作停止指示信号ＳＭを受けてＲＡＭではラッチ群３１〜３４とセット用ラッチ群４１〜４４との間に設けられたスイッチング素子５１が動作し、これらのＲＡＭの駆動が停止される。
【００４１】
実施の形態２によれば、高速化を図ることができるパイプラインＲＡＭにおいて、動作するＲＡＭの個数を８個（１ＷＡＹ×１ＢＡＮＫ×８Ｗｏｒｄ ＝８個）とすることができ、高速化を図りつつ従来技術と同様に消費電力を小さく抑えることが可能となる。
実施の形態３．
実施の形態３は、複数のＲＡＭのうちの一部（一部の集合）についての使用を制限する場合に、該制限範囲を規定する制限情報に基づいて、使用されない一部のＲＡＭについて、そのクロックの入力制限を行うクロック入力制限制御部（クロック入力制限手段）を備える場合について説明する。
【００４２】
この実施の形態３は、例えば、セカンドキャッシュの容量が少ない下位グレードモデル用に機能設定した場合や、動作時にエラーが頻発するＷＡＹについては、一定回数のエラー検出後、動的にＷＡＹを縮退をさせる場合などについて考慮したものである。これらの静的／動的なデグラデーション情報の設定信号は、タイミング的にクロック印加を抑えることが可能なので、使用しないＷＡＹに相当するＲＡＭへのクロック印加を抑えることで不要な消費電力を抑えることができる。
【００４３】
図５は実施の形態３を示すブロック図であり、ＲＡＭを駆動するクロックマクロにクロックイネーブル端子を７０備え、そのクロックイネーブル端子７０に使用制限を行うイネーブル不許可信号（−ＥＮ）を入力している。イネーブル不許可信号（−ＥＮ）はクロック入力制限制御部８０により形成される。クロック入力制限制御部８０は使用制限に係るＲＡＭのＷＡＹの値が例えばセカンドキャッシュ制御部１Ａから入力される。
【００４４】
なお、イネーブル不許可信号（−ＥＮ）が入力されクロック制限されるＲＡＭについては、セカンドキャッシュ駆動制御部６０の駆動停止指示とは関係なく、そのＲＡＭの動作は停止される。
（付記１）  プロセッサに内蔵され、複数のＲＡＭにより構成されるセカンドキャッシュを駆動制御するセカンドキャッシュ駆動制御回路であって、
セカンドキャッシュに対するアクセス要求を受付け、該アクセス要求の種類およびアドレスの少なくとも一方の情報に基づいて、前記複数のＲＡＭのうち、動作不要となるＲＡＭを判断する判断手段と、
前記判断手段により判断されたＲＡＭに対してマクロ内部動作停止指示を出力する動作停止指示出力手段と、
を備えるセカンドキャッシュ駆動制御回路。
（付記２）  付記１に記載のセカンドキャッシュ駆動制御回路において、
前記判断手段は、前記アクセス要求に基づいて、ＷＡＹとＢＡＮＫの組み合わせによって、前記動作不要となるＲＡＭを判断することを特徴とするセカンドキャッシュ駆動制御回路。
（付記３）  付記１又は付記２に記載のセカンドキャッシュ駆動制御回路において、
前記アクセス要求の種類には、リード、ライト、モディファイを含んでいることを特徴とするセカンドキャッシュ駆動制御回路。
（付記４）  プロセッサに内蔵され、複数のＲＡＭにより構成されるセカンドキャッシュであって、
セカンドキャッシュに対するアクセス要求を受付け、該アクセス要求の種類およびアドレスの少なくとも一方の情報に基づいて、前記複数のＲＡＭのうち、動作不要となるＲＡＭを判断する判断手段と、
前記判断手段により判断されたＲＡＭに対してマクロ内部動作停止指示を出力する動作停止指示出力手段と、
各ＲＡＭ内に設けられ、前記動作停止指示出力手段からのマクロ内部動作停止指示を受けて、該ＲＡＭの動作停止を行わせる動作停止手段と、
を備えるセカンドキャッシュ。
（付記５）  付記４に記載のセカンドキャッシュにおいて、
前記ＲＡＭは、メモリセルアレイと、各種の外部データをＲＡＭ内に入力させるための第１ラッチ群と、前記第１ラッチ群から得られるデータに基づいて所定のタイミングで前記メモリセルアレイにアクセスするための第２ラッチ群とを備え、
前記動作停止手段は、アクセス要求の種類に応じて、前記第１ラッチ群と前記第２ラッチ群の間を電気信号的に遮断し、又は、前記データラッチ群と前記メモリセルアレイとの間を電気信号的に遮断することを特徴とするセカンドキャッシュ。
（付記６）  付記４又は付記５に記載のセカンドキャッシュにおいて、
複数のＲＡＭのうちの一部についての使用を制限する場合に、該制限範囲を規定する制限情報に基づいて、前記一部のＲＡＭについて、そのクロックの入力制限を行うクロック入力制限手段を備えていることを特徴とするセカンドキャッシュ。
（付記７）  付記４乃至付記６のいずれかに記載のセカンドキャッシュにおいて、
前記ＲＡＭはパイプラインＲＡＭによって構成されていることを特徴とするセカンドキャッシュ。
（付記８）  データを記憶するためのメモリセルアレイと、
各種の外部データを入力させるための第１ラッチ群と、
前記第１ラッチ群から得られるデータに基づいて所定のタイミングで前記メモリセルアレイにアクセスするための第２ラッチ群と、
外部からのマクロ内部動作停止指示を受け、少なくとも前記メモリセルアレイを含む所定範囲の動作を停止させる動作停止手段と、
を備えるＲＡＭ。
（付記９）  付記８に記載のＲＡＭにおいて、
前記動作停止手段は、前記第１ラッチ群と前記第２ラッチ群の間、及び前記第２ラッチ群と前記メモリセルアレイとの間の少なくともいずれか一方において、外部からの指示信号に基づいて、これらの間を電気信号的に遮断することを特徴とするＲＡＭ。
（付記１０）  付記８又は付記９に記載のＲＡＭにおいて、
前記外部からの指示信号を入力させるためのチップイネーブル端子を備えていることを特徴とするＲＡＭ。
（付記１１）  付記８乃至付記１０のいずれかに記載のＲＡＭにおいて、
前記ＲＡＭはパイプラインＲＡＭであることを特徴とするＲＡＭ。
（付記１２）
プロセッサに内蔵され、複数のＲＡＭにより構成されるセカンドキャッシュを駆動制御するセカンドキャッシュ駆動制御方法であって、
セカンドキャッシュに対するアクセス要求を受付け、該アクセス要求の種類およびアドレスの少なくとも一方の情報に基づいて、前記複数のＲＡＭのうち、動作不要となるＲＡＭを判断する判断ステップと、
前記判断手段により判断された前記ＲＡＭのマクロ内部動作停止指示を出力する動作停止指示出力ステップと
を備えているセカンドキャッシュ駆動制御方法。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態におけるプロセッサを示す図である。
【図２】本発明の実施の形態におけるＲＡＭの構成を示すブロック図である。
【図３】本発明の実施の形態１を示すブロック図である。
【図４】本発明の実施の形態２を示すブロック図である。
【図５】本発明の実施の形態３を示すブロック図である。
【図６】セカンドキャッシュの構成を示すブロック図である。
【図７】従来技術の動作を示すタイムチャートである。
【図８】従来技術を示すブロック図である。
【符号の説明】
【００４６】
ＩＵ  演算制御ユニット、ＥＵ  演算実行ユニット、ＳＵ  記憶制御ユニット、１，１Ａ，ＳＸ  セカンドキャッシュ制御部（ユニット）、ＯＰ−ＴＡＧ，ＩＦ−ＴＡＧ  ファーストキャッシュタグ部、ＯＰ−ＬＢＳ，ＩＦ−ＬＢＳ  ファーストキャッシュデータ部、ＸＲ−ＴＡＧ  セカンドキャッシュタグ部、ＸＲ  セカンドキャッシュデータ部、３  ＲＡＭ、３０  メモリセルアレイ、３１〜３４  ラッチ群、４１〜４４  セット用ラッチ群、５１，５２  スイッチング素子（動作停止手段）、５３  チップイネーブル端子、６０  セカンドキャッシュ駆動制御回路、６１  チップイネーブル制御部、７０  クロックイネーブル端子、８０  クロック入力制限制御部（クロック入力制限手段）。
【図１】
2006040089.tif 000003
【図２】
2006040089.tif 000004
【図３】
2006040089.tif 000005
【図４】
2006040089.tif 000006
【図５】
2006040089.tif 000007
【図６】
2006040089.tif 000008
【図７】
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【図８】
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