(57)【要約】【課題】  複数の選択ゲートを容易に接続することが困難であった。【解決手段】  半導体基板上に形成された複数のセルトランジスタＣＴＲと、半導体基板上に形成された複数の選択ゲートＳＧと、複数のセルトランジスタ相互間及び選択ゲート相互間に形成された素子分離領域ＳＴＩとを具備し、セルトランジスタは、半導体基板上にゲート絶縁膜を介して形成された浮遊ゲートＦＧと、浮遊ゲートの両側壁に対応した半導体基板内に形成されたソース／ドレイン領域ＳＤと、浮遊ゲートの側壁に形成されたゲート間絶縁膜ＩＧＩと、ゲート間絶縁膜を介して浮遊ゲートの側壁に形成された制御ゲートＣＧとを有し、複数の選択ゲートＳＧのそれぞれは、ゲート絶縁膜上に形成され、選択ゲートＳＧに埋め込まれた導電部材ＣＭにより互いに接続されている。【選択図】      図１
2006093230.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上で行方向、列方向に配置された複数の第１のセルトランジスタと、
前記半導体基板上に形成され、行方向に配置された前記第１のセルトランジスタを選択する複数の第１の選択ゲートと、
列方向に配置された前記第１の選択ゲート及び前記第１のセルトランジスタに隣接して配置され、列方向に配置された前記第１の選択ゲート及び前記第１のセルトランジスタ同士を分離する素子分離領域と、
前記複数の第１のセルトランジスタのそれぞれは、前記半導体基板上にゲート絶縁膜を介して形成された浮遊ゲートと、
前記浮遊ゲートの列方向両側壁に対応した前記半導体基板内に形成されたソース／ドレイン領域と、
前記浮遊ゲートの側壁に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜を介して前記浮遊ゲートの列方向側壁に形成された制御ゲートとを有し、
前記複数の第１の選択ゲートのそれぞれは、前記ゲート絶縁膜上に形成され、上面に絶縁膜で形成されたマスク層と前記マスク層に形成された溝と前記溝内に埋め込まれた導電部材を有し、前記導電部材により互いに接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記導電部材の底部は、前記マスク層の底部と、前記ゲート絶縁膜の間に位置することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記導電部材の一端部は、前記素子分離領域の表面領域に位置し、前記素子分離領域上において、前記導電部材の一端部に接続されるコンタクトをさらに具備することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記複数の第１の選択ゲートに隣接し、前記第１のセルトランジスタと反対側に配置された複数の第２の選択ゲートと、前記第２の選択ゲートに対して前記第１の選択ゲートと反対側に配置された複数の第２のセルトランジスタを有し、前記第１、第２の選択ゲートの幅の差は、前記第１の選択ゲートに隣接する前記第１のセルトランジスタの制御ゲートと前記第２の選択ゲートに隣接する前記第２のセルトランジスタの制御ゲートの幅の差より小さいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記第１、第２の選択ゲートの間の領域に埋め込まれる第１の絶縁材料と、前記第１、第２の選択ゲートとそれぞれ隣接する第１、第２のセルトランジスタの制御ゲートとの間の領域にそれぞれ埋め込まれる第２の絶縁材料は異なることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば浮遊ゲートを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
一般に、ＮＡＮＤ型不揮発性半導体記憶装置は、複数のＥＥＰＲＯＭセルからなるセルトランジスタがソース／ドレイン領域を共有して直列接続されている。各セルトランジスタは、浮遊ゲートと、この浮遊ゲートにゲート間絶縁膜を介して積層された制御ゲートを有する積層ゲート構成とされている。浮遊ゲートは隣接するセル間で切断され、電気的に絶縁されている。制御ゲートは、複数のセルトランジスタで共有されてワード線を形成している。直列接続された複数のセルトランジスタはＮＡＮＤセルを構成している。このＮＡＮＤセルの両端部には選択ゲートがそれぞれ接続されている。ＮＡＮＤセルの一端部は選択ゲートを介してビット線に接続され、他端部は選択ゲートを介してソース線に接続される。浮遊ゲートへの電子の注入は、制御ゲートに高い書き込み電位を与え、基板をグランドに接地することにより行われる。
【０００３】
セルトランジスタの微細化に伴い隣接セル間及び浮遊ゲートと周辺構造との寄生容量が増大している。このため、セルトランジスタの書き込み電圧は、書き込み速度の高速化を図るために高電圧化する傾向にある。書き込み電圧の上昇は、制御ゲート間の絶縁耐圧の確保、及びワード線駆動回路の高耐圧化が必要である。このため、メモリ素子の高密度化／高速化にとって大きな問題となる。
【０００４】
そこで、浮遊ゲートや制御ゲートの構成を変えることにより、書き込み電圧を低電圧化する技術が考えられている。
【０００５】
例えば、ブースタプレートと浮遊ゲート間の容量を増大させ、低電圧で書き込み／消去／読み出し動作が可能なＮＡＮＤ型ＥＥＰＲＯＭが開発されている（例えば、特許文献１参照）。
【０００６】
また、浮遊ゲートと制御ゲートとのカップリング比を大きくし、書き込み電圧を低減させ、素子の微細化を図った不揮発性記憶素子が開発されている（例えば、特許文献２参照）。
【０００７】
さらに、制御ゲートの両側壁に浮遊ゲートを形成し、書き込み、消去、読出し特性を向上させたＭＯＳＦＥＴを記憶素子とする不揮発性半導体記憶装置が開発されている（例えば、特許文献３参照）。
【０００８】
また、浮遊ゲートに隣接してアシストゲートを配置したＡＧ−ＡＮＤメモリセルが開発されている（例えば、非特許文献１参照）。
【０００９】
ところで、浮遊ゲートと制御ゲートが積層された構造のセルトランジスタを用いたＮＡＮＤ型不揮発性半導体記憶装置において、選択ゲートはセルトランジスタと同様の構成とされており、浮遊ゲートとこの浮遊ゲートに電気的に接続された制御ゲートとを有している。このため、ワード線方向に配置された複数の選択ゲートは各制御ゲートを共通接続することにより、接続することが可能である。
【００１０】
しかし、制御ゲートの側壁に浮遊ゲートを形成するセル構成とする場合、ワード線方向に配置された複数の選択ゲートの間にはＳＴＩ（Shallow Trench Isolation）が形成されている。このため、ワード線方向に配置された複数の選択ゲートを接続することが困難であった。
【特許文献１】特開平１１−１４５４２９号公報
【特許文献２】特開２００２−２１７３１８号公報
【特許文献３】特開２００２−５０７０３号公報
【非特許文献１】2002 IEEE, 952-IEDM, 21.6.1, 10-MB/s Multi-Level Programming of Gb-Scale Flash Memory Enabled by New AG-AND Cell Technology
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、複数の選択ゲートを容易に接続することが可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００１２】
本発明の不揮発性半導体記憶装置の態様は、半導体基板上で行方向、列方向に配置された複数の第１のセルトランジスタと、前記半導体基板上に形成され、行方向に配置された前記第１のセルトランジスタを選択する複数の第１の選択ゲートと、列方向に配置された前記第１の選択ゲート及び前記第１のセルトランジスタに隣接して配置され、列方向に配置された前記第１の選択ゲート及び前記第１のセルトランジスタ同士を分離する素子分離領域と、前記複数の第１のセルトランジスタのそれぞれは、前記半導体基板上にゲート絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲートの列方向両側壁に対応した前記半導体基板内に形成されたソース／ドレイン領域と、前記浮遊ゲートの側壁に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜を介して前記浮遊ゲートの列方向側壁に形成された制御ゲートとを有し、前記複数の第１の選択ゲートのそれぞれは、前記ゲート絶縁膜上に形成され、上面に絶縁膜で形成されたマスク層と前記マスク層に形成された溝と前記溝内に埋め込まれた導電部材を有し、前記導電部材により互いに接続されていることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、複数の選択ゲートを容易に接続することが可能な不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照して説明する。
【００１５】
図１（ａ）は、第１の実施形態に係る不揮発性半導体記憶装置の平面図を示し、図１（ｂ）は、図１（ａ）のＡ−Ａ線に沿った断面図を示している。図１（ａ）（ｂ）において、半導体基板１１の上には、トンネル絶縁膜としてのゲート絶縁膜ＧＩが形成され、このゲート絶縁膜ＧＩの上に複数の浮遊ゲートＦＧが形成されている。これら浮遊ゲートＦＧの両側壁に対応する半導体基板１１内にソース／ドレイン領域ＳＤが形成されている。これらソース／ドレイン領域ＳＤは、隣接するもの同士が接続され、ＮＡＮＤセルが構成されている。浮遊ゲートＦＧの側壁及び浮遊ゲートＦＧ相互間のゲート絶縁膜ＧＩ上には、ゲート間絶縁膜ＩＧＩが形成されている。このゲート間絶縁膜ＩＧＩを介して浮遊ゲートＦＧの両側壁に制御ゲートＣＧが形成されている。これら浮遊ゲートＦＧとソース／ドレイン領域ＳＤ及び制御ゲートＣＧによりセルトランジスタＣＴＲが構成される。さらに、ＮＡＮＤセルの両端には選択トランジスタとしての選択ゲートＳＧが形成されている。図１（ａ）（ｂ）は、ＮＡＮＤセルの一端部に形成された選択ゲートＳＧのみを示している。この選択ゲートＳＧは、浮遊ゲートＦＧとほぼ同様の構成とされ、選択ゲートＳＧの両側壁に対応する半導体基板１１内にソース／ドレイン領域ＳＤが形成されている。このソース／ドレイン領域ＳＤの一方は、ＮＡＮＤセルのソース／ドレイン領域ＳＤに接続され、他方は、図示せぬビット線、又はソース線に接続される。ＮＡＮＤセル及び選択ゲートＳＧは、バリア膜ＢＦにより覆われている。
【００１６】
図１（ａ）に示すように、複数のＮＡＮＤセルと選択ゲートＳＧの相互間には、素子分離領域としてストライプ状のＳＴＩが形成されている。各制御ゲートＣＧは、後述するように、ＳＴＩ上を通過し、隣接する制御ゲート同士が接続されている。この制御ゲートＣＧはワード線を構成している。
【００１７】
また、ワード線方向に配置された各選択ゲートＳＧは、選択ゲート線を構成する導電部材ＣＭにより接続されている。この導電部材ＣＭは、図１（ｂ）に示すように、選択ゲートＳＧ及び図示せぬＳＴＩ内に形成された溝内に形成されている。この導電部材ＣＭの一端部には、コンタクトＣＴが接続されている。このコンタクトＣＴは、図１（ｃ）に示すように、平坦な表面を有するＳＴＩ上において、導電部材ＣＭに接続されている。
【００１８】
次に、図２乃至図１２を参照して上記構成の不揮発性半導体記憶装置の製造方法について説明する。図２（ａ）乃至図１２（ａ）は、図１（ａ）のＡ−Ａ線に沿った断面図であり、図２（ｂ）乃至図１２（ｂ）は、図１（ｂ）のＢ−Ｂ線に沿った断面図である。図２（ｃ）乃至図１２（ｃ）は、図１（ｂ）のＣ−Ｃ線に沿った断面図であり、図２（ｄ）乃至図１２（ｄ）は、図１（ｂ）のＤ−Ｄ線に沿った断面図である。
【００１９】
図２（ａ）乃至（ｄ）に示すように、例えばシリコンからなる半導体基板１１の上に、例えばシリコン酸化膜により構成されたゲート絶縁膜１２（ＧＩ）が形成される。このゲート絶縁膜１２の上に浮遊ゲートＦＧの材料として、例えばポリシリコン層１３が形成される。このポリシリコン層１３の上にマスク層１４が形成される。このマスク層１４は、例えばシリコン窒化膜により形成される。マスク層１４は、後に実行されるＣＭＰ（Chemical Mechanical Polishing）において、ＳＴＩを構成する埋め込み材料との選択比が大きく、さらに、ドライドライエッングにおいて、制御ゲートの材料、例えばポリシリコンとの選択比が大きいことが望ましい。
【００２０】
次に、図３（ｂ）乃至（ｄ）に示すように、図示せぬマスクパターンを用いて前記マスク層１４、ポリシリコン層１３、ゲート絶縁膜１２、半導体基板１１がエッチングされ、素子分離用の複数の溝１５が形成される。
【００２１】
次いで、図４（ｂ）乃至（ｄ）に示すように、前記溝１５が例えばシリコン酸化膜からなる絶縁膜１６により埋め込まれ、この後、マスク層１４をストッパーとして絶縁膜１６が例えばＣＭＰにより平坦化される。このようにして、ＳＴＩが形成される。
【００２２】
この後、図５（ａ）（ｃ）に示すように、制御ゲートの形成領域に対応したマスク層１４、ポリシリコン層１３、ゲート絶縁膜１２及び制御ゲートに隣接するＳＴＩが例えばドライエッチングにより選択的に除去される。このようにして、図５（ａ）（ｃ）に示すように、制御ゲート及びワード線を形成するための溝１７が形成され、さらに、これら溝１７により規定された浮遊ゲートＦＧが形成される。すなわち、この溝１７はＳＴＩと直交方向に形成され、図５（ｃ）に示すように、溝１７内の領域において、ゲート絶縁膜１２上のポリシリコン層１３は除去され、ＳＴＩがゲート絶縁膜１２より若干突出する程度に除去される。
【００２３】
次に、図６（ａ）乃至（ｄ）に示すように、全面に例えば酸化膜、窒化膜、酸化膜が積層されたＯＮＯ膜からなるゲート間絶縁膜１８が形成される。このため、図６（ａ）に示すように、浮遊ゲートＦＧの側壁にゲート間絶縁膜が形成される。また、図６（ｃ）に示すように、ワード線が形成される溝１７の底部にもゲート間絶縁膜１８が形成される。次いで、浮遊ゲートＦＧの相互間以外の領域を図示せぬマスクパターンで覆い、図６（ａ）に示すように、浮遊ゲートＦＧの相互間に位置する半導体基板１１内に不純物イオンを注入し、ソース／ドレイン領域ＳＤを形成する。尚、不純物イオンの注入に際しては、マスクを使用しないで行なうことも可能である。
【００２４】
この後、図７（ａ）乃至（ｄ）に示すように、全面に例えばポリシリコン層１９が形成され、このポリシリコン層１９が前記マスク層１４をストッパーとして例えばＣＭＰあるいはドライエッチングにより平坦化される。このようにして、図７（ａ）に示すように、浮遊ゲートＦＧの側壁に制御ゲートＣＧが形成される。この制御ゲートは、図７（ｃ）に示すように、ＳＴＩ上において隣接するもの同士が接続され、ワード線を構成する。
【００２５】
続いて、図８（ａ）に示すように、ワード線方向に配置される複数の選択ゲート相互を接続する導電部材の形成位置を除いてマスクパターン２０が形成される。このマスクパターン２０をマスクとして選択ゲートの形成領域にあるマスク層１４とポリシリコン層１３及びＳＴＩがエッチングされ、溝２１が形成される。このようにして、図８（ｂ）に示すように、溝２１の底部において、ポリシリコン層１３とＳＴＩの表面が平坦化される。
【００２６】
次に、図９（ａ）（ｂ）に示すように、前記溝２１内に例えばポリシリコン層２２が形成される。このポリシリコン層２２は、例えばエッチングにより、マスク層１４の表面と同一の高さに平坦化され、前記導電部材ＣＭが形成される。この導電部材ＣＭの材料は、ポリシリコンに限定されるものではなく、例えばタングステンシリサイドのような低抵抗の材料であれば良い。尚、ポリシリコン層１３とポリシリコン層２２の相互間には、電気伝導可能な僅かな自然酸化膜が存在している。
【００２７】
この後、図１０（ａ）（ｂ）に示すように、選択ゲートＳＧの形成領域に、選択ゲートＳＧの幅を有するマスクパターン２３を形成する。このマスクパターン２３は、導電部材ＣＭを覆っている。
【００２８】
次いで、図１１（ａ）に示すように、マスクパターン２３をマスクとして、マスク層１４とポリシリコン層１３、ゲート絶縁膜１２をエッチングする。このようにして、選択ゲートＳＧが形成される。この後、選択ゲートＳＧをマスクとして、半導体基板１１内に不純物イオンを注入し、ソース／ドレイン領域ＳＤを形成する。このようにして、選択ゲートＳＧ及びソース／ドレイン領域ＳＤにより選択トランジスタが形成される。
【００２９】
図１２（ａ）乃至（ｄ）に示すように、マスクパターン２３を除去した後、全面にバリア膜２４が形成される。
【００３０】
上記第１の実施形態によれば、ワード線方向に配置された選択ゲートＳＧとＳＴＩに連続する溝２１を形成し、この溝２１内に導電部材ＣＭを形成することにより、複数の選択ゲートを接続している。このため、浮遊ゲートＦＧの側壁に制御ゲートＣＧが形成されたセル構造を有するＮＡＮＤ型不揮発性半導体記憶装置において、複数の選択ゲートＳＧを容易に接続することが可能である。
【００３１】
しかも、導電部材ＣＭの端部は、平坦なＳＴＩ上に位置している。このため、図１（ｃ）に示すように、ＳＴＩ上のバリア膜ＢＦが平坦であるため、図示せぬ絶縁膜にコンタクトＣＴ用の開口を形成する際、平坦なバリア膜ＢＦでエッチングを一旦選択的に止め、さらに、バリア膜ＢＦをエッチングすることにより、導電部材ＣＭとコンタクトＣＴとをほぼ同一平面で確実に接触させることが可能である。このため、選択ゲートＳＧの端部にコンタクトＣＴを接続するためのフリンジを形成する必要がない。したがって、微細なコンタクトを形成することが可能であり、チップ面積の増加を抑制できる効果を有している。
【００３２】
これに対して、図１３（ｂ）に示すように、浮遊ゲートと制御ゲートが積層されたセル構造の場合、バリア膜ＢＦがゲート電極Ｇの表面及び側面を覆っており、このバリア膜ＢＦはゲート電極Ｇの形状に従って形成されている。このため、ゲート電極Ｇに接続されるコンタクトＣＴを形成する場合において、図示せぬ絶縁膜に開口を形成するとき、エッチングをゲート電極Ｇの表面に位置するバリア膜ＢＦで選択的に止めることが困難である。したがって、マスクの合わせずれやコンタクト径が大きくなった場合、図１３（ｂ）に示すように、ゲート電極Ｇの外側がオーバーエッチングされ、小さなホールが形成されてしまう。この場合、その後、開口内に形成するバリアメタルの均一な形成が困難となり、小さいホールの部分には、バリアメタルが形成されないことも懸念される。このため、図１３（ａ）に示すように、大きなフリンジ３１を形成し、このフリンジ３１の部分においてコンタクトＣＴをとっていた。しかも、従来は、トランジスタが形成された領域の上方でコンタクトを形成しているため、ゲート酸化膜の耐圧を考慮する必要があった。これに対して、第１の実施形態の場合、トランジスタが形成されていないＳＴＩ上で選択ゲートに対してコンタクトを形成している。このため、ゲート酸化膜の耐圧を何等考慮する必要がなく、容易にコンタクトを形成することが可能である。
【００３３】
また、選択ゲートＳＧは、浮遊ゲートや制御ゲートとは、別の写真蝕刻工程を用いて形成している。このため、選択ゲートＳＧのサイズ及び位置を容易に設定できる利点を有している。
【００３４】
さらに、第１の実施形態は、図６、図１１に示すように、セルの拡散層の形成と選択ゲートの拡散層の形成とを分けている。このため、セルトランジスタと選択トランジスタに最適な特性を設定することが可能である。
【００３５】
尚、セルトランジスタのソース／ドレイン領域ＳＤは、ゲート間絶縁膜を形成した後に形成した。しかし、これに限定されるものではなく、図５に示す浮遊ゲートＦＧを形成した状態で、ソース／ドレイン領域ＳＤを形成することも可能である。
【００３６】
また、図１４に示すように、メモリセルアレイを構成するセルトランジスタ及び選択トランジスタは、例えばソース線ＳＲＣの中央Ｘに対して対称に形成されている。すなわち、ソース線ＳＲＣの両側に選択ゲートＳＧ１、ＳＧ２が形成され、選択ゲートＳＧ１、ＳＧ２のソース線と反対側にセルトランジスタが形成されている。選択ゲートＳＧ１、ＳＧ２の相互間領域ＣＢ、選択ゲートＳＧ１とセルトランジスタの相互間領域Ｓ１、及び選択ゲートＳＧ２とセルトランジスタの相互間領域Ｓ２は、図１０に示すように、１回の写真蝕刻処理によりエッチングされる。このエッチングにおいて、マスク合わせのずれが生じた場合、そのずれは、選択ゲートＳＧ１、ＳＧ２に隣接するセルトランジスタの制御ゲートの幅Ｌ１、Ｌ２として現れ、選択ゲートＳＧ１、ＳＧ２の幅Ｌ３、Ｌ４に影響ない。すなわち、前記幅Ｌ１、Ｌ２の差に比べて、幅Ｌ３、Ｌ４の幅の差は小さい。
【００３７】
また、選択ゲートＳＧ１、ＳＧ２の相互間領域ＣＢに埋め込まれる絶縁材料１５１と、選択ゲートＳＧ１とセルトランジスタの相互間領域Ｓ１、及び選択ゲートＳＧ２とセルトランジスタの相互間領域Ｓ２に埋め込まれる絶縁材料１５２は異なっている。例えば領域ＣＢに埋め込まれる絶縁材料１５１は、例えばＰやＢの不純物を含み、絶縁材料１５２より融点の低い材料が用いられている。
【００３８】
図１５（ａ）乃至（ｄ）は、第２の実施形態を示している。
【００３９】
上記第１の実施形態において、複数の選択ゲートＳＧを接続する導電部材ＣＭは選択ゲートＳＧの幅より狭く形成されていた。これに対して、第２の実施形態において、導電部材ＣＭの幅は、図１５（ｄ）に示すように、選択ゲートＳＧの幅と等しくされている。
【００４０】
図１５（ａ）乃至（ｄ）を参照して、第２の実施形態の製造方法について説明する。尚、制御ゲートを形成する工程までは第１の実施形態と同一であるため、説明は省略する。
【００４１】
図１５（ａ）に示すように、制御ゲートＣＧを形成後、導電部材を埋め込む溝を形成するためのマスクパターン４１が全面に形成される。このマスクパターン４１は、選択ゲートの幅より広い領域を露出する開口４１ａを有している。
【００４２】
図１５（ｂ）に示すように、マスクパターン４１をマスクとして、マスク層１４及びポリシリコン層１３がエッチングされ、溝４２が形成される。この溝４２の底部の位置は、マスク層１４の底面とゲート絶縁膜１２の間に設定されている。
【００４３】
次いで、図１５（ｃ）に示すように、導電部材ＣＭを構成する例えばポリシリコン層が溝４２に埋め込まれ、ドライエッチング又はＣＭＰを用いて平坦化される。この後、選択ゲートＳＧを形成するためのマスクパターン４３が全面に形成される。このマスクパターン４３は、前記溝４２の幅より狭く、選択ゲートＳＧの幅に対応し、選択ゲートＳＧを形成するためのパターン４３ａを有している。
【００４４】
図１５（ｄ）に示すように、マスクパターン４３ａをマスクとして、導電部材ＣＭ、ポリシリコン層１３、マスク層１４、ゲート絶縁膜１２がエッチングされ、ポリシリコン層１３と導電部材ＣＭとからなる選択ゲートＳＧが形成される。
【００４５】
上記第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。
【００４６】
さらに、第２の実施形態によれば、導電部材ＣＭの幅を選択ゲートＳＧと等しくしている。このため、導電部材ＣＭの抵抗値を第１の実施形態に比べて低下させることが可能であるため、選択ゲートＳＧの制御電圧を低電圧化できるとともに、選択ゲートの高速動作が可能となる。
【００４７】
しかも、導電部材ＣＭの幅が選択ゲートＳＧの幅より広く設定されているため、選択ゲートＳＧの形成位置、及び選択ゲートを形成するためのマスクずれに対するマージンに余裕ができる。このため、選択ゲートＳＧの製造が容易となる利点を有している。
【００４８】
尚、図１４に示すバリア膜２４の形成位置はこれに限定されるものではない。例えば、図１６に示すように、選択ゲートＳＧ１、ＳＧ２の対抗する側壁にバリア膜２４を形成し、選択ゲートＳＧ１、ＳＧ２のセルトランジスタ側の側面にバリア膜２４を形成しない構成とすることも可能である。この構成の場合、先ず、例えば選択ゲートＳＧ１とセルトランジスタの相互間領域Ｓ１、及び選択ゲートＳＧ２とセルトランジスタの相互間領域Ｓ２に絶縁材料１５２が形成される。この後、バリア膜２４が全面に形成される。次いで、選択ゲートＳＧ１と選択ゲートＳＧ２の相互間領域ＣＢに絶縁材料１５１が形成される。
【００４９】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００５０】
【図１】図１（ａ）は、本発明の第１の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線に沿った断面図、図１（ｃ）は、図１（ａ）のＥ−Ｅ線に沿った断面図。
【図２】図２（ａ）乃至（ｄ）は、第１の実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を示し、図２（ａ）は、図１（ａ）のＡ−Ａ線に沿った断面図、図２（ｂ）は、図１（ｂ）のＢ−Ｂ線に沿った断面図、図２（ｃ）は、図１（ｂ）のＣ−Ｃ線に沿った断面図、図２（ｄ）は、図１（ｂ）のＤ−Ｄ線に沿った断面図。
【図３】図３（ａ）乃至（ｄ）は、それぞれ図２（ａ）乃至（ｄ）に続く製造方法を示す断面図。
【図４】図４（ａ）乃至（ｄ）は、それぞれ図３（ａ）乃至（ｄ）に続く製造方法を示す断面図。
【図５】図５（ａ）乃至（ｄ）は、それぞれ図４（ａ）乃至（ｄ）に続く製造方法を示す断面図。
【図６】図６（ａ）乃至（ｄ）は、それぞれ図５（ａ）乃至（ｄ）に続く製造方法を示す断面図。
【図７】図７（ａ）乃至（ｄ）は、それぞれ図６（ａ）乃至（ｄ）に続く製造方法を示す断面図。
【図８】図８（ａ）乃至（ｄ）は、それぞれ図７（ａ）乃至（ｄ）に続く製造方法を示す断面図。
【図９】図９（ａ）乃至（ｄ）は、それぞれ図８（ａ）乃至（ｄ）に続く製造方法を示す断面図。
【図１０】図１０（ａ）乃至（ｄ）は、それぞれ図９（ａ）乃至（ｄ）に続く製造方法を示す断面図。
【図１１】図１１（ａ）乃至（ｄ）は、それぞれ図１０（ａ）乃至（ｄ）に続く製造方法を示す断面図。
【図１２】図１２（ａ）乃至（ｄ）は、それぞれ図１１（ａ）乃至（ｄ）に続く製造方法を示す断面図。
【図１３】図１３（ａ）は、従来のＮＡＮＤ型不揮発性半導体記憶装置を示す平面図、図１３（ｂ）は、ゲート電極とコンタクトの一例を示す断面図。
【図１４】図１２（ａ）に続く製造方法を示す断面図。
【図１５】図１５（ａ）乃至（ｄ）は、本発明の第２の実施形態の製造方法を示す断面図。
【図１６】図１４の変形例を示す断面図。
【符号の説明】
【００５１】
ＦＧ…浮遊ゲート、ＣＧ…制御ゲート、ＳＧ…選択ゲート、ＣＭ…導電部材、ＳＴＩ…素子分離領域、ＣＴ…コンタクト、ＢＦ…バリア膜、１１…半導体基板、１２、ＧＩ…ゲート絶縁膜、１３…ポリシリコン層、１４…マスク層、１５、１７、２１、４２…溝、１８、ＩＧＩ…ゲート間絶縁膜、１５１、１５２…絶縁材料。
【図１】
2006093230.tif 000003
【図２】
2006093230.tif 000004
【図３】
2006093230.tif 000005
【図４】
2006093230.tif 000006
【図５】
2006093230.tif 000007
【図６】
2006093230.tif 000008
【図７】
2006093230.tif 000009
【図８】
2006093230.tif 000010
【図９】
2006093230.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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