(57)【要約】【課題】  信号遮断時の出力端子間容量Ｃｏｆｆを低減し、且つオン抵抗Ｒｏｎを低減化したＳＯＩ構造の半導体装置及びそれを用いた光半導体リレー装置を実現する。【解決手段】  パワーＭＩＳＦＥＴ２０は、第１のシリコン基板１の表面上にＢＯＸ層（酸化膜層）２が形成され、このＢＯＸ層２の表面上にＮ＋ソース層７、Ｐ層６、低不純物濃度オフセット層５、Ｎ＋ドレイン層８が設けられている。このＰ層６上には、ゲート絶縁膜９を介して第１のゲート電極１０が設けられている。そして、第１のシリコン基板１の裏面には、Ｐ層６に対向してＢＯＸ層２をゲート絶縁膜とする第２のゲート電極１５が設けられている。【選択図】  図１
2006093684.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１主面上に設けられた酸化膜層と、
前記酸化膜層上に設けられた第１導電型の半導体層と、
前記第１導電型の半導体層の一端と接して前記酸化膜層上に設けられた前記第１導電型
の半導体層よりも低不純物濃度のオフセット層と、
前記第１導電型の半導体層の他端と接して前記酸化膜層上に設けられた、前記第１導電
型の半導体層よりも高不純物濃度の第２導電型のソース層と、
前記オフセット層と接して且つ前記第１導電型の半導体層と離間して前記酸化膜層上に
設けられた、前記第１導電型の半導体層よりも高不純物濃度の第２導電型のドレイン層と
、
前記第１導電型の半導体層上に設けられた第１のゲート絶縁膜と、
前記第１のゲート絶縁膜を介して前記第１導電型の半導体層上に設けられた第１のゲー
ト電極と、
前記半導体基板の第１主面とは反対側の第２主面上に前記酸化膜層及び当該半導体基板
を介して前記第１導電型の半導体層に対向して設けられた第２のゲート電極と
を具備することを特徴とする半導体装置。
【請求項２】
前記酸化膜層中に前記第１導電型の半導体層を介して前記第１のゲート絶縁膜に対向して
設けられた第２のゲート絶縁膜と、
前記酸化膜層中に前記第２のゲート絶縁膜を介して前記第１導電型の半導体層に対向し
て設けられた第３のゲート電極と
を具備することを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の第１主面上に設けられた酸化膜層と、
前記酸化膜層上に設けられた第１導電型の半導体層と、
前記第１導電型の半導体層の一端と接して且つ互いに隣接して前記酸化膜層上に繰り返
し設けられた第１導電型のオフセット層及び第２導電型のオフセット層と、
前記第１導電型の半導体層の他端と接して前記酸化膜層上に設けられた、前記第１導電
型の半導体層よりも高不純物濃度の第２導電型のソース層と、
前記第１導電型のオフセット層及び前記第２導電型のオフセット層と接して且つ前記第
１導電型の半導体層と離間して前記酸化膜層上に設けられた、前記第１導電型の半導体層
よりも高不純物濃度の第２導電型のドレイン層と、
前記第１導電型の半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第１導電型の半導体層上に設けられた第１のゲート電極
と、
前記半導体基板の第１主面とは反対側の第２主面上に前記酸化膜層及び当該半導体基板
を介して前記第１導電型の半導体層に対向して設けられた第２のゲート電極と
を具備することを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板の第１主面上に設けられた酸化膜層と、
前記酸化膜層上に設けられた第１導電型の半導体層と、
前記第１導電型の半導体層の一端と接して前記酸化膜層上に設けられた前記第１導電型
の半導体層よりも低不純物濃度のオフセット層と、
前記第１導電型の半導体層の他端と接して前記酸化膜層上に設けられた、前記第１導電
型の半導体層よりも高不純物濃度の第２導電型のソース層と、
前記第２導電型のソース層と隣接して且つ前記第１導電型の半導体層の他端と接して前
記酸化膜層上に設けられた、前記第１導電型の半導体層よりも高不純物濃度の第１導電型
のバックゲート層と、
前記オフセット層と接して且つ前記第１導電型の半導体層と離間して前記酸化膜層上に
設けられた、前記第１導電型の半導体層よりも高不純物濃度の第２導電型のドレイン層と
、
前記第１導電型の半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第１導電型の半導体層上に設けられた第１のゲート電極
と、
前記半導体基板の第１主面とは反対側の第２主面上に前記酸化膜層及び当該半導体基板
を介して前記第１導電型の半導体層に対向して設けられた第２のゲート電極と
を具備することを特徴とする半導体装置。
【請求項５】
リレー制御信号が入力される発光素子と、
前記発光素子の発光した光を受光して電圧を発生するフォトダイオードアレイと、
半導体基板と、前記半導体基板の第１主面上に設けられた酸化膜層と、前記酸化膜層上
に設けられた第１導電型の半導体層と、前記第１導電型の半導体層の一端と接して前記酸
化膜層上に設けられた前記第１導電型の半導体層よりも低不純物濃度のオフセット層と、
前記第１導電型の半導体層の他端と接して前記酸化膜層上に設けられた、前記第１導電型
の半導体層よりも高不純物濃度の第２導電型のソース層と、前記オフセット層と接して且
つ前記第１導電型の半導体層と離間して前記酸化膜層上に設けられた、前記第１導電型の
半導体層よりも高不純物濃度の第２導電型のドレイン層と、前記第１導電型の半導体層上
に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１導電型の半導体層上に
設けられた第１のゲート電極と、前記半導体基板の第１主面とは反対側の第２主面上に前
記酸化膜層及び当該半導体基板を介して前記第１導電型の半導体層に対向して設けられた
第２のゲート電極とを有し、前記フォトダイオードアレイによって発生された電圧が前記
第１のゲート電極及び前記第２のゲート電極に供給される半導体素子と
を具備することを特徴とする光半導体リレー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に半導体メモリテスタ等の高周波信号を伝送する回路
に用いられる光半導体リレー装置に適するＳＯＩ（silicon  on  insulator）構造のパワ
ーＭＩＳＦＥＴ（metal  insulator  semiconductor  field  effect  transistor）及び
それを用いた光半導体リレー装置に関する。
【背景技術】
【０００２】
近年、入力側に発光素子（ＬＥＤ）、出力側にフォトダイオードアレイ（ＰＶ）とパワ
ーＭＩＳＦＥＴを用いた光半導体リレー装置において、パワーＭＩＳＦＥＴは、半導体メ
モリテスタ等の高周波信号を伝送する回路に用いられる際、その信号処理の高速化、例え
ばＧＨｚ以上になるに伴い、信号遮断時の出力端子間容量Ｃｏｆｆ、及びオン抵抗Ｒｏｎ
の低減化を要求されている。
【０００３】
これまで、光半導体リレー装置に用いられるパワーＭＩＳＦＥＴには、ＳＯＩ構造のパ
ワーＭＩＳＦＥＴが用いられている（例えば、特許文献１参照。）。このようなパワーＭ
ＩＳＦＥＴでは、ゲートとドレイン間耐圧を維持しながら、信号遮断時の出力端子間容量
Ｃｏｆｆを低減し、且つオン抵抗Ｒｏｎを低減化して、光半導体リレー装置で要求されて
いる更なるＣＲ積（ＣｏｆｆｘＲｏｎ）の低減化を達成できないという問題点がある。
【特許文献１】特開平１１−７４５３９号公報（頁８、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、信号遮断時の出力端子間容量Ｃｏｆｆを低減し、且つオン抵抗Ｒｏｎを低減
化したＳＯＩ構造の半導体装置及びそれを用いた光半導体リレー装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一実施形態の半導体装置は、半導体基板と、前記半導体基板の第１主面上に設
けられた酸化膜層と、前記酸化膜層上に設けられた第１導電型の半導体層と、前記第１導
電型の半導体層の一端と接して前記酸化膜層上に設けられた前記第１導電型の半導体層よ
りも低不純物濃度のオフセット層と、前記第１導電型の半導体層の他端と接して前記酸化
膜層上に設けられた、前記第１導電型の半導体層よりも高不純物濃度の第２導電型のソー
ス層と、前記オフセット層と接して且つ前記第１導電型の半導体層と離間して前記酸化膜
層上に設けられた、前記第１導電型の半導体層よりも高不純物濃度の第２導電型のドレイ
ン層と、前記第１導電型の半導体層上に設けられた第１のゲート絶縁膜と、前記第１のゲ
ート絶縁膜を介して前記第１導電型の半導体層上に設けられた第１のゲート電極と、前記
半導体基板の第１主面とは反対側の第２主面上に前記酸化膜層及び当該半導体基板を介し
て前記第１導電型の半導体層に対向して設けられた第２のゲート電極とを具備することを
特徴とする。
【０００６】
また、本発明の一実施形態の半導体リレー装置は、リレー制御信号が入力される発光素
子と、前記発光素子の発光した光を受光して電圧を発生するフォトダイオードアレイと、
半導体基板と、前記半導体基板の第１主面上に設けられた酸化膜層と、前記酸化膜層上に
設けられた第１導電型の半導体層と、前記第１導電型の半導体層の一端と接して前記酸化
膜層上に設けられた前記第１導電型の半導体層よりも低不純物濃度のオフセット層と、前
記第１導電型の半導体層の他端と接して前記酸化膜層上に設けられた、前記第１導電型の
半導体層よりも高不純物濃度の第２導電型のソース層と、前記オフセット層と接して且つ
前記第１導電型の半導体層と離間して前記酸化膜層上に設けられた、前記第１導電型の半
導体層よりも高不純物濃度の第２導電型のドレイン層と、前記第１導電型の半導体層上に
設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１導電型の半導体層上に設
けられた第１のゲート電極と、前記半導体基板の第１主面とは反対側の第２主面上に前記
酸化膜層及び当該半導体基板を介して前記第１導電型の半導体層に対向して設けられた第
２のゲート電極とを有し、前記フォトダイオードアレイによって発生された電圧が前記第
１のゲート電極及び前記第２のゲート電極に供給される半導体素子とを具備することを特
徴とする。
【発明の効果】
【０００７】
本発明によれば、信号遮断時の出力端子間容量Ｃｏｆｆを低減し、且つオン抵抗Ｒｏｎ
を低減化したＳＯＩ構造の半導体装置及びそれを用いた光半導体リレー装置を提供するこ
とができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の実施形態について説明する。説明に際して全図にわたり
共通する部分には共通する参照符号を付す。
【０００９】
［第１の実施形態］
まず、本発明の第１の実施形態に係る半導体装置について、図面を参照して説明する。
本実施形態は、例えば光半導体リレー装置に適用されるＳＯＩ構造のパワーＭＩＳＦＥＴ
で、図１はパワーＭＩＳＦＥＴを示す断面図、図２はパワーＭＩＳＦＥＴを示す模式図で
ある。
【００１０】
図１に示すように、パワーＭＩＳＦＥＴ２０は、第１のシリコン基板１の第１主面（表
面）上にＢＯＸ層（埋め込み酸化膜層）２が形成され、ＢＯＸ層２の第１主面（表面）上
に第２のシリコン基板３が形成されたＳＯＩ基板４を有している。ここで、ＳＯＩ基板４
は、第１のシリコン基板１及び第２のシリコン基板３をシリコン酸化膜（シリコンを高温
酸化して形成）であるＢＯＸ層（埋め込み酸化膜層）２を介して貼り合わせて形成されて
いる。ここで、第１のシリコン基板１はＮ型の不純物を有しているが、Ｐ型の不純物を有
してもよい。
【００１１】
第２のシリコン基板３には、第２のシリコン基板３の第１主面（表面）からＢＯＸ層２
の第１主面と接するまで形成された低不純物濃度で高抵抗のＰ−オフセット層５、Ｐ層６
、Ｎ＋ソース層７、Ｎ＋ドレイン層８が設けられている。Ｐ層６は、一端がＰ−オフセッ
ト層５と接し、他端がＮ＋ソース層７と接している。Ｎ＋ドレイン層８は、Ｐ−オフセッ
ト層５と接している。そして、このＰ層６は、パワーＭＩＳＦＥＴ２０のベース層として
機能する。
【００１２】
ここで、このＰ−オフセット層５は、ソース・ドレイン間の耐圧を向上させ、ゲート・
ドレイン間容量（Ｃｇｄ）及びドレイン・ソース間容量（Ｃｓｄ）を小さくする役目をす
る。第２のシリコン基板３の厚さは、ゲート・ドレイン間容量（Ｃｇｄ）、ソース・ドレ
イン間容量（Ｃｓｄ）などの容量を低減するために、例えば、０．１μｍと薄くしている
。なお、信号遮断時の出力端子間容量（Ｃｏｆｆ）は、
Ｃｏｆｆ＝Ｃｇｄ＋Ｃｓｄ＋Ｃg2d・・・・・・・・・・式（１）
と表すことができ、Ｃｇｄ及びＣｓｄが大きな割合を占めている。
【００１３】
このＰ層６の第１主面（表面）上には、ゲート絶縁膜９を介して、少なくともＰ層６に
隣接するように、多結晶シリコンからなる第１のゲート電極１０がＮ＋ソース層７及びＮ
＋ドレイン層８の第１主面（表面）上の一部まで延在して設けられている。第１のゲート
電極１０を覆う絶縁膜１１に、コンタクト開口部１２ａがＮ＋ソース層７の一部を露出す
るように設けられ、コンタクト開口部１２ｂがＮ＋ドレイン層８の一部を露出するように
設けられている。ここで、ゲート絶縁膜９の厚さは、パワーＭＩＳＦＥＴの耐圧を維持す
るために、例えば、メモリデバイスやロジック回路などのデジタル半導体集積回路に用い
られるゲート絶縁膜よりも厚く形成されている。
【００１４】
この露出されたＮ＋ソース層７にソース電極１３が形成され、露出されたＮ＋ドレイン
層８にドレイン電極１４が形成されている。そして、第１のシリコン基板１の第２主面（
裏面）には、ＢＯＸ層２をゲート絶縁膜とする第２のゲート電極１５が設けられている。
【００１５】
図２に示すように、パワーＭＩＳＦＥＴ２０は、第１のゲート電極１０に電圧が印加さ
れた時に発生する第２のシリコン基板３の第１主面（表面）部分の第１のチャネル部１６
と、第２のゲート電極１５に電圧が印加された時に発生する第２のシリコン基板３の第２
主面（裏面）部分の第２のチャネル部１７とを有する。
【００１６】
ここで、ＢＯＸ層２の膜厚は、ゲート絶縁膜９の膜厚よりも厚く、例えば、ゲート絶縁
膜９の膜厚が０．１４μｍに対してＢＯＸ層２の膜厚が３μｍと１桁以上厚く形成されて
いる。このため、第２のゲート電極１５及びドレイン電極１４に（＋）の電圧を印加した
時のパワーＭＩＳＦＥＴ２０の閾値電圧（第２のチャネル部１７が導通状態、即ちオン）
Ｖｔｈ２は、第１のゲート電極１０及びドレイン電極１４に（＋）の電圧を印加した時の
パワーＭＩＳＦＥＴ２０の閾値電圧（第１のチャネル部１６がオン）Ｖｔｈ１よりも大き
く、例えば、４倍以上になる。
【００１７】
第１のゲート電極１０、第２のゲート電極１５、及びドレイン電極１４に（＋）の電圧
を印加した時のパワーＭＩＳＦＥＴ２０の閾値電圧（第１のチャネル部１６及び第２のチ
ャネル部１７がオン）Ｖｔｈ３は、
Ｖｔｈ３＜Ｖｔｈ１＜Ｖｔｈ２・・・・・・・・・・式（２）
と表すことができ、Ｖｔｈ１よりも低くすることができる。
【００１８】
ここで、ＢＯＸ層２の膜厚はゲート絶縁膜９の膜厚よりも１桁以上厚いので、第２のゲ
ート電極１５に（＋）の電圧を印加した場合でのゲート・ドレイン間容量（Ｃｇｄ）、ソ
ース・ドレイン間容量（Ｃｓｄ）などの容量の増加を抑制することができる。なお、第２
のチャネル部１７部の界面準位、移動度などが劣化すると第２のゲート電極１５をゲート
電極とするパワーＭＩＳＦＥＴ２０の特性が劣化する。このため、第２のチャネル部１７
部の結晶性を第１のチャネル部１６部と同等にするのが好ましい。
【００１９】
次に、パワーＭＩＳＦＥＴの特性について図３を参照して説明する。図３はパワーＭＩ
ＳＦＥＴのオン抵抗を示す特性図である。ここで、従来は第１のゲート電極及びドレイン
電極に（＋）の電圧を印加した場合の特性で、本実施形態は第１のゲート電極、第２のゲ
ート電極、及びドレイン電極に（＋）の電圧を印加した場合の特性である。
【００２０】
図３に示すように、従来では、パワーＭＩＳＦＥＴのオン抵抗（Ｒｏｎ）が大きい。一
方、本実施形態では、第１のゲート電極１０と第２のゲート電極１５に同一の（＋）の電
圧を印加し、ドレイン電極１４に（＋）の電圧を印加している。このため、第１のチャネ
ル部１６及び第１のチャネル部１６が同時にオンするのでパワーＭＩＳＦＥＴ２０のオン
抵抗（Ｒｏｎ）を従来よりも低減することができる。
【００２１】
上述したように、本実施形態の半導体装置では、ドレイン側にソース・ドレイン間の耐
圧を向上させる為の、低い不純物濃度で高抵抗のオフセット層５が設けられている。この
低い不純物濃度で高抵抗のオフセット層５は、ゲート及びドレインの印加電圧がゼロＶの
熱平衡状態で空乏化するように設計された微細ピッチのスーパージャンクション構造で置
き換えることも可能である。Ｐ層６上にゲート絶縁膜９を介して形成された第１のゲート
電極１０と、第１のシリコン基板１の第２主面（裏面）にＢＯＸ層２をゲート絶縁膜とす
る第２のゲート電極１５とを有するパワーＭＩＳＦＥＴ２０が設けられている。そして、
第１のゲート電極１０と第２のゲート電極１５に（＋）の電圧が印加され、第１のチャネ
ル部１６及び第２のチャネル部１７がオンした時の閾値電圧を、第１のゲート電極１０に
（＋）が印加され、第１のチャネル部１６がオンした時の閾値電圧よりも小さくすること
ができる。したがって、信号遮断時の出力端子間容量Ｃｏｆｆを低減し、且つオン抵抗Ｒ
ｏｎを低減化したＳＯＩ構造のパワーＭＩＳＦＥＴが得られる。
【００２２】
なお、本実施形態では、Ｐ−オフセット層５を用いているが、図４に示されているよう
に、低不純物濃度で高抵抗のＮ−オフセット層を用いてもよい。また、本実施形態の変形
例として、図５に示されているように、Ｐ層６の下層のＢＯＸ層２に第１のゲート絶縁膜
９及び第１のゲート電極１０とほぼ同一形状の第３のゲート絶縁膜９０及び第３のゲート
電極１００を設けて、オン抵抗を更に低抵抗にすることができる。更に、第１のシリコン
基板１の第２主面（裏面）に第２のゲート電極１５を設けているが、パワーＭＩＳＦＥＴ
２０を樹脂封止半導体装置に樹脂封止する場合、第１のシリコン基板１の第２主面（裏面
）に第２のゲート電極を設けずに、半田材を介してリードに接続してこのリードに電圧を
印加させてもよい。更に、ゲートを絶縁膜にしたパワーＭＩＳＦＥＴ２０の代わりに、ゲ
ートをシリコン酸化膜にしたパワーＭＯＳＦＥＴであってもよい。
【００２３】
［第２の実施形態］
次に、本発明の第２の実施形態に係る半導体装置について、図面を参照して説明する。
図６は、パワーＭＩＳＦＥＴを示す平面図である。本実施形態では第１の実施形態のパワ
ーＭＩＳＦＥＴのソース部にＮ＋ソース層７とＰ＋バックゲート層２１、ドレイン部のオ
フセット部にスーパージャンクション構造の半導体層を設けている。
【００２４】
以下、本実施形態において、スーパージャンクション構造の半導体層以外の構成は第１
の実施形態と同様であり、第１の実施形態と同一構成部分には、同一符号を付してその部
分の説明は省略し、異なる部分のみ説明する。
【００２５】
図６に示すように、パワーＭＩＳＦＥＴ２０ａは、ドレイン部のゲート部と対向する部
分に設けられたオフセット部をスーパージャンクション構造にしている。ソース部には、
微細な幅を有するＮ＋ソース層７及びＰ＋バックゲート層２１がゲート部に対向して繰り
返し形成され、一方、オフセット部には微細な幅を有するＮ層２３及びＰ層２２がゲート
部に対向して繰り返し形成されている。Ｎ＋ソース層７とＰ＋バックゲート層２１の配列
は、図示の場合ではＮ＋ソース層７の幅がＰ＋バックゲート層２１の幅より広いが、設計
によっては等間隔であってもよい。また、Ｎ＋ソース層７の幅がＰ＋バックゲート層２１
の幅より狭い場合も可能である。Ｎ層２３とＰ層２２の配列についても同様である。
【００２６】
Ｐ＋バックゲート層２１は、Ｐベース層６とソース電極に電気的に接続し、Ｐベース層６
の電位を安定させるバックゲートとして働く。
【００２７】
スーパージャンクション構造を有するオフセット部は熱平衡状態のｐｎ接合に生じる空
乏層の幅に対して比べて、Ｎ層２３及びＰ層２２のストライプ幅を充分小さく設計してい
る。このため、パワーＭＩＳＦＥＴ２０ａのオフ時のドレイン・ソース間容量（Ｃｄｓ）
、及びドレイン・ゲート間容量（Ｃｇｄ）を第１の実施形態よりも小さくすることができ
る。そして、ゲートに（＋）の電圧が印加された場合、空乏化していたスーパージャンク
ション構造部分がゲート電圧で生じた電子で満たされて低抵抗化するので、パワーＭＩＳ
ＦＥＴ２０ａのオン抵抗Ｒｏｎが低減する。
【００２８】
次に、パワーＭＩＳＦＥＴの特性について図７を参照して説明する。図７はパワーＭＩ
ＳＦＥＴのオン抵抗を示す特性図である。ここで、従来は第１のゲート電極及びドレイン
電極に（＋）の電圧を印加した場合の特性で、本実施形態は第１のゲート電極、第２のゲ
ート電極、及びドレイン電極に（＋）の電圧を印加した場合の特性である。
【００２９】
図７に示すように、従来では、パワーＭＩＳＦＥＴのオン抵抗（Ｒｏｎ）が大きい。一
方、本実施形態では、第１のゲート電極１０と第２のゲート電極１５に同一の（＋）の電
圧を印加し、ドレイン電極１４に（＋）の電圧を印加している。このため、第１のチャネ
ル部１６及び第２のチャネル部１７が同時にオンするのでパワーＭＩＳＦＥＴ２０ａのオ
ン抵抗（Ｒｏｎ）を従来よりも低減することができる。更に、ゲートに（＋）の電圧が印
加された場合、空乏化していたスーパージャンクション構造部分がゲート電圧で生じた電
子で満たされて低抵抗化するので、破線で示す第１の実施形態よりもパワーＭＩＳＦＥＴ
２０ａのオン抵抗（Ｒｏｎ）を低減することができる。
【００３０】
上述したように、本実施形態の半導体装置では、熱平衡状態のｐｎ接合に生じる空乏層
の幅に比べてストライプ幅を充分小さくし、ゲート部と対向して繰り返し形成されたスー
パージャンクション構造の半導体層を有するオフセット部と、第１のゲート電極１０と、
第２のゲート電極１５とを有するパワーＭＩＳＦＥＴ２０ａが設けられている。そして、
第１のゲート電極１０と第２のゲート電極１５に（＋）の電圧が印加された時の閾値電圧
を、第１のゲート電極１０に（＋）を印加された時の閾値電圧よりも小さくすることがで
きる。したがって、第１の実施形態よりも信号遮断時の出力端子間容量Ｃｏｆｆを低減し
、且つオン抵抗Ｒｏｎを低減化したＳＯＩ構造のパワーＭＩＳＦＥＴが得られる。
【００３１】
［第３の実施形態］
次に、本発明の第３の実施形態に係る光半導体リレー装置について、図面を参照して説
明する。図８は、光半導体リレー装置の回路構成を示す図である。本実施形態では第１の
実施形態のＳＯＩ構造のパワーＭＩＳＦＥＴを用いている。
【００３２】
図８に示すように、光半導体リレー装置３０は、発光素子（ＬＥＤ）３１、フォトダイ
オードアレイ（ＰＶ）３２、制御回路３３、及びパワーＭＩＳＦＥＴ３５、３６を有し、
４ｐｉｎの樹脂封止パッケージに封止されている。
【００３３】
発光素子３１は、ＧａＡｓ赤外発光ダイオードからなり、入力端子ＩＮ１、ＩＮ２に接
続されている。入力端子ＩＮ１とＩＮ２の間にリレー制御信号が印加すると、発光素子３
１は発光する。この発光した光は発光素子３１に対向し、且つ離間して配置されたフォト
ダイオードアレイ３２により受光される。
【００３４】
フォトダイオードアレイ３２は、ｎ個のフォトダイオード３２ａ、３２ｂ、…、３２ｎ
が縦続接続されている。フォトダイオードアレイ３２は、発光素子３１から発光された光
を受光することにより、縦続接続されたｎ個のフォトダイオードの両端に各フォトダイオ
ード３２ａ、３２ｂ、…、３２ｎの起電力に対してｎ倍のＤＣ電圧を発生する。このＤＣ
電圧は、制御回路３３の入力側に供給される。
【００３５】
制御回路３３は、フォトダイオードアレイ３２から出力されたＤＣ電圧を制御回路の出
力信号ＯＰとして、パワーＭＩＳＦＥＴ３５の第１のゲート電極Ｇ１１、第２のゲート電
極Ｇ２１、及びパワーＭＩＳＦＥＴ３６の第１のゲート電極Ｇ１２、第２のゲート電極Ｇ
２２に送信する。また、この制御回路３３は、フォトダイオードアレイ３２から出力され
たＤＣ電圧が供給されなくなった場合、パワーＭＩＳＦＥＴ３５、３６に蓄積された電荷
を迅速に放電するための放電回路３４を備えている。
【００３６】
パワーＭＩＳＦＥＴ３５は、ソース電極Ｓ１及び基板電極Ｓｕｂ１が制御回路３３の低
電位側電源Ｖｓｓに接続され、ドレイン電極Ｄ１が出力端子ＯＵＴ１に接続されている。
パワーＭＩＳＦＥＴ３６は、ソース電極Ｓ２及び基板電極Ｓｕｂ２が制御回路３３の低電
位側電源Ｖｓｓに接続され、ドレイン電極Ｄ２が出力端子ＯＵＴ２に接続されている。
【００３７】
パワーＭＩＳＦＥＴ３５の第１のゲート電極Ｇ１１、第２のゲート電極Ｇ２１、及びパ
ワーＭＩＳＦＥＴ３６の第１のゲート電極Ｇ１２、第２のゲート電極Ｇ２２に制御回路の
出力信号ＯＰが入力されると、パワーＭＩＳＦＥＴ３５の第１のチャネル部１６、第２の
チャネル部１７、及びパワーＭＩＳＦＥＴ３６の第１のチャネル部１６、第２のチャネル
部１７がそれぞれオンして出力端子ＯＵＴ１、ＯＵＴ２が導通状態になり、光半導体リレ
ー装置３０はオンする。
【００３８】
入力端子ＩＮ１とＩＮ２の間にリレー制御信号が印加されなくなると、発光素子３１が
発光を停止し、フォトダイオードアレイ３２の両端のＤＣ電圧がゼロＶになる。このため
、制御回路の出力信号ＯＰはゼロＶとなりパワーＭＩＳＦＥＴ３５、３６はオフして出力
端子ＯＵＴ１、ＯＵＴ２が非導通状態になり、光半導体リレー装置３０はオフする。
【００３９】
上述したように、本実施形態の光半導体リレー装置では、信号遮断時の出力端子間容量
Ｃｏｆｆを低減し、且つオン抵抗Ｒｏｎを低減化したＳＯＩ構造のパワーＭＩＳＦＥＴを
用いることにより、オン状態における光半導体リレー装置の出力端子間の電気抵抗を小さ
くすることができる。
【００４０】
また、光半導体リレー装置のオフ状態において、ＭＩＳＦＥＴのソース・ドレイン間容
量（Ｃｓｄ）が小さいのでオン状態で蓄積された電荷量を減少することができる。したが
って、光半導体リレー装置のオン状態からオフ状態への切り替え時間を短縮することがで
きる。
【００４１】
［第４の実施形態］
次に、本発明の第４の実施形態に係る半導体装置について、図面を参照して説明する。
図９は、半導体装置を示す断面図である。本実施形態ではパワーＭＩＳＦＥＴとロジック
用のＭＩＳＦＥＴが同一のＳＯＩ基板上に設けられている。
【００４２】
以下、本実施形態において、第１の実施形態と同一構成部分には、同一符号を付してそ
の部分の説明は省略し、異なる部分のみ説明する。
【００４３】
図９に示すように、半導体装置６０は、第１のシリコン基板１の第１主面（表面）上に
選択的に設けられた埋め込みシリコン層３７を有するＢＯＸ層（埋め込み酸化膜層）２ａ
が形成され、ＢＯＸ層２の第１主面（表面）上に第２のシリコン基板３が形成されたＳＯ
Ｉ基板４ａを有している。ロジック部５３にはＮｃｈ  ＭＩＳＦＥＴ（第１のＭＩＳＦＥ
Ｔ）５１、Ｐｃｈ  ＭＩＳＦＥＴ（第２のＭＩＳＦＥＴ）５２が設けられ、パワーＭＩＳ
ＦＥＴ部５４にはパワーＭＩＳＦＥＴ２０ｂが設けられている。
【００４４】
ここで、埋め込みシリコン層３７はＢＯＸ層２ａ内部に設けられている。ＳＯＩ基板４
ａは、第１のシリコン基板１及び第２のシリコン基板３をシリコン酸化膜（シリコンを高
温酸化して形成）であるＢＯＸ層（埋め込み酸化膜層）２ａを介して貼り合わせて形成さ
れている。なお、埋め込みシリコン層３７はＮ型の不純物を有している。
【００４５】
第２のシリコン基板３には、Ｎｃｈ  ＭＩＳＦＥＴ５１、Ｐｃｈ  ＭＩＳＦＥＴ５２、
及びパワーＭＩＳＦＥＴ２０ｂをそれぞれ素子分離するための素子分離層１８がＢＯＸ層
２ａと接するように埋設されている。素子分離層１８の間には、第２のシリコン基板３の
第１主面（表面）からＢＯＸ層２ａの第１主面と接するまで形成されたＰ−オフセット層
５ａ、Ｐ層（第１の半導体層）６ａ、Ｐ層（第２の半導体層）６ｂ、Ｎ＋ソース層（第１
のソース層）７ａ、Ｎ＋ソース（第２のソース層）層７ｂ、Ｎ＋ドレイン層（第１のドレ
イン層）８ａ、Ｎ＋ドレイン層（第２のドレイン層）８ｂ、Ｎ層（第３の半導体層）３９
、Ｐ＋ソース（第３のソース層）層４１、Ｐ＋ドレイン層（第３のドレイン層）４２、及
びプラグ３８が設けられている。プラグ３８は、Ｎ＋多結晶シリコン膜からなり、埋め込
みシリコン層３７と接している。
【００４６】
パワーＭＩＳＦＥＴ２０ｂ部のＰ層６ａは、一端がＰ−オフセット層５ａと接し、他端
がＮ＋ソース層７ａと接している。Ｎ＋ドレイン層８ａは、Ｐ−オフセット層５ａと接し
ている。Ｎｃｈ  ＭＩＳＦＥＴ５１部のＰ層６ｂは、一端がＮ＋ソース層７ｂと接し、他
端がＮ＋ドレイン層８ｂと接している。Ｐｃｈ  ＭＩＳＦＥＴ５２部のＮ層３９は、一端
がＰ＋ソース層４１と接し、他端がＰ＋ドレイン層４２と接している。
【００４７】
ここで、第２のシリコン基板３の厚さは、ゲート・ドレイン間容量（Ｃｇｄ）、ソース
・ドレイン間容量（Ｃｓｄ）、ドレイン・基板間容量（Ｃｄｓｕｂ）などの容量を低減す
るために、例えば、０．１μｍと薄くしている。埋め込みシリコン層３７は、Ｐ−オフセ
ット層５ａ、Ｐ層６ａ、Ｎ＋ソース層７ａ、及びＮ＋ドレイン層８ａ直下の領域に埋設さ
れているが、Ｐ層６ａ、及び第２のチャネル部が形成できる最小限度のＰ−オフセット層
５ａとＮ＋ソース層７ａ直下の領域だけに設けてもよい。
【００４８】
パワーＭＩＳＦＥＴ２０ｂ部のＰ層６の第１主面（表面）上には、第１のゲート絶縁膜
９ａを介して、多結晶シリコンからなる第１のゲート電極１０ａが少なくともＰ層６に隣
接するように、Ｎ＋ソース層７ａ及びＮ＋ドレイン層８ａの第１主面（表面）上の一部ま
で延在して設けられている。Ｎｃｈ  ＭＩＳＦＥＴ５１部のＰ層６ｂの第１主面（表面）
上には、第２のゲート絶縁膜９ｂを介して、多結晶シリコンからなる第３のゲート電極１
０ｂが少なくともＰ層６ｂに隣接するように、Ｎ＋ソース層７ｂ及びＮ＋ドレイン層８ｂ
の第１主面（表面）上の一部まで延在して設けられている。
【００４９】
Ｐｃｈ  ＭＩＳＦＥＴ５２部のＮ層３９の第１主面（表面）上には、第２のゲート絶縁
膜９ｂを介して、多結晶シリコンからなる第４のゲート電極１０ｃが少なくともＮ層３９
に隣接するように、Ｐ＋ソース層４１及びＰ＋ドレイン層４２の第１主面（表面）上の一
部まで延在して設けられている。ここで、第１のゲート電極１０ａ、第３のゲート電極１
０ｂ、及び第４のゲート電極１０ｃは同一構造で、且つ同一工程で形成されている。
【００５０】
第１のゲート電極１０ａ、第３のゲート電極１０ｂ、及び第４のゲート電極１０ｃを覆
う絶縁膜１１に、コンタクト開口部がＮ＋ソース層７ａ、Ｎ＋ドレイン層８ａ、Ｎ＋ソー
ス層７ｂ、Ｎ＋ドレイン層８ｂ、Ｐ＋ソース層４１、Ｐ＋ドレイン層４２、及びプラグ３
８の一部を露出するようにそれぞれ設けられている。ここで、第１のゲート絶縁膜９ａの
厚さは、パワーＭＩＳＦＥＴの耐圧を維持するために、例えば、ロジック部５３に設けら
れたデジタル半導体集積回路に用いられる第２のゲート絶縁膜９ｂよりも厚く形成されて
いる。
【００５１】
この露出されたＮ＋ソース層７ａ上にソース電極１３ａが形成され、露出されたＮ＋ド
レイン層８ａ上にドレイン電極１４ａが形成され、露出されたＮ＋ソース層７ｂ上にソー
ス電極１３ｂが形成され、露出されたＮ＋ドレイン層８ｂ上にドレイン電極１４ｂが形成
されている。そして、露出されたＰ＋ソース層４１上にソース電極１３ｃが形成され、露
出されたＰ＋ドレイン層４２上にドレイン電極１４ｃが形成されている。また、露出され
たプラグ３８上に第２のゲート電極１５ａが形成されている。
【００５２】
上述したように、本実施形態の半導体装置では、第１のゲート電極１０ａ及び第２のゲ
ート電極１５ａを備え、信号遮断時の出力端子間容量Ｃｏｆｆを低減し、且つオン抵抗Ｒ
ｏｎを低減化したパワーＭＩＳＦＥＴ２０ｂを有するパワーＭＩＳＦＥＴ部５４と、低電
圧で動作するＮｃｈ  ＭＩＳＦＥＴ５１及びＰｃｈ  ＭＩＳＦＥＴ５２を備えるロジック
部がＳＯＩ基板４ａ上に形成されている。そして、第１のゲート電極１０ａ、第３のゲー
ト電極１０ｂ、及び第４のゲート電極１０ｃは同一構造で、且つ同一工程で製造され、素
子間は素子分離層１８で互いに離間されている。
【００５３】
したがって、低ＣＲ積（ＣｏｆｆｘＲｏｎ）で、且つ高速に動作するパワーＭＩＳＦＥ
Ｔと、低電圧及び低消費電力で、且つ高速動作するＭＩＳＦＥＴを同一チップ内で比較的
安価に実現することができる。
【００５４】
［第５の実施形態］
次に、本発明の第５の実施形態に係る半導体装置について、図１０乃至図１２を参照し
て説明する。図１０は半導体装置を示す断面図で、図１１はその半導体装置の動作説明図
、図１２は各部の配置を示す平面図ある。
【００５５】
本実施形態では、パワーＭＩＳＦＥＴ２０のソース部に、高い不純物濃度で低抵抗のＮ
＋層７に加えて、高い不純物濃度で低抵抗のＰ＋バックゲート層２１が設けられ、オフセ
ット部５は低い不純物濃度で高抵抗のＰ−層のみで構成されている。図１２は、その平面
図であり、Ｐ＋バックゲート層２１とＮ＋ソース層７の幅はほぼ等間隔で、Ｐ＋バックゲ
ート層２１の長さはＮ＋ソース層７より長く、Ｎ＋ソース層７を取り囲むように配列する
ことができる。その他の構成は、第１の実施形態の構成と同じである。バックゲート部２
１は、基板電位を一定にするため、所定の電圧に接続される。
【００５６】
いま、第１のゲート１０の電圧を増加していくと、図１１に示すように、オン状態でチャ
ンネル部１６及び１７がＰ層６からＰ−オフセット層５まで形成される。Ｐ−オフセット
層５では、電子が拡散によってＮ＋ドレイン部に至るので、このＰ−オフセット層５をＰ
−ドリフト層といってもよい。また、上述したように、Ｐ−オフセット層５は耐圧を向上
する機能もあるので、リサーフ層ということもできる。
【００５７】
［第６の実施形態］
次に、本発明の第６の実施形態に係る半導体装置について、図１３乃至図１５を参照し
て説明する。図１３は半導体装置を示す断面図で、図１４はその半導体装置の動作説明図
、図１５は各部の配置を示す平面図ある。
【００５８】
本実施形態では、パワーＭＩＳＦＥＴ２０のソース部に、高い不純物濃度で低抵抗のＮ
＋層７に加えて、高い不純物濃度で低抵抗のＰ＋バックゲート層２１が設けられ、オフセ
ット部５は低い不純物濃度で高抵抗のＮ−層のみで構成されている。図１５は、その平面
図であり、Ｐ＋バックゲート層２１とＮ＋ソース層７の幅はほぼ等間隔で、Ｐ＋バックゲ
ート層２１の長さはＮ＋ソース層７より長く、Ｎ＋ソース層７を取り囲むように配列する
ことができる。その他の構成は、第１の実施形態の構成と同じである。バックゲート部２
１は、基板電位を一定にするため、所定の電圧に接続される。
【００５９】
いま、第１のゲート１０の電圧を増加していくと、図１４に示すように、オン状態でチ
ャンネル部１６及び１７がＰ層６からＮ−オフセット層５まで形成される。Ｎ−オフセッ
ト層５では、電子が拡散によってＮ＋ドレイン部に至るので、このＮ−オフセット層５を
Ｎ−ドリフト層といってもよい。また、上述したように、Ｎ−オフセット層５は耐圧を向
上する機能もあるので、リサーフ層ということもできる。
【００６０】
上述した実施形態においては、第１のシリコン基板、ＢＯＸ層、及び第２のシリコン基
板から構成されるＳＯＩ基板を用いているが、第２のシリコン基板の代わりにＳｉＣ基板
などを用いることも可能である。
【００６１】
本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で、
種々、変更することが可能である。
【図面の簡単な説明】
【００６２】
【図１】第１の実施形態に係るパワーＭＩＳＦＥＴを示す断面図である。
【図２】第１の実施形態に係るパワーＭＩＳＦＥＴを示す模式図である。
【図３】第１の実施形態に係るパワーＭＩＳＦＥＴのオン抵抗を示す特性図である。
【図４】第１の実施形態の変形例に係るパワーＭＩＳＦＥＴを示す断面図である。
【図５】第１の実施形態の変形例に係るパワーＭＩＳＦＥＴを示す断面図である。
【図６】第２の実施形態に係るパワーＭＩＳＦＥＴを示す平面図である。
【図７】第２の実施形態に係るパワーＭＩＳＦＥＴのオン抵抗を示す特性図である。
【図８】第３の実施形態に係る光半導体リレー装置の回路構成を示す図である。
【図９】第４の実施形態に係る半導体装置を示す断面図である。
【図１０】第５の実施形態に係るパワーＭＩＳＦＥＴを示す断面図である。
【図１１】第５の実施形態に係るパワーＭＩＳＦＥＴの動作説明図である。
【図１２】第５の実施形態に係るパワーＭＩＳＦＥＴを示す平面図である。
【図１３】第６の実施形態に係るパワーＭＩＳＦＥＴを示す断面図である。
【図１４】第６の実施形態に係るパワーＭＩＳＦＥＴの動作説明図である。
【図１５】第６の実施形態に係るパワーＭＩＳＦＥＴを示す平面図である。
【符号の説明】
【００６３】
１…第１のシリコン基板、
２…ＢＯＸ層（埋め込み酸化膜層）、
３…第２のシリコン基板、
４…ＳＯＩ基板、
５、５０…オフセット層、
６…Ｐ層、
７…Ｎ＋ソース層、
８…Ｎ＋ドレイン層、
９…ゲート絶縁膜、
１０…第１のゲート電極、
１３…ソース電極、
１４…ドレイン電極、
１５…第２のゲート電極、
１６…第１のチャネル部、
１７…第２のチャネル部、
２０、２０ａ、２０ｂ…パワーＭＩＳＦＥＴ、
２１…Ｐ＋バックゲート層、
２２…Ｐオフセット層、
２３…Ｎオフセット層、
９０…第３のゲート絶縁膜、
１００…第３のゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2006093684.tif 000012
【図１１】
2006093684.tif 000013
【図１２】
2006093684.tif 000014
【図１３】
2006093684.tif 000015
【図１４】
2006093684.tif 000016
【図１５】
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