(57)【要約】【課題】  半導体集積回路装置のＥＭＩを低減する。【解決手段】  半導体集積回路装置１０は、絶縁樹脂膜４０に埋め込まれた第１のＬＳＩチップ３０と、第１のＬＳＩチップ３０の上方の絶縁樹脂膜４０の上に設けられた導電性膜４２と、導電性膜４２の上に設けられた第２のＬＳＩチップ３２を含み、第１のＬＳＩチップ３０と導電性膜４２とがビア５０により接続され、導電性膜４２と第２のＬＳＩチップ３２とがワイヤ７０により接続されていることを特徴とする。【選択図】  図２
2006093554.tif 000002
【特許請求の範囲】
【請求項１】
絶縁樹脂膜と、
前記絶縁樹脂膜に埋め込まれた第１の回路素子と、
前記第１の回路素子の上方の前記絶縁樹脂膜の上に設けられ、電位が固定された平板状の配線層と、
前記配線層の上に設けられた第２の回路素子と、
を備えることを特徴とする半導体集積回路装置。
【請求項２】
絶縁樹脂膜と、
前記絶縁樹脂膜に埋め込まれた第１の回路素子と、
一方の端部が前記第１の回路素子に接続し、他方の端部が前記絶縁樹脂膜の上面に達する第１の配線層と、
前記第１の回路素子の上方の前記絶縁樹脂膜の上に設けられた第２の回路素子と、
前記第２の回路素子の周囲に設けられ、電位が固定された第２の配線層と、
を備えることを特徴とする半導体集積回路装置。
【請求項３】
前記第１の回路素子の上方の前記絶縁樹脂膜の上に設けられ、かつ前記第２の回路素子と前記第２の配線層との間に設けられ、電位が変動する第３の配線層をさらに備えることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記第２の配線層は、前記第３の配線層より配線高さが高いことを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記第１の回路素子または前記第２の回路素子が複数の容量素子ユニットを含む容量チップであり、
少なくとも一つの前記容量素子ユニットが、小容量のコンデンサと大容量のコンデンサとを有し、
前記小容量のコンデンサと大容量のコンデンサとが並列に接続されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に半導体集積回路装置の電磁放射雑音（ＥＭＩ: Electro Magnetic Interference）を低減する技術に関する。
【背景技術】
【０００２】
高速デジタル電子機器の開発において、ＥＭＩ対策は必須である。従来は、プリント基板上で、信号配線パターンの配置を工夫したり、電源デカップリング用のコンデンサ等のＥＭＩ対策部品を挿入したりすることで対応してきた。しかしながら、近年の高速・高集積化にともない、プリント基板上の対策だけでは、ＥＭＩの規制値をクリアすることが困難となってきた。従来の対策だけでは、回路素子のスイッチング動作で誘起されるノイズ電流を低減できないためである。
【０００３】
回路素子のスイッチング動作で誘起されるノイズ電流は、主に基本クロック周波数およびその高調波を含む。このノイズ電流が、半導体集積回路装置内部からプリント基板の電源およびグランド線へと伝播、その電流経路がループを描くことにより、ＥＭＩが発生し問題となっている。
【０００４】
したがって、ＥＭＩ対策としては、半導体集積回路装置からプリント基板上にノイズ電流が流れないようにすることが重要である。
【０００５】
ＥＭＩの問題に対する、従来の対策技術は以下のとおりである。
【０００６】
非特許文献１は、デカップリング用のコンデンサを半導体集積回路装置の近傍に実装することで、回路素子で発生するノイズ電流がプリント基板側へ漏れ出すことを抑制する技術を開示する。
【０００７】
当該技術の第１の課題は、半導体集積回路装置からコンデンサまでに、回路素子の入出力パッド〜ワイヤボンド〜パッケージ基板配線〜リードフレーム〜プリント基板を経るため、配線距離が長くなることで、直列寄生インダクタンスが大きくなり、コンデンサのデカップリング効果が十分得られなくなることにある。
【０００８】
当該技術の第２の課題は、よりデカップリング効果を得るためには、半導体集積回路装置の近傍にコンデンサを配置する必要があるため、プリント基板における配線パターンの設計自由度が低下することにある。
【０００９】
当該技術の第３の課題は、半導体集積回路装置に複数の電源・グランド端子が存在する場合、個々に対しコンデンサを接続する必要があるため、部品点数の増大を招くと同時に、プリント基板の大型化を招くことにある。
【００１０】
これらの課題に対処するため、半導体集積回路装置内部にデカップリング用のコンデンサを配置する方法が考案されている。
【００１１】
たとえば、特許文献１は、回路素子が搭載されたパッケージ基板と同じ面上に、チップ・コンデンサを複数配置する方法を開示する。これにより、デカップリング用のコンデンサをプリント基板上に外付けする必要がなくなり、プリント基板上の部品点数を削減できると同時に、配線パターンの設計自由度を改善できる。
【００１２】
また、特許文献２は、回路素子上に薄膜コンデンサをアレイ状に形成する方法を開示する。
【非特許文献１】「ディジタル回路のEMC」、山崎弘郎編、第１版、オーム社出版局、２００２年１１月、Ｐ．８７−８８
【特許文献１】特開２００２−５７２６８号公報
【特許文献２】特開平５−２５１６３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来における、半導体集積回路装置内部にデカップリング用のコンデンサを配置する課題は、以下のとおりである。
【００１４】
まず第１に、特に回路素子に多くの電源・グランド端子が存在する場合、パッケージ面積が増大することが挙げられる。特許文献１の場合、回路素子が搭載されたパッケージ基板と同じ面上にチップ・コンデンサを複数配置することから、パッケージ面積が増大する。特許文献２号の場合、デカップリング効果を得るために好適な大容量（ｎＦオーダー）薄膜キャパシタを作製するには、大面積を必要とするためパッケージ面積が増大する。パッケージ面積の増大は、半導体集積回路装置の製造コストアップに直結する。
【００１５】
第２に、特許文献１もしくは特許文献２に共通する課題として、現在ディジタル機器に要請されている高周波領域（１０ＭＨｚ〜数百ＭＨｚ）における低ＥＭＩ化についての配慮がないことである。より詳細には、高周波領域において、コンデンサにつながる電源線とグランド線の低インピーダンス化を実現するための配慮がないことにある。
【００１６】
第３に、特許文献１もしくは特許文献２に共通する課題として、半導体集積回路装置に複数の電源・グランド端子が存在する場合には、各電源・グランド端子ごとにノイズ発生量が異なることから、低ＥＭＩ化に必要とされるコンデンサ容量・特性は異なるはずであるが、このための配慮がないことにある。
【００１７】
本発明はこうした課題に鑑みてなされたものであり、その目的は、ＥＭＩを低減できる半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の半導体集積回路装置のある態様は、絶縁樹脂膜と、絶縁樹脂膜に埋め込まれた第１の回路素子と、第１の回路素子の上方の絶縁樹脂膜の上に設けられ、電位が固定された平板状の配線層と、配線層の上に設けられた第２の回路素子とを備えることを特徴とする。ここで、半導体集積回路装置とは、回路素子が設置されたパッケージ基板もしくはモジュール基板を意味する。回路素子とは、ＬＳＩチップに代表される半導体素子をいう。
【００１９】
この構成によれば、第１の回路素子と第２の回路素子との間に介在する第２の配線層により、第１の回路素子を第２の回路素子からの電磁放射からシールドすることができるので、ＥＭＩが低減される。
【００２０】
本発明の半導体集積回路装置の他の態様は、絶縁樹脂膜と、絶縁樹脂膜に埋め込まれた第１の回路素子と、一方の端部が第１の回路素子に接続し、他方の端部が絶縁樹脂膜の上面に達する第１の配線層と、第１の回路素子の上方の絶縁樹脂膜の上に設けられた第２の回路素子と、第２の回路素子の周囲に設けられ、電位が固定された第２の配線層とを備えることを特徴とする。
【００２１】
この構成によれば、第２の回路素子の周囲に設けられた第２の配線層により、第１の回路素子を第２の回路素子からの電磁放射からシールドすることができるので、ＥＭＩが低減される。
【００２２】
上記構成において、第１の回路素子の上方の絶縁樹脂膜の上に設けられ、かつ第２の回路素子と前記第２の配線層との間に設けられ、電位が変動する第３の配線層をさらに備えてもよい。
【００２３】
上記構成において、前記第２の配線層は、前記第３の配線層より配線高さが高くてもよい。これによれば、第２の回路素子からの電磁放射をより効率的にシールドすることができる。
【００２４】
上記構成において、第２の回路素子と、第２の配線層もしくは第３の配線層が電気的に接続されていてもよい。また、第１の配線層と、第２の配線層もしくは第３の配線層が電気的に接続されていてもよい。
【００２５】
上記構成において、第１の回路素子または第２の回路素子が容量チップであってもよい。これによれば、第１の回路素子または第２の回路素子の電源・グランド端子に、電源デカップリング用のコンデンサを接続することにが可能になり、さらなる低ＥＭＩ化を実現することができる。
【００２６】
上記構成において、容量チップが複数の容量素子ユニットを含み、複数の容量素子ユニットの各々が独立して制御可能であってもよい。これによれば、半導体集積回路装置に複数の電源・グランド端子が存在する場合でも、複数の電源・グランド端子を一つの容量チップに接続することができるので、半導体集積回路装置を小型化することができる。
【００２７】
上記構成において、複数の容量素子ユニットは、少なくとも一つの容量素子ユニットの端子間の長さまたは端子を結ぶ方向が他の容量素子ユニットとは異なるように配列されていてもよい。これによれば、半導体集積回路装置の配線自由度を向上させることができる。
【００２８】
また、少なくとも一つの容量素子ユニットの縦または横の長さが、他の容量素子ユニットと異なってもよい。これによっても、半導体集積回路装置の配線自由度を向上させることができる。
【００２９】
また、各容量素子ユニットの縦、横の長さ、および端子位置が互いに等しくてもよい。
【００３０】
上記構成において、第１の回路素子または第２の回路素子が複数の容量素子ユニットを含む容量チップであり、少なくとも一つの容量素子ユニットが、小容量のコンデンサと大容量のコンデンサとを有し、小容量のコンデンサと大容量のコンデンサとが並列に接続されていてもよい。これによれば、高周波領域（１０ＭＨｚ〜数百ＭＨｚ）における低ＥＭＩ化を部品点数の増大もしくはパッケージ面積の増大なしに実現することができる。
【００３１】
上記構成において、容量素子ユニットの端子に接続される第１の回路素子の電源端子・グランド端子のペアに必要なデカップリング容量に応じて、当該電源端子・グランド端子に割り当てられる容量素子ユニットの数が、予め定められていてもよい。これによれば、低ノイズ化が必要な各電源・グランド端子に対し、重点的に多くの容量素子ユニットを配分できるため、容量素子およびパッケージ面積の縮小が可能となる。
【００３２】
なお、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。
【発明の効果】
【００３３】
本発明によれば、半導体集積回路装置のＥＭＩを低減できる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明を具現化した実施形態について図面に基づいて説明する。
【００３５】
（第１の実施の形態）
図１は、本発明の第１の実施の形態における半導体集積回路装置の製造工程を示す断面図である。
【００３６】
まず、図１（ａ）に示すように、基材２０上に第１のＬＳＩチップ３０を固定する。ここで、基材２０は接着性を有し、第１のＬＳＩチップ３０を表面に固定することのできるテープ基材とすることができる。また、基材２０は、第１のＬＳＩチップ３０を絶縁樹脂膜４０に埋め込んだ後に絶縁樹脂膜４０から剥離可能な材料により構成することができる。このような材料として、たとえばＰＥＴフィルムを用いることができる。
【００３７】
次に、図１（ｂ）に示すように、第１のＬＳＩチップ３０を固定した状態で、導電性膜４２および絶縁樹脂膜４０により構成された導電性膜付き絶縁樹脂膜４４を基材２０上に配置し、導電性膜付き絶縁樹脂膜４４を基材２０に押し当て、絶縁樹脂膜４０内に第１のＬＳＩチップ３０を押し込む。つづいて、絶縁樹脂膜４０を真空下または減圧下で加熱して基材２０に圧着する。これにより、図１（ｃ）に示すように、第１のＬＳＩチップ３０が絶縁樹脂膜４０内に埋め込まれ、第１のＬＳＩチップ３０が絶縁樹脂膜４０内に圧着される。
【００３８】
導電性膜４２は、たとえば圧延銅箔等の圧延金属である。絶縁樹脂膜４０としては、加熱することにより軟化する材料であればどのようなものを用いることもできるが、たとえばエポキシ樹脂、ＢＴレジン等のメラミン誘導体、液晶ポリマー、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等を用いることができる。このような材料を用いることにより、半導体モジュールの剛性を高めることができ、半導体モジュールの安定性を向上することができる。絶縁樹脂膜４０として、エポキシ樹脂、またはＢＴレジン、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂を用いることにより、さらに半導体集積回路装置の剛性を高めることができる。
【００３９】
エポキシ樹脂としては、ビスフェノールＡ型樹脂、ビスフェノールＦ型樹脂、ビスフェノールＳ型樹脂、フェノールノボラック樹脂、クレゾールノボラック型エポキシ樹脂、トリスフェノールメタン型エポキシ樹脂、脂環式エポキシ樹脂等が挙げられる。
【００４０】
メラミン誘導体としては、メラミン、メラミンシアヌレート、メチロール化メラミン、（イソ）シアヌール酸、メラム、メレム、メロン、サクシノグアミン、硫酸メラミン、硫酸アセトグアナミン、硫酸メラム、硫酸グアニルメラミン、メラミン樹脂、ＢＴレジン、シアヌール酸、イソシアネール酸、イソシアヌール酸誘導体、メラミンイソシアヌレート、ベンゾグアナミン、アセトグアナミン等のメラミン誘導体、グアニジン系化合物等が例示される。
【００４１】
液晶ポリマーとしては、芳香族系液晶ポリエステル、ポリイミド、ポリエステルアミドや、それらを含有する樹脂組成物が例示される。このうち、耐熱性、加工性および吸湿性のバランスに優れる液晶ポリエステルまたは液晶ポリエステルを含有する組成物が好ましい。
【００４２】
液晶ポリエステルとしては、たとえば、(１)芳香族ジカルボン酸と芳香族ジオールと芳香族ヒドロキシカルボン酸とを反応させて得られるもの、(２)異種の芳香族ヒドロキシカルボン酸の組み合わせを反応させて得られるもの、(３)芳香族ジカルボン酸と芳香族ジオールとを反応させて得られるもの、(４)ポリエチレンテレフタレート等のポリエステルに芳香族ヒドロキシカルボン酸を反応させて得られるもの、等が挙げられる。なお、これらの芳香族ジカルボン酸、芳香族ジオール及び芳香族ヒドロキシカルボン酸の代わりに、それらのエステル誘導体が使用されることもある。さらに、これらの芳香族ジカルボン酸、芳香族ジオール及び芳香族ヒドロキシカルボン酸は、芳香族部分がハロゲン原子、アルキル基、アリール基等で置換されたものが使用されることもある。
【００４３】
液晶ポリエステルの繰返し構造単位としては、芳香族ジカルボン酸に由来する繰返し構造単位（下記式(i)）、芳香族ジオールに由来する繰返し構造単位（下記式(ii)）、芳香族ヒドロキシカルボン酸に由来する繰返し構造単位（下記式(iii)）を例示することができる。
(i)−ＣＯ−Ａ１−ＣＯ−
（但しＡ１は、芳香環を含有する２価の結合基を示す。）
(ii)−Ｏ−Ａ２−Ｏ−
（但しＡ２は、芳香環を含有する２価の結合基を示す。）
(iii)−ＣＯ−Ａ３−Ｏ−
（但しＡ３は、芳香環を含有する２価の結合基を示す。）
また、絶縁樹脂膜４０には、フィラーまたは繊維等の充填材を含めることができる。フィラーとしては、たとえば粒子状または繊維状のＳｉＯ２、ＳｉＮ、ＡｌＮ、Ａｌ２Ｏ３などを用いることができる。絶縁樹脂膜４０にフィラーや繊維を含めることにより、絶縁樹脂膜４０を加熱して第１のＬＳＩチップ３０を熱圧着した後、絶縁樹脂膜４０をたとえば室温に冷却する際に、絶縁樹脂膜４０の反りを低減することができる。これにより、第１のＬＳＩチップ３０と絶縁樹脂膜４０との密着性を高めることができる。また、絶縁樹脂膜４０に繊維を含めた場合、絶縁樹脂膜４０の流動性を高めることができるため、絶縁樹脂膜４０と第１のＬＳＩチップ３０との密着性を高めることができる。このような観点からは、絶縁樹脂膜４０を構成する材料としてアラミド不織布が好ましく用いられる。これにより、加工性を良好にすることができる。
【００４４】
アラミド繊維としては、パラアラミド繊維またはメタアラミド繊維を用いることができる。パラアラミド繊維としては、たとえば、ポリ（ｐ−フェニレンテレフタルアミド）（ＰＰＤ−Ｔ）、メタアラミドとしては、たとえば、ポリ（ｍ−フェニレンイソフタルアミド）（ＭＰＤ−Ｉ）を用いることができる。
【００４５】
絶縁樹脂膜４０を構成する材料中における充填材の含有量は材料に応じて適宜設定することができるが、たとえば５０重量％以下とすることができる。これにより、絶縁樹脂膜４０と第１のＬＳＩチップ３０との接着性を良好に保つことができる。
【００４６】
導電性膜付き絶縁樹脂膜４４としては、フィルム状の絶縁樹脂膜４０上に導電性膜４２が付着したものを用いることができる。また、導電性膜付き絶縁樹脂膜４４は、導電性膜４２上に絶縁樹脂膜４０を構成する樹脂組成物を塗布・乾燥することにより形成することもできる。本実施の形態において、樹脂組成物は、本発明の目的に反しない範囲において、硬化剤、硬化促進剤、その他の成分を含むことができる。導電性膜付き絶縁樹脂膜４４は、絶縁樹脂膜４０がＢステージ化した状態で基材２０上に配置される。このようにすれば、絶縁樹脂膜４０と第１のＬＳＩチップ３０との密着性を高めることができる。この後、絶縁樹脂膜４０を構成する樹脂の種類に応じて絶縁樹脂膜４０を加熱し、真空下または減圧下で導電性膜付き絶縁樹脂膜４４と第１のＬＳＩチップ３０を圧着する。また、他の例において、フィルム状の絶縁樹脂膜４０をＢステージ化した状態で基材２０上に配置し、さらにその上に導電性膜４２を配置して絶縁樹脂膜４０を第１のＬＳＩチップ３０と熱圧着する際に、導電性膜４２を絶縁樹脂膜４０に熱圧着することによっても導電性膜付き絶縁樹脂膜４４を形成することができる。
【００４７】
以上のようにして、導電性膜付き絶縁樹脂膜４４を第１のＬＳＩチップ３０と熱圧着して第１のＬＳＩチップ３０を絶縁樹脂膜４０内に埋め込んだ後、図１（ｄ）に示すように、基材２０を絶縁樹脂膜４０から剥離する。
【００４８】
また、この後、絶縁樹脂膜４０にスルーホールを形成し、スルーホール内を導電性材料で埋め込み、ビア５０を形成する。続いて、導電性膜４２をパターニングして、導電性膜４２と第１のＬＳＩチップ３０とを電気的に接続する。本実施の形態では、第１のＬＳＩチップ３０の上方に位置する導電性膜４２が平板状に残るようにパターニングが行われる。平板状の導電性膜４２の第２の導電性膜４２は、後述する第２のＬＳＩチップ３２よりも大きいことが望ましい。平板状の導電性膜４２は、電位が固定された、たとえばグランド用または電源用の配線層として用いられる。また、平板状の導電性膜４２の他、電位が変動する、たとえば信号線用の導電性膜４２が形成される。これにより、図１（ｅ）に示すように、第１のＬＳＩチップ３０を一方の面で絶縁樹脂膜４０により封止するとともに、他方の面で露出させた構造体６０を得ることができる。なお、導電性膜４２の電位は、第１のＬＳＩチップ３０から供給される形態の他、外部から供給されてもよい。
【００４９】
このように第１のＬＳＩチップ３０の封止面と反対側の面を露出させることにより、第１のＬＳＩチップ３０を動作させた際に、第１のＬＳＩチップ３０の温度が上昇しても、露出した面から熱を逃がすことができ、放熱性の良好な半導体モジュールを提供することができる。また、第１のＬＳＩチップ３０の露出した面にヒートシンクを設けたり、露出した面を空冷する等種々の方法を適用することができる。
【００５０】
さらに、第１のＬＳＩチップ３０の封止面と反対側の面に基板等が設けられていないので、半導体モジュールを小型化することができる。
【００５１】
次に、このように形成した構造体６０の導電性膜４２の上に、図２（ａ）に示すように、第２のＬＳＩチップ３２を載置する。ここで、導電性膜４２と第２のＬＳＩチップ３２との間に、銀ペーストなどの接着性樹脂を介在させることにより、第２のＬＳＩチップ３２を所定の位置に設置することができる。
【００５２】
次に、図２（ｂ）に示すように、第２のＬＳＩチップ３２と導電性膜４２とをワイヤ７０により電気的に接続する。さらに、図２（ｃ）に示すように、第２のＬＳＩチップ３２を導電性膜８１および絶縁樹脂膜８０により構成された導電成膜付き絶縁樹脂膜８２で封止する。
【００５３】
次に、絶縁樹脂膜８０にスルーホールを形成し、スルーホール内を導電性材料で埋め込み、ビア８４を形成し、上下層を電気的に接続する。続いて、導電性膜８１をパターニングして、配線を形成する。
【００５４】
次に、導電性膜８１の上に、ハンダボール９５を設け、電極を形成する。
【００５５】
以上の工程により、半導体集積回路装置１０が得られる。半導体集積回路装置１０は、第１のＬＳＩチップ３０と第２のＬＳＩチップ３２との間に介在する導電性膜４２により、第２のＬＳＩチップ３２を第１のＬＳＩチップ３０からの電磁放射からシールドすることができるので、ＥＭＩが低減される。
【００５６】
（第２の実施の形態）
本実施形態における半導体集積回路装置の製造工程は、第１の実施の形態の半導体集積回路装置の製造工程と図２（ａ）までは共通するため、図２（ａ）に続く工程を説明する。
【００５７】
図２（ａ）に示す工程の後、図３（ａ）に示すように、第２のＬＳＩチップ３２を絶縁樹脂膜４６で封止する。具体的には、導電性膜４８および絶縁樹脂膜４６により構成された導電性膜付き絶縁樹脂膜４９を絶縁樹脂膜４０上に配置し、導電性膜付き絶縁樹脂膜４９を絶縁樹脂膜４０に押し当て、絶縁樹脂膜４６内に第２のＬＳＩチップ３２を押し込む。つづいて、絶縁樹脂膜４６を真空下または減圧下で加熱して絶縁樹脂膜４０に圧着する。これにより、図３（ａ）に示すように、第２のＬＳＩチップ３２が絶縁樹脂膜４６内に埋め込まれ、第２のＬＳＩチップ３２が絶縁樹脂膜４６内に圧着される。
【００５８】
次に、図３（ｂ）に示すように、絶縁樹脂膜４６にスルーホールを形成し、スルーホール内を導電性材料で埋め込み、ビア５２を形成する。続いて、導電性膜４８をパターニングして、導電性膜４２と第２のＬＳＩチップ３２とを電気的に接続する。
【００５９】
次に、図３（ｃ）に示すように、絶縁樹脂膜４６上の導電性膜４８を導電性膜８１および絶縁樹脂膜８０により構成された導電成膜付き絶縁樹脂膜８２で封止する。
【００６０】
次に、図３（ｄ）に示すように、絶縁樹脂膜８０にスルーホールを形成し、スルーホール内を導電性材料で埋め込み、ビア８４を形成し、上下層を電気的に接続する。続いて、導電性膜８１をパターニングして、配線を形成する。さらに、導電性膜８１の上に、ハンダボール９５を設け、電極を形成する。
【００６１】
以上の工程により、半導体集積回路装置１１が得られる。半導体集積回路装置１１は、第１のＬＳＩチップ３０と第２のＬＳＩチップ３２との間に介在する導電性膜４２により、第２のＬＳＩチップ３２を第１のＬＳＩチップ３０からの電磁放射からシールドすることができるので、ＥＭＩが低減される。
【００６２】
（第３の実施の形態）
本実施形態における半導体集積回路装置の製造工程は、第１の実施の形態の半導体集積回路装置の製造工程と図１（ｃ）までは共通するため、図１（ｃ）に続く工程を説明する。
【００６３】
図１（ｃ）に示す工程の後、図４（ａ）に示すように、絶縁樹脂膜４０にスルーホールを形成し、スルーホール内を導電性材料で埋め込み、ビア５０を形成する。続いて、導電性膜４２をパターニングして、信号線用の導電性膜４２ａおよび電源用の導電性膜４２ｂを形成する。信号線用の導電性膜４２ａは、第１のＬＳＩチップ３０と電気的に接続される。ここで、電源用の導電性膜４２ｂは、信号線用の導電性膜４２ａの幅より広いことが望ましい。これによれば、第２のＬＳＩチップ３２からの電磁放射をより効率的にシールドすることができる。なお、導電性膜４２ａは、信号線用の配線層に限定されず、電位が変動する配線層であればよい。また、導電性膜４２ｂは、電源用の配線層に限定されず、電位が固定されていればよく、たとえば、グランド用の配線層とすることができる。
【００６４】
次に、図４（ｂ）に示すように、電源用の導電性膜４２ｂ以外の面にマスクを施すため、レジスト９１を塗布した後、露光および現像を行い、電源用の導電性膜４２ｂ上を開口する。
【００６５】
次に、図４（ｃ）に示すように、電解メッキによりレジスト９１の開口部に銅などの導電性部材４３を埋め込んで、導電性膜４２ｂおよび導電性部材４３により電源層９０を形成する。このように、電源層９０の高さを、信号線用の導電性膜４２ａの高さより高くすることにより、第２のＬＳＩチップ３２からの電磁放射をより効率的にシールドすることができる。
【００６６】
次に、図４（ｄ）に示すように、レジスト９１を除去し、構造体６２を形成する。
【００６７】
次に、このように形成した構造体６２において、導電性膜４２ａの内側に、図５（ａ）に示すように、第２のＬＳＩチップ３２を載置する。ここで、導電性膜４２と第２のＬＳＩチップ３２との間に、銀ペーストなどの接着性樹脂を介在させることにより、第２のＬＳＩチップ３２を所定の位置に設置することができる。
【００６８】
次に、図５（ｂ）に示すように、第２のＬＳＩチップ３２と導電性膜４２とをワイヤ７０により電気的に接続する。さらに、図５（ｃ）に示すように、第２のＬＳＩチップ３２を導電性膜８１および絶縁樹脂膜８０により構成された導電成膜付き絶縁樹脂膜８２で封止する。
【００６９】
次に、図５（ｄ）に示すように、絶縁樹脂膜８０にスルーホールを形成し、スルーホール内を導電性材料で埋め込み、ビア８４を形成し、上下層を電気的に接続する。続いて、導電性膜８１をパターニングして、配線を形成する。さらに、導電性膜８１の上に、ハンダボール９５を設け、電極を形成する。
【００７０】
以上の工程により、半導体集積回路装置１２が得られる。
【００７１】
（第４の実施の形態）
本実施形態における半導体集積回路装置の製造工程は、第３の実施の形態の半導体集積回路装置の製造工程と図５（ａ）までは共通するため、図５（ａ）に続く工程を説明する。
【００７２】
図５（ａ）に示す工程の後、図６（ａ）に示すように、第２のＬＳＩチップ３２を絶縁樹脂膜４６で封止する。具体的には、導電性膜４８および絶縁樹脂膜４６により構成された導電性膜付き絶縁樹脂膜４９を絶縁樹脂膜４０上に配置し、導電性膜付き絶縁樹脂膜４９を絶縁樹脂膜４０に押し当て、絶縁樹脂膜４６内に第２のＬＳＩチップ３２を押し込む。つづいて、絶縁樹脂膜４６を真空下または減圧下で加熱して絶縁樹脂膜４０に圧着する。これにより、図６（ａ）に示すように、第２のＬＳＩチップ３２が絶縁樹脂膜４６内に埋め込まれ、第２のＬＳＩチップ３２が絶縁樹脂膜４６内に圧着される。
【００７３】
次に、図６（ｂ）に示すように、絶縁樹脂膜４６にスルーホールを形成し、スルーホール内を導電性材料で埋め込み、ビア５２を形成する。続いて、導電性膜４８をパターニングして第２のＬＳＩチップ３２を電気的に接続する。
【００７４】
次に、図６（ｃ）に示すように、導電性膜４８を導電性膜８１および絶縁樹脂膜８０により構成された導電成膜付き絶縁樹脂膜８２で封止する。
【００７５】
さらに、図６（ｄ）に示すように、絶縁樹脂膜８０にスルーホールを形成し、スルーホール内を導電性材料で埋め込み、ビア８４を形成し、上下層を電気的に接続する。続いて、導電性膜８１をパターニングして、配線を形成する。さらに、導電性膜８１の上に、ハンダボール９５を設け、電極を形成する。
【００７６】
以上の工程により、半導体集積回路装置１３が得られる。
【００７７】
（第２のＬＳＩチップのシールドの形態）
図７は、第３または第４の実施の形態における第２のＬＳＩチップのシールドの形態を示す平面図である。図７（ａ）では、第２のＬＳＩチップ３２の周囲を電位が固定された電源用の導電性膜４２ｂが取り囲む。図７（ｂ）では、第２のＬＳＩチップ３２の各辺に沿ってそれぞれ線状の導電性膜４２ｂが設けられている。図７（ｃ）では、第２のＬＳＩチップ３２の周囲に、コの字状の導電性膜４２ｂが設けられている。
【００７８】
図７に示すように、第２のＬＳＩチップ３２の周囲に導電性膜４２ｂを配置することにより、第１のＬＳＩチップ３０を第２のＬＳＩチップ３２の電磁放射から効果的にシールドすることができ、ＥＭＩを低減することができる。なお、第２のＬＳＩチップ３２のシールドに関する技術思想は、第１のＬＳＩチップ３０にも適用可能である。たとえば、グランドなどの電位が固定された配線層を第１のＬＳＩチップ３０の周囲に設けることにより、第１のＬＳＩチップ３０からの電磁放射をより効率的にシールドすることができる。また、グランドなどの電位が固定された配線層を第２のＬＳＩチップ３２の周囲に設けることにより、第２のＬＳＩチップからの電磁放射だけでなく、第１のＬＳＩチップ３０からの電磁放射もシールドできる。
【００７９】
（第２のＬＳＩチップの具体例）
第１のＬＳＩチップ３０または第２のＬＳＩチップ３２として、容量チップを用いることにより、第１のＬＳＩチップ３０または第２のＬＳＩチップ３２の電源・グランド端子に、電源デカップリング用のコンデンサを接続することにが可能になり、さらなる低ＥＭＩ化を実現することができる。図８は、容量チップの平面図である。本例の容量チップ１００は、シリコン基板１１０と、シリコン基板１１０上にアレイ状に作り込まれた複数の同型の容量素子ユニット１２０とを有する。ここで、同型とは、各容量素子ユニット１２０の縦、横の長さ、および端子位置が互いに等しいことをいう。本例の容量チップ１００が備える複数の容量素子ユニット１２０は、個々に独立した制御が可能である。各容量素子ユニット１２０にはそれぞれＩＯパッド１２２が付随している。これによれば、半導体集積回路装置に複数の電源・グランド端子が存在する場合であっても、複数の電源・グランド端子を一つの容量チップに接続することができる。
【００８０】
図９は、別の容量チップの平面図である。本例の容量チップ１０２には、様々な形状の容量素子ユニット１１２が、シリコン基板１１０上に作り込まれており、上述の容量チップ１００と同様に、容量素子ユニット１１２ごとに独立した制御が可能である。各容量素子ユニット１１２には、ＩＯパッド１２４が付随している。本例の容量チップ１０２が有する複数の容量素子ユニット１１２は、少なくとも一つの容量素子ユニット１１２の端子間の長さまたは端子を結ぶ方向が他の容量素子ユニット１１２とは異なるように配列されている。このため、半導体集積回路装置の配線の自由度を向上させることができる。この他、少なくとも一つの容量素子ユニット１１２の縦または横の長さが、他の前記容量素子ユニットと異なるような容量チップ１００によっても、半導体集積回路装置の配線の自由度を向上させることができる。
【００８１】
（容量チップの製造方法）
図１０は、図８に示した容量チップの製造工程を示す断面図である。図９に示した容量チップも本製造方法により作製可能である。
【００８２】
まず、図１０（ａ）に示すように、シリコン基板１１０上に、プラズマＣＶＤ法、熱拡散法、もしくはＳＯＧ（Spin On Glass）にて第１絶縁膜１３０を形成する。第１絶縁膜１３０としては、たとえば酸化シリコンを用いることができる。
【００８３】
次に、第１絶縁膜１３０上に第１導電層１３２を成膜する。第１導電層１３２には、Poly-Ｓｉが用いられる。第１導電層１３２の上に、レジストを塗布した後、露光し、容量素子パターン形成を行う。レジストが無い領域については、プラズマエッチングにより第１導電層１３２を除去する。その後、レジストを除去することにより、図１０（ｂ）に示すように、第１導電層１３２を形成する。
【００８４】
次に、第１導電層１３２上に、誘電体層１３４を成膜する。誘電体層１３４としては、たとえば、ＨｆO2（ハフニウムオキサイド）、Al2O3（アルミナ）、AlN（窒化アルミ）などが用いられる。成膜された誘電体層１３４は、フォトレジスト法によりパターニングされる（図１０（ｃ））。
【００８５】
次に、図１０（ｄ）に示すように、誘電体層１３４の上に、第２導電層１３６を形成する。第２導電層１３６としては、たとえばＷ−Ｓｉ（タングステンシリサイド）が用いられる。成膜された第２導電層１３６は、フォトレジスト法によりパターニングされる。
【００８６】
次に、図１０（ｅ）に示すように、第１絶縁膜１３０の上に、プラズマＣＶＤ法もしくはＳＯＧにより、第２絶縁膜１３８を形成し、第１導電層１３２、誘電体層１３４および第２導電層１３６を封止する。
【００８７】
次に、図１０（ｆ）に示すように、第２絶縁膜１３８の上に、ビア１４３により第１導電層１３２と接続される下部電極１４１を形成し、また、第２絶縁膜１３８の上に、ビア１４２により第２導電層１３６と接続される上部電極１４０を形成する。上部電極１４０および下部電極１４１には、たとえば銅を用いることができる。
【００８８】
上部電極１４０および下部電極１４１は、たとえば下記の手順により作製される。
（１）第２絶縁膜１３８の上にレジストを塗布した後、露光し、ビア領域を開口する。
（２）プラズマエッチングにより、開口されたビア領域の第２絶縁膜１３８を除去する。
（３）レジストを除去する。
（４）ビア１４２、ビア１４３内にスパッタ法によりバリアメタルと銅膜を形成した後、電解メッキ法によりビア内に銅を埋め込む。
（５）上部電極１４０および下部電極１４１のパターニングを行う。具体的には、銅膜上にレジストを再度塗布した後、露光し、電極領域以外を開口する。続いて、開口部を塩化第２鉄溶液でエッチングし、レジストを除去する。
【００８９】
上記手順の他、デュアル・ダマシン(Dual Damascene)法によっても、上部電極１４０および下部電極１４１を形成することができる。
【００９０】
（容量素子ユニットの形態）
図１１は、容量素子ユニットの例を示す。図１１に示すように、容量素子ユニット１１４は、高周波特性の良い小容量コンデンサ２００と、低周波特性の良い大容量コンデンサ２１０と、一対の外部接続用パッド２２０とを含む。小容量コンデンサ２００は、一対の電極２０２を有し、大容量コンデンサ２１０は、一対の電極２１２を有する。小容量コンデンサ２００と、大容量コンデンサ２１０とが外部接続用パッド２２０と接続する配線２３０により、並列に接続される。高周波特性の良い小容量コンデンサ２００は、外部接続用パッド２２０により近い側に配置されている。このような構造を有する容量素子ユニット１１４に電源／グランドを接続することにより、高周波領域（１０ＭＨｚ〜数百ＭＨｚ）における低ＥＭＩ化を部品点数の増大もしくはパッケージ面積の増大なしに実現することができる。
【００９１】
（ＥＭＩ低減方法）
ここで、上述した容量チップを第２のＬＳＩチップに適用した場合のＥＭＩ低減方法について述べる。
【００９２】
まず、図１２は、第１のＬＳＩチップの電源・グランド端子のペアリング例を示す。図１２（ａ）に示す第１のＬＳＩチップ３０は、チップ周辺にＩＯ端子が設けられた周辺ＩＯ型のＬＳＩである。また、図１２（ｂ）に示す第１のＬＳＩチップ３０は、所定の位置にＩＯ端子が分布して設けられたエリアＩＯ型のＬＳＩである。エリアＩＯ型については、ウェハレベル再配線を施す場合もある。本例では、両者とも８個の電源端子３００／グランド端子３０２のペアを有するが、この数に限定されない。また、本例では、電源端子３００とグランド端子３０２を各１個ずつのペアとしているが、必ずしもこれに限定されず、たとえば、どちらか、もしくは双方とも２個以上複数含まれていても構わない。より具体的には、電源端子１個、グランド端子２個といったペアリングや、電源端子２個、グランド端子２個といったペアリングなども考えられる。
【００９３】
図１３は、各電源／グランドペアごとに必要な容量ユニット数を例示する。図１３に示すデータは、各電源端子のＥＭＩの測定結果や、シミュレーションにより抽出される値であり、これに限定されない。本例では、ペア番号３，４は、ＥＭＩ強度が大きく（ランク＝Ａ）、手厚くノイズ対策をする必要があることから、接続する容量素子のユニット数を１０としてある。次に、ペア番号５は、ＥＭＩ強度が中程度（ランク＝Ｂ）であることから、ユニット数を６としてある。続いて、ペア番号１，６，７は、ＥＭＩ強度が比較的小さい（ランク＝Ｃ）ことから、ユニット数を２としてある。最後に、ペア番号２，８は、ＥＭＩ強度が微弱であることから、容量素子ユニットは接続しない。
【００９４】
図１４は、図１３に示した例に基づく、容量チップ内における各電源・グランド端子へのユニット割り当て例を示す。図１４に示す容量チップ１０４は、３６個の容量素子ユニット１１６を有する。第１のＬＳＩチップ３０側における電源・グランド端子のペア番号１，３，４，５，６，７に、図１３に示した数だけの容量素子ユニット１１６がユニット割り当て１１８のようなグルーピングで割り当てられる。
【００９５】
図１５は、容量チップ１０４上の容量素子ユニット１１６を複数個接続する場合の配線例を示す。図１５は、ペア番号３に対応して１０個の容量素子ユニット１１６を並列接続する場合の例である。各容量素子ユニット１１６の電源側とグランド側は、電源配線４００およびグランド配線４０２でそれぞれ短絡させられる。電源配線４００およびグランド配線４０２は、それぞれ束ねられた後に、第１のＬＳＩチップ３０側の電源・グランドとそれぞれ接続する。
【００９６】
このように、電源／グランドペアごとに必要なデカップリング容量に応じて、容量チップ１０４上の容量素子ユニット１１６を割り当てることにより、ＥＭＩをより効果的に低減することができる。また、容量素子ユニット１１６を無駄なく使用することができるため、容量チップ１０４の小型化を実現することができる。
【００９７】
なお、本例では、電源／グランドペアごとに必要なデカップリング容量に応じて、割り当てる容量素子ユニット１１６の数を変えているが、各電源／グランドペアに対して、一つの容量素子ユニット１１６を割り当て、各容量素子ユニット１１６の静電容量を必要なデカップリング容量に応じて予め定めておいてもよい。
【００９８】
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
【００９９】
例えば、上述の第１乃至第４の実施の形態では、ビア５０による配線が一層であるが、図１６に示すように、絶縁樹脂膜４０およびビア５０は２層構造であってもよい。この場合、第１層の絶縁樹脂膜４０ｃ内に形成されたビア５０ｃにより、第１のＬＳＩチップ３０と、絶縁樹脂膜４０ｃの上に形成された導電性膜４２ｃとが接続される。さらに、第２層の絶縁樹脂膜４０ｄ内に形成されたビア５０ｄにより、導電性膜４２ｃと、絶縁樹脂膜４０ｄの上に形成された導電性膜４２ｄとが接続される。ワイヤ７０は、導電性膜４２ｄと第２のＬＳＩチップ３２とを電気的に接続する。
【０１００】
このように、絶縁樹脂膜４０およびビア５０を２層構造にし、配線を引き回すことにより、第１のＬＳＩチップ３０のグランド端子の位置によらず、第１のＬＳＩチップ３０と第２のＬＳＩチップ３２とを電気的に容易に接続することができるので、配線自由度が向上する。
【０１０１】
また、第２のＬＳＩチップ３２を電気的に接続する手段は、上述のようにワイヤ７０を用いてワイヤボンディング接続する方法に限定されず、たとえば、第２のＬＳＩチップ３２の電極に半球状のバンプを形成して、このバンプによって第２のＬＳＩチップ３２と導電性膜４２とを電気的に接続するフリップチップ接続を適用することが可能である。
【図面の簡単な説明】
【０１０２】
【図１】本発明の第１の実施の形態における半導体集積回路装置の製造工程を示す断面図である。
【図２】本発明の第１の実施の形態における半導体集積回路装置の製造工程を示す断面図である。
【図３】本発明の第２の実施の形態における半導体集積回路装置の製造工程を示す断面図である。
【図４】本発明の第３の実施の形態における半導体集積回路装置の製造工程を示す断面図である。
【図５】本発明の第３の実施の形態における半導体集積回路装置の製造工程を示す断面図である。
【図６】本発明の第４の実施の形態における半導体集積回路装置の製造工程を示す断面図である。
【図７】第３または第４の実施の形態における第２のＬＳＩチップおよび導電性膜の配置を示す平面図である。
【図８】容量チップの平面図である。
【図９】別の容量チップの平面図である。
【図１０】容量チップの製造工程を示す断面図である。
【図１１】容量素子ユニットの例を示す図である。
【図１２】ＬＳＩチップの電源・グランド端子のペアリング方法を示す図である。
【図１３】各電源／グランドペアごとに必要な容量ユニット数を例示する図である。
【図１４】図１３に示した例に基づく、容量チップ内における各電源・グランド端子へのユニット割り当て例を示す図である。
【図１５】容量チップ上の容量素子ユニットを複数個接続する場合の配線例を示す図である。
【図１６】第１のＬＳＩチップと第２のＬＳＩチップとを接続する配線の例を示す図である。
【符号の説明】
【０１０３】
２０  基材、３０  第１のＬＳＩチップ、３２  第２のＬＳＩチップ、４０  絶縁樹脂膜、４２  導電性膜、４４  導電性膜付き絶縁樹脂膜、５０  ビア、１００  容量チップ、１１０  シリコン基板、１２０  容量素子ユニット、１２２  ＩＯパッド。
【図１】
2006093554.tif 000003
【図２】
2006093554.tif 000004
【図３】
2006093554.tif 000005
【図４】
2006093554.tif 000006
【図５】
2006093554.tif 000007
【図６】
2006093554.tif 000008
【図７】
2006093554.tif 000009
【図８】
2006093554.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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