(57)【要約】【課題】              テストの信頼性を維持しつつ製造原価の低減を図ること。【解決手段】          ＲＯＭ２０からのコードに基づいて圧縮コードを生成して蓄積するとともに、蓄積された前記圧縮データを読み出して出力するＭＩＳＲ４０を備え、前記圧縮データを生成して蓄積する際にＭＩＳＲ４０を高速ＣＬＫに基づいて動作させ、かつ、蓄積された前記圧縮データを読み出して出力する際にＭＩＳＲ４０を低速ＣＬＫに基づいて動作させようにＣＬＫを切り替えるＣＬＫ切替部４１を有する。【選択図】            図６
2006329810.tif 000002
【特許請求の範囲】
【請求項１】
被テスト回路からのデータを蓄積する際にデータ蓄積部を第１のクロック信号に基づいて動作させ、かつ、クロック切替信号が入力された後、蓄積された前記データを読み出して外部に出力する際に前記データ蓄積部を前記第１のクロック信号の周波数よりも低い周波数の第２のクロック信号に基づいて動作させようにクロック信号を切り替えるクロック信号切替部を備えることを特徴とする半導体集積回路。
【請求項２】
前記データ蓄積部は、蓄積する際に前記データを圧縮した圧縮データを蓄積し、読み出す際に蓄積された前記圧縮データを読み出すことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
第１のクロック信号を生成するクロック生成部と、
前記第１のクロック信号に同期して、アドレス信号を出力する中央処理部と、
アドレスごとにデータを記憶するとともに、前記アドレス信号が入力されることにより、前記第１のクロック信号に同期して、対応するアドレスのデータを読み出す被テスト回路と、
を備え、
前記データ蓄積部は、
前記データを圧縮した圧縮データを生成する圧縮データ生成部と、
前記圧縮データを蓄積する蓄積部と、
前記蓄積部から前記圧縮データを読み出す読出部と、
前記クロック信号切替部からのクロック信号に基づいて、前記被テスト回路から前記データの読み出しの開始から終了まで前記圧縮データ生成部及び前記蓄積部に前記第１のクロック信号を供給し、かつ、前記蓄積部から前記圧縮データの読み出しの開始から終了まで前記蓄積部及び前記読出部に、前記第１のクロック信号の周波数よりも低い周波数の第２のクロック信号を供給するように制御する制御部と、
を備えることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記制御部は、前記クロック信号切替部と一体に構成されることを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記クロック切替信号は、テスタからの信号であることを特徴とする請求項１乃至４のいずれか一に記載の半導体集積回路。
【請求項６】
前記クロック切替信号は、前記被テスト回路でのデータ読み出しが終了したときに、前記被テスト回路から出力されるステータス信号であることを特徴とする請求項１乃至４のいずれか一に記載の半導体集積回路。
【請求項７】
前記クロック切替信号は、前記アドレス信号の出力が終了したときに前記中央処理部から出力されるステータス信号であることを特徴とする請求項１乃至４のいずれか一に記載の半導体集積回路。
【請求項８】
前記第２のクロック信号は、テスタからの信号であることを特徴とする請求項１乃至６のいずれか一に記載の半導体集積回路。
【請求項９】
被テスト回路からのデータを蓄積する際に第１のクロック信号に基づいて動作するステップと、
蓄積された前記データを読み出して出力する際に前記第１のクロック信号の周波数よりも低い周波数の第２のクロック信号に基づいて動作するステップと、
を含むことを特徴とする半導体集積回路のテスト方法。
【請求項１０】
蓄積する際に前記データを圧縮した圧縮データを生成して蓄積し、
読み出す際に蓄積された前記圧縮データを読み出すことを特徴とする請求項９記載の半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被テスト回路が組み込まれた半導体集積回路及びそのテスト方法に関し、特に、製造原価の低減を図ることができる半導体集積回路及びそのテスト方法に関する。
【背景技術】
【０００２】
従来の半導体集積回路（例えば、シングルチップマイコン）に搭載されているの被テスト回路（例えば、ＲＯＭ（Read Only Memory）等）のデータ（例えば、コード）のテスト方法として、テストモード（ROM Dump Test Mode）のときに、ＣＰＵ（Central Processing Unit）から（パラレルに）出力されたアドレス信号（クロック信号に同期するもの）に基づいて、ＲＯＭから対応するアドレスのコード（前記クロック信号に同期するもの）を（パラレルに）読み出し、読み出されたコードを半導体集積回路の外部に（パラレルに）出力し、出力されたコードをＬＳＩ（Large Scale Integration）テスタ（図示せず）にてテストする方法がある。また、上記半導体集積回路にＲＯＭからパラレル出力されたコードを圧縮してシリアル出力するＭＩＳＲ（Multiple Input Signature Register）を搭載して、シリアル出力された圧縮コードをＬＳＩテスタ（図示せず）にてテストする方法もある（図７参照；例えば、特許文献１の図５（Ｃ）参照）。この方法では、ＬＳＩテスタにおいて、半導体集積回路から出力されたコードを前記クロック信号に同期させて期待値と比較することによって、当該コードが正しいかどうかをテストしている。
【０００３】
上記方法では、ＲＯＭの読み出しスピードのテストも兼ねるため、ＬＳＩテスタから半導体集積回路に入力されるクロック信号はＲＯＭの最高動作周波数であり、半導体集積回路からＬＳＩテスタに出力されるコードも前記クロック信号に同期しているのでＲＯＭの最高動作周波数と同じ周波数となっている。また、ＭＩＳＲを搭載した半導体集積回路をテストする場合も、ＭＩＳＲに供給されるクロック信号（ＣＬＫ）が１系統であるため、１系統の高周波クロック信号（ＣＬＫ）に基づいてＭＩＳＲにてコード圧縮およびシリアル出力を行うと、ＭＩＳＲから出力される圧縮データ信号も高速となる。
【０００４】
【特許文献１】特開２０００−１３７０６１号公報（図５（ｃ））
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記方法において、テスト時の半導体集積回路からのコード出力スピードが高速であるため、ＬＳＩテスタにはコード出力スピードに見合った高速ＬＳＩテスタが必要である。実際には高周波数（例えば、３００ＭＨｚ）クロック信号を供給することが可能な高速ＬＳＩテスタは高精度な解析を必要とするため非常に高価であり、コストの増大を招く。
【０００６】
本発明の主な課題は、テストの信頼性を維持しつつ製造原価の低減を図ることである。
【課題を解決するための手段】
【０００７】
本発明の第１の視点においては、被テスト回路が組み込まれた半導体集積回路において、被テスト回路からのデータを蓄積する際にデータ蓄積部を第１のクロック信号に基づいて動作させ、かつ、クロック切替信号が入力された後、蓄積された前記データを読み出して外部に出力する際に前記データ蓄積部を前記第１のクロック信号の周波数よりも低い周波数の第２のクロック信号に基づいて動作させるようにクロック信号を切り替えるクロック信号切替部を備えることを特徴とする。
【０００８】
本発明の前記半導体集積回路において、前記データ蓄積部は、蓄積する際に前記データを圧縮した圧縮データを蓄積し、読み出す際に蓄積された前記圧縮データを読み出すことが好ましい。
【０００９】
本発明の前記半導体集積回路において、第１のクロック信号を生成するクロック生成部と、前記第１のクロック信号に同期して、アドレス信号を出力する中央処理部と、アドレスごとにデータを記憶するとともに、前記アドレス信号が入力されることにより、前記第１のクロック信号に同期して、対応するアドレスのデータを読み出す被テスト回路と、を備え、前記データ蓄積部は、前記データを圧縮した圧縮データを生成する圧縮データ生成部と、前記圧縮データを蓄積する蓄積部と、前記蓄積部から前記圧縮データを読み出す読出部と、前記クロック信号切替部からのクロック信号に基づいて、前記被テスト回路から前記データの読み出しの開始から終了まで前記圧縮データ生成部及び前記蓄積部に前記第１のクロック信号を供給し、かつ、前記蓄積部から前記圧縮データの読み出しの開始から終了まで前記蓄積部及び前記読出部に、前記第１のクロック信号の周波数よりも低い周波数の第２のクロック信号を供給するように制御する制御部と、を備えることが好ましい。
【００１０】
本発明の第２の視点においては、半導体集積回路のテスト方法において、被テスト回路からのデータを蓄積する際に第１のクロック信号に基づいて動作するステップと、蓄積された前記データを読み出して出力する際に前記第１のクロック信号の周波数よりも低い周波数の第２のクロック信号に基づいて動作するステップと、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明（請求項１−１０）によれば、低速なＬＳＩテスタでテストが可能となる。その理由は、実際のテストにおいて、被テスト回路のデータ読み出しは第１のクロック信号を用い高速で行い、出力される圧縮データの期待値比較を第１のクロック信号の周波数よりも低い周波数の第２のクロック信号を用いて低速で行うことが可能となるからである。また、テストのためだけに構成が複雑で高価な高速用ＩＯバッファを搭載する必要がなくなる。これにより、テストの信頼性を維持しつつ製造原価の低減を図ることができる。さらに、高速用ＩＯバッファを搭載する必要がなくなることで、テスト時の電流量が減少し、ＩＯ同時スイッチングノイズ（ＳＳＯ；Simultaneous Switching Output noise）の問題がなくなり、テストが安定する。
【発明を実施するための最良の形態】
【００１２】
（実施形態１）
本発明の実施形態１に係る半導体集積回路について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体集積回路の構成を模式的に示したブロック図である。図２〜４は、本発明の実施形態１に係る半導体集積回路の構成の変形例を模式的に示したブロック図である。
【００１３】
半導体集積回路１は、中央処理部２と、被テスト回路３と、クロック生成部４と、データ蓄積部５と、出力部６と、データ出力端子７ａと、クロック入力端子７ｂと、クロック切替信号入力端子７ｃと、を有する（図１参照）。
【００１４】
中央処理部２は、被テスト回路３内の情報を処理する部分であり、例えば、ＣＰＵ、ＭＰＵ等が挙げられる（図１参照）。中央処理部２は、テストモードのときに、クロック生成部４からの第１のクロック信号に同期して、アドレス信号を被テスト回路３に向けて（パラレルに）出力する。中央処理部２は、テストモードのときに、アドレス信号に対応するデータが被テスト回路３から入力される。ここで、第１のクロック信号は、クロック生成部４で生成されたクロック信号であり、第２のクロック信号の周波数よりも高い周波数のクロック信号である。
【００１５】
被テスト回路３は、ＬＳＩテスタ（図示せず）のテスト対象となる回路であり、例えば、ＲＯＭ、ＲＡＭ等が挙げられる（図１参照）。被テスト回路３は、アドレスごとにデータを記憶する。被テスト回路３は、中央処理部２からのアドレス信号が入力されることにより、クロック生成部４からの第１のクロック信号に同期して、対応するアドレスのデータを読み出し、読み出したデータを中央処理部２及びデータ蓄積部５（の圧縮データ生成部５ａ）に向けて（パラレルに）出力する。
【００１６】
クロック生成部４は、第１のクロック信号を生成する部分であり、例えば、ＰＬＬ回路が挙げられる（図１参照）。第１のクロック信号は、中央処理部２、被テスト回路３、データ蓄積部５（の制御部５ｄ）に入力される。
【００１７】
データ蓄積部５は、被テスト回路３からのデータを圧縮して蓄積する部分であり、例えば、ＭＩＳＲが挙げられる（図１参照）。データ蓄積部５は、圧縮データ生成部５ａと、蓄積部５ｂと、読出部５ｃと、制御部５ｄと、を有する。
【００１８】
圧縮データ生成部５ａは、被テスト回路３からのデータを圧縮した圧縮データを生成する部分である（図１参照）。圧縮データ生成部５ａは、被テスト回路３からデータの読み出しの開始から終了まで制御部５ｄから第１のクロック信号が供給され、当該第１のクロック信号に同期して、圧縮データを生成する。なお、圧縮データ生成部５ａは、制御部５ｄから第２のクロック信号が供給されない。圧縮データ生成部５ａは、例えば、被テスト回路３からパラレルに出力されたデータを圧縮した第２の圧縮データと、蓄積部５ｂからシリアルに出力された第１の圧縮データと、を関連付けて、蓄積部５ｂに向けて出力する。
【００１９】
蓄積部５ｂは、圧縮データ生成部５ａで生成された圧縮データを一時的に蓄積する部分である（図１参照）。蓄積部５ｂは、被テスト回路３からデータの読み出しの開始から終了まで制御部５ｄから第１のクロック信号が供給され、蓄積時に当該第１のクロック信号に同期して圧縮データを一時的に蓄積する。蓄積部５ｂは、圧縮データの読み出しの開始から終了まで制御部５ｄから第２のクロック信号が供給され、読出時に当該第２のクロック信号に同期して蓄積された圧縮データをパラレルに出力する。ここで、第２のクロック信号は、クロック入力端子７ｂから入力されたクロック信号であり、第１のクロック信号の周波数よりも低い周波数のクロック信号である。
【００２０】
読出部５ｃは、蓄積部５ｂから圧縮データを読み出す部分である（図１参照）。読出部５ｃは、蓄積部５ｂから圧縮データの読み出しの開始から終了まで制御部５ｄから第２のクロック信号が供給され、当該第２のクロック信号に同期して、蓄積部５ｂから圧縮データをパラレルに読み出し、読み出した圧縮データを出力部６に向けてシリアルに出力する。なお、読出部５ｃは、制御部５ｄから第１のクロック信号が供給されない。
【００２１】
制御部５ｄは、圧縮データ生成部５ａ、蓄積部５ｂ、読出部５ｃの動作を制御する部分である（図１参照）。制御部５ｄは、クロック生成部４からの第１のクロック信号が入力されるとともに、クロック入力端子７ｂからの第２のクロック信号が入力され、クロック切替信号入力端子７ｃからのクロック切替信号が入力される。制御部５ｄは、クロック切替信号が入力されたときに、出力するクロック信号を第１のクロック信号から第２のクロック信号に切り替える機能を有する。なお、制御部５ｄにおける第１のクロック信号から第２のクロック信号に切り替える機能は、制御部５ｄと分離してデータ蓄積部５の外部に設けてもよい（図４のクロック信号切替部８参照）。制御部５ｄは、被テスト回路３からデータの読み出しの開始から終了まで圧縮データ生成部５ａ及び蓄積部５ｂに第１のクロック信号を供給し、蓄積部５ｂから圧縮データの読み出しの開始から終了まで蓄積部５ｂ及び読出部５ｃに第２のクロック信号を供給するように制御する。
【００２２】
ここで、クロック切替信号は、制御部５ｄにて出力するクロック信号を第１のクロック信号から第２のクロック信号に切り替えるための信号である。なお、クロック切替信号は、クロック入力端子７ｂから入力されたものに限るものではなく、例えば、被テスト回路３でのデータ読み出しが終了したときに被テスト回路３から出力されるステータス信号（図２参照）、アドレス信号の出力が終了したときに中央処理部２から出力されるステータス信号（図３参照）等を用いてもよい。
【００２３】
出力部６は、データ蓄積部５（の読出部５ｃ）からシリアルに出力された圧縮データを、データ蓄積部５と外部回路（例えば、ＬＳＩテスタ）の間の電気特性の違いを緩衝しつつ、データ出力端子７ａに向けてシリアルに出力する部分であり、例えば、ＩＯバッファが挙げられる（図１参照）。
【００２４】
データ出力端子７ａは、出力部６から出力された圧縮データを半導体集積回路１の外部に出力するための端子であり、ＬＳＩテスタ（図示せず）と電気的に接続する部分である（図１参照）。
【００２５】
クロック入力端子７ｂは、第２のクロック信号をデータ蓄積部５（の制御部５ｄ）に入力するための端子であり、ＬＳＩテスタ（図示せず）と電気的に接続する部分である（図１参照）。
【００２６】
クロック切替信号入力端子７ｃは、クロック切替信号をデータ蓄積部５（の制御部５ｄ）に入力するための端子であり、ＬＳＩテスタ（図示せず）と電気的に接続する部分である（図１参照）。なお、クロック切替信号入力端子７ｃは、クロック切替信号として中央処理部２や被テスト回路３等から出力されるステータス信号を用いる場合には設けなくてもよい（図２、３参照）。
【００２７】
次に、実施形態１に係る半導体集積回路のテストモード時の動作（半導体集積回路１に搭載された被テスト回路３の読み出しテストする場合の動作）について図面を用いて説明する。図５は、本発明の実施形態１に係る半導体集積回路のテストモード時の動作を模式的に示したフローチャートである。なお、半導体集積回路の各構成部については図１を参照されたい。
【００２８】
まず、テストモード時に、クロック生成回路４から供給された第１のクロック信号（高速ＣＬＫ）に同期して、中央処理部２、被テスト回路３、データ蓄積部５は動作し、中央処理部２はアドレス信号を（パラレルに）出力する（ステップＡ１）。次に、被テスト回路３は、中央処理部２からのアドレス信号に基づいて、第１のクロック信号（高速ＣＬＫ）に同期して、対応するアドレスに係るデータを読み出して、パラレルに出力する（ステップＡ２）。次に、データ蓄積部５は、被テスト回路３からのデータに基づいて圧縮データを生成し、蓄積する（ステップＡ３）。
【００２９】
被テスト回路３の全てのアドレスに係るデータの読み出しが終了し、全ての圧縮データの蓄積が終了すると、データ蓄積部５は、クロック切替信号が入力されることにより、第１のクロック信号（高速ＣＬＫ）から第２のクロック信号（低速ＣＬＫ）に切り替える（ステップＡ４）。次に、データ蓄積部５は、第２のクロック信号（低速ＣＬＫ）に同期して、蓄積された圧縮データを読み出して、シリアルに出力する（ステップＡ５）。
【００３０】
その後、データ蓄積部５から出力された圧縮データは、出力部６を介してＬＳＩテスタ（図示せず）に入力され、ＬＳＩテスタにて読み出しテストが行われることになる（ステップＡ６）。
【００３１】
実施形態１によれば、低速なＬＳＩテスタでテストが可能となる。その理由は、実際のテストにおいて、被テスト回路３のデータ読み出しはクロック生成部４の第１のクロック信号を用い高速で行い、出力される圧縮データの期待値比較を第２のクロック信号を用いて低速で行うことが可能となるからである。これにより、テストの信頼性を維持しつつ製造原価の低減を図ることができる。
【実施例１】
【００３２】
次に、本発明の実施例１に係る半導体集積回路について図面を用いて説明する。図６は、本発明の実施例１に係る半導体集積回路の構成を模式的に示したブロック図である。
【００３３】
実施例１に係る半導体集積回路１では、実施形態１における中央処理部（図１の２）にＣＰＵ１０を適用し、被テスト回路（図１の３）にＲＯＭ２０を適用し、クロック生成部（図１の４）にＰＬＬ５０を適用し、データ蓄積部（図１の５）にＭＩＳＲ４０を適用し、出力部（図１の６）にＩＯバッファ３０を適用したものである。ＭＩＳＲ４０には、ＣＬＫ切替部４１を有する。ＣＬＫ切替部４１は、実施形態１の制御部（図１の５ｄ）のクロック信号の切替部分に相当するものであり、クロック切替信号が入力されたときに、出力するクロック信号を高速ＣＬＫから低速ＣＬＫに切り替える。各構成部の機能は実施形態１と同様である。
【００３４】
実施形態１に係る半導体集積回路１に搭載されたＲＯＭ２０の読み出しテストする場合の動作について説明すると、まず、テストモード時に、ＰＬＬ５０から供給された高速ＣＬＫでＣＰＵ１０、ＲＯＭ２０、ＭＩＳＲ４０が動作し、アドレス信号がＣＰＵ１０から出力され、アドレス信号に対応するアドレスのコード（例えば、３２Ｂｉｔ＋ＥＣＣコード７Ｂｉｔ）がＲＯＭ２０から出力され、ＭＩＳＲ４０にてコードに基づいて圧縮コード（Signature；例えば、３９Ｂｉｔ）を生成して蓄積する。ＲＯＭ２０の全てのアドレスに係るコードの読み出しが終了すると、ＭＩＳＲ４０は圧縮コードの生成を停止する。この状態で、ＭＩＳＲ４０にクロック切替信号が入力されると高速ＣＬＫから低速ＣＬＫに切り替わり、低速ＣＬＫに同期して、ＭＩＳＲ４０は蓄積された圧縮コードを読み出してシリアルに出力する。その後、ＭＩＳＲ４０から出力された圧縮コードは、ＩＯバッファ３０を介してＬＳＩテスタ（図示せず）に入力され、ＬＳＩテスタにて読み出しテストが行われることになる。なお、誤り見逃し確率は、３９Ｂｉｔ長データの場合、約１／３２３９と極めて低く、信頼性低下の問題はない。実施例１によれば、低速なＬＳＩテスタでテストが可能となり、テストの信頼性を維持しつつ製造原価の低減をはかることができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態１に係る半導体集積回路の構成を模式的に示したブロック図である。
【図２】本発明の実施形態１に係る半導体集積回路の構成の第１の変形例を模式的に示したブロック図である。
【図３】本発明の実施形態１に係る半導体集積回路の構成の第２の変形例を模式的に示したブロック図である。
【図４】本発明の実施形態１に係る半導体集積回路の構成の第３の変形例を模式的に示したブロック図である。
【図５】本発明の実施形態１に係る半導体集積回路のテストモード時の動作を模式的に示したフローチャートである。
【図６】本発明の実施例１に係る半導体集積回路の構成を模式的に示したブロック図である。
【図７】従来例に係るＭＩＳＲの構成を模式的に示したブロック図である。
【符号の説明】
【００３６】
１  半導体集積回路
２  中央処理部
３  被テスト回路
４  クロック生成部
５  データ蓄積部
５ａ  圧縮データ生成部
５ｂ  蓄積部
５ｃ  読出部
５ｄ  制御部
６  出力部
７ａ  データ出力端子
７ｂ  クロック入力端子
７ｃ  クロック切替信号入力端子
８  クロック信号切替部
１０  ＣＰＵ
２０  ＲＯＭ
３０  ＩＯバッファ
４０  ＭＩＳＲ
４１  ＣＬＫ切替部
５０  ＰＬＬ
【図１】
2006329810.tif 000003
【図２】
2006329810.tif 000004
【図３】
2006329810.tif 000005
【図４】
2006329810.tif 000006
【図５】
2006329810.tif 000007
【図６】
2006329810.tif 000008
【図７】
2006329810.tif 000009
【手続補正書】
【提出日】平成18年7月6日(2006.7.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のクロック信号に同期してデータを出力する被テスト回路と、
前記第１のクロック信号に同期して前記被テスト回路から出力されたデータを圧縮し、該圧縮したデータを蓄積し、該蓄積したデータを第２のクロック信号に同期して出力するデータ蓄積部と、を備え、
前記第２のクロック信号の周波数は、前記第１のクロック信号の周波数よりも低い周波数である、
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、
前記データ蓄積部は、ＭＩＳＲである、
半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路であって、
前記ＭＩＳＲは、前記第１のクロック信号と前記第２のクロック信号を切替可能なクロック切替部を備える、
半導体集積回路。
【請求項４】
請求項２に記載の半導体集積回路であって、
前記ＭＩＳＲは、前記第１のクロック信号と前記第２のクロック信号の切替を制御する制御部を含み、
前記制御部は、前記ＭＩＳＲへデータが入力されるときには、前記第１のクロック信号を選択し、前記ＭＩＳＲからデータが出力されるときには、前記第２のクロック信号を選択する、
半導体集積回路。
【請求項５】
請求項２ないし４のいずれか１に記載の半導体集積回路であって、
前記ＭＩＳＲは、
前記被テスト回路から出力されたデータを圧縮する圧縮データ生成部と、
前記圧縮データ生成部から出力されたデータを蓄積する蓄積部と、
前記蓄積部に蓄積されたデータを読み出す読出部と、を含み、
前記圧縮データ生成部には、前記第１のクロック信号が供給され、
前記蓄積部には、前記第１のクロック信号と前記第２のクロック信号が供給され、
前記読出部には、前記第２のクロック信号が供給される、
半導体集積回路。
【請求項６】
請求項１に記載の半導体集積回路であって、
さらに、前記第１のクロック信号と前記第２のクロック信号を切替可能なクロック切替部を備える、
半導体集積回路。
【請求項７】
請求項１に記載の半導体集積回路であって、
前記データ蓄積部は、前記第１のクロック信号と前記第２のクロック信号の切替を制御する制御部を含み、
前記制御部は、前記データ蓄積部へデータが入力されるときには、前記第１のクロック信号を選択し、前記データ蓄積部からデータが出力されるときには、前記第２のクロック信号を選択する、
半導体集積回路。
【請求項８】
請求項１、６または７のいずれか１に記載の半導体集積回路であって、
前記データ蓄積部は、
前記被テスト回路から出力されたデータを圧縮する圧縮データ生成部と、
前記圧縮データ生成部から出力されたデータを蓄積する蓄積部と、
前記蓄積部に蓄積されたデータを読み出す読出部と、を含み、
前記圧縮データ生成部には、前記第１のクロック信号が供給され、
前記蓄積部には、前記第１のクロック信号と前記第２のクロック信号が供給され、
前記読出部には、前記第２のクロック信号が供給される、
半導体集積回路。
【請求項９】
請求項５または８に記載の半導体集積回路であって、
前記蓄積部は、蓄積したデータを前記圧縮データ生成部へ出力し、
前記圧縮データ生成部は、前記被テスト回路から出力されたデータを圧縮し、該圧縮したデータと前記蓄積部から入力されたデータとを関連付けて前記蓄積部へ出力する、
半導体集積回路。
【請求項１０】
請求項１ないし９のいずれか１に記載の半導体集積回路であって、
前記第２のクロック信号は、テスタから出力される信号である、
半導体集積回路。
【請求項１１】
請求項３、４、６または７のいずれか１に記載の半導体集積回路であって、
前記第１のクロック信号と前記第２のクロック信号の切替は、クロック切替信号に基づいて行われ、
前記クロック切替信号は、テスタから出力される信号である、
半導体集積回路。
【請求項１２】
請求項３、４、６または７のいずれか１に記載の半導体集積回路であって、
さらに、中央処理部を備え、
前記第１のクロック信号に同期した前記被テスト回路からの前記データの出力は、前記中央処理部の読み出し処理によって実行され、
前記第１のクロック信号と前記第２のクロック信号の切替は、クロック切替信号に基づいて行われ、
前記クロック切替信号は、前記被テスト回路からのデータ読み出しが終了したときに、前記被テスト回路から出力される信号である、
半導体集積回路。
【請求項１３】
請求項３、４、６または７のいずれか１に記載の半導体集積回路であって、
さらに、中央処理部を備え、
前記第１のクロック信号に同期した前記被テスト回路からの前記データの出力は、前記中央処理部の読み出し処理によって実行され、
前記第１のクロック信号と前記第２のクロック信号の切替は、クロック切替信号に基づいて行われ、
前記クロック切替信号は、前記中央処理部から出力される信号である、
半導体集積回路。
【請求項１４】
請求項１ないし１３のいずれか１に記載の半導体集積回路であって、
前記被テスト回路は、ＲＯＭである、
半導体集積回路。
【請求項１５】
第１のクロック信号に同期して、被テスト回路からデータを読み出す第１のステップと、
前記第１のステップにおいて読み出したデータを圧縮する第２のステップと、
前記第２のステップにおいて圧縮したデータを蓄積する第３のステップと、
前記第３のステップにおいて蓄積したデータを、前記第１のクロック信号の周波数より低い周波数の第２のクロック信号に同期して外部へ出力する第４のステップと、を含む、
半導体集積回路のテスト方法。
【請求項１６】
請求項１５に記載の半導体集積回路のテスト方法であって、
第３のステップの後に、前記第１のクロック信号から前記第２のクロック信号へクロック信号の切替を行う第５のステップを含む、
半導体集積回路のテスト方法。
【請求項１７】
請求項１６に記載の半導体集積回路のテスト方法であって、
第５のステップの前に、テスタは前記第１のクロック信号から前記第２のクロック信号へクロック信号の切替を制御する信号を出力する第６のステップを含む、
半導体集積回路のテスト方法。
【請求項１８】
請求項１６に記載の半導体集積回路のテスト方法であって、
第５のステップの前に、前記被テスト回路は前記第１のクロック信号から前記第２のクロック信号へクロック信号の切替を制御する信号を出力する第６のステップを含む、
半導体集積回路のテスト方法。
【請求項１９】
請求項１６に記載の半導体集積回路のテスト方法であって、
第５のステップの前に、中央処理部は前記第１のクロック信号から前記第２のクロック信号へクロック信号の切替を制御する信号を出力する第６のステップを含む、
半導体集積回路のテスト方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明の第１の視点においては、半導体集積回路において、第１のクロック信号に同期してデータを出力する被テスト回路と、前記第１のクロック信号に同期して前記被テスト回路から出力されたデータを圧縮し、該圧縮したデータを蓄積し、該蓄積したデータを第２のクロック信号に同期して出力するデータ蓄積部と、を備え、前記第２のクロック信号の周波数は、前記第１のクロック信号の周波数よりも低い周波数であることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明の前記半導体集積回路において、前記データ蓄積部は、前記データ蓄積部は、ＭＩＳＲであることが好ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明の前記半導体集積回路において、前記ＭＩＳＲは、前記被テスト回路から出力されたデータを圧縮する圧縮データ生成部と、前記圧縮データ生成部から出力されたデータを蓄積する蓄積部と、前記蓄積部に蓄積されたデータを読み出す読出部と、を含み、前記圧縮データ生成部には、前記第１のクロック信号が供給され、前記蓄積部には、前記第１のクロック信号と前記第２のクロック信号が供給され、前記読出部には、前記第２のクロック信号が供給されることが好ましい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明の第２の視点においては、半導体集積回路のテスト方法において、第１のクロック信号に同期して、被テスト回路からデータを読み出す第１のステップと、前記第１のステップにおいて読み出したデータを圧縮する第２のステップと、前記第２のステップにおいて圧縮したデータを蓄積する第３のステップと、前記第３のステップにおいて蓄積したデータを、前記第１のクロック信号の周波数より低い周波数の第２のクロック信号に同期して外部へ出力する第４のステップと、を含むことを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明（請求項１−１９）によれば、低速なＬＳＩテスタでテストが可能となる。その理由は、実際のテストにおいて、被テスト回路のデータ読み出しは第１のクロック信号を用い高速で行い、出力される圧縮データの期待値比較を第１のクロック信号の周波数よりも低い周波数の第２のクロック信号を用いて低速で行うことが可能となるからである。また、テストのためだけに構成が複雑で高価な高速用ＩＯバッファを搭載する必要がなくなる。これにより、テストの信頼性を維持しつつ製造原価の低減を図ることができる。さらに、高速用ＩＯバッファを搭載する必要がなくなることで、テスト時の電流量が減少し、ＩＯ同時スイッチングノイズ（ＳＳＯ；Simultaneous Switching Output noise）の問題がなくなり、テストが安定する。