(57)【要約】【課題】  本発明は、可動素子を備えたマイクロデバイスに適用されるマイクロデバイス製造用基板及びマイクロデバイスの製造方法に関し、可動素子の破損を防止して、マイクロデバイスの歩留まりを向上させることを課題とする。【解決手段】  マイクロデバイス形成領域Ｇの境界部分Ｋに対応する第２のＳｉバルク層２９に絶縁層２８を露出する溝部５１を設け、第２構造体１２を形成後に、第２のＳｉバルク層２９側から力Ｆ１と第１のＳｉバルク層２８側から力Ｆ２とを加えて、第２構造体１２を溝部５１に沿って個片化する。【選択図】  図２０
2006289563.tif 000002
【特許請求の範囲】
【請求項１】
可動素子を備えたマイクロデバイスの製造方法であって、
前記マイクロデバイスが形成されるマイクロデバイス形成領域を複数有し、前記可動素子が形成される基板を用意する基板準備工程と、
前記マイクロデバイス形成領域の境界部分に対応する基板に、マイクロデバイスを個片化するための溝部をエッチングにより形成する溝部形成工程と、
前記基板に可動素子を形成する可動素子形成工程と、
前記溝部に沿ってマイクロデバイスを個片化する個片化工程とを含むことを特徴とするマイクロデバイスの製造方法。
【請求項２】
前記溝部形成工程は、前記可動素子形成工程で行うことを特徴とする請求項１に記載のマイクロデバイスの製造方法。
【請求項３】
前記溝部形成工程と可動素子形成工程との間に、前記溝部に絶縁材を充填する絶縁材充填工程を設けたことを特徴とする請求項１に記載のマイクロデバイスの製造方法。
【請求項４】
前記溝部形成工程は、前記基板上に溝部の形状に対応する開口部を備えたレジスト層を形成するレジスト層形成工程と、
前記レジスト層をマスクとして、前記基板をエッチングする基板エッチング工程とを有し、
前記開口部は、第１の幅の第１開口部と、該第１の幅よりも狭い第２の幅の第２開口部とよりなることを特徴とする請求項１〜３のいずれか一項に記載のマイクロデバイスの製造方法。
【請求項５】
前記溝部形成工程は、前記基板上に絶縁層を形成する絶縁層形成工程と、
前記絶縁層上に、溝部の形状に対応する開口部を備えたレジスト層を形成するレジスト層形成工程と、
前記レジスト層をマスクとして、前記基板が露出するよう絶縁層をパターニングする絶縁層パターニング工程と、
前記パターニングされた絶縁層をマスクとして、前記基板をエッチングする形成する基板エッチング工程とを有し、
前記開口部は、第１の幅の第１開口部と、該第１の幅よりも狭い第２の幅の第２開口部とよりなることを特徴とする請求項１〜３のいずれか一項に記載のマイクロデバイスの製造方法。
【請求項６】
可動素子を備えたマイクロデバイスが形成される複数のマイクロデバイス形成領域を有するマイクロデバイス製造用基板において、
第１のＳｉバルク層と、該第１のＳｉバルク層上に形成された絶縁層と、該絶縁層上に形成され、第１のＳｉバルク層よりも厚さの大きい第２のＳｉバルク層とを備え、
前記マイクロデバイス形成領域の境界部分に対応する第２のＳｉバルク層に、マイクロデバイを個片化するための溝部を設けたことを特徴とするマイクロデバイス製造用基板。
【請求項７】
前記溝部は、前記絶縁層を露出することを特徴とする請求項６に記載のマイクロデバイス製造用基板。
【請求項８】
前記溝部に、該溝部を充填する絶縁材を設けたことを特徴とする請求項６または７に記載のマイクロデバイス製造用基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロデバイス製造用基板及びマイクロデバイスの製造方法に係り、特に微細な形状とされた可動素子を備えたマイクロデバイスに適用されるマイクロデバイス製造用基板及びマイクロデバイスの製造方法に関する。
【背景技術】
【０００２】
微細構造のパーツを集積して形成されるマイクロデバイスは、光スイッチ、ラブ・オン・チップ、マイクロ・クロマトグラフィ・デバイス、マイクロポンプ、パワーＭＥＭＳパーツ等として、各種分野での応用が期待されている。
【０００３】
マイクロデバイスは、微細な形状とされた可動素子（例えば、光スイッチの場合、ミラーがこれに相当する）を有する。このようなマイクロデバイスは、１枚の基板上に半導体微細加工技術（フォトリソグラフィやエッチング等）を用いて複数形成され、その後、ダイシングにより複数のマイクロデバイスは個片化される。
【０００４】
従来のダイシング法としては、切削水（ダイシングブレードの冷却及び切削時のゴミを除去するための水）をダイシングブレードに噴きつけながら行なう方法がある。しかし、この方法では、切削水の水圧により、可動素子が破損してしまい、マイクロデバイスの歩留まりが低下してしまうという問題があった。
【０００５】
このような問題を解決する他のダイシング法として、マイクロデバイスが形成された基板を水中に浸漬させて基板のダイシングを行なう方法がある（例えば、非特許文献１参照。）。
【非特許文献１】“アプリケーション実例集”、[online]、[平成１７年２月２８日検索]、＜https://is01.disco.co.jp/psc/aphp.nsf/0/9E40E4A161B423B549256F24003376B7＞
【発明の開示】
【発明が解決しようとする課題】
【０００６】
水中で基板をダイシングする方法は、切削水を用いたダイシング方法よりも可動素子の破損を抑制できる。しかしながら、水中で基板をダイシングする方法では、水の粘性や基板に水中に浸漬させる際に発生する水流等により可動素子が破損してしまい、マイクロデバイスの歩留まりを十分に向上させることが困難であった。また、ダイシング後に基板を水中から引き上げる際にも同様な理由により、可動素子が破損してしまうという問題があった。
【０００７】
そこで、本発明は上記の点に鑑みてなされたものであり、可動素子の破損を防止して、マイクロデバイスの歩留まりを向上させることのできるマイクロデバイス製造用基板及びマイクロデバイスの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【０００９】
本発明の一観点によれば、可動素子を備えたマイクロデバイスの製造方法であって、前記マイクロデバイスが形成されるマイクロデバイス形成領域を複数有し、前記可動素子が形成される基板を用意する基板準備工程と、前記マイクロデバイス形成領域の境界部分に対応する基板に、マイクロデバイスを個片化するための溝部をエッチングにより形成する溝部形成工程と、前記基板に可動素子を形成する可動素子形成工程と、前記溝部に沿ってマイクロデバイスを個片化する個片化工程とを含むことを特徴とするマイクロデバイスの製造方法が提供される。
【００１０】
本発明によれば、マイクロデバイス形成領域の境界部分に対応する基板にエッチングにより溝部を形成する溝部形成工程を設けることにより、溝部付近の基板の両面から力を加えて、マイクロデバイスを溝部に沿って個片化することが可能となる。これにより、個片化工程での可動素子の破損を防止することができ、マイクロデバイスの歩留まりを向上させることができる。
【００１１】
また、前記溝部形成工程と可動素子形成工程との間に、前記溝部に絶縁材を充填する絶縁材充填工程を設けてもよい。溝部に絶縁材を充填することにより、基板の強度を十分に確保して、マイクロデバイスの製造時における基板の変形を抑制できる。
【００１２】
本発明の他の観点によれば、可動素子を備えたマイクロデバイスが形成される複数のマイクロデバイス形成領域を有するマイクロデバイス製造用基板において、第１のＳｉバルク層と、該第１のＳｉバルク層上に形成された絶縁層と、該絶縁層上に形成され、第１のＳｉバルク層よりも厚さの大きい第２のＳｉバルク層とを備え、前記マイクロデバイス形成領域間の境界部分に対応する第２のＳｉバルク層に、マイクロデバイを個片化するための溝部を設けたことを特徴とするマイクロデバイス製造用基板が提供される。
【００１３】
本発明によれば、マイクロデバイス形成領域の境界部分に対応する第２のＳｉバルク層にマイクロデバイスを個片化するための溝部を設けることにより、溝部付近の基板の両面から力を加えて、マイクロデバイスを溝部に沿って個片化することが可能となる。これにより、個片化工程での可動素子の破損を防止することができ、マイクロデバイスの歩留まりを向上させることができる。
【発明の効果】
【００１４】
本発明は、可動素子の破損を防止して、マイクロデバイスの歩留まりを向上させることのできるマイクロデバイス製造用基板及びマイクロデバイスの製造方法を提供できる。
【発明を実施するための最良の形態】
【００１５】
次に、図面に基づいて本発明の実施の形態を説明する。
【００１６】
（第１の実施の形態）
図１は、第１の実施の形態のマイクロデバイスの断面図であり、図２は図１に示すマイクロデバイスのＡ−Ａ線方向の断面図である。なお、図１において、矢印Ｂは光信号の進行方向、Ｃは光ファイバ１３，１４が伝搬する光信号の光路（以下、「光路Ｃ」とする）をそれぞれ示している。また、図１及び図２において、シャッター３２は基準位置（対向電極２２と電極３１間に電圧が印加されていない状態）に位置している。
【００１７】
始めに、図１及び図２を参照して、本実施の形態のマイクロデバイス１０について説明する。マイクロデバイス１０は、第１構造体１１と、第１構造体１１上に固定された第２構造体１２とを有する。また、マイクロデバイス１０には、一対の光ファイバ１３，１４が装着されている。
【００１８】
光ファイバ１３は、入力側の光ファイバであり、光ファイバ１４に光信号を伝送する。光ファイバ１３は、図１においてシャッター３２の左側に配置されている。光ファイバ１４は、出力側の光ファイバであり、光ファイバ１３からの光信号を伝送する。光ファイバ１４は、図１においてシャッター３２の右側に配置されている。
【００１９】
第１構造体１１は、対向電極２２を有すると共に、Ｓｉバルク層１６と、絶縁層１７と、Ｓｉバルク層１８とが順次積層された構成とされている。Ｓｉバルク層１６は、絶縁層１７、Ｓｉバルク層１８、及び対向電極２２を支持している。絶縁層１７は、Ｓｉバルク層１６上に形成されている。絶縁層１７は、Ｓｉバルク層１８をエッチングで加工する際のストッパーとなる。絶縁層１７としては、例えば、ＳｉＯ２膜を用いることができる。
【００２０】
Ｓｉバルク層１８には、光ファイバ１３，１４を装着させるための溝２１と、第２構造体１２に設けられた電極３１を下方に移動させる際に必要な空間１９とが形成されている。
【００２１】
対向電極２２は、絶縁膜２４と、絶縁膜２４に覆われた電極本体２３とよりなる。対向電極２２は、絶縁膜２４が空間１９に露出されるようＳｉバルク層１８に配設されている。絶縁膜２４としては、例えば、ＳｉＯ２膜を用いることができる。また、電極本体２３としては、例えば、Ａｌ膜を用いることができる。
【００２２】
図３は、第２構造体の断面図であり、図４は、第２構造体の平面図である。なお、図３において、Ｍ１は第１のＳｉバルク層２７の厚さ（以下、「厚さＭ１」とする）、Ｍ２は絶縁層２８の厚さ（以下、「厚さＭ２」とする）、Ｍ３は第２のＳｉバルク層２９の厚さ（以下、「厚さＭ３」とする）をそれぞれ示している。また、図３及び図４において、図１及び図２に示したマイクロデバイス１０と同一構成部分には同一の符号を付す。
【００２３】
次に、図３及び図４を参照して、第２構造体１２について説明する。第２構造体１２は、フレーム部２６と、電極３１と、可動素子であるシャッター３２とを有すると共に、第１のＳｉバルク層２７と、絶縁層２８と、第２のＳｉバルク層２９とが順次積層された構成とされている。第１のＳｉバルク層２７の厚さＭ１は、例えば、１．４μｍとすることができる。絶縁層２８の厚さＭ２は、例えば、０．４μｍとすることができる。また、第２のＳｉバルク層２９は、第１のＳｉバルク層２７よりも厚さの大きいＳｉバルク層であり、第２のＳｉバルク層２９の厚さＭ３は、例えば、１８０μｍとすることができる。
【００２４】
フレーム部２６には、光ファイバ１３，１４を装着させるための溝３０が形成されており、電極３１を囲むように形成されている。また、フレーム部２６は、第１のＳｉバルク層２７と、絶縁層２８と、第２のＳｉバルク層２９とが積層された構成とされている。
【００２５】
電極３１は、薄い形状とされており、電極部３４と、一対の支持部３５と、シャッター支持部３６とを有する。電極部３４は、対向電極２２と対向すると共に、対向電極２２から上方に離間した位置に設けられている。
【００２６】
一対の支持部３５は、電極部３４をフレーム部２６に支持させるためのものである。支持部３５の一方の端部は電極部３４と接続され、他方の端部は第１のＳｉバルク層２７と接続されている。一対の支持部３５は、可撓性を有した板バネ状とされている。これにより、電極部３４は上下方向に移動可能とされている。また、電極部３４が上下方向に移動することにより、シャッター３２も電極部３４と一体的に移動する。
【００２７】
シャッター支持部３６は、電極部３４と一体的に構成されており、電極部３４から突出するように設けられている。シャッター支持部３６は、絶縁層２８を介して、シャッター３２を支持する。電極３１の基材としては、例えば、Ｓｉバルク層を用いることができる。
【００２８】
可動素子であるシャッター３２は、微細な板状とされており、シャッター支持部３６に形成された絶縁層２８上に設けられている。シャッター３２は、光ファイバ１３から光ファイバ１４に伝送される光信号を遮断するためのものである。シャッター３２の基材としては、例えば、Ｓｉバルク層を用いることができる。シャッター３２は、対向電極２２と電極３１とに電圧が印加された際、基準位置から電極３２と共に下方向に移動して、光信号の光路Ｃを遮断する。
【００２９】
図１に示すように、対向電極２２と電極３１との間に電圧が印加されていない場合には、シャッター３２は光路Ｃの上方の基準位置にあるため、光ファイバ１３から光ファイバ１４に光信号が伝送される。
【００３０】
図５は、シャッターにより光信号が遮断された状態のマイクロデバイスの断面図である。また、図５に示すように、対向電極２２と電極３１との間に電圧が印加された場合には、シャッター３２は基準位置から下方に移動し、光信号の光路Ｃを遮断して、光ファイバ１３からの光信号を遮断する。このように、マイクロデバイス１０は、光ファイバ１３から光ファイバ１４へ光信号を通過させるか否かの切り替えを行うためのデバイスである。
【００３１】
ここで、図６を参照して、本実施の形態のマイクロデバイス１０が適用される光フューズモジュール４０について説明する。図６は、マイクロデバイスが適用される光スイッチの斜視図である。なお、図６において、図１に示したマイクロデバイス１０と同一構成部分には同一の符号を付す。
【００３２】
光フューズモジュール４０は、マイクロデバイス１０と、支持板４１と、光ファイバ４２，４４と、分配器４３と、光電池４５と、配線４７とを有する。支持板４１は、マイクロデバイス１０、分配器４３、及び光電池４５を配設するためのものである。光ファイバ４２は、分配器４３と接続されており、外部からの光信号を分配器４３に伝送する。
【００３３】
分配器４３は、支持板４１上に設けられており、マイクロデバイス１０と接続された光ファイバ１３と、光ファイバ４２と、光電池４５と接続された光ファイバ４４とに接続されている。分配器４３は、光ファイバ４２から伝送された外部からの光信号を光ファイバ１３と光ファイバ４４とに対して所定の比率で分配する。分配器４３は、例えば、外部からの光信号の９割を光ファイバ１３に伝送し、残りの１割を光ファイバ４４に伝送する。
【００３４】
光電池４５は、支持板４１上に設けられており、配線４７を介して、マイクロデバイス１０と接続されている。配線４７は、マイクロデバイス１０に電力を供給するためのものである。光電池４５は、例えば、光ファイバ４２と接続された外部機器にトラブルが発生して、通常よりも強い光信号が光フューズモジュール４０に伝送された際、電力を発生させ、この電力をマイクロデバイス１０に供給する。
【００３５】
マイクロデバイス１０は、支持板４１上に設けられており、光ファイバ１３，１４及び配線４７と接続されている。マイクロデバイス１０は、通常よりも強い光信号が光フューズモジュール４０に伝送された際、光電池４５からの電力によりシャッター３２を下方に移動させて光路Ｃを遮断する。
【００３６】
このように、光フューズモジュール４０は、外部からの強い光信号が光ファイバ４２に伝送された際、シャッター３２により光路Ｃを遮断して、光ファイバ１４と接続された電子機器（図示せず）が破損することを防止する。
【００３７】
図７は、マイクロデバイス製造用基板の平面図である。なお、図７において、Ｅはマイクロデバイスが形成されない領域（以下、「非形成領域Ｅ」とする）、Ｇはマイクロデバイスが形成される領域（以下、「マイクロデバイス形成領域Ｇ」とする）をそれぞれ示している。また、同図において、Ｋはマイクロデバイス形成領域Ｇの境界部分（以下、「境界部分Ｋ」とする）、Ｌ１，Ｌ２はマイクロデバイス形成領域Ｇの２辺の長さ（以下、「長さＬ１，Ｌ２」とする）、Ｌ３，Ｌ４はマイクロデバイス製造用基板５０の２辺の長さ（以下、「長さＬ３，Ｌ４」とする）をそれぞれ示している。
【００３８】
図８は、図７に示したマイクロデバイス製造用基板のＩ−Ｉ線方向の断面図である。図８において、Ｗ１は溝部５１の幅（以下、「幅Ｗ１」とする）を示している。
【００３９】
次に、図７及び図８を参照して、マイクロデバイス１０が形成されるマイクロデバイス製造用基板５０について説明する。マイクロデバイス製造用基板５０は、ＳＯＩ（Silicon On Insulator）基板であり、第１のＳｉバルク層２７と、絶縁層２８と、第２のＳｉバルク層２９とが順次積層された構成とされている。第１のＳｉバルク層２７は、電極３１を形成するための基材である。第１のＳｉバルク層２７の厚さＭ１は、例えば、１．４μｍとすることができる。
【００４０】
絶縁層２８は、第２のＳｉバルク層２７をエッチングする際のストッパーである。絶縁層２８としては、例えば、ＳｉＯ２膜を用いることができる。絶縁層２８の厚さＭ２は、例えば、０．４μｍとすることができる。第２のＳｉバルク層２９は、シャッター３２及びフレーム部２６を形成するための基材である。第２のＳｉバルク層２９の厚さＭ３は、例えば、１８０μｍとすることができる。
【００４１】
マイクロデバイス製造用基板５０は、平面視した状態において四角形であり、複数（本実施の形態では１６個）のマイクロデバイス形成領域Ｇを有する。例えば、平面視した際のマイクロデバイス１０の外形が２ｍｍ□（Ｌ１＝２ｍｍ，Ｌ２＝２ｍｍ）の場合、マイクロデバイス製造用基板５０の長さＬ３，Ｌ４はそれぞれ２０ｍｍとすることができる。
【００４２】
また、マイクロデバイス形成領域Ｇの境界部分Ｋに対応する第２のＳｉバルク層２９には、マイクロデバイス１０を個片化するための溝部５１が絶縁層２８を露出するように形成されている。溝部５１の幅Ｗ１は、例えば、２０μｍとすることができる。
【００４３】
このような溝部５１を備えたマイクロデバイス製造用基板５０をマイクロデバイス１０の製造に用いることにより、マイクロデバイス製造用基板５０の両面から溝部５１の近傍に力を加えて、マイクロデバイス１０を溝部５１に沿って個片化することができる。
【００４４】
これにより、微細な形状とされたシャッター３２や薄い形状とされた電極３１の破損を防止でき、マイクロデバイス１０の歩留まりを向上させることができる。なお、マイクロデバイス製造用基板５０は、第１構造体１１を形成する場合と第２構造体１２を形成する場合の両方に適用することができる。
【００４５】
図９〜図２１は、本実施の形態のマイクロデバイスの製造工程を示す図である。なお、図９〜図２１において、本実施の形態のマイクロデバイス１０と同一構成部分には同一の符号を付す。
【００４６】
次に、図９〜図２１を参照して、マイクロデバイス１０の製造方法（主に、第２構造体１２の製造方法）ついて説明する。なお、本実施の形態では、溝部５１とシャッター３２とを同時に形成する場合を例に挙げて、以下の説明を行なう。
【００４７】
始めに、図９に示すように、第２構造体１２を形成するための基板５２を用意する（基板準備工程）。基板５２は、第１のＳｉバルク層２７と、絶縁層２８と、第２のＳｉバルク層２９とが順次積層されたＳＯＩ基板であり、複数のマイクロデバイス形成領域Ｇを有する。
【００４８】
次に、図１０に示すように、第２のＳｉバルク層２９上に絶縁層５４を形成する（絶縁層形成工程）。この絶縁層５４は、後にパターニングされて第２のＳｉバルク層２９をエッチングする際のマスクとなる。絶縁層５４としては、例えば、蒸着法やＣＶＤ法等により形成された、ＳｉＯ２膜やＳｉＮ膜を用いることができる。また、例えば、第２のＳｉバルク層２９の厚さＭ３が１８０μｍの場合、絶縁層５４としてＳｉＯ２膜を用いたときの絶縁層５４の厚さは、１０μｍとすることができる。
【００４９】
続いて、図１１に示すように、第１のＳｉバルク層２７に開口部５５Ａ，５５Ｂを備えたレジスト層５５を形成する。開口部５５Ｂは、光ファイバ１３，１４を装着するための溝３０が形成される位置に対応している。
【００５０】
次いで、図１２に示すように、レジスト層５５をマスクとして、第１のＳｉバルク層２７及び絶縁層２８を貫通するようエッチングを行い、第２のＳｉバルク層２９に開口部５６，５７を形成する。このエッチングにより、電極３１が形成される。また、レジスト層５５は、開口部５６，５７を形成後、レジスト剥離液により除去する。
【００５１】
続いて、図１３に示すように、第１のＳｉバルク層２７、電極３１、及び開口部５６に露出された第２のＳｉバルク層２９を覆うと共に、開口部５７を露出するレジスト層５８を形成する。次に、図１４に示すように、レジスト層５８をマスクとして、第２のＳｉバルク層２９をエッチングして、第２のＳｉバルク層２９に光ファイバ１３，１４を装着するための溝３０を形成する。
【００５２】
次に、図１５に示すように、絶縁層５４上に開口部６１Ａ，６１Ｂを備えたレジスト層６１を形成する（レジスト層形成工程）。レジスト層６１は、溝部５１の形状とシャッター３２の形状とに対応している。また、開口部６１Ｂは、溝部５１が形成されるマイクロデバイス形成領域Ｇの境界部分Ｋに形成されている。開口部６１Ｂの幅Ｗ２は、例えば、２０μｍとすることができる。
【００５３】
続いて、図１６に示すように、レジスト層６１をマスクとするエッチングにより、絶縁層５４に第２のＳｉバルク層２９を露出する開口部６３，６４を形成する（絶縁層パターニング工程）。その後、図１７に示すように、レジスト剥離液によりレジスト層６１を除去する。
【００５４】
次に、図１８に示すように、開口部６３，６４を備えた絶縁層５４をマスクとして、第２のＳｉバルク層２９を貫通するまでエッチングを行い、シャッター３２と溝部５１とを同時に形成する（可動素子形成工程及び基板エッチング工程）。マイクロデバイス形成領域Ｇの境界部分Ｋに対応する第２のＳｉバルク層２９に形成された溝部５１は、第２構造体１２を個片化するための溝である。溝部５１の幅Ｗ１は、レジスト層６１の開口部６１Ｂの幅Ｗ２と略等しい。溝部５１の幅Ｗ１は、例えば、２０μｍとすることができる。また、エッチング方法としては、例えば、ドライエッチング法を用いることができる。
【００５５】
このように、シャッター３２を形成する可動素子形成工程において、シャッター３２と溝部５１とを同時に形成することにより、別途、溝部５１を形成する溝部形成工程を行なう必要がばくなるため、製造工程を簡略化して生産性を向上させることができる。
【００５６】
次に、図１９に示すように、絶縁層５４を除去する。絶縁層５４は、例えば、ウエットエッチングにより除去することができる。続いて、図２０に示すように、レジスト剥離液によりレジスト層５８を除去後、溝部５１の近傍に位置する第２のＳｉバルク層２９に力Ｆ１と、溝部５１の近傍に位置する第１のＳｉバルク層２７に力Ｆ２とを加えて、図２１に示すように、溝部５１に沿って第２構造体１２を個片化する（個片化工程）。なお、この個片化によりフレーム部２６が形成される。
【００５７】
先に説明したように、第１のＳｉバルク層２７の厚さＭ１（例えば、１．４μｍ）、及び絶縁層２８の厚さＭ２（例えば、０．４μｍ）は、非常に薄いため、第２構造体１２を個片化する際に必要な力Ｆ１，Ｆ２は小さい。そのため、力Ｆ１，Ｆ２により第２構造体１２が破損することはない。
【００５８】
このように、第２構造体１２を個片化することにより、個片化工程におけるシャッター３２及び電極３１の破損を防止して、マイクロデバイス１０の歩留まりを向上させることができる。
【００５９】
なお、第１構造体１１は、公知の技術により形成することができ、第２構造体１２を第１構造体１１上に固定することにより、マイクロデバイス１０が製造される。
【００６０】
本実施の形態によれば、マイクロデバイス形成領域Ｇの境界部分Ｋに対応する第２のＳｉバルク層２９に溝部５１を形成し、溝部５１の近傍に位置する第１及び第２のＳｉバルク層２７，２９に力Ｆ１，Ｆ２を加えて第２構造体１２を個片化することにより、個片化工程におけるシャッター３２及び電極３１の破損を防止でき、マイクロデバイス１０の歩留まりを向上させることができる。
【００６１】
なお、本実施の形態では、シャッター３２及び溝部５１を形成後に、絶縁層５４を除去したが、絶縁層５４を除去することなく残したままにしてもよい。また、絶縁層５４を設けることなく、レジスト層６１をマスクとして、第２のＳｉバルク層２９のエッチングを行って、シャッター３２及び溝部５１を形成してもよい。
【００６２】
（第２の実施の形態）
図２２は、第２の実施の形態の第２構造体の断面図である。なお、図２２において、図３に示した第２構造体１２と同一構成部分には同一符号を付して、その説明を省略する。
【００６３】
図２２を参照して、第２の実施の形態の第２構造体７０について説明する。第２構造体７０は、第１の実施の形態の第２構造体１２の構成に絶縁材７１を設けた構成とされている。
【００６４】
絶縁材７１は、シャッター３２の上面３２Ａと、第２のＳｉバルク層２９の上面２９Ａ及び側面２９Ｂとを覆うように設けられている。絶縁材７１としては、例えば、蒸着法やＣＶＤ法により形成されたＳｉＯ２膜、ＳｉＮ膜等を用いることができる。
【００６５】
図２３は、本実施の形態のマイクロデバイス製造用基板の断面図である。なお、図２３において、図７に示したマイクロデバイス製造用基板５０と同一構成部分には同一符号を付す。
【００６６】
図２３に示すように、本実施の形態のマイクロデバイス製造用基板７５は、第１の実施の形態のマイクロデバイス製造用基板５０の溝部５１に絶縁材７１を充填した構成とされている。絶縁材７１としては、例えば、蒸着法やＣＶＤ法により形成されたＳｉＯ２膜やＳｉＮ膜等を用いることができる。
【００６７】
このように、溝部５１に絶縁材５３を充填することにより、マイクロデバイス製造用基板５２の強度が十分に確保され、マイクロデバイスの製造時にマイクロデバイス製造用基板５２が変形することを防止できる。
【００６８】
なお、絶縁材７１は、第２のＳｉバルク層２９の上面にも設けてもよい。第２のＳｉバルク層２９の上面に絶縁材７１を設けることにより、絶縁材７１を第２のＳｉバルク層２９をエッチングする際のマスクとして用いることができる。
【００６９】
次に、図２４〜図３６を参照して、本実施の形態の第２構造体７０の製造方法について説明する。図２４〜図３６は、本実施の形態の第２構造体の製造工程を示した図である。
【００７０】
始めに、図２４に示すように、第１のＳｉバルク層２７と、絶縁層２８と、第２のＳｉバルク層２９とが順次積層された基板５２を用意（基板準備工程）し、その後、第２のＳｉバルク層２９上に開口部７７Ａを備えたレジスト層７７を形成する（レジスト層形成工程）。レジスト層７７は、溝部５１の形状に対応している。また、開口部７７Ａは、マイクロデバイス形成領域Ｇの境界部分Ｋに対応する第２のＳｉバルク層２９を露出するように形成されている。開口部７７Ａの幅Ｗ３は、例えば、２０μｍとすることができる。
【００７１】
続いて、図２５に示すように、レジスト層７７をマスクとして、第２のＳｉバルク層２９を貫通するようエッチングを行なって、マイクロデバイス形成領域Ｇの境界部分Ｋに対応する第２のＳｉバルク層２９に溝部５１を形成する（基板エッチング工程）。このエッチングには、例えば、ドライエッチング法を用いることができる。溝部５１の幅Ｗ１は、レジスト層７７の開口部７７Ａの幅Ｗ３と略等しい。溝部５１の幅Ｗ１は、例えば、２０μｍとすることができる。また、レジスト層７７は、溝部５１を形成後、レジスト剥離液により除去する。
【００７２】
次に、図２６に示すように、溝部５１に絶縁材７１を充填する（絶縁材充填工程）。絶縁材７１としては、例えば、蒸着法やＣＶＤ法等により形成されたＳｉＯ２膜やＳｉＮ膜を用いることができる。
【００７３】
このように、溝部５１に絶縁材７１を充填することにより、溝部５１が形成された基板５２の強度を十分に確保することができる。これにより、第２構造体７０の製造時に基板５２が変形することを防止できる。
【００７４】
なお、蒸着法やＣＶＤ法等を用いて絶縁材７１を溝部５１に充填する場合には、第２のＳｉバルク層２９の上面２９Ａにも絶縁材７１が形成される。この第２のＳｉバルク層２９の上面２９Ａに形成された絶縁材７１は、第２のＳｉバルク層２９をエッチングする際のマスクとして利用することができる。
【００７５】
続いて、図２７に示すように、第１のＳｉバルク層２７に開口部７８Ａ，７８Ｂを備えたレジスト層７８を形成する。開口部７８Ｂは、光ファイバ１３，１４を装着するための溝３０を形成するためのものである。
【００７６】
次に、図２８に示すように、レジスト層７８をマスクとして、第１のＳｉバルク層２７及び絶縁層２８を貫通するまでエッチングして、第２のＳｉバルク層２９を露出する開口部７９，８０を形成する。このエッチングにより、電極３１が形成される。レジスト層７８は、開口部７９，８０を形成後、レジスト剥離液により除去する。
【００７７】
続いて、図２９に示すように、第１のＳｉバルク層２７、電極３１、及び開口部７９に露出された第２のＳｉバルク層２９を覆うと共に、開口部８０を露出するレジスト層８１を形成する。次に、図３０に示すように、レジスト層８１をマスクとして、第２のＳｉバルク層２９をエッチングして、第２のＳｉバルク層２９に光ファイバ１３，１４を装着するための溝３０を形成する。
【００７８】
次に、図３１に示すように、絶縁材７１上に開口部８２Ａを備えたレジスト層８２を形成する。続いて、図３２に示すように、レジスト層８２をマスクとするエッチングにより、絶縁材７１に第２のＳｉバルク層２９を露出する開口部７１Ａを形成する。その後、図３３に示すように、レジスト膜８２をレジスト剥離液により除去する。
【００７９】
次に、図３４に示すように、絶縁材７１をマスクとして、第２のＳｉバルク層２９を貫通するまでエッチングして、シャッター３２を形成する（可動素子形成工程）。
【００８０】
続いて、図３５に示すように、レジスト層８１をレジスト剥離液により除去する。その後、第２構造体７０を個片化するために、絶縁材７１が充填された溝部５１近傍の第２のＳｉバルク層２９に力Ｆ３と、絶縁材７１が充填された溝部５１近傍の第１のＳｉバルク層２７に力Ｆ４とを加える。これにより、図３６に示すように、第２構造体７０は絶縁材７１が充填された溝部５１に沿って個片化される（個片化工程）。また、この個片化によりフレーム部２６が形成される。このように、第２構造体７０を個片化することにより、個片化工程におけるシャッター３２及び電極３１の破損を防止できる。
【００８１】
本実施の形態によれば、マイクロデバイス形成領域Ｇの境界部分Ｋに対応する第２のＳｉバルク層２９に絶縁材７１が充填された溝部５１を設けることにより、溝部５１が形成された基板５２の強度を十分に確保することができ、溝部５１が形成された基板５２に第２構造体７０を精度良く加工することができる。また、第２構造体７０が形成された基板５２の両側から力Ｆ３，Ｆ４を加えて第２構造体７０の個片化を行なうことにより、個片化工程におけるシャッター３２及び電極３１の破損を防止でき、マイクロデバイスの歩留まりを向上させることができる。
【００８２】
（第３の実施の形態）
図３７は、第３の実施の形態のマイクロデバイス製造用基板の平面図である。図３７において、図７に示したマイクロデバイス製造用基板５０と同一構成部分には同一の符号を付す。また、図３８は、図３７に示したマイクロデバイス製造用基板のＰ−Ｐ線方向の断面図であり、図３９は、図３７に示したマイクロデバイス製造用基板のＱ−Ｑ線方向の断面図である。なお、図３８及び図３９において、図８に示したマイクロデバイス製造用基板５０と同一構成部分には同一の符号を付す。
【００８３】
図３７〜図３９に示すように、本実施の形態のマイクロデバイス製造用基板８５は、第１の実施の形態のマイクロデバイス製造用基板５０に設けられた溝部５１の代わりに、幅Ｗ４の溝部８６と幅Ｗ５（溝部８７の上端部の幅）の溝部８７とを設けた以外は、第１の実施の形態のマイクロデバイス製造用基板５０と同様な構成とされている。溝部８６，８７は、マイクロデバイス形成領域Ｇの境界部分Ｋに対応する第２のＳｉバルク層２９にマイクロデバイス形成領域Ｇを囲むよう交互に形成されている。
【００８４】
溝部８６は、絶縁層２８を露出するように形成されており、溝部８６の幅Ｗ４は、例えば、２０μｍとすることができる。平面視した際のマイクロデバイスの外形が２ｍｍ□（Ｌ１＝２ｍｍ，Ｌ２＝２ｍｍ）の場合、溝部８６の長さＬ５は、例えば、４６０μｍとすることができる。
【００８５】
溝部８７は、絶縁層２８に近づくにつれて幅が狭くなっており、溝部８７の深さＤは、第２のＳｉバルク層２９の厚さＭ３よりも小さく設定されている。第２の幅である幅Ｗ５は、第１の幅である幅Ｗ４よりも小さく設定されている（Ｗ５＜Ｗ４）。溝部８７の幅Ｗ５は、例えば、１０μｍとすることができる。平面視した際のマイクロデバイスの外形が２ｍｍ□（Ｌ１＝２ｍｍ，Ｌ２＝２ｍｍ）の場合、溝部８７の長さＬ６は、例えば、１４０μｍとすることができる。
【００８６】
このように、絶縁層２８を露出する溝部８６と、第２のＳｉバルク層２９の厚さＭ３よりも深さＤの浅い溝部８７とを交互に設けることにより、絶縁層２８を露出する溝部８６のみを設けたときよりもマイクロデバイス製造用基板８５の強度を向上させることができる。
【００８７】
このような溝部８６，８７は、図２４及び図２５に示した工程と同様な手法により形成することができる。具体的には、始めに、第２のＳｉバルク層２９上に第１の幅の第１開口部と、第１の幅よりも狭い第２の幅の第２開口部とを備えたレジスト層をパターニングする（レジスト層形成工程）。第１の幅は、溝部８６の幅Ｗ４に対応しており、第２の幅は溝部８７の幅Ｗ５に対応する。第１の幅は、例えば、２０μｍとすることができる。また、第２の幅は、例えば、１０μｍとすることができる。
【００８８】
次に、第１開口部及び第２開口部とを備えたレジスト層をマスクとして、ドライエッチング法により第２のＳｉバルク層２９のエッチングを行って、溝部８６，８７を形成する（基板エッチング工程）。ドライエッチング法は、幅の狭い領域ほど深さ方向にエッチングしにくい傾向（マイクロローディング効果）があるため、ドライエッチング法を用いることで、第２のＳｉバルク層２９に異なる深さの溝部８６，８７を同時に形成することができる。
【００８９】
また、レジスト層の代わりに絶縁層をマスクとして、溝部８６，８７を形成してもよい。具体的には、第２のＳｉバルク層２９上に絶縁層を形成（絶縁層形成工程）し、続いて、絶縁層上に第１の幅の第１開口部と第２の幅の第２開口部とを備えたレジスト層を形成（レジスト層形成工程）する。次いで、第１開口部及び第２開口部を備えたレジスト層をマスクとして、絶縁層をエッチングによりパターニング（絶縁層パターニング工程）して、その後、レジスト層を除去する。次に、パターニングされた絶縁層をマスクとして、ドライエッチング法により第２のＳｉバルク層２９をエッチングして、第２のＳｉバルク層２９に深さの異なる溝部８６，８７を同時に形成する。
【００９０】
このように、溝部８６，８７を形成する際のマスクとして絶縁層を用いることにより、レジスト層をマスクとした場合と比較して、精度良く溝部８６，８７を形成することができる。上記絶縁層としては、例えば、蒸着法やＣＶＤ法等により形成されたＳｉＯ２膜、ＳｉＮ膜等を用いることができる。
【００９１】
なお、溝部８６，８７は、マイクロデバイスの製造時に形成してもよい。例えば、第１の実施の形態のマイクロデバイスの製造方法で説明した図２４及び図２５の工程において、溝部５１を形成する代わりに、第２のＳｉバルク層２９に溝部８６，８７を形成してもよい。
【００９２】
本実施の形態によれば、マイクロデバイス製造用基板８５に絶縁層２８を露出する溝部８６と、第２のＳｉバルク層２９の厚さＭ３よりも深さＤの浅い溝部８７とを交互に設けることにより、絶縁層２８を露出する溝部８６のみを設けたときよりもマイクロデバイス製造用基板８５の強度を向上させることができる。
【００９３】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。なお、第１〜第３の実施の形態では、シャッターを備えたマイクロデバイスを例に挙げて説明したが、本発明は、ミラーを備えたマイクロデバイスや他の可動素子を備えたマイクロデバイスにも適用可能である。
【産業上の利用可能性】
【００９４】
本発明は、可動素子の破損を防止して、マイクロデバイスの歩留まりを向上させることのできるマイクロデバイス製造用基板及びマイクロデバイスの製造方法に適用できる。
【図面の簡単な説明】
【００９５】
【図１】第１の実施の形態のマイクロデバイスの断面図である。
【図２】図１に示したマイクロデバイスのＡ−Ａ線方向の断面図である。
【図３】第２構造体の断面図である。
【図４】第２構造体の平面図である。
【図５】シャッターにより光信号が遮断された状態のマイクロデバイスの断面図である。
【図６】マイクロデバイスが適用される光スイッチの斜視図である。
【図７】マイクロデバイス製造用基板の平面図である。
【図８】図７に示したマイクロデバイス製造用基板のＩ−Ｉ線方向の断面図である。
【図９】本実施の形態のマイクロデバイスの製造工程を示す図（その１）である。
【図１０】本実施の形態のマイクロデバイスの製造工程を示す図（その２）である。
【図１１】本実施の形態のマイクロデバイスの製造工程を示す図（その３）である。
【図１２】本実施の形態のマイクロデバイスの製造工程を示す図（その４）である。
【図１３】本実施の形態のマイクロデバイスの製造工程を示す図（その５）である。
【図１４】本実施の形態のマイクロデバイスの製造工程を示す図（その６）である。
【図１５】本実施の形態のマイクロデバイスの製造工程を示す図（その７）である。
【図１６】本実施の形態のマイクロデバイスの製造工程を示す図（その８）である。
【図１７】本実施の形態のマイクロデバイスの製造工程を示す図（その９）である。
【図１８】本実施の形態のマイクロデバイスの製造工程を示す図（その１０）である。
【図１９】本実施の形態のマイクロデバイスの製造工程を示す図（その１１）である。
【図２０】本実施の形態のマイクロデバイスの製造工程を示す図（その１２）である。
【図２１】本実施の形態のマイクロデバイスの製造工程を示す図（その１３）である。
【図２２】第２の実施の形態の第２構造体の断面図である。
【図２３】本実施の形態のマイクロデバイス製造用基板の断面図である。
【図２４】本実施の形態の第２構造体の製造工程を示した図（その１）である。
【図２５】本実施の形態の第２構造体の製造工程を示した図（その２）である。
【図２６】本実施の形態の第２構造体の製造工程を示した図（その３）である。
【図２７】本実施の形態の第２構造体の製造工程を示した図（その４）である。
【図２８】本実施の形態の第２構造体の製造工程を示した図（その５）である。
【図２９】本実施の形態の第２構造体の製造工程を示した図（その６）である。
【図３０】本実施の形態の第２構造体の製造工程を示した図（その７）である。
【図３１】本実施の形態の第２構造体の製造工程を示した図（その８）である。
【図３２】本実施の形態の第２構造体の製造工程を示した図（その９）である。
【図３３】本実施の形態の第２構造体の製造工程を示した図（その１０）である。
【図３４】本実施の形態の第２構造体の製造工程を示した図（その１１）である。
【図３５】本実施の形態の第２構造体の製造工程を示した図（その１２）である。
【図３６】本実施の形態の第２構造体の製造工程を示した図（その１３）である。
【図３７】第３の実施の形態のマイクロデバイス製造用基板の平面図である。
【図３８】図３７に示したマイクロデバイス製造用基板のＰ−Ｐ線方向の断面図である。
【図３９】図３７に示したマイクロデバイス製造用基板のＱ−Ｑ線方向の断面図である。
【符号の説明】
【００９６】
１０  マイクロデバイス
１１  第１構造体
１２，７０  第２構造体
１３，１４，４２，４４  光ファイバ
１６，１８  Ｓｉバルク層
１７，２８，５４  絶縁層
１９  空間
２１，３０  溝
２２  対向電極
２３  電極本体
２４  絶縁膜
２６  フレーム部
２７  第１のＳｉバルク層
２９  第２のＳｉバルク層
２９Ａ，３２Ａ  上面
２９Ｂ  側面
３１  電極
３２  シャッター
３４  電極部
３５  支持部
３６  シャッター支持部
４０  光ファイバモジュール
４３  分配器
４５  光電池
４７  配線
５０，７５，８５  マイクロデバイス製造用基板
５１，８６，８７  溝部
５２  基板
５５，５８，６１，７７，７８，８１，８２  レジスト層
５５Ａ，５５Ｂ，５６，５７，６１Ａ，６１Ｂ，６３，６４，７１Ａ，７７Ａ，７８Ａ，７８Ｂ，７９，８０，８２Ａ  開口部
７１  絶縁材
Ｃ  光路
Ｄ  深さ
Ｅ  非形成領域
Ｇ  マイクロデバイス形成領域
Ｋ  境界部分
Ｌ１〜Ｌ６  長さ
Ｍ１〜Ｍ３  厚さ
Ｗ１〜Ｗ５  幅
Ｆ１〜Ｆ４  力
【図１】
2006289563.tif 000003
【図２】
2006289563.tif 000004
【図３】
2006289563.tif 000005
【図４】
2006289563.tif 000006
【図５】
2006289563.tif 000007
【図６】
2006289563.tif 000008
【図７】
2006289563.tif 000009
【図８】
2006289563.tif 000010
【図９】
2006289563.tif 000011
【図１０】
2006289563.tif 000012
【図１１】
2006289563.tif 000013
【図１２】
2006289563.tif 000014
【図１３】
2006289563.tif 000015
【図１４】
2006289563.tif 000016
【図１５】
2006289563.tif 000017
【図１６】
2006289563.tif 000018
【図１７】
2006289563.tif 000019
【図１８】
2006289563.tif 000020
【図１９】
2006289563.tif 000021
【図２０】
2006289563.tif 000022
【図２１】
2006289563.tif 000023
【図２２】
2006289563.tif 000024
【図２３】
2006289563.tif 000025
【図２４】
2006289563.tif 000026
【図２５】
2006289563.tif 000027
【図２６】
2006289563.tif 000028
【図２７】
2006289563.tif 000029
【図２８】
2006289563.tif 000030
【図２９】
2006289563.tif 000031
【図３０】
2006289563.tif 000032
【図３１】
2006289563.tif 000033
【図３２】
2006289563.tif 000034
【図３３】
2006289563.tif 000035
【図３４】
2006289563.tif 000036
【図３５】
2006289563.tif 000037
【図３６】
2006289563.tif 000038
【図３７】
2006289563.tif 000039
【図３８】
2006289563.tif 000040
【図３９】
2006289563.tif 000041