(57)【要約】【課題】微細化されたゲート電極をＣｏ膜を用いてシリサイド化する場合であっても、ゲート電極の抵抗のばらつきを抑制しうる半導体装置及びその製造方法を提供する。【解決手段】ゲート長Ｌｇが５０ｎｍ以下のゲート電極３０上に、Ｃｏ膜７２を形成する工程と、熱処理を行うことにより、Ｃｏ膜７２とゲート電極３０とを反応させ、ゲート電極３０の上部にＣｏＳｉ膜７６ａを形成する第１の熱処理工程と、Ｃｏ膜７２のうちの未反応の部分を選択的にエッチング除去する工程と、熱処理を行うことにより、ＣｏＳｉ膜７６ａとゲート電極３０とを反応させ、ゲート電極３０の上部にＣｏＳｉ２膜４２ａを形成する第２の熱処理工程とを有し、第１の熱処理工程では、ＣｏＳｉ膜７６ａの幅ｗに対するＣｏＳｉ膜７６ａの高さｈの比ｈ／ｗが０．７以下となるように、ＣｏＳｉ膜７６ａを形成する。【選択図】  図２０
2006165469.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート長Ｌｇが５０ｎｍ以下のゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板内に、ソース／ドレイン拡散層を形成する工程と、
前記ゲート電極上に、コバルト膜を形成する工程と、
熱処理を行うことにより、前記コバルト膜と前記ゲート電極とを反応させ、前記ゲート電極の上部にコバルトモノシリサイド膜を形成する第１の熱処理工程と、
前記コバルト膜のうちの未反応の部分を選択的にエッチング除去する工程と、
熱処理を行うことにより、前記コバルトモノシリサイド膜と前記ゲート電極とを反応させ、前記ゲート電極の上部にコバルトダイシリサイド膜を形成する第２の熱処理工程とを有し、
前記第１の熱処理工程では、前記コバルトモノシリサイド膜の幅ｗに対する前記コバルトモノシリサイド膜の高さｈの比ｈ／ｗが０．７以下となるように、前記コバルトモノシリサイド膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１の熱処理工程では、前記比ｈ／ｗが０．４以下となるように、前記コバルトモノシリサイド膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記コバルトモノシリサイド膜の断面形状は、楕円形である
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第２の熱処理工程における熱処理温度は、前記第１の熱処理工程における熱処理温度よりも高い
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第２の熱処理工程における熱処理温度は６００〜８５０℃であり、前記第２の熱処理工程における熱処理時間は１〜６０秒である
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項４記載の半導体装置の製造方法において、
前記第２の熱処理工程における熱処理温度は８００〜９５０℃であり、前記第２の熱処理工程における熱処理時間は１秒未満である
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記コバルト膜を形成する工程の後、前記第１の熱処理工程の前に、前記コバルト膜上に、前記コバルト膜の酸化を防止する保護膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記保護膜を形成する工程では、窒化チタン膜からなる前記保護膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上に形成され、ゲート長が５０ｎｍ以下のゲート電極と、
前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン拡散層と、
前記ゲート電極の上部に形成されたコバルトダイシリサイドのみからなるシリサイド膜と
を有することを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記シリサイド膜の平均膜厚ｔの前記ゲート長Ｌｇに対する比ｔ／Ｌｇが１．０７以下になっている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、コバルトシリサイド膜を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ゲート電極、ソース／ドレイン拡散層の低抵抗化を図る技術として、これらの表面に自己整合的に金属シリサイド膜を形成する、いわゆるサリサイド（Self-Aligned Silicide）プロセスが知られている。サリサイドプロセスにおいてシリコンと反応させる金属材料としては、コバルト（Ｃｏ）、チタン（Ｔｉ）等が用いられている（例えば特許文献１〜３を参照）。
【特許文献１】特開平１０−２４２０８１号公報
【特許文献２】特開平２００３−６８６７０号公報
【特許文献３】特開平２００１−１５６２８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、半導体装置の構造の微細化が進行する中、微細化されたゲート電極をＣｏ膜を用いてシリサイド化すると、ゲート電極の抵抗のばらつきが急激に増大してしまう場合がある。このような現象はゲート長が５０ｎｍ以下の場合に顕著に現れる。
【０００４】
本発明の目的は、微細化されたゲート電極をＣｏ膜を用いてシリサイド化する場合であっても、ゲート電極の抵抗のばらつきを抑制しうる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、半導体基板上に、ゲート長Ｌｇが５０ｎｍ以下のゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板内に、ソース／ドレイン拡散層を形成する工程と、前記ゲート電極上に、コバルト膜を形成する工程と、熱処理を行うことにより、前記コバルト膜と前記ゲート電極とを反応させ、前記ゲート電極の上部にコバルトモノシリサイド膜を形成する第１の熱処理工程と、前記コバルト膜のうちの未反応の部分を選択的にエッチング除去する工程と、熱処理を行うことにより、前記コバルトモノシリサイド膜と前記ゲート電極とを反応させ、前記ゲート電極の上部にコバルトダイシリサイド膜を形成する第２の熱処理工程とを有し、前記第１の熱処理工程では、前記コバルトモノシリサイド膜の幅ｗに対する前記コバルトモノシリサイド膜の高さｈの比ｈ／ｗが０．７以下となるように、前記コバルトモノシリサイド膜を形成する半導体装置の製造方法が提供される。
【０００６】
また、本発明の他の観点によれば、半導体基板上に形成され、ゲート長が５０ｎｍ以下のゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン拡散層と、前記ゲート電極の上部に形成されたコバルトダイシリサイドのみからなるシリサイド膜とを有する半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、第１回目の熱処理において、幅ｗに対する高さｈの比ｈ／ｗが所定値以下となるようにコバルトモノシリサイド膜を形成するため、第２回目の熱処理において、コバルトモノシリサイド膜をコバルトダイシリサイド膜に確実に相変態させることができる。したがって、本発明によれば、微細化されたゲート電極をコバルト膜を用いてシリサイド化する場合であっても、ゲート電極のシート抵抗を十分に低減するとともに、シート抵抗のばらつきを確実に抑制することができる。
【発明を実施するための最良の形態】
【０００８】
［本発明の原理］
本発明の原理について図１乃至図１０を用いて説明する。
【０００９】
これまで、ゲート電極上、ソース／ドレイン拡散層上にＣｏＳｉ２膜を形成するシリサイド化プロセスでは、段階的に熱処理を行い、比較的高抵抗なコバルトモノシリサイド（ＣｏＳｉ）相のシリサイド膜を経て、低抵抗なコバルトダイシリサイド（ＣｏＳｉ２）相のシリサイド膜が形成されている。すなわち、まず、ゲート電極上、ソース／ドレイン拡散層上にＣｏ膜と、Ｔｉ膜、ＴｉＮ膜等の保護膜とを順次堆積した後、例えば５００℃程度の比較的低温で第１回目の熱処理を行う。これにより、比較的高抵抗なＣｏＳｉ相のシリサイド膜（ＣｏＳｉ膜）が形成される。次いで、保護膜及び未反応のＣｏ膜を選択的にエッチング除去した後、例えば７００℃程度の比較的高温で第２回目の熱処理を行う。これにより、比較的高抵抗なＣｏＳｉ相のシリサイド膜が、低抵抗なＣｏＳｉ２相のシリサイド膜（ＣｏＳｉ２膜）に相変態する。なお、本願明細書においては、コバルトシリサイドの組成を明示的に示す場合には、「コバルトモノシリサイド（ＣｏＳｉ）」、又は「コバルトダイシリサイド（ＣｏＳｉ２）」を使い分けて記載している。
【００１０】
しかし、ゲート電極のゲート長Ｌｇが５０ｎｍ以下、更にはゲート長Ｌｇが４０ｎｍ以下になると、ゲート電極のシート抵抗が増大し、また、そのシート抵抗のばらつきが増大してしまう場合がある。
【００１１】
図１は、Ｃｏ膜を用いてゲート電極上部をシリサイド化した場合におけるゲート電極のゲート長Ｌｇとゲート電極のシート抵抗との関係を示すグラフである。グラフの横軸はゲート長Ｌｇを示し、縦軸はゲート電極のシート抵抗を示している。
【００１２】
図１に示すグラフから、ゲート長が５０ｎｍ以下になると、ゲート電極のシート抵抗が急激に増大していることが分かる。
【００１３】
また、図２は、Ｃｏ膜を用いてゲート電極上部をシリサイド化した場合におけるゲート電極のシート抵抗の累積確率分布を示すグラフである。グラフの横軸はゲート電極のシート抵抗を示し、縦軸は累積確率を示している。■印で示すプロットはゲート長Ｌｇが３０ｎｍの場合、●印で示すプロットはゲート長Ｌｇが４０ｎｍの場合、△印で示すプロットはゲート長Ｌｇが６０ｎｍの場合、▼印で示すプロットはゲート長Ｌｇが８０ｎｍの場合、◇印で示すプロットはゲート長Ｌｇが１２０ｎｍの場合を示している。
【００１４】
図２における各プロットの比較から明らかなように、ゲート長Ｌｇが４０ｎｍ、３０ｎｍの場合には、他の場合と比較して、ゲート電極のシート抵抗が大きくばらついている。
【００１５】
上記のゲート電極のシート抵抗の増大及びシート抵抗のばらつきの増大は、第２回目の熱処理における比較的高抵抗なＣｏＳｉ相のシリサイド膜から低抵抗なＣｏＳｉ２相のシリサイド膜への相変態が、ゲート長Ｌｇが短くなるほど抑制されてしまうためであると考えられる。以下、比較的高抵抗なＣｏＳｉ相のシリサイド膜から低抵抗なＣｏＳｉ２相のシリサイド膜への相変態とゲート長Ｌｇの長さとの関係を熱力学的に説明する。
【００１６】
図３は、ゲート長Ｌｇが比較的長い場合におけるシリサイド化プロセスを示す概略断面図である。図３（ａ）は第１回目の熱処理によりゲート電極１０上に形成されたＣｏＳｉ相のシリサイド膜１２を示し、図３（ｂ）は第２回目の熱処理によって形成されたＣｏＳｉ２相のシリサイド膜１４を示している。
【００１７】
一方、図４は、ゲート長Ｌｇが比較的短い場合におけるシリサイド化プロセスを示す概略断面図である。図４（ａ）は第１回目の熱処理によりゲート電極１０上に形成されたＣｏＳｉ相のシリサイド膜１２を示し、図４（ｂ）は第２回目の熱処理によって形成されたＣｏＳｉ相とＣｏＳｉ２相とが混在したシリサイド膜１６を示している。
【００１８】
ＣｏＳｉ相のシリサイド膜１２、ＣｏＳｉ２相のシリサイド膜１４の断面形状は、図３及び図４に示すように、ゲート長Ｌｇを横の長さとする楕円形と考えることができる。この楕円形の縦／横比が１から離れて小さく又は大きくなるほどシリサイド膜１２、１４の表面積は大きくなるため、シリサイド膜１２、１４はエネルギ的に不安定になる。一方、楕円形の縦／横比が１に近づくほど、すなわち楕円形が円に近づくほどシリサイド膜１２、１４の表面積は小さくなるため、シリサイド膜１２、１４はエネルギ的に安定になる。換言すれば、シリサイド膜１２、１４の幅ｗに対するシリサイド膜１２、１４の高さｈの比ｈ／ｗが１から離れて小さく又は大きくなるほどシリサイド膜１２、１４の表面積は大きくなるため、シリサイド膜１２、１４はエネルギ的に不安定になる。一方、比ｈ／ｗが１に近づくほどシリサイド膜１２、１４の表面積は小さくなるため、シリサイド膜１２、１４はエネルギ的に安定になる。ここで、シリサイド膜１２、１４の幅ｗとは、ゲート電極１０のゲート長Ｌｇに対応するものである。すなわち、シリサイド膜１２、１４の幅ｗとは、トランジスタのチャネル方向におけるシリサイド膜１２、１４の長さを意味する。
【００１９】
ゲート長Ｌｇが比較的長い場合、第１回目の熱処理後に形成されるＣｏＳｉ相のシリサイド膜１２の断面形状は、図３（ａ）に示すように、ゲート長Ｌｇが長いために縦／横比が小さな楕円形になっている。換言すれば、ＣｏＳｉ相のシリサイド膜１２の幅ｗに対するＣｏＳｉ相のシリサイド膜１２の高さｈの比ｈ／ｗが１から離れて小さくなっている。このため、ＣｏＳｉ相のシリサイド膜１２は、表面積が大きくエネルギ的に不安定になっている。このようなＣｏＳｉ相のシリサイド膜１２に対して第２回目の熱処理を行うと、エネルギ的に安定になるように反応が進行する。エネルギ的に安定なのは、図３（ｂ）に示すように、ＣｏＳｉ相のシリサイド膜１２と比較して、断面形状の楕円形の縦／横比が１に近いＣｏＳｉ２相のシリサイド膜１４の状態である。換言すれば、エネルギ的に安定なのは、ＣｏＳｉ相のシリサイド膜１２の幅ｗに対するＣｏＳｉ相のシリサイド膜１２の高さｈの比ｈ／ｗが１に近いＣｏＳｉ２相のシリサイド膜１４の状態である。したがって、断面形状の楕円形の縦／横比が小さくなるようにＣｏＳｉ相のシリサイド膜１２を形成しておけば、第２回目の熱処理においてＣｏＳｉ相のシリサイド膜１２がゲート電極１０と容易に反応し、ＣｏＳｉ２相のシリサイド膜１４に確実に相変態する。換言すれば、幅ｗに対する高さｈの比ｈ／ｗが小さくなるようにＣｏＳｉ相のシリサイド膜１２を形成しておけば、ＣｏＳｉ相のシリサイド膜１２がＣｏＳｉ２相のシリサイド膜１４に確実に相変態する。
【００２０】
このように、ゲート長Ｌｇが比較的長い場合には、第２回目の熱処理後のゲート電極上には、低抵抗なＣｏＳｉ２相のシリサイド膜が確実に形成されると考えられる。この結果、ゲート電極のシート抵抗は低減され、シート抵抗のばらつきも抑制されると考えられる。
【００２１】
これに対して、ゲート長Ｌｇが比較的短い場合、図４（ａ）に示すように、第１回目の熱処理を行った後に形成されるＣｏＳｉ相のシリサイド膜１２の断面形状は、ゲート長Ｌｇが短いため円に近い楕円形になっている。換言すれば、ＣｏＳｉ相のシリサイド膜１２の幅ｗに対するＣｏＳｉ相のシリサイド膜１２の高さｈの比ｈ／ｗが１に近い値になっている。したがって、第１回目の熱処理後のＣｏＳｉ相のシリサイド膜１２が既にエネルギ的に安定なものとなっている。このため、第２回目の熱処理を行っても、図４（ａ）に示すエネルギ的に安定なＣｏＳｉ相のシリサイド膜１２からＣｏＳｉ２相のシリサイド膜への相変態が容易に進行しない。
【００２２】
このため、ゲート長Ｌｇが比較的短い場合には、図４（ｂ）に示すように、第２回目の熱処理後のゲート電極１０上には、比較的高抵抗なＣｏＳｉ相と低抵抗なＣｏＳｉ２相とが混在したシリサイド膜１６が形成されると考えられる。この結果、ゲート電極１０のシート抵抗が増大し、シート抵抗のばらつきも増大すると考えられる。
【００２３】
本発明は、ゲート長Ｌｇが例えば５０ｎｍ以下のように短い場合において、ＣｏＳｉ相のシリサイド膜からＣｏＳｉ２相のシリサイド膜への相変態を確実に行わせることにより、ゲート電極のシート抵抗を低減するとともに、シート抵抗のばらつきを抑制することを可能にするものである。図５は、本発明によるシリサイド化プロセスを示す概略断面図である。図示するように、予め堆積するＣｏ膜の膜厚等を適宜設定することにより、第１回目の熱処理によりゲート電極１０上に、幅ｗに対する高さｈの比ｈ／ｗが所定値以下になるようにＣｏＳｉ相のシリサイド膜１２を形成する。このようなＣｏＳｉ相のシリサイド膜１２に対して、第２回目の熱処理を行うことにより、ＣｏＳｉ相のシリサイド膜１２からＣｏＳｉ２相のシリサイド膜１４への相変態を確実に行わせ、ゲート電極１０上に、ＣｏＳｉ２相のみからなるシリサイド膜１４を形成する。以下、本発明におけるＣｏＳｉ相のシリサイド膜１２の幅ｗに対するＣｏＳｉ相のシリサイド膜１２の高さｈの比ｈ／ｗの設定等について詳述する。
【００２４】
本願発明者は、微細なゲート電極をＣｏ膜を用いてシリサイド化する際のメカニズムを解明するために、以下に述べるシミュレーションを行った。
【００２５】
まず、スパッタ法により堆積されるＣｏ膜の断面形状をシミュレーションにより求めた。シミュレーションは、ポリシリコンよりなるゲート電極及びサイドウォール絶縁膜が形成された基板上にスパッタ法によりＣｏ膜が堆積される場合について行った。シミュレーションでは、ゲート電極の側壁の一方の側の構造は省略している。図６（ａ）はシミュレーション結果を示す断面図である。図６（ａ）では、基板１８上に形成されたゲート電極１０、ゲート電極１０の側壁部分に形成されたサイドウォール絶縁膜２０、及びスパッタ法により堆積されたＣｏ膜２２のシミュレーションによる断面構造が示されている。
【００２６】
図６（ａ）から明らかなように、スパッタ法によりＣｏ膜２２を堆積すると、ゲート電極１０の上面のみならず、ゲート電極１０の側壁部分にもＣｏ膜２２が堆積される。
【００２７】
図６（ａ）に示すシミュレーション結果から、ゲート電極１０上部に対するシリサイド化反応に寄与するＣｏ膜２２を推定することができる。図６（ｂ）はゲート電極上部に対するシリサイド化反応に寄与すると考えられるＣｏ膜を示す模式的な断面図である。
【００２８】
図６（ｂ）に示すように、堆積されたＣｏ膜２２の膜厚をＸｎｍとすると、ゲート長Ｌｇのゲート電極１０上部に対するシリサイド化反応に寄与するＣｏ膜２２の断面積Ｓは、次式で近似することができる。
【００２９】
Ｓ＝Ｌｇ×Ｘ＋４×Ｘ２        …（１）
断面積Ｓは、シリサイド化反応に寄与するＣｏの総量と比例関係にある。
【００３０】
（１）式から明らかなように、ゲート長Ｌｇが短くなるほど、断面積Ｓに対する（１）式の第２項４×Ｘ２の影響が大きくなる。例えばゲート長Ｌｇを４０ｎｍ、Ｃｏ膜２２の膜厚Ｘを１０ｎｍとすると、断面積Ｓは８００ｎｍ２となる。この断面積Ｓは、ゲート電極１０上面のみに膜厚２０ｎｍのＣｏ膜２２が形成され、ゲート電極１０の側壁部分にはＣｏ膜２２が形成されていない場合のＣｏ膜２２の断面積に相当する。
【００３１】
このように、ゲート長Ｌｇが短くなるにつれて、ゲート電極の側壁部分に堆積されるＣｏ膜のシリサイド化反応に対する寄与が無視できなくなる。したがって、この点を考慮して堆積するＣｏ膜の膜厚を設定する必要がある。
【００３２】
次に、図７（ａ）に示すように、第１回目の熱処理後のゲート電極１０上におけるＣｏＳｉ相のシリサイド膜１２の断面形状が楕円形の場合に、この楕円形の縦／横比とＣｏ膜の膜厚との関係をシミュレーションにより求めた。図７（ｂ）はシミュレーション結果を示すグラフである。グラフの横軸はＣｏ膜の膜厚を示し、縦軸はＣｏＳｉ相のシリサイド膜断面の楕円形の縦／横比を示している。
【００３３】
シミュレーションでは、ＣｏＳｉ相のシリサイド膜断面の楕円形の横の長さをゲート長Ｌｇとし、縦の長さｈをＣｏの反応量に基づき求め、楕円形の縦／横比をｈ／Ｌｇとして算出した。シミュレーションは、ゲート長Ｌｇが、２０ｎｍ、３０ｎｍ、４０ｎｍ、５０ｎｍ、１００ｎｍ、１０００ｎｍの場合のそれぞれについて行った。図７（ｂ）に示すグラフ中、■印で示すプロットはゲート長Ｌｇが２０ｎｍの場合、●印で示すプロットはゲート長Ｌｇが３０ｎｍの場合、▲印で示すプロットはゲート長Ｌｇが４０ｎｍの場合、◆印で示すプロットはゲート長Ｌｇが５０ｎｍの場合、□印で示すプロットはゲート長Ｌｇが１００ｎｍの場合、○印で示すプロットはゲート長Ｌｇが１０００ｎｍの場合のシミュレーション結果をそれぞれ示している。
【００３４】
図７（ｂ）に示すグラフから明らかなように、いずれのゲート長Ｌｇの場合についても、Ｃｏ膜の膜厚が厚くなるにつれて、ＣｏＳｉ相のシリサイド膜断面の楕円形の縦／横比が増加する傾向にある。また、この縦／横比の増加傾向は、ゲート長Ｌｇが短くなるほど顕著になっている。
【００３５】
ところで、第２回目の熱処理におけるシリサイド膜の相変態は、Ｃｏ膜を堆積する前に行う処理（前処理）、Ｃｏ膜の堆積条件、ゲート電極等に導入する不純物濃度、Ｃｏ膜上に形成する保護膜、熱処理温度、熱処理時間等の諸要因によっても影響される。
【００３６】
例えば、図８は、Ｃｏ膜を用いたシリサイド化における第２回目の熱処理の温度とゲート電極のシート抵抗との関係を示すグラフである。ゲート長Ｌｇが４０ｎｍのゲート電極についてＣｏ膜を用いてシリサイド化を行い、第１回目の熱処理及び第２回目の熱処理を経た後のゲート電極について、シート抵抗を測定し、その累積確率分布をプロットした。第２回目の熱処理の温度が７００℃、７５０℃、８００℃の場合について累積確率分布を測定した。なお、いずれの場合も熱処理にＲＴＡ法を用い、熱処理時間を３０秒とした。グラフ中、■印で示すプロットは第２回目の熱処理の温度が７００℃の場合、●印で示すプロットは第２回目の熱処理の温度が７５０℃の場合、△印で示すプロットは第２回目の熱処理の温度が８００℃の場合の測定結果をそれぞれ示している。
【００３７】
図８に示す各プロットの比較から明らかなように、第２回目の熱処理の温度によって、シート抵抗の累積確率分布は大きく異なっている。そして、第２回目の熱処理の温度が高温になるほど、シート抵抗のばらつきが抑制されている。
【００３８】
このように、Ｃｏ膜を用いてシリサイド化されたゲート電極のシート抵抗は、熱処理温度等の諸要因によって影響を受ける。
【００３９】
図９は、膜厚５ｎｍのＣｏ膜を堆積してゲート長Ｌｇが３０ｎｍのゲート電極上部をシリサイド化した場合におけるゲート電極のシート抵抗の累積確率分布を示すグラフである。第１回目の熱処理により形成するＣｏＳｉ相のシリサイド膜の断面の縦／横比は０．７とした。また、シリサイド化を行う際には、Ｃｏ膜を堆積する前に行う処理、ゲート電極の不純物濃度、Ｃｏ膜上に形成する保護膜、アニール温度・時間等の最適な条件に設定した。具体的には、ゲート電極に導入する不純物としてＮ型ドーパントを用い、その不純物濃度を３×１０２０ａｔｏｍｓ／ｃｍ３とした。Ｃｏ膜を堆積する前の処理として、ＳｉＯ２よりなる熱酸化膜で５ｎｍの膜厚分の除去に相当する希フッ酸処理を行った。Ｃｏ膜上に形成する保護膜として、膜厚５ｎｍのＴｉＮ膜を堆積した。第１回目の熱処理では、熱処理の温度を５００℃、熱処理の時間を３０秒とした。第２回目の熱処理では、熱処理の温度を７００℃、熱処理の時間を３０秒とした。
【００４０】
図９に示すグラフから明らかなように、ゲート長Ｌｇが３０ｎｍのゲート電極に対して、シリサイド化を行った場合であっても、シート抵抗のばらつきが抑制されている。
【００４１】
このように、ＣｏＳｉ相のシリサイド膜断面の楕円形の縦／横比を０．７に設定した場合、換言すれば、ＣｏＳｉ相のシリサイド膜の幅ｗに対するＣｏＳｉ相のシリサイド膜の高さｈの比ｈ／ｗを０．７に設定した場合には、シリサイド化を行う際における諸条件を最適化すれば、ＣｏＳｉ相のシリサイド膜からＣｏＳｉ２相のシリサイド膜へ確実に相変態させることが可能となる。これにより、ゲート電極のシート抵抗を低減するとともに、シート抵抗のばらつきを抑制することができる。
【００４２】
なお、第１回目の熱処理により形成されるＣｏＳｉ相のシリサイド膜断面の楕円形の縦／横比を０．７以下、換言すれば、ＣｏＳｉ相のシリサイド膜の幅ｗに対するＣｏＳｉ相のシリサイド膜の高さｈの比ｈ／ｗを０．７以下にするためのＣｏ膜の膜厚は、図７（ｂ）に示すシミュレーション結果により求めることが可能である。例えば、ゲート長Ｌｇが２０ｎｍの場合には、Ｃｏ膜の膜厚を例えば３．５ｎｍ以下に設定すればよい。ゲート長Ｌｇが３０ｎｍの場合には、Ｃｏ膜の膜厚を例えば５ｎｍ以下に設定すればよい。ゲート長Ｌｇが４０ｎｍの場合には、Ｃｏ膜の膜厚を例えば７ｎｍ以下に設定すればよい。ゲート長Ｌｇが５０ｎｍの場合には、Ｃｏ膜の膜厚を例えば９ｎｍ以下に設定すればよい。
【００４３】
第１回目の熱処理により形成されるＣｏＳｉ相のシリサイド膜の断面の縦／横比が０．７よりも大きい場合には、シリサイド化を行う際における諸条件を最適化しても、ＣｏＳｉ相のシリサイド膜からＣｏＳｉ２相のシリサイド膜への相変態を確実に行わせることは困難である。第１回目の熱処理により形成されるＣｏＳｉ相のシリサイド膜の断面の縦／横比が０．７よりも大きい場合には、ＣｏＳｉ相のシリサイド膜がエネルギ的にかなり安定になっているためである。
【００４４】
上述したように、シリサイド化を行う際における諸条件を最適化すれば、第１回目の熱処理により形成するＣｏＳｉ相のシリサイド膜の断面の縦／横比を０．７と比較的大きく設定した場合であっても、ＣｏＳｉ相のシリサイド膜をＣｏＳｉ２相のシリサイド膜に相変態させることは可能である。しかし、シリサイド化を行う際における諸条件を、すべて最適な条件に設定することは、製造プロセス上必ずしも容易ではない。
【００４５】
ＣｏＳｉ相のシリサイド膜の断面の縦／横比が０．４以下、換言すれば、ＣｏＳｉ相のシリサイド膜の幅ｗに対するＣｏＳｉ相のシリサイド膜の高さｈの比ｈ／ｗを０．４以下になるように、予め堆積するＣｏ膜の膜厚を設定すれば、シリサイド化を行う際における諸条件を必ずしも十分に最適化しない場合であっても、ＣｏＳｉ相のシリサイド膜からＣｏＳｉ２相のシリサイド膜への相変態を促進することができる。第１回目の熱処理により形成されるＣｏＳｉ相のシリサイド膜の断面の縦／横比が０．４以下の場合には、ＣｏＳｉ相のシリサイド膜がエネルギ的に非常に不安定になっているためである。したがって、第１回目の熱処理により形成されるＣｏＳｉ相のシリサイド膜の断面の縦／横比を０．４以下に設定すれば、ゲート電極のシート抵抗を低減するとともに、シート抵抗のばらつきを抑制することができる。
【００４６】
なお、第１回目の熱処理により形成されるＣｏＳｉ相のシリサイド膜断面の楕円形の縦／横比を０．４以下、換言すれば、ＣｏＳｉ相のシリサイド膜の幅ｗに対するＣｏＳｉ相のシリサイド膜の高さｈの比ｈ／ｗを０．４以下にするためのＣｏ膜の膜厚は、図７（ｂ）に示すシミュレーション結果により求めることが可能である。例えば、ゲート長Ｌｇが２０ｎｍの場合には、Ｃｏ膜の膜厚を例えば２ｎｍ以下に設定すればよい。ゲート長Ｌｇが３０ｎｍの場合には、Ｃｏ膜の膜厚を例えば３ｎｍ以下に設定すればよい。ゲート長Ｌｇが４０ｎｍの場合には、Ｃｏ膜の膜厚を例えば４．５ｎｍ以下に設定すればよい。ゲート長Ｌｇが５０ｎｍの場合には、Ｃｏ膜の膜厚を例えば６ｎｍ以下に設定すればよい。
【００４７】
本発明は、上記のような検討結果に基づいてなされたものであり、ゲート長Ｌｇが例えば５０ｎｍ以下のように短い場合において、第１回目の熱処理により形成されるＣｏＳｉ相のシリサイド膜断面の楕円形の縦／横比が０．７以下、好ましくは０．４以下になるように、換言すれば、ＣｏＳｉ相のシリサイド膜の幅ｗに対するＣｏＳｉ相のシリサイド膜の高さｈの比ｈ／ｗが０．７以下、好ましくは０．４以下になるように、予め堆積するＣｏ膜の膜厚を設定することにより、シリサイド化されたゲート電極のシート抵抗のばらつきを抑制することを可能にするものである。
【００４８】
次に、第１回目の熱処理により形成されるＣｏＳｉ相のシリサイド膜断面の楕円形の縦横比が０．７以下、好ましくは０．４以下になるようにＣｏ膜の膜厚を設定した場合に、第２回目の熱処理により形成されるＣｏＳｉ２相のみからなるシリサイド膜について説明する。
【００４９】
図１０は、第１回目の熱処理により形成されるＣｏＳｉ相のシリサイド膜断面の縦／横比と、第２回目の熱処理により形成されるＣｏＳｉ２相のシリサイド膜の平均膜厚ｔとゲート長Ｌｇとの関係を示すグラフである。グラフでは、横軸をゲート長Ｌｇ、縦軸をＣｏＳｉ２相のシリサイド膜の平均膜厚ｔとし、第１回目の熱処理により形成されるＣｏＳｉ相のシリサイド膜断面の楕円形の縦／横比が０．７以下の領域を斜線の領域で示している。
【００５０】
図１０に示す斜線の領域では、ＣｏＳｉ２相のみからなるシリサイド膜の平均膜厚ｔのゲート長Ｌｇに対する比ｔ／Ｌｇは、１．０７以下になっている。このときのＣｏＳｉ２相のみからなるシリサイド膜断面の楕円形の縦／横比は、１．２３以下となっている。なお、１．２３という数値は、次のような計算に基づき導かれたものである。例えば、ＣｏＳｉ相のシリサイド膜断面の楕円形の高さを７ｎｍ、幅を１０ｎｍとする。このとき形成されるＣｏＳｉ２相のみからなるシリサイド膜は、幅が１０ｎｍのまま変化しないことを考慮すると、ＣｏＳｉ相のシリサイド膜の３．５１／２倍となる。３．５１／２倍という数値は、本願発明者が実験やシミュレーションにより得たものである。このため、ＣｏＳｉ２相のみからなるシリサイド膜の高さは、７×３．５１／２＝１２．２８５ｎｍとなる。よって、ＣｏＳｉ２相のみからなるシリサイド膜の縦／横比は１２．２８５／１０＝約１．２３となる。
【００５１】
なお、第１回目の熱処理により形成されるＣｏＳｉ相のシリサイド膜断面の楕円形の縦／横比が０．４以下の場合には、ＣｏＳｉ２相のみからなるシリサイド膜の平均膜厚ｔのゲート長Ｌｇに対する比ｔ／Ｌｇは、１．１以下となる。このときのＣｏＳｉ２相のみからなるシリサイド膜断面の楕円形の縦／横比は、０．７０以下となる。
【００５２】
［一実施形態］
本発明の一実施形態による半導体装置及びその製造方法について図１１乃至図２４を用いて説明する。図１１は本実施形態による半導体装置の構造を示す断面図、図１２乃至図２３は本実施形態による半導体装置の製造方法を示す工程断面図、図２４は本実施形態による半導体装置の製造方法の評価結果を示すグラフである。
【００５３】
まず、本実施形態による半導体装置の構造について図１１を用いて説明する。
【００５４】
シリコン基板２４上には、素子領域を画定する素子分離領域２６が形成されている。素子分離領域２６が形成されたシリコン基板２４内には、ウェル（図示せず）が形成されている。
【００５５】
ウェルが形成されたシリコン基板２４上には、シリコン酸化膜よりなるゲート絶縁膜２８を介して、ポリシリコン膜よりなるゲート電極３０が形成されている。ゲート電極３０のゲート長Ｌｇは５０ｎｍ以下であり、例えば４０ｎｍとなっている。
【００５６】
ゲート電極３０下のシリコン基板２４内には、チャネルドープ層３２が形成されている。
【００５７】
ゲート電極３０の側壁部には、サイドウォール絶縁膜３４が形成されている。
【００５８】
ゲート電極３０の両側のシリコン基板２４内には、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域３６と、深い不純物拡散領域３８とにより構成されるソース／ドレイン拡散層４０が形成されている。
【００５９】
ゲート電極３０の上部には、ＣｏＳｉ２膜４２ａ、すなわちＣｏＳｉ２のみからなるシリサイド膜４２ａが形成されている。ＣｏＳｉ２膜４２ａの断面形状は、楕円形となっている。ＣｏＳｉ２膜４２ａの平均膜厚ｔは、例えば２２ｎｍ以下となっている。平均膜厚ｔとは、ＣｏＳｉ２膜４２ａの断面積をゲート長Ｌｇで除することにより算出されるものである。
【００６０】
ソース／ドレイン拡散層４０上には、ＣｏＳｉ２膜４２ｂ、すなわちＣｏＳｉ２のみからなるシリサイド膜４２ｂが形成されている。
【００６１】
こうして、シリコン基板２４上に、ゲート電極３０と、ソース／ドレイン拡散層４０とを有するＭＯＳトランジスタが形成されている。
【００６２】
ＭＯＳトランジスタが形成されたシリコン基板２４上には、シリコン窒化膜４４が形成されている。シリコン窒化膜４４上には、シリコン酸化膜４６が形成されている。
【００６３】
シリコン酸化膜４６及びシリコン窒化膜４４には、ゲート電極３０上のＣｏＳｉ２膜４２ａに達するコンタクトホール４８ａが形成されている。また、シリコン酸化膜４６及びシリコン窒化膜４４には、ソース／ドレイン拡散層４０上のＣｏＳｉ２膜４２ｂに達するコンタクトホール４８ｂが形成されている。
【００６４】
コンタクトホール４８ａ、４８ｂ内には、バリアメタル５０及びタングステン膜５２よりなるコンタクトプラグ５４ａ、５４ｂがそれぞれ埋め込まれている。
【００６５】
コンタクトプラグ５４ａ、５４ｂが埋め込まれたシリコン酸化膜４６上には、層間絶縁膜５６が形成されている。
【００６６】
こうして、本実施形態による半導体装置が構成されている。
【００６７】
本実施形態による半導体装置は、ゲート長Ｌｇが５０ｎｍ以下のゲート電極３０の上部に、ＣｏＳｉ２のみからなるシリサイド膜４２ａが形成されていることに主たる特徴がある。
【００６８】
ゲート電極３０の上部に形成されたシリサイド膜４２ａは、比較的高抵抗なＣｏＳｉ相と低抵抗なＣｏＳｉ２相とが混在しているわけではなく、低抵抗なＣｏＳｉ２相のみになっている。このため、本実施形態によれば、ゲート電極３０のシート抵抗を十分に低減するとともに、シート抵抗のばらつきを確実に抑制することができる。
【００６９】
なお、シリサイド化を行う際における諸条件を最適化して半導体装置を製造した場合には、第１回目の熱処理により形成されるＣｏＳｉ膜の断面の縦／横比が０．７の場合であっても、ＣｏＳｉ２のみからなるシリサイド膜を形成することができる。この場合、平均膜厚ｔのゲート長Ｌｇに対する比ｔ／Ｌｇは１．０７程度となっている。また、また、ＣｏＳｉ２膜４２ａ断面の楕円形の縦／横比は、１．２３以下になっている。
【００７０】
また、第１回目の熱処理により形成されるＣｏＳｉ膜の断面の縦／横比が０．４以下であれば、シリサイド化を行う際における諸条件を最適化しない場合であっても、ＣｏＳｉ２のみからなるシリサイド膜を形成することができる。この場合、平均膜厚ｔのゲート長Ｌｇに対する比ｔ／Ｌｇは０．５５以下になっている。この場合、ＣｏＳｉ２膜４２ａ断面の楕円形の縦／横比は０．７０以下になっている。
【００７１】
次に、本実施形態による半導体装置の製造方法について図１２乃至図２３を用いて説明する。
【００７２】
まず、例えばアンモニア過水を用いて、シリコン基板２４の表面を洗浄する。シリコン基板２４としては、例えば面方位（１００）のｐ型シリコン基板を用いる。
【００７３】
次いで、シリコン基板２４上に、例えば熱酸化法により、例えば膜厚５０ｎｍのシリコン酸化膜５８を形成する（図１２（ａ）参照）。
【００７４】
次いで、例えばスピンコート法により、フォトレジスト膜６０を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜６０をパターニングする。これにより、シリコン酸化膜５８をパターニングするためのフォトレジストマスク６０が形成される（図１２（ｂ）参照）。
【００７５】
次いで、フォトレジスト膜６０をマスクとして、シリコン酸化膜５８をエッチングする（図１２（ｃ）参照）。
【００７６】
次いで、フォトレジスト膜６０及びシリコン酸化膜５８をマスクとして、例えばイオン注入法により、シリコン基板２４にドーパント不純物を導入する。これにより、所定の導電型のウェル６２が形成される（図１３（ａ）参照）。ＮＭＯＳトランジスタを形成するためのｐ型ウェルを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を１２０ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。ＰＭＯＳトランジスタを形成するためのｎ型ウェルを形成する場合、ｎ型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を３００ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。
【００７７】
ウェル６２を形成した後、フォトレジスト膜６０を除去する（図１３（ｂ）参照）。次いで、シリコン酸化膜５８をエッチング除去する（図１３（ｃ）参照）。
【００７８】
次いで、例えばＳＴＩ（Shallow Trench Isolation）法により、以下のようにして素子領域を画定する素子分離領域を形成する。
【００７９】
まず、シリコン基板２４上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚５０ｎｍのシリコン窒化膜６４を堆積する（図１４（ａ）参照）。
【００８０】
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン窒化膜６４をパターニングする。これにより、シリコン酸化膜が埋め込まれるトレンチを形成するためのハードマスク６４が形成される（図１４（ｂ）参照）。
【００８１】
次いで、シリコン窒化膜６４をマスクとして、シリコン基板２４をエッチングする。こうして、シリコン基板２４に、トレンチ６６が形成される（図１４（ｃ）参照）。
【００８２】
トレンチ６６を形成した後、例えばウェットエッチングにより、マスクとして用いたシリコン窒化膜６４を除去する（図１５（ａ）参照）。
【００８３】
次いで、トレンチ６６が形成されたシリコン基板２４上に、例えばＣＶＤ法により、例えば膜厚４００ｎｍのシリコン酸化膜を堆積する。
【００８４】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing）法により、シリコン基板２４の表面が露出するまでシリコン酸化膜を研磨し、シリコン基板２４上のシリコン酸化膜を除去する。
【００８５】
こうして、トレンチ６６に埋め込まれたシリコン酸化膜よりなる素子分離領域２６が形成される（図１５（ｂ）参照）。素子分離領域２６により、素子領域が画定される。
【００８６】
次いで、素子分離領域２６が形成されたシリコン基板２４上に、例えばスピンコート法により、フォトレジスト膜６８を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜６８をパターニングする。これにより、チャネルドープ層を形成するためのフォトレジストマスク６８が形成される（図１５（ｃ）参照）。なお、図１５（ｃ）以降の図面では、ＭＯＳトランジスタが形成される素子領域を拡大して示している。
【００８７】
次いで、フォトレジスト膜６８をマスクとして、例えばイオン注入法により、シリコン基板２４にドーパント不純物を導入する。これにより、シリコン基板２４内に、チャネルドープ層３２が形成される（図１６（ａ）参照）。ＮＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を１５ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えば砒素を用い、イオン注入の条件は例えば加速電圧を８０ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。
【００８８】
チャネルドープ層３２を形成した後、マスクとして用いたフォトレジスト膜６８を除去する。
【００８９】
次いで、例えば９５０℃、１０秒間の熱処理により、チャネルドープ層３２中のドーパント不純物を活性化する。
【００９０】
次いで、シリコン基板２４上に、例えばＣＶＤ法により、例えば膜厚２ｎｍのシリコン酸化膜よりなるゲート絶縁膜２８を形成する（図１６（ｂ）参照）。なお、ゲート絶縁膜２８として、熱酸化法によりシリコン酸化膜を形成してもよい。また、ゲート絶縁膜２８の材料としてシリコン酸化膜を用いたが、ゲート絶縁膜２８の材料はシリコン酸化膜に限定されるものではなく、他のあらゆる絶縁膜を適宜用いることができる。
【００９１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜３０を堆積する。
【００９２】
次いで、例えばイオン注入法により、ドーパント不純物をポリシリコン膜３０に導入する（図１６（ｃ）参照）。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を１０ｋｅＶ、ドーズ量を１×１０１６ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を５ｋｅＶ、ドーズ量を５×１０１５ｃｍ−２とする。
【００９３】
次いで、例えばスピンコート法により、フォトレジスト膜７０を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜７０をパターニングする。これにより、ポリシリコン膜３０をパターニングするためのフォトレジストマスク７０が形成される（図１７（ａ）参照）。
【００９４】
次いで、フォトレジスト膜７０をマスクとして、ポリシリコン膜３０をドライエッチングする。これにより、ポリシリコン膜よりなるゲート電極３０が形成される（図１７（ｂ）参照）。
【００９５】
ゲート電極３０を形成した後、マスクとして用いたフォトレジスト膜７０を除去する。
【００９６】
次いで、ゲート電極３０をマスクとして、例えばイオン注入法により、ゲート電極３０の両側のシリコン基板２４にドーパント不純物を導入する。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えば砒素を用い、イオン注入の条件は例えば加速電圧を１ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を０．５ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。これにより、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域３６が形成される（図１７（ｃ）参照）。
【００９７】
次いで、全面に、例えばＣＶＤ法により例えば膜厚１００ｎｍのシリコン酸化膜３４を堆積する（図１８（ａ）参照）。
【００９８】
次いで、例えばＲＩＥ（Reactive Ion etching）法により、シリコン酸化膜３４を異方性エッチングする。これにより、ゲート電極３０の側壁部分にシリコン酸化膜よりなるサイドウォール絶縁膜３４が形成される（図１８（ｂ）参照）。なお、ここではサイドウォール絶縁膜３４の材料としてシリコン酸化膜を用いたが、サイドウォール絶縁膜３４の材料はシリコン酸化膜に限定されるものではなく、他のあらゆる絶縁膜を適宜用いることができる。
【００９９】
次いで、ゲート電極３０及びサイドウォール絶縁膜３４をマスクとして、例えばイオン注入法により、ゲート電極３０及びサイドウォール絶縁膜３４の両側のシリコン基板２４にドーパント不純物を導入する。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を８ｋｅＶ、ドーズ量を１×１０１６ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を５ｋｅＶ、ドーズ量を５×１０１５ｃｍ−２とする。これにより、ソース／ドレイン拡散層の深い領域を構成する不純物拡散領域３８が形成される（図１８（ｃ）参照）。
【０１００】
次いで、所定の熱処理を行うことにより、不純物拡散領域３６、３８に導入されたドーパント不純物を活性化する。
【０１０１】
こうして、ゲート電極３０の両側のシリコン基板２４内に、エクステンション領域、すなわち、浅い不純物拡散領域３６と、深い不純物拡散領域３８とにより構成されるソース／ドレイン拡散層４０が形成される（図１９（ａ）参照）。
【０１０２】
次いで、例えばフッ酸処理により、ゲート電極３０の表面及びソース／ドレイン拡散層４０の表面に形成されている自然酸化膜を除去する。
【０１０３】
次いで、全面に、例えばＣｏターゲットを用いたスパッタ法により、Ｃｏ膜７２を堆積する（図１９（ｂ）参照）。Ｃｏ膜７２の膜厚は、その後の第１回目の熱処理により形成されるＣｏＳｉ膜７６ａ断面の楕円形の縦／横比が０．４以下になるように設定する。換言すれば、ＣｏＳｉ膜７６ａの幅ｗに対するＣｏＳｉ膜７６ａの高さｈの比ｈ／ｗが０．４以下になるように設定する。このようなＣｏＳｉ膜７６ａを形成するためには、例えば膜厚２〜６ｎｍのＣｏ膜７２を形成する。例えば、ゲート長Ｌｇが４０ｎｍのゲート電極３０に対しては、Ｃｏ膜７２の膜厚を４ｎｍに設定する。
【０１０４】
なお、シリサイド化を行う際における諸条件を最適化する場合には、Ｃｏ膜７２の膜厚は、ＣｏＳｉ膜７６ａ断面の楕円形の縦／横比が０．７以下になるように設定すればよい。換言すれば、ＣｏＳｉ膜７６ａの幅ｗに対するＣｏＳｉ膜７６ａの高さｈの比ｈ／ｗが０．７以下になるように設定すればよい。このようなＣｏＳｉ膜７６ａを形成するためには、例えば膜厚２〜１０ｎｍのＣｏ膜７２を形成する。
【０１０５】
次いで、Ｃｏ膜７２上に、例えばスパッタ法により、例えば膜厚３０ｎｍの窒化チタン（ＴｉＮ）膜よりなる保護膜７４を形成する（図１９（ｃ）参照）。ＴｉＮ膜７４の成膜条件としては、例えば、スパッタパワーを９ｋＷ、スパッタ雰囲気中のＮ２／Ａｒ比を１００／５０（ｓｃｃｍ比）、基板バイアスを０Ｖとする。保護膜７４により、Ｃｏ膜７２、及びその後に形成されるＣｏＳｉ膜の酸化を防止することができる。
【０１０６】
なお、保護膜７４としてＴｉＮ膜を膜厚２０ｎｍ以下のように薄く形成すると、ＴｉＮ膜はナノグレイン構造或いはアモルファス状態となる。このため、ＴｉＮ膜中のＴｉがその下のＣｏ膜７２に拡散する可能性が考えられる。また、このように非常に薄いＴｉＮ膜では、雰囲気中の残留酸素のＣｏ膜７２への拡散は完全には遮断されず、微量の酸素がＣｏ膜７２中に侵入する可能性が考えられる。このようにＣｏ膜７２中にＴｉや酸素が侵入した場合、これらの不純物はシリサイド化反応に影響を及ぼさない程度に微量であっても、Ｃｏ膜７２中のＣｏ原子の移動をピニングする効果を奏し、シリサイド化されるゲート電極３０上部へのＣｏ原子の供給を抑制することができる。したがって、保護膜７４としてＴｉＮ膜を膜厚２０ｎｍ以下に形成することにより、ゲート電極３０のゲート長Ｌｇが短くなり、低抵抗なＣｏＳｉ２膜を形成するためのＳｉ原子の総量が不足する虞がある場合に、Ｃｏの供給を抑制することができる。これにより、ゲート電極３０の上部に低抵抗なＣｏＳｉ２相とともに比較的高抵抗なＣｏＳｉ相が形成されるのを抑制し、ゲート電極３０のシート抵抗がばらつくのを更に確実に抑制することができる。
【０１０７】
次いで、シリサイド化のための第１回目の熱処理として、例えばＲＴＡ法により、例えば４８０℃、３０秒間の熱処理を行う。これにより、Ｃｏ膜７２とゲート電極３０のうちの上層側の部分のＳｉとを反応させ、Ｃｏ膜７２とソース／ドレイン拡散層４０のうちの上層側の部分のＳｉとを反応させる。こうして、ゲート電極３０の上部にＣｏＳｉ膜７６ａ、すなわちＣｏＳｉ相のシリサイド膜７６ａが形成され、ソース／ドレイン拡散層４０上にＣｏＳｉ膜７６ｂ、すなわちＣｏＳｉ相のシリサイド膜７６ｂが形成される（図２０（ａ）参照）。このとき、ゲート電極３０上及びソース／ドレイン拡散層４０上のＣｏ膜７２はほぼすべて反応し、ＣｏＳｉ膜７６ａ、７６ｂ上には、未反応のＣｏ膜７２はほとんど残存していない。
【０１０８】
ここでゲート電極３０の上部に形成されるＣｏＳｉ膜７６ａの断面形状は楕円形となり、この楕円形の縦／横比は０．４以下になる。例えば、ゲート長Ｌｇが４０ｎｍのゲート電極３０に対して膜厚４ｎｍのＣｏ膜７２を形成した場合には、ＣｏＳｉ膜７６ａ断面の楕円形の縦／横比は、０．３７になる。
【０１０９】
なお、シリサイド化を行う際における諸条件を最適化する場合には、ＣｏＳｉ膜７６ａの断面形状の楕円形の縦／横比が０．７以下になるようにすればよい。
【０１１０】
次いで、ウェットエッチングにより、保護膜７４、及びサイドウォール絶縁膜３４、素子分離領域２６等の絶縁膜上に形成されたＣｏ膜７２のうちのＳｉと未反応の部分をそれぞれ選択的に除去する（図２０（ｂ）参照）。エッチング溶液としては、例えば硫酸と過酸化水素水とを３：１の割合で混合した硫酸過水を用いる。また、エッチング時間は、例えば２０分とする。
【０１１１】
次いで、シリサイド化のための第２回目の熱処理として、例えばＲＴＡ法により、例えば７５０℃、３０秒間の熱処理を行う。これにより、ＣｏＳｉ膜７６ａとゲート電極３０のうちの上層側の部分のＳｉとを反応させ、ＣｏＳｉ膜７６ｂとソース／ドレイン拡散層４０のうちの上層側の部分のＳｉとを反応させる。これにより、ＣｏＳｉ膜７６ａ、７６ｂをＣｏＳｉ２膜４２ａ、４２ｂに相変態させる。こうして、ゲート電極３０の上部にＣｏＳｉ２膜４２ａが形成され、ソース／ドレイン拡散層４０上にＣｏＳｉ２膜４２ｂが形成される（図２０（ｃ）参照）。
【０１１２】
第２回目の熱処理を行う前におけるＣｏＳｉ膜７６ａはエネルギ的に不安定、すなわちＣｏＳｉ膜７６ａ断面の楕円形の縦／横比が０．４以下であるため、第２回目の熱処理においてＣｏＳｉ膜７６ａからＣｏＳｉ２膜４２ａへの相変態が確実に進行し、ゲート電極３０の上部に、低抵抗なＣｏＳｉ２相のみのシリサイド膜４２ａを確実に形成することができる。これにより、Ｃｏ膜７２を用いてシリサイド化されたゲート電極３０のシート抵抗を十分に低減し、シート抵抗のばらつきを確実に抑制することができる。
【０１１３】
ＣｏＳｉ膜７６ａ断面の楕円形の縦／横比が０．４以下である場合に形成されるＣｏＳｉ２膜４２ａは、その平均膜厚ｔのゲート長Ｌｇに対する比ｔ／Ｌｇが０．５５以下になっている。また、ＣｏＳｉ２膜４２ａの断面形状は楕円形をしており、その楕円形の縦／横比は０．７０以下になっている。
【０１１４】
なお、シリサイド化を行う際における諸条件を最適化する場合には、ＣｏＳｉ膜７６ａ断面の楕円形の縦／横比が０．７以下とすれば、第２回目の熱処理においてＣｏＳｉ膜７６ａからＣｏＳｉ２膜４２ａへの相変態が確実に進行し、ゲート電極３０の上部に、低抵抗なＣｏＳｉ２のみからなるシリサイド膜４２ａを確実に形成することができる。
【０１１５】
上述したように、シリサイド化を行う際における諸条件を最適化すれば、ＣｏＳｉ相のシリサイド膜断面の楕円形の縦／横比が０．７とある程度大きい場合であっても、ＣｏＳｉ相のシリサイド膜からＣｏＳｉ２相のシリサイド膜へ確実に相変態させることが可能である。ＣｏＳｉ相のシリサイド膜断面の楕円形の縦／横比が０．７とある程度大きい場合であっても、ＣｏＳｉ相のシリサイド膜からＣｏＳｉ２相のシリサイド膜へ確実に相変態させることが可能な条件は、例えば次の通りである。まず、Ｃｏ膜７２を堆積する前の処理として、希フッ酸処理を行う。Ｃｏ膜７２については、堆積温度を３５０℃とし、膜厚を５ｎｍとする。Ｃｏ膜７２上に形成する保護膜７４としては、膜厚５ｎｍのＴｉＮ膜を堆積する。第１回目の熱処理では、熱処理の温度を５００℃、熱処理の時間を３０秒とする。Ｃｏ膜７２のうちのＳｉと未反応の部分は、硫酸と過酸化水素水とを混合した硫酸過水を用いて選択的にエッチング除去する。第２回目の熱処理では、熱処理の温度を７００℃、熱処理の時間を３０秒とする。このような条件でシリサイド化を行えば、ゲート長Ｌｇが３０ｎｍと比較的小さい場合であっても、ゲート電極３０のシート抵抗のばらつきを確実に抑制することができる。
【０１１６】
ＣｏＳｉ膜７６ａ断面の楕円形の縦／横比が０．７以下である場合に形成されるＣｏＳｉ２膜４２ａは、その平均膜厚ｔのゲート長Ｌｇに対する比ｔ／Ｌｇが１．０７以下になっている。また、ＣｏＳｉ２膜４２ａの断面形状は楕円形をしており、その楕円形の縦／横比は１．２３以下になっている。
【０１１７】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜４４を形成する。シリコン窒化膜４４の成膜温度は、例えば５００℃とする。
【０１１８】
次いで、シリコン窒化膜４４上に、例えばプラズマＣＶＤ法により、例えば膜厚６００ｎｍのシリコン酸化膜４６を形成する（図２１（ａ）参照）。シリコン酸化膜４６の成膜温度は、例えば４００℃とする。
【０１１９】
次いで、例えばＣＭＰ法により、シリコン酸化膜４６を平坦化する（図２１（ｂ）参照）。
【０１２０】
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜４６及びシリコン窒化膜４４に、ＣｏＳｉ２膜４２ａに達するコンタクトホール４８ａ、及びＣｏＳｉ２膜４２ｂに達するコンタクトホール４８ｂをそれぞれ形成する（図２１（ｃ）参照）。
【０１２１】
次いで、コンタクトホール４８ａ、４８ｂが形成されたシリコン酸化膜４６上に、例えばスパッタ法により、例えば膜厚５０ｎｍの窒化チタン膜よりなるバリアメタル５０を形成する。
【０１２２】
次いで、バリアメタル５０上に、例えばＣＶＤ法により、例えば膜厚４００ｎｍのタングステン膜５２を形成する（図２２（ａ）参照）。
【０１２３】
次いで、例えばＣＭＰ法により、シリコン酸化膜４６の表面が露出するまでタングステン膜５２及びバリアメタル５０を研磨する。こうして、コンタクトホール４８ａ、４８ｂ内に、バリアメタル５０及びタングステン膜５２よりなるコンタクトプラグ５４ａ、５４ｂがそれぞれ形成される（図２２（ｂ）参照）。
【０１２４】
次いで、全面に、層間絶縁膜５６を形成する（図２２（ｃ）参照）。
【０１２５】
次いで、例えばＣＭＰ法により層間絶縁膜５６を研磨して平坦化した後、フォトリソグラフィ技術及びドライエッチングにより、層間絶縁膜５６に溝７８を形成する。
【０１２６】
次いで、全面に、例えばスパッタ法により、Ｔａ膜とＣｕ膜との積層膜８０を例えば２０ｎｍの膜厚で堆積する。
【０１２７】
次いで、積層膜８０のうちのＣｕ膜をシードとして、めっき法により、例えば膜厚５００ｎｍのＣｕ膜８２を堆積する。
【０１２８】
次いで、例えばＣＭＰ法により、層間絶縁膜５６が露出するまで、Ｃｕ膜８２及び積層膜８０を研磨し、層間絶縁膜５６上のＣｕ膜８２及び積層膜８０を除去する。こうして、コンタクトプラグ５４ａ、５４ｂに電気的に接続されたＣｕ膜８２よりなる配線層８４が溝７８内に形成される（図２３（ａ）を参照）。
【０１２９】
次いで、全面に、層間絶縁膜８６を形成する。
【０１３０】
次いで、フォトリソグラフィ技術及びドライエッチングにより、層間絶縁膜８６に、配線層８４に達するコンタクトホール８８を形成する。
【０１３１】
次いで、全面に、例えばスパッタ法により、Ｔａ膜とＣｕ膜との積層膜９０を例えば２０ｎｍの膜厚で堆積する。
【０１３２】
次いで、積層膜９０のうちのＣｕ膜をシードとして、めっき法により、例えば膜厚３００ｎｍのＣｕ膜９２を堆積する。
【０１３３】
次いで、例えばＣＭＰ法により、層間絶縁膜８６が露出するまで、Ｃｕ膜９２及び積層膜９０を研磨し、層間絶縁膜８６上のＣｕ膜９２及び積層膜９０を除去する。こうして、配線層８４に電気的に接続された、Ｃｕ膜９２よりなる導体プラグ９４がコンタクトホール８８内に形成される。
【０１３４】
次いで、全面に、例えばスパッタ法により、例えば膜厚５０ｎｍのＴｉＮ膜９６と、例えば膜厚５００ｎｍのＡｌ膜９８と、例えば膜厚５０ｎｍのＴｉＮ膜１００とを順次堆積する。
【０１３５】
次いで、フォトリソグラフィ技術及びドライエッチングにより、ＴｉＮ膜９６、Ａｌ膜９８、及びＴｉＮ膜１００をパターニングすることにより、導体プラグ９４に電気的に接続された電極１０２を形成する（図２３（ｂ）参照）。
【０１３６】
こうして、本実施形態による半導体装置が製造される。
【０１３７】
（評価結果）
次に、本実施形態による半導体装置の製造方法の評価結果について図２４を用いて説明する。
【０１３８】
本実施形態による半導体装置の製造方法により製造されたＮＭＯＳトランジスタについて、ゲート電極のシート抵抗を測定した。ゲート長Ｌｇは、４０ｎｍとした。複数のサンプルのシート抵抗を測定し、その累積確率をプロットした。図２４は測定結果を示すグラフである。グラフの横軸はゲート電極のシート抵抗を示し、縦軸は累積確率を示している。
【０１３９】
図２４において■印で示すプロットは実施例１、すなわち本実施形態による半導体装置の製造方法により半導体装置を製造した場合の測定結果を示している。実施例１では、Ｃｏ膜の膜厚を４ｎｍとし、第１回目の熱処理により形成されるＣｏＳｉ膜断面の楕円形の縦／横比が０．３７となり、第２回目の熱処理により形成されるＣｏＳｉ２膜の平均膜厚ｔのゲート長Ｌｇに対する比ｔ／Ｌｇが０．５となるようにしたものである。このときのＣｏＳｉ２膜断面の楕円形の縦／横比は０．６５となっている。
【０１４０】
図２４において●印で示すプロットはＣｏ膜の膜厚を５ｎｍとした比較例１の場合、△印で示すプロットはＣｏ膜の膜厚を６ｎｍとした比較例２の場合、▼印で示すプロットはＣｏ膜の膜厚を７ｎｍとした比較例３の場合、◇印で示すプロットはＣｏ膜の膜厚を８ｎｍとした比較例４の場合、□印で示すプロットはＣｏ膜の膜厚を９ｎｍとした比較例５の場合を示している。比較例１〜３の場合、第１回目の熱処理により形成されるＣｏＳｉ膜断面の楕円形の縦／横比は、それぞれ０．４７、０．６０、０．７３となっている。
【０１４１】
図２４に示す各プロットの比較から明らかなように、実施例１の場合には、Ｃｏ膜の膜厚を４ｎｍと極めて薄く設定し、第１回目の熱処理により形成されるＣｏＳｉ膜の断面の縦／横比を０．３７と極めて小さくしているため、ＣｏＳｉ膜からＣｏＳｉ２膜への相変態が確実に行われている。このため、実施例１の場合は、比較例１〜５の場合と比較して、ゲート電極のシート抵抗が小さくなっており、また、シート抵抗のばらつきも著しく抑制されている。これに対し、比較例１〜５の場合には、Ｃｏ膜の膜厚が必ずしも十分に薄く設定されておらず、第１回目の熱処理により形成されるＣｏＳｉ膜の断面の縦／横比が比較的大きいため、ＣｏＳｉ膜からＣｏＳｉ２膜への相変態が抑制されている。このため、比較例１〜５の場合は、実施例１の場合と比較して、ゲート電極のシート抵抗が大きくなっており、また、シート抵抗のばらつきも大きくなっている。
【０１４２】
このように、本実施形態によれば、第１回目の熱処理において、幅ｗに対する高さｈの比ｈ／ｗが０．７以下、好ましくは０．４以下になるようにＣｏＳｉ膜７６ａを形成するため、第２回目の熱処理において、比較的高抵抗なＣｏＳｉ膜７６ａを低抵抗なＣｏＳｉ２膜４２ａに確実に相変態させることができる。したがって、本実施形態によれば、微細化されたゲート電極３０をＣｏ膜７２を用いてシリサイド化する場合であっても、ゲート電極３０のシート抵抗を十分に低減するとともに、シート抵抗のばらつきを確実に抑制することができる。
【０１４３】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１４４】
例えば、上記実施形態では、ＣｏＳｉ膜７６ａ、ＣｏＳｉ２膜４２ａの断面形状が楕円形となっている場合について説明したが、ＣｏＳｉ膜７６ａ、ＣｏＳｉ２膜４２ａの断面形状は、完全な楕円形である場合に限定されるものではない。ＣｏＳｉ膜７６ａ、ＣｏＳｉ２膜４２ａの断面形状には、楕円形に近似した形状も含まれる。この場合、ＣｏＳｉ膜７６ａ、ＣｏＳｉ２膜４２ａの断面形状について、近似した楕円形の縦／横比を上記所定の値以下になるようにすればよい。
【０１４５】
また、上記実施形態では、第１回目、第２回目の熱処理として、ＲＴＡ法による熱処理を行う場合について説明したが、第１回目、第２回目の熱処理は、ＲＴＡ法による熱処理に限定されるものではない。例えば、第１回目、第２回目の熱処理として、炉アニール、スパイクアニール等を行ってもよい。また、ＲＴＡ法による熱処理、炉アニール、スパイクアニールを適宜組み合わせて行ってもよい。
【０１４６】
また、第１回目の熱処理の条件も、上記実施形態の場合に限定されるものではない。第１回目の熱処理では、熱処理温度は、例えば４００〜６００℃とすることができる。熱処理時間は、例えば１０秒〜６０分間とすることができる。
【０１４７】
また、第２回目の熱処理の条件も、上記実施形態の場合に限定されるものではない。第２回目の熱処理の熱処理温度は、第１回目の熱処理の熱処理温度と同程度又は第１回目の熱処理の熱処理温度よりも高温とし、具体的には、例えば６００〜８００℃とすることができる。熱処理時間は、例えば１０〜１２０秒間とすることができる。或いは、第２回目の熱処理として、例えば熱処理温度が８００〜９５０℃、熱処理時間が１秒未満のスパイクアニールを行ってもよい。
【０１４８】
また、上記実施形態では、スパッタ法によりＣｏ膜７２を形成する場合について説明したが、Ｃｏ膜７２の形成方法は、スパッタ法に限定されるものではない。Ｃｏ膜７２は、スパッタ法のほか、例えば電子ビーム蒸着法等の蒸着法により形成してもよい。
【０１４９】
また、上記実施形態では、第１回目の熱処理においてゲート電極３０上及びソース／ドレイン拡散層４０上のＣｏ膜７２がほぼすべて反応する場合について説明したが、Ｃｏ膜７２の膜厚、熱処理条件等を適宜設定し、Ｃｏ膜７２を部分的に反応させるようにしてもよい。
【０１５０】
また、上記実施形態では、Ｃｏ膜７２上に保護膜７４を形成する場合について説明したが、保護膜７４を形成しなくてもよい。なお、Ｃｏ膜が形成された基板を、Ｎｉ膜が剥き出しの状態で基板搬送用のカセットに搭載したり、ＲＴＡ装置の炉内や成膜装置のチャンバ内に収容すると、その後にカセットに搭載されたり、ＲＴＡ装置の炉内や成膜装置のチャンバ内に収容された別の基板等にＣｏよりなるパーティクルが付着することがある。Ｃｏ膜７２上に保護膜７４を形成することにより、このようなＣｏによる２次汚染を防止することができる。
【０１５１】
以上詳述したとおり、本発明の特徴をまとめると以下の通りとなる。
【０１５２】
（付記１）  半導体基板上に、ゲート長Ｌｇが５０ｎｍ以下のゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板内に、ソース／ドレイン拡散層を形成する工程と、
前記ゲート電極上に、コバルト膜を形成する工程と、
熱処理を行うことにより、前記コバルト膜と前記ゲート電極とを反応させ、前記ゲート電極の上部にコバルトモノシリサイド膜を形成する第１の熱処理工程と、
前記コバルト膜のうちの未反応の部分を選択的にエッチング除去する工程と、
熱処理を行うことにより、前記コバルトモノシリサイド膜と前記ゲート電極とを反応させ、前記ゲート電極の上部にコバルトダイシリサイド膜を形成する第２の熱処理工程とを有し、
前記第１の熱処理工程では、前記コバルトモノシリサイド膜の幅ｗに対する前記コバルトモノシリサイド膜の高さｈの比ｈ／ｗが０．７以下となるように、前記コバルトモノシリサイド膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１５３】
（付記２）  付記１記載の半導体装置の製造方法において、
前記第１の熱処理工程では、前記比ｈ／ｗが０．４以下となるように、前記コバルトモノシリサイド膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１５４】
（付記３）  付記１又は２記載の半導体装置の製造方法において、
前記コバルトモノシリサイド膜の断面形状は、楕円形である
ことを特徴とする半導体装置の製造方法。
【０１５５】
（付記４）  付記１乃至３のいずれかに記載の半導体装置の製造方法において、
前記第２の熱処理工程における熱処理温度は、前記第１の熱処理工程における熱処理温度よりも高い
ことを特徴とする半導体装置の製造方法。
【０１５６】
（付記５）  付記４記載の半導体装置の製造方法において、
前記第２の熱処理工程における熱処理温度は６００〜８５０℃であり、前記第２の熱処理工程における熱処理時間は１〜６０秒である
ことを特徴とする半導体装置の製造方法。
【０１５７】
（付記６）  付記４記載の半導体装置の製造方法において、
前記第２の熱処理工程における熱処理温度は８００〜９５０℃であり、前記第２の熱処理工程における熱処理時間は１秒未満である
ことを特徴とする半導体装置の製造方法。
【０１５８】
（付記７）  付記１乃至６のいずれかに記載の半導体装置の製造方法において、
前記コバルト膜を形成する工程の後、前記第１の熱処理工程の前に、前記コバルト膜上に、前記コバルト膜の酸化を防止する保護膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１５９】
（付記８）  付記７記載の半導体装置の製造方法において、
前記保護膜を形成する工程では、窒化チタン膜からなる前記保護膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１６０】
（付記９）  付記８記載の半導体装置の製造方法において、
前記窒化チタン膜の膜厚は、２０ｎｍ以下である
ことを特徴とする半導体装置の製造方法。
【０１６１】
（付記１０）  半導体基板上に形成され、ゲート長が５０ｎｍ以下のゲート電極と、
前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン拡散層と、
前記ゲート電極の上部に形成されたコバルトダイシリサイドのみからなるシリサイド膜と
を有することを特徴とする半導体装置。
【０１６２】
（付記１１）  付記１０記載の半導体装置において、
前記シリサイド膜の平均膜厚ｔの前記ゲート長Ｌｇに対する比ｔ／Ｌｇが１．０７以下になっている
ことを特徴とする半導体装置。
【図面の簡単な説明】
【０１６３】
【図１】Ｃｏ膜を用いてゲート電極上部をシリサイド化した場合におけるゲート電極のゲート長Ｌｇとゲート電極のシート抵抗との関係を示すグラフである。
【図２】Ｃｏ膜を用いてゲート電極上部をシリサイド化した場合におけるゲート電極のシート抵抗の累積確率分布を示すグラフである。
【図３】ゲート長Ｌｇが比較的長い場合におけるシリサイド化プロセスを示す概略断面図である。
【図４】ゲート長Ｌｇが比較的短い場合におけるシリサイド化プロセスを示す概略断面図である。
【図５】本発明によるシリサイド化プロセスを示す概略断面図である。
【図６】スパッタ法により堆積されるＣｏ膜の断面形状のシミュレーション結果を示す図である。
【図７】ＣｏＳｉ相のシリサイド膜断面の楕円形の縦／横比とＣｏ膜の膜厚との関係のシミュレーション結果を示すグラフである。
【図８】Ｃｏ膜を用いたシリサイド化における第２回目の熱処理の温度とゲート電極のシート抵抗との関係を示すグラフである。
【図９】膜厚５ｎｍのＣｏ膜を堆積してゲート長Ｌｇが３０ｎｍのゲート電極上部をシリサイド化した場合におけるゲート電極のシート抵抗の累積確率分布を示すグラフである。
【図１０】第１回目の熱処理により形成されるＣｏＳｉ相のシリサイド膜断面の縦／横比と、第２回目の熱処理により形成されるＣｏＳｉ２相のシリサイド膜の平均膜厚ｔとゲート長Ｌｇとの関係を示すグラフである。
【図１１】本発明の一実施形態による半導体装置の構造を示す断面図である。
【図１２】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１５】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１６】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１７】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１８】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１９】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図２０】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図２１】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図２２】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図２３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図２４】本発明の一実施形態による半導体装置の製造方法の評価結果を示すグラフである。
【符号の説明】
【０１６４】
１０…ゲート電極
１２…ＣｏＳｉ相のシリサイド膜
１４…ＣｏＳｉ２相のシリサイド膜
１６…ＣｏＳｉ相とＣｏＳｉ２相とが混在したシリサイド膜
１８…基板
２０…サイドウォール絶縁膜
２２…Ｃｏ膜
２４…シリコン基板
２６…素子分離領域
２８…ゲート絶縁膜
３０…ゲート電極
３２…チャネルドープ層
３４…サイドウォール絶縁膜
３６…不純物拡散領域
３８…不純物拡散領域
４０…ソース／ドレイン拡散層
４２ａ、４２ｂ…ＣｏＳｉ２膜
４４…シリコン窒化膜
４６…シリコン酸化膜
４８ａ、４８ｂ…コンタクトホール
５０…バリアメタル
５２…タングステン膜
５４ａ、５４ｂ…コンタクトプラグ
５６…層間絶縁膜
５８…シリコン酸化膜
６０…フォトレジスト膜
６２…ウェル
６４…シリコン窒化膜
６６…トレンチ
６８…フォトレジスト膜
７０…フォトレジスト膜
７２…Ｃｏ膜
７４…保護膜
７６ａ、７６ｂ…ＣｏＳｉ膜
７８…溝
８０…積層膜
８２…Ｃｕ膜
８４…配線層
８６…層間絶縁膜
８８…コンタクトホール
９０…積層膜
９２…Ｃｕ膜
９４…導体プラグ
９６…ＴｉＮ膜
９８…Ａｌ膜
１００…ＴｉＮ膜
１０２…電極
【図１】
2006165469.tif 000003
【図２】
2006165469.tif 000004
【図３】
2006165469.tif 000005
【図４】
2006165469.tif 000006
【図５】
2006165469.tif 000007
【図６】
2006165469.tif 000008
【図７】
2006165469.tif 000009
【図８】
2006165469.tif 000010
【図９】
2006165469.tif 000011
【図１０】
2006165469.tif 000012
【図１１】
2006165469.tif 000013
【図１２】
2006165469.tif 000014
【図１３】
2006165469.tif 000015
【図１４】
2006165469.tif 000016
【図１５】
2006165469.tif 000017
【図１６】
2006165469.tif 000018
【図１７】
2006165469.tif 000019
【図１８】
2006165469.tif 000020
【図１９】
2006165469.tif 000021
【図２０】
2006165469.tif 000022
【図２１】
2006165469.tif 000023
【図２２】
2006165469.tif 000024
【図２３】
2006165469.tif 000025
【図２４】
2006165469.tif 000026