(57)【要約】  【課題】  廉価な通常のＣＭＯＳプロセスで製造でき且つ低消費電力性を有するサインデジット数に対応するＣＭＯＳドライバ回路を提供する。  【解決手段】  ＶＤＤ２を「＋１」、ＶＤＤ１を「０」、ＶＤＤ０を「−１」とする。ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２である。プリチャージ時はＣＫを「＋１」に、ＣＫＢを「−１」にして、トランジスタＭＰ４，ＭＮ４を導通、ＭＰ５，ＭＮ５を非導通にして出力端子ＯＵＴを「０」にプリチャージする。プリチャージ後は、ＣＫを「−１」に、ＣＫＢを「＋１」にして、トランジスタＭＰ４，ＭＮ４を非導通、ＭＰ５，ＭＮ５を導通にする。そして、入力端子ＩＮが「＋１」ならトランジスタＭＰ３を導通、ＭＮ３を非導通にして出力端子ＯＵＴを「＋１」にし、入力端子ＩＮが「−１」ならトランジスタＭＰ３を非導通、ＭＮ３を導通にして出力端子ＯＵＴを「−１」にし、入力端子ＩＮが「０」ならトランジスタＭＰ３，ＭＮ３を非導通にして出力端子ＯＵＴを「０」のままとする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
３値のサインデジット数に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの信号を入力し波形整形して出力するＣＭＯＳドライバ回路であって、
前記ＶＤＤ２の電源端子と前記ＶＤＤ１の電源端子との間に接続され入力側が入力端子に接続された第１のインバータと、前記ＶＤＤ１の電源端子と前記ＶＤＤ０の電源端子との間に接続され入力側が前記入力端子に接続された第２のインバータと、前記ＶＤＤ１の電源端子と前記出力端子との間に並列接続された第１のプリチャージ用ＰＭＯＳトランジスタおよび第１のプリチャージ用ＮＭＯＳトランジスタと、前記ＶＤＤ２の電源端子と前記出力端子との間に直列に接続された第２のプリチャージ用ＰＭＯＳトランジスタおよび出力用ＰＭＯＳトランジスタと、前記ＶＤＤ０の電源端子と前記出力端子との間に接続された第２のプリチャージ用ＮＭＯＳトランジスタおよび出力用ＮＭＯＳトランジスタとを具備し、
前記第１のインバータの出力側が前記出力用ＰＭＯＳトランジスタのゲートに接続され、前記第２のインバータの出力側が前記出力用ＮＭＯＳトランジスタのゲートに接続され、第１のプリチャージ制御端子が前記第１のプリチャージ用ＰＭＯＳトランジスタのゲートおよび第２のプリチャージ用ＮＭＯＳトランジスタのゲートに接続され、第２のプリチャージ制御端子が前記第１のプリチャージ用ＮＭＯＳトランジスタのゲートおよび第２のプリチャージ用ＰＭＯＳトランジスタのゲートに接続され、
前記第１のプリチャージ制御端子がプリチャージ時にＶＤＤ０の電圧に、非プリチャージ時にＶＤＤ２の電圧に制御され、前記第２のプリチャージ制御端子がプリチャージ時にＶＤＤ２の電圧に、非プリチャージ時にＶＤＤ０の電圧に制御されるようにしたことを特徴とするＣＭＯＳドライバ回路。
【請求項２】
３値のサインデジット数に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの信号を入力し波形整形し反転して出力するＣＭＯＳインバータ回路であって、
前記ＶＤＤ２の電源端子と前記ＶＤＤ１の電源端子との間に接続され入力側が入力端子に接続された第１のインバータと、前記ＶＤＤ１の電源端子と前記ＶＤＤ０の電源端子との間に接続され入力側が前記入力端子に接続された第２のインバータと、前記ＶＤＤ１の電源端子と前記出力端子との間に並列接続された第１のプリチャージ用ＰＭＯＳトランジスタおよび第１のプリチャージ用ＮＭＯＳトランジスタと、前記ＶＤＤ２の電源端子と前記出力端子との間に接線された出力用ＰＭＯＳトランジスタと、前記ＶＤＤ０の電源端子と前記出力端子との間に接続された出力用ＮＭＯＳトランジスタと、前記入力端子と前記出力用ＮＭＯＳトランジスタのゲートとの間に接続された転送用ＰＭＯＳトランジスタと、前記入力端子と前記出力用ＰＭＯＳトランジスタのゲートとの間に接続された転送用ＮＭＯＳトランジスタと、前記ＶＤＤ２の電源端子と前記出力用ＰＭＯＳトランジスタのゲートとの間に接続された第２のプリチャージ用ＰＭＯＳトランジスタと、前記ＶＤＤ０の電源端子と前記出力用ＮＭＯＳトランジスタのゲートとの間に接続された第２のプリチャージ用ＮＭＯＳトランジスタとを具備し、
前記第１のインバータの出力側が前記転送用ＰＭＯＳトランジスタのゲートに接続され、前記第２のインバータの出力側が前記転送用ＮＭＯＳトランジスタのゲートに接続され、第１のプリチャージ制御端子が前記第１のプリチャージ用ＰＭＯＳトランジスタのゲートおよび第２のプリチャージ用ＰＭＯＳトランジスタのゲートに接続され、第２のプリチャージ制御端子が前記第１のプリチャージ用ＮＭＯＳトランジスタのゲートおよび第２のプリチャージ用ＮＭＯＳトランジスタのゲートに接続され、
前記第１のプリチャージ制御端子がプリチャージ時にＶＤＤ０あるいはＶＤＤ１の電圧に、非プリチャージ時にＶＤＤ２の電圧に制御され、前記第２のプリチャージ制御端子がプリチャージ時にＶＤＤ２あるいはＶＤＤ１の電圧に、非プリチャージ時にＶＤＤ０の電圧に制御されるようにしたことを特徴とするＣＭＯＳインバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３値のサインデジット数のデータを入力して波形整形を行うＣＭＯＳドライバ回路および波形整形と同時に信号反転も行うＣＭＯＳインバータ回路に関するものである。
【背景技術】
【０００２】
多値のサインデジット数を用いたデジタル信号を扱うＣＭＯＳドライバ回路の従来の構成例として、それぞれ２つ以上のしきい値電圧を有するＮＭＯＳトランジスタやＰＭＯＳトランジスタを用いて構成した例、あるいは電流モード回路の構成例が知られている（例えば、非特許文献１，２参照）。
【非特許文献１】松本  外２名  著、「ＭＯＳトランジスタとキャパシタ・メモリを使った４値論理回路の設計」、電子情報通信学会論文誌、第Ｊ７０−Ｄ巻、第１号、５０−５９頁、１９８７年１月
【非特許文献２】亀山  外２名  著、「Signd-Digit数系に基づく双方向電流モード多値基本演算回路とその評価」、電子情報通信学全論文誌、第Ｊ７１−Ｄ巻、第７号、１１８９−１１９８頁、１９８８年７月
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、それぞれ２つ以上の多値しきい値電圧を有するＮＭＯＳトランジスタやＰＭＯＳトランジスタを用いたＣＭＯＳドライバ回路は、通常のＣＭＯＳプロセスでは製造できないため、製品コストが高価となる問題点があった。また、電流モード回路の構成例では、スタティックな動作電流が発生し、ＬＳＩに多数搭載しようとすると低消費電力性が阻害される問題点があった。
【０００４】
本発明の目的は、上記問題点を解消し、廉価な通常のＣＭＯＳプロセスで製造でき且つ低消費電力性を有するサインデジット数に対応するＣＭＯＳドライバ回路を提供することである。また別の目的は、このＣＭＯＳドライバ回路を発展させて同様な特徴を有するＣＭＯＳインバータ回路を提供することである。
【課題を解決するための手段】
【０００５】
請求項１にかかる発明は、３値のサインデジット数に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの信号を入力し波形整形して出力するＣＭＯＳドライバ回路であって、前記ＶＤＤ２の電源端子と前記ＶＤＤ１の電源端子との間に接続され入力側が入力端子に接続された第１のインバータ（ＩＮＶ１）と、前記ＶＤＤ１の電源端子と前記ＶＤＤ０の電源端子との間に接続され入力側が前記入力端子に接続された第２のインバータ（ＩＮＶ２）と、前記ＶＤＤ１の電源端子と前記出力端子との間に並列接続された第１のプリチャージ用ＰＭＯＳトランジスタ（ＭＰ４）および第１のプリチャージ用ＮＭＯＳトランジスタ（ＭＮ４）と、前記ＶＤＤ２の電源端子と前記出力端子との間に直列に接続された第２のプリチャージ用ＰＭＯＳトランジスタ（ＭＰ５）および出力用ＰＭＯＳトランジスタ（ＭＰ３）と、前記ＶＤＤ０の電源端子と前記出力端子との間に接続された第２のプリチャージ用ＮＭＯＳトランジスタ（ＭＮ５）および出力用ＮＭＯＳトランジスタ（ＭＮ３）とを具備し、前記第１のインバータ（ＩＮＶ１）の出力側が前記出力用ＰＭＯＳトランジスタ（ＭＰ３）のゲートに接続され、前記第２のインバータ（ＩＮＶ２）の出力側が前記出力用ＮＭＯＳトランジスタ（ＭＮ３）のゲートに接続され、第１のプリチャージ制御端子（ＣＫ）が前記第１のプリチャージ用ＰＭＯＳトランジスタ（ＭＰ４）のゲートおよび第２のプリチャージ用ＮＭＯＳトランジスタ（ＭＮ５）のゲートに接続され、第２のプリチャージ制御端子（ＣＫＢ）が前記第１のプリチャージ用ＮＭＯＳトランジスタ（ＭＮ４）のゲートおよび第２のプリチャージ用ＰＭＯＳトランジスタ（ＭＰ５）のゲートに接続され、前記第１のプリチャージ制御端子（ＣＫ）がプリチャージ時にＶＤＤ０の電圧に、非プリチャージ時にＶＤＤ２の電圧に制御され、前記第２のプリチャージ制御端子（ＣＫＢ）がプリチャージ時にＶＤＤ２の電圧に、非プリチャージ時にＶＤＤ０の電圧に制御されるようにしたことを特徴とする。
【０００６】
請求項２にかかる発明は、３値のサインデジット数に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの信号を入力し波形整形し反転して出力するＣＭＯＳインバータ回路であって、前記ＶＤＤ２の電源端子と前記ＶＤＤ１の電源端子との間に接続され入力側が入力端子に接続された第１のインバータ（ＩＮＶ３）と、前記ＶＤＤ１の電源端子と前記ＶＤＤ０の電源端子との間に接続され入力側が前記入力端子に接続された第２のインバータ（ＩＮＶ４）と、前記ＶＤＤ１の電源端子と前記出力端子との間に並列接続された第１のプリチャージ用ＰＭＯＳトランジスタ（ＭＰ１０）および第１のプリチャージ用ＮＭＯＳトランジスタ（ＭＮ１０）と、前記ＶＤＤ２の電源端子と前記出力端子との間に接線された出力用ＰＭＯＳトランジスタ（ＭＰ９）と、前記ＶＤＤ０の電源端子と前記出力端子との間に接続された出力用ＮＭＯＳトランジスタ（ＭＮ９）と、前記入力端子と前記出力用ＮＭＯＳトランジスタ（ＭＮ９）のゲートとの間に接続された転送用ＰＭＯＳトランジスタ（ＭＰ８）と、前記入力端子と前記出力用ＰＭＯＳトランジスタ（ＭＰ９）のゲートとの間に接続された転送用ＮＭＯＳトランジスタ（ＭＮ８）と、前記ＶＤＤ２の電源端子と前記出力用ＰＭＯＳトランジスタ（ＭＰ９）のゲートとの間に接続された第２のプリチャージ用ＰＭＯＳトランジスタ（ＭＰ１１）と、前記ＶＤＤ０の電源端子と前記出力用ＮＭＯＳトランジスタ（ＭＮ９）のゲートとの間に接続された第２のプリチャージ用ＮＭＯＳトランジスタ（ＭＮ１１）とを具備し、前記第１のインバータ（ＩＮＶ３）の出力側が前記転送用ＰＭＯＳトランジスタ（ＭＰ８）のゲートに接続され、前記第２のインバータ（ＩＮＶ４）の出力側が前記転送用ＮＭＯＳトランジスタ（ＭＮ８）のゲートに接続され、第１のプリチャージ制御端子（ＣＫ）が前記第１のプリチャージ用ＰＭＯＳトランジスタ（ＭＰ１０）のゲートおよび第２のプリチャージ用ＰＭＯＳトランジスタ（ＭＰ１１）のゲートに接続され、第２のプリチャージ制御端子（ＣＫＢ）が前記第１のプリチャージ用ＮＭＯＳトランジスタ（ＭＮ１０）のゲートおよび第２のプリチャージ用ＮＭＯＳトランジスタ（ＭＮ１１）のゲートに接続され、前記第１のプリチャージ制御端子（ＣＫ）がプリチャージ時にＶＤＤ０あるいはＶＤＤ１の電圧に、非プリチャージ時にＶＤＤ２の電圧に制御され、前記第２のプリチャージ制御端子（ＣＫＢ）がプリチャージ時にＶＤＤ２あるいはＶＤＤ１の電圧に、非プリチャージ時にＶＤＤ０の電圧に制御されるようにしたことを特徴とする。
【発明の効果】
【０００７】
本発明のＣＭＯＳドライバ回路およびＣＭＯＳインバータ回路は、各トランジスタが１つのしきい値をもつＭＯＳトランジスタですむので、廉価な通常のプロセスで製造することができる。しかも構成に要するＭＯＳトランジスタ数が少ないので、消費電力が少なくて済み、ＬＳＩに多数搭載する場合にそのＬＳＩのチップ面積、消費電力を増加させることがない。
【発明を実施するための最良の形態】
【０００８】
本発明のＣＭＯＳドライバ回路では、１つのしきい値を持つＭＯＳトランジスタを１０個使用して、サインデジット数「＋１」、「０」、「−１」に対応する電圧ＶＤＤ２、ＶＤＤ１、ＶＤＤ０（ＶＤＤ２＞ＶＤＤ１＞ＶＤＤ０）を入力して波形整形する。また、ＣＭＯＳインバータ回路では、１つのしきい値を持つＭＯＳトランジスタを１２個使用して、同様の電圧を入力して波形整形および信号反転を行う。以下、詳しく説明する。
【実施例１】
【０００９】
図１は実施例１のＣＭＯＳドライバ回路の構成を示す回路図である。本実施例では３値のサインデジット数「＋１」、「０」、「−１」に対応する電源電圧として、それぞれＶＤＤ２、ＶＤＤ１、ＶＤＤ０を用意する。例えば、ＶＤＤ２＝１．８Ｖ、ＶＤＤ１＝０．９Ｖ、ＶＤＤ０＝０Ｖである。本実施例のＣＭＯＳドライバ回路は、サインデジット数による入力信号を波形整形して、出力信号として上記のＶＤＤ２、ＶＤＤ１、ＶＤＤ０のいずれかが出力されるように構成したものである。以下では、「ＭＰ」はＰＭＯＳトランジスタを表し、「ＭＮ」はＮＭＯＳトランジスタを表すものとする。
【００１０】
ＩＮＶ１，ＩＮＶ２は入力側が入力端子ＩＮに共通接続されたＣＭＯＳインバータである。インバータＩＮＶ１はＶＤＤ２，ＶＤＤ１を電源電圧とするトランジスタＭＰ１，ＭＮ１からなり、インバータＩＮＶ２はＶＤＤ１，ＶＤＤ０を電源電圧とするトランジスタＭＰ２，ＭＮ２からなる。ＶＤＤ２の電源端子と出力端子ＯＵＴの間には出力用トランジスタＭＰ３とプリチャージ用トランジスタＭＰ５の直列回路が接続されている。また、ＶＤＤ０の電源端子と出力端子ＯＵＴの間には出力用トランジスタＭＮ３とプリチャージ用トランジスタＭＮ５の直列回路が接続されている。また、ＶＤＤ１の電源端子と出力端子ＯＵＴとの間にはプリチャージ用トランジスタＭＰ４，ＭＮ４が並列接続されている。そして、インバータＩＮＶ１の出力側はトランジスタＭＰ３のゲートに接続され、インバータＩＮＶ２の出力側はトランジスタＭＮ３のゲートに接続されている。プリチャージ用トランジスタＭＰ４，ＭＮ５のゲートにはプリチャージ制御端子ＣＫが、プリチャージ用トランジスタＭＮ４，ＭＰ５のゲートにはプリチャージ信号ＣＫＢが接続されている。
【００１１】
さて、プリチャージ制御端子ＣＫ，ＣＫＢが、ＣＫ＝「−１」、ＣＫＢ＝「＋１」のときは、プリチャージ用トランジスタＭＰ４，ＭＮ４が導通するので、出力端子ＯＵＴが信号レベル「０」（＝ＶＤＤ１）にプリチャージされる。このとき、プリチャージ用トランジスタＭＰ５，ＭＮ５は非導通となり、出力トラシジスタＭＰ３，ＭＮ３に電源電圧は印加されない。
【００１２】
プリチャージが完了した後、プリチャージ制御端子ＣＫ，ＣＫＢは、ＣＫ＝「＋１」、ＣＫＢ＝「−１」に変化し、プリチャージ用トランジスタＭＰ４，ＭＮ４は非導通となり、プリチャージ用トランジスタＭＰ５，ＭＮ５が導通するので、出力用トランジスタＭＰ３，ＭＮ３に電源電圧が印加される。このとき、前記インバータＩＮＶ１，ＩＮＶ２の出力は、この出力用トランジスタＭＰ３，ＭＮ３のゲートを制御する。
【００１３】
いま、入力端子ＩＮが「＋１」の場合にはインバータＩＮＶ１の出力が「０」、インバータＩＮＶ２の出力が「−１」となり、出力用トランジスタＭＰ３が導通し、出力用トランジスタＭＮ３が非導通となって、出力端子ＯＵＴに「＋１」が出力される。
【００１４】
また、入力端子ＩＮが「−１」の場合にはインバータＩＮＶ１の出力が「＋１」、インバータＩＮＶ２の出力が「０」となり、出力用トランジスタＭＰ３が非導通となり、出力用トランジスタＭＮ３が導通となって、出力端子ＯＵＴに「−１」が出力される。
【００１５】
さらに、入力端子ＩＮが「０」の場合にはインバータＩＮＶ１の出力が「＋１」、インバータＩＮＶ２の出力が「−１」となり、出力用トランジスタＭＰ３、ＭＮ３が共に非導通となり出力端子ＯＵＴはプリチャージされた「０」から変化しない。
【００１６】
このように、本実施例のＭＯＳドライバ回路は、「＋１」、「０」、「−１」のサインデジット数の信号を入力すると、それを波形整形して「＋１」、「０」、「−１」のサインデジット数の信号として出力する。図２にこのＭＯＳドライバ回路の動作の真理値を示した。
【００１７】
本実施例のＣＭＯＳドライバ回路は、各トランジスタが１つのしきい値をもつＭＯＳトランジスタであるので、廉価な通常のプロセスで製造することができる。しかも構成するＭＯＳトランジスタ数がたかだが１０個と少ないので、消費電力が少なくて済み、ＬＳＩに多数搭載する場合にそのＬＳＩのチップ面積、消費電力を増加させることがない。
【実施例２】
【００１８】
図３は実施例２のＣＭＯＳインバータ回路の構成を示す回路図である。ＩＮＶ３，ＩＮＶ４は入力側が入力端子ＩＮに共通接続されたＣＭＯＳインバータである。インバータＩＮＶ３はＶＤＤ２，ＶＤＤ１を電源電圧とするトランジスタＭＰ６，ＭＮ６からなり、インバータＩＮＶ４はＶＤＤ１，ＶＤＤ０を電源電圧とするトランジスタＭＰ７，ＭＮ７からなる。ＭＰ９は電源ＶＤＤ２と出力端子ＯＵＴの間に接続された出力用トランジスタ、ＭＮ９は電源ＶＤＤ０と出力端子ＯＵＴの間に接続された出力用トランジスタである。入力端子ＩＮと出力用トランジスタＭＮ９のゲートとの間には転送用トランジスタＭＰ８が接続され、入力端子ＩＮと出力用トランジスタＭＰ９との間には転送用トランジスタＭＮ８が接続されている。そして、インバータＩＮＶ３の出力側は転送用トランジスタＭＰ８のゲートに接続され、インバータＩＮＶ４の出力側は転送用トランジスタＭＮ８のゲートに接続されている。また、ＶＤＤ１の電源端子と出力端子ＯＵＴとの間には、プリチャージ用トランジスタＭＰ１０，ＭＮ１０が並列接続されている。また、ＶＤＤ２の電源端子と出力用トランジスタＭＰ９のゲートとの間にはプリチャージ用トランジスタＭＰ１１が接続され、ＶＤＤ０の電源端子と出力用トランジスタＭＮ９のゲートとの間にはプリチャージ用トランジスタＭＮ１１が接続されている。プリチャージ用トランジスタＭＰ１０，ＭＰ１１のゲートにはプリチャージ制御端子ＣＫが、プリチャージ用トランジスタＭＮ１０，ＭＮ１１のゲートにはプリチャージ制御端子ＣＫＢが接続されている。
【００１９】
さて、プリチャージ制御端子ＣＫ，ＣＫＢが、ＣＫ＝「−１」あるいは「０」、ＣＫＢ＝「＋１」あるいは「０」のときは、プリチャージ用トランジスタＭＰ１０，ＭＰ１１，ＭＮ１０，ＭＮ１１が導通するので、出力端子ＯＵＴが信号レベル「０」（＝ＶＤＤ１）にプリチャージされる。このとき、出力用トラシジスタＭＰ９，ＭＮ９は非導通となる。
【００２０】
プリチャージが完了した後、プリチャージ制御端子ＣＫ，ＣＫＢは、ＣＫ＝「＋１」、ＣＫＢ＝「−１」に変化し、プリチャージ用トランジスタＭＰ１０，ＭＰ１１，ＭＮ１０，ＭＮ１１は非導通となり、出力用トランジスタＭＰ９，ＭＮ９はトランジスタＭＰ８，ＭＮ８からの電圧を受け付け可能になる。
【００２１】
いま、入力端子ＩＮが「＋１」の場合にはインバータＩＮＶ３の出力が「０」、インバータＩＮＶ４の出力が「−１」となり、転送用トランジスタＭＰ８が導通し、転送用トランジスタＭＮ８が非導通になるので、出力用トランジスタＭＮ９が導通し、出力用トランジスタＭＰ９が非導通となって、出力端子ＯＵＴに「−１」が出力される。
【００２２】
また、入力端子ＩＮが「−１」の場合にはインバータＩＮＶ３の出力が「＋１」、インバータＩＮＶ４の出力が「０」となり、転送用トランジスタＭＰ８が非導通となり、転送用トランジスタＭＮ８が導通となるので、出力用トランジスタＭＰ９が導通となり、出力用トランジスタＭＮ９が非導通となって、出力端子ＯＵＴに「＋１」が出力される。
【００２３】
さらに、入力端子ＩＮが「０」の場合にはインバータＩＮＶ３の出力が「＋１」、インバータＩＮＶ４の出力が「−１」となり、転送用トランジスタＭＰ８、ＭＮ８がともに非導通となり、出力用トランジスタＭＰ９、ＭＮ９が共に非導通となり、出力端子ＯＵＴはプリチャージされた「０」から変化しない。
【００２４】
このように、本実施例のＭＯＳインバータ回路は、「＋１」、「０」、「−１」のサインデジット数の信号を入力すると、それを波形整形するとともに反転して「−１」、「０」、「＋１」のサインデジット数の信号として出力する。図４にこのＣＭＯＳインバータ回路の動作の真理値を示した。
【００２５】
本実施例のＣＭＯＳインバータ回路は、各トランジスタが１つのしきい値をもつＭＯＳトランジスタであるので、廉価な通常のプロセスで製造できる。しかも構成するＭＯＳトランジスタ数がたかだが１２個と少ないので、消費電力も少なく、ＬＳＩに多数搭載する場合にそのＬＳＩのチップ面積、消費電力を増加させることがない。
【図面の簡単な説明】
【００２６】
【図１】実施例１のＣＭＯＳドライバ回路の回路図である。
【図２】実施例１のＣＭＯＳドライバ回路の動作の真理値の説明図である。
【図３】実施例２のＣＭＯＳインバータ回路の回路図である。
【図４】実施例２のＣＭＯＳインバータ回路の動作の真理値の説明図である。
【図１】
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【図２】
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【図３】
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【図４】
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