(57)【要約】【課題】  多層配線工程において、低誘電率膜の表面に形成される変質層に起因した埋め込み不良や、リソグラフィの解像不良を抑制する。【解決手段】  シリコン基板１上の低誘電率膜２に下層バリアメタル膜４ａおよび下層金属膜５ａを埋め込んだ下層配線６を形成した後、プラズマ処理により低誘電率膜２の表面に所定厚さのダメージ層７を形成する。  次に、ダメージ層７を除去して低誘電率膜２の表面に形成された変質層８の改質処理をした後に、ビアホールのエッチングストッパー膜として、第一ライナー膜を形成する。  このように形成することにより、下層配線６の上にビアホールを形成するとき、合わせずれによりビアホールの底部に低誘電率膜２が露出しても、変質層に起因した埋め込み不良や、その後に行うリソグラフィの解像不良を抑制することができる。【選択図】      図５
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【特許請求の範囲】
【請求項１】
基板上に低誘電率膜を形成する工程と、
前記低誘電率膜に溝を形成する工程と、
前記溝に金属膜を埋め込んだ配線を形成する工程と、
前記配線より外側位置の前記低誘電率膜の表面に所定厚さのダメージ層を形成する工程と、
前記ダメージ層を除去して前記配線より外側位置の前記低誘電率膜の上面を前記配線の上面よりも低くする工程と、
前記配線より外側位置の前記低誘電率膜の表面を改質する低誘電率膜改質工程と、
前記配線上と、前記改質した前記低誘電率膜上とに、第一ライナー膜を形成する工程と、
前記第一ライナー膜を研磨して、前記配線の表面を露出させるとともに前記配線より外側位置の前記低誘電率膜の上に前記第一ライナー膜を残す工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第一ライナー膜を研磨する工程の後に、
前記配線の表面を改質する配線改質工程と、
前記配線上と、前記低誘電率膜上に残った前記第一ライナー膜の上とに、第二ライナー膜を形成する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ダメージ層を形成する工程を、アルゴンを用いたプラズマ処理により行うことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ダメージ層を除去する工程を、フッ化水素又はフッ化アンモニアを含む水溶液を用いて行うことを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記低誘電率膜改質工程を、水素又はヘリウムを用いたプラズマ処理により行うことを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記配線改質工程を、窒素又はアンモニアを用いたプラズマ処理により行うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項７】
前記第一ライナー膜を、ＳｉＮ、ＳｉＣ、Ｃ、ＳｉＣＮのいずれかの膜とすることを特徴とする請求項１〜６に記載の半導体装置の製造方法。
【請求項８】
前記第二ライナー膜を、ＳｉＮ、ＳｉＣ、Ｃ、ＳｉＣＮのいずれかの膜とすることを特徴とする請求項２又は６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に銅などの埋め込み配線を用いた多層配線の形成方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴いトランジスタなどの素子寸法が縮小化され、デザインルールが９０ｎｍよりも小さい半導体装置が開発されている。
このような半導体装置の多層配線工程においては、配線抵抗を低減するために銅膜を用いた埋め込み配線（ダマシン型配線）が広く用いられている。また、配線間容量を低減するために、層間絶縁膜として低誘電率膜が広く用いられている。
【０００３】
ここで、層間絶縁膜として低誘電率膜を形成し、この膜に、銅を含む金属の埋め込み配線を形成する例について説明する。
まず、基板上に低誘電率膜を形成し、これを選択的にエッチングして下層配線溝を形成する。次に、下層配線溝に銅を含む金属膜を埋め込み、下層配線溝の外部に形成された金属膜を化学機械研磨などにより除去して、下層埋め込み配線を形成する。
【０００４】
この後、下層埋め込み配線より外側位置の低誘電率膜を所定膜厚エッチングして、その上面を下層埋め込み配線の上面よりも低くする。そして、低誘電率膜の表面にライナー膜を形成する。
さらに、下層埋め込み配線およびライナー膜の上に層間絶縁膜を形成した後に、これを選択的にエッチングして下層埋め込み配線の上にビアホールを形成する（例えば、特許文献１参照）。
【特許文献１】特開２００２−３２９７８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来の半導体装置の製造方法において、下層埋め込み配線より外側位置の低誘電率膜を所定膜厚エッチングする際に、低誘電率膜の表面に変質層が形成されるという問題があった。
この変質層の上にライナー膜を形成した後に、下層埋め込み配線の上にビアホールを形成する工程において、下層埋め込み配線とビアホールとの間に合わせずれが生じると、オーバーエッチングにより、ビアホールの底部に変質層が露出してしまう。この変質層は、低誘電率膜の表面に沿ってエッチングされ、ビアホール底部の周囲にサイドエッチ部を形成する。
【０００６】
そうすると、後の工程でビアホールに金属膜を埋め込む際に、埋め込み不良を引き起こすという問題があった。
また、このサイドエッチ部に洗浄工程の薬液が残留し、その後に行うリソグラフィにおいて、残留薬液とレジスト膜が反応して解像不良を起こしてしまうという問題もあった。
【０００７】
本発明は上記課題を解決するためになされたもので、多層配線工程において、低誘電率膜の表面に形成される変質層に起因した埋め込み不良や、リソグラフィの解像不良を抑制した、優れた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の製造方法は、基板上に低誘電率膜を形成する工程と、前記低誘電率膜に溝を形成する工程と、前記溝に金属膜を埋め込んだ配線を形成する工程と、前記配線より外側位置の前記低誘電率膜の表面に所定厚さのダメージ層を形成する工程と、前記ダメージ層を除去して前記配線より外側位置の前記低誘電率膜の上面を前記配線の上面よりも低くする工程と、前記配線より外側位置の前記低誘電率膜の表面を改質する低誘電率膜改質工程と、前記配線上と、前記改質した前記低誘電率膜上とに、第一ライナー膜を形成する工程と、前記第一ライナー膜を研磨して、前記配線の表面を露出させるとともに前記配線より外側位置の前記低誘電率膜の上に前記第一ライナー膜を残す工程とを含むことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、多層配線工程において、低誘電率膜の表面に形成される変質層に起因した埋め込み不良や、リソグラフィの解像不良を抑制した、優れた半導体装置の製造方法を得ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
【００１１】
実施の形態１．
まず、図１に示すように、シリコン基板１の上に低誘電率膜２を形成する。例えば、シリコン酸化膜（ＳｉＯ２膜）より誘電率の低いＳｉＯＣ膜を回転塗布法、又はプラズマ化学気相成長（Chemical Vapor Deposition；以下、「ＣＶＤ」という）法により３００〜４００ｎｍの膜厚で形成する。
【００１２】
次に、図１に示した低誘電率膜２の上に、リソグラフィによりレジストパターン（図示しない）を形成する。これをマスクとして低誘電率膜２をエッチングして、図２に示すように、低誘電率膜２に下層配線溝３を形成する。例えば、下層配線溝３の深さが１００〜２００ｎｍ程度となるように形成する。
【００１３】
次に、図３に示すように、下層配線溝３の内面に下層バリアメタル膜４を１０〜２０ｎｍ程度の膜厚で形成する。例えば、０．５〜１ｍＰａ程度の圧力に制御したアルゴンと窒素の混合雰囲気中で、２０００Ｗ程度の高周波電力で反応性スパッタを行い、タンタル（Ｔａ）膜を形成する。引き続きその表面を窒化して窒化タンタル（ＴａＮ）膜を形成する。
下層バリアメタル膜４は、最終的に形成される配線に含まれる金属（銅）の拡散を抑制でき、且つ、低誘電率膜２との密着性が高い膜を用いる。従ってＴａＮ膜の他に、ＴｉＮ膜、Ｔｉ膜、Ｔａ膜、Ｎｉ膜、ＴｉＷ膜、Ｃｏ膜の単層膜、又はこれらの膜の積層膜などであっても良い。
【００１４】
さらに、下層バリアメタル膜４により形成された溝の内面を埋め込むように、下層金属膜５を５００〜６００ｎｍ程度の膜厚で形成する。例えば、めっき形成に必要な銅シード膜（図示しない）をスパッタ法により５０〜１００ｎｍの膜厚で形成した後、銅膜を電解めっき法により形成する。そして、銅シード膜の膜厚と、めっき法により形成した銅膜の膜厚との合計が５００〜６００ｎｍとなるようにして、下層金属膜５を形成する。
【００１５】
次に、図３に示した下層配線溝３の外部の下層バリアメタル膜４および下層金属膜５を化学機械研磨（Chemical Mechanical Polishing；以下、「ＣＭＰ」という）により除去して、図４に示すように、下層配線溝３に下層バリアメタル膜４ａおよび下層金属膜５ａを埋め込んだ下層配線６を形成する。このとき下層配線６の上面と、その外側位置の低誘電率膜２の上面が、ほぼ同じ高さになるようにする。
例えば、過酸化水素水を添加した溶媒と、アルミナなどの砥粒を混合したスラリーを用いてＣＭＰを行う。
【００１６】
次に、図５に示すように、下層配線６より外側位置の低誘電率膜２の表面に所定厚さのダメージ層７を形成する（このとき、ダメージ層７と低誘電率膜２との界面に変質層８が形成される）。例えば、アルゴンを用いたプラズマ処理により、厚さｔ１（１０〜２０ｎｍ程度）の薄いダメージ層７を形成する。
このプラズマ処理は圧力を１〜１０Ｐａ程度、高周波電力を１００〜５００Ｗ程度として、ガス流量や処理時間を適宜調節して、ダメージ層７の厚さｔ１が１０〜２０ｎｍ程度となるように行う。
上記の方法を用いることにより、ダメージ層７を薄い厚さで制御性良く形成することができる。
【００１７】
次に、図５に示したダメージ層７を除去して、図６に示すように、下層配線６より外側位置の低誘電率膜２の上面を下層配線６の上面よりも低くする。そして、下層配線６より外側位置の低誘電率膜２の表面に形成されたダメージ層８を露出させる。
例えば、０．１〜０．２％程度の濃度に希釈したフッ化水素又はフッ化アンモニアを含む水溶液を用いて、図５に示した変質層８の下の低誘電率膜２がエッチングされないように、ダメージ層７を除去する。これにより、下層配線６より外側位置の低誘電率膜２の上面と、下層配線６の上面との間に、高さｔ１（１０〜２０ｎｍ程度）の段差９を形成することができる。
このようにフッ化水素又はフッ化アンモニアを含む水溶液を用いて処理を行うことにより、簡易な方法でダメージ層７を除去して、高さｔ１の段差９を形成することができる。
【００１８】
次に、図７に示すように、下層配線６より外側位置の低誘電率膜２の表面を改質する低誘電率膜改質工程を行う。すなわち、図６に示した変質層８を改質する。例えば、水素又はヘリウムを用いたプラズマ処理により行う。
このプラズマ処理は圧力を１×１０２〜１×１０３Ｐａ程度、高周波電力を５００〜１０００Ｗとして、ガス流量や処理時間を適宜調節して行う。
なお、上記プラズマ処理に置き換えて、水素又はヘリウムを含む雰囲気中で、２００〜４００℃程度のアニール処理を行うようにしても良い。
【００１９】
上述のプラズマ処理により、低誘電率膜２の表面（変質層８）のダングリングボンドを終端させて、表面状態を改質することができる。これにより、後のビアホール形成において、低誘電率膜２の表面に沿ったサイドエッチ部の形成を抑制することができる。
【００２０】
次に、図８に示すように、下層配線６の上と、改質した低誘電率膜２の上とに、第一ライナー膜１０を形成する。例えば、プラズマＣＶＤ法により、シリコン窒化膜（ＳｉＮ膜）を３０〜４０ｎｍ程度の膜厚で形成する。このとき、第一ライナー膜１０の膜厚ｔ２を、図６に示した段差９の高さｔ１（１０〜２０ｎｍ程度）よりも大きい膜厚とする。すなわち、ｔ２＞ｔ１となるようにする。これは、後の工程で第一ライナー膜１０を研磨して、下層配線６より外側位置の低誘電率膜２の表面上に残る膜厚が、段差９の高さｔ１とほぼ等しくなるようにするためである。
【００２１】
また、第一ライナー膜１０を、ＳｉＮ、ＳｉＣ、Ｃ、ＳｉＣＮのいずれかの膜とすると好適である。これらの膜を用いることにより、下層配線６の酸化を抑制し、後の工程で下層配線６の上にビアホールを形成する際に、エッチングのストッパー膜とすることができる。
【００２２】
次に、図８に示した第一ライナー膜１０をＣＭＰにより研磨して、図９に示すように、下層配線６の表面を露出させるとともに、下層配線６より外側位置の低誘電率膜２の上に、第一ライナー膜１０ａを残すようにする。
このとき、下層配線６の表面が露出した時点で研磨を終了することにより、下層配線６より外側位置の低誘電率膜２の上に、図６で示した段差９の高さｔ１にほぼ等しい膜厚の第一ライナー膜１０ａを残すことができる。
【００２３】
ここで、図５で示したダメージ層７を、アルゴンを用いたプラズマ処理により薄い膜厚で制御性良く形成したので、図９に示したＣＭＰの後において、下層配線６より外側位置の低誘電率膜２の上に、第一ライナー膜１０ａを薄い膜厚で制御性良く形成することができる。
これにより、後の工程でビアホールのエッチングを行う際のストッパー膜を、薄い膜厚で制御性良く形成することができる。
【００２４】
次に、図１０に示すように、下層配線６および第一ライナー膜１０ａの上に、シリコン酸化膜などの層間絶縁膜１１を、プラズマＣＶＤ法などにより８００〜１０００ｎｍ程度の膜厚で形成する。
さらに、図１１に示すように、層間絶縁膜１１の上にリソグラフィによりレジストパターン１２を形成し、これをマスクとして層間絶縁膜１１をエッチングして、ビアホール１３を形成する。このとき、第一ライナー膜１０ａはビアホール形成の際にエッチングストッパー膜となる。図１１に示したようにビアホール１３の底部の右端部が下層配線６の右端部から外れた場合には、第一ライナー膜１０ａの一部がエッチングされる。
【００２５】
さらに、オーバーエッチングによりビアホール１３の底部に露出した第一ライナー膜１０ａが全てエッチングされた場合でも、低誘電率膜２と第一ライナー膜１０ａとの界面には、図６に示した低誘電率膜２の表面（変質層８）が改質されているので、低誘電率膜２の表面に沿ってサイドエッチ部が形成されるのを防ぐことができる。
これにより、後の工程でビアホール１３の内部に埋め込まれる金属膜の埋め込み不良を抑制することができる。
【００２６】
次に、図１２に示すように、ビアホール１３の内部を埋め込むように、ＴｉＮ膜などの上層バリアメタル膜１４およびタングステン膜などの上層金属膜１５を形成する。
さらに、図１２に示したビアホール１３の外部の上層バリアメタル膜１４および上層金属膜１５をＣＭＰにより除去して、図１３に示すように、上層バリアメタル１４ａおよび上層金属膜１５ａからなるビア１６を形成する。
【００２７】
この後、図示しないが、ビア１６および層間絶縁膜１１の上に金属膜を形成した後に、リソグラフィおよびエッチングにより配線を形成する。
ここで、前述したビアホール形成のエッチング（図１１参照）において、ビアホール１３の底部で低誘電率膜２の表面に沿ってサイドエッチ部が形成されていないので、その部分に洗浄工程などの薬液が残留するのを抑えることができる。これにより、上記配線を形成するリソグラフィにおいて、残留薬液とレジスト膜が反応して解像不良を起こすのを抑制することができる。
【００２８】
以上説明したように、本実施の形態に係る半導体装置の製造方法は、まず、シリコン基板１の上に低誘電率膜２を形成して、低誘電率膜２に下層配線溝３を形成し、下層配線溝３に下層バリアメタル膜４および下層金属膜５を埋め込んだ下層配線６を形成するようにした。
次に、下層配線６より外側位置の低誘電率膜２の表面に所定厚さのダメージ層７を形成した後、これを除去して下層配線６より外側位置の低誘電率膜２の上面を下層配線６の上面よりも低くするようにした。
さらに、下層配線６より外側位置の低誘電率膜２の表面を改質する低誘電率膜改質を行った後、下層配線６の上と、改質した低誘電率膜２の上とに、第一ライナー膜１０を形成するようにした。そして第一ライナー膜１０を研磨して、下層配線６の表面を露出させるとともに下層配線６より外側位置の低誘電率膜２の上に第一ライナー膜１０ａを残すようにした。
【００２９】
このように形成することにより、多層配線工程において、低誘電率膜の表面に形成される変質層に起因した埋め込み不良や、リソグラフィの解像不良を抑制することができる。
【００３０】
実施の形態２．
本実施の形態では、実施の形態１で説明した下層配線６の上に、ビアホールおよび上層配線溝を積層するように形成し、その中に金属膜を埋め込んだ配線（デュアルダマシン型配線）を形成する例について説明する。
まず、シリコン基板１の上に低誘電率膜２を形成する工程（図１参照）から、第一ライナー膜１０を研磨するまでの工程（図９参照）を、実施の形態１と同様にして行う。
【００３１】
次に、図１４に示すように、下層配線６の表面を改質する配線改質工程を行う。例えば、窒素又はアンモニアを用いたプラズマ処理により行う。
このプラズマ処理は、圧力を１×１０２〜１×１０３Ｐａ程度、高周波電力を３００〜６００Ｗとして、ガス流量や処理時間を適宜調節して行う。
なお、上記プラズマ処理に置き換えて、窒素又はアンモニアを含む雰囲気中で、２００〜４００℃程度のアニール処理を行うようにしても良い。
【００３２】
上記のプラズマ処理により、銅膜５ａを再結晶化させ、下層配線６の配線抵抗を下げることができる。また、この後に配線６の上に形成する第二ライナー膜の剥離を抑制することができる。
また、このとき下層配線６より外側位置の低誘電率膜２は第一ライナー膜１０ａによりキャップされているので、低誘電率膜２の表面にダメージを与えることなく下層配線６の改質工程を行うことができる。
【００３３】
次に、図１５に示すように、下層配線６の上と、低誘電率膜２の上に残った第一ライナー膜１０ａの上とに、第二ライナー膜１７を形成する。
例えばプラズマＣＶＤ法などにより、シリコン窒化膜（ＳｉＮ膜）を３０〜４０ｎｍ程度の膜厚で形成する。
【００３４】
また、第二ライナー膜１７を、ＳｉＮ、ＳｉＣ、Ｃ、ＳｉＣＮのいずれかの膜とすると好適である。これらの膜を用いることにより、下層配線６の酸化を抑制し、後の工程で下層配線６の上にビアホールを形成する際に、エッチングのストッパー膜とすることができる。
【００３５】
さらに、第二ライナー膜１７の上に、全面にＳｉＯＣなどからなる層間絶縁膜１８を回転塗布法又はプラズマＣＶＤ法などにより８００〜１０００ｎｍ程度の膜厚で形成する。
【００３６】
次に、図１６に示すように、層間絶縁膜１８の上にリソグラフィによりレジストパターン１９を形成し、これをマスクとして層間絶縁膜１８をエッチングして、ビアホール２０を形成する。
このとき、第二ライナー膜１７をストッパー膜として、下層配線６の表面が露出しないようにする。
この後、図示しないが、アッシングによりレジストパターン１９を除去する。
【００３７】
次に、図１７に示すように、ビアホール２０の内面を埋め込むように、感光剤を有しない樹脂材料などからなる有機膜２１を形成する。さらに、有機膜２１の上にレジスト膜（図示しない）を形成した後、リソグラフィによりレジストパターン２２を形成する。このレジストパターン２２は、ビアホール２０よりも外側の位置で、ビアホール２０よりも広い幅で形成する。
【００３８】
次に、図１７に示したレジストパターン２２をマスクとして層間絶縁膜１８を所定厚さ（３００〜５００ｎｍ程度）エッチングして、図１８に示すように、上層配線溝２３を形成する。このとき、ビアホール２０に埋め込まれていた有機膜２１も同時にエッチングされ、ビアホール２０の底部に第二ライナー膜１７を露出させる。
このとき、ビアホール２０の底部に第二ライナー膜１７が残っているので、下層配線６の酸化を抑制することができる。
【００３９】
次に、図１８に示したビアホール２０の底部に露出した第二ライナー膜１７をエッチングして、図１９に示すように下層配線６の表面を露出させる。このとき、下層配線６の表面を酸化させないようにエッチングを行う。
この後、図示しないが、レジストパターン２２および有機膜２１ａを除去する。
【００４０】
次に、図２０に示すように、上層配線溝２３、ビアホール２０の内面を埋め込むように、ＴａＮなどからなる上層バリアメタル膜２４および銅膜などからなる上層金属膜２５を形成する。
【００４１】
さらに、図２０に示した上層配線溝２３の外部の上層バリアメタル膜２４および上層金属膜２５をＣＭＰなどにより除去して、図２１に示すように、上層バリアメタル膜２４ａおよび上層金属膜２５ａからなる上層配線２６を形成する。
その他の構成については、実施の形態１と同様であるので、説明を省略する。
【００４２】
以上説明したように、本実施の形態に係る半導体装置の製造方法は、実施の形態１で示した第一ライナー膜１０を研磨する工程の後に、下層配線６の表面を改質する配線改質工程を行うようにした。さらに、下層配線６の上と、低誘電率膜２の上に残った第一ライナー膜１０ａの上とに、第二ライナー膜１７を形成するようにした。
【００４３】
このように形成することにより、実施の形態１の効果に加えて、低誘電率膜２の表面にダメージを与えることなく下層配線６の改質工程を行うことができる。また、その後のビアホールの形成において、下層配線６の酸化を抑制することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図
【図６】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図１３】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図１４】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図。
【図１６】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図。
【図１７】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図。
【図１８】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図。
【図１９】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図。
【図２０】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図。
【図２１】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００４５】
１  シリコン基板、２  低誘電率膜、３  下層配線溝、４  下層バリアメタル膜、５  下層金属膜、６  下層配線、７  ダメージ層、８  変質層、１０  第一ライナー膜、１１  層間絶縁膜、１３  ビアホール、１４  上層バリアメタル膜、１５  上層金属膜、１６  ビア、１７  第二ライナー膜、１８  層間絶縁膜、２０  ビアホール、２３  上層配線溝、２４  上層バリアメタル膜、２５  上層金属膜、２６  上層配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2006165388.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2006165388.tif 000019
【図１８】
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【図１９】
2006165388.tif 000021
【図２０】
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【図２１】
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