(57)【要約】【課題】クロックスキューの抑制と低電力化を同時に実現する半導体集積回路を提供する。【解決手段】等長等段のクロックツリーと、クロック生成部１０１とブロック回路Ａ１０２、Ｂ１０３、Ｃ１０４の間が最短で接続されるように構成した最短のクロックツリーを設ける。各遅延調整回路１１４は、遅延調整時に、等長等段のクロックツリーにより伝播される動作クロック信号と最短のクロックツリーにより伝播される動作クロック信号の間の位相差を記憶する。そして、通常動作時に、この記憶した位相差を基に、最短のクロックツリーにより伝播される動作クロック信号の位相を等長等段のクロックツリーにより伝播される動作クロック信号の位相に合わせる遅延調整を行って、この遅延調整した動作クロック信号をブロック回路Ａ１０２、Ｂ１０３、Ｃ１０４の順序回路へ供給する。【選択図】図１
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【特許請求の範囲】
【請求項１】
２つ以上のブロック回路を備えるとともに、前記ブロック回路それぞれへクロック信号を伝播する配線として、等長等段に構成した第１のクロックツリーと、等長等段に構成した前記第１のクロックツリーに比べて配線の長さを短く構成した第２のクロックツリーを備える半導体集積回路であって、
前記ブロック回路それぞれに対して設けられ、前記第１のクロックツリーにより伝播されるクロック信号と前記第２のクロックツリーにより伝播されるクロック信号の間の位相差を記憶し、前記位相差を基に、前記第２のクロックツリーにより伝播されるクロック信号の位相を前記第１のクロックツリーにより伝播されるクロック信号の位相に合わせる遅延調整を行う遅延調整回路と、
前記遅延調整回路による前記位相差の記憶後、前記第１のクロックツリーへのクロック信号の供給を停止するクロック停止回路と、
を備え、前記遅延調整回路は、前記ブロック回路それぞれに遅延調整後のクロック信号を供給することを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路であって、当該半導体集積回路のリセット処理開始時に前記遅延調整回路が前記位相差を記憶する処理を開始し、リセット処理が終了すると前記クロック停止回路が前記第１のクロックツリーへのクロック信号の供給を停止することを特徴とする半導体集積回路。
【請求項３】
請求項１もしくは２のいずれかに記載の半導体集積回路であって、前記第１と第２のクロックツリーの電源をそれぞれ備え、前記第２のクロックツリーの電源は、前記第１のクロックツリーの電源に比べて低い電圧を供給することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
同期クロック設計を行った半導体集積回路では、動作クロック信号の１サイクル内に一定の論理演算を実行する必要があるが、近年、半導体集積回路の高速化に伴い、動作クロック信号の１サイクルの時間が短くなってきており、一定の論理演算に割り当てられる時間が短くなってきた。一方、この一定の論理演算に割り当てられる時間は、フリップフロップやラッチなどの順序回路に対してクロック生成部から分配される動作クロック信号間に時間差（クロックスキュー）が生じるとその分だけ短くなる。そのため、半導体集積回路の高速動作を実現する上で、クロックスキューを低減させることが重要となってきた。
【０００３】
クロックスキューは、クロック生成部から各順序回路までの間の配線長（配線負荷）や配線負荷を駆動するバッファのドライブ能力のばらつきによって生じる。そこで、従来より、クロックスキューを低減させる手法として、配線長やバッファのドライブ能力を全て統一した等長等段のクロックツリーを用いる手法が提案されている（例えば、特許文献１参照）。
【０００４】
従来の等長等段のクロックツリーを用いた半導体集積回路の要部を図５に示す。
図５において、５０１はクロック生成部を示す。クロック生成部５０１は動作クロック信号を生成する。
【０００５】
５０２、５０３、５０４はブロック回路Ａ、Ｂ、Ｃを示す。ブロック回路は、動作クロック信号が供給される順序回路と一定の論理演算を実行する論理回路を含む。また、５０５、５０６、５０７はクロック配線Ａ、Ｂ、Ｃを示す。各ブロック回路Ａ５０２、Ｂ５０３、Ｃ５０４の順序回路（図示せず）には、各クロック配線Ａ５０５、Ｂ５０６、Ｃ５０７を介して、クロック生成部５０１が生成する動作クロック信号が供給される。
【０００６】
５０８はクロックバッファを示す。クロックバッファ５０８は、クロック生成部５０１が生成する動作クロック信号を各クロック配線Ａ５０５、Ｂ５０６、Ｃ５０７へ分配する。クロック配線Ａ５０５、Ｂ５０６、Ｃ５０７はそれぞれ配線長・バッファのドライブ能力が等しく、クロック生成部５０１から各ブロック回路Ａ５０２、Ｂ５０３、Ｃ５０４の順序回路までの配線は等長等段のクロックツリーとなっている。
【０００７】
以下、この等長等段のクロックツリーを用いた半導体集積回路の動作について説明する。
クロック生成部５０１で生成された動作クロック信号は、クロックバッファ５０８で分岐され、クロック配線Ａ５０５、Ｂ５０６、Ｃ５０７にそれぞれ供給され、各ブロック回路Ａ５０２、Ｂ５０３、Ｃ５０４の順序回路に供給される。
【０００８】
図５に示す例では、ブロック回路Ｂ５０３の順序回路へ動作クロック信号を伝播するクロック配線Ｂ５０６の配線長が、ブロック回路Ａ５０２、Ｃ５０４の順序回路へ動作クロック信号を伝播するクロック配線Ａ５０５、Ｃ５０７の配線長と等しくなるように、配線経路を迂回させるなどして設計されている。また、そのため、クロック配線Ｂ５０６には、クロック配線Ａ５０５、Ｃ５０７との間でドライブ能力を統一するためのバッファが挿入されている。
【０００９】
このように、従来は、分岐後の配線長とバッファの段数を等しくし、配線負荷と該配線負荷を駆動するドライブ能力を全て統一することによって、クロックバッファ５０８から各ブロック回路Ａ５０２、Ｂ５０３、Ｃ５０４の順序回路へ伝播される動作クロック信号の遅延時間を均一にし、クロックスキューを低減していた。
【００１０】
しかしながら、等長等段のクロックツリー構造では、クロック生成部から各ブロック回路の順序回路までの間の配線長（配線負荷）や配線負荷を駆動するバッファのドライブ能力を統一するために、動作クロック信号を伝播するのに最低限必要な配線長やバッファの段数に比して余分な配線長やバッファを持つ必要があり、この余分な配線長（配線負荷）やバッファにおいても電力が消費されるため、低消費電力化を実現する上で問題となっていた。
【特許文献１】特開平８−２７４２６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上記問題点に鑑み、各ブロック回路へ動作クロック信号を伝播する配線として、等長等段に構成した第１のクロックツリーと、この第１のクロックツリーに比べて配線の長さを短く構成した第２のクロックツリーを設けるとともに、各ブロック回路それぞれに対して、第１のクロックツリーにより伝播される動作クロック信号と第２のクロックツリーにより伝播される動作クロック信号の間の位相差を記憶し、この位相差を基に、第２のクロックツリーにより伝播される動作クロック信号の位相を第１のクロックツリーにより伝播される動作クロック信号の位相に合わせる遅延調整を行う遅延調整回路を設け、この遅延調整回路による位相差の記憶後、第１のクロックツリーへの動作クロック信号の供給を停止し、通常動作時には各ブロック回路それぞれに遅延調整後の動作クロック信号を供給することにより、クロックスキューの抑制と低電力化を同時に実現する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の請求項１記載の半導体集積回路は、２つ以上のブロック回路を備えるとともに、前記ブロック回路それぞれへクロック信号を伝播する配線として、等長等段に構成した第１のクロックツリーと、等長等段に構成した前記第１のクロックツリーに比べて配線の長さを短く構成した第２のクロックツリーを備える半導体集積回路であって、前記ブロック回路それぞれに対して設けられ、前記第１のクロックツリーにより伝播されるクロック信号と前記第２のクロックツリーにより伝播されるクロック信号の間の位相差を記憶し、前記位相差を基に、前記第２のクロックツリーにより伝播されるクロック信号の位相を前記第１のクロックツリーにより伝播されるクロック信号の位相に合わせる遅延調整を行う遅延調整回路と、前記遅延調整回路による前記位相差の記憶後、前記第１のクロックツリーへのクロック信号の供給を停止するクロック停止回路と、を備え、前記遅延調整回路は、前記ブロック回路それぞれに遅延調整後のクロック信号を供給することを特徴とする。
【００１３】
本発明の請求項２記載の半導体集積回路は、請求項１記載の半導体集積回路であって、当該半導体集積回路のリセット処理開始時に前記遅延調整回路が前記位相差を記憶する処理を開始し、リセット処理が終了すると前記クロック停止回路が前記第１のクロックツリーへのクロック信号の供給を停止することを特徴とする。
【００１４】
本発明の請求項３記載の半導体集積回路は、請求項１もしくは２のいずれかに記載の半導体集積回路であって、前記第１と第２のクロックツリーの電源をそれぞれ備え、前記第２のクロックツリーの電源は、前記第１のクロックツリーの電源に比べて低い電圧を供給することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、通常動作時には、等長等段に構成した第１のクロックツリーへのクロック信号の供給を停止させ、各ブロック回路へ供給するクロック信号を、第１のクロックツリーと比べて配線長が短くバッファの段数が少ない第２のクロックツリーにより伝播するので、等長等段のクロックツリーを用いた従来の半導体集積回路に比べて、余分な配線負荷で消費される電力を削減することができ、同期クロック設計を行った半導体集積回路におけるクロックスキューの低減と低電力化を同時に実現できる。
【００１６】
また、第２のクロックツリーの電源が第１のクロックツリーの電源に比べて低い電圧を供給するので、通常動作時にクロックツリーへ供給する電力を抑制でき、低消費電力化を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照して説明する。
図１は本実施の形態における半導体集積回路を説明するための図である。
図１において、１０１はクロック生成部を示す。クロック生成部１０１は動作クロック信号を生成する。
【００１８】
１０２、１０３、１０４はブロック回路Ａ、Ｂ、Ｃを示す。ブロック回路は、動作クロック信号が供給される順序回路と一定の論理演算を実行する論理回路を含む。また、１０５、１０６、１０７は第１のクロック配線Ａ、Ｂ、Ｃを示す。各第１のクロック配線Ａ１０５、Ｂ１０６、Ｃ１０７は、遅延調整時に、クロック生成部１０１が生成する動作クロック信号を基準クロック信号として各ブロック回路Ａ１０２、Ｂ１０３、Ｃ１０４へ供給する。
【００１９】
また、１０８は第１のクロックバッファを示す。第１のクロックバッファ１０８は、遅延調整時に、クロック生成部１０１が生成する動作クロック信号を各第１のクロック配線Ａ１０５、Ｂ１０６、Ｃ１０７へ分配する。
【００２０】
また、１０９はクロック停止回路を示す。ここではクロック停止回路１０９はＡＮＤゲート（論理素子）で構成する。クロック停止回路１０９は、遅延調整後、クロック停止信号に応じて第１のクロックバッファ１０８への動作クロック信号の供給を停止させる。
【００２１】
第１のクロック配線Ａ１０５、Ｂ１０６、Ｃ１０７は配線長（配線負荷）とバッファの段数（ドライブ能力）が等しく設計されており、クロック生成部１０１からの動作クロック信号を第１のクロックバッファ１０８を介して各ブロック回路Ａ１０２、Ｂ１０３、Ｃ１０４へ伝播する第１のクロックツリーは、等長等段に構成されている。このように、当該半導体集積回路には従来の等長等段に構成したクロックツリーが設けられている。また、クロック停止回路１０９により、遅延調整後は、この等長等段のクロックツリーへの動作クロック信号の供給が停止する。
【００２２】
一方、１１０、１１１、１１２は第２のクロック配線Ａ、Ｂ、Ｃを示す。各第２のクロック配線Ａ１１０、Ｂ１１１、Ｃ１１２は、各ブロック回路Ａ１０２、Ｂ１０３、Ｃ１０４へクロック生成部１０１が生成する動作クロック信号を供給する。
【００２３】
また、１１３は第２のクロックバッファを示す。第２のクロックバッファ１１３は、クロック生成部１０１が生成する動作クロック信号を各第２のクロック配線Ａ１１０、Ｂ１１１、Ｃ１１２へ分配する。
【００２４】
第２のクロック配線Ａ１１０、Ｂ１１１、Ｃ１１２は、動作クロック信号を伝播するのに最低限必要な配線長となるように設計されている。また、各第２のクロック配線におけるバッファの段数もその配線長に合わせて必要な数だけ設けられている。このように、当該半導体集積回路には、等長等段のクロックツリーに比べて配線の長さが短くバッファの段数が少ない第２のクロックツリーとして、クロック生成部１０１と各ブロック回路Ａ１０２、Ｂ１０３、Ｃ１０４の間が最短の経路で接続されるように構成したクロックツリーを設ける。
【００２５】
また、１１４は遅延調整回路を示す。遅延調整回路１１４は各ブロック回路それぞれに対して設けられており、遅延調整時に、等長等段のクロックツリーにより伝播される動作クロック信号を基準クロック信号として、この基準クロック信号と最短のクロックツリーにより伝播される動作クロック信号の位相差（ずれ幅）を記憶する。そして、通常動作時には、その記憶した位相差だけ最短のクロックツリーにより伝播される動作クロック信号を遅延させることにより、最短のクロックツリーにより伝播される動作クロック信号の位相を等長等段のクロックツリーにより伝播される動作クロック信号の位相に合わせる遅延調整を行って、この遅延調整後の動作クロック信号を順序回路（図示せず）に供給する。なお、ここでは、遅延調整回路をブロック回路内に含む構成としたが、無論、ブロック回路外に設けてもよい。
【００２６】
図２は、遅延調整回路１１４の詳細を示す図である。
図２において、２０１ないし２０６はレジスタを示す。レジスタ２０１ないし２０６は、遅延調整時に、等長等段のクロックツリーにより伝播される動作クロック信号を基準クロック信号として、この基準クロック信号と最短のクロックツリーにより伝播される動作クロック信号の位相差（ずれ幅）を記憶する。
【００２７】
また、２０７ないし２１２は遅延回路を示す。ここでは、遅延回路は２入力１出力のＡＮＤゲート（論理素子）で構成し、最短のクロックツリーにより伝播される動作クロック信号を順次遅延するために直列に接続する。一方、遅延回路２０７ないし２１２の他方の端子にはレジスタ２０１ないし２０６のＱ出力が入力される。レジスタ２０１ないし２０６には、初期値として値“１”が格納されている。なお、遅延回路は、動作クロック信号を遅延させるためのものであるので、その駆動能力は低く、通常動作時の遅延回路による消費電力は小さくてすむ。
【００２８】
遅延調整時に遅延回路２０７ないし２１２により順次遅延された動作クロック信号はそれぞれレジスタ２０１ないし２０６のＤ入力となる。また、レジスタ２０１ないし２０６のクロック端子ＣＫには、遅延調整時に、等長等段のクロックツリーにより伝播される動作クロック信号が基準クロック信号として入力される。
【００２９】
レジスタ２０１ないし２０６は、遅延調整時に、等長等段のクロックツリーにより伝播される動作クロック信号（基準クロック信号）の立ち上がりエッジで、遅延回路２０７ないし２１２により順次遅延される動作クロック信号を記憶する。したがって、レジスタ２０１ないし２０６が保持する値は、等長等段のクロックツリーにより伝播される動作クロック信号（基準クロック信号）と最短のクロックツリーにより伝播される動作クロック信号との位相差（ずれ幅）によって変化する。つまり、遅延回路２０７ないし２１２により順次遅延される動作クロック信号のうち、基準クロック信号の立ち上がりエッジよりも先に立ち上がった動作クロック信号をＤ入力とするレジスタには値“１”が保持され、遅れて立ち上がった動作クロック信号をＤ入力とするレジスタには値“０”が保持される。例えば、図３に示す例では、遅延調整時に、レジスタ２０１ないし２０４は値“１”を保持し、レジスタ２０５、２０６は値“０”を保持する。
【００３０】
また、２１３はデコード回路（デコーダ）を示す。デコード回路２１３はレジスタ２０１ないし２０６のＱ出力を入力とし、レジスタ２０１ないし２０６が保持する値を解析して、遅延回路２０７ないし２１２の出力のうちのいずれか１つを選択するための選択信号を出力する。
【００３１】
また、２１４はセレクタを示す。セレクタ２１４は遅延回路２０７ないし２１２の出力を入力とし、遅延回路２０７ないし２１２の出力のうちからデコード回路２１３の選択信号に応じた出力を選択する。そして、この選択された信号が動作クロック信号としてブロック回路の順序回路へ供給される。例えば、図３に示す例では、遅延調整時に、レジスタ２０１ないし２０４は値“１”を保持し、レジスタ２０５、２０６は値“０”を保持するので、デコード回路２１３は、レジスタ２０４のＤ入力に接続する遅延回路２１０の出力を選択させる選択信号を出力する。セレクタ２１４はこの選択信号に応じて遅延回路２１０の出力を選択する。
【００３２】
続いて、以上のように構成された半導体集積回路の動作について説明する。
ここではクロック停止回路１０９はＡＮＤゲートで構成されるので、遅延調整時に、クロック停止信号は値“１”の信号となり、クロック生成回路１０１で生成された動作クロック信号は等長等段のクロックツリーと最短のクロックツリーに供給され、各ブロック回路Ａ１０２、Ｂ１０３、Ｃ１０４へ伝播する。
【００３３】
このとき、等長等段のクロックツリーで伝播される動作クロック信号は、各ブロック回路Ａ１０２、Ｂ１０３、Ｃ１０４の遅延調整回路１１４へ位相差（時間差）なく伝播される。つまり、等長等段のクロックツリーで伝播される動作クロック信号間にはクロックスキューが発生しない。一方、最短のクロックツリーで伝播される動作クロック信号は、バッファの段数や配線長が異なることから、各ブロック回路Ａ１０２、Ｂ１０３、Ｃ１０４の遅延調整回路１１４へ伝播されるまでの間に位相差（時間差）が発生する。つまり、最短のクロックツリーで供給される動作クロック信号間にはクロックスキューが発生する。
【００３４】
遅延調整回路１１４は、遅延調整時に、等長等段のクロックツリーにより伝播される動作クロック信号を基準クロック信号として、その基準クロック信号の立ち上がりエッジと最短のクロックツリーにより伝播される動作クロック信号の立ち上がりエッジの位相差（ずれ幅）を記憶する。
【００３５】
遅延調整回路による位相差の記憶後（遅延調整後）、クロック停止信号は値“０”の信号となり、クロック停止回路１０９は、第１のクロックバッファ１０８（等長等段のクロックツリー）への動作クロック信号の供給を停止させる。
【００３６】
通常動作時には、遅延調整回路１１４は、記憶した位相差を基に、等長等段のクロックツリーで伝播された位相差のない動作クロック信号の立ち上がりエッジに最短のクロックツリーで伝播される動作クロック信号の立ち上がりエッジを合わせる遅延調整を行い、この遅延調整後の動作クロック信号を各ブロック回路内の順序回路に供給する。
【００３７】
続いて、遅延調整回路１１４の内部動作について説明する。
最短のクロックツリーで伝播された動作クロック信号は、遅延回路２０７ないし２１２により順次遅延される。この遅延された動作クロック信号はそれぞれレジスタ２０１ないし２０６のＤ入力となり、レジスタ２０１ないし２０６は、等長等段のクロックツリーから伝播された動作クロック信号の立ち上がりエッジでその状態を記憶する。具体的には、動作クロック信号を遅延させた信号のうち、等長等段のクロックツリーから伝播された動作クロック信号（基準クロック信号）の立ち上がりエッジよりも先に立ち上がった信号をＤ入力とするレジスタは値“１”を記憶し、遅れて立ち上がった信号をＤ入力とするレジスタは値“０”を記憶する。
【００３８】
デコード回路２１３は、レジスタ２０１ないし２０６が記憶した値を解析処理し、遅延回路２０７ないし２１２により遅延された信号のうち、最も基準クロック信号に近い遅延となる信号を選択するための選択信号を生成する。セレクタ２１４は、選択信号に基づいて選択した信号を出力し、ブロック回路内の順序回路へ供給する。
【００３９】
本実施の形態によれば、通常動作時には、等長等段で構成されたクロックツリーへの動作クロック信号の供給を停止させ、各ブロック回路へ供給するクロック信号を最短のクロックツリーにより伝播するので、等長等段のクロックツリーを用いた従来の半導体集積回路に比べて、余分な配線負荷で消費される電力を削減することができる。
【００４０】
また、通常動作時には、等長等段のクロックツリーへの動作クロック信号の供給が停止するので、遅延調整回路１１４内の余分な回路も停止し、本発明で追加された回路による不要な電力消費も低減できる。
【００４１】
なお、クロック停止回路１０９へ入力するクロック停止信号として半導体集積回路のリセット信号の反転信号を用いるようにしてもよい。このようにすれば、半導体集積回路のリセット処理開始時に遅延調整回路１１４による位相差（ずれ幅）を記憶する処理が開始され、リセット処理終了時にクロック停止回路１０９により等長等段のクロックツリーへのクロック信号の供給が停止される。
【００４２】
続いて、図４を用いて、本実施の形態における半導体集積回路の電源について説明する。図４において、４０１はブロック回路Ａ、およびブロック回路Ａへ動作クロック信号を供給する最短のクロックツリーのクロック配線上のバッファに対する第１の電源系統を示す。また、４０２はブロック回路Ｃ、およびブロック回路Ｃへ動作クロック信号を供給する最短のクロックツリーのクロック配線上のバッファに対する第２の電源系統を示す。また、４０３はブロック回路Ｂ、クロック生成回路、ブロック回路Ａ、Ｂ、Ｃへ動作クロック信号を供給する等長等段のクロックツリー上のバッファ、およびブロック回路Ａ、Ｃへ動作クロック信号を供給する最短のクロックツリーのクロック配線上にあるバッファ以外の最短のクロックツリー上のバッファに対する第３の電源系統を示す。
【００４３】
続いて、この等長等段のクロックツリーに対する電源系統と最短のクロックツリーに対する電源系統が異なる半導体集積回路の動作について説明する。
電源系統３０１および３０２には、通常動作時の消費電力を下げるために、基準となる電源系統３０３に供給される電圧よりも低い電圧が供給される。そのため、ブロック回路Ａ、Ｃへ伝播される動作クロック信号は、電圧が下がることで遅延時間が増加するので、ブロック回路Ａ、Ｃへ伝播される動作クロック信号間にはクロックスキューが発生するが、等長等段のクロックツリーに供給されている電圧は一定であり、この等長等段のクロックツリーで伝播される動作クロック信号を基準に遅延を調整するので、電源電圧を変化させてもクロックスキューを低減させることができる。
【産業上の利用可能性】
【００４４】
本発明にかかる半導体集積回路は、同期クロック設計を行った半導体集積回路におけるクロックスキューの低減と低電力化を同時に実現でき、高速化および低電力化の実現が必要となるモバイル系の半導体集積回路の設計等に有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態における半導体集積回路を説明するための図
【図２】本発明の実施の形態における半導体集積回路の遅延調整回路の詳細を示す図
【図３】本発明の実施の形態における半導体集積回路の遅延調整回路の動作を説明するための図
【図４】本発明の実施の形態における半導体集積回路の電源系統の構成を説明するための図
【図５】従来の等長等段のクロックツリーを用いた半導体集積回路の要部を示す図
【符号の説明】
【００４６】
１０１、５０１      クロック生成部
１０２〜１０４、５０２〜５０４      ブロック回路
１０５〜１０７、５０５〜５０７      等長等段に構成されたクロックツリーのクロック配線
１０８、１１３、５０８      クロックバッファ
１０９      クロック停止回路
１１０〜１１２      最短で接続したクロックツリーのクロック配線
１１４      遅延調整回路
２０１〜２０６      レジスタ
２０７〜２１２      遅延回路
２１３      デコード回路
２１４      セレクタ
４０１〜４０３      電源系統
【図１】
2006093249.tif 000003
【図２】
2006093249.tif 000004
【図３】
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【図４】
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【図５】
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