(57)【要約】      （修正有）【課題】  終端装置に直列接続された少なくとも１台の端末装置を有する省配線システムを提供する。【解決手段】  終端装置の送信ポートおよび受信ポートの間にデージーチェーン状に直列接続された少なくとも１台の端末装置とから構成される省配線システムにおいて、端末装置が、１ビットの入力端子と、所定のビット長の記憶領域と、１ビットの出力端子とを有し、シフト操作により、記憶領域に記憶されているデータを１ビットシフトして、入力端子のビットを記憶領域の空いた領域に記憶し、記憶領域から押し出されたビットを出力端子に出力するシフトレジスタ回路を有し、前段の終端装置または端末装置から送信されたビットを受信して入力端子に入力し、シフトレジスタ回路をシフト操作し、出力端子のビットを次段にシリアル送信するように構成する。【選択図】  図１
2006262229.tif 000002
【特許請求の範囲】
【請求項１】
所定のビット長を有したパラレルデータである入力信号をビット毎に送信ポートからシリアル送信する送信回路を有する終端装置と、前記出力ポートに直列接続された少なくとも１台の端末装置とからなる省配線システムであって、
前記端末装置が、
１ビットの入力端子と、所定のビット長の記憶領域と、１ビットの出力端子とを有し、シフト操作により前記記憶領域に記憶されているデータを１ビットシフトして、前記入力端子のビットを前記記憶領域の空いた領域に記憶し、前記記憶領域から押し出されたビットを前記出力端子に出力するシフトレジスタ回路を有し、
前段の前記終端装置若しくは前記端末装置から送信された前記ビットを受信して前記入力端子に入力し、前記シフトレジスタ回路をシフト操作し、前記出力端子のビットを次段にシリアル送信するように構成されたことを特徴とする省配線システム。
【請求項２】
前記入力信号が、前記端末装置の各々に送信される同一のビット長を有するサブデータであって、前記終端装置の前記送信ポートに接続された前記端末装置の接続順で、前記終端装置から遠い前記端末装置の順に結合されたサブデータから構成され、
前記端末装置の前記シフトレジスタ回路の前記記憶領域のビット長が、前記サブデータのビット長と同一となるように構成され、
前記端末装置が、前記前段からの前記ビットの受信を終了したときに、前記シフトレジスタ回路の前記記憶領域に記憶されている前記データを端末出力信号として出力するように構成されたことを特徴とする請求項１に記載の省配線システム。
【請求項３】
前記端末装置が、
前記前段からの前記ビットの受信の開始を検出する開始検出回路を有し、
前記開始検出回路により前記ビットの受信の開始を検出したときに、前記端末装置に入力された端末入力信号を前記シフトレジスタ回路の前記記憶領域に記憶するように構成されたことを特徴とする請求項１または２に記載の省配線システム。
【請求項４】
前記終端装置が、前記端末装置からシリアル送信された前記ビットを受信ポートから受信して、パラレルデータである出力信号に変換する受信回路を有し、
前記端末装置が、前記送信ポートと前記受信ポートとの間にデージーチェーン状に直列接続されていることを特徴とする請求項１〜３のいずれかに記載の省配線システム。
【請求項５】
前記終端装置が、
前記入力信号を送信するときに、前記入力信号の前記ビットをカウントしてパリティを生成する１ビットカウンタからなる終端送信用パリティカウンタ回路と、
前記受信ポートから受信した前記ビットをカウントしてパリティを生成する１ビットカウンタからなる終端受信用パリティカウンタ回路とを有し、
前記入力信号の送信に続いて、前記終端送信用パリティカウンタ回路により生成された前記パリティをシリアル送信するように構成され、
前記端末装置が、
前記前段から受信したビットをカウントしてパリティを生成する１ビットカウンタからなる端末受信用パリティカウンタ回路と、
前記シフトレジスタ回路の前記出力領域から送信される前記ビットをカウントしてパリティを生成する１ビットカウンタからなる端末送信用パリティカウンタ回路とを有し、
前記前段からのビットの受信を終了したときに、前記端末送信用パリティカウンタ回路により生成された前記パリティを前記次段にシリアル送信するように構成されたことを特徴とする請求項４に記載の省配線システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、終端装置に少なくとも１台の端末装置が直列接続された省配線システムに関する。
【背景技術】
【０００２】
従来、省配線システムはシーケンサの通信等に用いられており、マスター装置と複数の端末装置を一つの配線（信号ライン）にマルチドロップ的に接続している。すなわち、外見上は、端末装置の各々に接続される配線がこの端末装置で分かれていても内部で接続されており、電気的に接続された一つの信号線となっている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平６−２９６２９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、省配線システム全体を一つの信号線で構成すると、安定した通信を行うためには、配線長の制限と伝送速度の制限が必要となり、なおかつ、配線による異常を避けるために、配線の終端処理を端末装置とは別個に最終端に付加しなければならないという課題があった。また、従来の省配線システムの場合、マスター装置と端末装置との間でデータの送受信を行うためには、上りデータの配線と下りデータの配線からなる２信号の配線が必要であるという課題があり、さらに、端末装置の接続位置に加えて各々の端末装置に割り当てられたアドレスの管理が必要であるという課題があった。
【０００５】
本発明はこのような課題に鑑みてなされたものであり、終端装置（マスター装置）に直列接続された少なくとも１台の端末装置を有する省配線システムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記課題を解決するために、本発明に係る省配線システムは、所定のビット長を有したパラレルデータである入力信号をビット毎に送信ポートからシリアル送信する送信回路を有する終端装置と、出力ポートに直列接続された少なくとも１台の端末装置とから構成される。この端末装置は、１ビットの入力端子と、所定のビット長の記憶領域と、１ビットの出力端子とを有し、シフト操作により記憶領域に記憶されているデータを１ビットシフトして、入力端子のビットを記憶領域の空いた領域に記憶し、記憶領域から押し出されたビットを出力端子に出力するシフトレジスタ回路を有する。そして、前段の終端装置若しくは端末装置から送信されたビットを受信して入力端子に入力し、シフトレジスタ回路をシフト操作し、出力端子のビットを次段にシリアル送信するように構成される。
【０００７】
このような本発明に係る省配線システムにおいて、入力信号が、端末装置の各々に送信される同一のビット長を有するサブデータであって、終端装置の送信ポートに接続された端末装置の接続順で、この終端装置から遠い端末装置の順に結合されたサブデータから構成され、端末装置のシフトレジスタ回路の記憶領域のビット長が、サブデータのビット長と同一となるように構成され、端末装置が、前段からのビットの受信を終了したときに、シフトレジスタ回路の記憶領域に記憶されているデータを端末出力信号として出力するように構成されることが好ましい。
【０００８】
また、端末装置が、前段からのビットの受信の開始を検出する開始検出回路（例えば、実施形態におけるスタートビット検出回路３０１）を有し、この開始検出回路によりビットの受信の開始を検出したときに、端末装置に入力された端末入力信号をシフトレジスタ回路の記憶領域に記憶するように構成されることが好ましい。
【０００９】
なお、本発明に係る省配線システムは、終端装置が、端末装置からシリアル送信されたビットを受信ポートから受信して、パラレルデータである出力信号に変換する受信回路を有し、端末装置が、送信ポートと受信ポートとの間にデージーチェーン状に直列接続されて構成されることが好ましい。
【００１０】
このとき、終端装置が、入力信号を送信するときに、この入力信号のビットをカウントしてパリティを生成する１ビットカウンタからなる終端送信用パリティカウンタ回路と、受信ポートから受信したシリアルデータのビットをカウントしてパリティを生成する１ビットカウンタからなる終端受信用パリティカウンタ回路とを有し、入力信号の送信に続いて、終端送信用パリティカウンタ回路により生成されたパリティをシリアルデータとして送信するように構成され、また、端末装置が、受信したシリアルデータのビットをカウントしてパリティを生成する１ビットカウンタからなる端末受信用パリティカウンタ回路と、シフトレジスタ回路から押し出されて送信されるビットをカウントしてパリティを生成する１ビットカウンタからなる端末送信用パリティカウンタ回路とを有し、シリアルデータの受信を終了したときに、端末送信用パリティカウンタ回路により生成されたパリティをシリアルデータとして送信するように構成されることが好ましい。
【発明の効果】
【００１１】
本発明に係る省配線システムを以上のように構成すると、端末装置は、終端装置からシリアル送信されたビットを受信すると動作するスレーブ動作が可能となり、端末装置を動作させるタイミング等を制御する必要がない。また、１つのシフトレジスタ回路だけで、端末装置における前段からの受信と後段への送信を行うことができるため、簡単な回路構成で安価に構築することができる。また、このような構成によると、終端装置と端末装置、および、端末装置と端末装置との接続は、各々独立した送受信回路で接続されることになるため、これらを繋ぐ配線の路線材料を適切に選ぶことができ、高速化する為の路線のマッチングも簡単となり、高速な伝送を安価に行うことができる。また、各々の端末装置でシリアル送信の送信波形の再整形を行うことができるため、ノイズに強く信頼性の高い伝送を行うことができる。
【００１２】
なお、入力信号を、同一のビット長を有し、終端装置から遠い端末装置の順に結合されたサブデータから構成するとともに、シフトレジスタ回路のビット長をサブデータのビット長と同じにすることにより、シリアル送信されるビットのうち必要なデータの位置を特定する処理や、端末装置のアドレス管理をすることなしに、端末装置に送信されたサブデータを端末出力信号として取り出すことができる。
【００１３】
また、端末装置において、前段からのビットを受信したことを検知して、シフトレジスタ回路の記憶領域に端末入力信号を記憶することにより、この端末入力信号を一連のシリアル送信される信号の先頭に付けて送信することができる。
【００１４】
なお、終端装置に受信回路を設けて、送信ポートと受信ポートの間に端末装置をデージーチェーン状に直列接続するように構成すると、一つの信号線だけで、終端装置から端末装置へのサブデータ（端末出力信号）の送信と、端末装置から終端装置へのサブデータ（端末入力信号）の送信を行うことができる。
【００１５】
このとき、終端装置や端末装置において送受信するビットのパリティを生成するパリティカウンタ回路は、１ビットカウンタで構成することができるため、簡単な構成で、高速に動作させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の好ましい実施形態について図面を参照して説明する。まず、図１を用いて省配線システム１の構成について説明する。省配線システム１は、１台の終端装置２と少なくとも１台の端末装置３とから構成される。なお、以降の説明においては、端末装置３がｎ台接続されているものとして説明する（ｎは１以上の整数）。
【００１７】
終端装置２は、上位装置５に接続され、この上位装置５から入力されたパラレルデータである入力信号ＰIをシリアルデータに変換して送信信号Ｓ0として送信ポート２Sから送信し、シリアルデータである受信信号Ｓnを受信ポート２Rで受信してパラレルデータである出力信号ＰOに変換して上位装置５に出力する。また、この省配線システム１において、端末装置３は、少なくとも１台が終端装置２の送信ポート２Sおよび受信ポート２Rに、配線４を介してデージーチェーン状に直列接続されて構成される。すなわち、終端装置２の送信ポート２Sと第１番目の端末装置３ａの入力ポート３ａRとが配線４ａで１対１に接続され、第１番目の端末装置３ａの出力ポート３ａSと第２番目の端末装置３ｂの入力ポート３ｂRとが配線４ｂで１対１に接続され、第ｎ番目の端末装置３ｃの出力ポート３ｃSと終端装置２の受信ポート２Rとが配線４ｃで１対１に接続されている。
【００１８】
この端末装置３は、終端装置２の送信ポート２Sから送信された送信信号Ｓ0を第１番目の端末装置３ａで受信して、順次隣に接続された端末装置３に伝送する。このとき、各々の端末装置３に接続されている下位装置６に、自局宛の信号をパラレルデータに変換して端末出力信号ＴOとして出力するとともに、下位装置６から入力されたパラレルデータである端末入力信号ＴIをシリアルデータに変換して隣の端末装置３に伝送する信号に付加するように構成されている。そして、このようにして端末装置３を順次伝送された信号は第ｎ番目の端末装置３ｃから受信信号Ｓnとして終端装置２の受信ポート２Rに入力される。なお、以降の説明において、端末装置３の入力ポート３R側に接続されている終端装置２または端末装置３を前段と呼び、端末装置３の出力ポート３S側に接続されている終端装置２または端末装置３を次段と呼ぶ。
【００１９】
このような省配線システム１において、終端装置２がマスター動作を行い、この終端装置２から送信される送信信号Ｓ0を第１番目の端末装置３ａが受信し、この送信信号Ｓ0をトリガーとしてスレーブ動作を開始し、第２番目の端末装置３ｂに送信信号Ｓ1を送信し、順次端末装置３がスレーブ動作する。このように、ｉ番目の端末装置３は、ｉ−１番目の端末装置３から送信された送信信号Ｓi-1をトリガーとしてスレーブ動作を開始し、次段（ｉ＋１番目）の端末装置３に送信信号Ｓiを送信するため、端末装置３の動作の開始を制御する必要がない。
【００２０】
そのため、終端装置２のシリアルデータ（送信信号Ｓ0）の送信機能は、端末装置３が外部の下位装置６から端末入力信号ＴIのみしか利用されない場合でも必要である。また、シリアルデータ（送信信号Ｓ0）の送信機能は、スレーブ動作する端末装置３が下位装置６に端末出力信号ＴOを出力しない場合でも、セルフテストや端末装置３へのコマンドデータの送信として利用することができる。このように終端装置２から送信された送信信号Ｓ0により端末装置３がスレーブ動作を行うように構成することにより、省配線システム１を効率良く動作させることができる。
【００２１】
なお、終端装置２は、一定の周期で送信信号Ｓ0を送信ポート２Sから端末装置３へ送出するように構成することもできるし、この終端装置２が上位装置５と一体に構成され、上位装置５の周辺装置として構成される場合には、上位装置５の管理により不定期で送信信号Ｓ0を送信するように構成することもできる。
【００２２】
終端装置２から端末装置３へ送信される送信信号Ｓ0は、ＮＲＺ符号による非同期（調歩同期）式で送受信され、図２に示すような構造を有している。すなわち、送出される順に、スタートビット７１、上位装置５から終端装置２へ入力された入力信号ＰIが格納されるデータビット７２、パリティビット７４、および、ストップビット７５から構成される。ここで、スタートビット７１は１ビットの１が用いられる。また、ストップビット７５は０が用いられ、所定の長さ（１ビット、１．５ビット、２ビット等）だけ連続して送信され、受信の終了時にこのストップビット７５を検知することで正しい伝送を検知することに用いられる。また、パリティビット７４は、伝送誤り検出用に付加されるものである。なお、端末装置３間で送受信される送信信号Ｓi（Ｓ1〜Ｓn-1）、および、第ｎ番目の通信装置３ｃから終端装置２へ送信される送信信号（受信信号）Ｓnも同様の構造を有している。
【００２３】
終端装置２から送信される送信信号Ｓ0のデータビット７２に設定されるサブサブデータ７３は、上位装置５から入力される入力信号ＰIを構成し、送信ポート２Sから遠い位置にある端末装置３（第ｎ番目の端末装置３ｃ）に送信されるサブデータ７３ａから順にそれぞれの端末装置３に送信されるサブデータ７３が結合されており、どのサブデータ７３も全て同じデータ長を有している。そのため、送信信号Ｓ0〜Ｓnのビット数は全て同一となる（但し、誤差等によるストップビット期間の範囲は含まない）。なお、上述のようにデータビット７２を構成するサブデータ７３は端末装置３の制御コマンドとして用いることもできるし、下位装置６に送信されるデータにその下位装置６が接続された端末装置３に送信される制御コマンドを結合した構成（ビット数）としても良い。このように、本実施例における省配線システム１においては、各々の端末装置３で取り出されるサブデータ７３のデータビット７２における位置は、終端装置２からの接続位置で決定される。
【００２４】
それでは、このような構成の省配線システム１の終端装置２と端末装置３とについて詳細に説明する。終端装置２は、図３に示すように、所定の間隔でクロック信号を発生するクロック生成回路２００と、このクロック信号に基づいて動作する送信回路２１０と受信回路２２０とから構成されている。
【００２５】
送信回路２１０は、上位装置５から入力された入力信号ＰIがセットされる送信用シフトレジスタ回路２１１、送信用シフトレジスタ回路２１１をシフト操作して、押し出されたビットを受け取って送信ポート２Sから送信信号Ｓ0として出力する出力回路２１２、送信用シフトレジスタ回路２１１から押し出されたビットをカウントしてパリティビットを生成する送信パリティカウンタ回路２１３、および、送信用カウンタ／タイミング生成回路２１４から構成される。
【００２６】
このような送信回路２１０において、送信用シフトレジスタ回路２１１は、パラレルデータをシリアルデータに変換するためのレジスタであり、入力信号ＰIは、図３に示すように直接この送信用シフトレジスタ回路２１１に入力されるのが最も簡単な構成であるが、上位装置５との接続形態においては、この上位装置５から入力信号ＰIを書き込むためのレジスタ回路（ラッチ回路）をこの送信用シフトレジスタ回路２１１の前に配置しても良い。
【００２７】
また、送信用カウンタ／タイミング生成回路２１４は、クロック生成回路２００からのクロック信号に基づいて、送信用シフトレジスタ回路２１１、出力回路２１２、および、送信パリティカウンタ回路２１３を制御するものである。具体的には、送信用カウンタ／タイミング生成回路２１４は、送信用シフトレジスタ回路２１１に入力信号ＰIを取り込む。そして、スタートビットを生成し出力回路２１２から送信し、続いて、送信用シフトレジスタ回路２１１のデータをシフト操作して、押し出されたビットを出力回路２１２から送信する。同時に、このビットを送信パリティカウンタ回路２１３によりカウントしてパリティビットを生成する。このようにして、送信用カウンタ／タイミング生成回路２１４は、送信用シフトレジスタ回路２１１の入力信号ＰIのビット長（データビット７２のビット長）だけシフト操作を繰り返して出力回路２１２から送信を行い、最後にストップビットを生成して出力回路２１２から送信することにより、一回のシリアルデータ（送信信号Ｓ0）の送信を終了する。
【００２８】
なお、この送信用カウンタ／タイミング生成回路２１４は、連続してサイクリックにシリアルデータ（送信信号Ｓ0）を送信する場合のコントロールを行うが、上位装置５からの指令に基づいて不定期で送信する場合は、この上位装置５からの信号により起動され、一回の完結したシリアル伝送を行うように構成される。
【００２９】
以上より、送信信号Ｓ0のデータビット７２の最後にパリティビット７４が付加されるように構成されていることから、このパリティビット７４を生成する送信用パリティカウンタ回路２１３は、１ビットカウンタにより構成することができる。この１ビットカウンタを用いることにより、簡単な回路構成で実現でき、パリティ生成の遅延時間を短くすることができ、コストパフォーマンスの優れたカウンタ方式の送信用パリティカウンタ回路２１３を実現することができる。もちろん、入力信号ＰIから排他的論理和のロジックを多段に使用してパリティビットを生成する一般的な回路構成を使用しても良い。
【００３０】
一方、受信回路２２０は、受信ポート２Rから受信した受信信号（第ｎ番目の端末装置３ｃから送信された送信信号）Ｓnを受信してスタートビット７１を検出するスタートビット検出回路２２１、受信信号Ｓnのデータビット７２を受信した順序で記憶する受信用シフトレジスタ回路２２２、受信用シフトレジスタ回路２２２に記憶されたデータ（データビット７２）をパラレルデータである出力信号ＰOに変換するラッチ回路２２３、受信信号Ｓnのデータビット７２を検査する受信用パリティカウンタ回路２２４、受信用パリティカウンタ回路２２４で検出されたデータビット７２のパリティと、この受信信号ＳRに付加されたパリティビット７４とを比較してエラーを検出する受信エラー検出回路２２５、および、クロック生成回路２００からのクロック信号に基づいて、スタートビット検出回路２２１、受信用シフトレジスタ回路２２２、ラッチ回路２２３、受信パリティカウンタ回路２２４，および、受信エラー検出回路２２５を制御する受信用カウンタ／タイミング生成回路２２６から構成される。
【００３１】
スタートビット検出回路２２１により受信信号Ｓｎのスタートビット７１が検出されると、その検出結果は受信用カウンタ／タイミング生成回路２２６に伝達される。すると受信用カウンタ／タイミング生成回路２２６はスタートビット７１に続くデータビット７２を１ビットずつ受信用シフトレジスタ回路２２２にシフト操作をしながら記憶するとともに、受信パリティカウンタ回路２２４で受信したデータビット７２のパリティを生成する。そして規定のビット数を受信すると、ストップビット７５を検出するととともに、受信パリティカウンタ回路２２４によりデータビット７２から生成されたパリティとパリティビット７４の内容を受信エラー検出回路２２５で比較し、正しいストップビットとパリティビットが一致したときは、ラッチ回路２２３により受信用シフトレジスタ回路（記憶領域）２２２から出力信号ＰOを取り出し、一致しなかったときは、ラッチ回路２２３に受信用シフトレジスタ回路２２２から出力信号ＰOを取り込まないようにし、次のスタートビットの受信を待つ。
【００３２】
なお、この受信回路２２０においても受信用パリティカウンタ回路２２４は、ストップビット７５を検出してから最後にパリティチェックを行うことから、１ビットカウンタを用いることができ、これにより簡単な回路構成で実現でき、パリティ生成の遅延時間を短くすることができ、コストパフォーマンスの優れたカウンタ方式の受信用パリティカウンタ回路２２４を実現することができる。
【００３３】
端末装置３（第ｉ番目の端末装置３）は、図４および図５に示すように、クロック生成回路３００、スタートビット検出回路３０１、シフトレジスタ回路３０２、受信用パリティカウンタ回路３０３、受信エラー検出回路３０４、ラッチ回路３０５、カウンタ／タイミング生成回路３０６、出力回路３０７、および、送信用パリティカウンタ回路３０８から構成されており、前段から送信された送信信号Ｓi-1のスタートビット７１i-1を検出することにより、送信信号Ｓi-1の受信動作と送信信号Ｓiの送信動作を同時に開始する（すなわち、スレーブ動作する）ように構成されている。そして、この端末装置３は、前段から送信された送信信号Ｓi-1からシリアルデータを取り出してパラレルデータである端末出力信号ＴOに変換して下位装置６に出力するとともに、下位装置６から入力されたパラレルデータである端末入力信号ＴIをシリアルデータに変換して送信データＳiとして次段に送信する。
【００３４】
ここで、このシフトレジスタ回路３０２は、図６に示すように、１ビットの入力端子３０２ａ、所定のビット長を有する記憶領域３０２ｂ、および、１ビットの出力端子３０２ｃから構成されている。このシフトレジスタ回路３０２にシフト操作を行うと（このシフトレジスタ回路３０２の図示しないクロック端子にクロック信号を印加すると）、記憶領域３０２ｂの内容が１ビット右側にシフトされ、記憶領域３０２ｂの一番右側のビットが押し出されて出力端子３０２ｃに出力されるとともに、入力端子３０２ａのビットが記憶領域３０２ｂの一番左側のビットに記憶される。なお、上述の終端装置２の送信用および受信用シフトレジスタ回路２１１，２２２も同様の構成である。また、シフトレジスタ回路３０２の記憶領域３０２ｂのビット長は、データビット７２を構成する各々のサブデータ７３のデータ長と同一であり、また、端末入出力信号ＴI，ＴOのビット長と同一である。
【００３５】
スタートビット検出回路３０１は、クロック生成回路３００から出力されるクロック信号に基づいて動作しており、入力ポート３Rから送信信号Ｓi-1が入力されると、スタートビット７１i-1を検出し、その結果がカウンタ／タイミング生成回路３０６に伝達される。このカウンタ／タイミング生成回路３０６もクロック生成回路３００から出力されるクロック信号に基づいて動作しており、スタートビット７１i-1が検出されると、シフトレジスタ回路３０２のロード端子（図示せず）に信号を送信し、端末装置６から入力された端末入力信号ＴIをシフトレジスタ回路３０２の記憶領域３０２ｂに並列に取り込み、同時に次段に送信されるスタートビット７１iを生成して出力回路３０７により送信信号Ｓiとして出力ポート３Sから送信する。このとき、送信信号Ｓi-1に含まれるスタートビット７１i-1は破棄される。
【００３６】
そして、カウンタ／タイミング生成回路３０６は、スタートビット７１i-1に続くデータビット７２i-1を１ビットずつ受信してシフトレジスタ回路３０２の入力端子３０２ａに入力してシフト操作しながら記憶領域３０２ｂに記憶するとともに、シフトされて押し出されたビットを出力端子３０２ｃから出力回路３０７に渡し、送信ポート３Sからデータビット７２iとして送信し、さらに、送信用パリティカウンタ回路３０８でこのデータビット７２iのパリティを生成する。また、受信パリティカウンタ回路２２４によりこの送信信号Ｓi-1のデータビット７２i-1のパリティを生成する。そして規定のビット数を受信すると、ストップビット７５i-1を検出するとともに、送信用パリティカウンタ回路３０８により生成されたパリティビット７４iを出力回路３０７から送信信号Ｓiとして送信し、さらに、カウンタ／タイミング生成回路３０６でストップビット７５iを生成して出力回路３０７から送信する。
【００３７】
同時に、送信信号Ｓi-1のデータビット７２i-1から生成されたパリティとパリティビット７４i-1の内容を受信エラー検出回路３０４で比較し、正しいストップビットとパリティビットが一致したときは、ラッチ回路３０５によりシフトレジスタ回路３０２の記憶領域３０２ｂから端末出力信号ＴOを取り出す。また、一致しなかったときは、送信用パリティカウンタ回路３０８によりカウントされたパリティデータを反転することにより、次段にパリティエラーを通知し（最終的には終端装置２でパリティエラーを検出できる）、ラッチ回路３０５にシフトレジスタ回路３０２から端末出力信号ＴOを取り込まないようにする。そして、次のスタートビットの受信を待つ。
【００３８】
ここで、シフトレジスタ回路３０２の出力にラッチ回路３０５を設けるのは、シフトレジスタ回路３０２の出力はシフト動作時に順次その内容をシフトしていくので、出力は変動する。そして、最終的に必要なシフト動作を終了すると自分自身の出力データとなるが、途中が変動するためにラッチ回路３０５を入れて安定した状態の端末出力信号ＴOが得られるように構成されている。
【００３９】
なお、この端末装置３において、送信信号Ｓi-1の受信動作と送信信号Ｓiの送信動作は、受信しながら送信を行う連続的動作であるため、終端装置２の受信回路２２０と同様に受信の最後でパリティチェックが可能となり、また、送信の最後にパリティデータ７４iの付加を行うため、受信用パリティカウンタ回路３０３および送信用パリティカウンタ回路３０８は、１ビットカウンタを用いることができる。これにより、簡単な回路構成で実現でき、パリティ生成の遅延時間を短くすることができ、コストパフォーマンスの優れたカウンタ方式の送受信用パリティカウンタ回路３０３，３０８を実現することができる。
【００４０】
以上のように、端末装置３を１つのシフトレジスタ回路３０２で構成し、スタートビット７１iを検出して端末入力信号ＴIをシフトレジスタ回路３０２に並列に取り込み、受信した送信データＳi-1のデータビット７２i-1を１ビットずつシフトレジスタ回路３０２シフト操作して記憶するとともに、押し出されたビットを次段への送信信号Ｓiとして送信を開始するように構成することにより、例えば、終端装置２の送信ポート２Sに接続された第１番目の端末装置３ａから送信される送信信号Ｓ1のデータビット７２は、図７に示すように、スタートビット７１に続いて、第１番目の下位装置６ａから入力された端末入力信号ＴIに対応するサブデータ７３ｃが送信され、それに続いて終端装置２から最も遠い（第ｎ番目の）端末装置３へ送信されるサブデータ７３ｄから次段である第２番目の端末装置３ｂに送信されるサブデータ７３ｅまでが送信され、最後にパリティビット７４とストップビット７５が送信される。
【００４１】
そして、図２からも明らかなように、前段から送信された送信信号Ｓi-1（図２においては、終端装置２から第１番目の通信装置３ａに送信された送信信号Ｓ0）のデータビット７２には、最後にその端末装置３で端末出力信号ＴOとなるサブデータ７３ｂが格納されているため、ストップビット７５を検出したときにシフトレジスタ回路３０２（記憶領域３０２ｂ）に残っているのはこの端末装置３で取り出されるサブデータ７３ｂとなる。そのため、前段から受信した送信信号Ｓi-1からこの端末装置３に送信されたサブデータ７３ｂの位置を特定する処理や特別のタイミングを設定する処理をしなくても良く、さらに、端末装置３にアドレス等を割り当てる必要もないため、簡単に端末出力信号ＴOを取り出すことができる。
【００４２】
また、このように一つのシフトレジスタ回路３０２で構成して、前段からの受信動作と次段への送信動作を同時に行うように構成することにより、カウンタ／タイミング生成回路３０６も１つ設けるだけで良い。シフトレジスタ回路３０２において、受信データをシフト操作して記憶するタイミングと、シフトレジスタ回路３０からシフト操作して送信データとするタイミングが同時だからである。
【００４３】
以上のように、端末装置３の入力ポート３Rと出力ポート３Sとは分離されており、各配線４は終端装置２または通信装置３を一対一に接続するように構成されているので、線路材料を適切に選ぶことが自由であり、通信を高速化するための配線４のマッチングが簡単であるため、高速な伝送を安価に実現することができる。また、端末装置３の出力ポート３Sから送信される送信データＳ1〜Ｓnは各端末装置３のシフトレジスタ回路３０２に蓄えられて出力回路３０７で作成し直されるので、配線４を流れる信号波形の再整形が自動的に行われる。このため、端末装置３が何段直列に接続されていても、配線４を流れる信号の品質はほぼ一定であり、これによっても高速伝送が可能である。また、このように各端末装置３で信号波形の再整形を行うことにより、ノイズに強く信頼性の高い伝送が実現できる。
【００４４】
以上のようにして終端装置２および各端末装置３から送信される送信信号Ｓ1〜Ｓnは図８に示すように、次段（例えば、第１番目の端末装置３ａから送信される送信信号Ｓ1においては、第２番目の端末装置３ｂ）で取り出されるデータがデータビット７２の最後に付加され、その端末装置で下位装置６から入力された端末入力信号ＴIがデータビット７２の最初に付加される。そのため、第ｎ番目の端末装置３から終端装置２に送信された送信信号（受信信号）Ｓnのデータビット７２は、終端装置２に対して遠い順に、各端末装置３で取り込まれた端末入力信号ＴIに置き換わる。そのため、多点並列信号（パラレルデータ）を直列信号（シリアルデータ）に変換して終端装置２から第１番目の端末装置３に送信信号Ｓ0を送信して第ｎ番目の端末装置３から送信信号（受信信号）Ｓnを受信し、また端末装置３では直列信号（シリアルデータ）を並列信号（パラレルデータ）に変換して取り出すことにより、１信号が流れる１回線のみで構成して送信信号Ｓiを巡回させて、データの送受信を行うことができるため、低価格で汎用性に優れた省配線システム１を構築することができる。
【００４５】
なお、以上の説明においては、終端装置２において、入力信号ＰIを端末装置３に送信し、端末装置３からの出力信号ＰOを受け取る場合について説明したが、各端末装置３からの端末入力信号ＴI（出力信号ＰO）を受け取るだけの場合には、送信回路２１０を簡単な回路構成とすることができる。同様に、各端末装置３に対して入力信号ＰIを送信するだけに用いる場合には受信回路２２０はセルフテスト等の機能を含めて簡単な回路構成とすることができる。この場合、受信回路２２０を設けないこともできる。
【００４６】
また、以上の説明においては、非同期式通信を用いた場合について説明したが、配線４等の回線状態やシステム条件により、終端装置２および通信装置３に変復調回路を設け、他の通信方式を用いることも可能である。例えば、送受信ポート２S，２Rおよび入出力ポート３R,３SにＥ／Ｏ変換回路およびＯ／Ｅ変換回路を設けることにより配線４に光ファイバーを利用した絶縁路線を形成することができる。なお、このような構成の省配線システム１の配線４に光ファイバーを利用する場合、Ｅ／Ｏ変換回路とＯ／Ｅ変換回路とは１対で構成されるため、光信号が多段に入力されることによる波形の乱れや信頼性の低下はない。
【００４７】
また、以上のように、終端装置２の送信用パリティカウンタ回路２１３および受信用パリティカウンタ回路２１４と、端末装置３の受信用パリティカウンタ回路３０３および送信用パリティカウンタ回路３０８は、いずれも１ビットのカウンタで構成されているため、Ｔ型フリップフロップやＤ型フリップフロップにて簡単に、また、少ない部品により構成でき、高速で低コストである。
【００４８】
ところで、以上の実施例においては、端末装置３の各々に送信されるサブデータ７３のビット長の総合計が終端装置２で入出力される入力信号ＰIおよび出力信号ＰOのビット長となるように構成した場合について説明したが、この省配線システム１においては、この入出力信号ＰI，ＰOのビット長まで端末装置３を接続することができる（すなわち、サブデータ７３のビット長と端末装置３の台数の積が入出力信号ＰI，ＰOのビット長以下であれば良い）。サブデータ７３のビット長と端末装置３の台数の積が入出力信号ＰI，ＰOのビット長に満たない場合は、送信信号Ｓiのデータビット７２の全てを送受信に利用することにならないが、終端装置２は、必要なサブデータを端末装置３との間で送受信することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明に係る省配線システムの構成を示す回路図である。
【図２】終端装置から送信される送信信号の構成を示す説明図である。
【図３】終端装置の構成を示す回路図である。
【図４】端末装置の構成を示す回路図である。
【図５】端末装置で送受信される送信信号の構成示す説明図である。
【図６】シフトレジスタ回路の構造を示す説明図である。
【図７】第１番目の端末装置から送信される送信信号の構成を示す説明図である。
【図８】終端装置および端末装置から送信される送信信号の構成を示す説明図である。
【符号の説明】
【００５０】
１  省配線システム
２  終端装置
２S  送信ポート
２R  受信ポート
３  端末装置
７３  サブデータ
２１０  送信回路
２２０  受信回路
３０２  シフトレジスタ回路
３０２ａ  入力端子
３０２ｂ  記憶領域
３０２ｃ  出力端子
ＰI  入力信号
ＰO  出力信号
ＴI  端末入力信号
ＴO  端末出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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