(57)【要約】【課題】  ＯＮ状態／ＯＦＦ状態に加えて、ＯＦＦ状態よりも大きくＯＮ状態よりも小さい電流がソース／ドレイン領域間に流れるリークモードを有する半導体装置およびその製造方法を提供する。【解決手段】  トランジスタ１は、第１と第２ゲート電極Ｇ１，Ｇ２を備える。第１と第２ゲート電極は、同一のソース／ドレイン領域を共有し、第１と第２トランジスタが形成される。第１と第２ゲート電極Ｇ１，Ｇ２にはそれぞれ独立して電圧が印加される。トランジスタ１は、少なくとも第１トランジスタがＯＮ状態である第１の状態（ＯＮ状態）と、第１と第２トランジスタＧ１，Ｇ２がＯＦＦ状態である第２の状態（ＯＦＦ状態）と、第１トランジスタがＯＦＦ状態であり第２トランジスタがＯＮ状態である第３の状態（リークモード）とを実現する。【選択図】        図１
2006093313.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主表面上に形成された第１ゲート電極と前記半導体基板に形成されたソース／ドレイン領域とを含む第１トランジスタと、
前記半導体基板の主表面上に形成された第２ゲート電極と前記ソース／ドレイン領域とを含む第２トランジスタとを備え、
少なくとも前記第１トランジスタがＯＮ状態である第１の状態と、
前記第１と第２トランジスタがＯＦＦ状態である第２の状態と、
前記第１トランジスタがＯＦＦ状態であり、前記第２トランジスタがＯＮ状態である第３の状態とを実現する半導体装置。
【請求項２】
前記第１ゲート電極は前記半導体基板の主表面上にゲート絶縁膜を介して形成され、
前記第２ゲート電極は前記第１ゲート電極よりも上層に形成される、請求項１に記載の半導体装置。
【請求項３】
前記第１と第２ゲート電極は、前記ソース領域から前記ドレイン領域に向かう方向に並ぶように前記半導体基板の主表面上にゲート絶縁膜を介して形成される、請求項１に記載の半導体装置。
【請求項４】
前記第１ゲート電極のゲート長が前記第２ゲート電極のゲート長よりも大きい、請求項３に記載の半導体装置。
【請求項５】
前記第２ゲート電極のゲート長が０．０５μｍ以上０．１μｍ以下である、請求項４に記載の半導体装置。
【請求項６】
前記第１と第２ゲート電極は、前記ソース領域から前記ドレイン領域に向かう方向に直交する方向に並ぶように前記半導体基板の主表面上にゲート絶縁膜を介して形成される、請求項１に記載の半導体装置。
【請求項７】
前記第１ゲート電極のゲート幅が前記第２ゲート電極のゲート幅よりも大きい、請求項６に記載の半導体装置。
【請求項８】
前記第１と第２ゲート電極間の間隔が０．０５μｍ以上０．１μｍ以下である、請求項７に記載の半導体装置。
【請求項９】
前記第２ゲート電極の一部が絶縁膜を介して前記第１ゲート電極上に重なるように形成された、請求項３から請求項８のいずれかに記載の半導体装置。
【請求項１０】
前記第１ゲート電極の導電型と前記第２ゲート電極の導電型とが異なる、請求項３から請求項９のいずれかに記載の半導体装置。
【請求項１１】
前記第１ゲート電極下に位置する前記ゲート絶縁膜の厚みと前記第２ゲート電極下に位置する前記ゲート絶縁膜の厚みとが異なる、請求項３から請求項１０のいずれかに記載の半導体装置。
【請求項１２】
前記第１ゲート電極下に位置する前記半導体基板中の不純物濃度と前記第２ゲート電極下に位置する前記半導体基板中の不純物濃度とが異なる、請求項３から請求項１１のいずれかに記載の半導体装置。
【請求項１３】
半導体基板の主表面上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記半導体基板における前記第１ゲート電極の両側にソース／ドレイン領域を形成する工程と、
前記半導体基板の主表面上から前記第１ゲート電極上に絶縁膜を形成する工程と、
前記絶縁膜に前記ソース／ドレイン領域に達するコンタクトホールを形成する工程と、
前記コンタクトホール内から前記絶縁膜上に前記ソース／ドレイン領域を接続する導電膜を形成する工程と、
前記導電膜上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程とを備えた半導体装置の製造方法。
【請求項１４】
半導体基板の主表面上にゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記半導体基板の主表面上に前記ゲート絶縁膜を介して前記第１ゲート電極と並ぶように第２ゲート電極を形成する工程と、
前記第１と第２ゲート電極が並ぶ方向において該第１と第２ゲート電極を挟むように前記半導体基板にソース／ドレイン領域を形成する工程とを備えた半導体装置の製造方法。
【請求項１５】
半導体基板の主表面上にゲート絶縁膜を介して第１ゲート電極を形成する工程と、
前記半導体基板の主表面上に前記ゲート絶縁膜を介して前記第１ゲート電極と並ぶように第２ゲート電極を形成する工程と、
前記第１と第２ゲート電極が並ぶ方向に直交する方向において該第１と第２ゲート電極を挟むように前記半導体基板にソース／ドレイン領域を形成する工程とを備えた半導体装置の製造方法。
【請求項１６】
前記第１ゲート電極上に絶縁膜を形成する工程をさらに備え、
前記第２ゲート電極の一部が前記絶縁膜を介して前記第１ゲート電極上に重なるように形成される、請求項１４または請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１ゲート電極は第１導電型で形成され、
前記第２ゲート電極は前記第１導電型と異なる第２導電型で形成される、請求項１４から請求項１６のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記第１と第２ゲート電極の一方のみの下部に位置する前記半導体基板の主表面上に他のゲート絶縁膜を形成する工程をさらに備えた、請求項１４から請求項１７のいずれかに記載の半導体装置の製造方法。
【請求項１９】
前記第１と第２ゲート電極下に位置する前記半導体基板に前記第１と第２ゲート電極を含むトランジスタの閾値電圧調整用の不純物を注入する工程と、
前記第１と第２ゲート電極の一方のみの下部に位置する前記半導体基板に前記第１と第２ゲート電極を含むトランジスタの閾値電圧調整用の不純物を注入する工程とをさらに備えた、請求項１４から請求項１８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＩＳトランジスタは、集積回路化するのに適したＭＩＳ構造をゲートに用いた電界効果トランジスタであり、半導体メモリ、マイクロプロセッサなどにおいて多数用いられている。
【０００３】
ＭＩＳトランジスタは、通常、半導体基板上にゲート絶縁膜を介してゲート電極と、上記半導体基板におけるゲート電極の両側にそれぞれソース／ドレイン領域とを備える。ゲート電極に印加された電圧によって、ソース／ドレイン領域間にチャネルが形成されて電流が流れる状態（ＯＮ状態）と、ソース／ドレイン領域間にチャネルが形成されず電流が流れない状態（ＯＦＦ状態）との切換えが行なわれる。
【０００４】
また、特開２００３−５１１８４号公報（従来例１）においては、ＤＲＡＭ構成のメモリセルにおけるメモリセルノードとワード線との間、および、メモリセルノードと基準電圧線との間に、それぞれ１個ずつの負性抵抗デバイスを接続して、メモリ容量に蓄積される電荷量を双安定化し、スタティックに情報を保持することを可能にしたメモリ装置が開示されている。
【０００５】
また、特開平８−９７３０５号公報（従来例２）においては、半導体基板上に第１絶縁膜（ゲート絶縁膜）を介して設けられた第１ゲート電極の上に、厚さが極めて薄い第２絶縁膜と上記第１ゲート電極よりも厚さが薄い打２ゲート電極とが複数回交互に積層され、第１と第２ゲート電極および第２絶縁膜の側壁上に第３絶縁膜を介して第３ゲート電極が形成された半導体記憶装置が開示されている。ここでは、クーロン遮蔽現象を利用して、リフレッシュ不要な半導体記憶装置が実現されている。
【特許文献１】特開２００３−５１１８４号公報
【特許文献２】特開平８−９７３０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記のような半導体装置においては、以下のような問題があった。
【０００７】
従来のＭＩＳトランジスタにおいては、ソース／ドレイン間に流れる電流についてＯＮ状態／ＯＦＦ状態という２つの状態の切換えが行なわれている。これに対し、半導体装置の設計の自由度を向上させる観点から、上記ソース／ドレイン間に流れる電流がＯＦＦ状態よりも大きくＯＮ状態よりも小さい第３の状態を実現するＭＩＳトランジスタを形成することが有効である。なお、従来例１，２に係る半導体装置は、ＯＮ／ＯＦＦ状態の中間的な状態を生じさせるＭＩＳトランジスタを含むものではなく、本発明に係る半導体装置と従来例１，２に係る半導体装置とは、前提および構成が全く異なる。
【０００８】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、ＯＮ状態／ＯＦＦ状態に加えて、ＯＦＦ状態よりも大きくＯＮ状態よりも小さい電流がソース／ドレイン間に流れる第３の状態を生じさせる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体基板と、半導体基板の主表面上に形成された第１ゲート電極と半導体基板に形成されたソース／ドレイン領域とを含む第１トランジスタと、半導体基板の主表面上に形成された第２ゲート電極とソース／ドレイン領域とを含む第２トランジスタとを備え、少なくとも第１トランジスタがＯＮ状態である第１の状態と、第１と第２トランジスタがＯＦＦ状態である第２の状態と、第１トランジスタがＯＦＦ状態であり、第２トランジスタがＯＮ状態である第３の状態とを実現する。
【００１０】
本発明に係る半導体装置の製造方法は、１つの局面では、半導体基板の主表面上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、半導体基板における第１ゲート電極の両側にソース／ドレイン領域を形成する工程と、半導体基板の主表面上から第１ゲート電極上に絶縁膜を形成する工程と、絶縁膜にソース／ドレイン領域に達するコンタクトホールを形成する工程と、コンタクトホール内から絶縁膜上にソース／ドレイン領域を接続する導電膜を形成する工程と、導電膜上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程とを備える。
【００１１】
本発明に係る半導体装置の製造方法は、他の局面では、半導体基板の主表面上にゲート絶縁膜を介して第１ゲート電極を形成する工程と、半導体基板の主表面上にゲート絶縁膜を介して第１ゲート電極と並ぶように第２ゲート電極を形成する工程と、第１と第２ゲート電極が並ぶ方向において該第１と第２ゲート電極を挟むように半導体基板にソース／ドレイン領域を形成する工程とを備える。
【００１２】
本発明に係る半導体装置の製造方法は、さらに他の局面では、半導体基板の主表面上にゲート絶縁膜を介して第１ゲート電極を形成する工程と、半導体基板の主表面上にゲート絶縁膜を介して第１ゲート電極と並ぶように第２ゲート電極を形成する工程と、第１と第２ゲート電極が並ぶ方向に直交する方向において該第１と第２ゲート電極を挟むように半導体基板にソース／ドレイン領域を形成する工程とを備える。
【発明の効果】
【００１３】
本発明によれば、ＯＮ状態／ＯＦＦ状態に加えて、ＯＦＦ状態よりも大きくＯＮ状態よりも小さい電流がソース／ドレイン間に流れる第３の状態を生じさせるトランジスタ（半導体装置）を得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明に基づく半導体装置およびその製造方法の実施の形態について、図１から図３０を用いて説明する。
【００１５】
図１は、後述する実施の形態１〜６に係るトランジスタ１（半導体装置）を模式的に示した回路図である。ここで、図１（ａ）は、後述する「バルク＋ＴＦＴ型トランジスタ」を示し、図１（ｂ）は、後述する「バルク直列型トランジスタ」を示し、図１（ｃ）は、後述する「バルク並列型トランジスタ」を示す。図１（ａ），（ｂ），（ｃ）を参照して、実施の形態１〜６に係るトランジスタ１は、第１と第２ゲート電極Ｇ１，Ｇ２を備える。第１と第２ゲート電極Ｇ１，Ｇ２は、同一のソース（Ｓ）／ドレイン（Ｄ）領域を共有し、第１ゲート電極Ｇ１とソース／ドレイン領域とにより第１トランジスタが形成され、第２ゲート電極Ｇ２とソース／ドレイン領域とにより第２トランジスタが形成される。第１と第２ゲート電極Ｇ１，Ｇ２にはそれぞれ独立して電圧が印加される。トランジスタ１は、少なくとも第１トランジスタがＯＮ状態である状態（第１の状態：以下、「トランジスタ１のＯＮ状態」と称する場合がある。）と、第１トランジスタと第２トランジスタとがＯＦＦ状態である状態（第２の状態：以下、「トランジスタ１のＯＦＦ状態」と称する場合がある。）と、第１トランジスタがＯＦＦ状態であり第２トランジスタがＯＮ状態である状態（第３の状態：以下、「リークモード」または「僅かにＯＮ状態」と称する場合がある。）とを実現する。
【００１６】
トランジスタ１のＯＮ状態／ＯＦＦ状態／リークモードは、ソース／ドレイン間に流れる電流の大きさにより分類される。たとえば、トランジスタ１のＯＮ状態においてはソース／ドレイン間に６００μＡ以上程度の電流が流れ、トランジスタ１のＯＦＦ状態においてはソース／ドレイン間に１ｆＡ以下程度の電流しか流れない。リークモードにおいては、たとえば、ソース／ドレイン間に１ｐＡ以上１０ｎＡ以下程度の電流が流れる。すなわち、リークモードにおいては、トランジスタ１のＯＦＦ状態よりも大きくトランジスタ１のＯＮ状態よりも小さな電流がソース／ドレイン間に流れる。ＯＮ状態／ＯＦＦ状態／リーク状態においてソース（Ｓ）、第１と第２ゲート電極（Ｇ１，Ｇ２）、ドレイン（Ｄ）に印加される電圧の一例を表１に示す。なお、トランジスタ１のＯＮ状態は、第１と第２ゲート電極Ｇ１，Ｇ２を含むトランジスタがＯＮ状態の場合（ｃａｓｅ−１）と、第１のゲート電極Ｇ１を含むトランジスタのみがＯＮ状態の場合（ｃａｓｅ−２）とにおいて実現される。
【００１７】
【表１】
2006093313.tif 000003
【００１８】
従来のＭＩＳトランジスタにおいては、一般に、ＯＮ状態（第１の状態）／ＯＦＦ状態（第２の状態）の２つの状態の切換えが実現される。これに対し、後述する実施の形態１〜６に係るトランジスタ１においては、ＯＮ状態／ＯＦＦ状態に加えて該ＯＮ状態／ＯＦＦ状態の中間的な状態であるリークモード（第３の状態）が実現されるため、該トランジスタ１を含むデバイスの設計の自由度が向上する。
【００１９】
上述したトランジスタ１（半導体装置）の適用例としての半導体記憶装置について以下に説明する。図３０は、半導体記憶装置１００を示した等価回路図である。半導体記憶装置１００は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ−Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とともに代表的な半導体記憶装置の１つであり、リフレッシュ動作が不要なメモリとして知られるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ−Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。従来のＳＲＡＭのメモリセルは、一般に、６つのバルクトランジスタを含み、負荷素子が薄膜トランジスタ（ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）：以下、薄膜トランジスタをＴＦＴと称する場合がある。）で構成される場合でも、４つのバルクトランジスタを含む。したがって、ＳＲＡＭのメモリセルは、バルクトランジスタが１つであるＤＲＡＭのメモリセルに比べて大型化する傾向にある。これに対し、半導体記憶装置１００においては、リークモードを実現するトランジスタ１を用いることで、メモリセル１つあたりのバルクトランジスタの数が低減され、メモリセル面積の縮小が実現される。
【００２０】
なお、「バルク」とは、ＴＦＴが基板上に形成されるのに対し、シリコン基板中にトランジスタが作り込まれているものという意味で用いている。以下においては、ＴＦＴのように基板上に形成される薄膜素子に対し、シリコン基板中に作り込まれるトランジスタを「バルクトランジスタ」と称する。
【００２１】
図３０を参照して、メモリセル５０は、１ビットのデータに対して、そのデータと、そのデータが反転された反転データとをそれぞれ記憶する、行方向に隣接した２つのデータ保持部５０Ａ，５０Ｂを含む。データ保持部５０Ａは、アクセストランジスタ５２Ａと、キャパシタ５４Ａと、ｐチャネルＴＦＴ５６Ａとからなり、データ保持部５０Ｂは、アクセストランジスタ５２Ｂと、キャパシタ５４Ｂと、ｐチャネルＴＦＴ５６Ｂとからなる。ここで、アクセストランジスタ５２Ａ，５２Ｂとしてリークモードを有する上記トランジスタ１が用いられる。
【００２２】
アクセストランジスタ５２Ａ，５２Ｂは、ｎチャネル型のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、それぞれ第１ゲート電極Ｇ１Ａ，Ｇ１Ｂ、および第２ゲート電極Ｇ２Ａ，Ｇ２Ｂを備えている。第１ゲート電極Ｇ１Ａ，Ｇ１Ｂは、ワード線に接続される通常のゲート電極として機能し、第２ゲート電極Ｇ２Ａ，Ｇ２Ｂは、アクセストランジスタ５２Ａ，５２Ｂの各々において、もう１つのゲート電極として機能する。第１ゲート電極Ｇ１Ａ，Ｇ１ＢがＬ（論理ロー）レベルの状態で第２ゲート電極Ｇ２Ａ，Ｇ２Ｂに電圧が印加されると、ドレイン−ソース間に不完全なチャネルが形成され、トランジスタがＯＮされた状態よりははるかに小さいけれども通常のＯＦＦされた状態に比べて大きなリーク電流がドレイン−ソース間に流れる（リークモード）。
【００２３】
アクセストランジスタ５２Ａは、ビット線６８Ａとノード６０との間に接続され、第１ゲート電極Ｇ１Ａがワード線６４に接続される。また、アクセストランジスタ５２Ａの第２ゲート電極Ｇ２Ａは、ノード６２に接続される。アクセストランジスタ５２Ａは、ワード線６４が活性化されるとＯＮし、ワード線６４が不活性化されるとＯＦＦする。ここで、ワード線６４が不活性化されているときにノード６２がＨレベルであると、アクセストランジスタ５２Ａはリークモードとなり、ノード６０から接地電位に固定されているビット線６８Ａへ電荷が放電される。
【００２４】
キャパシタ５４Ａは、電荷を蓄積しているか否かに応じて、２進情報“１”または“０”を記憶する。キャパシタ５４Ａは、ノード６０とセルプレート７０との間に接続される。そして、ビット線６８Ａからアクセストランジスタ５２Ａおよびノード６０を介して２進情報“１”，“０”に対応した電圧がキャパシタ５４Ａに印加されることによって、キャパシタ５４Ａの充放電が行なわれ、データの書込みが行なわれる。ｐチャネルＴＦＴ５６Ａは、電源ノード７２とノード６０との間に接続され、ＯＮ／ＯＦＦ制御電極であるゲートがノード６２に接続される。
【００２５】
ｐチャネルＴＦＴ５６Ａおよび後述するｐチャネルＴＦＴ５６Ｂは、多結晶ポリシリコンで構成されたスイッチング機能を備える抵抗素子であり、Ｔ（テラ、「Ｔ」は１０12を表わす。）ΩオーダのＯＦＦ抵抗とＧ（ギガ、「Ｇ」は１０9を表わす。）ΩオーダのＯＮ抵抗とを有する高抵抗素子である。なお、この発明においては、単に抵抗素子といった場合、スイッチング機能を備えるものと定抵抗のものとの両方を示すものとする。
【００２６】
アクセストランジスタ５２Ｂは、ビット線６８Ａと対をなすビット線６８Ｂとノード６２との間に接続され、第１ゲート電極Ｇ１Ｂがワード線６６に接続される。また、アクセストランジスタ５２Ｂの第２ゲート電極Ｇ２Ｂはノード６０に接続される。アクセストランジスタ５２Ｂは、ワード線６６が活性化されるとＯＮし、ワード線６６が不活性化されるとＯＦＦする。ここで、ワード線６６が不活性化されているときにノード６０がＨレベルであると、アクセストランジスタ５２Ｂはリークモードとなり、ノード６２から接地電位に固定されているビット線６８Ｂへ電荷が放電される。
【００２７】
キャパシタ５４Ｂは、電荷を蓄積しているか否かに応じて、キャパシタ５４Ａが記憶するデータが反転された反転データを記憶する。キャパシタ５４Ｂは、ノード６２とセルプレート７０との間に接続される。そして、ビット線６８Ｂからアクセストランジスタ５２Ｂおよびノード６２を介して２進情報“１”，“０”に対応した電圧がキャパシタ５４Ｂに印加されることによって、キャパシタ５４Ｂの充放電が行なわれ、データの書込みが行なわれる。ｐチャネルＴＦＴ５６Ｂは、電源ノード７２とノード６２との間に接続され、ＯＮ／ＯＦＦ制御電極であるゲートがノード６０に接続される。
【００２８】
ポリシリコンで構成されるｐチャネルＴＦＴ５６Ａ，５６Ｂおよびキャパシタ５４Ａ，５４Ｂは、バルクトランジスタであるアクセストランジスタ５２Ａ，５２Ｂの上部に積層して形成することができる。したがって、この半導体記憶装置１００における１ビット当りのメモリセルの大きさは、２つのアクセストランジスタ５２Ａ，５２Ｂおよびノード６０，６２によって占有される面積によってほぼ決定される。なお、キャパシタ５４Ａ，５４Ｂおよびセルプレート７０を設けないメモリセル構造を採用することも可能である。
【００２９】
次に、このメモリセルの「書込み」，「保持」，「読出し」動作について説明する。
【００３０】
（１）データの書込み
キャパシタ５４Ａに電荷が蓄電され、キャパシタ５４Ｂに電荷が蓄電されていない状態がデータ“１”に対応するものとする。データ“１”の書込みが行なわれるときは、ビット線６８Ａ，６８Ｂがそれぞれ電源電位Ｖｃｃおよび接地電位ＧＮＤにプリチャージされ、ワード線６４，６６が活性化される。これによって、アクセストランジスタ５２Ａ，５２ＢがＯＮし、ビット線６８Ａからアクセストランジスタ５２Ａおよびノード６０を介してキャパシタ５４Ａに電源電位Ｖｃｃの電圧が印加され、キャパシタ５４Ａに電荷が蓄電される。一方、ビット線６８Ｂからはアクセストランジスタ５２Ｂおよびノード６２を介してキャパシタ５４Ｂに接地電位ＧＮＤの電圧が印加され、キャパシタ５４Ｂからビット線６８Ｂに電荷が放電される。
【００３１】
なお、データ保持部５０Ａ，５０Ｂは、その回路構成が同じであるので、データ“０”が書込まれるときは、上述したデータ保持部５０Ａ，５０Ｂの動作が互いに入れ替わるだけで上述の動作と同様の動作が行なわれるので、その説明は繰り返されない。
【００３２】
（２）データの保持
このメモリセル５０においては、ｐチャネルＴＦＴ５６Ａ，５６ＢのＯＮ電流およびＯＦＦ電流は、それぞれ１×１０-11Ａおよび１×１０-13Ａ程度である。一方、バルクトランジスタであるアクセストランジスタのＯＦＦ電流（リークモードでない）によるノード６０，６２からのリーク電流は１×１０-15Ａ程度である。したがって、ｐチャネルＴＦＴ５６Ａ，５６ＢのＯＮ電流は、それぞれノード６０，６２からのリーク電流を４桁上回るため、電源ノード７２からノード６０，６２およびこれらにそれぞれ接続されたキャパシタ５４Ａ，５４Ｂを充電することができる。
【００３３】
なお、ここに示した各電流値は、これらの数値に限定されるものではなく、これらの程度の次数であることを示すものである。
【００３４】
ここで、ｐチャネルＴＦＴ５６Ａ，５６ＢのＯＦＦ電流も、それぞれノード６０，６２からのリーク電流を上回っている。そして、このメモリセル５０においては、従来のＳＲＡＭのようにＬレベルにあるノードおよびキャパシタの電荷を放電するドライバトランジスタが設けられていないため、このままでは、Ｌレベルのノードの電位が上昇し、記憶データが破壊されてしまう。
【００３５】
しかしながら、このメモリセル５０では、リークモードによりＬレベルにあるノードの電荷がアクセストランジスタを介して対応するビット線に放電されるため、記憶データを保持することができる。以下、データ“１”が保持されている場合について具体的に説明する。
【００３６】
データ保持時、ビット線６８Ａ，６８Ｂは、接地電位に固定され、ワード線６４，６６は、不活性化される。データ“１”の書込後、キャパシタ５４Ａおよびノード６０は、充電状態（Ｈレベル）にあり、キャパシタ５４Ｂおよびノード６２は、放電状態（Ｌレベル）にある。ここで、アクセストランジスタ５２Ａは、ＯＦＦされているが、上述のように、ＯＦＦ状態であっても１×１０-15Ａ程度の電流が流れ、キャパシタ５４Ａおよびノード６０に充電されている電荷は、アクセストランジスタ５２Ａを介してリークする。
【００３７】
しかしながら、このリークによる電荷減少分は、ＯＮ状態にあるｐチャネルＴＦＴ５６Ａから補填される。そして、上述したように、ｐチャネルＴＦＴ５６ＡのＯＮ電流、すなわち充電電流は、１×１０-11Ａ程度であり、アクセストランジスタ５２ＡのＯＦＦ電流、すなわち放電電流を４桁上回るため、キャパシタ５４Ａおよびノード６０の充電状態は、維持される。
【００３８】
なお、このｐチャネルＴＦＴ５６Ａによる充電電流は、アクセストランジスタ５２Ａによる放電電流を少なくとも１桁以上上回ることが望ましい。仮に、充電電流が放電電流のｎ倍（ｎは１０より小さい）であるとすると、Ｈレベルにあるノードの電位が１／（１＋ｎ）Ｖｃｃだけ低下し、その低下を無視することができなくなるからである。
【００３９】
一方、ノード６０はＨレベルであるので、アクセストランジスタ５２Ｂは、リークモードとなっており、電源ノード７２からＯＦＦ状態にあるｐチャネルＴＦＴ５６Ｂを介してノード６２にリークした電荷は、アクセストランジスタ５２Ｂを介してビット線６８Ｂにリークされる。ここで、キャパシタ５４Ｂおよびノード６２の電位が上昇しないためには、リークモードにあるアクセストランジスタ５２Ｂのリーク電流がｐチャネルＴＦＴ５６ＢのＯＦＦ電流よりも大きいことが条件となる。このメモリセル５０においては、リークモード時のアクセストランジスタ５２Ｂのリーク電流は、１×１０-11Ａ程度であり、ｐチャネルＴＦＴ５６ＢのＯＦＦ電流１×１０-13Ａを上回るので、キャパシタ５４Ｂおよびノード６２の電位が上昇することはなく、キャパシタ５４Ｂおよびノード６２の放電状態は維持される。以上のようにして、メモリセル５０は、データ“１”を保持することができる。
【００４０】
なお、リークモード時のアクセストランジスタ５２Ｂのリーク電流は、ｐチャネルＴＦＴ５６ＢのＯＦＦ電流を少なくとも１桁以上上回ることが望ましい。仮に１桁を下回ると、無視できない程度のキャパシタ５４Ｂおよびノード６２の電位上昇が現われるからである。
【００４１】
また、データ“０”の保持については、上述したデータ保持部５０Ａ，５０Ｂの動作が互いに入れ替わるだけで、上述した動作と同様の動作が行なわれるので、その説明は繰り返されない。
【００４２】
また、上記においては、データ保持時、ビット線６８Ａ，６８Ｂの電位は、接地電位に固定されるとしたが、この電位は、接地電位に限られるものではなく、たとえば、負電位としてもよい。
【００４３】
（３）データの読出し
メモリセル５０には、データ“１”が記憶されているとする。ビット線６８Ａ，６８Ｂは、あらかじめ接地電位にプリチャージされ、データの読出しに際してワード線６４，６６が活性化される。これによって、アクセストランジスタ５２Ａ，５２ＢがＯＮし、充電状態にあるキャパシタ５４Ａからアクセストランジスタ５２Ａを介してビット線６８Ａに電荷が放電され、ビット線６８Ａの電位が上昇する。
【００４４】
一方、キャパシタ５４Ｂは、放電状態であったため、ビット線６８Ｂの電位は、接地電位のままである。したがって、ビット線６８Ａ，６８Ｂに電位差が発生し、この電位差が図示されないセンスアンプによって比較され、ビット線対６８Ａの電位が電源電位Ｖｃｃに増幅される。そして、このビット線６８Ａ，６８Ｂの電位がそれぞれ電源電位Ｖｃｃおよび接地電位ＧＮＤにある状態をデータ“１”に対応させて、データ“１”が読出される。
【００４５】
データが読出されると、ビット線対６８Ａ，６８Ｂの電位がそれぞれ電源電位Ｖｃｃおよび接地電位ＧＮＤの状態で、再びワード線６４，６６が活性化される。そうすると、アクセストランジスタ５２Ａ，５２ＢがＯＮし、ビット線対６８Ａ，６８Ｂからそれぞれアクセストランジスタ５２Ａ，５２Ｂを介してキャパシタ５４Ａ，５４Ｂに電荷が再チャージされ、データの読出しに際して破壊された記憶データの書戻しが行なわれる。
【００４６】
なお、データ“０”の読出しについては、上述したデータ保持部５０Ａ，５０Ｂの動作が互いに入れ替わるだけで、上述した動作と同様の動作が行なわれるので、その説明は繰り返されない。
【００４７】
（実施の形態１）
図２は、実施の形態１に係るトランジスタ１を示した断面図である。図２を参照して、本実施の形態に係るトランジスタ１において、第１ゲート電極Ｇ１は半導体基板２の主表面上にゲート絶縁膜５を介して形成され、第２ゲート電極Ｇ２は第１ゲート電極Ｇ１よりも上層に形成されている。第１と第２ゲート電極Ｇ１，Ｇ２間には絶縁膜６、導電膜７およびゲート絶縁膜８が形成され、ゲート絶縁膜８上に第２ゲート電極Ｇ２が形成される。第１と第２ゲート電極Ｇ１，Ｇ２は、ソース／ドレイン領域３，４を共有している。また、第２ゲート電極Ｇ２のゲート長（図２中のＬ）は、第１ゲート電極Ｇ１のゲート長よりも小さく、たとえば、０．０５μｍ以上０．１μｍ以下程度である。以上の構成により、第１ゲート電極Ｇ１およびソース／ドレイン領域３，４を含むバルクトランジスタ（第１トランジスタ）と、第２ゲート電極Ｇ２およびソース／ドレイン領域３，４を含むＴＦＴトランジスタ（第２トランジスタ）とが形成される。本願明細書では、このようなトランジスタ１を「バルク＋ＴＦＴ型トランジスタ」と称する場合がある。
【００４８】
上記トランジスタ１において、第１ゲート電極Ｇ１に第１トランジスタの閾値電圧よりも高い電圧が印加されると、第１ゲート電極Ｇ１の下部に導電型が反転した反転領域が形成される。この結果、ソース／ドレイン領域３，４間に一定値（たとえば６００μＡ程度）以上の電流（ＯＮ電流）が流れる「トランジスタ１のＯＮ状態」が実現される。ここで、第２ゲート電極Ｇ２には所定の電圧が印加されていてもよいし、されていなくてもよい。
【００４９】
トランジスタ１において、第１ゲート電極Ｇ１に第１トランジスタの閾値電圧よりも低い電圧しか印加されない場合には、第１ゲート電極Ｇ１の下部には十分な反転領域が形成されず、ソース／ドレイン領域３，４間に上記ＯＮ電流は流れない。ここで、第２ゲート電極Ｇ２に第２トランジスタの閾値電圧よりも高い電圧が印加されると、第２ゲート電極Ｇ２下部の導電層７がその影響をうけ、ＯＮ電流よりは小さいが後述するＯＦＦ電流よりは大きいリーク電流（たとえば１ｐＡ以上１０ｎＡ以下程度）がソース／ドレイン領域３，４間に流れる「リークモード」が実現される。
【００５０】
トランジスタ１において、第１と第２ゲート電極Ｇ１，Ｇ２にそれぞれ第１と第２トランジスタの閾値電圧よりも低い電圧しか印加されない場合には、上述したＯＮ電流およびリーク電流が生じない「トランジスタ１のＯＦＦ状態」が実現される。ただし、この場合も、ソース／ドレイン領域３，４間には一定値（たとえば１ｆＡ程度）以下の微電流（ＯＦＦ電流）が流れている。
【００５１】
図３〜図５は、図２に示すトランジスタ１の製造工程における各工程の状態を示した断面図である。図３〜図５を用いて、トランジスタ１の製造方法について説明する。本実施の形態に係るトランジスタ１の製造方法は、図３〜図５に示すように、半導体基板２の主表面上にゲート絶縁膜５（第１ゲート絶縁膜）を介して第１ゲート電極Ｇ１を形成する工程と、半導体基板２における第１ゲート電極Ｇ１の両側にソース／ドレイン領域３，４を形成する工程（以上、図３）と、半導体基板２の主表面上から第１ゲート電極Ｇ１上に絶縁膜６を形成する工程と、絶縁膜６にソース／ドレイン領域３，４に達するコンタクトホール７Ａを形成する工程と、コンタクトホール７Ａ内から絶縁膜６上にソース／ドレイン領域３，４を接続する導電膜７を形成する工程（以上、図４）と、導電膜７上にゲート絶縁膜８（第２ゲート絶縁膜）を介して第２ゲート電極Ｇ２を形成する工程（図５）とを備える。
【００５２】
図３を参照して、ｐ型の半導体基板２上にゲート絶縁膜５が形成される。ゲート絶縁膜５は、たとえば熱酸化処理などにより形成される。半導体基板２に閾値電圧調整用のｐ型不純物（たとえばボロンなど）が注入された後、ゲート絶縁膜５上にたとえばポリシリコンなどからなる第１ゲート電極Ｇ１が形成される。第１ゲート電極Ｇ１には、ｎ型／ｐ型の不純物がドープされてもよい。その後、第１ゲート電極Ｇ１をマスクとして用いながら、半導体基板２中にソース／ドレイン領域３，４となるｎ型不純物（たとえばヒ素、リンなど）が注入される（図３中の矢印）。
【００５３】
図４を参照して、第１ゲート電極Ｇ１およびソース／ドレイン領域３，４を覆うように絶縁膜６が形成される。絶縁膜６は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される。次に、絶縁膜６に、ソース／ドレイン領域３，４に達するコンタクトホール７Ａが形成される。そして、ソース／ドレイン領域３，４に達したコンタクトホール７Ａ中から絶縁膜６上に達するようにｐ型ポリシリコンなどからなる導電膜７が形成される。これにより、ＴＦＴトランジスタのチャネル領域が形成される。
【００５４】
図５を参照して、導電膜７上にゲート絶縁膜８が形成される。ゲート絶縁膜８は、たとえば熱酸化処理により形成される。ゲート絶縁膜８上にたとえばポリシリコンなどからなる第２ゲート電極Ｇ２が形成される。第２ゲート電極Ｇ２には、ｎ型／ｐ型の不純物がドープされてもよい。以上の工程により、図２に示す「バルク＋ＴＦＴ型トランジスタ」が得られる。
【００５５】
図６は、トランジスタ１の上面図である。なお、図６におけるII−II断面が図２に相当する。図６を参照して、本実施の形態に係るトランジスタ１においては、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）９間に形成されたソース／ドレイン領域３，４が第１と第２ゲート電極Ｇ１，Ｇ２に共有され、かつ、第１ゲート電極Ｇ１に重なるように第２ゲート電極Ｇ２が形成されるので、バルク面積を増大させることなく、リークモードを有するトランジスタを得ることができる。
【００５６】
（実施の形態２）
図７は、実施の形態２に係るトランジスタ１を示した断面図である。本実施の形態に係るトランジスタ１は、実施の形態１に係るトランジスタの変形例である。図７を参照して、本実施の形態に係るトランジスタ１において、第１と第２ゲート電極Ｇ１，Ｇ２は、ソース領域３からドレイン領域４に向かう方向に並ぶように半導体基板２の主表面上にゲート絶縁膜５を介して形成されている。第１と第２ゲート電極Ｇ１，Ｇ２は、ソース／ドレイン領域３，４を共有している。また、第１ゲート電極Ｇ１のゲート長（図７中のＬ１）が第２ゲート電極Ｇ２のゲート長（図７中のＬ２）よりも大きい。ここで、第２ゲート電極Ｇ２のゲート長は０．０５μｍ以上０．１μｍ以下程度である。以上の構成により、第１ゲート電極Ｇ１およびソース／ドレイン領域３，４を含むバルクトランジスタ（第１トランジスタ）と、第２ゲート電極Ｇ２およびソース／ドレイン領域３，４を含むバルクトランジスタ（第２トランジスタ）とが形成される。ここでは、第１と第２ゲート電極Ｇ１，Ｇ２が、ソース／ドレイン３，４間において直列に配置されているので、本願明細書では、このようなトランジスタ１を「バルク直列型トランジスタ」と称する場合がある。
【００５７】
上記トランジスタ１において、第１ゲート電極Ｇ１に第１トランジスタの閾値電圧よりも高い電圧が印加されると、第１ゲート電極Ｇ１の下部に導電型が反転した反転領域が形成される。この結果、ソース／ドレイン領域３，４間に一定値以上の電流（ＯＮ電流）が流れる「トランジスタ１のＯＮ状態」が実現される。ここで、第２ゲート電極Ｇ２には所定の電圧が印加されていてもよいし、されていなくてもよい。
【００５８】
トランジスタ１において、第１ゲート電極Ｇ１に第１トランジスタの閾値電圧よりも低い電圧しか印加されない場合には、第１ゲート電極Ｇ１の下部には十分な反転領域が形成されず、ソース／ドレイン領域３，４間に上記ＯＮ電流は流れない。ここで、第２ゲート電極Ｇ２に第２トランジスタの閾値電圧よりも高い電圧が印加されると、第２ゲート電極Ｇ２下部の半導体基板２がその影響をうけ、ＯＮ電流よりは小さいが後述するＯＦＦ電流よりは大きいリーク電流がソース／ドレイン領域３，４間に流れる「リークモード」が実現される。
【００５９】
トランジスタ１において、第１と第２ゲート電極Ｇ１，Ｇ２にそれぞれ第１と第２トランジスタの閾値電圧よりも低い電圧しか印加されない場合には、上述したＯＮ電流およびリーク電流が生じない「トランジスタ１のＯＦＦ状態」が実現される。ただし、この場合も、ソース／ドレイン領域３，４間には一定値以下の微電流（ＯＦＦ電流）が流れている。
【００６０】
図８〜図１０は、図７に示すトランジスタ１の製造工程における各工程の状態を示した断面図である。図８〜図１０を用いて、トランジスタ１の製造方法について説明する。本実施の形態に係るトランジスタ１の製造方法は、図８〜図１０に示すように、半導体基板２の主表面上にゲート絶縁膜５を介して第１ゲート電極Ｇ１を形成する工程（図８）と、半導体基板２の主表面上にゲート絶縁膜５を介して第１ゲート電極Ｇ１と並ぶように第２ゲート電極Ｇ２を形成する工程（図９）と、第１と第２ゲート電極Ｇ１，Ｇ２が並ぶ方向において該第１と第２ゲート電極Ｇ１，Ｇ２を挟むように半導体基板２にソース／ドレイン領域３，４を形成する工程（図１０）とを備える。なお、第１と第２ゲート電極Ｇ１，Ｇ２は、同一の工程で形成されてもよい。
【００６１】
図８に示すように、ｐ型の半導体基板２上にゲート絶縁膜５が形成される。半導体基板２に閾値電圧調整用のｐ型不純物が注入された後、ゲート絶縁膜５上に第１ゲート電極Ｇ１が形成される。次に、図９に示すように、ゲート絶縁膜５上において第１ゲート電極Ｇ１と並ぶように第２ゲート電極Ｇ２が形成される。そして、図１０に示すように、第１と第２ゲート電極Ｇ１，Ｇ２の両側（図１０における左右両側）に、ソース／ドレイン領域３，４となるｎ型不純物が注入される（図１０中の矢印）。以上の工程により、図７に示す「バルク直列型トランジスタ」が得られる。
【００６２】
図１１は、トランジスタ１の上面図である。なお、図１１におけるVII−VII断面が図７に相当する。図１１を参照して、本実施の形態に係るトランジスタ１においては、ＳＴＩ９間に形成されたソース／ドレイン領域３，４が第１と第２ゲート電極Ｇ１，Ｇ２に共有されるので、バルク面積を過度に増大させることなく、リークモードを有するトランジスタを得ることができる。
【００６３】
図１２は、本実施の形態に係るトランジスタ１の変形例を示した上面図である。図１３は、図１２におけるXIII−XIII断面に相当する。図１２，図１３を参照して、本変形例においては、第２ゲート電極Ｇ２の一部が絶縁膜６Ａを介して第１ゲート電極Ｇ１に重なるように形成されている。なお、第１と第２ゲート電極Ｇ１，Ｇ２は、絶縁膜６Ａにより電気的に絶縁されている。図１２，図１３に示す構造を採用することで、第１と第２ゲート電極Ｇ１，Ｇ２のパターニングにおける写真製版が行ないやすくなる。
【００６４】
ところで、第１と第２ゲート電極Ｇ１，Ｇ２の閾値電圧を調整するために、たとえば、第１と第２ゲート電極Ｇ１，Ｇ２の導電型を異ならせることが考えられる。たとえば、ｎチャネル型のＭＯＳトランジスタにおいては、ゲート電極としてｎ型（第１導電型）のポリシリコンを用いたほうが、ｐ型（第２導電型）のポリシリコンを用いた場合と比較して閾値電圧が高くなる。
【００６５】
なお、本実施の形態において、上述した実施の形態１と同様の事項については、詳細な説明は繰り返されない。
【００６６】
（実施の形態３）
図１４は、実施の形態３に係るトランジスタ１を示した断面図である。本実施の形態に係るトランジスタ１は、実施の形態１，２に係るトランジスタの変形例である。図１４を参照して、本実施の形態に係るトランジスタ１において、第１と第２ゲート電極Ｇ１，Ｇ２は、ソース領域３からドレイン領域４に向かう方向（図１４における紙面に垂直な方向）に直交する方向（図１４における左右方向）に並ぶように半導体基板２の主表面上にゲート絶縁膜５を介して形成されている。第１と第２ゲート電極Ｇ１，Ｇ２は、ソース／ドレイン領域３，４を共有している（後述する図１８を参照）。また、第１ゲート電極Ｇ１のゲート幅（図１４中のＬ３）が第２ゲート電極Ｇ２のゲート幅（図１４中のＬ４）よりも大きい。ここで、第１と第２ゲート電極Ｇ１，Ｇ２間の間隔（図１４中のＬ）は０．０５μｍ以上０．１μｍ以下程度である。第１と第２ゲート電極Ｇ１，Ｇ２間に絶縁膜（図示せず）が設けられることが好ましい。第１と第２ゲート電極Ｇ１，Ｇ２は該絶縁膜により確実に絶縁される。なお、図１４においては、第１と第２ゲート電極Ｇ１，Ｇ２がＳＴＩ９上に達するように形成されているが、第１と第２ゲート電極Ｇ１，Ｇ２がＳＴＩ９に挟まれた領域に位置するゲート絶縁膜５上にのみ形成されていてもよい。以上の構成により、第１ゲート電極Ｇ１およびソース／ドレイン領域３，４を含むバルクトランジスタ（第１トランジスタ）と、第２ゲート電極Ｇ２およびソース／ドレイン領域３，４を含むバルクトランジスタ（第２トランジスタ）とが形成される。ここでは、第１と第２ゲート電極Ｇ１，Ｇ２が、ソース／ドレイン３，４間において並列に配置されているので、本願明細書では、このようなトランジスタ１を「バルク並列型トランジスタ」と称する場合がある。
【００６７】
上記トランジスタ１において、第１ゲート電極Ｇ１に第１トランジスタの閾値電圧よりも高い電圧が印加されると、第１ゲート電極Ｇ１の下部に導電型が反転した反転領域が形成される。この結果、ソース／ドレイン領域３，４間に一定値以上の電流（ＯＮ電流）が流れる「トランジスタ１のＯＮ状態」が実現される。ここで、第２ゲート電極Ｇ２には所定の電圧が印加されていてもよいし、されていなくてもよい。
【００６８】
トランジスタ１において、第１ゲート電極Ｇ１に第１トランジスタの閾値電圧よりも低い電圧しか印加されない場合には、第１ゲート電極Ｇ１の下部には十分な反転領域が形成されず、ソース／ドレイン領域３，４間に上記ＯＮ電流は流れない。ここで、第２ゲート電極Ｇ２に第２トランジスタの閾値電圧よりも高い電圧が印加されると、第２ゲート電極Ｇ２下部の半導体基板２がその影響をうけ、ＯＮ電流よりは小さいが後述するＯＦＦ電流よりは大きいリーク電流がソース／ドレイン領域３，４間に流れる「リークモード」が実現される。
【００６９】
トランジスタ１において、第１と第２ゲート電極Ｇ１，Ｇ２にそれぞれ第１と第２トランジスタの閾値電圧よりも低い電圧しか印加されない場合には、上述したＯＮ電流およびリーク電流が生じない「トランジスタ１のＯＦＦ状態」が実現される。ただし、この場合も、ソース／ドレイン領域３，４間には一定値以下の微電流（ＯＦＦ電流）が流れている。
【００７０】
図１５〜図１７は、図１４に示すトランジスタ１の製造工程における各工程の状態を示した断面図である。図１５〜図１７を用いて、トランジスタ１の製造方法について説明する。本実施の形態に係るトランジスタ１の製造方法は、図１５〜図１７に示すように、半導体基板２の主表面上にゲート絶縁膜５を介して第１ゲート電極Ｇ１を形成する工程（図１５）と、半導体基板２の主表面上にゲート絶縁膜５を介して第１ゲート電極Ｇ１と並ぶように第２ゲート電極Ｇ２を形成する工程（図１６）と、第１と第２ゲート電極Ｇ１，Ｇ２が並ぶ方向に直交する方向において該第１と第２ゲート電極Ｇ１，Ｇ２を挟むように半導体基板２にソース／ドレイン領域３，４（図１８参照）を形成する工程（図１７）とを備える。
【００７１】
図１５に示すように、ｐ型の半導体基板２上にゲート絶縁膜５が形成される。半導体基板２に閾値電圧調整用のｐ型不純物が注入された後、ゲート絶縁膜５上に第１ゲート電極Ｇ１が形成される。次に、図１６に示すように、ゲート絶縁膜５上において第１ゲート電極Ｇ１と並ぶように第２ゲート電極Ｇ２が形成される。そして、図１７に示すように、第１と第２ゲート電極Ｇ１，Ｇ２の両側（図１７における紙面の手前側と紙面の奥側）に、ソース／ドレイン領域３，４となるｎ型不純物が注入される（図１７中の矢印）。以上の工程により、図１４に示す「バルク並列型トランジスタ」が得られる。
【００７２】
図１８は、トランジスタ１の上面図である。なお、図１８におけるXIV−XIV断面が図１４に相当する。図１８を参照して、本実施の形態に係るトランジスタ１においては、ソース／ドレイン領域３，４が第１と第２ゲート電極Ｇ１，Ｇ２に共有されるので、バルク面積を過度に増大させることなく、リークモードを有するトランジスタを得ることができる。
【００７３】
図１９は、本実施の形態に係るトランジスタ１の変形例を示した上面図である。図２０は、図１９におけるXX−XX断面に相当する。図１９，図２０を参照して、本変形例においては、第２ゲート電極Ｇ２の一部が絶縁膜６Ａを介して第１ゲート電極Ｇ１に重なるように形成されている。なお、第１と第２ゲート電極Ｇ１，Ｇ２は、絶縁膜６Ａにより電気的に絶縁されている。図１９，図２０に示す構造を採用することで、第１と第２ゲート電極Ｇ１，Ｇ２のパターニングにおける写真製版が行ないやすくなる。
【００７４】
なお、本実施の形態においても、第１と第２ゲート電極Ｇ１，Ｇ２の閾値電圧を調整するために、第１と第２ゲート電極Ｇ１，Ｇ２の導電型を異ならせることができる。また、本実施の形態において、上述した実施の形態１，２と同様の事項については、詳細な説明は繰り返されない。
【００７５】
（実施の形態４）
図２１は、実施の形態４に係るトランジスタ１を示した断面図である。本実施の形態に係るトランジスタ１は、実施の形態３に係るトランジスタの変形例である。図２１を参照して、本実施の形態に係るトランジスタ１においては、第１と第２ゲート電極Ｇ１，Ｇ２の閾値電圧を調整するために、第１ゲート電極Ｇ１下に位置するゲート絶縁膜５の厚みと第２ゲート電極Ｇ２下に位置するゲート絶縁膜（５，５Ａ）の厚みとを異ならせている。図２１に示す例では、第２ゲート電極Ｇ２下に位置するゲート絶縁膜（５，５Ａ）の厚みを第１ゲート電極Ｇ１下に位置するゲート絶縁膜５の厚みよりも大きくしている。これにより、第２ゲート電極Ｇ２を含む第２トランジスタの閾値電圧をより高く設定することができる。なお、第１ゲート電極Ｇ１下に位置するゲート絶縁膜の厚みを第２ゲート電極Ｇ２下に位置するゲート絶縁膜の厚みよりも大きくしてもよい。この場合は、第１ゲート電極Ｇ１を含む第１トランジスタの閾値電圧をより高く設定することができる。
【００７６】
図２２〜図２４は、図２１に示すトランジスタ１の製造工程における各工程の状態を示した断面図である。図２２〜図２４を用いて、トランジスタ１の製造方法について説明する。本実施の形態に係るトランジスタ１の製造方法は、図２２〜図２４に示すように、半導体基板２の主表面上に第１と第２ゲート電極Ｇ１，Ｇ２を形成する前に、第１と第２ゲート電極Ｇ１，Ｇ２の一方のみ（図２１〜図２４の例では第２ゲート電極Ｇ２のみ）の下部に位置する半導体基板２の主表面上にゲート絶縁膜５Ａ（他のゲート絶縁膜）を形成する工程をさらに備える。
【００７７】
図２２に示すように、ｐ型の半導体基板２上にゲート絶縁膜５Ａが形成された後、第２ゲート電極Ｇ２が設けられる領域上にレジストマスク１０Ａが設けられる。次に、図２３に示すように、レジストマスク１０Ａに覆われない部分のゲート絶縁膜５Ａがフッ酸などにより除去され、レジストマスク１０Ａも除去される。そして、図２４に示すように、半導体基板２およびゲート絶縁膜５Ａを覆うようにゲート絶縁膜５が形成される。その後、半導体基板２に閾値電圧調整用のｐ型不純物が注入された後、ゲート絶縁膜５，５Ａ上に第１と第２ゲート電極Ｇ１，Ｇ２が形成され、第１と第２ゲート電極Ｇ１，Ｇ２の両側（図２４における紙面の手前側と紙面の奥側）に、ソース／ドレイン領域３，４となるｎ型不純物が注入される。
【００７８】
なお、本実施の形態においては、実施の形態３に係る「バルク並列型トランジスタ」の変形例として第１と第２ゲート電極Ｇ１，Ｇ２下に位置するゲート絶縁膜の厚みを異ならせる場合について説明したが、実施の形態２に係る「バルク直列型トランジスタ」において同様の思想を適用することも当然に予定されている。また、本実施の形態において、上述した実施の形態１〜３と同様の事項については、詳細な説明は繰り返されない。
【００７９】
（実施の形態５）
図２５，図２６は、実施の形態５に係るトランジスタ１の製造工程における各工程の状態を示した断面図である。本実施の形態に係るトランジスタ１は、実施の形態３に係るトランジスタの変形例である。本実施の形態に係るトランジスタ１においては、第１と第２ゲート電極Ｇ１，Ｇ２の閾値電圧を調整するために、第１ゲート電極Ｇ１下に位置する半導体基板２中の不純物濃度と第２ゲート電極Ｇ２下に位置する半導体基板２中の不純物濃度とを異ならせている。
【００８０】
本実施の形態に係るトランジスタ１の製造方法は、図２５，図２６に示すように、第１と第２ゲート電極Ｇ１，Ｇ２下に位置する半導体基板２に第１と第２ゲート電極Ｇ１，Ｇ２を含むトランジスタ（第１と第２トランジスタ）の閾値電圧調整用の不純物を注入する工程（図２５）と、第１と第２ゲート電極Ｇ１，Ｇ２の一方のみ（図２５，図２６の例では第２ゲート電極Ｇ２のみ）の下部に位置する半導体基板２に第１または第２トランジスタ（図２５，図２６の例では第２トランジスタ）の閾値電圧調整用の不純物を注入する工程（図２６）とを備える。なお、図２５に示す工程は、上述した実施の形態１〜４においても備えられている。
【００８１】
図２５に示すように、ｐ型の半導体基板２上にゲート絶縁膜５が形成された後、第１と第２トランジスタの閾値電圧調整用のｐ型不純物が注入される（図２５中の破線矢印）。次に、図２６に示すように、ゲート絶縁膜５上に第１ゲート電極Ｇ１が形成された後、該第１ゲート電極Ｇ１をマスクとして、第２ゲート電極Ｇ２を含む第２トランジスタの閾値電圧調整用のｐ型不純物が注入される（図２６中の破線矢印）。その後、ゲート絶縁膜５上に第２ゲート電極Ｇ２が形成され、第１と第２ゲート電極Ｇ１，Ｇ２の両側（図２６における紙面の手前側と紙面の奥側）に、ソース／ドレイン領域３，４となるｎ型不純物が注入される。以上の工程により、第２ゲート電極Ｇ２を含む第２トランジスタの閾値電圧をより高く設定することができる。
【００８２】
図２７は、上記製造方法の変形例を示した図である。図２７を参照して、図２５に示す工程が実施された後、ゲート絶縁膜５上に第２ゲート電極Ｇ２が形成され、該第２ゲート電極Ｇ２をマスクとして、第１ゲート電極Ｇ１を含む第１トランジスタの閾値電圧調整用のｐ型不純物が注入されてもよい（図２７中の破線矢印）。これにより、第１ゲート電極Ｇ１を含む第１トランジスタの閾値電圧をより高く設定することができる。
【００８３】
なお、本実施の形態においては、実施の形態３に係る「バルク並列型トランジスタ」の変形例として第１と第２ゲート電極Ｇ１，Ｇ２下に位置する半導体基板２中の不純物濃度を異ならせる場合について説明したが、実施の形態２に係る「バルク直列型トランジスタ」において同様の思想を適用することも当然に予定されている。また、本実施の形態において、上述した実施の形態１〜４と同様の事項については、詳細な説明は繰り返されない。
【００８４】
（実施の形態６）
図２８は、実施の形態６に係るトランジスタ１の製造工程における中間工程の状態を示した断面図である。本実施の形態に係るトランジスタ１は、実施の形態５に係るトランジスタの製造方法の変形例である。本実施の形態に係るトランジスタ１の製造方法においては、第１ゲート電極Ｇ１下に位置する半導体基板２中の不純物濃度と第２ゲート電極Ｇ２下に位置する半導体基板２中の不純物濃度とを異ならせるために、レジストマスク１０Ｂを用いている。
【００８５】
図２５に示す工程の実施後、図２８に示すように、ゲート絶縁膜５上における第１ゲート電極Ｇ１が形成される領域にレジストマスク１０Ｂが設けられる。次に、レジストマスク１０Ｂをマスクとして、第２ゲート電極Ｇ２を含む第２トランジスタの閾値電圧調整用のｐ型不純物が注入される（図２８中の破線矢印）。レジストマスク１０Ｂが除去された後、ゲート絶縁膜５上に第１と第２ゲート電極Ｇ１，Ｇ２が形成され、第１と第２ゲート電極Ｇ１，Ｇ２の両側（図２８における紙面の手前側と紙面の奥側）に、ソース／ドレイン領域３，４となるｎ型不純物が注入される。以上の工程により、第２ゲート電極Ｇ２を含む第２トランジスタの閾値電圧をより高く設定することができる。
【００８６】
図２９は、上記製造方法の変形例を示した図である。図２９を参照して、図２５に示す工程が実施された後、ゲート絶縁膜５上における第２ゲート電極Ｇ２が形成される領域にレジストマスク１０Ａが設けられ、レジストマスク１０Ａをマスクとして、第１ゲート電極Ｇ１を含む第１トランジスタの閾値電圧調整用のｐ型不純物が注入されてもよい（図２９中の破線矢印）。これにより、第１ゲート電極Ｇ１を含む第１トランジスタの閾値電圧をより高く設定することができる。
【００８７】
なお、本実施の形態においては、実施の形態３に係る「バルク並列型トランジスタ」の変形例として第１と第２ゲート電極Ｇ１，Ｇ２下に位置する半導体基板２中の不純物濃度を異ならせる場合について説明したが、実施の形態２に係る「バルク直列型トランジスタ」において同様の思想を適用することも当然に予定されている。また、本実施の形態において、上述した実施の形態１〜５と同様の事項については、詳細な説明は繰り返されない。
【００８８】
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組み合わせることは当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施の形態１〜６に係る半導体装置を模式的に示した回路図であり、（ａ）は「バルク＋ＴＦＴ型トランジスタ」を示し、（ｂ）は「バルク直列型トランジスタ」を示し、（ｃ）は「バルク並列型トランジスタ」を示す。
【図２】本発明の実施の形態１に係る半導体装置を示した断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造工程における第１工程を示した図である。
【図４】本発明の実施の形態１に係る半導体装置の製造工程における第２工程を示した図である。
【図５】本発明の実施の形態１に係る半導体装置の製造工程における第３工程を示した図である。
【図６】本発明の実施の形態１に係る半導体装置を示した上面図である。
【図７】本発明の実施の形態２に係る半導体装置を示した断面図である。
【図８】本発明の実施の形態２に係る半導体装置の製造工程における第１工程を示した図である。
【図９】本発明の実施の形態２に係る半導体装置の製造工程における第２工程を示した図である。
【図１０】本発明の実施の形態２に係る半導体装置の製造工程における第３工程を示した図である。
【図１１】本発明の実施の形態２に係る半導体装置を示した上面図である。
【図１２】本発明の実施の形態２に係る半導体装置の変形例を示した上面図である。
【図１３】図１２におけるXIII−XIII断面図である。
【図１４】本発明の実施の形態３，５，６に係る半導体装置を示した断面図である。
【図１５】本発明の実施の形態３に係る半導体装置の製造工程における第１工程を示した図である。
【図１６】本発明の実施の形態３に係る半導体装置の製造工程における第２工程を示した図である。
【図１７】本発明の実施の形態３に係る半導体装置の製造工程における第３工程を示した図である。
【図１８】本発明の実施の形態３，５，６に係る半導体装置を示した上面図である。
【図１９】本発明の実施の形態３，５，６に係る半導体装置の変形例を示した上面図である。
【図２０】図１９におけるXX−XX断面図である。
【図２１】本発明の実施の形態４に係る半導体装置を示した断面図である。
【図２２】本発明の実施の形態４に係る半導体装置の製造工程における第１工程を示した図である。
【図２３】本発明の実施の形態４に係る半導体装置の製造工程における第２工程を示した図である。
【図２４】本発明の実施の形態４に係る半導体装置の製造工程における第３工程を示した図である。
【図２５】本発明の実施の形態５に係る半導体装置の製造工程における第１工程を示した図である。
【図２６】本発明の実施の形態５に係る半導体装置の製造工程における第２工程を示した図である。
【図２７】本発明の実施の形態５に係る半導体装置の製造工程の変形例における中間工程を示した図である。
【図２８】本発明の実施の形態６に係る半導体装置の製造工程における中間工程を示した図である。
【図２９】本発明の実施の形態６に係る半導体装置の製造工程の変形例における中間工程を示した図である。
【図３０】本発明の実施の形態１〜６に係る半導体装置を備えた半導体記憶装置の等価回路図である。
【符号の説明】
【００９０】
１  トランジスタ（半導体装置）、２  半導体基板、３，４  ソース／ドレイン領域、５，５Ａ，８  ゲート絶縁膜、６，６Ａ  絶縁膜、７  導電膜、９  ＳＴＩ、１０Ａ，１０Ｂ  レジストマスク、５０  メモリセル、５０Ａ，５０Ｂ  データ保持部、５２Ａ，５２Ｂ  アクセストランジスタ、５４Ａ，５４Ｂ  キャパシタ、５６Ａ，５６Ｂ  ｐチャネルＴＦＴ、６０，６２  ノード、６４，６６  ワード線、６８Ａ，６８Ｂ  ビット線、７０  セルプレート、７２  電源ノード、Ｇ１，Ｇ１Ａ，Ｇ１Ｂ  第１ゲート電極、Ｇ２，Ｇ２Ａ，Ｇ２Ｂ  第２ゲート電極、１００  半導体記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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