(57)【要約】【課題】  半導体チップを高密度に内蔵し、小型化が可能で、しかも信頼性の高い半導体チップ内蔵基板と、その製造方法を提供すること。【解決手段】  支持基板５１’とその上の絶縁層６０、及び外部回路へ接続するための部材６６、６９を有し、且つ絶縁層６０中に内蔵された複数の半導体チップを有する半導体チップ内蔵基板であって、当該複数の半導体チップのうちの少なくとも一部のものがそれらの積層体５７として内蔵されている半導体チップ内蔵基板とする。【選択図】      図３
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【特許請求の範囲】
【請求項１】
支持基板とその上の絶縁層、及び外部回路へ接続するための部材を有し、且つ絶縁層中に内蔵された複数の半導体チップを有する半導体チップ内蔵基板であって、当該複数の半導体チップのうちの少なくとも一部のものがそれらの積層体として内蔵されていることを特徴とする半導体チップ内蔵基板。
【請求項２】
前記積層体が前記支持基板の片側に配置されている、請求項１に記載の半導体チップ内蔵基板。
【請求項３】
前記積層体が前記支持基板の両側に配置されている、請求項１に記載の半導体チップ内蔵基板。
【請求項４】
前記積層体を構成する半導体チップどうしがワイヤボンディングで電気的に接続されている、請求項１〜３のいずれか一つに記載の半導体チップ内蔵基板。
【請求項５】
前記積層体を構成する半導体チップどうしが少なくとも１つのチップに設けたスルーホールを利用して電気的に接続されている、請求項１〜３のいずれか一つに記載の半導体チップ内蔵基板。
【請求項６】
前記積層体を構成する上層と下層の半導体チップどうしが、それらの間に介在する導電性材料により電気的に接続されている、請求項１〜３のいずれか一つに記載の半導体チップ内蔵基板。
【請求項７】
支持基板とその上の絶縁層、及び外部回路へ接続するための部材を有し、且つ絶縁層中に内蔵された複数の半導体チップを有し、当該複数の半導体チップのうちの少なくとも一部のものがそれらの積層体として内蔵されている半導体チップ内蔵基板を製造する方法であって、支持基板上に複数の半導体チップを配置し、これらの半導体チップを覆う絶縁層を形成し、外部回路へ接続するための部材を形成することを含み、当該複数の半導体チップのうちの少なくとも一部のものを、それらを積層した積層体として用意し、この積層体を支持基板上に配置することを特徴とする半導体チップ内蔵基板の製造方法。
【請求項８】
前記積層体を前記支持基板の片側に配置する、請求項７記載の半導体チップ内蔵基板の製造方法。
【請求項９】
前記積層体を前記支持基板の両側に配置する、請求項７記載の半導体チップ内蔵基板の製造方法。
【請求項１０】
前記積層体を、接合した上下の半導体チップをワイヤボンディングにより電気的に接続して形成する、請求項７〜９のいずれか一つに記載の半導体チップ内蔵基板の製造方法。
【請求項１１】
前記積層体を、接合した上下の半導体チップを少なくとも１つのチップに設けたスルーホールを利用して電気的に接続して形成する、請求項７〜９のいずれか一つに記載の半導体チップ内蔵基板の製造方法。
【請求項１２】
前記積層体を、上層と下層の半導体チップをそれらの間に介在する導電性材料により電気的に接続して形成する、請求項７〜９のいずれか一つに記載の半導体チップ内蔵基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを内蔵する基板とその製造方法に関する。
【背景技術】
【０００２】
従来、例えばパッケージ基板の製造では、基板上に半導体チップを実装していた。チップの実装に当たっては、単体チップを実装する場合と、複数のチップを実装してパッケージ化する場合があった。しかし、いずれの場合も、基板内へのチップの埋め込みは考えられていなかった。
【０００３】
近年、半導体チップなどの半導体装置を用いた電子機器の高性能化が進められており、それに伴い、半導体チップ実装密度の向上や、半導体チップを搭載した基板の小型化、省スペース化などが求められている。このような要請を満足するために、半導体チップが埋め込まれた様々な基板、いわゆるチップ内蔵基板あるいは半導体装置が提案されている。
【０００４】
例えば、特許文献１には、ダイシングフレームへ複数の半導体チップを配置し、パターン化した樹脂膜（保護膜）を形成し、再配線、ポスト（柱状突起）及び第２の保護膜を形成後、ダイシングしてマルチチップモジュール化した半導体装置が開示されている。
【０００５】
特許文献２には、ベース板上に複数の半導体チップを接着し、次いで絶縁層、再配線層、突起電極及び半田ボールを順次形成後、ベース板を除去し、チップ間の絶縁層を切断して製造される半導体装置が記載されている。
【０００６】
特許文献３には、複数の半導体チップを搭載冶具に配置し、各チップ上に銅ポストを形成し、チップの樹脂封止を行ってから、ランドを備えた再配線層を形成し、ランド上に銅ポストを形成し、次いで再配線層を樹脂封止し、露出している銅ポスト上に半田ボールを形成する、パッケージ化された半導体装置が記載されている。
【０００７】
特許文献４には、ダイパッドにトランジション層を配設した半導体チップをコア基板に設けた凹部に入れてプリント配線板を製造する技術が記載されている。
【０００８】
特許文献５には、金属放熱板にＩＣチップを接合し、ＩＣチップを覆う複数の絶縁樹脂層を形成し、ＩＣチップの実装用パッドを最上層の絶縁樹脂層の表面に形成されたＢＧＡ実装パッドに接続することで、ボールグリッドアレイ（ＢＧＡ）パッケージを製造する方法が記載されている。
【０００９】
特許文献６には、半導体チップを内蔵するフィルム状の半導体パッケージを配線層のパッケージ収容孔に配置して構成した回路基板を複数層積層し、各回路基板の配線を相互に接続した多層半導体装置とその製造方法が開示されている。
【００１０】
【特許文献１】特開２００１−３３２６４３号公報
【特許文献２】特開２００３−３１８３２３号公報
【特許文献３】特開２００１−２１７３８１号公報
【特許文献４】特開２００２−１７０８２７号公報
【特許文献５】特開２００１−１５６５０号公報
【特許文献６】特開２００２−９２３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
基板へ半導体チップを高密度に実装することや、半導体チップを搭載した基板の小型化、省スペース化などの要請に応じて、上記のようにいろいろなチップ内蔵基板とその製造方法が提案されている。しかし、今後も益々増大するのが確実なそうした要請に応えるためには、チップをより高密度に内蔵し、より小型化し、且つ高信頼性のチップ内蔵基板の開発が不可欠であるが、これまでのところ、そのようなチップ内蔵基板は知られていない。
【００１２】
本発明の目的は、これまでになく半導体チップを高密度に内蔵し、小型化が可能であって、しかも高信頼性の半導体チップ内蔵基板と、その製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明による半導体チップ内蔵基板は、支持基板とその上の絶縁層、及び外部回路へ接続するための部材を有し、且つ絶縁層中に内蔵された複数の半導体チップを有する半導体チップ内蔵基板であって、当該複数の半導体チップのうちの少なくとも一部のものがそれらの積層体として内蔵されていることを特徴とする。
【００１４】
半導体チップの積層体は、支持基板の片側だけに配置してもよく、あるいは両側に配置してもよい。
【００１５】
積層体を構成する半導体チップどうしは、ワイヤボンディングで電気的に接続してもよく、あるいは少なくとも１つのチップに設けたスルーホールを利用して電気的に接続してもよい。積層体を構成する上層と下層の半導体チップは、それらの間に介在する導電性材料、例えばはんだや金などの材料、により電気的に接続することもできる。
【００１６】
本発明の半導体チップ内蔵基板は、支持基板上に複数の半導体チップを配置し、これらの半導体チップを覆う絶縁層を形成し、外部回路へ接続するための部材を形成することを含み、当該複数の半導体チップのうちの少なくとも一部のものを、それらを積層した積層体として用意し、この積層体を支持基板上に配置することを特徴とする方法により製造することができる。
【００１７】
半導体チップの積層体は、支持基板の片側だけに配置してもよく、両側に配置してもよい。
【００１８】
半導体チップの積層体は、接合した上下の半導体チップをワイヤボンディングにより、あるいは少なくとも１つのチップに設けたスルーホールを利用することにより、電気的に接続して形成することができる。積層体は、上層と下層の半導体チップをそれらの間に介在する導電性材料により電気的に接続して形成してもよい。
【発明の効果】
【００１９】
本発明によれば、予め積層した半導体チップを用いることにより、半導体チップを高密度に内蔵し、薄型あるいは小型の半導体チップ内蔵基板の提供が可能になる。半導体チップどうしの積層体では、膨張率の違いによる位置合わせの精度の低下を免れることができ、それに応じて半導体チップ内蔵基板の精度を向上させて、その信頼性を高めることができる。更に、支持基板の両側に半導体チップ積層体を対称的に配置すれば、異種材料の膨張率の差に起因する反りの影響がないか低下した半導体チップ内蔵基板を提供できる。本発明によれば、例えば、厚さが１００μｍ以下のチップの積層体を用いることにより、厚さが５００μｍ以下のチップ内蔵基板の利用が可能となる。
【発明を実施するための最良の形態】
【００２０】
図面を参照して本発明の種々の態様を説明するが、本発明はここで説明する態様に限定されるものでないことは言うまでもない。
【００２１】
本発明の半導体チップ内蔵基板では、半導体チップの積層体（スタック）を使用する。
図１（ａ）〜１（ｃ）に、本発明のチップ内蔵基板で好適に用いられる半導体チップの積層体の例を示す。
【００２２】
図１（ａ）に示した積層体は、２つのチップ１１、１２をフェイスアップ方式で積層したものであり、チップ間の電機的接続はワイヤ１３を使用するワイヤボンディングによりなされている。チップどうしの接続は、例えば上層のチップ１２の裏面に貼付したダイアタッチテープ（図示せず）を使用し、チップ１２をチップ１１の上に配置して両者を接続するなどの方法により行うことができる。各チップ１１、１２の上には、それぞれを外部回路に接続するのに用いられるポスト１５が形成されている。図に示した上方のチップ１２の上に、更に別のチップを重ねることも可能である。
【００２３】
図１（ｂ）に示した積層体は、やはりフェイスアップ方式で積層した２つのチップ２１、２２から構成されており、チップ間の電機的接続は、上方のチップ２２に設けたスルーホール２３を利用してなされている。下方のチップ２１の上面の、スルーホール２３に対応する位置に設けた、例えばアルミニウムで形成した、パッド（図示せず）に、スルーホール２３内に充填したはんだを接合することで、上下のチップ２１、２２を相互に電機的に接続することができる。各チップ２１、２２の上には、やはりそれぞれを外部回路に接続するのに用いられるポスト２５が形成されている。上方のチップ２２の上に、更に別のチップを重ねることも可能である。
【００２４】
図１（ｃ）に示した積層体は、フェイスダウン方式で作製されたものであり、チップ３１の上にチップ３２、３３が重ねられている。上方のチップ３２、３３と下方のチップ３１との接続は、はんだや金などの導電性材料で形成したバンプ３４を使って行うことができる。チップ３１の上には、積層体を外部回路に接続するポスト３５が形成されている。
【００２５】
図１（ａ）〜１（ｃ）に例示した積層体に設けられたポスト１５、２５、３５は、例えば、チップの積層後に、積層体の片面全面にスパッタリングにより銅のシード層を形成し、ポストの形成部に開口を有するレジストパターンを形成し、シード層を給電層として使用する電解銅めっきにより開口内に銅を充填し、レジスト層を開口内の銅とともに平坦化後、レジスト層とその下のシード層を除去する方法で形成することができる。ポスト１５、２５、３５の材料は銅に限定されず、形成方法もここで説明したものに限定されない。
【００２６】
また、本発明の使用する積層体における各チップとしては、単純な半導体チップばかりでなく、そのようなチップを利用して製作されたチップスケールパッケージ（ＣＳＰ）やウエハレベルパッケージ（ＷＬＰ）などを使用することも可能である。
【００２７】
本発明のチップ内蔵基板は、先に例示したようなチップの積層体を使って、次のように製造することができる。
図２（ａ）に示したように、チップ積層体を搭載するための支持基板（コア基板）５１を用意する。この支持基板５１は絶縁材料（例えば樹脂）製であり、両面の接続パッド５２とそれらを接続するスルーホール５３を備えている。
【００２８】
図２（ｂ）に示したように、支持基板５１の上面のパッド５２の上に、導電材料（例えば銅）のポスト５５（完成した半導体チップ内蔵基板においてそれを貫通するビアを形成するための部材）を、半導体装置の製造分野で知られている任意の方法により形成する。続いて、図２（ｃ）に示したように、予め形成したチップ積層体５７を、支持基板の上面に接合する。この接合には、チップ積層体５７の裏面（ポスト５８を形成していない方の面）に貼付したダイアタッチテープ（図示せず）を使用することができる。
【００２９】
次に、図２（ｄ）に示したように、チップ積層体５７を覆って、支持基板５１の上面全体に絶縁層（誘電体層）６０を形成する。絶縁層６０の形成には、例えばプリプレグ材料のテープを使用することができる。絶縁層６０の表面にポスト５５、５８の上面が露出するよう、絶縁層６０の平坦化等の処理を行うことができる。
【００３０】
絶縁層６０の上に、図２（ｅ）に示したように、配線層６２を形成する。続いて、図２（ｆ）に示したように、配線層６２の一部を露出する開口６４を備えたソルダレジスト層６５を形成する。露出した配線層６２の上に、Ｎｉ／Ａｕめっき層（図示せず）を形成して、図２（ｇ）に示したように、別の半導体チップ（図示せず）を実装するためのパッド６６を形成し、そして更に、絶縁層６０を貫通し支持基板のスルーホール５３に接続するポスト５５に接続するはんだバンプ６７を形成する。
【００３１】
次に、図２（ｈ）に示したように、支持基板５１の裏面に、パッド５２（図２（ａ））に接続する配線層７１を形成し、そして配線層７１の一部を露出する開口７３を備えたソルダレジスト層７４を形成する。露出した配線層７１の上にＮｉ／Ａｕめっき層（図示せず）を形成後、図２（ｉ）に示したように配線層７１に接続するはんだバンプ７６を形成する。
【００３２】
こうして製造された本発明による半導体チップ内蔵基板（図２（ｉ））は、支持基板５１の片面に形成した絶縁層６０中に半導体チップの積層体５７を内蔵している。この半導体チップ内蔵基板は、上面に設けたパッド６６を利用して別の半導体チップ（図示せず）などを搭載することができ、また、下面に設けたはんだバンプ７６を使って、更に別の基板に搭載することができる。別の半導体チップを搭載する必要がなければ、上面のパッド６６を省くことが可能である。この半導体チップ内蔵基板は、図示してはいないが、半導体チップの積層体５７のほかに、単一のチップを含むことも可能であり、積層チップ数を異にする半導体チップ積層体を含むことも可能である。
【００３３】
本発明の半導体チップ内蔵基板は、外部回路へ接続するための部材を片面だけに設けたものでもよい。この態様の半導体チップ内蔵基板を図３に示し、この半導体チップ内蔵基板は、図２（ａ）を参照して説明した両面の接続パッド５２とそれらを接続するスルーホール５３を備えた支持基板５１の代わりに、片面に配線層５４とこれに接続するポスト５４’を持つ支持基板５１’を用いて、図２（ａ）〜２（ｇ）を参照して先に説明したようにして製造することができる。図３において、図２（ａ）〜２（ｇ）に示したのと同じ部材についてはそれらと同じ符号を用いて示している。
【００３４】
図３に示した半導体チップ内蔵基板においては、配線層６２の上に設けたＮｉ／Ａｕめっき層（図示せず）で形成したパッド６６に、別の半導体チップ７５をそれに設けたバンプ７２により搭載することができ、また、同じく配線層６２の上に設けたＮｉ／Ａｕめっき層（図示せず）で形成したパッド６９を、外部回路への接続のために使用することができる。
【００３５】
本発明の半導体チップ内蔵基板においては、支持基板の両側に半導体チップの積層体を内蔵する態様も可能である。図４に示したこの態様の半導体チップ内蔵基板において、８１は支持基板を示し、その両側に複数チップの積層体８２がそれぞれ配置され、それらを覆う絶縁層のうち、上方の絶縁層８３ａの上に位置するソルダレジスト層８４ａの開口部に、別のチップを実装するのに使用するパッド８５と、外部回路への接続用のパッド８６が設けられている。下方の絶縁層８３ｂの上のソルダレジスト層８４ｂの開口部には、別の基板への搭載に用いられるバンプ８８が設けられている。一例として、支持基板の厚さは２００μｍ、上下の絶縁層の厚さはそれぞれ１００μｍ程度でよい。
【００３６】
支持基板の両側にチップを配置したこの態様は、構成部材の材料の違いに起因する反りをなくし、あるいは軽減するのに有効であり、この効果は、特に両側のチップを図示のように対称構造となるようにした場合に顕著である。
【図面の簡単な説明】
【００３７】
【図１（ａ）】本発明で使用する半導体チップの積層体の例を説明する図である。
【図１（ｂ）】本発明で使用する半導体チップの積層体の別の例を説明する図である。
【図１（ｃ）】本発明で使用する半導体チップの積層体のもう一つの例を説明する図である。
【図２（ａ）】本発明の半導体チップ内蔵基板の製造方法を例示する図である。
【図２（ｂ）】本発明の半導体チップ内蔵基板の製造方法を例示する図である。
【図２（ｃ）】本発明の半導体チップ内蔵基板の製造方法を例示する図である。
【図２（ｄ）】本発明の半導体チップ内蔵基板の製造方法を例示する図である。
【図２（ｅ）】本発明の半導体チップ内蔵基板の製造方法を例示する図である。
【図２（ｆ）】本発明の半導体チップ内蔵基板の製造方法を例示する図である。
【図２（ｇ）】本発明の半導体チップ内蔵基板の製造方法を例示する図である。
【図２（ｈ）】本発明の半導体チップ内蔵基板の製造方法を例示する図である。
【図２（ｉ）】本発明の半導体チップ内蔵基板の製造方法を例示し、且つ本発明による半導体チップ内蔵基板の一つの態様を説明する図である。
【図３】本発明による半導体チップ内蔵基板のもう一つの態様を説明する図である。
【図４】本発明による半導体チップ内蔵基板の更に別の態様を説明する図である。
【符号の説明】
【００３８】
１１、１２、２１、２２、３１、３２、３３    半導体チップ
１３    ワイヤ
２３    スルーホール
３４    バンプ
１５、２５、３５    ポスト
５１、５１’、８１    支持基板
５７、８２    チップ積層体
６０、８３ａ、８３ｂ    絶縁層
６６、６８、６９、８５、８６    パッド
６７、７６    はんだバンプ
７２    バンプ
７５    半導体チップ
【図１（ａ）】
2006041438.tif 000003
【図１（ｂ）】
2006041438.tif 000004
【図１（ｃ）】
2006041438.tif 000005
【図２（ａ）】
2006041438.tif 000006
【図２（ｂ）】
2006041438.tif 000007
【図２（ｃ）】
2006041438.tif 000008
【図２（ｄ）】
2006041438.tif 000009
【図２（ｅ）】
2006041438.tif 000010
【図２（ｆ）】
2006041438.tif 000011
【図２（ｇ）】
2006041438.tif 000012
【図２（ｈ）】
2006041438.tif 000013
【図２（ｉ）】
2006041438.tif 000014
【図３】
2006041438.tif 000015
【図４】
2006041438.tif 000016