(57)【要約】【課題】  少なくとも一方向の寸法が同一で、且つ１層目配線までのトランジスタ形成を固定化した複数の基本セルをベースにし、この複数の基本セルを第１のビア以降を修正することにより、半導体集積回路の異なる動作要求又は回路要求に対して対応する。【解決手段】  ＳＲＡＭセル部１は、２つのＰｃｈ  ＭＯＳトランジスタ及び２つのＮｃｈ  ＭＯＳトランジスタを有する基本セルＡ１と、２つのＰｃｈ  ＭＯＳトランジスタ及び２つのＮｃｈ  ＭＯＳトランジスタを有し、基本セルＡ１とはセルの原点の配置のみ異なる基本セルＡ２と、基本セルＡ１と基本セルＡ２の間に設けられ、４つのＮｃｈ  ＭＯＳトランジスタを有し、Ｘ方向の寸法が基本セルＡ１と同一な基本セルＢとから構成され、第１のビア１５、２層目配線１６、第２のビア１７、３層目配線１８を用いてトランジスタ間の接続と回路の接続を行っている。【選択図】  図７
2006108397.tif 000002
【特許請求の範囲】
【請求項１】
ｍ（ただし、ｍは１以上）層目配線まで配置形成され、論理ゲートを構成する第１の極性を有するトランジスタ及び第２の極性を有するトランジスタをそれぞれ複数個備え、配置形成される前記ｍ層目配線は、前記トランジスタのゲート・ソース・ドレインのピッチよりも狭いピッチのｍ＋１層目配線ピッチに配置される第１の基本セルと、
前記ｍ層目配線まで配置形成され、第２の極性を有するトランジスタを複数個備え、配置形成される前記ｍ層目配線は、前記トランジスタのゲート・ソース・ドレインのピッチよりも狭いピッチの前記ｍ＋１層目配線ピッチに配置される第２の基本セルと、
前記トランジスタ間を接続し、且つ回路を接続するｍ＋１層目以上の配線と
を具備することを特徴とする半導体集積回路。
【請求項２】
ｍ（ただし、ｍは１以上）層目配線まで配置形成され、論理ゲートを構成する第１の極性を有するトランジスタ及び第２の極性を有するトランジスタをそれぞれ２個備え、配置形成される前記ｍ層目配線は、前記トランジスタのゲート・ソース・ドレインのピッチよりも狭いピッチのｍ＋１層目配線ピッチに配置される２つの第１の基本セルと、前記ｍ層目配線まで配置形成され、第２の極性を有し、トランスファーゲートとして動作するトランジスタを４個備え、配置形成される前記ｍ層目配線は、前記トランジスタのゲート・ソース・ドレインのピッチよりも狭いピッチの前記ｍ＋１層目配線ピッチに配置される１つの第２の基本セルとから構成される２つのＳＲＡＭセルと、
前記トランジスタ間を接続し、且つ回路を接続するｍ＋１層目以上の配線と
を具備することを特徴とする半導体集積回路。
【請求項３】
ｍ（ただし、ｍは１以上）層目配線まで配置形成され、論理ゲートを構成する第１の極性を有する第１のトランジスタ及び第２の極性を有する第２のトランジスタをそれぞれ複数個備え、配置形成される前記ｍ層目配線は、前記トランジスタのゲート・ソース・ドレインのピッチよりも狭いピッチのｍ＋１層目配線ピッチに配置され、前記第１及び第２のトランジスタの閾値電圧の絶対値が同一な第１の基本セルと、
前記ｍ層目配線まで配置形成され、第２の極性を有し、前記第２のトランジスタよりも大きな閾値電圧を有する第３のトランジスタを複数個備え、配置形成される前記ｍ層目配線は、前記トランジスタのゲート・ソース・ドレインのピッチよりも狭いピッチの前記ｍ＋１層目配線ピッチに配置される第２の基本セルと、
前記トランジスタ間を接続し、且つ回路を接続するｍ＋１層目以上の配線と
を具備することを特徴とする半導体集積回路。
【請求項４】
ｍ（ただし、ｍは１以上）層目配線まで配置形成され、論理ゲートを構成する第１の極性を有する第１のトランジスタ及び第２の極性を有する第２のトランジスタをそれぞれ複数個備え、前記第１及び第２のトランジスタの閾値電圧の絶対値が同一であり、配置形成される前記ｍ層目配線は、前記トランジスタのゲート・ソース・ドレインのピッチよりも狭いピッチのｍ＋１層目配線ピッチに配置される第１の基本セルと、前記ｍ層目配線まで配置形成され、第２の極性を有し、前記第２のトランジスタよりも大きな閾値電圧を有し、前記論理ゲートの動作を制御する第３のトランジスタを複数個備え、配置形成される前記ｍ層目配線は、前記トランジスタのゲート・ソース・ドレインのピッチよりも狭いピッチの前記ｍ＋１層目配線ピッチに配置される第２の基本セルとから構成される制御トランジスタ付論理回路と、
前記トランジスタ間を接続し、且つ回路を接続するｍ＋１層目以上の配線と
を具備する半導体集積回路。
【請求項５】
前記第１及び第２の基本セルは、少なくとも一方向の寸法が同一であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＳＩＣ(application  specific  integrated  circuits)に係り、特に、ゲートアレイやエンベデッドアレイ等に用いられる基本セルに関する。
【背景技術】
【０００２】
通常、ゲートアレイやエンベデッドアレイ等のマスタースライス方式の半導体集積回路は、トランジスタの形成工程までを共通とし、メタル配線工程においてカスタマイズされる。そして、共通となるトランジスタ領域には、複数個のトランジスタを基本単位とした基本セルが規則正しくＬＳＩチップ上に配置されている（例えば、特許文献１参照。）。この特許文献では、２個のトランジスタからなるＰｃｈ  ＭＯＳトランジスタ部と、Ｐｃｈ  ＭＯＳトランジスタ部よりも面積の大きく、４個のトランジスタからなるＮｃｈ  ＭＯＳトランジスタ部とを有し、トランジスタの形成工程まで完了した基本セルをコンタクト、１層目配線以上のレイヤ修正をすることでＮＡＮＤゲート回路やＳＲＡＭセルを完成させている。
【０００３】
ところが、基本セルのＰｃｈ  ＭＯＳトランジスタ部とＮｃｈ  ＭＯＳトランジスタ部の面積が異なるので、この基本セルを横方向、縦方向に繰り返し配置した場合、トランジスタが形成されていない余分なフィールド領域が発生して半導体集積回路のチップ面積が増大するという問題点がある。
【０００４】
また、回路変更が発生した場合、その都度コンタクト、１層目配線以降のレイヤ修正をしているのでレイヤ修正の数が増大するという問題点がある。
【０００５】
更に、近年のＤｅｅｐサブミクロンＬＳＩにおいては、トランジスタの微細化よりも配線の微細化の進展が早く、それとともに、マスタースライス方式の半導体集積回路に用いられる基本セルでは、自由に基本セル内の配線と外部配線を接続できなくなるという問題点がある。
【特許文献１】特開平６−１８８３９８号公報（頁４、図１、及び頁５、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、少なくとも一方向の寸法が同一で、且つ１層目配線までのトランジスタ形成を固定化した複数の基本セルをベースにし、異なる動作要求又は回路要求に対してこの複数の基本セルを第１のビア以上を修正することにより対応する半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様の半導体集積回路は、ｍ（ただし、ｍは１以上）層目配線まで配置形成され、論理ゲートを構成する第１の極性を有するトランジスタ及び第２の極性を有するトランジスタをそれぞれ複数個備え、配置形成される前記ｍ層目配線は、前記トランジスタのゲート・ソース・ドレインのピッチよりも狭いピッチのｍ＋１層目配線ピッチに配置される第１の基本セルと、前記ｍ層目配線まで配置形成され、第２の極性を有するトランジスタを複数個備え、配置形成される前記ｍ層目配線は、前記トランジスタのゲート・ソース・ドレインのピッチよりも狭いピッチの前記ｍ＋１層目配線ピッチに配置される第２の基本セルと、前記トランジスタ間を接続し、且つ回路を接続するｍ＋１層目以上の配線とを具備することを特徴とする。
【０００８】
更に、上記目的を達成するために、本発明の他態様の半導体集積回路は、ｍ（ただし、ｍは１以上）層目配線まで配置形成され、論理ゲートを構成する第１の極性を有する第１のトランジスタ及び第２の極性を有する第２のトランジスタをそれぞれ複数個備え、配置形成される前記ｍ層目配線は、前記トランジスタのゲート・ソース・ドレインのピッチよりも狭いピッチのｍ＋１層目配線ピッチに配置され、前記第１及び第２のトランジスタの閾値電圧の絶対値が同一な第１の基本セルと、前記ｍ層目配線まで配置形成され、第２の極性を有し、前記第２のトランジスタよりも大きな閾値電圧を有する第３のトランジスタを複数個備え、配置形成される前記ｍ層目配線は、前記トランジスタのゲート・ソース・ドレインのピッチよりも狭いピッチの前記ｍ＋１層目配線ピッチに配置される第２の基本セルと、前記トランジスタ間を接続し、且つ回路を接続するｍ＋１層目以上の配線とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、少なくとも一方向の寸法が同一で、且つ１層目配線までのトランジスタ形成を固定化した２つの基本セルをベースにし、異なる動作要求又は回路要求に対して第１のビア以降を修正した２つの基本セルにより対応する半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る半導体集積回路について、図面を参照して説明する。図１はＳＲＡＭセル部を示す回路図、図２はＳＲＡＭセル部の構成を示す平面図である。
【００１２】
図１に示すように、ＳＲＡＭセル部１には、６つのトランジスタを有するＳＲＡＭセル２及びＳＲＡＭセル３が設けられている。ここで、ＳＲＡＭにはＳＲＡＭセル部１が繰り返し複数個配置され、ＳＲＡＭセル２及びＳＲＡＭセル３を構成するトランジスタは同一形状及び同一閾値電圧（Ｖｔｈ）を有している。
【００１３】
ＳＲＡＭセル２には、Ｐｃｈ  ＭＯＳトランジスタ（第１の極性のトランジスタ）Ｐ１ａ、Ｐ２ａ、及びＮｃｈ  ＭＯＳトランジスタ（第２の極性のトランジスタ）Ｎ１ａ乃至Ｎ４ａが設けられている。Ｐｃｈ  ＭＯＳトランジスタＰ１ａは、ドレインがＮｃｈ  ＭＯＳトランジスタＮ１ａのドレインに接続され、ソースが高電位側電源Ｖｄｄに接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮ１ａのゲートに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ１ａは、ソースが低電位側電源Ｖｓｓに接続されている。Ｐｃｈ  ＭＯＳトランジスタＰ２ａは、ドレインがＮｃｈ  ＭＯＳトランジスタＮ２ａのドレインに接続され、ソースが高電位側電源Ｖｄｄに接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮ２ａのゲートに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ２ａは、ソースが低電位側電源Ｖｓｓに接続されている。Ｐｃｈ  ＭＯＳトランジスタＰ１ａとＮｃｈ  ＭＯＳトランジスタＮ１ａ、及びＰｃｈ  ＭＯＳトランジスタＰ２ａとＮｃｈ  ＭＯＳトランジスタＮ２ａは、それぞれ論理ゲートを構成している。Ｎｃｈ  ＭＯＳトランジスタ（トランスファーゲート）Ｎ３ａは、ドレインがビット線ＢＬ１に接続され、ソースがＰｃｈ  ＭＯＳトランジスタＰ１ａのドレインとＮｃｈ  ＭＯＳトランジスタＮ１ａのドレインの間の接続ノード、及びＰｃｈ  ＭＯＳトランジスタＰ２ａのゲートとＮｃｈ  ＭＯＳトランジスタＮ２ａのゲートの間の接続ノードに接続され、ゲートがワード線ＷＬ１に接続されている。Ｎｃｈ  ＭＯＳトランジスタ（トランスファーゲート）Ｎ４ａは、ドレインがビット線ＢＬ２に接続され、ソースがＰｃｈ  ＭＯＳトランジスタＰ２ａのドレインとＮｃｈ  ＭＯＳトランジスタＮ２ａのドレインの間の接続ノード、及びＰｃｈ  ＭＯＳトランジスタＰ１ａのゲートとＮｃｈ  ＭＯＳトランジスタＮ１ａのゲートの間の接続ノードに接続され、ゲートがワード線ＷＬ１に接続されている。
【００１４】
ＳＲＡＭセル３には、Ｐｃｈ  ＭＯＳトランジスタＰ１ｂ、Ｐ２ｂ、及びＮｃｈ  ＭＯＳトランジスタＮ１ｂ乃至Ｎ４ｂが設けられている。Ｐｃｈ  ＭＯＳトランジスタＰ１ｂは、ドレインがＮｃｈ  ＭＯＳトランジスタＮ１ｂのドレインに接続され、ソースが高電位側電源Ｖｄｄに接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮ１ｂのゲートに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ１ｂは、ソースが低電位側電源Ｖｓｓに接続されている。Ｐｃｈ  ＭＯＳトランジスタＰ２ｂは、ドレインがＮｃｈ  ＭＯＳトランジスタＮ２ｂのドレインに接続され、ソースが高電位側電源Ｖｄｄに接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮ２ｂのゲートに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ２ｂは、ソースが低電位側電源Ｖｓｓに接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ３ｂは、ドレインがビット線ＢＬ１に接続され、ソースがＰｃｈ  ＭＯＳトランジスタＰ１ｂのドレインとＮｃｈ  ＭＯＳトランジスタＮ１ｂのドレインの間の接続ノード、及びＰｃｈ  ＭＯＳトランジスタＰ２ｂのゲートとＮｃｈ  ＭＯＳトランジスタＮ２ｂのゲートの間の接続ノードに接続され、ゲートがワード線ＷＬ２に接続されている。Ｎｃｈ  ＭＯＳトランジスタＮ４ｂは、ドレインがビット線ＢＬ２に接続され、ソースがＰｃｈ  ＭＯＳトランジスタＰ２ｂのドレインとＮｃｈ  ＭＯＳトランジスタＮ２ｂのドレインの間の接続ノード、及びＰｃｈ  ＭＯＳトランジスタＰ１ｂのゲートとＮｃｈ  ＭＯＳトランジスタＮ１ｂのゲートの間の接続ノードに接続され、ゲートがワード線ＷＬ２に接続されている。
【００１５】
図２に示すように、ＳＲＡＭセル部１は、トランジスタの１層目配線１４まで配置形成された基本セルＡ１、Ａ２、Ｂから構成され、基本セルＡ１、Ａ２、Ｂの横方向の寸法は同一である。
【００１６】
基本セルＡ１は、拡散領域１１、ゲートポリ１２、コンタクト１３、１層目配線１４のレイヤを有している。そして、基本セルＡ１は、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間に設けられたＰｃｈ  ＭＯＳトランジスタＰ１ａ、Ｐ２ａからなるＰｃｈ  ＭＯＳトランジスタ部４ａ、及びＮｃｈ  ＭＯＳトランジスタＮ１ａ、Ｎ２ａからなるＮｃｈ  ＭＯＳトランジスタ部５ａを有し、セルの原点を左下にして配置されている。
【００１７】
基本セルＡ２は、拡散領域１１、ゲートポリ１２、コンタクト１３、１層目配線１４のレイヤを有している。そして、基本セルＡ２は、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間に設けられたＰｃｈ  ＭＯＳトランジスタＰ１ｂ、Ｐ２ｂからなるＰｃｈ  ＭＯＳトランジスタ部４ｂ、及びＮｃｈ  ＭＯＳトランジスタＮ１ｂ、Ｎ２ｂからなるＮｃｈ  ＭＯＳトランジスタ部５ｂを有し、セルの原点を左上にして配置されている。なお、基本セルＡ１、Ａ２はセルの大きさが同一で、且つ構成されているトランジスタの配置及び大きさ、閾値電圧が同一であり、異なる点はセルの原点が異なる配置になっているだけである。
【００１８】
基本セルＢは、基本セルＡ１とＡ２との間に設けられ、拡散領域１１、ゲートポリ１２、コンタクト１３、１層目配線１４のレイヤを有している。そして、基本セルＢは、Ｎｃｈ  ＭＯＳトランジスタからなるＮｃｈ  ＭＯＳトランジスタ部６を有し、セルの原点を左下にして配置されている。Ｎｃｈ  ＭＯＳトランジスタ部６は、Ｎｃｈ  ＭＯＳトランジスタＮ３ａ、Ｎ４ａからなるＮｃｈ  ＭＯＳトランジスタ部７ａとＮｃｈ  ＭＯＳトランジスタＮ３ｂ、Ｎ４ｂからなるＮｃｈ  ＭＯＳトランジスタ部７ｂから構成されている。
【００１９】
なお、後で詳述するが、ワード線ＷＬ１はＮｃｈ  ＭＯＳトランジスタ部７ａに配置される２層目配線及び３層目配線により外部に取り出され、ワード線ＷＬ２はＮｃｈ  ＭＯＳトランジスタ部７ｂに配置される２層目配線及び３層目配線により外部に取り出される。ＳＲＡＭセル２は基本セルＡ１と基本セルＢのＮｃｈ  ＭＯＳトランジスタ部７ａから構成され、ＳＲＡＭセル３は基本セルＡ２と基本セルＢのＮｃｈ  ＭＯＳトランジスタ部７ｂから構成される。
【００２０】
次に、ＳＲＡＭセル部を構成する基本セルのレイヤ構成について図３乃至５を参照して説明する。図３は、ＳＲＡＭセル部の基本セルの拡散領域及びゲートポリのレイヤを示す図、図４はＳＲＡＭセル部の基本セルのコンタクトのレイヤを示す図、図５はＳＲＡＭセル部の基本セルの１層目配線のレイヤを示す図である。
【００２１】
図３に示すように、拡散領域１１は、基本セルＡ１、Ａ２、Ｂ内にそれぞれ複数個配置されている。ゲートポリ１２は拡散領域１１を分割するようにＹ方向に設けられ、トランジスタのゲート電極部分及び拡散領域１１外の部分のゲートポリ配線部分からなる。
【００２２】
図４に示すように、コンタクト１３は、高電位側電源Ｖｄｄ、低電位側電源Ｖｓｓ、拡散領域１１、及びゲートポリ１２との接続用として設けられている。
【００２３】
図５に示すように、１層目配線１４は、高電位側電源Ｖｄｄ、低電位側電源Ｖｓｓ、拡散領域１１、及びゲートポリ１２内にそれぞれ設けられたコンタクト１３との接続用として設けられ、各トランジスタのゲート・ソース・ドレインの各ノードとして配置され各ノード間の接続には用いず、基本セルＡ１、Ａ２、Ｂ間のトランジスタ間の接続にも使用されない。また、１層目配線の配置位置は、第１のビア・２層目配線との接続箇所が多くなるように、トランジスタのゲート・ソース・ドレインのピッチよりも狭くなっている。
【００２４】
次に、ＳＲＡＭセル部の回路構成を完成させる方法について図６、図７を参照して説明する。図６はＳＲＡＭセル部に配置する第１のビア、２層目配線、第２のビア、３層目配線のレイヤを示す図、図７は第１のビア、２層目配線、第２のビア、３層目配線を配置した後のＳＲＡＭセル部を示す平面図である。ここで、基本セルＡ１、Ａ２、Ｂはそれぞれ第１のビア、２層目配線、第２のビア、３層目配線のレイヤを持たない。
【００２５】
図６に示すように、第１のビア１５は、基本セルＡ１、Ａ２、Ｂ内に設けられた１層目配線１４上に設けられている。２層目配線１６は、第１のビア１５を介して１層目配線１４と接続するために設けられ、基本セルＡ１、Ａ２、Ｂ内に設けられたトランジスタ間を電気的に接続する。第２のビア１７は、基本セルＢ内の２層目配線１６上に設けられている。３層目配線１８は、第２のビア１７を介して２層目配線１６と接続するために設けられ、基本セルＢの水平方向の両側から互いに平行に、且つ等間隔に外部に４本取り出されている。
【００２６】
図７に示すように、ビット線ＢＬ１（３層目配線）は、基本セルＢ内に設けられた第２のビアを介して２層目配線１６と接続し、基本セルＢの両側から外部に水平方向に取り出されている。ワード線ＷＬ１（３層目配線）は、ビット線ＢＬ１と一定に離間し、基本セルＢ内に設けられた第２のビアを介して２層目配線１６と接続し、基本セルＢの両側から外部に水平方向に取り出されている。ワード線ＷＬ２（３層目配線）は、ワード線ＷＬ１と一定に離間し、基本セルＢ内に設けられた第２のビアを介して２層目配線１６と接続し、基本セルＢの両側から外部に水平方向に取り出されている。ビット線ＢＬ２（３層目配線）は、ワード線ＷＬ２と一定に離間し、基本セルＢ内に設けられた第２のビアを介して２層目配線１６と接続し、基本セルＢの両側から外部に水平方向に取り出されている。
【００２７】
ここで、ＳＲＡＭセル部１の両側にはＳＲＡＭセル部１と同じ形状のＳＲＡＭセル部が繰り返し設けられているので、ＳＲＡＭセル部１の高電位側電源Ｖｄｄは隣接するＳＲＡＭセル部の高電位側電源Ｖｄｄに１層目配線１４で電気的に接続され、ＳＲＡＭセル部１の低電位側電源Ｖｓｓは隣接するＳＲＡＭセル部の低電位側電源Ｖｓｓに１層目配線１４で電気的に接続されている。
【００２８】
上述したように、本実施例の半導体集積回路では、６つのトランジスタから構成されるＳＲＡＭセル２、３は、１層目配線１４まで配置形成され、論理ゲートを構成する２つのＰｃｈ  ＭＯＳトランジスタ及び２つのＮｃｈ  ＭＯＳトランジスタを有する基本セルＡ１と、１層目配線１４まで配置形成され、論理ゲートを構成する２つのＰｃｈ  ＭＯＳトランジスタ及び２つのＮｃｈ  ＭＯＳトランジスタを有し、基本セルＡ１とはセルの原点の配置のみ異なり、且つＸ方向の長さが同一な基本セルＡ２と、基本セルＡ１と基本セルＡ２の間に設けられ、１層目配線１４まで配置形成される４つのＮｃｈ  ＭＯＳトランジスタを有し、Ｘ方向の寸法が基本セルＡ１と同一で、Ｙ方向の寸法が基本セルＡ１より小さい基本セルＢとから構成されている。そして、第１のビア１５、２層目配線１６、第２のビア１７、３層目配線１８を用いてトランジスタ間の接続と回路の接続を行っている。
【００２９】
このため、従来のよりもチップ面積を縮小することができる。また、回路変更が発生した場合、基本セル部分を修正することなく、２層目配線以上の配線を修正するだけで対応できるので、レイヤ修正の数を抑制し、修正作業の期間を短縮することができる。更に、基本セルＡ１、Ａ２、Ｂは、外部配線の幅及び間隔を考慮してセル形成しているので、自由に基本セル内の配線と外部配線とを接続することができる。
【実施例２】
【００３０】
次に、本発明の実施例２に係る半導体集積回路について図面を参照して説明する。図８は、ＳＲＡＭセル部の構成を示す平面図である。本実施例では、実施例１のＳＲＡＭ部の基本セルの構成を一部変更している。
【００３１】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
【００３２】
図８に示すように、ＳＲＡＭセル部１ａは、トランジスタの１層目配線１４まで配置形成された基本セルＡ１、Ａ２、Ｃから構成され、基本セルＡ１、Ａ２、Ｃの横方向の寸法は同一である。
【００３３】
基本セルＣは、基本セルＡ１とＡ２の間に設けられ、拡散領域１１、ゲートポリ１２、コンタクト１３、１層目配線１４のレイヤを有している。そして、基本セルＣは、Ｎｃｈ  ＭＯＳトランジスタからなるＮｃｈ  ＭＯＳトランジスタ部８を有し、セルの原点を左下にして配置されている。Ｎｃｈ  ＭＯＳトランジスタ部８は、Ｎｃｈ  ＭＯＳトランジスタＮ３ａ、Ｎ４ａからなるＮｃｈ  ＭＯＳトランジスタ部９ａとＮｃｈ  ＭＯＳトランジスタＮ３ｂ、Ｎ４ｂからなるＮｃｈ  ＭＯＳトランジスタ部９ｂから構成されている。
【００３４】
次に、ＳＲＡＭセル部を構成する基本セルのレイヤ構成について図９を参照して説明する。図９は、ＳＲＡＭセル部の基本セルＣの拡散領域及びゲートポリのレイヤを示す図である。
【００３５】
図９に示すように、拡散領域１１は、基本セルＣ内に４個配置されている。ゲートポリ１２は拡散領域１１を分割するようにＸ方向に設けられ、トランジスタのゲート電極部分及び拡散領域１１外の部分のゲートポリ配線部分からなる。なお、基本セルＡ１、Ａ２は実施例１と同一であり、基本セルＣのコンタクト及び１層目配線は実施例１と同様な手法で配置するので説明を省略する。
【００３６】
次に、ＳＲＡＭセル部の回路構成を完成させる方法について図１０、図１１を参照して説明する。図１０はＳＲＡＭセル部に配置する第１のビア、２層目配線、第２のビア、３層目配線のレイヤを示す図、図１１は第１のビア、２層目配線、第２のビア、３層目配線を配置した後のＳＲＡＭセル部を示す平面図である。
【００３７】
図１０に示すように、第１のビア１５は、基本セルＡ１、Ａ２、Ｂ内に設けられた１層目配線１４上に設けられ、実施例１の図６の第１のビア１５と配置場所が異なる。２層目配線１６は、第１のビア１５を介して１層目配線１４と接続するために設けられ、基本セルＡ１、Ａ２、Ｂ内に設けられたトランジスタ間を接続し、実施例１の図６の２層目配線１６と配置場所が異なる。第２のビア１７は、基本セルＢ内の２層目配線１６上に設けられ、実施例１の図６の第２のビア１７と配置場所が異なる。３層目配線１８は、第２のビア１７を介して２層目配線１６と接続するために設けられ、実施例１と同様に基本セルＢの水平方向の両側から互いに平行に、且つ等間隔に外部に４本取り出されている。
【００３８】
図１１に示すように、ワード線ＷＬ１（３層目配線）は、基本セルＢ内に設けられた第２のビアを介して２層目配線１６と接続し、基本セルＢの両側から外部に水平方向に取り出されている。ビット線ＢＬ１（３層目配線）は、ワード線ＷＬ１と一定に離間し、基本セルＢ内に設けられた第２のビアを介して２層目配線１６と接続し、基本セルＢの両側から外部に水平方向に取り出されている。ビット線ＢＬ２（３層目配線）は、ビット線ＢＬ１と一定に離間し、基本セルＢ内に設けられた第２のビアを介して２層目配線１６と接続し、基本セルＢの両側から外部に水平方向に取り出されている。ワード線ＷＬ２（３層目配線）は、ビット線ＢＬ２と一定に離間し、基本セルＢ内に設けられた第２のビアを介して２層目配線１６と接続し、基本セルＢの両側から外部に水平方向に取り出されている。
【００３９】
上述したように、本実施例の半導体集積回路では、６つのトランジスタから構成されるＳＲＡＭセル２、３は、１層目配線１４まで配置形成され、論理ゲートを構成する２つのＰｃｈ  ＭＯＳトランジスタ及び２つのＮｃｈ  ＭＯＳトランジスタを有する基本セルＡ１と、１層目配線１４まで配置形成され、論理ゲートを構成する２つのＰｃｈ  ＭＯＳトランジスタ及び２つのＮｃｈ  ＭＯＳトランジスタを有し、基本セルＡ１とはセルの原点の配置のみ異なり、且つＸ方向の長さが同一な基本セルＡ２と、基本セルＡ１と基本セルＡ２の間に設けられ、１層目配線１４まで配置形成される４つのＮｃｈ  ＭＯＳトランジスタを有し、Ｘ方向の寸法が基本セルＡ１と同一な基本セルＣとから構成されている。そして、第１のビア１５、２層目配線１６、第２のビア１７、３層目配線１８を用いてトランジスタ間の接続と回路の接続を行っている。このため、実施例１と同様な効果を有する。
【実施例３】
【００４０】
次に、本発明の実施例３に係る半導体集積回路について図面を参照して説明する。図１２は、論理回路部を示す回路図である。本実施例では、実施例１と同じ基本セルを用い、且つレイアウトも同一である。
【００４１】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
【００４２】
図１２に示すように、論理回路部２０には、２入力の制御トランジスタ付ＮＡＮＤゲート２１ａ、２１ｂが設けられている。
【００４３】
制御トランジスタ付ＮＡＮＤゲート２１ａは、Ｌｏｗ  Ｖｔｈトランジスタからなる高速動作用ＮＡＮＤゲート部２２ａとＨｉｇｈ  Ｖｔｈトランジスタの制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２１から構成されるＭＴ（Multi  Threshold）ＣＭＯＳ回路である。同様に、制御トランジスタ付ＮＡＮＤゲート２１ｂは、Ｌｏｗ  Ｖｔｈトランジスタからなる高速動作用ＮＡＮＤゲート部２２ｂとＨｉｇｈ  Ｖｔｈトランジスタの制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２２から構成されるＭＴＣＭＯＳ回路である。
【００４４】
高速動作用ＮＡＮＤゲート部２２ａは、Ｌｏｗ  Ｖｔｈ  Ｐｃｈ  ＭＯＳトランジスタＰ２１、Ｐ２２、及びＬｏｗ  Ｖｔｈ  Ｎｃｈ  ＭＯＳトランジスタＮ２１、Ｎ２２から構成されている。Ｌｏｗ  Ｖｔｈ  Ｐｃｈ  ＭＯＳトランジスタＰ２１は、ドレインがＬｏｗ  Ｖｔｈ  Ｎｃｈ  ＭＯＳトランジスタＮ２１のドレインに接続され、ソースが高電位側電源Ｖｄｄに接続され、ゲートがＬｏｗ  Ｖｔｈ  Ｎｃｈ  ＭＯＳトランジスタＮ２１のゲートに接続され、ゲートに入力信号ＡＡ１が入力される。Ｌｏｗ  Ｖｔｈ  Ｎｃｈ  ＭＯＳトランジスタＮ２１は、ソースがＬｏｗ  Ｖｔｈ  Ｎｃｈ  ＭＯＳトランジスタＮ２２のドレインに接続されている。Ｌｏｗ  Ｖｔｈ  Ｎｃｈ  ＭＯＳトランジスタＮ２２は、ソースが制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２２のドレインに接続され、ゲートがＬｏｗ  Ｖｔｈ  Ｐｃｈ  ＭＯＳトランジスタＰ２２のゲートに接続され、ゲートに入力信号ＢＢ１が入力される。Ｌｏｗ  Ｖｔｈ  Ｐｃｈ  ＭＯＳトランジスタＰ２２は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがＬｏｗ  Ｖｔｈ  Ｐｃｈ  ＭＯＳトランジスタＰ２１のドレインとＬｏｗ  Ｖｔｈ  Ｎｃｈ  ＭＯＳトランジスタＮ２１のドレインの間の接続ノードに接続され、ドレインから出力信号Ｏｕｔ１を出力する。Ｌｏｗ  Ｖｔｈ  Ｐｃｈ  ＭＯＳトランジスタＰ２１とＬｏｗ  Ｖｔｈ  Ｎｃｈ  ＭＯＳトランジスタＮ２１、及びＬｏｗ  Ｖｔｈ  Ｐｃｈ  ＭＯＳトランジスタＰ２２とＬｏｗ  Ｖｔｈ  Ｎｃｈ  ＭＯＳトランジスタＮ２２は、それぞれ論理ゲートを構成している。制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２１は、ソースが低電位側電源Ｖｓｓに接続され、ゲートに制御信号ＧＳ１が入力される。そして、制御信号ＧＳ１の信号レベルが“Ｈｉｇｈ”のとき、制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２１がオンして高速動作用ＮＡＮＤゲート部２２ａを動作させ、制御信号ＧＳ１の信号レベルが“Ｌｏｗ”のとき、制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２１がオフして高速動作用ＮＡＮＤゲート部２２ａの動作を停止させる。
【００４５】
高速動作用ＮＡＮＤゲート部２２ｂは、Ｌｏｗ  Ｖｔｈ  Ｐｃｈ  ＭＯＳトランジスタＰ３１、Ｐ３２、及びＬｏｗ  Ｖｔｈ  Ｎｃｈ  ＭＯＳトランジスタＮ３１、Ｎ３２から構成されている。Ｌｏｗ  Ｖｔｈ  Ｐｃｈ  ＭＯＳトランジスタＰ３１は、ドレインがＬｏｗ  Ｖｔｈ  Ｎｃｈ  ＭＯＳトランジスタＮ３１のドレインに接続され、ソースが高電位側電源Ｖｄｄに接続され、ゲートがＬｏｗ  Ｖｔｈ  Ｎｃｈ  ＭＯＳトランジスタＮ３１のゲートに接続され、ゲートに入力信号ＡＡ２が入力される。Ｌｏｗ  Ｖｔｈ  Ｎｃｈ  ＭＯＳトランジスタＮ３１は、ソースがＬｏｗ  Ｖｔｈ  Ｎｃｈ  ＭＯＳトランジスタＮ３２のドレインに接続されている。Ｌｏｗ  Ｖｔｈ  Ｎｃｈ  ＭＯＳトランジスタＮ３２は、ソースが制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２２のドレインに接続され、ゲートがＬｏｗ  Ｖｔｈ  Ｐｃｈ  ＭＯＳトランジスタＰ３２のゲートに接続され、ゲートに入力信号ＢＢ２が入力される。Ｌｏｗ  Ｖｔｈ  Ｐｃｈ  ＭＯＳトランジスタＰ３２は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがＬｏｗ  Ｖｔｈ  Ｐｃｈ  ＭＯＳトランジスタＰ３１のドレインとＬｏｗ  Ｖｔｈ  Ｎｃｈ  ＭＯＳトランジスタＮ３１のドレインの間の接続ノードに接続され、ドレインから出力信号Ｏｕｔ２を出力する。制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２２は、ソースが低電位側電源Ｖｓｓに接続され、ゲートに制御信号ＧＳ２が入力される。そして、制御信号ＧＳ２の信号レベルが“Ｈｉｇｈ”のとき、制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２２がオンして高速動作用ＮＡＮＤゲート部２２ｂを動作させ、制御信号ＧＳ２の信号レベルが“Ｌｏｗ”のとき、制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２２がオフして高速動作用ＮＡＮＤゲート部２２ｂの動作を停止させる。
【００４６】
ここで、ＮＡＮＤゲートを高速動作させるために、Ｌｏｗ  Ｖｔｈ  Ｐｃｈ  ＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ３１、Ｐ３２の閾値電圧を、例えば、−０．１５Ｖに設定し、Ｌｏｗ  Ｖｔｈ  Ｎｃｈ  ＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ３１、Ｎ３２の閾値電圧を、例えば、＋０．１５Ｖに設定している。一方、ＮＡＮＤゲートのオフ時のリーク電流を低減させるために、制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２１、ＮＳ２２の閾値電圧（Ｈｉｇｈ  Ｖｔｈ）を、例えば、＋０．４５Ｖに設定している。Ｈｉｇｈ  Ｖｔｈトランジスタを形成する方法は、例えば、基本セルＢの全面にＨｉｇｈ  Ｖｔｈ形成用イオン注入を追加すればよい。
【００４７】
次に、論理回路部の回路構成を完成させる方法について図１３、図１４を参照して説明する。図１３は論理回路部に配置する第１のビア、２層目配線のレイヤを示す図、図１４は第１のビア、２層目配線を配置した後の論理回路部を示す平面図である。
【００４８】
図１３に示すように、第１のビア１５は、基本セルＡ１、Ａ２、Ｂ内に設けられた１層目配線１４上に設けられ、実施例１の図６の第１のビア１５と配置場所が異なる。２層目配線１６は、第１のビア１５を介して１層目配線１４と接続するために設けられ、基本セルＡ１、Ａ２、Ｂ内に設けられたトランジスタ間を接続し、実施例１の図６の２層目配線１６と配置場所が異なる。そして、２層目配線１６は、基本セルＡ１の左側から互いに平行に外部に３本取り出され、基本セルＡ２の右側から互いに平行に外部に３本取り出され、基本セルＢの両側から左右対称に１本ずつ取り出されている。
【００４９】
図１４に示すように、信号線ＡＡ１（２層目配線）は、基本セルＡ１内に設けられた第１のビアを介して１層目配線と接続し、基本セルＡ１に左側から外部に水平方向に取り出されている。信号線ＢＢ１（２層目配線）は、信号線ＡＡ１と一定に離間し、基本セルＡ１内に設けられた第１のビアを介して１層目配線と接続し、基本セルＡ１に左側から外部に水平方向に取り出されている。出力信号Ｏｕｔ１（２層目配線）は、信号線ＢＢ１と一定に離間し、基本セルＡ１内に設けられた第１のビアを介して１層目配線と接続し、基本セルＡ１に左側から外部に水平方向に取り出されている。
【００５０】
信号線ＡＡ２（２層目配線）は、基本セルＡ２内に設けられた第１のビアを介して１層目配線と接続し、基本セルＡ２に右側から外部に水平方向に取り出されている。信号線ＢＢ２（２層目配線）は、信号線ＡＡ２と一定に離間し、基本セルＡ２内に設けられた第１のビアを介して１層目配線と接続し、基本セルＡ２に右側から外部に水平方向に取り出されている。出力信号Ｏｕｔ２（２層目配線）は、信号線ＢＢ２と一定に離間し、基本セルＡ２内に設けられた第１のビアを介して１層目配線と接続し、基本セルＡ２に右側から外部に水平方向に取り出されている。
【００５１】
ここで、基本セルＢ内に設けられた制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２１は、一つの拡散領域１１内に設けられており、隣接する未使用制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ３１と２層目配線１６で電気的に接続されていない。そして、基本セルＢ内に設けられた制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２２は、一つの拡散領域１１内に設けられており、隣接する未使用制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ３２と２層目配線１６で電気的に接続されていない。
【００５２】
上述したように、本実施例の半導体集積回路では、制御トランジスタ付ＮＡＮＤゲート２１ａ、２１ｂは、１層目配線１４まで配置形成され、論理ゲートを構成する２つのＰｃｈ  ＭＯＳトランジスタ及び２つのＮｃｈ  ＭＯＳトランジスタを有する基本セルＡ１と、１層目配線１４まで配置形成され、論理ゲートを構成する２つのＰｃｈ  ＭＯＳトランジスタ及び２つのＮｃｈ  ＭＯＳトランジスタを有し、基本セルＡ１とはセルの原点の配置のみ異なり、且つＸ方向の長さが同一な基本セルＡ２と、基本セルＡ１と基本セルＡ２の間に設けられ、１層目配線１４まで配置形成される４つのＮｃｈ  ＭＯＳトランジスタを有し、Ｘ方向の寸法が基本セルＡ１と同一な基本セルＢとから構成されている。そして、第１のビア１５、２層目配線１６を用いてトランジスタ間の接続と回路の接続を行っている。このため実施例１と同様な効果を有する。
【００５３】
なお、本実施例では、基本セルＢ内に未使用制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ３１、３２が形成されているが、未使用制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ３１のソースを制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２１のソースに２層目配線１６を用いて電気的に接続し、未使用制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ３１のドレインを制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２１のドレインに２層目配線１６を用いて電気的に接続してもよい（制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２２も同様である）。この場合、制御用Ｎｃｈ  ＭＯＳトランジスタのゲート幅（Ｗｇ）が増大し、電流源としてのドライブ能力が増大するのでＮＡＮＤ回路の動作速度を更に向上することができる。
【００５４】
また、基本セルＡ１、Ａ２、Ｂを用いて２入力の制御トランジスタ付ＮＡＮＤゲートを形成しているが、第１のビア１５及び２層目配線１６の配置を変更することにより２入力の制御トランジスタ付ＮＯＲゲートや制御トランジスタ付インバータを形成することができる。制御トランジスタ付インバータを形成する場合、基本セルＡ１、Ａ２内に設けられている２つのＰｃｈ  ＭＯＳトランジスタ、及び２つのＮｃｈ  ＭＯＳトランジスタの内、それぞれ１ずつ配線接続させないことにより形成することができる。
【００５５】
更に、基本セルＡ１、Ａ２、Ｂを用いて２入力の制御トランジスタ付ＡＮＤゲートやＯＲゲートを形成することができる。２入力の制御トランジスタ付ＡＮＤゲートの場合、２入力の制御トランジスタ付ＮＯＲゲート２１ａ、２１ｂと上述した制御トランジスタ付インバータを用いればよい。２入力の制御トランジスタ付ＯＲゲートの場合、上述した２入力の制御トランジスタ付ＮＯＲゲートと上述した制御トランジスタ付インバータを用いればよい。
【実施例４】
【００５６】
次に、本発明の実施例４に係る半導体集積回路について図面を参照して説明する。図１５は、論理回路部の基本セルの拡散領域及びゲートポリのレイヤを示す図、図１６は論理回路部の基本セルの構成を示す平面図である。本実施例では、実施例３の論理回路部の基本セルＢを基本セルＢよりもＹ方向の寸法が小さい基本セルＤに置き換えて論理回路部を形成し、チップ面積を縮小させている。
【００５７】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
【００５８】
論理回路部の基本セルＤでは、図１５に示すように、拡散領域１１は、基本セルＤ内に２個配置されている。ゲートポリ１２は拡散領域１１を分割するようにＹ方向に設けられ、トランジスタのゲート電極部分及び拡散領域１１外の部分のゲートポリ配線部分からなる。
【００５９】
論理回路部の基本セルＤでは、図１６に示すように、コンタクト１３は、拡散領域１１及びゲートポリ１２内に設けられ、１層目配線１４はコンタクト１３を介して拡散領域１１及びゲートポリ１２と接続するように設けられている。ここで、基本セルＤの上部の拡散領域１１及びゲートポリ１２部分に制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２１が形成され、基本セルＤの下部の拡散領域１１及びゲートポリ１２部分に制御用Ｎｃｈ  ＭＯＳトランジスタＮＳ２２が形成される。基本セルＤは、実施例３の基本セルＢと同様にＨｉｇｈ  Ｖｔｈ  トランジスタ領域である。なお、第１のビア１５及び２層目配線１６によるトランジスタ間の接続と回路の接続は、実施例３と同様な手法で配置するので説明を省略する。
【００６０】
上述したように、本実施例の半導体集積回路では、制御トランジスタ付ＮＡＮＤゲート回路は、１層目配線１４まで配置形成され、論理ゲートを構成する２つのＰｃｈ  ＭＯＳトランジスタ及び２つのＮｃｈ  ＭＯＳトランジスタを有する基本セルＡ１と、１層目配線１４まで配置形成され、論理ゲートを構成する２つのＰｃｈ  ＭＯＳトランジスタ及び２つのＮｃｈ  ＭＯＳトランジスタを有し、基本セルＡ１とはセルの原点の配置のみ異なり、且つＸ方向の長さが同一な基本セルＡ２と、基本セルＡ１と基本セルＡ２の間に設けられ、１層目配線１４まで配置形成される２つのＮｃｈ  ＭＯＳトランジスタを有し、Ｘ方向の寸法が基本セルＡ１と同一で、且つＹ方向の寸法が基本セルＢよりも小さな基本セルＤとから構成されている。そして、第１のビア１５、２層目配線１６を用いてトランジスタ間の接続と回路の接続を行っている。このため実施例１と同様な効果のほかに、実施例３よりもチップ面積を縮小することができる
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６１】
例えば、実施例では、ＳＲＡＭセルや制御トランジスタ付ＮＡＮＤゲートに適用したが、高電位側電源側に設けられたカレントミラー回路を構成する２つのＰｃｈ  ＭＯＳトランジスタと、差動対をなす２つのＮｃｈ  ＭＯＳトランジスタと、低電位側電源側に設けられた電流源として動作するＮｃｈ  ＭＯＳトランジスタとから構成されるコンパレータにも適用できる。
【００６２】
制御トランジスタ付インバータを基本セルＡ１、Ａ２を用いずに、Ｐｃｈ  ＭＯＳトランジスタ部内のゲートポリ１２を１本にし、Ｎｃｈ  ＭＯＳトランジスタ部内のゲートポリ１２を１本にして基本セルのセルサイズを縮小させて形成させてもよい。
【００６３】
更に、基本セルＡ１、Ａ２、Ｂはトランジスタの１層目配線１４まで配置形成されているが、ｍ（ただし、ｍは１以上）層目配線まで配置形成し、ｍ＋１層目配線以上の配線を用いてトランジスタ間の接続と回路の接続を行ってもよい。
【００６４】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  １層目配線まで配置形成され、論理ゲートを構成する第１の極性を有する第１のトランジスタ及び第２の極性を有する第２のトランジスタをそれぞれ２個備え、前記第１及び第２のトランジスタの閾値電圧の絶対値が同一であり、配置形成される前記１層目配線は、前記トランジスタのゲート・ソース・ドレインのピッチよりも狭いピッチの２層目配線ピッチに配置される２つの第１の基本セルと、前記１層目配線まで配置形成され、第２の極性を有し、前記第２のトランジスタよりも大きな閾値電圧を有し、前記論理ゲートの動作を制御する第３のトランジスタを２個備え、配置形成される前記１層目配線は、前記トランジスタのゲート・ソース・ドレインのピッチよりも狭いピッチの前記２層目配線ピッチに配置される１つの第２の基本セルとから構成される２つの制御トランジスタ付２入力ＮＡＮＤゲートと、前記トランジスタ間を接続し、且つ回路を接続する２層目以上の配線とを具備する半導体集積回路。
【００６５】
（付記２）  １層目配線まで配置形成され、論理ゲートを構成する第１の極性を有する第１のトランジスタ及び第２の極性を有する第２のトランジスタをそれぞれ２個備え、前記第１及び第２のトランジスタの閾値電圧の絶対値が同一であり、配置形成される前記１層目配線は、前記トランジスタのゲート・ソース・ドレインのピッチよりも狭いピッチの２層目配線ピッチに配置される２つの第１の基本セルと、前記１層目配線まで配置形成され、第２の極性を有し、前記第２のトランジスタよりも大きな閾値電圧を有し、前記論理ゲートの動作を制御する第３のトランジスタを２個備え、配置形成される前記１層目配線は、前記トランジスタのゲート・ソース・ドレインのピッチよりも狭いピッチの前記２層目配線ピッチに配置される１つの第２の基本セルとから構成される２つの制御トランジスタ付２入力ＮＯＲゲートと、前記トランジスタ間を接続し、且つ回路を接続する２層目以上の配線とを具備する半導体集積回路。
【００６６】
（付記３）  １層目配線まで配置形成され、論理ゲートを構成する第１の極性を有する第１のトランジスタ及び第２の極性を有する第２のトランジスタをそれぞれ１個備え、前記第１及び第２のトランジスタの閾値電圧の絶対値が同一であり、配置形成される前記１層目配線は、前記トランジスタのゲート・ソース・ドレインのピッチよりも狭いピッチの２層目配線ピッチに配置される２つの第１の基本セルと、前記１層目配線まで配置形成され、第２の極性を有し、前記第２のトランジスタよりも大きな閾値電圧を有し、前記論理ゲートの動作を制御する第３のトランジスタを２個備え、配置形成される前記１層目配線は、前記トランジスタのゲート・ソース・ドレインのピッチよりも狭いピッチの前記２層目配線ピッチに配置される１つの第２の基本セルとから構成される２つの制御トランジスタ付インバータと、前記トランジスタ間を接続し、且つ回路を接続する２層目以上の配線とを具備する半導体集積回路。
【００６７】
（付記４）  ２つの前記制御トランジスタ付２入力ＮＡＮＤゲートと２つの前記制御トランジスタ付インバータから構成される２つの制御トランジスタ付２入力ＡＮＤゲートと、前記トランジスタ間を接続し、且つ回路を接続する２層目以上の配線とを具備する半導体集積回路。
【００６８】
（付記５）  ２つの前記制御トランジスタ付２入力ＮＯＲゲートと２つの前記制御トランジスタ付インバータから構成される２つの制御トランジスタ付２入力ＯＲゲートと、前記トランジスタ間を接続し、且つ回路を接続する２層目以上の配線とを具備する半導体集積回路。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施例１に係るＳＲＡＭセル部を示す回路図。
【図２】本発明の実施例１に係るＳＲＡＭセル部の構成を示す平面図。
【図３】本発明の実施例１に係るＳＲＡＭセル部の基本セルの拡散領域及びゲートポリのレイヤを示す図。
【図４】本発明の実施例１に係るＳＲＡＭセル部の基本セルのコンタクトのレイヤを示す図。
【図５】本発明の実施例１に係るＳＲＡＭセル部の基本セルの１層目配線のレイヤを示す図。
【図６】本発明の実施例１に係るＳＲＡＭセル部に配置する第１のビア、２層目配線、第２のビア、３層目配線のレイヤを示す図。
【図７】本発明の実施例１に係る第１のビア、２層目配線、第２のビア、３層目配線を配置した後のＳＲＡＭセル部を示す平面図。
【図８】本発明の実施例２に係るＳＲＡＭセル部の構成を示す平面図。
【図９】本発明の実施例２に係るＳＲＡＭセル部の基本セルＣの拡散領域及びゲートポリのレイヤを示す図。
【図１０】本発明の実施例２に係るＳＲＡＭセル部に配置する第１のビア、２層目配線、第２のビア、３層目配線のレイヤを示す図。
【図１１】本発明の実施例２に係る第１のビア、２層目配線、第２のビア、３層目配線を配置した後のＳＲＡＭセル部を示す平面図。
【図１２】本発明の実施例３に係る論理回路部を示す回路図。
【図１３】本発明の実施例３に係る論理回路部に配置する第１のビア、２層目配線のレイヤを示す図。
【図１４】本発明の実施例３に係る第１のビア、２層目配線を配置した後の論理回路部を示す平面図。
【図１５】本発明の実施例４に係る論理回路部の基本セルの拡散領域及びゲートポリのレイヤを示す図。
【図１６】本発明の実施例４に係る論理回路部の基本セルの構成を示す平面図。
【符号の説明】
【００７０】
１、１ａ  ＳＲＡＭセル部
２、３  ＳＲＡＭセル（６Ｔｒ．）
４ａ、４ｂ  Ｐｃｈ  ＭＯＳトランジスタ部
５ａ、５ｂ、６、７ａ、７ｂ、８、９ａ、９ｂ  Ｎｃｈ  ＭＯＳトランジスタ部
１１  拡散領域
１２  ゲートポリ
１３  コンタクト
１４  １層目配線
１５  第１のビア
１６  ２層目配線
１７  第２のビア
１８  ３層目配線
２０  論理回路部
２１ａ、２１ｂ  制御トランジスタ付ＮＡＮＤゲート
２２ａ、２２ｂ  高速動作用ＮＡＮＤゲート部
Ａ１、Ａ２、Ｂ、Ｃ、Ｄ  基本セル
ＡＡ１、ＡＡ２、ＢＢ１、ＢＢ２  入力信号
ＢＬ１、ＢＬ２  ビットライン
ＧＳ１、ＧＳ２  制御信号
Ｎ１ａ、Ｎ２ａ、Ｎ３ａ、Ｎ４ａ、Ｎ１ｂ、Ｎ２ｂ、Ｎ３ｂ、Ｎ４ｂ  Ｎｃｈ  ＭＯＳトランジスタ
Ｎ２１、Ｎ２２、Ｎ３１、Ｎ３２  Ｌｏｗ  Ｖｔｈ  Ｎｃｈ  ＭＯＳトランジスタ
ＮＳ２１、ＮＳ２２  制御用Ｎｃｈ  ＭＯＳトランジスタ（Ｈｉｇｈ  Ｖｔｈ）
ＮＳ３１、ＮＳ３２  未使用制御用Ｎｃｈ  ＭＯＳトランジスタ（Ｈｉｇｈ  Ｖｔｈ）
Ｏｕｔ１、Ｏｕｔ２  出力信号
Ｐ１ａ、Ｐ２ａ、Ｐ１ｂ、Ｐ２ｂ  Ｐｃｈ  ＭＯＳトランジスタ
Ｐ２１、Ｐ２２、Ｐ３１、Ｐ３２  Ｌｏｗ  Ｖｔｈ  Ｐｃｈ  ＭＯＳトランジスタ
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源
ＷＬ１、ＷＬ２  ワードライン
【図１】
2006108397.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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