(57)【要約】【課題】原振クロック信号に対して整数値の分周比とはならない分周クロック信号を簡易に生成可能な分周回路、および、当該分周回路を備えた通信装置を提供する。【解決手段】原振クロック信号Ｌ１の周波数をＸとし、分周クロック信号Ｌ４の周波数をＹとして、周波数Ｘと周波数Ｙとの最大公約数Ｚを求める。次に、周波数Ｘを最大公約数Ｚで除した値Ｘ／Ｚを求める。この値Ｘ／Ｚは、カウンタ２において計数すべき原振クロック信号Ｌ１のパルス数に採用される。また、値Ｘ／Ｚ内に含まれる、周波数Ｘを周波数Ｙで除した値Ｘ／Ｙの各倍数を求める。なお、各倍数には１倍が含まれるとし、また、各倍数が非整数のときは最も近似する整数値を採用する。これら各倍数の値は、信号Ｓ１〜Ｓ３としてコンパレータ３における数値の合致判断に用いられる。【選択図】        図１
2006165931.tif 000002
【特許請求の範囲】
【請求項１】
原振クロック信号を分周して分周クロック信号を生成する分周回路であって、
前記原振クロック信号の周波数をＸ、前記分周クロック信号の周波数をＹ、前記周波数Ｘと前記周波数Ｙとの最大公約数をＺとし、
計数値を順次、増加または減少させることにより、前記周波数Ｘを前記最大公約数Ｚで除した値Ｘ／Ｚの数だけ前記原振クロック信号のパルスを計数した後に、前記計数値をリセットし、前記原振クロック信号のパルスの計数を繰り返すカウンタと、
前記計数値が、前記値Ｘ／Ｚ以内に含まれる、前記周波数Ｘを前記周波数Ｙで除した値Ｘ／Ｙの各倍数（１倍を含む、また、各倍数が非整数のときは最も近似する整数値）になったときに出力を活性化する第１コンパレータと
を備える分周回路。
【請求項２】
請求項１に記載の分周回路であって、
前記第１コンパレータは、多入力ＯＲ回路および複数の二入力ＡＮＤ回路を含み、
前記複数の二入力ＡＮＤ回路の全ての一方入力端には、前記カウンタにおける前記計数値が与えられ、
前記複数の二入力ＡＮＤ回路の各々の他方入力端には、前記値Ｘ／Ｙの前記各倍数の値がそれぞれ与えられ、
前記複数の二入力ＡＮＤ回路の全ての出力が、前記多入力ＯＲ回路に入力される
分周回路。
【請求項３】
請求項１または請求項２に記載の分周回路であって、
前記周波数ＸおよびＹの値により異なる複数の前記値Ｘ／Ｚを記憶し、前記周波数ＸおよびＹの値を選択する周波数選択信号に応じて、複数の前記値Ｘ／Ｚのうち対応する一つの値を前記カウンタへと出力可能な第１選択回路と、
前記周波数ＸおよびＹの値により異なる複数組の前記値Ｘ／Ｙの前記各倍数を記憶し、前記周波数ＸおよびＹの値を選択する周波数選択信号に応じて、複数組の前記値Ｘ／Ｙの前記各倍数のうち対応する一組を前記第１コンパレータへと出力可能な第２選択回路と
をさらに備える分周回路。
【請求項４】
請求項１ないし請求項３のいずれかに記載の分周回路であって、
前記計数値が、前記値Ｘ／Ｙの前記各倍数に所定値を加算した各値になったときに出力を活性化する第２コンパレータと、
出力信号を出力し、前記第１コンパレータの出力の活性化に伴って前記出力信号を活性化し、前記第２コンパレータの出力の活性化に伴って前記出力信号を非活性化するクロック生成回路と
をさらに備えた分周回路。
【請求項５】
請求項４に記載の分周回路であって、
前記第２コンパレータは、多入力ＯＲ回路および複数の二入力ＡＮＤ回路を含み、
前記複数の二入力ＡＮＤ回路の全ての一方入力端には、前記カウンタにおける前記計数値が与えられ、
前記複数の二入力ＡＮＤ回路の各々の他方入力端には、前記値Ｘ／Ｙの前記各倍数に前記所定値を加算した前記各値がそれぞれ与えられ、
前記複数の二入力ＡＮＤ回路の全ての出力が、前記多入力ＯＲ回路に入力される
分周回路。
【請求項６】
請求項１ないし請求項５のいずれかに記載の分周回路と、
異なる周波数の動作クロックでそれぞれ動作する、複数の通信回路と
を備え、
前記原振クロック信号は、前記複数の通信回路の前記動作クロックの一つとして機能し、
前記分周回路にて生成された前記分周クロック信号は、前記複数の通信回路の前記動作クロックの他の一つとして機能する
通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、原振クロック信号を分周して分周クロック信号を生成する分周回路、および、当該分周回路を備えた通信装置に関する。
【背景技術】
【０００２】
下記非特許文献１に記載されているように、ＩｒＤＡ（Infrared Data Association）の規定による通信インタフェースには、ＳＩＲ（Serial InfraRed）、ＭＩＲ（Middle serial InfraRed）、ＦＩＲ（Fast serial InfraRed）等の、様々な通信速度が存在する。
【０００３】
このうち、ＦＩＲでは４．０Ｍｂｐｓ（Mega Bit Per Second）の、ＭＩＲでは１．１５２Ｍｂｐｓまたは０．５７６Ｍｂｐｓの、ＳＩＲでは１１５．２ｋｂｐｓ（Kiro Bit Per Second）、５７.６ｋｂｐｓ、３８．４ｋｂｐｓ、１９.２ｋｂｐｓ、９．６ｋｂｐｓ、または２．４ｋｂｐｓの、各通信速度が規定されている。よって、ＳＩＲやＭＩＲ、ＦＩＲに準拠した通信回路において上記通信速度を実現するには、少なくとも各通信速度と同数以上の周波数（例えば４．０Ｍｂｐｓならば４．０ＭＨｚ）の動作クロックで通信回路が動作する必要がある。
【０００４】
その動作保証のために、ＦＩＲの場合は４８ＭＨｚ（４．０ＭＨｚの１２倍）以上の、ＭＩＲの場合は１８．４３２ＭＨｚ（１．１５２ＭＨｚの１６倍）以上の、ＳＩＲの場合は１．８４３２ＭＨｚ（１１５．２ｋＨｚの１６倍）以上の、通信装置への各クロックの入力が必要とされる。
【０００５】
なお、この出願の発明に関連する先行技術文献情報としては次のものがある。
【０００６】
【特許文献１】特開平１１−２７４９１７号公報
【特許文献２】特開２００２−１８５３１０号公報
【非特許文献１】Infrared Data Association Serial Infrared Physical Layer Specification Version 1.4,pp.7-9,インターネット＜ＵＲＬ：http://irda.affiniscape.com/displaycommon.cfm?an=1&subarticlenbr=7＞
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＦＩＲ用の通信回路に対しては、ＦＩＲ用に入力される４８ＭＨｚの原振クロック信号を、分周回路により１２分周して４．０ＭＨｚの動作クロックを生成し、出力すればよい。
【０００８】
一方、ＦＩＲ用の４８ＭＨｚの原振クロック信号から、ＭＩＲ用やＳＩＲ用の通信回路の動作クロックを生成することは困難である。その理由は以下の通りである。
【０００９】
ＦＩＲ用の４８ＭＨｚの原振クロック信号と、ＭＩＲ用の通信回路における１．１５２ＭＨｚの動作クロックまたはＳＩＲ用の通信回路における１１５．２ｋＨｚの動作クロックとは、整数値の分周比とはならない。
【００１０】
よって、ＦＩＲ用の通信回路とＭＩＲまたはＳＩＲ用の回路とをともに一つの機器に組み込む場合に、ＦＩＲ用に入力された４８ＭＨｚの原振クロック信号を用いてＭＩＲ用の１．１５２ＭＨｚまたはＳＩＲ用の１１５．２ｋＨｚの動作クロックを、単純な整数分周値の分周回路により分周して得ることはできなかった。
【００１１】
すなわち、ＦＩＲ用の動作クロック生成回路と、ＭＩＲまたはＳＩＲ用の動作クロック生成回路とをともに当該機器に搭載する必要があった。しかし、このような動作クロック生成回路の併載は、コスト低減や回路規模縮小化に歯止めをかけることとなる。
【００１２】
この発明は上記の事情に鑑みてなされたもので、原振クロック信号に対して整数値の分周比とはならない分周クロック信号を簡易に生成可能な分周回路、および、当該分周回路を備えた通信装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、原振クロック信号を分周して分周クロック信号を生成する分周回路であって、前記原振クロック信号の周波数をＸ、前記分周クロック信号の周波数をＹ、前記周波数Ｘと前記周波数Ｙとの最大公約数をＺとし、計数値を順次、増加または減少させることにより、前記周波数Ｘを前記最大公約数Ｚで除した値Ｘ／Ｚの数だけ前記原振クロック信号のパルスを計数した後に、前記計数値をリセットし、前記原振クロック信号のパルスの計数を繰り返すカウンタと、前記計数値が、前記値Ｘ／Ｚ以内に含まれる、前記周波数Ｘを前記周波数Ｙで除した値Ｘ／Ｙの各倍数（１倍を含む、また、各倍数が非整数のときは最も近似する整数値）になったときに出力を活性化する第１コンパレータとを備える分周回路である。
【００１４】
本発明は、請求項１ないし請求項５のいずれかに記載の分周回路と、異なる周波数の動作クロックでそれぞれ動作する、複数の通信回路とを備え、前記原振クロック信号は、前記複数の通信回路の前記動作クロックの一つとして機能し、前記分周回路にて生成された前記分周クロック信号は、前記複数の通信回路の前記動作クロックの他の一つとして機能する通信装置である。
【発明の効果】
【００１５】
本発明によれば、第１コンパレータは、カウンタの計数値が、周波数Ｘを周波数Ｘ・Ｙの最大公約数Ｚで除した値Ｘ／Ｚ以内に含まれる、値Ｘ／Ｙの各倍数になったときに出力を活性化する。値Ｘ／Ｙのパルス数が、値Ｙ／Ｚだけ集まれば、（Ｘ／Ｙ）×（Ｙ／Ｚ）＝Ｘ／Ｚとなり、値Ｘ／Ｚの原振クロック信号のパルス数と同じ値になって、必ず整数値となるので、値Ｘ／Ｚの数のパルスを計数中、値Ｘ／Ｙの各倍数に合致したときに第１コンパレータの出力が活性化すれば、第１コンパレータの出力を周波数Ｙの分周クロック信号として利用することができる。よって、原振クロック信号に対して整数値の分周比とはならない分周クロック信号を簡易に生成できる。
【００１６】
また、本発明によれば、原振クロック信号は、複数の通信回路の動作クロックの一つとして機能し、分周回路にて生成された分周クロック信号は、複数の通信回路の動作クロックの他の一つとして機能する。よって、異なる周波数の動作クロック生成回路の併載を伴うことなく、複数の通信回路を動作させることが可能な通信装置が得られる。
【発明を実施するための最良の形態】
【００１７】
＜実施の形態１＞
図１は、本実施の形態に係る分周回路６ａを示す図である。図１に示すように、この分周回路６ａは、原振クロック信号Ｌ１を分周して分周クロック信号Ｌ４を生成する分周回路であって、原振クロック信号Ｌ１を受ける入力端１、カウンタ２、コンパレータ３、二入力ＡＮＤ回路４、および、分周クロック信号Ｌ４を出力する出力端５を備える。
【００１８】
本実施の形態では、原振クロック信号Ｌ１が、ＦＩＲ用に入力される４８ＭＨｚの入力クロックであって、ＭＩＲ用の１．１５２ＭＨｚの分周クロック信号Ｌ４を生成する場合を例に採る。
【００１９】
まず、本実施の形態に係る分周回路６ａの動作原理について説明する。
【００２０】
原振クロック信号Ｌ１の周波数をＸ、分周クロック信号Ｌ４の周波数をＹ、周波数Ｘと周波数Ｙとの最大公約数をＺとする。本実施の形態では、周波数Ｘ＝４８ＭＨｚ、周波数Ｙ＝１．１５２ＭＨｚであるので、その最大公約数Ｚは０．３８４ＭＨｚとなる。
【００２１】
なお、最大公約数を求めるには、ユークリッドの互除法や素因数分解を行えばよい。例えば上記の周波数Ｘ・Ｙの各数値においてユークリッドの互除法を行えば、４８００００００／１１５２０００＝４１余り７６８０００、１１５２０００／７６８０００＝１余り３８４０００、７６８０００／３８４０００＝２より、３８４０００が最大公約数となる。
【００２２】
次に、周波数Ｘを最大公約数Ｚで除した値Ｘ／Ｚを求める。上記の周波数Ｘ・Ｙの各数値の場合、Ｘ／Ｚ＝４８／０．３８４＝１２５となる。この値Ｘ／Ｚは、カウンタ２において計数すべき原振クロック信号Ｌ１のパルス数に採用される。
【００２３】
また、値Ｘ／Ｚ以内に含まれる、周波数Ｘを周波数Ｙで除した値Ｘ／Ｙの各倍数を求める。なお、各倍数には１倍が含まれるとし、また、各倍数が非整数のときは最も近似する整数値を採用する。
【００２４】
上記の周波数Ｘ・Ｙの各数値の場合、Ｘ／Ｙ＝４８／１．１５２＝４１．６６…となるので、値Ｘ／Ｚ以内に含まれる値Ｘ／Ｙの各倍数は、４２（≒４１．６６…）、８３（≒８３．３３…）、１２５の３つである。これら各倍数の値は、コンパレータ３における数値の合致判断に用いられる。
【００２５】
原振クロック信号Ｌ１の周波数Ｘ（＝４８ＭＨｚ）を、最大公約数Ｚ（＝０．３８４ＭＨｚ）で除した値Ｘ／Ｚ（＝１２５）は、最大公約数Ｚの周波数下でのパルス列のうち、あるパルスから次のパルスまでの間隔内に原振クロック信号Ｌ１のパルス数がいくつ含まれるかを意味する。
【００２６】
また、周波数Ｘを周波数Ｙで除した値Ｘ／Ｙ（＝４１．６６…）は、分周クロック信号Ｌ４の周波数下でのパルス列のうち、あるパルスから次のパルスまでの間隔内に原振クロック信号Ｌ１のパルス数がいくつ含まれるかを意味する。
【００２７】
上記の数値例から分かるように、原振クロック信号Ｌ１の周波数Ｘと分周クロック信号Ｌ４の周波数Ｙとが整数値の分周比関係には立たないため、値Ｘ／Ｙ（＝４１．６６…）は整数値とはならない。しかし、周波数Ｘと最大公約数Ｚとの比（Ｘ／Ｚ＝１２５）、および、周波数Ｙと最大公約数Ｚとの比（Ｙ／Ｚ＝１．１５２／０．３８４＝３）はいずれも、周波数ＸまたはＹをその約数Ｚで除しているので、必ず整数比となる。
【００２８】
これはすなわち、値Ｘ／Ｙ（＝４１．６６…）のパルス数は非整数値であるけれども、値Ｘ／Ｙ（＝４１．６６…）のパルス数が、値Ｙ／Ｚ（＝３）だけ集まれば、（Ｘ／Ｙ）×（Ｙ／Ｚ）＝４１．６６…×３＝Ｘ／Ｚ＝１２５となり、値Ｘ／Ｚ（＝１２５）の原振クロック信号Ｌ１のパルス数と同じ値になって、必ず整数値となることを意味する。
【００２９】
本発明では、この原理を利用して、原振クロック信号Ｌ１に対して整数値の分周比とはならない分周クロック信号Ｌ４を簡易に生成する。
【００３０】
図１におけるカウンタ２は例えば、計数値をその初期値から順次、１ずつデクリメントしてゆくダウンカウンタである。カウンタ２は、原振クロック信号Ｌ１を受けて、そのパルス数を計数し、その計数値を出力Ｌ２として出力する。
【００３１】
そして、カウンタ２は、その計数値（初期値を１２５とする）を順次、減少させることにより、値Ｘ／Ｚ（＝１２５パルス）の数だけ原振クロック信号Ｌ１のパルスを計数する。値Ｘ／Ｚ（＝１２５パルス）に達した後は、その計数値をリセットし、原振クロック信号Ｌ１のパルスの計数を繰り返す。
【００３２】
なお、カウンタ２はダウンカウンタではなくとも、計数値をその初期値から順次、１ずつインクリメントしてゆくアップカウンタであってもよい。その場合、カウンタ２は、その計数値（初期値を１とする）を順次、増加させることにより、値Ｘ／Ｚ（＝１２５パルス）の数だけ原振クロック信号Ｌ１のパルスを計数する。値Ｘ／Ｚ（＝１２５パルス）に達した後は、その計数値をリセットし、原振クロック信号Ｌ１のパルスの計数を繰り返す。
【００３３】
コンパレータ３は、カウンタ２における計数値が、値Ｘ／Ｚ（＝１２５パルス）以内に含まれる、値Ｘ／Ｙ（＝４１．６６…）の各倍数、すなわち４２（≒４１．６６…）、８３（≒８３．３３…）、１２５の３つの値になったときに、その出力Ｌ３を活性化する。
【００３４】
コンパレータ３は、多入力ＯＲ回路３ｄおよび３つの二入力ＡＮＤ回路３ａ〜３ｃを含む。二入力ＡＮＤ回路３ａ〜３ｃの全ての一方入力端には、カウンタ２における計数値の出力Ｌ２が与えられる。また、二入力ＡＮＤ回路３ａ〜３ｃの各々の他方入力端には、値Ｘ／Ｙの各倍数８３、４２、１２５の値が、信号Ｓ１〜Ｓ３としてそれぞれ与えられる。
【００３５】
そして、二入力ＡＮＤ回路３ａ〜３ｃの全ての出力Ｌ３ａ〜Ｌ３ｃが、多入力ＯＲ回路３ｄに入力される。多入力ＯＲ回路３ｄの出力が、コンパレータ３からの出力Ｌ３となる。
【００３６】
コンパレータ３からの出力Ｌ３は、二入力ＡＮＤ回路４の一方入力端に与えられる。二入力ＡＮＤ回路４の他方入力端には、原振クロック信号Ｌ１が与えられる。
【００３７】
図２は、本実施の形態に係る分周回路６ａの動作を示すタイミングチャートである。図２に「出力Ｌ２」として示すように、カウンタ２は、原振クロック信号Ｌ１の周波数Ｘ（＝４８ＭＨｚ）で、初期値１２５から最終値１までの、原振クロック信号Ｌ１の１２５パルスのダウンカウントを行う。
【００３８】
コンパレータ３は、カウンタ２からの出力Ｌ２が、１２５、８３、４２の各値になったときに、その出力Ｌ３を活性化させる。そして、二入力ＡＮＤ回路４が、コンパレータ３の出力Ｌ３と原振クロック信号Ｌ１との論理積をとって、分周クロック信号Ｌ４を生成する。
【００３９】
これにより、原振クロック信号Ｌ１のパルス数１２５に対して、分周クロック信号Ｌ４のパルス数が３となり、４８ＭＨｚから１．１２５ＭＨｚへの分周が容易に行える。
【００４０】
ここで、分周クロック信号Ｌ４のパルスの誤差について考察する。本実施の形態では、０．３８４ＭＨｚの１周期に３つのパルスを生成する際に、２つのパルスについては、４２・８３という近似値の整数でパルスを生成している。よって、分周クロック信号Ｌ４のパルス間隔には、若干の長短が生じる。
【００４１】
出力Ｌ２の値「１２５」のときの出力Ｌ３のパルスと出力Ｌ２の値「８３」のときの出力Ｌ３のパルスの時間間隔は、本来４１．６６…パルス分であるべきところが、１２５−８３＝４２パルス分となっている。よって、その時間間隔には、本来よりも０．３３…＝１／３パルス分の遅れ誤差が生じている。
【００４２】
また、出力Ｌ２の値「８３」のときの出力Ｌ３のパルスと出力Ｌ２の値「４２」のときの出力Ｌ３のパルスとの時間間隔は、本来４１．６６…パルス分であるべきところが、８３−４２＝４１パルス分となっている。よって、その時間間隔には、本来よりも０．６６…＝２／３パルス分の先走り誤差が生じている。
【００４３】
また、出力Ｌ２の値「１２５」のときの出力Ｌ３のパルスと出力Ｌ２の値「４２」のときの出力Ｌ３のパルスとの時間間隔については、本来８３．３３…パルス分であるべきところが、１２５−４２＝８３パルス分となっており、その時間間隔には、本来よりも０．３３…＝１／３パルス分の先走り誤差が生じている。
【００４４】
また、出力Ｌ２の値「４２」のときの出力Ｌ３のパルスと出力Ｌ２の次の値「１２５」のときの出力Ｌ３のパルスの時間間隔は、本来４１．６６…パルス分であるべきところが４２パルス分となっている。よって、その時間間隔には、本来よりも０．３３…＝１／３パルス分の遅れ誤差が生じている。
【００４５】
しかし、出力Ｌ２の値「１２５」から値「１」までの期間全体で見た場合には、各誤差が打ち消しあって、遅れ誤差も先走り誤差も生じない。これは、上述のように、値Ｘ／Ｙ（＝４１．６６…）のパルス数が、値Ｙ／Ｚ（＝３）だけ集まれば、値Ｘ／Ｚ（＝１２５）の原振クロック信号Ｌ１のパルス数と同じ値になって、必ず整数値となることに由来する。
【００４６】
なお、１／３パルス分の遅れ誤差および先走り誤差は約７nsec（＝１／（４８ＭＨｚ）×１／３）であり、２／３パルス分の先走り誤差も約１４nsecである。しかし、ＩｒＤＡのＭＩＲの規定によれば、パルスエッジのジッタが±２５．１nsec内にあれば許容されるので、これらの誤差は問題とならない。
【００４７】
本実施の形態に係る分周回路６ａによれば、コンパレータ３は、カウンタ２の計数値が、値Ｘ／Ｚ以内に含まれる、値Ｘ／Ｙの各倍数になったときに出力を活性化する。値Ｘ／Ｙのパルス数が、値Ｙ／Ｚだけ集まれば、（Ｘ／Ｙ）×（Ｙ／Ｚ）＝Ｘ／Ｚとなり、値Ｘ／Ｚの原振クロック信号Ｌ１のパルス数と同じ値になって、必ず整数値となるので、値Ｘ／Ｚの数のパルスを計数中、値Ｘ／Ｙの各倍数に合致したときにコンパレータ３の出力が活性化すれば、コンパレータ３の出力Ｌ３を周波数Ｙの分周クロック信号Ｌ４として利用することができる。よって、原振クロック信号Ｌ１に対して整数値の分周比とはならない分周クロック信号Ｌ４を簡易に生成できる。
【００４８】
また、本実施の形態に係る分周回路６ａによれば、コンパレータ３は、多入力ＯＲ回路３ｄおよび複数の二入力ＡＮＤ回路３ａ〜３ｃを含み、複数の二入力ＡＮＤ回路３ａ〜３ｃの全ての一方入力端には、カウンタ２における計数値が与えられ、複数の二入力ＡＮＤ回路３ａ〜３ｃの各々の他方入力端には、値Ｘ／Ｙの各倍数の値がそれぞれ与えられ、複数の二入力ＡＮＤ回路３ａ〜３ｃの全ての出力が、多入力ＯＲ回路３ｄに入力される。これにより、コンパレータ３の機能を容易に実現できる。
【００４９】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る分周回路の変形例であって、様々な周波数ＸおよびＹに対応した分周を自動的に行えるようにしたものである。実施の形態１においては、原振クロック信号Ｌ１が４８ＭＨｚであって、分周クロック信号Ｌ４が１．１５２ＭＨｚに固定されていた。よって、値Ｘ／Ｚは１２５に、値Ｘ／Ｙの各倍数は４２、８３、１２５にそれぞれ固定されていた。本実施の形態では、周波数ＸおよびＹの情報をユーザが与えるだけで、自動的に最適な分周を行えるようにする。
【００５０】
図３は、本実施の形態に係る分周回路１０ａを示す図である。図３に示すように、本実施の形態に係る分周回路１０ａは、図１の入力端１、カウンタ２、コンパレータ３、および、二入力ＡＮＤ回路４を含む分周部６ｂに加えて、周波数選択信号Ｌ９が与えられる入力端９、初期値選択回路７およびコンパレータ値選択回路８をさらに備える。
【００５１】
なお、コンパレータ３の３つの二入力ＡＮＤ回路３ａ〜３ｃの各々の他方入力端には、実施の形態１のような固定値ではなく、コンパレータ値選択回路８から信号Ｌ８ａ〜Ｌ８ｃがそれぞれ与えられる。
【００５２】
初期値選択回路７には、ユーザより入力端９を介して、周波数ＸおよびＹの値を選択する周波数選択信号Ｌ９が与えられる。
【００５３】
本実施の形態では例えば、原振クロック信号Ｌ１の周波数ＸはＦＩＲ用の４８ＭＨｚに固定し、分周クロック信号Ｌ４の周波数Ｙを、ＳＩＲ用の１１５．２ｋＨｚ、５７.６ｋＨｚ、３８．４ｋＨｚ、１９.２ｋＨｚ、９．６ｋＨｚ、または２．４ｋＨｚのいずれにも選択可能とする。
【００５４】
よって、周波数選択信号Ｌ９には、上記ＳＩＲ用のいずれかの周波数Ｙを指定する情報が含まれている。なお、周波数Ｘについては４８ＭＨｚとの固定値であるため、周波数選択信号Ｌ９内に必ずしもその情報を含めなくともよいが、周波数Ｘを４８ＭＨｚと指定する信号を含めても良い。また、周波数Ｘを固定値とせずに、例えば４８ＭＨｚまたは１８．４３２ＭＨｚとの二通りの原振クロック信号Ｌ１を選択可能とする場合には、周波数選択信号Ｌ９に周波数Ｘの値を指定する信号を含めなければならない。
【００５５】
初期値選択回路７には予め、周波数ＸおよびＹの値により異なる複数の値Ｘ／Ｚが記憶されている。
【００５６】
ここで、周波数Ｘ＝４８ＭＨｚと、各周波数Ｙ＝１１５．２ｋＨｚ、５７.６ｋＨｚ、３８．４ｋＨｚ、１９.２ｋＨｚ、９．６ｋＨｚ、または２．４ｋＨｚとの各最大公約数Ｚを算出すると、順に０．０３８４ＭＨｚ、０．０１９２ＭＨｚ、０．０３８４ＭＨｚ、０．０１９２ＭＨｚ、０．００９６ＭＨｚ、または０．００２４ＭＨｚとなる。
【００５７】
よって、値Ｘ／Ｚを算出すると、２．４ｋＨｚの場合はＸ／Ｚ＝４８／０．００２４＝２００００、９．６ｋＨｚの場合はＸ／Ｚ＝４８／０．００９６＝５０００、１９．２ｋＨｚの場合はＸ／Ｚ＝４８／０．０１９２＝２５００、３８．４ｋＨｚの場合はＸ／Ｚ＝４８／０．０３８４＝１２５０、５７．６ｋＨｚの場合はＸ／Ｚ＝４８／０．０１９２＝２５００、１１５．２ｋＨｚの場合はＸ／Ｚ＝４８／０．０３８４＝１２５０となる。
【００５８】
初期値選択回路７には予め、これら各場合の値Ｘ／Ｚの情報が記憶されており、初期値選択回路７は、周波数選択信号Ｌ９に応じて、各場合の値Ｘ／Ｚのうち対応する一つの値を信号Ｌ７としてカウンタ２へと出力する。例えば、周波数選択信号Ｌ９の内容がＹ＝３８．４ｋＨｚの場合は、Ｘ／Ｚ＝１２５０の情報が、信号Ｌ７としてカウンタ２へと出力される。
【００５９】
カウンタ２では、信号Ｌ７により与えられたＸ／Ｚ＝１２５０の情報が、計数値の初期値に設定される。
【００６０】
また、コンパレータ値選択回路８にも、ユーザより入力端９を介して周波数選択信号Ｌ９が与えられる。そして、コンパレータ値選択回路８にも予め、周波数ＸおよびＹの値により異なる、値Ｘ／Ｚ以内に含まれる値Ｘ／Ｙの各倍数の複数組の情報が記憶されている。
【００６１】
周波数Ｘ＝４８ＭＨｚと、各周波数Ｙ＝１１５．２ｋＨｚ、５７.６ｋＨｚ、３８．４ｋＨｚ、１９.２ｋＨｚ、９．６ｋＨｚ、または２．４ｋＨｚとの各Ｘ／Ｙの値およびその倍数を算出すると、２．４ｋＨｚの場合はＸ／Ｙ＝４８／０．００２４＝２００００、９．６ｋＨｚの場合はＸ／Ｙ＝４８／０．００９６＝５０００、１９．２ｋＨｚの場合はＸ／Ｙ＝４８／０．０１９２＝２５００、３８．４ｋＨｚの場合はＸ／Ｙ＝４８／０．０３８４＝１２５０、５７．６ｋＨｚの場合はＸ／Ｚ＝４８／０．０５７６＝８３３．３３…≒８３３、その倍数１６６６．６６…≒１６６７および２５００、１１５．２ｋＨｚの場合はＸ／Ｚ＝４８／０．１１５２＝４１６．６６…≒４１７、その倍数８３３．３３…≒８３３および１２５０となる。
【００６２】
上記数値例では、２．４ｋＨｚ、９．６ｋＨｚ、１９．２ｋＨｚ、３８．４ｋＨｚの各場合はいずれも、値Ｘ／Ｚ以内に含まれる値Ｘ／Ｙの倍数は値Ｘ／Ｚと同じ数値のみとなるため、「値Ｘ／Ｙの各倍数の組」とは、２．４ｋＨｚについては２００００との数値を、９．６ｋＨｚについては５０００との数値を、１９．２ｋＨｚについては２５００との数値を、３８．４ｋＨｚについては１２５０との数値を、それぞれ指す。
【００６３】
一方、５７．６ｋＨｚおよび１１５．２ｋＨｚの場合は、値Ｘ／Ｚ以内に含まれる値Ｘ／Ｙの倍数は複数存在するので、「値Ｘ／Ｙの各倍数の組」とは、５７．６ｋＨｚについては、８３３・１６６７・２５００との数値を、１１５．２ｋＨｚについては、４１７・８３３・１２５０との数値を、それぞれ指す。
【００６４】
コンパレータ値選択回路８には予め、値Ｘ／Ｚ内に含まれる値Ｘ／Ｙの各倍数の組の情報が、周波数Ｘ・Ｙの組み合わせの各場合についての複数組分、記憶されている。そして、コンパレータ値選択回路８は、周波数選択信号Ｌ９に応じて、値Ｘ／Ｙの各倍数の複数組の情報のうち対応する一組の情報を、コンパレータ３へと出力する。
【００６５】
例えば、周波数選択信号Ｌ９の内容がＹ＝３８．４ｋＨｚの場合は、値Ｘ／Ｙの各倍数の組の情報は１２５０との数値である。この場合は、信号Ｌ８ａ〜Ｌ８ｃのいずれにも、１２５０との数値の情報が載せられて、コンパレータ３の二入力ＡＮＤ回路３ａ〜３ｃの各他方入力端へと出力される。これにより、４８ＭＨｚの原振クロック信号Ｌ１を１２５０分周した３８．４ｋＨｚの分周クロック信号Ｌ４が、二入力ＡＮＤ回路４から出力される。
【００６６】
一方、周波数選択信号Ｌ９の内容がＹ＝１１５．２ｋＨｚの場合は、値Ｘ／Ｙの各倍数の組の情報は４１７・８３３・１２５０との数値である。この場合は、信号Ｌ８ａ〜Ｌ８ｃのそれぞれに、４１７・８３３・１２５０との数値の情報が載せられて、コンパレータ３の二入力ＡＮＤ回路３ａ〜３ｃの各他方入力端へと出力される。これにより、４８ＭＨｚの原振クロック信号Ｌ１を４１６．６６…分周した１１５．２ｋＨｚの分周クロック信号Ｌ４が、二入力ＡＮＤ回路４から出力される。
【００６７】
なお、分周部６ｂについては、信号Ｌ７，Ｌ８ａ〜Ｌ８ｃが与えられる点以外、実施の形態１に係る分周回路６ａと同じであるので、その構成及び動作の説明を省略する。
【００６８】
本実施の形態に係る分周回路１０ａによれば、周波数選択信号Ｌ９に応じて、複数の値Ｘ／Ｚのうち対応する一つの値をカウンタ２へと出力可能な初期値選択回路７と、周波数選択信号Ｌ９に応じて、複数組の値Ｘ／Ｙの各倍数のうち対応する一組をコンパレータ３へと出力可能なコンパレータ値選択回路８とをさらに備える。よって、周波数選択信号Ｌ９を与えるだけで、様々な周波数ＸおよびＹに対応した分周を自動的に行える。
【００６９】
なお、上記においては、二入力ＡＮＤ回路３ａ〜３ｃの各他方入力端に信号Ｌ８ａ〜Ｌ８ｃを与える構成を採用したが、図４の分周回路１０ｂのように変形してもよい。
【００７０】
すなわち、コンパレータ値選択回路８からは信号Ｌ８ａ，Ｌ８ｂのみ出力し、例えば二入力ＡＮＤ回路３ａ，３ｂの各他方入力端にのみ信号Ｌ８ａ，Ｌ８ｂを与える。そして、二入力ＡＮＤ回路３ｃの他方入力端には、“０”との固定値を与えておく。
【００７１】
カウンタ２においては、計数値の初期値を“０”とし、続いて、初期値選択回路７から送られる信号Ｌ７に載せられた値から１を引いた値（例えば信号Ｌ７の情報が“２００００”である場合は“１９９９９”）に移行して、順次デクリメントを繰り返すよう設定しておく。これにより、計数値が“１”まで減少すれば、次の値が“０”となり、再度“１９９９９”に移行して、順次デクリメントが繰り返される。
【００７２】
そして、周波数Ｙが上記の２．４ｋＨｚ、９．６ｋＨｚ、１９．２ｋＨｚ、および３８．４ｋＨｚの場合、すなわち、値Ｘ／Ｚに含まれる値Ｘ／Ｙの倍数の数値が、値Ｘ／Ｚの数値と一致するものしかない場合には、コンパレータ値選択回路８から信号Ｌ８ａ，Ｌ８ｂの出力を行わないようにする。この場合は、コンパレータ３の二入力ＡＮＤ回路３ｃのみが動作するので、二入力ＡＮＤ回路３ｃの出力が即、コンパレータ３の出力となる。これにより、“０”が訪れるたびにコンパレータ３の出力Ｌ３が活性化し、４８ＭＨｚの原振クロック信号Ｌ１を、周波数Ｙの各値に応じた整数の分周値で分周した分周クロック信号Ｌ４が、二入力ＡＮＤ回路４から出力される。
【００７３】
一方、周波数Ｙが５７．６ｋＨｚおよび１１５．２ｋＨｚの場合、すなわち、値Ｘ／Ｚに含まれる値Ｘ／Ｙの倍数の数値が複数存在する場合には、値Ｘ／Ｚの数値と一致する倍数（例えば１１５．２ｋＨｚにおける１２５０）については出力することなく、二入力ＡＮＤ回路３ｃに入力される固定値“０”に請け負わせ、それ以外の倍数（例えば１１５．２ｋＨｚにおける４１７・８３３）については、コンパレータ値選択回路８から信号Ｌ８ａ，Ｌ８ｂとして出力を行う。これにより、４８ＭＨｚの原振クロック信号Ｌ１を周波数Ｙの各値に応じた非整数の分周値（１１５．２ｋＨｚの場合ならば４１６．６６…分周）で分周した分周クロック信号Ｌ４が、二入力ＡＮＤ回路４から出力される。
【００７４】
＜実施の形態３＞
本実施の形態は、実施の形態２に係る分周回路を搭載した通信装置であって、図４の分周回路と、複数の通信回路とを備えるものである。
【００７５】
図５は、本実施の形態に係る通信装置を示す図である。図５に示すとおり、この通信装置は、図４に示した分周回路１０ｂと、異なる周波数の動作クロックでそれぞれ動作する、複数の通信回路１１〜１３と、信号入力端１４とを備える。なお、通信回路１１はＳＩＲ用の通信回路であり、通信回路１２はＭＩＲ用の通信回路、通信回路１３はＦＩＲ用の通信回路である。
【００７６】
通信回路１１〜１３のいずれにも、信号入力端１４を介して外部より、通信回路１１〜１３のいずれを動作させるのかを指定する動作回路選択信号Ｌ１４が与えられる。そして、動作回路選択信号Ｌ１４の内容に応じて、通信回路１１〜１３のいずれか一つが動作する。
【００７７】
また、分周回路１０ｂからは、通信回路１１〜１３のいずれにも原振クロック信号Ｌ１とコンパレータ３からの出力Ｌ３とが与えられる。なお、図４に示されていた二入力ＡＮＤ回路４は、図５では省略されている。各通信回路１１〜１３内に、それぞれ原振クロック信号Ｌ１とコンパレータ３からの出力Ｌ３とを受ける二入力ＡＮＤ回路（図示せず）が設けられているからである。
【００７８】
原振クロック信号Ｌ１は、例えば通信回路１１〜１３のうちＦＩＲ用の通信回路１３の動作クロックとして機能する。また、分周回路１０ｂにて生成された出力Ｌ３は、通信回路１１〜１３のうちＭＩＲ用の通信回路１２またはＳＩＲ用の通信回路１１の動作クロックとして機能する。
【００７９】
その他の点については、図４の分周回路１０ｂと同じ装置構成であるので、説明を省略する。
【００８０】
本実施の形態に係る通信装置によれば、原振クロック信号Ｌ１は、複数の通信回路１１〜１３の動作クロックの一つとして機能し、分周回路１０ｂにて生成された分周クロック信号としての出力Ｌ３は、複数の通信回路１１〜１３の動作クロックの他の一つとして機能する。よって、異なる周波数の動作クロック生成回路の併載を伴うことなく、複数の通信回路１１〜１３を動作させることが可能な通信装置が得られる。
【００８１】
＜実施の形態４＞
本実施の形態も、実施の形態１に係る分周回路の変形例であって、分周クロック信号のデューティ比を所望の値に変更可能なものである。
【００８２】
図２に示されているように、実施の形態１においては、分周クロック信号Ｌ４のパルス幅は、原振クロック信号Ｌ１と同じであった。よって、分周クロック信号Ｌ４のデューティ比はきわめて小さな値となり、分周クロック信号として適切でない場合も考えられる。
【００８３】
そこで、本実施の形態においては、分周クロック信号のデューティ比の調節を行えるようにする。なお、実施の形態１と同様、本実施の形態においても、原振クロック信号Ｌ１が４８ＭＨｚであって、分周クロック信号Ｌ４が１．１５２ＭＨｚに固定されているとする。
【００８４】
図６は、本実施の形態に係る分周回路６ｃを示す図である。図６に示すように、本実施の形態に係る分周回路６ｃは、図１の入力端１、カウンタ２およびコンパレータ３を含む分周部６ａに加えて、カウンタ２の出力が与えられるコンパレータ１５、コンパレータ３からの出力Ｌ３とコンパレータ１５からの出力Ｌ１５とが与えられる分周クロック生成回路１６、および、分周クロック信号Ｌ１６を出力する出力端５をさらに備える。
【００８５】
コンパレータ１５は、カウンタ２における計数値が、値Ｘ／Ｙの各倍数、すなわち４２、８３、１２５の３つの値に、所定値（ここでは“２１”とする）を加算した各値６３、１０４、２１（カウンタ２において“１２５”の次は“１”に戻るので“２１”となる）になったときに、その出力Ｌ１５を活性化する。
【００８６】
この“２１”との所定値は、出力Ｌ２の値「１２５」、「８３」、「４２」の各パルス間の時間間隔たる４１．６６…パルス分を半分に除して得られた整数の近似値であり、分周クロック信号Ｌ１６のデューティ比を５０％にするための設定値である。
【００８７】
コンパレータ１５は、多入力ＯＲ回路１５ｄおよび３つの二入力ＡＮＤ回路１５ａ〜１５ｃを含む。二入力ＡＮＤ回路１５ａ〜１５ｃの全ての一方入力端には、カウンタ２における計数値の出力Ｌ２が与えられる。また、二入力ＡＮＤ回路１５ａ〜１５ｃの各々の他方入力端には、値Ｘ／Ｙの各倍数に所定値を加算した１０４、６３、２１の各値が、信号Ｓ４〜Ｓ６としてそれぞれ与えられる。
【００８８】
そして、二入力ＡＮＤ回路１５ａ〜１５ｃの全ての出力Ｌ１５ａ〜Ｌ１５ｃが、多入力ＯＲ回路１５ｄに入力される。多入力ＯＲ回路１５ｄの出力が、コンパレータ１５からの出力Ｌ１５となる。
【００８９】
コンパレータ３からの出力Ｌ３とコンパレータ１５からの出力Ｌ１５とは、分周クロック生成回路１６に与えられる。分周クロック生成回路１６は、コンパレータ３の出力の活性化に伴ってその出力信号を活性化し、コンパレータ１５の出力の活性化に伴ってその出力信号を非活性化する。この分周クロック生成回路１６からの出力信号が、分周クロック信号Ｌ１６となる。
【００９０】
図７は、本実施の形態に係る分周回路６ｃの動作を示すタイミングチャートである。図７に「出力Ｌ２」として示すように、カウンタ２は、原振クロック信号Ｌ１の周波数Ｘ（＝４８ＭＨｚ）で、初期値１２５から最終値１までの、原振クロック信号Ｌ１の１２５パルスのダウンカウントを行う。
【００９１】
コンパレータ３は、カウンタ２からの出力Ｌ２が、１２５、８３、４２の各値になったときに、その出力Ｌ３を活性化させる。また、コンパレータ１５は、カウンタ２からの出力Ｌ２が、１０４、６３、２１の各値になったときに、その出力Ｌ１５を活性化させる。そして、分周クロック生成回路１６が、コンパレータ３の出力の活性化に伴ってその出力信号を活性化し、コンパレータ１５の出力の活性化に伴ってその出力信号を非活性化することにより、分周クロック信号Ｌ１６を生成する。
【００９２】
これにより、原振クロック信号Ｌ１のパルス数１２５に対してパルス数３であって、デューティ比がほぼ５０％の分周クロック信号Ｌ１６が得られ、４８ＭＨｚから１．１２５ＭＨｚへの分周が容易に行える。
【００９３】
ここで、分周クロック信号Ｌ１６のデューティ比の誤差について考察する。コンパレータ３からの出力Ｌ３内の２つのパルスについては、４２・８３という近似値の整数でパルスを生成し、また、コンパレータ１５の出力Ｌ１５については、所定値を加算した各値６３・１０４・２１となっているので、分周クロック信号Ｌ１６のデューティ比には、若干の長短が生じる。
【００９４】
出力Ｌ２の値「１２５」のときの出力Ｌ３のパルスと出力Ｌ２の値「８３」のときの出力Ｌ３のパルスの時間間隔は、１２５−８３＝４２パルス分となっている。よって、出力Ｌ２の値が「１２５」から「８３」の間の分周クロック信号Ｌ１６では、Ｈｉｇｈの期間のパルス数が２１であり、残りのＬｏｗの期間も２１となるので、そのデューティ比を１：１、すなわち５０％とすることができる。
【００９５】
一方、出力Ｌ２の値「８３」のときの出力Ｌ３のパルスと出力Ｌ２の値「４２」のときの出力Ｌ３のパルスの時間間隔は、８３−４２＝４１パルス分となっている。よって、出力Ｌ２の値が「８３」から「４２」の間の分周クロック信号Ｌ１６では、Ｈｉｇｈの期間のパルス数が２０であり、残りのＬｏｗの期間は２１となるので、そのデューティ比は２０：２１となる。よって、この期間では、若干のデューティ比の誤差が生じる。
【００９６】
また、出力Ｌ２の値「４２」のときの出力Ｌ３のパルスと出力Ｌ２の次の値「１２５」のときの出力Ｌ３のパルスの時間間隔は、４２パルス分となっている。よって、出力Ｌ２の値が「４２」から次の「１２５」の間の分周クロック信号Ｌ１６では、Ｈｉｇｈの期間のパルス数が２１であり、残りのＬｏｗの期間も２１となるので、そのデューティ比を１：１、すなわち５０％とすることができる。
【００９７】
本実施の形態に係る分周回路６ｃによれば、コンパレータ１５は、カウンタ２の計数値が、値Ｘ／Ｙの各倍数に所定値を加算した各値になったときに出力を活性化し、分周クロック生成回路１６は、コンパレータ３の出力の活性化に伴って分周クロック信号Ｌ１６を活性化し、コンパレータ１５の出力の活性化に伴って分周クロック信号Ｌ１６を非活性化する。よって、所定値を例えば各倍数の中間値に設定すれば、分周クロック生成回路１６からの出力をデューティ比５０％の分周クロック信号Ｌ１６として使用することができ、所定値の設定如何で、所望のデューティ比の分周クロック信号Ｌ１６を得ることができる。
【００９８】
また、本実施の形態に係る分周回路６ｃによれば、コンパレータ１５は、多入力ＯＲ回路１５ｄおよび複数の二入力ＡＮＤ回路１５ａ〜１５ｃを含み、複数の二入力ＡＮＤ回路１５ａ〜１５ｃの全ての一方入力端には、カウンタ２における計数値が与えられ、複数の二入力ＡＮＤ回路１５ａ〜１５ｃの各々の他方入力端には、値Ｘ／Ｙの各倍数に所定値を加算した各値がそれぞれ与えられ、複数の二入力ＡＮＤ回路１５ａ〜１５ｃの全ての出力が、多入力ＯＲ回路１５ｄに入力される。これにより、コンパレータ１５の機能を容易に実現できる。
【００９９】
なお、本実施の形態に係る分周回路を実施の形態３に適用して、図４の分周回路と複数の通信回路とを備える通信装置を構成しても良い。
【図面の簡単な説明】
【０１００】
【図１】実施の形態１に係る分周回路を示す図である。
【図２】実施の形態１に係る分周回路の動作を示すタイミングチャートである。
【図３】実施の形態２に係る分周回路を示す図である。
【図４】実施の形態２に係る分周回路の他の例を示す図である。
【図５】実施の形態３に係る通信装置を示す図である。
【図６】実施の形態４に係る分周回路を示す図である。
【図７】実施の形態４に係る分周回路の動作を示すタイミングチャートである。
【符号の説明】
【０１０１】
２  カウンタ、３，１５  コンパレータ、７  初期値選択回路、８  コンパレータ値選択回路、１１〜１３  通信回路、１６  分周クロック生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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