(57)【要約】  【課題】  積層された半導体チップの接合強度が高く、これにより高い信頼性を確保することができる半導体装置の製造方法及び半導体装置、並びに当該半導体装置を備える電子機器を提供する。  【解決手段】  半導体基板１０を貫通する電極２０，２１を有する半導体装置の製造方法であって、集積回路が形成された半導体基板１０の能動面１０ａから半導体基板１０の内部にかけて孔部Ｈ３を形成する工程と、孔部Ｈ３の内側に導電材料を充填して第一接続端子２０を形成する工程と、半導体基板１０を裏面側１０ｂから薄板化して、電極２０の先端部を露出させる工程と、先端部の周辺に導電材料を配置して第二接続端子２１を形成する工程と、を有する。  【選択図】  図８
2006041218.tif 000002
【特許請求の範囲】
【請求項１】
集積回路が形成された前記半導体基板の能動面から前記半導体基板の内部にかけて孔部を形成する工程と、
前記孔部の内側に導電材料を充填して第一接続端子を形成する工程と、
前記半導体基板を裏面側から薄板化して、前記第一接続端子の先端部を露出させる工程と、
前記先端部の周辺に導電材料を配置して第二接続端子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第一接続端子の形成に先立って前記孔部の内面に第一絶縁膜を形成する工程と、
前記第二接続端子の形成に先立って、前記半導体基板の裏面上に前記第一絶縁膜に連接する第二絶縁膜を形成する工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第一接続端子と前記第二接続端子とは、略同一形状に形成されることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
請求項１から３のいずれか一項に記載の半導体装置の製造方法を使用して製造されたことを特徴とする半導体装置。
【請求項５】
集積回路が形成された半導体基板と、
前記半導体基板の能動面から前記半導体基板の裏面にかけて形成された貫通孔の内部に絶縁層を介して形成された電極と、を有してなり、
前記電極は、能動面側と裏面側にそれぞれ略同一形状の接続端子を備えることを特徴とする半導体装置。
【請求項６】
請求項４又は請求項５に記載の半導体装置が複数積層され、上下に隣接する前記半導体装置の前記接続端子がハンダまたは蝋材を介して電気的に接続されていることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置が実装されていることを特徴とする回路基板。
【請求項８】
請求項７に記載の半導体装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置、及びこれを備える電子機器に関する。
【背景技術】
【０００２】
現在、携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）等の携帯性を有する電子機器、センサ、マイクロマシン、及びプリンタヘッド等の機器の小型・軽量化を図るため、その内部に設けられる半導体チップ等の各種の電子部品を小型化する研究・開発が盛んに行われている。また、上記の電子機器は付加価値を高めるため高機能化が図られており内部に設けられる電子部品も高機能化及び高速化が要求されている。
高機能を有する電子部品の一つとしてシステムＬＳＩ（Large Scale Integration）があるが、システムＬＳＩを製品化するには時間を要するため近年の電子機器の開発サイクルに間に合わない状況も生じつつある。そこで、システムＬＳＩが有する複数の機能のうちの各々の機能を１つのＩＣ（Integrated Circuit）に持たせ、これらのＩＣを組み合わせて１つのパッケージングのシステムＬＳＩを実現するＳＩＰ（System In Package）技術が案出されている。
【０００３】
ＳＩＰ技術においては三次元的に複数のＩＣを積層することで高集積化を図っているが、積層されたＩＣをシステムＬＳＩとして機能させるには各々の電気的接続を取る必要がある。従来は各ＩＣに形成された電極をワイヤーボンディング技術を用いて電気的に接続していたが、ワイヤーボンディングによる接続では配線長が長くなるとともに、パッケージングの小型化に限度がある。
このため、ＩＣの裏面に対してエッチング処理又は研磨処理を行ってＩＣを薄板化するとともに、ＩＣの表面と裏面とを貫通する金属からなる接続端子を形成し、積層するＩＣに形成された接続部を接合することで、ＩＣ間の電気的接続をとる三次元実装技術が案出されてきた。この三次元実装技術の詳細については、例えば以下の特許文献１を参照されたい。
【特許文献１】特開２００２−２５９４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上述した三次元実装技術を用いてＩＣを積層して製造される電子部品は最終的には封止樹脂にて封止されており、ある程度の信頼性を確保することはできる。しかしながら、電子部品が携帯性を有する電子機器に搭載される場合には、外部からの強い振動及び衝撃が加わることが想定されるため、より高い堅牢性を確保する必要がある。このため、電子部品の更なる信頼性の向上を図るためには各ＩＣに形成された接続端子間の接合強度を高める必要がある。
三次元実装技術を用いて製造された従来の電子部品は、ＩＣに形成された接続端子の先端部（他のＩＣと接合される部分）が通常平坦な形状になっているため、積層されたＩＣの接続端子間は二次元的に接合された状態にあり、接合強度が低く信頼性が低いという問題があった。
また、半導体基板全面にエッチングを施して半導体基板の裏面に接続端子の先端を露出させるために、絶縁膜を厚膜化する等の特別な処理が必要となり、半導体装置の製造方法が煩雑化するという問題があった。
【０００５】
本発明は、上述した事情に鑑みてなされたもので、積層された半導体チップの接合強度が高く、これにより高い信頼性を確保することができる半導体装置の製造方法及び半導体装置、並びに当該半導体装置を備える電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置の製造方法、半導体装置、及び電子機器では、上記課題を解決するために以下の手段を採用した。
第１の発明は、集積回路が形成された半導体基板の能動面から半導体基板の内部にかけて孔部を形成する工程と、孔部の内側に導電材料を充填して第一接続端子を形成する工程と、半導体基板を裏面側から薄板化して、第一接続端子の先端部を露出させる工程と、先端部の周辺に導電材料を配置して第二接続端子を形成する工程と、を有するようにした。
この発明によれば、裏面側にも接続端子が形成されるので、裏面側に露出させる電極の露出量を容易に高くすることができる。これにより、半導体基板を複数積層した場合に各電極の接合状態を良好に維持することが可能となる。
【０００７】
また、第一接続端子の形成に先立って、孔部の内面に第一絶縁膜を形成する工程と、第二接続端子の形成に先立って、半導体基板の裏面上に第一絶縁膜に連接する第二絶縁膜を形成する工程と、を有するものでは、半導体基板に導電性材料が用いられた場合であっても、半導体基板を貫通する電極を形成することができる。そして、容易に電極の露出量を高くすることができるので、第一絶縁膜の厚膜化が不要となる。
また、第一接続端子と第二接続端子とは、略同一形状に形成されるものでは、半導体基板を複数積層した場合に、各接続端子の接合状態を容易に良好にすることができる。さらに、接合時の熱上昇に対して導電材料が膨張することに起因する第一絶縁膜の破損防止が可能となる。
【０００８】
第２の発明は、半導体装置が、第１の発明の製造方法を使用して製造されるようにした。この発明によれば、半導体基板を貫通する各電極の接合状態を向上が図られる。
【０００９】
また、集積回路が形成された半導体基板と、半導体基板の能動面から半導体基板の裏面にかけて形成された貫通孔の内部に絶縁層を介して形成された電極と、を有してなり、電極が、能動面側と裏面側にそれぞれ略同一形状の接続端子を備えるようにした。
この発明によれば、裏面側にも電極が形成するので、裏面側に露出させる電極の露出量を容易に高くすることができる。これにより、半導体基板を複数積層した場合に各電極の接合状態を良好に維持することが可能となる。
例えば、上述した半導体装置は、複数積層され、上下に隣接する半導体装置の接続端子がハンダまたは蝋材を介して電気的に接続された形態となって使用される。
【００１０】
第３の発明は、回路基板が、第２の発明の半導体装置が実装されていることを特徴とする。これにより、上記効果をともなった回路基板を提供することができる。
【００１１】
第４の発明は、電子機器が、第３の発明の回路基板を備えたことを特徴とする。これにより、上記効果をともなった電子機器を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の半導体装置の製造方法、半導体装置、及び電子機器の実施形態について、図を参照して説明する。
〔半導体装置の製造方法〕
図１〜図８は、本発明の実施形態による半導体装置の製造方法を示す工程図である。
図１（ａ）に示すように、基板１０は、例えばＳｉ（シリコン）基板であり、その能動面１０ａ側にトランジスタ、メモリ素子、その他の電子素子、並びに電気配線（何れも図示省略）及び電子回路の外部電極となる電極パッド１４からなる電子回路が形成されている。一方、基板１０の裏面１０ｂにはこれらの電子回路は形成されていない。尚、基板１０の厚みは、例えば５００μｍ程度である。
【００１３】
基板１０上には基板１０の基本的な材料であるＳｉの酸化膜（ＳｉＯ２）からなる絶縁膜と硼燐珪酸ガラス（ＢＰＳＧ）からなる層間絶縁膜とを順に形成した絶縁膜１２が形成されている。また、絶縁膜１２上の一部には、図示しない箇所で基板１０の能動面１０ａに形成された電子回路と電気的に接続された電極パッド１４が形成されている。この電極パッド１４は、Ｔｉ（チタン）からなる第１層、ＴｉＮ（窒化チタン）からなる第２層、ＡｌＣｕ（アルミニウム／銅）からなる第３層、及びＴｉＮからなる第４層（キャップ層）を順に積層して形成したものである。尚、電極パッド１４の下方には電子回路が形成されていない点に注意されたい。
【００１４】
電極パッド１４は、例えばスパッタリングにより第１層〜第４層からなる積層構造を絶縁膜１２上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。尚、本実施形態では、電極パッド１４が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド１４がＡｌのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド１４は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
【００１５】
また、上記絶縁膜１２上には電極パッド１４を覆うように、パッシベーション膜１６が形成されている。このパッシベーション膜１６は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成され、又はＳｉＮ上にＳｉＯ２を積層した構成、あるいはその逆であることが好ましい。また、パッシベーション膜１６の膜厚は２μｍ程度以上であって６μｍ程度以下であることが好ましい。
【００１６】
以上の構成の基板に対して、まず能動面１０ａ側に形成された電極パッド１４を開口するとともに基板１０を穿孔して孔部Ｈ３を形成する工程が行われる。まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１６上の全面に塗布する。尚、このレジストは、電極パッド１４上を覆っているパッシベーション膜１６を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００１７】
パッシベーション膜１６上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。尚、レジストの形状は、電極パッド１４の開口形状及び基板１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図１（ｂ）に示すように、電極パッド１４を覆うパッシベーション膜１６の一部をエッチングして開口部Ｈ１を形成する。なお、図１（ｂ）は、パッシベーション膜１６を開口して開口部Ｈ１を形成した状態を示す断面図である。
【００１８】
尚、パッシベーション膜１６のエッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、パッシベーション膜１６のエッチングとしてウェットエッチングを適用してもよい。パッシベーション膜１６に形成される開口部Ｈ１の断面形状は、後述する工程で形成される電極パッド１４の開口形状及び基板１０に形成される孔の断面形状に応じて設定され、その径は電極パッド１４に形成される開口の径及び基板１０に形成される孔の径と同程度、例えば５０μｍ程度に設定される。
【００１９】
以上の工程が終了すると、開口部Ｈ１を形成したパッシベーション膜１６上のレジストをマスクとして、ドライエッチングにより電極パッド１４を開口する。
図２（ａ）は、電極パッド１４を開口して開口部Ｈ２を形成した状態を示す断面図である。尚、図１，図２の図中においてレジストは省略してある。図２（ａ）に示すように、パッシベーション膜１６に形成された開口部Ｈ１の径と電極パッド１４に形成された開口部Ｈ２の径は同程度となる。尚、ドライエッチングとしてはＲＩＥを用いることができる。
【００２０】
更に、以上の工程で使用したレジストをマスクとして、次に絶縁膜１２をエッチングして、図２（ｂ）に示すように基板１０を露出させる。図２（ｂ）は、絶縁膜１２をエッチングして、基板１０の一部を露出させた状態を示す断面図である。この後、開口マスクとして使用してきたパッシベーション膜１６上に形成したレジストを、剥離液或いはアッシング等により剥離する。
【００２１】
尚、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直しても勿論良い。また、電極パッド１４に形成された開口部Ｈ２を開口した後レジストを剥離し、電極パッド１４の最表面のＴｉＮをマスクにして、絶縁膜１２をエッチングし、図２（ｂ）に示すように基板１０を露出せしめることも可能である。更に付け加えるならば、各エッチング時の選択比を考慮して、レジストを厚膜化しておくことが必要である。
【００２２】
以上の工程が終了すると、パッシベーション膜１６をマスクとして、ドライエッチングにより基板１０を穿孔して孔部Ｈ３を形成する（孔部形成工程）。
基板１０を穿孔する深さは例えば７０μｍ程度であるため、製造効率の観点からは特開２００２−９３７７６号公報に開示されたＳｉ高速エッチング法、又は米国特許ＵＳＰ５５０１８９３に開示されたボッシュプロセス法を用いて異方性エッチングを行うことが好ましい。Ｓｉ高速エッチング法を用いる場合には、エッチングガスとしてＳＦ６／Ｏ２の混合ガスを用いることができ、ボッシュプロセス法を用いる場合にはＳＦ６／Ｃ４Ｆ８を用いることができる。尚、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることができる。
【００２３】
図３（ａ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。図３（ａ）に示す通り、パッシベーション膜１６をマスクとして基板１０を穿孔しているため、基板１０に形成される孔部Ｈ３の径はパッシベーション膜１６に形成された開口部Ｈ１の径と同程度となる。その結果、パッシベーション膜１６に形成された開口部Ｈ１の径、電極パッド１４に形成された開口部Ｈ２の径、及び基板１０に形成された孔部Ｈ３の径は、ほぼ同一になる。尚、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。また、孔部Ｈ３は異方性エッチングにより形成しているため、孔部Ｈ３の底面は平坦な（フラット）形状になる。
【００２４】
尚、以上は、異方性エッチングから等方性エッチングに変更する方法としてエッチングガスの成分を変更する方法について説明したが、エッチングガスの成分変更に加えてバイアス電圧を低下させ、又は、エッチングガスの高圧化を行って異方性エッチングを等方性エッチングに変更するようにしても良い。また、バイアス電圧を低下させ、又は、エッチングガスの高圧化のみによって変更しても良い。
【００２５】
以上の工程が終了すると、次に、パッシベーション膜１６上並びに孔部Ｈ３の内壁及び底面に第一絶縁膜１８を形成する（第一絶縁膜形成工程）。
図３（ｂ）は、パッシベーション膜１６上並びに孔部Ｈ３の内壁及び底面に第一絶縁膜１８を形成した状態を示す断面図である。この第一絶縁膜１８は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ２Ｈ５）４：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、即ちＯ３−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。尚、第一絶縁膜１８の厚みは、例えば１μｍである。
【００２６】
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）を第一絶縁膜１８上の全面に塗布する。或いは、ドライフィルムレジストを用いても良い。尚、このレジストは、電極パッド１４の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００２７】
第一絶縁膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１４の上方以外の部分並びに孔部Ｈ３及びその周辺部のみにレジストが残された形状、例えば孔部Ｈ３を中心とした円環形状にレジストをパターニングする。レジストのパターニングが終了すると、ポストベークを行った後で、エッチングにより電極パッド１４の一部を覆う第一絶縁膜１８及びパッシベーション膜１６を除去し、電極パッド１４の一部を開口する。尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。尚、このとき、電極パッド１４を構成する第４層も併せて除去する。
【００２８】
図４（ａ）は、電極パッド１４を覆う第一絶縁膜１８及びパッシベーション膜１６の一部を除去した状態を示す断面図である。図４（ａ）に示すように、電極パッド１４の上方は開口部Ｈ４となり、電極パッド１４の一部が露出した状態となる。この開口部Ｈ４によって、後の工程で形成される第一接続端子２０と電極パッド１４とを接続することができる。従って、開口部Ｈ４は孔部Ｈ３が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。
【００２９】
本実施形態では、電極パッド１４のほぼ中央に孔部Ｈ３（開口部Ｈ１）を形成する場合を例に挙げている。よって、開口部Ｈ４は、この孔部Ｈ３を取り囲むように、つまり電極パッド１４の露出面積を大きくすることが電極パッド１４と、後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ３の形成場所は電極パッド１４のほぼ中央でなくても良い。尚、電極パッド１４を覆う第一絶縁膜１８及びパッシベーション膜１６の一部を除去して、電極パッド１４の一部を露出させると、除去する際に用いたレジストを剥離液により剥離する。
【００３０】
以上の工程が終了すると、次に下地膜を形成する工程が行われる。尚、この工程及び下地膜の図示は省略している。下地膜は基板１０の上面全面に形成されるため、電極パッド１４の露出部並びに孔部Ｈ３の内壁及び底面にも下地膜が形成される。ここで、下地膜は、バリヤ層及びシード層からなり、まずバリヤ層を形成した後で、バリヤ層上にシード層を形成することで成膜される。バリヤ層は、例えばＴｉＷから形成され、シード層はＣｕから形成される。
【００３１】
バリヤ層及びシード層は、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Physical Vapor Deposition）法いて形成される。下地膜は、電極パッド１４と第一絶縁膜１８との段差を十分にカバーして、電極パッド１４上と第一絶縁膜１８上（孔部Ｈ３の内部を含む）に連続的に形成される。尚、下地膜を構成するバリヤ層の膜厚は、例えば１００ｎｍ程度であり、シード層の膜厚は、例えば数百ｎｍ程度である。
【００３２】
下地膜の形成が終了すると、基板１０の能動面１０ａ上にメッキレジストを塗布し、第一接続端子２０を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン（図示省略）を形成する。その後、Ｃｕ電解メッキを行って基板１０の孔部Ｈ３及びメッキレジストパターンの開口部にＣｕ（銅）を埋め込み、第一接続端子２０を形成する（第一接続端子形成工程）。
【００３３】
図４（ｂ）は、Ｃｕ電解メッキを行って第一接続端子２０を形成した状態を示す断面図である。図４（ｂ）に示す通り、第一接続端子２０は基板１０の能動面１０ａに突出した突起状の形状である。
また、符号Ｃを付した箇所において、第一接続端子２０は電極パッド１４と電気的に接続されている。第一接続端子２０が形成されると、基板１０上に形成されているメッキレジストパターンを剥離する。
【００３４】
以上の工程が終了すると、基板１０の裏面１０ｂに処理を行って基板１０を薄板化し、基板１０内に埋め込み形成された第一接続端子２０を露出させる工程が行われる（露出工程）。
図５（ａ）は、基板１０の裏面１０ｂに対してエッチングを施し、更に、第一絶縁膜１８及び下地膜をエッチングした状態を示す断面図である。
基板１０を薄板化するために基板１０の裏面１０ｂに対して行う処理方法は、裏面研磨又は裏面エッチングを用いることができるが、ここではエッチングにより基板１０を薄板化する方法を例に挙げて説明する。
【００３５】
基板１０の裏面１０ｂのエッチングは、基板１０の厚みが５０μｍ程度となり第一接続端子２０の基板１０の裏面１０ｂからの露出量が所定量（例えば、０〜２０μｍ程度）になるまで行う。
裏面１０ｂからのエッチングは、ウェットエッチング、ドライエッチングのいずれであってもよい。また、ウェットエッチングとドライエッチングとを組み合わせる等のように複数のエッチング処理を施してもよい。
異なるエッチング処理を２度行うことにより、エッチングに要する時間を短縮して効率化を図るとともに、基板１０の厚み及び第一接続端子２０の露出量を精確に制御するためである。
【００３６】
例えば、最初に行うエッチングでは、エッチング量が多いため、効率化の観点からエッチング率（レート）を高く設定する必要がある。次に行うエッチングにおいては、基板１０の厚み及び第一接続端子２０の露出量を精確に制御するため、第１エッチング工程でのエッチング率よりも低いエッチング率でエッチングを行う必要がある。基板１０の裏面をエッチングする場合には、第１、第２エッチング工程ともドライエッチング若しくはウェットエッチングを行っても良く、第１、第２エッチングでドライエッチングとウェットエッチングとを切り替えるようにしても良い。
【００３７】
また、第１エッチング工程でウェットエッチングを行う場合には、エッチング液として弗硝酸（ＨＦ（弗化水素）＋ＨＮＯ３（硝酸））を用いることができる。エッチング液として弗硝酸を用いる場合には、ＨＦとＨＮＯ３との体積比を１：４．５に設定し、液温２５℃に設定すると、約３７．８μｍ／ｍｉｎのエッチング率が得られる。ウェットエッチングとしては、例えばディップ方式を用いたエッチング又はスピンエッチング装置を用いたエッチングを用いることができる。スピンエッチング装置を用いる場合には枚葉処理が可能となる。
【００３８】
基板１０に対して第１、第２エッチング工程を行う際に、ウェットエッチングを行うか、又はドライエッチングを行うかは、エッチング面積を考慮した各々のエッチングレート、バッチ処理又は枚葉処理を行うことができるか否か等を考慮して、総合的に効率よくエッチングすることができるエッチング法を選択すればよい。尚、ウェットエッチングはエッチングレートがエッチング面積に左右されないが、ドライエッチングはエッチング面積によりエッチングレートが左右される。
【００３９】
エッチング工程を行って基板１０の裏面１０ｂのエッチングが完了すると、基板１０の裏面１０ｂから第一接続端子２０が０〜２０μｍ程度露出している状態となるのは前述した通りであるが、第一絶縁膜１８及び不図示の下地膜があるため第一接続端子２０そのものは露出した状態にはなっていない。このため、次工程において、基板１０の裏面から露出した状態にある第一絶縁膜１８及び不図示の下地膜を順にエッチングする工程が行われる。
第一絶縁膜１８は酸化膜ドライエッチングでエッチングし、不図示の下地膜はメタルドライエッチング又はウェットエッチングによりエッチングする。
【００４０】
これにより、図５（ａ）に示すように、第一接続端子２０の一部が薄板化された基板１０の裏面から０〜２０μｍ程度露出した状態になる。第一接続端子２０の基板１０の能動面１０ａ側に露出している部分の高さは２０μｍ程度であり、基板１０の裏面１０ｂから露出している部分の高さは０〜２０μｍ程度である。そして、基板１０の厚みは５０μｍ程度である。
尚、ここではエッチングにより基板１０を薄板化して第一接続端子２０を露出させる方法について説明したが、裏面研磨による薄板化を行うことも可能である。裏面研磨によれば、基板１０の厚みを第一接続端子２０の埋め込み深さ程度まで薄くして第一接続端子２０を露出させるとともに、なお、裏面１０ｂから露出している第一接続端子２０の第一絶縁膜１８及び下地膜を除去することができる。なお、露出している部分の高さは略０μｍとなる。
【００４１】
続いて、図５（ｂ）に示すように、基板１０の裏面１０ｂの全面に第二絶縁膜１９を形成する（第二絶縁膜形成工程）。
この第二絶縁膜１９は、第一絶縁膜１８と同一の層であり、これにより、第一絶縁膜１８と第二絶縁膜１９とは、連接された一体の絶縁層となる。
更に、図６（ａ）に示すように、第二絶縁膜１９上に孔部Ｈ３に対応した位置に、孔部Ｈ３よりも小径の開口部Ｈ５を有するレジストパターンを配置する。そして、図６（ｂ）に示すように、開口部Ｈ５に対応した第二絶縁膜１９をエッチングにより取り除いて、再び、裏面１０ｂに第一接続端子２０を露出させる。ここで、開口部Ｈ５が、孔部Ｈ３に対応した位置に孔部Ｈ３よりも小径に形成されているので、第一絶縁膜１８と第二絶縁膜１９とが、連接された一体の絶縁層として残り、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止する目的を達成することが可能となる。
【００４２】
続いて、図７（ａ）に示すように、開口部Ｈ５を有するレジストパターンを取り除いた後に、第二絶縁膜１９上に第二接続端子２１を形成するためのレジストパターンを塗布する。すなわち、図７（ｂ）に示すように、裏面１０ｂから露出している第一接続端子２０を取り囲むようにレジストを配置する。
更に、裏面側からＣｕ電解メッキを行って、裏面１０ｂから露出している第一接続端子２０の周辺に、第二接続端子２１を形成する。なお、第二接続端子２１の高さは２０μｍ程度にして、その表面が平坦に形成される（第二接続端子形成工程）。
これにより、図８（ａ）に示すように、第一接続端子２０と第二接続端子２１とが連接されて、基板１０を貫通する１つの接続端子が形成される。
なお、第二接続端子２１の形成時には、第一接続端子２０の形成時と同様に、バリヤ層及びシード層等の下地膜を設けてもよい。
このようにして、基板１０の表面と裏面の両側に第一接続端子２０，２１が形成される。
【００４３】
以上の工程が終了すると、第一接続端子２０，２１の先端部の何れか一方に無鉛ハンダ（Ｓｎ／Ａｇ）を形成する。尚、無鉛ハンダの図示は省略している。無鉛ハンダの形成が完了すると、ウェハ状態にある基板１０を切断して個々の半導体チップに分離する。ここで、基板１０の切断は、予め基板１０上に設定されているストリートライン（スクライブライン）に沿って行う。
【００４４】
次に、分離した個々の半導体チップを積層して三次元実装構造とする。
半導体チップを積層するには、まず半導体チップに形成された第一接続端子２０に形成された無鉛ハンダ上に接合活性剤（フラックス）を塗布する工程が行われる。このフラックスは、半導体チップ同士を積層するときに、積層した半導体チップの位置ずれが生じないように粘着力で保持するとともに、半導体チップに形成された第一接続端子２０の表面の酸化膜を遊離させるためのものである。
【００４５】
フラックスの塗布の塗布を終えると、図８（ｂ）に示すように、半導体チップに形成された第一接続端子２０，２１の各々の位置が合うように、半導体チップＣ１と半導体チップＣ２との位置合わせを行って半導体チップＣ２上に半導体チップＣ１を積層する。
ここで、積層する半導体チップは、同種のもの（つまり、基板に形成されている電子回路が等しいもの）であってもよく、異種のもの（つまり、基板に形成されている電子回路が異なるもの）であってもよい。
【００４６】
以上の工程が終了すると、積層した半導体チップＣ１，Ｃ２をリフロー装置内に配置して、半導体チップＣ１，Ｃ２に形成された第一接続端子２０の先端に設けられた無鉛ハンダを溶融させ、半導体チップＣ１に形成された第一接続端子２０と半導体チップＣ２に形成された第一接続端子２０とを接合する。
図８（ｂ）に示すように、半導体チップＣ１に形成された第二接続端子２１が、第一接続端子２０と略同一形状であり、無鉛ハンダの接合面積が大きいため接合強度が高まり、これによって信頼性の向上を図ることができる。
【００４７】
尚、以上の説明においては、半導体チップＣ１と半導体チップＣ２とを積層する場合を例に挙げて説明したが、基板１０を切断して得られた半導体チップをインターポーザ等の搭載基板に搭載する場合も、半導体チップ同士を積層する場合と同様の工程で搭載することができる。このときには、搭載基板に形成された接続部としての接続電極と、半導体チップに形成された第一接続端子２０との位置合わせを行ってインターポーザ上に半導体チップを搭載し（搭載工程）、接続電極と接続端子とを接合する。
【００４８】
また、インターポーザ上に半導体チップを搭載する形態以外にもインターポーザに代えてＷ−ＣＳＰ（Wafer level Chip Scale Package）技術を用いて処理された基板上に半導体装置を積層するようにしても良い。ここで、Ｗ−ＣＳＰ技術とは、ウェハの状態において一括して再配置配線（再配線）及び樹脂封止を行ってから個々の半導体チップに分離する技術である。Ｗ−ＣＳＰ技術を用いて処理された基板上に半導体装置を積層する場合には、再配置配線により形成された電極上に半導体チップを積層しても良く、ウェハ状態にある基板に対して半導体チップＣ１，Ｃ２に形成された第一接続端子２０と同様の接続端子を形成し、この接続端子と半導体チップに形成された接続端子とを接合して積層するようにしてもよい。
〔半導体装置：再配置配線〕
以上のように積層形成された半導体装置を回路基板に実装するため、再配線を行うのが望ましい。図９は、半導体チップの再配線の説明図である。
図９（ａ）に示す半導体チップ６１の表面には、その対辺に沿って複数の電極６２が形成されているので、隣接する電極相互のピッチが狭くなっている。このような半導体チップ６１を回路基板に実装すると、隣接する電極相互が短絡するおそれがある。そこで、電極相互のピッチを広げるため、半導体チップ６１の対辺に沿って形成された複数の電極６２を中央部に引き出す再配線が行われている。
【００４９】
図９（ｂ）は、再配線を行った半導体チップの平面図である。半導体チップ６１の表面中央部には、円形状の複数の電極パッド６３がマトリクス上に配列形成されている。各電極パッド６３は、再配線６４により１個または複数個の電極６２に接続されている。これにより、狭ピッチの電極６２が中央部に引き出されて、広ピッチ化されている。
【００５０】
図１０は、図９（ｂ）のＡ−Ａ線における側面断面図である。
上記のように積層形成された半導体装置を上下反転して、最下層となる半導体チップ６１の底面中央部には、ソルダーレジスト６５が形成されている。そして、電極６２のポスト部からソルダーレジスト６５の表面にかけて、再配線６４が形成されている。再配線６４のソルダーレジスト６５側の端部には電極パッド６３が形成され、その電極パッドの表面にバンプ７８が形成されている。バンプ７８は、たとえばハンダバンプであり、印刷法等によって形成する。なお、半導体チップ６１の底面全体には、補強用の樹脂６６等が成型されている。
【００５１】
図１１は、回路基板の斜視図である。
図１１では、半導体チップを積層して形成した半導体装置１が、回路基板１０００に実装されている。具体的には、半導体装置１における最下層の半導体チップに形成されたバンプが、回路基板１０００の表面に形成された電極パッドに対して、リフローやＦＣＢ（Flip Chip Bonding）等を行うことにより実装されている。なお、回路基板との間に異方導電性フィルム等を挟み込んで、半導体装置１を実装してもよい。
【００５２】
〔電子機器〕
次に、上述した半導体装置を備えた電子機器の例について説明する。
図１２は、電子機器の一例である携帯電話の斜視図である。上述した半導体装置は、携帯電話３００の筐体内部に配置されている。
【００５３】
なお、上述した半導体装置は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。
【００５４】
なお、上述した実施形態の「半導体チップ」を「電子素子」に置き換えて、電子部品を製造することもできる。このような電子素子を使用して製造される電子部品として、例えば、光素子、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリュームおよびヒューズなどを挙げることができる。
【００５５】
以上、添付図面を参照しながら本発明に係る好適な実施の形態例について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
【図面の簡単な説明】
【００５６】
【図１】半導体装置の製造方法を示す工程図である。
【図２】図１に続く工程図である。
【図３】図２に続く工程図である。
【図４】図３に続く工程図である。
【図５】図４に続く工程図である。
【図６】図５に続く工程図である。
【図７】図６に続く工程図である。
【図８】図７に続く工程図である。
【図９】半導体チップの再配線の説明図である。
【図１０】図９（ｂ）のＡ−Ａ線における側面断面図である。
【図１１】回路基板の斜視図である。
【図１２】電子機器の一例を示す図である。
【符号の説明】
【００５７】
１０…基板（半導体基板）、  １０ａ…能動面（表面）、  １０ｂ…裏面、  １８…第一絶縁膜、  １９…第二絶縁膜、  ２０…第一接続端子（電極）、  ２１…第二接続端子（電極）、  ６２…電極、  ３００…携帯電話（電子機器）  、１０００…回路基板、  Ｈ３…孔部、  Ｃ１，Ｃ２，６１…半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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