(57)【要約】【課題】  簡素な構成で製造安定性に優れた容量素子を提供する。【解決手段】  半導体装置１００は、下部電極１０２、ＳｉＣＮ膜１０７および上部電極１１３からなる容量素子を備えた装置である。半導体基板上の絶縁膜１０１中に溝が設けられ、溝中に下部電極１０２が埋設されている。下部電極１０２は、第一下部電極１０３と第二下部電極１０５の二つの領域を有し、これらが絶縁膜１０１によって分離されている。【選択図】  図１
2006108583.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた絶縁膜と、
前記絶縁膜中に設けられた溝中に埋設された下部電極と、
前記下部電極に接して設けられた容量膜と、
前記容量膜上に設けられた上部電極と、
を含み、
前記下部電極は、前記絶縁膜によって互いに分離された複数の電極領域を含むことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記下部電極は、平行に配置された複数の前記電極領域を含む第一および第二の電極群により構成されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、複数の前記電極領域は、短冊形状を有することを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、複数の短冊形状の前記電極領域が基板面内に格子状に配置されたことを特徴とする半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記第一および第二の電極群の間に介在する前記絶縁膜が、基板面内において屈曲形状をなすように配置されていることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、前記電極領域が、櫛歯形状を有することを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記電極領域は、櫛歯先端部が不揃いの櫛歯形状を有することを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記下部電極は、櫛歯先端部が不揃いの櫛歯形状を有する第一および第二の電極領域を含み、
前記第一および第二の電極領域の間に介在する前記絶縁膜が、基板面内において屈曲形状をなすように配置されていることを特徴とする半導体装置。
【請求項９】
請求項１乃至８いずれかに記載の半導体装置において、
一の前記電極領域の端部と他の前記電極領域の端部との最小距離が０．２μｍ以下であることを特徴とする半導体装置。
【請求項１０】
請求項１乃至９いずれかに記載の半導体装置において、
前記絶縁膜中に設けられた配線溝中に埋設され、前記下部電極と同層に設けられた配線を有し、
前記容量膜は、前記下部電極の上部から前記配線の上部にわたって設けられ、前記配線の拡散防止膜をかねることを特徴とする半導体装置。
【請求項１１】
請求項１乃至９いずれかに記載の半導体装置において、
前記絶縁膜中に設けられた配線溝中に埋設され、前記下部電極と同層に設けられた配線と、
前記配線の上部から前記容量膜の上部にわたって設けられた絶縁性の拡散防止膜と、
を有し、
前記拡散防止膜の上部に前記上部電極が設けられたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子を備える半導体装置に関する。
【背景技術】
【０００２】
容量素子を備える従来の半導体装置としては、たとえば特許文献１に記載されたものがある。同文献には、ＭＩＭ（Metal Insulator Metal）キャパシタが記載されている。また、Ｃｕを電極とするＭＩＭキャパシタは、ダマシンプロセスにより形成されるため、ダマシンプロセスに起因してＣｕ電極にディッシングが生じることが記載されている。
【特許文献１】特開２００１−２３７３７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明者が検討した結果、上記特許文献１に記載されたディッシングは、ＭＩＭキャパシタの電極のうち、特に下部電極において生じた場合、素子形成プロセスに与える影響が大きいことがわかった。下部電極にディッシングが生じると、当該下部電極上に形成される容量膜の膜厚にばらつきが生じる懸念があった。また、下部電極自身または容量膜上に形成される上部電極の構成にばらつきが生じる懸念があった。
【０００４】
このため、容量素子を安定的に形成するには、できるだけ簡便な方法で下部電極のディッシングを抑制することが有効であると考えられる。
【０００５】
本発明は上記事情に鑑みてなされたものであり、簡素な構成で製造安定性に優れた容量素子を提供する。
【課題を解決するための手段】
【０００６】
本発明によれば、半導体基板上に設けられた絶縁膜と、
前記絶縁膜中に設けられた溝中に埋設された下部電極と、
前記下部電極に接して設けられた容量膜と、
前記容量膜上に設けられた上部電極と、
を含み、
前記下部電極は、前記絶縁膜によって互いに分離された複数の電極領域を含むことを特徴とする半導体装置が提供される。
【０００７】
この発明によれば、基板面内方向において、絶縁膜中に設けられた溝中に埋設された下部電極が、絶縁膜によって複数の電極領域に互いに分離されており、各電極間に絶縁膜が介在するため、下部電極形成時のディッシングが抑制される構成となっている。このため、下部電極の製造安定性を向上させることができる。また、下部電極のディッシングによりその上部に設けられる容量膜または上部電極の製造安定性が低下することを抑制することができる。よって、簡素な構成で製造安定性に優れた容量素子を備える構成となっている。
【０００８】
なお、下部電極が絶縁膜によって互いに分離された複数の電極領域を含むとは、下部電極の上面を含む断面において、下部電極の少なくとも一部が絶縁膜によって分離されていればよく、当該断面内で下部電極の周囲が少なくとも一箇所で開いている構成であってもよいし、当該断面内で下部電極の周囲が閉じている構成であってもよい。
【発明の効果】
【０００９】
本発明によれば、下部電極が絶縁膜によって互いに分離された複数の電極領域を含むため、簡素な構成で製造安定性に優れた容量素子が実現される。
【発明を実施するための最良の形態】
【００１０】
本発明の半導体装置において、前記下部電極は、平行に配置された複数の前記電極領域を含む第一および第二の電極群により構成されていてもよい。こうすることにより、下部電極形成時にディッシングが生じることをさらに確実に抑制できる。また、複数の電極領域を平行に配置することにより、電極領域の集積度を向上させて、下部電極の形成領域の面積に対する下部電極の面積を増加させることができる。このため、下部電極を一枚の平板状の電極とした場合に対する容量素子の容量低下をさらに確実に抑制することができる。
【００１１】
本発明の半導体装置において、複数の前記電極領域は、短冊形状を有する構成とすることができる。こうすることにより、基板面内方向に複数の電極領域をさらに高密度に集積させることができる。このため、下部電極を一枚の平板状の電極とした場合に対する容量素子の容量の低下をさらに確実に抑制することができる。
【００１２】
なお、本発明において、下部電極を構成する電極領域の形状とは、下部電極の上面を含む断面形状を指す。また、本明細書において、短冊状とは、基板水平面方向に集積可能な細長い矩形の形状を指し、たとえばストライプ状等の形状のことである。
【００１３】
本発明の半導体装置において、複数の短冊形状の前記電極領域が基板面内に格子状に配置された構成とすることができる。こうすることにより、複数の電極領域の集積密度をさらに確実に向上させることができる。また、このとき、短冊形の複数の前記電極が、斜格子状に配置されていることができる。こうすれば、下部電極が設けられた層におけるパターン崩れをさらに確実に抑制することができる。
【００１４】
本発明の半導体装置において、前記電極領域が、櫛歯形状を有する構成とすることができる。こうすれば、基板水平面内において下部電極の集積度を向上させつつ、ディッシングを抑制することができる。
【００１５】
本発明の半導体装置において、前記電極領域は、櫛歯先端部が不揃いの櫛歯形状を有してもよい。こうすることにより、下部電極が設けられた層のパターン崩れをより一層確実に抑制することができる。
【００１６】
本発明の半導体装置において、前記下部電極は、櫛歯先端部が不揃いの櫛歯形状を有する第一および第二の電極領域を含み、前記第一および第二の電極領域の間に介在する前記絶縁膜が、基板面内において屈曲形状をなすように配置されていてもよい。また、本発明の半導体装置において、前記第一および第二の電極群の間に介在する前記絶縁膜が、基板面内において屈曲形状をなすように配置されていてもよい。
【００１７】
こうすることにより、隣接する二つの電極領域を分離している絶縁膜の形状を非一直線状とすることができる。このため、絶縁膜が一つの方向に延在する長さを短くすることができる。このため、二つの電極領域間の間隔が短くなって、絶縁膜の幅が短くなった場合にも、パターン崩れが生じるのをさらに確実に抑制することができる。
【００１８】
なお、本明細書において、屈曲形状とは、電極領域間に介在する絶縁膜が一直線状に延在していない屈曲した形状を指し、たとえば規則的なジグザグ形状等が挙げられる。
【００１９】
本発明の半導体装置において、一の前記電極領域の端部と他の前記電極領域の端部との最小距離が０．２μｍ以下であってもよい。こうすることにより、下部電極を一枚の平板状とした場合に対する容量低下をさらに確実に抑制可能である。
【００２０】
本発明の半導体装置において、前記絶縁膜中に設けられた配線溝中に埋設され、前記下部電極と同層に設けられた配線を有し、前記容量膜は、前記下部電極の上部から前記配線の上部にわたって設けられ、前記配線の拡散防止膜をかねる構成とすることができる。こうすれば、半導体装置の装置構成全体を簡素化しつつ、配線の構成材料が絶縁膜中に拡散することを抑制できる。
【００２１】
本発明の半導体装置において、前記絶縁膜中に設けられた配線溝中に埋設され、前記下部電極と同層に設けられた配線と、前記配線の上部から前記容量膜の上部にわたって設けられた絶縁性の拡散防止膜と、を有し、前記拡散防止膜の上部に前記上部電極が設けられた構成とすることができる。こうすることにより、配線の構成材料が絶縁膜中に拡散することをさらに確実に抑制できる。
【００２２】
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
【００２３】
たとえば、本発明において、前記下部電極がダマシン工程により形成されたものであってもよい。本発明では、下部電極が分離された構成であるため、ダマシンプロセスで形成される容量素子の下部電極のディッシングを抑制し、容量素子の製造安定性を向上させることができる。
【００２４】
また、本発明において、前記絶縁膜を介して隣接する複数の前記領域の最小距離が０．２μｍ以下であってもよい。また、本発明において、櫛歯状の前記領域における隣接する櫛歯間の最小距離が０．２μｍ以下であってもよい。
【００２５】
また、本発明において、短冊形の複数の前記電極が、前記絶縁膜中において電気的に接続されていてもよい。また、本発明において、短冊形の複数の前記電極が他の層を介して接続されていてもよい。
【００２６】
また、本発明において、前記配線が銅配線であってもよい。また、本発明において、前記配線が前記下部電極と同一工程で形成されたものであってもよい。また、本発明において、前記配線がダマシンプロセスにより形成されたものであってもよい。
【００２７】
また、本発明において、前記容量膜がＳｉＣＮ膜またはＳｉＮ膜を含んでもよい。また、本発明において、前記拡散防止膜がＳｉＣＮ膜またはＳｉＮ膜を含んでもよい。
【００２８】
以下、本発明の実施形態について、図面を用いてさらに詳細に説明する。なお、すべての図面において、共通する構成要素には同じ符号を付し、適宜説明を省略する。
【００２９】
（第一の実施形態）
図１は、本実施形態に係る半導体装置の構成を示す断面図である。図１に示した半導体装置１００においては、半導体基板（不図示）上に、絶縁膜１０１、絶縁膜１０９、および絶縁膜１１１がこの順に積層されている。
【００３０】
絶縁膜１０１中には溝が設けられ、溝中に下部電極１０２が埋設されている。下部電極１０２は、第一下部電極１０３と第二下部電極１０５の二つの領域を有し、これらが絶縁膜１０１によって分離されている。また、下部電極１０２に接してＳｉＣＮ膜１０７が設けられている。ＳｉＣＮ膜１０７は、絶縁膜１０１に接して設けられた絶縁膜１０９中に埋設されている。また、ＳｉＣＮ膜１０７上に上部電極１１３が設けられている。上部電極１１３は、絶縁膜１０９に接して設けられた絶縁膜１１１に設けられた溝中に埋設されている。
【００３１】
半導体装置１００は、下部電極１０２、ＳｉＣＮ膜１０７および上部電極１１３からなる容量素子を備えた装置である。
【００３２】
以下、下部電極１０２がダマシン工程により形成されるＣｕ電極である場合を例に説明する。また、以下においては、上部電極１１３がＴｉＮ膜である場合を例に説明する。
【００３３】
図２は、図１に示した下部電極１０２の構成を示す平面図である。図２は、半導体基板の水平面内における下部電極１０２の形状を示している。また、前述した図１は、図２のＡ−Ａ’断面に対応している。
【００３４】
図２において、第一下部電極１０３および第二下部電極１０５は、いずれも、下部電極１０２の上面を含む断面形状が、短い歯と長い歯が交互に設けられ、櫛歯の端部が不揃いの櫛歯状の電極である。第一下部電極１０３と第二下部電極１０５とは、歯と歯を対向させて、絶縁膜１０１を介して隣接している。第一下部電極１０３と第二下部電極１０５との間に介在する絶縁膜１０１の平面形状がジグザグ状に屈曲した形状である。
【００３５】
下部電極１０２の上面を含む断面における第一下部電極１０３および第二下部電極１０５のそれぞれにおいて、各電極を構成する櫛歯の間隔の最小距離は、たとえば０．２μｍ以下、好ましくは０．１μｍ以下とすることができる。また、上記断面における第一下部電極１０３と第二下部電極１０５との最小距離も、同様に、たとえば０．２μｍ以下、好ましくは０．１μｍ以下とすることができる。こうすれば、基板水平面内における下部電極１０２の形成領域の面積に対する下部電極１０２の面積の割合を充分に向上させることができる。このため、下部電極の形成領域の面積が等しい一枚の平板状の下部電極を用いた場合に対する容量の低下を抑制することができる。また、各電極を構成する櫛歯の間隔の最小距離の下限は、絶縁膜１０１のパターン崩れを生じない程度の大きさであればよく、適宜選択することができる。
【００３６】
なお、図２には示していないが、第一下部電極１０３と第二下部電極１０５とは、たとえば絶縁膜１０１内で接続され、同電位になるように構成されている。また、第一下部電極１０３と第二下部電極１０５とは、絶縁膜１０１以外の他の層を介して接続されて、これらが同電位になるように構成されていてもよい。
【００３７】
次に、図１に示した半導体装置１００の製造方法を説明する。図３（ａ）〜図３（ｃ）、図４（ａ）〜図４（ｃ）、および図５（ａ）〜図５（ｃ）は、半導体装置１００の製造工程を示す断面図である。
【００３８】
まず、図３（ａ）に示したように、半導体素子を形成したシリコン基板１２１上に下地絶縁膜１２３を形成する。以下、下地絶縁膜１２３の直上に容量素子を形成する場合を例に説明する。下地絶縁膜１２３上に、絶縁膜１０１としてＳｉＯ2膜をプラズマＣＶＤ法により成膜する。次に、絶縁膜１０１上にマスク１２５を設け、フォトリソグラフィー技術を用いて、下部電極１０２を設ける位置において絶縁膜１０１を露出させるようにマスク１２５に開口部１２７を形成する（図３（ｂ））。
【００３９】
つづいて、絶縁膜１０１の露出部をドライエッチングにより選択的に除去し、絶縁膜１０１に溝状の凹部１２９を形成する（図３（ｃ））。マスク１２５を除去した後、シリコン基板１２１の表面全面に、拡散防止膜として機能するＴａ／ＴａＮ膜（不図示）を成膜する。そして、シリコン基板１２１の表面全面に、凹部１２９を埋め込むようにＣｕ膜１３１を成膜する（図４（ａ））。そして、ＣＭＰ（化学的機械的研磨）を行い、凹部１２９の外部に形成されたＣｕ膜１３１を除去する。これにより、第一下部電極１０３および第二下部電極１０５が得られる（図４（ｂ））。
【００４０】
次に、絶縁膜１０１上に絶縁膜１０９としてＳｉＯ2膜を成膜する。図３（ｂ）および図３（ｃ）を用いて前述した方法を用いて、下部電極１０２上の絶縁膜１０９に容量膜形成用の凹部１３３を設ける（図４（ｃ））。つづいて、シリコン基板１２１の表面全面に、容量膜として機能するＳｉＣＮ膜１０７を、凹部１３３を埋め込むように形成する。そして、凹部１３３の外部に形成されたＳｉＣＮ膜１０７をＣＭＰにより除去する（図５（ａ））。
【００４１】
さらに、絶縁膜１０９上に絶縁膜１１１としてＳｉＯ2膜を形成し、上述した方法を用いて、ＳｉＣＮ膜１０７の上部の絶縁膜１１１に凹部１３５を形成する。そして、シリコン基板１２１の表面全面に、凹部１３５を埋め込むようにＴｉＮ膜１３７をスパッタリングにより形成する（図５（ｃ））。つづいて、凹部１３５の外部に形成されたＴｉＮ膜１３７をＣＭＰにより除去し、上部電極１１３を得る。こうして、半導体装置１００（図１）が得られる。
【００４２】
次に、図１に示した半導体装置１００の効果を説明する。
図１に示した半導体装置１００では、下部電極１０２が第一下部電極１０３と第二下部電極１０５の二つの領域からなり、これらの領域が絶縁膜１０１によって分離された構成となっている。このため、下部電極１０２を一枚の平板とした場合に比べて、Ｃｕ膜１３１のＣＭＰ工程（図４（ａ）、図４（ｂ））におけるＣｕ膜１３１上面のディッシングが抑制可能な構成となっている。このため、ディッシングによる容量素子の製造安定性の低下を抑制し、製造安定性に優れた容量素子を有する構成とすることができる。
【００４３】
また、半導体装置１００においては、第一下部電極１０３および第二下部電極１０５の断面形状がいずれも櫛歯状であり、これらの間に介在する絶縁膜１０１がジグザグ形状となっている。第一下部電極１０３と第二下部電極１０５との間に介在する絶縁膜１０１が一直線状であると、そのアスペクト比が高くなるため、図３（ｃ）を参照して前述した工程により形成された凹部１２９の側壁をなす絶縁膜１０１上に設けられたマスク１２５をなすレジストが倒れる懸念がある。そこで、本実施形態のように絶縁膜１０１の断面形状をジグザグ状とし、基板面内において屈曲形状をなすように配置することにより、上述のレジスト倒れおよびこれに伴うパターン崩れを抑制することができる。このため、下部電極１０２および下部電極１０２を分離する絶縁膜１０１のパターン崩れが抑制され、製造安定性に優れた構成となっている。
【００４４】
また、半導体装置１００では、第一下部電極１０３および第二下部電極１０５の断面形状が櫛歯状であるため、絶縁膜１０１が歯の延在方向およびこれに垂直な方向に残存した構成となっている。このため、一方向にのみ残存している構成よりも、さらにパターン崩れが抑制される構成となっている。
【００４５】
また、前述した特許文献１においては、シリコン基板中に四角以外の形状の第１電極を形成し、第１電極の上面に窒化金属からなる第１拡散防止膜を設けることにより、第１電極のディッシングを抑制することが記載されている。ところが、この構成は、図１における下部電極１０２に対応する第１拡散防止膜の下部にさらに第１電極が設けられている。また、図１における上部電極１１３に対応する窒化金属からなる第２拡散防止膜の上部にも、四角以外の形状の第２電極が設けられている。このため、装置構成が複雑化されている。また、この装置の製造には、第１電極をシリコン基板に彫り込む別工程、第１電極上に第１拡散防止膜を形成する工程、および第２電極の下部に第２拡散防止膜を形成する工程がさらに必要である。このため、特許文献１に記載の装置は製造工程が煩雑である。
【００４６】
これに対し、図１に示した半導体装置１００においては、ダマシン工程においてディッシングが生じやすい下部電極１０２が二つの領域に分割されているとともに、上部電極１１３は一つの平板上の電極により構成されている。このため、製造プロセスが簡素化された簡素な構成で下部電極１０２のディッシングを抑制しつつ、容量を充分に確保することが可能な構成となっている。
【００４７】
なお、図１に示した半導体装置１００において、下部電極１０２の形状は、図２に示した形状には限られない。図６および図７は、下部電極１０２の平面形状の他の例を示す図である。
【００４８】
図６の基本構成は図２と同様であるが、図６では第一下部電極１０３および第二下部電極１０５の形状が、少なくとも下部電極１０２の上面を含む断面において、いずれも歯の長さの等しい櫛歯状となっており、第一下部電極１０３と第二下部電極１０５とが歯と歯を対向させて絶縁膜１０１を介して隣接している。この構成においても、第一下部電極１０３と第二下部電極１０５とが絶縁膜１０１により分離されているため、下部電極１０２の形成時のディッシングを抑制することができる。なお、図６においては、第一下部電極１０３と第二下部電極１０５との間に位置する絶縁膜１０１が、櫛歯の延在方向に垂直な方向に沿って一直線状に設けられているが、図２に示したように、これを非一直線状（ジグザグ状）とすることにより、絶縁膜１０１のパターン崩れをより一層確実に抑制することができる。
【００４９】
また、図７は、第一下部電極１０３と第二下部電極１０５の形状がいずれも櫛歯状である他の例である。図７では、図２および図６と異なり、第一下部電極１０３の櫛歯の端部と第二下部電極１０５の櫛歯の端部とが対向せずに、二つの櫛歯が絶縁膜１０１を介して交互に配置され、一の電極の櫛歯と櫛歯の間に他の電極の櫛歯が入り込んだ配置となっている。この構成においても、図２に示した場合と同様に、第一下部電極１０３と第二下部電極１０５との間に介在する絶縁膜１０１の断面形状が、電極の配置方向に沿って一直線上に位置していないため、隣接する電極間の絶縁膜１０１の幅が狭い場合にも、そのレジスト倒れを抑制することができる。このため、絶縁膜１０１のパターン崩れをより一層確実に抑制できる。
【００５０】
また、図１３は、図２に示した第一下部電極１０３と第二下部電極１０５とが連続一体に形成されてなる下部電極１０２の平面形状を示す図である。連続一体とは、連続体として一体に成形されていることをいう。また、単一部材からなり、接合部を有しない構造であることが好ましい。図１３では、下部電極１０２を複数の領域に分離する絶縁膜１０１の平面形状が梯子状となっている。図１３に示したように、下部電極１０２の上面を含む断面形状は、当該断面において下部電極１０２が複数の部材からなる構成や、周囲が少なくとも一箇所において開いている構成には限られず、当該断面の少なくとも一部において絶縁膜１０１により分離されていればよく、周囲が閉じた構成とすることもできる。
【００５１】
以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。
【００５２】
（第二の実施形態）
第一の実施形態に記載の半導体装置１００（図１）においては、下部電極１０２を構成する第一下部電極１０３および第二下部電極１０５が櫛歯形状である場合を例示したが、第一下部電極１０３および第二下部電極１０５が、それぞれ、複数の電極の集合からなる電極群であってもよい。たとえば、絶縁膜１０１の下層に設けられた絶縁膜中に埋設された接続プラグを介してさらに下層の絶縁膜中に埋設された接続電極に接続されて、同電位が確保された構成としてもよい。
【００５３】
図８は、本実施形態に係る下部電極１０２の平面形状を示す図である。図８は、第一下部電極１０３が複数の電極１４１と複数の電極１４３とからなる電極群であって、第二下部電極１０５が複数の電極１４７と複数の電極１４９とからなる電極群となっている。電極１４１、電極１４３、電極１４７、および電極１４９は、いずれも断面形状が短冊状の電極である。
【００５４】
第一下部電極１０３を構成する電極群は、電極１４１と電極１４３とが交互に配置され、これらの電極が平行に配置された構成である。また、第二下部電極１０５を構成する電極群は、電極１４７と電極１４９とが交互に配置され、これらの電極が平行に配置された構成である。電極１４１および電極１４９は同一の断面形状を有し、電極１４３および電極１４７よりも短冊の長手方向の幅（短冊の長さ）が小さい。電極１４３および電極１４７も同一の断面形状である。そして、電極１４１と電極１４７とが端部を対向させて絶縁膜１０１を介して隣接しており、電極１４３と電極１４９とが端部を対向させて絶縁膜１０１を介して隣接している。第一下部電極１０３と第二下部電極１０５とを分離する領域において、図８中に点線で示したように、絶縁膜１０１は基板面内において屈曲形状をなすように配置されており、断面形状がジグザグ形状となっている。
【００５５】
また、これらの複数の短冊形の電極が絶縁膜１０１以外の他の層を介して接続されている。図８では、電極１４１、電極１４３、電極１４７および電極１４９のそれぞれに、接続プラグとして機能する導電プラグ１５３が接続されている。導電プラグ１５３は、たとえば絶縁膜１０１の直下の絶縁膜中に埋設される。そして、それぞれの電極に接続された導電プラグ１５３は、さらに下層の絶縁膜に設けられた溝状の凹部中に埋設された接続電極１５５に接続している。これにより、第一下部電極１０３および第二下部電極１０５を構成するすべての電極が同電位となっている。
【００５６】
この構成においても、図２に示した下部電極１０２の場合と同様の効果が得られる。
【００５７】
また、図９は、図８の変形例である。図９では、第一下部電極１０３と第二下部電極１０５との間にさらに第三下部電極１５７が設けられている。第三下部電極１５７は、短冊形の電極１５９と電極１６１をそれぞれ複数有する電極群である。電極１５９および電極１６１は交互に配置されるとともに互いに平行に配置されている。電極１５９は電極１４３および電極１４９と同程度の長さであり、電極１６１は電極１５９より長く電極１４１および電極１４７と同程度の長さである。
【００５８】
また、図９に示した下部電極１０２は、一本の長い短冊形の電極が絶縁膜１０１により電極１４１、電極１５９および電極１４７の３つ、または電極１４３、電極１６１および電極１４９の３つに分割された形状となっている。
【００５９】
図９に示した構成においても、図８に示した構成の場合と同様に、下部電極１０２形成時のディッシングを抑制することができる。また、下部電極１０２を構成する複数の電極（電極１４１、電極１４３、電極１４７、電極１４９、電極１５９、および電極１６１）が斜格子状に配置されている。このため、電極の集積度をさらに確実に向上させることができる。また、電極間の間隔が小さく、電極間に幅狭の絶縁膜１０１が介在している構成においても、絶縁膜１０１のパターン崩れをよりいっそう確実に抑制することができる。
【００６０】
なお、図８および図９において、導電プラグ１５３および接続電極１５５の材料は適宜選択されるが、たとえばＣｕ等の金属とすることができる。
【００６１】
また、図８および図９では、複数の電極を下部電極１０２の下層で接続する構成を例示したが、複数の電極が下部電極１０２の上層で接続される構成とすることもできる。
【００６２】
また、図９では、下部電極１０２を構成する短冊状の電極が基板面内に斜格子状に配置された構成を例示したが、短冊状の電極が正方格子状等の他の格子配置をとっていてもよい。
【００６３】
（第三の実施形態）
図１に示した半導体装置１００は、容量膜がＳｉＣＮ膜１０７からなる構成であったが、容量膜は、複数の絶縁膜が積層されてなる膜であってもよい。
【００６４】
図１０は、本実施形態に係る半導体装置の構成を示す断面図である。図１０に示した半導体装置の基本構成は図１に示した半導体装置１００と同様であるが、下部電極１０２に接して設けられたＳｉＣＮ膜１０７に接してＳｉＮ膜１１５が設けられ、ＳｉＮ膜１１５に接して上部電極１１３が設けられている点が異なる。ＳｉＮ膜１１５を設けることにより、容量素子の容量をさらに向上させることができる。
【００６５】
なお、図１０および後述する図１１および図１２においては、半導体装置素子が形成されたシリコン基板１２１の表面に下地絶縁膜１２３が設けられ、下地絶縁膜１２３に接して絶縁膜１０１が設けられている構成を例示するが、容量素子の形成位置に特に制限はなく、たとえばさらに上層に設けることもできる。
【００６６】
また、以上の実施形態に記載の半導体装置においては、容量膜としてＳｉＣＮ膜１０７が用いられているため、この容量膜が、同層の他の銅配線の拡散防止膜を兼ねる構成とすることもできる。
【００６７】
図１１は、図１０に示した半導体装置において、絶縁膜１０１中にＣｕ配線１１７が形成されており、ＳｉＣＮ膜１０７がＣｕ配線１１７の上部から下部電極１０２の上部にわたって設けられた半導体装置を示す断面図である。Ｃｕ配線１１７は、ダマシン法により下部電極１０２と同一工程で形成される。ＳｉＣＮ膜１０７の膜厚は、たとえば５０ｎｍとすることができる。
【００６８】
図１１に示した半導体装置は、ＳｉＣＮ膜１０７が容量素子の容量膜とＣｕ配線１１７の拡散防止膜をかねている。このため、装置構成全体を簡素化しつつ、Ｃｕ配線１１７中のＣｕの拡散を確実に防止することができる。
【００６９】
また、図１２は、図１１に示した半導体装置において、Ｃｕ配線１１７の上部からＳｉＮ膜１１５の上部にわたってＳｉＣＮ膜１１９が設けられた構成となっている。ＳｉＣＮ膜１１９は、Ｃｕ配線１１７の上部においてはＳｉＣＮ膜１０７に接している。また、ＳｉＣＮ膜１１９は、容量素子の形成領域において、ＳｉＣＮ膜１０７上のＳｉＮ膜１１５に接するとともに、その上部に設けられた上部電極１１３にも接している。
【００７０】
この構成によれば、容量素子の容量をさらに確実に向上させつつ、Ｃｕ配線１１７中のＣｕの絶縁膜への拡散をより一層確実に抑制することができる。なお、図１２において、ＳｉＣＮ膜１０７の膜厚をたとえば３０ｎｍとし、ＳｉＣＮ膜１１９の膜厚をたとえば２０ｎｍとすることができる。
【００７１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００７２】
たとえば、以上の実施形態においては、下部電極１０２の上部に設けられ、下部電極１０２に接する容量膜がＳｉＣＮ膜１０７である場合を例に説明したが、容量膜としては、ＳｉＣＮ膜だけでなく、たとえばＳｉＮ膜を用いることもできる。
【００７３】
また、以上の実施形態においては、絶縁膜１０１、絶縁膜１０９および絶縁膜１１１をＳｉＯ2膜とする場合を例に説明したが、これらの絶縁膜はＳｉＯ2膜に限られず、たとえば、比誘電率が３．５以下の低誘電率膜とすることもできる。このような低誘電率膜としては、具体的には、ＳｉＯＣ膜、水素化ポリシロキサン膜、メチルポリシロキサン膜、水素化メチルポリシロキサン膜、またはこれらの膜をポーラス化したもの等が挙げられる。また、低誘電率膜として、有機ポリマーを用いてもよい。また、低誘電率膜は、Ｓｉ、ＯおよびＨを構成元素として含む膜とすることができる。また、低誘電率膜は、Ｓｉ、Ｃ、ＯおよびＨを構成元素として含む膜とすることができる。低誘電率膜を用いた場合においても、下部電極１０２を複数の領域に分離することにより、容量素子の製造安定性を向上させることができる。
【実施例】
【００７４】
図１に示した半導体装置１００を作製した。下部電極１０２の平面形状は図２の形状とした。図２において、下部電極１０２を構成する櫛歯形状の電極の延在方向の長さｘを１０μｍとし、短冊形の電極の配置方向の長さｙを１０μｍとした。また、半導体装置１００において、上部電極１１３の大きさも、１０μｍ×１０μｍの大きさとした。
【００７５】
下部電極１０２を構成する櫛歯形状の電極の端部間の距離および櫛歯と櫛歯の間隔（以下、これらをあわせて「線間隔」と呼ぶ。）を０．１μｍ、０．２μｍおよび０．５μｍとしたところ、いずれの場合についても、下部電極１０２のディッシングは認められず、また絶縁膜１０１のパターン崩れが生じていないことが確認された。
【００７６】
また、電極の端部間の距離および櫛歯と櫛歯の間隔を０．１μｍ、０．２μｍおよび０．５μｍとした場合、下部電極１０２を１０μｍ×１０μｍの一枚の平板とした場合に対する容量の低下率は、それぞれ、７％、２６％、および５３％であった。
【図面の簡単な説明】
【００７７】
【図１】実施の形態に係る半導体装置の構成を示す断面図である。
【図２】実施の形態に係る半導体装置の下部電極の構成を示す平面図である。
【図３】実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４】実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５】実施の形態に係る半導体装置の製造工程を示す断面図である。
【図６】実施の形態に係る半導体装置の下部電極の構成を示す平面図である。
【図７】実施の形態に係る半導体装置の下部電極の構成を示す平面図である。
【図８】実施の形態に係る半導体装置の下部電極の構成を示す平面図である。
【図９】実施の形態に係る半導体装置の下部電極の構成を示す平面図である。
【図１０】実施の形態に係る半導体装置の構成を模式的に示した断面図である。
【図１１】実施の形態に係る半導体装置の構成を模式的に示した断面図である。
【図１２】実施の形態に係る半導体装置の構成を模式的に示した断面図である。
【図１３】実施の形態に係る半導体装置の下部電極の構成を示す平面図である。
【符号の説明】
【００７８】
１００  半導体装置
１０１  絶縁膜
１０２  下部電極
１０３  第一下部電極
１０５  第二下部電極
１０７  ＳｉＣＮ膜
１０９  絶縁膜
１１１  絶縁膜
１１３  上部電極
１１５  ＳｉＮ膜
１１７  Ｃｕ配線
１１９  ＳｉＣＮ膜
１２１  シリコン基板
１２３  下地絶縁膜
１２５  マスク
１２７  開口部
１２９  凹部
１３１  Ｃｕ膜
１３３  凹部
１３５  凹部
１３７  ＴｉＮ膜
１４１  電極
１４３  電極
１４７  電極
１４９  電極
１５３  導電プラグ
１５５  接続電極
１５７  第三下部電極
１５９  電極
１６１  電極
【図１】
2006108583.tif 000003
【図２】
2006108583.tif 000004
【図３】
2006108583.tif 000005
【図４】
2006108583.tif 000006
【図５】
2006108583.tif 000007
【図６】
2006108583.tif 000008
【図７】
2006108583.tif 000009
【図８】
2006108583.tif 000010
【図９】
2006108583.tif 000011
【図１０】
2006108583.tif 000012
【図１１】
2006108583.tif 000013
【図１２】
2006108583.tif 000014
【図１３】
2006108583.tif 000015