(57)【要約】【課題】低電圧レベルのディジタル信号を高電圧レベルのディジタル信号に変換するレベルシフト回路に関し、製造プロセスのバラツキによる出力信号のデューティ比の変化を小さく抑えることができるようにする。【解決手段】入力信号ＩＮがＬレベルからＨレベルになると、ｎＭＯＳＦＥＴ１０７＝ＯＮ状態、反転出力信号ＯＵＴｘ＝Ｌレベル、ｐＭＯＳＦＥＴ１０６＝ＯＮ状態、ｐＭＯＳＦＥＴ１１２＝ＯＮ状態となる。また、反転入力信号ＩＮｘは、反転回路１０１の遅延時間ΔＴ１だけ遅延してＬレベルとなり、ｎＭＯＳＦＥＴ１０８＝ＯＦＦ状態となる。この結果、ｐＭＯＳＦＥＴ１０６は出力信号ＯＵＴをプルアップし始めると共に、ｐＭＯＳＦＥＴ１１１、１１２は、ｐＭＯＳＦＥＴ１０６による出力信号ＯＵＴのプルアップを補充して加速する。【選択図】          図３
2006262074.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧を供給する第１の電源線にソースを接続した第１導電型の第１、第２のＦＥＴと、
前記第１の電圧よりも低い第２の電圧を供給する第２の電源線にソースを接続した第２導電型の第３、第４のＦＥＴを有し、
前記第２、第４のＦＥＴのドレインを前記第１のＦＥＴのゲートおよび第１の出力端子に接続し、
前記第１、第３のＦＥＴのドレインを前記第２のＦＥＴのゲートおよび第２の出力端子に接続し、
前記第３のＦＥＴのゲートに、前記第１の電圧より低く、前記第２の電圧より高い第３の電圧を高電位とし、前記第２の電圧を低電位とする入力信号が与えられ、
前記第４のＦＥＴのゲートに、前記入力信号を反転した反転入力信号が与えられる基本レベルシフト回路を有するレベルシフト回路であって、
前記第１の電源線と前記第１のＦＥＴのドレインとの間に第１導電型の第５、第６のＦＥＴを順不同にカスコード接続し、
前記第１の電源線と前記第２のＦＥＴのドレインとの間に第１導電型の第７、第８のＦＥＴを順不同にカスコード接続し、
前記第１の出力端子と前記第５のＦＥＴのゲートとの間に第１の反転遅延回路を接続し、
前記第１の出力端子を前記第６のＦＥＴのゲートに接続し、
前記第２の出力端子と前記第７のＦＥＴのゲートとの間に第２の反転遅延回路を接続し、
前記第２の出力端子を前記第８のＦＥＴのゲートに接続してなる
ことを特徴とするレベルシフト回路。
【請求項２】
前記第３の電圧と前記第２の電圧との間で動作し、前記入力信号を反転して前記反転入力信号を生成する反転回路を有する
ことを特徴とする請求項１記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧レベルのディジタル信号を高電圧レベルのディジタル信号に変換するレベルシフト回路に関する。
【背景技術】
【０００２】
図８は従来のレベルシフト回路の一例の回路図である（例えば、特許文献１参照）。このレベルシフト回路は、高電圧側の電源電圧をＶＤＤ１、低電圧側の電源電圧をＶＳＳとする低電圧系のディジタル回路が出力する低電圧レベルのディジタル信号ＩＮを、高電圧側の電源電圧をＶＤＤ１よりも高いＶＤＤ２、低電圧側の電源電圧をＶＳＳとする高電圧系のディジタル回路用の相補信号ＯＵＴ、ＯＵＴｘにレベルシフトするものである。
【０００３】
即ち、このレベルシフト回路は、高電位（以下、Ｈレベルという）を電源電圧ＶＤＤ１、低電位（以下、Ｌレベルという）を電源電圧ＶＳＳとする低電圧レベルのディジタル信号ＩＮを、Ｈレベルを電源電圧ＶＤＤ２、Ｌレベルを電源電圧ＶＳＳとする相補信号ＯＵＴ、ＯＵＴｘにレベルシフトするものである。
【０００４】
図８中、８００は低電圧レベルのディジタル信号である入力信号ＩＮ用の入力端子、８０１は電源電圧ＶＤＤ１、ＶＳＳ間で動作する反転回路であり、入力信号ＩＮを反転してなる反転入力信号ＩＮｘを生成するものである。
【０００５】
８０２は入力信号ＩＮをレベルシフトしてなる高電圧レベルのディジタル信号である出力信号ＯＵＴ用の出力端子、８０３は入力信号ＩＮを反転レベルシフトしてなる高電圧レベルのディジタル信号である反転出力信号ＯＵＴｘ用の反転出力端子である。
【０００６】
８０４は電源電圧ＶＤＤ２、ＶＳＳ間で動作する基本レベルシフト回路であり、相補入力信号ＩＮ、ＩＮｘを入力して、これら相補入力信号ＩＮ、ＩＮｘをレベルシフトしてなる相補出力信号ＯＵＴ、ＯＵＴｘを出力するものである。
【０００７】
基本レベルシフト回路８０４において、８０５は反転出力信号ＯＵＴｘをプルアップするためのｐチャネルＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）（以下、ｐＭＯＳＦＥＴという）、８０６は出力信号ＯＵＴをプルアップするためのｐＭＯＳＦＥＴ、８０７は反転出力信号ＯＵＴｘをプルダウンするためのｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳＦＥＴという）、８０８は出力信号ＯＵＴをプルダウンするためのｎＭＯＳＦＥＴである。
【０００８】
８０９はｐＭＯＳＦＥＴ８０５による反転出力信号ＯＵＴｘのプルアップを補充して加速するためのｐＭＯＳＦＥＴであり、電源電圧としてＶＤＤ２が与えられるものである。８１０はｐＭＯＳＦＥＴ８０６による出力信号ＯＵＴのプルアップを補充して加速するためのｐＭＯＳＦＥＴであり、電源電圧としてＶＤＤ２が与えられるものである。
【０００９】
８１１はｐＭＯＳＦＥＴ８０９の導通（以下、ＯＮという）、非導通（以下、ＯＦＦという）を制御する制御回路である。この制御回路８１１において、８１２〜８１４は縦列接続された反転回路であり、出力信号ＯＵＴを反転遅延するものである。８１５は出力信号ＯＵＴと反転回路８１４の出力信号とをＮＯＲ処理するＮＯＲ回路、８１６はＮＯＲ回路８１５の出力信号を反転する反転回路である。これら反転回路８１２〜８１４、８１６およびＮＯＲ回路８１５は電源電圧ＶＤＤ２、ＶＳＳ間で動作するものである。
【００１０】
８１７はｐＭＯＳＦＥＴ８１０のＯＮ、ＯＦＦを制御する制御回路である。この制御回路８１７において、８１８〜８２０は縦列接続された反転回路であり、反転出力信号ＯＵＴｘを反転遅延するものである。８２１は反転出力信号ＯＵＴｘと反転回路８２０の出力信号とをＮＯＲ処理するＮＯＲ回路、８２２はＮＯＲ回路８２１の出力信号を反転する反転回路である。これら反転回路８１８〜８２０、８２２およびＮＯＲ回路８２１は電源電圧ＶＤＤ２、ＶＳＳ間で動作するものである。
【００１１】
図９〜図１１はこのレベルシフト回路の動作を説明するための回路図である。まず、図９に示すように、入力信号ＩＮ＝Ｌレベルである場合、ｎＭＯＳＦＥＴ８０７＝ＯＦＦ状態、反転入力信号ＩＮｘ＝Ｈレベル、ｎＭＯＳＦＥＴ８０８＝ＯＮ状態となる。また、出力信号ＯＵＴ＝Ｌレベル、ｐＭＯＳＦＥＴ８０５＝ＯＮ状態、反転出力信号ＯＵＴｘ＝Ｈレベル、ｐＭＯＳＦＥＴ８０６＝ＯＦＦ状態となる。
【００１２】
また、反転回路８１４の出力＝Ｈレベル、反転回路８１６の出力＝Ｈレベル、ｐＭＯＳＦＥＴ８０９＝ＯＦＦ状態となる。また、反転回路８２０の出力＝Ｌレベル、反転回路８２２の出力＝Ｈレベル、ｐＭＯＳＦＥＴ８１０＝ＯＦＦ状態となる。
【００１３】
この状態から、図１０に示すように、入力信号ＩＮ＝Ｈレベルになると、ｎＭＯＳＦＥＴ８０７＝ＯＮ状態となり、反転出力信号ＯＵＴｘ＝Ｌレベル、ｐＭＯＳＦＥＴ８０６＝ＯＮ状態となる。また、反転入力信号ＩＮｘは、反転回路８０１の遅延時間ΔＴ１だけ遅延してＬレベルとなり、ｎＭＯＳＦＥＴ８０８＝ＯＦＦ状態となる。この結果、ｐＭＯＳＦＥＴ８０６は出力信号ＯＵＴをプルアップし始める。
【００１４】
また、反転出力信号ＯＵＴｘ＝Ｌレベルになると、ＮＯＲ回路８２１と反転回路８２２の合成遅延時間ΔＴ２だけ遅延して反転回路８２２の出力＝Ｌレベルとなり、ｐＭＯＳＦＥＴ８１０＝ＯＮとなり、ｐＭＯＳＦＥＴ８１０は、ｐＭＯＳＦＥＴ８０６による出力信号ＯＵＴのプルアップを補充して加速する。
【００１５】
そして、反転出力信号ＯＵＴｘ＝Ｌレベルになった時から、反転回路８１８〜８２０の合成遅延時間ΔＴ３が経過すると、図１１に示すように、反転回路８２０の出力＝Ｈレベルとなり、更に、ＮＯＲ回路８２１と反転回路８２２の合成遅延時間ΔＴ２が経過すると、反転回路８２２の出力＝Ｈレベル、ｐＭＯＳＦＥＴ８１０＝ＯＦＦ状態となり、ｐＭＯＳＦＥＴ８１０による出力信号ＯＵＴのプルアップ加速動作は終了する。
【００１６】
このように、図８に示す従来のレベルシフト回路は、電源電圧ＶＤＤ１をＨレベルとする入力信号ＩＮおよび反転入力信号ＩＮｘに対して、電源電圧をＶＤＤ２（＞ＶＤＤ１）とする基本レベルシフト回路８０４を設けている。このため、ｎＭＯＳＦＥＴ８０７、８０８の駆動能力をｐＭＯＳＦＥＴ８０５、８０６よりも大きくする必要がある。しかし、このようにすると、出力信号ＯＵＴおよび反転出力信号ＯＵＴｘのプルアップ速度がプルダウン速度よりも遅くなってしまう。
【００１７】
そこで、図８に示す従来のレベルシフト回路は、ｐＭＯＳＦＥＴ８０９、８１０と制御回路８１１、８１７を設け、出力信号ＯＵＴのプルアップ時には、ｐＭＯＳＦＥＴ８０６による出力信号ＯＵＴのプルアップをｐＭＯＳＦＥＴ８１０で補充して加速し、反転出力信号ＯＵＴｘのプルアップ時には、ｐＭＯＳＦＥＴ８０５による反転出力信号ＯＵＴのプルアップをｐＭＯＳＦＥＴ８０９で補充して加速し、出力信号ＯＵＴおよび反転出力信号ＯＵＴｘのプルアップ速度とプルダウン速度を一致させるようにしている。
【特許文献１】特開平５−３４３９８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、図８に示す従来のレベルシフト回路では、入力信号ＩＮがＬレベルからＨレベルに変化すると、この変化は、ｎＭＯＳＦＥＴ８０７、ＮＯＲ回路８２１および反転回路８２２を経由してｐＭＯＳＦＥＴ８１０のゲートに伝達し、ｐＭＯＳＦＥＴ８１０がＯＮ状態となり、ｐＭＯＳＦＥＴ８１０により出力信号ＯＵＴのプルアップが加速されて、出力信号ＯＵＴはＬレベルからＨレベルに変化する。
【００１９】
これに対して、入力信号ＩＮがＨレベルからＬレベルに変化すると、この変化は、反転回路８０１を経由し、反転入力信号ＩＮｘのＨレベルからＬレベルへの変化としてｎＭＯＳＦＥＴ８０８のゲートに伝達し、ｎＭＯＳＦＥＴ８０８がＯＮ状態となり、出力信号ＯＵＴはＨレベルからＬレベルに変化する。
【００２０】
このように、図８に示す従来のレベルシフト回路では、入力信号ＩＮがＬレベルからＨレベルに変化した際のｐＭＯＳＦＥＴ８１０への信号経路と、入力信号ＩＮがＨレベルからＬレベルに変化した際のｎＭＯＳＦＥＴ８０８への信号経路の回路トポロジーが大きく異なり、製造プロセスのバラツキに対して、それぞれの信号経路の遅延特性の感度が異なるため、製造プロセスのバラツキにより、出力信号ＯＵＴのデューティ比が変化してしまうという問題点がある。反転出力信号ＯＵＴｘについても同様のことが言える。
【００２１】
本発明は、かかる点に鑑み、製造プロセスのバラツキによる出力信号のデューティ比の変化を小さく抑えることができるようにしたレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明は、第１の電圧を供給する第１の電源線にソースを接続した第１導電型の第１、第２のＦＥＴ（field effect transistor）と、第１の電圧よりも低い第２の電圧を供給する第２の電源線にソースを接続した第２導電型の第３、第４のＦＥＴを有し、第２、第４のＦＥＴのドレインを第１のＦＥＴのゲートおよび第１の出力端子に接続し、第１、第３のＦＥＴのドレインを第２のＦＥＴのゲートおよび第２の出力端子に接続し、第３のＦＥＴのゲートに、第１の電圧より低く、第２の電圧より高い第３の電圧を高電位とし、第２の電圧を低電位とする入力信号が与えられ、第４のＦＥＴのゲートに、前記入力信号を反転した反転入力信号が与えられる基本レベルシフト回路を有するレベルシフト回路であって、第１の電源線と第１のＦＥＴのドレインとの間に第１導電型の第５、第６のＦＥＴを順不同にカスコード接続し、第１の電源線と第２のＦＥＴのドレインとの間に第１導電型の第７、第８のＦＥＴを順不同にカスコード接続し、第１の出力端子と第５のＦＥＴのゲートとの間に第１の反転遅延回路を接続し、第１の出力端子を第６のＦＥＴのゲートに接続し、第２の出力端子と第７のＦＥＴのゲートとの間に第２の反転遅延回路を接続し、第２の出力端子を第８のＦＥＴのゲートに接続してなるものである。
【発明の効果】
【００２３】
本発明によれば、基本レベルシフト回路に対して、第１の電源線と第１のＦＥＴのドレインとの間に第１導電型の第５、第６のＦＥＴを順不同にカスコード接続し、第１の電源線と第２のＦＥＴのドレインとの間に第１導電型の第７、第８のＦＥＴを順不同にカスコード接続し、第１の出力端子と第５のＦＥＴのゲートとの間に第１の反転遅延回路を接続し、第１の出力端子を第６のＦＥＴのゲートに接続し、第２の出力端子と第７のＦＥＴのゲートとの間に第２の反転遅延回路を接続し、第２の出力端子を第８のＦＥＴのゲートに接続しているので、製造プロセスのバラツキによる出力信号のデューティ比の変化を小さく抑えることができる。
【発明を実施するための最良の形態】
【００２４】
図１は本発明の一実施形態の回路図である。本発明の一実施形態は、高電圧側の電源電圧をＶＤＤ１（例えば、１.２Ｖ）、低電圧側の電源電圧をＶＳＳ（例えば、０Ｖ）とする低電圧系のディジタル回路が出力する低電圧レベルのディジタル信号ＩＮを、高電圧側の電源電圧をＶＤＤ１よりも高いＶＤＤ２（例えば、３.３Ｖ）、低電圧側の電源電圧をＶＳＳとする高電圧系のディジタル回路用の相補信号ＯＵＴ、ＯＵＴｘにレベルシフトするものである。
【００２５】
即ち、本発明の一実施形態は、Ｈレベルを電源電圧ＶＤＤ１、Ｌレベルを電源電圧ＶＳＳとする低電圧レベルのディジタル信号ＩＮを、Ｈレベルを電源電圧ＶＤＤ２、Ｌレベルを電源電圧ＶＳＳとする相補信号ＯＵＴ、ＯＵＴｘにレベルシフトするものである。
【００２６】
図１中、１００は低電圧レベルのディジタル信号である入力信号ＩＮ用の入力端子、１０１は電源電圧ＶＤＤ１と接地電圧ＶＳＳとの間で動作する反転回路であり、入力信号ＩＮを反転してなる反転入力信号ＩＮｘを生成するものである。この反転回路１０１は、例えば、１個のプルアップ用のｐＭＯＳＦＥＴと１個のプルダウン用のｎＭＯＳＦＥＴからなるＣＭＯＳ構成の反転回路である。
【００２７】
１０２は入力信号ＩＮをレベルシフトしてなる高電圧レベルのディジタル信号である出力信号ＯＵＴ用の出力端子、１０３は入力信号ＩＮを反転レベルシフトしてなる高電圧レベルのディジタル信号である反転出力信号ＯＵＴｘ用の反転出力端子である。
【００２８】
１０４は電源電圧ＶＤＤ２、ＶＳＳ間で動作する基本レベルシフト回路であり、相補入力信号ＩＮ、ＩＮｘを入力して、これら相補入力信号ＩＮ、ＩＮｘをレベルシフトしてなる相補出力信号ＯＵＴ、ＯＵＴｘを出力するものである。
【００２９】
基本レベルシフト回路１０４において、１０５は反転出力信号ＯＵＴｘをプルアップするためのｐＭＯＳＦＥＴ、１０６は出力信号ＯＵＴをプルアップするためのｐＭＯＳＦＥＴ、１０７は反転出力信号ＯＵＴｘをプルダウンするためのｎＭＯＳＦＥＴ、１０８は出力信号ＯＵＴをプルダウンするためのｎＭＯＳＦＥＴである。
【００３０】
１０９、１１０はｐＭＯＳＦＥＴ１０５による反転出力信号ＯＵＴｘのプルアップを補充して加速するためのｐＭＯＳＦＥＴ、１１１、１１２はｐＭＯＳＦＥＴ１０６による出力信号ＯＵＴのプルアップを補充して加速するためのｐＭＯＳＦＥＴである。
【００３１】
１１３はｐＭＯＳＦＥＴ１０９のＯＮ、ＯＦＦを制御する制御回路であり、１１４〜１１６は出力信号ＯＵＴを反転遅延する反転遅延回路を構成する縦列接続された反転回路である。１１７はｐＭＯＳＦＥＴ１１１のＯＮ、ＯＦＦを制御する制御回路であり、１１８〜１２０は反転出力信号ＯＵＴｘを反転遅延する反転遅延回路を構成する縦列接続された反転回路である。
【００３２】
反転回路１１４〜１１６、１１８〜１２０は、電源電圧ＶＤＤ２、ＶＳＳ間で動作するものであり、例えば、１個のプルアップ用のｐＭＯＳＦＥＴと１個のプルダウン用のｎＭＯＳＦＥＴからなるＣＭＯＳ構成の反転回路とされており、遅延時間を同一とするものである。
【００３３】
なお、入力端子１００はｎＭＯＳＦＥＴ１０７のゲートおよび反転回路１０１の入力端子に接続され、反転回路１０１の出力端子はｎＭＯＳＦＥＴ１０８のゲートに接続されている。低電圧系のディジタル回路から入力信号ＩＮと共に反転入力信号ＩＮｘが与えられる場合には、反転回路１０１は不要である。
【００３４】
また、ｐＭＯＳＦＥＴ１０５、１０６のソースはＶＤＤ２電源線に接続され、ｎＭＯＳＦＥＴ１０７、１０８のソースはＶＳＳ電源線に接続され、ｐＭＯＳＦＥＴ１０５およびｎＭＯＳＦＥＴ１０７のドレインは、ｐＭＯＳＦＥＴ１０６のゲートおよび反転出力端子１０３に接続され、ｐＭＯＳＦＥＴ１０６およびｎＭＯＳＦＥＴ１０８のドレインはｐＭＯＳＦＥＴ１０５のゲートおよび出力端子１０２に接続されている。
【００３５】
また、ｐＭＯＳＦＥＴ１０９、１１０はＶＤＤ２電源線とｐＭＯＳＦＥＴ１０５のドレインとの間にカスコード接続され、ｐＭＯＳＦＥＴ１０９のゲートは反転回路１１６の出力端子に接続され、反転回路１１４の入力端子およびｐＭＯＳＦＥＴ１１０のゲートは出力端子１０２に接続されている。
【００３６】
なお、ｐＭＯＳＦＥＴ１０９のゲートを反転回路１１６の出力端子に接続し、ｐＭＯＳＦＥＴ１１０のゲートを出力端子１０２に接続する代わりに、ｐＭＯＳＦＥＴ１０９のゲートを出力端子１０２に接続し、ｐＭＯＳＦＥＴ１１０のゲートを反転回路１１６の出力端子に接続するようにしても良い。
【００３７】
また、ｐＭＯＳＦＥＴ１１１、１１２はＶＤＤ２電源線とｐＭＯＳＦＥＴ１０６のドレインとの間にカスコード接続され、ｐＭＯＳＦＥＴ１１１のゲートは反転回路１２０の出力端子に接続され、反転回路１１８の入力端子およびｐＭＯＳＦＥＴ１１２のゲートは反転出力端子１０３に接続されている。
【００３８】
なお、ｐＭＯＳＦＥＴ１１１のゲートを反転回路１２０の出力端子に接続し、ｐＭＯＳＦＥＴ１１２のゲートを反転出力端子１０３に接続する代わりに、ｐＭＯＳＦＥＴ１１１のゲートを反転出力端子１０３に接続し、ｐＭＯＳＦＥＴ１１２のゲートを反転回路１２０の出力端子に接続するようにしても良い。
【００３９】
図２〜図６は本発明の一実施形態の動作を説明するための回路図である。本発明の一実施形態においては、図２に示すように、入力信号ＩＮ＝Ｌレベルである場合、ｎＭＯＳＦＥＴ１０７＝ＯＦＦ状態、反転入力信号ＩＮｘ＝Ｈレベル、ｎＭＯＳＦＥＴ１０８＝ＯＮ状態となる。また、出力信号ＯＵＴ＝Ｌレベル、ｐＭＯＳＦＥＴ１０５＝ＯＮ状態、反転出力信号ＯＵＴｘ＝Ｈレベル、ｐＭＯＳＦＥＴ１０６＝ＯＦＦ状態となる。
【００４０】
また、ｐＭＯＳＦＥＴ１１０＝ＯＮ状態、反転回路１１６の出力＝Ｈレベル、ｐＭＯＳＦＥＴ１０９＝ＯＦＦ状態となる。また、ｐＭＯＳＦＥＴ１１２＝ＯＦＦ状態、反転回路１２０の出力＝Ｌレベル、ｐＭＯＳＦＥＴ１１１＝ＯＮ状態となる。
【００４１】
この状態から、図３に示すように、入力信号ＩＮ＝Ｈレベルになると、ｎＭＯＳＦＥＴ１０７＝ＯＮ状態となり、反転出力信号ＯＵＴｘ＝Ｌレベル、ｐＭＯＳＦＥＴ１０６＝ＯＮ状態、ｐＭＯＳＦＥＴ１１２＝ＯＮ状態となる。また、反転入力信号ＩＮｘは、反転回路１０１の遅延時間ΔＴ１だけ遅延してＬレベルとなり、ｎＭＯＳＦＥＴ１０８＝ＯＦＦ状態となる。
【００４２】
この結果、ｐＭＯＳＦＥＴ１０６は出力信号ＯＵＴをプルアップし始めると共に、ｐＭＯＳＦＥＴ１１１、１１２は、ｐＭＯＳＦＥＴ１０６による出力信号ＯＵＴのプルアップを補充して加速する。そして、出力信号ＯＵＴ＝Ｈレベルになると、ｐＭＯＳＦＥＴ１０５＝ＯＦＦ状態、ｐＭＯＳＦＥＴ１１０＝ＯＦＦ状態となる。
【００４３】
そして、反転出力信号ＯＵＴｘ＝Ｌレベルになった時から、反転回路１１８〜１２０の合成遅延時間ΔＴ３が経過すると、図４に示すように、反転回路１２０の出力＝Ｈレベルとなり、ｐＭＯＳＦＥＴ１１１＝ＯＦＦ状態となり、ｐＭＯＳＦＥＴ１１１、１１２による出力信号ＯＵＴのプルアップ加速動作は終了する。
【００４４】
また、出力信号ＯＵＴ＝Ｈレベルになった時から、反転回路１１４〜１１６の合成遅延時間ΔＴ３が経過すると、反転回路１１６の出力＝Ｌレベル、ｐＭＯＳＦＥＴ１０９＝ＯＮ状態となる。
【００４５】
この状態から、図５に示すように、入力信号ＩＮ＝Ｌレベルになると、ｎＭＯＳＦＥＴ１０７＝ＯＦＦ状態となる。また、反転入力信号ＩＮｘは、反転回路１０１の遅延時間ΔＴ１だけ遅延してＨレベルとなり、ｎＭＯＳＦＥＴ１０８＝ＯＮ状態、出力信号ＯＵＴ＝Ｌレベル、ｐＭＯＳＦＥＴ１０５＝ＯＮ状態、ｐＭＯＳＦＥＴ１１０＝ＯＮ状態となる。
【００４６】
この結果、ｐＭＯＳＦＥＴ１０５は反転出力信号ＯＵＴｘをプルアップし始めると共に、ｐＭＯＳＦＥＴ１０９、１１０は、ｐＭＯＳＦＥＴ１０５による反転出力信号ＯＵＴｘのプルアップを補充して加速する。そして、反転出力信号ＯＵＴｘ＝Ｈレベルになると、ｐＭＯＳＦＥＴ１０６＝ＯＦＦ状態、ｐＭＯＳＦＥＴ１１２＝ＯＦＦ状態となる。
【００４７】
そして、出力信号ＯＵＴ＝Ｌレベルになった時から、反転回路１１４〜１１６の合成遅延時間ΔＴ３が経過すると、図６に示すように、反転回路１１６の出力＝Ｈレベルとなり、ｐＭＯＳＦＥＴ１０９＝ＯＦＦ状態となり、ｐＭＯＳＦＥＴ１０９、１１０による出力信号ＯＵＴのプルアップ加速動作は終了する。
【００４８】
また、反転出力信号ＯＵＴｘ＝Ｈレベルになった時から、反転回路１１８〜１２０の合成遅延時間ΔＴ３が経過すると、反転回路１２０の出力＝Ｌレベル、ｐＭＯＳＦＥＴ１１０の状態＝ＯＮ状態となり、図２に示す状態と同一となる。
【００４９】
図７は図８に示す従来のレベルシフト回路および本発明の一実施形態の動作（シミュレーション結果）を示す波形図である。図７中、（Ａ）は図８に示す従来のレベルシフト回路における入力信号ＩＮおよび出力信号ＯＵＴを示し、（Ｂ）は本発明の一実施形態における入力信号ＩＮおよび出力信号ＯＵＴを示している。
【００５０】
また、ＴＡは、図８に示す従来のレベルシフト回路において、入力信号ＩＮがＬレベルからＨレベルに変化した後、出力信号ＯＵＴがＬレベルからＨレベルに変化するまでの遅延時間を示し、ＴＢは、本発明の一実施形態において、入力信号ＩＮがＬレベルからＨレベルに変化した後、出力信号ＯＵＴがＬレベルからＨレベルに変化するまでの遅延時間を示している。
【００５１】
本発明の一実施形態によれば、出力信号ＯＵＴのプルアップの遅延時間は、図８に示す従来のレベルシフト回路の場合よりも（ＴＡ−ＴＢ）だけ短くなっているが、これは、本発明の一実施形態がＮＯＲ回路８１５、８２１および反転回路８１６、８２２を設けないようにした結果である。
【００５２】
以上のように、本発明の一実施形態では、入力信号ＩＮがＬレベルからＨレベルに変化すると、この変化は、ｎＭＯＳＦＥＴ１０７を経由してｐＭＯＳＦＥＴ１１２のゲートに伝達し、ｐＭＯＳＦＥＴ１１２がＯＮ状態となり、ｐＭＯＳＦＥＴ１１１、１１２により、ｐＭＯＳＦＥＴ１０６による出力信号ＯＵＴのプルアップが加速されて、出力信号ＯＵＴはＬレベルからＨレベルに変化する。
【００５３】
即ち、本発明の一実施形態によれば、図８に示す従来のレベルシフト回路が有するＮＯＲ回路８２１および反転回路８２２に相当する回路を設けず、反転出力端子１０３をｐＭＯＳＦＥＴ１１２のゲートに直接接続しているので、入力信号ＩＮがＬレベルからＨレベルに変化した際のｐＭＯＳＦＥＴ１１２への信号経路の遅延を小さくし、入力信号ＩＮがＬレベルからＨレベルに変化した際のｐＭＯＳＦＥＴ１１２への信号経路と、入力信号ＩＮがＨレベルからＬレベルに変化した際のｎＭＯＳＦＥＴ１０８への信号経路の遅延差の絶対値を小さくすることができる。
【００５４】
したがって、製造プロセスにバラツキが発生した場合であっても、入力信号ＩＮがＬレベルからＨレベルに変化した際のｐＭＯＳＦＥＴ１１２への信号経路と、入力信号ＩＮがＨレベルからＬレベルに変化した際のｎＭＯＳＦＥＴ１０８への信号経路との間の遅延差のバラツキを小さくすることができ、出力信号ＯＵＴのデューティ比の変化を小さく抑えることができる。
【００５５】
また、本発明の一実施形態では、入力信号ＩＮがＨレベルからＬレベルに変化すると、この変化は、反転回路１０１およびｎＭＯＳＦＥＴ１０８を経由してｐＭＯＳＦＥＴ１１０のゲートに伝達し、ｐＭＯＳＦＥＴ１１０がＯＮ状態となり、ｐＭＯＳＦＥＴ１０９、１１０により、ｐＭＯＳＦＥＴ１０５による反転出力信号ＯＵＴｘのプルアップが加速されて、反転出力信号ＯＵＴｘはＬレベルからＨレベルに変化する。
【００５６】
即ち、本発明の一実施形態によれば、図８に示す従来のレベルシフト回路が有するＮＯＲ回路８１５および反転回路８１６に相当する回路を設けず、出力端子１０２をｐＭＯＳＦＥＴ１１０のゲートに直接接続しているので、入力信号ＩＮがＨレベルからＬレベルに変化した際のｐＭＯＳＦＥＴ１１０への信号経路の遅延を小さくすることができる。
【００５７】
したがって、製造プロセスにバラツキが発生した場合であっても、入力信号ＩＮがＨレベルからＬレベルに変化した際のｐＭＯＳＦＥＴ１１０への信号経路の遅延のバラツキを小さくすることができ、反転出力信号ＯＵＴｘのデューティ比の変化を小さく抑えることができる。
【００５８】
なお、本発明の一実施形態においては、例えば、ＶＤＤ２を３.３Ｖ、ＶＤＤ１を１.２Ｖ、ＶＳＳを０Ｖとした場合について説明したが、本発明は、この場合に限らず、ＶＤＤ２＞ＶＤＤ１＞ＶＳＳの関係にある場合に広く適用することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態の回路図である。
【図２】本発明の一実施形態の動作を説明するための回路図である。
【図３】本発明の一実施形態の動作を説明するための回路図である。
【図４】本発明の一実施形態の動作を説明するための回路図である。
【図５】本発明の一実施形態の動作を説明するための回路図である。
【図６】本発明の一実施形態の動作を説明するための回路図である。
【図７】図８に示す従来のレベルシフト回路および本発明の一実施形態の動作（シミュレーション結果）を示す波形図である。
【図８】従来のレベルシフト回路の一例の回路図である。
【図９】図８に示す従来のレベルシフト回路の動作を説明するための回路図である。
【図１０】図８に示す従来のレベルシフト回路の動作を説明するための回路図である。
【図１１】図８に示す従来のレベルシフト回路の動作を説明するための回路図である。
【符号の説明】
【００６０】
１００…入力端子
１０１…反転回路
１０２…出力端子
１０３…反転出力端子
１０４…基本レベルシフト回路
１０５、１０６…ｐＭＯＳＦＥＴ
１０７、１０８…ｎＭＯＳＦＥＴ
１０９〜１１２…ｐＭＯＳＦＥＴ
１１３…制御回路
１１４〜１１６…反転回路
１１７…制御回路
１１８〜１２０…反転回路
８００…入力端子
８０１…反転回路
８０２…出力端子
８０３…反転出力端子
８０４…基本レベルシフト回路
８０５、８０６…ｐＭＯＳＦＥＴ
８０７、８０８…ｎＭＯＳＦＥＴ
８０９、８１０…ｐＭＯＳＦＥＴ
８１１…制御回路
８１２〜８１４…反転回路
８１５…ＮＯＲ回路
８１６…反転回路
８１７…制御回路
８１８〜８２０…反転回路
８２１…ＮＯＲ回路
８２２…反転回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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