(57)【要約】【課題】  製造工程を単純化し、かつ製造コスト及び工程時間を短縮できるマルチチップパッケージ用集積回路チップの製造方法を提供すること。【解決手段】  外縁まで延びる上下面を有し、前記上面から前記外縁に隣接して少なくとも少なくとも一つの第１接触パッドが形成されている半導体基板と、貫通孔が形成され、前記半導体基板の前記外縁に画成されている電気絶縁領域と、前記貫通孔を貫通し、かつ前記第１接触パッドと電気的に接続する接続電極と、を備える。【選択図】  図７
2006041512.tif 000002
【特許請求の範囲】
【請求項１】
外縁まで延びる上下面を有し、前記上面から前記外縁に隣接して少なくとも一つの第１接触パッドが形成されている半導体基板と、
貫通孔が形成され、前記半導体基板の前記外縁に画成されている電気絶縁領域と、
前記貫通孔を貫通し、かつ前記第１接触パッドと電気的に接続する接続電極と、
を備えることを特徴とする半導体チップ。
【請求項２】
前記電気絶縁層の下面は、前記半導体基板の下面と共面である、請求項１に記載の半導体チップ。
【請求項３】
前記貫通孔の高さは、前記半導体基板の厚さより大きい、請求項１に記載の半導体チップ。
【請求項４】
前記貫通孔の縦軸は、前記半導体基板の外縁と実質的に平行である、請求項３に記載の半導体チップ。
【請求項５】
前記上面に形成され、かつ前記第１接触パッドを露出する開口を有する不活性層をさらに備え、
前記電気絶縁領域は、前記半導体基板の外縁を取り囲んで前記不活性層まで延びる、請求項１に記載の半導体チップ。
【請求項６】
前記電気絶縁領域は、前記半導体基板の上面と前記接続電極との間に形成される、請求講５に記載の半導体チップ。
【請求項７】
前記電気絶縁領域の外縁は、前記半導体チップの外縁である、請求項１に記載の 半導体チップ。
【請求項８】
外縁まで延びる上下面を有する半導体基板と、
前記半導体基板の外縁に形成され、かつ前記半導体基板の厚さより大きい高さの貫通孔を有する電気絶縁領域と、
前記貫通孔を貫通する接続電極と、
前記貫通孔の底面に隣接して形成される接続電極と電気的に接続する半田バンプと、
を備えることを特徴とする半導体チップ。
【請求項９】
前記電気絶縁領域の外縁は、前記半導体チップの外縁である、請求項８に記載の半導体チップ。
【請求項１０】
複数個の接触パッドを有する半導体ウエハに複数個の十字溝を形成する段階と、
前記十字溝を電気絶縁層で充填する段階と、
前記電気絶縁層をパターニングして前記十字溝に第１貫通孔及び第２貫通孔を形成する段階と、
前記第１貫通孔及び第２貫通孔を、第１接続電極及び第２接続電極で充填する段階と、
前記溝の位置と一致する十字形態にして前記電気絶縁層を切断することにより前記半導体ウエハをダイシングする段階と、
を含むことを特徴とする複数個の集積回路チップを製造する方法。
【請求項１１】
前記ダイシング段階に先立ち、前記半導体ウエハの裏面を除去する段階が行われることにより、前記１貫通チップ接続電極及び第２貫通チップ接続電極と電気絶縁層とを露出する請求項１０に記載の複数個の集積回路チップを製造する方法。
【請求項１２】
前記第１貫通孔及び第２貫通孔を充填する段階は、
前記電気絶縁層上に形成され、かつ前記第１貫通孔及び第２貫通孔に沿って金属基底層を被覆する段階と、
前記第１貫通チップ接続電極及び第２貫通チップ接続電極を、前記第１貫通孔及び第２貫通孔の内へ電気メッキする段階と、
前記第１接続電極及び第２接続電極をエッチングマスクとして用いて前記金属基底層をエッチングする段階と、
を含む、請求項１１に記載の複数個の集積回路チップを製造する方法。
【請求項１３】
前記第１貫通孔及び第２貫通孔を充填する段階は、
前記電気絶縁層上に形成され、かつ前記第１貫通孔及び第２貫通孔に沿って金属基底層を被覆する段階と、
前記第１貫通チップ接続電極及び第２貫通チップ接続電極を、前記第１貫通孔及び第２貫通孔に電気メッキする段階と、
前記第１接続電極及び第２接続電極をエッチングマスクとして用いて前記金属基底層を蝕刻する段階と、
を含む、請求項１０に記載の複数個の集積回路チップを製造する方法。
【請求項１４】
前記電気メッキ段階は、電気メッキ電極として前記金属基底層を用いて前記第１貫通電極及び第２貫通電極の中へ前記第１貫通チップ接続電極及び第２貫通チップ接続電極を電気メッキすることを含む、請求項１３に記載の複数個の集積回路チップを製造する方法。
【請求項１５】
前記電気メッキ段階に先立ち、前記金属基底層上の電気メッキマスクをパターニングする段階を行う、請求項１４に記載の複数個の集積回路チップを製造する方法。
【請求項１６】
半導体基板に溝を形成する段階と、
前記溝を電気絶縁領域で充填する段階と、
前記電気絶縁領域に第１貫通孔及び第２貫通孔を形成する段階と、
前記第１貫通孔及び第２貫通孔を第１接続電極及び第２接続電極で充填する段階と、
前記半導体基板の裏面を除去することにより、前記電気絶縁領域、前記第１接続電極及び第２接続電極を露出させる段階と、
前記第１接続電極及び第２接続電極の間で前記電気絶縁領域を切断することにより前記半導体ウエハを、第１半導体チップ及び第２半導体チップに分離する段階と、
を含むことを特徴とする複数個の集積回路チップを製造する方法。
【請求項１７】
前記第１貫通孔及び第２貫通孔を充填する段階は、
前記第１貫通孔及び第２貫通孔の中へ前記第１接続電極及び第２接続電極を電気メッキする段階を含む、請求項１６に記載の複数個の集積回路チップを製造する方法。
【請求項１８】
半導体ウエハに複数個の十字溝を形成する段階と、
前記十字溝を電気絶縁層で充填する段階と、
前記半導体ウエハの裏面を除去して、十字形態を有する前記電気絶縁層の表面を露出させる段階と、
前記十字形態の地点において、前記電気絶縁層を切断することにより前記半導体ウエハを電気絶縁エッジを有する複数個の集積回路チップにダイシングする段階と、
を含むことを特徴とする複数個の集積回路チップを製造する方法。
【請求項１９】
前記半導体ウエハの裏面除去段階に先立ち、前記電気絶縁層に複数個の貫通孔を形成する段階と、
前記複数個の貫通孔をそれに対応する複数個の接続電極で充填する段階と、
を含む、請求項１８に記載の複数個の集積回路チップを製造する方法。
【請求項２０】
前記半導体ウエハの裏面除去段階は、前記半導体ウエハの裏面を除去することにより前記電気絶縁層の表面と複数個の接続電極とを露出させる段階を含む、請求項１９に記載の複数個の集積回路チップを製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路チップの製造方法に関し、さらに詳細にはマルチチップパッケージ用集積回路チップの製造方法に関するものである。
【背景技術】
【０００２】
一般に、マルチチップパッケージ技術には、水平に配設された集積回路チップ、一つの直接回路パッケージやモジュールに垂直に積層された集積回路チップ等がある。こうしたマルチチップパッケージ技術は、携帯電話等のような小型製品の集積回路の集積度を高めることができる。
【０００３】
集積回路チップの貫通孔（penetrant aperture）内に配線プラグを有するマルチチップパッケージ技術として、従来技術文献が知られている。上記配線プラグは、一つの集積回路パッケージに垂直に積層された複数個のチップを電気的に接続するものである。また、貫通孔（through hole）を有するマルチチップパッケージ技術の他の例として、別の従来技術文献が挙げられる（例えば、特許文献１及び２参照）。
【特許文献１】米国特許第６、４２９、０９６号明細書
【特許文献２】米国特許第６、５６６、２３２号明細書
【０００４】
一方、印刷回路基板等の基板上に集積回路チップの集積度を高めるための他のパッケージ技術として、チップスケールパッケージ技術が知られている。チップスケールパッケージ技術は、小型の形態因子を有して集積回路チップとほぼ同じ大きさのパッケージを用いて集積度を向上させるものである。チップスケールパッケージの条件のうち、共通に求められるのは、パッケージの大きさが半導体チップの大きさより約１．２倍以内でなければならない点である。チップスケールパッケージ技術として、また別の従来技術文献に知られるが、ここに、チップスケールパッケージの一形態であるウエハレベルチップスケールパッケージが開示されている。ウエハレベルチップスケールパッケージは、集積回路チップが印刷回路基板に向けて実装されることにより、下部充填材（underfill）を使用せずソルダボールを介してチップパッドと基板パッドとを接合させる。また、電気的接続のために、ボンディングワイヤやインターポーザーを用いないことが、その他のボールグリッドアレイ技術と異なる。このようなウエハレベルパッケージは、集積回路と印刷回路基板との間のインダクタンスを最小化できるとともに、パッケージの大きさをが減少し、かつ製造の手間を省くため熱伝導性を向上させることができる。チップスケールパッケージのさらに他の形態として、さらにまた別の従来技術文献が知られるが、半導体基板に貫通孔をあけた後、基板の下面を除去して貫通孔を露出させる構造が開示されている（例えば、特許文献３及び４参照）。
【特許文献３】米国特許第６、７７４、４７５号明細書
【特許文献４】韓国特許公開番号第２００３−００２３０４０号
【０００５】
図１は、電気的に接続されている第１集積回路チップ１０ａ及び第２集積回路チップ１０ｂが垂直に積層された積層パッケージ２０を示す断面図である。積層パッケージ２０は、上記特許文献４の図１２に示されたチップ積層パッケージと類似している。第１チップ１０ａは、第１貫通孔１７ａが形成されている第１半導体基板１２ａを有し、第１貫通孔１７ａは、基板１２ａの上面から下面に貫通している。第１不活性層１３ａが基板の上面に形成され、不活性層１３ａに第１チップパッド１１ａを露出させる孔が形成されている。第１絶縁層１８ａが、不活性層１３ａ上に形成され第１貫通孔１７ａの側壁まで及んでいる。第１金属層２１ａが、第１チップパッド１１ａ上に形成されチップパッド１１ａと電気的に接続する。図示したように、第１金属層２１ａは、第１絶縁層１８ａ上に形成され第１貫通孔１７ａ内部に延びている。第１電極金属層２２ａが、第１貫通孔１７ａを充填して形成され、第１金属層２１ａにより第１チップパッド１１ａと電気的に接続する。
【０００６】
同様に、第２チップ１０ｂもまた第２貫通孔１７ｂが形成されている第２半導体基板１２ｂを有し、第２貫通孔１７ｂは、基板１２ｂの上面から下面に貫通する。第２不活性層１３ｂが、基板１２ｂの上面に形成され不活性層１３ｂに第２チップパッド１１ｂを露出させる開口が形成されている。第２絶縁層１８ｂが、不活性層１３ｂ上に形成され第２貫通孔１７ｂの側壁まで及んでいる。第２金属層２１ｂが、第２チップパッド１１ｂ上に形成されチップパッド１１ｂと電気的に接続する。すなわち、第２金属層２１ｂは、第２絶縁層１８ｂ上に形成され第２貫通孔１７ｂ内部に延びている。第２電極金属層２２ｂが、第２貫通孔１７ｂを充填して形成され、第２金属層２１ｂにより第２チップパッド１１ｂと電気的に接続する。
【０００７】
第１集積回路チップ１０ａ及び第２集積回路チップ１０ｂが電気的に接続する同時に、第１チップパッド１１ａ及び第２チップパッド１１ｂも電気的に接続する。この電気的相互接続は、第１電極金属層２２ａと第２電極金属層２２ｂとを電気的に接続する第１金属バンプ２４ａ（例えば、ソルダボール）からなる。第２金属バンプ２４ｂは、第２電極金属層２２ｂと下部とに位置されるチップ、パッケージまたは印刷回路基板（図示せず）を電気的に接続する。
【０００８】
集積回路、複数個のチップパッド及び不活性層（図１の１３ａ、１３ｂ）から構成される一つの半導体ウエハ（図示せず）において、第１集積回路チップ１０ａ及び第２集積回路チップ１０ｂが形成されることは当業者にとって自明である。レーザードリルリング方法を用いて半導体ウエハに第１貫通孔１７ａ及び第２貫通孔１７ｂが形成される。貫通孔を形成した後、不活性層上に貫通孔の側壁に沿って絶縁層（図１の１８ａ、１８ｂ）が形成される。チップパッドが露出するように絶縁層がパターニングされる。次いで、絶縁層上に金属層（図１の２１ａ、２１ｂ）及び電極金属層（図１の２２ａ、２２ｂ）が順に形成される。電極金属層は貫通孔を充填する程度に、十分な厚さで形成される。そして、半導体ウエハは、裏面の一部を除去して薄膜化する。このような薄膜工程には、研削方法、研磨方法及び湿式エッチング方法などが挙げられる。薄膜工程によって貫通孔内の電極金属層が露出される。
【０００９】
しかしながら、レーザードリルリング方法を用いて半導体ウエハに貫通孔を形成する従来の製造工程は、貫通孔を一つずつ順に形成しているため工程時間がかる。また、ドリルリング方法は、半導体ウエハを損傷させる恐れがあり、一定した形状の貫通孔を期待し難い。例えば、不規則な形の貫通孔が形成されると、電極金属層に電気的絶縁のような欠陥が発生することがある。従って、集積度を高めるための集積回路チップを積層する従来技術の他にも、半導体ウエハ及び半導体チップに貫通孔を形成する方法を向上させる技術が求められる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、製造工程を単純化し、かつ製造コスト及び工程時間を短縮できるマルチチップパッケージ用集積回路チップの製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の実施形態による半導体チップは、外縁絶縁層に貫通孔が形成され積層マルチチップパッケージに信頼性のある相互接続孔を備える。本実施形態において、外縁まで延びる上面と下面を有する半導体基板を備え、半導体基板の上面に外縁に隣接して延びている少なくとも一つの第１接触パッドを備えている。この電気絶縁領域は、半導体基板の外縁に形成され、半導体基板の全周を取り囲んで少なくとも一つの貫通孔を含む。上記貫通孔は、電気絶縁領域の垂直に貫通して形成され、半導体基板の外縁と実質的に平行した縦軸を有する。また、接続電極を備えるが、該接続電極は、貫通孔を貫通して第１接触パッドと電気的に接続する。電気絶縁層の下面は、半導体基板の下面と同一平面上に、電気絶縁層の上面は、半導体基板の上面上に位置することにより、貫通孔の高さが半導体基板の厚さより大きく形成される。特に、電気的絶縁層は、外縁を取り囲んで半導体基板を覆っている不活性層の上に延びている。
【００１２】
本発明の実施形態による半導体チップは、貫通孔が形成された電気絶縁領域によって画定される周辺端部を有する。半導体チップは、外縁まで延びている上面と下面とを有する半導体基板を備え、半導体基板の外縁に電気絶縁領域が形成される。電気絶縁領域に貫通孔が形成され、該貫通孔は接続電極で充填される。半田バンプは、貫通孔の底面に隣接して延びた接続電極の一部と電気的に接続する。
【００１３】
本発明の他の実施形態による集積回路チップ製造方法は、複数個の接触パッドを有する半導体ウエハに複数個の十字溝を形成する段階を含む。十字溝が、電気絶縁層で充填され、電気絶縁層がパターニングされ溝に少なくとも第１貫通孔及び第２貫通孔を形成する。第１貫通孔及び第２貫通孔は、各々第１接続電極及び第２接続電極で充填される。そして、半導体ウエハは、複数個の集積回路チップに分離される。このダイシング工程は、電気絶縁層を十字溝の位置と一致する十字形態に切断することからなる。
【００１４】
本発明の他の実施形態において、ダイシング工程に先立ち、半導体ウエハの下部を除去することにより、第１貫通チップ接続電極及び第２貫通チップ接続電極と電気絶縁層とを露出させる段階を含む。第１貫通孔及び第２貫通孔を充填する段階は、第１貫通孔及び第２貫通孔を含む金属基底層を電気絶縁層に形成した後、該金属基底層を電気メッキ電極にして第１貫通チップ接続電極及び第２貫通チップ接続電極を第１貫通孔及び第２貫通孔の中に電気メッキする段階を含む。金属基底層は、第１貫通チップ接続電極及び第２接続電極をエッチングマスクとして用いてエッチングする。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照しながら本発明の実施形態をさらに詳細に説明する。
【００１６】
本明細書と図面に開示された本発明の実施形態などは理解を助けるための特定例を提示したに過ぎず、本発明の範囲を限定するものではない。ここに開示された実施形態の他にも本発明の技術的思想に基づき他の変形例を実施可能であることが自明である。また、図面に示した層や領域の厚さは、明確な説明のために誇張され得る。ある層を他の層や基板上に位置させるとき、これは、他の層や基板の上部に直接位置させることもでき、中間に他の層を介在させることもできることを意味する。一方、図面において、同一構成部分には同一符号を付す。
【００１７】
図２乃至図１４を参照しながら本発明の実施形態における集積回路チップ製造方法について説明する。図２によれば、半導体ウエハ３０は、半導体基板３２（例えば、シリコン基板）を備え、かつ第１面３５を有する。図３乃至図１４によれば、半導体ウエハ３０を十字スクライブレーン３６に沿ってダイシングして、半導体ウエハから複数個の個別半導体チップ３４を形成する。
【００１８】
図３は、図２の半導体ウエハ３０の一部を示す平面図である。図４は、図３の４−４´線に沿って切断した断面図である。特に、図３は、スクライブレーン３６により集積回路素子が互いに分離される隣接集積回路素子の抹消部を示している。各集積回路素子は、第１面３５に接触パッド３１を含む。接触パッド３１は、図示の集積回路素子のそれぞれの一面に沿って形成されている。本発明の他の実施形態において、他のパッド（図示せず）が集積回路素子の他の一面に形成され得る。図４において、不活性層３３が半導体ウエハ３０の第１面３５を覆っている。パッド３１は、アルミニウムまたは銅からなり、不活性層３３は、シリコン酸化物、シリコン窒化物及びシリコン窒酸化物等の電気絶縁物質からなる。不活性層３３は、比較的厚い電気絶縁物質から形成され、金属化、相互接続、層間絶縁層及び能動素子（図示せず）等の多重下層を覆う。図４は、最終ウエハダイシング段階が行われた後、最終的に構成される個々の半導体チップ３４の二つの基板３２の間に形成されているスクライブレーン３６を示す。
【００１９】
図５及び図６に示すように、スクライブレーン３６に沿って一連の深さを有する十字溝３７が形成されている。これらの溝３７の幅は、スクライブレーン３６の幅とほぼ同一で、図１２に示すように、これらの溝３７の深さは、ウエハ切断前に除去される半導体ウエハ３０の裏面３９の量と相関関係にある。本発明の実施形態において、溝３７の深さは、約３０〜４０ミクロンで形成される。これらの溝３７は、ウエハ切断技術及び/又はウエハエッチング技術を用いて形成される。それから、比較的厚い電気絶縁層３８が半導体ウエハ３０の第１面上にブランケット層（blanket layer）として形成される。図６に示すように、電気絶縁層３８は、溝３７を充填して基板３２間の空間を完全に満たす。電気絶縁層３８はシリコン酸化層またはポリイミド層から形成される。
【００２０】
図７を参照すれば、電気絶縁層３８を選択的に除去することにより、スクライブレーン３６内に複数個の貫通孔４１が形成され、接触パッド３１を露出させる。貫通孔４１を通して溝３７の底面が露出されている。電気絶縁層３８の除去段階は、フォトリソグラフィエッチング方法によって行われる。これにより、垂直な側壁と一定の直径を有する貫通孔が形成される。貫通孔の直径は、１０〜５０ミクロンである。電気絶縁層３８は、基板との接着力に優れ、後続工程の間に分離及び／または絶縁層３８の剥離を防ぐことができる。しかも、エッチング段階が、全ウエハ３０に一括的に行われるため、貫通孔４１を一度に形成し、それと同時に接合パッド３１を露出させることから、工程時間を短縮することができる。
【００２１】
貫通孔４１の形成後に、ウエハ３０上に金属基底層４２が形成される。図８に示すように、この金属基底層４２は、露出した接合パッド３１の上面と接し、かつ貫通孔４１の底面と側壁に沿って形成されている。下層の電気絶縁層３８との優れた接着特性を有しなければならない金属基底層４２は、スパッタリング方法で形成され、約０．０５〜１ミクロンの厚さを有する。本発明の実施形態において、金属基底層４２は、二つまたはそれ以上の金属層の組み合わせからなるが、第１金属層は、クロム、チタンまたは電気絶縁層３８との接着力に優れた金属層などを用い、第２金属層は、金、銅、ニッケル、パラジウム、白金または後から形成される接続電極との接着力に優れた金属層などが用いられる。
【００２２】
図９乃至図１１を参照すれば、フォトレジスト物質層が形成され、これをパターニングして複数個の開口５２を有するフォトレジストマスク５１を形成している。これらの開口５２は、接触パッド３１上の金属基底層４２とそれに対応する貫通孔４１を露出させる。図１０に示すように、フォトレジストマスク５１内にそれぞれの開口５２を完全に充填する電極金属層４３が形成されている。電極金属層４３は、金属基底層４２をメッキ電極として用いる電気メッキ方法または他の選択的蒸着方法から形成される。電極金属層４３は、金、銅、ニッケル、パラジウム、白金及びその合金または適宜な高伝導物質等からなる。図１１に示すように、フォトレジストマスク５１が除去されることにより金属基底層４２の一部が露出される。露出した金属基底層４２は、電極金属層４３をエッチングマスクとして用いるエッチング段階によって選択的に除去される。該エッチング段階により、電気絶縁層３８が露出するとともに電極金属層４３が電気的に絶縁されるようになる。
【００２３】
図１２を参照すれば、ウエハ薄膜段階により、電極金属層４３の一部が露出されている。ウエハ薄膜段階は、研磨ホイール５３を用いて半導体ウエハ３０の裏面３９を除去する。半導体ウエハ３０の裏面３９の薄膜段階は、研磨方法の他にも湿式エッチング方法が用いられる。薄膜段階により、半導体ウエハ３０の裏面３９が実質的に減ることになるが、具体的に、薄膜段階前に、７００ミクロンだった半導体ウエハの厚さが薄膜の後、約１００ミクロン（または、それ以下）となる。従って、貫通孔４１及び溝３７との深さが、約１００ミクロンより大きく電極金属層４３の露出を保障するとともに、電極金属層４３とそれに対応する金属基底層４２とは、接触パッド３１から半導体ウエハ３０裏面３９に至る高伝導性電気通路を提供できるようになる。
【００２４】
図１３及び図１４に示すように、ウエハ薄膜工程に続いて、紫外線接着テープ等の接着テープ５４を半導体ウエハ３０の裏面３９全体に貼付ける段階が行われる。接着テープ５４を貼付けることにより、ウエハ切断工程等の後続工程での半導体ウエハ３０の状態を維持することができる。そして、切断機５５でスクライブレーン３６に沿って半導体ウエハ３０を切断して、複数個の個別集積回路チップ６０に分離させる。
【００２５】
図１５を参照すれば、図３乃至図１４に示した方法によって形成された集積回路チップ６０ａ、６０ｂを積層した積層パッケージ７０は、第１金属バンプ４５ａを用いて上部チップ６０ａの上部接続電極４３ａと下部チップ６０ｂの下部接続電極４３ｂとが電気的に接続されている構造を有する。そして、積層パッケージ７０は、第２金属バンプ４５ｂを用いて印刷回路基板（図示せず）に実装されかつ電気的に接続する。よって、第２金属バンプ４５ｂは、積層パッケージ７０の接続端子としての役割を果たす。第１金属バンプ４５ａ及び第２金属バンプは、電気メッキ方法または金属バンプ形成方法で形成される。
【００２６】
なお、本明細書と図面に開示された本発明の実施形態は理解を助けるために特定例を提示したに過ぎず、本発明の範囲を限定するものではない。ここに開示された実施形態の他にも本発明の技術的思想に基づき他の変形例が実施可能であることは自明である。
【図面の簡単な説明】
【００２７】
【図１】チップスケールパッケージ技術が用いられる、従来技術の集積回路チップが積層された積層パッケージを示す断面図である。
【図２】図３乃至図１４に示す方法に従って製造された半導体ウエハの平面図である。
【図３】本発明の実施形態における集積回路チップ製造方法の段階別の構造を示す断面図である。
【図４】本発明の実施形態における集積回路チップ製造方法の段階別の構造を示す断面図である。
【図５】本発明の実施形態における集積回路チップ製造方法の段階別の構造を示す断面図である。
【図６】本発明の実施形態における集積回路チップ製造方法の段階別の構造を示す断面図である。
【図７】本発明の実施形態における集積回路チップ製造方法の段階別の構造を示す断面図である。
【図８】本発明の実施形態における集積回路チップ製造方法の段階別の構造を示す断面図である。
【図９】本発明の実施形態における集積回路チップ製造方法の段階別の構造を示す断面図である。
【図１０】本発明の実施形態における集積回路チップ製造方法の段階別の構造を示す断面図である。
【図１１】本発明の実施形態における集積回路チップ製造方法の段階別の構造を示す断面図である。
【図１２】本発明の実施形態における集積回路チップ製造方法の段階別の構造を示す断面図である。
【図１３】本発明の実施形態における集積回路チップ製造方法の段階別の構造を示す断面図である。
【図１４】本発明の実施形態における集積回路チップ製造方法の段階別の構造を示す断面図である。
【図１５】図３乃至図１４に示した方法による集積回路チップの積層パッケージを示す断面図である。
【符号の説明】
【００２８】
３０  半導体ウエハ
３１  接触パッド
３２  基板
３３  不活性層
３４  半導体チップ
３５  第１面
３６  スクライブレーン
３７  溝
３８  電気絶縁層
３９  裏面
４１  貫通孔
４２  金属基底層
４３  電極金属層
４３ａ  上部接続電極
４３ｂ  下部接続電極
４５  金属バンプ
４５ａ  第１金属バンプ
５１  フォトレジストマスク
５２  開口
５３  研磨ホイール
５４  接着テープ
５５  切断機
６０  集積回路チップ
６０ａ  集積回路チップ
７０  積層パッケージ
【図１】
2006041512.tif 000003
【図２】
2006041512.tif 000004
【図３】
2006041512.tif 000005
【図４】
2006041512.tif 000006
【図５】
2006041512.tif 000007
【図６】
2006041512.tif 000008
【図７】
2006041512.tif 000009
【図８】
2006041512.tif 000010
【図９】
2006041512.tif 000011
【図１０】
2006041512.tif 000012
【図１１】
2006041512.tif 000013
【図１２】
2006041512.tif 000014
【図１３】
2006041512.tif 000015
【図１４】
2006041512.tif 000016
【図１５】
2006041512.tif 000017