(57)【要約】【課題】  変形されたチャンネル層を有する電界効果トランジスタ及びその製造方法を提供する。【解決手段】  半導体基板上の構造物の側壁上に形成されたチャンネル層を備え、チャンネル層の少なくとも一部は、構造物の側壁が半導体基板から延びる方向に変形された電界効果トランジスタ及びその製造方法である。トランジスタは、ＦｉｎＦＥＴであり、フィン構造物及び側壁を備える半導体基板上の構造物は、フィン構造物の側壁である。チャンネル層は、シリコンエピタキシャル層１６０であり、シリコンゲルマニウム１２０及びシリコン１４０の交互層を備える内部フィン構造物上に形成されうる。チャンネル層は、変形された部分及び変形されていない部分を含む。変形された部分及び変形されていない部分は、チャンネル層の側壁となる。【選択図】            図４Ｂ
2006093717.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成される構造物の側壁上に形成されたチャンネル層を備え、前記チャンネル層の少なくとも一部が、前記構造物の側壁が前記半導体基板から延びる方向に変形された電界効果トランジスタ。
【請求項２】
前記トランジスタは、ＦｉｎＦＥＴを備え、前記構造物は、フィン構造物を備え、前記側壁は、前記フィン構造物の側壁を備えることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記チャンネル層は、シリコンエピタキシャル層を備えることを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項４】
前記チャンネル層は、約１００Åより薄いことを特徴とする請求項３に記載の電界効果トランジスタ。
【請求項５】
前記フィン構造物は、複数層の異なる物質層を備えることを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項６】
前記複数層の異なる物質層それぞれは、前記基板の反対側の基本的に前記基板に平行する上部面及び前記基板に対して基本的に垂直な側壁面を備え、
前記チャンネル層は、前記複数層の異なる物質層の側壁面上に直接形成されることを特徴とする請求項５に記載の電界効果トランジスタ。
【請求項７】
前記フィン構造物は、シリコン及びシリコンゲルマニウムの交互層を備えることを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項８】
前記交互層は、エピタキシャル層を備えることを特徴とする請求項７に記載の電界効果トランジスタ。
【請求項９】
前記交互層の前記シリコン層は、約３０Åより薄いことを特徴とする請求項７に記載の電界効果トランジスタ。
【請求項１０】
前記交互層の前記シリコンゲルマニウム層は、約５０Åより薄いことを特徴とする請求項７に記載の電界効果トランジスタ。
【請求項１１】
前記交互層は、一つ以上のシリコン層と一つ以上のシリコンゲルマニウム層とを備えることを特徴とする請求項７に記載の電界効果トランジスタ。
【請求項１２】
前記交互層の最外郭層は、シリコンゲルマニウム層であることを特徴とする請求項７に記載の電界効果トランジスタ。
【請求項１３】
前記チャンネル層の一部は、前記交互層の前記最外郭層上に直接配置されることを特徴とする請求項１２に記載の電界効果トランジスタ。
【請求項１４】
前記チャンネル層に形成されたゲート誘電体と、
前記ゲート誘電体の一部上に形成されたゲート電極と、
前記ゲート電極の反対側に形成されたソース及びドレイン領域と、をさらに備えることを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項１５】
前記チャンネル層は、シリコンエピタキシャル層を備えることを特徴とする請求項１４に記載の電界効果トランジスタ。
【請求項１６】
前記ソース及びドレイン領域は、シリコンエピタキシャル層を備えることを特徴とする請求項１５に記載の電界効果トランジスタ。
【請求項１７】
前記フィン構造物及び前記ソース及びドレイン領域は、複数層の異なる物質層を備えることを特徴とする請求項１４に記載の電界効果トランジスタ。
【請求項１８】
前記フィン構造物及び前記ソース及びドレイン領域は、シリコン及びシリコンゲルマニウムの交互層を備えることを特徴とする請求項１４に記載の電界効果トランジスタ。
【請求項１９】
前記交互層は、エピタキシャル層を備えることを特徴とする請求項１８に記載の電界効果トランジスタ。
【請求項２０】
前記ゲート電極は、ポリシリコン層を備えることを特徴とする請求項１４に記載の電界効果トランジスタ。
【請求項２１】
前記基板上に形成された第１誘電体層をさらに備え、前記フィン構造物は、前記第１誘電体層を通じて延び、前記チャンネル層は、前記第１誘電体層を越えて延びる前記フィン構造物の一部上に配置されることを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項２２】
前記フィン構造物は、前記基板の一部を含み、前記基板により提供される前記フィン構造物の一部は、前記第１誘電体層を越えて延びることを特徴とする請求項２１に記載の電界効果トランジスタ。
【請求項２３】
前記フィン構造物は、前記基板の一部を含み、前記基板により提供される前記フィン構造物の一部は、前記第１誘電体層を越えて延びないことを特徴とする請求項２１に記載の電界効果トランジスタ。
【請求項２４】
前記基板は、シリコン基板を備えることを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項２５】
前記チャンネル層は、ゲート幅に平行な方向に変形された部分を含むことを特徴とする請求項１４に記載の電界効果トランジスタ。
【請求項２６】
前記ゲート誘電体及び前記ゲート電極は、ダマシン構造を備えることを特徴とする請求項１４に記載の電界効果トランジスタ。
【請求項２７】
前記チャンネル層は、変形された部分及び変形されていない部分を含むことを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項２８】
前記変形された部分及び変形されていない部分は、前記チャンネル層の側壁を備えることを特徴とする請求項２７に記載の電界効果トランジスタ。
【請求項２９】
半導体基板から延びる側壁を有する複数層の異なる物質層を備える内部チャンネル構造物と、
前記内部チャンネル構造物の前記側壁上に形成され、側壁を有する外部チャンネル層と、を備えることを特徴とするフィン電界効果トランジスタ。
【請求項３０】
前記外部チャンネル層の側壁及び上部面上に形成され、前記外部チャンネル層の反対側に側壁及び上部面を備えるゲート誘電体層と、
前記ゲート誘電体層の側壁及び上部面の一部上に形成されたゲート電極と、
前記ゲート電極の反対側上に配置されたソース領域及びドレイン領域と、をさらに備えることを特徴とする請求項２９に記載のフィン電界効果トランジスタ。
【請求項３１】
前記外部チャンネル層は、シリコンエピタキシャル層を備えることを特徴とする請求項３０に記載のフィン電界効果トランジスタ。
【請求項３２】
前記複数層の異なる物質層それぞれは、前記基板の反対側で基本的に前記基板に平行する上部面及び前記基板に対して基本的に垂直な側壁面を備え、
前記チャンネル層は、前記複数層の異なる物質層の側壁面上に直接形成されることを特徴とする請求項３０に記載のフィン電界効果トランジスタ。
【請求項３３】
前記内部チャンネル構造物は、シリコン及びシリコンゲルマニウムの交互層を備えることを特徴とする請求項３０に記載のフィン電界効果トランジスタ。
【請求項３４】
前記交互層は、エピタキシャル層を備えることを特徴とする請求項３３に記載のフィン電界効果トランジスタ。
【請求項３５】
前記交互層は、一層以上のシリコン層と一層以上のシリコンゲルマニウム層とを備えることを特徴とする請求項３３に記載のフィン電界効果トランジスタ。
【請求項３６】
前記交互層の最外郭層は、シリコンゲルマニウム層であることを特徴とする請求項３３に記載のフィン電界効果トランジスタ。
【請求項３７】
前記チャンネル層の一部は、前記交互層の前記最外郭層上に直接配置されることを特徴とする請求項３６に記載のフィン電界効果トランジスタ。
【請求項３８】
前記ゲート電極は、ポリシリコン層を備えることを特徴とする請求項３０に記載のフィン電界効果トランジスタ。
【請求項３９】
前記基板上に形成された第１誘電体層をさらに備え、前記内部チャンネル構造物は、前記第１誘電体層を通じて延び、前記外部チャンネル層は、前記第１誘電体層を越えて延びる前記内部チャンネル構造物の一部上に配置されることを特徴とする請求項３０に記載のフィン電界効果トランジスタ。
【請求項４０】
前記内部チャンネル構造物は、前記基板の一部を含み、前記基板により提供される前記内部チャンネル構造物の一部は、前記第１誘電体層を越えて延びることを特徴とする請求項３９に記載のフィン電界効果トランジスタ。
【請求項４１】
前記内部チャンネル構造物は、前記基板の一部を含み、前記基板により提供される前記内部チャンネル構造物の一部は、前記第１誘電体層を越えて延びないことを特徴とする請求項３９に記載のフィン電界効果トランジスタ。
【請求項４２】
前記基板は、シリコン基板を備えることを特徴とする請求項３０に記載のフィン電界効果トランジスタ。
【請求項４３】
前記外部チャンネル層は、ゲート幅に平行な方向に変形された部分を含むことを特徴とする請求項３０に記載のフィン電界効果トランジスタ。
【請求項４４】
前記ゲート誘電体及び前記ゲート電極は、ダマシン構造を備えることを特徴とする請求項３０に記載のフィン電界効果トランジスタ。
【請求項４５】
前記外部チャンネル層は、変形された部分及び変形されていない部分を含むことを特徴とする請求項３０に記載のフィン電界効果トランジスタ。
【請求項４６】
前記変形された部分及び変形されていない部分は、前記外部チャンネル層の側壁を備えることを特徴とする請求項４５に記載のフィン電界効果トランジスタ。
【請求項４７】
半導体基板上に形成され、前記基板から延びる側壁及び前記基板の反対側の上部面を備える内部チャンネル構造物と、
前記内部チャンネル構造物の前記側壁及び上部面上に形成され、前記内部チャンネル構造物の反対側の側壁及び上部面を備える外部チャンネル層であって、前記内部チャンネル構造物の前記側壁上で形成された前記外部チャンネル層の一部が変形された前記外部チャンネル層と、
前記外部チャンネル層の側壁及び上部面上に形成され、前記外部チャンネル層の反対側に側壁及び上部面を備えるゲート誘電体層と、
前記ゲート誘電体層の側壁及び上部面の一部上に形成されたゲート電極と、
前記ゲート電極の反対側上に配置されたソース領域及びドレイン領域と、を備えることを特徴とするフィン電界効果トランジスタ。
【請求項４８】
前記外部チャンネル層は、シリコンエピタキシャル層を備えることを特徴とする請求項４７に記載のフィン電界効果トランジスタ。
【請求項４９】
前記内部チャンネル構造物は、複数層の異なる物質層を備えることを特徴とする請求項４７に記載のフィン電界効果トランジスタ。
【請求項５０】
前記複数層の異なる物質層それぞれは、前記基板の反対側で基本的に前記基板に平行する上部面及び前記基板に対して基本的に垂直な側壁面を備え、
前記外部チャンネル層は、前記複数層の異なる物質層の側壁面上に直接形成されることを特徴とする請求項４９に記載のフィン電界効果トランジスタ。
【請求項５１】
前記内部チャンネル構造物は、シリコン及びシリコンゲルマニウムの交互層を備えることを特徴とする請求項４７に記載のフィン電界効果トランジスタ。
【請求項５２】
前記交互層は、エピタキシャル層を備えることを特徴とする請求項５１に記載のフィン電界効果トランジスタ。
【請求項５３】
前記交互層は、一層以上のシリコン層と一層以上のシリコンゲルマニウム層とを備えることを特徴とする請求項５１に記載のフィン電界効果トランジスタ。
【請求項５４】
前記交互層の最外郭層は、シリコンゲルマニウム層であることを特徴とする請求項５１に記載のフィン電界効果トランジスタ。
【請求項５５】
前記チャンネル層の一部は、前記交互層の前記最外郭層上に直接配置されることを特徴とする請求項５４に記載のフィン電界効果トランジスタ。
【請求項５６】
前記ゲート電極は、ポリシリコン層を備えることを特徴とする請求項４７に記載のフィン電界効果トランジスタ。
【請求項５７】
前記基板上に形成された第１誘電体層をさらに備え、前記内部チャンネル構造物は、前記第１誘電体層を通じて延び、前記外部チャンネル層は、前記第１誘電体層を越えて延びる前記内部チャンネル構造物の一部上に配置されることを特徴とする請求項４７に記載のフィン電界効果トランジスタ。
【請求項５８】
前記内部チャンネル構造物は、前記基板の一部を含み、前記基板により提供される前記内部チャンネル構造物の一部は、前記第１誘電体層を越えて延びることを特徴とする請求項５７に記載のフィン電界効果トランジスタ。
【請求項５９】
前記内部チャンネル構造物は、前記基板の一部を含み、前記基板により提供される前記内部チャンネル構造物の一部は、前記第１誘電体層を越えて延びないことを特徴とする請求項５７に記載のフィン電界効果トランジスタ。
【請求項６０】
前記基板は、シリコン基板を備えることを特徴とする請求項４７に記載のフィン電界効果トランジスタ。
【請求項６１】
前記外部チャンネル層は、ゲート幅に平行な方向に変形された部分を含むことを特徴とする請求項４７に記載のフィン電界効果トランジスタ。
【請求項６２】
前記ゲート誘電体及び前記ゲート電極は、ダマシン構造を備えることを特徴とする請求項４７に記載のフィン電界効果トランジスタ。
【請求項６３】
前記外部チャンネル層は、変形された部分及び変形されていない部分を含むことを特徴とする請求項４７に記載のフィン電界効果トランジスタ。
【請求項６４】
前記変形された部分及び変形されていない部分は、前記外部チャンネル層の側壁を備えることを特徴とする請求項６３に記載のフィン電界効果トランジスタ。
【請求項６５】
半導体基板上の構造物の側壁上にチャンネル層を形成する工程を含み、前記チャンネル層は、前記構造物の側壁が前記半導体基板から延びる方向に少なくとも変形された部分を含むことを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）及び関連素子に関する。
【背景技術】
【０００２】
本出願は、２００４年９月２５日に出願された韓国特許出願第２００４−７７５９３号から優先権を主張し、その内容を参照としてここに統合する。
【０００３】
去る３０年にわたって、電界効果トランジスタ（ＦＥＴ及び／またはＭＯＳＦＥＴ）を含むＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子のようなシリコン系の集積回路技術の発展は、低コストと共に向上した素子速度、向上した集積度及び向上した素子性能を提供してきた。図１Ａに示すように、ＭＯＳ素子は、典型的にさらに低濃度でドーピングされたチャンネル領域１８により分離された高濃度でドーピングされたソース／ドレイン（Ｓ／Ｄ）領域１２を有する基板１０内に形成される。チャンネル領域１８は、ゲート誘電体１６によりチャンネル領域から離れているゲート電極１４により制御されうる。
【０００４】
しかし、高性能、低消費電力及び高経済性だけでなく、高集積度に対する要求の増加と共に、トランジスタ特性の低下と関連した多くの問題点が発生した。例えば、トランジスタのチャンネル長が減少するにつれて、パンチスルー、ＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）、サブスレショルドスイング、接合領域と基板との間の増加した寄生キャパシタンス（すなわち、接合キャパシタンス）、増加した漏れ電流のような短チャンネル効果が発生する。
【０００５】
トランジスタについての多様な設計が、従来のバルクＭＯＳ半導体素子が直面する問題の一部を解決するために発展してきた。かかるトランジスタ設計は、例えば超薄型のボディトランジスタ、二重ゲートトランジスタ、ＲＣＡＴ（ＲｅｃｅｓｓｅｄＣｈａｎｎｅｌ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ）、ＦｉｎＦＥＴ及びＧＡＡＴ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ Ｔｒａｎｓｉｓｔｏｒ）などを含む。
【０００６】
例えば、図１Ｂは、従来の超薄型のボディトランジスタを示す図面である。超薄型のボディトランジスタでは、チャンネル領域１８が絶縁領域上の薄膜層内に形成されうる。また、図１Ｃは、従来の二重ゲートトランジスタを示す図面である。二重ゲートトランジスタでは、単一のチャンネル領域１８がゲート誘電体１６ａ、１６ｂによりチャンネル領域から離れた二つのゲート１４ａ、１４ｂにより制御されうる。これにより、チャンネル領域の両側が制御されうる。
【０００７】
しかし、図１Ｂ及び図１Ｃの素子は、さらに複雑な製造技術を必要とし、これは、コストの増加及び収率低下を引き起こす。したがって、一般的な半導体製造で、このような素子は実用的ではない。
【０００８】
例えば、超薄型のボディトランジスタは、従来のバルクＭＯＳ素子に比べて製造するのに相当なコストがかかる。たとえ幾つかの領域で向上した性能を提供するにしても、超薄型のボディトランジスタは、フローティングボディ効果及び熱伝達効果に敏感であり、ボディ厚さにより強要される制限がある。
【０００９】
また、両側からチャンネルを制御することによって、二重ゲートデバイスは改善された漏れ性能を示すことができる。しかし、二重ゲート素子は、さらに複雑な製造過程が要求され、したがって、コストが増加して収率が低下する。特に、二重ゲートトランジスタの製造では、図１Ｃに示すように、上部ゲート１４ａと下部ゲート１４ｂとを整列し難い。
【００１０】
ＧＡＡＴが、例えば特許文献１に説明されている。
【００１１】
チャンネル領域が半導体物質からなる垂直に突出された“フィン”で形成されたＦｉｎＦＥＴトランジスタは、二重ゲートトランジスタと類似するか、またはそれ以上の漏れ性能を提供するが、製造するのに複雑でなく、低コストである。ＦｉｎＦＥＴトランジスタ（または、簡単にＦｉｎＦＥＴ）は、５０ｎｍ以下（たぶん１０ｎｍ程度に小さい）のチャンネル長にスケーリングされ、これは、集積度及び動作速度での付加的な改善を提供できる。ＦｉｎＦＥＴの構造は、特許文献２に説明されている。
【００１２】
ＦｉｎＦＥＴでは、チャンネル領域が、前述したように半導体基板から突出された垂直方向のフィン状の活性領域内に形成される。ゲート誘電体がフィン上に形成され、ゲート電極がフィン周囲に沿って形成される。チャンネル領域が先に形成され、次いで、Ｓ／Ｄ領域が形成されうる。前記Ｓ／Ｄ領域は、フィンより高く形成されうる。次いで、誘電体及び導電性物質が二重及び／または三重ゲート素子を形成するために使われうる。
【００１３】
図２Ａ〜図２Ｄは、ＦｉｎＦＥＴを形成するための従来の方法を説明するための半導体基板の断面図である。
【００１４】
図２Ａに示すように、エッチングマスクパターン１３がシリコン基板１０上に形成される。エッチングマスクパターン１３により露出されたシリコン基板１０の一部が、異方性エッチングされてシリコンフィン１５を形成する。シリコンフィン１５の上部エッジは、異方性エッチングにより鋭い角度（例えば、ほぼ直角）で形成される。エッチングマスクパターン１３は、窒化物で形成され、熱酸化物層が前記窒化物と基板との間に形成される。隣接するシリコンフィン間の電気的絶縁を確保するために、素子分離層１７が図２Ｂに示すように形成される。
【００１５】
図２Ｃに示すように、素子分離層１７の一部が除去され、シリコンフィン１５の側面または側壁が露出される。シリコンフィン１５の側面は、トランジスタのチャンネル領域として役割を行える。
【００１６】
図２Ｄに示すように、ゲート絶縁層１９がシリコンフィン１５の露出された側壁上に形成され、ゲート電極２１が二重ゲートＦｉｎＦＥＴを形成可能に形成される。シリコンフィン１５の両側壁は、ゲート電極２１により制御されうる。
【００１７】
二重ゲートＦｉｎＦＥＴを形成するための従来の方法によれば、素子分離層１７が除去されるとき、エッチングマスクパターン１３と基板１０との間の接着が弱化されうる。また、素子分離層１７は、酸化物で形成されうるので、シリコンフィン１５の一部上に形成されたエッチングマスクパターン１３の熱酸化物層が、素子分離層１７の一部と共に除去されることもある。素子集積度をさらに向上させるために、シリコンフィン１５の幅が狭くなり、エッチングマスクパターン１３がシリコンフィン１５の上部面から離れる可能性が高くなる。もし、エッチングマスクパターンが除去されれば、シリコンフィン１５の上部面がゲート電極２１により制御され、三重ゲートＦｉｎＦＥＴが形成されうる。したがって、二重ゲート及び三重ゲートＦｉｎＦＥＴが同一なウェーハ上に形成されうる。
【００１８】
図２Ｄに示すように、高性能素子を形成するためにシリコンフィン１５の幅が、ゲート絶縁層１９を形成する前に熱酸化工程を行うことによって狭くなる。すなわち、シリコンフィン１５の幅は、熱酸化工程を利用してシリコンフィン１５の側壁に犠牲酸化層を形成し、次いで、犠牲酸化層を除去することによって狭くなる。これにより、シリコンフィン１５は、エッチングマスクパターン１３より狭い。したがって、アンダーカット領域がエッチングマスクパターン１３の下部に形成され、ゲート絶縁物質の蒸着のような後続工程の間にステップカバレッジが不良になる。さらに、もし犠牲酸化層が除去されれば、エッチングマスクパターン１３の熱酸化層も部分的に除去されうる。結果的に、エッチングマスクパターン１３がシリコンフィン１５から離れ、前述した問題が発生する。
【００１９】
三重ゲートＦｉｎＦＥＴが、かかる問題の一部を解決するために開発されてきた。三重ゲートＦｉｎＦＥＴでは、シリコンフィンの上部面及び両側壁がゲート電極により制御され、これは、電流駆動能力を向上させる。
【００２０】
三重ゲートＦｉｎＦＥＴを形成するための従来の方法を、図３Ａ及び図３Ｂを参照して説明する。三重ゲートＦｉｎＦＥＴは、図２Ａ〜図２Ｄを参照して前述した二重ゲートＦｉｎＦＥＴを形成するための従来の方法でエッチングマスクパターンを除去することによって形成されうる。
【００２１】
図２Ｂに示すように、シリコンフィン１５及び素子分離層１７が形成される。次いで、図３Ａに示すように、素子分離層１７の一部及びエッチングマスクパターン１３が除去される。結果的に、シリコンフィン１５の上部面及び両側壁が露出される。
【００２２】
図３Ｂに示すように、ゲート絶縁層１９がシリコンフィン１５の露出された表面（すなわち、両側壁及び上部面）上に形成され、次いで、ゲート電極２１が形成される。
【００２３】
変形されたチャンネルを使用して向上したモビリティを有するトランジスタが、トランジスタ性能を改善するために研究されてきた。かかるトランジスタは、一般的にストレス発生器として厚いエピタキシャルＳｉＧｅ層を使用するか、またはエピタキシャルＳＧＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェーハを使用する。しかし、厚いＳｉＧｅ層またはＳＧＯＩウェーハを使用するのは、製造コストが高い。さらに、変形されたチャンネルを有するトランジスタは、典型的に平坦構造で具現されてきた。変形されたチャンネルを有するトランジスタは、例えば非特許文献１〜６に説明されており、その開示された内容はここに参照として統合される。
【特許文献１】米国特許第６，３９１，７８２号明細書（“ＰＲＯＣＥＳＳ ＦＯＲ ＦＯＲＭＩＮＧ ＭＵＬＴＩＰＬＥ ＡＣＴＩＶＬＩＮＥＳ ＡＮＤ ＧＡＴＥ−ＡＬＬ−ＡＲＯＵＮＤ ＭＯＳＦＥＴ”という名称でＹｕに付与）
【特許文献２】米国特許第６，４１３，８０２号明細書（“ＦＩＮＦＥＴ ＴＲＡＮＳＩＳＴＯＲ ＳＴＲＵＣＴＵＲＥＳ ＨＡＶＩＮＧ Ａ ＤＯＵＢＬＥ ＧＡＴＥ ＣＨＡＮＮＥＬ ＥＸＴＥＮＤＩＮＧ ＶＥＲＴＩＣＡＬＬＹ ＦＲＯＭ Ａ ＳＵＢＳＴＲＡＴＥ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＭＡＮＵＦＡＣＴＵＲＥ”という名称でＨｕに付与）
【非特許文献１】Ｈｏｙｔの論文“Ｓｔｒａｉｎｅｄ Ｓｉｌｉｃｏｎ ＭＯＳＦＥＴ Ｔｅｃｈｎｏｌｏｇｙ”（Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，２００２．ＩＥＤＭ ´０２ Ｄｉｇｅｓｔ．Ｉｎｔｅｒｎａｔｉｏｎａｌ，ｐｐ．２３−２６）
【非特許文献２】Ｏｔａの論文“Ｎｏｖｅｌ Ｌｏｃａｌｌｙ Ｓｔｒａｉｎｅｄ Ｃｈａｎｎｅｌ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ５５ｎｍ ＣＭＯＳ”（Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，２００２．ＩＥＤＭ ´０２ Ｄｉｇｅｓｔ．Ｉｎｔｅｒｎａｔｉｏｎａｌ，ｐｐ．２７−３０）
【非特許文献３】Ｒｉｍの論文“Ｆａｂｒｉｃａｔｉｏｎ ａｎｄ Ｍｏｂｉｌｉｔｙ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｕｌｔｒａ−ｔｈｉｎ ＳｔｒａｉｎｅｄＳｉ Ｄｉｒｅｃｔｌｙ ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＳＤＯＩ）ＭＯＳＦＥＴｓ”（Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，２００３．ＩＥＤＭ ´０３Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ．ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ，ｐｐ．３．１．１−３．１．４）
【非特許文献４】Ｔａｋａｇｉの論文“Ｃｈａｎｎｅｌ Ｓｔｒｕｃｔｕｒｅ Ｄｅｓｉｇｎ，Ｆａｂｒｉｃａｔｉｏｎ ａｎｄ Ｃａｒｒｉｅｒ Ｔｒａｎｓｐｏｒｔ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｓｔｒａｉｎｅｄ−Ｓｉ／ＳｉＣｅ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ（Ｓｔｒａｉｎｅｄ ＳＯＩ）ＭＯＳＦＥＴｓ”（Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，２００３．ＩＥＤＭ ´０３ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ．ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ，ｐｐ．３．３．１−３．３．４）
【非特許文献５】Ｇｅの論文“Ｐｒｏｃｅｓｓ−Ｓｔｒａｉｎｅｄ Ｓｉ（ＰＳＳ）ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ Ｆｅａｔｕｒｉｎｇ ３Ｄ Ｓｔｒａｉｎ Ｅｎｇｉｎｅｅｅｒｉｎｇ”（Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，２００３．ＩＥＤＭ ´０３ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ．ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ，ｐｐ．３．７．１−３．７．４）
【非特許文献６】Ｅｒｎｓｔの論文“Ｆａｂｒｉｃａｔｉｏｎ ｏｆ ａ ｎｏｖｅｌ ｓｔｒａｉｎｅｄ ＳｉＧｅ：Ｃ−ｃｈａｎｎｅｌ ｐｌａｎａｒ ５５ｎｍ ｎＭＯＳＦＥＴ ｆｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ＣＭＯＳ”（２００２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明が解決しようとする課題は、電子移動度が向上する変形層をチャンネル層の少なくとも一部に形成させることによって、半導体素子の電流移動度特性を向上するＦＥＴ及びその製造方法を提供するところにある。
【課題を解決するための手段】
【００２５】
前記の課題を解決するための本発明の一実施形態は、半導体基板上に形成される構造物の側壁上に形成されたチャンネル層を備え、前記チャンネル層の少なくとも一部が、前記構造物の側壁が前記半導体基板から延びる方向に変形されたＦＥＴ及びその製造方法を提供する。
【００２６】
本発明の特定の実施形態で、前記トランジスタは、ＦｉｎＦＥＴを備え、前記構造物は、フィン構造物を備え、前記側壁は、前記フィン構造物の側壁を備える。前記チャンネル層は、シリコンエピタキシャル層を備える。前記チャンネル層は、約１００Åより薄い。本発明の特定の実施形態で、前記基板はシリコン基板を備える。前記チャンネル層は、変形された部分及び変形されていない部分を含むことができる。前記変形された部分及び変形されていない部分は、前記チャンネル層の側壁を備える。
【００２７】
本発明の他の実施形態で、前記フィン構造物は、複数層の異なる物質層を備える。前記複数層の異なる物質層それぞれは、前記基板の反対側で基本的に前記基板に平行する上部面及び前記基板に対して基本的に垂直な側壁面を備え、前記チャンネル層は、前記複数層の異なる物質層の側壁面上に直接形成されうる。
【００２８】
本発明の他の実施形態で、前記フィン構造物は、シリコン及びシリコンゲルマニウムの交互層を備える。前記交互層は、エピタキシャル層を備える。前記交互層の前記シリコン層は、約３０Åより薄い。前記交互層の前記シリコンゲルマニウム層は、約５０Åより薄い。前記交互層は、一層以上のシリコン層と一層以上のシリコンゲルマニウム層とを備える。前記交互層の最外郭層は、シリコンゲルマニウム層である。前記チャンネル層の一部は、前記交互層の前記最外郭層上に直接配置されうる。
【００２９】
本発明のさらに他の実施形態で、ＦｉｎＦＥＴは、前記チャンネル層に形成されたゲート誘電体、前記ゲート誘電体の一部上に形成されたゲート電極、及び前記ゲート電極の反対側に形成されたソース及びドレイン領域を備える。前記チャンネル層は、シリコンエピタキシャル層を備える。前記ソース及びドレイン領域は、シリコンエピタキシャル層を備える。前記フィン構造物及び前記ソース及びドレイン領域は、複数層の異なる物質層を備える。前記フィン構造物及び前記ソース及びドレイン領域は、シリコン及びシリコンゲルマニウムの交互層を備える。前記交互層は、エピタキシャル層を備える。前記ゲート電極は、ポリシリコン層を備える。本発明の特定の実施形態で、前記チャンネル層は、ゲート幅に平行な方向に変形された部分を含む。また、ゲート誘電体及びゲート電極は、ダマシン構造を備える。
【００３０】
本発明のさらに他の実施形態で、ＦｉｎＦＥＴは、前記基板上に形成された第１誘電体層をさらに備え、前記フィン構造物は、前記第１誘電体層を通じて延び、前記チャンネル層は、前記第１誘電体層を越えて延びる前記フィン構造物の一部上に配置される。前記フィン構造物は、前記基板の一部を含み、前記基板により提供される前記フィン構造物の一部は、前記第１誘電体層を越えて延びる。代案として、前記フィン構造物は、前記基板の一部を含み、前記基板により提供される前記フィン構造物の一部は、前記第１誘電体層を越えて延びない。
【００３１】
本発明の一実施形態は、半導体基板から延びる側壁を有する複数層の異なる物質層を備える内部チャンネル構造物、及び前記内部チャンネル構造物の前記側壁上に形成され、側壁を有する外部チャンネル層を備えるＦｉｎＦＥＴ及びその製造方法を提供する。前記外部チャンネル層は、また側壁を備える。前記外部チャンネル層の側壁及び上部面上に形成され、前記外部チャンネル層の反対側に側壁及び上部面を備えるゲート誘電体層が提供される。前記ゲート誘電体層の側壁及び上部面の一部上に形成されたゲート電極が提供される。前記ゲート電極の反対側上に配置されたソース領域及びドレイン領域が提供される。
【００３２】
本発明の他の実施形態で、前記外部チャンネル層は、シリコンエピタキシャル層を備える。さらに、前記複数層の異なる物質層それぞれは、前記基板の反対側で基本的に前記基板に平行する上部面及び前記基板に対して基本的に垂直な側壁面を備える。前記チャンネル層は、前記複数層の異なる物質層の側壁面上に直接形成されうる。
【００３３】
本発明のさらに他の実施形態で、前記内部チャンネル構造物は、シリコン及びシリコンゲルマニウムの交互層を備える。前記交互層は、エピタキシャル層を備える。前記交互層は、一層以上のシリコン層と一層以上のシリコンゲルマニウム層とを備える。前記交互層の最外郭層は、シリコンゲルマニウム層である。前記チャンネル層の一部は、前記交互層の前記最外郭層上に直接配置されうる。前記ゲート電極は、ポリシリコン層を備える。
【００３４】
本発明の他の実施形態で、前記基板上に第１誘電体層が提供される。前記内部チャンネル構造物は、前記第１誘電体層を通じて延び、前記外部チャンネル層は、前記第１誘電体層を越えて延びる前記内部チャンネル構造物の一部上に配置される。前記内部チャンネル構造物は、前記基板の一部を含み、前記基板により提供される前記内部チャンネル構造物の一部は、前記第１誘電体層を越えて延びる。代案として、前記内部チャンネル構造物は、前記基板の一部を含み、前記基板により提供される前記内部チャンネル構造物の一部は、前記第１誘電体層を越えて延びない。
【００３５】
本発明のさらに他の実施形態で、前記基板はシリコン基板を備える。前記外部チャンネル層は、ゲート幅に平行な方向に変形された部分を含む。前記ゲート誘電体及び前記ゲート電極は、ダマシン構造を備える。前記外部チャンネル層は、変形された部分及び変形されていない部分を含む。前記変形された部分及び変形されていない部分は、前記外部チャンネル層の側壁を備える。
【００３６】
本発明の一実施形態で、半導体基板上に形成され、前記基板から延びる側壁及び前記基板の反対側の上部面を備える内部チャンネル構造物、及び前記内部チャンネル構造物の前記側壁及び上部面上に形成され、前記内部チャンネル構造物の反対側の側壁及び上部面を備える外部チャンネル層を備えるＦｉｎＦＥＴ及びその製造方法を提供する。前記内部チャンネル構造物の前記側壁上で形成された前記外部チャンネル層の一部は変形される。前記外部チャンネル層の側壁及び上部面上に、前記外部チャンネル層の反対側に側壁及び上部面を備えるゲート誘電体層が提供される。前記ゲート誘電体層の側壁及び上部面の一部上に、ゲート電極が提供される。前記ゲート電極の反対側上に、ソース領域及びドレイン領域が配置される。
【００３７】
本発明のさらに他の実施形態で、前記外部チャンネル層は、シリコンエピタキシャル層を備える。前記内部チャンネル構造物は、複数層の異なる物質層を備える。前記複数層の異なる物質層それぞれは、前記基板の反対側で基本的に前記基板に平行する上部面及び前記基板に対して基本的に垂直な側壁面を備える。前記外部チャンネル層は、前記複数層の異なる物質層の側壁面上に直接形成されうる。前記内部チャンネル構造物は、シリコン及びシリコンゲルマニウムの交互層を備える。前記交互層は、エピタキシャル層を備える。前記交互層は、一つ以上のシリコン層と一つ以上のシリコンゲルマニウム層とを備える。前記交互層の最外郭層は、シリコンゲルマニウム層である。前記チャンネル層の一部は、前記交互層の前記最外郭層上に直接配置されうる。前記ゲート電極は、ポリシリコン層を備える。
【００３８】
本発明のさらに他の実施形態で、前記基板上に第１誘電体層が提供される。前記内部チャンネル構造物は、前記第１誘電体層を通じて延び、前記外部チャンネル層は、前記第１誘電体層を越えて延びる前記内部チャンネル構造物の一部上に配置されうる。前記内部チャンネル構造物は、前記基板の一部を含み、前記基板により提供される前記内部チャンネル構造物の一部は、前記第１誘電体層を越えて延びる。代案として、前記内部チャンネル構造物は、前記基板の一部を含み、前記基板により提供される前記内部チャンネル構造物の一部は、前記第１誘電体層を越えて延びない。
【００３９】
本発明のさらに他の実施形態で、前記基板はシリコン基板を備える。前記外部チャンネル層は、ゲート幅に平行な方向に変形された部分を含む。前記ゲート誘電体及び前記ゲート電極は、ダマシン構造を備える。前記外部チャンネル層は、変形された部分及び変形されていない部分を含む。前記変形された部分及び変形されていない部分は、前記外部チャンネル層の側壁を備える。
【発明の効果】
【００４０】
本発明によれば、電子移動度が向上する変形層をチャンネル層の少なくとも一部に形成させることによって、半導体素子の電流移動度特性を向上させる。
【発明を実施するための最良の形態】
【００４１】
以下、添付した図面を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明は、多くの異なる形態で具現され、ここで説明される実施形態に限定されると解釈されてはならず、かかる実施形態は、その開示内容を完全にして発明の思想を当業者に十分に伝達するために提供されるものである。図面で、層及び領域の厚さは、明瞭性のために誇張されている。同じ参照番号は全体的に同じ要素を指称する。
【００４２】
少なくともチャンネル領域の一部が変形されたチャンネル領域を有するＦｉｎＦＥＴ構造及びＦｉｎＦＥＴの製造方法を示す図４Ａ〜図７を参照して、本発明の一実施形態を説明する。しかし、本発明は、ＦｉｎＦＥＴ構造に限定されると解釈されてはならず、チャンネルが下部構造物の側壁上に形成される他の構造物に対して使われることもある。したがって、例えば変形されたチャンネルが、ここで説明されたＦｉｎＦＥＴ構造物以外にＲＣＡＴまたはＧＡＡＴにも提供されうる。したがって、本発明の実施形態が構造物の側壁上にチャンネル層を有するＦＥＴ構造物に使われ、ここでＦＥＴのチャンネル層の少なくとも一部が、前記構造物の側壁が半導体基板から延びる方向に変形される。
【００４３】
図４Ａは、本発明の一部の実施形態によるＦｉｎＦＥＴの一部を示す断面図である。図４Ｂは、図４ＡのＦｉｎＦＥＴのゲート及びチャンネル領域の等軸図である。図４Ａ及び図４Ｂに示すように、基板１１０は、外部フィン構造物４１０に格子整合される層及び格子不整合される層を備える内部フィン構造物４００を備え、前記外部フィン構造物４１０は、前記外部フィン構造物４１０内での電流の方向に垂直な方向（例えば、図４Ａ及び図４Ｂに示す垂直方向）に外部フィン構造物４１０の少なくとも一部が変形されたチャンネルを提供する。後述するように、もし、二層の格子定数の差がキャリア移動度を向上させるための十分なストレーンを誘導するのに十分でなければ、ここで使われた層は格子整合されたものであり、もし、二層の格子定数の差がキャリア移動度を向上させるための十分なストレーンを誘導するのに十分であれば、格子不整合のものである。本発明の特定の実施形態で、基板１１０は、シリコン基板及び／またはＳＯＩ基板である。また、内部フィン構造物４００は、シリコンゲルマニウム層１２０及びシリコン層１４０を備え、それぞれはエピタキシャル層である。また、外部フィン構造物４１０は、前記側壁上で選択的にエピタキシャル成長により形成されたシリコン層１６０であり、一部の実施形態では、前記シリコン層１６０がシリコンゲルマニウム層１２０及びシリコン層１４０上に直接形成可能に、前記内部フィン構造物４００の側壁上に直接形成されうる。一部の実施形態では、内部フィン構造物４００の最外郭層は、シリコンゲルマニウム層１２０である。
【００４４】
本発明の特定の実施形態で、ゲート誘電体層１８０は、外部フィン構造物４１０上に提供され、ゲート電極２２０は、ゲート誘電体層１８０上に提供される。本発明の一部の実施形態では、ゲート電極１８０はポリシリコン層となる。図４Ａ及び図４Ｂに第１誘電体層２００が示され、内部フィン構造物４００の一部が第１誘電体層２００を通じて延びる。ゲート誘電体層１８０は、例えば二酸化シリコンのような酸化物を含み、ＦｉｎＦＥＴ構造で使用するのに適した層または適切なゲート誘電体層である。同様に、第１誘電体層２００は、例えば二酸化シリコンを含む適切な誘電体物質である。図４Ａ及び図４Ｂに示す実施形態で、前記基板１１０により提供された前記内部フィン構造物４００の一部は、基本的に前記第１誘電体層２００を越えて延びない。しかし、代案の実施形態で、図７に示すように、基板１１０´及び第１誘電体層２００´が、前記基板１１０´により提供される前記内部フィン構造物４００´の一部が前記第１誘電体層２００´を越えて延びる位置に提供され、前記外部フィン構造物４１０´が前記第１誘電体層２００´から突出された基板１１０´の部分上に提供される。
【００４５】
図４Ｃは、ゲート電極２２０の反対側に提供されるＳ／Ｄ領域３００（図４Ａ、図４Ｂ及び図７には図示せず）を示す図面である。Ｓ／Ｄ領域３００は、内部フィン構造物４００または外部フィン構造物４１０のチャンネル領域より高濃度でドーピングされうる。Ｓ／Ｄ領域３００にドーピングするために使われる特定のドーパントは、提供される素子がｎＭＯＳ素子であるか、またはｐＭＯＳ素子であるかによって決定される。一部の実施形態で、Ｓ／Ｄ領域３００は、シリコンゲルマニウム１２０及びシリコン１４０の交互層で提供されうる。また、Ｓ／Ｄ領域３００は、シリコンエピタキシャル層１６０で提供されうる。また、Ｓ／Ｄ領域３００は、シリコンまたはシリコンゲルマニウムの領域で提供されうる。Ｓ／Ｄ領域３００内に提供されたシリコンゲルマニウムは、単にシリコンのみがＳ／Ｄ領域３００内に提供された場合より高濃度でドーピングされうる。さらに、Ｓ／Ｄ領域３００は、Ｓ／Ｄ領域を限定するために、イオン注入を通じてカウンタードーピングされた領域により限定されうる。
【００４６】
本発明の一部の実施形態で、シリコン層１４０及びシリコンゲルマニウム層１２０がエピタキシャル層で提供される。シリコンゲルマニウム層１２０とシリコンエピタキシャル層１６０との間の格子定数で１．２％の差を提供するように、前記シリコンゲルマニウム層１２０は、約３０％のゲルマニウムを含むことができる。前記シリコンゲルマニウム層１２０は、可能な限り厚いが、例えばシリコンゲルマニウム層でディスロケーション欠陥によりシリコンゲルマニウム層１２０の品質を顕著に低下させるほど厚くないようにする。
【００４７】
シリコンゲルマニウム層１２０の具体的な厚さは、前記層内にあるゲルマニウムの量に依存するが、一部の実施形態で、約３０％のゲルマニウムを有するシリコンゲルマニウム層に対して約２０ｎｍの厚さが提供されうる。一部の実施形態では、シリコン層１４０は、約５ｎｍの厚さを有し、シリコンゲルマニウム層１２０は、約２０ｎｍの厚さを有する。シリコン層１４０及びシリコンゲルマニウム層１２０の層数は、内部フィン構造物４００の全体高さ及び個別層の厚さに依存する。しかし、一部の実施形態で、一層以上のシリコン層及び一層以上のシリコンゲルマニウム層が提供されうる。本発明の特定の実施形態では、シリコン層１４０は、約３０Å以下の厚さを有し、シリコンゲルマニウム層は、約５０Å以下の厚さを有する。本発明の一部の実施形態で、前記内部フィン構造物４００の全体高さは、約１００ｎｍ〜約１５０ｎｍである。前記交互層の最外郭層は、図４Ａに示すようにシリコンゲルマニウム層１２０である。
【００４８】
外部フィン構造物４１０は、内部フィン構造物４００上に形成されたシリコンエピタキシャル層１６０で提供されうる。シリコンエピタキシャル層１６０は、少なくとも素子の予想されるチャンネル深さの厚さを有する。しかし、一部の実施形態で、前記シリコンエピタキシャル層１６０は、動作時にチャンネルが内部フィン構造物４００に延びるように、素子のチャンネルの予想される深さより薄くもある。シリコンエピタキシャル層１６０は、ゲート酸化物１８０の形成前に約２０Å〜約１００Åの厚さに成長されうるが、他の厚さとなることもある。ゲート酸化物１８０は、熱酸化により形成され、シリコンエピタキシャル層１６０の一部を消耗することもある。シリコンエピタキシャル層１６０の約４５％が、ゲート酸化物１８０を提供するための熱酸化工程の間に消耗されうる。ゲート酸化物１８０を形成した後、シリコンエピタキシャル層１６０の少なくとも約１０Åが残留される。成長された状態のシリコンエピタキシャル層１６０の厚さは、蒸着のようなゲート酸化物１８０の形成のための他の技術が使われる場合に異なる。
【００４９】
したがって、図４Ａ及び図４Ｂに示すように、内部チャンネル構造が内部フィン構造物４００で提供され、複数層の異なる物質層を備え、半導体基板１１０から延びた側壁を有する。前記複数層の異なる物質層は、基本的に基板１１０に対して平行して反対側に位置した上部面と、基本的に基板１１０に垂直な側壁面とを備える。前記複数層の異なる物質層は、異なる半導体物質からなる多重層のスタックとして提供されうる。外部チャンネル層は、外部フィン構造物４１０により提供され、内部チャンネル構造物の側壁上に形成される。外部チャンネル層も側壁を有し、内部チャンネル構造物の複数層の異なる物質層の側壁上に直接形成されうる。前記内部チャンネル構造物の側壁上に形成された外部チャンネル層の少なくとも一部は変形される。ゲート誘電体層１８０が外部チャンネル層の側壁及び上部面上に提供され、前記外部チャンネル層の反対側に側壁及び上部面を備える。ゲート電極２２０が、ゲート誘電体層１８０の側壁及び上部面の一部上に提供される。
【００５０】
図５Ａ及び図５Ｂは、本発明の一部の実施形態によってチャンネル層を提供する内部フィン構造物４００及び外部フィン構造物４１０の格子構造を概略的に示す図面である。図５Ａ及び図５Ｂに示すように、内部フィン構造物４００は、（１００）面でシリコン層と基本的に格子整合するが、（１１０）面では、外部フィン構造物のシリコン層と格子不整合であるシリコンゲルマニウム層を備える。したがって、チャンネル層を提供する外部フィン構造物４１０は、外部フィン構造物４１０が内部フィン構造物４００のシリコンゲルマニウム層上に形成される位置では変形されるが、外部フィン構造物４１０が内部フィン構造物４００のシリコン層上に形成される位置では変形されない。ここで使われる格子整合及び格子不整合という用語は、二つの物質の格子定数の差と関連する。もし、格子定数の差が二層のうち一層にストレーンを誘発し、その層に誘発されたストレーンの結果として少なくとも部分的にキャリア移動度を向上させるのに十分であれば、格子定数の差は十分であると考えられる。
【００５１】
図５Ｂに示すように、チャンネル層を提供する外部フィン構造物は、内部フィン構造物と外部フィン構造物との間の格子不整合の結果として変形された部分及び変形されていない部分を含む。ストレーンが図５Ｂで垂直方向であり、電流がＦｉｎＦＥＴ構成でページの内にまたは外側に向かうため、ストレーンの方向は、ゲート／チャンネルの幅に平行する。シリコンゲルマニウム層がシリコン層より大きい格子定数を有するので、シリコンゲルマニウム層上にあるシリコン層内のストレーンは引張となる。Ｇｅらの論文“Ｐｒｏｃｅｓｓ−Ｓｔｒａｉｎｅｄ Ｓｉ（ＰＳＳ）ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ Ｆｅａｔｕｒｉｎｇ ３Ｄ Ｓｔｒａｉｎ Ｅｎｇｉｎｅｅｒｉｎｇ”（Ｅｌｅｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，２００３，ＩＥＤＭ ´０３ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ．ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ，ｐｐ．３．７．１−３．７．４）によれば、電流及びゲート幅に垂直な引張ストレーンは、ｎＭＯＳ及びｐＭＯＳ素子いずれもの性能を向上させることができる。したがって、本発明の実施形態によるフィン構造物は、ｎＭＯＳ及びｐＭＯＳ素子にいずれも使用するのに適している。
【００５２】
図６Ａ〜図６Ｅは、本発明の一部の実施形態による変形されたチャンネル層を備えるＦＥＴの製造方法を示す図面である。図６Ａに示すように、シリコンゲルマニウム３１２及びシリコン３１４の交互層がシリコン基板３１０上に形成される。シリコンゲルマニウム３１２及びシリコン３１４の交互層がエピタキシャル成長により形成され、前述した寸法を有するように形成されうる。選択的に、もし図６Ａの構造物上にカウンタードーピング注入が行われれば、酸化物層のようなバッファ層（図示せず）が、シリコン基板３１０とシリコンゲルマニウム３１２及びシリコン３１４の交互層との間に提供されうる。他の代案として、図６Ａの結果物に対して全面的なイオン注入が行われ、したがって、カウンタードーピングが不要である。
【００５３】
図６Ｂに示すように、図４Ａ及び図４Ｂの内部フィン構造物４００が、内部フィン構造物を形成する基板１１０、シリコンゲルマニウム層１２０及びシリコン層１４０を提供するために、シリコンゲルマニウム３１２及びシリコン３１４の交互層を通じて基板３１０まで図６Ａの構造物をエッチングすることによって形成されうる。窒化シリコン層３２２が内部フィン構造物上に提供され、エッチングマスクとして使われうる。さらに、ＳｉＯ２のような酸化物層３２０がフィン構造物を取り囲むように、基板１１０上に形成されうる。本発明の一部の実施形態で、フィン構造物の形成後に、前記構造物上に酸化物層が形成され、酸化物層３２０を提供するために、前記フィン構造物に対応して前記酸化物層内にトレンチがエッチングされる。次いで、トレンチは、窒化シリコン層で充填された後、トレンチ内に窒化シリコン層３２２を提供するために化学機械的研磨工程が行われる。前述したように、窒化シリコン層３２２は、酸化物層３２０に対する後続するエッチバックの間にマスクとして役割を行える。
【００５４】
図６Ｃは、酸化物層２００を提供するために、酸化物層３２０のエッチバックを示す図面である。図６Ｃに示すように、酸化物層３２０は、基板１１０まで陥没され、図７に示す一部の実施形態では、フィン構造物の一部を形成する基板１１０の部分を越えて陥没されうる。選択的に、前記フィン構造物は、フィン構造物の幅が狭くなるようにトリミングまたはセニングされうる。
【００５５】
図６Ｄは、内部フィン構造物４００上にシリコン層１６０の形成を示す図面である。外部フィン構造物４１０を提供するシリコン層１６０は、シリコン層１６０が内部フィン構造物４００の側壁上に形成されるように、シリコンゲルマニウム層１２０及びシリコン層１４０上にシリコン層の選択的エピタキシャル成長により形成されうる。前記シリコン層１６０は、内部フィン構造物４００上に非晶質シリコン層を形成し、次いで、非晶質層を結晶質に転換するためにアニーリングを行うことによって、固相エピタキシにより形成されうる。
【００５６】
図６Ｅは、ゲート酸化物１８０及びゲート電極２２０の形成を示す図面である。前述したように、ゲート酸化物１８０は、シリコン層１６０の熱酸化により形成されうる。ゲート電極２２０が、通常のゲートパターニング技術を使用して形成されうる。選択的に、ゲート電極２２０を形成した後、Ｓ／Ｄ領域がＳ／Ｄ領域内で選択的エピタキシャル成長により拡張されうる。
【００５７】
本発明の一部の実施形態で、ゲート構造物は、ダマシンゲート構造を提供するためにダマシン工程により形成される。かかる実施形態では、ゲートがフィン構造物周囲の陥没部内に形成され、ゲート物質の全面蒸着が行われた後で化学機械的研磨工程が行われるか、または陥没部内に存在しないゲート物質を除去するための他の平坦化方法が行われうる。この場合には、Ｓ／Ｄ領域を拡張する必要がなくなる。
【００５８】
以上、本発明の望ましい実施形態について具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で当業者の技術レベルによって多様に変更を加えることが可能である。
【産業上の利用可能性】
【００５９】
本発明は、半導体素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００６０】
【図１Ａ】従来の平面ＦＥＴを示す断面図である。
【図１Ｂ】従来の超薄型のボディトランジスタを示す断面図である。
【図１Ｃ】従来の二重ゲートＦＥＴを示す断面図である。
【図２Ａ】従来の二重ゲートＦｉｎＦＥＴを形成する従来の方法を示す半導体基板の断面図である。
【図２Ｂ】従来の二重ゲートＦｉｎＦＥＴを形成する従来の方法を示す半導体基板の断面図である。
【図２Ｃ】従来の二重ゲートＦｉｎＦＥＴを形成する従来の方法を示す半導体基板の断面図である。
【図２Ｄ】従来の二重ゲートＦｉｎＦＥＴを形成する従来の方法を示す半導体基板の断面図である。
【図３Ａ】従来の三重ゲートＦｉｎＦＥＴを形成する従来の方法を示す半導体基板の断面図である。
【図３Ｂ】従来の三重ゲートＦｉｎＦＥＴを形成する従来の方法を示す半導体基板の断面図である。
【図４Ａ】本発明の一部の実施形態によるＦｉｎＦＥＴの断面図である。
【図４Ｂ】本発明の一部の実施形態によるＦｉｎＦＥＴのチャンネル及びゲート領域の等軸図である。
【図４Ｃ】本発明の一部の実施形態によるＦｉｎＦＥＴの平面図である。
【図５Ａ】本発明の一部の実施形態によるＦｉｎＦＥＴのフィンの一部で格子構造を示す概略図である。
【図５Ｂ】本発明の一部の実施形態によるＦｉｎＦＥＴのフィンの一部で格子構造を示す概略図である。
【図６Ａ】本発明の一部の実施形態によるＦｉｎＦＥＴの製造方法を示す断面図である。
【図６Ｂ】本発明の一部の実施形態によるＦｉｎＦＥＴの製造方法を示す断面図である。
【図６Ｃ】本発明の一部の実施形態によるＦｉｎＦＥＴの製造方法を示す断面図である。
【図６Ｄ】本発明の一部の実施形態によるＦｉｎＦＥＴの製造方法を示す断面図である。
【図６Ｅ】本発明の一部の実施形態によるＦｉｎＦＥＴの製造方法を示す断面図である。
【図７】本発明の他の実施形態によるＦｉｎＦＥＴの断面図である。
【符号の説明】
【００６１】
１１０    基板
１２０    シリコンゲルマニウム層、
１４０，１６０    シリコン層、
１８０    ゲート誘電体層、
２００    第１誘電体層、
２２０    ゲート電極、
４００    内部フィン構造物、
４１０    外部フィン構造物。
【図１Ａ】
2006093717.tif 000003
【図１Ｂ】
2006093717.tif 000004
【図１Ｃ】
2006093717.tif 000005
【図２Ａ】
2006093717.tif 000006
【図２Ｂ】
2006093717.tif 000007
【図２Ｃ】
2006093717.tif 000008
【図２Ｄ】
2006093717.tif 000009
【図３Ａ】
2006093717.tif 000010
【図３Ｂ】
2006093717.tif 000011
【図４Ａ】
2006093717.tif 000012
【図４Ｂ】
2006093717.tif 000013
【図４Ｃ】
2006093717.tif 000014
【図５Ａ】
2006093717.tif 000015
【図５Ｂ】
2006093717.tif 000016
【図６Ａ】
2006093717.tif 000017
【図６Ｂ】
2006093717.tif 000018
【図６Ｃ】
2006093717.tif 000019
【図６Ｄ】
2006093717.tif 000020
【図６Ｅ】
2006093717.tif 000021
【図７】
2006093717.tif 000022