(57)【要約】  【課題】  書き込み時の応答性に優れた記憶装置を提供する。  【解決手段】  各々複数のメモリを含むブロックに対して、レジスタ転送時間ＴＲを各々が持つ連続した異なる時間帯にレジスタ転送処理ＲＰを行うように制御する。同じブロックに含まれる複数のメモリは並列にレジスタ転送処理が行われる。レジスタ転送処理終了後に続けてメモリセルアレイへの書き込み処理を開始し、書き込み最大時間経過後にレジスタ転送処理を再び行うように制御する。  【選択図】  図８
2006119830.tif 000002
【特許請求の範囲】
【請求項１】
レジスタとメモリ領域とを各々が有する複数のメモリと、
データを入力するインタフェースと、
前記複数のメモリの各々に対して、前記インタフェースから入力したデータを当該メモリの前記レジスタに転送するレジスタ転送処理と、前記レジスタから前記データを読み出して前記メモリ領域に書き込むメモリ書き込み処理とを行わせる制御回路と
を有し、
前記制御回路は、それぞれが他の組と重複しないように単数または複数の前記メモリを含む複数の前記組を規定した場合に、前記インタフェースから入力したデータを同じ第１の時間長の連続した異なる時間帯に前記複数の組の各々に対して出力し、当該出力したデータを同じ組に含まれる複数の前記メモリの前記レジスタに並行して転送する前記レジスタ転送処理を前記メモリに行わせ、前記時間帯経過後に続けて前記メモリ書き込み処理を前記メモリに開始させ、当該メモリ書き込み処理のために前記複数のメモリに共通して規定した第２の時間長経過後に続けて次の前記レジスタ転送処理を前記メモリに行わせる
記憶装置。
【請求項２】
前記複数の組の各々に対応して設けられ、前記インタフェースを介して入力したシリアル形式のデータをパラレル形式に変換して、当該組に含まれる複数の前記メモリに並列に出力する複数の変換回路
をさらに有する請求項１に記載の記憶装置。
【請求項３】
前記複数の変換回路で共用され、前記インタフェースを介して入力したデータを前記複数の変換回路に伝送するバス
をさらに有し、
前記第１の時間帯に前記バスを伝送する前記シリアル形式のデータを、当該第１の時間帯に対応付けられた単数の前記変換回路が入力して前記パラレル形式に変換する
請求項２に記載の記憶装置。
【請求項４】
前記バスは、前記第１の時間帯に、単数の前記組に含まれる前記複数のメモリに１回の前記メモリ書き込み処理で書き込むデータを伝送する
請求項３に記載の記憶装置。
【請求項５】
前記制御回路は、前記レジスタから読み出した前記データを前記メモリ領域に書き込み、当該書き込んだデータを前記メモリ領域から読み出し、前記レジスタから読み出したデータと前記メモリ領域から読み出したデータとを比較して前記メモリ領域への書き込みが不適切な場合に、前記レジスタから読み出した前記データを前記メモリ領域に再び書き込むことで前記メモリ書き込み処理を行うように前記メモリを制御する
前記第２の時間長は、前記メモリ書き込み処理に予め割り当てられている最大時間長であり、
前記複数のメモリの数ｎは、前記第１の時間長と前記第２の時間長との和を前記第１の時間長で除算した値以上の整数である
請求項１に記載の記憶装置。
【請求項６】
前記制御回路は、前記複数の組に割り当てられた前記時間帯からなる連続した時間帯に、前記複数のメモリに対して合計ｎページ分のデータの前記レジスタ転送処理を行わせ、
予め決められたＢＬＫ＊ｎ個のページについて前記レジスタ転送処理および前記メモリ書き込み処理を前記複数のメモリに行わせ、前記ＢＬＫ＊ｎ個のページの最後のページの前記メモリ書き込み処理に割り当てた前記第２の時間長経過後に続けて、前記複数のメモリの前記メモリ領域の合計で前記ＢＬＫ＊ｎ個のページ分の記憶消去処理を前記複数のメモリに行わせ、当該記憶消去処理に予め割り当てた第３の時間経過後に前記レジスタ転送処理を前記メモリに開始させる
請求項１に記載の記憶装置。
【請求項７】
記憶装置と、
前記記憶装置にデータを書き込むデータ処理装置と
を有するデータ処理システムであって、
前記記憶装置は、
レジスタとメモリ領域とを各々が有する複数のメモリと、
前記データ処理装置から書き込み対象のデータを入力するインタフェースと、
前記複数のメモリの各々に対して、前記インタフェースから入力したデータを当該メモリの前記レジスタに転送するレジスタ転送処理と、前記レジスタから前記データを読み出して前記メモリ領域に書き込むメモリ書き込み処理とを行わせる制御回路と
を有し、
前記制御回路は、それぞれが他の組と重複しないように単数または複数の前記メモリを含む複数の前記組を規定した場合に、前記インタフェースから入力したデータを同じ第１の時間長の連続した異なる時間帯に前記複数の組の各々に対して出力し、当該出力したデータを同じ組に含まれる複数の前記メモリの前記レジスタに並行して転送する前記レジスタ転送処理を前記メモリに行わせ、前記時間帯経過後に続けて前記メモリ書き込み処理を前記メモリに開始させ、当該メモリ書き込み処理のために前記複数のメモリに共通して規定した第２の時間長経過後に続けて次の前記レジスタ転送処理を前記メモリに行わせる
データ処理システム。
【請求項８】
レジスタとメモリ領域とを各々が有しインタフェースを共用する複数のメモリの各々が、前記インタフェースを介して入力したデータを当該メモリの前記レジスタに転送するレジスタ転送処理と、前記レジスタから前記データを読み出して前記メモリ領域に書き込むメモリ書き込み処理とを行う記憶制御方法であって、
それぞれが他の組と重複しないように単数または複数の前記メモリを含む複数の前記組を規定した場合に、
前記インタフェースから入力したデータを同じ第１の時間長の連続した異なる時間帯に、前記複数の組の各々に対して出力し、当該出力したデータを同じ組に含まれる複数の前記メモリの前記レジスタに並行して転送する前記レジスタ転送処理を前記メモリに行わせる第１の工程と、
前記第１の工程で前記レジスタ転送処理を開始してから前記時間帯経過後に続けて前記メモリ書き込み処理を前記メモリに開始させる第２の工程と、
前記第２の工程で前記メモリ書き込み処理を開始してから前記複数のメモリに共通して規定した第２の時間長経過後に続けて次の前記レジスタ転送処理を前記メモリに行わせる第３の工程と
を有する記憶制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レジスタと当該レジスタから読み出されたデータを書き込む記憶領域とを各々が備えた複数のメモリに対して書き込み動作を行う記憶装置、データ処理システムおよび記憶制御方法に関する。
【背景技術】
【０００２】
例えば、メモリスティック（登録商標）やＳＤ(Secure Digital)メモリカード（登録商標）などの半導体記憶装置を、パーソナルコンピュータや携帯型再生装置などの電子機器に着脱可能に装着し、当該電子機器から当該半導体記憶装置にアクセスを行わせるシステムがある。
このようなシステムに用いられる半導体記憶装置としては、例えば、複数のフラッシュメモリを並列に接続し、当該複数のフラッシュメモリで電子機器との間の入出力に用いるＩＯ(Input Output)バス（入出力バス）を小規模化の観点から共用するものがある。
当該半導体記憶装置は、書き込み動作において、ＩＯバスを介して電子機器から入力したデータをフラッシュメモリ内のレジスタに転送するレジスタ転送処理と、フラッシュメモリ内でレジスタから読み出したデータをメモリセルに書き込むプログラム処理とを行う。
このとき、当該半導体記憶装置では、複数のフラッシュメモリの全てについてのレジスタ転送処理を異なる時間帯で実行した後に、当該複数のフラッシュメモリのプログラム処理を同時に開始し、プログラム処理に要する予め決められた最大時間である最大プログラム時間経過後に、次のレジスタ転送処理を再び行う。
【０００３】
【特許文献１】特開２０００−１２２９２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した従来の半導体記憶装置では、複数のフラッシュメモリの全てについてのレジスタ転送処理を異なる時間帯で実行した後に、当該複数のフラッシュメモリのプログラム処理を同時に開始し、最大プログラム時間経過後にレジスタ転送処理を再び行うため、プログラム処理が終了するまで最大プログラム時間の間、電子機器が半導体記憶装置に書き込みデータを転送できない（レジスタ転送処理を行えない）。
これにより、電子機器から見た半導体記憶装置の応答性が悪いという問題がある。
【０００５】
本発明は上述した従来技術の問題点を解決するために、レジスタから読み出したデータをメモリ領域に書き込む複数のメモリの間で、前記メモリ領域に書き込むデータを外部から入力するインタフェースを共用した場合でも、当該外部から見た書き込み時の応答性に優れた記憶装置、データ処理システムおよび記憶制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した従来技術の問題点を解決し、上述した目的を達成するため、第１の観点の発明の記憶装置は、レジスタとメモリ領域とを各々が有する複数のメモリと、データを入力するインタフェースと、前記複数のメモリの各々に対して、前記インタフェースから入力したデータを当該メモリの前記レジスタに転送するレジスタ転送処理と、前記レジスタから前記データを読み出して前記メモリ領域に書き込むメモリ書き込み処理とを行わせる制御回路とを有し、前記制御回路は、それぞれが他の組と重複しないように単数または複数の前記メモリを含む複数の前記組を規定した場合に、前記インタフェースから入力したデータを同じ第１の時間長の連続した異なる時間帯に前記複数の組の各々に対して出力し、当該出力したデータを同じ組に含まれる複数の前記メモリの前記レジスタに並行して転送する前記レジスタ転送処理を前記メモリに行わせ、前記時間帯経過後に続けて前記メモリ書き込み処理を前記メモリに開始させ、当該メモリ書き込み処理のために前記複数のメモリに共通して規定した第２の時間長経過後に続けて次の前記レジスタ転送処理を前記メモリに行わせる。
【０００７】
第１の観点の発明の記憶装置の作用は以下のようになる。
制御回路が、それぞれが他の組と重複しないように単数または複数の前記メモリを含む複数の前記組を規定した場合に、レジスタ転送処理において、前記インタフェースから入力したデータを同じ第１の時間長の連続した異なる時間帯に前記複数の組の各々に対して出力する。
そして、前記制御回路が、前記レジスタ転送処理において、前記出力したデータを同じ組に含まれる複数の前記メモリの前記レジスタに並行して転送する処理を前記メモリに行わせる。
そして、前記制御回路が、前記時間帯経過後に続けて前記メモリ書き込み処理を前記メモリに開始させ、当該メモリ書き込み処理のために前記複数のメモリに共通して規定した第２の時間長経過後に続けて次の前記レジスタ転送処理を前記メモリに行わせる。
【０００８】
第２の観点の発明のデータ処理システムは、記憶装置と、前記記憶装置にデータを書き込むデータ処理装置とを有するデータ処理システムであって、前記記憶装置は、レジスタとメモリ領域とを各々が有する複数のメモリと、前記データ処理装置から書き込み対象のデータを入力するインタフェースと、前記複数のメモリの各々に対して、前記インタフェースから入力したデータを当該メモリの前記レジスタに転送するレジスタ転送処理と、前記レジスタから前記データを読み出して前記メモリ領域に書き込むメモリ書き込み処理とを行わせる制御回路とを有し、前記制御回路は、それぞれが他の組と重複しないように単数または複数の前記メモリを含む複数の前記組を規定した場合に、前記インタフェースから入力したデータを同じ第１の時間長の連続した異なる時間帯に前記複数の組の各々に対して出力し、当該出力したデータを同じ組に含まれる複数の前記メモリの前記レジスタに並行して転送する前記レジスタ転送処理を前記メモリに行わせ、前記時間帯経過後に続けて前記メモリ書き込み処理を前記メモリに開始させ、当該メモリ書き込み処理のために前記複数のメモリに共通して規定した第２の時間長経過後に続けて次の前記レジスタ転送処理を前記メモリに行わせる。
【０００９】
第２の観点の発明のデータ処理システムの作用は以下のようになる。
制御回路が、それぞれが他の組と重複しないように単数または複数の前記メモリを含む複数の前記組を規定した場合に、レジスタ転送処理において、データ処理装置からインタフェースを介して入力したデータを同じ第１の時間長の連続した異なる時間帯に前記複数の組の各々に対して出力する。
そして、前記制御回路が、前記レジスタ転送処理において、前記出力したデータを同じ組に含まれる複数の前記メモリの前記レジスタに並行して転送する処理を前記メモリに行わせる。
そして、前記制御回路が、前記時間帯経過後に続けて前記メモリ書き込み処理を前記メモリに開始させ、当該メモリ書き込み処理のために前記複数のメモリに共通して規定した第２の時間長経過後に続けて次の前記レジスタ転送処理を前記メモリに行わせる。
【００１０】
第３の観点の記憶制御方法は、レジスタとメモリ領域とを各々が有しインタフェースを共用する複数のメモリの各々が、前記インタフェースを介して入力したデータを当該メモリの前記レジスタに転送するレジスタ転送処理と、前記レジスタから前記データを読み出して前記メモリ領域に書き込むメモリ書き込み処理とを行う記憶制御方法であって、それぞれが他の組と重複しないように単数または複数の前記メモリを含む複数の前記組を規定した場合に、前記インタフェースから入力したデータを同じ第１の時間長の連続した異なる時間帯に、前記複数の組の各々に対して出力し、当該出力したデータを同じ組に含まれる複数の前記メモリの前記レジスタに並行して転送する前記レジスタ転送処理を前記メモリに行わせる第１の工程と、前記第１の工程で前記レジスタ転送処理を開始してから前記時間帯経過後に続けて前記メモリ書き込み処理を前記メモリに開始させる第２の工程と、前記第２の工程で前記メモリ書き込み処理を開始してから前記複数のメモリに共通して規定した第２の時間長経過後に続けて次の前記レジスタ転送処理を前記メモリに行わせる第３の工程とを有する。
【発明の効果】
【００１１】
本発明によれば、レジスタから読み出したデータをメモリ領域に書き込む複数のメモリの間で、前記メモリ領域に書き込むデータを外部から入力するインタフェースを共用した場合でも、当該外部から見た書き込み時の応答性に優れた記憶装置、データ処理システムおよび記憶制御方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明が適用されるデータ処理システムについて図１〜図８を参照して説明する。
先ず、本実施形態の構成要素と、本発明の構成要素との対応関係を説明する。
メモリカード３が本発明の記憶装置に対応している。
また、コンピュータ２が、本発明のデータ処理装置に対応している。
図５および図６に示すメモリ５３＿１〜５３＿８が本発明のメモリに対応し、図７に示すデータレジスタ６６が本発明のレジスタに対応し、メモリセルアレイ７２が本発明のメモリ領域に対応している。
また、図６のＳＰ変換回路６０＿１〜６０＿４が、本発明の変換回路に対応している。
また、図３、図４および図５に示すバスＢ＿ＤＩＯが、本発明のインタフェースに対応している。
また、図３に示す制御回路３５が本発明の制御回路に対応している。
また、図６に示すメモリ５３＿１と５３＿２とを含む組、メモリ５３＿３と５３＿４とを含む組、メモリ５３＿５と５３＿６とを含む組、並びにメモリ５３＿７と５３＿８とを含む組がそれぞれ本発明の組に対応している。
また、レジスタ転送時間ＴＲが、本発明の第１の時間長の時間帯に対応している。
また、最大プログラム時間ＴＰｍａｘが、本発明の第２の時間長に対応している。
本実施形態では、メモリの数              ｎが「８」の場合を例示して説明する。
【００１３】
図１は、データ処理システム１０の全体構成図である。
図１に示すように、データ処理システム１０は、例えば、コンピュータ２とメモリカード３とを有する。
先ず、データ処理システム１０の概要を説明する。
コンピュータ２は、メモリカード３を装着する装着部（スロット）を備え、当該装着部に装着されたメモリカード３に対してデータの書き込みおよび読み出しを行う。
データ処理システム１０では、図３および図５を用いて後述するように、制御回路３５とメモリ回路３６との間のデータ転送に用いるバスＢ＿ＤＩＯを、メモリ回路３６内のメモリ５３＿１〜５３＿８で共用する。そのため、当該バスを共用しない場合に比べて、図１に示すインタフェース１６のピン数を少なくでき、小規模化を図れる。
また、データ処理システム１０では、図６および図８に示すように、制御回路３５は、各レジスタ転送時間ＴＲ内に２ページ分の書き込みデータをバスＢ＿ＤＩＯに送出する。そして、ＳＰ変換回路６０＿１〜６０＿４は、制御回路３５がバスＢ＿ＤＩＯに送出した書き込みデータであるシリアルデータを、ＳＰ変換回路６０＿１〜６０＿４の各々に割り当てられた連続した異なる時間帯で取り込む。
すなわち、ＳＰ変換回路６０＿１〜６０＿４のうち単数のＳＰ変換回路のみが各時間帯でバスＢ＿ＤＩＯからシリアル形式の書き込みデータを取り込む。
その後、ＳＰ変換回路６０＿１〜６０＿４は、取り込んだ書き込みデータをパラレル形式に変換して後段のメモリ５３＿１〜５３＿８のデータレジスタ６６に並列に転送する。
これにより、データ処理システム１０によれば、コンピュータ２から見て、メモリカード３の書き込み動作の応答性を従来に比べて高めることができる。
【００１４】
＜コンピュータ２＞
コンピュータ２は、パーソナルコンピュータ、携帯型オーディオ再生装置、携帯型ビデオ再生装置あるいは携帯電話などである。
【００１５】
図１に示すように、コンピュータ２は、例えば、信号処理回路１１、リーダ・ライタ１３およびインタフェース１４を有する。
信号処理回路１１は、クロック信号ＰＣＬＫに基づいて動作して所定のデータを生成し、これをＰＣＩ(Peripheral Component Interconnect)バスを介してリーダ・ライタ１３に出力する。
インタフェース１４は、メモリカード３を装着する上述した装着部を備えている。
インタフェース１４は、コンピュータ２において生成されたクロック信号ＳＣＬＫと、リーダ・ライタ１３から入力したデータＷＲ＿ＤＡＴＡとをメモリカード３のインタフェース１６に出力する。データＷＲ＿ＤＡＴＡは、コンピュータ２がメモリカード３に書き込むデータである。
また、インタフェース１４は、インタフェース１６から入力したデータＲＤ＿ＤＡＴＡをリーダ・ライタ１３に出力する。データＲＤ＿ＤＡＴＡは、コンピュータ２がメモリカード３から読み出したデータである。
【００１６】
リーダ・ライタ１３は、メモリカード本体１７に対するデータ書き込みおよびデータ読み出しを制御する。
図２は、図１に示すリーダ・ライタ１３の構成図である。
図２に示すように、リーダ・ライタ１３は、例えば、ＳＰ変換／８−１０デコード回路２１、ＥＣＣ(Error Correcting Code)デコーダ２２、バス・インタフェース２３、ＣＲＣＣ(Cyclic Redundancy Check Code)エンコーダ２４、ＥＣＣエンコーダ２５、スイッチ２６および８−１０エンコード／ＰＳ変換回路２７を有する。
【００１７】
ＳＰ変換／８−１０デコード回路２１は、信号処理回路１１から入力したクロック信号ＰＣＬＫ、ＳＣＬＫに基づいて動作する。
ＳＰ変換／８−１０デコード回路２１は、図１に示すメモリカード３のメモリカード本体１７が出力した読み出しデータＲＤ＿ＤＡＴＡを、インタフェース１６，１４を介して入力する。
ＳＰ変換／８−１０デコード回路２１は、入力した読み出しデータＲＤ＿ＤＡＴＡを、シリアル形式からパラレル形式に変換後、もとの８ビットに変換し、変換後のデータＤＡＴＡ８［７：０］をＥＣＣデコーダ２２に出力する。
ＥＣＣデコーダ２２は、ＳＰ変換／８−１０デコード回路２１から入力したデータＤＡＴＡ８［７：０］にＥＣＣ処理を施してデータＲＤＡＴＡ［７：０］を生成し、これをバス・インタフェース２３に出力する。
【００１８】
バス・インタフェース２３は、信号処理回路１１との間に設けられたＰＣＩバスのインタフェースである。
バス・インタフェース２３は、信号処理回路１１からＰＣＩバスを介して入力したデータのうち、メモリカード３に対する制御を規定したコマンドＣＯＭＭＡＮＤ［７：０］をＣＲＣＣエンコーダ２４に出力する。
また、バス・インタフェース２３は、信号処理回路１１からＰＣＩバスを介して入力したデータのうち、メモリカード３に書き込むデータＷＤＡＴＡ［７：０］をＥＣＣエンコーダ２５に出力する。
また、バス・インタフェース２３は、スイッチ２６の切り換え信号ＭＯＤＥをスイッチ２６に出力する。
【００１９】
ＣＲＣＣエンコーダ２４は、バス・インタフェース２３から入力したコマンドＣＯＭＭＡＮＤ［７：０］にＣＲＣＣのパリティデータを付加したコマンドＥＮＣ＿ＣＭＤ［７：０］を生成し、これをスイッチ２６に出力する。
ＥＣＣエンコーダ２５は、バス・インタフェース２３から入力したデータＷＤＡＴＡ［７：０］にＥＣＣコードを付加した書き込みデータＥＮＣ＿ＤＡＴＡ［７：０］を生成し、これをスイッチ２６に出力する。
【００２０】
スイッチ２６は、ＣＲＣＣエンコーダ２４から入力したコマンドＥＮＣ＿ＣＭＤ［７：０］と、ＥＣＣエンコーダ２５から入力した書き込みデータＥＮＣ＿ＤＡＴＡ［７：０］とのうち何れかを、バス・インタフェース２３から入力した切り換え信号ＭＯＤＥを基に選択してデータＥＣＣ＿ＥＮＣ＿ＤＡＴＡとして８−１０エンコード／ＰＳ変換回路２７に出力する。
８−１０エンコード／ＰＳ変換回路２７は、スイッチ２６から入力したデータＥＣＣ＿ＥＮＣ＿ＤＡＴＡに８−１０変換を施して直流成分（ＤＣ）が除去されたデータに変換した後に、これをパラレル形式からシリアル形式に変換し、同期コードを付加したデータＷＤ＿ＤＡＴＡを生成し、これを図１に示すインタフェース１４を介してメモリカード３に出力する。
【００２１】
＜メモリカード３＞
メモリカード３は、例えば、メモリスティック（登録商標）やＳＤメモリカード（登録商標）などである。
図１に示すように、メモリカード３は、インタフェース１６およびメモリカード本体１７を有する。
インタフェース１６は、メモリカード３がコンピュータ２に装着された状態で、コンピュータ２のインタフェース１４と接続され、インタフェース１４からクロック信号ＳＣＬＫを入力し、これをメモリカード本体１７に出力する。
また、インタフェース１６は、コンピュータ２がメモリカード３に対する書き込み動作を行うと、インタフェース１４からデータＷＲ＿ＤＡＴＡを入力し、これをメモリカード本体１７に出力する。
また、インタフェース１６は、コンピュータ２がメモリカード３に対する読み出し動作を行うと、メモリカード本体１７から出力した読み出しデータＲＤ＿ＤＡＴＡをコンピュータ２のインタフェース１４に出力する。
【００２２】
図３は、図２に示すメモリカード本体１７の構成図である。
図３に示すように、メモリカード本体１７は、例えば、クロック分周回路３１、ＳＰ変換／８−１０デコード回路３２、８−１０エンコード／ＰＳ変換回路３３、誤り検出回路３４、制御回路３５およびメモリ回路３６を有する。
クロック分周回路３１は、インタフェース１６を介して入力したクロック信号ＳＣＬＫを分周してクロック信号ＰＣＬＫを生成し、これをＳＰ変換／８−１０デコード回路３２、８−１０エンコード／ＰＳ変換回路３３、誤り検出回路３４および制御回路３５に出力する。
【００２３】
ＳＰ変換／８−１０デコード回路３２は、インタフェース１６を介して入力したデータＷＲ＿ＤＡＴＡをシリアル形式からパラレル形式に変換した後に、もとの８ビットに変換してデータＤＡＴＡ８［７：０］を生成し、これを誤り検出回路３４に出力する。
ＳＰ変換／８−１０デコード回路３２は、クロック信号ＳＣＬＫ，ＰＣＬＫに基づいて動作する。
８−１０エンコード／ＰＳ変換回路３３は、制御回路３５がメモリ回路３６から読み出した読み出しデータＲＤＡＴＡ［７：０］を入力し、これに対して８−１０変換を施して直流成分（ＤＣ）が除去されたデータに変換した後に、これをパラレル形式からシリアル形式に変換し、同期コードを付加したデータＲＤ＿ＤＡＴＡを生成し、これをインタフェース１６に出力する。
８−１０エンコード／ＰＳ変換回路３３は、クロック信号ＳＣＬＫ，ＰＣＬＫに基づいて動作する。
【００２４】
誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］の誤り検出を行い、その結果を制御回路３５に出力する。
具体的には、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］がコマンドＥＮＣ＿ＣＭＤ［７：０］である場合には、それをコマンドＣＯＭＭＡＮＤ［７：０］として制御回路３５に出力する。
また、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］が書き込みデータＥＮＣ＿ＤＡＴＡ［７：０］である場合には、それを書き込みデータＷＤＡＴＡ［７：０］として制御回路３５に出力する。
また、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］のシンドロームであるデータＥＣＣ＿ＳＹＮＤ［７：０］を検出し、これを制御回路３５に出力する。
また、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］のシンドロームであるデータＣＲＣＣ＿ＳＹＮＤ［７：０］を検出し、これを制御回路３５に出力する。
【００２５】
制御回路３５は、誤り検出回路３４から入力したコマンドＣＯＭＭＡＮＤ［７：０］に基づいて、メモリ回路３６に対する書き込み動作および読み出し動作を行う。
具体的には、制御回路３５は、コマンドＣＯＭＭＡＮＤ［７：０］が書き込みを示す場合に、誤り検出回路３４から入力した書き込みデータＷＤＡＴＡ［７：０］、データＥＣＣ＿ＳＹＮＤ［７：０］およびデータＣＲＣＣ＿ＳＹＮＤ［７：０］を関連付けてデータＤＩＯ［７：０］を生成し、これをメモリ回路３６にバスＢ＿ＤＩＯを介して出力する。
制御回路３５は、コマンドＣＯＭＭＡＮＤ［７：０］が書き込みを示す場合に、所定の規則に従って、データＤＩＯ［７：０］をメモリ回路３６内の所定のアドレスに書き込む。
また、制御回路３５は、コマンドＣＯＭＭＡＮＤ［７：０］が読み出しを示す場合に、コマンドＣＯＭＭＡＮＤ［７：０］を基に特定したメモリ回路３６内の所定のアドレスからデータをバスＢ＿ＤＩＯを介して読み出し、これをデータＲＤＡＴＡ［７：０］として８−１０エンコード／ＰＳ変換回路３３に出力する。
【００２６】
図４は、図３に示す制御回路３５の構成図である。
図４に示すように、制御回路３５は、例えば、デコーダ４１、ＦＩＦＯ(First In First Out)回路４２、入出力回路４３および８個のメモリ制御回路４５＿１〜４５＿８を有する。
本実施形態では、後述する図５に示すように、メモリ回路３６が８個のメモリ５３＿１〜５３＿８を備えている場合を例示し、メモリ制御回路４５＿１〜４５＿８はメモリ５３＿１〜５３＿８のそれぞれに対応して設けられている。
【００２７】
デコーダ４１は、誤り検出回路３４から入力したコマンドＣＯＭＭＡＮＤ［７：０］に基づいて、ＦＩＦＯ回路４２、入出力回路４３およびメモリ制御回路４５＿１〜４５＿８を制御する。
具体的には、デコーダ４１は、コマンドＣＯＭＭＡＮＤ［７：０］が書き込みを示す場合に、上述したように生成したデータＤＩＯ［７：０］をＦＩＦＯ回路４２に出力する。
そして、デコーダ４１が、ＦＩＦＯ回路４２および入出力回路４３を制御して、メモリ回路３６との間に設けられたバスＢ＿ＤＩＯを介して、データＤＩＯ［７：０］をメモリ回路３６に出力する。
また、デコーダ４１は、コマンドＣＯＭＭＡＮＤ［７：０］が書き込みを示す場合に、メモリカード本体１７における後述する書き込み動作が行われるようにメモリ制御回路４５＿１〜４５＿８を制御する。
メモリ制御回路４５＿１〜４５＿８は、デコーダ４１からの制御に基づいて、メモリ回路３６に後述する書き込み動作を行わせるための制御信号ＣＴＬ１〜８を生成し、これをメモリ回路３６に出力する。
また、デコーダ４１は、メモリ回路３６に後述する書き込み動作を行わせるための制御信号ＣＴＬ１１，１２，１３，１４を生成し、これをメモリ回路３６に出力する。
【００２８】
デコーダ４１は、コマンドＣＯＭＭＡＮＤ［７：０］が読み出しを示す場合に、メモリカード本体１７からの読み出し動作を実現するようにメモリ制御回路４５＿１〜４５＿８を制御する。
また、デコーダ４１は、バスＢ＿ＤＩＯを介してメモリカード本体１７から読み出されたデータＲＤＡＴＡ０［７：０］を入出力回路４３を介して入力するように、入出力回路４３を制御する。
デコーダ４１は、メモリカード本体１７から読み出されたデータＲＤＡＴＡ０［７：０］を、読み出しデータＲＤＡＴＡ［７：０］として図３に示す８−１０エンコード／ＰＳ変換回路３３に出力する。
【００２９】
図５および図６は、図３に示すメモリ回路３６の構成図である。
メモリ回路３６は、例えば、フラッシュメモリである。
図５に示すように、メモリ回路３６は、例えば、信号線５１、メモリ５３＿１〜５３＿８および信号線５５を有する。
図６に示すように、メモリ回路３６は、ＳＰ変換回路６０＿１，６０＿２，６０＿３，６０＿４をさらに有する。
【００３０】
信号線５１は、図４に示す制御回路３５のメモリ制御回路４５＿１〜４５＿８からの制御信号ＣＴＬ１〜ＣＴＬ８を、それぞれメモリ５３＿１〜５３＿８に出力する。
メモリ５３＿１〜５３＿８は、それぞれ信号線５１を介して制御信号ＣＴＬ１〜ＣＴＬ８を入力し、それぞれ制御信号ＣＴＬ１〜ＣＴＬ８に基づいてデータ書き込みおよび読み出しの動作を行う。
また、メモリ５３＿１〜５３＿８は、ＳＰ変換回路６０＿１〜６０＿４およびバスＢ＿ＤＩＯを介して、制御回路３５から書き込みデータを入力する。
また、メモリ５３＿１〜５３＿８は、読み出したデータをバスＢ＿ＤＩＯを介して制御回路３５に出力する。
本実施形態では、メモリ５３＿１〜５３＿８の間でバスＢ＿ＤＩＯを共用している。
【００３１】
ＳＰ変換回路６０＿１〜６０＿４は、制御回路３５から入力したそれぞれ制御信号ＣＴＬ１１〜１４に基づいて、バスＢ＿ＤＩＯを伝送するシリアルデータを取り込んで、パラレル形式に変換する。
このとき、ＳＰ変換回路６０＿１〜６０＿４は、制御回路３５がバスＢ＿ＤＩＯに送出した書き込みデータであるシリアルデータを、ＳＰ変換回路６０＿１〜６０＿４の各々に割り当てられた連続した異なる時間帯で取り込む。すなわち、ＳＰ変換回路６０＿１〜６０＿４のうち単数のＳＰ変換回路のみが各時間帯でバスＢ＿ＤＩＯからシリアルデータを取り込む。
ＳＰ変換回路６０＿１は、書き込み動作において、バスＢ＿ＤＩＯを伝送するシリアルデータである書き込みデータをパラレル形式に変換し、変換後の書き込みデータをメモリ５３＿１と５３＿２とに並列に書き込む。
ＳＰ変換回路６０＿２は、書き込み動作において、バスＢ＿ＤＩＯを伝送するシリアルデータである書き込みデータをパラレル形式に変換し、変換後の書き込みデータをメモリ５３＿３と５３＿４とに並列に書き込む。
ＳＰ変換回路６０＿３は、書き込み動作において、バスＢ＿ＤＩＯを伝送するシリアルデータである書き込みデータをパラレル形式に変換し、変換後の書き込みデータをメモリ５３＿５と５３＿６とに並列に書き込む。
ＳＰ変換回路６０＿４は、書き込み動作において、バスＢ＿ＤＩＯを伝送するシリアルデータである書き込みデータをパラレル形式に変換し、変換後の書き込みデータをメモリ５３＿７と５３＿８とに並列に書き込む。
【００３２】
図７は、図５および図６に示すメモリ５３＿１の構成図である。
メモリ５３＿２〜５３＿８は、それぞれ制御信号ＣＴＬ２〜ＣＴＬ８を入力する点を除いて、メモリ５３＿１と同じ構成を有している。
図７に示すように、メモリ５３＿１は、例えば、制御回路６１、アドレスレジスタ６３、データレジスタ６６、カラムバッファ６７、カラムデコーダ６８、ローアドレスバッファ６９、ローアドレスデコーダ７０、センスアンプ７１、メモリセルアレイ７２、高電圧発生回路７３およびステータス生成回路７５を有する。
【００３３】
制御回路６１は、信号線５１を介して図４に示すメモリ制御回路４５＿１から入力した制御信号ＣＴＬ１に基づいて、メモリセルアレイ７２への書き込みおよび読み出しを制御する。
アドレスレジスタ６３には、制御回路６１によってメモリセルアレイ７２内のアクセスされる（読み出しあるいは書き込みが行われる）記憶素子のアドレスデータが設定される。
データレジスタ６６は、メモリセルアレイ７２に書き込まれるデータ、あるいはメモリセルアレイ７２から読み出されたデータが書き込まれる。
書き込み動作時に、データレジスタ６６には図４に示す入出力回路４３からバスＢ＿ＤＩＯに送出され、ＳＰ変換回路６０＿１でパラレル形式に変換された書き込みデータが転送される。
このとき、図４に示すデコーダ４１は、制御信号ＣＴＬ１１〜１４により、ＳＰ変換回路６０＿１〜６０＿４が、連続した異なる時間帯で書き込みデータを取り込んで、それをパラレル形式に変換して後段のメモリ５３＿１〜５３＿８に出力する。
すなわち、ＳＰ変換回路６０＿１がバスＢ＿ＤＩＯから書き込みデータを取り込む時間帯が、メモリ５３＿１，５３＿２のレジスタ転送時間ＴＲとなる。
また、ＳＰ変換回路６０＿２がバスＢ＿ＤＩＯから書き込みデータを取り込む時間帯が、メモリ５３＿３，５３＿４のレジスタ転送時間ＴＲとなる。
ＳＰ変換回路６０＿３がバスＢ＿ＤＩＯから書き込みデータを取り込む時間帯が、メモリ５３＿５，５３＿６のレジスタ転送時間ＴＲとなる。
ＳＰ変換回路６０＿４がバスＢ＿ＤＩＯから書き込みデータを取り込む時間帯が、メモリ５３＿７，５３＿８のレジスタ転送時間ＴＲとなる。
【００３４】
カラムバッファ６７は、アドレスレジスタ６３に記憶されたアドレスデータのうち、メモリセルアレイ７２のカラムアドレスを規定するデータがアドレスレジスタ６３から読み出される。
カラムデコーダ６８は、カラムバッファ６７から読み出されたデータをデコードしてメモリセルアレイ７２内の読み出し対象となるデータ線をアクティブにする。
ローアドレスバッファ６９は、アドレスレジスタ６３に記憶されたアドレスデータのうち、メモリセルアレイ７２のローアドレスを規定するデータがアドレスレジスタ６３から読み出される。
ローアドレスデコーダ７０は、ローアドレスバッファ６９から読み出されたデータをデコードしてメモリセルアレイ７２内の読み出し対象となるワード線をアクティブにする。
メモリ５３＿１では、書き込み動作時に、カラムデコーダ６８およびローアドレスデコーダ７０によってアクティブにされたデータ線とワード線によって規定される記憶素子に、データレジスタ６６に記憶されたデータが書き込まれる。
また、メモリ５３＿１では、読み出し動作時に、カラムデコーダ６８およびローアドレスデコーダ７０によってアクティブにされたデータ線とワード線によって規定される記憶素子からデータをセンスアンプ７１の作用によりデータレジスタ６６に読み出す。
【００３５】
センスアンプ７１は、読み出し時に、メモリセルアレイ７２内のアクティブにされたデータ線とワード線とによって規定される記憶素子の記憶データに応じたワード線の電位を増幅して読み出しデータとしてデータレジスタ６６に書き込む。
メモリセルアレイ７２は、ワード線とデータ線によって規定されるマトリクス状の位置に記憶素子を形成している。
高電圧発生回路７３は、ローアドレスデコーダ７０、センスアンプ７１およびメモリセルアレイ７２に駆動用電圧を供給する。
ステータス生成回路７５は、制御回路６１がデータレジスタ６６からメモリセルアレイ７２にデータへの書き込み中にＢＵＳＹを示し、それ以外の時間帯にＲＥＡＤＹを示すステータス信号ＳＴＡＴＵＳを生成し、これを図３に示す制御回路３５に出力する。
【００３６】
データ処理システム１０は、メモリカード３においてメモリ５３＿１〜５３＿８への書き込み動作を、２つのメモリへの並列書き込みを単位として、パイプライン処理で行うことを特徴の一つとしている。
当該パイプライン処理は、図３に示すメモリカード３の制御回路３５、具体的には図４に示すデコーダ４１が図５に示すメモリ５３＿１〜５３＿８および図６に示すＳＰ変換回路６０＿１〜６０＿４を制御して行われる。
以下、デコーダ４１が、１ブロック分の書き込みデータをメモリ５３＿１〜５３＿８のメモリセルアレイ７２に書き込む処理を説明する。
本実施形態において、ブロックはメモリ５３＿１〜５３＿８の各々においてメモリセルアレイ７２の記憶消去処理を行う単位である。１ブロックは複数のページで構成され、例えば、「４」個のページで構成される。１ページは、例えば、２０４８バイトのデータである。
本実施形態では、１ブロックを構成するページの数をＢＬＫとも記す。また、メモリ５３＿１〜５３＿８の数をｎとも記す。また、ＳＰ変換回路６０＿１〜６０＿４の各々に接続されたメモリ５３＿１〜５３＿８の数をｋと記す。ここで、以下の例では、ＢＬＫ＝４、ｎ＝８、ｋ＝２である。
【００３７】
すなわち、メモリ５３＿１〜５３＿８の制御回路６１の各々が、デコーダ４１の制御（それぞれ制御信号ＣＴＬ１〜８）に基づいて、メモリセルアレイ７２内のＢＬＫ個のページに相当する記憶領域の記憶消去を行う（記憶消去処理）。これにより、メモリ５３＿１〜５３＿８全体でｎ＊ＢＬＫ個のページ分の記憶領域の記憶消去が行われる。
具体的には、制御回路６１は、メモリセルアレイ７２内のＢＬＫ個のページに相当する記憶領域に第１の論理値（例えば「１」）を書き込み、これを読み出して検証（ベリファイ）する。そして、当該検証において消去に失敗したと判断すると、消去処理を再び行う。消去に失敗した場合にはステータス生成回路７５からデコーダ４１に失敗を示すステータス信号ＳＴＡＴＵＳが図４に示すデコーダ４１に出力される。一方、消去に成功した場合にはステータス生成回路７５からデコーダ４１に成功を示すステータス信号ＳＴＡＴＵＳが図４に示すデコーダ４１に出力される。
消去処理の繰り返し最大回数は、予め所定の数（例えば「４」）に規定される。
このように、デコーダ４１による記憶消去処理に要する時間は消去処理の繰り返し回数に依存し、不確定である。本実施形態では、消去処理が最大回数行われた場合に要する時間を１ブロック最大消去時間ＴＥｍａｘとして予め規定し、これを記憶消去処理ＥＰに割り当てる。最大消去時間ＴＥｍａｘは、例えば、４ｍｓである。
【００３８】
次に、デコーダ４１は、２ページ分の書き込みデータをＦＩＦＯ回路４２および入出力回路４３を介してバスＢ＿ＤＩＯに送出する。
このとき、デコーダ４１は、１レジスタ転送時間ＴＲには、ＳＰ変換回路６０＿１〜６０＿４のうちバスＢ＿ＤＩＯからのデータ取り込みを行うＳＰ変換回路に対応付けられた２つのメモリ５３＿１〜５３＿８に転送する２ページのデータをシリアル形式でバスＢ＿ＤＩＯに送出する。
具体的には、デコーダ４１は、２つのメモリ５３＿１〜５３＿８のうち、一方のメモリに転送するページのバイトデータと、他方のメモリに転送するページのバイトデータとを交互にバスＢ＿ＤＩＯに送出する。
【００３９】
そして、ＳＰ変換回路６０＿１〜６０＿４は、制御回路３５がバスＢ＿ＤＩＯに送出した書き込みデータであるシリアルデータを、ＳＰ変換回路６０＿１〜６０＿４の各々に割り当てられた連続した異なる時間帯（レジスタ転送時間ＴＲ）で取り込む。すなわち、ＳＰ変換回路６０＿１〜６０＿４は、相互に異なる時間帯でバスＢ＿ＤＩＯから書き込みデータを取り込む。
バスＢ＿ＤＩＯから書き込みデータを取り込んだＳＰ変換回路６０＿ｘ（ｘは、１≦ｘ≦４を満たす整数）は、当該取り込んだ書き込みデータをパラレル形式に変換し、変換後の各々１ページ分の２つの書き込みデータを、ＳＰ変換回路６０＿ｘに接続された２つのメモリ５３＿ｙ（ｙは、１≦ｙ≦８を満たす整数）にそれぞれ出力する。
メモリ５３＿ｙは、ＳＰ変換回路６０＿ｘから入力した１ページ分の書き込みデータを、図７に示す制御回路６１によって、データレジスタ６６に転送する。
本実施形態において、制御回路３５が書き込みデータをバスＢ＿ＤＩＯに送出し、これが対応するメモリ５３＿ｘのデータレジスタ６６に書き込む処理をレジスタ転送処理と呼ぶ。当該レジスタ転送処理に要する時間は確定しており、レジスタ転送時間ＴＲ（本発明の第１の時間長の時間帯）と記す。
デコーダ４１は、レジスタ転送時間ＴＲを各々が持つ連続した異なる時間帯に、ＳＰ変換回路６０＿１〜６０＿４がバスＢ＿ＤＩＯから書き込みデータを取り込み、その後段のメモリ５３＿１〜５３＿８のデータレジスタ６６に転送するように、制御信号ＣＴＬ１〜８，ＣＴＬ１１〜１４を生成する。
これにより、図８に示すように、メモリ５３＿１および５３＿２に対するレジスタ転送処理ＲＰが同じ時間帯に行われ、メモリ５３＿３および５３＿４に対するレジスタ転送処理ＲＰが同じ時間帯に行われ、メモリ５３＿５および５３＿６に対するレジスタ転送処理ＲＰが同じ時間帯に行われ、メモリ５３＿７および５３＿８に対するレジスタ転送処理ＲＰが同じ時間帯に行われる。
なお、図８において、Ｐ（数字）は、各レジスタ転送時間ＴＲにおいて転送されるページを示している。
【００４０】
次に、デコーダ４１は、メモリ５３＿１〜５３＿８を制御してそれぞれの制御回路６１が、データレジスタ６６から書き込みデータを読み出してメモリセルアレイ７２に書き込むように制御する（プログラム処理）。
デコーダ４１は、メモリ５３＿１〜５３＿８の各々について、メモリセルアレイ７２の指定されたページ分の記憶素子に対してデータレジスタ６６から読み出したデータを書き込み、これを読み出して検証（ベリファイ）する。そして、当該検証において書き込みに失敗したと判断すると、書き込み処理を再び行う。書き込み処理の繰り返し最大回数は、予め（例えば「７」に）規定される。書き込みに失敗した場合にはステータス生成回路７５からデコーダ４１に失敗を示すステータス信号ＳＴＡＴＵＳが図４に示すデコーダ４１に出力される。一方、書き込みに成功した場合にはステータス生成回路７５からデコーダ４１に成功を示すステータス信号ＳＴＡＴＵＳが図４に示すデコーダ４１に出力される。
本実施形態では、デコーダ４１によるプログラム処理ＰＰに要する時間は書き込み処理の繰り返し回数に依存し、不確定である。本実施形態では、書き込み処理が最大回数行われた場合に要する時間を、最大プログラム時間ＴＰｍａｘ（本発明の第２の時間長）として予め規定し、これをプログラム処理ＰＰに割り当てる。最大プログラム時間ＴＰｍａｘは、例えば、７００μｓである。
【００４１】
このように、図４に示すデコーダ４１は、図８に示すように、図５および図６に示すメモリ５３＿１〜５３＿８の各々に対して、記憶消去処理に最大消去時間ＴＥｍａｘを割り当て、レジスタ転送処理にレジスタ転送時間ＴＲを割り当て、プログラム処理に最大プログラム時間ＴＰｍａｘを割り当てる。
また、上述したように、デコーダ４１は、図８に示すように、ＳＰ変換回路６０＿１〜６０＿４が、レジスタ転送時間ＴＲを各々が持つ連続した異なる時間帯にバスＢ＿ＤＩＯから書き込みデータを取り込むように制御する。
また、デコーダ４１は、例えば、図８に示すように、メモリ５３＿１〜５３＿８の各々が自らに割り当てられたレジスタ転送時間ＴＲ内にレジスタ転送処理ＲＰを行い、その終了後に続けてプログラム処理ＰＰを行うように、メモリ制御回路４５＿１〜４５＿８を制御する。
また、デコーダ４１は、プログラム処理ＰＰを開始後、最大プログラム時間ＴＰｍａｘが経過すると、続けて、次のレジスタ転送処理ＲＰを開始するように、メモリ制御回路４５＿１〜４５＿８を制御する。
なお、デコーダ４１は、４回連続してレジスタ転送処理ＲＰ終了後にプログラム処理ＰＰを開始した場合に、４回目のプログラム処理ＰＰを開始してから最大プログラム時間ＴＰｍａｘ終了後に、記憶消去処理ＥＰを行う。
【００４２】
これにより、デコーダ４１は、メモリ制御回路４５＿１〜４５＿８の間で、記憶消去処理ＥＰとプログラム処理ＰＰとを擬似的にパイプライン処理することができる。
すなわち、上述したデコーダ４１の制御により、図８に示すように、書き込み動作時に、図５および図６に示すメモリ５３＿７および５３＿８に対して図３に示す制御回路３５から１ページ分のデータを転送した直後に、制御回路３５はメモリ５３＿１および５３＿２に対して１ページ分のデータを転送することができ、制御回路３５から見ればプログラム処理ＰＰによる待ち時間が生じない。
【００４３】
以下、記憶消去処理ＥＰの後に、１ブロック分のデータをメモリ回路３６に書き込む場合を考える。
この場合に、プログラム処理ＰＰによる待ち時間が生じないので、記憶消去処理ＥＰを介してから次に記憶消去処理ＥＰを開始するまでの間に、図３に示す制御回路３５から見て１ページ分のデータをメモリ回路３６に書き込むことができる時間間隔（以下、最小データ到着間隔とも記す）Ｔａは、下記式(１)のようになる。
【００４４】
［数１］
Ｔａ＝（ＢＬＫ＊ＴＲ＋ＴＥｍａｘ）／（ｋ＊ＢＬＫ）
…（１）
【００４５】
パイプライン処理によりプログラム処理ＰＰによる待ち時間が生じないので、（１）式にはＴＰｍａｘは現れない。上述した実施形態では、ＢＬＫ＝４、ｋ＝２であるため、上記式（１）に従うと、最小データ到達時間間隔Ｔａは、下記式（２）のようになる。
【００４６】
［数２］
Ｔａ＝（４＊ＴＲ＋ＴＥｍａｘ）／（２＊４）
…（２）
【００４７】
なお、実際のフラッシュメモリでは、例えばＢＬＫ＝６４となる。これを並列に２つ接続することで、制御回路３５から見て、プログラム処理ＰＰによる待ち時間はなくなる。
この場合、ＴＲ＝０．１ｍｓ、ＴＰｍａｘ＝０．３ｍｓ、ＴＥｍａｘ＝４ｍｓとした場合、最小データ到達時間間隔Ｔａは０．０８１ｍｓ となる。
また、制御回路３５からメモリ回路３６に対しての書き込みレートＲＡＴＥは、下記式（３）で規定される。
なお、下記式（３）において、ＰＡＧＥは、１ページのビット量（２０４８＊８＝１６３８４ビット）を示している。
【００４８】
［数３］
ＲＡＴＥ＝ＰＡＧＥ／Ｔａ
…（３）
【００４９】
また、予め記憶消去処理ＥＰが行われている場合には、最小データ到達時間間隔Ｔａは、レジスタ転送時間ＴＲを並列数ｋで割ったものとなるため、メモリ５３＿１〜５３＿８を２並列接続すると、Ｔａ＝ＴＲ／２＝０．０５ｍｓ、ＲＡＴＥ＝３２８Ｍｂｓとなる。
【００５０】
＜データ処理システム１０の全体動作例＞
以下、データ処理システム１０において、コンピュータ２からメモリカード３にデータを書き込む場合の全体動作例を説明する。
図１に示すコンピュータ２の信号処理回路１１が所定の処理を行って生成したデータを、ＰＣＩバスを介してリーダ・ライタ１３に出力する。
リーダ・ライタ１３は、信号処理回路１１から入力したデータを基に、書き込みを示すコマンドＥＮＣ＿ＣＭＤ［７：０］と、書き込みデータＥＮＣ＿ＤＡＴＡ［７：０］とデータＷＲ＿ＤＡＴＡとしてインタフェース１４を介してメモリカード３に出力する。
また、コンピュータ２は、クロック信号ＳＣＬＫをメモリカード３に出力する。
【００５１】
メモリカード３は、コンピュータ２から入力したデータＷＲ＿ＤＡＴＡおよびクロック信号ＳＣＬＫをインタフェース１６で入力し、これをメモリカード本体１７に出力する。
そして、図３に示すメモリカード本体１７において、以下の処理が行われる。
【００５２】
クロック分周回路３１が、インタフェース１６を介して入力したクロック信号ＳＣＬＫを分周してクロック信号ＰＣＬＫを生成し、これをＳＰ変換／８−１０デコード回路３２、８−１０エンコード／ＰＳ変換回路３３、誤り検出回路３４および制御回路３５に出力する。
そして、ＳＰ変換／８−１０デコード回路３２が、インタフェース１６を介して入力したデータＷＲ＿ＤＡＴＡをシリアル形式からパラレル形式に変換した後に、もとの８ビットに変換してデータＤＡＴＡ８［７：０］を生成し、これを誤り検出回路３４に出力する。
そして、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］がコマンドＥＮＣ＿ＣＭＤ［７：０］である場合には、それをコマンドＣＯＭＭＡＮＤ［７：０］として制御回路３５に出力する。
また、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］が書き込みデータＥＮＣ＿ＤＡＴＡ［７：０］である場合には、それを書き込みデータＷＤＡＴＡ［７：０］として制御回路３５に出力する。
また、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］のシンドロームであるデータＥＣＣ＿ＳＹＮＤ［７：０］を検出し、これを制御回路３５に出力する。
また、誤り検出回路３４は、ＳＰ変換／８−１０デコード回路３２から入力したデータＤＡＴＡ［７：０］のシンドロームであるデータＣＲＣＣ＿ＳＹＮＤ［７：０］を検出し、これを制御回路３５に出力する。
【００５３】
そして、制御回路３５は、書き込みを示すコマンドＣＯＭＭＡＮＤ［７：０］に従って、図５〜図８を用いて前述した動作がメモリ回路３６内で行われるように、メモリ回路３６を制御する。
【００５４】
以上説明したように、データ処理システム１０によれば、図３および図６に示すように、制御回路３５とメモリ回路３６との間のデータ転送に用いるバスＢ＿ＤＩＯを、メモリ回路３６内のメモリ５３＿１〜５３＿８で共用する。そのため、当該バスを共用しない場合に比べて、図１に示すインタフェース１６のピン数を少なくでき、小規模化を図れる。
また、データ処理システム１０によれば、図６および図８を用いて説明したように、制御回路３５は、各レジスタ転送時間ＴＲ内に２ページ分の書き込みデータをバスＢ＿ＤＩＯに送出する。そして、ＳＰ変換回路６０＿１〜６０＿４は、制御回路３５がバスＢ＿ＤＩＯに送出した書き込みデータであるシリアルデータを、ＳＰ変換回路６０＿１〜６０＿４の各々に割り当てられた連続した異なる時間帯で取り込む。すなわち、ＳＰ変換回路６０＿１〜６０＿４のうち単数のＳＰ変換回路のみが各時間帯でバスＢ＿ＤＩＯからシリアル形式の書き込みデータを取り込む。その後、ＳＰ変換回路６０＿１〜６０＿４は、取り込んだ書き込みデータをパラレル形式に変換して後段のメモリ５３＿１〜５３＿８のデータレジスタ６６に並列に転送する。
これにより、データ処理システム１０は、図８に示すように、２つのメモリ５３＿１〜５３＿８を組として、レジスタ転送時間ＴＲ内に当該組に属する２つのメモリのレジスタ転送処理ＲＰを行い、レジスタ転送処理ＲＰ後に直にプログラム処理ＰＰを開始し、最大プログラム時間ＴＰｍａｘ経過後に次の組のレジスタ転送処理ＲＰを行うことで、図３に示す制御回路３５から見てメモリ回路３６に対する書き込み待ち時間を無くすことができる。
【００５５】
すなわち、従来では、前述したように、複数のフラッシュメモリの全てについてのレジスタ転送処理を異なる時間帯で実行した後に、当該複数のフラッシュメモリのプログラム処理を同時に開始し、最大プログラム時間経過後にレジスタ転送処理を再び行っていたため、プログラム処理が終了するまで最大プログラム時間の間、電子機器が半導体記憶装置に書き込みデータを転送できない（レジスタ転送処理を行えない）。これに対して、上述したデータ処理システム１０は、上述した書き込み動作をおこなうことで、従来に比べて書き込み動作の応答性を高めることができる。
【００５６】
本発明は上述した実施形態には限定されない。
上述した実施形態では、図５に示すように、メモリ回路３６が８個のメモリ５３＿１〜５３＿８を備えた場合を例示したが、メモリ回路３６が備えるメモリの数ｎは、下記式（４）を満たせば特に限定されない。
【００５７】
［数４］
ｎ≧（ＴＲ＋ＴＰｍａｘ）／ＴＲ
…（４）
【００５８】
メモリ回路３６が備えるメモリの数ｎを上記式（４）のように規定することで、図３、図４および図５に示すバスＢ＿ＤＩＯを当該ｎ個のメモリで共用した場合に、プログラム処理ＰＰを開始するタイミングを全てのメモリについて同じタイミングする従来の手法に比べて、（ｎ−１）個のメモリにおいて、プログラム処理ＰＰを開始するタイミングを早めることができる。
ここで、「ｎ＝（ＴＲ＋ＴＰｍａｘ）／ＴＲ」がベストモードであり、「ｎ＞（ＴＲ＋ＴＰｍａｘ）／ＴＲ」とした場合、バスＢ＿ＤＩＯを介したレジスタ転送処理がボトルネックとなり、「ｎ＝（ＴＲ＋ＴＰｍａｘ）／ＴＲ」の場合とコンピュータ２から見た書き込み時の応答性は同じである。
【００５９】
また、上述した実施形態では、ＳＰ変換回路６０＿１〜６０＿４の各々が２つのメモリ５３＿１〜５３＿８にデータを並列に書き込む場合（ｋ＝２の場合）を例示したが、ＳＰ変換回路が３つ以上のメモリにデータを書き込むようにしてもよい。すなわち、ｋ≧３でもよい。
また、複数のＳＰ変換回路の間で、並列にデータを書き込むメモリの数が異なってもよい。
【００６０】
以下、図３に示すメモリカード本体１７の説明を補足する。
メモリ５３＿１〜５３＿８としてフラッシュメモリを用いた場合に、メモリセルアレイ７２には出荷時から欠陥ブロックが存在し、代替ブロックを使うので、図１に示すコンピュータ２（ユーザ）が使用する論理アドレスとメモリセルアレイ７２上の物理アドレスとが一致せず、そのアドレスを変換する変換テーブルが必要である。このような変換テーブルを用いたアドレス変換を論理物理アドレス変換などと呼ぶ。図３に示す制御回路３５は、当該論理物理アドレス変換を行う。なお、論理物理アドレス変換は、メモリカード３内ではなくコンピュータ２で行ってもよい。
また、メモリセルアレイ７２の記憶素子は、書き換えを繰り返すと、その記憶特性が徐々に劣化するので、書き換え回数が有限である。そのために、同じブロックばかりを書き換えないような管理（ウェア・レベリング処理）を行い、均等化させることが必要になる。さらに、読み出し誤りが生じるので、誤り訂正が必要である。図３に示す制御回路３５は、このようなウェア・レベリング処理、並びに誤り訂正処理を行う。
【００６１】
制御回路３５が行う上記誤り訂正は、例えば、“Simple ECC”と呼ばれる誤り訂正符号を用い、例えばハミング符号などである。また、制御回路３５は、誤り訂正符号として、リードソロモン符号のような、バイト誤りの多重訂正ができる符号を用いてもよい。
すなわち、制御回路３５は、高機能の誤り訂正符号を用いて、初期不良のブロック、経時劣化のブロック、読み出し誤り、読み出しや書き込みの時間不足、これらすべてのエラー要因をカバーする誤り訂正符号によって、フラッシュメモリであるメモリ５３＿１〜５３＿８に対しての書き込みおよび読み出しの誤り訂正を行う。
この場合には、メモリセルアレイ７２の初期の不良ブロック検出、論物アドレス変換、ウェア・レベリング処理、書き込みと消去のステータス・モニターが不要となるという利点がある。
なお、この手法は、データ処理システム１０が例えば、画像データのように単位サイズが大きいデータのみを扱う場合には、高機能の誤り訂正符合が構成しやすいので、特に有効である。
【産業上の利用可能性】
【００６２】
本発明は、レジスタと当該レジスタから読み出されたデータを書き込む記憶領域とを各々が備えた複数のメモリに対して書き込み動作を行うシステムに適用可能である。
【図面の簡単な説明】
【００６３】
【図１】図１は、データ処理システムの全体構成図である。
【図２】図２は、図１に示すリーダ・ライタの構成図である。
【図３】図３は、図２に示すメモリカード本体の構成図である。
【図４】図４は、図３に示す制御回路の構成図である。
【図５】図５は、図３に示すメモリ回路の構成図である。
【図６】図６は、図３に示すメモリ回路の構成図である。
【図７】図７は、図５および図６に示すメモリの構成図である。
【図８】図８は、図３に示す制御回路の制御に従って、図４に示すデコーダが図５に示すメモリに書き込みデータを書き込む処理を説明するための図である。
【符号の説明】
【００６４】
２…コンピュータ、３…メモリカード、１１…信号処理回路、１３…リーダ・ライタ、１４…インタフェース、１６…インタフェース、１７…メモリカード本体、２１…ＳＰ変換／８−１０デコード回路、２２…ＥＣＣデコーダ、２３…バス・インタフェース、２４…ＣＲＣＣエンコーダ、２５…ＥＣＣエンコーダ、２６…スイッチ、２７…８−１０エンコード／ＰＳ変換回路、３１…クロック分周回路、３２…ＳＰ変換／８−１０デコード回路、３３…８−１０エンコード／ＰＳ変換回路、３４…誤り検出回路、３５…制御回路、３６…メモリ回路、４１…デコーダ、４２…ＦＩＦＯ回路、４３…入出力回路、４５＿１〜４５＿８…メモリ制御回路、５１…信号線、５３＿１〜５３＿８…メモリ、５５…信号線、６０＿１〜６０＿４…ＳＰ変換回路、６１…制御回路、６３…アドレスレジスタ、６６…データレジスタ、６７…カラムバッファ、６８…カラムデコーダ、６９…ローアドレスバッファ、７０…ローアドレスデコーダ、７１…センスアンプ、７２…メモリセルアレイ、７３…高電圧発生回路、７５…ステータス生成回路、Ｂ＿ＤＩＯ…バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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