(57)【要約】  【課題】  電圧変動による容量変化の小さい電圧安定化用キャパシタをもつ半導体集積回路装置を提供する。  【解決手段】  半導体集積回路装置は、電源電圧及び接地電圧とは異なる動作電圧に設定されるべき回路ノードと、この回路ノードに接続される電圧安定化用キャパシタとを有し、前記電圧安定化用キャパシタは、前記回路ノードの電圧変動に対して異なる容量変化を示す少なくとも二つのＭＯＳキャパシタを並列接続して構成されている。  【選択図】  図４
2006041175.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧及び接地電圧とは異なる動作電圧に設定されるべき回路ノードと、この回路ノードに接続される電圧安定化用キャパシタとを有する半導体集積回路装置において、
前記電圧安定化用キャパシタは、前記回路ノードの電圧変動に対して異なる容量変化を示す少なくとも二つのＭＯＳキャパシタを並列接続して構成されている
ことを特徴とする半導体集積回路装置。
【請求項２】
差動増幅器と、
この差動増幅器の入出力ノード間に介在させた、それらのノードの電圧変動に対して異なる容量変化を示す少なくとも二つのＭＯＳキャパシタを並列接続して構成された電圧安定化用キャパシタとを有する
ことを特徴とする半導体集積回路装置。
【請求項３】
反転入力ノードに参照電圧が与えられる差動増幅器と、
この差動増幅器の出力ノードにゲートが接続された電流源トランジスタを備えて第１の電圧を出力すると共に、第２の電圧が前記差動増幅器の非反転入力ノードに負帰還される電圧出力回路と、
前記差動増幅器の非反転入力ノードと出力ノードとの間に介在させた、それらのノードの電圧変動に対して異なる容量変化を示す少なくとも二つのＭＯＳキャパシタを並列接続して構成された電圧安定化用キャパシタとを有し、
前記第１の電圧と第２の電圧とは、同電圧又は一方が他方の分圧電圧となる関係にある
ことを特徴とする半導体集積回路装置。
【請求項４】
前記二つのＭＯＳキャパシタは、ゲートを第１端子、ソース及びドレインの少なくとも一方を第２端子とする、互いに異種のＭＯＳトランジスタである
ことを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路装置。
【請求項５】
前記二つのＭＯＳキャパシタは、ゲートを第１端子、ソース及びドレインの少なくとも一方を第２端子とした二つのＭＯＳトランジスタであり、これらが逆向きに並列接続されている
ことを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電圧安定化用キャパシタを有する半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路ではしばしば、電源電圧より低い安定した電圧を発生するための電圧発生回路が用いられる。例えば、カレントミラー型差動増幅器を用いた定電圧発生回路が知られている。差動増幅器の二つの入力ノードのうち一方の入力ノード（反転入力ノード）には参照電圧が与えられる。差動増幅器の出力により駆動される電圧出力回路の出力は、差動増幅器の非反転入力ノードに帰還される。これにより、参照電圧に等しい電圧を出力することができる。
【０００３】
この電圧発生回路の発振を防止して出力電圧の安定化を図るためには、差動増幅器の非反転入力ノードと出力ノードとの間を短絡するように、電圧安定化用キャパシタを介在させることが行われる（例えば、特許文献１の図３参照）。
【特許文献１】特開平１１−１６１３５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のような電圧発生回路に用いられる電圧安定化用キャパシタは、容量が小さいと、動作電圧変動に対する応答が速すぎて、発振を起こす危険がある。従ってある値以上の容量が必要である。通常集積回路内でのキャパシタには、ＭＯＳトランジスタを用いたキャパシタ（以下、これをＭＯＳキャパシタという）が用いられるが、その容量は電圧に依存し、上述のような電圧変動があると安定化用キャパシタの容量値が大きく変化する場合がある。そして安定化用キャパシタの容量値が最小になるような動作条件では、出力電圧の安定化は困難になる。一方最小容量値を大きくするためにＭＯＳキャパシタのサイズを大きくすると、回路のパターン面積が大きくなるという問題点がある。
【０００５】
この発明は、電圧変動による容量変化の小さい電圧安定化用キャパシタをもつ半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の一態様による半導体集積回路装置は、電源電圧及び接地電圧とは異なる動作電圧に設定されるべき回路ノードと、この回路ノードに接続される電圧安定化用キャパシタとを有し、前記電圧安定化用キャパシタは、前記回路ノードの電圧変動に対して異なる容量変化を示す少なくとも二つのＭＯＳキャパシタを並列接続して構成されている。
【発明の効果】
【０００７】
この発明によると、電圧変動による容量変化の小さい電圧安定化用キャパシタをもつ半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、この発明の実施の形態を説明する。
【０００９】
なお以下の実施の形態において、ＭＯＳトランジスタ及びＭＯＳキャパシタは、ゲート絶縁膜がシリコン酸化膜の場合に限らず、他の適当な絶縁膜である場合をも含むものとする。
【００１０】
図１〜図３は、この発明が適用される半導体集積回路に用いられる電圧発生回路の構成例を示している。これらの電圧発生回路は、カレントミラー型差動増幅器１１と、その出力を受ける電圧出力回路１２とから構成される。
【００１１】
図１及び図２の回路では、差動増幅器１１は、ＰＭＯＳトランジスタＱＰ１，ＱＰ２からなるカレントミラー負荷と、ドライバＮＭＯＳトランジスタＱＮ１，ＱＮ２を有する。差動増幅器１１の反転入力ノード（ＮＭＯＳトランジスタＱＮ２のゲート）ＩＮ１には参照電圧Ｖｒｅｆが与えられる。
【００１２】
図１の場合、差動増幅器１１の出力ノードＮ１の電圧ＣＭＯＵＴは電圧出力回路１２の電流源ＰＭＯＳトランジスタＱＰ３のゲートに入力され、そのドレインは電圧出力ノードＮ２となる。電圧出力ノードＮ２は、抵抗Ｒを介して接地されており、その出力電圧ＶＯＵＴは差動増幅器１１の非反転入力ノード（ＮＭＯＳトランジスタＱＮ１のゲート）ＩＮ２に帰還されている。差動増幅器１１によって、出力電圧ＶＯＵＴは、参照電圧Ｖｒｅｆに等しくなるように負帰還制御される。
【００１３】
図２の回路では、出力回路１２は、ＰＭＯＳトランジスタＱＰ３とＮＭＯＳトランジスタＱＮ３からなるＣＭＯＳ増幅器である。
【００１４】
図３の回路では、差動増幅器１１は、ＮＭＯＳトランジスタＱＮ１，ＱＮ２がカレントミラー型負荷を構成し、ＰＭＯＳトランジスタＱＰ１，ＱＰ２がドライバを構成している。これに対応して、出力回路１１は、ＮＭＯＳトランジスタＱＮ３とそのドレインと電源Ｖｃｃとの間に接続された負荷抵抗Ｒを有する反転増幅器を構成している。
【００１５】
図１〜図３に示す電圧発生回路には共通に、差動増幅器１１の出力ノードＮ１と非反転入力ノードＩＮ２との間に発振防止用、即ち電圧安定化用キャパシタＣを介在させている。この電圧安定化用キャパシタＣは、発振防止機能を発揮するためには、一定値以上の容量値が必要である。そこでこの実施の形態では、この電圧安定化用キャパシタＣを、少なくとも二つのＭＯＳキャパシタを並列接続して構成する。但し並列接続する二つのＭＯＳキャパシタは、接続される回路ノードの電圧変動により異なる容量変化を示すように、特性や極性、或いは構造の異なるもの、即ち異種のＭＯＳトランジスタを組み合わせる。この様な異種のＭＯＳトランジスタの組み合わせの場合には、同じ向き（即ちゲートが共通接続される）の並列接続でも、或いは逆向き（即ち一方のゲートが他方のソース／ドレインに接続される）の並列接続でもよい。或いは、同種の二つのＭＯＳトランジスタを組み合わせることもでき、その場合には、逆向きに並列接続する。
【００１６】
その様なＭＯＳキャパシタの接続例を図４〜図７に示す。これらの図４〜図７において用いられているＭＯＳキャパシタの記号とその構造は、図８〜図１５に示してある。
【００１７】
図８は、Ｐ型ウェル（又は基板）にＮ＋型ソース及びドレインを形成したエンハンスメント型（以下、Ｅ型という）でＮチャネル型のＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）ＱＮＥを用いたものである。即ちゲートＧを第１端子Ｘ、ソースＳ及びドレインＤを第２端子ＹとしてＭＯＳキャパシタとしている。図４（ａ）は、この様な二つのＭＯＳキャパシタＱＮＥ１，ＱＮＥ２を逆並列接続したものである。
【００１８】
図９は、同じくＥ型ＮＭＯＳトランジスタＱＮＥを用いて、ソースＳ及びドレインＤと共にＰ型ウェルＷを第２端子Ｙに接続したＭＯＳキャパシタである。図４（ｂ）はその様な二つのＭＯＳキャパシタＱＮＥ１，ＱＮＥ２を逆並列接続したものである。このように、ウェルをソース及びドレインと接続すれば、基板バイアス効果によるしきい値変動が抑えられ、安定した特性が得られる。
【００１９】
図１０は、デプレション型（以下、Ｄ型という）のＮＭＯＳトランジスタＱＮＤを用いて、ゲートＧを第１端子Ｘ、ソースＳ及びドレインＤを第２端子ＹとしてＭＯＳキャパシタとする。図４（ｃ）は、この様な二つのＭＯＳキャパシタＱＮＤ１，ＱＮＤ２を逆並列接続したものである。
【００２０】
図１１は、同じくＤ型ＮＭＯＳトランジスタＱＮＤを用いて、ソースＳ及びドレインＤと共にＰ型ウェルＷを第２端子Ｙに接続したＭＯＳキャパシタである。図４（ｄ）はその様な二つのＭＯＳキャパシタＱＮＤ１，ＱＮＤ２を逆並列接続したものである。
【００２１】
図１２は、Ｎ型ウェル（又は基板）にＰ＋型ソース及びドレインを形成したＥ型でＰチャネル型のＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）ＱＰＥを用いたものである。そのゲートＧを第１端子Ｘ、ソースＳ及びドレインＤを第２端子ＹとしてＭＯＳキャパシタとする。図４（ｅ）は、この様な二つのＭＯＳキャパシタＱＰＥ１，ＱＰＥ２を逆並列接続したものである。
【００２２】
図１３は、同じくＥ型ＰＭＯＳトランジスタＱＰＥを用いて、ソースＳ及びドレインＤと共にＮ型ウェルＷを第２端子Ｙに接続したＭＯＳキャパシタである。図４（ｆ）はその様な二つのＭＯＳキャパシタＱＰＥ１，ＱＰＥ２を逆並列接続したものである。
【００２３】
通常ＭＯＳトランジスタとしては用いられないが、図１４或いは図１５に示すＭＯＳキャパシタもある。図１４は、Ｎ型ウェルにＮ＋型ソース及びドレインを形成したもの、図１５は、Ｐ型ウェルにＰ＋型ソース及びドレインを形成したものであり、これらは図１４及び図１５に示す記号を用いて、それぞれウェルキャパシタＣＮ，ＣＰと称するものとする。
【００２４】
図４の（ａ）〜（ｆ）は、同種のＭＯＳキャパシタを組み合わせたものであるが、これらは逆向きに並列接続しているため、端子Ｘ或いはＹの電圧変動に対して互いに異なる容量変化を示すことになり、全体として大きな容量変化が抑えられることになる。
【００２５】
また異種のＭＯＳキャパシタを並列接続すれば、それらが同じ向きでも逆向きでも、電圧変動に対する容量変化を小さいものとすることができる。図４（ｇ）は、Ｅ型のＮＭＯＳトランジスタＱＮＥとＥ型のＰＭＯＳトランジスタＱＰＥを逆向きに並列接続したもの、図４（ｈ）は、Ｄ型ＮＭＯＳトランジスタＱＮＤとＥ型ＰＭＯＳトランジスタＱＰＥを逆向きに並列接続したものである。
【００２６】
図５（ａ），（ｂ）はそれぞれ、図４（ｇ），（ｈ）におけるＰＭＯＳトランジスタＱＰＥを、そのＮ型ウェルをソース，ドレインと共通接続した例である。図５（ｃ）は、Ｅ型ＮＭＯＳトランジスタＱＮＥとＤ型ＮＭＯＳトランジスタＱＮＤを逆向きに並列接続したもの、図５（ｄ）はＥ型ＮＭＯＳトランジスタＱＮＥとＤ型ＮＭＯＳトランジスタＱＮＤを同じ向きに（即ちゲートを共通にして）並列接続したものである。
【００２７】
図５（ｅ）は、Ｅ型ＮＭＯＳトランジスタＱＮＥとＥ型ＰＭＯＳトランジスタＱＰＥを、ゲートを共通にして並列接続したもの、図５（ｆ）は、Ｄ型ＮＭＯＳトランジスタＱＮＤとＥ型ＰＭＯＳトランジスタＱＰＥを、ゲートを共通にして並列接続したものである。
【００２８】
図５（ｇ）は、図５（ｅ）と同様の組み合わせにおいて、ウェルをソース，ドレインと共通接続したもの、図５（ｈ）は、図５（ｆ）と同様の組み合わせにおいて、ＰＭＯＳトランジスタＱＰＥのＮ型ウェルをソース，ドレインと共通接続したものである。
【００２９】
図６（ａ）は、二つのＥ型ＮＭＯＳトランジスタＱＮＥ１，ＱＮＥ２を並列接続しているが、一方ＱＮＥ１はＰ型ウェルをキャパシタ端子に接続せず、他方ＱＮＥ２はＰ型ウェルをソース、ドレインと共にキャパシタ端子に接続している。図６（ｂ）は、ＮチャネルのウェルキャパシタＣＮとＥ型ＮＭＯＳトランジスタＱＮＥを並列接続したもの、図６（ｃ）は、同種の二つのウェルキャパシタＣＮ１，ＣＮ２を逆向きに並列接続したものである。
【００３０】
図６（ｄ）は、ＰチャネルのウェルキャパシタＣＰとＥ型ＮＭＯＳトランジスタＱＮＥを並列接続したもの、図６（ｅ）は、同種の二つのウェルキャパシタＣＰ１，ＣＰ２を逆向きに並列接続したものである。
【００３１】
図６（ｆ）は、ＮチャネルのウェルキャパシタＣＮとＰチャネルのウェルキャパシタＣＰを、ゲートを共通にして並列接続したものである。図６（ｇ）は、ウェルキャパシタＣＮとＥ型ＮＭＯＳトランジスタＱＮＥとを、ゲートを共通に並列接続したもので、トランジスタＱＮＥのウェルはソース，ドレインと共にキャパシタ端子に接続している。図６（ｈ）は、図６（ｇ）とはトランジスタＱＮＥの向きを逆にして並列接続したものである。
【００３２】
図７（ａ）は、ＮチャネルのウェルキャパシタＣＮとＰチャネルのウェルキャパシタＣＰとを逆向きに並列接続したもの、図７（ｂ）は、ＰチャネルのウェルキャパシタＣＰとＰＭＯＳトランジスタＱＰＥとをゲートを共通にして並列接続したものである。図７（ｃ）は、ＰチャネルのウェルキャパシタＣＰとＰＭＯＳトランジスタＱＰＥとを逆向きに並列接続したもの、図７（ｄ）は、ＰチャネルのウェルキャパシタＣＰとＮＭＯＳトランジスタＱＮＥとを逆向きに並列接続したものである。
【００３３】
図７（ｅ）（ｆ）は、３つのＭＯＳキャパシタを並列接続した代表的な例を示している。３つのＭＯＳキャパシタは、それらのうち少なくとも二つが異種構造であるか、或いは逆向きに接続されていて、それらが接続されたノードの電圧変動に対して異なる容量変化を示す関係にあればよく、これらの他多数の組み合わせがあり得る。
【００３４】
図１６〜図２１は、以上のＭＯＳトランジスタ（ＭＯＳキャパシタ）を形成するためのウェル構造例を示している。図１６は、Ｎ型半導体基板２１にＰ型ウェル２２を形成したもの、図１７は、Ｐ型半導体基板３１にＮ型ウェル３２を形成したものである。図１８は、Ｐ型半導体基板４１にＮ型ウェル４２を形成し、更にその中にＰ型ウェル４３を形成した二重ウェル構造、図１９は、Ｎ型半導体基板５１にＰ型ウェル５２を形成し、更にその中にＮ型ウェル５３を形成した二重ウェル構造である。図２０は、Ｐ型半導体基板４１にＰ型ウェル５２を形成し、更にその中にＮ型ウェル５３を形成したもの、図２１は、Ｎ型半導体基板５１にＮ型ウェル４２を形成し、更にその中にＰ型ウェル４３を形成したものである。
【００３５】
以上の図４〜図７は、端子間電圧の変動に対して異なる容量変化を示す、少なくとも二つのＭＯＳキャパシタの並列接続の例を示している。これらを分類すれば、第１は、構造或いは特性が異なる異種のＭＯＳキャパシタを並列接続する例である。ここで、構造或いは特性の相違とは、ＮチャネルとＰチャネル、Ｅ型とＤ型の相違（しきい値電圧の相違）の他、同じ導電チャネルで同じＥ型或いはＤ型であって、互いにしきい値電圧が異なる場合をも含む。第２は、構造或いは特性が同じであっても、二つのＭＯＳキャパシタを逆向きに並列接続すればよい。図４（ａ）〜（ｆ）は第２の例を示している。この場合も、端子間電圧変化に対して、二つのＭＯＳキャパシタが異なる容量変化を示すことになるので、有効である。
【００３６】
この実施の形態の有効性を、図２２〜図２７に示すＣ−Ｖ特性を参照して説明する。図２２は、Ｅ型ＮＭＯＳトランジスタＱＮＥについて、ソース、ドレイン及びウェルを接地電位としたときのゲート電圧Ｖｇと容量Ｃの関係を示すＣ−Ｖ曲線Ｃ１である。ゲート電圧Ｖｇが０Ｖ近傍での容量は、ほぼゲート絶縁膜で決まる。ゲート電圧をあげていくと、しきい値電圧近傍で空乏層容量がゲート絶縁膜容量に直列に入るため容量が減少する。そして反転層が形成されると再び容量は大きくなる。
【００３７】
図２３は、Ｅ型ＰＭＯＳトランジスタＱＰＥのＣ−Ｖ曲線Ｃ２であり、図２４は、Ｄ型ＮＭＯＳトランジスタＱＮＤのＣ−Ｖ曲線Ｃ３である。これらもソース、ドレイン及びウェルを接地電位として測定しているが、しきい値電圧が負であるため、図のような曲線を描く。
【００３８】
もし、図２２に示すようなＣ−Ｖ曲線Ｃ１をもつ二つのトランジスタを単純に同じ向きに並列接続したとすると、その合成のＣ−Ｖ曲線は、図２７のようになる。即ち、容量は約２倍になるが、しきい値電圧近傍では電圧変化に対して大きな容量変化を示し、容量の最大値と最小値の差（容量の変化率）が大きいものとなる。
【００３９】
これに対して、図２２のＣ−Ｖ曲線Ｃ１と図２３のＣ−Ｖ曲線Ｃ２を合成すると、図２５のようになる。同様に、図２２のＣ−Ｖ曲線Ｃ１と図２４のＣ−Ｖ曲線Ｃ３を合成すると、図２６のようになる。即ち、異種のＭＯＳキャパシタを並列接続すれば、しきい値電圧近傍から離れたゲート電圧で容量が約２倍になるだけでなく、それぞれのしきい値電圧近傍での最小容量値が、他方のキャパシタの大きな容量で底上げされる。即ち、図２７と比べて、最小容量値が大きくなり、しかも電圧変化に対する容量変化が小さく抑えられる。
【００４０】
従って、図４〜図７に示したキャパシタ接続例を、図１〜図３に示す電圧発生回路の容量素子Ｃの部分に適用したとき、ノードＮ１，Ｎ２の電圧変動による容量変化が小さく抑えられる。即ち動作点電圧変動に係わらず、安定した発振防止機能が発揮されることになる。
【００４１】
ちなみに、図２８及び図２９は、通常のＮＭＯＳトランジスタの動作条件を示している。図２８は、Ｄ型ＮＭＯＳトランジスタのカットオフ条件と転送条件である。ゲート電圧を０Ｖ、ソース電圧を電源電圧Ｖｃｃとすると、ドレインに電源電圧より高い電圧ＶＨを与えたとき、トランジスタはカットオフになる。ゲート電圧をＶｃｃとすると、ドレインに与えた電源電圧Ｖｃｃは、電圧低下することなくソースに転送することができる。
【００４２】
図２９は、Ｅ型ＮＭＯＳトランジスタのカットオフ条件と転送条件である。ゲート電圧を０Ｖ、ドレインをＶｃｃとしたとき、トランジスタはカットオフであり、ソースには電圧が転送されない。ゲート電圧をＶｃｃにすると、ドレインにＶｃｃを与えたとき、ソースにはＶｃｃ−Ｖｔｈ（Ｖｔｈはしきい値電圧）まで転送され、ソースがＶｃｃ−Ｖｔｈになるとトランジスタはカットオフする。
【００４３】
図３０は、ＭＯＳキャパシタのパターン例を示している。通常は、ＭＯＳトランジスタと同様に、ゲートＧは素子領域を横切って配設され、その両側にソースＳとドレインＤが形成される。ここまでに説明した実施の形態はその様な通常のレイアウトを前提としている。
【００４４】
これに対して、ＭＯＳキャパシタは、ソース，ドレインを同電位におくから、ゲート電極Ｇが素子領域を完全に横切らないような特殊パターンを用いることもできる。この場合、ソースＳとドレインＤは物理的に連続した状態になるから、例えばソースＳ端子のみを取り出せばよい。
【００４５】
この様な特殊パターンを用いた場合のＭＯＳキャパシタ記号を、図８〜図１５に対応させて示すと、図３１のようになる。図３１（ａ）は、Ｅ型ＮＭＯＳトランジスタＱＮＥ対応、図３１（ｂ）は、Ｅ型ＰＭＯＳトランジスタＱＰＥ対応、図３１（ｃ）は、Ｄ型ＮＭＯＳトランジスタＱＮＤ対応、図３１（ｄ）は、ＮチャネルのウェルキャパシタＣＮ対応、図３１（ｅ）は、ＰチャネルのウェルキャパシタＣＰ対応である。
【００４６】
但し、ソースとドレインが分離されていない通常のトランジスタレイアウトの場合にも、ソース，ドレインの一方のみをキャパシタ端子とし、他方をフローティングとすることも、同様に有効である。
【００４７】
図１〜図３の実施の形態では、ＭＯＳキャパシタＣは、その両端が共に、電源電圧Ｖｃｃより低い電圧となるノードに接続されている。この発明は、これに限られるものではなく、ＭＯＳキャパシタの一端が固定電位となるように接続される場合も有効である。
【００４８】
その様な実施の形態の電圧発生回路を図３２〜図３７に示す。これらの図で、図１〜図３と対応する部分には同一符号を付して詳細な説明は省く。
【００４９】
図３２は、図１と基本的に同じ電圧発生回路に対して、差動増幅器１１の出力ノードＮ１と入力ノードＩＮ１２にそれぞれ、ＭＯＳキャパシタＣａ，Ｃｂを接続したものである。ＭＯＳキャパシタＣａ，Ｃｂの一端は接地電圧Ｖｓｓに固定されている。図３３は、図２と基本的に同じ電圧発生回路に対して、同様に、差動増幅器１１の出力ノードＮ１と入力ノードＩＮ２にそれぞれ、ＭＯＳキャパシタＣａ，Ｃｂを接続したものである。更に図３４は、図３と基本的に同じ電圧発生回路に対して、同様に、差動増幅器１１の出力ノードＮ１と入力ノードＩＮ２にそれぞれ、ＭＯＳキャパシタＣａ，Ｃｂを接続したものである。
【００５０】
図３５〜図３７は、図３２〜図３４のそれぞれの構成に対して、ＭＯＳキャパシタＣａ，Ｃｂの一端を、接地電圧Ｖｓｓでなく電源電圧Ｖｃｃに接続したものである。
【００５１】
以上の図３２〜図３７に示す電圧発生回路のＭＯＳキャパシタＣａ，Ｃｂとして、図４〜図７に示した並列接続ＭＯＳキャパシタを用いることができる。更に、図３２〜図３７に示す電圧発生回路のＭＯＳキャパシタＣａ，Ｃｂは、一端を接地電圧Ｖｓｓ、又は電源電圧Ｖｃｃとしているが、これらには、図４４〜図５０に示すような、二つのＭＯＳキャパシタの組み合わせを適用することができる。
【００５２】
図４４及び図４５は、一方のキャパシタのソース，ドレイン及びウェルと、他方のキャパシタのゲートとを共通にノードＮ１或いはＩＮ２に接続し、かつそれぞれの残りの端子に電源電圧Ｖｃｃと接地電圧Ｖｓｓを与えるものである。これらは、二つのＭＯＳキャパシタが直流的には電源電圧Ｖｃｃと接地電圧Ｖｓｓの間に直列接続されているが、交流的には逆向きの並列接続となり、図３３から図３７に示す、一端電位固定のキャパシタＣａ或いはＣｂとして用いうる。
【００５３】
即ち、図３２〜図３７では、一端がＶｃｃ或いはＶｓｓ固定のキャパシタＣａ，Ｃｂを示しているが、それぞれを実際には図４４或いは図４５に示すように、ＶｃｃとＶｓｓ間に介在させた二つのＭＯＳキャパシタにより構成すれば、ＶｃｃとひとＶｓｓとの間に動作電圧がある回路ノードＮ１或いはＩＮ２の電圧変動に対して、二つのＭＯＳキャパシタの電圧変動を異なるものとすることができる。従ってこれらのＭＯＳキャパシタ接続を用いた場合も、先の図４〜図７で説明したＭＯＳキャパシタ接続例と同様に、電圧変動に対する容量変化が小さく抑えられる。
【００５４】
図４６及び図４７は、二つのキャパシタのゲートを共通にノードＮ１或いはＩＮ２に接続し、それぞれのソース、ドレイン及びウェルを電源電圧Ｖｃｃと接地電圧Ｖｓｓに接続するものである。図４８及び図４９は、二つのキャパシタのソース、ドレイン及びウェルを共通にノードＮ１或いはＩＮ２に接続し、それぞれのゲートを電源電圧Ｖｃｃと接地電圧Ｖｓｓに接続するものである。これらは、図４４及び図４５と異なり、二つのキャパシタが逆向きの並列接続ではない。しかし、例えば図４６（ａ）のＥ型ＮＭＯＳトランジスタＱＮＥ１，ＱＮＥ２の組み合わせの場合も、二つのキャパシタの一方がＶｃｃ、他方がＶｓｓであるから、共通接続ノードの電圧変動はキャパシタの両端電圧としては二つに対して異なる方向に働く。従って、図３２〜図３７の電圧発生回路に適用した場合に、先の実施の形態と同様に、回路ノードの電圧変動に対して容量変化は小さく抑えられる。
【００５５】
図５０は、３つのＭＯＳキャパシタの組み合わせの二例を示している。３つのＭＯＳキャパシタの組み合わせは、これ以外にも多数考えられる。
【００５６】
図３８〜図４３は更に他の実施の形態の電圧発生回路を示している。図３８は、図１の回路に対して、出力回路１２に抵抗Ｒ１，Ｒ２により分圧回路を設けている。抵抗Ｒ１，Ｒ２の接続ノードを出力ノードＮ２とし、抵抗Ｒ１とＰＭＯＳトランジスタＱＰ３の接続ノードの電圧を帰還電圧ＣＭＩＮとして差動増幅器１１の入力ノードＩＮ２に帰還している。従って、出力電圧ＶＯＵＴは、参照電圧Ｖｒｅｆを抵抗Ｒ１，Ｒ２で分圧した値になる。この回路構成の場合も、先の実施の形態と同様に、キャパシタＣを並列接続のＭＯＳキャパシタとすることにより、同様の効果が得られる。
【００５７】
図３９は、図３８と逆に、抵抗分圧出力を差動増幅器に帰還する例である。図４０〜図４３は、図３８及び図３９を基本として、ノードＮ１とＩＮ２に別々にキャパシタＣａ，Ｃｂを接続したものである。これらの回路のキャパシタに、先の実施の形態と同様にＭＯＳキャパシタの組み合わせを用いることにより、同様の効果が期待できる。
【００５８】
この発明は更に、更に以下のように変形して実施することが可能である。
（１）通常の集積回路では、ＰＭＯＳトランジスタについては、「Ｄ型を用意する」、或いは「しきい値電圧が異なるＥ型を用意する」ことは殆どない。しかし、Ｅ型と共にＤ型ＰＭＯＳトランジスタを混在させ、或いはしきい値電圧の異なるＥ型ＰＭＯＳトランジスタを混在させる場合には、これらを他のＭＯＳキャパシタと共に並列接続することも有効である。
（２）実施の形態では、互いに異種のＭＯＳキャパシタ（ＭＯＳトランジスタ）の例として、しきい値電圧が異なる場合を挙げた。通常しきい値電圧の相違は、チャネルドーピングにより与えられるが、ゲート絶縁膜厚を異ならせることにより異なるしきい値電圧とした場合も含む。
（３）実施の形態では、カレントミラー型差動増幅器を用いた電圧発生回路を説明したが、他の電流源負荷をもつ差動増幅器を用いた場合にもこの発明は有効である。更に電圧発生回路以外でも、電源電圧Ｖｃｃより低い動作電圧に設定される回路ノードがあり、ここに電圧安定化用キャパシタが接続される回路であれば、同様にこの発明を適用して効果がある。
【図面の簡単な説明】
【００５９】
【図１】この発明の実施の形態による電圧発生回路を示す図である。
【図２】他の電圧発生回路を示す図である。
【図３】他の電圧発生回路を示す図である。
【図４】実施の形態に用いられる電圧安定化用キャパシタの構成例を示す図である。
【図５】実施の形態に用いられる電圧安定化用キャパシタの他の構成例を示す図である。
【図６】実施の形態に用いられる電圧安定化用キャパシタの他の構成例を示す図である。
【図７】実施の形態に用いられる電圧安定化用キャパシタの他の構成例を示す図である。
【図８】実施の形態に用いられるＭＯＳキャパシタの構造例とその記号を示す図である。
【図９】実施の形態に用いられるＭＯＳキャパシタの他の構造例とその記号を示す図である。
【図１０】実施の形態に用いられるＭＯＳキャパシタの他の構造例とその記号を示す図である。
【図１１】実施の形態に用いられるＭＯＳキャパシタの他の構造例とその記号を示す図である。
【図１２】実施の形態に用いられるＭＯＳキャパシタの他の構造例とその記号を示す図である。
【図１３】実施の形態に用いられるＭＯＳキャパシタの他の構造例とその記号を示す図である。
【図１４】実施の形態に用いられるＭＯＳキャパシタの他の構造例とその記号を示す図である。
【図１５】実施の形態に用いられるＭＯＳキャパシタの他の構造例とその記号を示す図である。
【図１６】実施の形態に用いられるＭＯＳキャパシタのウェル構造例を示す図である。
【図１７】実施の形態に用いられるＭＯＳキャパシタの他のウェル構造例を示す図である。
【図１８】実施の形態に用いられるＭＯＳキャパシタの他のウェル構造例を示す図である。
【図１９】実施の形態に用いられるＭＯＳキャパシタの他のウェル構造例を示す図である。
【図２０】実施の形態に用いられるＭＯＳキャパシタの他のウェル構造例を示す図である。
【図２１】実施の形態に用いられるＭＯＳキャパシタの他のウェル構造例を示す図である。
【図２２】Ｅ型ＮＭＯＳキャパシタのＣ−Ｖ特性Ｃ１を示す図である。
【図２３】ＰＭＯＳキャパシタのＣ−Ｖ特性Ｃ２を示す図である。
【図２４】Ｄ型ＮＭＯＳキャパシタのＣ−Ｖ特性Ｃ３を示す図である。
【図２５】Ｃ−Ｖ特性Ｃ１，Ｃ２の合成Ｃ−Ｖ特性を示す図である。
【図２６】Ｃ−Ｖ特性Ｃ１，Ｃ３の合成Ｃ−Ｖ特性を示す図である。
【図２７】Ｃ−Ｖ特性Ｃ１を単純合成したＣ−Ｖ特性を示す図である。
【図２８】Ｄ型ＮＭＯＳトランジスタのカットオフ及び転送条件を示す図である。
【図２９】Ｅ型ＮＭＯＳトランジスタのカットオフ及び転送条件を示す図である。
【図３０】ＭＯＳキャパシタのパターン例を示す図である。
【図３１】ＭＯＳキャパシタの他の端子構成例を示す図である。
【図３２】実施の形態の他の電圧発生回路構成例を示す図である。
【図３３】他の電圧発生回路構成例を示す図である。
【図３４】他の電圧発生回路構成例を示す図である。
【図３５】他の電圧発生回路構成例を示す図である。
【図３６】他の電圧発生回路構成例を示す図である。
【図３７】他の電圧発生回路構成例を示す図である。
【図３８】他の電圧発生回路構成例を示す図である。
【図３９】他の電圧発生回路構成例を示す図である。
【図４０】他の電圧発生回路構成例を示す図である。
【図４１】他の電圧発生回路構成例を示す図である。
【図４２】他の電圧発生回路構成例を示す図である。
【図４３】他の電圧発生回路構成例を示す図である。
【図４４】図３２〜図４３の回路に用いられる電圧安定化用キャパシタの構成例を示す図である。
【図４５】図３２〜図４３の回路に用いられる電圧安定化用キャパシタの他の構成例を示す図である。
【図４６】図３２〜図４３の回路に用いられる電圧安定化用キャパシタの構成例を示す図である。
【図４７】図３２〜図４３の回路に用いられる電圧安定化用キャパシタの他の構成例を示す図である。
【図４８】図３２〜図４３の回路に用いられる電圧安定化用キャパシタの他の構成例を示す図である。
【図４９】図３２〜図４３の回路に用いられる電圧安定化用キャパシタの構成例を示す図である。
【図５０】図３２〜図４３の回路に用いられる電圧安定化用キャパシタの他の構成例を示す図である。
【符号の説明】
【００６０】
１１…差動増幅器、１２…電圧出力回路、Ｃ…電圧安定化用キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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