(57)【要約】【課題】  優良な静電容量検出装置を実現する。【解決手段】  Ｍ行Ｎ列の行列状に配置されたＭ本の行線とＮ本の列線、及び此等交点に設けられた静電容量検出素子とを具備し、静電容量検出素子は信号検出素子と信号増幅素子とリセット素子とを含み、信号検出素子は容量検出電極と容量検出誘電体膜とを含み、信号増幅素子はソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置から成り、リセット素子はソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置から成り、信号増幅素子のゲート電極と容量検出電極とリセット素子のドレイン電極とが接続されて居る。【選択図】  図３
2006038546.tif 000002
【特許請求の範囲】
【請求項１】
対象物との距離に応じて変化する静電容量を検出する事に依り、該対象物の表面形状を読み取る静電容量検出装置に於いて、
該静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の行線とＮ本の列線、及び該行線と該列線との交点に設けられた静電容量検出素子とを具備し、
該静電容量検出素子は信号検出素子と信号増幅素子とリセット素子とを含み、
該信号検出素子は容量検出電極と容量検出誘電体膜とを含み、
該信号増幅素子はソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置から成り、
該リセット素子はソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置から成り、
該信号増幅素子のゲート電極と該容量検出電極と該リセット素子のドレイン電極とが接続されて居る事を特徴とする静電容量検出装置。
【請求項２】
前記リセット素子がスイッチオン状態になった際に前記信号増幅素子のゲート電極と前記容量検出電極とを接地電位とし得る事を特徴とする請求項１記載の静電容量検出装置。
【請求項３】
前記リセット素子がスイッチオン状態となって居る間に前記信号増幅素子のドレイン電極を接地電位とし得る事を特徴とする請求項１乃至２記載の静電容量検出装置。
【請求項４】
前記リセット素子のソース電極が前記行線に接続されて居る事を特徴とする請求項１乃至３記載の静電容量検出装置。
【請求項５】
前記リセット素子のゲート電極が前記行線の隣接段に位置する行線に接続されて居る事を特徴とする請求項１乃至４記載の静電容量検出装置。
【請求項６】
前記信号増幅用薄膜半導体装置のドレイン電極は、前記静電容量検出素子が選択状態とされた時に前記行線と電気的に導通される事を特徴とする請求項１乃至５記載の静電容量検出装置。
【請求項７】
前記静電容量検出装置は出力線を含み、前記信号増幅用薄膜半導体装置のソース電極は、前記静電容量検出素子が選択状態とされた時に該出力線と電気的に導通される事を特徴とする請求項１乃至６記載の静電容量検出装置。
【請求項８】
前記信号増幅素子と前記リセット素子とが同一導電型の薄膜半導体装置である事を特徴とする請求項１乃至７記載の静電容量検出装置。
【請求項９】
対象物との距離に応じて変化する静電容量を検出する事に依り、該対象物の表面形状を読み取る静電容量検出装置に於いて、
該静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の行線とＮ本の列線、及び該行線と該列線との交点に設けられた静電容量検出素子とを具備し、
該静電容量検出素子は信号検出素子と信号増幅素子とリセット素子とを含み、
該信号検出素子は容量検出電極と容量検出誘電体膜と基準コンデンサとを含み、
該基準コンデンサは基準コンデンサ第一電極と基準コンデンサ誘電体膜と基準コンデンサ第二電極とから成り、
該信号増幅素子はソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置から成り、
該リセット素子はソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置から成り、
該信号増幅素子のゲート電極と該容量検出電極と該基準コンデンサ第二電極と該リセット素子のドレイン電極とが接続されて居る事を特徴とする静電容量検出装置。
【請求項１０】
前記基準コンデンサ第一電極と前記行線とが接続されて居る事を特徴とする請求項９記載の静電容量検出装置。
【請求項１１】
前記リセット素子がスイッチオン状態になった際に前記信号増幅素子のゲート電極と前記容量検出電極と前記基準コンデンサ第二電極とを接地電位とし得る事を特徴とする請求項９乃至１０記載の静電容量検出装置。
【請求項１２】
前記リセット素子がスイッチオン状態となって居る間に前記信号増幅素子のドレイン電極を接地電位とし得る事を特徴とする請求項９乃至１１記載の静電容量検出装置。
【請求項１３】
前記基準コンデンサ第一電極が接地電位となっている間に前記リセット素子をスイッチオン状態とし得る事を特徴とする請求項９乃至１２記載の静電容量検出装置。
【請求項１４】
前記リセット素子のソース電極が前記行線に接続されて居る事を特徴とする請求項９乃至１３記載の静電容量検出装置。
【請求項１５】
前記リセット素子のゲート電極が前記行線の隣接段に位置する行線に接続されて居る事を特徴とする請求項９乃至１４記載の静電容量検出装置。
【請求項１６】
前記信号増幅用薄膜半導体装置のドレイン電極は、前記静電容量検出素子が選択状態とされた時に前記行線と電気的に導通される事を特徴とする請求項９乃至１５記載の静電容量検出装置。
【請求項１７】
前記静電容量検出装置は出力線を含み、前記信号増幅用薄膜半導体装置のソース電極は、前記静電容量検出素子が選択状態とされた時に該出力線と電気的に導通される事を特徴とする請求項９乃至１６記載の静電容量検出装置。
【請求項１８】
前記信号増幅素子と前記リセット素子とが同一導電型の薄膜半導体装置である事を特徴とする請求項９乃至１７記載の静電容量検出装置。
【請求項１９】
前記基準コンデンサの電極面積をＳR（μｍ2）、前記基準コンデンサ誘電体膜の厚みをｔR（μｍ）、前記基準コンデンサ誘電体膜の比誘電率をεR、前記信号増幅用薄膜半導体装置のゲート電極面積をＳT（μｍ2）、前記ゲート絶縁膜の厚みをｔox（μｍ）、前記ゲート絶縁膜の比誘電率をεoxとして、前記基準コンデンサ容量ＣRと前記信号増幅用薄膜半導体装置のトランジスタ容量ＣTとを
ＣR＝ε0・εR・ＳR／ｔR
ＣT＝ε0・εox・ＳT／ｔox
にて定義し（ε0は真空の誘電率）、
前記容量検出電極の面積をＳD（μｍ2）、前記容量検出誘電体膜の厚みをｔD（μｍ）、前記容量検出誘電体膜の比誘電率をεDとして前記信号検出素子の素子容量ＣDを
ＣD＝ε0・εD・ＳD／ｔD
と定義した時に（ε0は真空の誘電率）、
該素子容量ＣDは、該基準コンデンサ容量ＣRと該トランジスタ容量ＣTとの和であるＣR＋ＣTよりも十分に大きい事を特徴とする請求項９至乃１８記載の静電容量検出装置。
【請求項２０】
前記容量検出誘電体膜は前記静電容量検出装置の最表面に位置する事を特徴とする請求項１９記載の静電容量検出装置。
【請求項２１】
前記対象物が前記容量検出誘電体膜に接しずに対象物距離ｔAを以て離れて居り、対象物容量ＣAを真空の誘電率ε0と空気の比誘電率εAと前記容量検出電極の面積ＳDとを用いて、
ＣA＝ε0・εA・ＳD／ｔA
と定義した時に、
前記基準コンデンサ容量ＣRは該対象物容量ＣAよりも十分に大きい事を特徴とする請求項９乃至２０記載の静電容量検出装置。
【請求項２２】
前記容量検出誘電体膜は前記静電容量検出装置の最表面に位置し、前記基準コンデンサの電極面積をＳR（μｍ2）、前記基準コンデンサ誘電体膜の厚みをｔR（μｍ）、基準コンデンサ誘電体膜の比誘電率をεR、前記信号増幅用薄膜半導体装置のゲート電極面積をＳT（μｍ2）、前記ゲート絶縁膜の厚みをｔox（μｍ）、ゲート絶縁膜の比誘電率をεoxとして前記基準コンデンサ容量ＣRと前記信号増幅用薄膜半導体装置のトランジスタ容量ＣTとを
ＣR＝ε0・εR・ＳR／ｔR
ＣT＝ε0・εox・ＳT／ｔox
にて定義し（ε0は真空の誘電率）、
前記容量検出電極の面積をＳD（μｍ2）、前記容量検出誘電体膜の厚みをｔD（μｍ）、前記容量検出誘電体膜の比誘電率をεDとして前記信号検出素子の素子容量ＣDを
ＣD＝ε0・εD・ＳD／ｔD
と定義した時に（ε0は真空の誘電率）、
該素子容量ＣDは、該基準コンデンサ容量ＣRと該トランジスタ容量ＣTとの和であるＣR＋ＣTよりも十分に大きく、
前記対象物が前記容量検出誘電体膜に接しずに対象物距離ｔAを以て離れて居り、対象物容量ＣAを真空の誘電率ε0と空気の比誘電率εAと前記容量検出電極の面積ＳDとを用いて、
ＣA＝ε0・εA・ＳD／ｔA
と定義した時に、
該基準コンデンサ容量ＣRは該対象物容量ＣAよりも十分に大きい事を特徴とする請求項９至乃１８記載の静電容量検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は指紋等の微細な凹凸を有する対象物の表面形状を、対象物表面との距離に応じて変化する静電容量を検出する事に依り読み取る静電容量検出装置に関する。
【背景技術】
【０００２】
従来、指紋センサ等に用いられる静電容量検出装置はセンサ電極と当該センサ電極上に設けられた誘電体膜とを単結晶硅素基板に形成していた（特開平１１−１１８４１５、特開２０００−３４６６０８、特開２００１−５６２０４、特開２００１−１３３２１３等）。図１は従来の静電容量検出装置の動作原理を説明している。センサ電極と誘電体膜とがコンデンサの一方の電極と誘電体膜とを成し、人体が接地された他方の電極と成る。このコンデンサーの静電容量ＣFは誘電体膜表面に接した指紋の凹凸に応じて変化する。一方、半導体基板には静電容量ＣSを成すコンデンサーを準備し、此等二つのコンデンサーを直列接続して、所定の電圧を印可する。斯うする事で二つのコンデンサーの間には指紋の凹凸に応じた電荷Ｑが発生する。この電荷Ｑを通常の半導体技術を用いて検出し、対象物の表面形状を読み取っていた。
【特許文献１】特開平１１−１１８４１５
【特許文献２】特開２０００−３４６６０８
【特許文献３】特開２００１−５６２０４
【特許文献４】特開２００１−１３３２１３
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら此等従来の静電容量検出装置は、当該装置が単結晶硅素基板上に形成されて居る為に、指紋センサとして用いると指を強く押しつけた際に当該装置が割れて仕舞うとの課題を有して居た。
【０００４】
更に指紋センサはその用途から必然的に２０ｍｍ×２０ｍｍ程度の大きさが求められ、静電容量検出装置面積の大部分はセンサ電極にて占められる。センサ電極は無論単結晶硅素基板上に作られるが、膨大なエネルギーと労力とを費やして作成された単結晶硅素基板の大部分（センサ電極下部）は単なる支持体としての役割しか演じてない。即ち従来の静電容量検出装置は高価なだけでは無く、多大なる無駄と浪費の上に形成されて居るとの課題を有する。
【０００５】
加えて近年、クレジットカードやキャッシュカード等のカード上に個人認証機能を設けてカードの安全性を高めるべきとの指摘が強い。然るに従来の単結晶硅素基板上に作られた静電容量検出装置は柔軟性に欠ける為に、当該装置をプラスティック基板上に作成し得ないとの課題を有している。
【０００６】
そこで本発明は上述の諸事情を鑑み、その目的とする所は安定に動作し、更に製造時に不要なエネルギーや労力を削減し得、又単結晶硅素基板以外にも作成し得る優良な静電容量検出装置を提供する事に有る。より具体的には薄膜半導体装置を用いて優良に動作する静電容量検出装置を提供する事に有る。
【課題を解決するための手段】
【０００７】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、此等対象物の表面形状を読み取る静電容量検出装置を薄膜半導体装置を用いてガラス基板上等に作成する。斯うした静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の行線とＮ本の列線、及び各行線と各列線との交点に設けられたＭ×Ｎ個の静電容量検出素子とを具備する。各静電容量検出素子は信号検出素子と信号増幅素子とリセット素子とを含む。信号検出素子は容量検出電極と容量検出誘電体膜とを少なくとも含む。信号増幅素子はソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置から成る。同様にリセット素子もソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置から成る。本発明は信号増幅素子のゲート電極と容量検出電極とリセット素子のドレイン電極とが接続されて居る事を特徴と為す。此のリセット素子がスイッチオン状態になった際には、信号増幅素子のゲート電極と容量検出電極とが接地電位となり得る事をも本発明の特徴と為す。更にはリセット素子がスイッチオン状態となって居る間に信号増幅素子のドレイン電極をも接地電位とし得る事を本発明の特徴と為す。本発明はリセット素子のソース電極が行線に接続されて居る事を特徴と為す。又、本発明はリセット素子のゲート電極が、リセット素子の属する静電容量検出素子を位置づける行線の隣接段に位置する行線に接続されて居る事をも特徴と為す。更に本発明は信号増幅用薄膜半導体装置のドレイン電極が、静電容量検出素子を選択状態とした時に行線と電気的に導通される事を特徴とする。本発明は静電容量検出装置が出力線を含み、信号増幅用薄膜半導体装置のソース電極が、静電容量検出素子を選択状態とした時に出力線と電気的に導通される事をも特徴と為す。又、本発明は信号増幅素子とリセット素子とが同一導電型の薄膜半導体装置である事を特徴と為す。
【０００８】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、此等対象物の表面形状を読み取る静電容量検出装置を薄膜半導体装置を用いてガラス基板上等に作成する。斯うした静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の行線とＮ本の列線、及び各行線と各列線との交点に設けられたＭ×Ｎ個の静電容量検出素子とを具備する。各静電容量検出素子は信号検出素子と信号増幅素子とリセット素子とを含む。信号検出素子は容量検出電極と容量検出誘電体膜と基準コンデンサとを含む。基準コンデンサは基準コンデンサ第一電極と基準コンデンサ誘電体膜と基準コンデンサ第二電極とから成る。一方、信号増幅素子はソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置から成る。同様にリセット素子もソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置から成る。本発明は信号増幅素子のゲート電極と容量検出電極と基準コンデンサ第二電極とリセット素子のドレイン電極とが接続されて居る事を特徴と為す。本発明では基準コンデンサ第一電極と行線とが電気的に接続されて居る事を特徴となす。此のリセット素子がスイッチオン状態になった際には、信号増幅素子のゲート電極と容量検出電極と基準コンデンサ第二電極とが接地電位となり得る事をも本発明の特徴と為す。更にはリセット素子がスイッチオン状態となって居る間に信号増幅素子のドレイン電極をも接地電位とし得る事を本発明の特徴と為す。又、基準コンデンサ第一電極が接地電位となっている間にリセット素子をスイッチオン状態とし得る事を本発明の特徴と為す。本発明はリセット素子のソース電極が行線に接続されて居る事を特徴と為す。又、本発明はリセット素子のゲート電極が、リセット素子の属する静電容量検出素子を位置づける行線の隣接段に位置する行線に接続されて居る事をも特徴と為す。更に本発明は信号増幅用薄膜半導体装置のドレイン電極が、静電容量検出素子を選択状態とした時に行線と電気的に導通される事を特徴とする。本発明は静電容量検出装置が出力線を含み、信号増幅用薄膜半導体装置のソース電極が、静電容量検出素子を選択状態とした時に出力線と電気的に導通される事をも特徴と為す。又、本発明は信号増幅素子とリセット素子とが同一導電型の薄膜半導体装置である事を特徴と為す。
【０００９】
更に本発明は静電容量検出素子が信号検出素子と信号増幅素子と列選択素子とリセット素子とを含む事をも特徴と為す。先と同様に信号検出素子は容量検出電極と容量検出誘電体膜と基準コンデンサとを含み、基準コンデンサは基準コンデンサ第一電極と基準コンデンサ誘電体膜と基準コンデンサ第二電極とから成る。信号増幅素子はソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置から成り、列選択素子もソース電極とドレイン電極とゲート電極とを有する列選択用薄膜半導体装置から成り、リセット素子もソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置から成る。信号増幅用薄膜半導体装置と列選択用薄膜半導体装置とは直列に接続される。本発明は信号増幅素子のゲート電極と容量検出電極と基準コンデンサ第二電極とリセット素子のドレイン電極とが接続されて居る事を特徴と為す。本発明では基準コンデンサ第一電極と行線とが電気的に接続されて居る事を特徴となす。此のリセット素子がスイッチオン状態になった際には、信号増幅素子のゲート電極と容量検出電極と基準コンデンサ第二電極とが接地電位となり得る事をも本発明の特徴と為す。更にはリセット素子がスイッチオン状態となって居る間に信号増幅素子のドレイン電極をも接地電位とし得る事を本発明の特徴と為す。又、基準コンデンサ第一電極が接地電位となっている間にリセット素子をスイッチオン状態とし得る事を本発明の特徴と為す。本発明はリセット素子のソース電極が行線に接続されて居る事を特徴と為す。又、本発明はリセット素子のゲート電極が、リセット素子の属する静電容量検出素子を位置づける行線の隣接段に位置する行線に接続されて居る事をも特徴と為す。更に本発明は信号増幅用薄膜半導体装置のドレイン電極が、静電容量検出素子を選択状態とした時に行線と電気的に導通される事を特徴とする。本発明は静電容量検出装置が出力線を含み、信号増幅用薄膜半導体装置のソース電極が、静電容量検出素子を選択状態とした時に出力線と電気的に導通される事をも特徴と為す。又、本発明は信号増幅素子とリセット素子とが同一導電型の薄膜半導体装置である事を特徴と為す。更に本発明は静電容量検出素子が列選択素子を含む場合には、列選択用薄膜半導体装置のゲート電極が列線に接続される事をも特徴とする。
【００１０】
本発明は、基準コンデンサの誘電体膜と信号増幅用薄膜半導体装置のゲート絶縁膜とが同一素材にて形成されて居る事を特徴とする。此等の膜は同一層上に形成されていても良い。基準コンデンサの一方の電極は信号増幅用薄膜半導体装置のドレイン領域と同一素材にて形成され得、此の電極と信号増幅用薄膜半導体装置のドレイン領域とが同一層上に形成されて居る事をも特徴とする。基準コンデンサの他方の電極は信号増幅用薄膜半導体装置のゲート電極と同一素材にて形成されて居る事を特徴とする。此等の電極は同一層上に形成されていても良い。
【００１１】
本発明は基準コンデンサの電極面積をＳR（μｍ2）、基準コンデンサ誘電体膜の厚みをｔR（μｍ）、基準コンデンサ誘電体膜の比誘電率をεR、信号増幅用薄膜半導体装置のゲート電極面積をＳT（μｍ2）、ゲート絶縁膜の厚みをｔox（μｍ）、ゲート絶縁膜の比誘電率をεoxとして、基準コンデンサ容量ＣRと信号増幅用薄膜半導体装置のトランジスタ容量ＣTとを其々
ＣR＝ε0・εR・ＳR／ｔR
ＣT＝ε0・εox・ＳT／ｔox
にて定義し（ε0は真空の誘電率）、容量検出電極の面積をＳD（μｍ2）、容量検出誘電体膜の厚みをｔD（μｍ）、容量検出誘電体膜の比誘電率をεDとして信号検出素子の素子容量ＣDを
ＣD＝ε0・εD・ＳD／ｔD
と定義した時に（ε0は真空の誘電率）、此の素子容量ＣDは、基準コンデンサ容量ＣRとトランジスタ容量ＣTとの和であるＣR＋ＣTよりも十分に大きい事を特徴とする。更に基準コンデンサ容量ＣRがトランジスタ容量ＣTよりも十分に大きいのが理想的である。従って素子容量ＣDは基準コンデンサ容量ＣR単体よりも十分に大きい事をも特徴とする。容量検出誘電体膜は静電容量検出装置の最表面に位置する事をも特徴と為す。又、本発明は測定されるべき対象物が容量検出誘電体膜に接しずに対象物距離ｔAを以て離れて居り、対象物容量ＣAを真空の誘電率ε0と空気の比誘電率εAと容量検出電極の面積ＳDとを用いて、
ＣA＝ε0・εA・ＳD／ｔA
と定義した時に、基準コンデンサ容量ＣRは対象物容量ＣAよりも十分に大きい事を特徴とする。此処でも基準コンデンサ容量ＣRがトランジスタ容量ＣTよりも十分に大きいのが理想的である。
【００１２】
又、本発明は容量検出誘電体膜が静電容量検出装置の最表面に位置し、基準コンデンサの電極面積をＳR（μｍ2）、基準コンデンサ誘電体膜の厚みをｔR（μｍ）、基準コンデンサ誘電体膜の比誘電率をεR、信号増幅用薄膜半導体装置のゲート電極面積をＳT（μｍ2）、ゲート絶縁膜の厚みをｔox（μｍ）、ゲート絶縁膜の比誘電率をεoxとして基準コンデンサ容量ＣRと信号増幅用薄膜半導体装置のトランジスタ容量ＣTとを其々
ＣR＝ε0・εR・ＳR／ｔR
ＣT＝ε0・εox・ＳT／ｔox
にて定義し（ε0は真空の誘電率）、容量検出電極の面積をＳD（μｍ2）、容量検出誘電体膜の厚みをｔD（μｍ）、容量検出誘電体膜の比誘電率をεDとして信号検出素子の素子容量ＣDを
ＣD＝ε0・εD・ＳD／ｔD
と定義した時に（ε0は真空の誘電率）、
此の素子容量ＣDは、基準コンデンサ容量ＣRとトランジスタ容量ＣTとの和であるＣR＋ＣTよりも十分に大きく、且つ対象物が容量検出誘電体膜に接しずに対象物距離ｔAを以て離れて居り、対象物容量ＣAを真空の誘電率ε0と空気の比誘電率εAと容量検出電極の面積ＳDとを用いて、
ＣA＝ε0・εA・ＳD／ｔA
と定義した時に、基準コンデンサ容量ＣRが対象物容量ＣAよりも十分に大きい事を特徴とする。此処でも基準コンデンサ容量ＣRがトランジスタ容量ＣTよりも十分に大きいのが理想的である。従って素子容量ＣDは基準コンデンサ容量ＣR単体よりも十分に大きく、且つ基準コンデンサ容量ＣR単体が対象物容量ＣAよりも十分に大きい事をも特徴とする。
【発明の効果】
【００１３】
本願発明により高精度で且つ高速に対象物の静電容量を検出可能な静電容量検出装置を薄膜半導体装置にて作成する事が実現した。従来の単結晶硅素基板を用いた技術では数ｍｍ×数ｍｍ程度の小さな静電容量検出装置しかプラスティック基板上に形成出来なかったが、本願発明に依るとその百倍もの面積を有する静電容量検出装置をプラスティク基板上に作成する事が実現し、しかも対象物の凹凸情報を窮めて高精度に検出出来る様になった。薄膜半導体装置からなる静電容量検出装置はプラスティック基板上に転写できる。此の技術を用いると例えはスマートカードに指紋センサを搭載出来、カードのセキュリティーレベルを著しく向上せしめるとの効果が認められる。又、単結晶硅素基板を用いた従来の静電容量検出装置は装置面積の極一部しか単結晶硅素半導体を利用して居らず、莫大なエネルギーと労力とを無駄に費やしていた。これに対し本願発明では斯様な浪費を排除し、地球環境の保全に役立つとの効果を有する。
【発明を実施するための最良の形態】
【００１４】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、此等対象物の表面形状を読み取る静電容量検出装置を金属−絶縁膜−半導体膜から成る薄膜半導体装置にて作成する。薄膜半導体装置は通常硝子基板上に作成される為に、大面積を要する半導体集積回路を安価に製造する技術として知られ、具体的に昨今では液晶表示装置等に応用されている。従って指紋センサ等に適応される静電容量検出装置を薄膜半導体装置にて作成すると、単結晶硅素基板と云った多大なエネルギーを消費して作られた高価な基板を使用する必要がなく、貴重な地球資源を浪費する事なく安価に当該装置を作成し得る。又、薄膜半導体装置はＳＵＦＴＬＡ（特開平１１−３１２８１１やS. Utsunomiya et. al. Society for Information Display p. 916 (2000)）と呼ばれる転写技術を適応する事で、半導体集積回路をプラスティック基板上に作成出来るので、静電容量検出装置も単結晶硅素基板から解放されてプラスティック基板上に形成し得るので有る。
【００１５】
さて、図１に示すが如き従来の動作原理を適応した静電容量検出装置を薄膜半導体装置にて作成するのは、現在の薄膜半導体装置の技術を以てしては不可能である。二つの直列接続されたコンデンサー間に誘起される電荷Ｑは非常に小さい為に、高精度感知を可能とする単結晶硅素ＬＳＩ技術を用いれば電荷Ｑを正確に読み取れるが、薄膜半導体装置ではトランジスタ特性が単結晶硅素ＬＳＩ技術程には優れず、又薄膜半導体装置間の特性偏差も大きいが故に電荷Ｑを正確に読み取れない。
【００１６】
そこで本発明の静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本（Ｍは１以上の整数）の行線と、Ｎ本（Ｎは１以上の整数）の列線、及び各行線と各列線との交点に設けられたＭ×Ｎ個の静電容量検出素子とを具備せしめ、此等の各静電容量検出素子は信号検出素子と信号増幅素子とリセット素子とを含むとの構成とする。信号検出素子は容量検出電極と容量検出誘電体膜とを少なくとも含む。後に詳述する様に低電圧で検出感度を上げるには信号検出素子が更に基準コンデンサを含む事が望まれる。基準コンデンサを信号検出素子が含む場合、基準コンデンサは基準コンデンサ第一電極と基準コンデンサ誘電体膜と基準コンデンサ第二電極とから成る。指紋等の対象物が容量検出誘電体膜に接したり或いは接近すると、容量検出電極には対象物との静電容量に応じて電位ＶGが発生する。本発明ではこの電位ＶGを各静電容量検出素子に設けられた信号増幅素子にて増幅し、増幅された電流又は電圧に変換する。具体的には信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成り、ソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置から成る。同様にリセット素子もゲート電極とゲート絶縁膜と半導体膜とから成り、ソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置から成る。信号増幅素子のゲート電極と容量検出電極とリセット素子のドレイン電極とは互いに接続されて居る。又、信号検出素子が基準コンデンサを含む場合、基準コンデンサの一方の電極は行線に接続されており、他方の電極は容量検出電極と信号増幅用薄膜半導体装置のゲート電極とリセット素子のドレイン電極とに接続される。例えば基準コンデンサ第一電極と行線とが電気的に接続されている場合には、基準コンデンサ第二電極が容量検出電極と信号増幅用薄膜半導体装置のゲート電極とリセット素子のドレイン電極とに電気的に接続される。反対に基準コンデンサ第二電極と行線とが電気的に接続されている場合には、基準コンデンサ第一電極が容量検出電極と信号増幅用薄膜半導体装置のゲート電極とリセット素子のドレイン電極とに電気的に接続される。尚、本願では薄膜半導体装置のソース電極とドレイン電極とを便宜上区別しない。一方の電極をソース電極と名付け、他方の電極をドレイン電極と名付ける。物理的に厳密を帰すならば、トランジスタのソース電極とドレイン電極とは、Ｎ型トランジスタでは電位の低い方がソース電極と定義され、Ｐ型トランジスタでは電位の高い方がソース電極と定義される。而るにどちらの電極の電位が高くなるかは動作状態に応じて変化する。その為に厳密にはソース電極とドレイン電極とは一つのトランジスタ内で常に入れ替わり得る。本願は説明を明瞭とする目的で斯うした厳密性を排し、便宜上一方の電極をソース電極と呼び、他方の電極をドレイン電極と呼ぶ。
【００１７】
まず斯様な構成とした際の本願発明の基本動作原理を図２を用いて説明する。対象物の表面形状に応じて変化する静電容量ＣFを有するコンデンサと、静電容量ＣRを持つ基準コンデンサ及びトランジスタ容量ＣTを有する信号増幅用薄膜半導体装置との合成容量ＣR＋ＣTとの間に誘起された電位ＶGは信号増幅用薄膜半導体装置のゲート電極（図中Ｇ）に印可され、半導体装置のゲート電位を変化させる。斯うして此の薄膜半導体装置のドレイン領域（図中Ｄ）に所定の電圧を付与すると、誘起されたゲート電位ＶGに応じて薄膜半導体装置のソースドレイン間に流れる電流Ｉdsは著しく変調される。ゲート電極等には電位ＶGに応じて電荷Ｑが発生しているが、此等の電荷は何処にも流れずに保存されるので、電流値Ｉdsは一定となる。それ故にドレイン電圧を高くしたり、或いは測定時間を長くする等で電流Ｉdsの測定も容易になり、斯くして薄膜半導体装置を用いても対象物の表面形状を十分正確に計測し得るのである。対象物の静電容量情報を増幅した信号（電流や電圧）は出力線を介して読み取られる。対象物の静電容量を測定するには信号増幅素子を介する電流Ｉdsを計測しても良いし、斯うした電流Ｉdsに対応する信号増幅素子を介した電圧Ｖを測定しても良い。基準コンデンサを設けぬ場合には上述の議論でＣRをゼロとし、対象物の表面形状に応じて変化する静電容量ＣFとトランジスタ容量ＣTとを用いて全く同じ原理が働く。以下、発明の実施の形態として基準コンデンサを設けた例を用いて説明するが、本願発明は基準コンデンサを設けずに、基準コンデンサを信号増幅素子のトランジスタ容量で兼用する場合にも有効である。
【００１８】
次に本発明を具現化する静電容量検出素子の回路構成を図３を用いて説明する。尚、図３では本願発明の要旨が分かり易くなる様にトランジスタのソースやドレインを其々ＳとＤとで表し、基準コンデンサ第一電極を（１）と、基準コンデンサ第二電極を（２）と表してある。而るにトランジスタのソースとドレインとは入れ替え可能であるし、基準コンデンサでどちらの電極を第一電極或いは第二電極と呼ぶかも任意である。前述の如く各静電容量検出素子は信号増幅素子と信号検出素子とを必要不可欠な構成要素と為し、此等に加えてリセット素子をも含有する。信号検出素子は容量検出電極と容量検出誘電体膜とを少なくとも有し、望ましくは更に基準コンデンサを含む。基準コンデンサは基準コンデンサ第一電極と基準コンデンサ誘電体膜と基準コンデンサ第二電極とから成る。信号増幅素子のゲート電極と容量検出電極と基準コンデンサの一方の電極（第二電極とする）とリセット素子のドレイン電極とが接続されて居る。此はリセット素子が選択されてスイッチオン状態となった際に信号増幅素子のゲート電極と基準コンデンサ第二電極と容量検出電極とが接地電位と成り得る様に設定する為である。具体的にはリセット素子のソース電極を接地電位源に繋げ、リセット素子のゲート電極にリセット選択信号を入力してスイッチオン状態にすると、リセット素子のドレイン電極が接地電位になり得る様に素子を配置する。斯うするとリセット選択信号が付与された期間に信号増幅素子のゲート電極や容量検出電極、基準コンデンサ第二電極が接地電位に落ち得る。リセット素子にリセット選択信号を付与する際には、基準コンデンサ第一電極も接地電位に在るべく素子配置と配線とを施す。斯様な素子配置と配線とを為す事で、静電容量検出素子を選択して対象物の静電容量を測定する前に不要な電荷を信号増幅素子のゲート電極や容量検出電極から排除出来、その結果として検出精度が著しく向上するに至る。斯うした効果を実現するには各リセット素子にリセット選択信号を供給する専用のリセット線を静電容量検出装置内に設けても良いし、同様に各リセット素子のソース電極に接続される専用の接地線を静電容量検出装置内に設けても良い。これ以外の優れた一例として本願ではリセット素子（i行ｊ列の静電容量検出素子ＥＣＳＥij内に設けられたリセット素子ＲＥij）のソース電極を自身が属する静電容量検出素子（ＥＣＳＥij）を位置づける行線（i行目の行線ＲＬi）に接続し、ゲート電極を静電容量検出素子を位置づける行線の隣接段に位置する行線に接続する。即ちｉ行目に位置する静電容量検出素子（ＥＣＳＥij）内のリセット素子（ＲＥij）のソース電極をｉ行目の行線（ＲＬi）に接続し、ゲート電極を隣接段たるｉ＋１行目（後段行ＲＬi+1）乃至はｉ−１行目（前段行ＲＬi-1）の行線に接続する（図３）。斯うした構成にすると静電容量検出装置内の配線数を減らし、容量検出電極の面積を増大させ、容量検出電極と各配線との間に生ずる寄生容量を最小とする事が可能になるので、高精度に対象物の静電容量を検出出来る様になる。
【００１９】
信号増幅素子は行線と出力線との間に設置される。一例としては信号増幅用薄膜半導体装置のドレイン電極が行線に電気的に接続され、ソース電極が出力線に電気的に接続される。電気的に接続するとは、スイッチ素子などを介して電気的に導通し得る状態に成る事を意味する。換言すると当該静電容量検出素子が選択状態とされた時に信号増幅用薄膜半導体装置のドレイン電極が行線と電気的に導通状態となり、ソース電極が出力線と電気的に導通状態になる事を意味する。無論、ソース電極が直接に出力線と接続されても良いし、ドレイン電極が直接に行線と接続されても良い。静電容量検出装置内に設けられる出力線は列線と同数のＮ本として列方向に取り出す事も可能であるし、行線と同数のＭ本として行方向に取り出す事も可能である。更には二列に一本の出力線を設けたり、或いは二行に一本の出力線を設けても良い。本発明では各静電容量検出素子を一つずつ選択して行くので出力線は斯様に多様な形態を有し得る。図３の例では出力線の数を列線と同数のＮ本とし、列方向に出力線を取り出している。
【００２０】
i行ｊ列に位置する静電容量検出素子（ＥＣＳＥij）内に設けられた基準コンデンサの一方の電極はi行目の行線（ＲＬi）に接続され、他方の電極は容量検出電極と信号増幅用ＭＩＳ型半導体装置のゲート電極とに接続される。先にも述べた様に行線が選択された状態で行線には高電位が付与されるので、行線に直接接続された基準コンデンサの一方の電極には高電位（Ｖdd）が印可され、対象物の静電容量に応じた電位が信号増幅素子のゲート電極に加わる。斯うして信号増幅用薄膜半導体装置のソースドレイン間の電気伝導度が変化し、此を検出して指紋情報と云った対象物の表面凹凸情報が取得される。
【００２１】
基本的には斯様な構成にて精度の良く静電容量を検出可能であるが、静電容量検出素子間の情報干渉を防いで高速にて高精度検出を実現させるには、静電容量検出素子が列選択素子を含む事が望ましい。列選択素子はゲート電極とゲート絶縁膜と半導体膜とから成る列選択用薄膜半導体装置から成る。信号増幅素子を成す信号増幅用薄膜半導体装置と列選択用薄膜半導体装置とは直列に接続されて行線と出力線との間に配置される。図３では列選択素子にＰ型半導体装置を用い、Ｎ型半導体装置の信号増幅素子との間にＰＮ接合ダイオードを設けている。ＰＮ接合ダイオードは行線から出力線の方向が順方向になるように設置する。即ち直列接続された列選択素子と信号選択素子との内でＰ型トランジスタを用いた列選択素子が行線側に位置し、Ｎ型トランジスタを用いた信号増幅素子が出力線側に位置する。各静電容量検出素子内に列選択素子を設けることで列選択が一意的に為され、列間の情報干渉を防げられる。更に各静電容量検出素子内にダイオードを設ける事に依り出力線から行線への情報逆流を防止出来、精度良く静電容量を検出出来る様になる。図３に示す様にi行ｊ列に位置する静電容量検出素子（ＥＣＳＥij）が列選択素子を含む場合には、列選択用薄膜半導体装置のゲート電極はｊ列目の列線（ＣＬi）に接続される。Ｍ本の行線の内で特定の行線（例えばi行目の行線）が選択され、その行線（i行目の行線）に高電位が印可される。この状態にてＮ本の列線の内で特定の列線（例えばｊ列目の列線）に選択信号が入って来ると、その列線（ｊ列目の列線）に接続された列選択素子の電気伝導度が上がりトランジスタ・オン状態となる。図３の例では列選択素子にＰ型トランジスタを使用しているので、列線には非選択状態で高電位が加わり、選択状態の時にのみ低電位（Ｖss）が付与される。勿論この構成と反対に列選択素子にＮ型トランジスタを使用し、非選択状態にＮ型トランジスタのゲート電極に低電位を加え、選択時に高電位を付与しても良い。この結果、行線に印可された高電位が信号増幅素子のドレイン電極に印可され、対象物の凹凸情報に応じたゲート電圧にて変調されたソースドレイン電流が信号増幅素子に発生する。斯くして選択された行（i行）と列（ｊ列）との交点に位置する静電容量検出素子（i行ｊ列に位置する静電容量検出素子ＥＣＳＥij）のみがＭ×Ｎ個の静電容量検出素子群の中から選択されて、その位置に於ける対象物の静電容量を測定することになる。
【００２２】
各静電容量検出素子が列選択素子を含んでいると、上述の如くＭ×Ｎ個の静電容量検出素子群の中から特定の一静電容量検出素子のみを確実に選択するとの利点が認められる。その一方で、もし基準コンデンサが無ければ、信号増幅素子のトランジスタ容量と対象物の容量とが容量結合して、その容量比とドレイン電圧との積が信号増幅素子のゲート電極に印可される。所が列選択素子と信号増幅素子とが直列に接続されているので、信号増幅素子のドレイン電位は行線に印可される高電位（Ｖdd）よりも列選択素子が存在する分だけ下がって仕舞う。例えば列選択素子と信号増幅素子のオン状態に於ける電気伝導度が同程度と仮定すると、行線にＶddが印可された際に信号増幅素子のドレイン電位はＶddの約半分であるＶdd/２程度に下がって仕舞う。それ故に測定対象物の静電容量が変化しても、信号増幅素子のゲート電位変化量は最大でもＶdd/２程度と小さくなり、検出精度が低下したり或いはＶddの値を大きくせねばならなくなる。斯うした課題を解決すべく本願発明では基準コンデンサを設け、この基準コンデンサの一方の電極を行線に直接接続させる。此に依り喩え列選択素子が存在しても、基準コンデンサの一方の電極には確実に高電位（Ｖdd）が印可され、それ故に信号増幅素子のゲート電位は最小でゼロ付近、最大でＶdd付近と成り得る。即ち本発明の構成とすると、喩え列選択素子が信号増幅素子と直列接続されて行線と出力線との間に設けられていても、信号増幅素子のゲート電位は負電源電位（Ｖss：ゼロボルト）付近から正電源電位（Ｖdd：高電位）付近迄測定対象物の静電容量に応じて変化し得る様になる。信号増幅素子のゲート電位が負電源電位付近にあると、信号増幅用薄膜半導体装置はオフ状態になり、信号増幅素子の電気伝導度は著しく小さくなる。反対に信号増幅素子のゲート電位が正電源電位付近になると、信号増幅用薄膜半導体装置はオン状態になり、信号増幅素子の電気伝導度は窮めて大きくなる。斯うした電気伝導度の変化を出力線経由で測定する事で対象物表面の凹凸情報を採取出来るのである。
【００２３】
上述の構成にて本願発明の信号増幅用薄膜半導体装置が効果的に信号増幅の機能を果たす為には、信号増幅用薄膜半導体装置のトランジスタ容量ＣTや基準コンデンサ容量ＣR、及び信号検出素子の素子容量ＣDを適切に定めねばならない。次に此等の関係を図４乃至図５を用いて説明する。
【００２４】
まず、測定対処物の凸部が容量検出誘電体膜に接しており、対象物が電気的に接地されて居る状況を考える。具体的には静電容量検出装置を指紋センサとして用い、この静電容量検出装置表面に指紋の山が接している状態の検出を想定する。基準コンデンサの電極面積をＳR（μｍ2）、基準コンデンサ誘電体膜の厚みをｔR（μｍ）、基準コンデンサ誘電体膜の比誘電率をεR、信号増幅用薄膜半導体装置のゲート電極面積をＳT（μｍ2）、ゲート絶縁膜の厚みをｔox（μｍ）、ゲート絶縁膜の比誘電率をεoxとして基準コンデンサ容量ＣRと信号増幅用薄膜半導体装置のトランジスタ容量ＣTとを其々
ＣR＝ε0・εR・ＳR／ｔR
ＣT＝ε0・εox・ＳT／ｔox
と定義する（ε0は真空の誘電率）。又、容量検出電極の面積をＳD（μｍ2）、容量検出誘電体膜の厚みをｔD（μｍ）、容量検出誘電体膜の比誘電率をεDとして信号検出素子の素子容量ＣDを
ＣD＝ε0・εD・ＳD／ｔD
と定義する（ε0は真空の誘電率）。対象物表面が素子容量ＣDの接地電極となり、容量検出電極が容量検出誘電体膜を挟んで他方の電極に相当する。容量検出電極は信号増幅用薄膜半導体装置のゲート電極と基準コンデンサの一方の電極とに接続されて居るので、素子容量ＣDを持つコンデンサとトランジスタ容量ＣTを持つコンデンサとが直列に接続され、同時に素子容量ＣDを持つコンデンサは基準コンデンサ容量ＣRを持つコンデンサとも直列に接続される事に成る。基準コンデンサの他方の電極は行線に接続され、行線が選択された際には電圧Ｖddが印可される。一方、信号増幅素子は列選択素子と直列接続されて行線と出力線との間に配置されているので、行線が選択された際に於ける信号増幅用ＭＩＳ薄膜半導体装置のドレイン電位はＶddのｋ倍（０＜ｋ≦１）となる（図４）。ｋの値は列選択素子の抵抗値と信号増幅素子の抵抗値にて定まり、具体的にはゼロよりも大きく、１以下である。列選択素子を設けぬ場合にｋの値は１になる。行線への印可電圧と信号増幅素子のドレイン電位は此等３つのコンデンサの静電容量に応じて分割されるから、この状態にて信号増幅用薄膜半導体装置のゲート電極に掛かる電圧（凸部が接した時のゲート電圧）ＶGTは
【数１】
2006038546.tif 000003
となる。従って、素子容量ＣDが基準コンデンサ容量ＣRとトランジスタ容量ＣTとの和であるＣR＋ＣTよりも十分に大きい時
【数２】
2006038546.tif 000004
には、ゲート電圧ＶGTは
【数３】
2006038546.tif 000005
と近似され、ゲート電極には殆ど電圧が掛からない。その結果、信号増幅用薄膜半導体装置はオフ状態となり、電流Ｉは窮めて小さくなる。結局、指紋の山に相当する対象物の凸部が静電容量検出装置に接した時に信号増幅素子が殆ど電流を流さない為には、静電容量検出素子を構成するゲート電極面積（ゲート長やゲート幅）やゲート絶縁膜材質、ゲート絶縁膜厚、基準コンデンサ電極面積（コンデンサ電極長やコンデンサ電極幅）、基準コンデンサ誘電体膜材質、基準コンデンサ誘電体膜厚、容量検出電極面積、容量検出誘電体膜材質、容量検出誘電体膜厚などを、素子容量ＣDが基準コンデンサ容量ＣRとトランジスタ容量ＣTとの和であるＣR＋ＣTよりも十分に大きくなる様に設定せねばならない訳で有る。一般に「十分に大きい」とは１０倍程度の相違を意味する。換言すれば素子容量ＣDは基準コンデンサ容量ＣRとトランジスタ容量ＣTとの和であるＣR＋ＣTと
ＣD＞１０×(ＣR+ＣT)
との関係を満たせば良い。この場合、ＶGT／Ｖddは０．１程度以下となり薄膜半導体装置はオン状態には成り得ない。対象物の凸部を確実に検出するには、対象物の凸部が静電容量検出装置に接した時に、信号増幅用薄膜半導体装置がオフ状態に成る事が重要である。従って電源電圧Ｖddに正電源を用いる場合には信号増幅用薄膜半導体装置として、ゲート電圧がゼロ近傍でドレイン電流が流れないエンハンスメント型（ノーマリーオフ型）Ｎ型トランジスタを用いるのが好ましい。より理想的には、伝達特性に於けるドレイン電流が最小値となるゲート電圧（最小ゲート電圧）をＶminとして、この最小ゲート電圧が
０＜０．１×Ｖdd＜Ｖmin
又は
０＜ＶGT＜Ｖmin
との関係を満たす様な信号増幅用Ｎ型ＭＩＳ薄膜半導体装置を使用する。反対に電源電圧Ｖddに負電源を用いる場合には信号増幅用薄膜半導体装置として、ゲート電圧がゼロ近傍でドレイン電流が流れないエンハンスメント型（ノーマリーオフ型）Ｐ型トランジスタを用いる。理想的には信号増幅用Ｐ型ＭＩＳ薄膜半導体装置の最小ゲート電圧Ｖminが
Ｖmin＜０．１×Ｖdd＜０
又は
Ｖmin＜ＶGT＜０
との関係を満たす信号増幅用Ｐ型ＭＩＳ薄膜半導体装置を使用する事である。斯うする事に依り対象物の凸部を、電流値Ｉが非常に小さいとの形態にて確実に検出し得るので有る。
【００２５】
次に対象物が容量検出誘電体膜に接しずに対象物距離ｔAを以て容量検出誘電体膜から離れて居る状況を考える。即ち測定対処物の凹部が容量検出誘電体膜上に有り、更に対象物が電気的に接地されて居る状況で有る。具体的には静電容量検出装置を指紋センサとして用いた時に、静電容量検出装置表面に指紋の谷が来て居る状態の検出を想定する。先にも述べた様に、本発明の静電容量検出装置では容量検出誘電体膜が静電容量検出装置の最表面に位置するのが望ましい。この時の等価回路図を図５に示す。容量検出誘電体膜に対象物表面が接していないので、容量検出誘電体膜と対象物表面との間には空気を誘電体とした新たなコンデンサーが形成される。此を対象物容量ＣAと名付け、真空の誘電率ε0と空気の比誘電率εAと容量検出電極の面積ＳDとを用いて、
ＣA＝ε0・εA・ＳD／ｔA
と定義する。斯うして対象物が容量検出誘電体膜から離れた状態では、素子容量ＣDと対象物容量ＣAとが直列に接続され、更に此等のコンデンサに互いに並列接続されたトランジスタ容量ＣTと基準コンデンサ容量ＣRとが直列に接続される事になる。基準コンデンサには電圧Ｖddが印可され、信号増幅素子のドレイン電極にはｋＶddの電圧が印可される（図５）。印可電圧は静電容量に応じて四つのコンデンサー間で分割されるので、この条件下にて信号増幅用薄膜半導体装置のゲート電極に掛かる電圧（谷が来たときのゲート電圧）ＶGVは
【数４】
2006038546.tif 000006
となる。一方、本発明では対象物が静電容量検出装置に接した時にドレイン電流が非常に小さくなる様に
【数２】
2006038546.tif 000007
との条件を満たすべく静電容量検出素子を作成して在るので、ＶGVは
【数５】
2006038546.tif 000008
と近似される。此処で基準コンデンサ容量ＣRを対象物容量ＣAよりも十分に大きくなる様に設定すると、
【数６】
2006038546.tif 000009
ゲート電圧ＶGVは
【数７】
2006038546.tif 000010
と更に簡略化される。斯うしてｋの値が１に近ければ、ゲート電圧ＶGVは電源電圧Ｖddに略等しくなる。基準コンデンサ容量ＣRがトランジスタ容量ＣTよりも十分に大きくなるよう設定しておくと、
【数８】
2006038546.tif 000011
ｋの値の大小に関わらず、ゲート電圧ＶGVは
【数９】
2006038546.tif 000012
となり、電源電圧Ｖddにほぼ等しくなる。この結果、信号増幅用薄膜半導体装置をオン状態と出来、電流Ｉは窮めて大きくなる。指紋の谷に相当する対象物の凹部が静電容量検出装置上に来た時に信号増幅素子が大電流を通す為には、基準コンデンサ容量ＣRが対象物容量ＣAよりも十分に大きくなる様に構成付ける必要がある。先に述べた如く、１０倍程度の相違が認められると一般に十分に大きいと言えるので、基準コンデンサ容量ＣRと対象物容量ＣAとが
ＣR＞１０×ＣA
との関係を満たせば良い。又、ｋの値如何に関わらず指紋の谷等が接近した時にトランジスタがオン状態になるには基準コンデンサ容量ＣRがトランジスタ容量ＣTよりも十倍以上大きくしておけば良い。
【００２６】
ＣR＞１０×ＣT
此等の条件を満たすと、ＶGT／Ｖddは０．９程度以上となり薄膜半導体装置は容易にオン状態と化す。対象物の凹部を確実に検出するには、対象物の凹部が静電容量検出装置に近づいた時に、信号増幅用薄膜半導体装置がオン状態に成る事が重要である。電源電圧Ｖddに正電源を用いる場合には信号増幅用薄膜半導体装置としてエンハンスメント型（ノーマリーオフ型）Ｎ型トランジスタを用いており、このトランジスタの閾値電圧ＶthがＶGVよりも小さいのが好ましい。より理想的には、
０＜Ｖth＜０．９１×Ｖdd
との関係を満たす様な信号増幅用Ｎ型ＭＩＳ薄膜半導体装置を使用する。反対に電源電圧Ｖddに負電源を用いる場合には信号増幅用薄膜半導体装置としてエンハンスメント型（ノーマリーオフ型）Ｐ型トランジスタを用ており、理想的には信号増幅用Ｐ型ＭＩＳ薄膜半導体装置の閾値電圧ＶthがＶGVよりも大きいのが好ましい。より理想的には、
０．９１×Ｖdd＜Ｖth＜０
との関係を満たす信号増幅用Ｐ型ＭＩＳ薄膜半導体装置を使用する事である。斯うする事に依り対象物の凹部が、電流値Ｉが非常に大きいとの形態にて確実に検出されるに至る。
【００２７】
結局、指紋の山等に相当する対象物の凸部が静電容量検出装置に接した時に信号増幅素子が殆ど電流を通さず、同時に指紋の谷等に相当する対象物の凹部が静電容量検出装置に近づいた時に信号増幅素子が大きな電流を通して対象物の凹凸を正しく認識するには、静電容量検出素子にて容量検出誘電体膜が静電容量検出装置の最表面に位置し、信号増幅用薄膜半導体装置のゲート電極面積ＳT（μｍ2）やゲート絶縁膜の厚みｔox（μｍ）、ゲート絶縁膜の比誘電率εox、基準コンデンサの電極面積ＳR（μｍ2）、基準コンデンサ誘電体膜の厚みｔR（μｍ）、基準コンデンサ誘電体膜の比誘電率εR、容量検出電極面積ＳD（μｍ2）、容量検出誘電体膜の厚みｔD（μｍ）、容量検出誘電体膜の比誘電率εD等を素子容量ＣDが基準コンデンサ容量ＣRとトランジスタ容量ＣTとの和であるＣR＋ＣTよりも十分に大きくなる様に設定する必要があり、且つ対象物が容量検出誘電体膜に接しずに対象物距離ｔAを以て離れて居る際に基準コンデンサ容量ＣRが対象物容量ＣAよりも十分に大きく成る様に静電容量検出装置を構成づける必要がある。更に基準コンデンサ容量ＣRがトランジスタ容量ＣTよりも十分大きいのが理想的と言える。より具体的には基準コンデンサ容量ＣRとトランジスタ容量ＣTとが
ＣR＞１０×ＣT
との関係式を満たした上で、素子容量ＣDと基準コンデンサ容量ＣRと対象物容量ＣAとが
ＣD＞１０×ＣR
ＣR＞１０×ＣA
との関係を満たす様に静電容量検出装置を特徴付ける。又、電源電圧Ｖddに正電源を用いる場合には信号増幅用薄膜半導体装置としてエンハンスメント型（ノーマリーオフ型）Ｎ型トランジスタを用いるのが好ましく、此のＮ型トランジスタの最小ゲート電圧Ｖminは
０＜０．１×Ｖdd＜Ｖmin  又は０＜ＶGT＜Ｖmin
との関係を満たし、更に閾値電圧ＶthがＶGVよりも小さく、具体的には
０＜Ｖth＜０．９１×Ｖdd  又は０＜Ｖth＜ＶGV
との関係を満たしているエンハンスメント型Ｎ型トランジスタを用いるのが理想的である。反対に電源電圧Ｖddに負電源を用いる場合には信号増幅用薄膜半導体装置としてエンハンスメント型（ノーマリーオフ型）Ｐ型トランジスタを用いるのが好ましく、此のＰ型トランジスタの最小ゲート電圧Ｖminは
Ｖmin＜０．１×Ｖdd＜０  又はＶmin＜ＶGT＜０
との関係を満たし、更に閾値電圧ＶthがＶGVよりも大きく、具体的には
０．９１×Ｖdd＜Ｖth＜０  又はＶGV＜Ｖth＜０
との関係を満たしているエンハンスメント型Ｐ型トランジスタを用いるのが理想的である。
【００２８】
次に斯うした発明を具現化する静電容量検出素子の構造を図６を用いて説明する。静電容量検出素子の信号増幅素子を成す信号増幅用薄膜半導体装置はソース領域とチャンネル形成領域とドレイン領域とを含む半導体膜とゲート絶縁膜とゲート電極とを不可欠な構成要件としている。同様に列選択素子を成す列選択用薄膜半導体装置もソース領域とチャンネル形成領域とドレイン領域とを含む半導体膜とゲート絶縁膜とゲート電極とを不可欠な構成要件としている。更にリセット素子を為すリセット用薄膜半導体装置もソース領域とチャンネル形成領域とドレイン領域とを含む半導体膜とゲート絶縁膜とゲート電極とを不可欠な構成要件としている。後述する様にリセット素子と信号増幅素子とは同一導電型の薄膜半導体装置であるのが好ましいので、トランジスタサイズやソースドレイン領域の不純物濃度を除いて断面構造は両者とも同一になる。それ故に図６ではリセット素子を省略し、列選択素子と信号増幅素子とを表示する。図６の構成例では信号増幅用薄膜半導体装置をＮＭＯＳで作成し、列選択用薄膜半導体装置をＰＭＯＳにて作成し、ＰＭＯＳのドレイン領域とＮＭＯＳのドレイン領域とが接合して、ＰＮ接合ダイオードを形成している。図６には示さないが、基準コンデンサ第一電極は信号増幅用薄膜半導体装置のドレイン領域と同じ素材であるＮ型半導体膜から成っている。基準コンデンサ第一電極も薄膜半導体装置のドレイン領域も同じ下地保護膜上に形成されている。基準コンデンサの誘電体膜は信号増幅用薄膜半導体装置のゲート絶縁膜（図中ＧＩ）と同一素材である酸化珪素膜から成り、共に同一層上（半導体膜上）に形成される。基準コンデンサ第二電極は信号増幅用薄膜半導体装置のゲート電極と同一素材である金属膜（具体的にはタンタル薄膜）にて形成されている。
【００２９】
次に本願発明の静電容量検出装置の駆動方法を説明する。本願発明ではリセット素子（ＲＥij）のソース電極を自身が属する静電容量検出素子（ＥＣＳＥij）を位置づける行線（ＲＬi）に接続し、ゲート電極を隣接段の行線（後段行ＲＬi+1乃至は前段行ＲＬi-1）に接続する。此処ではリセット素子（ＲＥij）のゲート電極を前段行ＲＬi-1に接続した場合（図３）を説明するが、後段行ＲＬi+1に接続した場合も容量検出電極の電位をリセットするタイミングが静電容量を検出する前になるか後になるかの相違だけで、本願発明の基本原理は同一で有る。Ｍ行Ｎ列の行列状に配置されたＭ×Ｎ個の静電容量検出素子は行と列とを順次走査する事で対象物の静電容量を反映した凹凸画像を取得する。例えばｉ行目の行線が選択された状態で列線を順次走査してｉ行目に位置する静電容量検出素子群から対象物の静電容量に応じた信号を得る。次にｉ＋１行目を選択し、同様にｉ＋１行目に位置する静電容量検出素子群から対象物の静電容量に応じた信号を得る。以下同じ動作を繰り返し、Ｍ行Ｎ列の行列状に配置されたＭ×Ｎ個の静電容量検出素子群を総て走査して一枚の凹凸情報画像を得る。信号増幅素子がＮ型半導体装置の場合、行線には選択時に行選択信号としての高電位Ｖdd（例えば＋２．５Ｖとか＋３．３Ｖ）が付与され、非選択期間は接地電位Ｖssに維持される。斯うすると基準コンデンサ容量乃至は信号増幅素子のトランジスタ容量と、対象物の静電容量（ＣF）とが容量結合して例えば指紋の谷（対象物の凹部）が容量検出電極上に来た時に信号増幅素子には正電位が加わり、信号増幅素子のドレインコンダクタンスは増大する。行線には次行のリセット素子のゲート電極が繋がれており、行線（ＲＬi）に印可される行選択信号が次行（後段行ＲＬi+1）のリセット信号を兼用するので、高電位にてリセット素子はスイッチオン状態にならねばならない。リセット素子を信号増幅素子と反対の極性のトランジスタとし、前行とリセット素子との間にインバータを設けてスイッチオン状態とする事も可能だが、最も簡便容易にリセット素子を前述の動作をさせるには、リセット素子と信号増幅素子とを同一導電型のトランジスタとする事で有る。斯うすると余計なインバータや配線などを省略出来、容量検出電極面積を大きくして検出感度を高められる。図３では静電容量検出素子（ＥＣＳＥij）内の信号増幅素子もリセット素子もＮ型薄膜半導体装置にて形成されて居る。
【００３０】
まずi−１行の行線が選択されるとi行目のリセット素子（ＲＥij）はスイッチ・オン状態になり、i行目の静電容量検出素子（ＥＣＳＥij）内の容量検出電極や基準コンデンサ第二電極、信号増幅素子のゲート電極をi行目の行線と導通させる。この際にi行目の行線は非選択状態（Ｖss）にあるからリセット素子を通じて此等の電極は接地電位に落ちる。一方でi行目の静電容量検出素子（ＥＣＳＥij）内の基準コンデンサ第一電極もi行目の行線に接続されているので、基準コンデンサ第一電極も接地電位となる。更にi−１行の行線が選択されて居る間に各列線が順次選択され、ｊ列目の列線が選択される期間（静電容量検出素子ＥＣＳＥi-1jが選択されている期間）にi行目の静電容量検出素子（ＥＣＳＥij）内の列選択素子もオン状態となり、直列接続されている信号増幅素子のドレイン電極を接地電位に落とす。斯うしてｉ−１行ｊ列の静電容量検出素子（ＥＣＳＥi-1j）が選択されている期間にｉ行ｊ列の静電容量検出素子（ＥＣＳＥij）内の基準コンデンサ第一電極も基準コンデンサ第二電極も容量検出電極も信号増幅素子のゲート電極も信号増幅素子のドレイン電極も総て接地電位となり、容量検出電極から測定感度を落とす電荷を取り除く事が可能となる。i−１行上の静電容量検出素子群の走査が終了すると、次にi行目の行線が選択される。この時にはi−１行目の行線が接地電位となるから、i行目のリセット素子（ＲＥij）はスイッチ・オフ状態となってi行目の行線とi行目の静電容量検出素子（ＥＣＳＥij）内の容量検出電極や基準コンデンサ第二電極、信号増幅素子のゲート電極とを電気的に分離する。i行目の行線は高電位（Ｖdd）に在るのでi行目の静電容量検出素子（ＥＣＳＥij）内の基準コンデンサ第一電極も高電位となり、ｊ列目が選択された際に測定すべき静電容量応じた出力を出力線に提供する事になる。以降同じ動作を繰り返して、指紋情報などの対象物の静電容量情報を高感度で検出するに至る。
【００３１】
斯様な静電容量検出素子は前述のＳＵＦＴＬＡ技術を用いて、プラスティック基板上に形成され得る。単結晶硅素技術に基づく指紋センサはプラスティック上では直ぐに割れて仕舞ったり、或いは十分な大きさを有さぬが為に実用性に乏しい。これに対して本願発明に依るプラスティック基板上の静電容量検出素子は、プラスティック基板上で指を被うに十分に大きい面積としても静電容量検出素子が割れる心配もなく、プラスティック基板上での指紋センサとして利用し得る。具体的には本願発明により個人認証機能を兼ね備えたスマートカードが実現される。個人認証機能を備えたスマートカードはキャッシュカード（bank card）やクレジットカード（credit card）、身分証明書(Identity card)等で使用され、此等のセキュリティーレベルを著しく高めた上で尚、個人指紋情報をカード外に流出させずに保護するとの優れた機能を有する。
【実施例１】
【００３２】
ガラス基板上に薄膜半導体装置からなる静電容量検出装置を製造した上で、此の静電容量検出装置をＳＵＦＴＬＡ技術を用いてプラスティック基板上に転写し、プラスティック基板上に静電容量検出装置を作成した。静電容量検出装置は３０４行３０４列の行列状に並んだ静電容量検出素子から構成される。行列部の大きさは２０ｍｍ角の正方形である。
【００３３】
基板は厚み２００μｍのポリエーテルスルフォン（ＰＥＳ）である。信号増幅素子とリセット素子はＮ型薄膜半導体装置で形成され、列選択素子はＰ型薄膜半導体装置で形成された。此等薄膜半導体装置はソースドレイン領域の導電タイプを除いて同じ断面構造を有する。薄膜半導体装置は図６に示すトップゲート型で工程最高温度４２５℃の低温工程にて作成される。半導体膜はレーザー結晶化にて得られた多結晶硅素薄膜でその厚みは５０ｎｍである。又、ゲート絶縁膜は化学気相堆積法（ＣＶＤ法）にて形成された４５ｎｍ厚の酸化硅素膜で、ゲート電極は厚み４００ｎｍのタンタル薄膜から成る。ゲート絶縁膜を成す酸化硅素膜の比誘電率はＣＶ測定により略３．９と求められた。基準コンデンサ第一電極は信号増幅用Ｎ型薄膜半導体装置のドレイン領域と同じＮ型半導体膜にて形成され、基準コンデンサ誘電体膜は信号増幅用Ｎ型薄膜半導体装置のゲート絶縁膜と同じ酸化珪素膜で作られ、基準コンデンサ第二電極は信号増幅用Ｎ型薄膜半導体装置のゲート電極と同じタンタル薄膜から成る。基準コンデンサ第一電極はコンタクトホールを介して行線に接続され、第二電極は信号増幅用Ｎ型薄膜半導体装置のゲート電極と容量検出電極とに接続されている。静電容量検出素子の回路構成は図３と同一である。列選択素子のドレイン電極と信号増幅素子のドレイン電極とは直接接合し、ＰＮダイオードをなしている。
【００３４】
本実施例では静電容量検出装置を成す行列のピッチを６６μｍとし、解像度を３８５ｄｐｉ（dots per inch）としている。この結果、容量検出電極面積は１５２９μｍ2となった。容量検出誘電体膜は厚み３００ｎｍの窒化硅素膜にて形成された。ＣＶ測定からこの窒化硅素膜の比誘電率は略７．５であったから、素子容量ＣDは凡そ３３８ｆＦ（フェムトファラッド）となる。本実施例の静電容量検出装置を指紋センサと想定すると、指紋の凹凸は５０μｍ程度なので、静電容量検出装置表面に指紋の谷が来た時の対象物容量ＣAは０．２７ｆＦと計算される。一方、信号増幅用ＭＩＳ薄膜半導体装置のゲート電極長Ｌを２μｍとし、ゲート電極幅Ｗを２μｍとしたから、トランジスタ容量ＣTは凡そ３．０７ｆＦとなる。又、基準コンデンサ電極面積ＳRを４２μｍ2とした。この結果、基準コンデンサ容量ＣRは３２ｆＦとなった。斯うして本実施例に示す静電容量検出素子は
ＣD＞１０×ＣR
ＣR＞１０×ＣT
ＣR＞１０×ＣA
との関係を満たす。斯くして電源電圧Ｖddを３．３Ｖとすると、指紋の山が静電容量検出装置表面に接した時に信号増幅用ＭＩＳ薄膜半導体装置のゲート電極に印可される電圧ＶGTは０．３０Ｖとなり、指紋の谷が来た時に此のゲート電極に印可される電圧ＶGVは３．１１Ｖとなる。本実施例にて用いた信号増幅用Ｎ型薄膜半導体装置の最小ゲート電圧Ｖminは０．３５Ｖで有り、指紋の山が接した時のゲート電圧ＶGTの０．３０Ｖよりも大きいために、信号増幅用Ｎ型薄膜半導体装置は完全にオフ状態となった。一方、閾値電圧Ｖthは１．４２Ｖであり、指紋の谷が来た時に得られるゲート電圧ＶGVの３．１１Ｖより小さいために、信号増幅用Ｎ型薄膜半導体装置は完全にオン状態となった。この結果、指紋の山が静電容量検出装置表面に接した時に信号増幅素子から出力される電流値は４．５×１０-13Ａと窮めて微弱となる。反対に指紋の谷が来た時には信号増幅素子から２．６×１０-5Ａと大きな電流が出力され、指紋等の凹凸情報を精度良く検出するに至った。
【産業上の利用可能性】
【００３５】
本発明は指紋等の微細な凹凸を有する対象物の表面形状を、対象物表面との距離に応じて変化する静電容量を検出する事に依り読み取る静電容量検出装置に利用される。具体的には指紋センサに利用される。
【図面の簡単な説明】
【００３６】
【図１】従来技術に於ける動作原理を説明した図。
【図２】本願発明に於ける動作原理を説明した図。
【図３】本願発明に於ける静電容量検出素子の回路構成を説明した図。
【図４】本願発明の原理を説明した図。
【図５】本願発明の原理を説明した図。
【図６】本願発明の素子構造を説明した図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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