(57)【要約】【課題】正確なDCバイアス電圧を検出することができ、かつ異常放電を生じさせることのないDCバイアス電圧測定回路を提供する。【解決手段】プラズマ処理装置の非接地電極に生じるDCバイアス電圧を測定するための回路であり、第１端子と、第２端子と、第１端子と前記第２端子との間に接続された第１抵抗と、第２端子と接地との間に接続された第２抵抗と、第２端子と接地との間に第２抵抗と並列に接続されたコンデンサと、から成り、第１端子にRF電源及び非接地電極が接続され、第２端子から前記DCバイアス電圧の測定値を出力するところの回路は、第１抵抗及び第２抵抗の抵抗値を合計した入力抵抗値が少なくとも５０MΩであることを特徴とする。【選択図】図２
2006093342.tif 000002
【特許請求の範囲】
【請求項１】
プラズマ処理装置の非接地電極に生じるDCバイアス電圧を測定するための回路であり、第１端子と、第２端子と、前記第１端子と前記第２端子との間に接続された第１抵抗と、前記第２端子と接地との間に接続された第２抵抗と、前記第２端子と前記接地との間に前記第２抵抗と並列に接続されたコンデンサと、から成り、前記第１端子にRF電源及び前記非接地電極が接続され、前記第２端子から前記DCバイアス電圧の測定値を出力するところの回路であって、
前記第１抵抗及び前記第２抵抗の抵抗値を合計した入力抵抗値が少なくとも５０MΩであることを特徴とする回路。
【請求項２】
プラズマ処理装置の非接地電極に生じるDCバイアス電圧を測定するための回路であり、第１端子と、第２端子と、第３端子と、第４端子と、前記第１端子と前記第２端子との間に接続された第１抵抗と、前記第２端子と接地との間に接続されたコンデンサと、前記第３端子と接地との間に接続された第２抵抗と、前記第４端子と接地との間に接続された第３抵抗と、前記第２端子と前記第３及び第４端子との間に設けられたスイッチ手段であって前記第１抵抗と前記第２抵抗または前記第３抵抗との接続を切替えるスイッチ手段と、から成り、前記第１端子にRF電源及び前記非接地電極が接続され、前記第２端子から前記DCバイアス電圧の測定値を出力するところの回路であって、
前記第１抵抗及び前記第２抵抗の抵抗値を合計した第１入力抵抗値が少なくとも５０MΩであり、前記第１抵抗及び前記第３抵抗の抵抗値を合計した第２入力抵抗値が１０MΩ以下であることを特徴とする回路。
【請求項３】
半導体基板上に薄膜を形成するためのプラズマCVD装置であって、
リアクタと、
前記リアクタ内で前記半導体基板を載置するためのサセプタであって、前記サセプタは接地されている、ところのサセプタと、
前記リアクタ内で前記サセプタに対向して配置され、前記半導体基板に対して反応ガスを供給するためのシャワーヘッドであって、前記シャワーヘッドは接地されていない、ところのシャワーヘッドと、
前記シャワーヘッドに高周波電力を印加するためのRF電源と、
前記シャワーヘッドと前記RF電源との間に設けられた請求項１に記載の回路と、
から成るプラズマCVD装置。
【請求項４】
請求項３に記載の装置であって、前記回路はRF整合回路とともにマッチングボックス内に組み込まれる、ところの装置。
【請求項５】
請求項４に記載の装置であって、さらに、
前記回路から得られたDCバイアス電圧測定値に基づき、前記リアクタ内の異常放電の発生を判断するための判断手段と、
前記判断手段からの信号に応答し、処理を中止するインターロック手段と、
から成る装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体プラズマCVD処理装置に関し、特に、非接地側電極のDCバイアス電圧を測定するための回路に関する。
【背景技術】
【０００２】
従来、半導体基板上に薄膜を形成するためにプラズマCVD処理装置が広く使用されている。該プラズマCVD処理装置では、例えばサセプタ側を接地しプラズマ放電の一方の電極とし、シャワーヘッド側を非接地としプラズマ放電のもう一方の電極としている。高周波電力が印加される非接地側の電極（例えば、シャワーヘッド）にはDCバイアス電圧（以下、Vdcという）が発生する。このVdc値は、通常はRF整合回路内に組み込まれたVdc測定回路によって測定される。
【０００３】
Vdc値は、装置構成またはプロセス条件が同じであればほぼ同じ値を示す。したがって、Vdc値の変化を確認することで装置間の差異または装置の異常を知ることができる。また、プラズマ処理中に電極に被覆された陽極酸化膜等の絶縁膜が絶縁破壊を起こすかまたはプラズマの異常放電が発生した場合にもVdc値は変動する。したがって、プラズマ処理中にVdc値を監視し異常を示した場合にはプラズマ処理を中止することで、半導体基板の損傷または歩留まりの低下を未然に防止することが可能となる。このように、Vdc値の測定はプラズマ処理において重要な役割を果たす。
【０００４】
一般に、Vdc測定回路は、いくつかの既知の抵抗及びコンデンサから成り、抵抗値及び当該抵抗にかかる電圧からVdcを算出する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来のVdc測定回路にはいくつかの問題がある。
【０００６】
まず、第１の問題は、従来のVdc測定回路が検出する電圧値（以下、Vmという）は実際のVdcと異なるという点である。Vdcがかかる電極表面と測定回路の入口との間には、電極表面に被覆された陽極酸化膜と、反応によって生じ表面に付着した膜が存在する。それらが抵抗となるため、電極に電位差が生じVmはVdcよりも小さくなる。電極に付着した膜の膜質、膜厚または抵抗が時間とともに変化する場合には、それに伴ってVmも変化する。結果として、Vmの変化が電極の個体差によるものなのか、プロセスの異常によるものなのか、そもそもVdcが実際に変動しているのか区別がつかないという事態になる。これでは、Vdc測定回路を設けることによりプラズマ処理を監視するという目的を達成することはできない。
【０００７】
次に、第２の問題は、従来のVdc測定回路は局部的なアーク等の異常放電を引き起こす原因のひとつであるという点である。これは本願発明者らが行った実験によってはじめて確認されたものである。異常放電が頻繁に発生する特定の条件下において、従来のVdc測定回路を切離した結果、異常放電が発生しなくなることを発見したのである。この実験から、異常放電を引き起こすひとつの原因が従来のVdc測定回路にあることが確認された。この理由について検討すると、従来のVdc測定回路の入力抵抗が小さいために、電極の絶縁膜にかかる電位差が大きくなり、その結果アーク等の異常放電が発生するものと考えられる。従来のVdc測定回路を切離すことによりこの問題を回避することは可能であるが、それではプラズマ安定性や異常を検出することができなくなる。
【０００８】
本願は以上の従来技術の問題点に鑑みて為されたものであり、その目的は、実際のVdcを正確に検出することができ、かつ異常放電を生じさせることのない改良されたVdc測定回路を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は以下の手段から成る。
【００１０】
本発明の第１の態様であるプラズマ処理装置の非接地電極に生じるDCバイアス電圧を測定するための回路であり、第１端子と、第２端子と、第１端子と第２端子との間に接続された第１抵抗と、第２端子と接地との間に接続された第２抵抗と、第２端子と接地との間に第２抵抗と並列に接続されたコンデンサと、から成り、第１端子にRF電源及び非接地電極が接続され、第２端子からDCバイアス電圧の測定値を出力するところの回路は、第１抵抗及び第２抵抗の抵抗値を合計した入力抵抗値が少なくとも５０MΩであることを特徴とする。
【００１１】
本発明の第２の態様であるプラズマ処理装置の非接地電極に生じるDCバイアス電圧を測定するための回路であり、第１端子と、第２端子と、第３端子と、第４端子と、第１端子と第２端子との間に接続された第１抵抗と、第２端子と接地との間に接続されたコンデンサと、第３端子と接地との間に接続された第２抵抗と、第４端子と接地との間に接続された第３抵抗と、第２端子と第３及び第４端子との間に設けられたスイッチ手段であって第１抵抗と第２抵抗または第３抵抗との接続を切替えるスイッチ手段と、から成り、第１端子にRF電源及び非接地電極が接続され、第２端子からDCバイアス電圧の測定値を出力するところの回路は、第１抵抗及び第２抵抗の抵抗値を合計した第１入力抵抗値が少なくとも５０MΩであり、第１抵抗及び第３抵抗の抵抗値を合計した第２入力抵抗値が１０MΩ以下であることを特徴とする。
【００１２】
本発明に係る半導体基板上に薄膜を形成するためのプラズマCVD装置は、リアクタと、リアクタ内で半導体基板を載置するためのサセプタであって、サセプタは接地されている、ところのサセプタと、リアクタ内でサセプタに対向して配置され、半導体基板に対して反応ガスを供給するためのシャワーヘッドであって、シャワーヘッドは接地されていない、ところのシャワーヘッドと、シャワーヘッドに高周波電力を印加するためのRF電源と、シャワーヘッドとRF電源との間に設けられた上記第１の態様の回路と、から成る。
【００１３】
当該プラズマCVD装置はさらに、回路から得られたDCバイアス電圧測定値に基づき、リアクタ内の異常放電の発生を判断するための判断手段と、判断手段からの信号に応答し、処理を中止するインターロック手段と、から成る。
【発明の効果】
【００１４】
本願発明に係るVdc測定回路によれば、非接地電極表面の実際のDCバイアス電圧を正確に知ることができ、プロセス安定性の確認または異常の検出を高い精度で行うことが可能となる。
【００１５】
また、本発明に係るVdc測定回路によれば、プラズマ処理中の異常放電の発生を防止することができる。
【００１６】
さらに、本発明に係るVdc測定回路によれば、非接地電極上の絶縁膜の抵抗値を容易に測定することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら本願発明を詳細に説明する。図１は本発明に係る平行平板型プラズマCVD装置を略示したものである。プラズマCVD装置1は、リアクタ11を含む。リアクタ11内には、半導体ウエハ9を載置するためのサセプタ3が設けられている。サセプタ3は半導体ウエハ9を所定の温度に加熱するための加熱ブロック2によって支持されている。加熱ブロック2は接地10され、プラズマ放電の一方の電極を画成する。リアクタ11の上部にはサセプタ3と平行に対向してシャワーヘッド4が設けられている。シャワーヘッド4には反応ガス導入管8が結合されており、それを介して反応ガスが導入される。反応ガスはシャワーヘッド4の底面に設けられた多数の細孔（図示せず）を通じて半導体ウエハ9上に均一に噴射される。シャワーヘッド4の底面は陽極酸化膜5で被覆されている。シャワーヘッド4はマッチングボックス6を介して高周波電源(7、7’)へ接続されており、プラズマ放電のもう一方の電極を画成する。マッチングボックス6にはRF整合回路及びVdc測定回路が組み込まれている。
【００１８】
図２は、シャワーヘッド4から本発明に係るVdc測定回路までの等価回路を示したものである。本発明に係るVdc測定回路20は、第１端子21と第２端子22との間に接続された第１抵抗R1を含む。第２端子22と接地との間には第２抵抗R2が接続され、第１抵抗R1と第２抵抗R2は直列に接続された入力抵抗を構成する。第２端子22と接地との間には第２抵抗R2と並列にコンデンサC3が接続されている。コンデンサC3は高周波成分を除去するためのバイパスコンデンサである。第２端子22からVm2が出力される。両者にはVm＝(R1+R2)/R2・Vm2の関係がある。
【００１９】
Vdcは非接地電極であるシャワーヘッド4上に現れるDCバイアス電圧を表す。上記したようにシャワーヘッド表面には陽極酸化膜が被覆されており、これが抵抗Raで示されている。また、シャワーヘッド表面に付着する膜の抵抗がRfとして示されている。Rfの抵抗値は付着する膜の膜質及び膜厚の変化に伴って変化する。シャワーヘッド4及びRF電源はVdc測定回路20の第１端子21に接続されている。
【００２０】
上記したように、従来のVdc測定回路では、入力抵抗値（R1+R2）がシャワーヘッドの抵抗値（Ra+Rf）に対して十分大きいとは言えず、シャワーヘッドの絶縁膜に大きな電位差が生じてしまい、Vm≪Vdcとなっていた。そのため正確なVdcを測定することが困難であった。また、Vdc測定回路の入力抵抗値が小さいことが異常放電の一因であることが本発明者らによって確認された。そこで、本願発明者らはVdc測定回路の入力抵抗値を絶縁膜抵抗値に比べ十分大きくすることで上記欠点を克服することを考案した。すなわち、従来のVdc測定回路の入力抵抗値が約１MΩであるのに対して、本発明では５０MΩ以上、好適には１００MΩ以上とし、シャワーヘッドの抵抗値（Ra+Rf）より十分に大きくする。入力抵抗値を５０MΩ以上とすることで、シャワーヘッドの絶縁膜にかかる電圧及び回路を流れる電流が小さくなり、プラズマ処理中に異常放電が発生するのを防止することができる。また、シャワーヘッドに被覆された絶縁膜及び付着した膜の抵抗（Ra+Rf）に対してVdc測定回路の入力抵抗が十分に大きいため、回路入口の電圧が大きくなり絶縁膜での電位差を無視することができ、Vm≒Vdcとなる。その結果、実際のVdcを正確に知ることが可能となる。ただし、Vm2に接続された回路のインピーダンスはVmに影響を及ぼすので、R1の抵抗値はR2の抵抗値に比べ１００倍以上とすることが好ましい。
【００２１】
図３は、本発明に係るVdc測定回路の変形例を示したものである。図２の回路との違いは、第２抵抗がスイッチ30によりR2またはR3のいずれかに切替可能となっている点である。ひとつの実施例において、R1、R2及びR3の抵抗値はそれぞれ５MΩ、５MΩ、９５MΩである。スイッチ30を端子S1に入れると入力抵抗値は１０MΩとなり、端子S2に入れると１００MΩとなり、S3に入れると無限大となる。好適には、R2の抵抗値は５MΩ以下である。R3の抵抗値は４５MΩ以上であればいくらでもよい。第２抵抗の抵抗値を切替えることによって回路の入力抵抗値が変り、Vmが変化する。このVmの差から電極上の絶縁膜抵抗Ra及び付着膜抵抗Rfの抵抗値を算出することができる。
【実施例】
【００２２】
ここで、Vdc測定回路の入力抵抗値と異常放電の発生についてさらに詳しく説明する。図２に示されるVdc測定回路において入力抵抗値とはR1+R2を指す。従来のVdc測定回路で使用されている入力抵抗値は通常１MΩ程度である。入力抵抗値を変化させたときの異常放電の有無及びVmの経時変化について実験を行った。
【００２３】
まず、静電界強度計を使用して実際のVdcを測定した。静電界強度計による測定は非接触で行われるため、抵抗値は無限大と考えてよい。したがって、測定値は実際のVdc値を表している。この時、異常放電は観測されなかった。次に、図２に示すVdc測定回路の入力抵抗値を５MΩ、１０MΩ、５０MΩ及び１００MΩに変化させた時のVm及び異常放電の有無を観測した。表１に実験結果を示す。
【表１】
2006093342.tif 000003
【００２４】
表１からわかるように、入力抵抗値が、１MΩ、５MΩ及び１０MΩでは、測定電圧Vmと実際のVdcとの間に大きな差が生じ、異常放電も頻繁に発生した。一方、入力抵抗値が５０MΩ及び１００MΩでは、測定電圧Vmと実際のVdcとの間に差はほとんどなく、異常放電は全く発生しなかった。このことから、入力抵抗値が５０MΩ以上であれば、VmはほぼVdcと等しくかつ異常放電は発生しないことがわかる。
【００２５】
次に、各入力抵抗値でのVmの経時変化を観測する実験を行った。図４は入力抵抗値ごとにVmが時間とともにどのように変化するかを示したグラフである。グラフより、入力抵抗値が１MΩの時は、Vmの値が時間経過とともに大きく変化するのがわかる。これは電極表面に付着した膜の膜厚が変化した影響であると考えられる。入力抵抗値が５MΩ及び１０MΩの時も小さいながらVmの値が時間経過とともに変化するのがわかる。一方、入力抵抗値が５０MΩ及び１００MΩの時はVmの値は時間経過とともに全く変化せず安定している。このことから、入力抵抗値が５０MΩ以上であればVm値はほぼVdc値と等しくかつ安定であることがわかる。
【００２６】
以上、本発明をプラズマCVD装置の実施例について説明してきたが、CVD以外のプラズマ処理装置に応用することも可能である。
【図面の簡単な説明】
【００２７】
【図１】図１は、本発明に従うプラズマCVD装置を略示したものである。
【図２】図２は、シャワーヘッドから本発明に従うVdc測定回路までの等価回路を示す。
【図３】図３は、本発明に従うVdc測定回路の変形例を示す。
【図４】図４は、入力抵抗値ごとの測定電圧の経時変化を示すグラフである。
【図１】
2006093342.tif 000004
【図２】
2006093342.tif 000005
【図３】
2006093342.tif 000006
【図４】
2006093342.tif 000007