(57)【要約】【課題】ｐＭＩＳＦＥＴ及びｎＭＩＳＦＥＴにおけるキャリアのモビリティーの向上を図ること。【解決手段】ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとからなるＣＭＩＳＦＥＴを具備する半導体装置であって、ｎＭＩＳＦＥＴは、第１のゲート電極１４ｂと、この第１のゲート電極の側面に形成された圧縮応力を有する第１のスペーサ１５を具備し、ｐＭＩＳＦＥＴは、第２のゲート電極１４ａと、この第２のゲート電極の側面に形成された圧縮応力が第１のスペーサ１５より小さい第２のスペーサ１６とを具備してなる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとからなるＣＭＩＳＦＥＴを具備する半導体装置であって、
前記ｎＭＩＳＦＥＴは、第１のゲート電極と、この第１のゲート電極の側面に形成された、圧縮応力を有する第１のスペーサとを具備し、
前記ｐＭＩＳＦＥＴは、第２のゲート電極と、この第２のゲート電極の側面に形成された、第１のスペーサの圧縮応力よりも小さい圧縮応力を有する第２のスペーサとを具備してなることを特徴とする半導体装置。
【請求項２】
前記第１のスペーサの材料が、シリコン窒化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ｐ型半導体層及びｎ型半導体層上にそれぞれゲート絶縁膜を介してゲート電極を形成する工程と、
前記ｐ型半導体層上に形成されたゲート電極の側面に、圧縮応力を有する第１のスペーサを選択形成する工程と、
前記ｎ型半導体層上に形成されたゲート電極の側面に、前記第１のスペーサの圧縮応力よりも小さい圧縮応力を有する第２のスペーサを選択形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
ｐ型半導体層及びｎ型半導体層上にそれぞれゲート絶縁膜を介してゲート電極を形成する工程と、
前記ｐ型半導体層及びｎ型半導体層上に形成されたゲート電極の側面に、圧縮応力を有する第１のスペーサを形成する工程と、
前記ｎ型半導体層上のゲート電極の側面に形成された第１のスペーサを選択除去する工程と、
前記ｎ型半導体層上のゲート電極の側面及び第１のスペーサの側面に前記第１のスペーサの圧縮応力よりも小さい圧縮応力を有する第２のスペーサを形成する工程と、
前記第１のスペーサの側面に形成された第２のスペーサを選択除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１のスペーサとしてシリコン窒化膜を形成することを特徴とする請求項３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補型のＭＩＳＦＥＴ（ＣＭＩＳＦＥＴ）を具備する半導体装置及びその製造方法に関し、特にｎＭＩＳＦＥＴのチャネルに応力を加える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＣＭＩＳ回路における駆動電流向上施策としてＭＩＳＦＥＴのチャネル領域のシリコンへ応力を加えることが知られている。
【０００３】
ＭＩＳＦＥＴの駆動電流向上施策として、ゲート電極上にシリコン窒化膜を堆積し、ＭＩＳＦＥＴのチャネル領域に応力を加える方法が知られている（特許文献１）。ところが、この方法は、キャリアが電子となるｎＭＩＳＦＥＴに対しては有効な手法であるが、キャリアが正孔となるｐＭＩＳＦＥＴに対してはモビリティー劣化を招き駆動電流が低下してしまう問題があった。
【特許文献１】特開２００３−１７９１５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ｐＭＩＳＦＥＴ及びｎＭＩＳＦＥＴにおけるキャリアのモビリティーの向上を図り得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明は、上記目的を達成するために以下のように構成されている。
【０００６】
本発明の一例に係わる半導体装置は、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとからなるＣＭＩＳＦＥＴを具備する半導体装置であって、前記ｎＭＩＳＦＥＴは、第１のゲート電極と、この第１のゲート電極の側面に形成された、圧縮応力を有する第１のスペーサとを具備し、前記ｐＭＩＳＦＥＴは、第２のゲート電極と、この第２のゲート電極の側面に形成された、第１のスペーサの圧縮応力よりも小さい圧縮応力を有する第２のスペーサとを具備してなることを特徴とする。
【０００７】
本発明の一例に係わる半導体装置の製造方法は、ｐ型半導体層及びｎ型半導体層上にそれぞれゲート絶縁膜を介してゲート電極を形成する工程と、前記ｐ型半導体層上に形成されたゲート電極の側面に、圧縮応力を有する第１のスペーサを選択形成する工程と、前記ｎ型半導体層上に形成されたゲート電極の側面に、前記第１のスペーサの圧縮応力よりも小さい圧縮応力を有する第２のスペーサを選択形成する工程と、含むことを特徴とする。
【０００８】
本発明の一例に係わる半導体装置の製造方法は、ｐ型半導体層及びｎ型半導体層上にそれぞれゲート絶縁膜を介してゲート電極を形成する工程と、前記ｐ型半導体層及びｎ型半導体層上に形成されたゲート電極の側面に、圧縮応力を有する第１のスペーサを形成する工程と、前記ｎ型半導体層上のゲート電極の側面に形成された第１のスペーサを選択除去する工程と、前記ｎ型半導体層上のゲート電極の側面及び第１のスペーサの側面に前記第１のスペーサの圧縮応力よりも小さい圧縮応力を有する第２のスペーサを形成する工程と、前記第１のスペーサの側面に形成された第２のスペーサを選択除去する工程と、含むことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ｎＭＩＳＦＥＴのスペーサには圧縮応力を有する材料を使用し、ｐＭＩＳＦＥＴのスペーサにはｎＭＩＳＦＥＴの圧縮応力より圧縮応力が小さい材料を使用することで、ｐＭＩＳＦＥＴの性能を劣化させることなく、ｎＭＩＳＦＥＴの性能向上を図ることができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の形態を以下に図面を参照して説明する。
【００１１】
先ず、図１（ａ）に示すように、シリコン基板１１にシリコン酸化膜を選択的に埋めこんで素子分離絶縁膜１２を形成する。シリコン基板１１上にＳｉＯ2 からなるゲート絶縁膜１３を堆積する。なお、ゲート絶縁膜１３は、ＳｉＯ2 以外の絶縁材料からなる膜であっても良い。イオン注入及びアニーリングにより、ｐＭＩＳＦＥＴが形成されるｎ型シリコン層１１ａと、ｎＭＩＳＦＥＴが形成されるｐ型シリコン層１１ｂとを形成する。ゲート絶縁膜１３上に、ＬＰＣＶＤ技術を使用して多結晶シリコン膜を堆積する。リソグラフィ技術を使用して、多結晶シリコン膜上に図示されないレジストパターンを形成する。レジストパターンをマスクに、ドライエッチング技術を使用して、多結晶シリコン膜をエッチングし、ｎ型シリコン層１１ａ上にゲート電極（第２のゲート電極）１４ａを形成し、ｐ型シリコン層１１ｂ上にゲート電極（第１のゲート電極）１４ｂを形成する。レジストパターンを除去する。更に酸化性雰囲気において図示されない後酸化膜を形成する。
【００１２】
次いで、ｎ型シリコン層１１ａ及びゲート電極１４ａには１０14ｃｍ-2オーダーのＢＦ2を、ｐ型シリコン層１１ｂ及びゲート電極１４ｂに１０14ｃｍ-2オーダーのＡｓを、それぞれイオン注入技術で注入し非酸化性雰囲気でアニーリングをする。
【００１３】
次いで、図１（ｂ）に示すように、ゲート電極１４ａ，１４ｂの側壁に、シリコン窒化膜からなる第１のスペーサ１５を形成する。第１のスペーサ１５は、ＬＰＣＶＤ技術を使用しシリコン窒化膜を堆積した後、ドライエッチング技術を使用し全面をエッチバックすることで形成される。
【００１４】
次いで、図１（ｃ）に示すように、ｎ型シリコン層１１ａ上のゲート電極１４ａの側壁に形成された第１のスペーサ１５を選択除去する。ここではｐ型シリコン層１１ｂ上にゲート電極１４ｂ及び第１のスペーサ１５を覆うレジストパターンをリソグラフィ技術によって形成し、ｎ型シリコン層１１ａ上に形成されている第１のスペーサ１５をウェットエッチング技術を使用して除去した後に、レジストを除去する。
【００１５】
次いで、図１（ｄ）に示すように、第１のスペーサ１５の側壁及びゲート電極１４ａの側壁にシリコン酸化膜からなる第２のスペーサ１６を形成する。シリコン基板上にＬＰＣＶＤ技術を使用しシリコン酸化膜を堆積し、ドライエッチング技術を使用し全面をエッチバックすることでｐ型シリコン層１１ｂ上のゲート電極１４ｂの側壁には第１のスペーサ１５と第２のスペーサ１６の積層膜が形成され、ｎ型シリコン層１１ａ上のゲート電極１４ａの側壁には第２のスペーサ１６が形成される。
【００１６】
次に、図１（ｅ）に示すように、ｐ型シリコン層１１ｂ上の第１のスペーサ１５の側壁に形成された第２のスペーサ１６を選択除去する。ここでは、リソグラフィ技術を使用してｎ型シリコン層１１ａ上にゲート電極１４ａ及び第２のスペーサ１６を覆うレジストパターンを選択形成し、基板上にシリコン酸化膜を選択エッチングする溶液を供給した後、レジストパターンを除去する。
【００１７】
続いて、図１（ｆ）に示すように、リソグラフィ技術を使用しｐ型シリコン層１１ｂ及びゲート電極１４ｂを覆うようにレジストパターンを形成し、ｎ型シリコン層１１ａに１０15ｃｍ-2オーダーのＰをイオン注入技術で注入してｐ+拡散層１７を形成する。その後レジストパターンを除去する。更に、リソグラフィ技術を使用しｎ型シリコン層１１ａ及びゲート電極１４ａを覆うようにレジストパターンを形成し、１０15ｃｍ-2オーダーのＢをイオン注入技術でｐ型シリコン層１１ｂに注入して、ｎ＋拡散層１８を形成する。その後、レジストパターンを除去する。
【００１８】
本実施形態では、ＭＩＳＦＥＴのチャネル領域へ応力を加える手段として、ゲート電極の側壁材料の膜応力を使用することに加え、ｎＭＩＳＦＥＴの側壁材料には圧縮応力を有するシリコン窒化膜を使用し、ｐＭＩＳＦＥＴの側壁材料にはｎＭＩＳＦＥＴの側壁材料より圧縮応力が小さいシリコン酸化膜を使用することで、ｐＭＩＳＦＥＴの性能を劣化させることなく、ｎＭＩＳＦＥＴの性能向上を図ることができる。
【００１９】
なお、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係わる半導体装置の製造工程を示す断面図。
【符号の説明】
【００２１】
１１…シリコン基板，１１ａ…ｎ型シリコン層，１１ｂ…ｐ型シリコン層，１２…素子分離絶縁膜，１３…ゲート絶縁膜，１４ａ，１４ｂ…ゲート電極，１５…第１のスペーサ，１６…第２のスペーサ，１７…ｐ+拡散層，１８…ｎ+拡散層
【図１】
2006041118.tif 000003