(57)【要約】【課題】  ＭＯＮＯＳ構造のメモリセルの、ディスターブ不良の発生を低減させる。【解決手段】  半導体基板主面上にＭＯＮＯＳ構造のメモリゲートが形成され、このメモリゲートの側面にサイドウォールが形成される半導体装置において、前記サイドウォールの下部から、前記ＭＯＮＯＳ構造の下部酸化シリコン膜を除去する。  前記ＭＯＮＯＳ構造の下部酸化シリコン膜を除去した後に、前記サイドウォールをメモリゲートの側面に形成する工程を有する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
半導体基板主面上にＭＯＮＯＳ構造のメモリゲートが形成され、このメモリゲートの側面にサイドウォールが形成される半導体装置において、
前記サイドウォールの下部から、前記ＭＯＮＯＳ構造の下部酸化シリコン膜が除去されていることを特徴とする半導体装置。
【請求項２】
半導体基板主面上にＭＯＮＯＳ構造のメモリゲートが形成され、このメモリゲートの側面にサイドウォールが形成される半導体装置の製造方法において、
前記ＭＯＮＯＳ構造の下部酸化シリコン膜を除去した後に、前記サイドウォールをメモリゲートの側面に形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記メモリゲートの側面にサイドウォールを介してコントロールゲートが形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ＭＯＮＯＳ構造の窒化シリコン膜の除去が、ウエットエッチングによって、窒化シリコン膜の膜厚に合わせて行なわれることを特徴とする請求項２又は請求項３に記載の半導体装置の製造方法。
【請求項５】
前記下部酸化シリコン膜の除去がウエットエッチングによって、下部酸化シリコン膜の膜厚に合わせて行なわれることを特徴とする請求項２乃至請求項４の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＯＮＯＳ構造を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置では、集積度の向上によって多様な機能を単一のチップに集積化することが可能になったことから、情報処理に必要な機能を用途に応じてワンチップに組み込んで、単体で情報の演算処理を行なうことができるマイクロコントローラ（ＭＣＵ）が、様々な用途に用いられている。
【０００３】
こうしたＭＣＵには、プログラムの格納用途等のために待機電源を必要としない不揮発性記憶回路が組み込まれている。従来の不揮発性記憶回路に用いられているメモリセルは、半導体基板主面上の導電性のフローティンクゲートに絶縁膜を介してコントロールゲートを重ねたスタックゲート構造を採用している。この不揮発性メモリセルは、データの書き込みではコントロールゲートに十数∨以上という高電圧を印加してチャネルホットエレクトロンをフローティングゲートに注入し、データの消去では半導体基板に高電圧を印加してトンネリング現象でフローティングゲートの電子を引き抜いている。
【０００４】
このように高電圧を扱うことから、従来の不揮発性記憶回路に用いられるトランジスタが大きくなり、ワード線のデコーダ面積も大きくする必要がある。また、内部で電源電圧から高電圧を生成する昇圧回路が複数必要になり、さらに半導体チップの占有面積が増加する。このためＭＣＵでは、半導体チップの面積の殆どを不揮発性記憶回路が占有してしまうこともある。
【０００５】
また、導電性のフローティングゲートを電荷蓄積層とするメモリセルでは、半導体基板とフローティングゲート間のトンネリング膜に、局所的にリークパスが発生した場合、蓄積された電荷がリークパスを通って半導体基板側に消失し、電荷保持特性が低下してしまう。
【０００６】
こうした問題に対する解決策として、半導体基板上に、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜及び金属ゲートを積層したＭＯＮＯＳ(Metal Oxide Nitride Oxide Silicon)構造の不揮発性メモリセルが考えられた。ＭＯＮＯＳ楕造のメモリセルは、コントロールゲートとメモリゲートとを有するスプリットゲートタイプであり、ワード線を選択用と記憶用に分けた２トランジスタ構造としている。
【０００７】
このため、書き込み／消去時にコントロールゲートに高電圧を印加する必要がないので、セル面積及びデコ一ダを小さくすることができる。加えて、書き込み電流も小さいので多ビットを同時に書き込むことも可能である。また、デコーダに高耐圧トランジスタが不要となったことで、消去時間及び書き込み時間を短縮し、高速の書き込み／消去が可能になる。
【０００８】
加えて、ＭＯＮＯＳ構造の記憶素子では、電荷の蓄積部を導電体の多結晶シリコンから絶縁体である窒化シリコン膜に変更しトラップに電荷を蓄える構成としたので、局所的にリークパスが発生した場合には、リークパス近傍の保持電荷が局所的にリークするに過ぎず、電荷蓄積層に導電体の多結晶シリコンを用いた場合より電荷保持特性に優れており、絶縁膜欠陥に対する信頼性を向上させることができる。
【０００９】
このようなＭＯＮＯＳ構造の半導体記憶装置については、例えば下記特許文献１，２に開示されている。
【００１０】
【特許文献１】特開２００２−１６４４４９号公報
【特許文献２】特開２００３−３０９１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明者等は、ＭＣＵに組み込むＭＯＮＯＳ構造の不揮発性記憶回路の開発を行なったが、こうしたＭＯＮＯＳ構造のメモリセルでは、閾値電圧が変動するディスターブ不良が発生し、ＭＣＵの歩留を低下させているという問題がある。
【００１２】
本発明の課題は、これらの問題点を解決し、ディスターブ不良の発生を低減させることが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体基板主面上にＭＯＮＯＳ構造のメモリゲートが形成され、このメモリゲートの側面にサイドウォールが形成される半導体装置において、前記サイドウォールの下部から、前記ＭＯＮＯＳ構造の下部酸化シリコン膜を除去する。
【００１４】
半導体基板主面上にＭＯＮＯＳ構造のメモリゲートが形成され、このメモリゲートの側面にサイドウォールが形成される半導体装置の製造方法において、前記ＭＯＮＯＳ構造の下部酸化シリコン膜を除去した後に、前記サイドウォールをメモリゲートの側面に形成する工程を有する。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、前記サイドウォールの下部から、前記ＭＯＮＯＳ構造の下部酸化シリコン膜を除去することにより、下部酸化シリコン膜に残存する汚染等を除去することができるという効果がある。
（２）本発明によれば、上記効果（１）により、ディスターブ特性を向上させることができるという効果がある。
（３）本発明によれば、上記効果（１）により、不良の発生を低減させ、歩留を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。図１は、本発明の一実施の形態である不揮発性記憶回路を示す部分平面図であり、図２は図１中のａ−ａ´線に沿った縦断面図であり、以降の図３〜１４においても同様である。
【００１７】
図１には、情報の記憶素子となるＭＯＮＯＳ楕造のメモリセルが縦横に配置されたメモリセルアレイが示されており、このメモリセルアレイでは、半導体基板を例えば溝型の素子分離領域１によって区分して、図１中の左右方向（以下、列方向という）に延在する連続した活性領域が図１中の上下方向（以下、行方向という）に複数配置されている。
【００１８】
夫々の活性領域には複数のメモリセルが列方向に連続して形成され、夫々のメモリセルは行方向に隣接する他のメモリセルと、メモリゲート電極２或いはコントロールゲート電極３が接続されており、このためコントロールゲート電極３及びメモリゲート電極２は行方向に延在している。
【００１９】
夫々のメモリセルでは、行方向に隣接するメモリセルのソース領域４が共通ソース線５に接続されており、共通ソース線５はメモリゲート電極２及びコントロールゲート電極３とともに、行方向に延在し、列方向に隣接するメモリセルのドレイン領域６がビット線７に接続されており、ビット線７は列方向に延在している。
【００２０】
各メモリセルでは、図２に示すように、単結晶シリコン等を用いた半導体基体８にｎ型分離層９及びｐ型ウェル１０を形成し、必要に応じてしきい値電圧調整用のイオン注入等を行なった半導体基板の主面上に、コントロールトランジスタとメモリトランジスタとを直列に設けてあり、ソース領域４及びドレイン領域６間にコントロールゲート電極３とメモリゲート電極２とを配置してある。
【００２１】
メモリトランジスタでは、膜厚約３ｎｍの熱酸化による下部酸化シリコン膜１１と、膜厚約５ｎｍのＣＶＤによる窒化シリコン膜１２と、膜厚約１６ｎｍのＣＶＤによる上部酸窒化シリコン膜１３とからなるＯＮＯ積層絶縁膜上に多結晶シリコンのメモリゲート電極２を形成する。なお、本実施の形態では、前述した上部酸化シリコン膜として酸窒化シリコン膜１３を用いている。
【００２２】
本実施の形態では、窒化シリコン膜１２が非導電性の電荷トラップ膜となっている。窒化シリコン膜１２は非導電性であることから電荷のトラップが非連続で離散的となり、下部酸化シリコン膜１１の一部にピンホール等のリークパスが発生した場合にも、蓄積された電荷のすべてが消失されることがなく、リテンション特性の向上を図ることができる。
【００２３】
メモリゲート電極２とドレイン領域６との間の半導体基板主面上に、ゲート絶縁膜１４を介して多結晶シリコンのコントロールゲート電極３を形成し、コントロールゲート電極３は、メモリゲート電極２の側面に設けられたサイドウォール１５及びキャップ絶縁膜１６を介して、メモリゲート電極２上に延在している。コントロールゲート電極３の側面はサイドウォール１５´によって覆われている。
【００２４】
ソース領域４及びドレイン領域６は、コントロールゲート電極３の端部とメモリゲート電極２の端部とによって規定され、列方向に隣接するメモリセルでは、メモリゲート電極２及びコントロールゲート電極３の配置が逆になっており、このためソース領域４及びドレイン領域６が共有されている。
【００２５】
メモリセルは、層間絶縁膜１７によって被覆され、層間絶縁膜１７にはドレイン領域６と接続するプラグ１８を形成する。図示はしないが、ソース線はメモリマット端(行方向)で共通にプラグで接続され、ビット単独では接続されていない。層間絶縁膜１７上に層間絶縁膜１９を堆積させ、層間絶縁膜１９にメモリセルのドレイン領域６と導通するプラグ１８と接続するプラグ２０を形成し、層間絶縁膜１９上に列方向に延在するビット線７にプラグ２０を接続してある。
【００２６】
ここで、本実施の形態のメモリセルの基本動作について説明する。先ず、消去動作では、メモリゲート電極２に正電圧を印加して、その他の端子はいずれも基準電圧である接地電位とする。メモリゲート電極２の直下の下部酸化シリコン膜１１を流れるファウラーノルドハイム（ＦＮ）型のトンネル電流により、下部酸化シリコン膜１１を通して半導体基板から電荷蓄積領域である窒化シリコン膜１２にトラップされている電子をゲート電極方向へひきぬく。このことを消去動作という。
【００２７】
そして書き込み動作では、ソース領域４に高電圧(例えば６Ｖ)、半導体基板は基準電圧（例えば０Ｖ）、コントロールゲート電極３は正電圧(例えば１．５Ｖ)を印加して、書込みを行なう所望のメモリゲート電極２に高電圧(例えば１２Ｖ)を印加する。ソース-ドレイン間の電界差によりホットエレクトロンが発生し、メモリゲート電極２の正電圧により窒化シリコン膜１２中へ注入され、書き込み動作が行われる。 
この電子の注入による高い閾値電圧状態を例えば書き込み状態とし、トラップ電子を 消去した低い閾値電圧状態を例えば消去状態とすれば、メモリセルの読み出し動作では、ドレイン領域６及びコントロールゲート電極３へ電源電圧を印加し、その他の端子は接地電位とすることにより、メモリトランジスタの閾値電圧の状態によるドレイン電流のオフ又はオンから情報を読み出すことができる。
【００２８】
ＭＯＮＯＳ構造のメモリセルでは、メモリトランジスタの窒化シリコン膜１２のエッジ端に電荷を蓄積しているため、窒化シリコン膜１２のエッジ端の形状やサイドウォールのギャップ幅がメモリ特性に影響を与える。このため、窒化シリコン膜１２のウエットエッチングでは、過剰にエッチング処理を行った場合、サイドエッチングによってエッジ端形状が変化してしまうので、エッジ端形状の変化を最小限にとどめるために、窒化シリコン膜１２の膜厚に合わせた処理時間でエッチングを停止している。
【００２９】
このため、窒化シリコン膜１２のウエットエッチング処理後に、下部酸化シリコン膜１１に除去しきれなかった窒化シリコン膜の残渣が付着している場合がある。
【００３０】
また、従来のメモリセルでは、材料が同じ酸化シリコンであることから、下部酸化シリコン膜１１を除去せずにサイドウォール１５を形成していた。このため、図３に示すようにサイドウォール１５の下に下部酸化シリコン膜１１が残存していた。その結果として、前記窒化シリコン膜１２の残渣が下部酸化シリコン膜１１に残存し、加えて、窒化シリコン膜１２加工時による持ち込み汚染やサイドウォール１５形成プロセスによる工程汚染などが下部酸化シリコン膜１１に残存していた。
【００３１】
本実施の形態では、図４に示すようにサイドウォール１５の下に下部酸化シリコン膜１１が残存していない。このため、窒化シリコン膜１２除去後の下部酸化シリコン膜１１中の汚染、異物を除去することができる。
【００３２】
続いて、この半導体装置の製造方法について、図５乃至図１４を用いて工程毎に説明する。
先ず、図５に示すように、例えばｐ型半導体基体８にｎ型分離層９及びｐ型ウェル１０を形成し、必要に応じてしきい値電圧調整用のイオン注入等を行なった半導体基板の主面上に、膜厚約３ｎｍの熱酸化による下部酸化シリコン膜１１と、膜厚約５ｎｍのＣＶＤによる窒化シリコン膜１２と、膜厚約１６ｎｍのＣＶＤによる上部酸窒化シリコン膜１３とからなるＯＮＯ積層膜を堆積させる。なお、本実施の形態ではＭＯＮＯＳの上部酸化シリコン膜として酸窒化シリコン膜１３を用いている。なお、酸化シリコン膜１１は従来の熱酸化法によって形成しているが、その他の形成方法として、ＩＳＳＧ(In-Situ Steam Generation)酸化法（熱処理チャンバ内に水素と酸素を直接導入し、加熱した基板上でラジカル酸化反応を行なう方法）を用いてもよい。更に、ＣＶＤ法によって酸化シリコン膜を形成したあと、熱処理を施して膜質を向上させることによって、酸化シリコン膜１１を形成しても良い。
【００３３】
次に、多結晶シリコン膜を堆積させて、ホトリソグラフィによってメモリゲート電極２の形成領域を覆うレジストマスク２１を形成し、このレジストマスク２１をマスクにして多結晶シリコン膜をドライエッチングし、メモリゲート電極２を形成する。この状態を図６に示す。
【００３４】
次に、レジストマスク２１及びメモリゲート電極２をマスクにして、熱リン酸を用いたウエットエッチングにより上部酸窒化シリコン膜１３及び窒化シリコン膜１２をパターニングする。この際に下部酸化シリコン膜１１がエッチングストッパとして機能する。この状態を図７に示す。
【００３５】
次に、レジストマスク２１を残したままドレイン領域６の形成される領域を覆うレジストマスク２２を形成し、このレジストマスク２２及びメモリゲート電極２をマスクとして砒素等のｎ型不純物をｐ型ウェル１０に注入してソース領域４を形成する。この状態を図８に示す。
【００３６】
次に、レジストマスク２２を除去した後に、５０℃のアンモニア水に１５分程度、１：５００のフッ酸に１０分程度浸漬して、ウエットエッチングによりメモリゲート電極２部分以外の下部酸化シリコン膜１１を洗浄除去してＭＯＮＯＳ構造の積層膜を形成する。この洗浄除去では、処理時間を下部酸化シリコン膜１１の膜厚に合わせて最適化する。この状態を図９に示す。すなわち、この洗浄工程によって、メモリゲート電極２の下部に存在する酸化シリコン膜１１を残すように、半導体基板表面を露出させる。また、本実施の形態では上記のフッ酸を用いた洗浄液をもちいたが、酸化シリコン膜１１が除去できるものであれば、他の洗浄液を用いても構わない。
【００３７】
次に、全面にＣＶＤで酸化シリコンを堆積させ、この酸化シリコンを異方性エッチングによってエッチバック加工して、メモリゲート電極２の側面にサイドウォール１５を、メモリゲート電極２の上面にキャップ絶縁膜１６を形成する。この状態を図１０に示す。
【００３８】
次に、半導体基板の主面に、コントロールゲート電極３のゲート絶縁膜１４となる酸化シリコン膜を熱酸化によって形成し、多結晶シリコン膜を堆積させて、ホトリソグラフィによってパターニングしたレジストマスク２３をマスクにして多結晶シリコン膜をドライエッチングし、コントロールゲート電極３を形成する。この状態を図１１に示す。なお、このゲート絶縁膜１４及びコントロールゲート電極３の形成と同一の工程で、メモリセルの周辺回路に用いるトランジスタのゲート絶縁膜及びゲートを形成することができる。
【００３９】
次に、レジストマスク２３を除去し、上記のドライエッチングにてメモリゲートLDD部(ソース側)に残ったゲートの多結晶シリコン残渣３´を除去するため、ドレイン部を覆うレジストマスク２４を形成し、再度ドライエッチングを行なう。この状態を図１２に示す。
【００４０】
次に、ソース領域４の形成される領域を覆うレジストマスク２５を形成し、このレジストマスク２５及びコントロールゲート電極３をマスクとして砒素等のｎ型不純物をｐ型ウェル１０に注入してドレイン領域６を形成する。この状態を図１３に示す。
【００４１】
次に、レジストマスク２５を除去し、全面にＣＶＤで酸化シリコンを堆積させ、この酸化シリコンを異方性エッチングによってエッチバック加工して、コントロールゲート電極３の側面にサイドウォール１５´を形成する。続いて、例えばＣＶＤによりＴＥＯＳ‐酸化シリコンを全面に堆積させ、ＣＭＰ法により研磨して平坦化して層間絶縁膜１７を形成し、層間絶縁膜１７にドレイン領域６を部分的に露出させる開口を設け、この開口に例えばタングステンを埋め込んだプラグ１８を形成する。ソース領域４には単独ではプラグは存在せず、メモリ端（行方向）にて共通で接続させている。この状態を図１４に示す。
【００４２】
次に、例えばＣＶＤにより層間絶縁膜１７及びプラグ１８上に層間絶縁膜１９を堆積させ、層間絶縁膜１９にメモリセルのドレイン領域６と導通するプラグ１８を露出させる開口を設け、この開口に例えばタングステンを埋め込んだプラグ２０を形成する。この状態を図１５に示す。この後、層間絶縁膜１９上の全面にアルミニュウム等を用いた金属膜を堆積させ、この金属膜をパターニングして、ドレイン領域６と導通するプラグ２０を相互に接続するビット線７を層間絶縁膜上に列方向に延在させて形成すると図２に示す状態となる。
【００４３】
ＭＯＮＯＳ構造のメモリセルでは、メモリトランジスタの窒化シリコン膜１２のエッジ端に電荷を蓄積しているため、窒化シリコン膜１２のエッジ端の形状やサイドウォール１５のギャップ幅がメモリ特性に影響を与える。このため、窒化シリコン膜１２のウエットエッチングでは、過剰にエッチング処理を行った場合、サイドエッチングによってエッジ端形状が変化してしまうので、エッジ端形状の変化を最小限にとどめるために、窒化シリコン膜１２の膜厚に合わせた処理時間でエッチングを停止している。
【００４４】
このため、窒化シリコン膜１２のウエットエッチング処理後に、下部酸化シリコン膜１１に除去しきれなかった窒化シリコン膜１２の残渣が付着している場合がある。
【００４５】
また、従来のメモリセルでは、次の工程で、同じく酸化シリコンを用いたサイドウォール１５を形成するので、下部酸化シリコン膜１１の除去は行なっていなかった。その結果として、前記残渣が下部酸化シリコン膜１１に残存し、加えて、熱リン酸処理時による持ち込み汚染やサイドウォール形成プロセスによる工程汚染などが下部酸化シリコン膜１１に存在したまま、下部酸化シリコン膜１１が残存していた。
【００４６】
本実施の形態では、サイドウォール１５形成前に、下部酸化シリコン膜１１除去時間分の酸化膜洗浄を追加することにより、窒化シリコン膜１２除去後の下部酸化シリコン膜１１中の汚染、異物を除去することができる。このため、ディスターブ特性を向上させることができる。なお、下部酸化シリコン膜１１の洗浄除去では、洗浄時間が短いため窒化シリコン膜１２のエッジ端の形状変化が少ない。
【００４７】
図１６に示すのは下部酸化シリコン膜１１の除去を行なう洗浄処理をしたウェハ＃２０，＃２１と洗浄処理をしなかったウェハ＃２５，＃１５とについて、ディスターブ特性を比較したグラフであり、洗浄処理をした場合には、閾値電圧の変動ΔＶｔｈが小さくなっており、単体ディスターブ特性が改善されている。
【００４８】
また、図１７に示すのはＭＣＵの歩留を示すグラフであり、ディスターブ不良が１５％程度低減しており、全体としての良品ｐａｓｓが１５％程度増加している。図１８に示すのはディスターブ不良の内容を示すグラフであり、メモリセル単体に原因があるｓｉｇｌｅ  ｂｉｔ不良が１／３程度に減少していることが解る。
【００４９】
これらの結果から、下部酸化シリコン膜の残膜を洗浄除去することにより、膜中に存在したプロセス工程間の異物・汚染物質等がサイドウォール下に界面順位を形成されたの発生を抑制し、これによりディスターブ不良を低減することができたと考えられ、その結果としてＭＣＵの歩留を向上させることができた。
【００５０】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施の形態である半導体装置の要部を示す部分平面図である。
【図２】図１中のａ−ａ'線に沿った縦断面図である。
【図３】従来の半導体装置の要部を拡大して示す縦断面図である。
【図４】本発明の一実施の形態である半導体装置の要部を拡大して示す縦断面図である。
【図５】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図６】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図７】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図８】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図９】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１０】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１１】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１２】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１３】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１４】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１５】本発明の一実施の形態である半導体装置の要部を工程毎に示す縦断面図である。
【図１６】本発明の一実施の形態である半導体装置と従来の半導体装置とのディスターブ特性を比較したグラフである。
【図１７】本発明の一実施の形態である半導体装置と従来の半導体装置とで不良の発生を比較したグラフである。
【図１８】本発明の一実施の形態である半導体装置と従来の半導体装置とで不良の内容を比較したグラフである。
【符号の説明】
【００５２】
１…素子分離領域、２…メモリゲート電極、３…コントロールゲート電極、４…ソース領域、５…共通ソース線、６…ドレイン領域、７…ビット線、８…半導体基体，９…ｎ型分離層、１０…ｐ型ウェル、１１…下部酸化シリコン膜、１２…窒化シリコン膜、１３…上部酸化シリコン膜、１４…ゲート絶縁膜、１５…サイドウォール、１６…キャップ絶縁膜、１７，１９…層間絶縁膜、１８，２０…プラグ、２１，２２，２３，２４，２５…レジストマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2006040985.tif 000013
【図１２】
2006040985.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
2006040985.tif 000018
【図１７】
2006040985.tif 000019
【図１８】
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