(57)【要約】【課題】プログラム時間を減らすことができ、データ伝送過程に必要なデータ伝送回路を省略して素子の面積を減らすことができるうえ、消費電力を低めることができる、フラッシュメモリ素子のページバッファおよびそのプログラム動作制御方法の提供。【解決手段】少なくとも一対のビットラインに連結される複数のマルチレベルセルを含むフラッシュメモリ素子のページバッファにおいて、ビットライン選択信号とディスチャージ信号に応答して、前記一対のビットラインのいずれか一方を選択し、その選択されたビットラインを感知ノードに連結するビットライン選択部と、上位ビット読み出し信号と前記感知ノードの電圧レベルに応答して、上位ビットセンシングデータを格納し、第１上位ビット出力端子を出力するか、またはデータ入力信号に応答して、データ入出力端子を介して受信される第１または第２入力データを格納し、第２上位ビット出力データを出力する上位ビットレジスタと、下位ビット読み出し信号と前記感知ノードの電圧レベルに応答して、下位ビットセンシングデータを格納し、第１下位ビット出力データを出力するか、またはデータ入力信号に応答して、ラッチ初期化回路を介して受信される第１または第２初期データを格納し、第２下位ビット出力データを出力する下位ビットレジスタとを含む。【選択図】図２
2006277915.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一対のビットラインに連結される複数のマルチレベルセルを含むフラッシュメモリ素子のページバッファにおいて、
ビットライン選択信号とディスチャージ信号に応答して、前記一対のビットラインのいずれか一方を選択し、その選択されたビットラインを感知ノードに連結するビットライン選択部と、
上位ビット読み出し信号と前記感知ノードの電圧レベルに応答して、上位ビットセンシングデータを格納し、第１上位ビット出力端子を出力するか、またはデータ入力信号に応答して、データ入出力端子を介して受信される第１または第２入力データを格納し、第２上位ビット出力データを出力する上位ビットレジスタと、
下位ビット読み出し信号と前記感知ノードの電圧レベルに応答して、下位ビットセンシングデータを格納し、第１下位ビット出力データを出力するか、またはデータ入力信号に応答して、ラッチ初期化回路を介して受信される第１または第２初期データを格納し、第２下位ビット出力データを出力する下位ビットレジスタとを含むことを特徴とするフラッシュメモリ素子のページバッファ。
【請求項２】
前記第２下位ビット出力データの値は、前記第２上位ビット出力データの値と同一であることを特徴とする請求項１に記載のフラッシュメモリ素子のページバッファ。
【請求項３】
プリチャージ信号に応答して、前記感知ノードを所定の電圧レベルにプリチャージするプリチャージ部と、
マルチレベルセルプログラム信号に応答して、前記第１および第２上位ビット出力データのいずれか一つと前記第１および第２下位ビット出力データのいずれか一つとを比較し、その比較結果に基づいて前記感知ノードの電圧レベルを変更または維持するデータ比較部とをさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子のページバッファ。
【請求項４】
前記上位ビットレジスタは、前記第１入力データまたは前記第２入力データまたは前記上位ビットセンシングデータを格納し、前記第１または第２上位ビット出力データを前記データ比較部に出力する上位ビットラッチ回路と、
前記上位ビット読み出し信号と前記感知ノードの電圧レベルに応答して前記上位ビットセンシングデータを発生するセンシング回路と、
リセット信号に応答して前記上位ビットラッチ回路を初期化するラッチリセット回路とを含むことを特徴とする請求項３に記載のフラッシュメモリ素子のページバッファ。
【請求項５】
前記下位ビットレジスタは、前記第１初期データまたは前記第２初期データまたは前記下位ビットセンシングデータを格納し、前記第１または第２下位ビット出力データを前記データ比較部に出力する下位ビットラッチ回路と、
前記第１下位ビット読み出し信号と前記感知ノードの電圧レベルに応答して前記下位ビットセンシングデータを発生するセンシング回路と、
前記データ入力信号に応答して第１または第２初期データを発生するラッチ初期化回路とを含むことを特徴とする請求項３に記載のフラッシュメモリ素子のページバッファ。
【請求項６】
少なくとも一対のビットラインに連結される複数のマルチレベルセルを含むフラッシュメモリ素子のページバッファのプログラム動作制御方法において、
ビットライン選択信号とディスチャージ信号に応答して、前記一対のビットラインのいずれか一つを選択し、その選択されたビットラインを感知ノードに連結する段階と、
データ入力信号に応答して下位ビットレジスタに格納される第１または第２初期データを前記選択されたビットラインに連結されたマルチレベルセルに下位ビットデータとしてプログラムする段階と、
第３または第４初期データ、前記下位ビットデータ、および前記データ入力信号に応答して前記上位ビットレジスタに入力される前記第１または前記第２入力データに基づいて、発生する上位ビットデータを前記マルチレベルセルにプログラムする段階とを含むことを特徴とするフラッシュメモリ素子のプログラム動作制御方法。
【請求項７】
前記第１入力データ値は、第３初期データ値と同一であり、前記第２入力データ値は第４初期データ値と同一であることを特徴とする請求項６に記載のフラッシュメモリ素子のプログラム動作制御方法。
【請求項８】
前記下位ビットデータプログラム段階で、前記下位ビットレジスタに前記第１または第２初期データが格納されるとき、前記データ入力信号に応答して前記上位ビットレジスタに第３または第４入力データが格納され、
前記第１初期データ値は第３入力データ値と同一であり、前記第２初期データ値は第４入力データ値と同一であることを特徴とする請求項６に記載のフラッシュメモリ素子のプログラム動作制御方法。
【請求項９】
前記下位ビットデータプログラム段階は、前記上位ビットレジスタおよび前記下位ビットレジスタを初期化させる段階と、
前記データ入力信号に応答して前記下位ビットレジスタに前記第１または前記第２初期データを格納する段階と、
前記選択されたビットラインと前記感知ノードとを連結する段階と、
データパス回路によって前記第１または前記第２初期データを前記選択されたビットラインに伝送する段階とを含むことを特徴とする請求項６に記載のフラッシュメモリ素子のプログラム動作制御方法。
【請求項１０】
前記上位ビットデータプログラム段階は、前記上位ビットレジスタおよび前記下位ビットレジスタを初期化させる段階と、
前記データ入力信号に応答して前記上位ビットレジスタに前記第１または前記第２入力データを入力する段階と、
前記データ入力信号に応答して前記下位ビットレジスタに前記第３または前記第４初期データを入力する段階と、
前記下位ビットデータを読み出し、読み出された前記下位ビットデータに応答して、前記下位ビットレジスタに格納されている前記第３または前記第４初期データをそのまま維持し、または前記下位ビットデータに対応する下位ビットセンシングデータを前記下位ビットレジスタに格納する段階と、
データ比較部によって前記第１または前記第２入力データと、前記第３初期データ、前記第４初期データ、および前記下位ビットセンシングデータのいずれか一つとを比較し、その比較結果に基づいて、前記上位ビットレジスタに格納された前記第１または前記第２入力データを維持し、または前記比較結果に対応する上位ビットセンシングデータを格納する段階と、
前記選択されたビットラインと前記感知ノードとを連結する段階と、
前記データ比較部によって、第１入力データ、前記第２入力データおよび前記上位ビットセンシングデータのいずれか一つと、前記第３初期データ、前記第４初期化データおよび前記下位ビットセンシングデータのいずれか一つとを比較し、その比較結果に基づいて発生する前記上位ビットデータを前記選択されたビットラインに伝送する段階とを含むことを特徴とする請求項６に記載のフラッシュメモリ素子のプログラム動作制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子に係り、特に、フラッシュメモリ素子のページバッファとそのプログラム動作方法に関する。
【背景技術】
【０００２】
最近、電気的にプログラムと消去が可能であり、一定の周期でデータを再作成しなければならないリフレッシュ(refresh)機能を必要としない半導体メモリ素子の需要が増加している。そして、さらに多い容量のデータを格納することが可能な大容量メモリ素子の開発のために、メモリ素子の高集積化に対する技術が研究されている。これにより、フラッシュメモリに関する研究が活発に行われている。フラッシュメモリは、一般に、ＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリに分けられる。ＮＯＲ型フラッシュメモリは、メモリセルがそれぞれ独立にビットラインとワードラインに連結される構造を持つので、ランダムアクセス時間特性に優れる。これに対し、ＮＡＮＤ型フラッシュメモリは、複数のメモリセルが直列に連結されてセルストリング当り１本のコンタクトのみが必要なので、集積度の面で優れた特性を持つ。したがって、高集積フラッシュメモリには主にＮＡＮＤ型構造が使用される。
【０００３】
最近は、このようなフラッシュメモリの集積度をさらに向上させるために、１つのメモリセルに複数のデータを格納することが可能な多重ビットセルについての研究が行われている。このような方式のメモリセルを、通常、マルチレベルセル(Multi-Level Cell；ＭＬＣ)という。これと対比される単一ビットのメモリセルをシングルレベルセル(Single LevelCell；ＳＬＣ)という。
【０００４】
一般に、マルチレベルセルＭＬＣのしきい値電圧Ｖｔは、複数の電圧値に分布できる。これを詳しく説明すると、マルチレベルセルＭＬＣには２ビットのデータがプログラムできるので、一つのマルチレベルセルＭＬＣが４つのデータ、すなわち［００］、[１０]、［０１］、［００］のいずれか一つを格納することができる。また、前記マルチレベルセルＭＬＣのしきい値電圧Ｖｔは、格納されたデータに応じて変更できる。例えば、メモリセルのしきい値がそれぞれ−２．７Ｖ以下、０．３〜０．７Ｖ、１．３Ｖ〜１．７Ｖ、および２．３Ｖ〜２．７Ｖの範囲内に存在すると仮定すれば、前記データ［１１］を格納するマルチレベルセルＭＬＣのしきい値電圧は−２．７Ｖ以下に、前記データ［１０］を格納するマルチレベルセルＭＬＣのしきい値電圧は０．３〜０．７Ｖにそれぞれ対応する。前記データ［０１］を格納するマルチレベルセルＭＬＣのしきい値電圧は１．３Ｖ〜１．７Ｖに、前記データ［００］を格納するマルチレベルセルＭＬＣのしきい値電圧は２．３〜２．７Ｖにそれぞれ対応する。
【０００５】
マルチレベルセルＭＬＣは、速いプログラム動作と読み取り動作のためにページバッファを用いる。
【０００６】
図１は従来のマルチレベルセルを有するフラッシュメモリ素子のページバッファのブロック図であって、プログラム動作と関したブロックのみが概略的に示される。
【０００７】
図１を参照すると、ページバッファ１０は、ビットライン選択部１１、プリチャージ部１２、上位ビットレジスタ１３、下位ビットレジスタ１４、データ比較部１５、データ伝送回路１６、およびデータパス回路１７を含む。
【０００８】
次に、前記ページバッファ１０によって実行されるプログラム動作過程について簡略に説明する。まず、前記上位ビットレジスタ１３と前記下位ビットレジスタ１４が設定された初期値にそれぞれ初期化される。また、入力データＤ１が前記上位ビットレジスタ１３に格納され、前記データ伝送回路１６が前記上位ビットレジスタ１３から受信される前記入力データＤ１を、点線「Ｄ」で表示されたように、前記下位ビットレジスタ１４に伝送する。その結果、前記下位ビットレジスタ１４が前記データＤ１を格納する。前記データパス回路１７は、前記下位ビットレジスタ１４から受信される前記データＤ１を感知ノードＳＯに出力する。この際、前記感知ノードＳＯには前記ビットライン選択部１１によってビットラインＢＬｅおよびＢＬｏのいずれか一つが連結される。結果的に、前記入力データＤ１が前記感知ノードＳＯに連結されたビットラインＢＬｅまたはＢＬｏを介して、前記ビットラインＢＬｅまたはＢＬｏに連結されたマルチレベルセルにプログラムされる。上述した過程により、前記マルチレベルセルに下位ビットデータのプログラム動作が完了する。また、前記マルチレベルセルに上位ビットデータがプログラムされる過程でも、前記点線「Ｄ」で表示されたように、入力データＤ２が前記上位ビットレジスタ１３に格納された後、前記データ伝送回路１６を介して、前記下位ビットレジスタ１４に伝達される過程が必要である。
【０００９】
上述したように、前記ページバッファ１０では、マルチレベルセルに下位ビットデータと上位ビットデータをそれぞれプログラムするために、毎回入力データが前記上位ビットレジスタ１３に格納された後、その格納されたデータが前記下位ビットレジスタ１４に伝達される過程が要求される。したがって、前記ページバッファ１０によってマルチレベルセルのプログラム動作が実行されるとき、プログラム時間、およびプログラム動作時の消費電力が増加するという問題点がある。また、前記ページバッファ１０は、前記上位ビットレジスタ１３に格納されたデータを前記下位ビットレジスタ１４に伝達するためのデータ伝送回路１６を備えなければならないので、その大きさと製造コストが増加するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、上位ビットレジスタに入力データを格納すると同時に前記入力データと同一の値を有する初期データを下位ビットレジスタに格納してデータ伝送回路を回路構成から省略するマルチレベルセルフラッシュメモリ素子のページバッファを提供することにある。
【００１１】
また、本発明の他の目的は、上位ビットレジスタに入力データを格納すると同時に前記入力データと同一の値を有する初期データを下位ビットレジスタに格納し、マルチレベルセルフラッシュメモリ素子のプログラム時間を減らすプログラム動作制御方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明に係るフラッシュメモリ素子のページバッファは、少なくとも一対のビットラインに連結される複数のマルチレベルセルを含むフラッシュメモリ素子のページバッファにおいて、ビットライン選択信号とディスチャージ信号に応答して、前記一対のビットラインのいずれか一方を選択し、その選択されたビットラインを感知ノードに連結するビットライン選択部と、上位ビット読み出し信号と前記感知ノードの電圧レベルに応答して、上位ビットセンシングデータを格納し、第１上位ビット出力端子を出力し、またはデータ入力信号に応答して、データ入出力端子を介して受信される第１または第２入力データを格納し、第２上位ビット出力データを出力する上位ビットレジスタと、下位ビット読み出し信号と前記感知ノードの電圧レベルに応答して、下位ビットセンシングデータを格納し、第１下位ビット出力データを出力するか、またはデータ入力信号に応答して、ラッチ初期化回路を介して受信される第１または第２初期データを格納し、第２下位ビット出力データを出力する下位ビットレジスタとを含む。
【００１３】
上記目的を達成するための本発明に係るページバッファを用いたマルチレベルセルフラッシュメモリ素子のプログラム動作制御方法は、少なくとも一対のビットラインに連結される複数のマルチレベルセルを含むフラッシュメモリ素子のページバッファのプログラム動作制御方法において、ビットライン選択信号とディスチャージ信号に応答して、前記一対のビットラインのいずれか一つを選択し、その選択されたビットラインを感知ノードに連結する段階と、データ入力信号に応答して下位ビットレジスタに格納される第１または第２初期データを前記選択されたビットラインに連結されたマルチレベルセルに下位ビットデータとしてプログラムする段階と、第３または第４初期データ、前記下位ビットデータ、および前記データ入力信号に応答して前記上位ビットレジスタに入力される前記第１または前記第２入力データに基づいて、発生する上位ビットデータを前記マルチレベルセルにプログラムする段階とを含む。
【発明の効果】
【００１４】
上述したように、本発明は、上位ビットプログラムと下位ビットプログラム動作の際に上位ビットレジスタにデータ入力と同時に、前記入力データと同一の初期データ値に下位ビットレジスタを初期化させ、データ伝送過程による感知ノードのプリチャージ時間を短縮することにより、プログラム時間を減らすことができる。また、データ伝送過程に必要なデータ伝送回路を省略して素子の面積を減らすことができ、消費電力を低めることができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
【００１６】
図２は本発明の一実施例に係るｈるアッシュメモリ素子のページバッファ回路図である。
ページバッファ１００は、ビットライン選択部１１０、プリチャージ部Ｐ１０１、上位ビットレジスタ１２０、下位ビットレジスタ１３０、データ比較部１４０、データ入力回路１５０、データ出力回路１６０、およびデータパス回路Ｎ１１６を含む。
【００１７】
前記ビットライン選択部１１０は、多数のＮＭＯＳトランジスタＮ１０１〜Ｎ１０４を含む。ＮＭＯＳトランジスタＮ１０１は、ＥｖｅｎビットラインＢＬｅとバイアス電圧ＶＩＲＰＷＲとの間に連結され、Ｅｖｅｎディスチャージ信号ＤＩＳＣＨｅに応答してターンオンまたはターンオフされる、ＮＭＯＳトランジスタＮ１０１がターンオンされるとき、前記バイアス電圧ＶＩＲＰＷＲがＥｖｅｎビットラインＢＬｅに印加される。ＮＭＯＳトランジスタＮ１０２は、ＯｄｄビットラインＢＬｏとバイアス電圧ＶＩＲＰＷＲとの間に連結され、Ｏｄｄディスチャージ信号ＤＩＳＣＨｏに応答してターンオンまたはターンオフされる。ＮＭＯＳトランジスタＮ１０２がターンオンされるとき、バイアス電圧ＶＩＲＰＷＲがＯｄｄビットラインＢＬｏに印加される。ＮＭＯＳトランジスタＮ１０３は、前記ＥｖｅｎビットラインＢＬｅと感知ノードＳＯとの間に連結され、Ｅｖｅｎビットライン選択信号ＳＥＬＢＬｅに応答してターンオンまたはターンオフされる。ＮＭＯＳトランジスタＮ１０３がターンオンされるとき、前記ＥｖｅｎビットラインＢＬｅと前記感知ノードＳＯとが連結される。ＮＭＯＳトランジスタＮ１０４は、前記ＯｄｄビットラインＢＬｏと前記感知ノードＳＯとの間に連結され、Ｏｄｄビットライン選択信号ＳＥＬＢＬｏに応答してターンオンまたはターンオフされる。ＭＭＯＳトランジスタＮ１０４がターンオンされるとき、前記ＯｄｄビットラインＢＬｏと前記感知ノードＳＯとが連結される。
【００１８】
前記プリチャージ部Ｐ１０１は、電源電圧ＶＤＤと前記感知ノードＳＯとの間に連結され、プリチャージ信号ＰＲＥＣＨｂに応答してターンオンまたはターンオフされる。前記プリチャージ部Ｐ１０１がターンオンされるとき、前記電源電圧ＶＤＤが前記感知ノードＳＯに印加され、前記感知ノードＳＯが前記電源電圧ＶＤＤレベルにプリチャージされる。
【００１９】
前記上位ビットレジスタ１２０は、上位ビットラッチ回路１２１、第１センシング回路１２２、およびラッチリセット回路１２３を含む。前記上位ビットラッチ回路１２１は、上位ビットラッチ１２４とインバータＩ１０１を含む。前記上位ビットラッチ１２４は、インバータＩ１０２およびＩ１０３を含む。インバータＩ１０２およびＩ１０３は、ノードＱＡｂとノードＱＡとの間に逆方向に並列連結され、前記ノードＱＡｂまたは前記ノードＱＡに入力されたデータをラッチする。前記インバータＩ１０１は、ノードＯと前記ノードＱＡｂとの間に連結され、前記上位ビットラッチ１２４から受信されるデータＳＡｂまたはＰＡ１ｂまたはＰＡ２ｂを反転させて前記ノードＯに伝達する。前記第１センシング回路１２２は、ＮＭＯＳトランジスタＮ１０５およびＮ１０６を含む。前記ＮＭＯＳトランジスタＮ１０５およびＮ１０６は、前記ノードＱＡｂと接地電圧Ｖｓｓとの間に直列に連結される。ＮＭＯＳトランジスタＮ１０５は、上位ビット読み出し信号ＭＳＢＲＥＡＤに応答してターンオンまたはターンオフされ、ＮＭＯＳトランジスタＮ１０６は、前記感知ノードＳＯの電位に応答してターンオンまたはターンオフされる。したがって、ＮＭＯＳトランジスタＮ１０５およびＮ１０６がターンオンされるとき、前記ノードＱＡｂと前記接地電圧Ｖｓｓが連結されて前記接地電圧Ｖｓｓが前記ノードＱＡｂに印加される。よって、前記ノードＱＡｂの電位がローレベルになる。前記ラッチリセット回路１２３は、前記ノードＱＡと接地電圧Ｖｓｓとの間に連結され、上位ビットリセット信号ＭＳＢＳＥＴに応答してターンオンまたはターンオフされる。前記ラッチリセット回路１２３がターンオンされるとき、前記接地電圧Ｖｓｓと前記ノードＱＡとが連結され、前記接地電圧Ｖｓｓが前記ノードＱＡに印加されて前記ノードＱＡがローレベル電位に初期化される。
【００２０】
前記下位ビットレジスタ１３０は、下位ビットラッチ回路１３１、ラッチ初期化回路１３２および第２センシング回路１３３を含む。前記下位ビットラッチ回路１３１は、下位ビットラッチ１３４とインバータＩ１０４を含む。前記下位ビットラッチ１３４は、インバータＩ１０５およびＩ１０６を含む。前記インバータＩ１０５およびＩ１０６は、ノードＱＢｂとノードＱＢとの間に逆方向に並列連結され、前記ノードＱＢｂまたは前記ノードＱＢに入力されたデータをラッチする。前記インバータＩ１０４は、ノードＰと前記ノードＱＢｂとの間に連結され、前記下位ビットラッチ１３４から受信されるデータＩＢ１ｂまたはＩＢ２ｂまたはＳＢｂを反転させて前記ノードＰに伝達する。前記ラッチ初期化回路１３２は、ＮＭＯＳトランジスタＮ１１７およびＮ１２１を含む。ＮＭＯＳトランジスタＮ１１７は、前記ノードＱＢと接地電圧Ｖｓｓとの間に連結され、反転データ入力信号ｎＤＩに応答してターンオンまたはターンオフされる。したがって、前記ＮＭＯＳトランジスタＮ１１７がターンオンされるとき、前記ノードＱＢと前記接地電圧Ｖｓｓとが連結される。よって、前記ノードＱＢに前記接地電圧Ｖｓｓが印加されて前記ノードＱＢの電位がローレベルになる。ＮＭＯＳトランジスタＮ１２１は、前記ノードＱＢｂと接地電圧Ｖｓｓとの間に連結され、データ入力信号ＤＩに応答してターンオンまたはターンオフされる。よって、前記ＮＭＯＳトランジスタＮ１２１がターンオンされるとき、前記ノードＱＢｂと前記接地電圧Ｖｓｓとが連結される。これにより、前記ノードＱＢｂに前記接地電圧Ｖｓｓが印加されて前記ノードＱＢの電位がローレベルになる。前記第２センシング回路１３３は、ＮＭＯＳトランジスタＮ１１８〜Ｎ１２０を含む。ＮＭＯＳトランジスタＮ１１８のドレインは前記ノードＱＢに連結され、前記ＮＭＯＳトランジスタＮ１１８のソースはＮＭＯＳトランジスタＮ１１９のドレインに連結される。また、前記ＮＭＯＳトランジスタＮ１１８のソースは、ＮＭＯＳトランジスタＮ１１９のドレインに連結される。また、前記ＮＭＯＳトランジスタＮ１１９のソースは、接地電圧Ｖｓｓと連結される。ＮＭＯＳトランジスタＮ１２０のドレインは前記ノードＱＢｂに連結され、前記ＮＭＯＳトランジスタＮ１２０のソースは前記ＮＭＯＳトランジスタＮ１１９のドレインに連結される。前記ＮＭＯＳトランジスタＮ１２０のソースは、前記ＮＭＯＳトランジスタＮ１１９のドレインに連結される。前記ＮＭＯＳトランジスタＮ１１８は、第１下位ビット読み出し信号ＬＳＢＲＥＡＤ１に応答してターンオンまたはターンオフされ、前記ＮＭＯＳトランジスタＮ１１９は、前記感知ノードＳＯの電位に応答してターンオンまたはターンオフされ、前記ＮＭＯＳトランジスタＮ２０は、第２下位ビット読み出し信号ＬＳＢＲＥＡＤ２に応答してターンオンまたはターンオフされる。したがって、前記ＮＭＯＳトランジスタＮ１１８と前記ＮＭＯＳトランジスタＮ１１９がターンオンされるとき、前記ノードＱＢと前記接地電圧Ｖｓｓとが連結される。よって、前記ノードＱＢの電位はローレベルになる。また、前記ＮＭＯＳトランジスタＮ１１８と前記ＮＭＯＳトランジスタＮ１２０がターンオンされるとき、前記ノードＱＢｂと前記接地電圧Ｖｓｓとが連結される。これにより、前記ノードＱＢｂの電位がローレベルになる。
【００２１】
前記データ比較部１４０は、第１比較回路１４１と第２比較回路１４２を含む。前記第１比較回路１４１はＮＭＯＳトランジスタＮ１１０およびＮ１１１を含む。前記ＮＭＯＳトランジスタＮ１１０およびＮ１１１は前記感知ノードＳＯと前記ノードＯとの間に直列に連結される。ＮＭＯＳトランジスタＮ１１０は、マルチレベルセルプログラム信号ＭＬＣＰＲＯＧに応答してターンオンまたはターンオフされ、ＮＭＯＳトランジスタＮ１１１は前記ノードＰの電位に応答してターンオンまたはターンオフされ、前記感知ノードＳＯと前記ノードＯを連結または分離する。前記第２比較回路１４２は、ＮＭＯＳトランジスタＮ１１２およびＮ１１３を含む。前記ＮＭＯＳトランジスタＮ１１２およびＮ１１３は、前記感知ノードＳＯと前記ノードＰとの間に直列に連結される。ＮＭＯＳトランジスタＮ１１２は、前記マルチレベルセルプログラム信号ＭＬＣＰＲＯＧに応答してターンオンまたはターンオフされ、ＮＭＯＳトランジスタＮ１１３は、前記ノードＯの電位に応答してターンオンまたはターンオフされ、前記感知ノードＳＯと前記ノードＰを連結または分離する。
【００２２】
前記データ入力回路１５０は、ＮＭＯＳトランジスタＮ１０７およびＮ１０８を含む。ＮＭＯＳトランジスタＮ１０７は、前記ノードＱＡｂと入出力端子ＹＡとの間に連結され、データ入力信号ＤＩに応答してターンオンまたはターンオフされる。前記ＮＭＯＳトランジスタＮ１０７がターンオンされるとき、前記入出力端子ＹＡのデータＰＡ１ｂを前記ノードＱＡｂに伝達する。ＮＭＯＳトランジスタＮ１０８は、前記ノードＱＡと前記入出力端子ＹＡとの間に連結され、反転データ入力信号ｎＤＩに応答してターンオンまたはターンオフされる。前記ＮＭＯＳトランジスタＮ１０８がターンオンされるとき、前記入出力端子ＹＡのデータＰＡ２を前記ノードＱＡに伝達する。
【００２３】
前記データ読み出し回路１０６は、ＮＭＯＳトランジスタＮ１１４およびＮ１１５を含む。ＮＭＯＳトランジスタＮ１１４は、前記ノードＯと前記入出力端子ＹＡとの間に連結され、上位ビットパス信号ＭＳＭＰＡＳＳに応答してターンオンまたはターンオフされる。前記ＮＭＯＳトランジスタＮ１１４がターンオンされるとき、前記ノードＯのデータを前記入出力端子ＹＡに伝達する。ＮＭＯＳトランジスタＮ１１５は、前記ノードＰと前記入出力端子ＹＡとの間に連結され、下位ビットパス信号ＬＳＢＰＡＳＳに応答してターンオンまたはターンオフされる。前記ＮＭＯＳトランジスタＮ１１５がターンオンされるとき、前記ノードＯのデータを前記入出力端子ＹＡに伝達する。
【００２４】
前記データパス回路Ｎ１１６は、前記感知ノードＳＯと前記ノードＰとの間に連結され、シングルレベルセルプログラム信号ＳＬＣＰＲＯＧに応答してターンオンまたはターンオフされる。前記データパス回路Ｎ１１６がターンオンされるとき、前記ノードＰのデータＩＢ１またはＩＢ２またはＳＢを前記感知ノードＳＯに伝達する。
【００２５】
図３は図２に示した下位ビットプログラム動作の際にページバッファの動作タイミング図である。次に、図３を参照しながら、前記ページバッファ１００による下位ビットプログラム動作について詳細に説明する。
【００２６】
ＥｖｅｎビットラインＢＬｅに連結されたマルチレベルセルに下位ビットデータがプログラムされる過程を例として説明すると、次のとおりである。
【００２７】
１−１）図３のＴ１区間：上位ビットラッチおよび下位ビットラッチの初期化区間
前記プリチャージ信号ＰＲＥＣＨｂが前記プリチャージ部Ｐ１０１に所定の時間ローレベルで印加されると、前記プリチャージ部Ｐ１０１がターンオンされて前記電源電圧ＶＤＤを前記感知ノードＳＯに印加する。したがって、前記感知ノードＳＯが前記電源電圧ＶＤＤレベルにプリチャージされ、前記感知ノードＳＯの電位がハイレベルになる。前記感知ノードＳＯの電位に応答して前記第１センシング回路１２２の前記ＮＭＯＳトランジスタＮ１０６がターンオンされる。この際、ハイレベルの上位ビット読み出し信号ＭＳＢＲＥＡＤが前記第１センシング回路１２２に印加され、前記ＮＭＯＳトランジスタＮ１０５がターンオンされる。これにより、前記接地電圧Ｖｓｓと前記ノードＱＡｂが連結されて前記接地電圧Ｖｓｓが前記ノードＱＡｂに印加される。よって、前記ノードＱＡｂの電位はローレベルに、前記ノードＱＡの電位はハイレベルに初期化される。また、前記感知ノードＳＯの電位に応答して前記第２センシング回路１３３の前記ＮＭＯＳトランジスタＮ１１９がターンオンされる。この際、ハイレベルの第２下位ビット読み出し信号ＬＳＢＲＥＡＤ２が前記第２センシング回路１３３に印加されて前記ＮＭＯＳとランジスタＮ１１８がターンオンされる。これにより、前記接地電圧Ｖｓｓが前記ノードＱＢに印加され、前記ノードＱＢの電位はローレベル、前記ノードＱＢｂの電位はハイレベルにそれぞれ初期化される。
【００２８】
１−２）図３のＴ２区間：データ入力区間
前記マルチレベルセルにプログラムされるべき下位ビットデータＤＩ１の値が「１」の場合、前記データ入力信号ＤＩが前記データ入力回路１５０と前記ラッチ初期化回路１３２に印加される。したがって、前記データ入力回路１５０の前記ＮＭＯＳトランジスタＮ１０７がターンオンされて前記ノードＱＡｂと前記入出力端子ＹＡとが連結される。データ入力の際、前記入出力端子ＹＡはグラウンド状態である。したがって、前記ノードＱＡｂに第１入力データＰＡ１ｂが入力され、前記上位ビットラッチ１２４が前記第１入力データＰＡ１ｂをラッチする。結局、前記ノードＱＡｂの電位はローレベルを、前記ノードＱＡの電位はハイレベルを維持する。これと同時に、前記ラッチ初期化回路１３２の前記ＮＭＯＳトランジスタＮ１２１がターンオンされて、前記接地電圧Ｖｓｓと前記ノードＱＢｂが連結される。したがって、前記ノードＱＢｂにローレベルの第１初期化データＩＢ１ｂが発生し、前記下位ビットラッチ１３４が前記第１初期化データＩＢ１ｂをラッチする。結局、前記ノードＱＢｂの電位はローレベル、前記ノードＱＢの電位はハイレベルになる。これに対し、前記マルチレベルセルにプログラムされるべき下位ビットデータＤＩ２の値が「０」の場合、前記反転データ入力信号ｎＤＩが前記データ入力回路１５０と前記ラッチ初期化回路１３２に同時に印加される。したがって、前記データ入力回路１５０の前記ＮＭＯＳトランジスタＮ１０８がターンオンされ、前記ノードＱＡと前記入出力端子ＹＡが連結される。この際、前記入出力端子ＹＡはグラウンド状態なので、前記ノードＱＡにローレベルの第２入力データＰＡ２が伝達され、前記下位ビットラッチ１３４が前記第２入力データＰＡ２をラッチする。よって、前記ノードＱＡの電位はローレベルを、前記ノードＱＡｂの電位はハイレベルを維持する。また、前記ラッチ初期化回路１３２の前記ＮＭＯＳトランジスタＮ１１７がターンオンされて前記接地電圧Ｖｓｓと前記ノードＱＢが連結される。これにより、前記ノードＱＢに第２初期データＩＢ２が伝達され、前記下位ビットラッチ１３４が前記第２初期データＩＢ２をラッチする。よって、前記ノードＱＢの電位はローレベル、前記ノードＱＢｂの電位はハイレベルになる。このように本発明によれば、上位ビットレジスタ１２０に入力データＰＡ１ｂまたはＰＡ２を入力すると同時に、上位ビットレジスタ１３０に前記入力データＰＡ１ｂまたはＰＡ２と同一の値を有する初期データＩＢ１ｂまたはＩＢ２を格納させることができるため、従来の上位ビットレジスタにデータを入力し、上位ビットレジスタにデータを伝送する過程を省略することができる。
【００２９】
１−３）図３のＴ３区間：ビットラインセットアップ区間
前記Ｅｖｅｎディスチャージ信号ＤＩＳＣＨｅがＴ３区間の間にイネーブルされて前記ＮＭＯＳトランジスタＮ１０１がターンオンされる。よって、前記バイアス電圧ＶＩＲＰＷＲが前記ＥｖｅｎビットラインＢＬｅに印加され、前記ＥｖｅｎビットラインＢＬｅがハイレベル電位にプリチャージされる。また、前記Ｏｄｄディスチャージ信号ＤＩＳＣＨｏがイネーブルされて前記ＮＭＯＳトランジスタＮ１０２がターンオンされる。したがって、前記バイアス電圧ＶＩＲＰＷＲが前記ＯｄｄビットラインＢＬｏに印加されて、前記ＯｄｄビットラインＢＬｏがハイレベル電位にプリチャージされる。
【００３０】
１−４）図３のＴ４区間：下位ビットプログラム区間
前記Ｔ４区間の間、前記Ｅｖｅｎディスチャージ信号ＤＩＳＣＨｅがディスエーブルされ、前記ＮＭＯＳトランジスタＮ１０１がターンオフされる。したがって、前記ＥｖｅｎビットラインＢＬｅに印加された前記バイアス電圧ＶＩＲＰＷＲが遮断される。一方、前記Ｏｄｄディスチャージ信号ＤＩＳＣＨｏは、前記Ｔ４区間の間イネーブル状態に維持されるので、前記ＯｄｄビットラインＢＬｏは、ハイレベル電位を維持する。前記シングルレベルセルプログラム信号ＳＬＣＰＲＯＧが前記データパス回路Ｎ１１６に印加され、前記感知ノードＳＯと前記ノードＰとが連結される。マルチレベルセルにプログラムされるべき下位ビットデータＤＩ１の値が「１」の場合（ＤＩ１）、前記下位ビットラッチ１３４に格納された前記第１初期データＩＢ１ｂが前記インバータＩ１０４によって反転され、反転された第１初期データＩＢ１が前記ノードＰに伝達される。よって、前記ノードＰの電位はハイレベルなので、前記感知ノードＳＯの電位はハイレベルを維持する。その後、前記Ｅｖｅｎビットライン選択信号ＳＥＬＢＬｅが前記ビットライン選択部１１０に印加されて前記ＮＭＯＳトランジスタＮＭＯＳ１０３がターンオンされる。これにより、前記ＥｖｅｎビットラインＢＬｅと前記感知ノードＳＯが連結される。この際、前記感知ノードＳＯがハイレベルにプリチャージされた状態なので、前記ＥｖｅｎビットラインＢＬｅの電位はハイレベルを維持する。その後、前記マルチレベルセルにワードラインプログラム信号が印加され、前記マルチレベルセルに「１」の下位ビットデータがプログラムされる。よって、前記マルチレベルセルは、消去セルと同一の状態になる。前記マルチレベルセルにプログラムされるべき下位ビットデータＤＩ２の値が「０」の場合、前記下位ビットラッチ１３４に格納された前記第２初期データＩＢ２が前記インバータＩ１０５と前記インバータＩ１０４によって２回反転され、前記第２初期データＩＢ２が前記ノードＰに伝達される。よって、前記ノードＰの電位はローレベルなので、前記感知ノードＳＯの電位はローレベルにディスチャージされる。その後、前記Ｅｖｅｎビットライン選択信号ＳＥＬＢＬｅが前記ビットライン選択部１１０に印加されて前記ＮＭＯＳトランジスタＮ１０３がターンオンされる。これにより、前記ＥｖｅｎビットラインＢＬｅと前記感知ノードＳＯとが連結される。この際、前記感知ノードＳＯの電位がローレベルなので、前記ＥｖｅｎビットラインＢＬｅの電位はローレベルにディスチャージされる。その後、前記マルチレベルセルに前記ワードラインプログラム信号が印加されて前記マルチレベルセルに「０」の下位ビットデータがプログラムされ、前記マルチレベルセルはプログラムセルのような状態になる。
【００３１】
上述したように、本発明に係るページバッファを用いたフラッシュメモリ素子の下位ビットプログラム動作制御時の各ノードのデータ値を示すと、次のとおりである。
【００３２】
【表１】
2006277915.tif 000003
【００３３】
図４は図２に示した「１」データ値を有する上位ビットプログラム動作時のページバッファの動作制御と関連した信号のタイミング図である。
【００３４】
次に、図４を参照しながら、ＥｖｅｎビットラインＢＬｅに連結されたマルチレベルセルの上位ビットプログラム過程について、上位ビットデータ値が「１」の場合のプログラムする過程を例として説明する。
【００３５】
２−１）図４のＰ１区間：上位ビットラッチおよび下位ビットラッチの初期化区間
前記Ｐ１区間における前記ページバッファ１００の動作は、図３を参照して上述した前記上位ビットラッチおよび前記下位ビットラッチの初期化区間Ｔ１と実質的に同一なので、これについての詳細な説明は省略する。
【００３６】
２−２）図４のＰ２区間：データ入力区間
前記データ入力信号ＤＩが前記データ入力回路１５０と前記ラッチ初期化回路１３２に印加される。よって、前記データ入力回路１５０の前記ＮＭＯＳトランジスタＮ１０７がターンオンされ、前記ノードＱＡｂと前記入出力端子ＹＡとが連結される。データ入力の際に、入出力端子ＹＡはグラウンド状態である。これにより、前記ノードＱＡｂに第１入力データＰＡ１ｂが伝達される。したがって、前記上位ビットラッチ１２４が前記第１入力データＰＡ１ｂをラッチする。よって、前記ノードＱＡｂの電位はローレベルを、前記ノードＱＡの電位はハイレベルを維持する。また、前記ラッチ初期化回路１３２の前記ＮＭＯＳトランジスタＮ１２１がターンオンされることにより、前記接地電圧Ｖｓｓと前記ノードＱＢｂとが連結される。これにより、前記ノードＱＢｂに第１初期データＩＢ１ｂが伝達されることにより、前記下位ビットラッチ１３４が前記第１初期データＩＢ１ｂをラッチする。よって、前記ノードＱＢｂの電位はローレベル、ノードＱＢの電位はハイレベルになる。結局、前記第１入力データＰＡ１ｂと同一の値の前記第１初期データＩＢ１ｂが前記下位ビットラッチ１３４に格納される。このように本発明によれば、上位ビットレジスタ１２０に前記第１入力データＰＡ１ｂを入力すると同時に、下位ビットレジスタ１３０に前記第１入力データＰＡ１ｂと同一の値を有する第１初期データＩＢ１ｂを入力することができるため、従来の上位ビットレジスタにデータを入力し、上位ビットレジスタにデータを伝送する過程を省略することができる。
【００３７】
２−３）図４のＰ３区間：ビットラインセットアップ区間
前記Ｐ３区間における前記ページバッファ１００の動作は、図３を参照して上述した前記ビットラインセットアップ区間Ｔ３と実質的に同一なので、これについての詳細な説明は省略する。
【００３８】
２−４）図４のＰ４区間：セルデータ読み出し区間
前記Ｐ４区間の間、前記Ｅｖｅｎディスチャージ信号ＤＩＳＣＨｅがディスエーブルされ、前記ビットライン選択部１１０の前記ＮＭＯＳトランジスタＮ１０１がターンオフされる。したがって、前記ＥｖｅｎビットラインＢＬｅに印加された前記バイアス電圧ＶＩＲＰＷＲが遮断される。前記Ｏｄｄディスチャージ信号ＤＩＳＣＨｏは、前記Ｐ４区間の間、イネーブル状態を保って前記バイアス電圧ＶＩＲＰＷＲが引き続き前記ＯｄｄビットラインＢＬｏに印加される。よって、前記ＯｄｄビットラインＢＬｏの電位はハイレベルを維持する。前記プリチャージ信号ＰＲＥＣＨｂが前記プリチャージブＰ１０１に所定の時間ローレベルで印加され、前記電源電圧ＶＤＤが前記感知ノードＳＯに印加される。これにより、前記感知ノードＳＯが前記電源電圧ＶＤＤレベルにプリチャージされ、前記感知ノードＳＯの電位はハイレベルになる。前記Ｅｖｅｎビットライン選択信号ＳＥＬＢＬｅが前記ビットライン選択部１１０に印加されて前記ＮＭＯＳトランジスタＮ１０３がターンオンされる。したがって、前記ＥｖｅｎビットラインＢＬｅと前記感知ノードＳＯが連結される。この際、マルチレベルセルに予めプログラムされた下位ビットデータの値に応じて、前記感知ノードＳＯの電位がハイレベルに維持されるか或いはローレベルになって、前記第２センシング回路１３３の前記ＮＭＯＳトランジスタＮ１１９がターンオンまたはターンオフされる。その後、前記第１下位ビット読み出し信号ＬＳＢＲＥＡＤ１が前記第２センシング回路１３３に印加されて前記ＮＭＯＳトランジスタＮ１２０がターンオンされる。もしマルチレベルセルから読み出された下位ビットデータＤＯ１が「１」の場合、すなわち前記マルチレベルセルが消去セルの場合、前記感知ノードＳＯがローレベルにディスチャージされる。したがって、前記感知ノードＳＯの電位に応答して前記第２センシング回路１３３の前記ＮＭＯＳトランジスタＮ１１９がターンオフ状態を維持する。これにより、前記第１読み出し信号ＬＳＢＲＥＡＤ１が前記第２センシング回路１３３に印加されても、前記下位ビットラッチ１３４に格納された前記第１初期データＩＢ１ｂがそのまま維持されるので、前記ノードＱＢｂの電位はローレベルを、ノードＱＢの電位はハイレベルを維持する。前記マルチレベルセルの下位ビットのデータＤＯ２が「０」の場合、すなわち前記マルチレベルセルがプログラムセルの場合、前記感知ノードＳＯの電位がハイレベルに維持される。よって、前記感知ノードＳＯの電位に応答して前記第２センシング回路１３３の前記ＮＭＯＳトランジスタＮ１１９がターンオンされる。この際、前記第１読み出し信号ＬＳＢＲＥＡＤ１が前記第２センシング回路１３３に印加されて前記ＮＭＯＳトランジスタＮ１２０がターンオンされる。よって、前記接地電圧Ｖｓｓと前記ノードＱＢｂとが連結されて前記ノードＱＢｂからローレベルの第１センシングデータＳＢｂが伝達される。これにより、前記下位ビットラッチ１３４がローレベルの前記第１戦シングデータＳＢｂをラッチする。
【００３９】
２−５）図４のＰ５区間：データ伝送区間
前記プリチャージ信号ＰＲＥＣＨｂが前記プリチャージブＰ１０１に所定の時間ローレベルで印加され、前記電源電圧ＶＤＤが前記感知ノードＳＯに印加される。したがって、前記感知ノードＳＯはハイレベルにプリチャージされる。前記マルチレベルセルプログラム信号ＭＬＣＰＲＯＧが前記第２比較回路１４２に印加されて前記ＭＯＳトランジスタＮ１１２がターンオンされる。前記ノードＯの電位に応答して、前記ＮＭＯＳトランジスタＮ１１３がターンオンまたはターンオフされる。よって、前記感知ノードＳＯと前記ノードＰとが連結または分離される。前記マルチレベルセルプログラム信号ＭＬＣＰＲＯＧが前記第１比較回路１４１に印加されて前記ＭＯＳトランジスタＮ１１０がターンオフされる。前記ノードＰの電位に応答して、前記ＮＭＯＳトランジスタＮ１１１がターンオンまたはターンオフされる。したがって、前記感知ノードＳＯと前記ノードＯとが連結または分離される。この際、前記上位ビットラッチ回路１２１が上位ビット出力データ（第１入力データ）ＰＡ１を前記ノードＯに出力する。よって、前記ノードＯの電位はハイレベルになって前記第２比較回路１４２の前記ＮＭＯＳトランジスタＮ１１３がターンオンされる。これにより、感知ノードＳＯと前記ノードＰが連結される。前記下位ビットラッチ１３４にラッチされたデータが前記第１初期データＩＢ１ｂの場合、前記下位ビットラッチ回路１３４は下位ビット出力データ（第１初期データ）ＩＢ１を前記ノードＰに出力する。したがって、前記ノードＰの電位は、ハイレベルになって前記第１比較回路１４１の前記ＮＭＯＳトランジスタＮ１１１がターンオンされる。よって、前記感知ノードＳＯと前記ノードＯが連結される。この際、前記ノードＯとノードＰの電位はハイレベルなので、前記感知ノードＳＯの電位はハイレベルを維持する。前記下位ビットラッチ１３４にラッチされたデータが前記第１センシングデータＳＢｂの場合、前記下位ビットラッチ回路１３４は前記下位ビット出力データ（第１戦シングデータ）ＳＢを前記ノードＰに出力する。したがって、ノードＰの電位はハイレベルになって前記第１比較回路１４１の前記ＮＭＯＳトランジスタＮ１１１がターンオンされる。これにより、前記感知ノードＳＯと前記ノードＯが連結される。この際、前記ノードＯと前記ノードＰの電位はハイレベルなので、前記感知ノードＯの電位はハイレベルを維持する。よって、前記感知ノードＳＯの電位に応答して、前記第１センシング回路１２２の前記ＮＭＯＳトランジスタＮ１０６がターンオンされる。その後、前記第１センシング回路１２２に前記上位ビット読み出し信号ＭＳＢＲＥＡＤが印加されて前記ＮＭＯＳトランジスタＮ１０５がターンオンされる。したがって、前記接地電圧Ｖｓｓと前記ノードＱＡｂが連結され、ローレベルの第２センシングデータＳＡｂが前記ノードＱＡｂに発生する。これにより、上位ビットラッチ１２４が前記第２センシングデータＳＡｂである。
【００４０】
２−６）図４のＰ６区間：上位ビットプログラム区間
前記Ｐ６区間の間、前記Ｅｖｅｎディスチャージ信号ＤＩＳＣＨｅがディスエーブルされて前記ＮＭＯＳトランジスタＮ１０１がターンオフされる。したがって、前記ＥｖｅｎビットラインＢＬｅに印加された前記バイアス電圧ＶＩＲＰＷＲが遮断される。前記Ｐ６区間の間、前記Ｏｄｄディスチャージ信号ＤＩＳＣＨｏはイネーブル状態を保って前記ビアス電圧ＶＩＲＰＷＲが引き続き前記ＯｄｄビットラインＢＬｏに印加される。よって、前記ＯｄｄビットラインＢＬｏの電位はハイレベルを維持する。前記プリチャージ信号ＰＲＥＣＨｂが前記プリチャージブＰ１０１に所定の時間ローレベルで印加されて前記プリチャージ部Ｐ１０１がターンオンされる。したがって、前記電源電圧ＶＤＤが前記感知ノードＳＯに印加されて前記感知ノードＳＯが前記電源電圧ＶＤＤレベルにプリチャージされる。よって、前記感知ノードＳＯの電位はハイレベルになる。その後、前記マルチレベルセルプログラム信号ＭＬＣＰＲＯＧが前記第２比較回路１４２に印加されて前記ＮＭＯＳトランジスタＮ１１２がターンオンされる。この際、前記ノードＯの電位に応答してＮＭＯＳトランジスタＮ１１３がターンオンまたはターンオフされ、前記感知ノードＳＯとノードＰを連結または分離する。このとき、前記上位ビットラッチ回路１２４がハイレベルの前記上位ビット出力データ（第２センシングデータ）ＳＡを前記ノードＯに出力するので、前記ノードＯの電位はハイレベルになって前記第２比較回路１４２の前記ＮＭＯＳトランジスタＮ１１３がターンオンされる。よって、前記感知ノードＳＯと前記ノードＰが連結される。また、前記マルチレベルセルプログラム信号ＭＬＣＰＲＯＧが前記第１比較回路１４１に印加されて前記ＮＭＯＳトランジスタＮ１１０がターンオンされる。この際、前記ノードＰの電位に応答して前記ＮＭＯＳトランジスタＮ１１１がターンオンまたはターンオフされ、前記感知ノードＳＯと前記ノードＯとを連結または遮断する。前記セルデータ読み出し区間Ｐ４において、前記第１センシングデータＳＢｂがラッチされた場合、前記下位ビットラッチ回路１３４がハイレベルの前記下位ビット出力データ（第１センシングデータ）ＳＢを前記ノードＰに出力するので、前記ノードＰの電位はハイレベルになって前記第１比較回路１４１の前記ＮＭＯＳトランジスタＮ１１１がターンオンされる。したがって、前記感知ノードＳＯと前記ノードＯが連結される。この際、前記ノードＯと前記ノードＰはハイレベルなので、前記感知ノードＳＯの電位はハイレベルを維持する。また、前記セルデータ読み出し区間Ｐ４において前記第１初期データＩＢ１ｂがラッチされた場合、前記下位ビットラッチ回路１３４がハイレベルの前記下位ビット出力データ（第１初期データ）ＩＢ１を前記ノードＰに出力するので、前記ノードＰの電位はハイレベルになって前記第１比較回路１４１の前記ＮＭＯＳトランジスタＮ１１１がターンオンされる。よって、前記感知ノードＳＯと前記ノードＯとが連結される。この際、前記ノードＯと前記ノードＰはハイレベルなので、前記感知ノードＳＯの電位はハイレベルを維持する。その後、前記Ｅｖｅｎビットライン選択信号ＳＥＬＢＬｅが前記ビットライン選択部１１０に印加されて前記ＮＭＯＳトランジスタＮ１０３がターンオンされる。よって、前記感知ノードＳＯと前記ＥｖｅｎビットラインＢＬｅとが連結される。これにより、前記感知ノードＳＯのハイレベル電位が前記ＥｖｅｎビットラインＢＬｅに伝達され、前記ＥｖｅｎビットラインＢＬｅの電位はハイレベルを維持する。この際、前記マルチレベルセルにワードラインプログラム信号が印加されて前記マルチレベルセルがプログラムされる。結果的に、前記マルチレベルセルにプログラムされたデータは、下位ビットデータ値が「１」の場合には「１１」になり、下位ビットデータ値が「０」の場合には［１０］になる。
【００４１】
上述したように、本発明に係るページバッファを用いたフラッシュメモリ素子の上位ビットプログラム動作制御の際に上位ビットデータ値が「１」の場合、各ノードのデータ値を示すと、次のとおりである。
【００４２】
【表２】
2006277915.tif 000004
【００４３】
図５は図２に示した「０」データ値を有する上位ビットデータのプログラム動作時のページバッファの動作制御と関連した信号のタイミング図である。
【００４４】
次に、図５を参照しながら、ＥｖｅｎビットラインＢＬｅに連結されたマルチレベルセルの上位ビットプログラム過程について例を挙げて説明する。
【００４５】
３−１）図５のＹ１区間：上位ビットラッチおよび下位ビットラッチの初期化区間
前記Ｙ１区間における前記ページバッファ１００の動作は、図３を参照して上述した前記上位ビットラッチおよび下位ビットラッチの初期化区間Ｔ１と実質的に同一なので、これについての詳細な説明は省略する。
【００４６】
３−２）図５のＹ２区間：データ入力区間
前記反転データ入力信号ｎＤＩが前記データ入力回路１５０と前記ラッチ初期化回路１３２に印加される。したがって、前記データ入力回路１５０の前記ＮＭＯＳトランジスタＮ１０８がターンオンされて前記ノードＱＡと前記入出力端子ＹＡが連結される。この際、前記入出力端子ＹＡはグラウンド状態である。これにより、前記ノードＱＡに第２入力データＰＡ２が伝達される。よって、前記上位ビットラッチ１２４が前記第２入力データＰＡ２をラッチする。このため、前記ノードＱＡの電位はローレベルを、ノードＱＡｂの電位はハイレベルを維持する。また、前記ラッチ初期化回路１３２の前記ＮＭＯＳトランジスタＮ１１７がターンオンされて前記接地電圧Ｖｓｓと前記ノードＱＢが連結される。したがって、前記ノードＱＢに第２初期データＩＢ２が伝達され、前記下位ビットラッチ１３４が前記第２初期データＩＢ２をラッチする。よって、前記ノードＱＢの電位はローレベル、ノードＱＢｂの電位はハイレベルになる。結局、前記第２入力データＰＡ２と同一の値の前記第２初期データＩＢ２が前記下位ビットラッチ１３４に格納される。このように本発明によれば、上位ビットレジスタ１２０に前記第２入力データＰＡ２を入力すると同時に、下位ビットレジスタ１３０に前記第２入力データＰＡ２と同一の値を有する前記第２初期データＩＢ２を入力することができるため、従来の上位ビットレジスタにデータを入力し、上位ビットレジスタにデータを伝送する過程を省略することができる。
【００４７】
３−３）図５のＹ３区間：ビットラインセットアップ区間
前記Ｙ３区間における前記ページバッファ１００の動作は、図３を参照して上述した前記ビットラインセットアップ区間Ｔ３と実質的に同一なので、これについての詳細な説明は省略する。
【００４８】
３−４）図５のＹ４区間：セルデータ読み出し区間
前記Ｙ４区間における前記ページバッファ１００の動作は、一つの差異点を除いて、図４を参照して上述したセルデータ読み出し区間Ｐ４と実質的に類似なので、これについての詳細な説明は省略する。前記差異点は、前記マルチレベルセルから読み出される下位ビットデータＤ０３が「１」のとき、前記下位ビットレジスタ１３０が前記第２初期データＩＢ２を維持し、前記下位ビットデータＤ０４が「０」のとき、前記下位ビットレジスタ１３０がローレベルの前記第１センシングデータＳＢｂを格納することである。
【００４９】
３−５）図５のＹ５区間：データ伝送区間
前記Ｙ５区間における前記ページバッファ１００の動作は、一つの差異点を除いては、図４を参照して上述したデータ伝送区間Ｐ５と実質的に類似なので、これについての詳細な説明は省略する。前記差異点は、データ比較部１４０が前記上位ビット出力データ（第２入力データ）ＰＡ２と、前記下位ビット出力データ（第２初期データ）ＩＢ２または前記下位ビット出力データ（第１センシングデータ）ＳＢｂに応答して前記ノードＯ、Ｐのいずれか一つまたは全部を前記感知ノードＳＯに連結または分離することである。これをより詳しく説明すると、前記上位ビットラッチ回路１２４が前記上位ビット出力データ（第２出力データ）ＰＡ２を前記ノードＯに出力して、前記ノードＯはローレベルになる。したがって、前記第２比較回路１４２のＮＭＯＳトランジスタＮ１１３はターンオフされ、前記感知ノードＳＯと前記ノードＰは分離される。前記下位ビットラッチ回路１３４が前記下位ビット出力データ（第２初期データ）ＩＢ２をノードＰに出力する場合、前記ノードＰはローレベルになって前記第１比較回路１４１の前記ＮＭＯＳトランジスタＮ１１がターンオフされる。したがって、前記感知ノードＳＯと前記ノードＯは分離される。よって、前記感知ノードＳＯの電位はハイレベルを維持して、前記第１センシング回路のＮＭＯＳトランジスタＮ１０６がターンオンされて前記上位ビットラッチ１２４が第２センシングデータＳＡｂをラッチする。前記下位ビットラッチ回路１３４が前記下位ビット出力データ（第１センシングデータ）ＳＢをノードＰに出力する場合、前記ノードＰはハイレベルになって前記第１比較回路１４１の前記ＮＭＯＳトランジスタＮ１１がターンオンされる。これにより、前記感知ノードＳＯと前記ノードＯが連結される。よって、前記ノードＰの電位はローレベルなので、前記感知ノードＳＯの電位はローレベルにディスチャージされる。したがって、結果的に、上位ビットラッチ１２４に第２入力データＰＡが維持される。
【００５０】
３−６）図５のＹ６区間：上位ビットプログラム区間
前記Ｙ６区間の間、前記Ｅｖｅｎディスチャージ信号ＤＩＳＣＨｅがディスエーブルされて前記ＮＭＯＳトランジスタＮ１０１がターンオフされる。したがって、前記ＥｖｅｎビットラインＢＬｅに印加された前記バイアス電圧ＶＩＲＰＷＲが遮断される。前記Ｙ６区間の間、前記Ｏｄｄディスチャージ信号ＤＩＳＣＨｏはイネーブル状態を維持して、前記バイアス電圧ＶＩＲＰＷＲが引き続き前記ＯｄｄビットラインＢＬｏに印加される。したがって、前記ＯｄｄビットラインＢＬｏの電位は、ハイレベルを維持する。前記プリチャージ信号ＰＲＥＣＨｂが前記プリチャージ部Ｐ１０１に所定の時間ローレベルで印加されて前記プリチャージ部Ｐ１０１がターンオンされる。これにより、前記電源電圧ＶＤＤが前記感知ノードＳＯに印加されて前記感知ノードＳＯが前記電源電圧ＶＤＤレベルにプリチャージされる。したがって、前記感知ノードＳＯの電位は、ハイレベルになる。その後、前記マルチレベルセルプログラム信号ＭＬＣＰＲＯＧが前記データ比較部１４０に印加されて前記第１比較回路１４１の前記ＮＭＯＳトランジスタＮ１１０と前記第２比較回路１４２の前記ＮＭＯＳトランジスタＮ１１２がターンオンされる。この際、前記ノードＯの電位に応じて前記第２比較回路１４２の前記ＮＭＯＳトランジスタＮ１１３がターンオンまたはターンオフされて、前記感知ノードＳＯと前記ノードＰを連結または分離する。また、前記ノードＰの電位に応答して前記第１比較回路１４１の前記ＮＭＯＳトランジスタＮ１１１がターンオンまたはターンオフされて、前記感知ノードＳＯと前記ノードＯを連結または分離する。この際、前記上位ビットラッチ回路１２４がハイレベルの前記上位ビット出力データ（第２センシングデータ）ＳＡを前記ノードＯに出力し、前記下位ビットラッチ回路１３４がローレベルの前記下位ビット出力データ（第２初期データ）ＩＢ２を前記ノードＰに出力する場合、前記ノードＯの電位はハイレベルになって前記第２比較回路１４２の前記ＮＭＯＳトランジスタＮ１１３がターンオンされる。また、前記ノードＰの電位はローレベルになる。したがって、前記第１比較回路１４１のＮＭＯＳトランジスタＮ１１１がターンオフされる。これにより、前記感知ノードＳＯと前記ノードＰとが連結され、前記感知ノードＳＯと前記ノードＯは分離される。この際、前記ノードＰの電位はローレベルなので、前記感知ノードＳＯはローレベルにディスチャージされる。前記上位ビットラッチ回路１２４がローレベルの前記上位ビット出力データ（第２入力データ）ＰＡ２を前記ノードＯに出力し、前記下位ビットラッチ回路１３４がハイレベルの前記下位ビット出力データ（第１センシングデータ）ＳＡを前記ノードＰに出力する場合、前記ノードＰの電位はハイレベルになって前記第１比較回路１４１の前記ＮＭＯＳトランジスタＮ１１１がターンオンされる。また、前記ノードＯの電位は前記第２入力データＰＡ２によってローレベルなので、前記第２比較回路１４２のＮＭＯＳトランジスタＮ１１３はターンオフされる。したがって、前記感知ノードＳＯと前記ノードＯが連結され、前記感知ノードＳＯと前記ノードＰは分離される。この際、前記ノードＯの電位はローレベルなので、前記感知ノードＳＯはローレベルにディスチャージされる。その後、前記Ｅｖｅｎビットライン選択信号ＳＥＬＢＬｅが前記ビットライン選択部１１０に印加されて前記ＮＭＯＳトランジスタＮ１０３がターンオンされる。したがって、前記感知ノードＳＯと前記ＥｖｅｎビットラインＢＬｅが連結される。これにより、前記感知ノードＳＯのローレベル電位が前記ＥｖｅｎビットラインＢＬｅに伝達されて前記ＥｖｅｎビットラインＢＬｅの電位はローレベルになる。この際、前記マルチレベルセルにワードラインプログラム信号が印加されてセルがプログラムされる。結果的に、マルチレベルセルにプログラムされたデータは、下位ビットデータ値が「１」の場合には［０１］になり、下位ビットデータ値が「０」の場合には［００］になる。
【００５１】
上述したように、本発明に係るページバッファを用いたフラッシュメモリ素子の上位ビットプログラム動作制御の際に上位ビットデータ値が「０」の場合、各ノードのデータ値を示すと、次のとおりである。
【００５２】
【表３】
2006277915.tif 000005
【００５３】
上述した本発明の技術的思想が好適な実施例で具体的に述べられたが、これらの実施例は、本発明を説明するためのもので、制限するものではないことに注意すべきである。また、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範疇内において、様々な実施例に想到し得ることを理解することができるであろう。
【図面の簡単な説明】
【００５４】
【図１】従来のマルチレベルセルを有するフラッシュメモリ素子のページバッファのブロック図である。
【図２】本発明に係るマルチレベルセルを有するフラッシュメモリ素子のページバッファの回路図である。
【図３】図２に示したページバッファによるマルチレベルセルの下位ビットデータプログラム動作と関連した信号のタイミング図である。
【図４】図２に示したページバッファによるマルチレベルセルの上位ビットデータプログラム動作と関連した信号のタイミング図である。
【図５】図２に示したページバッファによるマルチレベルセルの上位ビットデータプログラム動作と関連した信号のタイミング図である。
【符号の説明】
【００５５】
１０、１００    ページバッファ
１１、１０１    ビットライン選択部
１２、Ｐ１０１    プリチャージ部
１３、１２０    上位ビットレジスタ
１４、１３０    下位ビットレジスタ
１５、１４０    データ比較部
１６    データ伝送回路
１７、Ｎ１１６    データパス回路
１５０    データ入力回路
１６０    データ出力回路
１２１    上位ビットラッチ回路
１２２    第１センシング回路
１２３    ラッチリセット回路
１２４    上位ビットラッチ
１３１    下位ビットラッチ回路
１３２    ラッチ初期化回路
１３３    第２センシング回路
１３４    下位ビットラッチ
１４１    第１比較回路
１４２    第２比較回路
【図１】
2006277915.tif 000006
【図２】
2006277915.tif 000007
【図３】
2006277915.tif 000008
【図４】
2006277915.tif 000009
【図５】
2006277915.tif 000010