(57)【要約】【課題】従来のパワーＭＯＳＦＥＴでは、チャネル層端部にガードリングが必要であり、マスクの削減、製造工程の削減が図れなかった。【解決手段】本発明では、チャネル層端部にトレンチを設け、トレンチ内壁に絶縁膜を被覆してポリシリコンを埋設する。これによりガードリングを不要とし、チャネル層端部での空乏層の曲率を緩和して電界集中を抑制する。チャネル層端部のトレンチはセル部のトレンチの深さと同じかそれより深い方が電界集中の抑制に効果的であり、トレンチ形成時の開口幅を素子領域より広くすることによって同一のトレンチ形成工程で素子領域より深いトレンチを形成することができる。【選択図】    図１
2006093504.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板上に設けられた逆導電型半導体層と、
前記逆導電型半導体層に設けられた多数のトランジスタのセルと、
前記逆導電型半導体層の端部で該逆導電型半導体層を貫通して設けられたトレンチと、
前記トレンチに沿って設けられた絶縁膜と、
前記トレンチに埋設された導電材料とを具備し、
前記導電材料に電圧を印加することを特徴とする半導体装置。
【請求項２】
一導電型半導体基板上に設けられた逆導電型のチャネル層と、
前記チャネル層に設けられた多数のＭＯＳトランジスタのセルと、
前記チャネル層の端部で該チャネル層を貫通して設けられたトレンチと、
前記トレンチに沿って設けられた絶縁膜と、
前記トレンチに埋設された導電材料とを具備し、
前記導電材料に前記ＭＯＳトランジスタのゲート電圧を印加することを特徴とする半導体装置。
【請求項３】
一導電型半導体基板上に設けられた逆導電型のチャネル層と、
前記チャネル層の端部で該チャネル層を貫通して設けられた第１トレンチと、
前記第１トレンチに沿って設けられた絶縁膜と、
前記第１トレンチに埋設された導電材料と、
前記チャネル層に多数の第２トレンチを設けて構成したＭＯＳトランジスタのセルとを具備し、
前記導電材料に前記ＭＯＳトランジスタのゲート電圧を印加することを特徴とする半導体装置。
【請求項４】
前記第１トレンチは前記第２トレンチと同等もしくはそれ以上の深さであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
一導電型半導体基板表面に逆導電型のチャネル層を形成し、該チャネル層に多数のＭＯＳトランジスタのセルを形成する半導体装置の製造方法であって、
前記チャネル層の端部に該チャネル層を貫通するトレンチを形成する工程と、
前記トレンチ内壁に絶縁膜を形成する工程と、
前記トレンチ内に導電材料を埋設する工程と、
前記導電材料と前記ＭＯＳトランジスタのゲート電極を電気的に接続する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項６】
一導電型半導体基板表面に逆導電型のチャネル層を形成する工程と、
前記チャネル層の端部に第１トレンチを形成し、該第１トレンチに囲まれた前記チャネル層に多数の第２トレンチを形成する工程と、
前記第１トレンチおよび第２トレンチ内壁に絶縁膜を形成する工程と、
前記第１トレンチおよび第２トレンチ内に導電材料を埋設する工程と、
前記第２トレンチ周辺に所定の不純物を拡散してＭＯＳトランジスタのセルを形成する工程と、
前記第１トレンチに埋設された前記導電材料と前記ＭＯＳトランジスタのゲート電極を電気的に接続する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１トレンチの開口幅は前記第２トレンチの開口部と同等もしくはそれより広く形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特にガードリングを省き、チャネル層端部の電界集中を緩和する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図８に従来の半導体装置の周辺領域付近の断面図を示す。半導体装置は、例えば、トレンチ構造のトランジスタのセル５２をチャネル層３４に多数設けた素子領域５１を有するＭＯＳＦＥＴである。
【０００３】
チャネル層３４はｎ＋型半導体基板３１上にｎ−型半導体層３２を設けその表面にｐ型不純物を拡散して設けられた領域である。チャネル層３４端部にはガードリング３３が設けられる。
【０００４】
ガードリング３３は、チャネル層３４より深くチャネル層３４と同導電型の領域でありチャネル層３４端部での電界集中を緩和している(例えば特許文献１参照。)。
【０００５】
図９、図１０を用いて従来の半導体装置の製造方法を説明する。ＭＯＳＦＥＴは、ｎ＋型のシリコン半導体基板３１の上にｎ−型のエピタキシャル層からなるドレイン領域３２を設ける。チャネル層の端部を開口したマスク３５ｓを設けて高濃度のｐ型不純物をイオン注入・拡散し、ガードリング３３を形成する（図９（Ａ））。次にチャネル層の形成領域を開口した新たなマスク３５ｓを設けてｐ型不純物をイオン注入・拡散してチャネル層３４を形成する（図９（Ｂ））。その後チャネル層３４を貫通し、ドレイン領域３２まで到達するトレンチ３７を形成する（図９（Ｃ））。
【０００６】
さらにトレンチ３７の内壁をゲート酸化膜４１で被膜し、トレンチ３７に充填されたポリシリコンよりなるゲート電極４３を設ける。トレンチ３７に隣接したチャネル層３４表面にはＮ＋型のソース領域４５が形成される。隣り合う２つのセルのソース領域４５間のチャネル層３４表面および素子領域外周にはＰ＋型のボディ領域４４を設ける（図１０（Ａ））。
【０００７】
ゲート電極４３上は層間絶縁膜４６で覆い、ソース領域４５およびボディ領域４４にコンタクトするソース電極４７を設け、ＭＯＳトランジスタの多数のセル５２が配列された素子領域５１を形成する。またソース電極４７形成時にゲート連結電極４８を形成する（図１０（Ｂ））。
【特許文献１】特開２００４−３１３８６号公報  （第４図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
トレンチ構造のＭＯＳＦＥＴでは、容量を低減するためトレンチ３７は必要最小限の深さに形成される。つまりチャネル層３４もトレンチ３７に応じた深さに形成される。しかしチャネル層３４は拡散領域であるため、その深さが浅いとチャネル層３４端部の曲率がきつくなる。そしてそのチャネル層３４から広がる空乏層の曲率もきつくなり、電界集中を起こしやすくなる。
【０００９】
そこで図８のごとく、従来のＭＯＳＦＥＴでは、チャネル層３４端部の電界集中を緩和するため、ガードリング３３を形成し、チャネル層３４端部の空乏層の曲率を緩和している。しかし、曲率を緩和するためにはガードリング３３をチャネル層３４より深く形成することが望ましく、上記の如くチャネル層３４形成前に深いガードリング３３を形成する必要がある。
【００１０】
このため素子領域５１形成前にガードリング３３形成工程が必要であり、マスクも別途必要であった。
【課題を解決するための手段】
【００１１】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板上に設けられた逆導電型半導体層と、前記逆導電型半導体層に設けられた多数のトランジスタのセルと、前記逆導電型半導体層の端部で該逆導電型半導体層を貫通して設けられたトレンチと、前記トレンチに沿って設けられた絶縁膜と、前記トレンチに埋設された導電材料とを具備し、前記導電材料に電圧を印加することにより解決するものである。
【００１２】
第２に、一導電型半導体基板上に設けられた逆導電型のチャネル層と、前記チャネル層に設けられた多数のＭＯＳトランジスタのセルと、前記チャネル層の端部で該チャネル層を貫通して設けられたトレンチと、前記トレンチに沿って設けられた絶縁膜と、前記トレンチに埋設された導電材料とを具備し、前記導電材料に前記ＭＯＳトランジスタのゲート電圧を印加することにより解決するものである。
【００１３】
第３に、一導電型半導体基板上に設けられた逆導電型のチャネル層と、前記チャネル層の端部で該チャネル層を貫通して設けられた第１トレンチと、前記第１トレンチに沿って設けられた絶縁膜と、前記第１トレンチに埋設された導電材料と、前記チャネル層に多数の第２トレンチを設けて構成したＭＯＳトランジスタのセルとを具備し、前記導電材料に前記ＭＯＳトランジスタのゲート電圧を印加することにより解決するものである。
【００１４】
また、前記第１トレンチは前記第２トレンチと同等もしくはそれ以上の深さであることを特徴とするものである。
【００１５】
第４に、一導電型半導体基板表面に逆導電型のチャネル層を形成し、該チャネル層に多数のＭＯＳトランジスタのセルを形成する半導体装置の製造方法であって、前記チャネル層の端部に該チャネル層を貫通するトレンチを形成する工程と、前記トレンチ内壁に絶縁膜を形成する工程と、前記トレンチ内に導電材料を埋設する工程と、前記導電材料と前記ＭＯＳトランジスタのゲート電極を電気的に接続する工程と、を具備することにより解決するものである。
【００１６】
第５に、一導電型半導体基板表面に逆導電型のチャネル層を形成する工程と、前記チャネル層の端部に第１トレンチを形成し、該第１トレンチに囲まれた前記チャネル層に多数の第２トレンチを形成する工程と、前記第１トレンチおよび第２トレンチ内壁に絶縁膜を形成する工程と、前記第１トレンチおよび第２トレンチ内に導電材料を埋設する工程と、前記第２トレンチ周辺に所定の不純物を拡散してＭＯＳトランジスタのセルを形成する工程と、前記第１トレンチに埋設された前記導電材料と前記ＭＯＳトランジスタのゲート電極を電気的に接続する工程とを具備することにより解決するものである。
【００１７】
また、前記第１トレンチの開口幅は前記第２トレンチの開口部と同等もしくはそれより広く形成することを特徴とするものである。
【発明の効果】
【００１８】
本発明の構造に依れば、チャネル層端部に設けたトレンチ部によりチャネル層端部での空乏層の曲率を緩和し電界集中を抑制できる。従って、幅の広い拡散領域であるガードリングが不要となるので、動作面積の拡大に寄与し、オン抵抗を低減できる。またガードリングのマスクが不要となりコストを低減できる。
【００１９】
また、本発明の製造方法によれば、ガードリングの形成工程が不要となる。深い拡散領域であるガードリングの形成工程を不要とすることでスループットが向上する。また、特に素子領域がトレンチ構造のＭＯＳＦＥＴの場合、素子領域と同一工程で形成できる。従って工程数を削減し、電界集中を抑制する半導体装置の製造方法を提供できる。
【００２０】
更に、トレンチ部を素子領域のＭＯＳトランジスタのセルより深くすることでより電界集中を緩和することができる。この場合トレンチ部を構成する第１トレンチを形成するマスク開口幅をＭＯＳトランジスタを構成する第２トレンチを形成するマスク開口幅より広くすることで、同一工程にて第２トレンチより深い第１トレンチを形成することができる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施の形態を、ｎチャネルのトレンチ型ＭＯＳＦＥＴを素子領域に形成する場合を例に詳細に説明する。
【００２２】
図１には、本発明の半導体装置の構造を示す。図１（Ａ）はチップの平面図であり、図１（Ｂ）はＡ−Ａ線の断面図である。なお、図１（Ｂ）の上方は対応箇所の平面図である。
【００２３】
素子領域２１には、多数のＭＯＳトランジスタのセル２５が配列されている。ソース電極１７は、素子領域２１上の各セル２５のソース領域と接続して設けられる。ゲート連結電極１８はゲート電極１３ｂと接続され且つ素子領域２１の周囲に配置されている。ゲート連結電極１８は、ゲートパッド電極１８ｐに接続する。
【００２４】
図１（Ｂ）の断面図のごとく、ＭＯＳＦＥＴのセル２５は、ｎ＋シリコン半導体基板１上にドレイン領域となるｎ−型エピタキシャル層２を設けその表面に設けたｐ型のチャネル層４に形成される。チャネル層４の端部には素子領域２１の外周を囲むトレンチ部２３が設けられる（詳細は詳述する）。各セル２５のゲート電極１３ｂは連結部１３ｃにより素子領域２１外に引き出されゲート連結電極１８と接続する。ゲート連結電極１８はゲートパッド電極１８ｐに接続し、各セル２５にゲート電圧を印加する。
【００２５】
ＭＯＳＦＥＴの各セル２５は、半導体基板１、２と、チャネル層４と、第２トレンチ８と、ゲート絶縁膜１１ｂと、ゲート電極１３ｂと、ソース領域１５と、ボディ領域１４とから構成される。
【００２６】
半導体基板は、ｎ＋型のシリコン半導体基板１の上にドレイン領域２となるｎ−型のエピタキシャル層を積層したものである。チャネル層４は、ドレイン領域２の表面に選択的にｐ型のボロン等を注入した拡散領域である。
【００２７】
第２トレンチ８は、チャネル層４を貫通してドレイン領域２まで到達させる。一般的には半導体基板上に格子状またはストライプ状にパターニングする。
【００２８】
ゲート酸化膜１１ｂは、少なくともチャネル層４と接する第２トレンチ８内壁に、駆動電圧に応じて数百Åの厚みに設ける。ゲート酸化膜１１ｂは絶縁膜であるので、第２トレンチ８内に設けられたゲート電極１３ｂと半導体基板に挟まれてＭＯＳ構造となっている。
【００２９】
ゲート電極１３ｂは、第２トレンチ８に導電材料を埋設してなる。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。このゲート電極１３は、連結部１３ｃにより基板上に引き出されて半導体基板の周囲を取り巻くゲート連結電極１８まで延在され、半導体基板上に設けられたゲートパッド電極１８ｐ（図１（Ａ）参照）に連結される。また、導電材料で有れば、不純物を導入したポリシリコンに限らず金属等であってもよい。
【００３０】
ソース領域１５は、第２トレンチ８に隣接したチャネル層４表面にｎ＋型不純物を注入した拡散領域であり、素子領域２１を覆う金属のソース電極１７とコンタクトする。また、隣接するソース領域１５間のチャネル層４表面および素子領域２１外周のチャネル層４表面には、ｐ＋型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。これにより隣接する第２トレンチ８で囲まれた部分がＭＯＳＦＥＴの１つのセル２５となり、これが多数個集まって素子領域２１を構成している。
【００３１】
ソース電極１７は、層間絶縁膜１６を介してアルミニウム等をスパッタして所望の形状にパターニングした金属電極であり、素子領域２１上を覆い、ソース領域１５およびボディ領域１４とコンタクトする。
【００３２】
トレンチ部２３は、第１トレンチ７と絶縁膜１１ａ、導電材料１３ａよりなる。第１トレンチ７はチャネル層４を貫通しドレイン領域２に達して形成し、第１トレンチ７内を酸化膜１１ａで被覆する。内部の酸化膜１１ａは、３００Åから７００Å程度の薄い膜とする。第１トレンチ７内部には、不純物をドープしたポリシリコン１３ａが埋設され、ポリシリコン１３ａは、その上部に延在する連結部１３ｃと接続する。すなわちチャネル層４端部にＭＩＳあるいはＭＯＳ構造を構成している。また後述するが、このトレンチ部２３は素子領域２１のＭＯＳトランジスタと同一工程で形成される。すなわち、トレンチ部２３のポリシリコン１３ａ、酸化膜１１ａはＭＯＳトランジスタのゲート電極１３ｂおよびゲート酸化膜１１ｂと同じ膜である。
【００３３】
ポリシリコン１３ａは連結部１３ｃに接続することによりＭＯＳトランジスタのゲート電極と電気的に接続し同電位となっている。これによりゲート電圧印加時にはトレンチ部２３周囲に図の破線のごとく空乏層５０が広がる。つまり、トレンチ部２３下方では空乏層５０が下方に押し下げられ、チャネル層４端部での空乏層５０の曲率が緩和される。従ってガードリングを設けることなく電界集中を抑制することができる。
【００３４】
ここで、空乏層５０の曲率を緩和するためにはトレンチ部２３は深い方が好ましい。例えば、セル２５の第２トレンチ８が０．５μｍ程度の場合は、トレンチ部２３の第１トレンチは０．７μｍ程度が好適である。
【００３５】
トレンチ部２３は、チャネル層４の端部側面から耐圧に応じて所定の距離で離間して設けられる。具体的にはチャネル層４端部側面とエピタキシャル層２との界面からトレンチ部２３端部までの距離ｘ１が第１トレンチ７の深さｄ１より大きくなるような距離で設けられる。これにより、耐圧は従来同様確保できる。
【００３６】
トレンチ部２３のポリシリコン１３ａは、金属などの導電材料であっても良い。さらにＭＯＳＦＥＴ２５とトレンチ部２３を同一工程で形成する場合には導電材料は同一材料となるが、別工程で形成するので有れば、異なる導電材料であってもよい。また、酸化膜１１ａは、他の絶縁膜であってもよい。
【００３７】
更に、素子領域２１は、ＭＯＳＦＥＴ２５に限らず、いわゆるディスクリートデバイスであれば同様に実施可能である。特にＩＧＢＴの如く絶縁ゲート型のトレンチ構造の素子であれば、後述するが素子領域２１と同一工程によりトレンチ部２３を形成できるので好適である。また、例えばバイポーラトランジスタであればベース領域の端部にトレンチ部２３を設ければよい。
【００３８】
次に本発明の半導体装置の製造方法を、ｎチャネル型のＭＯＳＦＥＴを例に図２から図７に示す。
【００３９】
本発明の半導体装置の製造方法は、一導電型半導体基板表面に逆導電型のチャネル層を形成する工程と、チャネル層の端部に第１トレンチを形成し、第１トレンチに囲まれたチャネル層に多数の第２トレンチを形成する工程と、第１トレンチおよび第２トレンチ内壁に絶縁膜を形成する工程と、第１トレンチおよび第２トレンチ内に導電材料を埋設する工程と、第２トレンチ周辺に所定の不純物を拡散してＭＯＳトランジスタのセルを形成する工程と、第１トレンチに埋設された前記導電材料とＭＯＳトランジスタのゲート電極を電気的に接続する工程とから構成される。
【００４０】
第１工程（図２）：一導電型半導体基板表面に逆導電型のチャネル層を形成する工程。
【００４１】
ｎ＋型シリコン半導体基板１にｎ−型のエピタキシャル層を積層してドレイン領域２を形成する。表面に熱酸化膜５ｓを形成した後、予定のチャネル層４の部分の酸化膜をエッチングする。全面に例えばドーズ量１．０×１０１３ｃｍ-２でボロンを注入した後、拡散してＰ型のチャネル層４を形成する。本実施形態ではガードリングが不要である。ガードリングは深い拡散領域であるので、熱処理時間も多く必要である。つまりガードリング形成工程が不要であれば全製造工程にかかる時間を短縮でき、スループットの向上が図れる。また、ガードリング用のマスクも不要となるので、コストを削減できる。
【００４２】
第２工程（図３）：チャネル層の端部に第１トレンチを形成し、第１トレンチに囲まれたチャネル層に多数の第２トレンチを形成する工程。
【００４３】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜５を生成する。その後、レジスト膜によるマスクを、第１および第２トレンチの開口部分を除いてかける。ＣＶＤ酸化膜５は基板周辺の熱酸化膜５ｓ上も覆って設けられる。ＣＶＤ酸化膜５をドライエッチングして部分的に除去し、チャネル領域４が露出したトレンチ開口部６ｂ、６ａを形成する。このとき、チャネル層４端部のトレンチ開口部６ａは、それより内側のトレンチ開口部６ｂと同等あるいはそれより広く形成する（ｗ１≧ｗ２）（図３（Ａ））。その後、レジストを除去する。
【００４４】
その後、ＣＶＤ酸化膜５をマスクとしてトレンチ開口部６ａ、６ｂのシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層４を貫通してドレイン領域２まで達する第１トレンチ７および第２トレンチ８を形成する。トレンチ開口部６ａの開口幅ｗ１をトレンチ開口部６ｂの開口幅ｗ２より大きくすることにより、同一のエッチング工程で第１トレンチ７深さ（ｄ１）を、第２トレンチ８深さ（ｄ２）より深く形成することが可能となる（図３（Ｂ））。
【００４５】
第１トレンチ７は、チャネル層４端部に１つ設けられ、トレンチ部２３を構成する。また、第２トレンチ８は、素子領域２１に多数設けられてＭＯＳＦＥＴのセル２５を構成する。
【００４６】
また、逆バイアス時に耐圧を確保するため、第１トレンチ７はチャネル層４側面端部から十分離間して設ける。具体的にはチャネル層４端部側面とエピタキシャル層２との界面からトレンチ部２３端部までの距離ｘ１が第１トレンチ７の深さｄ１より大きくなるような距離で設けられる。
【００４７】
第３工程（図４）：第１トレンチおよび第２トレンチ内壁に絶縁膜を形成する工程。
【００４８】
ダミー酸化をして第１トレンチ７および第２トレンチ内壁とチャネル層４表面に酸化膜（図示せず）を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とＣＶＤ酸化膜５をエッチングにより除去する。
【００４９】
更に、全面を酸化して第２トレンチ８内壁にゲート酸化膜１１ｂを駆動電圧に応じて例えば厚み約３００Å〜７００Åに形成する。このとき同時に第１トレンチ７内壁にも酸化膜１１ａが形成される。尚熱酸化膜５ｓ上も酸化され、熱酸化膜５ｓと融合する。
【００５０】
第４工程（図５）：第１トレンチおよび第２トレンチ内に導電材料を埋設する工程。
【００５１】
全面にポリシリコン層を付着し、所定のパターンのマスクを設けてドライエッチする。ポリシリコン層は不純物を含むポリシリコンを堆積した層でもよいし、ノンドープのポリシリコンを堆積後、不純物を導入した層でもよい。これにより、第２トレンチ８に埋設したゲート電極１３ｂを形成し、同時に第１トレンチ７内にもポリシリコン１３ａを埋設する。ポリシリコン１３ａは、その上部に延在する連結部１３ｃとコンタクトする。
【００５２】
チャネル層４端部の第１トレンチ７は、酸化膜１１ａとポリシリコン１３ａによりＭＩＳ（あるいはＭＯＳ）構造のトレンチ部２３となる。また、第１トレンチ７、第２トレンチ８内は、ポリシリコンに限らず金属等の導電材料を埋設してもよい。
【００５３】
第５工程（図６）：第２トレンチ周辺に所定の不純物を拡散してＭＯＳトランジスタのセルを形成する工程。
【００５４】
まず、基板の電位を安定化させるために、ボディ領域となる部分を露出したレジスト膜（不図示）によるマスクを設けて、選択的にボロンを例えばドーズ量２．０×１０１５ｃｍ-２でイオン注入する。新たなレジスト膜（不図示）によるマスクを設けて予定のソース領域１５に、砒素を例えばドーズ量５．０×１０１５ｃｍ-２程度でイオン注入する。
【００５５】
全面にＮＳＧ又はＰＳＧ（不図示）及びＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層１６ａをＣＶＤ法により付着し、リフローする。
【００５６】
これにより、Ｎ＋型のソース領域１５とソース領域１５に隣接するチャネル層４表面にボディ領域１４が形成される。そして、第２トレンチ８に囲まれた領域がＭＯＳＦＥＴのセル２５となり、多数のセル２５が配置された素子領域２１が形成される。
【００５７】
尚、ボディ領域１４とソース領域１５の不純物注入の順序は入れ替えてもよい。
【００５８】
第６工程（図７）：第１トレンチに埋設された前記導電材料とＭＯＳトランジスタのゲート電極を電気的に接続する工程。
【００５９】
ＢＰＳＧ層１６にレジスト膜によるマスクを設け、ＭＯＳトランジスタのゲート電極１３ｂ上をマスクし、素子領域２１周辺のゲート電極１３ｃの一部が露出するようにマスクを設けてエッチングし、層間絶縁膜１６を形成する。
【００６０】
その後アルミニウム等をスパッタ装置で全面に付着して、素子領域２１全面を覆い、ソース領域１５およびボディ領域１４にコンタクトするソース電極１７を形成する。また、同時にゲート連結電極１８を形成する。
【００６１】
これにより、トレンチ部２３のポリシリコン１３ａはゲート連結電極１８によりＭＯＳトランジスタのゲート電極と電気的に接続する。素子領域２１にゲート電圧が印加されるとトレンチ部２３周囲に空乏層５０が広がる。空乏層５０はトレンチ部２３により下方に押し下げられ、これによりチャネル層４端部での空乏層５０の曲率が緩和できる（図１（Ｂ）参照）。
【００６２】
上述の如く、本発明の実施の形態ではｎチャネル型ＭＯＳＦＥＴを例に説明したが、導電型を逆にしたＭＯＳトランジスタに関しても同様に実施できる。
【００６３】
また、ＭＯＳＦＥＴに限らず、ＩＧＢＴ等の絶縁ゲート型半導体素子であれば、トレンチ部２３と素子領域２１とを同時に形成が可能であり、同様の効果が得られる。
【図面の簡単な説明】
【００６４】
【図１】本発明の半導体装置の（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明の半導体装置の製造方法を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】従来の半導体装置を説明する断面図である。
【図９】従来の半導体装置の製造方法を説明する断面図である。
【図１０】従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００６５】
１      ｎ＋型シリコン半導体基板
２      ドレイン領域
４      チャネル層
５      ＣＶＤ酸化膜
５ｓ    熱酸化膜
６ａ、６ｂ      トレンチ開口部
７      第１トレンチ
８      第２トレンチ
１１ａ  酸化膜
１１ｂ  ゲート酸化膜
１３ａ  ポリシリコン
１３ｂ  ゲート電極
１３ｃ  連結部      
１４    ボディ領域
１５    ソース領域
１６    層間絶縁膜
１７    ソース電極
１８    ゲート連結電極
２１    素子領域
２３    トレンチ部
２５    セル
３１    ｎ＋型シリコン半導体基板
３２    ドレイン領域
３３    ガードリング
３４    チャネル層
３７    トレンチ
４１    ゲート酸化膜
４３    ゲート電極
４４    ボディ領域
４５    ソース領域
４６    層間絶縁膜
４８    ゲート連結電極
５１    素子領域
５２    セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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