(57)【要約】【課題】  寄生抵抗が低く、良好な性質を有する半導体装置およびその製造方法を提供する。【解決手段】  本発明にかかる半導体装置１００の製造方法は、（ａ）絶縁層８上に設けられた半導体層１０の上方にゲート絶縁層２０を形成する工程と、（ｂ）前記ゲート絶縁層２０の上方にゲート電極２２を形成する工程と、（ｃ）前記半導体層１０に不純物を導入することにより、ソース領域２６およびドレイン領域１４を形成する工程と、（ｄ）前記半導体層１０にフッ素を導入することにより第１のフッ素含有領域５０、５２を形成する工程と、（ｅ）前記半導体層１０の半導体と遷移金属を反応させることにより、低抵抗半導体金属合金層３２、３４を形成する工程と、を含む。【選択図】      図１
2006108425.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）絶縁層上に設けられた半導体層の上方にゲート絶縁層を形成する工程と、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ）前記半導体層に不純物を導入することにより、ソース領域およびドレイン領域を形成する工程と、
（ｄ）前記半導体層にフッ素を導入する工程と、
（ｅ）前記半導体層の半導体と遷移金属を反応させることにより、低抵抗半導体金属合金層を形成する工程と、
を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記工程（ｄ）では、
前記ソース領域または前記ドレイン領域と、前記低抵抗半導体金属合金層との境界を含む領域に前記フッ素を導入する、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記工程（ｄ）では、
前記工程（ｅ）において形成される前記低抵抗半導体金属合金層の組成及び前記遷移金属の供給量に応じて、
前記半導体層に導入するフッ素の量を定める、半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記半導体層は、シリコンからなり、
前記低抵抗半導体金属合金層は、シリサイド化合物からなる、半導体装置の製造方法。
【請求項５】
（ａ）絶縁層上に設けられた半導体層の上方にゲート絶縁層を形成する工程と、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ）前記半導体層に不純物を導入することにより、ソース領域およびドレイン領域を形成する工程と、
（ｄ）前記半導体層の半導体と遷移金属を反応させることにより、低抵抗半導体金属合金層を形成する工程と、
（ｅ）前記半導体層にフッ素を導入する工程と、
を含む、半導体装置の製造方法。
【請求項６】
請求項５において、
前記工程（ｅ）では、
前記ソース領域または前記ドレイン領域と、前記低抵抗半導体金属合金層との境界を含む領域に前記フッ素を導入する、半導体装置の製造方法。
【請求項７】
請求項５または６において、
前記工程（ｅ）では、
前記工程（ｄ）において形成される前記低抵抗半導体金属合金層の組成及び前記遷移金属の供給量に応じて、
前記半導体層に導入するフッ素の量を定める、半導体装置の製造方法。
【請求項８】
請求項５ないし７のいずれかにおいて、
前記工程（ｅ）の後に、
熱処理を行う、半導体装置の製造方法。
【請求項９】
請求項５ないし８のいずれかにおいて、
前記半導体層は、シリコンからなり、
前記低抵抗半導体金属合金層は、シリサイド化合物からなる、半導体装置の製造方法。
【請求項１０】
絶縁層と、
前記絶縁層の上方に形成された半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層に形成されたソース領域およびドレイン領域と、
前記ソース領域または前記ドレイン領域の上方に形成された低抵抗半導体金属合金層と、
前記半導体層に形成された、フッ素を含有するフッ素含有領域と、
を含む、半導体装置。
【請求項１１】
請求項１０において、
前記フッ素含有領域は、前記ソース領域または前記ドレイン領域と、前記低抵抗半導体金属合金層との境界を含む領域である、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。特に本発明は、絶縁基板上に形成されたＭＯＳ電界効果トランジスタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
絶縁層上に半導体層が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）層に形成された絶縁ゲート型トランジスタは、バルク状の半導体層上に形成される場合と比べて、低消費電力、高速動作が実現できるデバイスとして、近年研究開発が進められている。
【０００３】
このような絶縁ゲート型トランジスタでは、半導体層を薄膜化するため、ソース領域およびゲート領域の寄生抵抗の増大が問題となる。特開平５−３６６３２号公報によれば、上述した寄生抵抗を低減すべく、ソース領域およびドレイン領域の表面にシリサイド層を設けることが知られている。
【０００４】
ソース領域およびゲート領域の表面にシリサイド層を設けると、シリコンがシリサイド層に吸い出されるため、空格子が発生し、欠陥やボイドが発生してしまうことがあった。これは、シリサイド層のような半導体と金属の合金層を形成する際、半導体層を構成する原子が、金属と反応するために、合金層に吸い出されるためと考えられる。特にＳＯＩ層に設けられた絶縁ゲートトランジスタでは、絶縁層上に半導体層が形成されているため、半導体層を構成するシリコンが有限に限られており、この問題が顕著となる。
【０００５】
この問題を解決するために、シリサイド層を極限まで薄くする手法が報告されている（K. Imai, et al, Symp. On VLSI Tech. Dig.,p.116(1998)）。しかし、シリサイド層を極限まで薄くした場合には、パターン依存性の抵抗値が増大し、または細線効果により凝集現象が引き起こされてしまうことがある。
【特許文献１】特開平５−３６６３２号公報
【非特許文献１】K. Imai, et al, Symp. On VLSI Tech. Dig.,p.116(1998)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、かかる問題を解決し、寄生抵抗が低く、良好な特性を有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体装置の製造方法は、
（ａ）絶縁層上に設けられた半導体層の上方にゲート絶縁層を形成する工程と、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ）前記半導体層に不純物を導入することにより、ソース領域およびドレイン領域を形成する工程と、
（ｄ）前記半導体層にフッ素を導入する工程と、
（ｅ）前記半導体層の半導体と遷移金属を反応させることにより、低抵抗半導体金属合金層を形成する工程と、
を含む。
【０００８】
本発明にかかる半導体装置の製造方法において、
前記工程（ｄ）では、
前記ソース領域または前記ドレイン領域と、前記低抵抗半導体金属合金層との境界を含む領域に前記フッ素を導入することができる。
【０００９】
本発明にかかる半導体装置の製造方法において、
前記工程（ｄ）では、
前記工程（ｅ）において形成される前記低抵抗半導体金属合金層の膜厚に応じて、
前記半導体層に導入するフッ素の量を定めることができる。
【００１０】
本発明にかかる半導体装置の製造方法において、
前記半導体層は、シリコンからなり、
前記低抵抗半導体金属合金層は、シリサイド化合物からなることができる。
【００１１】
本発明にかかる半導体装置の製造方法は、
（ａ）絶縁層上に設けられた半導体層の上方にゲート絶縁層を形成する工程と、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ）前記半導体層に不純物を導入することにより、ソース領域およびドレイン領域を形成する工程と、
（ｄ）前記半導体層の半導体と遷移金属を反応させることにより、低抵抗半導体金属合金層を形成する工程と、
（ｅ）前記半導体層にフッ素を導入する工程と、
を含む。
【００１２】
本発明にかかる半導体装置の製造方法において、
前記工程（ｅ）では、
前記ソース領域または前記ドレイン領域と、前記低抵抗半導体金属合金層との境界を含む領域に前記フッ素を導入することができる。
【００１３】
本発明にかかる半導体装置の製造方法において、
前記工程（ｅ）では、
前記工程（ｄ）において形成される前記低抵抗半導体金属合金層の膜厚に応じて、
前記半導体層に導入するフッ素の量を定めることができる。
【００１４】
本発明にかかる半導体装置の製造方法において、
前記工程（ｅ）の後に、
熱処理を行うことができる。
【００１５】
本発明にかかる半導体装置の製造方法において、
前記半導体層は、シリコンからなり、
前記低抵抗半導体金属合金層は、シリサイド化合物からなることができる。
【００１６】
本発明にかかる半導体装置は、
絶縁層と、
前記絶縁層の上方に形成された半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層に形成されたソース領域およびドレイン領域と、
前記ソース領域または前記ドレイン領域の上方に形成された低抵抗半導体金属合金層と、
前記半導体層に形成された、フッ素を含有するフッ素含有領域と、
を含む。
【００１７】
本発明にかかる半導体装置において、
前記フッ素含有領域は、前記ソース領域または前記ドレイン領域と、前記低抵抗半導体金属合金層との境界を含む領域であることができる。
【発明を実施するための最良の形態】
【００１８】
以下に、本実施の形態の一例について説明する。
【００１９】
１．半導体装置
図１は、本実施の形態にかかる半導体装置１００を模式的に示す断面図である。
【００２０】
半導体装置１００は、支持基盤６上に形成された絶縁層８と、絶縁層８上に形成された半導体層１０と、半導体層１０上に形成されたゲート絶縁層２０と、ゲート絶縁層２０上に形成されたゲート電極２２と、ゲート電極２２の側壁に形成された側壁絶縁層２４とを含む。
【００２１】
半導体層１０は、ドレイン領域１４と、ソース領域２６と、ドレイン領域１４とソース領域２６の間に形成されたボディ領域１２とを有する。
【００２２】
さらに半導体装置１００は、ソース領域２６の上方に形成された第１のシリサイド層３２と、ソース領域２６と第１のシリサイド層３２との間に形成された第１のフッ素含有領域５０と、ドレイン領域１４の上方に形成された第２のシリサイド層３４と、ドレイン領域１４と第２のシリサイド層３４との間に形成された第２のフッ素含有領域５２と、ゲート電極２２の上方に形成された第３のシリサイド層３６と、ゲート電極２２と第３のシリサイド層３６との間に形成された第３のフッ素含有領域３８と、を含む。なお、本実施の形態において、第１のシリサイド層３２および第２のシリサイド層３４は、低抵抗半導体金属合金層の一例である。
【００２３】
第１のフッ素含有領域５０は、第１のシリサイド層３２とソース領域２６との境界を含む領域に形成される。ここで境界を含む領域とは、第１のシリサイド層３２とソース領域２６との境界の少なくとも一部を含む領域であればよい。
【００２４】
第２のフッ素含有領域５２は、第２のシリサイド層３４とドレイン領域１４との境界を含む領域に形成される。ここで境界を含む領域とは、第２のシリサイド層３４とドレイン領域１４との境界の少なくとも一部を含む領域であればよい。
【００２５】
第３のフッ素含有領域３８は、第３のシリサイド層３６とゲート電極２２との境界を含む領域に形成される。ここで境界を含む領域とは、第３のシリサイド層３６とゲート電極２２との境界の少なくとも一部を含む領域であればよい。
【００２６】
第１のフッ素含有領域５０、第２のフッ素含有領域５２、および第３のフッ素含有領域３８は、フッ素を含有する領域であればよく、半導体層にフッ素が含まれた領域と、シリサイド層にフッ素が含まれた領域の一方または双方を含むことができる。
【００２７】
なお、フッ素は、図１の第１のフッ素含有領域５０、第２のフッ素含有領域５２、および第３のフッ素含有領域３８により示された領域だけでなく、これらの上に形成されるそれぞれのシリサイド層、およびソース領域２６、ドレイン領域１４、またはゲート電極２２にも含まれていてもよい。
【００２８】
本実施の形態にかかる半導体装置１００の特徴は、以下のとおりである。
【００２９】
第１のフッ素含有領域５０および第２のフッ素含有領域５２には、フッ素が含まれているため、第１のシリサイド層３２および第２のシリサイド層３４に吸い出されたシリコン（空格子）を、フッ素によって補うことができる。これにより、第１のシリサイド層３２および第２のシリサイド層３４近傍に発生する欠陥やボイドを低減させることが出来る。従って寄生抵抗が低減され、かつ良好な特性を有する半導体装置を提供することができる。
【００３０】
２．半導体装置の製造方法
次に本実施の形態にかかる半導体装置の製造方法について、図２から図６を参照しながら説明する。なお、以下に説明する製造方法において、具体例として記載した数値は、ｎチャネル型のＭＯＳトランジスタを形成する場合の一例を記載したものである。
【００３１】
（１）まず、図２に示すように、支持基板６と、支持基盤６上の絶縁層８と、絶縁層８上に設けられた半導体層１０とを有するＳＯＩ基板を準備する。ＳＯＩ基板としては、支持基板６の上に絶縁層８および半導体層１０が積層された基板を用いた場合を例として説明するが、これに限定されず、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板などを用いることができる。半導体層１０としては、たとえば、Ｓｉ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。また、準備されたＳＯＩ基板の半導体層１０の膜厚が所望の膜厚と異なる場合には、犠牲酸化やフッ酸によるウェットエッチングを行うことによりその膜厚を調整することができる。
【００３２】
なお、ＳＯＩ基板にかえて、サファイヤ上にシリコン層が形成された基板、石英基板またはガラス基板上にレーザーアニール等により再結晶化されたシリコン層が形成された基板等を用いてもよい。
【００３３】
ついで、図２に示すように、しきい値の調整のために、所定の導電型の不純物を半導体層１０に導入する。この不純物の導入は、イオン注入法により行うことができる。たとえば、半導体層１０として、膜厚が５０ｎｍの単結晶シリコン層を用いて、ｎチャネル型のＭＯＳトランジスタを形成する場合には、不純物としてＢＦ２を用い３０ｋｅＶのエネルギーで１〜５×１０１２／ｃｍ２程度打ち込むことができる。
【００３４】
（２）次に、図３に示すように、ゲート絶縁層２０およびゲート電極２２を形成する。ゲート絶縁層２０としては、たとえば、酸化シリコン膜を熱酸化法により形成することができる。ついで、ゲート絶縁層２０の上に、ゲート電極２２のための導電層（図示せず）を形成する。導電層としては、たとえば、多結晶シリコン層を２００ｎｍ程堆積することができる。その後、この導電層を公知のリソグラフィーおよびエッチング技術によりパターニングすることによりゲート電極２２が形成される。
【００３５】
（３）次に、図４に示すように、ゲート電極２２の側面に側壁絶縁層２４を形成する。側壁絶縁層２４の形成は、たとえば、以下のようにして行うことができる。半導体層１０の全面の上方に絶縁層（図示せず）を形成する。絶縁層としては、窒化シリコン膜や酸化シリコン膜またそれらの積層膜を用いることができる。その後、この絶縁層に異方性のエッチングを施すことにより、ゲート電極２２の側面に側壁絶縁層２４を形成することができる。
【００３６】
（４）次に、図４に示すようにソース領域２６およびドレイン領域１４を形成する。
【００３７】
ソース領域２６およびドレイン領域１４を形成するための領域に、公知の方法により所定の導電型の不純物を半導体層１０に導入する。たとえば、不純物としてＰを用いる。不純物の導入をイオン注入により行う場合、斜めイオン注入法を用いることにより、側壁絶縁層２４に覆われている半導体層１０にも不純物を導入することができる。その後、熱処理を施し、導入した不純物を活性化する。
【００３８】
（５）次に、第１のシリサイド層３２、第２のシリサイド層３４、および第３のシリサイド層３６を形成する。これらは、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、モリブデンシリサイド等のシリサイド化合物からなる。
【００３９】
まず、図５に示すように、半導体層１０の上方の全面に金属層３２ａを形成する。金属層３２ａとしては、たとえば、Ｔｉを約２０ｎｍ、スパッタ法により堆積させる。また金属層３２ａとしてはＣｏ、Ｎｉ、Ｍｏ、Ｐｔ、Ｒｂであっても良い。なお、ゲート電極２２の上方にも金属層３２ａは形成される。
【００４０】
（６）次に、第１段目の熱処理を行い、金属層３２ａと、半導体層１０およびゲート電極２２とをシリサイド化反応させる。これにより、図６に示すように、第１のシリサイド層３２、第２のシリサイド層３４、および第３のシリサイド層３６が形成される。この第１段目の熱処理は、たとえば、ＲＴＡ法を用いて、処理温度が５００℃〜７００℃の条件で行うことができる。ついで、未反応の金属層３２ａを除去する。未反応の金属層３２ａの除去は、ＮＨ４ＯＨ，Ｈ２Ｏ２，Ｈ２Ｏの混合液を用いたウェットエッチングにより行うことができる。
【００４１】
その後、第２段目の熱処理を施すことで、第１のシリサイド層３２、第２のシリサイド層３４および第３のシリサイド層３６をより安定的なものにして、低抵抗な第１のシリサイド層３２、第２のシリサイド層３４および第３のシリサイド層３６を形成する。第２段目の熱処理は、処理温度が８００℃以上の条件で行うことができる。
【００４２】
（７）次に、第１のフッ素含有領域５０、第２のフッ素含有領域５２、および第３のフッ素含有領域３８を形成する。
【００４３】
まず、図６に示すように、イオン注入法などの公知の方法を用いてフッ素を導入する。イオン注入法によってフッ素の導入を行う場合、たとえばＢＦ２をプラズマイオン化し、フッ素イオンのみを選択的に打ち込む。フッ素を打ち込む深さについては、第１のシリサイド層３２とソース領域２６の境界、および第２のシリサイド層３４とドレイン領域１４の境界の部分にフッ素が打ち込まれるように、注入エネルギーを調節する。
【００４４】
注入するフッ素の量は、第１のシリサイド層３２および第２のシリサイド層３４が形成されたときに発生する空格子の発生量に応じて定まる。空格子の発生は、上述した欠陥やボイドの発生に繋がるものである。空格子の発生量は、たとえば半導体装置１００の断面を透過型電子顕微鏡により観察することで求めることができる。また、空格子の発生量は、第１のシリサイド層３２および第２のシリサイド層３４の組成、格子定数によってもかわるため、当該金属層の種類、供給量（即ち堆積する金属層の膜厚）に応じて、注入するフッ素の量を定めることもできる。さらに第１のシリサイド層３２および第２のシリサイド層３４の膜厚は、これらシリサイド層形成時の条件によってもかわるため、当該条件に応じて、注入するフッ素の量を定めることもできる。ここで条件とは、金属層３２ａに用いる金属の種類、熱処理の温度、熱処理の時間等である。
【００４５】
具体的なイオン注入の条件としては、打ち込みエネルギーが１０〜２０ｋｅＶ程度、ドーズ量は、１×１０１２〜１×１０１５ｃｍ−２程度である。これにより第１のフッ素含有領域５０および第２のフッ素含有領域５２のフッ素濃度は、１×１０１７〜１×１０２０ｃｍ−３程度となる。
【００４６】
（８）次に、熱処理を行い、フッ素を反応させ、図１に示すように、第１のフッ素含有領域５０、第２のフッ素含有領域５２、および第３のフッ素含有領域３８が形成される。ここでの熱処理温度は、たとえば、４００〜８００℃で行われる。
【００４７】
以上の工程により本実施の形態にかかる半導体装置１００を形成することができる。
【００４８】
３．変形例
本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形することが可能である。以下に変形例の一例を説明する。
【００４９】
３．１．第１の変形例
上述した半導体装置１００の製造方法では、工程（５）および工程（６）において、第１のシリサイド層３２、第２のシリサイド層３４、および第３のシリサイド層３６を形成した後に、工程（７）、および工程（８）において、第１のフッ素含有領域５０、第２のフッ素含有領域５２、および第３のフッ素含有領域３８を形成している。これにかえて、第１の変形例では、上述した工程（４）の後に、フッ素を半導体層１０に導入する工程（７）を行い、その後、工程（５）および工程（６）を行い、第１のシリサイド層３２、第２のシリサイド層３４、および第３のシリサイド層３６を形成する。第１の変形例では、工程（６）において熱処理を行うため、フッ素導入後の熱処理工程である工程（８）は省略することができる。その他の製造工程については、上述した製造工程と同様であるので、説明を省略する。
【００５０】
このように、フッ素の導入をシリサイド層の形成前に行うことにより、欠陥やボイドの発生頻度の高い位置である、シリサイド層とドレイン領域１４またはソース領域２６との境界に、より容易かつ確実にフッ素を導入することができる。
【００５１】
３．２．第２の変形例
次に、図７を用いて第２の変形例にかかる半導体装置２００を説明する。図７は、第２の変形例にかかる半導体装置２００を模式的に示す断面図である。
【００５２】
半導体装置２００のソース領域およびドレイン領域は、エレべーテッド型の構造を有する点で、半導体装置１００と異なる。半導体装置２００は、半導体層１０に形成された第１のドレイン領域１６および第１のソース領域２８と、半導体層１０の上方に形成された第２のドレイン領域１７および第２のソース領域２７とを含む。
【００５３】
第２の変形例において、第１のソース領域２８および第１のドレイン領域１６は、絶縁層８と接していないが、これに限定されず、絶縁層８に接している構造を有してもよい。第２のソース領域２７および第２のドレイン領域１７は、上述した工程（４）により第１のソース領域２８および第１のドレイン領域１６を形成した後に、以下の方法により半導体層１０の上方に半導体層をさらに選択成長させることにより形成することができる。
【００５４】
まず、半導体層１０の上方に、超高真空ＣＶＤ法により、単結晶シリコン膜をエピタキシャル成長させる。このとき、所定の導電型の不純物を混入させながら成長させてもよいし、半導体層の堆積後にイオン注入法等により、不純物を導入してもよい。
【００５５】
さらに半導体装置２００は、第２のソース領域２７の上方に形成された第１のシリサイド層３３と、第２のドレイン領域１７の上方に形成された第２のシリサイド層３５と、第１のシリサイド層３３と第２のソース領域２７との間に形成された第１のフッ素含有領域５４と、第２のシリサイド層３５と第２のドレイン領域１７との間に形成された第２のフッ素含有領域５６と、を含む。
【００５６】
その他の半導体装置２００の構成および製造工程については、上述した構成および製造工程と同様であるので、説明を省略する。
【００５７】
３．３．第３の変形例
次に、図８を用いて第３の変形例にかかる半導体装置３００を説明する。図８は、第３の変形例にかかる半導体装置３００を模式的に示す断面図である。
【００５８】
半導体装置３００は、第１のシリサイド層４２および第２のシリサイド層４４が絶縁層８に接している点、およびエクステンション領域１９およびエクステンション領域３０をさらに有する点で、半導体装置１００と異なる。
【００５９】
第１のシリサイド層４２および第２のシリサイド層４４は、絶縁層８に接していることにより、シリサイド層４２および第２のシリサイド層４４近傍に空格子或いはその集合体であるボイドが発生しやすい。本発明によるフッ素含有領域５８及び６０はその空格子やボイドを抑制するため第３の変形例では特に効果が大きい。その一方で、シリサイド膜厚を半導体層１０の膜厚にまで厚くすることができるので、半導体装置３００の寄生抵抗をより低減することが可能となる。
【００６０】
半導体装置３００の製造方法は、以下の点において、半導体装置１００の製造方法と異なる。半導体装置３００の製造方法は、上述した半導体装置１００の製造方法の工程（２）の後に、半導体層１０に不純物を導入することにより、エクステンション領域１９およびエクステンション領域３０を形成する工程をさらに含む。具体的には、イオン注入法により、Ｐを１×１０13〜１×１０15cm-2程度のドーズ量で打ち込む。不純物としてＡｓ等を用いても良い。エクステンション領域１９およびエクステンション領域３０の深さは、斜めイオン打ち込み法により、チルト角を７°〜４５°と変化させるか、打ち込みエネルギーの値を設定することで決めることができる。
【００６１】
また、半導体装置３００の製造方法では、第１のシリサイド層４２および第２のシリサイド層４４が絶縁層８に接するように、図５における金属層３２ａの厚さを調整する。半導体装置３００の製造工程における金属層３２ａの厚さは、半導体装置１００の製造工程の金属層３２ａに比べて、厚く調整する。具体的には、チタンシリサイドを形成する場合、チタン膜厚１を堆積すると、形成されるチタンシリサイド膜厚はおよそ２．６になる。よって、半導体層１０の膜厚がチタン膜厚に対して約２．６倍になるように、チタン膜厚を調整する。たとえば、半導体層１０の膜厚５０ｎｍに対し金属層３２ａとして、チタン層を膜厚２０ｎｍ以上（例えば２５ｎｍ）堆積させれば、第１のシリサイド層４２および第２のシリサイド層４４を絶縁層８に接するよう形成することができる。チタンシリサイドの代わりにコバルトシリサイド、ニッケルシリサイドその他を形成する場合は、金属膜厚とシリサイド膜厚の比を考慮して金属層３２ａの膜厚を設定する必要がある。フッ素の導入は工程（７）と同じくして導入しても良いが、工程（４）の後、即ち工程（５）シリサイド形成以前に行っておくと、シリサイド形成時においてフッ素がシリサイドと半導体層界面に析出する偏析現象を利用できるので、フッ素含有領域５８及び６０を形成するのには都合がよい。以上により第３の変形例にかかる半導体装置３００を形成することができる。
【００６２】
その他の半導体装置３００の構成および製造工程については、上述した構成および製造工程と同様であるので、説明を省略する。
【図面の簡単な説明】
【００６３】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】本実施の形態にかかる半導体装置の製造工程を模式的示す断面図。
【図３】本実施の形態にかかる半導体装置の製造工程を模式的示す断面図。
【図４】本実施の形態にかかる半導体装置の製造工程を模式的示す断面図。
【図５】本実施の形態にかかる半導体装置の製造工程を模式的示す断面図。
【図６】本実施の形態にかかる半導体装置の製造工程を模式的示す断面図。
【図７】第２の変形例にかかる半導体装置を模式的に示す断面図。
【図８】第３の変形例にかかる半導体装置を模式的に示す断面図。
【符号の説明】
【００６４】
６  支持基盤、８  絶縁層、１０  半導体層、１２  ボディ領域、１４  ドレイン領域、２０  ゲート絶縁層、２２  ゲート電極、２４  側壁絶縁層、２６  ソース領域、３２  第１のシリサイド層、３４  第２のシリサイド層、３６  第３のシリサイド層、３８  第３のフッ素含有領域、１００  半導体装置  ２００  半導体装置、３００  半導体装置
【図１】
2006108425.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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