(57)【要約】【課題】  ソース・ドレイン領域のコンタクト部をジクザク配置することで、対向配置時の寄生抵抗成分と対向長をほぼ同一に保つこと。【解決手段】  本発明では、半導体基板１上のゲート絶縁膜２上に形成されたゲート電極３と、前記ゲート電極３に隣接するように形成されたソース・ドレイン領域４，５と、前記ソース・ドレイン領域４，５に複数のコンタクト部６が形成され、各コンタクト部６が前記ゲート電極３を境にして線対称とならない位置に構成され、かつ、その外形角部が面取りされていることを特徴とする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板上のゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極に隣接するように形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域に複数のコンタクト部が形成され、各コンタクト部が前記ゲート電極を境にして線対称とならない位置に構成されていることを特徴とする半導体装置。
【請求項２】
半導体基板上のゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極に隣接するように形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域に複数のコンタクト部が形成され、各コンタクト部が前記ゲート電極を境にして線対称とならない位置に構成され、かつ、その外形角部が面取りされていることを特徴とする半導体装置。
【請求項３】
前記半導体装置がパワートランジスタを構成していることを特徴とする請求項１または請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に半導体基板上のゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極に隣接するように形成されたソース・ドレイン領域と、前記ソース・ドレイン領域に形成された複数のコンタクト部の配置及び形状に関する。
【背景技術】
【０００２】
一般の半導体装置は、図４に示すように一導電型、例えばＰ型の半導体基板５１上のゲート絶縁膜５２上に形成されたゲート電極５３と、前記ゲート電極５３に隣接するように形成されたＮ型のソース・ドレイン領域５４，５５が形成されている。
【０００３】
そして、前記ソース・ドレイン領域５４，５５には、ソース電極、ドレイン電極となる複数のコンタクト部５６が形成されている（図５参照）。
【特許文献１】特開２０００−１２７１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ここで、図５に示すように、従来のＣＭＯＳパワートランジスタはソース・ドレイン領域５４，５５に形成されたコンタクト部５６をゲート電極５３を境にして線対称となるように対向に配置し、その距離は静電破壊耐量（例えば、マシンモデル１５０Ｖ）が得られるように設定されている。即ち、耐圧を持たせるためにドレイン領域側のゲート電極５３からの距離Ｋ２をソース領域側のゲート電極５３からの距離Ｋ１よりも長くなるようにオフセット設定していた。
【０００５】
そのため、このオフセット部分に寄生抵抗成分が発生していた（図４参照）。なお、このときの対向配置されたコンタクト部５６間の寄生抵抗はＲ１とする。
【課題を解決するための手段】
【０００６】
そこで本発明は、半導体基板上のゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極に隣接するように形成されたソース・ドレイン領域と、前記ソース・ドレイン領域に複数のコンタクト部が形成され、各コンタクト部が前記ゲート電極を境にして線対称とならない位置に構成されていることを特徴とする。
【０００７】
また、本発明は、半導体基板上のゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極に隣接するように形成されたソース・ドレイン領域と、前記ソース・ドレイン領域に複数のコンタクト部が形成され、各コンタクト部が前記ゲート電極を境にして線対称とならない位置に構成され、かつ、その外形角部が面取りされていることを特徴とする。
【０００８】
そして、前記半導体装置がパワートランジスタを構成していることを特徴とするものである。
【発明の効果】
【０００９】
本発明によれば、ソース・ドレイン領域のコンタクト部をゲート電極を境にして線対称とならない位置にジクザク配置することで、対向配置時の寄生抵抗成分と対向長をほぼ同一に保ちつつ、かつパターンを１０％程度小さくできる。また、動作時においては実行のソース・ドレイン領域（チャネル）間の距離が縮まるため、およそ３〜５％程度オン抵抗特性が改善できる。
【発明を実施するための最良の形態】
【００１０】
次に、本発明による半導体装置を、図１乃至図３を参照しながら説明する。
【００１１】
図１は半導体装置を示す断面図で、図２及び図３はそのコンタクト部の配置及び形状を示す平面図である。
【００１２】
図１に示すように本発明の半導体装置は、一導電型、例えばＰ型の半導体基板１上のゲート絶縁膜２上に形成されたゲート電極３と、前記ゲート電極３に隣接するようにＮ型のソース・ドレイン領域４，５が形成されている。
【００１３】
また、前記ソース・ドレイン領域４，５には、ソース電極、ドレイン電極となる複数のコンタクト部６が形成されている（図２参照）。
【００１４】
そして、図２に示すように各コンタクト部６が、前記ゲート電極３を境にして線対称とならない位置にジグザグ配置されている。
【００１５】
このように前記ソース・ドレイン領域４，５のコンタクト部６を各々ジクザク配置することで、対向配置時の寄生抵抗成分Ｒ２と対向長をほぼ同一に保つことができる。なお、このときの対向配置されたコンタクト部５６間の寄生抵抗はＲ２で、対向長はＫ３＝Ｋ４とする。これは、半導体基板１を構成するシリコンの配列（１１１）が関連している。即ち、抵抗成分が、結晶配列の関係で直線方向に比べて斜め方向への進行が比較的遅いという特性を利用している。
【００１６】
また、このような構成を採用した本発明の半導体装置では、従来のパターンに比して１０％程度小さくできた。更に、動作時においては実行のソース・ドレイン領域（チャネル）間の距離が縮まるため、およそ３〜５％程度オン抵抗特性が改善できた。
【００１７】
また、本発明の半導体装置の第２の特徴は、図３にコンタクト部６を拡大した平面図を示すように、コンタクト部６の角部が面取りされた面取り部６ａを有していることである。
【００１８】
このようにコンタクト部６の角部が面取りされているため、コンタクト部６の角部が平面となり、コンタクト部６に対して全体的に平面で電界を受けることができ、従来のようなコンタクト部５６に比して角部での電界集中が抑止されるため、更なる耐圧化が図れる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の半導体装置のコンタクト部の配置を示す平面図である。
【図３】本発明の半導体装置のコンタクト部の形状を示す平面図である。
【図４】従来の半導体装置を示す断面図である。
【図５】従来の半導体装置を示す平面図である。
【符号の説明】
【００２０】
１    半導体基板
２    ゲート絶縁膜
３    ゲート電極
４    ソース領域
５    ドレイン領域
６    コンタクト部
６ａ  面取り部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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