(57)【要約】  【課題】  内部データ転送を確実にして高速性能を実現した半導体記憶装置を提供する。  【解決手段】  半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイに接続されるセンスアンプ回路と、前記センスアンプ回路とデータ入出力ポートとの間に構成されるデータ転送回路と、外部から供給される基準クロック信号に基づいて、前記センスアンプ回路のデータ入出力及び前記データ転送回路のデータ転送のタイミング制御を行う複数の制御信号を生成する制御信号発生回路と、前記基準クロック信号に基づいて、前記基準クロック信号と同じ周期でそのデューティ比によらず一定のデューティ比をもつ、前記複数の制御信号の基準となる内部クロック信号を発生する内部クロック信号発生回路とを有する。  【選択図】  図１
2006065922.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに接続されるセンスアンプ回路と、
前記センスアンプ回路とデータ入出力ポートとの間に構成されるデータ転送回路と、
外部から供給される基準クロック信号に基づいて、前記センスアンプ回路のデータ入出力及び前記データ転送回路のデータ転送のタイミング制御を行う複数の制御信号を生成する制御信号発生回路と、
前記基準クロック信号に基づいて、前記基準クロック信号と同じ周期でそのデューティ比によらず一定のデューティ比をもつ、前記複数の制御信号の基準となる内部クロック信号を発生する内部クロック信号発生回路とを有する
ことを特徴とする半導体記憶装置。
【請求項２】
前記内部クロック信号発生回路は、前記基準クロック信号の第１論理レベルから第２論理レベルへのレベル遷移を検出して一定パルス幅の内部クロック信号を発生するエッジ検出回路を有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記内部クロック信号発生回路は、
前記基準クロック信号の第１論理レベルから第２論理レベルへのレベル遷移を検出して一定パルス幅の第１のクロック信号を発生する第１のエッジ検出回路と、
前記第１のエッジ検出回路から出力される第１のクロック信号の第１論理レベルから第２論理レベルへのレベル遷移を検出して一定パルス幅の第２のクロック信号を発生する第２のエッジ検出回路と、
前記第１及び第２のエッジ検出回路が出力する第１及び第２のクロック信号を混合して前記内部クロック信号を発生するミキサとを有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに接続されるセンスアンプ回路と、
前記センスアンプ回路とデータ入出力ポートとの間に構成されるデータ転送回路と、
外部から供給される基準クロック信号に基づいて、前記センスアンプ回路のデータ入出力及び前記データ転送回路のデータ転送のタイミング制御を行う複数の制御信号を生成する制御信号発生回路と、
前記基準クロック信号に基づいて、前記基準クロック信号と同じ周期でそのデューティ比によらず一定のデューティ比をもつ、前記複数の制御信号の基準となる内部クロック信号を発生する内部クロック信号発生回路と、
ホストデバイスに応じた動作環境を設定するための制御パラメータの入出力が可能に構成されたパラメータレジスタとを有する
ことを特徴とする半導体記憶装置。
【請求項５】
前記パラメータレジスタは、前記内部クロック信号発生回路に転送されてその内部クロック信号の発生態様を設定又は変更するための制御パラメータを入出力可能に構成されている
ことを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性メモリセルを有する半導体記憶装置に関する。
【背景技術】
【０００２】
電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。このフラッシュメモリは、隣接メモリセルがソース／ドレイン拡散層を共有する形で複数のメモリセルが直列接続されたＮＡＮＤセルユニットを用いるため、単位セル面積を小さくして大容量化が可能である。
【０００３】
一方、ＮＡＮＤ型フラッシュメモリでは、１ページ分のセンスアンプを備えたセンスアンプ回路（ページバッファ）を用いて、メモリセルアレイの書き込み及び読み出しがページ単位で行われる。ページバッファと外部入出力端子との間では、１ページのデータは、例えば１バイトずつシリアル転送される。このような方式により、ＮＡＮＤ型フラッシュメモリは、大容量でありながら、実質的に高速のデータ読み出し及び書き込みが可能とされている。
【０００４】
また、センスアンプ回路の１ページの読み出しデータの外部への出力動作は、外部から供給される読み出し用基準クロックである読み出しイネーブル信号に同期したカラム選択によるシリアルデータ転送動作として行われる（例えば、特許文献１参照）。
【特許文献１】特開２００３−２３３９９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
外部から供給される読み出しイネーブル信号により直接、読み出しデータ出力動作を制御する方式では、フラッシュメモリを、低電圧条件下で一層の高速読み出しを実現することが困難になる。即ち、外部バスラインのノイズや負荷変動、外部コントローラのドライバ回路とバスラインを含む負荷との間のインピーダンス不整合等に起因して、フラッシュメモリに供給される読み出しイネーブル信号の変化レートが鈍化し、或いはデューティ比が変化した場合に、読み出しデータ出力動作のタイミング制御が難しくなる。具体的にいえば、センスアンプ回路から入出力ポートまでのデータ出力経路上でデータのセットアップに必要な時間が確保できなくなる可能性があり、この場合には誤データの読み出しや誤アドレスのデータ読み出しを惹起する。
【０００６】
この発明は、内部データ転送を確実にして高速性能を実現した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一態様による半導体記憶装置は、
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに接続されるセンスアンプ回路と、
前記センスアンプ回路とデータ入出力ポートとの間に構成されるデータ転送回路と、
外部から供給される基準クロック信号に基づいて、前記センスアンプ回路のデータ入出力及び前記データ転送回路のデータ転送のタイミング制御を行う複数の制御信号を生成する制御信号発生回路と、
前記基準クロック信号に基づいて、前記基準クロック信号と同じ周期でそのデューティ比によらず一定のデューティ比をもつ、前記複数の制御信号の基準となる内部クロック信号を発生する内部クロック信号発生回路とを有する。
【発明の効果】
【０００８】
この発明によると、内部データ転送を確実にして高速性能を実現した半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１０】
［実施の形態１］
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロックを示している。メモリセルアレイ１は、図２及び図３に示すように、ＮＡＮＤセルユニットＮＵをマトリクス配列して構成されている。各ＮＡＮＤセルユニットＮＵは、複数個（図３の例では３２個）直列接続された電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ３１と、その両端をそれぞれビット線ＢＬとソース線ＣＥＬＳＲＣに接続するための選択ゲートトランジスタＳ１及びＳ２を有する。
【００１１】
ＮＡＮＤセルユニット内のメモリセルの制御ゲートは異なるワード線ＷＬ０−ＷＬ３１に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００１２】
１ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。図２に示すように、ビット線方向に複数のブロックＢＬＫ０，ＢＬＫ１，…が配置される。
【００１３】
図３に示すように、２本ずつのビット線ＢＬａ，ＢＬｂが一つのセンスアンプＰＢを共有する構成としている。ビット線ＢＬａ，ＢＬｂは、ビット線選択トランジスタＱａ，Ｑｂにより選択的にセンスアンプＰＢに接続される。
【００１４】
１ワード線と偶数番ビット線ＢＬａの交点にあるメモリセルが１ページを構成し、１ワード線と奇数番ビット線ＢＬｂの交点にあるメモリセルが他の１ページを構成する。
【００１５】
ロウアドレスデコーダ２は、ロウアドレスに従ってワード線及び選択ゲート線を選択駆動するもので、ワード線ドライバ及び選択ゲート線ドライバを含む。センスアンプ回路３は、ビット線に接続されてページ単位のデータ読み出しを行うと共に、１ページの書き込みデータを保持するデータラッチを兼ねる。即ち、読み出し及び書き込みはページ単位で行われる。
【００１６】
センスアンプ回路３には、後に説明するように、入出力データを一時保持するデータキャッシュ及びカラム選択を行うカラム選択ゲート回路が付属する。このカラム選択ゲート回路を制御するのが、カラムデコーダ５である。
【００１７】
ロウデコーダ２、カラムデコーダ５及びセンスアンプ回路３は、メモリセルアレイ１のデータ読み出しと書き込み（書き込み後のベリファイ読み出しを含む）を行うための読み出し／書き込み回路を構成している。
【００１８】
外部入出力ポートＩＯｘ＜１５：０＞と、センスアンプ回路３の間は、上述のカラム制御によって、２バイト（或いは１バイト）単位でシリアルデータ転送が行われる。即ち、センスアンプ回路３に読み出されたページデータは、２バイトずつデータ線４に出力され、分離回路１８を介し、出力バッファ１７を介して入出力ポートＩＯｘに出力される。また入出力ポートＩＯｘから２バイトずつ供給される書き込みデータは、入力バッファ１６を介し、分離回路１８を介して、センスアンプ回路３にロードされる。
【００１９】
入出力ポートＩＯｘから供給されるアドレスデータとコマンドデータは、状態制御回路７によって、書き込みデータとは識別され、アドレスデータはアドレスレジスタ９を介してロウデコーダ２及びカラムデコーダ５に供給され、コマンドデータはコマンドデコーダ８でデコードされて、状態制御回路７にセットされる。
【００２０】
状態制御回路７は、コマンド及び外部制御信号に基づいて、メモリ動作全般の動作制御を行う他、内部電圧発生回路６を制御して、データ読み出し、書き込み及び消去に必要な各種内部電圧を発生させる。
【００２１】
チップイネーブル信号ＣＥｎ、書き込みイネーブル信号ＷＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、読み出しイネーブル信号ＲＥｎの各外部制御信号は、入力バッファ１２，１３を介し、信号デコード回路１５を介して状態制御回路７に供給されると共に、入力バッファ１６及び出力バッファ１７に供給され、データの入出力制御、アドレス及びコマンドの入力制御が行われる。
【００２２】
読み出しイネーブル信号ＲＥｎは、データ読み出しのための基準クロック信号である。通常のＮＡＮＤ型フラッシュメモリでは、その論理レベル変化を基準として、センスアンプ回路３でのカラム選択や出力データ転送回路のタイミング制御が行われる。即ち、読み出しイネーブル信号ＲＥｎに同期して、読み出しデータ出力時のカラムアドレスインクリメント（アドレスカウンタのカウントアップ）が行われ、また出力データ転送や出力許可の制御が行われる。これに対してこの実施の形態では、読み出しイネーブル信号ＲＥｎから、その周期を保持しながら、一定のデューティ比の内部制御信号を発生させるべく、内部クロック信号発生回路１４が設けられている。その具体的な構成は後述する。
【００２３】
パラメータレジスタ１０は、製品出荷前の各種テストに使用されるテスト用パラメータ（出力期待値データや書き込み電圧値データ等）を外部から入力するためのものである。ここに保持されたデータは、通常製品出荷後は用いられることなく、レジスタ１０は出力非活性の状態に設定される。
【００２４】
ステータスレジスタ１１は、チップがレディ状態にあるか、ビジー状態にあるかをチップ外部に知らせるためのもので、状態制御回路７によりレディ／ビジー信号ＲＤＢＹＢがセットされる。
【００２５】
図４は、センスアンプ回路３の一つのセンスアンプＰＢと、これに接続されるデータキャッシュの具体構成を示している。センスアンプＰＢのセンスノードＮｓｅｎは、クランプ用ＮＭＯＳトランジスタＱ１を介して、ビット線選択トランジスタＱａ，Ｑｂによりいずれかのビット線ＢＬａ，ＢＬｂに接続される。このクランプ用トランジスタＱ１は、ビット線電圧をクランプする働きと、ビット線電圧増幅の働きをする。センスノードＮｓｅｎには、ビット線電圧をプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＱ２が接続されている。センスノードＮｓｅｎは、転送用ＮＭＯＳトランジスタＱ３を介してデータラッチ３１に接続されている。
【００２６】
センスノードＮｓｅｎは、転送用ＮＭＯＳトランジスタＱ４を介して、データキャッシュを構成するデータラッチ３２のデータノードＮ１１に接続されている。データラッチ３２のデータノードＮ１１，Ｎ１２は、カラム選択ゲート３３を介して、データバス４の相補データ線ＤＬ１ｂ，ＤＬ１に接続される。
【００２７】
図５は、入出力データ転送回路のうち、出力データ転送回路の構成を示している。図１では出力バッファ１７を一つの機能ブロックとして示しているが、実際にはこの出力バッファ１７を構成する出力データ転送回路は、センスアンプ回路３に比較的近い位置に配置される差動アンプ５１、データラッチ５２及びデータ出力バススイッチ５３と、入出力ポートＩＯｘに近い位置に配置されるデータ出力回路５５及びその直前の出力段データラッチ５４を含み、これらの間には比較的長いデータ線ＤＬ２が配置される。
【００２８】
差動アンプ５１は、データバス４の相補データ線ＤＬ１ｂ，ＤＬ１の差信号を増幅する。差動アンプ５１の出力は、カラム選択信号ＣＳＬにより制御されるクロックトＣＭＯＳインバータスイッチＣＩ１を介してノードＮ２１に転送される。ノードＮ２１には、カラム選択信号ＣＳＬによりスイッチＣＩ１と相補的に活性化されるクロックトＣＭＯＳインバータＣＩ２とＣＭＯＳインバータＩＮＶ１により構成されるデータラッチ５２が接続されている。
【００２９】
ノードＮ２１は、データ出力バススイッチ５３を介してデータ線ＤＬ２に接続される。即ちノードＮ２１は、インバータＩＮＶ２を介し、読み出しイネーブル信号ＲＥｎを遅延した制御信号ＲＥｄｎにより制御されるクロックトＣＭＯＳインバータスイッチＣＩ３を介してノードＮ２２に接続される。出力バススイッチ５３は、複数のセルアレイプレーンの一つを選択するプレーン選択回路を構成している。ノードＮ２２には、スイッチＣＩ３と相補的に活性化されるクロックトＣＭＯＳインバータＣＩ４とＣＭＯＳインバータＩＮＶ３とからなるデータラッチ５３が接続されている。
【００３０】
ノードＮ２２は更に、読み出しイネーブル信号ＲＥｎから作られる出力データラッチ制御信号ＲＥＯＬＡＴにより制御されるクロックトＣＭＯＳインバータスイッチＣＩ５を介してノードＮ２３に接続されている。ノードＮ２３には、スイッチＣＩ５と相補的に活性化されるクロックトＣＭＯＳインバータＣＩ６とＣＭＯＳインバータＩＮＶ４とからなるデータラッチ５４が接続されている。
【００３１】
ノードＮ２３には、ＮＯＲゲートＧ１，ＮＡＮＤゲートＧ２と、これらの出力でゲートが駆動される出力段ＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１を有する出力回路５５が配置されている。ＮＯＲゲートＧ１，ＮＡＮＤゲートＧ２はそれぞれ、読み出しイネーブル信号ＲＥｎから作られる出力制御信号ＲＥＯＮｎ，ＲＥＯＮにより活性、非活性が制御される。
【００３２】
図６は、図５に示した出力バッファ１７を制御するための制御信号ＲＥｄ，ＲＥＯＬＡＴ，ＲＥＯＮ及びこれらの反転信号ＲＥｄｎ，ＲＥＯＬＴＡｎ，ＲＥＯＮｎを生成する制御信号発生回路（即ち読み出しイネーブルネットワーク回路）１５ａの構成を示している。この制御信号発生回路１５ａは、図１に示す信号デコード回路１５の一部であり、外部から供給される読み出しイネーブル信号ＲＥｎに基づいて、上述の制御信号ＲＥｄ，ＲＥＯＬＡＴ，ＲＥＯＮ等を生成する。
【００３３】
読み出しイネーブル信号ＲＥｎが入る入力バッファ１３は、通常狭いパルス幅のノイズを除去するフィルタ（ノッチフィルタ）を含む。この入力バッファ１３を通った信号ＲＥｎｉは、内部クロック発生回路１４に入力され、読み出しイネーブル信号ＲＥｎと同じ周期で一定のデューティ比の内部クロック信号ＲＥＣＬＫ、更にその反転信号ＤＩＮＯＵＴが得られるようになっている。
【００３４】
クロック信号ＤＩＮＯＵＴは、例えば２段のインバータＩＮＶ１２，ＩＮＶ１３を通ってカラム選択を行う（即ちカラムデコーダの活性化を制御する）制御信号ＲＥとなる。また、２段のインバータＩＮＶ１４，ＩＮＶ１５と遅延回路６３を通って、図５の出力バススイッチ５３を制御するための、制御信号ＲＥより少し遅れた制御信号ＲＥｄ，ＲＥｄｎとなる。
【００３５】
信号ＤＩＮＯＵＴはまた、出力許可信号ＯＥＯＮにより制御されるＮＯＲゲートＧ５に供給される。このＮＯＲゲートＧ５の出力は、２段のインバータＩＮＶ１０，ＩＮＶ１１を通って、図５の出力バッファの３段目スイッチＣＩ５とデータラッチ５４を制御するための、出力データラッチ制御信号ＲＥＯＬＡＴ，ＲＥＯＬＡＴｎとなる。また遅延回路６２とインバータＩＮＶ８，ＩＮＶ１９を通って、出力回路５５を制御するための、制御信号ＲＥＯＬＡＴ，ＲＥＯＬＡＴｎより少し遅れた出力制御信号ＲＥＯＮ，ＲＥＯＮｎとなる。
【００３６】
出力許可信号ＯＥＯＮは、例えばＮＯＲゲートＧ３，Ｇ４により構成されたフリップフロップ６０により作られる。このフリップフロップ６０は、出力許可コマンドＣＭＤＯＥＯＮにより、出力許可信号ＯＥＯＮを活性、非活性にできる。即ち、出力許可信号ＯＥＯＮ＝“Ｌ”として、ＮＯＲゲートＧ５を活性にすれば、制御信号ＲＥ，ＲＥｄと同期した制御信号ＲＥＯＬＡＴ，ＲＥＯＮを得ることができる。一方、出力許可コマンドＣＭＤＯＥＯＮ＝“Ｈ”を入力すれば、最初の読み出しイネーブル信号ＲＥｎによりＮＯＲゲートＧ５が非活性になり、以後出力動作の間、制御信号ＲＥＯＬＡＴ，ＲＥＯＮを“Ｈ”固定に保つことができる。即ち出力動作の間、出力回路５５及びその前段のデータスイッチＣＩ５を活性に保つという出力モード（Ｅｘｐａｎｄｅｄ  Ｄａｔａ  Ｏｕｔｐｕｔ）を設定することができる。
【００３７】
内部クロック発生回路１４は、例えば図７に示すようなエッジ検出回路７１により構成される。このエッジ検出回路７１は、読み出しイネーブル信号ＲＥｎｉと、これを奇数段のインバータチェーン（ＩＮＶ２１−ＩＮＶ２３）を通した反転遅延信号とが入るＮＯＲゲートＧ１１を備えている。これにより、信号ＲＥｎｉの立ち下がりエッジ（即ち論理“Ｈ”レベルから論理“Ｌ”レベルへのレベル遷移）を検出して、一定パルス幅の内部クロック信号ＲＥＣＬＫを発生する。
【００３８】
このエッジ検出回路７１により、図８に示すように、信号ＲＥｎｉの周期Ｔ（＝ｔ１＋ｔ２）と同じ周期Ｔ（＝ｔ１１＋ｔ１２）の内部クロック信号ＲＥＣＬＫが得られる。この内部クロックＲＥＣＬＫの論理“Ｈ”の時間ｔ１１は、インバータチェーンＩＮＶ２１−ＩＮＶ２３の遅延時間τ１により決まる。また、この内部クロック信号ＲＥＣＬＫの論理“Ｈ”の時間ｔ１１と論理“Ｌ”の時間ｔ１２の比ｔ１１／ｔ１２は、破線で示すように信号ＲＥｎｉの論理“Ｈ”の時間ｔ１と論理“Ｌ”の時間ｔ２の比ｔ１／ｔ２が何らかの外部要因で変動したとしても、変わらない。
【００３９】
ここで信号のデューティ比を、周期に対する“Ｌ”レベル時間の比として定義すれば、このエッジ検出回路７１によって、信号ＲＥｎｉのデューティ比ｔ２／（ｔ１＋ｔ２）に依存しない、一定のデューティ比ｔ１２／（ｔ１１＋ｔ１２）を持つ内部クロックＲＥＣＬＫが得られることになる。
【００４０】
図９は、別の内部クロック信号発生回路１４の構成例であり、エッジ検出回路９１ａとミキサ９２により構成している。好ましくは、ミキサ９２の出力をもう一つのエッジ検出回路９１ｂの入力に帰還し、これら二つのエッジ検出回路９１ａ，９１ｂの出力をミキサ９２で混合する。
【００４１】
エッジ検出回路９１ａ及びミキサ９２の具体構成を示すと、図１０のようになる。エッジ検出回路９１ｂは、エッジ検出回路９１ａと同じである。エッジ検出回路９１ａは、時定数回路（積分回路）８１と、これにより制御されるクロックトＣＭＯＳインバータ８２を有する。時定数回路８１は、信号ＲＥｎｉにより制御される電流源ＰＭＯＳトランジスタＱＰ１１とこれに直列接続された抵抗Ｒ１とキャパシタＣを有する。
【００４２】
クロックトインバータ８２は、時定数回路８１の出力ノードＮ３１により制御されるＰＭＯＳトランジスタＱＰ１３とＮＭＯＳトランジスタＱＮ１２及び、入力信号ＲＥｎｉにより制御されるＰＭＯＳトランジスタＱＰ１４とＮＭＯＳトランジスタＱＮ１３を有する。
【００４３】
ノードＮ３２はＮＭＯＳトランジスタＱＮ１５のゲートに接続され、このＮＭＯＳトランジスタＱＮ１５のドレインは、ミキサ９２の入力ノードＷＯＲに接続されている。ミキサ９２は、常時オンのＰＭＯＳトランジスタＱＰ１５と抵抗Ｒ２からなる、ノードＷＯＲを充電するプルアップ回路と、インバータＩＮＶ３２により構成されている。ノードＷＯＲは、他のエッジ検出回路の出力がワイヤド・オア接続されるノードである。
【００４４】
上述のようなエッジ検出回路９１ａによって、次のように信号ＲＥｎｉの立ち下がりエッジが検出される。信号ＲＥｎｉが“Ｈ”の間、ＰＭＯＳトランジスタＱＰ１１がオフ、リセット用ＮＭＯＳトランジスタＱＮ１１，ＱＮ１４がオンであり、ノードＮ３１，Ｎ３２は“Ｌ”レベルを保つ。信号ＲＥｎｉが“Ｈ”レベルから“Ｌ”レベルに遷移すると、積分回路８１がオンになって、キャパシタＣに充電が開始される。充電初期は、インバータ８２のＰＭＯＳトランジスタＱＰ１３，ＱＰ１４が共にオン、またＮＭＯＳトランジスタＱＮ１３はオンであり、ＮＭＯＳトランジスタＱＮ１２はオフを保つ。従ってノードＮ３２が“Ｈ”レベルになる。
【００４５】
積分回路８１のＲＣ時定数により決まる一定時間後、ＰＭＯＳトランジスタＱＰ１３がオフ、代わってＮＭＯＳトランジスタＱＮ１２がオンになる。これにより、ノードＮ３２はＮＭＯＳトランジスタＱＮ１２，ＱＮ１３を介して放電されて、“Ｌ”レベルになる。
【００４６】
即ち、信号ＲＥｎｉの立ち下がりエッジに、ノードＮ３２には積分回路８１により決まる一定パルス幅の“Ｈ”レベル出力が得られる。従ってこれにより駆動されるＮＭＯＳトランジスタＱＮ１５のドレインが接続されたノードＷＯＲには、一定パルス幅の“Ｌ”レベル信号が得られる。
【００４７】
この一つのエッジ検出回路９１ａの出力だけでも、ミキサ９２を通すことによって、一定時間幅の“Ｈ”出力となる内部クロック信号ＲＥＣＬＫが得られる。しかし、エッジ検出回路９１ａ一つだけでは、得られる内部クロック信号ＲＥＣＬＫの“Ｈ”レベル時間は、信号ＲＥｎｉの“Ｌ”レベル時間により制限される。そこで、図９に示したように、ミキサ９２の出力を帰還したもう一つのエッジ検出回路９１ｂを用意して、二つのエッジ検出回路９１ａ，９１ｂのワイヤド・オアをとる。この様にすると、信号ＲＥｎｉの“Ｌ”レベル時間に制約されない“Ｈ”レベル時間の内部クロックＲＥＣＬＫを得ることができる。
【００４８】
図１１は、図９の内部クロック発生回路１４による動作波形を示している。二つのエッジ検出回路９１ａ，９１ｂの“Ｌ”レベル出力ＲＥＣＬＫｎａ，ＲＥＣＬＫｎｂの時間τ２は、信号ＲＥｎｉの“Ｌ”レベル時間ｔ３２より短いが、これらのＯＲ論理により得られる内部クロック信号ＲＥＣＬＫの“Ｈ”レベル時間ｔ４１は、信号ＲＥｎｉの“Ｌ”レベル時間ｔ３２より長くなる。
【００４９】
信号ＲＥｎｉの周期（ｔ３１＋ｔ３２）と内部クロック信号ＲＥＣＬＫの周期（ｔ４１＋ｔ４２）は同じである。また内部クロック信号ＲＥＣＬＫのデューティ比ｔ４２／（ｔ４１＋ｔ４２）は、信号ＲＥｎｉのデューティ比ｔ３２／（ｔ３１＋ｔ３２）によらず、一定になる。
【００５０】
以上のようにこの実施の形態では、データ読み出し時、外部から供給される読み出しイネーブル信号ＲＥｎに基づいて生成した内部クロック信号ＲＥＣＬＫに従って、読み出しイネーブルネットワーク回路１５ａを介してセンスアンプ回路３のデータ出力選択及び出力バッファ１７のタイミング制御を行う。この実施の形態でのデータ読み出し動作を以下に説明する。
【００５１】
図１２は、データ読み出し時のコマンドチャートを示している。アドレスラッチイネーブル信号ＡＬＥと書き込みイネーブル信号ＷＥｎを入力することにより、ホストデバイスから入出力ポートに供給されたアドレスデータ“Ａｄｄ”が取り込まれる。続いて、コマンドラッチイネーブル信号ＣＬＥと書き込みイネーブル信号を入力することにより、ホストデバイスから入出力ポートに供給された読み出し用コマンドデータ“Ｃｏｍ”が取り込まれる。
【００５２】
これを受けて状態制御回路７は、メモリセルアレイの選択ページのデータ読み出しを実行する。その間、チップ外部には、レディ／ビジー信号ＲＤＢＹＢ＝“Ｌ”（Ｂｕｓｙ）が出力される。センスアンプ回路３のデータキャッシュに保持された読み出しデータは、外部から読み出しイネーブル信号ＲＥｎにより順次カラム選択され、２バイトずつシリアルに出力される。
【００５３】
図１３は、読み出しイネーブル信号ＲＥｎのトグルによる読み出しデータ出力動作の詳細なタイミング図である。読み出しイネーブル信号ＲＥｎに同期して、内部クロック信号ＲＥＣＬＫが出力され、この内部クロック信号ＲＥＣＬＫに従ってカラムアドレスがインクリメントされて、カラム選択信号ＣＳＬが出力される。
【００５４】
カラム選択信号ＣＳＬが“Ｈ”になると、図５に示すスイッチＣＩ１がオンとなり、差動アンプ５１で増幅された読み出しデータはノードＮ２１に転送される。このデータ転送の間、制御信号ＲＥｄｎは“Ｌ”で、バススイッチ５３はオフ状態である。カラム選択信号ＣＳＬに続いて制御信号ＲＥＯＬＡＴ，ＲＥＯＮが順次“Ｈ”になると、スイッチＣＩ５がオン、データラッチ５４がスルー状態、かつ出力回路５５が活性状態になり、ノードＮ２２に保持されていたデータが入出力ポートＩＯに出力される。
【００５５】
制御信号ＲＥｄｎが“Ｈ”になると、スイッチＣＩ３がオンとなり、ノードＮ２１のデータはノードＮ２２に転送される。このデータ転送の間、制御信号ＲＥＯＬＡＴ，ＲＥＯＮは“Ｌ”、従ってスイッチＣＩ５はオフ、データラッチ５４はラッチ状態になり、出力回路５５は非活性（高出力インピーダンス状態）になる。
【００５６】
以下、同様の動作が繰り返されて、１ページの読み出しデータが２バイトずつシリアル出力される。
【００５７】
この実施の形態によれば、外部から供給される読み出しイネーブル信号ＲＥｎに基づいて生成される内部クロック信号ＲＥＣＬＫを用いて読み出しデータ出力動作を制御している。内部クロック信号は、読み出しイネーブル信号のエッジ検出により生成されるので、読み出しイネーブル信号の周期を保つ。また読み出しイネーブル信号のデューティ比が外部的要因で変動したとしても、内部クロック信号はそれに影響されず、一定のデューティ比を保つ。従って、誤読み出しや誤アドレスのデータ出力等の誤動作がなく、高速の読み出しデータ出力が可能になる。更に、読み出しイネーブル信号の質によらず、読み出しデータ出力経路について一定の制御タイミングを確保することができるので、出力データ転送回路の回路設計も容易になる。
【００５８】
［実施の形態２］
図１４は、実施の形態２によるＮＡＮＤ型フラッシュメモリの機能ブロックを示している。図１の実施の形態１と対応する部分には同一符号を付して詳細な説明は省く。
【００５９】
この実施の形態２では、通常テスト時のみに用いられるパラメータレジスタ１０を、特定の環境設定コマンドにより、動作環境に対応させるための制御パラメータの入出力を可能とし、その出力により読み出し環境の設定又は変更を可能としている。
【００６０】
図１５は、この実施の形態によるパラメータレジスタ１０の入出力関係を示している。パラメータレジスタ１０は、テストモード信号ＴＥＳＴＭＯＤＥと共にデータＤＩＮ＜７：０＞をセットして、テスト用パラメータＴＥＳＴＰＡＲ＜７：０＞が出力可能とされている。この実施の形態ではこれに加えて、読み出し環境設定信号ＲＥＡＤＣＯＦＩＧとともに必要なデータＤＩＮ＜７：０＞を入力して、環境設定用制御パラメータＴＥＭＰＰＡＲ＜７：０＞が出力可能とされている。
【００６１】
制御パラメータデータは、テスト用パラメータの場合と同様に、入出力ポートＩＯｘ＜１５：０＞から供給され、状態制御回路７により制御されてパラメータレジスタ１０にセットされる。データ入力許可信号ＤＡＴＡＩＮ、環境設定信号ＲＥＡＤＣＯＮＦＩＧ及びテスト信号ＴＥＳＴＭＯＤＥは、外部から供給されるコマンドに基づいて、状態制御回路７から出力されるものである。
【００６２】
図１６は、このパラメータレジスタ１０の１ビット分の具体構成を示している。データ入力許可信号ＤＡＴＡＩＮと環境設定信号ＲＥＡＤＣＯＮＦＩＧのいずれかにより制御されるスイッチトＣＭＯＳインバータＣＩ３１を介してパラメータデータＤＩＮｉは、データラッチ９７にロードされる。データラッチ９７は、ＮＯＲゲートＧ２２とクロックトＣＭＯＳインバータＣＩ３２により構成され、リセット信号ＲＥＳＥＴによりリセット可能である。
【００６３】
データラッチ９７の出力ゲート回路として、テストモード信号ＴＥＳＴＭＯＤＥ＝“Ｈ”により活性化されるＮＡＮＤゲートＧ２３と、ＴＥＳＴＭＯＤＥ＝“Ｌ”により活性化されるＮＡＮＤゲートＧ２４を有する。テスト時には、ＴＥＳＴＭＯＤＥ＝“Ｈ”により、テスト用パラメータＴＥＳＴＰＡＲｉが出力される。読み出し環境の設定又は変更時は、ＴＥＳＴＭＯＤＥ＝“Ｌ”により、環境設定のための制御パラメータＴＥＭＰＰＡＲｉが出力される。
【００６４】
図１７は、上述の制御パラメータＴＥＭＰＰＡＲ＜７：０＞が転送されて読み出し動作環境設定が行われる内部クロック発生回路１４の構成例を示している。内部クロック発生回路１４の主要部はここでは、先の実施の形態の図９に示したと同様のエッジ検出回路９１ａ，９１ｂとミキサ９２を備えている。
【００６５】
内部クロック発生回路１４の入力段には、信号極性切り換え回路９３が配置されている。信号極性切り換え回路９３は、ある制御パラメータ、例えばＴＥＭＰＰＡＲ＜０＞により相補的にオンオフが制御されるクロックトＣＭＯＳインバータＣＩ１１，ＣＩ１２を有する。ＴＥＭＰＰＡＲ＜０＞＝“Ｌ”のとき、ＣＭＯＳインバータＣＩ１１がオンであり、読み出しイネーブル信号ＲＥｎｉは反転されることなく、エッジ検出回路９１ａに転送される。ＴＥＭＰＰＡＲ＜０＞＝“Ｈ”のとき、ＣＭＯＳインバータＣＩ１２がオンになり、読み出しイネーブル信号ＲＥｎｉは、“Ｈ”，“Ｌ”レベルが反転されて、エッジ検出回路９１ａに転送される。
【００６６】
即ち、制御パラメータＴＥＭＰＰＡＲ＜０＞＝“１”（＝“Ｈ”）をパラメータレジスタ１０にセットすることによって、読み出しイネーブル信号ＲＥｎを通常とはレベル反転した信号として、内部に供給することが可能になる。これは、外部のホストデバイス（メモリコントローラ）が、読み出しイネーブル信号の論理“Ｌ”を“出力許可”とするものではなく、論理“Ｈ”を出力許可とする場合に対応できることを意味する。即ち、外部メモリコントローラに対応して、フラッシュメモリ内部で動的に読み出し環境を変更することが可能になる。
【００６７】
外部のメモリコントローラによっては、出力許可のための読み出しイネーブル信号の先頭に一定のセットアップ時間（待ち時間）が必要である場合もある。具体的に、メモリコントローラが、読み出しイネーブル信号の先頭数サイクルをダミーサイクルとして、データを取り込まないような仕様をもつ場合である。
【００６８】
この様なメモリコントローラにフラッシュメモリを対応させるには、図１７に示すように、内部クロック発生回路１４の出力段に、内部クロックＲＥＣＬＫ０の転送を制御するためのクロックゲート回路９５と、これを制御するためのクロックカウンタ９４とを配置する。クロックゲート回路９５は、カウンタ９４の出力ＷＡＩＴ＜２：０＞と、制御パラメータＴＥＭＰＰＡＲ＜３：１＞の論理によりクロックイネーブル信号ＣＬＫＥＮＬＡＴを出力する論理回路９６により制御されるようにする。
【００６９】
例えば、図１８は、制御パラメータＴＥＭＰＰＡＲ＜３：１＞＝４にセットした場合の内部クロック生成の動作を示している。内部クロック信号ＲＥＣＬＫ０を４個カウントするまでは、クロックゲート回路９５はオフを保つ。内部クロック信号ＲＥＣＬＫ０が４個カウントされると、クロックゲート回路９５が活性となり、その後内部クロック信号ＲＥＣＬＫ１が出力される。
【００７０】
この様に、パラメータレジスタ１０に制御パラメータＴＥＰＰＡＲ＜３：１＞を設定することにより、読み出しイネーブル信号ＲＥｎの先頭に一定の待ち時間を設定することが可能になる。この動作環境も動的に変更可能であり、フラッシュメモリの利便性が向上する。
【００７１】
以上のようにこの実施の形態によると、種々の外部メモリコントローラに対応可能な、利便性の高いフラッシュメモリを得ることができる。
【００７２】
なおこの実施の形態では、動作環境パラメータとして、読み出しイネーブル信号の論理レベル切り換えパラメータと、出力待ち時間設定パラメータの二つを挙げたが、いずれか一つでもよいし、更にこれら以外の制御パラメータの設定、変更を可能としてもよい。
【００７３】
［実施の形態３］
図１９は、データ読み出し動作のみならず、データ書き込み動作の高速化をも考慮した実施の形態のＮＡＮＤ型フラッシュを示している。図１４と対応する部分には同じ符号を付して詳細な説明は省く。
【００７４】
読み出しイネーブル信号ＲＥｎに対応して、その入力バッファ１３ａの後に内部クロック発生回路１４ａが配置されており、これは先の実施の形態１，２と同様である。加えてこの実施の形態では、書き込みイネーブル信号ＷＥｎを取り込む入力バッファ１３ｂの出力部に、内部クロック発生回路１４ｂを配置している。内部クロック信号発生回路１４ａ，１４ｂには実施の形態１で説明したと同様の回路構成が用いられる。
【００７５】
データ書き込み時、書き込みイネーブル信号ＷＥｎに同期して、書き込み用コマンド及び書き込みアドレスが入力される。続いて、書き込みイネーブル信号ＷＥｎに同期して書き込みデータが入力される。１ページの書き込みデータは、入力バッファ１６を介して、２バイト（或いは１バイト）ずつセンスアンプ回路３にロードされる。その後、メモリセルアレイ１の選択ページへの書き込みが行われる。
【００７６】
この様にこの実施の形態では、書き込みデータロード時、書き込みイネーブル信号ＷＥｎに基づいて内部クロック信号発生回路１４ｂで生成される内部クロック信号により、データ転送制御を行う。従って、書き込みイネーブル信号ＷＥｎのデューティ比が外部的要因で変動した場合にも、その影響を受けることなく、正確で高速の書き込みデータロードが可能になる。
【００７７】
なおデータ書き込み時は、読み出しイネーブル信号ＲＥｎは“Ｈ”固定とされる。従って、内部クロック信号発生回路１４ａ，１４ｂを別々に設けることは必ずしも必要なく、書き込みイネーブル信号ＷＥｎ系と読み出しイネーブル信号ＲＥｎ系とで一つの内部クロック信号発生回路を共有し、これを切り換え可能としてもよい。
【図面の簡単な説明】
【００７８】
【図１】この発明の実施の形態によるフラッシュメモリの機能ブロック構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイのブロック構成を示す図である。
【図３】同フラッシュメモリのメモリセルアレイの構成を示す図である。
【図４】同フラッシュメモリのセンスアンプ回路の構成を示す図である。
【図５】同フラッシュメモリのデータ出力バッファの構成を示す図である。
【図６】同フラッシュメモリの読み出し制御信号系の構成を示す図である。
【図７】内部クロック信号発生回路の構成例を示す図である。
【図８】同内部クロック信号発生回路の動作波形を示す図である。
【図９】内部クロック信号発生回路の他の構成例を示す図である。
【図１０】同内部クロック信号発生回路の具体構成を示す図である。
【図１１】同内部クロック信号発生回路の動作波形を示す図である。
【図１２】同フラッシュメモリのデータ読み出し動作のタイミング図である。
【図１３】同フラッシュメモリの読み出しデータ出力動作のタイミング図である。
【図１４】他の実施の形態によるフラッシュメモリの機能ブロック構成を示す図である。
【図１５】同フラッシュメモリのパラメータレジスタの入出力関係を示す図である。
【図１６】同パラメータレジスタの１ビット分の構成を示す図である。
【図１７】同パラメータレジスタの制御パラメータにより制御される内部クロック信号発生回路の構成を示す図である。
【図１８】同内部クロック信号発生回路による内部クロック信号発生の態様を示すタイミング図である。
【図１９】他の実施の形態によるフラッシュメモリの機能ブロック構成を示す図である。
【符号の説明】
【００７９】
１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…データバス、５…カラムデコーダ、６…内部電圧発生回路、７…状態制御回路、８…コマンドデコーダ、９…アドレスレジスタ、１０…パラメータレジスタ、１１…ステータスレジスタ、１２，１３，１６…入力バッファ、１４…内部クロック発生回路、１５…信号デコーダ、１７…出力バッファ、５１…差動アンプ、５２，５４…データラッチ、５３…出力バススイッチ、５５…出力回路、ＣＩ１，ＣＩ３，ＣＩ５…クロックトＣＭＯＳインバータスイッチ（転送スイッチ）。
【図１】
2006065922.tif 000003
【図２】
2006065922.tif 000004
【図３】
2006065922.tif 000005
【図４】
2006065922.tif 000006
【図５】
2006065922.tif 000007
【図６】
2006065922.tif 000008
【図７】
2006065922.tif 000009
【図８】
2006065922.tif 000010
【図９】
2006065922.tif 000011
【図１０】
2006065922.tif 000012
【図１１】
2006065922.tif 000013
【図１２】
2006065922.tif 000014
【図１３】
2006065922.tif 000015
【図１４】
2006065922.tif 000016
【図１５】
2006065922.tif 000017
【図１６】
2006065922.tif 000018
【図１７】
2006065922.tif 000019
【図１８】
2006065922.tif 000020
【図１９】
2006065922.tif 000021