(57)【要約】 【課題】  工程の追加をせず、かつｐｎ接合上に形成される酸化膜などによって特性上の影響を受けることなく、安定な定電圧を得られる半導体装置及びその製造方法を提供する。【解決手段】  一導電型の半導体層の表面に、逆導電型の第２の半導体層と、該逆導電型の第２の半導体層の外周を囲んで側面が重なり合うように、前記第２の半導体層より不純物濃度が低い逆導電型の第１の半導体層とが設けられ、前記第１の半導体層と前記第２の半導体層の表面に、一導電型の第３の半導体層と、その外側に側面を接して、前記第３の半導体層より不純物濃度が低い一導電型の第４の半導体層とが設けられ、前記第３の半導体層の底部での前記第２の半導体層とのｐｎ接合によりツェナダイオードが形成され、前記第１の半導体層の表面に前記第２の半導体層に接続する前記ツェナダイオードの一方の端子が設けられていることを特徴とする。【選択図】図１
2006165370.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体層の表面に、逆導電型の第２の半導体層と、該逆導電型の第２の半導体層の外周を囲んで側面が重なり合うように、前記第２の半導体層より不純物濃度が低い逆導電型の第１の半導体層が設けられ、
前記第１の半導体層と前記第２の半導体層の表面の、外周が、前記第２の半導体層の表面の外周より外側でかつ前記第１の半導体層の表面の外周の内側となる範囲で、深さが、前記第１の半導体層と前記第２の半導体層との側面の重なる部分より浅くなるような領域に、一導電型の第３の半導体層と、該第３の半導体層の外側に側面を接して、前記第３の半導体層より不純物濃度が低い一導電型の第４の半導体層とが設けられ、
前記第３の半導体層の底部での前記第２の半導体層とのｐｎ接合によりツェナダイオードが形成され、前記第１の半導体層の表面に前記第２の半導体層に接続する前記ツェナダイオードの一方の端子が設けられていることを特徴とする半導体装置。
【請求項２】
一導電型の半導体層を上下に貫通する分離領域により、少なくとも第１、第２、第３の３つの領域に素子分離し、
素子分離された第１の領域の一導電型の半導体層の表面に、逆導電型の第２の半導体層と、該逆導電型の第２の半導体層の外周を囲んで側面が重なり合うように、前記第２の半導体層より不純物濃度が低い逆導電型の第１の半導体層とを選択的に拡散形成し、
前記第１の半導体層と前記第２の半導体層の表面の、外周が、前記第２の半導体層の表面の外周より外側でかつ前記第１の半導体層の表面の外周の内側となる範囲で、深さが、前記第１の半導体層と前記第２の半導体層との側面の重なる部分より浅くなるような領域に、一導電型の第３の半導体層と、該第３の半導体層の外側に側面を接して、前記第３の半導体層より不純物濃度が低い一導電型の第４の半導体層とを拡散形成し、
前記第３の半導体層の底部での前記第２の半導体層とのｐｎ接合により前記第１の領域にツェナダイオードを形成し、前記第１の半導体層の表面に前記第２の半導体層に接続する前記ツェナダイオードの一方の端子を設け、
前記第２、第３の領域にバイポーラトランジスタとＭＯＳＦＥＴをそれぞれ形成する半導体装置の製造方法であって、
前記一導電型の半導体層を少なくとも前記３つの領域に素子分離した後、該一導電型の半導体層の前記第１の領域の表面に、第１の逆導電型の不純物を選択的に拡散して、前記第１の半導体層を形成すると同時に、前記第１の逆導電型の不純物により、前記第３の領域の表面にＭＯＳＦＥＴの逆導電型のウエルを拡散形成する工程と、
前記第１の領域に第２の逆導電型の不純物を選択的に拡散して、前記第２の半導体層を形成すると同時に、前記第２の逆導電型の不純物により、前記第２の領域にバイポーラトランジスタの逆導電型のベース層を拡散形成する工程と、
前記第１の領域に一導電型の不純物を選択的に拡散して、前記第３の半導体層を形成すると同時に、前記一導電型の不純物により、少なくとも前記第２の領域に前記バイポーラトランジスタのエミッタ層を拡散形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逆方向電圧の印加により降伏させて用いるツェナダイオード構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
バイポーラ集積回路において、縦型ＮＰＮトランジスタのエミッタとベースを利用してツェナダイオードが形成される。このような従来のツェナダイオードを有する半導体装置を模式的に表した断面図を図４に示す。この半導体装置は次のように形成される。
【０００３】
まず、ｐ型シリコン基板１上にエピタキシャル成長法でｎ型エピタキシャル層２を堆積させ、ｎ型エピタキシャル層２内にボロンイオンなどを、ＳｉＯ2による酸化膜などをマスクとして、選択的に注入し熱拡散してＰ型分離層３を形成する。
【０００４】
次に、Ｐ型分離層３で囲まれたｎ型エピタキシャル層２の表面の中央部分にボロンイオンなどを選択的に注入し拡散して、ｐ型ベース拡散層４を形成する。さらにｐ型ベース拡散層４の一部には、ボロンイオンなどを選択的に注入し拡散してｐ+型拡散層５を形成する。ｐ+型拡散層５は、ｐ型ベース拡散層４と後述する金属配線とのコンタクト抵抗値を低下させるために設けられる。そして、ｐ型ベース拡散層４の表面の中央部分には、砒素イオンなどを選択的に注入し拡散させ、ｎ+型エミッタ拡散層６を形成する。ｎ+型エミッタ拡散層６は、その底面側および側面側において、ｐ型ベース拡散層４との間にｐｎ接合を形成する。
【０００５】
次に、ｐ+型拡散層５およびｎ+型エミッタ拡散層６にそれぞれ電気的に接続する金属配線１０を形成し、さらに金属配線１０および酸化膜９上にＣＶＤ法などによって耐湿性の高い窒化膜１１を形成する。このような工程を経て、ｐ型ベース拡散層４とｎ+型エミッタ拡散層６とのｐｎ接合によるツェナダイオード構造を有する半導体装置が形成される。
【０００６】
図２は、ツェナダイオードでの逆方向電圧印加時間に対する降伏電圧Ｖｚの経時変化を示したものであり、線Ｂは、図４に示すツェナダイオードを逆方向降伏状態で使用し続けた場合、降伏電圧が上昇していく状態を表している。図４に示す構造のツェナダイオードにおいては、降伏電圧Ｖｚがｐ型ベース拡散層４のベース濃度の高い領域でほぼ決められることから、Ｓｉ−ＳｉＯ2界面付近の逆降伏が発生する領域１３で降伏現象が生じるものといえる。
【０００７】
このようなＳｉ−ＳｉＯ2界面付近での逆降伏の発生を避けるため、これまではアイソレーション領域とグラフトベース拡散領域を利用して半導体層内部でツェナダイオードを形成したり（特許文献１参照）、ｐ+プラグイオン注入（グラフトベース拡散領域）を利用して、埋め込み型のツェナダイオードとし酸化膜へのホットキャリアの注入を抑制し、降伏電圧Ｖｚの変動を防止していた（特許文献２参照）。
【０００８】
【特許文献１】特開昭６１−２２８６７６号公報
【特許文献２】特開２００２−２９９４６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
バイポーラ集積回路において、縦型ＮＰＮトランジスタのエミッタとベースとを利用してツェナダイオードが形成されるが、従来構造のツェナダイオードでは、Ｓｉ−ＳｉＯ2界面付近の領域で降伏現象を生じているために、図２の線Ｂに示すように、電圧を印加し続けた場合、その影響によって降伏電圧Ｖｚが上昇するという問題があった。
【００１０】
これは、ｐｎ接合に対して、逆方向に印加される高電界により、電子および正孔が移動し、高エネルギーを得た電子および正孔（以下、ホットキャリアと呼ぶ）が酸化膜に注入されることによって起こる。このホットキャリアの注入によってアクセプタ型の界面準位が発生すると、ｐｎ接合でのＳｉ−ＳｉＯ2界面付近の電界が緩和され、図２に見られるように、その降伏電圧Ｖｚが高くなる。
【００１１】
一方、Ｓｉ−ＳｉＯ2界面付近で逆降伏が発生することを避けるため、アイソレーション領域とグラフトベース拡散領域を利用して半導体層内部でツェナダイオードを形成したり、ｐ+プラグイオン注入（グラフトベース拡散領域）を利用して、埋め込み型のツェナダイオードとし酸化膜へのホットキャリアの注入を抑制し、降伏電圧Ｖｚの変動を防止していた。しかし、グラフトベース拡散領域形成の場合は通常のバイポーラ集積回路に対して工程の追加が必要になるというデメリットがあった。
【００１２】
本発明は、従来のこのような問題点を解消するためになされたもので、工程の追加をせず、かつｐｎ接合上に形成される酸化膜や窒化膜などによって特性上の影響を受けることなく、安定な定電圧（降伏電圧）を得られる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明の半導体装置は、一導電型の半導体層の表面に、逆導電型の第２の半導体層と、該逆導電型の第２の半導体層の外周を囲んで側面が重なり合うように、前記第２の半導体層より不純物濃度が低い逆導電型の第１の半導体層が設けられ、前記第１の半導体層と前記第２の半導体層の表面の、外周が、前記第２の半導体層の表面の外周より外側でかつ前記第１の半導体層の表面の外周の内側となる範囲で、深さが、前記第１の半導体層と前記第２の半導体層との側面の重なる部分より浅くなるような領域に、一導電型の第３の半導体層と、該第３の半導体層の外側に側面を接して、前記第３の半導体層より不純物濃度が低い一導電型の第４の半導体層とが設けられ、前記第３の半導体層の底部での前記第２の半導体層とのｐｎ接合によりツェナダイオードが形成され、前記第１の半導体層の表面に前記第２の半導体層に接続する前記ツェナダイオードの一方の端子が設けられていることを特徴とする。
【００１４】
また、本発明の半導体装置の製造方法は、一導電型の半導体層を上下に貫通する分離領域により、少なくとも第１、第２、第３の３つの領域に素子分離し、素子分離された第１の領域の一導電型の半導体層の表面に、逆導電型の第２の半導体層と、該逆導電型の第２の半導体層の外周を囲んで側面が重なり合うように、前記第２の半導体層より不純物濃度が低い逆導電型の第１の半導体層とを選択的に拡散形成し、前記第１の半導体層と前記第２の半導体層の表面の、外周が、前記第２の半導体層の表面の外周より外側でかつ前記第１の半導体層の表面の外周の内側となる範囲で、深さが、前記第１の半導体層と前記第２の半導体層との側面の重なる部分より浅くなるような領域に、一導電型の第３の半導体層と、該第３の半導体層の外側に側面を接して、前記第３の半導体層より不純物濃度が低い一導電型の第４の半導体層とを拡散形成し、前記第３の半導体層の底部での前記第２の半導体層とのｐｎ接合により前記第１の領域にツェナダイオードを形成し、前記第１の半導体層の表面に前記第２の半導体層に接続する前記ツェナダイオードの一方の端子を設け、前記第２、第３の領域にバイポーラトランジスタとＭＯＳＦＥＴをそれぞれ形成する半導体装置の製造方法であって、前記一導電型の半導体層を少なくとも前記３つの領域に素子分離した後、該一導電型の半導体層の前記第１の領域の表面に、第１の逆導電型の不純物を選択的に拡散して、前記第１の半導体層を形成すると同時に、前記第１の逆導電型の不純物により、前記第３の領域の表面にＭＯＳＦＥＴの逆導電型のウエルを拡散形成する工程と、前記第１の領域に第２の逆導電型の不純物を選択的に拡散して、前記第２の半導体層を形成すると同時に、前記第２の逆導電型の不純物により、前記第２の領域にバイポーラトランジスタの逆導電型のベース層を拡散形成する工程と、前記第１の領域に一導電型の不純物を選択的に拡散して、前記第３の半導体層を形成すると同時に、前記一導電型の不純物により、少なくとも前記第２の領域に前記バイポーラトランジスタのエミッタ層を拡散形成する工程とを含むことを特徴とする。
【発明の効果】
【００１５】
この発明によれば、一導電型の第１の半導体層が一導電型の第２の半導体層を囲むように拡散形成され、第１の半導体層の不純物濃度を第２の半導体層より低くし、この第１と第２の半導体層の上層部に拡散形成された逆導電型の第３の半導体層と、第１と第２の半導体層内での第３の半導体層の側面上部に、第３の半導体層よりも不純物濃度を低くした逆導電型の第４の半導体層を拡散形成させたので、表面近傍の電界を緩和でき、酸化膜中へのホットキャリアの注入が制御され、ツェナダイオードの定電圧特性が維持されることになる。しかも、構造的にも比較的簡単で特にＢｉＣＭＯＳプロセスでは、工程を増やすことなく、バイポーラトランジスタおよびＭＯＳＦＥＴと同時にツェナダイオードを製造することが出来るなどの優れた特徴を有するものである。
【発明を実施するための最良の形態】
【００１６】
図１は、本発明の一実施形態の半導体装置の概要構成を模式的に示す断面図であり、図１において、前記した図４と同一符号は、同一または相当部分を示している。以下、本発明の半導体装置及びその製造方法の一実施例について、図１により説明する。
【００１７】
図１に示す半導体装置は、まず、ｐ型シリコン基板１上にエピタキシャル成長法でｎ型エピタキシャル層２を堆積させ、ｎ型エピタキシャル層２にボロンイオンなどを、ＳｉＯ2による酸化膜などをマスクにして、選択的に注入し熱拡散してｐ型分離層３を形成する。ｐ型分離層３は、図では省略されているｎ型エピタキシャル層２の他の領域にそれぞれ形成される半導体素子間を、分離するために用いられる。
【００１８】
周りをｐ型分離層３に囲まれたｎ型エピタキシャル層２の表面には、後で形成するｐ型ベース拡散層４の周辺部を囲んで一部重なるように、ｐ型ベース拡散層４より不純物濃度が充分低いボロンイオンなどを選択的に注入し拡散して、ｐ型ガードリング層７を形成する。次に、ｐ型ガードリング層７の内側にｐ型ガードリング層７と一部重なるように、ボロンイオンを選択的に注入して拡散させ、ｐ型ベース拡散層４を形成する。さらに、ｐ型ガードリング層７の外周に隣接するように、ｐ型ガードリング層７内にボロンイオンなどを選択的に注入し拡散して、コンタクト抵抗値を低下させるためのｐ+型拡散層５を形成する。
【００１９】
その後、ｐ型ガードリング層７とｐ型ベース拡散層４との重なり部分を残すように、ｐ型ガードリング層７とｐ型ベース拡散層４よりも浅く、ｐ型ベース拡散層４、およびｐ型ガードリング層７の一部に跨るように砒素イオンなどを選択的に注入し拡散して、ｐ型ガードリング層７とｐ型ベース拡散層４の上層部でｐｎ接合を形成するｎ+型エミッタ拡散層６を形成させる。
【００２０】
ｎ+型エミッタ拡散層６を形成させる際、ｎ+型エミッタ拡散層６の両側上面部分にあって、ｎ+型エミッタ拡散層６よりもドナー濃度を充分低くしたｎ-拡散層８を、ｎ型不純物としての拡散係数の大きい燐イオンを半導体基板に対して角度を有して低濃度のイオン注入を行った後（回転角度イオン注入）、拡散係数の小さい砒素イオンを通常のイオン注入により注入し、拡散処理することでｎ+型エミッタ拡散層６とｎ-型拡散層８を同時に形成することが出来る。このようにして、ｐ型ガードリング層７とｎ-型拡散層８を含むｐ型ベース拡散層４とｎ+型エミッタ拡散層６とのｐｎ接合によってツェナダイオードが構成される。
【００２１】
次に、ｐ+型拡散層５およびｎ+型エミッタ拡散層６にそれぞれ電気的に接続される金属配線１０を形成し、さらに金属配線１０および酸化膜９上にＣＶＤ法などによって耐湿性の高い窒化膜１１を形成する。
【００２２】
このように形成された図１に示すツェナダイオード構造を有する半導体装置では、ツェナダイオードに逆方向電圧を印加した場合、最も高い電界がかけられるのは、図１中での逆降伏が発生する領域１２であり、バルク内で最初に降伏が発生することになる。このため、表面近傍の電界を緩和でき、酸化膜中へのホットキャリアの注入が制御され、ツェナダイオードの定電圧特性が維持されることになる。図２の線Ａは、図１に示す構造のツェナダイオードの逆方向電圧印加時間に対する降伏電圧Ｖｚの経時変化を示したものであり、逆方向降伏状態で使用し続けても逆方向電圧はほぼ一定であることを表している。
【００２３】
図３は他の実施形態の半導体装置を模式的に示した断面図である。この半導体装置は、ｐ型シリコン基板１上にエピタキシャル成長法でｎ型エピタキシャル層２を堆積させ、かつこのｎ型エピタキシャル層２内にボロンイオンなどを選択的に注入し熱拡散してｐ型分離層３を形成している。このｐ型分離層３により、ｎ型エピタキシャル層２内にそれぞれ素子分離されたｎ型の第１、第２，第３の素子領域が形成され、一例として、第１の素子領域に図１で示したツェナダイオード構造を有する半導体装置、第２の素子領域にバイポーラトランジスタ、第３の素子領域にｎ型ＭＯＳＦＥＴをそれぞれ形成したものである。
【００２４】
この半導体装置の製造方法は、第１の素子領域に図１と同じツェナダイオードを形成するため、第１の素子領域については、図１で説明したものと同じであるが、第１の素子領域とともに、第２、第３の素子領域を同時に形成するものである。
【００２５】
つまり、ｎ型エピタキシャル層２をＰ型分離層３によりｎ型の第１、第２，第３の素子領域に分離した後、第１の素子領域で、ｐ型ベース拡散層４より不純物濃度が充分低いｐ型ガードリング層７を形成させる際に、第３の素子領域のｎ型ＭＯＳＦＥＴのｐ型ウエル１４も、ボロンイオンなどを酸化膜などをマスクに、選択的に注入し拡散して同時に形成する。
【００２６】
次に、第１の素子領域でｐ型ベース拡散層４を形成する際に、第２の素子領域のバイポーラトランジスタでも、ボロンイオンを選択的に注入して拡散させ、ｐ型ベース層１５を同時に形成する。さらに、第１の素子領域でｎ+型エミッタ拡散層６を形成する際、砒素イオンなどを選択的に注入し拡散して、バイポーラトランジスタのｎ+型エミッタ層１６を同時に形成する。この際、ｎ型ＭＯＳＦＥＴのソースおよびドレイン領域も同時形成したり、第１の素子領域でのｎ-型拡散層７についてもバイポーラトランジスタおよびｎ型ＭＯＳＦＥＴで同時形成することも出来る。なお、バイポーラトランジスタやｎ型ＭＯＳＦＥＴは一般的な構造のものであり、必要に応じて形成されるコレクタとなるｎ型埋込層や接続するｎ型拡散層についての説明は省略している。
【００２７】
このように図３の構造の半導体装置の製造方法では、ツェナダイオードを有する半導体装置を構造的にも比較的簡単で特にＢｉＣＭＯＳプロセスでは、工程を増やすことなく、バイポーラトランジスタおよびＭＯＳＦＥＴと同時にツェナダイオードを形成することが出来るメリットがある。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態の半導体装置の概要構成を模式的に示す断面図である。
【図２】ツェナダイオードでの逆方向電圧印加時間に対する降伏電圧の経時変化を示すグラフである。
【図３】本発明の他の実施形態による半導体装置の概要構成を模式的に示す断面図である。
【図４】従来例の半導体装置の概要構成を模式的に示す断面図である。
【符号の説明】
【００２９】
１  ｐ型シリコン基板
２  ｎ型エピタキシャル層
３  ｐ型分離層
４  ｐ型ベース拡散層（第２の半導体層）
５  ｐ+型拡散層
６  ｎ+型エミッタ拡散層（第３の半導体層）
７  ｐ型ガードリング層（第１の半導体層）
８  ｎ-型拡散層（第４の半導体層）
９  酸化膜
１０  金属配線
１１  窒化膜
１２，１３  逆降伏が発生する領域
１４  ｐ型ウエル
１５  ｐ型ベース層
１６  ｎ+型エミッタ層
【図１】
2006165370.tif 000003
【図２】
2006165370.tif 000004
【図３】
2006165370.tif 000005
【図４】
2006165370.tif 000006